lib/Target/ARM/ARMISelLowering.cpp

   1 //===-- ARMISelLowering.cpp - ARM DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that ARM uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #define DEBUG_TYPE "arm-isel"
  16 #include "ARM.h"
  17 #include "ARMAddressingModes.h"
  18 #include "ARMConstantPoolValue.h"
  19 #include "ARMISelLowering.h"
  20 #include "ARMMachineFunctionInfo.h"
  21 #include "ARMPerfectShuffle.h"
  22 #include "ARMRegisterInfo.h"
  23 #include "ARMSubtarget.h"
  24 #include "ARMTargetMachine.h"
  25 #include "ARMTargetObjectFile.h"
  26 #include "llvm/CallingConv.h"
  27 #include "llvm/Constants.h"
  28 #include "llvm/Function.h"
  29 #include "llvm/GlobalValue.h"
  30 #include "llvm/Instruction.h"
  31 #include "llvm/Intrinsics.h"
  32 #include "llvm/Type.h"
  33 #include "llvm/CodeGen/CallingConvLower.h"
  34 #include "llvm/CodeGen/MachineBasicBlock.h"
  35 #include "llvm/CodeGen/MachineFrameInfo.h"
  36 #include "llvm/CodeGen/MachineFunction.h"
  37 #include "llvm/CodeGen/MachineInstrBuilder.h"
  38 #include "llvm/CodeGen/MachineRegisterInfo.h"
  39 #include "llvm/CodeGen/PseudoSourceValue.h"
  40 #include "llvm/CodeGen/SelectionDAG.h"
  41 #include "llvm/MC/MCSectionMachO.h"
  42 #include "llvm/Target/TargetOptions.h"
  43 #include "llvm/ADT/VectorExtras.h"
  44 #include "llvm/ADT/Statistic.h"
  45 #include "llvm/Support/CommandLine.h"
  46 #include "llvm/Support/ErrorHandling.h"
  47 #include "llvm/Support/MathExtras.h"
  48 #include "llvm/Support/raw_ostream.h"
  49 #include <sstream>
  50 using namespace llvm;
  51
  52 STATISTIC(NumTailCalls, "Number of tail calls");
  53
  54 // This option should go away when tail calls fully work.
  55 static cl::opt<bool>
  56 EnableARMTailCalls("arm-tail-calls", cl::Hidden,
  57   cl::desc("Generate tail calls (TEMPORARY OPTION)."),
  58   cl::init(true));
  59
  60 static cl::opt<bool>
  61 EnableARMLongCalls("arm-long-calls", cl::Hidden,
  62   cl::desc("Generate calls via indirect call instructions"),
  63   cl::init(false));
  64
  65 static cl::opt<bool>
  66 ARMInterworking("arm-interworking", cl::Hidden,
  67   cl::desc("Enable / disable ARM interworking (for debugging only)"),
  68   cl::init(true));
  69
  70 static cl::opt<bool>
  71 EnableARMCodePlacement("arm-code-placement", cl::Hidden,
  72   cl::desc("Enable code placement pass for ARM"),
  73   cl::init(false));
  74
  75 static bool CC_ARM_APCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
  76                                    CCValAssign::LocInfo &LocInfo,
  77                                    ISD::ArgFlagsTy &ArgFlags,
  78                                    CCState &State);
  79 static bool CC_ARM_AAPCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
  80                                     CCValAssign::LocInfo &LocInfo,
  81                                     ISD::ArgFlagsTy &ArgFlags,
  82                                     CCState &State);
  83 static bool RetCC_ARM_APCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
  84                                       CCValAssign::LocInfo &LocInfo,
  85                                       ISD::ArgFlagsTy &ArgFlags,
  86                                       CCState &State);
  87 static bool RetCC_ARM_AAPCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
  88                                        CCValAssign::LocInfo &LocInfo,
  89                                        ISD::ArgFlagsTy &ArgFlags,
  90                                        CCState &State);
  91
  92 void ARMTargetLowering::addTypeForNEON(EVT VT, EVT PromotedLdStVT,
  93                                        EVT PromotedBitwiseVT) {
  94   if (VT != PromotedLdStVT) {
  95     setOperationAction(ISD::LOAD, VT.getSimpleVT(), Promote);
  96     AddPromotedToType (ISD::LOAD, VT.getSimpleVT(),
  97                        PromotedLdStVT.getSimpleVT());
  98
  99     setOperationAction(ISD::STORE, VT.getSimpleVT(), Promote);
 100     AddPromotedToType (ISD::STORE, VT.getSimpleVT(),
 101                        PromotedLdStVT.getSimpleVT());
 102   }
 103
 104   EVT ElemTy = VT.getVectorElementType();
 105   if (ElemTy != MVT::i64 && ElemTy != MVT::f64)
 106     setOperationAction(ISD::VSETCC, VT.getSimpleVT(), Custom);
 107   if (ElemTy == MVT::i8 || ElemTy == MVT::i16)
 108     setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT.getSimpleVT(), Custom);
 109   if (ElemTy != MVT::i32) {
 110     setOperationAction(ISD::SINT_TO_FP, VT.getSimpleVT(), Expand);
 111     setOperationAction(ISD::UINT_TO_FP, VT.getSimpleVT(), Expand);
 112     setOperationAction(ISD::FP_TO_SINT, VT.getSimpleVT(), Expand);
 113     setOperationAction(ISD::FP_TO_UINT, VT.getSimpleVT(), Expand);
 114   }
 115   setOperationAction(ISD::BUILD_VECTOR, VT.getSimpleVT(), Custom);
 116   setOperationAction(ISD::VECTOR_SHUFFLE, VT.getSimpleVT(), Custom);
 117   setOperationAction(ISD::CONCAT_VECTORS, VT.getSimpleVT(), Legal);
 118   setOperationAction(ISD::EXTRACT_SUBVECTOR, VT.getSimpleVT(), Expand);
 119   setOperationAction(ISD::SELECT, VT.getSimpleVT(), Expand);
 120   setOperationAction(ISD::SELECT_CC, VT.getSimpleVT(), Expand);
 121   if (VT.isInteger()) {
 122     setOperationAction(ISD::SHL, VT.getSimpleVT(), Custom);
 123     setOperationAction(ISD::SRA, VT.getSimpleVT(), Custom);
 124     setOperationAction(ISD::SRL, VT.getSimpleVT(), Custom);
 125   }
 126
 127   // Promote all bit-wise operations.
 128   if (VT.isInteger() && VT != PromotedBitwiseVT) {
 129     setOperationAction(ISD::AND, VT.getSimpleVT(), Promote);
 130     AddPromotedToType (ISD::AND, VT.getSimpleVT(),
 131                        PromotedBitwiseVT.getSimpleVT());
 132     setOperationAction(ISD::OR,  VT.getSimpleVT(), Promote);
 133     AddPromotedToType (ISD::OR,  VT.getSimpleVT(),
 134                        PromotedBitwiseVT.getSimpleVT());
 135     setOperationAction(ISD::XOR, VT.getSimpleVT(), Promote);
 136     AddPromotedToType (ISD::XOR, VT.getSimpleVT(),
 137                        PromotedBitwiseVT.getSimpleVT());
 138   }
 139
 140   // Neon does not support vector divide/remainder operations.
 141   setOperationAction(ISD::SDIV, VT.getSimpleVT(), Expand);
 142   setOperationAction(ISD::UDIV, VT.getSimpleVT(), Expand);
 143   setOperationAction(ISD::FDIV, VT.getSimpleVT(), Expand);
 144   setOperationAction(ISD::SREM, VT.getSimpleVT(), Expand);
 145   setOperationAction(ISD::UREM, VT.getSimpleVT(), Expand);
 146   setOperationAction(ISD::FREM, VT.getSimpleVT(), Expand);
 147 }
 148
 149 void ARMTargetLowering::addDRTypeForNEON(EVT VT) {
 150   addRegisterClass(VT, ARM::DPRRegisterClass);
 151   addTypeForNEON(VT, MVT::f64, MVT::v2i32);
 152 }
 153
 154 void ARMTargetLowering::addQRTypeForNEON(EVT VT) {
 155   addRegisterClass(VT, ARM::QPRRegisterClass);
 156   addTypeForNEON(VT, MVT::v2f64, MVT::v4i32);
 157 }
 158
 159 static TargetLoweringObjectFile *createTLOF(TargetMachine &TM) {
 160   if (TM.getSubtarget<ARMSubtarget>().isTargetDarwin())
 161     return new TargetLoweringObjectFileMachO();
 162
 163   return new ARMElfTargetObjectFile();
 164 }
 165
 166 ARMTargetLowering::ARMTargetLowering(TargetMachine &TM)
 167     : TargetLowering(TM, createTLOF(TM)) {
 168   Subtarget = &TM.getSubtarget<ARMSubtarget>();
 169
 170   if (Subtarget->isTargetDarwin()) {
 171     // Uses VFP for Thumb libfuncs if available.
 172     if (Subtarget->isThumb() && Subtarget->hasVFP2()) {
 173       // Single-precision floating-point arithmetic.
 174       setLibcallName(RTLIB::ADD_F32, "__addsf3vfp");
 175       setLibcallName(RTLIB::SUB_F32, "__subsf3vfp");
 176       setLibcallName(RTLIB::MUL_F32, "__mulsf3vfp");
 177       setLibcallName(RTLIB::DIV_F32, "__divsf3vfp");
 178
 179       // Double-precision floating-point arithmetic.
 180       setLibcallName(RTLIB::ADD_F64, "__adddf3vfp");
 181       setLibcallName(RTLIB::SUB_F64, "__subdf3vfp");
 182       setLibcallName(RTLIB::MUL_F64, "__muldf3vfp");
 183       setLibcallName(RTLIB::DIV_F64, "__divdf3vfp");
 184
 185       // Single-precision comparisons.
 186       setLibcallName(RTLIB::OEQ_F32, "__eqsf2vfp");
 187       setLibcallName(RTLIB::UNE_F32, "__nesf2vfp");
 188       setLibcallName(RTLIB::OLT_F32, "__ltsf2vfp");
 189       setLibcallName(RTLIB::OLE_F32, "__lesf2vfp");
 190       setLibcallName(RTLIB::OGE_F32, "__gesf2vfp");
 191       setLibcallName(RTLIB::OGT_F32, "__gtsf2vfp");
 192       setLibcallName(RTLIB::UO_F32,  "__unordsf2vfp");
 193       setLibcallName(RTLIB::O_F32,   "__unordsf2vfp");
 194
 195       setCmpLibcallCC(RTLIB::OEQ_F32, ISD::SETNE);
 196       setCmpLibcallCC(RTLIB::UNE_F32, ISD::SETNE);
 197       setCmpLibcallCC(RTLIB::OLT_F32, ISD::SETNE);
 198       setCmpLibcallCC(RTLIB::OLE_F32, ISD::SETNE);
 199       setCmpLibcallCC(RTLIB::OGE_F32, ISD::SETNE);
 200       setCmpLibcallCC(RTLIB::OGT_F32, ISD::SETNE);
 201       setCmpLibcallCC(RTLIB::UO_F32,  ISD::SETNE);
 202       setCmpLibcallCC(RTLIB::O_F32,   ISD::SETEQ);
 203
 204       // Double-precision comparisons.
 205       setLibcallName(RTLIB::OEQ_F64, "__eqdf2vfp");
 206       setLibcallName(RTLIB::UNE_F64, "__nedf2vfp");
 207       setLibcallName(RTLIB::OLT_F64, "__ltdf2vfp");
 208       setLibcallName(RTLIB::OLE_F64, "__ledf2vfp");
 209       setLibcallName(RTLIB::OGE_F64, "__gedf2vfp");
 210       setLibcallName(RTLIB::OGT_F64, "__gtdf2vfp");
 211       setLibcallName(RTLIB::UO_F64,  "__unorddf2vfp");
 212       setLibcallName(RTLIB::O_F64,   "__unorddf2vfp");
 213
 214       setCmpLibcallCC(RTLIB::OEQ_F64, ISD::SETNE);
 215       setCmpLibcallCC(RTLIB::UNE_F64, ISD::SETNE);
 216       setCmpLibcallCC(RTLIB::OLT_F64, ISD::SETNE);
 217       setCmpLibcallCC(RTLIB::OLE_F64, ISD::SETNE);
 218       setCmpLibcallCC(RTLIB::OGE_F64, ISD::SETNE);
 219       setCmpLibcallCC(RTLIB::OGT_F64, ISD::SETNE);
 220       setCmpLibcallCC(RTLIB::UO_F64,  ISD::SETNE);
 221       setCmpLibcallCC(RTLIB::O_F64,   ISD::SETEQ);
 222
 223       // Floating-point to integer conversions.
 224       // i64 conversions are done via library routines even when generating VFP
 225       // instructions, so use the same ones.
 226       setLibcallName(RTLIB::FPTOSINT_F64_I32, "__fixdfsivfp");
 227       setLibcallName(RTLIB::FPTOUINT_F64_I32, "__fixunsdfsivfp");
 228       setLibcallName(RTLIB::FPTOSINT_F32_I32, "__fixsfsivfp");
 229       setLibcallName(RTLIB::FPTOUINT_F32_I32, "__fixunssfsivfp");
 230
 231       // Conversions between floating types.
 232       setLibcallName(RTLIB::FPROUND_F64_F32, "__truncdfsf2vfp");
 233       setLibcallName(RTLIB::FPEXT_F32_F64,   "__extendsfdf2vfp");
 234
 235       // Integer to floating-point conversions.
 236       // i64 conversions are done via library routines even when generating VFP
 237       // instructions, so use the same ones.
 238       // FIXME: There appears to be some naming inconsistency in ARM libgcc:
 239       // e.g., __floatunsidf vs. __floatunssidfvfp.
 240       setLibcallName(RTLIB::SINTTOFP_I32_F64, "__floatsidfvfp");
 241       setLibcallName(RTLIB::UINTTOFP_I32_F64, "__floatunssidfvfp");
 242       setLibcallName(RTLIB::SINTTOFP_I32_F32, "__floatsisfvfp");
 243       setLibcallName(RTLIB::UINTTOFP_I32_F32, "__floatunssisfvfp");
 244     }
 245   }
 246
 247   // These libcalls are not available in 32-bit.
 248   setLibcallName(RTLIB::SHL_I128, 0);
 249   setLibcallName(RTLIB::SRL_I128, 0);
 250   setLibcallName(RTLIB::SRA_I128, 0);
 251
 252   // Libcalls should use the AAPCS base standard ABI, even if hard float
 253   // is in effect, as per the ARM RTABI specification, section 4.1.2.
 254   if (Subtarget->isAAPCS_ABI()) {
 255     for (int i = 0; i < RTLIB::UNKNOWN_LIBCALL; ++i) {
 256       setLibcallCallingConv(static_cast<RTLIB::Libcall>(i),
 257                             CallingConv::ARM_AAPCS);
 258     }
 259   }
 260
 261   if (Subtarget->isThumb1Only())
 262     addRegisterClass(MVT::i32, ARM::tGPRRegisterClass);
 263   else
 264     addRegisterClass(MVT::i32, ARM::GPRRegisterClass);
 265   if (!UseSoftFloat && Subtarget->hasVFP2() && !Subtarget->isThumb1Only()) {
 266     addRegisterClass(MVT::f32, ARM::SPRRegisterClass);
 267     addRegisterClass(MVT::f64, ARM::DPRRegisterClass);
 268
 269     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 270   }
 271
 272   if (Subtarget->hasNEON()) {
 273     addDRTypeForNEON(MVT::v2f32);
 274     addDRTypeForNEON(MVT::v8i8);
 275     addDRTypeForNEON(MVT::v4i16);
 276     addDRTypeForNEON(MVT::v2i32);
 277     addDRTypeForNEON(MVT::v1i64);
 278
 279     addQRTypeForNEON(MVT::v4f32);
 280     addQRTypeForNEON(MVT::v2f64);
 281     addQRTypeForNEON(MVT::v16i8);
 282     addQRTypeForNEON(MVT::v8i16);
 283     addQRTypeForNEON(MVT::v4i32);
 284     addQRTypeForNEON(MVT::v2i64);
 285
 286     // v2f64 is legal so that QR subregs can be extracted as f64 elements, but
 287     // neither Neon nor VFP support any arithmetic operations on it.
 288     setOperationAction(ISD::FADD, MVT::v2f64, Expand);
 289     setOperationAction(ISD::FSUB, MVT::v2f64, Expand);
 290     setOperationAction(ISD::FMUL, MVT::v2f64, Expand);
 291     setOperationAction(ISD::FDIV, MVT::v2f64, Expand);
 292     setOperationAction(ISD::FREM, MVT::v2f64, Expand);
 293     setOperationAction(ISD::FCOPYSIGN, MVT::v2f64, Expand);
 294     setOperationAction(ISD::VSETCC, MVT::v2f64, Expand);
 295     setOperationAction(ISD::FNEG, MVT::v2f64, Expand);
 296     setOperationAction(ISD::FABS, MVT::v2f64, Expand);
 297     setOperationAction(ISD::FSQRT, MVT::v2f64, Expand);
 298     setOperationAction(ISD::FSIN, MVT::v2f64, Expand);
 299     setOperationAction(ISD::FCOS, MVT::v2f64, Expand);
 300     setOperationAction(ISD::FPOWI, MVT::v2f64, Expand);
 301     setOperationAction(ISD::FPOW, MVT::v2f64, Expand);
 302     setOperationAction(ISD::FLOG, MVT::v2f64, Expand);
 303     setOperationAction(ISD::FLOG2, MVT::v2f64, Expand);
 304     setOperationAction(ISD::FLOG10, MVT::v2f64, Expand);
 305     setOperationAction(ISD::FEXP, MVT::v2f64, Expand);
 306     setOperationAction(ISD::FEXP2, MVT::v2f64, Expand);
 307     setOperationAction(ISD::FCEIL, MVT::v2f64, Expand);
 308     setOperationAction(ISD::FTRUNC, MVT::v2f64, Expand);
 309     setOperationAction(ISD::FRINT, MVT::v2f64, Expand);
 310     setOperationAction(ISD::FNEARBYINT, MVT::v2f64, Expand);
 311     setOperationAction(ISD::FFLOOR, MVT::v2f64, Expand);
 312
 313     // Neon does not support some operations on v1i64 and v2i64 types.
 314     setOperationAction(ISD::MUL, MVT::v1i64, Expand);
 315     setOperationAction(ISD::MUL, MVT::v2i64, Expand);
 316     setOperationAction(ISD::VSETCC, MVT::v1i64, Expand);
 317     setOperationAction(ISD::VSETCC, MVT::v2i64, Expand);
 318
 319     setTargetDAGCombine(ISD::INTRINSIC_WO_CHAIN);
 320     setTargetDAGCombine(ISD::SHL);
 321     setTargetDAGCombine(ISD::SRL);
 322     setTargetDAGCombine(ISD::SRA);
 323     setTargetDAGCombine(ISD::SIGN_EXTEND);
 324     setTargetDAGCombine(ISD::ZERO_EXTEND);
 325     setTargetDAGCombine(ISD::ANY_EXTEND);
 326     setTargetDAGCombine(ISD::SELECT_CC);
 327   }
 328
 329   computeRegisterProperties();
 330
 331   // ARM does not have f32 extending load.
 332   setLoadExtAction(ISD::EXTLOAD, MVT::f32, Expand);
 333
 334   // ARM does not have i1 sign extending load.
 335   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Promote);
 336
 337   // ARM supports all 4 flavors of integer indexed load / store.
 338   if (!Subtarget->isThumb1Only()) {
 339     for (unsigned im = (unsigned)ISD::PRE_INC;
 340          im != (unsigned)ISD::LAST_INDEXED_MODE; ++im) {
 341       setIndexedLoadAction(im,  MVT::i1,  Legal);
 342       setIndexedLoadAction(im,  MVT::i8,  Legal);
 343       setIndexedLoadAction(im,  MVT::i16, Legal);
 344       setIndexedLoadAction(im,  MVT::i32, Legal);
 345       setIndexedStoreAction(im, MVT::i1,  Legal);
 346       setIndexedStoreAction(im, MVT::i8,  Legal);
 347       setIndexedStoreAction(im, MVT::i16, Legal);
 348       setIndexedStoreAction(im, MVT::i32, Legal);
 349     }
 350   }
 351
 352   // i64 operation support.
 353   if (Subtarget->isThumb1Only()) {
 354     setOperationAction(ISD::MUL,     MVT::i64, Expand);
 355     setOperationAction(ISD::MULHU,   MVT::i32, Expand);
 356     setOperationAction(ISD::MULHS,   MVT::i32, Expand);
 357     setOperationAction(ISD::UMUL_LOHI, MVT::i32, Expand);
 358     setOperationAction(ISD::SMUL_LOHI, MVT::i32, Expand);
 359   } else {
 360     setOperationAction(ISD::MUL,     MVT::i64, Expand);
 361     setOperationAction(ISD::MULHU,   MVT::i32, Expand);
 362     if (!Subtarget->hasV6Ops())
 363       setOperationAction(ISD::MULHS, MVT::i32, Expand);
 364   }
 365   setOperationAction(ISD::SHL_PARTS, MVT::i32, Custom);
 366   setOperationAction(ISD::SRA_PARTS, MVT::i32, Custom);
 367   setOperationAction(ISD::SRL_PARTS, MVT::i32, Custom);
 368   setOperationAction(ISD::SRL,       MVT::i64, Custom);
 369   setOperationAction(ISD::SRA,       MVT::i64, Custom);
 370
 371   // ARM does not have ROTL.
 372   setOperationAction(ISD::ROTL,  MVT::i32, Expand);
 373   setOperationAction(ISD::CTTZ,  MVT::i32, Custom);
 374   setOperationAction(ISD::CTPOP, MVT::i32, Expand);
 375   if (!Subtarget->hasV5TOps() || Subtarget->isThumb1Only())
 376     setOperationAction(ISD::CTLZ, MVT::i32, Expand);
 377
 378   // Only ARMv6 has BSWAP.
 379   if (!Subtarget->hasV6Ops())
 380     setOperationAction(ISD::BSWAP, MVT::i32, Expand);
 381
 382   // These are expanded into libcalls.
 383   if (!Subtarget->hasDivide()) {
 384     // v7M has a hardware divider
 385     setOperationAction(ISD::SDIV,  MVT::i32, Expand);
 386     setOperationAction(ISD::UDIV,  MVT::i32, Expand);
 387   }
 388   setOperationAction(ISD::SREM,  MVT::i32, Expand);
 389   setOperationAction(ISD::UREM,  MVT::i32, Expand);
 390   setOperationAction(ISD::SDIVREM, MVT::i32, Expand);
 391   setOperationAction(ISD::UDIVREM, MVT::i32, Expand);
 392
 393   setOperationAction(ISD::GlobalAddress, MVT::i32,   Custom);
 394   setOperationAction(ISD::ConstantPool,  MVT::i32,   Custom);
 395   setOperationAction(ISD::GLOBAL_OFFSET_TABLE, MVT::i32, Custom);
 396   setOperationAction(ISD::GlobalTLSAddress, MVT::i32, Custom);
 397   setOperationAction(ISD::BlockAddress, MVT::i32, Custom);
 398
 399   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 400
 401   // Use the default implementation.
 402   setOperationAction(ISD::VASTART,            MVT::Other, Custom);
 403   setOperationAction(ISD::VAARG,              MVT::Other, Expand);
 404   setOperationAction(ISD::VACOPY,             MVT::Other, Expand);
 405   setOperationAction(ISD::VAEND,              MVT::Other, Expand);
 406   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
 407   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
 408   setOperationAction(ISD::EHSELECTION,        MVT::i32,   Expand);
 409   // FIXME: Shouldn't need this, since no register is used, but the legalizer
 410   // doesn't yet know how to not do that for SjLj.
 411   setExceptionSelectorRegister(ARM::R0);
 412   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Expand);
 413   // Handle atomics directly for ARMv[67] (except for Thumb1), otherwise
 414   // use the default expansion.
 415   bool canHandleAtomics =
 416     (Subtarget->hasV7Ops() ||
 417       (Subtarget->hasV6Ops() && !Subtarget->isThumb1Only()));
 418   if (canHandleAtomics) {
 419     // membarrier needs custom lowering; the rest are legal and handled
 420     // normally.
 421     setOperationAction(ISD::MEMBARRIER, MVT::Other, Custom);
 422   } else {
 423     // Set them all for expansion, which will force libcalls.
 424     setOperationAction(ISD::MEMBARRIER, MVT::Other, Expand);
 425     setOperationAction(ISD::ATOMIC_CMP_SWAP,  MVT::i8,  Expand);
 426     setOperationAction(ISD::ATOMIC_CMP_SWAP,  MVT::i16, Expand);
 427     setOperationAction(ISD::ATOMIC_CMP_SWAP,  MVT::i32, Expand);
 428     setOperationAction(ISD::ATOMIC_SWAP,      MVT::i8,  Expand);
 429     setOperationAction(ISD::ATOMIC_SWAP,      MVT::i16, Expand);
 430     setOperationAction(ISD::ATOMIC_SWAP,      MVT::i32, Expand);
 431     setOperationAction(ISD::ATOMIC_LOAD_ADD,  MVT::i8,  Expand);
 432     setOperationAction(ISD::ATOMIC_LOAD_ADD,  MVT::i16, Expand);
 433     setOperationAction(ISD::ATOMIC_LOAD_ADD,  MVT::i32, Expand);
 434     setOperationAction(ISD::ATOMIC_LOAD_SUB,  MVT::i8,  Expand);
 435     setOperationAction(ISD::ATOMIC_LOAD_SUB,  MVT::i16, Expand);
 436     setOperationAction(ISD::ATOMIC_LOAD_SUB,  MVT::i32, Expand);
 437     setOperationAction(ISD::ATOMIC_LOAD_AND,  MVT::i8,  Expand);
 438     setOperationAction(ISD::ATOMIC_LOAD_AND,  MVT::i16, Expand);
 439     setOperationAction(ISD::ATOMIC_LOAD_AND,  MVT::i32, Expand);
 440     setOperationAction(ISD::ATOMIC_LOAD_OR,   MVT::i8,  Expand);
 441     setOperationAction(ISD::ATOMIC_LOAD_OR,   MVT::i16, Expand);
 442     setOperationAction(ISD::ATOMIC_LOAD_OR,   MVT::i32, Expand);
 443     setOperationAction(ISD::ATOMIC_LOAD_XOR,  MVT::i8,  Expand);
 444     setOperationAction(ISD::ATOMIC_LOAD_XOR,  MVT::i16, Expand);
 445     setOperationAction(ISD::ATOMIC_LOAD_XOR,  MVT::i32, Expand);
 446     setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i8,  Expand);
 447     setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i16, Expand);
 448     setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i32, Expand);
 449     // Since the libcalls include locking, fold in the fences
 450     setShouldFoldAtomicFences(true);
 451   }
 452   // 64-bit versions are always libcalls (for now)
 453   setOperationAction(ISD::ATOMIC_CMP_SWAP,  MVT::i64, Expand);
 454   setOperationAction(ISD::ATOMIC_SWAP,      MVT::i64, Expand);
 455   setOperationAction(ISD::ATOMIC_LOAD_ADD,  MVT::i64, Expand);
 456   setOperationAction(ISD::ATOMIC_LOAD_SUB,  MVT::i64, Expand);
 457   setOperationAction(ISD::ATOMIC_LOAD_AND,  MVT::i64, Expand);
 458   setOperationAction(ISD::ATOMIC_LOAD_OR,   MVT::i64, Expand);
 459   setOperationAction(ISD::ATOMIC_LOAD_XOR,  MVT::i64, Expand);
 460   setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i64, Expand);
 461
 462   // Requires SXTB/SXTH, available on v6 and up in both ARM and Thumb modes.
 463   if (!Subtarget->hasV6Ops()) {
 464     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16, Expand);
 465     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8,  Expand);
 466   }
 467   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1, Expand);
 468
 469   if (!UseSoftFloat && Subtarget->hasVFP2() && !Subtarget->isThumb1Only())
 470     // Turn f64->i64 into VMOVRRD, i64 -> f64 to VMOVDRR
 471     // iff target supports vfp2.
 472     setOperationAction(ISD::BIT_CONVERT, MVT::i64, Custom);
 473
 474   // We want to custom lower some of our intrinsics.
 475   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 476   if (Subtarget->isTargetDarwin()) {
 477     setOperationAction(ISD::EH_SJLJ_SETJMP, MVT::i32, Custom);
 478     setOperationAction(ISD::EH_SJLJ_LONGJMP, MVT::Other, Custom);
 479   }
 480
 481   setOperationAction(ISD::SETCC,     MVT::i32, Expand);
 482   setOperationAction(ISD::SETCC,     MVT::f32, Expand);
 483   setOperationAction(ISD::SETCC,     MVT::f64, Expand);
 484   setOperationAction(ISD::SELECT,    MVT::i32, Expand);
 485   setOperationAction(ISD::SELECT,    MVT::f32, Expand);
 486   setOperationAction(ISD::SELECT,    MVT::f64, Expand);
 487   setOperationAction(ISD::SELECT_CC, MVT::i32, Custom);
 488   setOperationAction(ISD::SELECT_CC, MVT::f32, Custom);
 489   setOperationAction(ISD::SELECT_CC, MVT::f64, Custom);
 490
 491   setOperationAction(ISD::BRCOND,    MVT::Other, Expand);
 492   setOperationAction(ISD::BR_CC,     MVT::i32,   Custom);
 493   setOperationAction(ISD::BR_CC,     MVT::f32,   Custom);
 494   setOperationAction(ISD::BR_CC,     MVT::f64,   Custom);
 495   setOperationAction(ISD::BR_JT,     MVT::Other, Custom);
 496
 497   // We don't support sin/cos/fmod/copysign/pow
 498   setOperationAction(ISD::FSIN,      MVT::f64, Expand);
 499   setOperationAction(ISD::FSIN,      MVT::f32, Expand);
 500   setOperationAction(ISD::FCOS,      MVT::f32, Expand);
 501   setOperationAction(ISD::FCOS,      MVT::f64, Expand);
 502   setOperationAction(ISD::FREM,      MVT::f64, Expand);
 503   setOperationAction(ISD::FREM,      MVT::f32, Expand);
 504   if (!UseSoftFloat && Subtarget->hasVFP2() && !Subtarget->isThumb1Only()) {
 505     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 506     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 507   }
 508   setOperationAction(ISD::FPOW,      MVT::f64, Expand);
 509   setOperationAction(ISD::FPOW,      MVT::f32, Expand);
 510
 511   // Various VFP goodness
 512   if (!UseSoftFloat && !Subtarget->isThumb1Only()) {
 513     // int <-> fp are custom expanded into bit_convert + ARMISD ops.
 514     if (Subtarget->hasVFP2()) {
 515       setOperationAction(ISD::SINT_TO_FP, MVT::i32, Custom);
 516       setOperationAction(ISD::UINT_TO_FP, MVT::i32, Custom);
 517       setOperationAction(ISD::FP_TO_UINT, MVT::i32, Custom);
 518       setOperationAction(ISD::FP_TO_SINT, MVT::i32, Custom);
 519     }
 520     // Special handling for half-precision FP.
 521     if (!Subtarget->hasFP16()) {
 522       setOperationAction(ISD::FP16_TO_FP32, MVT::f32, Expand);
 523       setOperationAction(ISD::FP32_TO_FP16, MVT::i32, Expand);
 524     }
 525   }
 526
 527   // We have target-specific dag combine patterns for the following nodes:
 528   // ARMISD::VMOVRRD  - No need to call setTargetDAGCombine
 529   setTargetDAGCombine(ISD::ADD);
 530   setTargetDAGCombine(ISD::SUB);
 531   setTargetDAGCombine(ISD::MUL);
 532
 533   if (Subtarget->hasV6T2Ops())
 534     setTargetDAGCombine(ISD::OR);
 535
 536   setStackPointerRegisterToSaveRestore(ARM::SP);
 537
 538   if (UseSoftFloat || Subtarget->isThumb1Only() || !Subtarget->hasVFP2())
 539     setSchedulingPreference(Sched::RegPressure);
 540   else
 541     setSchedulingPreference(Sched::Hybrid);
 542
 543   maxStoresPerMemcpy = 1;   //// temporary - rewrite interface to use type
 544
 545   // On ARM arguments smaller than 4 bytes are extended, so all arguments
 546   // are at least 4 bytes aligned.
 547   setMinStackArgumentAlignment(4);
 548
 549   if (EnableARMCodePlacement)
 550     benefitFromCodePlacementOpt = true;
 551 }
 552
 553 const char *ARMTargetLowering::getTargetNodeName(unsigned Opcode) const {
 554   switch (Opcode) {
 555   default: return 0;
 556   case ARMISD::Wrapper:       return "ARMISD::Wrapper";
 557   case ARMISD::WrapperJT:     return "ARMISD::WrapperJT";
 558   case ARMISD::CALL:          return "ARMISD::CALL";
 559   case ARMISD::CALL_PRED:     return "ARMISD::CALL_PRED";
 560   case ARMISD::CALL_NOLINK:   return "ARMISD::CALL_NOLINK";
 561   case ARMISD::tCALL:         return "ARMISD::tCALL";
 562   case ARMISD::BRCOND:        return "ARMISD::BRCOND";
 563   case ARMISD::BR_JT:         return "ARMISD::BR_JT";
 564   case ARMISD::BR2_JT:        return "ARMISD::BR2_JT";
 565   case ARMISD::RET_FLAG:      return "ARMISD::RET_FLAG";
 566   case ARMISD::PIC_ADD:       return "ARMISD::PIC_ADD";
 567   case ARMISD::CMP:           return "ARMISD::CMP";
 568   case ARMISD::CMPZ:          return "ARMISD::CMPZ";
 569   case ARMISD::CMPFP:         return "ARMISD::CMPFP";
 570   case ARMISD::CMPFPw0:       return "ARMISD::CMPFPw0";
 571   case ARMISD::BCC_i64:       return "ARMISD::BCC_i64";
 572   case ARMISD::FMSTAT:        return "ARMISD::FMSTAT";
 573   case ARMISD::CMOV:          return "ARMISD::CMOV";
 574   case ARMISD::CNEG:          return "ARMISD::CNEG";
 575
 576   case ARMISD::RBIT:          return "ARMISD::RBIT";
 577
 578   case ARMISD::FTOSI:         return "ARMISD::FTOSI";
 579   case ARMISD::FTOUI:         return "ARMISD::FTOUI";
 580   case ARMISD::SITOF:         return "ARMISD::SITOF";
 581   case ARMISD::UITOF:         return "ARMISD::UITOF";
 582
 583   case ARMISD::SRL_FLAG:      return "ARMISD::SRL_FLAG";
 584   case ARMISD::SRA_FLAG:      return "ARMISD::SRA_FLAG";
 585   case ARMISD::RRX:           return "ARMISD::RRX";
 586
 587   case ARMISD::VMOVRRD:         return "ARMISD::VMOVRRD";
 588   case ARMISD::VMOVDRR:         return "ARMISD::VMOVDRR";
 589
 590   case ARMISD::EH_SJLJ_SETJMP: return "ARMISD::EH_SJLJ_SETJMP";
 591   case ARMISD::EH_SJLJ_LONGJMP:return "ARMISD::EH_SJLJ_LONGJMP";
 592
 593   case ARMISD::TC_RETURN:     return "ARMISD::TC_RETURN";
 594
 595   case ARMISD::THREAD_POINTER:return "ARMISD::THREAD_POINTER";
 596
 597   case ARMISD::DYN_ALLOC:     return "ARMISD::DYN_ALLOC";
 598
 599   case ARMISD::MEMBARRIER:    return "ARMISD::MEMBARRIER";
 600   case ARMISD::SYNCBARRIER:   return "ARMISD::SYNCBARRIER";
 601
 602   case ARMISD::VCEQ:          return "ARMISD::VCEQ";
 603   case ARMISD::VCGE:          return "ARMISD::VCGE";
 604   case ARMISD::VCGEU:         return "ARMISD::VCGEU";
 605   case ARMISD::VCGT:          return "ARMISD::VCGT";
 606   case ARMISD::VCGTU:         return "ARMISD::VCGTU";
 607   case ARMISD::VTST:          return "ARMISD::VTST";
 608
 609   case ARMISD::VSHL:          return "ARMISD::VSHL";
 610   case ARMISD::VSHRs:         return "ARMISD::VSHRs";
 611   case ARMISD::VSHRu:         return "ARMISD::VSHRu";
 612   case ARMISD::VSHLLs:        return "ARMISD::VSHLLs";
 613   case ARMISD::VSHLLu:        return "ARMISD::VSHLLu";
 614   case ARMISD::VSHLLi:        return "ARMISD::VSHLLi";
 615   case ARMISD::VSHRN:         return "ARMISD::VSHRN";
 616   case ARMISD::VRSHRs:        return "ARMISD::VRSHRs";
 617   case ARMISD::VRSHRu:        return "ARMISD::VRSHRu";
 618   case ARMISD::VRSHRN:        return "ARMISD::VRSHRN";
 619   case ARMISD::VQSHLs:        return "ARMISD::VQSHLs";
 620   case ARMISD::VQSHLu:        return "ARMISD::VQSHLu";
 621   case ARMISD::VQSHLsu:       return "ARMISD::VQSHLsu";
 622   case ARMISD::VQSHRNs:       return "ARMISD::VQSHRNs";
 623   case ARMISD::VQSHRNu:       return "ARMISD::VQSHRNu";
 624   case ARMISD::VQSHRNsu:      return "ARMISD::VQSHRNsu";
 625   case ARMISD::VQRSHRNs:      return "ARMISD::VQRSHRNs";
 626   case ARMISD::VQRSHRNu:      return "ARMISD::VQRSHRNu";
 627   case ARMISD::VQRSHRNsu:     return "ARMISD::VQRSHRNsu";
 628   case ARMISD::VGETLANEu:     return "ARMISD::VGETLANEu";
 629   case ARMISD::VGETLANEs:     return "ARMISD::VGETLANEs";
 630   case ARMISD::VMOVIMM:       return "ARMISD::VMOVIMM";
 631   case ARMISD::VMVNIMM:       return "ARMISD::VMVNIMM";
 632   case ARMISD::VDUP:          return "ARMISD::VDUP";
 633   case ARMISD::VDUPLANE:      return "ARMISD::VDUPLANE";
 634   case ARMISD::VEXT:          return "ARMISD::VEXT";
 635   case ARMISD::VREV64:        return "ARMISD::VREV64";
 636   case ARMISD::VREV32:        return "ARMISD::VREV32";
 637   case ARMISD::VREV16:        return "ARMISD::VREV16";
 638   case ARMISD::VZIP:          return "ARMISD::VZIP";
 639   case ARMISD::VUZP:          return "ARMISD::VUZP";
 640   case ARMISD::VTRN:          return "ARMISD::VTRN";
 641   case ARMISD::BUILD_VECTOR:  return "ARMISD::BUILD_VECTOR";
 642   case ARMISD::FMAX:          return "ARMISD::FMAX";
 643   case ARMISD::FMIN:          return "ARMISD::FMIN";
 644   case ARMISD::BFI:           return "ARMISD::BFI";
 645   }
 646 }
 647
 648 /// getRegClassFor - Return the register class that should be used for the
 649 /// specified value type.
 650 TargetRegisterClass *ARMTargetLowering::getRegClassFor(EVT VT) const {
 651   // Map v4i64 to QQ registers but do not make the type legal. Similarly map
 652   // v8i64 to QQQQ registers. v4i64 and v8i64 are only used for REG_SEQUENCE to
 653   // load / store 4 to 8 consecutive D registers.
 654   if (Subtarget->hasNEON()) {
 655     if (VT == MVT::v4i64)
 656       return ARM::QQPRRegisterClass;
 657     else if (VT == MVT::v8i64)
 658       return ARM::QQQQPRRegisterClass;
 659   }
 660   return TargetLowering::getRegClassFor(VT);
 661 }
 662
 663 /// getFunctionAlignment - Return the Log2 alignment of this function.
 664 unsigned ARMTargetLowering::getFunctionAlignment(const Function *F) const {
 665   return getTargetMachine().getSubtarget<ARMSubtarget>().isThumb() ? 1 : 2;
 666 }
 667
 668 Sched::Preference ARMTargetLowering::getSchedulingPreference(SDNode *N) const {
 669   unsigned NumVals = N->getNumValues();
 670   if (!NumVals)
 671     return Sched::RegPressure;
 672
 673   for (unsigned i = 0; i != NumVals; ++i) {
 674     EVT VT = N->getValueType(i);
 675     if (VT.isFloatingPoint() || VT.isVector())
 676       return Sched::Latency;
 677   }
 678
 679   if (!N->isMachineOpcode())
 680     return Sched::RegPressure;
 681
 682   // Load are scheduled for latency even if there instruction itinerary
 683   // is not available.
 684   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
 685   const TargetInstrDesc &TID = TII->get(N->getMachineOpcode());
 686   if (TID.mayLoad())
 687     return Sched::Latency;
 688
 689   const InstrItineraryData &Itins = getTargetMachine().getInstrItineraryData();
 690   if (!Itins.isEmpty() && Itins.getStageLatency(TID.getSchedClass()) > 2)
 691     return Sched::Latency;
 692   return Sched::RegPressure;
 693 }
 694
 695 //===----------------------------------------------------------------------===//
 696 // Lowering Code
 697 //===----------------------------------------------------------------------===//
 698
 699 /// IntCCToARMCC - Convert a DAG integer condition code to an ARM CC
 700 static ARMCC::CondCodes IntCCToARMCC(ISD::CondCode CC) {
 701   switch (CC) {
 702   default: llvm_unreachable("Unknown condition code!");
 703   case ISD::SETNE:  return ARMCC::NE;
 704   case ISD::SETEQ:  return ARMCC::EQ;
 705   case ISD::SETGT:  return ARMCC::GT;
 706   case ISD::SETGE:  return ARMCC::GE;
 707   case ISD::SETLT:  return ARMCC::LT;
 708   case ISD::SETLE:  return ARMCC::LE;
 709   case ISD::SETUGT: return ARMCC::HI;
 710   case ISD::SETUGE: return ARMCC::HS;
 711   case ISD::SETULT: return ARMCC::LO;
 712   case ISD::SETULE: return ARMCC::LS;
 713   }
 714 }
 715
 716 /// FPCCToARMCC - Convert a DAG fp condition code to an ARM CC.
 717 static void FPCCToARMCC(ISD::CondCode CC, ARMCC::CondCodes &CondCode,
 718                         ARMCC::CondCodes &CondCode2) {
 719   CondCode2 = ARMCC::AL;
 720   switch (CC) {
 721   default: llvm_unreachable("Unknown FP condition!");
 722   case ISD::SETEQ:
 723   case ISD::SETOEQ: CondCode = ARMCC::EQ; break;
 724   case ISD::SETGT:
 725   case ISD::SETOGT: CondCode = ARMCC::GT; break;
 726   case ISD::SETGE:
 727   case ISD::SETOGE: CondCode = ARMCC::GE; break;
 728   case ISD::SETOLT: CondCode = ARMCC::MI; break;
 729   case ISD::SETOLE: CondCode = ARMCC::LS; break;
 730   case ISD::SETONE: CondCode = ARMCC::MI; CondCode2 = ARMCC::GT; break;
 731   case ISD::SETO:   CondCode = ARMCC::VC; break;
 732   case ISD::SETUO:  CondCode = ARMCC::VS; break;
 733   case ISD::SETUEQ: CondCode = ARMCC::EQ; CondCode2 = ARMCC::VS; break;
 734   case ISD::SETUGT: CondCode = ARMCC::HI; break;
 735   case ISD::SETUGE: CondCode = ARMCC::PL; break;
 736   case ISD::SETLT:
 737   case ISD::SETULT: CondCode = ARMCC::LT; break;
 738   case ISD::SETLE:
 739   case ISD::SETULE: CondCode = ARMCC::LE; break;
 740   case ISD::SETNE:
 741   case ISD::SETUNE: CondCode = ARMCC::NE; break;
 742   }
 743 }
 744
 745 //===----------------------------------------------------------------------===//
 746 //                      Calling Convention Implementation
 747 //===----------------------------------------------------------------------===//
 748
 749 #include "ARMGenCallingConv.inc"
 750
 751 // APCS f64 is in register pairs, possibly split to stack
 752 static bool f64AssignAPCS(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
 753                           CCValAssign::LocInfo &LocInfo,
 754                           CCState &State, bool CanFail) {
 755   static const unsigned RegList[] = { ARM::R0, ARM::R1, ARM::R2, ARM::R3 };
 756
 757   // Try to get the first register.
 758   if (unsigned Reg = State.AllocateReg(RegList, 4))
 759     State.addLoc(CCValAssign::getCustomReg(ValNo, ValVT, Reg, LocVT, LocInfo));
 760   else {
 761     // For the 2nd half of a v2f64, do not fail.
 762     if (CanFail)
 763       return false;
 764
 765     // Put the whole thing on the stack.
 766     State.addLoc(CCValAssign::getCustomMem(ValNo, ValVT,
 767                                            State.AllocateStack(8, 4),
 768                                            LocVT, LocInfo));
 769     return true;
 770   }
 771
 772   // Try to get the second register.
 773   if (unsigned Reg = State.AllocateReg(RegList, 4))
 774     State.addLoc(CCValAssign::getCustomReg(ValNo, ValVT, Reg, LocVT, LocInfo));
 775   else
 776     State.addLoc(CCValAssign::getCustomMem(ValNo, ValVT,
 777                                            State.AllocateStack(4, 4),
 778                                            LocVT, LocInfo));
 779   return true;
 780 }
 781
 782 static bool CC_ARM_APCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
 783                                    CCValAssign::LocInfo &LocInfo,
 784                                    ISD::ArgFlagsTy &ArgFlags,
 785                                    CCState &State) {
 786   if (!f64AssignAPCS(ValNo, ValVT, LocVT, LocInfo, State, true))
 787     return false;
 788   if (LocVT == MVT::v2f64 &&
 789       !f64AssignAPCS(ValNo, ValVT, LocVT, LocInfo, State, false))
 790     return false;
 791   return true;  // we handled it
 792 }
 793
 794 // AAPCS f64 is in aligned register pairs
 795 static bool f64AssignAAPCS(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
 796                            CCValAssign::LocInfo &LocInfo,
 797                            CCState &State, bool CanFail) {
 798   static const unsigned HiRegList[] = { ARM::R0, ARM::R2 };
 799   static const unsigned LoRegList[] = { ARM::R1, ARM::R3 };
 800
 801   unsigned Reg = State.AllocateReg(HiRegList, LoRegList, 2);
 802   if (Reg == 0) {
 803     // For the 2nd half of a v2f64, do not just fail.
 804     if (CanFail)
 805       return false;
 806
 807     // Put the whole thing on the stack.
 808     State.addLoc(CCValAssign::getCustomMem(ValNo, ValVT,
 809                                            State.AllocateStack(8, 8),
 810                                            LocVT, LocInfo));
 811     return true;
 812   }
 813
 814   unsigned i;
 815   for (i = 0; i < 2; ++i)
 816     if (HiRegList[i] == Reg)
 817       break;
 818
 819   State.addLoc(CCValAssign::getCustomReg(ValNo, ValVT, Reg, LocVT, LocInfo));
 820   State.addLoc(CCValAssign::getCustomReg(ValNo, ValVT, LoRegList[i],
 821                                          LocVT, LocInfo));
 822   return true;
 823 }
 824
 825 static bool CC_ARM_AAPCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
 826                                     CCValAssign::LocInfo &LocInfo,
 827                                     ISD::ArgFlagsTy &ArgFlags,
 828                                     CCState &State) {
 829   if (!f64AssignAAPCS(ValNo, ValVT, LocVT, LocInfo, State, true))
 830     return false;
 831   if (LocVT == MVT::v2f64 &&
 832       !f64AssignAAPCS(ValNo, ValVT, LocVT, LocInfo, State, false))
 833     return false;
 834   return true;  // we handled it
 835 }
 836
 837 static bool f64RetAssign(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
 838                          CCValAssign::LocInfo &LocInfo, CCState &State) {
 839   static const unsigned HiRegList[] = { ARM::R0, ARM::R2 };
 840   static const unsigned LoRegList[] = { ARM::R1, ARM::R3 };
 841
 842   unsigned Reg = State.AllocateReg(HiRegList, LoRegList, 2);
 843   if (Reg == 0)
 844     return false; // we didn't handle it
 845
 846   unsigned i;
 847   for (i = 0; i < 2; ++i)
 848     if (HiRegList[i] == Reg)
 849       break;
 850
 851   State.addLoc(CCValAssign::getCustomReg(ValNo, ValVT, Reg, LocVT, LocInfo));
 852   State.addLoc(CCValAssign::getCustomReg(ValNo, ValVT, LoRegList[i],
 853                                          LocVT, LocInfo));
 854   return true;
 855 }
 856
 857 static bool RetCC_ARM_APCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
 858                                       CCValAssign::LocInfo &LocInfo,
 859                                       ISD::ArgFlagsTy &ArgFlags,
 860                                       CCState &State) {
 861   if (!f64RetAssign(ValNo, ValVT, LocVT, LocInfo, State))
 862     return false;
 863   if (LocVT == MVT::v2f64 && !f64RetAssign(ValNo, ValVT, LocVT, LocInfo, State))
 864     return false;
 865   return true;  // we handled it
 866 }
 867
 868 static bool RetCC_ARM_AAPCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
 869                                        CCValAssign::LocInfo &LocInfo,
 870                                        ISD::ArgFlagsTy &ArgFlags,
 871                                        CCState &State) {
 872   return RetCC_ARM_APCS_Custom_f64(ValNo, ValVT, LocVT, LocInfo, ArgFlags,
 873                                    State);
 874 }
 875
 876 /// CCAssignFnForNode - Selects the correct CCAssignFn for a the
 877 /// given CallingConvention value.
 878 CCAssignFn *ARMTargetLowering::CCAssignFnForNode(CallingConv::ID CC,
 879                                                  bool Return,
 880                                                  bool isVarArg) const {
 881   switch (CC) {
 882   default:
 883     llvm_unreachable("Unsupported calling convention");
 884   case CallingConv::C:
 885   case CallingConv::Fast:
 886     // Use target triple & subtarget features to do actual dispatch.
 887     if (Subtarget->isAAPCS_ABI()) {
 888       if (Subtarget->hasVFP2() &&
 889           FloatABIType == FloatABI::Hard && !isVarArg)
 890         return (Return ? RetCC_ARM_AAPCS_VFP: CC_ARM_AAPCS_VFP);
 891       else
 892         return (Return ? RetCC_ARM_AAPCS: CC_ARM_AAPCS);
 893     } else
 894         return (Return ? RetCC_ARM_APCS: CC_ARM_APCS);
 895   case CallingConv::ARM_AAPCS_VFP:
 896     return (Return ? RetCC_ARM_AAPCS_VFP: CC_ARM_AAPCS_VFP);
 897   case CallingConv::ARM_AAPCS:
 898     return (Return ? RetCC_ARM_AAPCS: CC_ARM_AAPCS);
 899   case CallingConv::ARM_APCS:
 900     return (Return ? RetCC_ARM_APCS: CC_ARM_APCS);
 901   }
 902 }
 903
 904 /// LowerCallResult - Lower the result values of a call into the
 905 /// appropriate copies out of appropriate physical registers.
 906 SDValue
 907 ARMTargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
 908                                    CallingConv::ID CallConv, bool isVarArg,
 909                                    const SmallVectorImpl<ISD::InputArg> &Ins,
 910                                    DebugLoc dl, SelectionDAG &DAG,
 911                                    SmallVectorImpl<SDValue> &InVals) const {
 912
 913   // Assign locations to each value returned by this call.
 914   SmallVector<CCValAssign, 16> RVLocs;
 915   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
 916                  RVLocs, *DAG.getContext());
 917   CCInfo.AnalyzeCallResult(Ins,
 918                            CCAssignFnForNode(CallConv, /* Return*/ true,
 919                                              isVarArg));
 920
 921   // Copy all of the result registers out of their specified physreg.
 922   for (unsigned i = 0; i != RVLocs.size(); ++i) {
 923     CCValAssign VA = RVLocs[i];
 924
 925     SDValue Val;
 926     if (VA.needsCustom()) {
 927       // Handle f64 or half of a v2f64.
 928       SDValue Lo = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), MVT::i32,
 929                                       InFlag);
 930       Chain = Lo.getValue(1);
 931       InFlag = Lo.getValue(2);
 932       VA = RVLocs[++i]; // skip ahead to next loc
 933       SDValue Hi = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), MVT::i32,
 934                                       InFlag);
 935       Chain = Hi.getValue(1);
 936       InFlag = Hi.getValue(2);
 937       Val = DAG.getNode(ARMISD::VMOVDRR, dl, MVT::f64, Lo, Hi);
 938
 939       if (VA.getLocVT() == MVT::v2f64) {
 940         SDValue Vec = DAG.getNode(ISD::UNDEF, dl, MVT::v2f64);
 941         Vec = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64, Vec, Val,
 942                           DAG.getConstant(0, MVT::i32));
 943
 944         VA = RVLocs[++i]; // skip ahead to next loc
 945         Lo = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), MVT::i32, InFlag);
 946         Chain = Lo.getValue(1);
 947         InFlag = Lo.getValue(2);
 948         VA = RVLocs[++i]; // skip ahead to next loc
 949         Hi = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), MVT::i32, InFlag);
 950         Chain = Hi.getValue(1);
 951         InFlag = Hi.getValue(2);
 952         Val = DAG.getNode(ARMISD::VMOVDRR, dl, MVT::f64, Lo, Hi);
 953         Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64, Vec, Val,
 954                           DAG.getConstant(1, MVT::i32));
 955       }
 956     } else {
 957       Val = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), VA.getLocVT(),
 958                                InFlag);
 959       Chain = Val.getValue(1);
 960       InFlag = Val.getValue(2);
 961     }
 962
 963     switch (VA.getLocInfo()) {
 964     default: llvm_unreachable("Unknown loc info!");
 965     case CCValAssign::Full: break;
 966     case CCValAssign::BCvt:
 967       Val = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getValVT(), Val);
 968       break;
 969     }
 970
 971     InVals.push_back(Val);
 972   }
 973
 974   return Chain;
 975 }
 976
 977 /// CreateCopyOfByValArgument - Make a copy of an aggregate at address specified
 978 /// by "Src" to address "Dst" of size "Size".  Alignment information is
 979 /// specified by the specific parameter attribute.  The copy will be passed as
 980 /// a byval function parameter.
 981 /// Sometimes what we are copying is the end of a larger object, the part that
 982 /// does not fit in registers.
 983 static SDValue
 984 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
 985                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
 986                           DebugLoc dl) {
 987   SDValue SizeNode = DAG.getConstant(Flags.getByValSize(), MVT::i32);
 988   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
 989                        /*isVolatile=*/false, /*AlwaysInline=*/false,
 990                        NULL, 0, NULL, 0);
 991 }
 992
 993 /// LowerMemOpCallTo - Store the argument to the stack.
 994 SDValue
 995 ARMTargetLowering::LowerMemOpCallTo(SDValue Chain,
 996                                     SDValue StackPtr, SDValue Arg,
 997                                     DebugLoc dl, SelectionDAG &DAG,
 998                                     const CCValAssign &VA,
 999                                     ISD::ArgFlagsTy Flags) const {
1000   unsigned LocMemOffset = VA.getLocMemOffset();
1001   SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset);
1002   PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
1003   if (Flags.isByVal()) {
1004     return CreateCopyOfByValArgument(Arg, PtrOff, Chain, Flags, DAG, dl);
1005   }
1006   return DAG.getStore(Chain, dl, Arg, PtrOff,
1007                       PseudoSourceValue::getStack(), LocMemOffset,
1008                       false, false, 0);
1009 }
1010
1011 void ARMTargetLowering::PassF64ArgInRegs(DebugLoc dl, SelectionDAG &DAG,
1012                                          SDValue Chain, SDValue &Arg,
1013                                          RegsToPassVector &RegsToPass,
1014                                          CCValAssign &VA, CCValAssign &NextVA,
1015                                          SDValue &StackPtr,
1016                                          SmallVector<SDValue, 8> &MemOpChains,
1017                                          ISD::ArgFlagsTy Flags) const {
1018
1019   SDValue fmrrd = DAG.getNode(ARMISD::VMOVRRD, dl,
1020                               DAG.getVTList(MVT::i32, MVT::i32), Arg);
1021   RegsToPass.push_back(std::make_pair(VA.getLocReg(), fmrrd));
1022
1023   if (NextVA.isRegLoc())
1024     RegsToPass.push_back(std::make_pair(NextVA.getLocReg(), fmrrd.getValue(1)));
1025   else {
1026     assert(NextVA.isMemLoc());
1027     if (StackPtr.getNode() == 0)
1028       StackPtr = DAG.getCopyFromReg(Chain, dl, ARM::SP, getPointerTy());
1029
1030     MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, fmrrd.getValue(1),
1031                                            dl, DAG, NextVA,
1032                                            Flags));
1033   }
1034 }
1035
1036 /// LowerCall - Lowering a call into a callseq_start <-
1037 /// ARMISD:CALL <- callseq_end chain. Also add input and output parameter
1038 /// nodes.
1039 SDValue
1040 ARMTargetLowering::LowerCall(SDValue Chain, SDValue Callee,
1041                              CallingConv::ID CallConv, bool isVarArg,
1042                              bool &isTailCall,
1043                              const SmallVectorImpl<ISD::OutputArg> &Outs,
1044                              const SmallVectorImpl<SDValue> &OutVals,
1045                              const SmallVectorImpl<ISD::InputArg> &Ins,
1046                              DebugLoc dl, SelectionDAG &DAG,
1047                              SmallVectorImpl<SDValue> &InVals) const {
1048   MachineFunction &MF = DAG.getMachineFunction();
1049   bool IsStructRet    = (Outs.empty()) ? false : Outs[0].Flags.isSRet();
1050   bool IsSibCall = false;
1051   // Temporarily disable tail calls so things don't break.
1052   if (!EnableARMTailCalls)
1053     isTailCall = false;
1054   if (isTailCall) {
1055     // Check if it's really possible to do a tail call.
1056     isTailCall = IsEligibleForTailCallOptimization(Callee, CallConv,
1057                     isVarArg, IsStructRet, MF.getFunction()->hasStructRetAttr(),
1058                                                    Outs, OutVals, Ins, DAG);
1059     // We don't support GuaranteedTailCallOpt for ARM, only automatically
1060     // detected sibcalls.
1061     if (isTailCall) {
1062       ++NumTailCalls;
1063       IsSibCall = true;
1064     }
1065   }
1066
1067   // Analyze operands of the call, assigning locations to each operand.
1068   SmallVector<CCValAssign, 16> ArgLocs;
1069   CCState CCInfo(CallConv, isVarArg, getTargetMachine(), ArgLocs,
1070                  *DAG.getContext());
1071   CCInfo.AnalyzeCallOperands(Outs,
1072                              CCAssignFnForNode(CallConv, /* Return*/ false,
1073                                                isVarArg));
1074
1075   // Get a count of how many bytes are to be pushed on the stack.
1076   unsigned NumBytes = CCInfo.getNextStackOffset();
1077
1078   // For tail calls, memory operands are available in our caller's stack.
1079   if (IsSibCall)
1080     NumBytes = 0;
1081
1082   // Adjust the stack pointer for the new arguments...
1083   // These operations are automatically eliminated by the prolog/epilog pass
1084   if (!IsSibCall)
1085     Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
1086
1087   SDValue StackPtr = DAG.getCopyFromReg(Chain, dl, ARM::SP, getPointerTy());
1088
1089   RegsToPassVector RegsToPass;
1090   SmallVector<SDValue, 8> MemOpChains;
1091
1092   // Walk the register/memloc assignments, inserting copies/loads.  In the case
1093   // of tail call optimization, arguments are handled later.
1094   for (unsigned i = 0, realArgIdx = 0, e = ArgLocs.size();
1095        i != e;
1096        ++i, ++realArgIdx) {
1097     CCValAssign &VA = ArgLocs[i];
1098     SDValue Arg = OutVals[realArgIdx];
1099     ISD::ArgFlagsTy Flags = Outs[realArgIdx].Flags;
1100
1101     // Promote the value if needed.
1102     switch (VA.getLocInfo()) {
1103     default: llvm_unreachable("Unknown loc info!");
1104     case CCValAssign::Full: break;
1105     case CCValAssign::SExt:
1106       Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, VA.getLocVT(), Arg);
1107       break;
1108     case CCValAssign::ZExt:
1109       Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, VA.getLocVT(), Arg);
1110       break;
1111     case CCValAssign::AExt:
1112       Arg = DAG.getNode(ISD::ANY_EXTEND, dl, VA.getLocVT(), Arg);
1113       break;
1114     case CCValAssign::BCvt:
1115       Arg = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getLocVT(), Arg);
1116       break;
1117     }
1118
1119     // f64 and v2f64 might be passed in i32 pairs and must be split into pieces
1120     if (VA.needsCustom()) {
1121       if (VA.getLocVT() == MVT::v2f64) {
1122         SDValue Op0 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Arg,
1123                                   DAG.getConstant(0, MVT::i32));
1124         SDValue Op1 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Arg,
1125                                   DAG.getConstant(1, MVT::i32));
1126
1127         PassF64ArgInRegs(dl, DAG, Chain, Op0, RegsToPass,
1128                          VA, ArgLocs[++i], StackPtr, MemOpChains, Flags);
1129
1130         VA = ArgLocs[++i]; // skip ahead to next loc
1131         if (VA.isRegLoc()) {
1132           PassF64ArgInRegs(dl, DAG, Chain, Op1, RegsToPass,
1133                            VA, ArgLocs[++i], StackPtr, MemOpChains, Flags);
1134         } else {
1135           assert(VA.isMemLoc());
1136
1137           MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Op1,
1138                                                  dl, DAG, VA, Flags));
1139         }
1140       } else {
1141         PassF64ArgInRegs(dl, DAG, Chain, Arg, RegsToPass, VA, ArgLocs[++i],
1142                          StackPtr, MemOpChains, Flags);
1143       }
1144     } else if (VA.isRegLoc()) {
1145       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
1146     } else if (!IsSibCall) {
1147       assert(VA.isMemLoc());
1148
1149       MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Arg,
1150                                              dl, DAG, VA, Flags));
1151     }
1152   }
1153
1154   if (!MemOpChains.empty())
1155     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1156                         &MemOpChains[0], MemOpChains.size());
1157
1158   // Build a sequence of copy-to-reg nodes chained together with token chain
1159   // and flag operands which copy the outgoing args into the appropriate regs.
1160   SDValue InFlag;
1161   // Tail call byval lowering might overwrite argument registers so in case of
1162   // tail call optimization the copies to registers are lowered later.
1163   if (!isTailCall)
1164     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1165       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
1166                                RegsToPass[i].second, InFlag);
1167       InFlag = Chain.getValue(1);
1168     }
1169
1170   // For tail calls lower the arguments to the 'real' stack slot.
1171   if (isTailCall) {
1172     // Force all the incoming stack arguments to be loaded from the stack
1173     // before any new outgoing arguments are stored to the stack, because the
1174     // outgoing stack slots may alias the incoming argument stack slots, and
1175     // the alias isn't otherwise explicit. This is slightly more conservative
1176     // than necessary, because it means that each store effectively depends
1177     // on every argument instead of just those arguments it would clobber.
1178
1179     // Do not flag preceeding copytoreg stuff together with the following stuff.
1180     InFlag = SDValue();
1181     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1182       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
1183                                RegsToPass[i].second, InFlag);
1184       InFlag = Chain.getValue(1);
1185     }
1186     InFlag =SDValue();
1187   }
1188
1189   // If the callee is a GlobalAddress/ExternalSymbol node (quite common, every
1190   // direct call is) turn it into a TargetGlobalAddress/TargetExternalSymbol
1191   // node so that legalize doesn't hack it.
1192   bool isDirect = false;
1193   bool isARMFunc = false;
1194   bool isLocalARMFunc = false;
1195   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1196
1197   if (EnableARMLongCalls) {
1198     assert (getTargetMachine().getRelocationModel() == Reloc::Static
1199             && "long-calls with non-static relocation model!");
1200     // Handle a global address or an external symbol. If it's not one of
1201     // those, the target's already in a register, so we don't need to do
1202     // anything extra.
1203     if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
1204       const GlobalValue *GV = G->getGlobal();
1205       // Create a constant pool entry for the callee address
1206       unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1207       ARMConstantPoolValue *CPV = new ARMConstantPoolValue(GV,
1208                                                            ARMPCLabelIndex,
1209                                                            ARMCP::CPValue, 0);
1210       // Get the address of the callee into a register
1211       SDValue CPAddr = DAG.getTargetConstantPool(CPV, getPointerTy(), 4);
1212       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1213       Callee = DAG.getLoad(getPointerTy(), dl,
1214                            DAG.getEntryNode(), CPAddr,
1215                            PseudoSourceValue::getConstantPool(), 0,
1216                            false, false, 0);
1217     } else if (ExternalSymbolSDNode *S=dyn_cast<ExternalSymbolSDNode>(Callee)) {
1218       const char *Sym = S->getSymbol();
1219
1220       // Create a constant pool entry for the callee address
1221       unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1222       ARMConstantPoolValue *CPV = new ARMConstantPoolValue(*DAG.getContext(),
1223                                                        Sym, ARMPCLabelIndex, 0);
1224       // Get the address of the callee into a register
1225       SDValue CPAddr = DAG.getTargetConstantPool(CPV, getPointerTy(), 4);
1226       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1227       Callee = DAG.getLoad(getPointerTy(), dl,
1228                            DAG.getEntryNode(), CPAddr,
1229                            PseudoSourceValue::getConstantPool(), 0,
1230                            false, false, 0);
1231     }
1232   } else if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
1233     const GlobalValue *GV = G->getGlobal();
1234     isDirect = true;
1235     bool isExt = GV->isDeclaration() || GV->isWeakForLinker();
1236     bool isStub = (isExt && Subtarget->isTargetDarwin()) &&
1237                    getTargetMachine().getRelocationModel() != Reloc::Static;
1238     isARMFunc = !Subtarget->isThumb() || isStub;
1239     // ARM call to a local ARM function is predicable.
1240     isLocalARMFunc = !Subtarget->isThumb() && (!isExt || !ARMInterworking);
1241     // tBX takes a register source operand.
1242     if (isARMFunc && Subtarget->isThumb1Only() && !Subtarget->hasV5TOps()) {
1243       unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1244       ARMConstantPoolValue *CPV = new ARMConstantPoolValue(GV,
1245                                                            ARMPCLabelIndex,
1246                                                            ARMCP::CPValue, 4);
1247       SDValue CPAddr = DAG.getTargetConstantPool(CPV, getPointerTy(), 4);
1248       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1249       Callee = DAG.getLoad(getPointerTy(), dl,
1250                            DAG.getEntryNode(), CPAddr,
1251                            PseudoSourceValue::getConstantPool(), 0,
1252                            false, false, 0);
1253       SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1254       Callee = DAG.getNode(ARMISD::PIC_ADD, dl,
1255                            getPointerTy(), Callee, PICLabel);
1256     } else
1257       Callee = DAG.getTargetGlobalAddress(GV, dl, getPointerTy());
1258   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
1259     isDirect = true;
1260     bool isStub = Subtarget->isTargetDarwin() &&
1261                   getTargetMachine().getRelocationModel() != Reloc::Static;
1262     isARMFunc = !Subtarget->isThumb() || isStub;
1263     // tBX takes a register source operand.
1264     const char *Sym = S->getSymbol();
1265     if (isARMFunc && Subtarget->isThumb1Only() && !Subtarget->hasV5TOps()) {
1266       unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1267       ARMConstantPoolValue *CPV = new ARMConstantPoolValue(*DAG.getContext(),
1268                                                        Sym, ARMPCLabelIndex, 4);
1269       SDValue CPAddr = DAG.getTargetConstantPool(CPV, getPointerTy(), 4);
1270       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1271       Callee = DAG.getLoad(getPointerTy(), dl,
1272                            DAG.getEntryNode(), CPAddr,
1273                            PseudoSourceValue::getConstantPool(), 0,
1274                            false, false, 0);
1275       SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1276       Callee = DAG.getNode(ARMISD::PIC_ADD, dl,
1277                            getPointerTy(), Callee, PICLabel);
1278     } else
1279       Callee = DAG.getTargetExternalSymbol(Sym, getPointerTy());
1280   }
1281
1282   // FIXME: handle tail calls differently.
1283   unsigned CallOpc;
1284   if (Subtarget->isThumb()) {
1285     if ((!isDirect || isARMFunc) && !Subtarget->hasV5TOps())
1286       CallOpc = ARMISD::CALL_NOLINK;
1287     else
1288       CallOpc = isARMFunc ? ARMISD::CALL : ARMISD::tCALL;
1289   } else {
1290     CallOpc = (isDirect || Subtarget->hasV5TOps())
1291       ? (isLocalARMFunc ? ARMISD::CALL_PRED : ARMISD::CALL)
1292       : ARMISD::CALL_NOLINK;
1293   }
1294
1295   std::vector<SDValue> Ops;
1296   Ops.push_back(Chain);
1297   Ops.push_back(Callee);
1298
1299   // Add argument registers to the end of the list so that they are known live
1300   // into the call.
1301   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
1302     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
1303                                   RegsToPass[i].second.getValueType()));
1304
1305   if (InFlag.getNode())
1306     Ops.push_back(InFlag);
1307
1308   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
1309   if (isTailCall)
1310     return DAG.getNode(ARMISD::TC_RETURN, dl, NodeTys, &Ops[0], Ops.size());
1311
1312   // Returns a chain and a flag for retval copy to use.
1313   Chain = DAG.getNode(CallOpc, dl, NodeTys, &Ops[0], Ops.size());
1314   InFlag = Chain.getValue(1);
1315
1316   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
1317                              DAG.getIntPtrConstant(0, true), InFlag);
1318   if (!Ins.empty())
1319     InFlag = Chain.getValue(1);
1320
1321   // Handle result values, copying them out of physregs into vregs that we
1322   // return.
1323   return LowerCallResult(Chain, InFlag, CallConv, isVarArg, Ins,
1324                          dl, DAG, InVals);
1325 }
1326
1327 /// MatchingStackOffset - Return true if the given stack call argument is
1328 /// already available in the same position (relatively) of the caller's
1329 /// incoming argument stack.
1330 static
1331 bool MatchingStackOffset(SDValue Arg, unsigned Offset, ISD::ArgFlagsTy Flags,
1332                          MachineFrameInfo *MFI, const MachineRegisterInfo *MRI,
1333                          const ARMInstrInfo *TII) {
1334   unsigned Bytes = Arg.getValueType().getSizeInBits() / 8;
1335   int FI = INT_MAX;
1336   if (Arg.getOpcode() == ISD::CopyFromReg) {
1337     unsigned VR = cast<RegisterSDNode>(Arg.getOperand(1))->getReg();
1338     if (!VR || TargetRegisterInfo::isPhysicalRegister(VR))
1339       return false;
1340     MachineInstr *Def = MRI->getVRegDef(VR);
1341     if (!Def)
1342       return false;
1343     if (!Flags.isByVal()) {
1344       if (!TII->isLoadFromStackSlot(Def, FI))
1345         return false;
1346     } else {
1347       return false;
1348     }
1349   } else if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Arg)) {
1350     if (Flags.isByVal())
1351       // ByVal argument is passed in as a pointer but it's now being
1352       // dereferenced. e.g.
1353       // define @foo(%struct.X* %A) {
1354       //   tail call @bar(%struct.X* byval %A)
1355       // }
1356       return false;
1357     SDValue Ptr = Ld->getBasePtr();
1358     FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr);
1359     if (!FINode)
1360       return false;
1361     FI = FINode->getIndex();
1362   } else
1363     return false;
1364
1365   assert(FI != INT_MAX);
1366   if (!MFI->isFixedObjectIndex(FI))
1367     return false;
1368   return Offset == MFI->getObjectOffset(FI) && Bytes == MFI->getObjectSize(FI);
1369 }
1370
1371 /// IsEligibleForTailCallOptimization - Check whether the call is eligible
1372 /// for tail call optimization. Targets which want to do tail call
1373 /// optimization should implement this function.
1374 bool
1375 ARMTargetLowering::IsEligibleForTailCallOptimization(SDValue Callee,
1376                                                      CallingConv::ID CalleeCC,
1377                                                      bool isVarArg,
1378                                                      bool isCalleeStructRet,
1379                                                      bool isCallerStructRet,
1380                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
1381                                     const SmallVectorImpl<SDValue> &OutVals,
1382                                     const SmallVectorImpl<ISD::InputArg> &Ins,
1383                                                      SelectionDAG& DAG) const {
1384   const Function *CallerF = DAG.getMachineFunction().getFunction();
1385   CallingConv::ID CallerCC = CallerF->getCallingConv();
1386   bool CCMatch = CallerCC == CalleeCC;
1387
1388   // Look for obvious safe cases to perform tail call optimization that do not
1389   // require ABI changes. This is what gcc calls sibcall.
1390
1391   // Do not sibcall optimize vararg calls unless the call site is not passing
1392   // any arguments.
1393   if (isVarArg && !Outs.empty())
1394     return false;
1395
1396   // Also avoid sibcall optimization if either caller or callee uses struct
1397   // return semantics.
1398   if (isCalleeStructRet || isCallerStructRet)
1399     return false;
1400
1401   // FIXME: Completely disable sibcall for Thumb1 since Thumb1RegisterInfo::
1402   // emitEpilogue is not ready for them.
1403   // Doing this is tricky, since the LDM/POP instruction on Thumb doesn't take
1404   // LR.  This means if we need to reload LR, it takes an extra instructions,
1405   // which outweighs the value of the tail call; but here we don't know yet
1406   // whether LR is going to be used.  Probably the right approach is to
1407   // generate the tail call here and turn it back into CALL/RET in
1408   // emitEpilogue if LR is used.
1409   if (Subtarget->isThumb1Only())
1410     return false;
1411
1412   // For the moment, we can only do this to functions defined in this
1413   // compilation, or to indirect calls.  A Thumb B to an ARM function,
1414   // or vice versa, is not easily fixed up in the linker unlike BL.
1415   // (We could do this by loading the address of the callee into a register;
1416   // that is an extra instruction over the direct call and burns a register
1417   // as well, so is not likely to be a win.)
1418
1419   // It might be safe to remove this restriction on non-Darwin.
1420
1421   // Thumb1 PIC calls to external symbols use BX, so they can be tail calls,
1422   // but we need to make sure there are enough registers; the only valid
1423   // registers are the 4 used for parameters.  We don't currently do this
1424   // case.
1425   if (isa<ExternalSymbolSDNode>(Callee))
1426       return false;
1427
1428   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
1429     const GlobalValue *GV = G->getGlobal();
1430     if (GV->isDeclaration() || GV->isWeakForLinker())
1431       return false;
1432   }
1433
1434   // If the calling conventions do not match, then we'd better make sure the
1435   // results are returned in the same way as what the caller expects.
1436   if (!CCMatch) {
1437     SmallVector<CCValAssign, 16> RVLocs1;
1438     CCState CCInfo1(CalleeCC, false, getTargetMachine(),
1439                     RVLocs1, *DAG.getContext());
1440     CCInfo1.AnalyzeCallResult(Ins, CCAssignFnForNode(CalleeCC, true, isVarArg));
1441
1442     SmallVector<CCValAssign, 16> RVLocs2;
1443     CCState CCInfo2(CallerCC, false, getTargetMachine(),
1444                     RVLocs2, *DAG.getContext());
1445     CCInfo2.AnalyzeCallResult(Ins, CCAssignFnForNode(CallerCC, true, isVarArg));
1446
1447     if (RVLocs1.size() != RVLocs2.size())
1448       return false;
1449     for (unsigned i = 0, e = RVLocs1.size(); i != e; ++i) {
1450       if (RVLocs1[i].isRegLoc() != RVLocs2[i].isRegLoc())
1451         return false;
1452       if (RVLocs1[i].getLocInfo() != RVLocs2[i].getLocInfo())
1453         return false;
1454       if (RVLocs1[i].isRegLoc()) {
1455         if (RVLocs1[i].getLocReg() != RVLocs2[i].getLocReg())
1456           return false;
1457       } else {
1458         if (RVLocs1[i].getLocMemOffset() != RVLocs2[i].getLocMemOffset())
1459           return false;
1460       }
1461     }
1462   }
1463
1464   // If the callee takes no arguments then go on to check the results of the
1465   // call.
1466   if (!Outs.empty()) {
1467     // Check if stack adjustment is needed. For now, do not do this if any
1468     // argument is passed on the stack.
1469     SmallVector<CCValAssign, 16> ArgLocs;
1470     CCState CCInfo(CalleeCC, isVarArg, getTargetMachine(),
1471                    ArgLocs, *DAG.getContext());
1472     CCInfo.AnalyzeCallOperands(Outs,
1473                                CCAssignFnForNode(CalleeCC, false, isVarArg));
1474     if (CCInfo.getNextStackOffset()) {
1475       MachineFunction &MF = DAG.getMachineFunction();
1476
1477       // Check if the arguments are already laid out in the right way as
1478       // the caller's fixed stack objects.
1479       MachineFrameInfo *MFI = MF.getFrameInfo();
1480       const MachineRegisterInfo *MRI = &MF.getRegInfo();
1481       const ARMInstrInfo *TII =
1482         ((ARMTargetMachine&)getTargetMachine()).getInstrInfo();
1483       for (unsigned i = 0, realArgIdx = 0, e = ArgLocs.size();
1484            i != e;
1485            ++i, ++realArgIdx) {
1486         CCValAssign &VA = ArgLocs[i];
1487         EVT RegVT = VA.getLocVT();
1488         SDValue Arg = OutVals[realArgIdx];
1489         ISD::ArgFlagsTy Flags = Outs[realArgIdx].Flags;
1490         if (VA.getLocInfo() == CCValAssign::Indirect)
1491           return false;
1492         if (VA.needsCustom()) {
1493           // f64 and vector types are split into multiple registers or
1494           // register/stack-slot combinations.  The types will not match
1495           // the registers; give up on memory f64 refs until we figure
1496           // out what to do about this.
1497           if (!VA.isRegLoc())
1498             return false;
1499           if (!ArgLocs[++i].isRegLoc())
1500             return false;
1501           if (RegVT == MVT::v2f64) {
1502             if (!ArgLocs[++i].isRegLoc())
1503               return false;
1504             if (!ArgLocs[++i].isRegLoc())
1505               return false;
1506           }
1507         } else if (!VA.isRegLoc()) {
1508           if (!MatchingStackOffset(Arg, VA.getLocMemOffset(), Flags,
1509                                    MFI, MRI, TII))
1510             return false;
1511         }
1512       }
1513     }
1514   }
1515
1516   return true;
1517 }
1518
1519 SDValue
1520 ARMTargetLowering::LowerReturn(SDValue Chain,
1521                                CallingConv::ID CallConv, bool isVarArg,
1522                                const SmallVectorImpl<ISD::OutputArg> &Outs,
1523                                const SmallVectorImpl<SDValue> &OutVals,
1524                                DebugLoc dl, SelectionDAG &DAG) const {
1525
1526   // CCValAssign - represent the assignment of the return value to a location.
1527   SmallVector<CCValAssign, 16> RVLocs;
1528
1529   // CCState - Info about the registers and stack slots.
1530   CCState CCInfo(CallConv, isVarArg, getTargetMachine(), RVLocs,
1531                  *DAG.getContext());
1532
1533   // Analyze outgoing return values.
1534   CCInfo.AnalyzeReturn(Outs, CCAssignFnForNode(CallConv, /* Return */ true,
1535                                                isVarArg));
1536
1537   // If this is the first return lowered for this function, add
1538   // the regs to the liveout set for the function.
1539   if (DAG.getMachineFunction().getRegInfo().liveout_empty()) {
1540     for (unsigned i = 0; i != RVLocs.size(); ++i)
1541       if (RVLocs[i].isRegLoc())
1542         DAG.getMachineFunction().getRegInfo().addLiveOut(RVLocs[i].getLocReg());
1543   }
1544
1545   SDValue Flag;
1546
1547   // Copy the result values into the output registers.
1548   for (unsigned i = 0, realRVLocIdx = 0;
1549        i != RVLocs.size();
1550        ++i, ++realRVLocIdx) {
1551     CCValAssign &VA = RVLocs[i];
1552     assert(VA.isRegLoc() && "Can only return in registers!");
1553
1554     SDValue Arg = OutVals[realRVLocIdx];
1555
1556     switch (VA.getLocInfo()) {
1557     default: llvm_unreachable("Unknown loc info!");
1558     case CCValAssign::Full: break;
1559     case CCValAssign::BCvt:
1560       Arg = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getLocVT(), Arg);
1561       break;
1562     }
1563
1564     if (VA.needsCustom()) {
1565       if (VA.getLocVT() == MVT::v2f64) {
1566         // Extract the first half and return it in two registers.
1567         SDValue Half = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Arg,
1568                                    DAG.getConstant(0, MVT::i32));
1569         SDValue HalfGPRs = DAG.getNode(ARMISD::VMOVRRD, dl,
1570                                        DAG.getVTList(MVT::i32, MVT::i32), Half);
1571
1572         Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), HalfGPRs, Flag);
1573         Flag = Chain.getValue(1);
1574         VA = RVLocs[++i]; // skip ahead to next loc
1575         Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(),
1576                                  HalfGPRs.getValue(1), Flag);
1577         Flag = Chain.getValue(1);
1578         VA = RVLocs[++i]; // skip ahead to next loc
1579
1580         // Extract the 2nd half and fall through to handle it as an f64 value.
1581         Arg = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Arg,
1582                           DAG.getConstant(1, MVT::i32));
1583       }
1584       // Legalize ret f64 -> ret 2 x i32.  We always have fmrrd if f64 is
1585       // available.
1586       SDValue fmrrd = DAG.getNode(ARMISD::VMOVRRD, dl,
1587                                   DAG.getVTList(MVT::i32, MVT::i32), &Arg, 1);
1588       Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), fmrrd, Flag);
1589       Flag = Chain.getValue(1);
1590       VA = RVLocs[++i]; // skip ahead to next loc
1591       Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), fmrrd.getValue(1),
1592                                Flag);
1593     } else
1594       Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), Arg, Flag);
1595
1596     // Guarantee that all emitted copies are
1597     // stuck together, avoiding something bad.
1598     Flag = Chain.getValue(1);
1599   }
1600
1601   SDValue result;
1602   if (Flag.getNode())
1603     result = DAG.getNode(ARMISD::RET_FLAG, dl, MVT::Other, Chain, Flag);
1604   else // Return Void
1605     result = DAG.getNode(ARMISD::RET_FLAG, dl, MVT::Other, Chain);
1606
1607   return result;
1608 }
1609
1610 // ConstantPool, JumpTable, GlobalAddress, and ExternalSymbol are lowered as
1611 // their target counterpart wrapped in the ARMISD::Wrapper node. Suppose N is
1612 // one of the above mentioned nodes. It has to be wrapped because otherwise
1613 // Select(N) returns N. So the raw TargetGlobalAddress nodes, etc. can only
1614 // be used to form addressing mode. These wrapped nodes will be selected
1615 // into MOVi.
1616 static SDValue LowerConstantPool(SDValue Op, SelectionDAG &DAG) {
1617   EVT PtrVT = Op.getValueType();
1618   // FIXME there is no actual debug info here
1619   DebugLoc dl = Op.getDebugLoc();
1620   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
1621   SDValue Res;
1622   if (CP->isMachineConstantPoolEntry())
1623     Res = DAG.getTargetConstantPool(CP->getMachineCPVal(), PtrVT,
1624                                     CP->getAlignment());
1625   else
1626     Res = DAG.getTargetConstantPool(CP->getConstVal(), PtrVT,
1627                                     CP->getAlignment());
1628   return DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, Res);
1629 }
1630
1631 SDValue ARMTargetLowering::LowerBlockAddress(SDValue Op,
1632                                              SelectionDAG &DAG) const {
1633   MachineFunction &MF = DAG.getMachineFunction();
1634   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1635   unsigned ARMPCLabelIndex = 0;
1636   DebugLoc DL = Op.getDebugLoc();
1637   EVT PtrVT = getPointerTy();
1638   const BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
1639   Reloc::Model RelocM = getTargetMachine().getRelocationModel();
1640   SDValue CPAddr;
1641   if (RelocM == Reloc::Static) {
1642     CPAddr = DAG.getTargetConstantPool(BA, PtrVT, 4);
1643   } else {
1644     unsigned PCAdj = Subtarget->isThumb() ? 4 : 8;
1645     ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1646     ARMConstantPoolValue *CPV = new ARMConstantPoolValue(BA, ARMPCLabelIndex,
1647                                                          ARMCP::CPBlockAddress,
1648                                                          PCAdj);
1649     CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1650   }
1651   CPAddr = DAG.getNode(ARMISD::Wrapper, DL, PtrVT, CPAddr);
1652   SDValue Result = DAG.getLoad(PtrVT, DL, DAG.getEntryNode(), CPAddr,
1653                                PseudoSourceValue::getConstantPool(), 0,
1654                                false, false, 0);
1655   if (RelocM == Reloc::Static)
1656     return Result;
1657   SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1658   return DAG.getNode(ARMISD::PIC_ADD, DL, PtrVT, Result, PICLabel);
1659 }
1660
1661 // Lower ISD::GlobalTLSAddress using the "general dynamic" model
1662 SDValue
1663 ARMTargetLowering::LowerToTLSGeneralDynamicModel(GlobalAddressSDNode *GA,
1664                                                  SelectionDAG &DAG) const {
1665   DebugLoc dl = GA->getDebugLoc();
1666   EVT PtrVT = getPointerTy();
1667   unsigned char PCAdj = Subtarget->isThumb() ? 4 : 8;
1668   MachineFunction &MF = DAG.getMachineFunction();
1669   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1670   unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1671   ARMConstantPoolValue *CPV =
1672     new ARMConstantPoolValue(GA->getGlobal(), ARMPCLabelIndex,
1673                              ARMCP::CPValue, PCAdj, "tlsgd", true);
1674   SDValue Argument = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1675   Argument = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, Argument);
1676   Argument = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Argument,
1677                          PseudoSourceValue::getConstantPool(), 0,
1678                          false, false, 0);
1679   SDValue Chain = Argument.getValue(1);
1680
1681   SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1682   Argument = DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Argument, PICLabel);
1683
1684   // call __tls_get_addr.
1685   ArgListTy Args;
1686   ArgListEntry Entry;
1687   Entry.Node = Argument;
1688   Entry.Ty = (const Type *) Type::getInt32Ty(*DAG.getContext());
1689   Args.push_back(Entry);
1690   // FIXME: is there useful debug info available here?
1691   std::pair<SDValue, SDValue> CallResult =
1692     LowerCallTo(Chain, (const Type *) Type::getInt32Ty(*DAG.getContext()),
1693                 false, false, false, false,
1694                 0, CallingConv::C, false, /*isReturnValueUsed=*/true,
1695                 DAG.getExternalSymbol("__tls_get_addr", PtrVT), Args, DAG, dl);
1696   return CallResult.first;
1697 }
1698
1699 // Lower ISD::GlobalTLSAddress using the "initial exec" or
1700 // "local exec" model.
1701 SDValue
1702 ARMTargetLowering::LowerToTLSExecModels(GlobalAddressSDNode *GA,
1703                                         SelectionDAG &DAG) const {
1704   const GlobalValue *GV = GA->getGlobal();
1705   DebugLoc dl = GA->getDebugLoc();
1706   SDValue Offset;
1707   SDValue Chain = DAG.getEntryNode();
1708   EVT PtrVT = getPointerTy();
1709   // Get the Thread Pointer
1710   SDValue ThreadPointer = DAG.getNode(ARMISD::THREAD_POINTER, dl, PtrVT);
1711
1712   if (GV->isDeclaration()) {
1713     MachineFunction &MF = DAG.getMachineFunction();
1714     ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1715     unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1716     // Initial exec model.
1717     unsigned char PCAdj = Subtarget->isThumb() ? 4 : 8;
1718     ARMConstantPoolValue *CPV =
1719       new ARMConstantPoolValue(GA->getGlobal(), ARMPCLabelIndex,
1720                                ARMCP::CPValue, PCAdj, "gottpoff", true);
1721     Offset = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1722     Offset = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, Offset);
1723     Offset = DAG.getLoad(PtrVT, dl, Chain, Offset,
1724                          PseudoSourceValue::getConstantPool(), 0,
1725                          false, false, 0);
1726     Chain = Offset.getValue(1);
1727
1728     SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1729     Offset = DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Offset, PICLabel);
1730
1731     Offset = DAG.getLoad(PtrVT, dl, Chain, Offset,
1732                          PseudoSourceValue::getConstantPool(), 0,
1733                          false, false, 0);
1734   } else {
1735     // local exec model
1736     ARMConstantPoolValue *CPV = new ARMConstantPoolValue(GV, "tpoff");
1737     Offset = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1738     Offset = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, Offset);
1739     Offset = DAG.getLoad(PtrVT, dl, Chain, Offset,
1740                          PseudoSourceValue::getConstantPool(), 0,
1741                          false, false, 0);
1742   }
1743
1744   // The address of the thread local variable is the add of the thread
1745   // pointer with the offset of the variable.
1746   return DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, Offset);
1747 }
1748
1749 SDValue
1750 ARMTargetLowering::LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const {
1751   // TODO: implement the "local dynamic" model
1752   assert(Subtarget->isTargetELF() &&
1753          "TLS not implemented for non-ELF targets");
1754   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
1755   // If the relocation model is PIC, use the "General Dynamic" TLS Model,
1756   // otherwise use the "Local Exec" TLS Model
1757   if (getTargetMachine().getRelocationModel() == Reloc::PIC_)
1758     return LowerToTLSGeneralDynamicModel(GA, DAG);
1759   else
1760     return LowerToTLSExecModels(GA, DAG);
1761 }
1762
1763 SDValue ARMTargetLowering::LowerGlobalAddressELF(SDValue Op,
1764                                                  SelectionDAG &DAG) const {
1765   EVT PtrVT = getPointerTy();
1766   DebugLoc dl = Op.getDebugLoc();
1767   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
1768   Reloc::Model RelocM = getTargetMachine().getRelocationModel();
1769   if (RelocM == Reloc::PIC_) {
1770     bool UseGOTOFF = GV->hasLocalLinkage() || GV->hasHiddenVisibility();
1771     ARMConstantPoolValue *CPV =
1772       new ARMConstantPoolValue(GV, UseGOTOFF ? "GOTOFF" : "GOT");
1773     SDValue CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1774     CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1775     SDValue Result = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(),
1776                                  CPAddr,
1777                                  PseudoSourceValue::getConstantPool(), 0,
1778                                  false, false, 0);
1779     SDValue Chain = Result.getValue(1);
1780     SDValue GOT = DAG.getGLOBAL_OFFSET_TABLE(PtrVT);
1781     Result = DAG.getNode(ISD::ADD, dl, PtrVT, Result, GOT);
1782     if (!UseGOTOFF)
1783       Result = DAG.getLoad(PtrVT, dl, Chain, Result,
1784                            PseudoSourceValue::getGOT(), 0,
1785                            false, false, 0);
1786     return Result;
1787   } else {
1788     // If we have T2 ops, we can materialize the address directly via movt/movw
1789     // pair. This is always cheaper.
1790     if (Subtarget->useMovt()) {
1791       return DAG.getNode(ARMISD::Wrapper, dl, PtrVT,
1792                          DAG.getTargetGlobalAddress(GV, dl, PtrVT));
1793     } else {
1794       SDValue CPAddr = DAG.getTargetConstantPool(GV, PtrVT, 4);
1795       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1796       return DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), CPAddr,
1797                          PseudoSourceValue::getConstantPool(), 0,
1798                          false, false, 0);
1799     }
1800   }
1801 }
1802
1803 SDValue ARMTargetLowering::LowerGlobalAddressDarwin(SDValue Op,
1804                                                     SelectionDAG &DAG) const {
1805   MachineFunction &MF = DAG.getMachineFunction();
1806   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1807   unsigned ARMPCLabelIndex = 0;
1808   EVT PtrVT = getPointerTy();
1809   DebugLoc dl = Op.getDebugLoc();
1810   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
1811   Reloc::Model RelocM = getTargetMachine().getRelocationModel();
1812   SDValue CPAddr;
1813   if (RelocM == Reloc::Static)
1814     CPAddr = DAG.getTargetConstantPool(GV, PtrVT, 4);
1815   else {
1816     ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1817     unsigned PCAdj = (RelocM != Reloc::PIC_) ? 0 : (Subtarget->isThumb()?4:8);
1818     ARMConstantPoolValue *CPV =
1819       new ARMConstantPoolValue(GV, ARMPCLabelIndex, ARMCP::CPValue, PCAdj);
1820     CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1821   }
1822   CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1823
1824   SDValue Result = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), CPAddr,
1825                                PseudoSourceValue::getConstantPool(), 0,
1826                                false, false, 0);
1827   SDValue Chain = Result.getValue(1);
1828
1829   if (RelocM == Reloc::PIC_) {
1830     SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1831     Result = DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Result, PICLabel);
1832   }
1833
1834   if (Subtarget->GVIsIndirectSymbol(GV, RelocM))
1835     Result = DAG.getLoad(PtrVT, dl, Chain, Result,
1836                          PseudoSourceValue::getGOT(), 0,
1837                          false, false, 0);
1838
1839   return Result;
1840 }
1841
1842 SDValue ARMTargetLowering::LowerGLOBAL_OFFSET_TABLE(SDValue Op,
1843                                                     SelectionDAG &DAG) const {
1844   assert(Subtarget->isTargetELF() &&
1845          "GLOBAL OFFSET TABLE not implemented for non-ELF targets");
1846   MachineFunction &MF = DAG.getMachineFunction();
1847   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1848   unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1849   EVT PtrVT = getPointerTy();
1850   DebugLoc dl = Op.getDebugLoc();
1851   unsigned PCAdj = Subtarget->isThumb() ? 4 : 8;
1852   ARMConstantPoolValue *CPV = new ARMConstantPoolValue(*DAG.getContext(),
1853                                                        "_GLOBAL_OFFSET_TABLE_",
1854                                                        ARMPCLabelIndex, PCAdj);
1855   SDValue CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1856   CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1857   SDValue Result = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), CPAddr,
1858                                PseudoSourceValue::getConstantPool(), 0,
1859                                false, false, 0);
1860   SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1861   return DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Result, PICLabel);
1862 }
1863
1864 SDValue
1865 ARMTargetLowering::LowerEH_SJLJ_SETJMP(SDValue Op, SelectionDAG &DAG) const {
1866   DebugLoc dl = Op.getDebugLoc();
1867   SDValue Val = DAG.getConstant(0, MVT::i32);
1868   return DAG.getNode(ARMISD::EH_SJLJ_SETJMP, dl, MVT::i32, Op.getOperand(0),
1869                      Op.getOperand(1), Val);
1870 }
1871
1872 SDValue
1873 ARMTargetLowering::LowerEH_SJLJ_LONGJMP(SDValue Op, SelectionDAG &DAG) const {
1874   DebugLoc dl = Op.getDebugLoc();
1875   return DAG.getNode(ARMISD::EH_SJLJ_LONGJMP, dl, MVT::Other, Op.getOperand(0),
1876                      Op.getOperand(1), DAG.getConstant(0, MVT::i32));
1877 }
1878
1879 SDValue
1880 ARMTargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG,
1881                                           const ARMSubtarget *Subtarget) const {
1882   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
1883   DebugLoc dl = Op.getDebugLoc();
1884   switch (IntNo) {
1885   default: return SDValue();    // Don't custom lower most intrinsics.
1886   case Intrinsic::arm_thread_pointer: {
1887     EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1888     return DAG.getNode(ARMISD::THREAD_POINTER, dl, PtrVT);
1889   }
1890   case Intrinsic::eh_sjlj_lsda: {
1891     MachineFunction &MF = DAG.getMachineFunction();
1892     ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1893     unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1894     EVT PtrVT = getPointerTy();
1895     DebugLoc dl = Op.getDebugLoc();
1896     Reloc::Model RelocM = getTargetMachine().getRelocationModel();
1897     SDValue CPAddr;
1898     unsigned PCAdj = (RelocM != Reloc::PIC_)
1899       ? 0 : (Subtarget->isThumb() ? 4 : 8);
1900     ARMConstantPoolValue *CPV =
1901       new ARMConstantPoolValue(MF.getFunction(), ARMPCLabelIndex,
1902                                ARMCP::CPLSDA, PCAdj);
1903     CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1904     CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1905     SDValue Result =
1906       DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), CPAddr,
1907                   PseudoSourceValue::getConstantPool(), 0,
1908                   false, false, 0);
1909
1910     if (RelocM == Reloc::PIC_) {
1911       SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1912       Result = DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Result, PICLabel);
1913     }
1914     return Result;
1915   }
1916   }
1917 }
1918
1919 static SDValue LowerMEMBARRIER(SDValue Op, SelectionDAG &DAG,
1920                                const ARMSubtarget *Subtarget) {
1921   DebugLoc dl = Op.getDebugLoc();
1922   SDValue Op5 = Op.getOperand(5);
1923   unsigned isDeviceBarrier = cast<ConstantSDNode>(Op5)->getZExtValue();
1924   // v6 and v7 can both handle barriers directly, but need handled a bit
1925   // differently. Thumb1 and pre-v6 ARM mode use a libcall instead and should
1926   // never get here.
1927   unsigned Opc = isDeviceBarrier ? ARMISD::SYNCBARRIER : ARMISD::MEMBARRIER;
1928   if (Subtarget->hasV7Ops())
1929     return DAG.getNode(Opc, dl, MVT::Other, Op.getOperand(0));
1930   else if (Subtarget->hasV6Ops() && !Subtarget->isThumb1Only())
1931     return DAG.getNode(Opc, dl, MVT::Other, Op.getOperand(0),
1932                        DAG.getConstant(0, MVT::i32));
1933   assert(0 && "Unexpected ISD::MEMBARRIER encountered. Should be libcall!");
1934   return SDValue();
1935 }
1936
1937 static SDValue LowerVASTART(SDValue Op, SelectionDAG &DAG) {
1938   MachineFunction &MF = DAG.getMachineFunction();
1939   ARMFunctionInfo *FuncInfo = MF.getInfo<ARMFunctionInfo>();
1940
1941   // vastart just stores the address of the VarArgsFrameIndex slot into the
1942   // memory location argument.
1943   DebugLoc dl = Op.getDebugLoc();
1944   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1945   SDValue FR = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(), PtrVT);
1946   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
1947   return DAG.getStore(Op.getOperand(0), dl, FR, Op.getOperand(1), SV, 0,
1948                       false, false, 0);
1949 }
1950
1951 SDValue
1952 ARMTargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op,
1953                                            SelectionDAG &DAG) const {
1954   SDNode *Node = Op.getNode();
1955   DebugLoc dl = Node->getDebugLoc();
1956   EVT VT = Node->getValueType(0);
1957   SDValue Chain = Op.getOperand(0);
1958   SDValue Size  = Op.getOperand(1);
1959   SDValue Align = Op.getOperand(2);
1960
1961   // Chain the dynamic stack allocation so that it doesn't modify the stack
1962   // pointer when other instructions are using the stack.
1963   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(0, true));
1964
1965   unsigned AlignVal = cast<ConstantSDNode>(Align)->getZExtValue();
1966   unsigned StackAlign = getTargetMachine().getFrameInfo()->getStackAlignment();
1967   if (AlignVal > StackAlign)
1968     // Do this now since selection pass cannot introduce new target
1969     // independent node.
1970     Align = DAG.getConstant(-(uint64_t)AlignVal, VT);
1971
1972   // In Thumb1 mode, there isn't a "sub r, sp, r" instruction, we will end up
1973   // using a "add r, sp, r" instead. Negate the size now so we don't have to
1974   // do even more horrible hack later.
1975   MachineFunction &MF = DAG.getMachineFunction();
1976   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1977   if (AFI->isThumb1OnlyFunction()) {
1978     bool Negate = true;
1979     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Size);
1980     if (C) {
1981       uint32_t Val = C->getZExtValue();
1982       if (Val <= 508 && ((Val & 3) == 0))
1983         Negate = false;
1984     }
1985     if (Negate)
1986       Size = DAG.getNode(ISD::SUB, dl, VT, DAG.getConstant(0, VT), Size);
1987   }
1988
1989   SDVTList VTList = DAG.getVTList(VT, MVT::Other);
1990   SDValue Ops1[] = { Chain, Size, Align };
1991   SDValue Res = DAG.getNode(ARMISD::DYN_ALLOC, dl, VTList, Ops1, 3);
1992   Chain = Res.getValue(1);
1993   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(0, true),
1994                              DAG.getIntPtrConstant(0, true), SDValue());
1995   SDValue Ops2[] = { Res, Chain };
1996   return DAG.getMergeValues(Ops2, 2, dl);
1997 }
1998
1999 SDValue
2000 ARMTargetLowering::GetF64FormalArgument(CCValAssign &VA, CCValAssign &NextVA,
2001                                         SDValue &Root, SelectionDAG &DAG,
2002                                         DebugLoc dl) const {
2003   MachineFunction &MF = DAG.getMachineFunction();
2004   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
2005
2006   TargetRegisterClass *RC;
2007   if (AFI->isThumb1OnlyFunction())
2008     RC = ARM::tGPRRegisterClass;
2009   else
2010     RC = ARM::GPRRegisterClass;
2011
2012   // Transform the arguments stored in physical registers into virtual ones.
2013   unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
2014   SDValue ArgValue = DAG.getCopyFromReg(Root, dl, Reg, MVT::i32);
2015
2016   SDValue ArgValue2;
2017   if (NextVA.isMemLoc()) {
2018     MachineFrameInfo *MFI = MF.getFrameInfo();
2019     int FI = MFI->CreateFixedObject(4, NextVA.getLocMemOffset(), true);
2020
2021     // Create load node to retrieve arguments from the stack.
2022     SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
2023     ArgValue2 = DAG.getLoad(MVT::i32, dl, Root, FIN,
2024                             PseudoSourceValue::getFixedStack(FI), 0,
2025                             false, false, 0);
2026   } else {
2027     Reg = MF.addLiveIn(NextVA.getLocReg(), RC);
2028     ArgValue2 = DAG.getCopyFromReg(Root, dl, Reg, MVT::i32);
2029   }
2030
2031   return DAG.getNode(ARMISD::VMOVDRR, dl, MVT::f64, ArgValue, ArgValue2);
2032 }
2033
2034 SDValue
2035 ARMTargetLowering::LowerFormalArguments(SDValue Chain,
2036                                         CallingConv::ID CallConv, bool isVarArg,
2037                                         const SmallVectorImpl<ISD::InputArg>
2038                                           &Ins,
2039                                         DebugLoc dl, SelectionDAG &DAG,
2040                                         SmallVectorImpl<SDValue> &InVals)
2041                                           const {
2042
2043   MachineFunction &MF = DAG.getMachineFunction();
2044   MachineFrameInfo *MFI = MF.getFrameInfo();
2045
2046   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
2047
2048   // Assign locations to all of the incoming arguments.
2049   SmallVector<CCValAssign, 16> ArgLocs;
2050   CCState CCInfo(CallConv, isVarArg, getTargetMachine(), ArgLocs,
2051                  *DAG.getContext());
2052   CCInfo.AnalyzeFormalArguments(Ins,
2053                                 CCAssignFnForNode(CallConv, /* Return*/ false,
2054                                                   isVarArg));
2055
2056   SmallVector<SDValue, 16> ArgValues;
2057
2058   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2059     CCValAssign &VA = ArgLocs[i];
2060
2061     // Arguments stored in registers.
2062     if (VA.isRegLoc()) {
2063       EVT RegVT = VA.getLocVT();
2064
2065       SDValue ArgValue;
2066       if (VA.needsCustom()) {
2067         // f64 and vector types are split up into multiple registers or
2068         // combinations of registers and stack slots.
2069         if (VA.getLocVT() == MVT::v2f64) {
2070           SDValue ArgValue1 = GetF64FormalArgument(VA, ArgLocs[++i],
2071                                                    Chain, DAG, dl);
2072           VA = ArgLocs[++i]; // skip ahead to next loc
2073           SDValue ArgValue2;
2074           if (VA.isMemLoc()) {
2075             int FI = MFI->CreateFixedObject(8, VA.getLocMemOffset(), true);
2076             SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
2077             ArgValue2 = DAG.getLoad(MVT::f64, dl, Chain, FIN,
2078                                     PseudoSourceValue::getFixedStack(FI), 0,
2079                                     false, false, 0);
2080           } else {
2081             ArgValue2 = GetF64FormalArgument(VA, ArgLocs[++i],
2082                                              Chain, DAG, dl);
2083           }
2084           ArgValue = DAG.getNode(ISD::UNDEF, dl, MVT::v2f64);
2085           ArgValue = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64,
2086                                  ArgValue, ArgValue1, DAG.getIntPtrConstant(0));
2087           ArgValue = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64,
2088                                  ArgValue, ArgValue2, DAG.getIntPtrConstant(1));
2089         } else
2090           ArgValue = GetF64FormalArgument(VA, ArgLocs[++i], Chain, DAG, dl);
2091
2092       } else {
2093         TargetRegisterClass *RC;
2094
2095         if (RegVT == MVT::f32)
2096           RC = ARM::SPRRegisterClass;
2097         else if (RegVT == MVT::f64)
2098           RC = ARM::DPRRegisterClass;
2099         else if (RegVT == MVT::v2f64)
2100           RC = ARM::QPRRegisterClass;
2101         else if (RegVT == MVT::i32)
2102           RC = (AFI->isThumb1OnlyFunction() ?
2103                 ARM::tGPRRegisterClass : ARM::GPRRegisterClass);
2104         else
2105           llvm_unreachable("RegVT not supported by FORMAL_ARGUMENTS Lowering");
2106
2107         // Transform the arguments in physical registers into virtual ones.
2108         unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
2109         ArgValue = DAG.getCopyFromReg(Chain, dl, Reg, RegVT);
2110       }
2111
2112       // If this is an 8 or 16-bit value, it is really passed promoted
2113       // to 32 bits.  Insert an assert[sz]ext to capture this, then
2114       // truncate to the right size.
2115       switch (VA.getLocInfo()) {
2116       default: llvm_unreachable("Unknown loc info!");
2117       case CCValAssign::Full: break;
2118       case CCValAssign::BCvt:
2119         ArgValue = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getValVT(), ArgValue);
2120         break;
2121       case CCValAssign::SExt:
2122         ArgValue = DAG.getNode(ISD::AssertSext, dl, RegVT, ArgValue,
2123                                DAG.getValueType(VA.getValVT()));
2124         ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
2125         break;
2126       case CCValAssign::ZExt:
2127         ArgValue = DAG.getNode(ISD::AssertZext, dl, RegVT, ArgValue,
2128                                DAG.getValueType(VA.getValVT()));
2129         ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
2130         break;
2131       }
2132
2133       InVals.push_back(ArgValue);
2134
2135     } else { // VA.isRegLoc()
2136
2137       // sanity check
2138       assert(VA.isMemLoc());
2139       assert(VA.getValVT() != MVT::i64 && "i64 should already be lowered");
2140
2141       unsigned ArgSize = VA.getLocVT().getSizeInBits()/8;
2142       int FI = MFI->CreateFixedObject(ArgSize, VA.getLocMemOffset(), true);
2143
2144       // Create load nodes to retrieve arguments from the stack.
2145       SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
2146       InVals.push_back(DAG.getLoad(VA.getValVT(), dl, Chain, FIN,
2147                                    PseudoSourceValue::getFixedStack(FI), 0,
2148                                    false, false, 0));
2149     }
2150   }
2151
2152   // varargs
2153   if (isVarArg) {
2154     static const unsigned GPRArgRegs[] = {
2155       ARM::R0, ARM::R1, ARM::R2, ARM::R3
2156     };
2157
2158     unsigned NumGPRs = CCInfo.getFirstUnallocated
2159       (GPRArgRegs, sizeof(GPRArgRegs) / sizeof(GPRArgRegs[0]));
2160
2161     unsigned Align = MF.getTarget().getFrameInfo()->getStackAlignment();
2162     unsigned VARegSize = (4 - NumGPRs) * 4;
2163     unsigned VARegSaveSize = (VARegSize + Align - 1) & ~(Align - 1);
2164     unsigned ArgOffset = CCInfo.getNextStackOffset();
2165     if (VARegSaveSize) {
2166       // If this function is vararg, store any remaining integer argument regs
2167       // to their spots on the stack so that they may be loaded by deferencing
2168       // the result of va_next.
2169       AFI->setVarArgsRegSaveSize(VARegSaveSize);
2170       AFI->setVarArgsFrameIndex(
2171         MFI->CreateFixedObject(VARegSaveSize,
2172                                ArgOffset + VARegSaveSize - VARegSize,
2173                                true));
2174       SDValue FIN = DAG.getFrameIndex(AFI->getVarArgsFrameIndex(),
2175                                       getPointerTy());
2176
2177       SmallVector<SDValue, 4> MemOps;
2178       for (; NumGPRs < 4; ++NumGPRs) {
2179         TargetRegisterClass *RC;
2180         if (AFI->isThumb1OnlyFunction())
2181           RC = ARM::tGPRRegisterClass;
2182         else
2183           RC = ARM::GPRRegisterClass;
2184
2185         unsigned VReg = MF.addLiveIn(GPRArgRegs[NumGPRs], RC);
2186         SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::i32);
2187         SDValue Store =
2188           DAG.getStore(Val.getValue(1), dl, Val, FIN,
2189                PseudoSourceValue::getFixedStack(AFI->getVarArgsFrameIndex()),
2190                0, false, false, 0);
2191         MemOps.push_back(Store);
2192         FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), FIN,
2193                           DAG.getConstant(4, getPointerTy()));
2194       }
2195       if (!MemOps.empty())
2196         Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
2197                             &MemOps[0], MemOps.size());
2198     } else
2199       // This will point to the next argument passed via stack.
2200       AFI->setVarArgsFrameIndex(MFI->CreateFixedObject(4, ArgOffset, true));
2201   }
2202
2203   return Chain;
2204 }
2205
2206 /// isFloatingPointZero - Return true if this is +0.0.
2207 static bool isFloatingPointZero(SDValue Op) {
2208   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(Op))
2209     return CFP->getValueAPF().isPosZero();
2210   else if (ISD::isEXTLoad(Op.getNode()) || ISD::isNON_EXTLoad(Op.getNode())) {
2211     // Maybe this has already been legalized into the constant pool?
2212     if (Op.getOperand(1).getOpcode() == ARMISD::Wrapper) {
2213       SDValue WrapperOp = Op.getOperand(1).getOperand(0);
2214       if (ConstantPoolSDNode *CP = dyn_cast<ConstantPoolSDNode>(WrapperOp))
2215         if (const ConstantFP *CFP = dyn_cast<ConstantFP>(CP->getConstVal()))
2216           return CFP->getValueAPF().isPosZero();
2217     }
2218   }
2219   return false;
2220 }
2221
2222 /// Returns appropriate ARM CMP (cmp) and corresponding condition code for
2223 /// the given operands.
2224 SDValue
2225 ARMTargetLowering::getARMCmp(SDValue LHS, SDValue RHS, ISD::CondCode CC,
2226                              SDValue &ARMcc, SelectionDAG &DAG,
2227                              DebugLoc dl) const {
2228   if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS.getNode())) {
2229     unsigned C = RHSC->getZExtValue();
2230     if (!isLegalICmpImmediate(C)) {
2231       // Constant does not fit, try adjusting it by one?
2232       switch (CC) {
2233       default: break;
2234       case ISD::SETLT:
2235       case ISD::SETGE:
2236         if (isLegalICmpImmediate(C-1)) {
2237           CC = (CC == ISD::SETLT) ? ISD::SETLE : ISD::SETGT;
2238           RHS = DAG.getConstant(C-1, MVT::i32);
2239         }
2240         break;
2241       case ISD::SETULT:
2242       case ISD::SETUGE:
2243         if (C > 0 && isLegalICmpImmediate(C-1)) {
2244           CC = (CC == ISD::SETULT) ? ISD::SETULE : ISD::SETUGT;
2245           RHS = DAG.getConstant(C-1, MVT::i32);
2246         }
2247         break;
2248       case ISD::SETLE:
2249       case ISD::SETGT:
2250         if (isLegalICmpImmediate(C+1)) {
2251           CC = (CC == ISD::SETLE) ? ISD::SETLT : ISD::SETGE;
2252           RHS = DAG.getConstant(C+1, MVT::i32);
2253         }
2254         break;
2255       case ISD::SETULE:
2256       case ISD::SETUGT:
2257         if (C < 0xffffffff && isLegalICmpImmediate(C+1)) {
2258           CC = (CC == ISD::SETULE) ? ISD::SETULT : ISD::SETUGE;
2259           RHS = DAG.getConstant(C+1, MVT::i32);
2260         }
2261         break;
2262       }
2263     }
2264   }
2265
2266   ARMCC::CondCodes CondCode = IntCCToARMCC(CC);
2267   ARMISD::NodeType CompareType;
2268   switch (CondCode) {
2269   default:
2270     CompareType = ARMISD::CMP;
2271     break;
2272   case ARMCC::EQ:
2273   case ARMCC::NE:
2274     // Uses only Z Flag
2275     CompareType = ARMISD::CMPZ;
2276     break;
2277   }
2278   ARMcc = DAG.getConstant(CondCode, MVT::i32);
2279   return DAG.getNode(CompareType, dl, MVT::Flag, LHS, RHS);
2280 }
2281
2282 /// Returns a appropriate VFP CMP (fcmp{s|d}+fmstat) for the given operands.
2283 SDValue
2284 ARMTargetLowering::getVFPCmp(SDValue LHS, SDValue RHS, SelectionDAG &DAG,
2285                              DebugLoc dl) const {
2286   SDValue Cmp;
2287   if (!isFloatingPointZero(RHS))
2288     Cmp = DAG.getNode(ARMISD::CMPFP, dl, MVT::Flag, LHS, RHS);
2289   else
2290     Cmp = DAG.getNode(ARMISD::CMPFPw0, dl, MVT::Flag, LHS);
2291   return DAG.getNode(ARMISD::FMSTAT, dl, MVT::Flag, Cmp);
2292 }
2293
2294 SDValue ARMTargetLowering::LowerSELECT_CC(SDValue Op, SelectionDAG &DAG) const {
2295   EVT VT = Op.getValueType();
2296   SDValue LHS = Op.getOperand(0);
2297   SDValue RHS = Op.getOperand(1);
2298   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(4))->get();
2299   SDValue TrueVal = Op.getOperand(2);
2300   SDValue FalseVal = Op.getOperand(3);
2301   DebugLoc dl = Op.getDebugLoc();
2302
2303   if (LHS.getValueType() == MVT::i32) {
2304     SDValue ARMcc;
2305     SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2306     SDValue Cmp = getARMCmp(LHS, RHS, CC, ARMcc, DAG, dl);
2307     return DAG.getNode(ARMISD::CMOV, dl, VT, FalseVal, TrueVal, ARMcc, CCR,Cmp);
2308   }
2309
2310   ARMCC::CondCodes CondCode, CondCode2;
2311   FPCCToARMCC(CC, CondCode, CondCode2);
2312
2313   SDValue ARMcc = DAG.getConstant(CondCode, MVT::i32);
2314   SDValue Cmp = getVFPCmp(LHS, RHS, DAG, dl);
2315   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2316   SDValue Result = DAG.getNode(ARMISD::CMOV, dl, VT, FalseVal, TrueVal,
2317                                ARMcc, CCR, Cmp);
2318   if (CondCode2 != ARMCC::AL) {
2319     SDValue ARMcc2 = DAG.getConstant(CondCode2, MVT::i32);
2320     // FIXME: Needs another CMP because flag can have but one use.
2321     SDValue Cmp2 = getVFPCmp(LHS, RHS, DAG, dl);
2322     Result = DAG.getNode(ARMISD::CMOV, dl, VT,
2323                          Result, TrueVal, ARMcc2, CCR, Cmp2);
2324   }
2325   return Result;
2326 }
2327
2328 /// canChangeToInt - Given the fp compare operand, return true if it is suitable
2329 /// to morph to an integer compare sequence.
2330 static bool canChangeToInt(SDValue Op, bool &SeenZero,
2331                            const ARMSubtarget *Subtarget) {
2332   SDNode *N = Op.getNode();
2333   if (!N->hasOneUse())
2334     // Otherwise it requires moving the value from fp to integer registers.
2335     return false;
2336   if (!N->getNumValues())
2337     return false;
2338   EVT VT = Op.getValueType();
2339   if (VT != MVT::f32 && !Subtarget->isFPBrccSlow())
2340     // f32 case is generally profitable. f64 case only makes sense when vcmpe +
2341     // vmrs are very slow, e.g. cortex-a8.
2342     return false;
2343
2344   if (isFloatingPointZero(Op)) {
2345     SeenZero = true;
2346     return true;
2347   }
2348   return ISD::isNormalLoad(N);
2349 }
2350
2351 static SDValue bitcastf32Toi32(SDValue Op, SelectionDAG &DAG) {
2352   if (isFloatingPointZero(Op))
2353     return DAG.getConstant(0, MVT::i32);
2354
2355   if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Op))
2356     return DAG.getLoad(MVT::i32, Op.getDebugLoc(),
2357                        Ld->getChain(), Ld->getBasePtr(),
2358                        Ld->getSrcValue(), Ld->getSrcValueOffset(),
2359                        Ld->isVolatile(), Ld->isNonTemporal(),
2360                        Ld->getAlignment());
2361
2362   llvm_unreachable("Unknown VFP cmp argument!");
2363 }
2364
2365 static void expandf64Toi32(SDValue Op, SelectionDAG &DAG,
2366                            SDValue &RetVal1, SDValue &RetVal2) {
2367   if (isFloatingPointZero(Op)) {
2368     RetVal1 = DAG.getConstant(0, MVT::i32);
2369     RetVal2 = DAG.getConstant(0, MVT::i32);
2370     return;
2371   }
2372
2373   if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Op)) {
2374     SDValue Ptr = Ld->getBasePtr();
2375     RetVal1 = DAG.getLoad(MVT::i32, Op.getDebugLoc(),
2376                           Ld->getChain(), Ptr,
2377                           Ld->getSrcValue(), Ld->getSrcValueOffset(),
2378                           Ld->isVolatile(), Ld->isNonTemporal(),
2379                           Ld->getAlignment());
2380
2381     EVT PtrType = Ptr.getValueType();
2382     unsigned NewAlign = MinAlign(Ld->getAlignment(), 4);
2383     SDValue NewPtr = DAG.getNode(ISD::ADD, Op.getDebugLoc(),
2384                                  PtrType, Ptr, DAG.getConstant(4, PtrType));
2385     RetVal2 = DAG.getLoad(MVT::i32, Op.getDebugLoc(),
2386                           Ld->getChain(), NewPtr,
2387                           Ld->getSrcValue(), Ld->getSrcValueOffset() + 4,
2388                           Ld->isVolatile(), Ld->isNonTemporal(),
2389                           NewAlign);
2390     return;
2391   }
2392
2393   llvm_unreachable("Unknown VFP cmp argument!");
2394 }
2395
2396 /// OptimizeVFPBrcond - With -enable-unsafe-fp-math, it's legal to optimize some
2397 /// f32 and even f64 comparisons to integer ones.
2398 SDValue
2399 ARMTargetLowering::OptimizeVFPBrcond(SDValue Op, SelectionDAG &DAG) const {
2400   SDValue Chain = Op.getOperand(0);
2401   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(1))->get();
2402   SDValue LHS = Op.getOperand(2);
2403   SDValue RHS = Op.getOperand(3);
2404   SDValue Dest = Op.getOperand(4);
2405   DebugLoc dl = Op.getDebugLoc();
2406
2407   bool SeenZero = false;
2408   if (canChangeToInt(LHS, SeenZero, Subtarget) &&
2409       canChangeToInt(RHS, SeenZero, Subtarget) &&
2410       // If one of the operand is zero, it's safe to ignore the NaN case since
2411       // we only care about equality comparisons.
2412       (SeenZero || (DAG.isKnownNeverNaN(LHS) && DAG.isKnownNeverNaN(RHS)))) {
2413     // If unsafe fp math optimization is enabled and there are no othter uses of
2414     // the CMP operands, and the condition code is EQ oe NE, we can optimize it
2415     // to an integer comparison.
2416     if (CC == ISD::SETOEQ)
2417       CC = ISD::SETEQ;
2418     else if (CC == ISD::SETUNE)
2419       CC = ISD::SETNE;
2420
2421     SDValue ARMcc;
2422     if (LHS.getValueType() == MVT::f32) {
2423       LHS = bitcastf32Toi32(LHS, DAG);
2424       RHS = bitcastf32Toi32(RHS, DAG);
2425       SDValue Cmp = getARMCmp(LHS, RHS, CC, ARMcc, DAG, dl);
2426       SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2427       return DAG.getNode(ARMISD::BRCOND, dl, MVT::Other,
2428                          Chain, Dest, ARMcc, CCR, Cmp);
2429     }
2430
2431     SDValue LHS1, LHS2;
2432     SDValue RHS1, RHS2;
2433     expandf64Toi32(LHS, DAG, LHS1, LHS2);
2434     expandf64Toi32(RHS, DAG, RHS1, RHS2);
2435     ARMCC::CondCodes CondCode = IntCCToARMCC(CC);
2436     ARMcc = DAG.getConstant(CondCode, MVT::i32);
2437     SDVTList VTList = DAG.getVTList(MVT::Other, MVT::Flag);
2438     SDValue Ops[] = { Chain, ARMcc, LHS1, LHS2, RHS1, RHS2, Dest };
2439     return DAG.getNode(ARMISD::BCC_i64, dl, VTList, Ops, 7);
2440   }
2441
2442   return SDValue();
2443 }
2444
2445 SDValue ARMTargetLowering::LowerBR_CC(SDValue Op, SelectionDAG &DAG) const {
2446   SDValue Chain = Op.getOperand(0);
2447   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(1))->get();
2448   SDValue LHS = Op.getOperand(2);
2449   SDValue RHS = Op.getOperand(3);
2450   SDValue Dest = Op.getOperand(4);
2451   DebugLoc dl = Op.getDebugLoc();
2452
2453   if (LHS.getValueType() == MVT::i32) {
2454     SDValue ARMcc;
2455     SDValue Cmp = getARMCmp(LHS, RHS, CC, ARMcc, DAG, dl);
2456     SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2457     return DAG.getNode(ARMISD::BRCOND, dl, MVT::Other,
2458                        Chain, Dest, ARMcc, CCR, Cmp);
2459   }
2460
2461   assert(LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64);
2462
2463   if (UnsafeFPMath &&
2464       (CC == ISD::SETEQ || CC == ISD::SETOEQ ||
2465        CC == ISD::SETNE || CC == ISD::SETUNE)) {
2466     SDValue Result = OptimizeVFPBrcond(Op, DAG);
2467     if (Result.getNode())
2468       return Result;
2469   }
2470
2471   ARMCC::CondCodes CondCode, CondCode2;
2472   FPCCToARMCC(CC, CondCode, CondCode2);
2473
2474   SDValue ARMcc = DAG.getConstant(CondCode, MVT::i32);
2475   SDValue Cmp = getVFPCmp(LHS, RHS, DAG, dl);
2476   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2477   SDVTList VTList = DAG.getVTList(MVT::Other, MVT::Flag);
2478   SDValue Ops[] = { Chain, Dest, ARMcc, CCR, Cmp };
2479   SDValue Res = DAG.getNode(ARMISD::BRCOND, dl, VTList, Ops, 5);
2480   if (CondCode2 != ARMCC::AL) {
2481     ARMcc = DAG.getConstant(CondCode2, MVT::i32);
2482     SDValue Ops[] = { Res, Dest, ARMcc, CCR, Res.getValue(1) };
2483     Res = DAG.getNode(ARMISD::BRCOND, dl, VTList, Ops, 5);
2484   }
2485   return Res;
2486 }
2487
2488 SDValue ARMTargetLowering::LowerBR_JT(SDValue Op, SelectionDAG &DAG) const {
2489   SDValue Chain = Op.getOperand(0);
2490   SDValue Table = Op.getOperand(1);
2491   SDValue Index = Op.getOperand(2);
2492   DebugLoc dl = Op.getDebugLoc();
2493
2494   EVT PTy = getPointerTy();
2495   JumpTableSDNode *JT = cast<JumpTableSDNode>(Table);
2496   ARMFunctionInfo *AFI = DAG.getMachineFunction().getInfo<ARMFunctionInfo>();
2497   SDValue UId = DAG.getConstant(AFI->createJumpTableUId(), PTy);
2498   SDValue JTI = DAG.getTargetJumpTable(JT->getIndex(), PTy);
2499   Table = DAG.getNode(ARMISD::WrapperJT, dl, MVT::i32, JTI, UId);
2500   Index = DAG.getNode(ISD::MUL, dl, PTy, Index, DAG.getConstant(4, PTy));
2501   SDValue Addr = DAG.getNode(ISD::ADD, dl, PTy, Index, Table);
2502   if (Subtarget->isThumb2()) {
2503     // Thumb2 uses a two-level jump. That is, it jumps into the jump table
2504     // which does another jump to the destination. This also makes it easier
2505     // to translate it to TBB / TBH later.
2506     // FIXME: This might not work if the function is extremely large.
2507     return DAG.getNode(ARMISD::BR2_JT, dl, MVT::Other, Chain,
2508                        Addr, Op.getOperand(2), JTI, UId);
2509   }
2510   if (getTargetMachine().getRelocationModel() == Reloc::PIC_) {
2511     Addr = DAG.getLoad((EVT)MVT::i32, dl, Chain, Addr,
2512                        PseudoSourceValue::getJumpTable(), 0,
2513                        false, false, 0);
2514     Chain = Addr.getValue(1);
2515     Addr = DAG.getNode(ISD::ADD, dl, PTy, Addr, Table);
2516     return DAG.getNode(ARMISD::BR_JT, dl, MVT::Other, Chain, Addr, JTI, UId);
2517   } else {
2518     Addr = DAG.getLoad(PTy, dl, Chain, Addr,
2519                        PseudoSourceValue::getJumpTable(), 0, false, false, 0);
2520     Chain = Addr.getValue(1);
2521     return DAG.getNode(ARMISD::BR_JT, dl, MVT::Other, Chain, Addr, JTI, UId);
2522   }
2523 }
2524
2525 static SDValue LowerFP_TO_INT(SDValue Op, SelectionDAG &DAG) {
2526   DebugLoc dl = Op.getDebugLoc();
2527   unsigned Opc;
2528
2529   switch (Op.getOpcode()) {
2530   default:
2531     assert(0 && "Invalid opcode!");
2532   case ISD::FP_TO_SINT:
2533     Opc = ARMISD::FTOSI;
2534     break;
2535   case ISD::FP_TO_UINT:
2536     Opc = ARMISD::FTOUI;
2537     break;
2538   }
2539   Op = DAG.getNode(Opc, dl, MVT::f32, Op.getOperand(0));
2540   return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i32, Op);
2541 }
2542
2543 static SDValue LowerINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
2544   EVT VT = Op.getValueType();
2545   DebugLoc dl = Op.getDebugLoc();
2546   unsigned Opc;
2547
2548   switch (Op.getOpcode()) {
2549   default:
2550     assert(0 && "Invalid opcode!");
2551   case ISD::SINT_TO_FP:
2552     Opc = ARMISD::SITOF;
2553     break;
2554   case ISD::UINT_TO_FP:
2555     Opc = ARMISD::UITOF;
2556     break;
2557   }
2558
2559   Op = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::f32, Op.getOperand(0));
2560   return DAG.getNode(Opc, dl, VT, Op);
2561 }
2562
2563 SDValue ARMTargetLowering::LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) const {
2564   // Implement fcopysign with a fabs and a conditional fneg.
2565   SDValue Tmp0 = Op.getOperand(0);
2566   SDValue Tmp1 = Op.getOperand(1);
2567   DebugLoc dl = Op.getDebugLoc();
2568   EVT VT = Op.getValueType();
2569   EVT SrcVT = Tmp1.getValueType();
2570   SDValue AbsVal = DAG.getNode(ISD::FABS, dl, VT, Tmp0);
2571   SDValue ARMcc = DAG.getConstant(ARMCC::LT, MVT::i32);
2572   SDValue FP0 = DAG.getConstantFP(0.0, SrcVT);
2573   SDValue Cmp = getVFPCmp(Tmp1, FP0, DAG, dl);
2574   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2575   return DAG.getNode(ARMISD::CNEG, dl, VT, AbsVal, AbsVal, ARMcc, CCR, Cmp);
2576 }
2577
2578 SDValue ARMTargetLowering::LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) const{
2579   MachineFunction &MF = DAG.getMachineFunction();
2580   MachineFrameInfo *MFI = MF.getFrameInfo();
2581   MFI->setReturnAddressIsTaken(true);
2582
2583   EVT VT = Op.getValueType();
2584   DebugLoc dl = Op.getDebugLoc();
2585   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
2586   if (Depth) {
2587     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
2588     SDValue Offset = DAG.getConstant(4, MVT::i32);
2589     return DAG.getLoad(VT, dl, DAG.getEntryNode(),
2590                        DAG.getNode(ISD::ADD, dl, VT, FrameAddr, Offset),
2591                        NULL, 0, false, false, 0);
2592   }
2593
2594   // Return LR, which contains the return address. Mark it an implicit live-in.
2595   unsigned Reg = MF.addLiveIn(ARM::LR, ARM::GPRRegisterClass);
2596   return DAG.getCopyFromReg(DAG.getEntryNode(), dl, Reg, VT);
2597 }
2598
2599 SDValue ARMTargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const {
2600   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
2601   MFI->setFrameAddressIsTaken(true);
2602
2603   EVT VT = Op.getValueType();
2604   DebugLoc dl = Op.getDebugLoc();  // FIXME probably not meaningful
2605   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
2606   unsigned FrameReg = (Subtarget->isThumb() || Subtarget->isTargetDarwin())
2607     ? ARM::R7 : ARM::R11;
2608   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, VT);
2609   while (Depth--)
2610     FrameAddr = DAG.getLoad(VT, dl, DAG.getEntryNode(), FrameAddr, NULL, 0,
2611                             false, false, 0);
2612   return FrameAddr;
2613 }
2614
2615 /// ExpandBIT_CONVERT - If the target supports VFP, this function is called to
2616 /// expand a bit convert where either the source or destination type is i64 to
2617 /// use a VMOVDRR or VMOVRRD node.  This should not be done when the non-i64
2618 /// operand type is illegal (e.g., v2f32 for a target that doesn't support
2619 /// vectors), since the legalizer won't know what to do with that.
2620 static SDValue ExpandBIT_CONVERT(SDNode *N, SelectionDAG &DAG) {
2621   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
2622   DebugLoc dl = N->getDebugLoc();
2623   SDValue Op = N->getOperand(0);
2624
2625   // This function is only supposed to be called for i64 types, either as the
2626   // source or destination of the bit convert.
2627   EVT SrcVT = Op.getValueType();
2628   EVT DstVT = N->getValueType(0);
2629   assert((SrcVT == MVT::i64 || DstVT == MVT::i64) &&
2630          "ExpandBIT_CONVERT called for non-i64 type");
2631
2632   // Turn i64->f64 into VMOVDRR.
2633   if (SrcVT == MVT::i64 && TLI.isTypeLegal(DstVT)) {
2634     SDValue Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, Op,
2635                              DAG.getConstant(0, MVT::i32));
2636     SDValue Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, Op,
2637                              DAG.getConstant(1, MVT::i32));
2638     return DAG.getNode(ISD::BIT_CONVERT, dl, DstVT,
2639                        DAG.getNode(ARMISD::VMOVDRR, dl, MVT::f64, Lo, Hi));
2640   }
2641
2642   // Turn f64->i64 into VMOVRRD.
2643   if (DstVT == MVT::i64 && TLI.isTypeLegal(SrcVT)) {
2644     SDValue Cvt = DAG.getNode(ARMISD::VMOVRRD, dl,
2645                               DAG.getVTList(MVT::i32, MVT::i32), &Op, 1);
2646     // Merge the pieces into a single i64 value.
2647     return DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, Cvt, Cvt.getValue(1));
2648   }
2649
2650   return SDValue();
2651 }
2652
2653 /// getZeroVector - Returns a vector of specified type with all zero elements.
2654 /// Zero vectors are used to represent vector negation and in those cases
2655 /// will be implemented with the NEON VNEG instruction.  However, VNEG does
2656 /// not support i64 elements, so sometimes the zero vectors will need to be
2657 /// explicitly constructed.  Regardless, use a canonical VMOV to create the
2658 /// zero vector.
2659 static SDValue getZeroVector(EVT VT, SelectionDAG &DAG, DebugLoc dl) {
2660   assert(VT.isVector() && "Expected a vector type");
2661   // The canonical modified immediate encoding of a zero vector is....0!
2662   SDValue EncodedVal = DAG.getTargetConstant(0, MVT::i32);
2663   EVT VmovVT = VT.is128BitVector() ? MVT::v4i32 : MVT::v2i32;
2664   SDValue Vmov = DAG.getNode(ARMISD::VMOVIMM, dl, VmovVT, EncodedVal);
2665   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vmov);
2666 }
2667
2668 /// LowerShiftRightParts - Lower SRA_PARTS, which returns two
2669 /// i32 values and take a 2 x i32 value to shift plus a shift amount.
2670 SDValue ARMTargetLowering::LowerShiftRightParts(SDValue Op,
2671                                                 SelectionDAG &DAG) const {
2672   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
2673   EVT VT = Op.getValueType();
2674   unsigned VTBits = VT.getSizeInBits();
2675   DebugLoc dl = Op.getDebugLoc();
2676   SDValue ShOpLo = Op.getOperand(0);
2677   SDValue ShOpHi = Op.getOperand(1);
2678   SDValue ShAmt  = Op.getOperand(2);
2679   SDValue ARMcc;
2680   unsigned Opc = (Op.getOpcode() == ISD::SRA_PARTS) ? ISD::SRA : ISD::SRL;
2681
2682   assert(Op.getOpcode() == ISD::SRA_PARTS || Op.getOpcode() == ISD::SRL_PARTS);
2683
2684   SDValue RevShAmt = DAG.getNode(ISD::SUB, dl, MVT::i32,
2685                                  DAG.getConstant(VTBits, MVT::i32), ShAmt);
2686   SDValue Tmp1 = DAG.getNode(ISD::SRL, dl, VT, ShOpLo, ShAmt);
2687   SDValue ExtraShAmt = DAG.getNode(ISD::SUB, dl, MVT::i32, ShAmt,
2688                                    DAG.getConstant(VTBits, MVT::i32));
2689   SDValue Tmp2 = DAG.getNode(ISD::SHL, dl, VT, ShOpHi, RevShAmt);
2690   SDValue FalseVal = DAG.getNode(ISD::OR, dl, VT, Tmp1, Tmp2);
2691   SDValue TrueVal = DAG.getNode(Opc, dl, VT, ShOpHi, ExtraShAmt);
2692
2693   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2694   SDValue Cmp = getARMCmp(ExtraShAmt, DAG.getConstant(0, MVT::i32), ISD::SETGE,
2695                           ARMcc, DAG, dl);
2696   SDValue Hi = DAG.getNode(Opc, dl, VT, ShOpHi, ShAmt);
2697   SDValue Lo = DAG.getNode(ARMISD::CMOV, dl, VT, FalseVal, TrueVal, ARMcc,
2698                            CCR, Cmp);
2699
2700   SDValue Ops[2] = { Lo, Hi };
2701   return DAG.getMergeValues(Ops, 2, dl);
2702 }
2703
2704 /// LowerShiftLeftParts - Lower SHL_PARTS, which returns two
2705 /// i32 values and take a 2 x i32 value to shift plus a shift amount.
2706 SDValue ARMTargetLowering::LowerShiftLeftParts(SDValue Op,
2707                                                SelectionDAG &DAG) const {
2708   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
2709   EVT VT = Op.getValueType();
2710   unsigned VTBits = VT.getSizeInBits();
2711   DebugLoc dl = Op.getDebugLoc();
2712   SDValue ShOpLo = Op.getOperand(0);
2713   SDValue ShOpHi = Op.getOperand(1);
2714   SDValue ShAmt  = Op.getOperand(2);
2715   SDValue ARMcc;
2716
2717   assert(Op.getOpcode() == ISD::SHL_PARTS);
2718   SDValue RevShAmt = DAG.getNode(ISD::SUB, dl, MVT::i32,
2719                                  DAG.getConstant(VTBits, MVT::i32), ShAmt);
2720   SDValue Tmp1 = DAG.getNode(ISD::SRL, dl, VT, ShOpLo, RevShAmt);
2721   SDValue ExtraShAmt = DAG.getNode(ISD::SUB, dl, MVT::i32, ShAmt,
2722                                    DAG.getConstant(VTBits, MVT::i32));
2723   SDValue Tmp2 = DAG.getNode(ISD::SHL, dl, VT, ShOpHi, ShAmt);
2724   SDValue Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ExtraShAmt);
2725
2726   SDValue FalseVal = DAG.getNode(ISD::OR, dl, VT, Tmp1, Tmp2);
2727   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2728   SDValue Cmp = getARMCmp(ExtraShAmt, DAG.getConstant(0, MVT::i32), ISD::SETGE,
2729                           ARMcc, DAG, dl);
2730   SDValue Lo = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ShAmt);
2731   SDValue Hi = DAG.getNode(ARMISD::CMOV, dl, VT, FalseVal, Tmp3, ARMcc,
2732                            CCR, Cmp);
2733
2734   SDValue Ops[2] = { Lo, Hi };
2735   return DAG.getMergeValues(Ops, 2, dl);
2736 }
2737
2738 static SDValue LowerCTTZ(SDNode *N, SelectionDAG &DAG,
2739                          const ARMSubtarget *ST) {
2740   EVT VT = N->getValueType(0);
2741   DebugLoc dl = N->getDebugLoc();
2742
2743   if (!ST->hasV6T2Ops())
2744     return SDValue();
2745
2746   SDValue rbit = DAG.getNode(ARMISD::RBIT, dl, VT, N->getOperand(0));
2747   return DAG.getNode(ISD::CTLZ, dl, VT, rbit);
2748 }
2749
2750 static SDValue LowerShift(SDNode *N, SelectionDAG &DAG,
2751                           const ARMSubtarget *ST) {
2752   EVT VT = N->getValueType(0);
2753   DebugLoc dl = N->getDebugLoc();
2754
2755   // Lower vector shifts on NEON to use VSHL.
2756   if (VT.isVector()) {
2757     assert(ST->hasNEON() && "unexpected vector shift");
2758
2759     // Left shifts translate directly to the vshiftu intrinsic.
2760     if (N->getOpcode() == ISD::SHL)
2761       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
2762                          DAG.getConstant(Intrinsic::arm_neon_vshiftu, MVT::i32),
2763                          N->getOperand(0), N->getOperand(1));
2764
2765     assert((N->getOpcode() == ISD::SRA ||
2766             N->getOpcode() == ISD::SRL) && "unexpected vector shift opcode");
2767
2768     // NEON uses the same intrinsics for both left and right shifts.  For
2769     // right shifts, the shift amounts are negative, so negate the vector of
2770     // shift amounts.
2771     EVT ShiftVT = N->getOperand(1).getValueType();
2772     SDValue NegatedCount = DAG.getNode(ISD::SUB, dl, ShiftVT,
2773                                        getZeroVector(ShiftVT, DAG, dl),
2774                                        N->getOperand(1));
2775     Intrinsic::ID vshiftInt = (N->getOpcode() == ISD::SRA ?
2776                                Intrinsic::arm_neon_vshifts :
2777                                Intrinsic::arm_neon_vshiftu);
2778     return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
2779                        DAG.getConstant(vshiftInt, MVT::i32),
2780                        N->getOperand(0), NegatedCount);
2781   }
2782
2783   // We can get here for a node like i32 = ISD::SHL i32, i64
2784   if (VT != MVT::i64)
2785     return SDValue();
2786
2787   assert((N->getOpcode() == ISD::SRL || N->getOpcode() == ISD::SRA) &&
2788          "Unknown shift to lower!");
2789
2790   // We only lower SRA, SRL of 1 here, all others use generic lowering.
2791   if (!isa<ConstantSDNode>(N->getOperand(1)) ||
2792       cast<ConstantSDNode>(N->getOperand(1))->getZExtValue() != 1)
2793     return SDValue();
2794
2795   // If we are in thumb mode, we don't have RRX.
2796   if (ST->isThumb1Only()) return SDValue();
2797
2798   // Okay, we have a 64-bit SRA or SRL of 1.  Lower this to an RRX expr.
2799   SDValue Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(0),
2800                            DAG.getConstant(0, MVT::i32));
2801   SDValue Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(0),
2802                            DAG.getConstant(1, MVT::i32));
2803
2804   // First, build a SRA_FLAG/SRL_FLAG op, which shifts the top part by one and
2805   // captures the result into a carry flag.
2806   unsigned Opc = N->getOpcode() == ISD::SRL ? ARMISD::SRL_FLAG:ARMISD::SRA_FLAG;
2807   Hi = DAG.getNode(Opc, dl, DAG.getVTList(MVT::i32, MVT::Flag), &Hi, 1);
2808
2809   // The low part is an ARMISD::RRX operand, which shifts the carry in.
2810   Lo = DAG.getNode(ARMISD::RRX, dl, MVT::i32, Lo, Hi.getValue(1));
2811
2812   // Merge the pieces into a single i64 value.
2813  return DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, Lo, Hi);
2814 }
2815
2816 static SDValue LowerVSETCC(SDValue Op, SelectionDAG &DAG) {
2817   SDValue TmpOp0, TmpOp1;
2818   bool Invert = false;
2819   bool Swap = false;
2820   unsigned Opc = 0;
2821
2822   SDValue Op0 = Op.getOperand(0);
2823   SDValue Op1 = Op.getOperand(1);
2824   SDValue CC = Op.getOperand(2);
2825   EVT VT = Op.getValueType();
2826   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
2827   DebugLoc dl = Op.getDebugLoc();
2828
2829   if (Op.getOperand(1).getValueType().isFloatingPoint()) {
2830     switch (SetCCOpcode) {
2831     default: llvm_unreachable("Illegal FP comparison"); break;
2832     case ISD::SETUNE:
2833     case ISD::SETNE:  Invert = true; // Fallthrough
2834     case ISD::SETOEQ:
2835     case ISD::SETEQ:  Opc = ARMISD::VCEQ; break;
2836     case ISD::SETOLT:
2837     case ISD::SETLT: Swap = true; // Fallthrough
2838     case ISD::SETOGT:
2839     case ISD::SETGT:  Opc = ARMISD::VCGT; break;
2840     case ISD::SETOLE:
2841     case ISD::SETLE:  Swap = true; // Fallthrough
2842     case ISD::SETOGE:
2843     case ISD::SETGE: Opc = ARMISD::VCGE; break;
2844     case ISD::SETUGE: Swap = true; // Fallthrough
2845     case ISD::SETULE: Invert = true; Opc = ARMISD::VCGT; break;
2846     case ISD::SETUGT: Swap = true; // Fallthrough
2847     case ISD::SETULT: Invert = true; Opc = ARMISD::VCGE; break;
2848     case ISD::SETUEQ: Invert = true; // Fallthrough
2849     case ISD::SETONE:
2850       // Expand this to (OLT | OGT).
2851       TmpOp0 = Op0;
2852       TmpOp1 = Op1;
2853       Opc = ISD::OR;
2854       Op0 = DAG.getNode(ARMISD::VCGT, dl, VT, TmpOp1, TmpOp0);
2855       Op1 = DAG.getNode(ARMISD::VCGT, dl, VT, TmpOp0, TmpOp1);
2856       break;
2857     case ISD::SETUO: Invert = true; // Fallthrough
2858     case ISD::SETO:
2859       // Expand this to (OLT | OGE).
2860       TmpOp0 = Op0;
2861       TmpOp1 = Op1;
2862       Opc = ISD::OR;
2863       Op0 = DAG.getNode(ARMISD::VCGT, dl, VT, TmpOp1, TmpOp0);
2864       Op1 = DAG.getNode(ARMISD::VCGE, dl, VT, TmpOp0, TmpOp1);
2865       break;
2866     }
2867   } else {
2868     // Integer comparisons.
2869     switch (SetCCOpcode) {
2870     default: llvm_unreachable("Illegal integer comparison"); break;
2871     case ISD::SETNE:  Invert = true;
2872     case ISD::SETEQ:  Opc = ARMISD::VCEQ; break;
2873     case ISD::SETLT:  Swap = true;
2874     case ISD::SETGT:  Opc = ARMISD::VCGT; break;
2875     case ISD::SETLE:  Swap = true;
2876     case ISD::SETGE:  Opc = ARMISD::VCGE; break;
2877     case ISD::SETULT: Swap = true;
2878     case ISD::SETUGT: Opc = ARMISD::VCGTU; break;
2879     case ISD::SETULE: Swap = true;
2880     case ISD::SETUGE: Opc = ARMISD::VCGEU; break;
2881     }
2882
2883     // Detect VTST (Vector Test Bits) = icmp ne (and (op0, op1), zero).
2884     if (Opc == ARMISD::VCEQ) {
2885
2886       SDValue AndOp;
2887       if (ISD::isBuildVectorAllZeros(Op1.getNode()))
2888         AndOp = Op0;
2889       else if (ISD::isBuildVectorAllZeros(Op0.getNode()))
2890         AndOp = Op1;
2891
2892       // Ignore bitconvert.
2893       if (AndOp.getNode() && AndOp.getOpcode() == ISD::BIT_CONVERT)
2894         AndOp = AndOp.getOperand(0);
2895
2896       if (AndOp.getNode() && AndOp.getOpcode() == ISD::AND) {
2897         Opc = ARMISD::VTST;
2898         Op0 = DAG.getNode(ISD::BIT_CONVERT, dl, VT, AndOp.getOperand(0));
2899         Op1 = DAG.getNode(ISD::BIT_CONVERT, dl, VT, AndOp.getOperand(1));
2900         Invert = !Invert;
2901       }
2902     }
2903   }
2904
2905   if (Swap)
2906     std::swap(Op0, Op1);
2907
2908   SDValue Result = DAG.getNode(Opc, dl, VT, Op0, Op1);
2909
2910   if (Invert)
2911     Result = DAG.getNOT(dl, Result, VT);
2912
2913   return Result;
2914 }
2915
2916 /// isNEONModifiedImm - Check if the specified splat value corresponds to a
2917 /// valid vector constant for a NEON instruction with a "modified immediate"
2918 /// operand (e.g., VMOV).  If so, return the encoded value.
2919 static SDValue isNEONModifiedImm(uint64_t SplatBits, uint64_t SplatUndef,
2920                                  unsigned SplatBitSize, SelectionDAG &DAG,
2921                                  EVT &VT, bool is128Bits, bool isVMOV) {
2922   unsigned OpCmode, Imm;
2923
2924   // SplatBitSize is set to the smallest size that splats the vector, so a
2925   // zero vector will always have SplatBitSize == 8.  However, NEON modified
2926   // immediate instructions others than VMOV do not support the 8-bit encoding
2927   // of a zero vector, and the default encoding of zero is supposed to be the
2928   // 32-bit version.
2929   if (SplatBits == 0)
2930     SplatBitSize = 32;
2931
2932   switch (SplatBitSize) {
2933   case 8:
2934     if (!isVMOV)
2935       return SDValue();
2936     // Any 1-byte value is OK.  Op=0, Cmode=1110.
2937     assert((SplatBits & ~0xff) == 0 && "one byte splat value is too big");
2938     OpCmode = 0xe;
2939     Imm = SplatBits;
2940     VT = is128Bits ? MVT::v16i8 : MVT::v8i8;
2941     break;
2942
2943   case 16:
2944     // NEON's 16-bit VMOV supports splat values where only one byte is nonzero.
2945     VT = is128Bits ? MVT::v8i16 : MVT::v4i16;
2946     if ((SplatBits & ~0xff) == 0) {
2947       // Value = 0x00nn: Op=x, Cmode=100x.
2948       OpCmode = 0x8;
2949       Imm = SplatBits;
2950       break;
2951     }
2952     if ((SplatBits & ~0xff00) == 0) {
2953       // Value = 0xnn00: Op=x, Cmode=101x.
2954       OpCmode = 0xa;
2955       Imm = SplatBits >> 8;
2956       break;
2957     }
2958     return SDValue();
2959
2960   case 32:
2961     // NEON's 32-bit VMOV supports splat values where:
2962     // * only one byte is nonzero, or
2963     // * the least significant byte is 0xff and the second byte is nonzero, or
2964     // * the least significant 2 bytes are 0xff and the third is nonzero.
2965     VT = is128Bits ? MVT::v4i32 : MVT::v2i32;
2966     if ((SplatBits & ~0xff) == 0) {
2967       // Value = 0x000000nn: Op=x, Cmode=000x.
2968       OpCmode = 0;
2969       Imm = SplatBits;
2970       break;
2971     }
2972     if ((SplatBits & ~0xff00) == 0) {
2973       // Value = 0x0000nn00: Op=x, Cmode=001x.
2974       OpCmode = 0x2;
2975       Imm = SplatBits >> 8;
2976       break;
2977     }
2978     if ((SplatBits & ~0xff0000) == 0) {
2979       // Value = 0x00nn0000: Op=x, Cmode=010x.
2980       OpCmode = 0x4;
2981       Imm = SplatBits >> 16;
2982       break;
2983     }
2984     if ((SplatBits & ~0xff000000) == 0) {
2985       // Value = 0xnn000000: Op=x, Cmode=011x.
2986       OpCmode = 0x6;
2987       Imm = SplatBits >> 24;
2988       break;
2989     }
2990
2991     if ((SplatBits & ~0xffff) == 0 &&
2992         ((SplatBits | SplatUndef) & 0xff) == 0xff) {
2993       // Value = 0x0000nnff: Op=x, Cmode=1100.
2994       OpCmode = 0xc;
2995       Imm = SplatBits >> 8;
2996       SplatBits |= 0xff;
2997       break;
2998     }
2999
3000     if ((SplatBits & ~0xffffff) == 0 &&
3001         ((SplatBits | SplatUndef) & 0xffff) == 0xffff) {
3002       // Value = 0x00nnffff: Op=x, Cmode=1101.
3003       OpCmode = 0xd;
3004       Imm = SplatBits >> 16;
3005       SplatBits |= 0xffff;
3006       break;
3007     }
3008
3009     // Note: there are a few 32-bit splat values (specifically: 00ffff00,
3010     // ff000000, ff0000ff, and ffff00ff) that are valid for VMOV.I64 but not
3011     // VMOV.I32.  A (very) minor optimization would be to replicate the value
3012     // and fall through here to test for a valid 64-bit splat.  But, then the
3013     // caller would also need to check and handle the change in size.
3014     return SDValue();
3015
3016   case 64: {
3017     if (!isVMOV)
3018       return SDValue();
3019     // NEON has a 64-bit VMOV splat where each byte is either 0 or 0xff.
3020     uint64_t BitMask = 0xff;
3021     uint64_t Val = 0;
3022     unsigned ImmMask = 1;
3023     Imm = 0;
3024     for (int ByteNum = 0; ByteNum < 8; ++ByteNum) {
3025       if (((SplatBits | SplatUndef) & BitMask) == BitMask) {
3026         Val |= BitMask;
3027         Imm |= ImmMask;
3028       } else if ((SplatBits & BitMask) != 0) {
3029         return SDValue();
3030       }
3031       BitMask <<= 8;
3032       ImmMask <<= 1;
3033     }
3034     // Op=1, Cmode=1110.
3035     OpCmode = 0x1e;
3036     SplatBits = Val;
3037     VT = is128Bits ? MVT::v2i64 : MVT::v1i64;
3038     break;
3039   }
3040
3041   default:
3042     llvm_unreachable("unexpected size for isNEONModifiedImm");
3043     return SDValue();
3044   }
3045
3046   unsigned EncodedVal = ARM_AM::createNEONModImm(OpCmode, Imm);
3047   return DAG.getTargetConstant(EncodedVal, MVT::i32);
3048 }
3049
3050 static bool isVEXTMask(const SmallVectorImpl<int> &M, EVT VT,
3051                        bool &ReverseVEXT, unsigned &Imm) {
3052   unsigned NumElts = VT.getVectorNumElements();
3053   ReverseVEXT = false;
3054   Imm = M[0];
3055
3056   // If this is a VEXT shuffle, the immediate value is the index of the first
3057   // element.  The other shuffle indices must be the successive elements after
3058   // the first one.
3059   unsigned ExpectedElt = Imm;
3060   for (unsigned i = 1; i < NumElts; ++i) {
3061     // Increment the expected index.  If it wraps around, it may still be
3062     // a VEXT but the source vectors must be swapped.
3063     ExpectedElt += 1;
3064     if (ExpectedElt == NumElts * 2) {
3065       ExpectedElt = 0;
3066       ReverseVEXT = true;
3067     }
3068
3069     if (ExpectedElt != static_cast<unsigned>(M[i]))
3070       return false;
3071   }
3072
3073   // Adjust the index value if the source operands will be swapped.
3074   if (ReverseVEXT)
3075     Imm -= NumElts;
3076
3077   return true;
3078 }
3079
3080 /// isVREVMask - Check if a vector shuffle corresponds to a VREV
3081 /// instruction with the specified blocksize.  (The order of the elements
3082 /// within each block of the vector is reversed.)
3083 static bool isVREVMask(const SmallVectorImpl<int> &M, EVT VT,
3084                        unsigned BlockSize) {
3085   assert((BlockSize==16 || BlockSize==32 || BlockSize==64) &&
3086          "Only possible block sizes for VREV are: 16, 32, 64");
3087
3088   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3089   if (EltSz == 64)
3090     return false;
3091
3092   unsigned NumElts = VT.getVectorNumElements();
3093   unsigned BlockElts = M[0] + 1;
3094
3095   if (BlockSize <= EltSz || BlockSize != BlockElts * EltSz)
3096     return false;
3097
3098   for (unsigned i = 0; i < NumElts; ++i) {
3099     if ((unsigned) M[i] !=
3100         (i - i%BlockElts) + (BlockElts - 1 - i%BlockElts))
3101       return false;
3102   }
3103
3104   return true;
3105 }
3106
3107 static bool isVTRNMask(const SmallVectorImpl<int> &M, EVT VT,
3108                        unsigned &WhichResult) {
3109   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3110   if (EltSz == 64)
3111     return false;
3112
3113   unsigned NumElts = VT.getVectorNumElements();
3114   WhichResult = (M[0] == 0 ? 0 : 1);
3115   for (unsigned i = 0; i < NumElts; i += 2) {
3116     if ((unsigned) M[i] != i + WhichResult ||
3117         (unsigned) M[i+1] != i + NumElts + WhichResult)
3118       return false;
3119   }
3120   return true;
3121 }
3122
3123 /// isVTRN_v_undef_Mask - Special case of isVTRNMask for canonical form of
3124 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
3125 /// Mask is e.g., <0, 0, 2, 2> instead of <0, 4, 2, 6>.
3126 static bool isVTRN_v_undef_Mask(const SmallVectorImpl<int> &M, EVT VT,
3127                                 unsigned &WhichResult) {
3128   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3129   if (EltSz == 64)
3130     return false;
3131
3132   unsigned NumElts = VT.getVectorNumElements();
3133   WhichResult = (M[0] == 0 ? 0 : 1);
3134   for (unsigned i = 0; i < NumElts; i += 2) {
3135     if ((unsigned) M[i] != i + WhichResult ||
3136         (unsigned) M[i+1] != i + WhichResult)
3137       return false;
3138   }
3139   return true;
3140 }
3141
3142 static bool isVUZPMask(const SmallVectorImpl<int> &M, EVT VT,
3143                        unsigned &WhichResult) {
3144   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3145   if (EltSz == 64)
3146     return false;
3147
3148   unsigned NumElts = VT.getVectorNumElements();
3149   WhichResult = (M[0] == 0 ? 0 : 1);
3150   for (unsigned i = 0; i != NumElts; ++i) {
3151     if ((unsigned) M[i] != 2 * i + WhichResult)
3152       return false;
3153   }
3154
3155   // VUZP.32 for 64-bit vectors is a pseudo-instruction alias for VTRN.32.
3156   if (VT.is64BitVector() && EltSz == 32)
3157     return false;
3158
3159   return true;
3160 }
3161
3162 /// isVUZP_v_undef_Mask - Special case of isVUZPMask for canonical form of
3163 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
3164 /// Mask is e.g., <0, 2, 0, 2> instead of <0, 2, 4, 6>,
3165 static bool isVUZP_v_undef_Mask(const SmallVectorImpl<int> &M, EVT VT,
3166                                 unsigned &WhichResult) {
3167   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3168   if (EltSz == 64)
3169     return false;
3170
3171   unsigned Half = VT.getVectorNumElements() / 2;
3172   WhichResult = (M[0] == 0 ? 0 : 1);
3173   for (unsigned j = 0; j != 2; ++j) {
3174     unsigned Idx = WhichResult;
3175     for (unsigned i = 0; i != Half; ++i) {
3176       if ((unsigned) M[i + j * Half] != Idx)
3177         return false;
3178       Idx += 2;
3179     }
3180   }
3181
3182   // VUZP.32 for 64-bit vectors is a pseudo-instruction alias for VTRN.32.
3183   if (VT.is64BitVector() && EltSz == 32)
3184     return false;
3185
3186   return true;
3187 }
3188
3189 static bool isVZIPMask(const SmallVectorImpl<int> &M, EVT VT,
3190                        unsigned &WhichResult) {
3191   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3192   if (EltSz == 64)
3193     return false;
3194
3195   unsigned NumElts = VT.getVectorNumElements();
3196   WhichResult = (M[0] == 0 ? 0 : 1);
3197   unsigned Idx = WhichResult * NumElts / 2;
3198   for (unsigned i = 0; i != NumElts; i += 2) {
3199     if ((unsigned) M[i] != Idx ||
3200         (unsigned) M[i+1] != Idx + NumElts)
3201       return false;
3202     Idx += 1;
3203   }
3204
3205   // VZIP.32 for 64-bit vectors is a pseudo-instruction alias for VTRN.32.
3206   if (VT.is64BitVector() && EltSz == 32)
3207     return false;
3208
3209   return true;
3210 }
3211
3212 /// isVZIP_v_undef_Mask - Special case of isVZIPMask for canonical form of
3213 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
3214 /// Mask is e.g., <0, 0, 1, 1> instead of <0, 4, 1, 5>.
3215 static bool isVZIP_v_undef_Mask(const SmallVectorImpl<int> &M, EVT VT,
3216                                 unsigned &WhichResult) {
3217   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3218   if (EltSz == 64)
3219     return false;
3220
3221   unsigned NumElts = VT.getVectorNumElements();
3222   WhichResult = (M[0] == 0 ? 0 : 1);
3223   unsigned Idx = WhichResult * NumElts / 2;
3224   for (unsigned i = 0; i != NumElts; i += 2) {
3225     if ((unsigned) M[i] != Idx ||
3226         (unsigned) M[i+1] != Idx)
3227       return false;
3228     Idx += 1;
3229   }
3230
3231   // VZIP.32 for 64-bit vectors is a pseudo-instruction alias for VTRN.32.
3232   if (VT.is64BitVector() && EltSz == 32)
3233     return false;
3234
3235   return true;
3236 }
3237
3238 // If this is a case we can't handle, return null and let the default
3239 // expansion code take care of it.
3240 static SDValue LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) {
3241   BuildVectorSDNode *BVN = cast<BuildVectorSDNode>(Op.getNode());
3242   DebugLoc dl = Op.getDebugLoc();
3243   EVT VT = Op.getValueType();
3244
3245   APInt SplatBits, SplatUndef;
3246   unsigned SplatBitSize;
3247   bool HasAnyUndefs;
3248   if (BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize, HasAnyUndefs)) {
3249     if (SplatBitSize <= 64) {
3250       // Check if an immediate VMOV works.
3251       EVT VmovVT;
3252       SDValue Val = isNEONModifiedImm(SplatBits.getZExtValue(),
3253                                       SplatUndef.getZExtValue(), SplatBitSize,
3254                                       DAG, VmovVT, VT.is128BitVector(), true);
3255       if (Val.getNode()) {
3256         SDValue Vmov = DAG.getNode(ARMISD::VMOVIMM, dl, VmovVT, Val);
3257         return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vmov);
3258       }
3259
3260       // Try an immediate VMVN.
3261       uint64_t NegatedImm = (SplatBits.getZExtValue() ^
3262                              ((1LL << SplatBitSize) - 1));
3263       Val = isNEONModifiedImm(NegatedImm,
3264                                       SplatUndef.getZExtValue(), SplatBitSize,
3265                                       DAG, VmovVT, VT.is128BitVector(), false);
3266       if (Val.getNode()) {
3267         SDValue Vmov = DAG.getNode(ARMISD::VMVNIMM, dl, VmovVT, Val);
3268         return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vmov);
3269       }
3270     }
3271   }
3272
3273   // Scan through the operands to see if only one value is used.
3274   unsigned NumElts = VT.getVectorNumElements();
3275   bool isOnlyLowElement = true;
3276   bool usesOnlyOneValue = true;
3277   bool isConstant = true;
3278   SDValue Value;
3279   for (unsigned i = 0; i < NumElts; ++i) {
3280     SDValue V = Op.getOperand(i);
3281     if (V.getOpcode() == ISD::UNDEF)
3282       continue;
3283     if (i > 0)
3284       isOnlyLowElement = false;
3285     if (!isa<ConstantFPSDNode>(V) && !isa<ConstantSDNode>(V))
3286       isConstant = false;
3287
3288     if (!Value.getNode())
3289       Value = V;
3290     else if (V != Value)
3291       usesOnlyOneValue = false;
3292   }
3293
3294   if (!Value.getNode())
3295     return DAG.getUNDEF(VT);
3296
3297   if (isOnlyLowElement)
3298     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Value);
3299
3300   // If all elements are constants, fall back to the default expansion, which
3301   // will generate a load from the constant pool.
3302   if (isConstant)
3303     return SDValue();
3304
3305   // Use VDUP for non-constant splats.
3306   unsigned EltSize = VT.getVectorElementType().getSizeInBits();
3307   if (usesOnlyOneValue && EltSize <= 32)
3308     return DAG.getNode(ARMISD::VDUP, dl, VT, Value);
3309
3310   // Vectors with 32- or 64-bit elements can be built by directly assigning
3311   // the subregisters.  Lower it to an ARMISD::BUILD_VECTOR so the operands
3312   // will be legalized.
3313   if (EltSize >= 32) {
3314     // Do the expansion with floating-point types, since that is what the VFP
3315     // registers are defined to use, and since i64 is not legal.
3316     EVT EltVT = EVT::getFloatingPointVT(EltSize);
3317     EVT VecVT = EVT::getVectorVT(*DAG.getContext(), EltVT, NumElts);
3318     SmallVector<SDValue, 8> Ops;
3319     for (unsigned i = 0; i < NumElts; ++i)
3320       Ops.push_back(DAG.getNode(ISD::BIT_CONVERT, dl, EltVT, Op.getOperand(i)));
3321     SDValue Val = DAG.getNode(ARMISD::BUILD_VECTOR, dl, VecVT, &Ops[0],NumElts);
3322     return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Val);
3323   }
3324
3325   return SDValue();
3326 }
3327
3328 /// isShuffleMaskLegal - Targets can use this to indicate that they only
3329 /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
3330 /// By default, if a target supports the VECTOR_SHUFFLE node, all mask values
3331 /// are assumed to be legal.
3332 bool
3333 ARMTargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
3334                                       EVT VT) const {
3335   if (VT.getVectorNumElements() == 4 &&
3336       (VT.is128BitVector() || VT.is64BitVector())) {
3337     unsigned PFIndexes[4];
3338     for (unsigned i = 0; i != 4; ++i) {
3339       if (M[i] < 0)
3340         PFIndexes[i] = 8;
3341       else
3342         PFIndexes[i] = M[i];
3343     }
3344
3345     // Compute the index in the perfect shuffle table.
3346     unsigned PFTableIndex =
3347       PFIndexes[0]*9*9*9+PFIndexes[1]*9*9+PFIndexes[2]*9+PFIndexes[3];
3348     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
3349     unsigned Cost = (PFEntry >> 30);
3350
3351     if (Cost <= 4)
3352       return true;
3353   }
3354
3355   bool ReverseVEXT;
3356   unsigned Imm, WhichResult;
3357
3358   unsigned EltSize = VT.getVectorElementType().getSizeInBits();
3359   return (EltSize >= 32 ||
3360           ShuffleVectorSDNode::isSplatMask(&M[0], VT) ||
3361           isVREVMask(M, VT, 64) ||
3362           isVREVMask(M, VT, 32) ||
3363           isVREVMask(M, VT, 16) ||
3364           isVEXTMask(M, VT, ReverseVEXT, Imm) ||
3365           isVTRNMask(M, VT, WhichResult) ||
3366           isVUZPMask(M, VT, WhichResult) ||
3367           isVZIPMask(M, VT, WhichResult) ||
3368           isVTRN_v_undef_Mask(M, VT, WhichResult) ||
3369           isVUZP_v_undef_Mask(M, VT, WhichResult) ||
3370           isVZIP_v_undef_Mask(M, VT, WhichResult));
3371 }
3372
3373 /// GeneratePerfectShuffle - Given an entry in the perfect-shuffle table, emit
3374 /// the specified operations to build the shuffle.
3375 static SDValue GeneratePerfectShuffle(unsigned PFEntry, SDValue LHS,
3376                                       SDValue RHS, SelectionDAG &DAG,
3377                                       DebugLoc dl) {
3378   unsigned OpNum = (PFEntry >> 26) & 0x0F;
3379   unsigned LHSID = (PFEntry >> 13) & ((1 << 13)-1);
3380   unsigned RHSID = (PFEntry >>  0) & ((1 << 13)-1);
3381
3382   enum {
3383     OP_COPY = 0, // Copy, used for things like <u,u,u,3> to say it is <0,1,2,3>
3384     OP_VREV,
3385     OP_VDUP0,
3386     OP_VDUP1,
3387     OP_VDUP2,
3388     OP_VDUP3,
3389     OP_VEXT1,
3390     OP_VEXT2,
3391     OP_VEXT3,
3392     OP_VUZPL, // VUZP, left result
3393     OP_VUZPR, // VUZP, right result
3394     OP_VZIPL, // VZIP, left result
3395     OP_VZIPR, // VZIP, right result
3396     OP_VTRNL, // VTRN, left result
3397     OP_VTRNR  // VTRN, right result
3398   };
3399
3400   if (OpNum == OP_COPY) {
3401     if (LHSID == (1*9+2)*9+3) return LHS;
3402     assert(LHSID == ((4*9+5)*9+6)*9+7 && "Illegal OP_COPY!");
3403     return RHS;
3404   }
3405
3406   SDValue OpLHS, OpRHS;
3407   OpLHS = GeneratePerfectShuffle(PerfectShuffleTable[LHSID], LHS, RHS, DAG, dl);
3408   OpRHS = GeneratePerfectShuffle(PerfectShuffleTable[RHSID], LHS, RHS, DAG, dl);
3409   EVT VT = OpLHS.getValueType();
3410
3411   switch (OpNum) {
3412   default: llvm_unreachable("Unknown shuffle opcode!");
3413   case OP_VREV:
3414     return DAG.getNode(ARMISD::VREV64, dl, VT, OpLHS);
3415   case OP_VDUP0:
3416   case OP_VDUP1:
3417   case OP_VDUP2:
3418   case OP_VDUP3:
3419     return DAG.getNode(ARMISD::VDUPLANE, dl, VT,
3420                        OpLHS, DAG.getConstant(OpNum-OP_VDUP0, MVT::i32));
3421   case OP_VEXT1:
3422   case OP_VEXT2:
3423   case OP_VEXT3:
3424     return DAG.getNode(ARMISD::VEXT, dl, VT,
3425                        OpLHS, OpRHS,
3426                        DAG.getConstant(OpNum-OP_VEXT1+1, MVT::i32));
3427   case OP_VUZPL:
3428   case OP_VUZPR:
3429     return DAG.getNode(ARMISD::VUZP, dl, DAG.getVTList(VT, VT),
3430                        OpLHS, OpRHS).getValue(OpNum-OP_VUZPL);
3431   case OP_VZIPL:
3432   case OP_VZIPR:
3433     return DAG.getNode(ARMISD::VZIP, dl, DAG.getVTList(VT, VT),
3434                        OpLHS, OpRHS).getValue(OpNum-OP_VZIPL);
3435   case OP_VTRNL:
3436   case OP_VTRNR:
3437     return DAG.getNode(ARMISD::VTRN, dl, DAG.getVTList(VT, VT),
3438                        OpLHS, OpRHS).getValue(OpNum-OP_VTRNL);
3439   }
3440 }
3441
3442 static SDValue LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) {
3443   SDValue V1 = Op.getOperand(0);
3444   SDValue V2 = Op.getOperand(1);
3445   DebugLoc dl = Op.getDebugLoc();
3446   EVT VT = Op.getValueType();
3447   ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(Op.getNode());
3448   SmallVector<int, 8> ShuffleMask;
3449
3450   // Convert shuffles that are directly supported on NEON to target-specific
3451   // DAG nodes, instead of keeping them as shuffles and matching them again
3452   // during code selection.  This is more efficient and avoids the possibility
3453   // of inconsistencies between legalization and selection.
3454   // FIXME: floating-point vectors should be canonicalized to integer vectors
3455   // of the same time so that they get CSEd properly.
3456   SVN->getMask(ShuffleMask);
3457
3458   unsigned EltSize = VT.getVectorElementType().getSizeInBits();
3459   if (EltSize <= 32) {
3460     if (ShuffleVectorSDNode::isSplatMask(&ShuffleMask[0], VT)) {
3461       int Lane = SVN->getSplatIndex();
3462       // If this is undef splat, generate it via "just" vdup, if possible.
3463       if (Lane == -1) Lane = 0;
3464
3465       if (Lane == 0 && V1.getOpcode() == ISD::SCALAR_TO_VECTOR) {
3466         return DAG.getNode(ARMISD::VDUP, dl, VT, V1.getOperand(0));
3467       }
3468       return DAG.getNode(ARMISD::VDUPLANE, dl, VT, V1,
3469                          DAG.getConstant(Lane, MVT::i32));
3470     }
3471
3472     bool ReverseVEXT;
3473     unsigned Imm;
3474     if (isVEXTMask(ShuffleMask, VT, ReverseVEXT, Imm)) {
3475       if (ReverseVEXT)
3476         std::swap(V1, V2);
3477       return DAG.getNode(ARMISD::VEXT, dl, VT, V1, V2,
3478                          DAG.getConstant(Imm, MVT::i32));
3479     }
3480
3481     if (isVREVMask(ShuffleMask, VT, 64))
3482       return DAG.getNode(ARMISD::VREV64, dl, VT, V1);
3483     if (isVREVMask(ShuffleMask, VT, 32))
3484       return DAG.getNode(ARMISD::VREV32, dl, VT, V1);
3485     if (isVREVMask(ShuffleMask, VT, 16))
3486       return DAG.getNode(ARMISD::VREV16, dl, VT, V1);
3487
3488     // Check for Neon shuffles that modify both input vectors in place.
3489     // If both results are used, i.e., if there are two shuffles with the same
3490     // source operands and with masks corresponding to both results of one of
3491     // these operations, DAG memoization will ensure that a single node is
3492     // used for both shuffles.
3493     unsigned WhichResult;
3494     if (isVTRNMask(ShuffleMask, VT, WhichResult))
3495       return DAG.getNode(ARMISD::VTRN, dl, DAG.getVTList(VT, VT),
3496                          V1, V2).getValue(WhichResult);
3497     if (isVUZPMask(ShuffleMask, VT, WhichResult))
3498       return DAG.getNode(ARMISD::VUZP, dl, DAG.getVTList(VT, VT),
3499                          V1, V2).getValue(WhichResult);
3500     if (isVZIPMask(ShuffleMask, VT, WhichResult))
3501       return DAG.getNode(ARMISD::VZIP, dl, DAG.getVTList(VT, VT),
3502                          V1, V2).getValue(WhichResult);
3503
3504     if (isVTRN_v_undef_Mask(ShuffleMask, VT, WhichResult))
3505       return DAG.getNode(ARMISD::VTRN, dl, DAG.getVTList(VT, VT),
3506                          V1, V1).getValue(WhichResult);
3507     if (isVUZP_v_undef_Mask(ShuffleMask, VT, WhichResult))
3508       return DAG.getNode(ARMISD::VUZP, dl, DAG.getVTList(VT, VT),
3509                          V1, V1).getValue(WhichResult);
3510     if (isVZIP_v_undef_Mask(ShuffleMask, VT, WhichResult))
3511       return DAG.getNode(ARMISD::VZIP, dl, DAG.getVTList(VT, VT),
3512                          V1, V1).getValue(WhichResult);
3513   }
3514
3515   // If the shuffle is not directly supported and it has 4 elements, use
3516   // the PerfectShuffle-generated table to synthesize it from other shuffles.
3517   unsigned NumElts = VT.getVectorNumElements();
3518   if (NumElts == 4) {
3519     unsigned PFIndexes[4];
3520     for (unsigned i = 0; i != 4; ++i) {
3521       if (ShuffleMask[i] < 0)
3522         PFIndexes[i] = 8;
3523       else
3524         PFIndexes[i] = ShuffleMask[i];
3525     }
3526
3527     // Compute the index in the perfect shuffle table.
3528     unsigned PFTableIndex =
3529       PFIndexes[0]*9*9*9+PFIndexes[1]*9*9+PFIndexes[2]*9+PFIndexes[3];
3530     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
3531     unsigned Cost = (PFEntry >> 30);
3532
3533     if (Cost <= 4)
3534       return GeneratePerfectShuffle(PFEntry, V1, V2, DAG, dl);
3535   }
3536
3537   // Implement shuffles with 32- or 64-bit elements as ARMISD::BUILD_VECTORs.
3538   if (EltSize >= 32) {
3539     // Do the expansion with floating-point types, since that is what the VFP
3540     // registers are defined to use, and since i64 is not legal.
3541     EVT EltVT = EVT::getFloatingPointVT(EltSize);
3542     EVT VecVT = EVT::getVectorVT(*DAG.getContext(), EltVT, NumElts);
3543     V1 = DAG.getNode(ISD::BIT_CONVERT, dl, VecVT, V1);
3544     V2 = DAG.getNode(ISD::BIT_CONVERT, dl, VecVT, V2);
3545     SmallVector<SDValue, 8> Ops;
3546     for (unsigned i = 0; i < NumElts; ++i) {
3547       if (ShuffleMask[i] < 0)
3548         Ops.push_back(DAG.getUNDEF(EltVT));
3549       else
3550         Ops.push_back(DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, EltVT,
3551                                   ShuffleMask[i] < (int)NumElts ? V1 : V2,
3552                                   DAG.getConstant(ShuffleMask[i] & (NumElts-1),
3553                                                   MVT::i32)));
3554     }
3555     SDValue Val = DAG.getNode(ARMISD::BUILD_VECTOR, dl, VecVT, &Ops[0],NumElts);
3556     return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Val);
3557   }
3558
3559   return SDValue();
3560 }
3561
3562 static SDValue LowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) {
3563   EVT VT = Op.getValueType();
3564   DebugLoc dl = Op.getDebugLoc();
3565   SDValue Vec = Op.getOperand(0);
3566   SDValue Lane = Op.getOperand(1);
3567   assert(VT == MVT::i32 &&
3568          Vec.getValueType().getVectorElementType().getSizeInBits() < 32 &&
3569          "unexpected type for custom-lowering vector extract");
3570   return DAG.getNode(ARMISD::VGETLANEu, dl, MVT::i32, Vec, Lane);
3571 }
3572
3573 static SDValue LowerCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) {
3574   // The only time a CONCAT_VECTORS operation can have legal types is when
3575   // two 64-bit vectors are concatenated to a 128-bit vector.
3576   assert(Op.getValueType().is128BitVector() && Op.getNumOperands() == 2 &&
3577          "unexpected CONCAT_VECTORS");
3578   DebugLoc dl = Op.getDebugLoc();
3579   SDValue Val = DAG.getUNDEF(MVT::v2f64);
3580   SDValue Op0 = Op.getOperand(0);
3581   SDValue Op1 = Op.getOperand(1);
3582   if (Op0.getOpcode() != ISD::UNDEF)
3583     Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64, Val,
3584                       DAG.getNode(ISD::BIT_CONVERT, dl, MVT::f64, Op0),
3585                       DAG.getIntPtrConstant(0));
3586   if (Op1.getOpcode() != ISD::UNDEF)
3587     Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64, Val,
3588                       DAG.getNode(ISD::BIT_CONVERT, dl, MVT::f64, Op1),
3589                       DAG.getIntPtrConstant(1));
3590   return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Val);
3591 }
3592
3593 SDValue ARMTargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) const {
3594   switch (Op.getOpcode()) {
3595   default: llvm_unreachable("Don't know how to custom lower this!");
3596   case ISD::ConstantPool:  return LowerConstantPool(Op, DAG);
3597   case ISD::BlockAddress:  return LowerBlockAddress(Op, DAG);
3598   case ISD::GlobalAddress:
3599     return Subtarget->isTargetDarwin() ? LowerGlobalAddressDarwin(Op, DAG) :
3600       LowerGlobalAddressELF(Op, DAG);
3601   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
3602   case ISD::SELECT_CC:     return LowerSELECT_CC(Op, DAG);
3603   case ISD::BR_CC:         return LowerBR_CC(Op, DAG);
3604   case ISD::BR_JT:         return LowerBR_JT(Op, DAG);
3605   case ISD::DYNAMIC_STACKALLOC: return LowerDYNAMIC_STACKALLOC(Op, DAG);
3606   case ISD::VASTART:       return LowerVASTART(Op, DAG);
3607   case ISD::MEMBARRIER:    return LowerMEMBARRIER(Op, DAG, Subtarget);
3608   case ISD::SINT_TO_FP:
3609   case ISD::UINT_TO_FP:    return LowerINT_TO_FP(Op, DAG);
3610   case ISD::FP_TO_SINT:
3611   case ISD::FP_TO_UINT:    return LowerFP_TO_INT(Op, DAG);
3612   case ISD::FCOPYSIGN:     return LowerFCOPYSIGN(Op, DAG);
3613   case ISD::RETURNADDR:    return LowerRETURNADDR(Op, DAG);
3614   case ISD::FRAMEADDR:     return LowerFRAMEADDR(Op, DAG);
3615   case ISD::GLOBAL_OFFSET_TABLE: return LowerGLOBAL_OFFSET_TABLE(Op, DAG);
3616   case ISD::EH_SJLJ_SETJMP: return LowerEH_SJLJ_SETJMP(Op, DAG);
3617   case ISD::EH_SJLJ_LONGJMP: return LowerEH_SJLJ_LONGJMP(Op, DAG);
3618   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG,
3619                                                                Subtarget);
3620   case ISD::BIT_CONVERT:   return ExpandBIT_CONVERT(Op.getNode(), DAG);
3621   case ISD::SHL:
3622   case ISD::SRL:
3623   case ISD::SRA:           return LowerShift(Op.getNode(), DAG, Subtarget);
3624   case ISD::SHL_PARTS:     return LowerShiftLeftParts(Op, DAG);
3625   case ISD::SRL_PARTS:
3626   case ISD::SRA_PARTS:     return LowerShiftRightParts(Op, DAG);
3627   case ISD::CTTZ:          return LowerCTTZ(Op.getNode(), DAG, Subtarget);
3628   case ISD::VSETCC:        return LowerVSETCC(Op, DAG);
3629   case ISD::BUILD_VECTOR:  return LowerBUILD_VECTOR(Op, DAG);
3630   case ISD::VECTOR_SHUFFLE: return LowerVECTOR_SHUFFLE(Op, DAG);
3631   case ISD::EXTRACT_VECTOR_ELT: return LowerEXTRACT_VECTOR_ELT(Op, DAG);
3632   case ISD::CONCAT_VECTORS: return LowerCONCAT_VECTORS(Op, DAG);
3633   }
3634   return SDValue();
3635 }
3636
3637 /// ReplaceNodeResults - Replace the results of node with an illegal result
3638 /// type with new values built out of custom code.
3639 void ARMTargetLowering::ReplaceNodeResults(SDNode *N,
3640                                            SmallVectorImpl<SDValue>&Results,
3641                                            SelectionDAG &DAG) const {
3642   SDValue Res;
3643   switch (N->getOpcode()) {
3644   default:
3645     llvm_unreachable("Don't know how to custom expand this!");
3646     break;
3647   case ISD::BIT_CONVERT:
3648     Res = ExpandBIT_CONVERT(N, DAG);
3649     break;
3650   case ISD::SRL:
3651   case ISD::SRA:
3652     Res = LowerShift(N, DAG, Subtarget);
3653     break;
3654   }
3655   if (Res.getNode())
3656     Results.push_back(Res);
3657 }
3658
3659 //===----------------------------------------------------------------------===//
3660 //                           ARM Scheduler Hooks
3661 //===----------------------------------------------------------------------===//
3662
3663 MachineBasicBlock *
3664 ARMTargetLowering::EmitAtomicCmpSwap(MachineInstr *MI,
3665                                      MachineBasicBlock *BB,
3666                                      unsigned Size) const {
3667   unsigned dest    = MI->getOperand(0).getReg();
3668   unsigned ptr     = MI->getOperand(1).getReg();
3669   unsigned oldval  = MI->getOperand(2).getReg();
3670   unsigned newval  = MI->getOperand(3).getReg();
3671   unsigned scratch = BB->getParent()->getRegInfo()
3672     .createVirtualRegister(ARM::GPRRegisterClass);
3673   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
3674   DebugLoc dl = MI->getDebugLoc();
3675   bool isThumb2 = Subtarget->isThumb2();
3676
3677   unsigned ldrOpc, strOpc;
3678   switch (Size) {
3679   default: llvm_unreachable("unsupported size for AtomicCmpSwap!");
3680   case 1:
3681     ldrOpc = isThumb2 ? ARM::t2LDREXB : ARM::LDREXB;
3682     strOpc = isThumb2 ? ARM::t2LDREXB : ARM::STREXB;
3683     break;
3684   case 2:
3685     ldrOpc = isThumb2 ? ARM::t2LDREXH : ARM::LDREXH;
3686     strOpc = isThumb2 ? ARM::t2STREXH : ARM::STREXH;
3687     break;
3688   case 4:
3689     ldrOpc = isThumb2 ? ARM::t2LDREX : ARM::LDREX;
3690     strOpc = isThumb2 ? ARM::t2STREX : ARM::STREX;
3691     break;
3692   }
3693
3694   MachineFunction *MF = BB->getParent();
3695   const BasicBlock *LLVM_BB = BB->getBasicBlock();
3696   MachineFunction::iterator It = BB;
3697   ++It; // insert the new blocks after the current block
3698
3699   MachineBasicBlock *loop1MBB = MF->CreateMachineBasicBlock(LLVM_BB);
3700   MachineBasicBlock *loop2MBB = MF->CreateMachineBasicBlock(LLVM_BB);
3701   MachineBasicBlock *exitMBB = MF->CreateMachineBasicBlock(LLVM_BB);
3702   MF->insert(It, loop1MBB);
3703   MF->insert(It, loop2MBB);
3704   MF->insert(It, exitMBB);
3705
3706   // Transfer the remainder of BB and its successor edges to exitMBB.
3707   exitMBB->splice(exitMBB->begin(), BB,
3708                   llvm::next(MachineBasicBlock::iterator(MI)),
3709                   BB->end());
3710   exitMBB->transferSuccessorsAndUpdatePHIs(BB);
3711
3712   //  thisMBB:
3713   //   ...
3714   //   fallthrough --> loop1MBB
3715   BB->addSuccessor(loop1MBB);
3716
3717   // loop1MBB:
3718   //   ldrex dest, [ptr]
3719   //   cmp dest, oldval
3720   //   bne exitMBB
3721   BB = loop1MBB;
3722   AddDefaultPred(BuildMI(BB, dl, TII->get(ldrOpc), dest).addReg(ptr));
3723   AddDefaultPred(BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2CMPrr : ARM::CMPrr))
3724                  .addReg(dest).addReg(oldval));
3725   BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2Bcc : ARM::Bcc))
3726     .addMBB(exitMBB).addImm(ARMCC::NE).addReg(ARM::CPSR);
3727   BB->addSuccessor(loop2MBB);
3728   BB->addSuccessor(exitMBB);
3729
3730   // loop2MBB:
3731   //   strex scratch, newval, [ptr]
3732   //   cmp scratch, #0
3733   //   bne loop1MBB
3734   BB = loop2MBB;
3735   AddDefaultPred(BuildMI(BB, dl, TII->get(strOpc), scratch).addReg(newval)
3736                  .addReg(ptr));
3737   AddDefaultPred(BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2CMPri : ARM::CMPri))
3738                  .addReg(scratch).addImm(0));
3739   BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2Bcc : ARM::Bcc))
3740     .addMBB(loop1MBB).addImm(ARMCC::NE).addReg(ARM::CPSR);
3741   BB->addSuccessor(loop1MBB);
3742   BB->addSuccessor(exitMBB);
3743
3744   //  exitMBB:
3745   //   ...
3746   BB = exitMBB;
3747
3748   MI->eraseFromParent();   // The instruction is gone now.
3749
3750   return BB;
3751 }
3752
3753 MachineBasicBlock *
3754 ARMTargetLowering::EmitAtomicBinary(MachineInstr *MI, MachineBasicBlock *BB,
3755                                     unsigned Size, unsigned BinOpcode) const {
3756   // This also handles ATOMIC_SWAP, indicated by BinOpcode==0.
3757   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
3758
3759   const BasicBlock *LLVM_BB = BB->getBasicBlock();
3760   MachineFunction *MF = BB->getParent();
3761   MachineFunction::iterator It = BB;
3762   ++It;
3763
3764   unsigned dest = MI->getOperand(0).getReg();
3765   unsigned ptr = MI->getOperand(1).getReg();
3766   unsigned incr = MI->getOperand(2).getReg();
3767   DebugLoc dl = MI->getDebugLoc();
3768
3769   bool isThumb2 = Subtarget->isThumb2();
3770   unsigned ldrOpc, strOpc;
3771   switch (Size) {
3772   default: llvm_unreachable("unsupported size for AtomicCmpSwap!");
3773   case 1:
3774     ldrOpc = isThumb2 ? ARM::t2LDREXB : ARM::LDREXB;
3775     strOpc = isThumb2 ? ARM::t2STREXB : ARM::STREXB;
3776     break;
3777   case 2:
3778     ldrOpc = isThumb2 ? ARM::t2LDREXH : ARM::LDREXH;
3779     strOpc = isThumb2 ? ARM::t2STREXH : ARM::STREXH;
3780     break;
3781   case 4:
3782     ldrOpc = isThumb2 ? ARM::t2LDREX : ARM::LDREX;
3783     strOpc = isThumb2 ? ARM::t2STREX : ARM::STREX;
3784     break;
3785   }
3786
3787   MachineBasicBlock *loopMBB = MF->CreateMachineBasicBlock(LLVM_BB);
3788   MachineBasicBlock *exitMBB = MF->CreateMachineBasicBlock(LLVM_BB);
3789   MF->insert(It, loopMBB);
3790   MF->insert(It, exitMBB);
3791
3792   // Transfer the remainder of BB and its successor edges to exitMBB.
3793   exitMBB->splice(exitMBB->begin(), BB,
3794                   llvm::next(MachineBasicBlock::iterator(MI)),
3795                   BB->end());
3796   exitMBB->transferSuccessorsAndUpdatePHIs(BB);
3797
3798   MachineRegisterInfo &RegInfo = MF->getRegInfo();
3799   unsigned scratch = RegInfo.createVirtualRegister(ARM::GPRRegisterClass);
3800   unsigned scratch2 = (!BinOpcode) ? incr :
3801     RegInfo.createVirtualRegister(ARM::GPRRegisterClass);
3802
3803   //  thisMBB:
3804   //   ...
3805   //   fallthrough --> loopMBB
3806   BB->addSuccessor(loopMBB);
3807
3808   //  loopMBB:
3809   //   ldrex dest, ptr
3810   //   <binop> scratch2, dest, incr
3811   //   strex scratch, scratch2, ptr
3812   //   cmp scratch, #0
3813   //   bne- loopMBB
3814   //   fallthrough --> exitMBB
3815   BB = loopMBB;
3816   AddDefaultPred(BuildMI(BB, dl, TII->get(ldrOpc), dest).addReg(ptr));
3817   if (BinOpcode) {
3818     // operand order needs to go the other way for NAND
3819     if (BinOpcode == ARM::BICrr || BinOpcode == ARM::t2BICrr)
3820       AddDefaultPred(BuildMI(BB, dl, TII->get(BinOpcode), scratch2).
3821                      addReg(incr).addReg(dest)).addReg(0);
3822     else
3823       AddDefaultPred(BuildMI(BB, dl, TII->get(BinOpcode), scratch2).
3824                      addReg(dest).addReg(incr)).addReg(0);
3825   }
3826
3827   AddDefaultPred(BuildMI(BB, dl, TII->get(strOpc), scratch).addReg(scratch2)
3828                  .addReg(ptr));
3829   AddDefaultPred(BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2CMPri : ARM::CMPri))
3830                  .addReg(scratch).addImm(0));
3831   BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2Bcc : ARM::Bcc))
3832     .addMBB(loopMBB).addImm(ARMCC::NE).addReg(ARM::CPSR);
3833
3834   BB->addSuccessor(loopMBB);
3835   BB->addSuccessor(exitMBB);
3836
3837   //  exitMBB:
3838   //   ...
3839   BB = exitMBB;
3840
3841   MI->eraseFromParent();   // The instruction is gone now.
3842
3843   return BB;
3844 }
3845
3846 static
3847 MachineBasicBlock *OtherSucc(MachineBasicBlock *MBB, MachineBasicBlock *Succ) {
3848   for (MachineBasicBlock::succ_iterator I = MBB->succ_begin(),
3849        E = MBB->succ_end(); I != E; ++I)
3850     if (*I != Succ)
3851       return *I;
3852   llvm_unreachable("Expecting a BB with two successors!");
3853 }
3854
3855 MachineBasicBlock *
3856 ARMTargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
3857                                                MachineBasicBlock *BB) const {
3858   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
3859   DebugLoc dl = MI->getDebugLoc();
3860   bool isThumb2 = Subtarget->isThumb2();
3861   switch (MI->getOpcode()) {
3862   default:
3863     MI->dump();
3864     llvm_unreachable("Unexpected instr type to insert");
3865
3866   case ARM::ATOMIC_LOAD_ADD_I8:
3867      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2ADDrr : ARM::ADDrr);
3868   case ARM::ATOMIC_LOAD_ADD_I16:
3869      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2ADDrr : ARM::ADDrr);
3870   case ARM::ATOMIC_LOAD_ADD_I32:
3871      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2ADDrr : ARM::ADDrr);
3872
3873   case ARM::ATOMIC_LOAD_AND_I8:
3874      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2ANDrr : ARM::ANDrr);
3875   case ARM::ATOMIC_LOAD_AND_I16:
3876      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2ANDrr : ARM::ANDrr);
3877   case ARM::ATOMIC_LOAD_AND_I32:
3878      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2ANDrr : ARM::ANDrr);
3879
3880   case ARM::ATOMIC_LOAD_OR_I8:
3881      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2ORRrr : ARM::ORRrr);
3882   case ARM::ATOMIC_LOAD_OR_I16:
3883      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2ORRrr : ARM::ORRrr);
3884   case ARM::ATOMIC_LOAD_OR_I32:
3885      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2ORRrr : ARM::ORRrr);
3886
3887   case ARM::ATOMIC_LOAD_XOR_I8:
3888      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2EORrr : ARM::EORrr);
3889   case ARM::ATOMIC_LOAD_XOR_I16:
3890      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2EORrr : ARM::EORrr);
3891   case ARM::ATOMIC_LOAD_XOR_I32:
3892      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2EORrr : ARM::EORrr);
3893
3894   case ARM::ATOMIC_LOAD_NAND_I8:
3895      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2BICrr : ARM::BICrr);
3896   case ARM::ATOMIC_LOAD_NAND_I16:
3897      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2BICrr : ARM::BICrr);
3898   case ARM::ATOMIC_LOAD_NAND_I32:
3899      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2BICrr : ARM::BICrr);
3900
3901   case ARM::ATOMIC_LOAD_SUB_I8:
3902      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2SUBrr : ARM::SUBrr);
3903   case ARM::ATOMIC_LOAD_SUB_I16:
3904      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2SUBrr : ARM::SUBrr);
3905   case ARM::ATOMIC_LOAD_SUB_I32:
3906      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2SUBrr : ARM::SUBrr);
3907
3908   case ARM::ATOMIC_SWAP_I8:  return EmitAtomicBinary(MI, BB, 1, 0);
3909   case ARM::ATOMIC_SWAP_I16: return EmitAtomicBinary(MI, BB, 2, 0);
3910   case ARM::ATOMIC_SWAP_I32: return EmitAtomicBinary(MI, BB, 4, 0);
3911
3912   case ARM::ATOMIC_CMP_SWAP_I8:  return EmitAtomicCmpSwap(MI, BB, 1);
3913   case ARM::ATOMIC_CMP_SWAP_I16: return EmitAtomicCmpSwap(MI, BB, 2);
3914   case ARM::ATOMIC_CMP_SWAP_I32: return EmitAtomicCmpSwap(MI, BB, 4);
3915
3916   case ARM::tMOVCCr_pseudo: {
3917     // To "insert" a SELECT_CC instruction, we actually have to insert the
3918     // diamond control-flow pattern.  The incoming instruction knows the
3919     // destination vreg to set, the condition code register to branch on, the
3920     // true/false values to select between, and a branch opcode to use.
3921     const BasicBlock *LLVM_BB = BB->getBasicBlock();
3922     MachineFunction::iterator It = BB;
3923     ++It;
3924
3925     //  thisMBB:
3926     //  ...
3927     //   TrueVal = ...
3928     //   cmpTY ccX, r1, r2
3929     //   bCC copy1MBB
3930     //   fallthrough --> copy0MBB
3931     MachineBasicBlock *thisMBB  = BB;
3932     MachineFunction *F = BB->getParent();
3933     MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
3934     MachineBasicBlock *sinkMBB  = F->CreateMachineBasicBlock(LLVM_BB);
3935     F->insert(It, copy0MBB);
3936     F->insert(It, sinkMBB);
3937
3938     // Transfer the remainder of BB and its successor edges to sinkMBB.
3939     sinkMBB->splice(sinkMBB->begin(), BB,
3940                     llvm::next(MachineBasicBlock::iterator(MI)),
3941                     BB->end());
3942     sinkMBB->transferSuccessorsAndUpdatePHIs(BB);
3943
3944     BB->addSuccessor(copy0MBB);
3945     BB->addSuccessor(sinkMBB);
3946
3947     BuildMI(BB, dl, TII->get(ARM::tBcc)).addMBB(sinkMBB)
3948       .addImm(MI->getOperand(3).getImm()).addReg(MI->getOperand(4).getReg());
3949
3950     //  copy0MBB:
3951     //   %FalseValue = ...
3952     //   # fallthrough to sinkMBB
3953     BB = copy0MBB;
3954
3955     // Update machine-CFG edges
3956     BB->addSuccessor(sinkMBB);
3957
3958     //  sinkMBB:
3959     //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
3960     //  ...
3961     BB = sinkMBB;
3962     BuildMI(*BB, BB->begin(), dl,
3963             TII->get(ARM::PHI), MI->getOperand(0).getReg())
3964       .addReg(MI->getOperand(1).getReg()).addMBB(copy0MBB)
3965       .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
3966
3967     MI->eraseFromParent();   // The pseudo instruction is gone now.
3968     return BB;
3969   }
3970
3971   case ARM::BCCi64:
3972   case ARM::BCCZi64: {
3973     // Compare both parts that make up the double comparison separately for
3974     // equality.
3975     bool RHSisZero = MI->getOpcode() == ARM::BCCZi64;
3976
3977     unsigned LHS1 = MI->getOperand(1).getReg();
3978     unsigned LHS2 = MI->getOperand(2).getReg();
3979     if (RHSisZero) {
3980       AddDefaultPred(BuildMI(BB, dl,
3981                              TII->get(isThumb2 ? ARM::t2CMPri : ARM::CMPri))
3982                      .addReg(LHS1).addImm(0));
3983       BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2CMPri : ARM::CMPri))
3984         .addReg(LHS2).addImm(0)
3985         .addImm(ARMCC::EQ).addReg(ARM::CPSR);
3986     } else {
3987       unsigned RHS1 = MI->getOperand(3).getReg();
3988       unsigned RHS2 = MI->getOperand(4).getReg();
3989       AddDefaultPred(BuildMI(BB, dl,
3990                              TII->get(isThumb2 ? ARM::t2CMPrr : ARM::CMPrr))
3991                      .addReg(LHS1).addReg(RHS1));
3992       BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2CMPrr : ARM::CMPrr))
3993         .addReg(LHS2).addReg(RHS2)
3994         .addImm(ARMCC::EQ).addReg(ARM::CPSR);
3995     }
3996
3997     MachineBasicBlock *destMBB = MI->getOperand(RHSisZero ? 3 : 5).getMBB();
3998     MachineBasicBlock *exitMBB = OtherSucc(BB, destMBB);
3999     if (MI->getOperand(0).getImm() == ARMCC::NE)
4000       std::swap(destMBB, exitMBB);
4001
4002     BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2Bcc : ARM::Bcc))
4003       .addMBB(destMBB).addImm(ARMCC::EQ).addReg(ARM::CPSR);
4004     BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2B : ARM::B))
4005       .addMBB(exitMBB);
4006
4007     MI->eraseFromParent();   // The pseudo instruction is gone now.
4008     return BB;
4009   }
4010
4011   case ARM::tANDsp:
4012   case ARM::tADDspr_:
4013   case ARM::tSUBspi_:
4014   case ARM::t2SUBrSPi_:
4015   case ARM::t2SUBrSPi12_:
4016   case ARM::t2SUBrSPs_: {
4017     MachineFunction *MF = BB->getParent();
4018     unsigned DstReg = MI->getOperand(0).getReg();
4019     unsigned SrcReg = MI->getOperand(1).getReg();
4020     bool DstIsDead = MI->getOperand(0).isDead();
4021     bool SrcIsKill = MI->getOperand(1).isKill();
4022
4023     if (SrcReg != ARM::SP) {
4024       // Copy the source to SP from virtual register.
4025       const TargetRegisterClass *RC = MF->getRegInfo().getRegClass(SrcReg);
4026       unsigned CopyOpc = (RC == ARM::tGPRRegisterClass)
4027         ? ARM::tMOVtgpr2gpr : ARM::tMOVgpr2gpr;
4028       BuildMI(*BB, MI, dl, TII->get(CopyOpc), ARM::SP)
4029         .addReg(SrcReg, getKillRegState(SrcIsKill));
4030     }
4031
4032     unsigned OpOpc = 0;
4033     bool NeedPred = false, NeedCC = false, NeedOp3 = false;
4034     switch (MI->getOpcode()) {
4035     default:
4036       llvm_unreachable("Unexpected pseudo instruction!");
4037     case ARM::tANDsp:
4038       OpOpc = ARM::tAND;
4039       NeedPred = true;
4040       break;
4041     case ARM::tADDspr_:
4042       OpOpc = ARM::tADDspr;
4043       break;
4044     case ARM::tSUBspi_:
4045       OpOpc = ARM::tSUBspi;
4046       break;
4047     case ARM::t2SUBrSPi_:
4048       OpOpc = ARM::t2SUBrSPi;
4049       NeedPred = true; NeedCC = true;
4050       break;
4051     case ARM::t2SUBrSPi12_:
4052       OpOpc = ARM::t2SUBrSPi12;
4053       NeedPred = true;
4054       break;
4055     case ARM::t2SUBrSPs_:
4056       OpOpc = ARM::t2SUBrSPs;
4057       NeedPred = true; NeedCC = true; NeedOp3 = true;
4058       break;
4059     }
4060     MachineInstrBuilder MIB = BuildMI(*BB, MI, dl, TII->get(OpOpc), ARM::SP);
4061     if (OpOpc == ARM::tAND)
4062       AddDefaultT1CC(MIB);
4063     MIB.addReg(ARM::SP);
4064     MIB.addOperand(MI->getOperand(2));
4065     if (NeedOp3)
4066       MIB.addOperand(MI->getOperand(3));
4067     if (NeedPred)
4068       AddDefaultPred(MIB);
4069     if (NeedCC)
4070       AddDefaultCC(MIB);
4071
4072     // Copy the result from SP to virtual register.
4073     const TargetRegisterClass *RC = MF->getRegInfo().getRegClass(DstReg);
4074     unsigned CopyOpc = (RC == ARM::tGPRRegisterClass)
4075       ? ARM::tMOVgpr2tgpr : ARM::tMOVgpr2gpr;
4076     BuildMI(*BB, MI, dl, TII->get(CopyOpc))
4077       .addReg(DstReg, getDefRegState(true) | getDeadRegState(DstIsDead))
4078       .addReg(ARM::SP);
4079     MI->eraseFromParent();   // The pseudo instruction is gone now.
4080     return BB;
4081   }
4082   }
4083 }
4084
4085 //===----------------------------------------------------------------------===//
4086 //                           ARM Optimization Hooks
4087 //===----------------------------------------------------------------------===//
4088
4089 static
4090 SDValue combineSelectAndUse(SDNode *N, SDValue Slct, SDValue OtherOp,
4091                             TargetLowering::DAGCombinerInfo &DCI) {
4092   SelectionDAG &DAG = DCI.DAG;
4093   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
4094   EVT VT = N->getValueType(0);
4095   unsigned Opc = N->getOpcode();
4096   bool isSlctCC = Slct.getOpcode() == ISD::SELECT_CC;
4097   SDValue LHS = isSlctCC ? Slct.getOperand(2) : Slct.getOperand(1);
4098   SDValue RHS = isSlctCC ? Slct.getOperand(3) : Slct.getOperand(2);
4099   ISD::CondCode CC = ISD::SETCC_INVALID;
4100
4101   if (isSlctCC) {
4102     CC = cast<CondCodeSDNode>(Slct.getOperand(4))->get();
4103   } else {
4104     SDValue CCOp = Slct.getOperand(0);
4105     if (CCOp.getOpcode() == ISD::SETCC)
4106       CC = cast<CondCodeSDNode>(CCOp.getOperand(2))->get();
4107   }
4108
4109   bool DoXform = false;
4110   bool InvCC = false;
4111   assert ((Opc == ISD::ADD || (Opc == ISD::SUB && Slct == N->getOperand(1))) &&
4112           "Bad input!");
4113
4114   if (LHS.getOpcode() == ISD::Constant &&
4115       cast<ConstantSDNode>(LHS)->isNullValue()) {
4116     DoXform = true;
4117   } else if (CC != ISD::SETCC_INVALID &&
4118              RHS.getOpcode() == ISD::Constant &&
4119              cast<ConstantSDNode>(RHS)->isNullValue()) {
4120     std::swap(LHS, RHS);
4121     SDValue Op0 = Slct.getOperand(0);
4122     EVT OpVT = isSlctCC ? Op0.getValueType() :
4123                           Op0.getOperand(0).getValueType();
4124     bool isInt = OpVT.isInteger();
4125     CC = ISD::getSetCCInverse(CC, isInt);
4126
4127     if (!TLI.isCondCodeLegal(CC, OpVT))
4128       return SDValue();         // Inverse operator isn't legal.
4129
4130     DoXform = true;
4131     InvCC = true;
4132   }
4133
4134   if (DoXform) {
4135     SDValue Result = DAG.getNode(Opc, RHS.getDebugLoc(), VT, OtherOp, RHS);
4136     if (isSlctCC)
4137       return DAG.getSelectCC(N->getDebugLoc(), OtherOp, Result,
4138                              Slct.getOperand(0), Slct.getOperand(1), CC);
4139     SDValue CCOp = Slct.getOperand(0);
4140     if (InvCC)
4141       CCOp = DAG.getSetCC(Slct.getDebugLoc(), CCOp.getValueType(),
4142                           CCOp.getOperand(0), CCOp.getOperand(1), CC);
4143     return DAG.getNode(ISD::SELECT, N->getDebugLoc(), VT,
4144                        CCOp, OtherOp, Result);
4145   }
4146   return SDValue();
4147 }
4148
4149 /// PerformADDCombine - Target-specific dag combine xforms for ISD::ADD.
4150 static SDValue PerformADDCombine(SDNode *N,
4151                                  TargetLowering::DAGCombinerInfo &DCI) {
4152   // added by evan in r37685 with no testcase.
4153   SDValue N0 = N->getOperand(0), N1 = N->getOperand(1);
4154
4155   // fold (add (select cc, 0, c), x) -> (select cc, x, (add, x, c))
4156   if (N0.getOpcode() == ISD::SELECT && N0.getNode()->hasOneUse()) {
4157     SDValue Result = combineSelectAndUse(N, N0, N1, DCI);
4158     if (Result.getNode()) return Result;
4159   }
4160   if (N1.getOpcode() == ISD::SELECT && N1.getNode()->hasOneUse()) {
4161     SDValue Result = combineSelectAndUse(N, N1, N0, DCI);
4162     if (Result.getNode()) return Result;
4163   }
4164
4165   return SDValue();
4166 }
4167
4168 /// PerformSUBCombine - Target-specific dag combine xforms for ISD::SUB.
4169 static SDValue PerformSUBCombine(SDNode *N,
4170                                  TargetLowering::DAGCombinerInfo &DCI) {
4171   // added by evan in r37685 with no testcase.
4172   SDValue N0 = N->getOperand(0), N1 = N->getOperand(1);
4173
4174   // fold (sub x, (select cc, 0, c)) -> (select cc, x, (sub, x, c))
4175   if (N1.getOpcode() == ISD::SELECT && N1.getNode()->hasOneUse()) {
4176     SDValue Result = combineSelectAndUse(N, N1, N0, DCI);
4177     if (Result.getNode()) return Result;
4178   }
4179
4180   return SDValue();
4181 }
4182
4183 static SDValue PerformMULCombine(SDNode *N,
4184                                  TargetLowering::DAGCombinerInfo &DCI,
4185                                  const ARMSubtarget *Subtarget) {
4186   SelectionDAG &DAG = DCI.DAG;
4187
4188   if (Subtarget->isThumb1Only())
4189     return SDValue();
4190
4191   if (DAG.getMachineFunction().
4192       getFunction()->hasFnAttr(Attribute::OptimizeForSize))
4193     return SDValue();
4194
4195   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
4196     return SDValue();
4197
4198   EVT VT = N->getValueType(0);
4199   if (VT != MVT::i32)
4200     return SDValue();
4201
4202   ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1));
4203   if (!C)
4204     return SDValue();
4205
4206   uint64_t MulAmt = C->getZExtValue();
4207   unsigned ShiftAmt = CountTrailingZeros_64(MulAmt);
4208   ShiftAmt = ShiftAmt & (32 - 1);
4209   SDValue V = N->getOperand(0);
4210   DebugLoc DL = N->getDebugLoc();
4211
4212   SDValue Res;
4213   MulAmt >>= ShiftAmt;
4214   if (isPowerOf2_32(MulAmt - 1)) {
4215     // (mul x, 2^N + 1) => (add (shl x, N), x)
4216     Res = DAG.getNode(ISD::ADD, DL, VT,
4217                       V, DAG.getNode(ISD::SHL, DL, VT,
4218                                      V, DAG.getConstant(Log2_32(MulAmt-1),
4219                                                         MVT::i32)));
4220   } else if (isPowerOf2_32(MulAmt + 1)) {
4221     // (mul x, 2^N - 1) => (sub (shl x, N), x)
4222     Res = DAG.getNode(ISD::SUB, DL, VT,
4223                       DAG.getNode(ISD::SHL, DL, VT,
4224                                   V, DAG.getConstant(Log2_32(MulAmt+1),
4225                                                      MVT::i32)),
4226                                                      V);
4227   } else
4228     return SDValue();
4229
4230   if (ShiftAmt != 0)
4231     Res = DAG.getNode(ISD::SHL, DL, VT, Res,
4232                       DAG.getConstant(ShiftAmt, MVT::i32));
4233
4234   // Do not add new nodes to DAG combiner worklist.
4235   DCI.CombineTo(N, Res, false);
4236   return SDValue();
4237 }
4238
4239 /// PerformORCombine - Target-specific dag combine xforms for ISD::OR
4240 static SDValue PerformORCombine(SDNode *N,
4241                                 TargetLowering::DAGCombinerInfo &DCI,
4242                                 const ARMSubtarget *Subtarget) {
4243   // Try to use the ARM/Thumb2 BFI (bitfield insert) instruction when
4244   // reasonable.
4245
4246   // BFI is only available on V6T2+
4247   if (Subtarget->isThumb1Only() || !Subtarget->hasV6T2Ops())
4248     return SDValue();
4249
4250   SelectionDAG &DAG = DCI.DAG;
4251   SDValue N0 = N->getOperand(0), N1 = N->getOperand(1);
4252   DebugLoc DL = N->getDebugLoc();
4253   // 1) or (and A, mask), val => ARMbfi A, val, mask
4254   //      iff (val & mask) == val
4255   //
4256   // 2) or (and A, mask), (and B, mask2) => ARMbfi A, (lsr B, amt), mask
4257   //  2a) iff isBitFieldInvertedMask(mask) && isBitFieldInvertedMask(~mask2)
4258   //          && CountPopulation_32(mask) == CountPopulation_32(~mask2)
4259   //  2b) iff isBitFieldInvertedMask(~mask) && isBitFieldInvertedMask(mask2)
4260   //          && CountPopulation_32(mask) == CountPopulation_32(~mask2)
4261   //  (i.e., copy a bitfield value into another bitfield of the same width)
4262   if (N0.getOpcode() != ISD::AND)
4263     return SDValue();
4264
4265   EVT VT = N->getValueType(0);
4266   if (VT != MVT::i32)
4267     return SDValue();
4268
4269
4270   // The value and the mask need to be constants so we can verify this is
4271   // actually a bitfield set. If the mask is 0xffff, we can do better
4272   // via a movt instruction, so don't use BFI in that case.
4273   ConstantSDNode *C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
4274   if (!C)
4275     return SDValue();
4276   unsigned Mask = C->getZExtValue();
4277   if (Mask == 0xffff)
4278     return SDValue();
4279   SDValue Res;
4280   // Case (1): or (and A, mask), val => ARMbfi A, val, mask
4281   if ((C = dyn_cast<ConstantSDNode>(N1))) {
4282     unsigned Val = C->getZExtValue();
4283     if (!ARM::isBitFieldInvertedMask(Mask) || (Val & ~Mask) != Val)
4284       return SDValue();
4285     Val >>= CountTrailingZeros_32(~Mask);
4286
4287     Res = DAG.getNode(ARMISD::BFI, DL, VT, N0.getOperand(0),
4288                       DAG.getConstant(Val, MVT::i32),
4289                       DAG.getConstant(Mask, MVT::i32));
4290
4291     // Do not add new nodes to DAG combiner worklist.
4292     DCI.CombineTo(N, Res, false);
4293   } else if (N1.getOpcode() == ISD::AND) {
4294     // case (2) or (and A, mask), (and B, mask2) => ARMbfi A, (lsr B, amt), mask
4295     C = dyn_cast<ConstantSDNode>(N1.getOperand(1));
4296     if (!C)
4297       return SDValue();
4298     unsigned Mask2 = C->getZExtValue();
4299
4300     if (ARM::isBitFieldInvertedMask(Mask) &&
4301         ARM::isBitFieldInvertedMask(~Mask2) &&
4302         (CountPopulation_32(Mask) == CountPopulation_32(~Mask2))) {
4303       // The pack halfword instruction works better for masks that fit it,
4304       // so use that when it's available.
4305       if (Subtarget->hasT2ExtractPack() &&
4306           (Mask == 0xffff || Mask == 0xffff0000))
4307         return SDValue();
4308       // 2a
4309       unsigned lsb = CountTrailingZeros_32(Mask2);
4310       Res = DAG.getNode(ISD::SRL, DL, VT, N1.getOperand(0),
4311                         DAG.getConstant(lsb, MVT::i32));
4312       Res = DAG.getNode(ARMISD::BFI, DL, VT, N0.getOperand(0), Res,
4313                         DAG.getConstant(Mask, MVT::i32));
4314       // Do not add new nodes to DAG combiner worklist.
4315       DCI.CombineTo(N, Res, false);
4316     } else if (ARM::isBitFieldInvertedMask(~Mask) &&
4317                ARM::isBitFieldInvertedMask(Mask2) &&
4318                (CountPopulation_32(~Mask) == CountPopulation_32(Mask2))) {
4319       // The pack halfword instruction works better for masks that fit it,
4320       // so use that when it's available.
4321       if (Subtarget->hasT2ExtractPack() &&
4322           (Mask2 == 0xffff || Mask2 == 0xffff0000))
4323         return SDValue();
4324       // 2b
4325       unsigned lsb = CountTrailingZeros_32(Mask);
4326       Res = DAG.getNode(ISD::SRL, DL, VT, N0.getOperand(0),
4327                         DAG.getConstant(lsb, MVT::i32));
4328       Res = DAG.getNode(ARMISD::BFI, DL, VT, N1.getOperand(0), Res,
4329                                 DAG.getConstant(Mask2, MVT::i32));
4330       // Do not add new nodes to DAG combiner worklist.
4331       DCI.CombineTo(N, Res, false);
4332     }
4333   }
4334
4335   return SDValue();
4336 }
4337
4338 /// PerformVMOVRRDCombine - Target-specific dag combine xforms for
4339 /// ARMISD::VMOVRRD.
4340 static SDValue PerformVMOVRRDCombine(SDNode *N,
4341                                    TargetLowering::DAGCombinerInfo &DCI) {
4342   // fmrrd(fmdrr x, y) -> x,y
4343   SDValue InDouble = N->getOperand(0);
4344   if (InDouble.getOpcode() == ARMISD::VMOVDRR)
4345     return DCI.CombineTo(N, InDouble.getOperand(0), InDouble.getOperand(1));
4346   return SDValue();
4347 }
4348
4349 /// PerformVDUPLANECombine - Target-specific dag combine xforms for
4350 /// ARMISD::VDUPLANE.
4351 static SDValue PerformVDUPLANECombine(SDNode *N,
4352                                       TargetLowering::DAGCombinerInfo &DCI) {
4353   // If the source is already a VMOVIMM or VMVNIMM splat, the VDUPLANE is
4354   // redundant.
4355   SDValue Op = N->getOperand(0);
4356   EVT VT = N->getValueType(0);
4357
4358   // Ignore bit_converts.
4359   while (Op.getOpcode() == ISD::BIT_CONVERT)
4360     Op = Op.getOperand(0);
4361   if (Op.getOpcode() != ARMISD::VMOVIMM && Op.getOpcode() != ARMISD::VMVNIMM)
4362     return SDValue();
4363
4364   // Make sure the VMOV element size is not bigger than the VDUPLANE elements.
4365   unsigned EltSize = Op.getValueType().getVectorElementType().getSizeInBits();
4366   // The canonical VMOV for a zero vector uses a 32-bit element size.
4367   unsigned Imm = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
4368   unsigned EltBits;
4369   if (ARM_AM::decodeNEONModImm(Imm, EltBits) == 0)
4370     EltSize = 8;
4371   if (EltSize > VT.getVectorElementType().getSizeInBits())
4372     return SDValue();
4373
4374   SDValue Res = DCI.DAG.getNode(ISD::BIT_CONVERT, N->getDebugLoc(), VT, Op);
4375   return DCI.CombineTo(N, Res, false);
4376 }
4377
4378 /// getVShiftImm - Check if this is a valid build_vector for the immediate
4379 /// operand of a vector shift operation, where all the elements of the
4380 /// build_vector must have the same constant integer value.
4381 static bool getVShiftImm(SDValue Op, unsigned ElementBits, int64_t &Cnt) {
4382   // Ignore bit_converts.
4383   while (Op.getOpcode() == ISD::BIT_CONVERT)
4384     Op = Op.getOperand(0);
4385   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(Op.getNode());
4386   APInt SplatBits, SplatUndef;
4387   unsigned SplatBitSize;
4388   bool HasAnyUndefs;
4389   if (! BVN || ! BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize,
4390                                       HasAnyUndefs, ElementBits) ||
4391       SplatBitSize > ElementBits)
4392     return false;
4393   Cnt = SplatBits.getSExtValue();
4394   return true;
4395 }
4396
4397 /// isVShiftLImm - Check if this is a valid build_vector for the immediate
4398 /// operand of a vector shift left operation.  That value must be in the range:
4399 ///   0 <= Value < ElementBits for a left shift; or
4400 ///   0 <= Value <= ElementBits for a long left shift.
4401 static bool isVShiftLImm(SDValue Op, EVT VT, bool isLong, int64_t &Cnt) {
4402   assert(VT.isVector() && "vector shift count is not a vector type");
4403   unsigned ElementBits = VT.getVectorElementType().getSizeInBits();
4404   if (! getVShiftImm(Op, ElementBits, Cnt))
4405     return false;
4406   return (Cnt >= 0 && (isLong ? Cnt-1 : Cnt) < ElementBits);
4407 }
4408
4409 /// isVShiftRImm - Check if this is a valid build_vector for the immediate
4410 /// operand of a vector shift right operation.  For a shift opcode, the value
4411 /// is positive, but for an intrinsic the value count must be negative. The
4412 /// absolute value must be in the range:
4413 ///   1 <= |Value| <= ElementBits for a right shift; or
4414 ///   1 <= |Value| <= ElementBits/2 for a narrow right shift.
4415 static bool isVShiftRImm(SDValue Op, EVT VT, bool isNarrow, bool isIntrinsic,
4416                          int64_t &Cnt) {
4417   assert(VT.isVector() && "vector shift count is not a vector type");
4418   unsigned ElementBits = VT.getVectorElementType().getSizeInBits();
4419   if (! getVShiftImm(Op, ElementBits, Cnt))
4420     return false;
4421   if (isIntrinsic)
4422     Cnt = -Cnt;
4423   return (Cnt >= 1 && Cnt <= (isNarrow ? ElementBits/2 : ElementBits));
4424 }
4425
4426 /// PerformIntrinsicCombine - ARM-specific DAG combining for intrinsics.
4427 static SDValue PerformIntrinsicCombine(SDNode *N, SelectionDAG &DAG) {
4428   unsigned IntNo = cast<ConstantSDNode>(N->getOperand(0))->getZExtValue();
4429   switch (IntNo) {
4430   default:
4431     // Don't do anything for most intrinsics.
4432     break;
4433
4434   // Vector shifts: check for immediate versions and lower them.
4435   // Note: This is done during DAG combining instead of DAG legalizing because
4436   // the build_vectors for 64-bit vector element shift counts are generally
4437   // not legal, and it is hard to see their values after they get legalized to
4438   // loads from a constant pool.
4439   case Intrinsic::arm_neon_vshifts:
4440   case Intrinsic::arm_neon_vshiftu:
4441   case Intrinsic::arm_neon_vshiftls:
4442   case Intrinsic::arm_neon_vshiftlu:
4443   case Intrinsic::arm_neon_vshiftn:
4444   case Intrinsic::arm_neon_vrshifts:
4445   case Intrinsic::arm_neon_vrshiftu:
4446   case Intrinsic::arm_neon_vrshiftn:
4447   case Intrinsic::arm_neon_vqshifts:
4448   case Intrinsic::arm_neon_vqshiftu:
4449   case Intrinsic::arm_neon_vqshiftsu:
4450   case Intrinsic::arm_neon_vqshiftns:
4451   case Intrinsic::arm_neon_vqshiftnu:
4452   case Intrinsic::arm_neon_vqshiftnsu:
4453   case Intrinsic::arm_neon_vqrshiftns:
4454   case Intrinsic::arm_neon_vqrshiftnu:
4455   case Intrinsic::arm_neon_vqrshiftnsu: {
4456     EVT VT = N->getOperand(1).getValueType();
4457     int64_t Cnt;
4458     unsigned VShiftOpc = 0;
4459
4460     switch (IntNo) {
4461     case Intrinsic::arm_neon_vshifts:
4462     case Intrinsic::arm_neon_vshiftu:
4463       if (isVShiftLImm(N->getOperand(2), VT, false, Cnt)) {
4464         VShiftOpc = ARMISD::VSHL;
4465         break;
4466       }
4467       if (isVShiftRImm(N->getOperand(2), VT, false, true, Cnt)) {
4468         VShiftOpc = (IntNo == Intrinsic::arm_neon_vshifts ?
4469                      ARMISD::VSHRs : ARMISD::VSHRu);
4470         break;
4471       }
4472       return SDValue();
4473
4474     case Intrinsic::arm_neon_vshiftls:
4475     case Intrinsic::arm_neon_vshiftlu:
4476       if (isVShiftLImm(N->getOperand(2), VT, true, Cnt))
4477         break;
4478       llvm_unreachable("invalid shift count for vshll intrinsic");
4479
4480     case Intrinsic::arm_neon_vrshifts:
4481     case Intrinsic::arm_neon_vrshiftu:
4482       if (isVShiftRImm(N->getOperand(2), VT, false, true, Cnt))
4483         break;
4484       return SDValue();
4485
4486     case Intrinsic::arm_neon_vqshifts:
4487     case Intrinsic::arm_neon_vqshiftu:
4488       if (isVShiftLImm(N->getOperand(2), VT, false, Cnt))
4489         break;
4490       return SDValue();
4491
4492     case Intrinsic::arm_neon_vqshiftsu:
4493       if (isVShiftLImm(N->getOperand(2), VT, false, Cnt))
4494         break;
4495       llvm_unreachable("invalid shift count for vqshlu intrinsic");
4496
4497     case Intrinsic::arm_neon_vshiftn:
4498     case Intrinsic::arm_neon_vrshiftn:
4499     case Intrinsic::arm_neon_vqshiftns:
4500     case Intrinsic::arm_neon_vqshiftnu:
4501     case Intrinsic::arm_neon_vqshiftnsu:
4502     case Intrinsic::arm_neon_vqrshiftns:
4503     case Intrinsic::arm_neon_vqrshiftnu:
4504     case Intrinsic::arm_neon_vqrshiftnsu:
4505       // Narrowing shifts require an immediate right shift.
4506       if (isVShiftRImm(N->getOperand(2), VT, true, true, Cnt))
4507         break;
4508       llvm_unreachable("invalid shift count for narrowing vector shift "
4509                        "intrinsic");
4510
4511     default:
4512       llvm_unreachable("unhandled vector shift");
4513     }
4514
4515     switch (IntNo) {
4516     case Intrinsic::arm_neon_vshifts:
4517     case Intrinsic::arm_neon_vshiftu:
4518       // Opcode already set above.
4519       break;
4520     case Intrinsic::arm_neon_vshiftls:
4521     case Intrinsic::arm_neon_vshiftlu:
4522       if (Cnt == VT.getVectorElementType().getSizeInBits())
4523         VShiftOpc = ARMISD::VSHLLi;
4524       else
4525         VShiftOpc = (IntNo == Intrinsic::arm_neon_vshiftls ?
4526                      ARMISD::VSHLLs : ARMISD::VSHLLu);
4527       break;
4528     case Intrinsic::arm_neon_vshiftn:
4529       VShiftOpc = ARMISD::VSHRN; break;
4530     case Intrinsic::arm_neon_vrshifts:
4531       VShiftOpc = ARMISD::VRSHRs; break;
4532     case Intrinsic::arm_neon_vrshiftu:
4533       VShiftOpc = ARMISD::VRSHRu; break;
4534     case Intrinsic::arm_neon_vrshiftn:
4535       VShiftOpc = ARMISD::VRSHRN; break;
4536     case Intrinsic::arm_neon_vqshifts:
4537       VShiftOpc = ARMISD::VQSHLs; break;
4538     case Intrinsic::arm_neon_vqshiftu:
4539       VShiftOpc = ARMISD::VQSHLu; break;
4540     case Intrinsic::arm_neon_vqshiftsu:
4541       VShiftOpc = ARMISD::VQSHLsu; break;
4542     case Intrinsic::arm_neon_vqshiftns:
4543       VShiftOpc = ARMISD::VQSHRNs; break;
4544     case Intrinsic::arm_neon_vqshiftnu:
4545       VShiftOpc = ARMISD::VQSHRNu; break;
4546     case Intrinsic::arm_neon_vqshiftnsu:
4547       VShiftOpc = ARMISD::VQSHRNsu; break;
4548     case Intrinsic::arm_neon_vqrshiftns:
4549       VShiftOpc = ARMISD::VQRSHRNs; break;
4550     case Intrinsic::arm_neon_vqrshiftnu:
4551       VShiftOpc = ARMISD::VQRSHRNu; break;
4552     case Intrinsic::arm_neon_vqrshiftnsu:
4553       VShiftOpc = ARMISD::VQRSHRNsu; break;
4554     }
4555
4556     return DAG.getNode(VShiftOpc, N->getDebugLoc(), N->getValueType(0),
4557                        N->getOperand(1), DAG.getConstant(Cnt, MVT::i32));
4558   }
4559
4560   case Intrinsic::arm_neon_vshiftins: {
4561     EVT VT = N->getOperand(1).getValueType();
4562     int64_t Cnt;
4563     unsigned VShiftOpc = 0;
4564
4565     if (isVShiftLImm(N->getOperand(3), VT, false, Cnt))
4566       VShiftOpc = ARMISD::VSLI;
4567     else if (isVShiftRImm(N->getOperand(3), VT, false, true, Cnt))
4568       VShiftOpc = ARMISD::VSRI;
4569     else {
4570       llvm_unreachable("invalid shift count for vsli/vsri intrinsic");
4571     }
4572
4573     return DAG.getNode(VShiftOpc, N->getDebugLoc(), N->getValueType(0),
4574                        N->getOperand(1), N->getOperand(2),
4575                        DAG.getConstant(Cnt, MVT::i32));
4576   }
4577
4578   case Intrinsic::arm_neon_vqrshifts:
4579   case Intrinsic::arm_neon_vqrshiftu:
4580     // No immediate versions of these to check for.
4581     break;
4582   }
4583
4584   return SDValue();
4585 }
4586
4587 /// PerformShiftCombine - Checks for immediate versions of vector shifts and
4588 /// lowers them.  As with the vector shift intrinsics, this is done during DAG
4589 /// combining instead of DAG legalizing because the build_vectors for 64-bit
4590 /// vector element shift counts are generally not legal, and it is hard to see
4591 /// their values after they get legalized to loads from a constant pool.
4592 static SDValue PerformShiftCombine(SDNode *N, SelectionDAG &DAG,
4593                                    const ARMSubtarget *ST) {
4594   EVT VT = N->getValueType(0);
4595
4596   // Nothing to be done for scalar shifts.
4597   if (! VT.isVector())
4598     return SDValue();
4599
4600   assert(ST->hasNEON() && "unexpected vector shift");
4601   int64_t Cnt;
4602
4603   switch (N->getOpcode()) {
4604   default: llvm_unreachable("unexpected shift opcode");
4605
4606   case ISD::SHL:
4607     if (isVShiftLImm(N->getOperand(1), VT, false, Cnt))
4608       return DAG.getNode(ARMISD::VSHL, N->getDebugLoc(), VT, N->getOperand(0),
4609                          DAG.getConstant(Cnt, MVT::i32));
4610     break;
4611
4612   case ISD::SRA:
4613   case ISD::SRL:
4614     if (isVShiftRImm(N->getOperand(1), VT, false, false, Cnt)) {
4615       unsigned VShiftOpc = (N->getOpcode() == ISD::SRA ?
4616                             ARMISD::VSHRs : ARMISD::VSHRu);
4617       return DAG.getNode(VShiftOpc, N->getDebugLoc(), VT, N->getOperand(0),
4618                          DAG.getConstant(Cnt, MVT::i32));
4619     }
4620   }
4621   return SDValue();
4622 }
4623
4624 /// PerformExtendCombine - Target-specific DAG combining for ISD::SIGN_EXTEND,
4625 /// ISD::ZERO_EXTEND, and ISD::ANY_EXTEND.
4626 static SDValue PerformExtendCombine(SDNode *N, SelectionDAG &DAG,
4627                                     const ARMSubtarget *ST) {
4628   SDValue N0 = N->getOperand(0);
4629
4630   // Check for sign- and zero-extensions of vector extract operations of 8-
4631   // and 16-bit vector elements.  NEON supports these directly.  They are
4632   // handled during DAG combining because type legalization will promote them
4633   // to 32-bit types and it is messy to recognize the operations after that.
4634   if (ST->hasNEON() && N0.getOpcode() == ISD::EXTRACT_VECTOR_ELT) {
4635     SDValue Vec = N0.getOperand(0);
4636     SDValue Lane = N0.getOperand(1);
4637     EVT VT = N->getValueType(0);
4638     EVT EltVT = N0.getValueType();
4639     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
4640
4641     if (VT == MVT::i32 &&
4642         (EltVT == MVT::i8 || EltVT == MVT::i16) &&
4643         TLI.isTypeLegal(Vec.getValueType())) {
4644
4645       unsigned Opc = 0;
4646       switch (N->getOpcode()) {
4647       default: llvm_unreachable("unexpected opcode");
4648       case ISD::SIGN_EXTEND:
4649         Opc = ARMISD::VGETLANEs;
4650         break;
4651       case ISD::ZERO_EXTEND:
4652       case ISD::ANY_EXTEND:
4653         Opc = ARMISD::VGETLANEu;
4654         break;
4655       }
4656       return DAG.getNode(Opc, N->getDebugLoc(), VT, Vec, Lane);
4657     }
4658   }
4659
4660   return SDValue();
4661 }
4662
4663 /// PerformSELECT_CCCombine - Target-specific DAG combining for ISD::SELECT_CC
4664 /// to match f32 max/min patterns to use NEON vmax/vmin instructions.
4665 static SDValue PerformSELECT_CCCombine(SDNode *N, SelectionDAG &DAG,
4666                                        const ARMSubtarget *ST) {
4667   // If the target supports NEON, try to use vmax/vmin instructions for f32
4668   // selects like "x < y ? x : y".  Unless the NoNaNsFPMath option is set,
4669   // be careful about NaNs:  NEON's vmax/vmin return NaN if either operand is
4670   // a NaN; only do the transformation when it matches that behavior.
4671
4672   // For now only do this when using NEON for FP operations; if using VFP, it
4673   // is not obvious that the benefit outweighs the cost of switching to the
4674   // NEON pipeline.
4675   if (!ST->hasNEON() || !ST->useNEONForSinglePrecisionFP() ||
4676       N->getValueType(0) != MVT::f32)
4677     return SDValue();
4678
4679   SDValue CondLHS = N->getOperand(0);
4680   SDValue CondRHS = N->getOperand(1);
4681   SDValue LHS = N->getOperand(2);
4682   SDValue RHS = N->getOperand(3);
4683   ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(4))->get();
4684
4685   unsigned Opcode = 0;
4686   bool IsReversed;
4687   if (DAG.isEqualTo(LHS, CondLHS) && DAG.isEqualTo(RHS, CondRHS)) {
4688     IsReversed = false; // x CC y ? x : y
4689   } else if (DAG.isEqualTo(LHS, CondRHS) && DAG.isEqualTo(RHS, CondLHS)) {
4690     IsReversed = true ; // x CC y ? y : x
4691   } else {
4692     return SDValue();
4693   }
4694
4695   bool IsUnordered;
4696   switch (CC) {
4697   default: break;
4698   case ISD::SETOLT:
4699   case ISD::SETOLE:
4700   case ISD::SETLT:
4701   case ISD::SETLE:
4702   case ISD::SETULT:
4703   case ISD::SETULE:
4704     // If LHS is NaN, an ordered comparison will be false and the result will
4705     // be the RHS, but vmin(NaN, RHS) = NaN.  Avoid this by checking that LHS
4706     // != NaN.  Likewise, for unordered comparisons, check for RHS != NaN.
4707     IsUnordered = (CC == ISD::SETULT || CC == ISD::SETULE);
4708     if (!DAG.isKnownNeverNaN(IsUnordered ? RHS : LHS))
4709       break;
4710     // For less-than-or-equal comparisons, "+0 <= -0" will be true but vmin
4711     // will return -0, so vmin can only be used for unsafe math or if one of
4712     // the operands is known to be nonzero.
4713     if ((CC == ISD::SETLE || CC == ISD::SETOLE || CC == ISD::SETULE) &&
4714         !UnsafeFPMath &&
4715         !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
4716       break;
4717     Opcode = IsReversed ? ARMISD::FMAX : ARMISD::FMIN;
4718     break;
4719
4720   case ISD::SETOGT:
4721   case ISD::SETOGE:
4722   case ISD::SETGT:
4723   case ISD::SETGE:
4724   case ISD::SETUGT:
4725   case ISD::SETUGE:
4726     // If LHS is NaN, an ordered comparison will be false and the result will
4727     // be the RHS, but vmax(NaN, RHS) = NaN.  Avoid this by checking that LHS
4728     // != NaN.  Likewise, for unordered comparisons, check for RHS != NaN.
4729     IsUnordered = (CC == ISD::SETUGT || CC == ISD::SETUGE);
4730     if (!DAG.isKnownNeverNaN(IsUnordered ? RHS : LHS))
4731       break;
4732     // For greater-than-or-equal comparisons, "-0 >= +0" will be true but vmax
4733     // will return +0, so vmax can only be used for unsafe math or if one of
4734     // the operands is known to be nonzero.
4735     if ((CC == ISD::SETGE || CC == ISD::SETOGE || CC == ISD::SETUGE) &&
4736         !UnsafeFPMath &&
4737         !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
4738       break;
4739     Opcode = IsReversed ? ARMISD::FMIN : ARMISD::FMAX;
4740     break;
4741   }
4742
4743   if (!Opcode)
4744     return SDValue();
4745   return DAG.getNode(Opcode, N->getDebugLoc(), N->getValueType(0), LHS, RHS);
4746 }
4747
4748 SDValue ARMTargetLowering::PerformDAGCombine(SDNode *N,
4749                                              DAGCombinerInfo &DCI) const {
4750   switch (N->getOpcode()) {
4751   default: break;
4752   case ISD::ADD:        return PerformADDCombine(N, DCI);
4753   case ISD::SUB:        return PerformSUBCombine(N, DCI);
4754   case ISD::MUL:        return PerformMULCombine(N, DCI, Subtarget);
4755   case ISD::OR:         return PerformORCombine(N, DCI, Subtarget);
4756   case ARMISD::VMOVRRD: return PerformVMOVRRDCombine(N, DCI);
4757   case ARMISD::VDUPLANE: return PerformVDUPLANECombine(N, DCI);
4758   case ISD::INTRINSIC_WO_CHAIN: return PerformIntrinsicCombine(N, DCI.DAG);
4759   case ISD::SHL:
4760   case ISD::SRA:
4761   case ISD::SRL:        return PerformShiftCombine(N, DCI.DAG, Subtarget);
4762   case ISD::SIGN_EXTEND:
4763   case ISD::ZERO_EXTEND:
4764   case ISD::ANY_EXTEND: return PerformExtendCombine(N, DCI.DAG, Subtarget);
4765   case ISD::SELECT_CC:  return PerformSELECT_CCCombine(N, DCI.DAG, Subtarget);
4766   }
4767   return SDValue();
4768 }
4769
4770 bool ARMTargetLowering::allowsUnalignedMemoryAccesses(EVT VT) const {
4771   if (!Subtarget->hasV6Ops())
4772     // Pre-v6 does not support unaligned mem access.
4773     return false;
4774
4775   // v6+ may or may not support unaligned mem access depending on the system
4776   // configuration.
4777   // FIXME: This is pretty conservative. Should we provide cmdline option to
4778   // control the behaviour?
4779   if (!Subtarget->isTargetDarwin())
4780     return false;
4781
4782   switch (VT.getSimpleVT().SimpleTy) {
4783   default:
4784     return false;
4785   case MVT::i8:
4786   case MVT::i16:
4787   case MVT::i32:
4788     return true;
4789   // FIXME: VLD1 etc with standard alignment is legal.
4790   }
4791 }
4792
4793 static bool isLegalT1AddressImmediate(int64_t V, EVT VT) {
4794   if (V < 0)
4795     return false;
4796
4797   unsigned Scale = 1;
4798   switch (VT.getSimpleVT().SimpleTy) {
4799   default: return false;
4800   case MVT::i1:
4801   case MVT::i8:
4802     // Scale == 1;
4803     break;
4804   case MVT::i16:
4805     // Scale == 2;
4806     Scale = 2;
4807     break;
4808   case MVT::i32:
4809     // Scale == 4;
4810     Scale = 4;
4811     break;
4812   }
4813
4814   if ((V & (Scale - 1)) != 0)
4815     return false;
4816   V /= Scale;
4817   return V == (V & ((1LL << 5) - 1));
4818 }
4819
4820 static bool isLegalT2AddressImmediate(int64_t V, EVT VT,
4821                                       const ARMSubtarget *Subtarget) {
4822   bool isNeg = false;
4823   if (V < 0) {
4824     isNeg = true;
4825     V = - V;
4826   }
4827
4828   switch (VT.getSimpleVT().SimpleTy) {
4829   default: return false;
4830   case MVT::i1:
4831   case MVT::i8:
4832   case MVT::i16:
4833   case MVT::i32:
4834     // + imm12 or - imm8
4835     if (isNeg)
4836       return V == (V & ((1LL << 8) - 1));
4837     return V == (V & ((1LL << 12) - 1));
4838   case MVT::f32:
4839   case MVT::f64:
4840     // Same as ARM mode. FIXME: NEON?
4841     if (!Subtarget->hasVFP2())
4842       return false;
4843     if ((V & 3) != 0)
4844       return false;
4845     V >>= 2;
4846     return V == (V & ((1LL << 8) - 1));
4847   }
4848 }
4849
4850 /// isLegalAddressImmediate - Return true if the integer value can be used
4851 /// as the offset of the target addressing mode for load / store of the
4852 /// given type.
4853 static bool isLegalAddressImmediate(int64_t V, EVT VT,
4854                                     const ARMSubtarget *Subtarget) {
4855   if (V == 0)
4856     return true;
4857
4858   if (!VT.isSimple())
4859     return false;
4860
4861   if (Subtarget->isThumb1Only())
4862     return isLegalT1AddressImmediate(V, VT);
4863   else if (Subtarget->isThumb2())
4864     return isLegalT2AddressImmediate(V, VT, Subtarget);
4865
4866   // ARM mode.
4867   if (V < 0)
4868     V = - V;
4869   switch (VT.getSimpleVT().SimpleTy) {
4870   default: return false;
4871   case MVT::i1:
4872   case MVT::i8:
4873   case MVT::i32:
4874     // +- imm12
4875     return V == (V & ((1LL << 12) - 1));
4876   case MVT::i16:
4877     // +- imm8
4878     return V == (V & ((1LL << 8) - 1));
4879   case MVT::f32:
4880   case MVT::f64:
4881     if (!Subtarget->hasVFP2()) // FIXME: NEON?
4882       return false;
4883     if ((V & 3) != 0)
4884       return false;
4885     V >>= 2;
4886     return V == (V & ((1LL << 8) - 1));
4887   }
4888 }
4889
4890 bool ARMTargetLowering::isLegalT2ScaledAddressingMode(const AddrMode &AM,
4891                                                       EVT VT) const {
4892   int Scale = AM.Scale;
4893   if (Scale < 0)
4894     return false;
4895
4896   switch (VT.getSimpleVT().SimpleTy) {
4897   default: return false;
4898   case MVT::i1:
4899   case MVT::i8:
4900   case MVT::i16:
4901   case MVT::i32:
4902     if (Scale == 1)
4903       return true;
4904     // r + r << imm
4905     Scale = Scale & ~1;
4906     return Scale == 2 || Scale == 4 || Scale == 8;
4907   case MVT::i64:
4908     // r + r
4909     if (((unsigned)AM.HasBaseReg + Scale) <= 2)
4910       return true;
4911     return false;
4912   case MVT::isVoid:
4913     // Note, we allow "void" uses (basically, uses that aren't loads or
4914     // stores), because arm allows folding a scale into many arithmetic
4915     // operations.  This should be made more precise and revisited later.
4916
4917     // Allow r << imm, but the imm has to be a multiple of two.
4918     if (Scale & 1) return false;
4919     return isPowerOf2_32(Scale);
4920   }
4921 }
4922
4923 /// isLegalAddressingMode - Return true if the addressing mode represented
4924 /// by AM is legal for this target, for a load/store of the specified type.
4925 bool ARMTargetLowering::isLegalAddressingMode(const AddrMode &AM,
4926                                               const Type *Ty) const {
4927   EVT VT = getValueType(Ty, true);
4928   if (!isLegalAddressImmediate(AM.BaseOffs, VT, Subtarget))
4929     return false;
4930
4931   // Can never fold addr of global into load/store.
4932   if (AM.BaseGV)
4933     return false;
4934
4935   switch (AM.Scale) {
4936   case 0:  // no scale reg, must be "r+i" or "r", or "i".
4937     break;
4938   case 1:
4939     if (Subtarget->isThumb1Only())
4940       return false;
4941     // FALL THROUGH.
4942   default:
4943     // ARM doesn't support any R+R*scale+imm addr modes.
4944     if (AM.BaseOffs)
4945       return false;
4946
4947     if (!VT.isSimple())
4948       return false;
4949
4950     if (Subtarget->isThumb2())
4951       return isLegalT2ScaledAddressingMode(AM, VT);
4952
4953     int Scale = AM.Scale;
4954     switch (VT.getSimpleVT().SimpleTy) {
4955     default: return false;
4956     case MVT::i1:
4957     case MVT::i8:
4958     case MVT::i32:
4959       if (Scale < 0) Scale = -Scale;
4960       if (Scale == 1)
4961         return true;
4962       // r + r << imm
4963       return isPowerOf2_32(Scale & ~1);
4964     case MVT::i16:
4965     case MVT::i64:
4966       // r + r
4967       if (((unsigned)AM.HasBaseReg + Scale) <= 2)
4968         return true;
4969       return false;
4970
4971     case MVT::isVoid:
4972       // Note, we allow "void" uses (basically, uses that aren't loads or
4973       // stores), because arm allows folding a scale into many arithmetic
4974       // operations.  This should be made more precise and revisited later.
4975
4976       // Allow r << imm, but the imm has to be a multiple of two.
4977       if (Scale & 1) return false;
4978       return isPowerOf2_32(Scale);
4979     }
4980     break;
4981   }
4982   return true;
4983 }
4984
4985 /// isLegalICmpImmediate - Return true if the specified immediate is legal
4986 /// icmp immediate, that is the target has icmp instructions which can compare
4987 /// a register against the immediate without having to materialize the
4988 /// immediate into a register.
4989 bool ARMTargetLowering::isLegalICmpImmediate(int64_t Imm) const {
4990   if (!Subtarget->isThumb())
4991     return ARM_AM::getSOImmVal(Imm) != -1;
4992   if (Subtarget->isThumb2())
4993     return ARM_AM::getT2SOImmVal(Imm) != -1;
4994   return Imm >= 0 && Imm <= 255;
4995 }
4996
4997 static bool getARMIndexedAddressParts(SDNode *Ptr, EVT VT,
4998                                       bool isSEXTLoad, SDValue &Base,
4999                                       SDValue &Offset, bool &isInc,
5000                                       SelectionDAG &DAG) {
5001   if (Ptr->getOpcode() != ISD::ADD && Ptr->getOpcode() != ISD::SUB)
5002     return false;
5003
5004   if (VT == MVT::i16 || ((VT == MVT::i8 || VT == MVT::i1) && isSEXTLoad)) {
5005     // AddressingMode 3
5006     Base = Ptr->getOperand(0);
5007     if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Ptr->getOperand(1))) {
5008       int RHSC = (int)RHS->getZExtValue();
5009       if (RHSC < 0 && RHSC > -256) {
5010         assert(Ptr->getOpcode() == ISD::ADD);
5011         isInc = false;
5012         Offset = DAG.getConstant(-RHSC, RHS->getValueType(0));
5013         return true;
5014       }
5015     }
5016     isInc = (Ptr->getOpcode() == ISD::ADD);
5017     Offset = Ptr->getOperand(1);
5018     return true;
5019   } else if (VT == MVT::i32 || VT == MVT::i8 || VT == MVT::i1) {
5020     // AddressingMode 2
5021     if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Ptr->getOperand(1))) {
5022       int RHSC = (int)RHS->getZExtValue();
5023       if (RHSC < 0 && RHSC > -0x1000) {
5024         assert(Ptr->getOpcode() == ISD::ADD);
5025         isInc = false;
5026         Offset = DAG.getConstant(-RHSC, RHS->getValueType(0));
5027         Base = Ptr->getOperand(0);
5028         return true;
5029       }
5030     }
5031
5032     if (Ptr->getOpcode() == ISD::ADD) {
5033       isInc = true;
5034       ARM_AM::ShiftOpc ShOpcVal= ARM_AM::getShiftOpcForNode(Ptr->getOperand(0));
5035       if (ShOpcVal != ARM_AM::no_shift) {
5036         Base = Ptr->getOperand(1);
5037         Offset = Ptr->getOperand(0);
5038       } else {
5039         Base = Ptr->getOperand(0);
5040         Offset = Ptr->getOperand(1);
5041       }
5042       return true;
5043     }
5044
5045     isInc = (Ptr->getOpcode() == ISD::ADD);
5046     Base = Ptr->getOperand(0);
5047     Offset = Ptr->getOperand(1);
5048     return true;
5049   }
5050
5051   // FIXME: Use VLDM / VSTM to emulate indexed FP load / store.
5052   return false;
5053 }
5054
5055 static bool getT2IndexedAddressParts(SDNode *Ptr, EVT VT,
5056                                      bool isSEXTLoad, SDValue &Base,
5057                                      SDValue &Offset, bool &isInc,
5058                                      SelectionDAG &DAG) {
5059   if (Ptr->getOpcode() != ISD::ADD && Ptr->getOpcode() != ISD::SUB)
5060     return false;
5061
5062   Base = Ptr->getOperand(0);
5063   if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Ptr->getOperand(1))) {
5064     int RHSC = (int)RHS->getZExtValue();
5065     if (RHSC < 0 && RHSC > -0x100) { // 8 bits.
5066       assert(Ptr->getOpcode() == ISD::ADD);
5067       isInc = false;
5068       Offset = DAG.getConstant(-RHSC, RHS->getValueType(0));
5069       return true;
5070     } else if (RHSC > 0 && RHSC < 0x100) { // 8 bit, no zero.
5071       isInc = Ptr->getOpcode() == ISD::ADD;
5072       Offset = DAG.getConstant(RHSC, RHS->getValueType(0));
5073       return true;
5074     }
5075   }
5076
5077   return false;
5078 }
5079
5080 /// getPreIndexedAddressParts - returns true by value, base pointer and
5081 /// offset pointer and addressing mode by reference if the node's address
5082 /// can be legally represented as pre-indexed load / store address.
5083 bool
5084 ARMTargetLowering::getPreIndexedAddressParts(SDNode *N, SDValue &Base,
5085                                              SDValue &Offset,
5086                                              ISD::MemIndexedMode &AM,
5087                                              SelectionDAG &DAG) const {
5088   if (Subtarget->isThumb1Only())
5089     return false;
5090
5091   EVT VT;
5092   SDValue Ptr;
5093   bool isSEXTLoad = false;
5094   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
5095     Ptr = LD->getBasePtr();
5096     VT  = LD->getMemoryVT();
5097     isSEXTLoad = LD->getExtensionType() == ISD::SEXTLOAD;
5098   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
5099     Ptr = ST->getBasePtr();
5100     VT  = ST->getMemoryVT();
5101   } else
5102     return false;
5103
5104   bool isInc;
5105   bool isLegal = false;
5106   if (Subtarget->isThumb2())
5107     isLegal = getT2IndexedAddressParts(Ptr.getNode(), VT, isSEXTLoad, Base,
5108                                        Offset, isInc, DAG);
5109   else
5110     isLegal = getARMIndexedAddressParts(Ptr.getNode(), VT, isSEXTLoad, Base,
5111                                         Offset, isInc, DAG);
5112   if (!isLegal)
5113     return false;
5114
5115   AM = isInc ? ISD::PRE_INC : ISD::PRE_DEC;
5116   return true;
5117 }
5118
5119 /// getPostIndexedAddressParts - returns true by value, base pointer and
5120 /// offset pointer and addressing mode by reference if this node can be
5121 /// combined with a load / store to form a post-indexed load / store.
5122 bool ARMTargetLowering::getPostIndexedAddressParts(SDNode *N, SDNode *Op,
5123                                                    SDValue &Base,
5124                                                    SDValue &Offset,
5125                                                    ISD::MemIndexedMode &AM,
5126                                                    SelectionDAG &DAG) const {
5127   if (Subtarget->isThumb1Only())
5128     return false;
5129
5130   EVT VT;
5131   SDValue Ptr;
5132   bool isSEXTLoad = false;
5133   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
5134     VT  = LD->getMemoryVT();
5135     Ptr = LD->getBasePtr();
5136     isSEXTLoad = LD->getExtensionType() == ISD::SEXTLOAD;
5137   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
5138     VT  = ST->getMemoryVT();
5139     Ptr = ST->getBasePtr();
5140   } else
5141     return false;
5142
5143   bool isInc;
5144   bool isLegal = false;
5145   if (Subtarget->isThumb2())
5146     isLegal = getT2IndexedAddressParts(Op, VT, isSEXTLoad, Base, Offset,
5147                                        isInc, DAG);
5148   else
5149     isLegal = getARMIndexedAddressParts(Op, VT, isSEXTLoad, Base, Offset,
5150                                         isInc, DAG);
5151   if (!isLegal)
5152     return false;
5153
5154   if (Ptr != Base) {
5155     // Swap base ptr and offset to catch more post-index load / store when
5156     // it's legal. In Thumb2 mode, offset must be an immediate.
5157     if (Ptr == Offset && Op->getOpcode() == ISD::ADD &&
5158         !Subtarget->isThumb2())
5159       std::swap(Base, Offset);
5160
5161     // Post-indexed load / store update the base pointer.
5162     if (Ptr != Base)
5163       return false;
5164   }
5165
5166   AM = isInc ? ISD::POST_INC : ISD::POST_DEC;
5167   return true;
5168 }
5169
5170 void ARMTargetLowering::computeMaskedBitsForTargetNode(const SDValue Op,
5171                                                        const APInt &Mask,
5172                                                        APInt &KnownZero,
5173                                                        APInt &KnownOne,
5174                                                        const SelectionDAG &DAG,
5175                                                        unsigned Depth) const {
5176   KnownZero = KnownOne = APInt(Mask.getBitWidth(), 0);
5177   switch (Op.getOpcode()) {
5178   default: break;
5179   case ARMISD::CMOV: {
5180     // Bits are known zero/one if known on the LHS and RHS.
5181     DAG.ComputeMaskedBits(Op.getOperand(0), Mask, KnownZero, KnownOne, Depth+1);
5182     if (KnownZero == 0 && KnownOne == 0) return;
5183
5184     APInt KnownZeroRHS, KnownOneRHS;
5185     DAG.ComputeMaskedBits(Op.getOperand(1), Mask,
5186                           KnownZeroRHS, KnownOneRHS, Depth+1);
5187     KnownZero &= KnownZeroRHS;
5188     KnownOne  &= KnownOneRHS;
5189     return;
5190   }
5191   }
5192 }
5193
5194 //===----------------------------------------------------------------------===//
5195 //                           ARM Inline Assembly Support
5196 //===----------------------------------------------------------------------===//
5197
5198 /// getConstraintType - Given a constraint letter, return the type of
5199 /// constraint it is for this target.
5200 ARMTargetLowering::ConstraintType
5201 ARMTargetLowering::getConstraintType(const std::string &Constraint) const {
5202   if (Constraint.size() == 1) {
5203     switch (Constraint[0]) {
5204     default:  break;
5205     case 'l': return C_RegisterClass;
5206     case 'w': return C_RegisterClass;
5207     }
5208   }
5209   return TargetLowering::getConstraintType(Constraint);
5210 }
5211
5212 std::pair<unsigned, const TargetRegisterClass*>
5213 ARMTargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
5214                                                 EVT VT) const {
5215   if (Constraint.size() == 1) {
5216     // GCC ARM Constraint Letters
5217     switch (Constraint[0]) {
5218     case 'l':
5219       if (Subtarget->isThumb())
5220         return std::make_pair(0U, ARM::tGPRRegisterClass);
5221       else
5222         return std::make_pair(0U, ARM::GPRRegisterClass);
5223     case 'r':
5224       return std::make_pair(0U, ARM::GPRRegisterClass);
5225     case 'w':
5226       if (VT == MVT::f32)
5227         return std::make_pair(0U, ARM::SPRRegisterClass);
5228       if (VT.getSizeInBits() == 64)
5229         return std::make_pair(0U, ARM::DPRRegisterClass);
5230       if (VT.getSizeInBits() == 128)
5231         return std::make_pair(0U, ARM::QPRRegisterClass);
5232       break;
5233     }
5234   }
5235   if (StringRef("{cc}").equals_lower(Constraint))
5236     return std::make_pair(unsigned(ARM::CPSR), ARM::CCRRegisterClass);
5237
5238   return TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
5239 }
5240
5241 std::vector<unsigned> ARMTargetLowering::
5242 getRegClassForInlineAsmConstraint(const std::string &Constraint,
5243                                   EVT VT) const {
5244   if (Constraint.size() != 1)
5245     return std::vector<unsigned>();
5246
5247   switch (Constraint[0]) {      // GCC ARM Constraint Letters
5248   default: break;
5249   case 'l':
5250     return make_vector<unsigned>(ARM::R0, ARM::R1, ARM::R2, ARM::R3,
5251                                  ARM::R4, ARM::R5, ARM::R6, ARM::R7,
5252                                  0);
5253   case 'r':
5254     return make_vector<unsigned>(ARM::R0, ARM::R1, ARM::R2, ARM::R3,
5255                                  ARM::R4, ARM::R5, ARM::R6, ARM::R7,
5256                                  ARM::R8, ARM::R9, ARM::R10, ARM::R11,
5257                                  ARM::R12, ARM::LR, 0);
5258   case 'w':
5259     if (VT == MVT::f32)
5260       return make_vector<unsigned>(ARM::S0, ARM::S1, ARM::S2, ARM::S3,
5261                                    ARM::S4, ARM::S5, ARM::S6, ARM::S7,
5262                                    ARM::S8, ARM::S9, ARM::S10, ARM::S11,
5263                                    ARM::S12,ARM::S13,ARM::S14,ARM::S15,
5264                                    ARM::S16,ARM::S17,ARM::S18,ARM::S19,
5265                                    ARM::S20,ARM::S21,ARM::S22,ARM::S23,
5266                                    ARM::S24,ARM::S25,ARM::S26,ARM::S27,
5267                                    ARM::S28,ARM::S29,ARM::S30,ARM::S31, 0);
5268     if (VT.getSizeInBits() == 64)
5269       return make_vector<unsigned>(ARM::D0, ARM::D1, ARM::D2, ARM::D3,
5270                                    ARM::D4, ARM::D5, ARM::D6, ARM::D7,
5271                                    ARM::D8, ARM::D9, ARM::D10,ARM::D11,
5272                                    ARM::D12,ARM::D13,ARM::D14,ARM::D15, 0);
5273     if (VT.getSizeInBits() == 128)
5274       return make_vector<unsigned>(ARM::Q0, ARM::Q1, ARM::Q2, ARM::Q3,
5275                                    ARM::Q4, ARM::Q5, ARM::Q6, ARM::Q7, 0);
5276       break;
5277   }
5278
5279   return std::vector<unsigned>();
5280 }
5281
5282 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
5283 /// vector.  If it is invalid, don't add anything to Ops.
5284 void ARMTargetLowering::LowerAsmOperandForConstraint(SDValue Op,
5285                                                      char Constraint,
5286                                                      std::vector<SDValue>&Ops,
5287                                                      SelectionDAG &DAG) const {
5288   SDValue Result(0, 0);
5289
5290   switch (Constraint) {
5291   default: break;
5292   case 'I': case 'J': case 'K': case 'L':
5293   case 'M': case 'N': case 'O':
5294     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op);
5295     if (!C)
5296       return;
5297
5298     int64_t CVal64 = C->getSExtValue();
5299     int CVal = (int) CVal64;
5300     // None of these constraints allow values larger than 32 bits.  Check
5301     // that the value fits in an int.
5302     if (CVal != CVal64)
5303       return;
5304
5305     switch (Constraint) {
5306       case 'I':
5307         if (Subtarget->isThumb1Only()) {
5308           // This must be a constant between 0 and 255, for ADD
5309           // immediates.
5310           if (CVal >= 0 && CVal <= 255)
5311             break;
5312         } else if (Subtarget->isThumb2()) {
5313           // A constant that can be used as an immediate value in a
5314           // data-processing instruction.
5315           if (ARM_AM::getT2SOImmVal(CVal) != -1)
5316             break;
5317         } else {
5318           // A constant that can be used as an immediate value in a
5319           // data-processing instruction.
5320           if (ARM_AM::getSOImmVal(CVal) != -1)
5321             break;
5322         }
5323         return;
5324
5325       case 'J':
5326         if (Subtarget->isThumb()) {  // FIXME thumb2
5327           // This must be a constant between -255 and -1, for negated ADD
5328           // immediates. This can be used in GCC with an "n" modifier that
5329           // prints the negated value, for use with SUB instructions. It is
5330           // not useful otherwise but is implemented for compatibility.
5331           if (CVal >= -255 && CVal <= -1)
5332             break;
5333         } else {
5334           // This must be a constant between -4095 and 4095. It is not clear
5335           // what this constraint is intended for. Implemented for
5336           // compatibility with GCC.
5337           if (CVal >= -4095 && CVal <= 4095)
5338             break;
5339         }
5340         return;
5341
5342       case 'K':
5343         if (Subtarget->isThumb1Only()) {
5344           // A 32-bit value where only one byte has a nonzero value. Exclude
5345           // zero to match GCC. This constraint is used by GCC internally for
5346           // constants that can be loaded with a move/shift combination.
5347           // It is not useful otherwise but is implemented for compatibility.
5348           if (CVal != 0 && ARM_AM::isThumbImmShiftedVal(CVal))
5349             break;
5350         } else if (Subtarget->isThumb2()) {
5351           // A constant whose bitwise inverse can be used as an immediate
5352           // value in a data-processing instruction. This can be used in GCC
5353           // with a "B" modifier that prints the inverted value, for use with
5354           // BIC and MVN instructions. It is not useful otherwise but is
5355           // implemented for compatibility.
5356           if (ARM_AM::getT2SOImmVal(~CVal) != -1)
5357             break;
5358         } else {
5359           // A constant whose bitwise inverse can be used as an immediate
5360           // value in a data-processing instruction. This can be used in GCC
5361           // with a "B" modifier that prints the inverted value, for use with
5362           // BIC and MVN instructions. It is not useful otherwise but is
5363           // implemented for compatibility.
5364           if (ARM_AM::getSOImmVal(~CVal) != -1)
5365             break;
5366         }
5367         return;
5368
5369       case 'L':
5370         if (Subtarget->isThumb1Only()) {
5371           // This must be a constant between -7 and 7,
5372           // for 3-operand ADD/SUB immediate instructions.
5373           if (CVal >= -7 && CVal < 7)
5374             break;
5375         } else if (Subtarget->isThumb2()) {
5376           // A constant whose negation can be used as an immediate value in a
5377           // data-processing instruction. This can be used in GCC with an "n"
5378           // modifier that prints the negated value, for use with SUB
5379           // instructions. It is not useful otherwise but is implemented for
5380           // compatibility.
5381           if (ARM_AM::getT2SOImmVal(-CVal) != -1)
5382             break;
5383         } else {
5384           // A constant whose negation can be used as an immediate value in a
5385           // data-processing instruction. This can be used in GCC with an "n"
5386           // modifier that prints the negated value, for use with SUB
5387           // instructions. It is not useful otherwise but is implemented for
5388           // compatibility.
5389           if (ARM_AM::getSOImmVal(-CVal) != -1)
5390             break;
5391         }
5392         return;
5393
5394       case 'M':
5395         if (Subtarget->isThumb()) { // FIXME thumb2
5396           // This must be a multiple of 4 between 0 and 1020, for
5397           // ADD sp + immediate.
5398           if ((CVal >= 0 && CVal <= 1020) && ((CVal & 3) == 0))
5399             break;
5400         } else {
5401           // A power of two or a constant between 0 and 32.  This is used in
5402           // GCC for the shift amount on shifted register operands, but it is
5403           // useful in general for any shift amounts.
5404           if ((CVal >= 0 && CVal <= 32) || ((CVal & (CVal - 1)) == 0))
5405             break;
5406         }
5407         return;
5408
5409       case 'N':
5410         if (Subtarget->isThumb()) {  // FIXME thumb2
5411           // This must be a constant between 0 and 31, for shift amounts.
5412           if (CVal >= 0 && CVal <= 31)
5413             break;
5414         }
5415         return;
5416
5417       case 'O':
5418         if (Subtarget->isThumb()) {  // FIXME thumb2
5419           // This must be a multiple of 4 between -508 and 508, for
5420           // ADD/SUB sp = sp + immediate.
5421           if ((CVal >= -508 && CVal <= 508) && ((CVal & 3) == 0))
5422             break;
5423         }
5424         return;
5425     }
5426     Result = DAG.getTargetConstant(CVal, Op.getValueType());
5427     break;
5428   }
5429
5430   if (Result.getNode()) {
5431     Ops.push_back(Result);
5432     return;
5433   }
5434   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, Ops, DAG);
5435 }
5436
5437 bool
5438 ARMTargetLowering::isOffsetFoldingLegal(const GlobalAddressSDNode *GA) const {
5439   // The ARM target isn't yet aware of offsets.
5440   return false;
5441 }
5442
5443 int ARM::getVFPf32Imm(const APFloat &FPImm) {
5444   APInt Imm = FPImm.bitcastToAPInt();
5445   uint32_t Sign = Imm.lshr(31).getZExtValue() & 1;
5446   int32_t Exp = (Imm.lshr(23).getSExtValue() & 0xff) - 127;  // -126 to 127
5447   int64_t Mantissa = Imm.getZExtValue() & 0x7fffff;  // 23 bits
5448
5449   // We can handle 4 bits of mantissa.
5450   // mantissa = (16+UInt(e:f:g:h))/16.
5451   if (Mantissa & 0x7ffff)
5452     return -1;
5453   Mantissa >>= 19;
5454   if ((Mantissa & 0xf) != Mantissa)
5455     return -1;
5456
5457   // We can handle 3 bits of exponent: exp == UInt(NOT(b):c:d)-3
5458   if (Exp < -3 || Exp > 4)
5459     return -1;
5460   Exp = ((Exp+3) & 0x7) ^ 4;
5461
5462   return ((int)Sign << 7) | (Exp << 4) | Mantissa;
5463 }
5464
5465 int ARM::getVFPf64Imm(const APFloat &FPImm) {
5466   APInt Imm = FPImm.bitcastToAPInt();
5467   uint64_t Sign = Imm.lshr(63).getZExtValue() & 1;
5468   int64_t Exp = (Imm.lshr(52).getSExtValue() & 0x7ff) - 1023;   // -1022 to 1023
5469   uint64_t Mantissa = Imm.getZExtValue() & 0xfffffffffffffLL;
5470
5471   // We can handle 4 bits of mantissa.
5472   // mantissa = (16+UInt(e:f:g:h))/16.
5473   if (Mantissa & 0xffffffffffffLL)
5474     return -1;
5475   Mantissa >>= 48;
5476   if ((Mantissa & 0xf) != Mantissa)
5477     return -1;
5478
5479   // We can handle 3 bits of exponent: exp == UInt(NOT(b):c:d)-3
5480   if (Exp < -3 || Exp > 4)
5481     return -1;
5482   Exp = ((Exp+3) & 0x7) ^ 4;
5483
5484   return ((int)Sign << 7) | (Exp << 4) | Mantissa;
5485 }
5486
5487 bool ARM::isBitFieldInvertedMask(unsigned v) {
5488   if (v == 0xffffffff)
5489     return 0;
5490   // there can be 1's on either or both "outsides", all the "inside"
5491   // bits must be 0's
5492   unsigned int lsb = 0, msb = 31;
5493   while (v & (1 << msb)) --msb;
5494   while (v & (1 << lsb)) ++lsb;
5495   for (unsigned int i = lsb; i <= msb; ++i) {
5496     if (v & (1 << i))
5497       return 0;
5498   }
5499   return 1;
5500 }
5501
5502 /// isFPImmLegal - Returns true if the target can instruction select the
5503 /// specified FP immediate natively. If false, the legalizer will
5504 /// materialize the FP immediate as a load from a constant pool.
5505 bool ARMTargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
5506   if (!Subtarget->hasVFP3())
5507     return false;
5508   if (VT == MVT::f32)
5509     return ARM::getVFPf32Imm(Imm) != -1;
5510   if (VT == MVT::f64)
5511     return ARM::getVFPf64Imm(Imm) != -1;
5512   return false;
5513 }