lib/Target/ARM/ARMISelLowering.cpp

   1 //===-- ARMISelLowering.cpp - ARM DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that ARM uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #define DEBUG_TYPE "arm-isel"
  16 #include "ARM.h"
  17 #include "ARMAddressingModes.h"
  18 #include "ARMConstantPoolValue.h"
  19 #include "ARMISelLowering.h"
  20 #include "ARMMachineFunctionInfo.h"
  21 #include "ARMPerfectShuffle.h"
  22 #include "ARMRegisterInfo.h"
  23 #include "ARMSubtarget.h"
  24 #include "ARMTargetMachine.h"
  25 #include "ARMTargetObjectFile.h"
  26 #include "llvm/CallingConv.h"
  27 #include "llvm/Constants.h"
  28 #include "llvm/Function.h"
  29 #include "llvm/GlobalValue.h"
  30 #include "llvm/Instruction.h"
  31 #include "llvm/Intrinsics.h"
  32 #include "llvm/Type.h"
  33 #include "llvm/CodeGen/CallingConvLower.h"
  34 #include "llvm/CodeGen/MachineBasicBlock.h"
  35 #include "llvm/CodeGen/MachineFrameInfo.h"
  36 #include "llvm/CodeGen/MachineFunction.h"
  37 #include "llvm/CodeGen/MachineInstrBuilder.h"
  38 #include "llvm/CodeGen/MachineRegisterInfo.h"
  39 #include "llvm/CodeGen/PseudoSourceValue.h"
  40 #include "llvm/CodeGen/SelectionDAG.h"
  41 #include "llvm/MC/MCSectionMachO.h"
  42 #include "llvm/Target/TargetOptions.h"
  43 #include "llvm/ADT/VectorExtras.h"
  44 #include "llvm/ADT/Statistic.h"
  45 #include "llvm/Support/CommandLine.h"
  46 #include "llvm/Support/ErrorHandling.h"
  47 #include "llvm/Support/MathExtras.h"
  48 #include "llvm/Support/raw_ostream.h"
  49 #include <sstream>
  50 using namespace llvm;
  51
  52 STATISTIC(NumTailCalls, "Number of tail calls");
  53
  54 // This option should go away when tail calls fully work.
  55 static cl::opt<bool>
  56 EnableARMTailCalls("arm-tail-calls", cl::Hidden,
  57   cl::desc("Generate tail calls (TEMPORARY OPTION)."),
  58   cl::init(true));
  59
  60 static cl::opt<bool>
  61 EnableARMLongCalls("arm-long-calls", cl::Hidden,
  62   cl::desc("Generate calls via indirect call instructions"),
  63   cl::init(false));
  64
  65 static cl::opt<bool>
  66 ARMInterworking("arm-interworking", cl::Hidden,
  67   cl::desc("Enable / disable ARM interworking (for debugging only)"),
  68   cl::init(true));
  69
  70 static cl::opt<bool>
  71 EnableARMCodePlacement("arm-code-placement", cl::Hidden,
  72   cl::desc("Enable code placement pass for ARM"),
  73   cl::init(false));
  74
  75 static bool CC_ARM_APCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
  76                                    CCValAssign::LocInfo &LocInfo,
  77                                    ISD::ArgFlagsTy &ArgFlags,
  78                                    CCState &State);
  79 static bool CC_ARM_AAPCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
  80                                     CCValAssign::LocInfo &LocInfo,
  81                                     ISD::ArgFlagsTy &ArgFlags,
  82                                     CCState &State);
  83 static bool RetCC_ARM_APCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
  84                                       CCValAssign::LocInfo &LocInfo,
  85                                       ISD::ArgFlagsTy &ArgFlags,
  86                                       CCState &State);
  87 static bool RetCC_ARM_AAPCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
  88                                        CCValAssign::LocInfo &LocInfo,
  89                                        ISD::ArgFlagsTy &ArgFlags,
  90                                        CCState &State);
  91
  92 void ARMTargetLowering::addTypeForNEON(EVT VT, EVT PromotedLdStVT,
  93                                        EVT PromotedBitwiseVT) {
  94   if (VT != PromotedLdStVT) {
  95     setOperationAction(ISD::LOAD, VT.getSimpleVT(), Promote);
  96     AddPromotedToType (ISD::LOAD, VT.getSimpleVT(),
  97                        PromotedLdStVT.getSimpleVT());
  98
  99     setOperationAction(ISD::STORE, VT.getSimpleVT(), Promote);
 100     AddPromotedToType (ISD::STORE, VT.getSimpleVT(),
 101                        PromotedLdStVT.getSimpleVT());
 102   }
 103
 104   EVT ElemTy = VT.getVectorElementType();
 105   if (ElemTy != MVT::i64 && ElemTy != MVT::f64)
 106     setOperationAction(ISD::VSETCC, VT.getSimpleVT(), Custom);
 107   if (ElemTy == MVT::i8 || ElemTy == MVT::i16)
 108     setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT.getSimpleVT(), Custom);
 109   if (ElemTy != MVT::i32) {
 110     setOperationAction(ISD::SINT_TO_FP, VT.getSimpleVT(), Expand);
 111     setOperationAction(ISD::UINT_TO_FP, VT.getSimpleVT(), Expand);
 112     setOperationAction(ISD::FP_TO_SINT, VT.getSimpleVT(), Expand);
 113     setOperationAction(ISD::FP_TO_UINT, VT.getSimpleVT(), Expand);
 114   }
 115   setOperationAction(ISD::BUILD_VECTOR, VT.getSimpleVT(), Custom);
 116   setOperationAction(ISD::VECTOR_SHUFFLE, VT.getSimpleVT(), Custom);
 117   setOperationAction(ISD::CONCAT_VECTORS, VT.getSimpleVT(), Legal);
 118   setOperationAction(ISD::EXTRACT_SUBVECTOR, VT.getSimpleVT(), Expand);
 119   setOperationAction(ISD::SELECT, VT.getSimpleVT(), Expand);
 120   setOperationAction(ISD::SELECT_CC, VT.getSimpleVT(), Expand);
 121   if (VT.isInteger()) {
 122     setOperationAction(ISD::SHL, VT.getSimpleVT(), Custom);
 123     setOperationAction(ISD::SRA, VT.getSimpleVT(), Custom);
 124     setOperationAction(ISD::SRL, VT.getSimpleVT(), Custom);
 125   }
 126
 127   // Promote all bit-wise operations.
 128   if (VT.isInteger() && VT != PromotedBitwiseVT) {
 129     setOperationAction(ISD::AND, VT.getSimpleVT(), Promote);
 130     AddPromotedToType (ISD::AND, VT.getSimpleVT(),
 131                        PromotedBitwiseVT.getSimpleVT());
 132     setOperationAction(ISD::OR,  VT.getSimpleVT(), Promote);
 133     AddPromotedToType (ISD::OR,  VT.getSimpleVT(),
 134                        PromotedBitwiseVT.getSimpleVT());
 135     setOperationAction(ISD::XOR, VT.getSimpleVT(), Promote);
 136     AddPromotedToType (ISD::XOR, VT.getSimpleVT(),
 137                        PromotedBitwiseVT.getSimpleVT());
 138   }
 139
 140   // Neon does not support vector divide/remainder operations.
 141   setOperationAction(ISD::SDIV, VT.getSimpleVT(), Expand);
 142   setOperationAction(ISD::UDIV, VT.getSimpleVT(), Expand);
 143   setOperationAction(ISD::FDIV, VT.getSimpleVT(), Expand);
 144   setOperationAction(ISD::SREM, VT.getSimpleVT(), Expand);
 145   setOperationAction(ISD::UREM, VT.getSimpleVT(), Expand);
 146   setOperationAction(ISD::FREM, VT.getSimpleVT(), Expand);
 147 }
 148
 149 void ARMTargetLowering::addDRTypeForNEON(EVT VT) {
 150   addRegisterClass(VT, ARM::DPRRegisterClass);
 151   addTypeForNEON(VT, MVT::f64, MVT::v2i32);
 152 }
 153
 154 void ARMTargetLowering::addQRTypeForNEON(EVT VT) {
 155   addRegisterClass(VT, ARM::QPRRegisterClass);
 156   addTypeForNEON(VT, MVT::v2f64, MVT::v4i32);
 157 }
 158
 159 static TargetLoweringObjectFile *createTLOF(TargetMachine &TM) {
 160   if (TM.getSubtarget<ARMSubtarget>().isTargetDarwin())
 161     return new TargetLoweringObjectFileMachO();
 162
 163   return new ARMElfTargetObjectFile();
 164 }
 165
 166 ARMTargetLowering::ARMTargetLowering(TargetMachine &TM)
 167     : TargetLowering(TM, createTLOF(TM)) {
 168   Subtarget = &TM.getSubtarget<ARMSubtarget>();
 169
 170   if (Subtarget->isTargetDarwin()) {
 171     // Uses VFP for Thumb libfuncs if available.
 172     if (Subtarget->isThumb() && Subtarget->hasVFP2()) {
 173       // Single-precision floating-point arithmetic.
 174       setLibcallName(RTLIB::ADD_F32, "__addsf3vfp");
 175       setLibcallName(RTLIB::SUB_F32, "__subsf3vfp");
 176       setLibcallName(RTLIB::MUL_F32, "__mulsf3vfp");
 177       setLibcallName(RTLIB::DIV_F32, "__divsf3vfp");
 178
 179       // Double-precision floating-point arithmetic.
 180       setLibcallName(RTLIB::ADD_F64, "__adddf3vfp");
 181       setLibcallName(RTLIB::SUB_F64, "__subdf3vfp");
 182       setLibcallName(RTLIB::MUL_F64, "__muldf3vfp");
 183       setLibcallName(RTLIB::DIV_F64, "__divdf3vfp");
 184
 185       // Single-precision comparisons.
 186       setLibcallName(RTLIB::OEQ_F32, "__eqsf2vfp");
 187       setLibcallName(RTLIB::UNE_F32, "__nesf2vfp");
 188       setLibcallName(RTLIB::OLT_F32, "__ltsf2vfp");
 189       setLibcallName(RTLIB::OLE_F32, "__lesf2vfp");
 190       setLibcallName(RTLIB::OGE_F32, "__gesf2vfp");
 191       setLibcallName(RTLIB::OGT_F32, "__gtsf2vfp");
 192       setLibcallName(RTLIB::UO_F32,  "__unordsf2vfp");
 193       setLibcallName(RTLIB::O_F32,   "__unordsf2vfp");
 194
 195       setCmpLibcallCC(RTLIB::OEQ_F32, ISD::SETNE);
 196       setCmpLibcallCC(RTLIB::UNE_F32, ISD::SETNE);
 197       setCmpLibcallCC(RTLIB::OLT_F32, ISD::SETNE);
 198       setCmpLibcallCC(RTLIB::OLE_F32, ISD::SETNE);
 199       setCmpLibcallCC(RTLIB::OGE_F32, ISD::SETNE);
 200       setCmpLibcallCC(RTLIB::OGT_F32, ISD::SETNE);
 201       setCmpLibcallCC(RTLIB::UO_F32,  ISD::SETNE);
 202       setCmpLibcallCC(RTLIB::O_F32,   ISD::SETEQ);
 203
 204       // Double-precision comparisons.
 205       setLibcallName(RTLIB::OEQ_F64, "__eqdf2vfp");
 206       setLibcallName(RTLIB::UNE_F64, "__nedf2vfp");
 207       setLibcallName(RTLIB::OLT_F64, "__ltdf2vfp");
 208       setLibcallName(RTLIB::OLE_F64, "__ledf2vfp");
 209       setLibcallName(RTLIB::OGE_F64, "__gedf2vfp");
 210       setLibcallName(RTLIB::OGT_F64, "__gtdf2vfp");
 211       setLibcallName(RTLIB::UO_F64,  "__unorddf2vfp");
 212       setLibcallName(RTLIB::O_F64,   "__unorddf2vfp");
 213
 214       setCmpLibcallCC(RTLIB::OEQ_F64, ISD::SETNE);
 215       setCmpLibcallCC(RTLIB::UNE_F64, ISD::SETNE);
 216       setCmpLibcallCC(RTLIB::OLT_F64, ISD::SETNE);
 217       setCmpLibcallCC(RTLIB::OLE_F64, ISD::SETNE);
 218       setCmpLibcallCC(RTLIB::OGE_F64, ISD::SETNE);
 219       setCmpLibcallCC(RTLIB::OGT_F64, ISD::SETNE);
 220       setCmpLibcallCC(RTLIB::UO_F64,  ISD::SETNE);
 221       setCmpLibcallCC(RTLIB::O_F64,   ISD::SETEQ);
 222
 223       // Floating-point to integer conversions.
 224       // i64 conversions are done via library routines even when generating VFP
 225       // instructions, so use the same ones.
 226       setLibcallName(RTLIB::FPTOSINT_F64_I32, "__fixdfsivfp");
 227       setLibcallName(RTLIB::FPTOUINT_F64_I32, "__fixunsdfsivfp");
 228       setLibcallName(RTLIB::FPTOSINT_F32_I32, "__fixsfsivfp");
 229       setLibcallName(RTLIB::FPTOUINT_F32_I32, "__fixunssfsivfp");
 230
 231       // Conversions between floating types.
 232       setLibcallName(RTLIB::FPROUND_F64_F32, "__truncdfsf2vfp");
 233       setLibcallName(RTLIB::FPEXT_F32_F64,   "__extendsfdf2vfp");
 234
 235       // Integer to floating-point conversions.
 236       // i64 conversions are done via library routines even when generating VFP
 237       // instructions, so use the same ones.
 238       // FIXME: There appears to be some naming inconsistency in ARM libgcc:
 239       // e.g., __floatunsidf vs. __floatunssidfvfp.
 240       setLibcallName(RTLIB::SINTTOFP_I32_F64, "__floatsidfvfp");
 241       setLibcallName(RTLIB::UINTTOFP_I32_F64, "__floatunssidfvfp");
 242       setLibcallName(RTLIB::SINTTOFP_I32_F32, "__floatsisfvfp");
 243       setLibcallName(RTLIB::UINTTOFP_I32_F32, "__floatunssisfvfp");
 244     }
 245   }
 246
 247   // These libcalls are not available in 32-bit.
 248   setLibcallName(RTLIB::SHL_I128, 0);
 249   setLibcallName(RTLIB::SRL_I128, 0);
 250   setLibcallName(RTLIB::SRA_I128, 0);
 251
 252   // Libcalls should use the AAPCS base standard ABI, even if hard float
 253   // is in effect, as per the ARM RTABI specification, section 4.1.2.
 254   if (Subtarget->isAAPCS_ABI()) {
 255     for (int i = 0; i < RTLIB::UNKNOWN_LIBCALL; ++i) {
 256       setLibcallCallingConv(static_cast<RTLIB::Libcall>(i),
 257                             CallingConv::ARM_AAPCS);
 258     }
 259   }
 260
 261   if (Subtarget->isThumb1Only())
 262     addRegisterClass(MVT::i32, ARM::tGPRRegisterClass);
 263   else
 264     addRegisterClass(MVT::i32, ARM::GPRRegisterClass);
 265   if (!UseSoftFloat && Subtarget->hasVFP2() && !Subtarget->isThumb1Only()) {
 266     addRegisterClass(MVT::f32, ARM::SPRRegisterClass);
 267     addRegisterClass(MVT::f64, ARM::DPRRegisterClass);
 268
 269     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 270   }
 271
 272   if (Subtarget->hasNEON()) {
 273     addDRTypeForNEON(MVT::v2f32);
 274     addDRTypeForNEON(MVT::v8i8);
 275     addDRTypeForNEON(MVT::v4i16);
 276     addDRTypeForNEON(MVT::v2i32);
 277     addDRTypeForNEON(MVT::v1i64);
 278
 279     addQRTypeForNEON(MVT::v4f32);
 280     addQRTypeForNEON(MVT::v2f64);
 281     addQRTypeForNEON(MVT::v16i8);
 282     addQRTypeForNEON(MVT::v8i16);
 283     addQRTypeForNEON(MVT::v4i32);
 284     addQRTypeForNEON(MVT::v2i64);
 285
 286     // v2f64 is legal so that QR subregs can be extracted as f64 elements, but
 287     // neither Neon nor VFP support any arithmetic operations on it.
 288     setOperationAction(ISD::FADD, MVT::v2f64, Expand);
 289     setOperationAction(ISD::FSUB, MVT::v2f64, Expand);
 290     setOperationAction(ISD::FMUL, MVT::v2f64, Expand);
 291     setOperationAction(ISD::FDIV, MVT::v2f64, Expand);
 292     setOperationAction(ISD::FREM, MVT::v2f64, Expand);
 293     setOperationAction(ISD::FCOPYSIGN, MVT::v2f64, Expand);
 294     setOperationAction(ISD::VSETCC, MVT::v2f64, Expand);
 295     setOperationAction(ISD::FNEG, MVT::v2f64, Expand);
 296     setOperationAction(ISD::FABS, MVT::v2f64, Expand);
 297     setOperationAction(ISD::FSQRT, MVT::v2f64, Expand);
 298     setOperationAction(ISD::FSIN, MVT::v2f64, Expand);
 299     setOperationAction(ISD::FCOS, MVT::v2f64, Expand);
 300     setOperationAction(ISD::FPOWI, MVT::v2f64, Expand);
 301     setOperationAction(ISD::FPOW, MVT::v2f64, Expand);
 302     setOperationAction(ISD::FLOG, MVT::v2f64, Expand);
 303     setOperationAction(ISD::FLOG2, MVT::v2f64, Expand);
 304     setOperationAction(ISD::FLOG10, MVT::v2f64, Expand);
 305     setOperationAction(ISD::FEXP, MVT::v2f64, Expand);
 306     setOperationAction(ISD::FEXP2, MVT::v2f64, Expand);
 307     setOperationAction(ISD::FCEIL, MVT::v2f64, Expand);
 308     setOperationAction(ISD::FTRUNC, MVT::v2f64, Expand);
 309     setOperationAction(ISD::FRINT, MVT::v2f64, Expand);
 310     setOperationAction(ISD::FNEARBYINT, MVT::v2f64, Expand);
 311     setOperationAction(ISD::FFLOOR, MVT::v2f64, Expand);
 312
 313     // Neon does not support some operations on v1i64 and v2i64 types.
 314     setOperationAction(ISD::MUL, MVT::v1i64, Expand);
 315     setOperationAction(ISD::MUL, MVT::v2i64, Expand);
 316     setOperationAction(ISD::VSETCC, MVT::v1i64, Expand);
 317     setOperationAction(ISD::VSETCC, MVT::v2i64, Expand);
 318
 319     setTargetDAGCombine(ISD::INTRINSIC_WO_CHAIN);
 320     setTargetDAGCombine(ISD::SHL);
 321     setTargetDAGCombine(ISD::SRL);
 322     setTargetDAGCombine(ISD::SRA);
 323     setTargetDAGCombine(ISD::SIGN_EXTEND);
 324     setTargetDAGCombine(ISD::ZERO_EXTEND);
 325     setTargetDAGCombine(ISD::ANY_EXTEND);
 326     setTargetDAGCombine(ISD::SELECT_CC);
 327   }
 328
 329   computeRegisterProperties();
 330
 331   // ARM does not have f32 extending load.
 332   setLoadExtAction(ISD::EXTLOAD, MVT::f32, Expand);
 333
 334   // ARM does not have i1 sign extending load.
 335   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Promote);
 336
 337   // ARM supports all 4 flavors of integer indexed load / store.
 338   if (!Subtarget->isThumb1Only()) {
 339     for (unsigned im = (unsigned)ISD::PRE_INC;
 340          im != (unsigned)ISD::LAST_INDEXED_MODE; ++im) {
 341       setIndexedLoadAction(im,  MVT::i1,  Legal);
 342       setIndexedLoadAction(im,  MVT::i8,  Legal);
 343       setIndexedLoadAction(im,  MVT::i16, Legal);
 344       setIndexedLoadAction(im,  MVT::i32, Legal);
 345       setIndexedStoreAction(im, MVT::i1,  Legal);
 346       setIndexedStoreAction(im, MVT::i8,  Legal);
 347       setIndexedStoreAction(im, MVT::i16, Legal);
 348       setIndexedStoreAction(im, MVT::i32, Legal);
 349     }
 350   }
 351
 352   // i64 operation support.
 353   if (Subtarget->isThumb1Only()) {
 354     setOperationAction(ISD::MUL,     MVT::i64, Expand);
 355     setOperationAction(ISD::MULHU,   MVT::i32, Expand);
 356     setOperationAction(ISD::MULHS,   MVT::i32, Expand);
 357     setOperationAction(ISD::UMUL_LOHI, MVT::i32, Expand);
 358     setOperationAction(ISD::SMUL_LOHI, MVT::i32, Expand);
 359   } else {
 360     setOperationAction(ISD::MUL,     MVT::i64, Expand);
 361     setOperationAction(ISD::MULHU,   MVT::i32, Expand);
 362     if (!Subtarget->hasV6Ops())
 363       setOperationAction(ISD::MULHS, MVT::i32, Expand);
 364   }
 365   setOperationAction(ISD::SHL_PARTS, MVT::i32, Custom);
 366   setOperationAction(ISD::SRA_PARTS, MVT::i32, Custom);
 367   setOperationAction(ISD::SRL_PARTS, MVT::i32, Custom);
 368   setOperationAction(ISD::SRL,       MVT::i64, Custom);
 369   setOperationAction(ISD::SRA,       MVT::i64, Custom);
 370
 371   // ARM does not have ROTL.
 372   setOperationAction(ISD::ROTL,  MVT::i32, Expand);
 373   setOperationAction(ISD::CTTZ,  MVT::i32, Custom);
 374   setOperationAction(ISD::CTPOP, MVT::i32, Expand);
 375   if (!Subtarget->hasV5TOps() || Subtarget->isThumb1Only())
 376     setOperationAction(ISD::CTLZ, MVT::i32, Expand);
 377
 378   // Only ARMv6 has BSWAP.
 379   if (!Subtarget->hasV6Ops())
 380     setOperationAction(ISD::BSWAP, MVT::i32, Expand);
 381
 382   // These are expanded into libcalls.
 383   if (!Subtarget->hasDivide()) {
 384     // v7M has a hardware divider
 385     setOperationAction(ISD::SDIV,  MVT::i32, Expand);
 386     setOperationAction(ISD::UDIV,  MVT::i32, Expand);
 387   }
 388   setOperationAction(ISD::SREM,  MVT::i32, Expand);
 389   setOperationAction(ISD::UREM,  MVT::i32, Expand);
 390   setOperationAction(ISD::SDIVREM, MVT::i32, Expand);
 391   setOperationAction(ISD::UDIVREM, MVT::i32, Expand);
 392
 393   setOperationAction(ISD::GlobalAddress, MVT::i32,   Custom);
 394   setOperationAction(ISD::ConstantPool,  MVT::i32,   Custom);
 395   setOperationAction(ISD::GLOBAL_OFFSET_TABLE, MVT::i32, Custom);
 396   setOperationAction(ISD::GlobalTLSAddress, MVT::i32, Custom);
 397   setOperationAction(ISD::BlockAddress, MVT::i32, Custom);
 398
 399   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 400
 401   // Use the default implementation.
 402   setOperationAction(ISD::VASTART,            MVT::Other, Custom);
 403   setOperationAction(ISD::VAARG,              MVT::Other, Expand);
 404   setOperationAction(ISD::VACOPY,             MVT::Other, Expand);
 405   setOperationAction(ISD::VAEND,              MVT::Other, Expand);
 406   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
 407   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
 408   setOperationAction(ISD::EHSELECTION,        MVT::i32,   Expand);
 409   // FIXME: Shouldn't need this, since no register is used, but the legalizer
 410   // doesn't yet know how to not do that for SjLj.
 411   setExceptionSelectorRegister(ARM::R0);
 412   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Expand);
 413   // Handle atomics directly for ARMv[67] (except for Thumb1), otherwise
 414   // use the default expansion.
 415   bool canHandleAtomics =
 416     (Subtarget->hasV7Ops() ||
 417       (Subtarget->hasV6Ops() && !Subtarget->isThumb1Only()));
 418   if (canHandleAtomics) {
 419     // membarrier needs custom lowering; the rest are legal and handled
 420     // normally.
 421     setOperationAction(ISD::MEMBARRIER, MVT::Other, Custom);
 422   } else {
 423     // Set them all for expansion, which will force libcalls.
 424     setOperationAction(ISD::MEMBARRIER, MVT::Other, Expand);
 425     setOperationAction(ISD::ATOMIC_CMP_SWAP,  MVT::i8,  Expand);
 426     setOperationAction(ISD::ATOMIC_CMP_SWAP,  MVT::i16, Expand);
 427     setOperationAction(ISD::ATOMIC_CMP_SWAP,  MVT::i32, Expand);
 428     setOperationAction(ISD::ATOMIC_SWAP,      MVT::i8,  Expand);
 429     setOperationAction(ISD::ATOMIC_SWAP,      MVT::i16, Expand);
 430     setOperationAction(ISD::ATOMIC_SWAP,      MVT::i32, Expand);
 431     setOperationAction(ISD::ATOMIC_LOAD_ADD,  MVT::i8,  Expand);
 432     setOperationAction(ISD::ATOMIC_LOAD_ADD,  MVT::i16, Expand);
 433     setOperationAction(ISD::ATOMIC_LOAD_ADD,  MVT::i32, Expand);
 434     setOperationAction(ISD::ATOMIC_LOAD_SUB,  MVT::i8,  Expand);
 435     setOperationAction(ISD::ATOMIC_LOAD_SUB,  MVT::i16, Expand);
 436     setOperationAction(ISD::ATOMIC_LOAD_SUB,  MVT::i32, Expand);
 437     setOperationAction(ISD::ATOMIC_LOAD_AND,  MVT::i8,  Expand);
 438     setOperationAction(ISD::ATOMIC_LOAD_AND,  MVT::i16, Expand);
 439     setOperationAction(ISD::ATOMIC_LOAD_AND,  MVT::i32, Expand);
 440     setOperationAction(ISD::ATOMIC_LOAD_OR,   MVT::i8,  Expand);
 441     setOperationAction(ISD::ATOMIC_LOAD_OR,   MVT::i16, Expand);
 442     setOperationAction(ISD::ATOMIC_LOAD_OR,   MVT::i32, Expand);
 443     setOperationAction(ISD::ATOMIC_LOAD_XOR,  MVT::i8,  Expand);
 444     setOperationAction(ISD::ATOMIC_LOAD_XOR,  MVT::i16, Expand);
 445     setOperationAction(ISD::ATOMIC_LOAD_XOR,  MVT::i32, Expand);
 446     setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i8,  Expand);
 447     setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i16, Expand);
 448     setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i32, Expand);
 449     // Since the libcalls include locking, fold in the fences
 450     setShouldFoldAtomicFences(true);
 451   }
 452   // 64-bit versions are always libcalls (for now)
 453   setOperationAction(ISD::ATOMIC_CMP_SWAP,  MVT::i64, Expand);
 454   setOperationAction(ISD::ATOMIC_SWAP,      MVT::i64, Expand);
 455   setOperationAction(ISD::ATOMIC_LOAD_ADD,  MVT::i64, Expand);
 456   setOperationAction(ISD::ATOMIC_LOAD_SUB,  MVT::i64, Expand);
 457   setOperationAction(ISD::ATOMIC_LOAD_AND,  MVT::i64, Expand);
 458   setOperationAction(ISD::ATOMIC_LOAD_OR,   MVT::i64, Expand);
 459   setOperationAction(ISD::ATOMIC_LOAD_XOR,  MVT::i64, Expand);
 460   setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i64, Expand);
 461
 462   // Requires SXTB/SXTH, available on v6 and up in both ARM and Thumb modes.
 463   if (!Subtarget->hasV6Ops()) {
 464     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16, Expand);
 465     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8,  Expand);
 466   }
 467   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1, Expand);
 468
 469   if (!UseSoftFloat && Subtarget->hasVFP2() && !Subtarget->isThumb1Only())
 470     // Turn f64->i64 into VMOVRRD, i64 -> f64 to VMOVDRR
 471     // iff target supports vfp2.
 472     setOperationAction(ISD::BIT_CONVERT, MVT::i64, Custom);
 473
 474   // We want to custom lower some of our intrinsics.
 475   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 476   if (Subtarget->isTargetDarwin()) {
 477     setOperationAction(ISD::EH_SJLJ_SETJMP, MVT::i32, Custom);
 478     setOperationAction(ISD::EH_SJLJ_LONGJMP, MVT::Other, Custom);
 479   }
 480
 481   setOperationAction(ISD::SETCC,     MVT::i32, Expand);
 482   setOperationAction(ISD::SETCC,     MVT::f32, Expand);
 483   setOperationAction(ISD::SETCC,     MVT::f64, Expand);
 484   setOperationAction(ISD::SELECT,    MVT::i32, Expand);
 485   setOperationAction(ISD::SELECT,    MVT::f32, Expand);
 486   setOperationAction(ISD::SELECT,    MVT::f64, Expand);
 487   setOperationAction(ISD::SELECT_CC, MVT::i32, Custom);
 488   setOperationAction(ISD::SELECT_CC, MVT::f32, Custom);
 489   setOperationAction(ISD::SELECT_CC, MVT::f64, Custom);
 490
 491   setOperationAction(ISD::BRCOND,    MVT::Other, Expand);
 492   setOperationAction(ISD::BR_CC,     MVT::i32,   Custom);
 493   setOperationAction(ISD::BR_CC,     MVT::f32,   Custom);
 494   setOperationAction(ISD::BR_CC,     MVT::f64,   Custom);
 495   setOperationAction(ISD::BR_JT,     MVT::Other, Custom);
 496
 497   // We don't support sin/cos/fmod/copysign/pow
 498   setOperationAction(ISD::FSIN,      MVT::f64, Expand);
 499   setOperationAction(ISD::FSIN,      MVT::f32, Expand);
 500   setOperationAction(ISD::FCOS,      MVT::f32, Expand);
 501   setOperationAction(ISD::FCOS,      MVT::f64, Expand);
 502   setOperationAction(ISD::FREM,      MVT::f64, Expand);
 503   setOperationAction(ISD::FREM,      MVT::f32, Expand);
 504   if (!UseSoftFloat && Subtarget->hasVFP2() && !Subtarget->isThumb1Only()) {
 505     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 506     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 507   }
 508   setOperationAction(ISD::FPOW,      MVT::f64, Expand);
 509   setOperationAction(ISD::FPOW,      MVT::f32, Expand);
 510
 511   // Various VFP goodness
 512   if (!UseSoftFloat && !Subtarget->isThumb1Only()) {
 513     // int <-> fp are custom expanded into bit_convert + ARMISD ops.
 514     if (Subtarget->hasVFP2()) {
 515       setOperationAction(ISD::SINT_TO_FP, MVT::i32, Custom);
 516       setOperationAction(ISD::UINT_TO_FP, MVT::i32, Custom);
 517       setOperationAction(ISD::FP_TO_UINT, MVT::i32, Custom);
 518       setOperationAction(ISD::FP_TO_SINT, MVT::i32, Custom);
 519     }
 520     // Special handling for half-precision FP.
 521     if (!Subtarget->hasFP16()) {
 522       setOperationAction(ISD::FP16_TO_FP32, MVT::f32, Expand);
 523       setOperationAction(ISD::FP32_TO_FP16, MVT::i32, Expand);
 524     }
 525   }
 526
 527   // We have target-specific dag combine patterns for the following nodes:
 528   // ARMISD::VMOVRRD  - No need to call setTargetDAGCombine
 529   setTargetDAGCombine(ISD::ADD);
 530   setTargetDAGCombine(ISD::SUB);
 531   setTargetDAGCombine(ISD::MUL);
 532
 533   if (Subtarget->hasV6T2Ops())
 534     setTargetDAGCombine(ISD::OR);
 535
 536   setStackPointerRegisterToSaveRestore(ARM::SP);
 537
 538   if (UseSoftFloat || Subtarget->isThumb1Only() || !Subtarget->hasVFP2())
 539     setSchedulingPreference(Sched::RegPressure);
 540   else
 541     setSchedulingPreference(Sched::Hybrid);
 542
 543   maxStoresPerMemcpy = 1;   //// temporary - rewrite interface to use type
 544
 545   // On ARM arguments smaller than 4 bytes are extended, so all arguments
 546   // are at least 4 bytes aligned.
 547   setMinStackArgumentAlignment(4);
 548
 549   if (EnableARMCodePlacement)
 550     benefitFromCodePlacementOpt = true;
 551 }
 552
 553 std::pair<const TargetRegisterClass*, uint8_t>
 554 ARMTargetLowering::findRepresentativeClass(EVT VT) const{
 555   const TargetRegisterClass *RRC = 0;
 556   uint8_t Cost = 1;
 557   switch (VT.getSimpleVT().SimpleTy) {
 558   default:
 559     return TargetLowering::findRepresentativeClass(VT);
 560   // Use SPR as representative register class for all floating point
 561   // and vector types.
 562   case MVT::f32:
 563     RRC = ARM::SPRRegisterClass;
 564     break;
 565   case MVT::f64: case MVT::v8i8: case MVT::v4i16:
 566   case MVT::v2i32: case MVT::v1i64: case MVT::v2f32:
 567     RRC = ARM::SPRRegisterClass;
 568     Cost = 2;
 569     break;
 570   case MVT::v16i8: case MVT::v8i16: case MVT::v4i32: case MVT::v2i64:
 571   case MVT::v4f32: case MVT::v2f64:
 572     RRC = ARM::SPRRegisterClass;
 573     Cost = 4;
 574     break;
 575   case MVT::v4i64:
 576     RRC = ARM::SPRRegisterClass;
 577     Cost = 8;
 578     break;
 579   case MVT::v8i64:
 580     RRC = ARM::SPRRegisterClass;
 581     Cost = 16;
 582     break;
 583   }
 584   return std::make_pair(RRC, Cost);
 585 }
 586
 587 const char *ARMTargetLowering::getTargetNodeName(unsigned Opcode) const {
 588   switch (Opcode) {
 589   default: return 0;
 590   case ARMISD::Wrapper:       return "ARMISD::Wrapper";
 591   case ARMISD::WrapperJT:     return "ARMISD::WrapperJT";
 592   case ARMISD::CALL:          return "ARMISD::CALL";
 593   case ARMISD::CALL_PRED:     return "ARMISD::CALL_PRED";
 594   case ARMISD::CALL_NOLINK:   return "ARMISD::CALL_NOLINK";
 595   case ARMISD::tCALL:         return "ARMISD::tCALL";
 596   case ARMISD::BRCOND:        return "ARMISD::BRCOND";
 597   case ARMISD::BR_JT:         return "ARMISD::BR_JT";
 598   case ARMISD::BR2_JT:        return "ARMISD::BR2_JT";
 599   case ARMISD::RET_FLAG:      return "ARMISD::RET_FLAG";
 600   case ARMISD::PIC_ADD:       return "ARMISD::PIC_ADD";
 601   case ARMISD::CMP:           return "ARMISD::CMP";
 602   case ARMISD::CMPZ:          return "ARMISD::CMPZ";
 603   case ARMISD::CMPFP:         return "ARMISD::CMPFP";
 604   case ARMISD::CMPFPw0:       return "ARMISD::CMPFPw0";
 605   case ARMISD::BCC_i64:       return "ARMISD::BCC_i64";
 606   case ARMISD::FMSTAT:        return "ARMISD::FMSTAT";
 607   case ARMISD::CMOV:          return "ARMISD::CMOV";
 608   case ARMISD::CNEG:          return "ARMISD::CNEG";
 609
 610   case ARMISD::RBIT:          return "ARMISD::RBIT";
 611
 612   case ARMISD::FTOSI:         return "ARMISD::FTOSI";
 613   case ARMISD::FTOUI:         return "ARMISD::FTOUI";
 614   case ARMISD::SITOF:         return "ARMISD::SITOF";
 615   case ARMISD::UITOF:         return "ARMISD::UITOF";
 616
 617   case ARMISD::SRL_FLAG:      return "ARMISD::SRL_FLAG";
 618   case ARMISD::SRA_FLAG:      return "ARMISD::SRA_FLAG";
 619   case ARMISD::RRX:           return "ARMISD::RRX";
 620
 621   case ARMISD::VMOVRRD:         return "ARMISD::VMOVRRD";
 622   case ARMISD::VMOVDRR:         return "ARMISD::VMOVDRR";
 623
 624   case ARMISD::EH_SJLJ_SETJMP: return "ARMISD::EH_SJLJ_SETJMP";
 625   case ARMISD::EH_SJLJ_LONGJMP:return "ARMISD::EH_SJLJ_LONGJMP";
 626
 627   case ARMISD::TC_RETURN:     return "ARMISD::TC_RETURN";
 628
 629   case ARMISD::THREAD_POINTER:return "ARMISD::THREAD_POINTER";
 630
 631   case ARMISD::DYN_ALLOC:     return "ARMISD::DYN_ALLOC";
 632
 633   case ARMISD::MEMBARRIER:    return "ARMISD::MEMBARRIER";
 634   case ARMISD::SYNCBARRIER:   return "ARMISD::SYNCBARRIER";
 635
 636   case ARMISD::VCEQ:          return "ARMISD::VCEQ";
 637   case ARMISD::VCGE:          return "ARMISD::VCGE";
 638   case ARMISD::VCGEU:         return "ARMISD::VCGEU";
 639   case ARMISD::VCGT:          return "ARMISD::VCGT";
 640   case ARMISD::VCGTU:         return "ARMISD::VCGTU";
 641   case ARMISD::VTST:          return "ARMISD::VTST";
 642
 643   case ARMISD::VSHL:          return "ARMISD::VSHL";
 644   case ARMISD::VSHRs:         return "ARMISD::VSHRs";
 645   case ARMISD::VSHRu:         return "ARMISD::VSHRu";
 646   case ARMISD::VSHLLs:        return "ARMISD::VSHLLs";
 647   case ARMISD::VSHLLu:        return "ARMISD::VSHLLu";
 648   case ARMISD::VSHLLi:        return "ARMISD::VSHLLi";
 649   case ARMISD::VSHRN:         return "ARMISD::VSHRN";
 650   case ARMISD::VRSHRs:        return "ARMISD::VRSHRs";
 651   case ARMISD::VRSHRu:        return "ARMISD::VRSHRu";
 652   case ARMISD::VRSHRN:        return "ARMISD::VRSHRN";
 653   case ARMISD::VQSHLs:        return "ARMISD::VQSHLs";
 654   case ARMISD::VQSHLu:        return "ARMISD::VQSHLu";
 655   case ARMISD::VQSHLsu:       return "ARMISD::VQSHLsu";
 656   case ARMISD::VQSHRNs:       return "ARMISD::VQSHRNs";
 657   case ARMISD::VQSHRNu:       return "ARMISD::VQSHRNu";
 658   case ARMISD::VQSHRNsu:      return "ARMISD::VQSHRNsu";
 659   case ARMISD::VQRSHRNs:      return "ARMISD::VQRSHRNs";
 660   case ARMISD::VQRSHRNu:      return "ARMISD::VQRSHRNu";
 661   case ARMISD::VQRSHRNsu:     return "ARMISD::VQRSHRNsu";
 662   case ARMISD::VGETLANEu:     return "ARMISD::VGETLANEu";
 663   case ARMISD::VGETLANEs:     return "ARMISD::VGETLANEs";
 664   case ARMISD::VMOVIMM:       return "ARMISD::VMOVIMM";
 665   case ARMISD::VMVNIMM:       return "ARMISD::VMVNIMM";
 666   case ARMISD::VDUP:          return "ARMISD::VDUP";
 667   case ARMISD::VDUPLANE:      return "ARMISD::VDUPLANE";
 668   case ARMISD::VEXT:          return "ARMISD::VEXT";
 669   case ARMISD::VREV64:        return "ARMISD::VREV64";
 670   case ARMISD::VREV32:        return "ARMISD::VREV32";
 671   case ARMISD::VREV16:        return "ARMISD::VREV16";
 672   case ARMISD::VZIP:          return "ARMISD::VZIP";
 673   case ARMISD::VUZP:          return "ARMISD::VUZP";
 674   case ARMISD::VTRN:          return "ARMISD::VTRN";
 675   case ARMISD::BUILD_VECTOR:  return "ARMISD::BUILD_VECTOR";
 676   case ARMISD::FMAX:          return "ARMISD::FMAX";
 677   case ARMISD::FMIN:          return "ARMISD::FMIN";
 678   case ARMISD::BFI:           return "ARMISD::BFI";
 679   }
 680 }
 681
 682 /// getRegClassFor - Return the register class that should be used for the
 683 /// specified value type.
 684 TargetRegisterClass *ARMTargetLowering::getRegClassFor(EVT VT) const {
 685   // Map v4i64 to QQ registers but do not make the type legal. Similarly map
 686   // v8i64 to QQQQ registers. v4i64 and v8i64 are only used for REG_SEQUENCE to
 687   // load / store 4 to 8 consecutive D registers.
 688   if (Subtarget->hasNEON()) {
 689     if (VT == MVT::v4i64)
 690       return ARM::QQPRRegisterClass;
 691     else if (VT == MVT::v8i64)
 692       return ARM::QQQQPRRegisterClass;
 693   }
 694   return TargetLowering::getRegClassFor(VT);
 695 }
 696
 697 /// getFunctionAlignment - Return the Log2 alignment of this function.
 698 unsigned ARMTargetLowering::getFunctionAlignment(const Function *F) const {
 699   return getTargetMachine().getSubtarget<ARMSubtarget>().isThumb() ? 1 : 2;
 700 }
 701
 702 Sched::Preference ARMTargetLowering::getSchedulingPreference(SDNode *N) const {
 703   unsigned NumVals = N->getNumValues();
 704   if (!NumVals)
 705     return Sched::RegPressure;
 706
 707   for (unsigned i = 0; i != NumVals; ++i) {
 708     EVT VT = N->getValueType(i);
 709     if (VT.isFloatingPoint() || VT.isVector())
 710       return Sched::Latency;
 711   }
 712
 713   if (!N->isMachineOpcode())
 714     return Sched::RegPressure;
 715
 716   // Load are scheduled for latency even if there instruction itinerary
 717   // is not available.
 718   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
 719   const TargetInstrDesc &TID = TII->get(N->getMachineOpcode());
 720   if (TID.mayLoad())
 721     return Sched::Latency;
 722
 723   const InstrItineraryData &Itins = getTargetMachine().getInstrItineraryData();
 724   if (!Itins.isEmpty() && Itins.getStageLatency(TID.getSchedClass()) > 2)
 725     return Sched::Latency;
 726   return Sched::RegPressure;
 727 }
 728
 729 //===----------------------------------------------------------------------===//
 730 // Lowering Code
 731 //===----------------------------------------------------------------------===//
 732
 733 /// IntCCToARMCC - Convert a DAG integer condition code to an ARM CC
 734 static ARMCC::CondCodes IntCCToARMCC(ISD::CondCode CC) {
 735   switch (CC) {
 736   default: llvm_unreachable("Unknown condition code!");
 737   case ISD::SETNE:  return ARMCC::NE;
 738   case ISD::SETEQ:  return ARMCC::EQ;
 739   case ISD::SETGT:  return ARMCC::GT;
 740   case ISD::SETGE:  return ARMCC::GE;
 741   case ISD::SETLT:  return ARMCC::LT;
 742   case ISD::SETLE:  return ARMCC::LE;
 743   case ISD::SETUGT: return ARMCC::HI;
 744   case ISD::SETUGE: return ARMCC::HS;
 745   case ISD::SETULT: return ARMCC::LO;
 746   case ISD::SETULE: return ARMCC::LS;
 747   }
 748 }
 749
 750 /// FPCCToARMCC - Convert a DAG fp condition code to an ARM CC.
 751 static void FPCCToARMCC(ISD::CondCode CC, ARMCC::CondCodes &CondCode,
 752                         ARMCC::CondCodes &CondCode2) {
 753   CondCode2 = ARMCC::AL;
 754   switch (CC) {
 755   default: llvm_unreachable("Unknown FP condition!");
 756   case ISD::SETEQ:
 757   case ISD::SETOEQ: CondCode = ARMCC::EQ; break;
 758   case ISD::SETGT:
 759   case ISD::SETOGT: CondCode = ARMCC::GT; break;
 760   case ISD::SETGE:
 761   case ISD::SETOGE: CondCode = ARMCC::GE; break;
 762   case ISD::SETOLT: CondCode = ARMCC::MI; break;
 763   case ISD::SETOLE: CondCode = ARMCC::LS; break;
 764   case ISD::SETONE: CondCode = ARMCC::MI; CondCode2 = ARMCC::GT; break;
 765   case ISD::SETO:   CondCode = ARMCC::VC; break;
 766   case ISD::SETUO:  CondCode = ARMCC::VS; break;
 767   case ISD::SETUEQ: CondCode = ARMCC::EQ; CondCode2 = ARMCC::VS; break;
 768   case ISD::SETUGT: CondCode = ARMCC::HI; break;
 769   case ISD::SETUGE: CondCode = ARMCC::PL; break;
 770   case ISD::SETLT:
 771   case ISD::SETULT: CondCode = ARMCC::LT; break;
 772   case ISD::SETLE:
 773   case ISD::SETULE: CondCode = ARMCC::LE; break;
 774   case ISD::SETNE:
 775   case ISD::SETUNE: CondCode = ARMCC::NE; break;
 776   }
 777 }
 778
 779 //===----------------------------------------------------------------------===//
 780 //                      Calling Convention Implementation
 781 //===----------------------------------------------------------------------===//
 782
 783 #include "ARMGenCallingConv.inc"
 784
 785 // APCS f64 is in register pairs, possibly split to stack
 786 static bool f64AssignAPCS(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
 787                           CCValAssign::LocInfo &LocInfo,
 788                           CCState &State, bool CanFail) {
 789   static const unsigned RegList[] = { ARM::R0, ARM::R1, ARM::R2, ARM::R3 };
 790
 791   // Try to get the first register.
 792   if (unsigned Reg = State.AllocateReg(RegList, 4))
 793     State.addLoc(CCValAssign::getCustomReg(ValNo, ValVT, Reg, LocVT, LocInfo));
 794   else {
 795     // For the 2nd half of a v2f64, do not fail.
 796     if (CanFail)
 797       return false;
 798
 799     // Put the whole thing on the stack.
 800     State.addLoc(CCValAssign::getCustomMem(ValNo, ValVT,
 801                                            State.AllocateStack(8, 4),
 802                                            LocVT, LocInfo));
 803     return true;
 804   }
 805
 806   // Try to get the second register.
 807   if (unsigned Reg = State.AllocateReg(RegList, 4))
 808     State.addLoc(CCValAssign::getCustomReg(ValNo, ValVT, Reg, LocVT, LocInfo));
 809   else
 810     State.addLoc(CCValAssign::getCustomMem(ValNo, ValVT,
 811                                            State.AllocateStack(4, 4),
 812                                            LocVT, LocInfo));
 813   return true;
 814 }
 815
 816 static bool CC_ARM_APCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
 817                                    CCValAssign::LocInfo &LocInfo,
 818                                    ISD::ArgFlagsTy &ArgFlags,
 819                                    CCState &State) {
 820   if (!f64AssignAPCS(ValNo, ValVT, LocVT, LocInfo, State, true))
 821     return false;
 822   if (LocVT == MVT::v2f64 &&
 823       !f64AssignAPCS(ValNo, ValVT, LocVT, LocInfo, State, false))
 824     return false;
 825   return true;  // we handled it
 826 }
 827
 828 // AAPCS f64 is in aligned register pairs
 829 static bool f64AssignAAPCS(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
 830                            CCValAssign::LocInfo &LocInfo,
 831                            CCState &State, bool CanFail) {
 832   static const unsigned HiRegList[] = { ARM::R0, ARM::R2 };
 833   static const unsigned LoRegList[] = { ARM::R1, ARM::R3 };
 834
 835   unsigned Reg = State.AllocateReg(HiRegList, LoRegList, 2);
 836   if (Reg == 0) {
 837     // For the 2nd half of a v2f64, do not just fail.
 838     if (CanFail)
 839       return false;
 840
 841     // Put the whole thing on the stack.
 842     State.addLoc(CCValAssign::getCustomMem(ValNo, ValVT,
 843                                            State.AllocateStack(8, 8),
 844                                            LocVT, LocInfo));
 845     return true;
 846   }
 847
 848   unsigned i;
 849   for (i = 0; i < 2; ++i)
 850     if (HiRegList[i] == Reg)
 851       break;
 852
 853   State.addLoc(CCValAssign::getCustomReg(ValNo, ValVT, Reg, LocVT, LocInfo));
 854   State.addLoc(CCValAssign::getCustomReg(ValNo, ValVT, LoRegList[i],
 855                                          LocVT, LocInfo));
 856   return true;
 857 }
 858
 859 static bool CC_ARM_AAPCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
 860                                     CCValAssign::LocInfo &LocInfo,
 861                                     ISD::ArgFlagsTy &ArgFlags,
 862                                     CCState &State) {
 863   if (!f64AssignAAPCS(ValNo, ValVT, LocVT, LocInfo, State, true))
 864     return false;
 865   if (LocVT == MVT::v2f64 &&
 866       !f64AssignAAPCS(ValNo, ValVT, LocVT, LocInfo, State, false))
 867     return false;
 868   return true;  // we handled it
 869 }
 870
 871 static bool f64RetAssign(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
 872                          CCValAssign::LocInfo &LocInfo, CCState &State) {
 873   static const unsigned HiRegList[] = { ARM::R0, ARM::R2 };
 874   static const unsigned LoRegList[] = { ARM::R1, ARM::R3 };
 875
 876   unsigned Reg = State.AllocateReg(HiRegList, LoRegList, 2);
 877   if (Reg == 0)
 878     return false; // we didn't handle it
 879
 880   unsigned i;
 881   for (i = 0; i < 2; ++i)
 882     if (HiRegList[i] == Reg)
 883       break;
 884
 885   State.addLoc(CCValAssign::getCustomReg(ValNo, ValVT, Reg, LocVT, LocInfo));
 886   State.addLoc(CCValAssign::getCustomReg(ValNo, ValVT, LoRegList[i],
 887                                          LocVT, LocInfo));
 888   return true;
 889 }
 890
 891 static bool RetCC_ARM_APCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
 892                                       CCValAssign::LocInfo &LocInfo,
 893                                       ISD::ArgFlagsTy &ArgFlags,
 894                                       CCState &State) {
 895   if (!f64RetAssign(ValNo, ValVT, LocVT, LocInfo, State))
 896     return false;
 897   if (LocVT == MVT::v2f64 && !f64RetAssign(ValNo, ValVT, LocVT, LocInfo, State))
 898     return false;
 899   return true;  // we handled it
 900 }
 901
 902 static bool RetCC_ARM_AAPCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
 903                                        CCValAssign::LocInfo &LocInfo,
 904                                        ISD::ArgFlagsTy &ArgFlags,
 905                                        CCState &State) {
 906   return RetCC_ARM_APCS_Custom_f64(ValNo, ValVT, LocVT, LocInfo, ArgFlags,
 907                                    State);
 908 }
 909
 910 /// CCAssignFnForNode - Selects the correct CCAssignFn for a the
 911 /// given CallingConvention value.
 912 CCAssignFn *ARMTargetLowering::CCAssignFnForNode(CallingConv::ID CC,
 913                                                  bool Return,
 914                                                  bool isVarArg) const {
 915   switch (CC) {
 916   default:
 917     llvm_unreachable("Unsupported calling convention");
 918   case CallingConv::C:
 919   case CallingConv::Fast:
 920     // Use target triple & subtarget features to do actual dispatch.
 921     if (Subtarget->isAAPCS_ABI()) {
 922       if (Subtarget->hasVFP2() &&
 923           FloatABIType == FloatABI::Hard && !isVarArg)
 924         return (Return ? RetCC_ARM_AAPCS_VFP: CC_ARM_AAPCS_VFP);
 925       else
 926         return (Return ? RetCC_ARM_AAPCS: CC_ARM_AAPCS);
 927     } else
 928         return (Return ? RetCC_ARM_APCS: CC_ARM_APCS);
 929   case CallingConv::ARM_AAPCS_VFP:
 930     return (Return ? RetCC_ARM_AAPCS_VFP: CC_ARM_AAPCS_VFP);
 931   case CallingConv::ARM_AAPCS:
 932     return (Return ? RetCC_ARM_AAPCS: CC_ARM_AAPCS);
 933   case CallingConv::ARM_APCS:
 934     return (Return ? RetCC_ARM_APCS: CC_ARM_APCS);
 935   }
 936 }
 937
 938 /// LowerCallResult - Lower the result values of a call into the
 939 /// appropriate copies out of appropriate physical registers.
 940 SDValue
 941 ARMTargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
 942                                    CallingConv::ID CallConv, bool isVarArg,
 943                                    const SmallVectorImpl<ISD::InputArg> &Ins,
 944                                    DebugLoc dl, SelectionDAG &DAG,
 945                                    SmallVectorImpl<SDValue> &InVals) const {
 946
 947   // Assign locations to each value returned by this call.
 948   SmallVector<CCValAssign, 16> RVLocs;
 949   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
 950                  RVLocs, *DAG.getContext());
 951   CCInfo.AnalyzeCallResult(Ins,
 952                            CCAssignFnForNode(CallConv, /* Return*/ true,
 953                                              isVarArg));
 954
 955   // Copy all of the result registers out of their specified physreg.
 956   for (unsigned i = 0; i != RVLocs.size(); ++i) {
 957     CCValAssign VA = RVLocs[i];
 958
 959     SDValue Val;
 960     if (VA.needsCustom()) {
 961       // Handle f64 or half of a v2f64.
 962       SDValue Lo = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), MVT::i32,
 963                                       InFlag);
 964       Chain = Lo.getValue(1);
 965       InFlag = Lo.getValue(2);
 966       VA = RVLocs[++i]; // skip ahead to next loc
 967       SDValue Hi = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), MVT::i32,
 968                                       InFlag);
 969       Chain = Hi.getValue(1);
 970       InFlag = Hi.getValue(2);
 971       Val = DAG.getNode(ARMISD::VMOVDRR, dl, MVT::f64, Lo, Hi);
 972
 973       if (VA.getLocVT() == MVT::v2f64) {
 974         SDValue Vec = DAG.getNode(ISD::UNDEF, dl, MVT::v2f64);
 975         Vec = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64, Vec, Val,
 976                           DAG.getConstant(0, MVT::i32));
 977
 978         VA = RVLocs[++i]; // skip ahead to next loc
 979         Lo = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), MVT::i32, InFlag);
 980         Chain = Lo.getValue(1);
 981         InFlag = Lo.getValue(2);
 982         VA = RVLocs[++i]; // skip ahead to next loc
 983         Hi = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), MVT::i32, InFlag);
 984         Chain = Hi.getValue(1);
 985         InFlag = Hi.getValue(2);
 986         Val = DAG.getNode(ARMISD::VMOVDRR, dl, MVT::f64, Lo, Hi);
 987         Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64, Vec, Val,
 988                           DAG.getConstant(1, MVT::i32));
 989       }
 990     } else {
 991       Val = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), VA.getLocVT(),
 992                                InFlag);
 993       Chain = Val.getValue(1);
 994       InFlag = Val.getValue(2);
 995     }
 996
 997     switch (VA.getLocInfo()) {
 998     default: llvm_unreachable("Unknown loc info!");
 999     case CCValAssign::Full: break;
1000     case CCValAssign::BCvt:
1001       Val = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getValVT(), Val);
1002       break;
1003     }
1004
1005     InVals.push_back(Val);
1006   }
1007
1008   return Chain;
1009 }
1010
1011 /// CreateCopyOfByValArgument - Make a copy of an aggregate at address specified
1012 /// by "Src" to address "Dst" of size "Size".  Alignment information is
1013 /// specified by the specific parameter attribute.  The copy will be passed as
1014 /// a byval function parameter.
1015 /// Sometimes what we are copying is the end of a larger object, the part that
1016 /// does not fit in registers.
1017 static SDValue
1018 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
1019                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
1020                           DebugLoc dl) {
1021   SDValue SizeNode = DAG.getConstant(Flags.getByValSize(), MVT::i32);
1022   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
1023                        /*isVolatile=*/false, /*AlwaysInline=*/false,
1024                        NULL, 0, NULL, 0);
1025 }
1026
1027 /// LowerMemOpCallTo - Store the argument to the stack.
1028 SDValue
1029 ARMTargetLowering::LowerMemOpCallTo(SDValue Chain,
1030                                     SDValue StackPtr, SDValue Arg,
1031                                     DebugLoc dl, SelectionDAG &DAG,
1032                                     const CCValAssign &VA,
1033                                     ISD::ArgFlagsTy Flags) const {
1034   unsigned LocMemOffset = VA.getLocMemOffset();
1035   SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset);
1036   PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
1037   if (Flags.isByVal()) {
1038     return CreateCopyOfByValArgument(Arg, PtrOff, Chain, Flags, DAG, dl);
1039   }
1040   return DAG.getStore(Chain, dl, Arg, PtrOff,
1041                       PseudoSourceValue::getStack(), LocMemOffset,
1042                       false, false, 0);
1043 }
1044
1045 void ARMTargetLowering::PassF64ArgInRegs(DebugLoc dl, SelectionDAG &DAG,
1046                                          SDValue Chain, SDValue &Arg,
1047                                          RegsToPassVector &RegsToPass,
1048                                          CCValAssign &VA, CCValAssign &NextVA,
1049                                          SDValue &StackPtr,
1050                                          SmallVector<SDValue, 8> &MemOpChains,
1051                                          ISD::ArgFlagsTy Flags) const {
1052
1053   SDValue fmrrd = DAG.getNode(ARMISD::VMOVRRD, dl,
1054                               DAG.getVTList(MVT::i32, MVT::i32), Arg);
1055   RegsToPass.push_back(std::make_pair(VA.getLocReg(), fmrrd));
1056
1057   if (NextVA.isRegLoc())
1058     RegsToPass.push_back(std::make_pair(NextVA.getLocReg(), fmrrd.getValue(1)));
1059   else {
1060     assert(NextVA.isMemLoc());
1061     if (StackPtr.getNode() == 0)
1062       StackPtr = DAG.getCopyFromReg(Chain, dl, ARM::SP, getPointerTy());
1063
1064     MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, fmrrd.getValue(1),
1065                                            dl, DAG, NextVA,
1066                                            Flags));
1067   }
1068 }
1069
1070 /// LowerCall - Lowering a call into a callseq_start <-
1071 /// ARMISD:CALL <- callseq_end chain. Also add input and output parameter
1072 /// nodes.
1073 SDValue
1074 ARMTargetLowering::LowerCall(SDValue Chain, SDValue Callee,
1075                              CallingConv::ID CallConv, bool isVarArg,
1076                              bool &isTailCall,
1077                              const SmallVectorImpl<ISD::OutputArg> &Outs,
1078                              const SmallVectorImpl<SDValue> &OutVals,
1079                              const SmallVectorImpl<ISD::InputArg> &Ins,
1080                              DebugLoc dl, SelectionDAG &DAG,
1081                              SmallVectorImpl<SDValue> &InVals) const {
1082   MachineFunction &MF = DAG.getMachineFunction();
1083   bool IsStructRet    = (Outs.empty()) ? false : Outs[0].Flags.isSRet();
1084   bool IsSibCall = false;
1085   // Temporarily disable tail calls so things don't break.
1086   if (!EnableARMTailCalls)
1087     isTailCall = false;
1088   if (isTailCall) {
1089     // Check if it's really possible to do a tail call.
1090     isTailCall = IsEligibleForTailCallOptimization(Callee, CallConv,
1091                     isVarArg, IsStructRet, MF.getFunction()->hasStructRetAttr(),
1092                                                    Outs, OutVals, Ins, DAG);
1093     // We don't support GuaranteedTailCallOpt for ARM, only automatically
1094     // detected sibcalls.
1095     if (isTailCall) {
1096       ++NumTailCalls;
1097       IsSibCall = true;
1098     }
1099   }
1100
1101   // Analyze operands of the call, assigning locations to each operand.
1102   SmallVector<CCValAssign, 16> ArgLocs;
1103   CCState CCInfo(CallConv, isVarArg, getTargetMachine(), ArgLocs,
1104                  *DAG.getContext());
1105   CCInfo.AnalyzeCallOperands(Outs,
1106                              CCAssignFnForNode(CallConv, /* Return*/ false,
1107                                                isVarArg));
1108
1109   // Get a count of how many bytes are to be pushed on the stack.
1110   unsigned NumBytes = CCInfo.getNextStackOffset();
1111
1112   // For tail calls, memory operands are available in our caller's stack.
1113   if (IsSibCall)
1114     NumBytes = 0;
1115
1116   // Adjust the stack pointer for the new arguments...
1117   // These operations are automatically eliminated by the prolog/epilog pass
1118   if (!IsSibCall)
1119     Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
1120
1121   SDValue StackPtr = DAG.getCopyFromReg(Chain, dl, ARM::SP, getPointerTy());
1122
1123   RegsToPassVector RegsToPass;
1124   SmallVector<SDValue, 8> MemOpChains;
1125
1126   // Walk the register/memloc assignments, inserting copies/loads.  In the case
1127   // of tail call optimization, arguments are handled later.
1128   for (unsigned i = 0, realArgIdx = 0, e = ArgLocs.size();
1129        i != e;
1130        ++i, ++realArgIdx) {
1131     CCValAssign &VA = ArgLocs[i];
1132     SDValue Arg = OutVals[realArgIdx];
1133     ISD::ArgFlagsTy Flags = Outs[realArgIdx].Flags;
1134
1135     // Promote the value if needed.
1136     switch (VA.getLocInfo()) {
1137     default: llvm_unreachable("Unknown loc info!");
1138     case CCValAssign::Full: break;
1139     case CCValAssign::SExt:
1140       Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, VA.getLocVT(), Arg);
1141       break;
1142     case CCValAssign::ZExt:
1143       Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, VA.getLocVT(), Arg);
1144       break;
1145     case CCValAssign::AExt:
1146       Arg = DAG.getNode(ISD::ANY_EXTEND, dl, VA.getLocVT(), Arg);
1147       break;
1148     case CCValAssign::BCvt:
1149       Arg = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getLocVT(), Arg);
1150       break;
1151     }
1152
1153     // f64 and v2f64 might be passed in i32 pairs and must be split into pieces
1154     if (VA.needsCustom()) {
1155       if (VA.getLocVT() == MVT::v2f64) {
1156         SDValue Op0 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Arg,
1157                                   DAG.getConstant(0, MVT::i32));
1158         SDValue Op1 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Arg,
1159                                   DAG.getConstant(1, MVT::i32));
1160
1161         PassF64ArgInRegs(dl, DAG, Chain, Op0, RegsToPass,
1162                          VA, ArgLocs[++i], StackPtr, MemOpChains, Flags);
1163
1164         VA = ArgLocs[++i]; // skip ahead to next loc
1165         if (VA.isRegLoc()) {
1166           PassF64ArgInRegs(dl, DAG, Chain, Op1, RegsToPass,
1167                            VA, ArgLocs[++i], StackPtr, MemOpChains, Flags);
1168         } else {
1169           assert(VA.isMemLoc());
1170
1171           MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Op1,
1172                                                  dl, DAG, VA, Flags));
1173         }
1174       } else {
1175         PassF64ArgInRegs(dl, DAG, Chain, Arg, RegsToPass, VA, ArgLocs[++i],
1176                          StackPtr, MemOpChains, Flags);
1177       }
1178     } else if (VA.isRegLoc()) {
1179       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
1180     } else if (!IsSibCall) {
1181       assert(VA.isMemLoc());
1182
1183       MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Arg,
1184                                              dl, DAG, VA, Flags));
1185     }
1186   }
1187
1188   if (!MemOpChains.empty())
1189     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1190                         &MemOpChains[0], MemOpChains.size());
1191
1192   // Build a sequence of copy-to-reg nodes chained together with token chain
1193   // and flag operands which copy the outgoing args into the appropriate regs.
1194   SDValue InFlag;
1195   // Tail call byval lowering might overwrite argument registers so in case of
1196   // tail call optimization the copies to registers are lowered later.
1197   if (!isTailCall)
1198     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1199       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
1200                                RegsToPass[i].second, InFlag);
1201       InFlag = Chain.getValue(1);
1202     }
1203
1204   // For tail calls lower the arguments to the 'real' stack slot.
1205   if (isTailCall) {
1206     // Force all the incoming stack arguments to be loaded from the stack
1207     // before any new outgoing arguments are stored to the stack, because the
1208     // outgoing stack slots may alias the incoming argument stack slots, and
1209     // the alias isn't otherwise explicit. This is slightly more conservative
1210     // than necessary, because it means that each store effectively depends
1211     // on every argument instead of just those arguments it would clobber.
1212
1213     // Do not flag preceeding copytoreg stuff together with the following stuff.
1214     InFlag = SDValue();
1215     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1216       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
1217                                RegsToPass[i].second, InFlag);
1218       InFlag = Chain.getValue(1);
1219     }
1220     InFlag =SDValue();
1221   }
1222
1223   // If the callee is a GlobalAddress/ExternalSymbol node (quite common, every
1224   // direct call is) turn it into a TargetGlobalAddress/TargetExternalSymbol
1225   // node so that legalize doesn't hack it.
1226   bool isDirect = false;
1227   bool isARMFunc = false;
1228   bool isLocalARMFunc = false;
1229   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1230
1231   if (EnableARMLongCalls) {
1232     assert (getTargetMachine().getRelocationModel() == Reloc::Static
1233             && "long-calls with non-static relocation model!");
1234     // Handle a global address or an external symbol. If it's not one of
1235     // those, the target's already in a register, so we don't need to do
1236     // anything extra.
1237     if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
1238       const GlobalValue *GV = G->getGlobal();
1239       // Create a constant pool entry for the callee address
1240       unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1241       ARMConstantPoolValue *CPV = new ARMConstantPoolValue(GV,
1242                                                            ARMPCLabelIndex,
1243                                                            ARMCP::CPValue, 0);
1244       // Get the address of the callee into a register
1245       SDValue CPAddr = DAG.getTargetConstantPool(CPV, getPointerTy(), 4);
1246       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1247       Callee = DAG.getLoad(getPointerTy(), dl,
1248                            DAG.getEntryNode(), CPAddr,
1249                            PseudoSourceValue::getConstantPool(), 0,
1250                            false, false, 0);
1251     } else if (ExternalSymbolSDNode *S=dyn_cast<ExternalSymbolSDNode>(Callee)) {
1252       const char *Sym = S->getSymbol();
1253
1254       // Create a constant pool entry for the callee address
1255       unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1256       ARMConstantPoolValue *CPV = new ARMConstantPoolValue(*DAG.getContext(),
1257                                                        Sym, ARMPCLabelIndex, 0);
1258       // Get the address of the callee into a register
1259       SDValue CPAddr = DAG.getTargetConstantPool(CPV, getPointerTy(), 4);
1260       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1261       Callee = DAG.getLoad(getPointerTy(), dl,
1262                            DAG.getEntryNode(), CPAddr,
1263                            PseudoSourceValue::getConstantPool(), 0,
1264                            false, false, 0);
1265     }
1266   } else if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
1267     const GlobalValue *GV = G->getGlobal();
1268     isDirect = true;
1269     bool isExt = GV->isDeclaration() || GV->isWeakForLinker();
1270     bool isStub = (isExt && Subtarget->isTargetDarwin()) &&
1271                    getTargetMachine().getRelocationModel() != Reloc::Static;
1272     isARMFunc = !Subtarget->isThumb() || isStub;
1273     // ARM call to a local ARM function is predicable.
1274     isLocalARMFunc = !Subtarget->isThumb() && (!isExt || !ARMInterworking);
1275     // tBX takes a register source operand.
1276     if (isARMFunc && Subtarget->isThumb1Only() && !Subtarget->hasV5TOps()) {
1277       unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1278       ARMConstantPoolValue *CPV = new ARMConstantPoolValue(GV,
1279                                                            ARMPCLabelIndex,
1280                                                            ARMCP::CPValue, 4);
1281       SDValue CPAddr = DAG.getTargetConstantPool(CPV, getPointerTy(), 4);
1282       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1283       Callee = DAG.getLoad(getPointerTy(), dl,
1284                            DAG.getEntryNode(), CPAddr,
1285                            PseudoSourceValue::getConstantPool(), 0,
1286                            false, false, 0);
1287       SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1288       Callee = DAG.getNode(ARMISD::PIC_ADD, dl,
1289                            getPointerTy(), Callee, PICLabel);
1290     } else
1291       Callee = DAG.getTargetGlobalAddress(GV, dl, getPointerTy());
1292   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
1293     isDirect = true;
1294     bool isStub = Subtarget->isTargetDarwin() &&
1295                   getTargetMachine().getRelocationModel() != Reloc::Static;
1296     isARMFunc = !Subtarget->isThumb() || isStub;
1297     // tBX takes a register source operand.
1298     const char *Sym = S->getSymbol();
1299     if (isARMFunc && Subtarget->isThumb1Only() && !Subtarget->hasV5TOps()) {
1300       unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1301       ARMConstantPoolValue *CPV = new ARMConstantPoolValue(*DAG.getContext(),
1302                                                        Sym, ARMPCLabelIndex, 4);
1303       SDValue CPAddr = DAG.getTargetConstantPool(CPV, getPointerTy(), 4);
1304       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1305       Callee = DAG.getLoad(getPointerTy(), dl,
1306                            DAG.getEntryNode(), CPAddr,
1307                            PseudoSourceValue::getConstantPool(), 0,
1308                            false, false, 0);
1309       SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1310       Callee = DAG.getNode(ARMISD::PIC_ADD, dl,
1311                            getPointerTy(), Callee, PICLabel);
1312     } else
1313       Callee = DAG.getTargetExternalSymbol(Sym, getPointerTy());
1314   }
1315
1316   // FIXME: handle tail calls differently.
1317   unsigned CallOpc;
1318   if (Subtarget->isThumb()) {
1319     if ((!isDirect || isARMFunc) && !Subtarget->hasV5TOps())
1320       CallOpc = ARMISD::CALL_NOLINK;
1321     else
1322       CallOpc = isARMFunc ? ARMISD::CALL : ARMISD::tCALL;
1323   } else {
1324     CallOpc = (isDirect || Subtarget->hasV5TOps())
1325       ? (isLocalARMFunc ? ARMISD::CALL_PRED : ARMISD::CALL)
1326       : ARMISD::CALL_NOLINK;
1327   }
1328
1329   std::vector<SDValue> Ops;
1330   Ops.push_back(Chain);
1331   Ops.push_back(Callee);
1332
1333   // Add argument registers to the end of the list so that they are known live
1334   // into the call.
1335   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
1336     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
1337                                   RegsToPass[i].second.getValueType()));
1338
1339   if (InFlag.getNode())
1340     Ops.push_back(InFlag);
1341
1342   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
1343   if (isTailCall)
1344     return DAG.getNode(ARMISD::TC_RETURN, dl, NodeTys, &Ops[0], Ops.size());
1345
1346   // Returns a chain and a flag for retval copy to use.
1347   Chain = DAG.getNode(CallOpc, dl, NodeTys, &Ops[0], Ops.size());
1348   InFlag = Chain.getValue(1);
1349
1350   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
1351                              DAG.getIntPtrConstant(0, true), InFlag);
1352   if (!Ins.empty())
1353     InFlag = Chain.getValue(1);
1354
1355   // Handle result values, copying them out of physregs into vregs that we
1356   // return.
1357   return LowerCallResult(Chain, InFlag, CallConv, isVarArg, Ins,
1358                          dl, DAG, InVals);
1359 }
1360
1361 /// MatchingStackOffset - Return true if the given stack call argument is
1362 /// already available in the same position (relatively) of the caller's
1363 /// incoming argument stack.
1364 static
1365 bool MatchingStackOffset(SDValue Arg, unsigned Offset, ISD::ArgFlagsTy Flags,
1366                          MachineFrameInfo *MFI, const MachineRegisterInfo *MRI,
1367                          const ARMInstrInfo *TII) {
1368   unsigned Bytes = Arg.getValueType().getSizeInBits() / 8;
1369   int FI = INT_MAX;
1370   if (Arg.getOpcode() == ISD::CopyFromReg) {
1371     unsigned VR = cast<RegisterSDNode>(Arg.getOperand(1))->getReg();
1372     if (!VR || TargetRegisterInfo::isPhysicalRegister(VR))
1373       return false;
1374     MachineInstr *Def = MRI->getVRegDef(VR);
1375     if (!Def)
1376       return false;
1377     if (!Flags.isByVal()) {
1378       if (!TII->isLoadFromStackSlot(Def, FI))
1379         return false;
1380     } else {
1381       return false;
1382     }
1383   } else if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Arg)) {
1384     if (Flags.isByVal())
1385       // ByVal argument is passed in as a pointer but it's now being
1386       // dereferenced. e.g.
1387       // define @foo(%struct.X* %A) {
1388       //   tail call @bar(%struct.X* byval %A)
1389       // }
1390       return false;
1391     SDValue Ptr = Ld->getBasePtr();
1392     FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr);
1393     if (!FINode)
1394       return false;
1395     FI = FINode->getIndex();
1396   } else
1397     return false;
1398
1399   assert(FI != INT_MAX);
1400   if (!MFI->isFixedObjectIndex(FI))
1401     return false;
1402   return Offset == MFI->getObjectOffset(FI) && Bytes == MFI->getObjectSize(FI);
1403 }
1404
1405 /// IsEligibleForTailCallOptimization - Check whether the call is eligible
1406 /// for tail call optimization. Targets which want to do tail call
1407 /// optimization should implement this function.
1408 bool
1409 ARMTargetLowering::IsEligibleForTailCallOptimization(SDValue Callee,
1410                                                      CallingConv::ID CalleeCC,
1411                                                      bool isVarArg,
1412                                                      bool isCalleeStructRet,
1413                                                      bool isCallerStructRet,
1414                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
1415                                     const SmallVectorImpl<SDValue> &OutVals,
1416                                     const SmallVectorImpl<ISD::InputArg> &Ins,
1417                                                      SelectionDAG& DAG) const {
1418   const Function *CallerF = DAG.getMachineFunction().getFunction();
1419   CallingConv::ID CallerCC = CallerF->getCallingConv();
1420   bool CCMatch = CallerCC == CalleeCC;
1421
1422   // Look for obvious safe cases to perform tail call optimization that do not
1423   // require ABI changes. This is what gcc calls sibcall.
1424
1425   // Do not sibcall optimize vararg calls unless the call site is not passing
1426   // any arguments.
1427   if (isVarArg && !Outs.empty())
1428     return false;
1429
1430   // Also avoid sibcall optimization if either caller or callee uses struct
1431   // return semantics.
1432   if (isCalleeStructRet || isCallerStructRet)
1433     return false;
1434
1435   // FIXME: Completely disable sibcall for Thumb1 since Thumb1RegisterInfo::
1436   // emitEpilogue is not ready for them.
1437   // Doing this is tricky, since the LDM/POP instruction on Thumb doesn't take
1438   // LR.  This means if we need to reload LR, it takes an extra instructions,
1439   // which outweighs the value of the tail call; but here we don't know yet
1440   // whether LR is going to be used.  Probably the right approach is to
1441   // generate the tail call here and turn it back into CALL/RET in
1442   // emitEpilogue if LR is used.
1443   if (Subtarget->isThumb1Only())
1444     return false;
1445
1446   // For the moment, we can only do this to functions defined in this
1447   // compilation, or to indirect calls.  A Thumb B to an ARM function,
1448   // or vice versa, is not easily fixed up in the linker unlike BL.
1449   // (We could do this by loading the address of the callee into a register;
1450   // that is an extra instruction over the direct call and burns a register
1451   // as well, so is not likely to be a win.)
1452
1453   // It might be safe to remove this restriction on non-Darwin.
1454
1455   // Thumb1 PIC calls to external symbols use BX, so they can be tail calls,
1456   // but we need to make sure there are enough registers; the only valid
1457   // registers are the 4 used for parameters.  We don't currently do this
1458   // case.
1459   if (isa<ExternalSymbolSDNode>(Callee))
1460       return false;
1461
1462   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
1463     const GlobalValue *GV = G->getGlobal();
1464     if (GV->isDeclaration() || GV->isWeakForLinker())
1465       return false;
1466   }
1467
1468   // If the calling conventions do not match, then we'd better make sure the
1469   // results are returned in the same way as what the caller expects.
1470   if (!CCMatch) {
1471     SmallVector<CCValAssign, 16> RVLocs1;
1472     CCState CCInfo1(CalleeCC, false, getTargetMachine(),
1473                     RVLocs1, *DAG.getContext());
1474     CCInfo1.AnalyzeCallResult(Ins, CCAssignFnForNode(CalleeCC, true, isVarArg));
1475
1476     SmallVector<CCValAssign, 16> RVLocs2;
1477     CCState CCInfo2(CallerCC, false, getTargetMachine(),
1478                     RVLocs2, *DAG.getContext());
1479     CCInfo2.AnalyzeCallResult(Ins, CCAssignFnForNode(CallerCC, true, isVarArg));
1480
1481     if (RVLocs1.size() != RVLocs2.size())
1482       return false;
1483     for (unsigned i = 0, e = RVLocs1.size(); i != e; ++i) {
1484       if (RVLocs1[i].isRegLoc() != RVLocs2[i].isRegLoc())
1485         return false;
1486       if (RVLocs1[i].getLocInfo() != RVLocs2[i].getLocInfo())
1487         return false;
1488       if (RVLocs1[i].isRegLoc()) {
1489         if (RVLocs1[i].getLocReg() != RVLocs2[i].getLocReg())
1490           return false;
1491       } else {
1492         if (RVLocs1[i].getLocMemOffset() != RVLocs2[i].getLocMemOffset())
1493           return false;
1494       }
1495     }
1496   }
1497
1498   // If the callee takes no arguments then go on to check the results of the
1499   // call.
1500   if (!Outs.empty()) {
1501     // Check if stack adjustment is needed. For now, do not do this if any
1502     // argument is passed on the stack.
1503     SmallVector<CCValAssign, 16> ArgLocs;
1504     CCState CCInfo(CalleeCC, isVarArg, getTargetMachine(),
1505                    ArgLocs, *DAG.getContext());
1506     CCInfo.AnalyzeCallOperands(Outs,
1507                                CCAssignFnForNode(CalleeCC, false, isVarArg));
1508     if (CCInfo.getNextStackOffset()) {
1509       MachineFunction &MF = DAG.getMachineFunction();
1510
1511       // Check if the arguments are already laid out in the right way as
1512       // the caller's fixed stack objects.
1513       MachineFrameInfo *MFI = MF.getFrameInfo();
1514       const MachineRegisterInfo *MRI = &MF.getRegInfo();
1515       const ARMInstrInfo *TII =
1516         ((ARMTargetMachine&)getTargetMachine()).getInstrInfo();
1517       for (unsigned i = 0, realArgIdx = 0, e = ArgLocs.size();
1518            i != e;
1519            ++i, ++realArgIdx) {
1520         CCValAssign &VA = ArgLocs[i];
1521         EVT RegVT = VA.getLocVT();
1522         SDValue Arg = OutVals[realArgIdx];
1523         ISD::ArgFlagsTy Flags = Outs[realArgIdx].Flags;
1524         if (VA.getLocInfo() == CCValAssign::Indirect)
1525           return false;
1526         if (VA.needsCustom()) {
1527           // f64 and vector types are split into multiple registers or
1528           // register/stack-slot combinations.  The types will not match
1529           // the registers; give up on memory f64 refs until we figure
1530           // out what to do about this.
1531           if (!VA.isRegLoc())
1532             return false;
1533           if (!ArgLocs[++i].isRegLoc())
1534             return false;
1535           if (RegVT == MVT::v2f64) {
1536             if (!ArgLocs[++i].isRegLoc())
1537               return false;
1538             if (!ArgLocs[++i].isRegLoc())
1539               return false;
1540           }
1541         } else if (!VA.isRegLoc()) {
1542           if (!MatchingStackOffset(Arg, VA.getLocMemOffset(), Flags,
1543                                    MFI, MRI, TII))
1544             return false;
1545         }
1546       }
1547     }
1548   }
1549
1550   return true;
1551 }
1552
1553 SDValue
1554 ARMTargetLowering::LowerReturn(SDValue Chain,
1555                                CallingConv::ID CallConv, bool isVarArg,
1556                                const SmallVectorImpl<ISD::OutputArg> &Outs,
1557                                const SmallVectorImpl<SDValue> &OutVals,
1558                                DebugLoc dl, SelectionDAG &DAG) const {
1559
1560   // CCValAssign - represent the assignment of the return value to a location.
1561   SmallVector<CCValAssign, 16> RVLocs;
1562
1563   // CCState - Info about the registers and stack slots.
1564   CCState CCInfo(CallConv, isVarArg, getTargetMachine(), RVLocs,
1565                  *DAG.getContext());
1566
1567   // Analyze outgoing return values.
1568   CCInfo.AnalyzeReturn(Outs, CCAssignFnForNode(CallConv, /* Return */ true,
1569                                                isVarArg));
1570
1571   // If this is the first return lowered for this function, add
1572   // the regs to the liveout set for the function.
1573   if (DAG.getMachineFunction().getRegInfo().liveout_empty()) {
1574     for (unsigned i = 0; i != RVLocs.size(); ++i)
1575       if (RVLocs[i].isRegLoc())
1576         DAG.getMachineFunction().getRegInfo().addLiveOut(RVLocs[i].getLocReg());
1577   }
1578
1579   SDValue Flag;
1580
1581   // Copy the result values into the output registers.
1582   for (unsigned i = 0, realRVLocIdx = 0;
1583        i != RVLocs.size();
1584        ++i, ++realRVLocIdx) {
1585     CCValAssign &VA = RVLocs[i];
1586     assert(VA.isRegLoc() && "Can only return in registers!");
1587
1588     SDValue Arg = OutVals[realRVLocIdx];
1589
1590     switch (VA.getLocInfo()) {
1591     default: llvm_unreachable("Unknown loc info!");
1592     case CCValAssign::Full: break;
1593     case CCValAssign::BCvt:
1594       Arg = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getLocVT(), Arg);
1595       break;
1596     }
1597
1598     if (VA.needsCustom()) {
1599       if (VA.getLocVT() == MVT::v2f64) {
1600         // Extract the first half and return it in two registers.
1601         SDValue Half = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Arg,
1602                                    DAG.getConstant(0, MVT::i32));
1603         SDValue HalfGPRs = DAG.getNode(ARMISD::VMOVRRD, dl,
1604                                        DAG.getVTList(MVT::i32, MVT::i32), Half);
1605
1606         Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), HalfGPRs, Flag);
1607         Flag = Chain.getValue(1);
1608         VA = RVLocs[++i]; // skip ahead to next loc
1609         Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(),
1610                                  HalfGPRs.getValue(1), Flag);
1611         Flag = Chain.getValue(1);
1612         VA = RVLocs[++i]; // skip ahead to next loc
1613
1614         // Extract the 2nd half and fall through to handle it as an f64 value.
1615         Arg = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Arg,
1616                           DAG.getConstant(1, MVT::i32));
1617       }
1618       // Legalize ret f64 -> ret 2 x i32.  We always have fmrrd if f64 is
1619       // available.
1620       SDValue fmrrd = DAG.getNode(ARMISD::VMOVRRD, dl,
1621                                   DAG.getVTList(MVT::i32, MVT::i32), &Arg, 1);
1622       Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), fmrrd, Flag);
1623       Flag = Chain.getValue(1);
1624       VA = RVLocs[++i]; // skip ahead to next loc
1625       Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), fmrrd.getValue(1),
1626                                Flag);
1627     } else
1628       Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), Arg, Flag);
1629
1630     // Guarantee that all emitted copies are
1631     // stuck together, avoiding something bad.
1632     Flag = Chain.getValue(1);
1633   }
1634
1635   SDValue result;
1636   if (Flag.getNode())
1637     result = DAG.getNode(ARMISD::RET_FLAG, dl, MVT::Other, Chain, Flag);
1638   else // Return Void
1639     result = DAG.getNode(ARMISD::RET_FLAG, dl, MVT::Other, Chain);
1640
1641   return result;
1642 }
1643
1644 // ConstantPool, JumpTable, GlobalAddress, and ExternalSymbol are lowered as
1645 // their target counterpart wrapped in the ARMISD::Wrapper node. Suppose N is
1646 // one of the above mentioned nodes. It has to be wrapped because otherwise
1647 // Select(N) returns N. So the raw TargetGlobalAddress nodes, etc. can only
1648 // be used to form addressing mode. These wrapped nodes will be selected
1649 // into MOVi.
1650 static SDValue LowerConstantPool(SDValue Op, SelectionDAG &DAG) {
1651   EVT PtrVT = Op.getValueType();
1652   // FIXME there is no actual debug info here
1653   DebugLoc dl = Op.getDebugLoc();
1654   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
1655   SDValue Res;
1656   if (CP->isMachineConstantPoolEntry())
1657     Res = DAG.getTargetConstantPool(CP->getMachineCPVal(), PtrVT,
1658                                     CP->getAlignment());
1659   else
1660     Res = DAG.getTargetConstantPool(CP->getConstVal(), PtrVT,
1661                                     CP->getAlignment());
1662   return DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, Res);
1663 }
1664
1665 unsigned ARMTargetLowering::getJumpTableEncoding() const {
1666   return MachineJumpTableInfo::EK_Inline;
1667 }
1668
1669 SDValue ARMTargetLowering::LowerBlockAddress(SDValue Op,
1670                                              SelectionDAG &DAG) const {
1671   MachineFunction &MF = DAG.getMachineFunction();
1672   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1673   unsigned ARMPCLabelIndex = 0;
1674   DebugLoc DL = Op.getDebugLoc();
1675   EVT PtrVT = getPointerTy();
1676   const BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
1677   Reloc::Model RelocM = getTargetMachine().getRelocationModel();
1678   SDValue CPAddr;
1679   if (RelocM == Reloc::Static) {
1680     CPAddr = DAG.getTargetConstantPool(BA, PtrVT, 4);
1681   } else {
1682     unsigned PCAdj = Subtarget->isThumb() ? 4 : 8;
1683     ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1684     ARMConstantPoolValue *CPV = new ARMConstantPoolValue(BA, ARMPCLabelIndex,
1685                                                          ARMCP::CPBlockAddress,
1686                                                          PCAdj);
1687     CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1688   }
1689   CPAddr = DAG.getNode(ARMISD::Wrapper, DL, PtrVT, CPAddr);
1690   SDValue Result = DAG.getLoad(PtrVT, DL, DAG.getEntryNode(), CPAddr,
1691                                PseudoSourceValue::getConstantPool(), 0,
1692                                false, false, 0);
1693   if (RelocM == Reloc::Static)
1694     return Result;
1695   SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1696   return DAG.getNode(ARMISD::PIC_ADD, DL, PtrVT, Result, PICLabel);
1697 }
1698
1699 // Lower ISD::GlobalTLSAddress using the "general dynamic" model
1700 SDValue
1701 ARMTargetLowering::LowerToTLSGeneralDynamicModel(GlobalAddressSDNode *GA,
1702                                                  SelectionDAG &DAG) const {
1703   DebugLoc dl = GA->getDebugLoc();
1704   EVT PtrVT = getPointerTy();
1705   unsigned char PCAdj = Subtarget->isThumb() ? 4 : 8;
1706   MachineFunction &MF = DAG.getMachineFunction();
1707   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1708   unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1709   ARMConstantPoolValue *CPV =
1710     new ARMConstantPoolValue(GA->getGlobal(), ARMPCLabelIndex,
1711                              ARMCP::CPValue, PCAdj, "tlsgd", true);
1712   SDValue Argument = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1713   Argument = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, Argument);
1714   Argument = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Argument,
1715                          PseudoSourceValue::getConstantPool(), 0,
1716                          false, false, 0);
1717   SDValue Chain = Argument.getValue(1);
1718
1719   SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1720   Argument = DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Argument, PICLabel);
1721
1722   // call __tls_get_addr.
1723   ArgListTy Args;
1724   ArgListEntry Entry;
1725   Entry.Node = Argument;
1726   Entry.Ty = (const Type *) Type::getInt32Ty(*DAG.getContext());
1727   Args.push_back(Entry);
1728   // FIXME: is there useful debug info available here?
1729   std::pair<SDValue, SDValue> CallResult =
1730     LowerCallTo(Chain, (const Type *) Type::getInt32Ty(*DAG.getContext()),
1731                 false, false, false, false,
1732                 0, CallingConv::C, false, /*isReturnValueUsed=*/true,
1733                 DAG.getExternalSymbol("__tls_get_addr", PtrVT), Args, DAG, dl);
1734   return CallResult.first;
1735 }
1736
1737 // Lower ISD::GlobalTLSAddress using the "initial exec" or
1738 // "local exec" model.
1739 SDValue
1740 ARMTargetLowering::LowerToTLSExecModels(GlobalAddressSDNode *GA,
1741                                         SelectionDAG &DAG) const {
1742   const GlobalValue *GV = GA->getGlobal();
1743   DebugLoc dl = GA->getDebugLoc();
1744   SDValue Offset;
1745   SDValue Chain = DAG.getEntryNode();
1746   EVT PtrVT = getPointerTy();
1747   // Get the Thread Pointer
1748   SDValue ThreadPointer = DAG.getNode(ARMISD::THREAD_POINTER, dl, PtrVT);
1749
1750   if (GV->isDeclaration()) {
1751     MachineFunction &MF = DAG.getMachineFunction();
1752     ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1753     unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1754     // Initial exec model.
1755     unsigned char PCAdj = Subtarget->isThumb() ? 4 : 8;
1756     ARMConstantPoolValue *CPV =
1757       new ARMConstantPoolValue(GA->getGlobal(), ARMPCLabelIndex,
1758                                ARMCP::CPValue, PCAdj, "gottpoff", true);
1759     Offset = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1760     Offset = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, Offset);
1761     Offset = DAG.getLoad(PtrVT, dl, Chain, Offset,
1762                          PseudoSourceValue::getConstantPool(), 0,
1763                          false, false, 0);
1764     Chain = Offset.getValue(1);
1765
1766     SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1767     Offset = DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Offset, PICLabel);
1768
1769     Offset = DAG.getLoad(PtrVT, dl, Chain, Offset,
1770                          PseudoSourceValue::getConstantPool(), 0,
1771                          false, false, 0);
1772   } else {
1773     // local exec model
1774     ARMConstantPoolValue *CPV = new ARMConstantPoolValue(GV, "tpoff");
1775     Offset = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1776     Offset = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, Offset);
1777     Offset = DAG.getLoad(PtrVT, dl, Chain, Offset,
1778                          PseudoSourceValue::getConstantPool(), 0,
1779                          false, false, 0);
1780   }
1781
1782   // The address of the thread local variable is the add of the thread
1783   // pointer with the offset of the variable.
1784   return DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, Offset);
1785 }
1786
1787 SDValue
1788 ARMTargetLowering::LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const {
1789   // TODO: implement the "local dynamic" model
1790   assert(Subtarget->isTargetELF() &&
1791          "TLS not implemented for non-ELF targets");
1792   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
1793   // If the relocation model is PIC, use the "General Dynamic" TLS Model,
1794   // otherwise use the "Local Exec" TLS Model
1795   if (getTargetMachine().getRelocationModel() == Reloc::PIC_)
1796     return LowerToTLSGeneralDynamicModel(GA, DAG);
1797   else
1798     return LowerToTLSExecModels(GA, DAG);
1799 }
1800
1801 SDValue ARMTargetLowering::LowerGlobalAddressELF(SDValue Op,
1802                                                  SelectionDAG &DAG) const {
1803   EVT PtrVT = getPointerTy();
1804   DebugLoc dl = Op.getDebugLoc();
1805   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
1806   Reloc::Model RelocM = getTargetMachine().getRelocationModel();
1807   if (RelocM == Reloc::PIC_) {
1808     bool UseGOTOFF = GV->hasLocalLinkage() || GV->hasHiddenVisibility();
1809     ARMConstantPoolValue *CPV =
1810       new ARMConstantPoolValue(GV, UseGOTOFF ? "GOTOFF" : "GOT");
1811     SDValue CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1812     CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1813     SDValue Result = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(),
1814                                  CPAddr,
1815                                  PseudoSourceValue::getConstantPool(), 0,
1816                                  false, false, 0);
1817     SDValue Chain = Result.getValue(1);
1818     SDValue GOT = DAG.getGLOBAL_OFFSET_TABLE(PtrVT);
1819     Result = DAG.getNode(ISD::ADD, dl, PtrVT, Result, GOT);
1820     if (!UseGOTOFF)
1821       Result = DAG.getLoad(PtrVT, dl, Chain, Result,
1822                            PseudoSourceValue::getGOT(), 0,
1823                            false, false, 0);
1824     return Result;
1825   } else {
1826     // If we have T2 ops, we can materialize the address directly via movt/movw
1827     // pair. This is always cheaper.
1828     if (Subtarget->useMovt()) {
1829       return DAG.getNode(ARMISD::Wrapper, dl, PtrVT,
1830                          DAG.getTargetGlobalAddress(GV, dl, PtrVT));
1831     } else {
1832       SDValue CPAddr = DAG.getTargetConstantPool(GV, PtrVT, 4);
1833       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1834       return DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), CPAddr,
1835                          PseudoSourceValue::getConstantPool(), 0,
1836                          false, false, 0);
1837     }
1838   }
1839 }
1840
1841 SDValue ARMTargetLowering::LowerGlobalAddressDarwin(SDValue Op,
1842                                                     SelectionDAG &DAG) const {
1843   MachineFunction &MF = DAG.getMachineFunction();
1844   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1845   unsigned ARMPCLabelIndex = 0;
1846   EVT PtrVT = getPointerTy();
1847   DebugLoc dl = Op.getDebugLoc();
1848   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
1849   Reloc::Model RelocM = getTargetMachine().getRelocationModel();
1850   SDValue CPAddr;
1851   if (RelocM == Reloc::Static)
1852     CPAddr = DAG.getTargetConstantPool(GV, PtrVT, 4);
1853   else {
1854     ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1855     unsigned PCAdj = (RelocM != Reloc::PIC_) ? 0 : (Subtarget->isThumb()?4:8);
1856     ARMConstantPoolValue *CPV =
1857       new ARMConstantPoolValue(GV, ARMPCLabelIndex, ARMCP::CPValue, PCAdj);
1858     CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1859   }
1860   CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1861
1862   SDValue Result = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), CPAddr,
1863                                PseudoSourceValue::getConstantPool(), 0,
1864                                false, false, 0);
1865   SDValue Chain = Result.getValue(1);
1866
1867   if (RelocM == Reloc::PIC_) {
1868     SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1869     Result = DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Result, PICLabel);
1870   }
1871
1872   if (Subtarget->GVIsIndirectSymbol(GV, RelocM))
1873     Result = DAG.getLoad(PtrVT, dl, Chain, Result,
1874                          PseudoSourceValue::getGOT(), 0,
1875                          false, false, 0);
1876
1877   return Result;
1878 }
1879
1880 SDValue ARMTargetLowering::LowerGLOBAL_OFFSET_TABLE(SDValue Op,
1881                                                     SelectionDAG &DAG) const {
1882   assert(Subtarget->isTargetELF() &&
1883          "GLOBAL OFFSET TABLE not implemented for non-ELF targets");
1884   MachineFunction &MF = DAG.getMachineFunction();
1885   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1886   unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1887   EVT PtrVT = getPointerTy();
1888   DebugLoc dl = Op.getDebugLoc();
1889   unsigned PCAdj = Subtarget->isThumb() ? 4 : 8;
1890   ARMConstantPoolValue *CPV = new ARMConstantPoolValue(*DAG.getContext(),
1891                                                        "_GLOBAL_OFFSET_TABLE_",
1892                                                        ARMPCLabelIndex, PCAdj);
1893   SDValue CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1894   CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1895   SDValue Result = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), CPAddr,
1896                                PseudoSourceValue::getConstantPool(), 0,
1897                                false, false, 0);
1898   SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1899   return DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Result, PICLabel);
1900 }
1901
1902 SDValue
1903 ARMTargetLowering::LowerEH_SJLJ_SETJMP(SDValue Op, SelectionDAG &DAG) const {
1904   DebugLoc dl = Op.getDebugLoc();
1905   SDValue Val = DAG.getConstant(0, MVT::i32);
1906   return DAG.getNode(ARMISD::EH_SJLJ_SETJMP, dl, MVT::i32, Op.getOperand(0),
1907                      Op.getOperand(1), Val);
1908 }
1909
1910 SDValue
1911 ARMTargetLowering::LowerEH_SJLJ_LONGJMP(SDValue Op, SelectionDAG &DAG) const {
1912   DebugLoc dl = Op.getDebugLoc();
1913   return DAG.getNode(ARMISD::EH_SJLJ_LONGJMP, dl, MVT::Other, Op.getOperand(0),
1914                      Op.getOperand(1), DAG.getConstant(0, MVT::i32));
1915 }
1916
1917 SDValue
1918 ARMTargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG,
1919                                           const ARMSubtarget *Subtarget) const {
1920   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
1921   DebugLoc dl = Op.getDebugLoc();
1922   switch (IntNo) {
1923   default: return SDValue();    // Don't custom lower most intrinsics.
1924   case Intrinsic::arm_thread_pointer: {
1925     EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1926     return DAG.getNode(ARMISD::THREAD_POINTER, dl, PtrVT);
1927   }
1928   case Intrinsic::eh_sjlj_lsda: {
1929     MachineFunction &MF = DAG.getMachineFunction();
1930     ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1931     unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1932     EVT PtrVT = getPointerTy();
1933     DebugLoc dl = Op.getDebugLoc();
1934     Reloc::Model RelocM = getTargetMachine().getRelocationModel();
1935     SDValue CPAddr;
1936     unsigned PCAdj = (RelocM != Reloc::PIC_)
1937       ? 0 : (Subtarget->isThumb() ? 4 : 8);
1938     ARMConstantPoolValue *CPV =
1939       new ARMConstantPoolValue(MF.getFunction(), ARMPCLabelIndex,
1940                                ARMCP::CPLSDA, PCAdj);
1941     CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1942     CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1943     SDValue Result =
1944       DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), CPAddr,
1945                   PseudoSourceValue::getConstantPool(), 0,
1946                   false, false, 0);
1947
1948     if (RelocM == Reloc::PIC_) {
1949       SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1950       Result = DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Result, PICLabel);
1951     }
1952     return Result;
1953   }
1954   }
1955 }
1956
1957 static SDValue LowerMEMBARRIER(SDValue Op, SelectionDAG &DAG,
1958                                const ARMSubtarget *Subtarget) {
1959   DebugLoc dl = Op.getDebugLoc();
1960   SDValue Op5 = Op.getOperand(5);
1961   unsigned isDeviceBarrier = cast<ConstantSDNode>(Op5)->getZExtValue();
1962   // v6 and v7 can both handle barriers directly, but need handled a bit
1963   // differently. Thumb1 and pre-v6 ARM mode use a libcall instead and should
1964   // never get here.
1965   unsigned Opc = isDeviceBarrier ? ARMISD::SYNCBARRIER : ARMISD::MEMBARRIER;
1966   if (Subtarget->hasV7Ops())
1967     return DAG.getNode(Opc, dl, MVT::Other, Op.getOperand(0));
1968   else if (Subtarget->hasV6Ops() && !Subtarget->isThumb1Only())
1969     return DAG.getNode(Opc, dl, MVT::Other, Op.getOperand(0),
1970                        DAG.getConstant(0, MVT::i32));
1971   assert(0 && "Unexpected ISD::MEMBARRIER encountered. Should be libcall!");
1972   return SDValue();
1973 }
1974
1975 static SDValue LowerVASTART(SDValue Op, SelectionDAG &DAG) {
1976   MachineFunction &MF = DAG.getMachineFunction();
1977   ARMFunctionInfo *FuncInfo = MF.getInfo<ARMFunctionInfo>();
1978
1979   // vastart just stores the address of the VarArgsFrameIndex slot into the
1980   // memory location argument.
1981   DebugLoc dl = Op.getDebugLoc();
1982   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1983   SDValue FR = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(), PtrVT);
1984   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
1985   return DAG.getStore(Op.getOperand(0), dl, FR, Op.getOperand(1), SV, 0,
1986                       false, false, 0);
1987 }
1988
1989 SDValue
1990 ARMTargetLowering::GetF64FormalArgument(CCValAssign &VA, CCValAssign &NextVA,
1991                                         SDValue &Root, SelectionDAG &DAG,
1992                                         DebugLoc dl) const {
1993   MachineFunction &MF = DAG.getMachineFunction();
1994   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1995
1996   TargetRegisterClass *RC;
1997   if (AFI->isThumb1OnlyFunction())
1998     RC = ARM::tGPRRegisterClass;
1999   else
2000     RC = ARM::GPRRegisterClass;
2001
2002   // Transform the arguments stored in physical registers into virtual ones.
2003   unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
2004   SDValue ArgValue = DAG.getCopyFromReg(Root, dl, Reg, MVT::i32);
2005
2006   SDValue ArgValue2;
2007   if (NextVA.isMemLoc()) {
2008     MachineFrameInfo *MFI = MF.getFrameInfo();
2009     int FI = MFI->CreateFixedObject(4, NextVA.getLocMemOffset(), true);
2010
2011     // Create load node to retrieve arguments from the stack.
2012     SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
2013     ArgValue2 = DAG.getLoad(MVT::i32, dl, Root, FIN,
2014                             PseudoSourceValue::getFixedStack(FI), 0,
2015                             false, false, 0);
2016   } else {
2017     Reg = MF.addLiveIn(NextVA.getLocReg(), RC);
2018     ArgValue2 = DAG.getCopyFromReg(Root, dl, Reg, MVT::i32);
2019   }
2020
2021   return DAG.getNode(ARMISD::VMOVDRR, dl, MVT::f64, ArgValue, ArgValue2);
2022 }
2023
2024 SDValue
2025 ARMTargetLowering::LowerFormalArguments(SDValue Chain,
2026                                         CallingConv::ID CallConv, bool isVarArg,
2027                                         const SmallVectorImpl<ISD::InputArg>
2028                                           &Ins,
2029                                         DebugLoc dl, SelectionDAG &DAG,
2030                                         SmallVectorImpl<SDValue> &InVals)
2031                                           const {
2032
2033   MachineFunction &MF = DAG.getMachineFunction();
2034   MachineFrameInfo *MFI = MF.getFrameInfo();
2035
2036   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
2037
2038   // Assign locations to all of the incoming arguments.
2039   SmallVector<CCValAssign, 16> ArgLocs;
2040   CCState CCInfo(CallConv, isVarArg, getTargetMachine(), ArgLocs,
2041                  *DAG.getContext());
2042   CCInfo.AnalyzeFormalArguments(Ins,
2043                                 CCAssignFnForNode(CallConv, /* Return*/ false,
2044                                                   isVarArg));
2045
2046   SmallVector<SDValue, 16> ArgValues;
2047
2048   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2049     CCValAssign &VA = ArgLocs[i];
2050
2051     // Arguments stored in registers.
2052     if (VA.isRegLoc()) {
2053       EVT RegVT = VA.getLocVT();
2054
2055       SDValue ArgValue;
2056       if (VA.needsCustom()) {
2057         // f64 and vector types are split up into multiple registers or
2058         // combinations of registers and stack slots.
2059         if (VA.getLocVT() == MVT::v2f64) {
2060           SDValue ArgValue1 = GetF64FormalArgument(VA, ArgLocs[++i],
2061                                                    Chain, DAG, dl);
2062           VA = ArgLocs[++i]; // skip ahead to next loc
2063           SDValue ArgValue2;
2064           if (VA.isMemLoc()) {
2065             int FI = MFI->CreateFixedObject(8, VA.getLocMemOffset(), true);
2066             SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
2067             ArgValue2 = DAG.getLoad(MVT::f64, dl, Chain, FIN,
2068                                     PseudoSourceValue::getFixedStack(FI), 0,
2069                                     false, false, 0);
2070           } else {
2071             ArgValue2 = GetF64FormalArgument(VA, ArgLocs[++i],
2072                                              Chain, DAG, dl);
2073           }
2074           ArgValue = DAG.getNode(ISD::UNDEF, dl, MVT::v2f64);
2075           ArgValue = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64,
2076                                  ArgValue, ArgValue1, DAG.getIntPtrConstant(0));
2077           ArgValue = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64,
2078                                  ArgValue, ArgValue2, DAG.getIntPtrConstant(1));
2079         } else
2080           ArgValue = GetF64FormalArgument(VA, ArgLocs[++i], Chain, DAG, dl);
2081
2082       } else {
2083         TargetRegisterClass *RC;
2084
2085         if (RegVT == MVT::f32)
2086           RC = ARM::SPRRegisterClass;
2087         else if (RegVT == MVT::f64)
2088           RC = ARM::DPRRegisterClass;
2089         else if (RegVT == MVT::v2f64)
2090           RC = ARM::QPRRegisterClass;
2091         else if (RegVT == MVT::i32)
2092           RC = (AFI->isThumb1OnlyFunction() ?
2093                 ARM::tGPRRegisterClass : ARM::GPRRegisterClass);
2094         else
2095           llvm_unreachable("RegVT not supported by FORMAL_ARGUMENTS Lowering");
2096
2097         // Transform the arguments in physical registers into virtual ones.
2098         unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
2099         ArgValue = DAG.getCopyFromReg(Chain, dl, Reg, RegVT);
2100       }
2101
2102       // If this is an 8 or 16-bit value, it is really passed promoted
2103       // to 32 bits.  Insert an assert[sz]ext to capture this, then
2104       // truncate to the right size.
2105       switch (VA.getLocInfo()) {
2106       default: llvm_unreachable("Unknown loc info!");
2107       case CCValAssign::Full: break;
2108       case CCValAssign::BCvt:
2109         ArgValue = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getValVT(), ArgValue);
2110         break;
2111       case CCValAssign::SExt:
2112         ArgValue = DAG.getNode(ISD::AssertSext, dl, RegVT, ArgValue,
2113                                DAG.getValueType(VA.getValVT()));
2114         ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
2115         break;
2116       case CCValAssign::ZExt:
2117         ArgValue = DAG.getNode(ISD::AssertZext, dl, RegVT, ArgValue,
2118                                DAG.getValueType(VA.getValVT()));
2119         ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
2120         break;
2121       }
2122
2123       InVals.push_back(ArgValue);
2124
2125     } else { // VA.isRegLoc()
2126
2127       // sanity check
2128       assert(VA.isMemLoc());
2129       assert(VA.getValVT() != MVT::i64 && "i64 should already be lowered");
2130
2131       unsigned ArgSize = VA.getLocVT().getSizeInBits()/8;
2132       int FI = MFI->CreateFixedObject(ArgSize, VA.getLocMemOffset(), true);
2133
2134       // Create load nodes to retrieve arguments from the stack.
2135       SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
2136       InVals.push_back(DAG.getLoad(VA.getValVT(), dl, Chain, FIN,
2137                                    PseudoSourceValue::getFixedStack(FI), 0,
2138                                    false, false, 0));
2139     }
2140   }
2141
2142   // varargs
2143   if (isVarArg) {
2144     static const unsigned GPRArgRegs[] = {
2145       ARM::R0, ARM::R1, ARM::R2, ARM::R3
2146     };
2147
2148     unsigned NumGPRs = CCInfo.getFirstUnallocated
2149       (GPRArgRegs, sizeof(GPRArgRegs) / sizeof(GPRArgRegs[0]));
2150
2151     unsigned Align = MF.getTarget().getFrameInfo()->getStackAlignment();
2152     unsigned VARegSize = (4 - NumGPRs) * 4;
2153     unsigned VARegSaveSize = (VARegSize + Align - 1) & ~(Align - 1);
2154     unsigned ArgOffset = CCInfo.getNextStackOffset();
2155     if (VARegSaveSize) {
2156       // If this function is vararg, store any remaining integer argument regs
2157       // to their spots on the stack so that they may be loaded by deferencing
2158       // the result of va_next.
2159       AFI->setVarArgsRegSaveSize(VARegSaveSize);
2160       AFI->setVarArgsFrameIndex(
2161         MFI->CreateFixedObject(VARegSaveSize,
2162                                ArgOffset + VARegSaveSize - VARegSize,
2163                                true));
2164       SDValue FIN = DAG.getFrameIndex(AFI->getVarArgsFrameIndex(),
2165                                       getPointerTy());
2166
2167       SmallVector<SDValue, 4> MemOps;
2168       for (; NumGPRs < 4; ++NumGPRs) {
2169         TargetRegisterClass *RC;
2170         if (AFI->isThumb1OnlyFunction())
2171           RC = ARM::tGPRRegisterClass;
2172         else
2173           RC = ARM::GPRRegisterClass;
2174
2175         unsigned VReg = MF.addLiveIn(GPRArgRegs[NumGPRs], RC);
2176         SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::i32);
2177         SDValue Store =
2178           DAG.getStore(Val.getValue(1), dl, Val, FIN,
2179                PseudoSourceValue::getFixedStack(AFI->getVarArgsFrameIndex()),
2180                0, false, false, 0);
2181         MemOps.push_back(Store);
2182         FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), FIN,
2183                           DAG.getConstant(4, getPointerTy()));
2184       }
2185       if (!MemOps.empty())
2186         Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
2187                             &MemOps[0], MemOps.size());
2188     } else
2189       // This will point to the next argument passed via stack.
2190       AFI->setVarArgsFrameIndex(MFI->CreateFixedObject(4, ArgOffset, true));
2191   }
2192
2193   return Chain;
2194 }
2195
2196 /// isFloatingPointZero - Return true if this is +0.0.
2197 static bool isFloatingPointZero(SDValue Op) {
2198   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(Op))
2199     return CFP->getValueAPF().isPosZero();
2200   else if (ISD::isEXTLoad(Op.getNode()) || ISD::isNON_EXTLoad(Op.getNode())) {
2201     // Maybe this has already been legalized into the constant pool?
2202     if (Op.getOperand(1).getOpcode() == ARMISD::Wrapper) {
2203       SDValue WrapperOp = Op.getOperand(1).getOperand(0);
2204       if (ConstantPoolSDNode *CP = dyn_cast<ConstantPoolSDNode>(WrapperOp))
2205         if (const ConstantFP *CFP = dyn_cast<ConstantFP>(CP->getConstVal()))
2206           return CFP->getValueAPF().isPosZero();
2207     }
2208   }
2209   return false;
2210 }
2211
2212 /// Returns appropriate ARM CMP (cmp) and corresponding condition code for
2213 /// the given operands.
2214 SDValue
2215 ARMTargetLowering::getARMCmp(SDValue LHS, SDValue RHS, ISD::CondCode CC,
2216                              SDValue &ARMcc, SelectionDAG &DAG,
2217                              DebugLoc dl) const {
2218   if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS.getNode())) {
2219     unsigned C = RHSC->getZExtValue();
2220     if (!isLegalICmpImmediate(C)) {
2221       // Constant does not fit, try adjusting it by one?
2222       switch (CC) {
2223       default: break;
2224       case ISD::SETLT:
2225       case ISD::SETGE:
2226         if (isLegalICmpImmediate(C-1)) {
2227           CC = (CC == ISD::SETLT) ? ISD::SETLE : ISD::SETGT;
2228           RHS = DAG.getConstant(C-1, MVT::i32);
2229         }
2230         break;
2231       case ISD::SETULT:
2232       case ISD::SETUGE:
2233         if (C > 0 && isLegalICmpImmediate(C-1)) {
2234           CC = (CC == ISD::SETULT) ? ISD::SETULE : ISD::SETUGT;
2235           RHS = DAG.getConstant(C-1, MVT::i32);
2236         }
2237         break;
2238       case ISD::SETLE:
2239       case ISD::SETGT:
2240         if (isLegalICmpImmediate(C+1)) {
2241           CC = (CC == ISD::SETLE) ? ISD::SETLT : ISD::SETGE;
2242           RHS = DAG.getConstant(C+1, MVT::i32);
2243         }
2244         break;
2245       case ISD::SETULE:
2246       case ISD::SETUGT:
2247         if (C < 0xffffffff && isLegalICmpImmediate(C+1)) {
2248           CC = (CC == ISD::SETULE) ? ISD::SETULT : ISD::SETUGE;
2249           RHS = DAG.getConstant(C+1, MVT::i32);
2250         }
2251         break;
2252       }
2253     }
2254   }
2255
2256   ARMCC::CondCodes CondCode = IntCCToARMCC(CC);
2257   ARMISD::NodeType CompareType;
2258   switch (CondCode) {
2259   default:
2260     CompareType = ARMISD::CMP;
2261     break;
2262   case ARMCC::EQ:
2263   case ARMCC::NE:
2264     // Uses only Z Flag
2265     CompareType = ARMISD::CMPZ;
2266     break;
2267   }
2268   ARMcc = DAG.getConstant(CondCode, MVT::i32);
2269   return DAG.getNode(CompareType, dl, MVT::Flag, LHS, RHS);
2270 }
2271
2272 /// Returns a appropriate VFP CMP (fcmp{s|d}+fmstat) for the given operands.
2273 SDValue
2274 ARMTargetLowering::getVFPCmp(SDValue LHS, SDValue RHS, SelectionDAG &DAG,
2275                              DebugLoc dl) const {
2276   SDValue Cmp;
2277   if (!isFloatingPointZero(RHS))
2278     Cmp = DAG.getNode(ARMISD::CMPFP, dl, MVT::Flag, LHS, RHS);
2279   else
2280     Cmp = DAG.getNode(ARMISD::CMPFPw0, dl, MVT::Flag, LHS);
2281   return DAG.getNode(ARMISD::FMSTAT, dl, MVT::Flag, Cmp);
2282 }
2283
2284 SDValue ARMTargetLowering::LowerSELECT_CC(SDValue Op, SelectionDAG &DAG) const {
2285   EVT VT = Op.getValueType();
2286   SDValue LHS = Op.getOperand(0);
2287   SDValue RHS = Op.getOperand(1);
2288   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(4))->get();
2289   SDValue TrueVal = Op.getOperand(2);
2290   SDValue FalseVal = Op.getOperand(3);
2291   DebugLoc dl = Op.getDebugLoc();
2292
2293   if (LHS.getValueType() == MVT::i32) {
2294     SDValue ARMcc;
2295     SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2296     SDValue Cmp = getARMCmp(LHS, RHS, CC, ARMcc, DAG, dl);
2297     return DAG.getNode(ARMISD::CMOV, dl, VT, FalseVal, TrueVal, ARMcc, CCR,Cmp);
2298   }
2299
2300   ARMCC::CondCodes CondCode, CondCode2;
2301   FPCCToARMCC(CC, CondCode, CondCode2);
2302
2303   SDValue ARMcc = DAG.getConstant(CondCode, MVT::i32);
2304   SDValue Cmp = getVFPCmp(LHS, RHS, DAG, dl);
2305   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2306   SDValue Result = DAG.getNode(ARMISD::CMOV, dl, VT, FalseVal, TrueVal,
2307                                ARMcc, CCR, Cmp);
2308   if (CondCode2 != ARMCC::AL) {
2309     SDValue ARMcc2 = DAG.getConstant(CondCode2, MVT::i32);
2310     // FIXME: Needs another CMP because flag can have but one use.
2311     SDValue Cmp2 = getVFPCmp(LHS, RHS, DAG, dl);
2312     Result = DAG.getNode(ARMISD::CMOV, dl, VT,
2313                          Result, TrueVal, ARMcc2, CCR, Cmp2);
2314   }
2315   return Result;
2316 }
2317
2318 /// canChangeToInt - Given the fp compare operand, return true if it is suitable
2319 /// to morph to an integer compare sequence.
2320 static bool canChangeToInt(SDValue Op, bool &SeenZero,
2321                            const ARMSubtarget *Subtarget) {
2322   SDNode *N = Op.getNode();
2323   if (!N->hasOneUse())
2324     // Otherwise it requires moving the value from fp to integer registers.
2325     return false;
2326   if (!N->getNumValues())
2327     return false;
2328   EVT VT = Op.getValueType();
2329   if (VT != MVT::f32 && !Subtarget->isFPBrccSlow())
2330     // f32 case is generally profitable. f64 case only makes sense when vcmpe +
2331     // vmrs are very slow, e.g. cortex-a8.
2332     return false;
2333
2334   if (isFloatingPointZero(Op)) {
2335     SeenZero = true;
2336     return true;
2337   }
2338   return ISD::isNormalLoad(N);
2339 }
2340
2341 static SDValue bitcastf32Toi32(SDValue Op, SelectionDAG &DAG) {
2342   if (isFloatingPointZero(Op))
2343     return DAG.getConstant(0, MVT::i32);
2344
2345   if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Op))
2346     return DAG.getLoad(MVT::i32, Op.getDebugLoc(),
2347                        Ld->getChain(), Ld->getBasePtr(),
2348                        Ld->getSrcValue(), Ld->getSrcValueOffset(),
2349                        Ld->isVolatile(), Ld->isNonTemporal(),
2350                        Ld->getAlignment());
2351
2352   llvm_unreachable("Unknown VFP cmp argument!");
2353 }
2354
2355 static void expandf64Toi32(SDValue Op, SelectionDAG &DAG,
2356                            SDValue &RetVal1, SDValue &RetVal2) {
2357   if (isFloatingPointZero(Op)) {
2358     RetVal1 = DAG.getConstant(0, MVT::i32);
2359     RetVal2 = DAG.getConstant(0, MVT::i32);
2360     return;
2361   }
2362
2363   if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Op)) {
2364     SDValue Ptr = Ld->getBasePtr();
2365     RetVal1 = DAG.getLoad(MVT::i32, Op.getDebugLoc(),
2366                           Ld->getChain(), Ptr,
2367                           Ld->getSrcValue(), Ld->getSrcValueOffset(),
2368                           Ld->isVolatile(), Ld->isNonTemporal(),
2369                           Ld->getAlignment());
2370
2371     EVT PtrType = Ptr.getValueType();
2372     unsigned NewAlign = MinAlign(Ld->getAlignment(), 4);
2373     SDValue NewPtr = DAG.getNode(ISD::ADD, Op.getDebugLoc(),
2374                                  PtrType, Ptr, DAG.getConstant(4, PtrType));
2375     RetVal2 = DAG.getLoad(MVT::i32, Op.getDebugLoc(),
2376                           Ld->getChain(), NewPtr,
2377                           Ld->getSrcValue(), Ld->getSrcValueOffset() + 4,
2378                           Ld->isVolatile(), Ld->isNonTemporal(),
2379                           NewAlign);
2380     return;
2381   }
2382
2383   llvm_unreachable("Unknown VFP cmp argument!");
2384 }
2385
2386 /// OptimizeVFPBrcond - With -enable-unsafe-fp-math, it's legal to optimize some
2387 /// f32 and even f64 comparisons to integer ones.
2388 SDValue
2389 ARMTargetLowering::OptimizeVFPBrcond(SDValue Op, SelectionDAG &DAG) const {
2390   SDValue Chain = Op.getOperand(0);
2391   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(1))->get();
2392   SDValue LHS = Op.getOperand(2);
2393   SDValue RHS = Op.getOperand(3);
2394   SDValue Dest = Op.getOperand(4);
2395   DebugLoc dl = Op.getDebugLoc();
2396
2397   bool SeenZero = false;
2398   if (canChangeToInt(LHS, SeenZero, Subtarget) &&
2399       canChangeToInt(RHS, SeenZero, Subtarget) &&
2400       // If one of the operand is zero, it's safe to ignore the NaN case since
2401       // we only care about equality comparisons.
2402       (SeenZero || (DAG.isKnownNeverNaN(LHS) && DAG.isKnownNeverNaN(RHS)))) {
2403     // If unsafe fp math optimization is enabled and there are no othter uses of
2404     // the CMP operands, and the condition code is EQ oe NE, we can optimize it
2405     // to an integer comparison.
2406     if (CC == ISD::SETOEQ)
2407       CC = ISD::SETEQ;
2408     else if (CC == ISD::SETUNE)
2409       CC = ISD::SETNE;
2410
2411     SDValue ARMcc;
2412     if (LHS.getValueType() == MVT::f32) {
2413       LHS = bitcastf32Toi32(LHS, DAG);
2414       RHS = bitcastf32Toi32(RHS, DAG);
2415       SDValue Cmp = getARMCmp(LHS, RHS, CC, ARMcc, DAG, dl);
2416       SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2417       return DAG.getNode(ARMISD::BRCOND, dl, MVT::Other,
2418                          Chain, Dest, ARMcc, CCR, Cmp);
2419     }
2420
2421     SDValue LHS1, LHS2;
2422     SDValue RHS1, RHS2;
2423     expandf64Toi32(LHS, DAG, LHS1, LHS2);
2424     expandf64Toi32(RHS, DAG, RHS1, RHS2);
2425     ARMCC::CondCodes CondCode = IntCCToARMCC(CC);
2426     ARMcc = DAG.getConstant(CondCode, MVT::i32);
2427     SDVTList VTList = DAG.getVTList(MVT::Other, MVT::Flag);
2428     SDValue Ops[] = { Chain, ARMcc, LHS1, LHS2, RHS1, RHS2, Dest };
2429     return DAG.getNode(ARMISD::BCC_i64, dl, VTList, Ops, 7);
2430   }
2431
2432   return SDValue();
2433 }
2434
2435 SDValue ARMTargetLowering::LowerBR_CC(SDValue Op, SelectionDAG &DAG) const {
2436   SDValue Chain = Op.getOperand(0);
2437   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(1))->get();
2438   SDValue LHS = Op.getOperand(2);
2439   SDValue RHS = Op.getOperand(3);
2440   SDValue Dest = Op.getOperand(4);
2441   DebugLoc dl = Op.getDebugLoc();
2442
2443   if (LHS.getValueType() == MVT::i32) {
2444     SDValue ARMcc;
2445     SDValue Cmp = getARMCmp(LHS, RHS, CC, ARMcc, DAG, dl);
2446     SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2447     return DAG.getNode(ARMISD::BRCOND, dl, MVT::Other,
2448                        Chain, Dest, ARMcc, CCR, Cmp);
2449   }
2450
2451   assert(LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64);
2452
2453   if (UnsafeFPMath &&
2454       (CC == ISD::SETEQ || CC == ISD::SETOEQ ||
2455        CC == ISD::SETNE || CC == ISD::SETUNE)) {
2456     SDValue Result = OptimizeVFPBrcond(Op, DAG);
2457     if (Result.getNode())
2458       return Result;
2459   }
2460
2461   ARMCC::CondCodes CondCode, CondCode2;
2462   FPCCToARMCC(CC, CondCode, CondCode2);
2463
2464   SDValue ARMcc = DAG.getConstant(CondCode, MVT::i32);
2465   SDValue Cmp = getVFPCmp(LHS, RHS, DAG, dl);
2466   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2467   SDVTList VTList = DAG.getVTList(MVT::Other, MVT::Flag);
2468   SDValue Ops[] = { Chain, Dest, ARMcc, CCR, Cmp };
2469   SDValue Res = DAG.getNode(ARMISD::BRCOND, dl, VTList, Ops, 5);
2470   if (CondCode2 != ARMCC::AL) {
2471     ARMcc = DAG.getConstant(CondCode2, MVT::i32);
2472     SDValue Ops[] = { Res, Dest, ARMcc, CCR, Res.getValue(1) };
2473     Res = DAG.getNode(ARMISD::BRCOND, dl, VTList, Ops, 5);
2474   }
2475   return Res;
2476 }
2477
2478 SDValue ARMTargetLowering::LowerBR_JT(SDValue Op, SelectionDAG &DAG) const {
2479   SDValue Chain = Op.getOperand(0);
2480   SDValue Table = Op.getOperand(1);
2481   SDValue Index = Op.getOperand(2);
2482   DebugLoc dl = Op.getDebugLoc();
2483
2484   EVT PTy = getPointerTy();
2485   JumpTableSDNode *JT = cast<JumpTableSDNode>(Table);
2486   ARMFunctionInfo *AFI = DAG.getMachineFunction().getInfo<ARMFunctionInfo>();
2487   SDValue UId = DAG.getConstant(AFI->createJumpTableUId(), PTy);
2488   SDValue JTI = DAG.getTargetJumpTable(JT->getIndex(), PTy);
2489   Table = DAG.getNode(ARMISD::WrapperJT, dl, MVT::i32, JTI, UId);
2490   Index = DAG.getNode(ISD::MUL, dl, PTy, Index, DAG.getConstant(4, PTy));
2491   SDValue Addr = DAG.getNode(ISD::ADD, dl, PTy, Index, Table);
2492   if (Subtarget->isThumb2()) {
2493     // Thumb2 uses a two-level jump. That is, it jumps into the jump table
2494     // which does another jump to the destination. This also makes it easier
2495     // to translate it to TBB / TBH later.
2496     // FIXME: This might not work if the function is extremely large.
2497     return DAG.getNode(ARMISD::BR2_JT, dl, MVT::Other, Chain,
2498                        Addr, Op.getOperand(2), JTI, UId);
2499   }
2500   if (getTargetMachine().getRelocationModel() == Reloc::PIC_) {
2501     Addr = DAG.getLoad((EVT)MVT::i32, dl, Chain, Addr,
2502                        PseudoSourceValue::getJumpTable(), 0,
2503                        false, false, 0);
2504     Chain = Addr.getValue(1);
2505     Addr = DAG.getNode(ISD::ADD, dl, PTy, Addr, Table);
2506     return DAG.getNode(ARMISD::BR_JT, dl, MVT::Other, Chain, Addr, JTI, UId);
2507   } else {
2508     Addr = DAG.getLoad(PTy, dl, Chain, Addr,
2509                        PseudoSourceValue::getJumpTable(), 0, false, false, 0);
2510     Chain = Addr.getValue(1);
2511     return DAG.getNode(ARMISD::BR_JT, dl, MVT::Other, Chain, Addr, JTI, UId);
2512   }
2513 }
2514
2515 static SDValue LowerFP_TO_INT(SDValue Op, SelectionDAG &DAG) {
2516   DebugLoc dl = Op.getDebugLoc();
2517   unsigned Opc;
2518
2519   switch (Op.getOpcode()) {
2520   default:
2521     assert(0 && "Invalid opcode!");
2522   case ISD::FP_TO_SINT:
2523     Opc = ARMISD::FTOSI;
2524     break;
2525   case ISD::FP_TO_UINT:
2526     Opc = ARMISD::FTOUI;
2527     break;
2528   }
2529   Op = DAG.getNode(Opc, dl, MVT::f32, Op.getOperand(0));
2530   return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i32, Op);
2531 }
2532
2533 static SDValue LowerINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
2534   EVT VT = Op.getValueType();
2535   DebugLoc dl = Op.getDebugLoc();
2536   unsigned Opc;
2537
2538   switch (Op.getOpcode()) {
2539   default:
2540     assert(0 && "Invalid opcode!");
2541   case ISD::SINT_TO_FP:
2542     Opc = ARMISD::SITOF;
2543     break;
2544   case ISD::UINT_TO_FP:
2545     Opc = ARMISD::UITOF;
2546     break;
2547   }
2548
2549   Op = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::f32, Op.getOperand(0));
2550   return DAG.getNode(Opc, dl, VT, Op);
2551 }
2552
2553 SDValue ARMTargetLowering::LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) const {
2554   // Implement fcopysign with a fabs and a conditional fneg.
2555   SDValue Tmp0 = Op.getOperand(0);
2556   SDValue Tmp1 = Op.getOperand(1);
2557   DebugLoc dl = Op.getDebugLoc();
2558   EVT VT = Op.getValueType();
2559   EVT SrcVT = Tmp1.getValueType();
2560   SDValue AbsVal = DAG.getNode(ISD::FABS, dl, VT, Tmp0);
2561   SDValue ARMcc = DAG.getConstant(ARMCC::LT, MVT::i32);
2562   SDValue FP0 = DAG.getConstantFP(0.0, SrcVT);
2563   SDValue Cmp = getVFPCmp(Tmp1, FP0, DAG, dl);
2564   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2565   return DAG.getNode(ARMISD::CNEG, dl, VT, AbsVal, AbsVal, ARMcc, CCR, Cmp);
2566 }
2567
2568 SDValue ARMTargetLowering::LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) const{
2569   MachineFunction &MF = DAG.getMachineFunction();
2570   MachineFrameInfo *MFI = MF.getFrameInfo();
2571   MFI->setReturnAddressIsTaken(true);
2572
2573   EVT VT = Op.getValueType();
2574   DebugLoc dl = Op.getDebugLoc();
2575   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
2576   if (Depth) {
2577     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
2578     SDValue Offset = DAG.getConstant(4, MVT::i32);
2579     return DAG.getLoad(VT, dl, DAG.getEntryNode(),
2580                        DAG.getNode(ISD::ADD, dl, VT, FrameAddr, Offset),
2581                        NULL, 0, false, false, 0);
2582   }
2583
2584   // Return LR, which contains the return address. Mark it an implicit live-in.
2585   unsigned Reg = MF.addLiveIn(ARM::LR, ARM::GPRRegisterClass);
2586   return DAG.getCopyFromReg(DAG.getEntryNode(), dl, Reg, VT);
2587 }
2588
2589 SDValue ARMTargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const {
2590   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
2591   MFI->setFrameAddressIsTaken(true);
2592
2593   EVT VT = Op.getValueType();
2594   DebugLoc dl = Op.getDebugLoc();  // FIXME probably not meaningful
2595   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
2596   unsigned FrameReg = (Subtarget->isThumb() || Subtarget->isTargetDarwin())
2597     ? ARM::R7 : ARM::R11;
2598   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, VT);
2599   while (Depth--)
2600     FrameAddr = DAG.getLoad(VT, dl, DAG.getEntryNode(), FrameAddr, NULL, 0,
2601                             false, false, 0);
2602   return FrameAddr;
2603 }
2604
2605 /// ExpandBIT_CONVERT - If the target supports VFP, this function is called to
2606 /// expand a bit convert where either the source or destination type is i64 to
2607 /// use a VMOVDRR or VMOVRRD node.  This should not be done when the non-i64
2608 /// operand type is illegal (e.g., v2f32 for a target that doesn't support
2609 /// vectors), since the legalizer won't know what to do with that.
2610 static SDValue ExpandBIT_CONVERT(SDNode *N, SelectionDAG &DAG) {
2611   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
2612   DebugLoc dl = N->getDebugLoc();
2613   SDValue Op = N->getOperand(0);
2614
2615   // This function is only supposed to be called for i64 types, either as the
2616   // source or destination of the bit convert.
2617   EVT SrcVT = Op.getValueType();
2618   EVT DstVT = N->getValueType(0);
2619   assert((SrcVT == MVT::i64 || DstVT == MVT::i64) &&
2620          "ExpandBIT_CONVERT called for non-i64 type");
2621
2622   // Turn i64->f64 into VMOVDRR.
2623   if (SrcVT == MVT::i64 && TLI.isTypeLegal(DstVT)) {
2624     SDValue Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, Op,
2625                              DAG.getConstant(0, MVT::i32));
2626     SDValue Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, Op,
2627                              DAG.getConstant(1, MVT::i32));
2628     return DAG.getNode(ISD::BIT_CONVERT, dl, DstVT,
2629                        DAG.getNode(ARMISD::VMOVDRR, dl, MVT::f64, Lo, Hi));
2630   }
2631
2632   // Turn f64->i64 into VMOVRRD.
2633   if (DstVT == MVT::i64 && TLI.isTypeLegal(SrcVT)) {
2634     SDValue Cvt = DAG.getNode(ARMISD::VMOVRRD, dl,
2635                               DAG.getVTList(MVT::i32, MVT::i32), &Op, 1);
2636     // Merge the pieces into a single i64 value.
2637     return DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, Cvt, Cvt.getValue(1));
2638   }
2639
2640   return SDValue();
2641 }
2642
2643 /// getZeroVector - Returns a vector of specified type with all zero elements.
2644 /// Zero vectors are used to represent vector negation and in those cases
2645 /// will be implemented with the NEON VNEG instruction.  However, VNEG does
2646 /// not support i64 elements, so sometimes the zero vectors will need to be
2647 /// explicitly constructed.  Regardless, use a canonical VMOV to create the
2648 /// zero vector.
2649 static SDValue getZeroVector(EVT VT, SelectionDAG &DAG, DebugLoc dl) {
2650   assert(VT.isVector() && "Expected a vector type");
2651   // The canonical modified immediate encoding of a zero vector is....0!
2652   SDValue EncodedVal = DAG.getTargetConstant(0, MVT::i32);
2653   EVT VmovVT = VT.is128BitVector() ? MVT::v4i32 : MVT::v2i32;
2654   SDValue Vmov = DAG.getNode(ARMISD::VMOVIMM, dl, VmovVT, EncodedVal);
2655   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vmov);
2656 }
2657
2658 /// LowerShiftRightParts - Lower SRA_PARTS, which returns two
2659 /// i32 values and take a 2 x i32 value to shift plus a shift amount.
2660 SDValue ARMTargetLowering::LowerShiftRightParts(SDValue Op,
2661                                                 SelectionDAG &DAG) const {
2662   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
2663   EVT VT = Op.getValueType();
2664   unsigned VTBits = VT.getSizeInBits();
2665   DebugLoc dl = Op.getDebugLoc();
2666   SDValue ShOpLo = Op.getOperand(0);
2667   SDValue ShOpHi = Op.getOperand(1);
2668   SDValue ShAmt  = Op.getOperand(2);
2669   SDValue ARMcc;
2670   unsigned Opc = (Op.getOpcode() == ISD::SRA_PARTS) ? ISD::SRA : ISD::SRL;
2671
2672   assert(Op.getOpcode() == ISD::SRA_PARTS || Op.getOpcode() == ISD::SRL_PARTS);
2673
2674   SDValue RevShAmt = DAG.getNode(ISD::SUB, dl, MVT::i32,
2675                                  DAG.getConstant(VTBits, MVT::i32), ShAmt);
2676   SDValue Tmp1 = DAG.getNode(ISD::SRL, dl, VT, ShOpLo, ShAmt);
2677   SDValue ExtraShAmt = DAG.getNode(ISD::SUB, dl, MVT::i32, ShAmt,
2678                                    DAG.getConstant(VTBits, MVT::i32));
2679   SDValue Tmp2 = DAG.getNode(ISD::SHL, dl, VT, ShOpHi, RevShAmt);
2680   SDValue FalseVal = DAG.getNode(ISD::OR, dl, VT, Tmp1, Tmp2);
2681   SDValue TrueVal = DAG.getNode(Opc, dl, VT, ShOpHi, ExtraShAmt);
2682
2683   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2684   SDValue Cmp = getARMCmp(ExtraShAmt, DAG.getConstant(0, MVT::i32), ISD::SETGE,
2685                           ARMcc, DAG, dl);
2686   SDValue Hi = DAG.getNode(Opc, dl, VT, ShOpHi, ShAmt);
2687   SDValue Lo = DAG.getNode(ARMISD::CMOV, dl, VT, FalseVal, TrueVal, ARMcc,
2688                            CCR, Cmp);
2689
2690   SDValue Ops[2] = { Lo, Hi };
2691   return DAG.getMergeValues(Ops, 2, dl);
2692 }
2693
2694 /// LowerShiftLeftParts - Lower SHL_PARTS, which returns two
2695 /// i32 values and take a 2 x i32 value to shift plus a shift amount.
2696 SDValue ARMTargetLowering::LowerShiftLeftParts(SDValue Op,
2697                                                SelectionDAG &DAG) const {
2698   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
2699   EVT VT = Op.getValueType();
2700   unsigned VTBits = VT.getSizeInBits();
2701   DebugLoc dl = Op.getDebugLoc();
2702   SDValue ShOpLo = Op.getOperand(0);
2703   SDValue ShOpHi = Op.getOperand(1);
2704   SDValue ShAmt  = Op.getOperand(2);
2705   SDValue ARMcc;
2706
2707   assert(Op.getOpcode() == ISD::SHL_PARTS);
2708   SDValue RevShAmt = DAG.getNode(ISD::SUB, dl, MVT::i32,
2709                                  DAG.getConstant(VTBits, MVT::i32), ShAmt);
2710   SDValue Tmp1 = DAG.getNode(ISD::SRL, dl, VT, ShOpLo, RevShAmt);
2711   SDValue ExtraShAmt = DAG.getNode(ISD::SUB, dl, MVT::i32, ShAmt,
2712                                    DAG.getConstant(VTBits, MVT::i32));
2713   SDValue Tmp2 = DAG.getNode(ISD::SHL, dl, VT, ShOpHi, ShAmt);
2714   SDValue Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ExtraShAmt);
2715
2716   SDValue FalseVal = DAG.getNode(ISD::OR, dl, VT, Tmp1, Tmp2);
2717   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2718   SDValue Cmp = getARMCmp(ExtraShAmt, DAG.getConstant(0, MVT::i32), ISD::SETGE,
2719                           ARMcc, DAG, dl);
2720   SDValue Lo = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ShAmt);
2721   SDValue Hi = DAG.getNode(ARMISD::CMOV, dl, VT, FalseVal, Tmp3, ARMcc,
2722                            CCR, Cmp);
2723
2724   SDValue Ops[2] = { Lo, Hi };
2725   return DAG.getMergeValues(Ops, 2, dl);
2726 }
2727
2728 static SDValue LowerCTTZ(SDNode *N, SelectionDAG &DAG,
2729                          const ARMSubtarget *ST) {
2730   EVT VT = N->getValueType(0);
2731   DebugLoc dl = N->getDebugLoc();
2732
2733   if (!ST->hasV6T2Ops())
2734     return SDValue();
2735
2736   SDValue rbit = DAG.getNode(ARMISD::RBIT, dl, VT, N->getOperand(0));
2737   return DAG.getNode(ISD::CTLZ, dl, VT, rbit);
2738 }
2739
2740 static SDValue LowerShift(SDNode *N, SelectionDAG &DAG,
2741                           const ARMSubtarget *ST) {
2742   EVT VT = N->getValueType(0);
2743   DebugLoc dl = N->getDebugLoc();
2744
2745   // Lower vector shifts on NEON to use VSHL.
2746   if (VT.isVector()) {
2747     assert(ST->hasNEON() && "unexpected vector shift");
2748
2749     // Left shifts translate directly to the vshiftu intrinsic.
2750     if (N->getOpcode() == ISD::SHL)
2751       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
2752                          DAG.getConstant(Intrinsic::arm_neon_vshiftu, MVT::i32),
2753                          N->getOperand(0), N->getOperand(1));
2754
2755     assert((N->getOpcode() == ISD::SRA ||
2756             N->getOpcode() == ISD::SRL) && "unexpected vector shift opcode");
2757
2758     // NEON uses the same intrinsics for both left and right shifts.  For
2759     // right shifts, the shift amounts are negative, so negate the vector of
2760     // shift amounts.
2761     EVT ShiftVT = N->getOperand(1).getValueType();
2762     SDValue NegatedCount = DAG.getNode(ISD::SUB, dl, ShiftVT,
2763                                        getZeroVector(ShiftVT, DAG, dl),
2764                                        N->getOperand(1));
2765     Intrinsic::ID vshiftInt = (N->getOpcode() == ISD::SRA ?
2766                                Intrinsic::arm_neon_vshifts :
2767                                Intrinsic::arm_neon_vshiftu);
2768     return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
2769                        DAG.getConstant(vshiftInt, MVT::i32),
2770                        N->getOperand(0), NegatedCount);
2771   }
2772
2773   // We can get here for a node like i32 = ISD::SHL i32, i64
2774   if (VT != MVT::i64)
2775     return SDValue();
2776
2777   assert((N->getOpcode() == ISD::SRL || N->getOpcode() == ISD::SRA) &&
2778          "Unknown shift to lower!");
2779
2780   // We only lower SRA, SRL of 1 here, all others use generic lowering.
2781   if (!isa<ConstantSDNode>(N->getOperand(1)) ||
2782       cast<ConstantSDNode>(N->getOperand(1))->getZExtValue() != 1)
2783     return SDValue();
2784
2785   // If we are in thumb mode, we don't have RRX.
2786   if (ST->isThumb1Only()) return SDValue();
2787
2788   // Okay, we have a 64-bit SRA or SRL of 1.  Lower this to an RRX expr.
2789   SDValue Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(0),
2790                            DAG.getConstant(0, MVT::i32));
2791   SDValue Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(0),
2792                            DAG.getConstant(1, MVT::i32));
2793
2794   // First, build a SRA_FLAG/SRL_FLAG op, which shifts the top part by one and
2795   // captures the result into a carry flag.
2796   unsigned Opc = N->getOpcode() == ISD::SRL ? ARMISD::SRL_FLAG:ARMISD::SRA_FLAG;
2797   Hi = DAG.getNode(Opc, dl, DAG.getVTList(MVT::i32, MVT::Flag), &Hi, 1);
2798
2799   // The low part is an ARMISD::RRX operand, which shifts the carry in.
2800   Lo = DAG.getNode(ARMISD::RRX, dl, MVT::i32, Lo, Hi.getValue(1));
2801
2802   // Merge the pieces into a single i64 value.
2803  return DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, Lo, Hi);
2804 }
2805
2806 static SDValue LowerVSETCC(SDValue Op, SelectionDAG &DAG) {
2807   SDValue TmpOp0, TmpOp1;
2808   bool Invert = false;
2809   bool Swap = false;
2810   unsigned Opc = 0;
2811
2812   SDValue Op0 = Op.getOperand(0);
2813   SDValue Op1 = Op.getOperand(1);
2814   SDValue CC = Op.getOperand(2);
2815   EVT VT = Op.getValueType();
2816   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
2817   DebugLoc dl = Op.getDebugLoc();
2818
2819   if (Op.getOperand(1).getValueType().isFloatingPoint()) {
2820     switch (SetCCOpcode) {
2821     default: llvm_unreachable("Illegal FP comparison"); break;
2822     case ISD::SETUNE:
2823     case ISD::SETNE:  Invert = true; // Fallthrough
2824     case ISD::SETOEQ:
2825     case ISD::SETEQ:  Opc = ARMISD::VCEQ; break;
2826     case ISD::SETOLT:
2827     case ISD::SETLT: Swap = true; // Fallthrough
2828     case ISD::SETOGT:
2829     case ISD::SETGT:  Opc = ARMISD::VCGT; break;
2830     case ISD::SETOLE:
2831     case ISD::SETLE:  Swap = true; // Fallthrough
2832     case ISD::SETOGE:
2833     case ISD::SETGE: Opc = ARMISD::VCGE; break;
2834     case ISD::SETUGE: Swap = true; // Fallthrough
2835     case ISD::SETULE: Invert = true; Opc = ARMISD::VCGT; break;
2836     case ISD::SETUGT: Swap = true; // Fallthrough
2837     case ISD::SETULT: Invert = true; Opc = ARMISD::VCGE; break;
2838     case ISD::SETUEQ: Invert = true; // Fallthrough
2839     case ISD::SETONE:
2840       // Expand this to (OLT | OGT).
2841       TmpOp0 = Op0;
2842       TmpOp1 = Op1;
2843       Opc = ISD::OR;
2844       Op0 = DAG.getNode(ARMISD::VCGT, dl, VT, TmpOp1, TmpOp0);
2845       Op1 = DAG.getNode(ARMISD::VCGT, dl, VT, TmpOp0, TmpOp1);
2846       break;
2847     case ISD::SETUO: Invert = true; // Fallthrough
2848     case ISD::SETO:
2849       // Expand this to (OLT | OGE).
2850       TmpOp0 = Op0;
2851       TmpOp1 = Op1;
2852       Opc = ISD::OR;
2853       Op0 = DAG.getNode(ARMISD::VCGT, dl, VT, TmpOp1, TmpOp0);
2854       Op1 = DAG.getNode(ARMISD::VCGE, dl, VT, TmpOp0, TmpOp1);
2855       break;
2856     }
2857   } else {
2858     // Integer comparisons.
2859     switch (SetCCOpcode) {
2860     default: llvm_unreachable("Illegal integer comparison"); break;
2861     case ISD::SETNE:  Invert = true;
2862     case ISD::SETEQ:  Opc = ARMISD::VCEQ; break;
2863     case ISD::SETLT:  Swap = true;
2864     case ISD::SETGT:  Opc = ARMISD::VCGT; break;
2865     case ISD::SETLE:  Swap = true;
2866     case ISD::SETGE:  Opc = ARMISD::VCGE; break;
2867     case ISD::SETULT: Swap = true;
2868     case ISD::SETUGT: Opc = ARMISD::VCGTU; break;
2869     case ISD::SETULE: Swap = true;
2870     case ISD::SETUGE: Opc = ARMISD::VCGEU; break;
2871     }
2872
2873     // Detect VTST (Vector Test Bits) = icmp ne (and (op0, op1), zero).
2874     if (Opc == ARMISD::VCEQ) {
2875
2876       SDValue AndOp;
2877       if (ISD::isBuildVectorAllZeros(Op1.getNode()))
2878         AndOp = Op0;
2879       else if (ISD::isBuildVectorAllZeros(Op0.getNode()))
2880         AndOp = Op1;
2881
2882       // Ignore bitconvert.
2883       if (AndOp.getNode() && AndOp.getOpcode() == ISD::BIT_CONVERT)
2884         AndOp = AndOp.getOperand(0);
2885
2886       if (AndOp.getNode() && AndOp.getOpcode() == ISD::AND) {
2887         Opc = ARMISD::VTST;
2888         Op0 = DAG.getNode(ISD::BIT_CONVERT, dl, VT, AndOp.getOperand(0));
2889         Op1 = DAG.getNode(ISD::BIT_CONVERT, dl, VT, AndOp.getOperand(1));
2890         Invert = !Invert;
2891       }
2892     }
2893   }
2894
2895   if (Swap)
2896     std::swap(Op0, Op1);
2897
2898   SDValue Result = DAG.getNode(Opc, dl, VT, Op0, Op1);
2899
2900   if (Invert)
2901     Result = DAG.getNOT(dl, Result, VT);
2902
2903   return Result;
2904 }
2905
2906 /// isNEONModifiedImm - Check if the specified splat value corresponds to a
2907 /// valid vector constant for a NEON instruction with a "modified immediate"
2908 /// operand (e.g., VMOV).  If so, return the encoded value.
2909 static SDValue isNEONModifiedImm(uint64_t SplatBits, uint64_t SplatUndef,
2910                                  unsigned SplatBitSize, SelectionDAG &DAG,
2911                                  EVT &VT, bool is128Bits, bool isVMOV) {
2912   unsigned OpCmode, Imm;
2913
2914   // SplatBitSize is set to the smallest size that splats the vector, so a
2915   // zero vector will always have SplatBitSize == 8.  However, NEON modified
2916   // immediate instructions others than VMOV do not support the 8-bit encoding
2917   // of a zero vector, and the default encoding of zero is supposed to be the
2918   // 32-bit version.
2919   if (SplatBits == 0)
2920     SplatBitSize = 32;
2921
2922   switch (SplatBitSize) {
2923   case 8:
2924     if (!isVMOV)
2925       return SDValue();
2926     // Any 1-byte value is OK.  Op=0, Cmode=1110.
2927     assert((SplatBits & ~0xff) == 0 && "one byte splat value is too big");
2928     OpCmode = 0xe;
2929     Imm = SplatBits;
2930     VT = is128Bits ? MVT::v16i8 : MVT::v8i8;
2931     break;
2932
2933   case 16:
2934     // NEON's 16-bit VMOV supports splat values where only one byte is nonzero.
2935     VT = is128Bits ? MVT::v8i16 : MVT::v4i16;
2936     if ((SplatBits & ~0xff) == 0) {
2937       // Value = 0x00nn: Op=x, Cmode=100x.
2938       OpCmode = 0x8;
2939       Imm = SplatBits;
2940       break;
2941     }
2942     if ((SplatBits & ~0xff00) == 0) {
2943       // Value = 0xnn00: Op=x, Cmode=101x.
2944       OpCmode = 0xa;
2945       Imm = SplatBits >> 8;
2946       break;
2947     }
2948     return SDValue();
2949
2950   case 32:
2951     // NEON's 32-bit VMOV supports splat values where:
2952     // * only one byte is nonzero, or
2953     // * the least significant byte is 0xff and the second byte is nonzero, or
2954     // * the least significant 2 bytes are 0xff and the third is nonzero.
2955     VT = is128Bits ? MVT::v4i32 : MVT::v2i32;
2956     if ((SplatBits & ~0xff) == 0) {
2957       // Value = 0x000000nn: Op=x, Cmode=000x.
2958       OpCmode = 0;
2959       Imm = SplatBits;
2960       break;
2961     }
2962     if ((SplatBits & ~0xff00) == 0) {
2963       // Value = 0x0000nn00: Op=x, Cmode=001x.
2964       OpCmode = 0x2;
2965       Imm = SplatBits >> 8;
2966       break;
2967     }
2968     if ((SplatBits & ~0xff0000) == 0) {
2969       // Value = 0x00nn0000: Op=x, Cmode=010x.
2970       OpCmode = 0x4;
2971       Imm = SplatBits >> 16;
2972       break;
2973     }
2974     if ((SplatBits & ~0xff000000) == 0) {
2975       // Value = 0xnn000000: Op=x, Cmode=011x.
2976       OpCmode = 0x6;
2977       Imm = SplatBits >> 24;
2978       break;
2979     }
2980
2981     if ((SplatBits & ~0xffff) == 0 &&
2982         ((SplatBits | SplatUndef) & 0xff) == 0xff) {
2983       // Value = 0x0000nnff: Op=x, Cmode=1100.
2984       OpCmode = 0xc;
2985       Imm = SplatBits >> 8;
2986       SplatBits |= 0xff;
2987       break;
2988     }
2989
2990     if ((SplatBits & ~0xffffff) == 0 &&
2991         ((SplatBits | SplatUndef) & 0xffff) == 0xffff) {
2992       // Value = 0x00nnffff: Op=x, Cmode=1101.
2993       OpCmode = 0xd;
2994       Imm = SplatBits >> 16;
2995       SplatBits |= 0xffff;
2996       break;
2997     }
2998
2999     // Note: there are a few 32-bit splat values (specifically: 00ffff00,
3000     // ff000000, ff0000ff, and ffff00ff) that are valid for VMOV.I64 but not
3001     // VMOV.I32.  A (very) minor optimization would be to replicate the value
3002     // and fall through here to test for a valid 64-bit splat.  But, then the
3003     // caller would also need to check and handle the change in size.
3004     return SDValue();
3005
3006   case 64: {
3007     if (!isVMOV)
3008       return SDValue();
3009     // NEON has a 64-bit VMOV splat where each byte is either 0 or 0xff.
3010     uint64_t BitMask = 0xff;
3011     uint64_t Val = 0;
3012     unsigned ImmMask = 1;
3013     Imm = 0;
3014     for (int ByteNum = 0; ByteNum < 8; ++ByteNum) {
3015       if (((SplatBits | SplatUndef) & BitMask) == BitMask) {
3016         Val |= BitMask;
3017         Imm |= ImmMask;
3018       } else if ((SplatBits & BitMask) != 0) {
3019         return SDValue();
3020       }
3021       BitMask <<= 8;
3022       ImmMask <<= 1;
3023     }
3024     // Op=1, Cmode=1110.
3025     OpCmode = 0x1e;
3026     SplatBits = Val;
3027     VT = is128Bits ? MVT::v2i64 : MVT::v1i64;
3028     break;
3029   }
3030
3031   default:
3032     llvm_unreachable("unexpected size for isNEONModifiedImm");
3033     return SDValue();
3034   }
3035
3036   unsigned EncodedVal = ARM_AM::createNEONModImm(OpCmode, Imm);
3037   return DAG.getTargetConstant(EncodedVal, MVT::i32);
3038 }
3039
3040 static bool isVEXTMask(const SmallVectorImpl<int> &M, EVT VT,
3041                        bool &ReverseVEXT, unsigned &Imm) {
3042   unsigned NumElts = VT.getVectorNumElements();
3043   ReverseVEXT = false;
3044   Imm = M[0];
3045
3046   // If this is a VEXT shuffle, the immediate value is the index of the first
3047   // element.  The other shuffle indices must be the successive elements after
3048   // the first one.
3049   unsigned ExpectedElt = Imm;
3050   for (unsigned i = 1; i < NumElts; ++i) {
3051     // Increment the expected index.  If it wraps around, it may still be
3052     // a VEXT but the source vectors must be swapped.
3053     ExpectedElt += 1;
3054     if (ExpectedElt == NumElts * 2) {
3055       ExpectedElt = 0;
3056       ReverseVEXT = true;
3057     }
3058
3059     if (ExpectedElt != static_cast<unsigned>(M[i]))
3060       return false;
3061   }
3062
3063   // Adjust the index value if the source operands will be swapped.
3064   if (ReverseVEXT)
3065     Imm -= NumElts;
3066
3067   return true;
3068 }
3069
3070 /// isVREVMask - Check if a vector shuffle corresponds to a VREV
3071 /// instruction with the specified blocksize.  (The order of the elements
3072 /// within each block of the vector is reversed.)
3073 static bool isVREVMask(const SmallVectorImpl<int> &M, EVT VT,
3074                        unsigned BlockSize) {
3075   assert((BlockSize==16 || BlockSize==32 || BlockSize==64) &&
3076          "Only possible block sizes for VREV are: 16, 32, 64");
3077
3078   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3079   if (EltSz == 64)
3080     return false;
3081
3082   unsigned NumElts = VT.getVectorNumElements();
3083   unsigned BlockElts = M[0] + 1;
3084
3085   if (BlockSize <= EltSz || BlockSize != BlockElts * EltSz)
3086     return false;
3087
3088   for (unsigned i = 0; i < NumElts; ++i) {
3089     if ((unsigned) M[i] !=
3090         (i - i%BlockElts) + (BlockElts - 1 - i%BlockElts))
3091       return false;
3092   }
3093
3094   return true;
3095 }
3096
3097 static bool isVTRNMask(const SmallVectorImpl<int> &M, EVT VT,
3098                        unsigned &WhichResult) {
3099   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3100   if (EltSz == 64)
3101     return false;
3102
3103   unsigned NumElts = VT.getVectorNumElements();
3104   WhichResult = (M[0] == 0 ? 0 : 1);
3105   for (unsigned i = 0; i < NumElts; i += 2) {
3106     if ((unsigned) M[i] != i + WhichResult ||
3107         (unsigned) M[i+1] != i + NumElts + WhichResult)
3108       return false;
3109   }
3110   return true;
3111 }
3112
3113 /// isVTRN_v_undef_Mask - Special case of isVTRNMask for canonical form of
3114 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
3115 /// Mask is e.g., <0, 0, 2, 2> instead of <0, 4, 2, 6>.
3116 static bool isVTRN_v_undef_Mask(const SmallVectorImpl<int> &M, EVT VT,
3117                                 unsigned &WhichResult) {
3118   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3119   if (EltSz == 64)
3120     return false;
3121
3122   unsigned NumElts = VT.getVectorNumElements();
3123   WhichResult = (M[0] == 0 ? 0 : 1);
3124   for (unsigned i = 0; i < NumElts; i += 2) {
3125     if ((unsigned) M[i] != i + WhichResult ||
3126         (unsigned) M[i+1] != i + WhichResult)
3127       return false;
3128   }
3129   return true;
3130 }
3131
3132 static bool isVUZPMask(const SmallVectorImpl<int> &M, EVT VT,
3133                        unsigned &WhichResult) {
3134   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3135   if (EltSz == 64)
3136     return false;
3137
3138   unsigned NumElts = VT.getVectorNumElements();
3139   WhichResult = (M[0] == 0 ? 0 : 1);
3140   for (unsigned i = 0; i != NumElts; ++i) {
3141     if ((unsigned) M[i] != 2 * i + WhichResult)
3142       return false;
3143   }
3144
3145   // VUZP.32 for 64-bit vectors is a pseudo-instruction alias for VTRN.32.
3146   if (VT.is64BitVector() && EltSz == 32)
3147     return false;
3148
3149   return true;
3150 }
3151
3152 /// isVUZP_v_undef_Mask - Special case of isVUZPMask for canonical form of
3153 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
3154 /// Mask is e.g., <0, 2, 0, 2> instead of <0, 2, 4, 6>,
3155 static bool isVUZP_v_undef_Mask(const SmallVectorImpl<int> &M, EVT VT,
3156                                 unsigned &WhichResult) {
3157   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3158   if (EltSz == 64)
3159     return false;
3160
3161   unsigned Half = VT.getVectorNumElements() / 2;
3162   WhichResult = (M[0] == 0 ? 0 : 1);
3163   for (unsigned j = 0; j != 2; ++j) {
3164     unsigned Idx = WhichResult;
3165     for (unsigned i = 0; i != Half; ++i) {
3166       if ((unsigned) M[i + j * Half] != Idx)
3167         return false;
3168       Idx += 2;
3169     }
3170   }
3171
3172   // VUZP.32 for 64-bit vectors is a pseudo-instruction alias for VTRN.32.
3173   if (VT.is64BitVector() && EltSz == 32)
3174     return false;
3175
3176   return true;
3177 }
3178
3179 static bool isVZIPMask(const SmallVectorImpl<int> &M, EVT VT,
3180                        unsigned &WhichResult) {
3181   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3182   if (EltSz == 64)
3183     return false;
3184
3185   unsigned NumElts = VT.getVectorNumElements();
3186   WhichResult = (M[0] == 0 ? 0 : 1);
3187   unsigned Idx = WhichResult * NumElts / 2;
3188   for (unsigned i = 0; i != NumElts; i += 2) {
3189     if ((unsigned) M[i] != Idx ||
3190         (unsigned) M[i+1] != Idx + NumElts)
3191       return false;
3192     Idx += 1;
3193   }
3194
3195   // VZIP.32 for 64-bit vectors is a pseudo-instruction alias for VTRN.32.
3196   if (VT.is64BitVector() && EltSz == 32)
3197     return false;
3198
3199   return true;
3200 }
3201
3202 /// isVZIP_v_undef_Mask - Special case of isVZIPMask for canonical form of
3203 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
3204 /// Mask is e.g., <0, 0, 1, 1> instead of <0, 4, 1, 5>.
3205 static bool isVZIP_v_undef_Mask(const SmallVectorImpl<int> &M, EVT VT,
3206                                 unsigned &WhichResult) {
3207   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3208   if (EltSz == 64)
3209     return false;
3210
3211   unsigned NumElts = VT.getVectorNumElements();
3212   WhichResult = (M[0] == 0 ? 0 : 1);
3213   unsigned Idx = WhichResult * NumElts / 2;
3214   for (unsigned i = 0; i != NumElts; i += 2) {
3215     if ((unsigned) M[i] != Idx ||
3216         (unsigned) M[i+1] != Idx)
3217       return false;
3218     Idx += 1;
3219   }
3220
3221   // VZIP.32 for 64-bit vectors is a pseudo-instruction alias for VTRN.32.
3222   if (VT.is64BitVector() && EltSz == 32)
3223     return false;
3224
3225   return true;
3226 }
3227
3228 // If this is a case we can't handle, return null and let the default
3229 // expansion code take care of it.
3230 static SDValue LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) {
3231   BuildVectorSDNode *BVN = cast<BuildVectorSDNode>(Op.getNode());
3232   DebugLoc dl = Op.getDebugLoc();
3233   EVT VT = Op.getValueType();
3234
3235   APInt SplatBits, SplatUndef;
3236   unsigned SplatBitSize;
3237   bool HasAnyUndefs;
3238   if (BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize, HasAnyUndefs)) {
3239     if (SplatBitSize <= 64) {
3240       // Check if an immediate VMOV works.
3241       EVT VmovVT;
3242       SDValue Val = isNEONModifiedImm(SplatBits.getZExtValue(),
3243                                       SplatUndef.getZExtValue(), SplatBitSize,
3244                                       DAG, VmovVT, VT.is128BitVector(), true);
3245       if (Val.getNode()) {
3246         SDValue Vmov = DAG.getNode(ARMISD::VMOVIMM, dl, VmovVT, Val);
3247         return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vmov);
3248       }
3249
3250       // Try an immediate VMVN.
3251       uint64_t NegatedImm = (SplatBits.getZExtValue() ^
3252                              ((1LL << SplatBitSize) - 1));
3253       Val = isNEONModifiedImm(NegatedImm,
3254                                       SplatUndef.getZExtValue(), SplatBitSize,
3255                                       DAG, VmovVT, VT.is128BitVector(), false);
3256       if (Val.getNode()) {
3257         SDValue Vmov = DAG.getNode(ARMISD::VMVNIMM, dl, VmovVT, Val);
3258         return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vmov);
3259       }
3260     }
3261   }
3262
3263   // Scan through the operands to see if only one value is used.
3264   unsigned NumElts = VT.getVectorNumElements();
3265   bool isOnlyLowElement = true;
3266   bool usesOnlyOneValue = true;
3267   bool isConstant = true;
3268   SDValue Value;
3269   for (unsigned i = 0; i < NumElts; ++i) {
3270     SDValue V = Op.getOperand(i);
3271     if (V.getOpcode() == ISD::UNDEF)
3272       continue;
3273     if (i > 0)
3274       isOnlyLowElement = false;
3275     if (!isa<ConstantFPSDNode>(V) && !isa<ConstantSDNode>(V))
3276       isConstant = false;
3277
3278     if (!Value.getNode())
3279       Value = V;
3280     else if (V != Value)
3281       usesOnlyOneValue = false;
3282   }
3283
3284   if (!Value.getNode())
3285     return DAG.getUNDEF(VT);
3286
3287   if (isOnlyLowElement)
3288     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Value);
3289
3290   // If all elements are constants, fall back to the default expansion, which
3291   // will generate a load from the constant pool.
3292   if (isConstant)
3293     return SDValue();
3294
3295   // Use VDUP for non-constant splats.
3296   unsigned EltSize = VT.getVectorElementType().getSizeInBits();
3297   if (usesOnlyOneValue && EltSize <= 32)
3298     return DAG.getNode(ARMISD::VDUP, dl, VT, Value);
3299
3300   // Vectors with 32- or 64-bit elements can be built by directly assigning
3301   // the subregisters.  Lower it to an ARMISD::BUILD_VECTOR so the operands
3302   // will be legalized.
3303   if (EltSize >= 32) {
3304     // Do the expansion with floating-point types, since that is what the VFP
3305     // registers are defined to use, and since i64 is not legal.
3306     EVT EltVT = EVT::getFloatingPointVT(EltSize);
3307     EVT VecVT = EVT::getVectorVT(*DAG.getContext(), EltVT, NumElts);
3308     SmallVector<SDValue, 8> Ops;
3309     for (unsigned i = 0; i < NumElts; ++i)
3310       Ops.push_back(DAG.getNode(ISD::BIT_CONVERT, dl, EltVT, Op.getOperand(i)));
3311     SDValue Val = DAG.getNode(ARMISD::BUILD_VECTOR, dl, VecVT, &Ops[0],NumElts);
3312     return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Val);
3313   }
3314
3315   return SDValue();
3316 }
3317
3318 /// isShuffleMaskLegal - Targets can use this to indicate that they only
3319 /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
3320 /// By default, if a target supports the VECTOR_SHUFFLE node, all mask values
3321 /// are assumed to be legal.
3322 bool
3323 ARMTargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
3324                                       EVT VT) const {
3325   if (VT.getVectorNumElements() == 4 &&
3326       (VT.is128BitVector() || VT.is64BitVector())) {
3327     unsigned PFIndexes[4];
3328     for (unsigned i = 0; i != 4; ++i) {
3329       if (M[i] < 0)
3330         PFIndexes[i] = 8;
3331       else
3332         PFIndexes[i] = M[i];
3333     }
3334
3335     // Compute the index in the perfect shuffle table.
3336     unsigned PFTableIndex =
3337       PFIndexes[0]*9*9*9+PFIndexes[1]*9*9+PFIndexes[2]*9+PFIndexes[3];
3338     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
3339     unsigned Cost = (PFEntry >> 30);
3340
3341     if (Cost <= 4)
3342       return true;
3343   }
3344
3345   bool ReverseVEXT;
3346   unsigned Imm, WhichResult;
3347
3348   unsigned EltSize = VT.getVectorElementType().getSizeInBits();
3349   return (EltSize >= 32 ||
3350           ShuffleVectorSDNode::isSplatMask(&M[0], VT) ||
3351           isVREVMask(M, VT, 64) ||
3352           isVREVMask(M, VT, 32) ||
3353           isVREVMask(M, VT, 16) ||
3354           isVEXTMask(M, VT, ReverseVEXT, Imm) ||
3355           isVTRNMask(M, VT, WhichResult) ||
3356           isVUZPMask(M, VT, WhichResult) ||
3357           isVZIPMask(M, VT, WhichResult) ||
3358           isVTRN_v_undef_Mask(M, VT, WhichResult) ||
3359           isVUZP_v_undef_Mask(M, VT, WhichResult) ||
3360           isVZIP_v_undef_Mask(M, VT, WhichResult));
3361 }
3362
3363 /// GeneratePerfectShuffle - Given an entry in the perfect-shuffle table, emit
3364 /// the specified operations to build the shuffle.
3365 static SDValue GeneratePerfectShuffle(unsigned PFEntry, SDValue LHS,
3366                                       SDValue RHS, SelectionDAG &DAG,
3367                                       DebugLoc dl) {
3368   unsigned OpNum = (PFEntry >> 26) & 0x0F;
3369   unsigned LHSID = (PFEntry >> 13) & ((1 << 13)-1);
3370   unsigned RHSID = (PFEntry >>  0) & ((1 << 13)-1);
3371
3372   enum {
3373     OP_COPY = 0, // Copy, used for things like <u,u,u,3> to say it is <0,1,2,3>
3374     OP_VREV,
3375     OP_VDUP0,
3376     OP_VDUP1,
3377     OP_VDUP2,
3378     OP_VDUP3,
3379     OP_VEXT1,
3380     OP_VEXT2,
3381     OP_VEXT3,
3382     OP_VUZPL, // VUZP, left result
3383     OP_VUZPR, // VUZP, right result
3384     OP_VZIPL, // VZIP, left result
3385     OP_VZIPR, // VZIP, right result
3386     OP_VTRNL, // VTRN, left result
3387     OP_VTRNR  // VTRN, right result
3388   };
3389
3390   if (OpNum == OP_COPY) {
3391     if (LHSID == (1*9+2)*9+3) return LHS;
3392     assert(LHSID == ((4*9+5)*9+6)*9+7 && "Illegal OP_COPY!");
3393     return RHS;
3394   }
3395
3396   SDValue OpLHS, OpRHS;
3397   OpLHS = GeneratePerfectShuffle(PerfectShuffleTable[LHSID], LHS, RHS, DAG, dl);
3398   OpRHS = GeneratePerfectShuffle(PerfectShuffleTable[RHSID], LHS, RHS, DAG, dl);
3399   EVT VT = OpLHS.getValueType();
3400
3401   switch (OpNum) {
3402   default: llvm_unreachable("Unknown shuffle opcode!");
3403   case OP_VREV:
3404     return DAG.getNode(ARMISD::VREV64, dl, VT, OpLHS);
3405   case OP_VDUP0:
3406   case OP_VDUP1:
3407   case OP_VDUP2:
3408   case OP_VDUP3:
3409     return DAG.getNode(ARMISD::VDUPLANE, dl, VT,
3410                        OpLHS, DAG.getConstant(OpNum-OP_VDUP0, MVT::i32));
3411   case OP_VEXT1:
3412   case OP_VEXT2:
3413   case OP_VEXT3:
3414     return DAG.getNode(ARMISD::VEXT, dl, VT,
3415                        OpLHS, OpRHS,
3416                        DAG.getConstant(OpNum-OP_VEXT1+1, MVT::i32));
3417   case OP_VUZPL:
3418   case OP_VUZPR:
3419     return DAG.getNode(ARMISD::VUZP, dl, DAG.getVTList(VT, VT),
3420                        OpLHS, OpRHS).getValue(OpNum-OP_VUZPL);
3421   case OP_VZIPL:
3422   case OP_VZIPR:
3423     return DAG.getNode(ARMISD::VZIP, dl, DAG.getVTList(VT, VT),
3424                        OpLHS, OpRHS).getValue(OpNum-OP_VZIPL);
3425   case OP_VTRNL:
3426   case OP_VTRNR:
3427     return DAG.getNode(ARMISD::VTRN, dl, DAG.getVTList(VT, VT),
3428                        OpLHS, OpRHS).getValue(OpNum-OP_VTRNL);
3429   }
3430 }
3431
3432 static SDValue LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) {
3433   SDValue V1 = Op.getOperand(0);
3434   SDValue V2 = Op.getOperand(1);
3435   DebugLoc dl = Op.getDebugLoc();
3436   EVT VT = Op.getValueType();
3437   ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(Op.getNode());
3438   SmallVector<int, 8> ShuffleMask;
3439
3440   // Convert shuffles that are directly supported on NEON to target-specific
3441   // DAG nodes, instead of keeping them as shuffles and matching them again
3442   // during code selection.  This is more efficient and avoids the possibility
3443   // of inconsistencies between legalization and selection.
3444   // FIXME: floating-point vectors should be canonicalized to integer vectors
3445   // of the same time so that they get CSEd properly.
3446   SVN->getMask(ShuffleMask);
3447
3448   unsigned EltSize = VT.getVectorElementType().getSizeInBits();
3449   if (EltSize <= 32) {
3450     if (ShuffleVectorSDNode::isSplatMask(&ShuffleMask[0], VT)) {
3451       int Lane = SVN->getSplatIndex();
3452       // If this is undef splat, generate it via "just" vdup, if possible.
3453       if (Lane == -1) Lane = 0;
3454
3455       if (Lane == 0 && V1.getOpcode() == ISD::SCALAR_TO_VECTOR) {
3456         return DAG.getNode(ARMISD::VDUP, dl, VT, V1.getOperand(0));
3457       }
3458       return DAG.getNode(ARMISD::VDUPLANE, dl, VT, V1,
3459                          DAG.getConstant(Lane, MVT::i32));
3460     }
3461
3462     bool ReverseVEXT;
3463     unsigned Imm;
3464     if (isVEXTMask(ShuffleMask, VT, ReverseVEXT, Imm)) {
3465       if (ReverseVEXT)
3466         std::swap(V1, V2);
3467       return DAG.getNode(ARMISD::VEXT, dl, VT, V1, V2,
3468                          DAG.getConstant(Imm, MVT::i32));
3469     }
3470
3471     if (isVREVMask(ShuffleMask, VT, 64))
3472       return DAG.getNode(ARMISD::VREV64, dl, VT, V1);
3473     if (isVREVMask(ShuffleMask, VT, 32))
3474       return DAG.getNode(ARMISD::VREV32, dl, VT, V1);
3475     if (isVREVMask(ShuffleMask, VT, 16))
3476       return DAG.getNode(ARMISD::VREV16, dl, VT, V1);
3477
3478     // Check for Neon shuffles that modify both input vectors in place.
3479     // If both results are used, i.e., if there are two shuffles with the same
3480     // source operands and with masks corresponding to both results of one of
3481     // these operations, DAG memoization will ensure that a single node is
3482     // used for both shuffles.
3483     unsigned WhichResult;
3484     if (isVTRNMask(ShuffleMask, VT, WhichResult))
3485       return DAG.getNode(ARMISD::VTRN, dl, DAG.getVTList(VT, VT),
3486                          V1, V2).getValue(WhichResult);
3487     if (isVUZPMask(ShuffleMask, VT, WhichResult))
3488       return DAG.getNode(ARMISD::VUZP, dl, DAG.getVTList(VT, VT),
3489                          V1, V2).getValue(WhichResult);
3490     if (isVZIPMask(ShuffleMask, VT, WhichResult))
3491       return DAG.getNode(ARMISD::VZIP, dl, DAG.getVTList(VT, VT),
3492                          V1, V2).getValue(WhichResult);
3493
3494     if (isVTRN_v_undef_Mask(ShuffleMask, VT, WhichResult))
3495       return DAG.getNode(ARMISD::VTRN, dl, DAG.getVTList(VT, VT),
3496                          V1, V1).getValue(WhichResult);
3497     if (isVUZP_v_undef_Mask(ShuffleMask, VT, WhichResult))
3498       return DAG.getNode(ARMISD::VUZP, dl, DAG.getVTList(VT, VT),
3499                          V1, V1).getValue(WhichResult);
3500     if (isVZIP_v_undef_Mask(ShuffleMask, VT, WhichResult))
3501       return DAG.getNode(ARMISD::VZIP, dl, DAG.getVTList(VT, VT),
3502                          V1, V1).getValue(WhichResult);
3503   }
3504
3505   // If the shuffle is not directly supported and it has 4 elements, use
3506   // the PerfectShuffle-generated table to synthesize it from other shuffles.
3507   unsigned NumElts = VT.getVectorNumElements();
3508   if (NumElts == 4) {
3509     unsigned PFIndexes[4];
3510     for (unsigned i = 0; i != 4; ++i) {
3511       if (ShuffleMask[i] < 0)
3512         PFIndexes[i] = 8;
3513       else
3514         PFIndexes[i] = ShuffleMask[i];
3515     }
3516
3517     // Compute the index in the perfect shuffle table.
3518     unsigned PFTableIndex =
3519       PFIndexes[0]*9*9*9+PFIndexes[1]*9*9+PFIndexes[2]*9+PFIndexes[3];
3520     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
3521     unsigned Cost = (PFEntry >> 30);
3522
3523     if (Cost <= 4)
3524       return GeneratePerfectShuffle(PFEntry, V1, V2, DAG, dl);
3525   }
3526
3527   // Implement shuffles with 32- or 64-bit elements as ARMISD::BUILD_VECTORs.
3528   if (EltSize >= 32) {
3529     // Do the expansion with floating-point types, since that is what the VFP
3530     // registers are defined to use, and since i64 is not legal.
3531     EVT EltVT = EVT::getFloatingPointVT(EltSize);
3532     EVT VecVT = EVT::getVectorVT(*DAG.getContext(), EltVT, NumElts);
3533     V1 = DAG.getNode(ISD::BIT_CONVERT, dl, VecVT, V1);
3534     V2 = DAG.getNode(ISD::BIT_CONVERT, dl, VecVT, V2);
3535     SmallVector<SDValue, 8> Ops;
3536     for (unsigned i = 0; i < NumElts; ++i) {
3537       if (ShuffleMask[i] < 0)
3538         Ops.push_back(DAG.getUNDEF(EltVT));
3539       else
3540         Ops.push_back(DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, EltVT,
3541                                   ShuffleMask[i] < (int)NumElts ? V1 : V2,
3542                                   DAG.getConstant(ShuffleMask[i] & (NumElts-1),
3543                                                   MVT::i32)));
3544     }
3545     SDValue Val = DAG.getNode(ARMISD::BUILD_VECTOR, dl, VecVT, &Ops[0],NumElts);
3546     return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Val);
3547   }
3548
3549   return SDValue();
3550 }
3551
3552 static SDValue LowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) {
3553   EVT VT = Op.getValueType();
3554   DebugLoc dl = Op.getDebugLoc();
3555   SDValue Vec = Op.getOperand(0);
3556   SDValue Lane = Op.getOperand(1);
3557   assert(VT == MVT::i32 &&
3558          Vec.getValueType().getVectorElementType().getSizeInBits() < 32 &&
3559          "unexpected type for custom-lowering vector extract");
3560   return DAG.getNode(ARMISD::VGETLANEu, dl, MVT::i32, Vec, Lane);
3561 }
3562
3563 static SDValue LowerCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) {
3564   // The only time a CONCAT_VECTORS operation can have legal types is when
3565   // two 64-bit vectors are concatenated to a 128-bit vector.
3566   assert(Op.getValueType().is128BitVector() && Op.getNumOperands() == 2 &&
3567          "unexpected CONCAT_VECTORS");
3568   DebugLoc dl = Op.getDebugLoc();
3569   SDValue Val = DAG.getUNDEF(MVT::v2f64);
3570   SDValue Op0 = Op.getOperand(0);
3571   SDValue Op1 = Op.getOperand(1);
3572   if (Op0.getOpcode() != ISD::UNDEF)
3573     Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64, Val,
3574                       DAG.getNode(ISD::BIT_CONVERT, dl, MVT::f64, Op0),
3575                       DAG.getIntPtrConstant(0));
3576   if (Op1.getOpcode() != ISD::UNDEF)
3577     Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64, Val,
3578                       DAG.getNode(ISD::BIT_CONVERT, dl, MVT::f64, Op1),
3579                       DAG.getIntPtrConstant(1));
3580   return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Val);
3581 }
3582
3583 SDValue ARMTargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) const {
3584   switch (Op.getOpcode()) {
3585   default: llvm_unreachable("Don't know how to custom lower this!");
3586   case ISD::ConstantPool:  return LowerConstantPool(Op, DAG);
3587   case ISD::BlockAddress:  return LowerBlockAddress(Op, DAG);
3588   case ISD::GlobalAddress:
3589     return Subtarget->isTargetDarwin() ? LowerGlobalAddressDarwin(Op, DAG) :
3590       LowerGlobalAddressELF(Op, DAG);
3591   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
3592   case ISD::SELECT_CC:     return LowerSELECT_CC(Op, DAG);
3593   case ISD::BR_CC:         return LowerBR_CC(Op, DAG);
3594   case ISD::BR_JT:         return LowerBR_JT(Op, DAG);
3595   case ISD::VASTART:       return LowerVASTART(Op, DAG);
3596   case ISD::MEMBARRIER:    return LowerMEMBARRIER(Op, DAG, Subtarget);
3597   case ISD::SINT_TO_FP:
3598   case ISD::UINT_TO_FP:    return LowerINT_TO_FP(Op, DAG);
3599   case ISD::FP_TO_SINT:
3600   case ISD::FP_TO_UINT:    return LowerFP_TO_INT(Op, DAG);
3601   case ISD::FCOPYSIGN:     return LowerFCOPYSIGN(Op, DAG);
3602   case ISD::RETURNADDR:    return LowerRETURNADDR(Op, DAG);
3603   case ISD::FRAMEADDR:     return LowerFRAMEADDR(Op, DAG);
3604   case ISD::GLOBAL_OFFSET_TABLE: return LowerGLOBAL_OFFSET_TABLE(Op, DAG);
3605   case ISD::EH_SJLJ_SETJMP: return LowerEH_SJLJ_SETJMP(Op, DAG);
3606   case ISD::EH_SJLJ_LONGJMP: return LowerEH_SJLJ_LONGJMP(Op, DAG);
3607   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG,
3608                                                                Subtarget);
3609   case ISD::BIT_CONVERT:   return ExpandBIT_CONVERT(Op.getNode(), DAG);
3610   case ISD::SHL:
3611   case ISD::SRL:
3612   case ISD::SRA:           return LowerShift(Op.getNode(), DAG, Subtarget);
3613   case ISD::SHL_PARTS:     return LowerShiftLeftParts(Op, DAG);
3614   case ISD::SRL_PARTS:
3615   case ISD::SRA_PARTS:     return LowerShiftRightParts(Op, DAG);
3616   case ISD::CTTZ:          return LowerCTTZ(Op.getNode(), DAG, Subtarget);
3617   case ISD::VSETCC:        return LowerVSETCC(Op, DAG);
3618   case ISD::BUILD_VECTOR:  return LowerBUILD_VECTOR(Op, DAG);
3619   case ISD::VECTOR_SHUFFLE: return LowerVECTOR_SHUFFLE(Op, DAG);
3620   case ISD::EXTRACT_VECTOR_ELT: return LowerEXTRACT_VECTOR_ELT(Op, DAG);
3621   case ISD::CONCAT_VECTORS: return LowerCONCAT_VECTORS(Op, DAG);
3622   }
3623   return SDValue();
3624 }
3625
3626 /// ReplaceNodeResults - Replace the results of node with an illegal result
3627 /// type with new values built out of custom code.
3628 void ARMTargetLowering::ReplaceNodeResults(SDNode *N,
3629                                            SmallVectorImpl<SDValue>&Results,
3630                                            SelectionDAG &DAG) const {
3631   SDValue Res;
3632   switch (N->getOpcode()) {
3633   default:
3634     llvm_unreachable("Don't know how to custom expand this!");
3635     break;
3636   case ISD::BIT_CONVERT:
3637     Res = ExpandBIT_CONVERT(N, DAG);
3638     break;
3639   case ISD::SRL:
3640   case ISD::SRA:
3641     Res = LowerShift(N, DAG, Subtarget);
3642     break;
3643   }
3644   if (Res.getNode())
3645     Results.push_back(Res);
3646 }
3647
3648 //===----------------------------------------------------------------------===//
3649 //                           ARM Scheduler Hooks
3650 //===----------------------------------------------------------------------===//
3651
3652 MachineBasicBlock *
3653 ARMTargetLowering::EmitAtomicCmpSwap(MachineInstr *MI,
3654                                      MachineBasicBlock *BB,
3655                                      unsigned Size) const {
3656   unsigned dest    = MI->getOperand(0).getReg();
3657   unsigned ptr     = MI->getOperand(1).getReg();
3658   unsigned oldval  = MI->getOperand(2).getReg();
3659   unsigned newval  = MI->getOperand(3).getReg();
3660   unsigned scratch = BB->getParent()->getRegInfo()
3661     .createVirtualRegister(ARM::GPRRegisterClass);
3662   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
3663   DebugLoc dl = MI->getDebugLoc();
3664   bool isThumb2 = Subtarget->isThumb2();
3665
3666   unsigned ldrOpc, strOpc;
3667   switch (Size) {
3668   default: llvm_unreachable("unsupported size for AtomicCmpSwap!");
3669   case 1:
3670     ldrOpc = isThumb2 ? ARM::t2LDREXB : ARM::LDREXB;
3671     strOpc = isThumb2 ? ARM::t2LDREXB : ARM::STREXB;
3672     break;
3673   case 2:
3674     ldrOpc = isThumb2 ? ARM::t2LDREXH : ARM::LDREXH;
3675     strOpc = isThumb2 ? ARM::t2STREXH : ARM::STREXH;
3676     break;
3677   case 4:
3678     ldrOpc = isThumb2 ? ARM::t2LDREX : ARM::LDREX;
3679     strOpc = isThumb2 ? ARM::t2STREX : ARM::STREX;
3680     break;
3681   }
3682
3683   MachineFunction *MF = BB->getParent();
3684   const BasicBlock *LLVM_BB = BB->getBasicBlock();
3685   MachineFunction::iterator It = BB;
3686   ++It; // insert the new blocks after the current block
3687
3688   MachineBasicBlock *loop1MBB = MF->CreateMachineBasicBlock(LLVM_BB);
3689   MachineBasicBlock *loop2MBB = MF->CreateMachineBasicBlock(LLVM_BB);
3690   MachineBasicBlock *exitMBB = MF->CreateMachineBasicBlock(LLVM_BB);
3691   MF->insert(It, loop1MBB);
3692   MF->insert(It, loop2MBB);
3693   MF->insert(It, exitMBB);
3694
3695   // Transfer the remainder of BB and its successor edges to exitMBB.
3696   exitMBB->splice(exitMBB->begin(), BB,
3697                   llvm::next(MachineBasicBlock::iterator(MI)),
3698                   BB->end());
3699   exitMBB->transferSuccessorsAndUpdatePHIs(BB);
3700
3701   //  thisMBB:
3702   //   ...
3703   //   fallthrough --> loop1MBB
3704   BB->addSuccessor(loop1MBB);
3705
3706   // loop1MBB:
3707   //   ldrex dest, [ptr]
3708   //   cmp dest, oldval
3709   //   bne exitMBB
3710   BB = loop1MBB;
3711   AddDefaultPred(BuildMI(BB, dl, TII->get(ldrOpc), dest).addReg(ptr));
3712   AddDefaultPred(BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2CMPrr : ARM::CMPrr))
3713                  .addReg(dest).addReg(oldval));
3714   BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2Bcc : ARM::Bcc))
3715     .addMBB(exitMBB).addImm(ARMCC::NE).addReg(ARM::CPSR);
3716   BB->addSuccessor(loop2MBB);
3717   BB->addSuccessor(exitMBB);
3718
3719   // loop2MBB:
3720   //   strex scratch, newval, [ptr]
3721   //   cmp scratch, #0
3722   //   bne loop1MBB
3723   BB = loop2MBB;
3724   AddDefaultPred(BuildMI(BB, dl, TII->get(strOpc), scratch).addReg(newval)
3725                  .addReg(ptr));
3726   AddDefaultPred(BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2CMPri : ARM::CMPri))
3727                  .addReg(scratch).addImm(0));
3728   BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2Bcc : ARM::Bcc))
3729     .addMBB(loop1MBB).addImm(ARMCC::NE).addReg(ARM::CPSR);
3730   BB->addSuccessor(loop1MBB);
3731   BB->addSuccessor(exitMBB);
3732
3733   //  exitMBB:
3734   //   ...
3735   BB = exitMBB;
3736
3737   MI->eraseFromParent();   // The instruction is gone now.
3738
3739   return BB;
3740 }
3741
3742 MachineBasicBlock *
3743 ARMTargetLowering::EmitAtomicBinary(MachineInstr *MI, MachineBasicBlock *BB,
3744                                     unsigned Size, unsigned BinOpcode) const {
3745   // This also handles ATOMIC_SWAP, indicated by BinOpcode==0.
3746   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
3747
3748   const BasicBlock *LLVM_BB = BB->getBasicBlock();
3749   MachineFunction *MF = BB->getParent();
3750   MachineFunction::iterator It = BB;
3751   ++It;
3752
3753   unsigned dest = MI->getOperand(0).getReg();
3754   unsigned ptr = MI->getOperand(1).getReg();
3755   unsigned incr = MI->getOperand(2).getReg();
3756   DebugLoc dl = MI->getDebugLoc();
3757
3758   bool isThumb2 = Subtarget->isThumb2();
3759   unsigned ldrOpc, strOpc;
3760   switch (Size) {
3761   default: llvm_unreachable("unsupported size for AtomicCmpSwap!");
3762   case 1:
3763     ldrOpc = isThumb2 ? ARM::t2LDREXB : ARM::LDREXB;
3764     strOpc = isThumb2 ? ARM::t2STREXB : ARM::STREXB;
3765     break;
3766   case 2:
3767     ldrOpc = isThumb2 ? ARM::t2LDREXH : ARM::LDREXH;
3768     strOpc = isThumb2 ? ARM::t2STREXH : ARM::STREXH;
3769     break;
3770   case 4:
3771     ldrOpc = isThumb2 ? ARM::t2LDREX : ARM::LDREX;
3772     strOpc = isThumb2 ? ARM::t2STREX : ARM::STREX;
3773     break;
3774   }
3775
3776   MachineBasicBlock *loopMBB = MF->CreateMachineBasicBlock(LLVM_BB);
3777   MachineBasicBlock *exitMBB = MF->CreateMachineBasicBlock(LLVM_BB);
3778   MF->insert(It, loopMBB);
3779   MF->insert(It, exitMBB);
3780
3781   // Transfer the remainder of BB and its successor edges to exitMBB.
3782   exitMBB->splice(exitMBB->begin(), BB,
3783                   llvm::next(MachineBasicBlock::iterator(MI)),
3784                   BB->end());
3785   exitMBB->transferSuccessorsAndUpdatePHIs(BB);
3786
3787   MachineRegisterInfo &RegInfo = MF->getRegInfo();
3788   unsigned scratch = RegInfo.createVirtualRegister(ARM::GPRRegisterClass);
3789   unsigned scratch2 = (!BinOpcode) ? incr :
3790     RegInfo.createVirtualRegister(ARM::GPRRegisterClass);
3791
3792   //  thisMBB:
3793   //   ...
3794   //   fallthrough --> loopMBB
3795   BB->addSuccessor(loopMBB);
3796
3797   //  loopMBB:
3798   //   ldrex dest, ptr
3799   //   <binop> scratch2, dest, incr
3800   //   strex scratch, scratch2, ptr
3801   //   cmp scratch, #0
3802   //   bne- loopMBB
3803   //   fallthrough --> exitMBB
3804   BB = loopMBB;
3805   AddDefaultPred(BuildMI(BB, dl, TII->get(ldrOpc), dest).addReg(ptr));
3806   if (BinOpcode) {
3807     // operand order needs to go the other way for NAND
3808     if (BinOpcode == ARM::BICrr || BinOpcode == ARM::t2BICrr)
3809       AddDefaultPred(BuildMI(BB, dl, TII->get(BinOpcode), scratch2).
3810                      addReg(incr).addReg(dest)).addReg(0);
3811     else
3812       AddDefaultPred(BuildMI(BB, dl, TII->get(BinOpcode), scratch2).
3813                      addReg(dest).addReg(incr)).addReg(0);
3814   }
3815
3816   AddDefaultPred(BuildMI(BB, dl, TII->get(strOpc), scratch).addReg(scratch2)
3817                  .addReg(ptr));
3818   AddDefaultPred(BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2CMPri : ARM::CMPri))
3819                  .addReg(scratch).addImm(0));
3820   BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2Bcc : ARM::Bcc))
3821     .addMBB(loopMBB).addImm(ARMCC::NE).addReg(ARM::CPSR);
3822
3823   BB->addSuccessor(loopMBB);
3824   BB->addSuccessor(exitMBB);
3825
3826   //  exitMBB:
3827   //   ...
3828   BB = exitMBB;
3829
3830   MI->eraseFromParent();   // The instruction is gone now.
3831
3832   return BB;
3833 }
3834
3835 static
3836 MachineBasicBlock *OtherSucc(MachineBasicBlock *MBB, MachineBasicBlock *Succ) {
3837   for (MachineBasicBlock::succ_iterator I = MBB->succ_begin(),
3838        E = MBB->succ_end(); I != E; ++I)
3839     if (*I != Succ)
3840       return *I;
3841   llvm_unreachable("Expecting a BB with two successors!");
3842 }
3843
3844 MachineBasicBlock *
3845 ARMTargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
3846                                                MachineBasicBlock *BB) const {
3847   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
3848   DebugLoc dl = MI->getDebugLoc();
3849   bool isThumb2 = Subtarget->isThumb2();
3850   switch (MI->getOpcode()) {
3851   default:
3852     MI->dump();
3853     llvm_unreachable("Unexpected instr type to insert");
3854
3855   case ARM::ATOMIC_LOAD_ADD_I8:
3856      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2ADDrr : ARM::ADDrr);
3857   case ARM::ATOMIC_LOAD_ADD_I16:
3858      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2ADDrr : ARM::ADDrr);
3859   case ARM::ATOMIC_LOAD_ADD_I32:
3860      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2ADDrr : ARM::ADDrr);
3861
3862   case ARM::ATOMIC_LOAD_AND_I8:
3863      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2ANDrr : ARM::ANDrr);
3864   case ARM::ATOMIC_LOAD_AND_I16:
3865      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2ANDrr : ARM::ANDrr);
3866   case ARM::ATOMIC_LOAD_AND_I32:
3867      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2ANDrr : ARM::ANDrr);
3868
3869   case ARM::ATOMIC_LOAD_OR_I8:
3870      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2ORRrr : ARM::ORRrr);
3871   case ARM::ATOMIC_LOAD_OR_I16:
3872      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2ORRrr : ARM::ORRrr);
3873   case ARM::ATOMIC_LOAD_OR_I32:
3874      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2ORRrr : ARM::ORRrr);
3875
3876   case ARM::ATOMIC_LOAD_XOR_I8:
3877      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2EORrr : ARM::EORrr);
3878   case ARM::ATOMIC_LOAD_XOR_I16:
3879      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2EORrr : ARM::EORrr);
3880   case ARM::ATOMIC_LOAD_XOR_I32:
3881      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2EORrr : ARM::EORrr);
3882
3883   case ARM::ATOMIC_LOAD_NAND_I8:
3884      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2BICrr : ARM::BICrr);
3885   case ARM::ATOMIC_LOAD_NAND_I16:
3886      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2BICrr : ARM::BICrr);
3887   case ARM::ATOMIC_LOAD_NAND_I32:
3888      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2BICrr : ARM::BICrr);
3889
3890   case ARM::ATOMIC_LOAD_SUB_I8:
3891      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2SUBrr : ARM::SUBrr);
3892   case ARM::ATOMIC_LOAD_SUB_I16:
3893      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2SUBrr : ARM::SUBrr);
3894   case ARM::ATOMIC_LOAD_SUB_I32:
3895      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2SUBrr : ARM::SUBrr);
3896
3897   case ARM::ATOMIC_SWAP_I8:  return EmitAtomicBinary(MI, BB, 1, 0);
3898   case ARM::ATOMIC_SWAP_I16: return EmitAtomicBinary(MI, BB, 2, 0);
3899   case ARM::ATOMIC_SWAP_I32: return EmitAtomicBinary(MI, BB, 4, 0);
3900
3901   case ARM::ATOMIC_CMP_SWAP_I8:  return EmitAtomicCmpSwap(MI, BB, 1);
3902   case ARM::ATOMIC_CMP_SWAP_I16: return EmitAtomicCmpSwap(MI, BB, 2);
3903   case ARM::ATOMIC_CMP_SWAP_I32: return EmitAtomicCmpSwap(MI, BB, 4);
3904
3905   case ARM::tMOVCCr_pseudo: {
3906     // To "insert" a SELECT_CC instruction, we actually have to insert the
3907     // diamond control-flow pattern.  The incoming instruction knows the
3908     // destination vreg to set, the condition code register to branch on, the
3909     // true/false values to select between, and a branch opcode to use.
3910     const BasicBlock *LLVM_BB = BB->getBasicBlock();
3911     MachineFunction::iterator It = BB;
3912     ++It;
3913
3914     //  thisMBB:
3915     //  ...
3916     //   TrueVal = ...
3917     //   cmpTY ccX, r1, r2
3918     //   bCC copy1MBB
3919     //   fallthrough --> copy0MBB
3920     MachineBasicBlock *thisMBB  = BB;
3921     MachineFunction *F = BB->getParent();
3922     MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
3923     MachineBasicBlock *sinkMBB  = F->CreateMachineBasicBlock(LLVM_BB);
3924     F->insert(It, copy0MBB);
3925     F->insert(It, sinkMBB);
3926
3927     // Transfer the remainder of BB and its successor edges to sinkMBB.
3928     sinkMBB->splice(sinkMBB->begin(), BB,
3929                     llvm::next(MachineBasicBlock::iterator(MI)),
3930                     BB->end());
3931     sinkMBB->transferSuccessorsAndUpdatePHIs(BB);
3932
3933     BB->addSuccessor(copy0MBB);
3934     BB->addSuccessor(sinkMBB);
3935
3936     BuildMI(BB, dl, TII->get(ARM::tBcc)).addMBB(sinkMBB)
3937       .addImm(MI->getOperand(3).getImm()).addReg(MI->getOperand(4).getReg());
3938
3939     //  copy0MBB:
3940     //   %FalseValue = ...
3941     //   # fallthrough to sinkMBB
3942     BB = copy0MBB;
3943
3944     // Update machine-CFG edges
3945     BB->addSuccessor(sinkMBB);
3946
3947     //  sinkMBB:
3948     //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
3949     //  ...
3950     BB = sinkMBB;
3951     BuildMI(*BB, BB->begin(), dl,
3952             TII->get(ARM::PHI), MI->getOperand(0).getReg())
3953       .addReg(MI->getOperand(1).getReg()).addMBB(copy0MBB)
3954       .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
3955
3956     MI->eraseFromParent();   // The pseudo instruction is gone now.
3957     return BB;
3958   }
3959
3960   case ARM::BCCi64:
3961   case ARM::BCCZi64: {
3962     // Compare both parts that make up the double comparison separately for
3963     // equality.
3964     bool RHSisZero = MI->getOpcode() == ARM::BCCZi64;
3965
3966     unsigned LHS1 = MI->getOperand(1).getReg();
3967     unsigned LHS2 = MI->getOperand(2).getReg();
3968     if (RHSisZero) {
3969       AddDefaultPred(BuildMI(BB, dl,
3970                              TII->get(isThumb2 ? ARM::t2CMPri : ARM::CMPri))
3971                      .addReg(LHS1).addImm(0));
3972       BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2CMPri : ARM::CMPri))
3973         .addReg(LHS2).addImm(0)
3974         .addImm(ARMCC::EQ).addReg(ARM::CPSR);
3975     } else {
3976       unsigned RHS1 = MI->getOperand(3).getReg();
3977       unsigned RHS2 = MI->getOperand(4).getReg();
3978       AddDefaultPred(BuildMI(BB, dl,
3979                              TII->get(isThumb2 ? ARM::t2CMPrr : ARM::CMPrr))
3980                      .addReg(LHS1).addReg(RHS1));
3981       BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2CMPrr : ARM::CMPrr))
3982         .addReg(LHS2).addReg(RHS2)
3983         .addImm(ARMCC::EQ).addReg(ARM::CPSR);
3984     }
3985
3986     MachineBasicBlock *destMBB = MI->getOperand(RHSisZero ? 3 : 5).getMBB();
3987     MachineBasicBlock *exitMBB = OtherSucc(BB, destMBB);
3988     if (MI->getOperand(0).getImm() == ARMCC::NE)
3989       std::swap(destMBB, exitMBB);
3990
3991     BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2Bcc : ARM::Bcc))
3992       .addMBB(destMBB).addImm(ARMCC::EQ).addReg(ARM::CPSR);
3993     BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2B : ARM::B))
3994       .addMBB(exitMBB);
3995
3996     MI->eraseFromParent();   // The pseudo instruction is gone now.
3997     return BB;
3998   }
3999
4000   case ARM::tANDsp:
4001   case ARM::tADDspr_:
4002   case ARM::tSUBspi_:
4003   case ARM::t2SUBrSPi_:
4004   case ARM::t2SUBrSPi12_:
4005   case ARM::t2SUBrSPs_: {
4006     MachineFunction *MF = BB->getParent();
4007     unsigned DstReg = MI->getOperand(0).getReg();
4008     unsigned SrcReg = MI->getOperand(1).getReg();
4009     bool DstIsDead = MI->getOperand(0).isDead();
4010     bool SrcIsKill = MI->getOperand(1).isKill();
4011
4012     if (SrcReg != ARM::SP) {
4013       // Copy the source to SP from virtual register.
4014       const TargetRegisterClass *RC = MF->getRegInfo().getRegClass(SrcReg);
4015       unsigned CopyOpc = (RC == ARM::tGPRRegisterClass)
4016         ? ARM::tMOVtgpr2gpr : ARM::tMOVgpr2gpr;
4017       BuildMI(*BB, MI, dl, TII->get(CopyOpc), ARM::SP)
4018         .addReg(SrcReg, getKillRegState(SrcIsKill));
4019     }
4020
4021     unsigned OpOpc = 0;
4022     bool NeedPred = false, NeedCC = false, NeedOp3 = false;
4023     switch (MI->getOpcode()) {
4024     default:
4025       llvm_unreachable("Unexpected pseudo instruction!");
4026     case ARM::tANDsp:
4027       OpOpc = ARM::tAND;
4028       NeedPred = true;
4029       break;
4030     case ARM::tADDspr_:
4031       OpOpc = ARM::tADDspr;
4032       break;
4033     case ARM::tSUBspi_:
4034       OpOpc = ARM::tSUBspi;
4035       break;
4036     case ARM::t2SUBrSPi_:
4037       OpOpc = ARM::t2SUBrSPi;
4038       NeedPred = true; NeedCC = true;
4039       break;
4040     case ARM::t2SUBrSPi12_:
4041       OpOpc = ARM::t2SUBrSPi12;
4042       NeedPred = true;
4043       break;
4044     case ARM::t2SUBrSPs_:
4045       OpOpc = ARM::t2SUBrSPs;
4046       NeedPred = true; NeedCC = true; NeedOp3 = true;
4047       break;
4048     }
4049     MachineInstrBuilder MIB = BuildMI(*BB, MI, dl, TII->get(OpOpc), ARM::SP);
4050     if (OpOpc == ARM::tAND)
4051       AddDefaultT1CC(MIB);
4052     MIB.addReg(ARM::SP);
4053     MIB.addOperand(MI->getOperand(2));
4054     if (NeedOp3)
4055       MIB.addOperand(MI->getOperand(3));
4056     if (NeedPred)
4057       AddDefaultPred(MIB);
4058     if (NeedCC)
4059       AddDefaultCC(MIB);
4060
4061     // Copy the result from SP to virtual register.
4062     const TargetRegisterClass *RC = MF->getRegInfo().getRegClass(DstReg);
4063     unsigned CopyOpc = (RC == ARM::tGPRRegisterClass)
4064       ? ARM::tMOVgpr2tgpr : ARM::tMOVgpr2gpr;
4065     BuildMI(*BB, MI, dl, TII->get(CopyOpc))
4066       .addReg(DstReg, getDefRegState(true) | getDeadRegState(DstIsDead))
4067       .addReg(ARM::SP);
4068     MI->eraseFromParent();   // The pseudo instruction is gone now.
4069     return BB;
4070   }
4071   }
4072 }
4073
4074 //===----------------------------------------------------------------------===//
4075 //                           ARM Optimization Hooks
4076 //===----------------------------------------------------------------------===//
4077
4078 static
4079 SDValue combineSelectAndUse(SDNode *N, SDValue Slct, SDValue OtherOp,
4080                             TargetLowering::DAGCombinerInfo &DCI) {
4081   SelectionDAG &DAG = DCI.DAG;
4082   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
4083   EVT VT = N->getValueType(0);
4084   unsigned Opc = N->getOpcode();
4085   bool isSlctCC = Slct.getOpcode() == ISD::SELECT_CC;
4086   SDValue LHS = isSlctCC ? Slct.getOperand(2) : Slct.getOperand(1);
4087   SDValue RHS = isSlctCC ? Slct.getOperand(3) : Slct.getOperand(2);
4088   ISD::CondCode CC = ISD::SETCC_INVALID;
4089
4090   if (isSlctCC) {
4091     CC = cast<CondCodeSDNode>(Slct.getOperand(4))->get();
4092   } else {
4093     SDValue CCOp = Slct.getOperand(0);
4094     if (CCOp.getOpcode() == ISD::SETCC)
4095       CC = cast<CondCodeSDNode>(CCOp.getOperand(2))->get();
4096   }
4097
4098   bool DoXform = false;
4099   bool InvCC = false;
4100   assert ((Opc == ISD::ADD || (Opc == ISD::SUB && Slct == N->getOperand(1))) &&
4101           "Bad input!");
4102
4103   if (LHS.getOpcode() == ISD::Constant &&
4104       cast<ConstantSDNode>(LHS)->isNullValue()) {
4105     DoXform = true;
4106   } else if (CC != ISD::SETCC_INVALID &&
4107              RHS.getOpcode() == ISD::Constant &&
4108              cast<ConstantSDNode>(RHS)->isNullValue()) {
4109     std::swap(LHS, RHS);
4110     SDValue Op0 = Slct.getOperand(0);
4111     EVT OpVT = isSlctCC ? Op0.getValueType() :
4112                           Op0.getOperand(0).getValueType();
4113     bool isInt = OpVT.isInteger();
4114     CC = ISD::getSetCCInverse(CC, isInt);
4115
4116     if (!TLI.isCondCodeLegal(CC, OpVT))
4117       return SDValue();         // Inverse operator isn't legal.
4118
4119     DoXform = true;
4120     InvCC = true;
4121   }
4122
4123   if (DoXform) {
4124     SDValue Result = DAG.getNode(Opc, RHS.getDebugLoc(), VT, OtherOp, RHS);
4125     if (isSlctCC)
4126       return DAG.getSelectCC(N->getDebugLoc(), OtherOp, Result,
4127                              Slct.getOperand(0), Slct.getOperand(1), CC);
4128     SDValue CCOp = Slct.getOperand(0);
4129     if (InvCC)
4130       CCOp = DAG.getSetCC(Slct.getDebugLoc(), CCOp.getValueType(),
4131                           CCOp.getOperand(0), CCOp.getOperand(1), CC);
4132     return DAG.getNode(ISD::SELECT, N->getDebugLoc(), VT,
4133                        CCOp, OtherOp, Result);
4134   }
4135   return SDValue();
4136 }
4137
4138 /// PerformADDCombine - Target-specific dag combine xforms for ISD::ADD.
4139 static SDValue PerformADDCombine(SDNode *N,
4140                                  TargetLowering::DAGCombinerInfo &DCI) {
4141   // added by evan in r37685 with no testcase.
4142   SDValue N0 = N->getOperand(0), N1 = N->getOperand(1);
4143
4144   // fold (add (select cc, 0, c), x) -> (select cc, x, (add, x, c))
4145   if (N0.getOpcode() == ISD::SELECT && N0.getNode()->hasOneUse()) {
4146     SDValue Result = combineSelectAndUse(N, N0, N1, DCI);
4147     if (Result.getNode()) return Result;
4148   }
4149   if (N1.getOpcode() == ISD::SELECT && N1.getNode()->hasOneUse()) {
4150     SDValue Result = combineSelectAndUse(N, N1, N0, DCI);
4151     if (Result.getNode()) return Result;
4152   }
4153
4154   return SDValue();
4155 }
4156
4157 /// PerformSUBCombine - Target-specific dag combine xforms for ISD::SUB.
4158 static SDValue PerformSUBCombine(SDNode *N,
4159                                  TargetLowering::DAGCombinerInfo &DCI) {
4160   // added by evan in r37685 with no testcase.
4161   SDValue N0 = N->getOperand(0), N1 = N->getOperand(1);
4162
4163   // fold (sub x, (select cc, 0, c)) -> (select cc, x, (sub, x, c))
4164   if (N1.getOpcode() == ISD::SELECT && N1.getNode()->hasOneUse()) {
4165     SDValue Result = combineSelectAndUse(N, N1, N0, DCI);
4166     if (Result.getNode()) return Result;
4167   }
4168
4169   return SDValue();
4170 }
4171
4172 static SDValue PerformMULCombine(SDNode *N,
4173                                  TargetLowering::DAGCombinerInfo &DCI,
4174                                  const ARMSubtarget *Subtarget) {
4175   SelectionDAG &DAG = DCI.DAG;
4176
4177   if (Subtarget->isThumb1Only())
4178     return SDValue();
4179
4180   if (DAG.getMachineFunction().
4181       getFunction()->hasFnAttr(Attribute::OptimizeForSize))
4182     return SDValue();
4183
4184   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
4185     return SDValue();
4186
4187   EVT VT = N->getValueType(0);
4188   if (VT != MVT::i32)
4189     return SDValue();
4190
4191   ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1));
4192   if (!C)
4193     return SDValue();
4194
4195   uint64_t MulAmt = C->getZExtValue();
4196   unsigned ShiftAmt = CountTrailingZeros_64(MulAmt);
4197   ShiftAmt = ShiftAmt & (32 - 1);
4198   SDValue V = N->getOperand(0);
4199   DebugLoc DL = N->getDebugLoc();
4200
4201   SDValue Res;
4202   MulAmt >>= ShiftAmt;
4203   if (isPowerOf2_32(MulAmt - 1)) {
4204     // (mul x, 2^N + 1) => (add (shl x, N), x)
4205     Res = DAG.getNode(ISD::ADD, DL, VT,
4206                       V, DAG.getNode(ISD::SHL, DL, VT,
4207                                      V, DAG.getConstant(Log2_32(MulAmt-1),
4208                                                         MVT::i32)));
4209   } else if (isPowerOf2_32(MulAmt + 1)) {
4210     // (mul x, 2^N - 1) => (sub (shl x, N), x)
4211     Res = DAG.getNode(ISD::SUB, DL, VT,
4212                       DAG.getNode(ISD::SHL, DL, VT,
4213                                   V, DAG.getConstant(Log2_32(MulAmt+1),
4214                                                      MVT::i32)),
4215                                                      V);
4216   } else
4217     return SDValue();
4218
4219   if (ShiftAmt != 0)
4220     Res = DAG.getNode(ISD::SHL, DL, VT, Res,
4221                       DAG.getConstant(ShiftAmt, MVT::i32));
4222
4223   // Do not add new nodes to DAG combiner worklist.
4224   DCI.CombineTo(N, Res, false);
4225   return SDValue();
4226 }
4227
4228 /// PerformORCombine - Target-specific dag combine xforms for ISD::OR
4229 static SDValue PerformORCombine(SDNode *N,
4230                                 TargetLowering::DAGCombinerInfo &DCI,
4231                                 const ARMSubtarget *Subtarget) {
4232   // Try to use the ARM/Thumb2 BFI (bitfield insert) instruction when
4233   // reasonable.
4234
4235   // BFI is only available on V6T2+
4236   if (Subtarget->isThumb1Only() || !Subtarget->hasV6T2Ops())
4237     return SDValue();
4238
4239   SelectionDAG &DAG = DCI.DAG;
4240   SDValue N0 = N->getOperand(0), N1 = N->getOperand(1);
4241   DebugLoc DL = N->getDebugLoc();
4242   // 1) or (and A, mask), val => ARMbfi A, val, mask
4243   //      iff (val & mask) == val
4244   //
4245   // 2) or (and A, mask), (and B, mask2) => ARMbfi A, (lsr B, amt), mask
4246   //  2a) iff isBitFieldInvertedMask(mask) && isBitFieldInvertedMask(~mask2)
4247   //          && CountPopulation_32(mask) == CountPopulation_32(~mask2)
4248   //  2b) iff isBitFieldInvertedMask(~mask) && isBitFieldInvertedMask(mask2)
4249   //          && CountPopulation_32(mask) == CountPopulation_32(~mask2)
4250   //  (i.e., copy a bitfield value into another bitfield of the same width)
4251   if (N0.getOpcode() != ISD::AND)
4252     return SDValue();
4253
4254   EVT VT = N->getValueType(0);
4255   if (VT != MVT::i32)
4256     return SDValue();
4257
4258
4259   // The value and the mask need to be constants so we can verify this is
4260   // actually a bitfield set. If the mask is 0xffff, we can do better
4261   // via a movt instruction, so don't use BFI in that case.
4262   ConstantSDNode *C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
4263   if (!C)
4264     return SDValue();
4265   unsigned Mask = C->getZExtValue();
4266   if (Mask == 0xffff)
4267     return SDValue();
4268   SDValue Res;
4269   // Case (1): or (and A, mask), val => ARMbfi A, val, mask
4270   if ((C = dyn_cast<ConstantSDNode>(N1))) {
4271     unsigned Val = C->getZExtValue();
4272     if (!ARM::isBitFieldInvertedMask(Mask) || (Val & ~Mask) != Val)
4273       return SDValue();
4274     Val >>= CountTrailingZeros_32(~Mask);
4275
4276     Res = DAG.getNode(ARMISD::BFI, DL, VT, N0.getOperand(0),
4277                       DAG.getConstant(Val, MVT::i32),
4278                       DAG.getConstant(Mask, MVT::i32));
4279
4280     // Do not add new nodes to DAG combiner worklist.
4281     DCI.CombineTo(N, Res, false);
4282   } else if (N1.getOpcode() == ISD::AND) {
4283     // case (2) or (and A, mask), (and B, mask2) => ARMbfi A, (lsr B, amt), mask
4284     C = dyn_cast<ConstantSDNode>(N1.getOperand(1));
4285     if (!C)
4286       return SDValue();
4287     unsigned Mask2 = C->getZExtValue();
4288
4289     if (ARM::isBitFieldInvertedMask(Mask) &&
4290         ARM::isBitFieldInvertedMask(~Mask2) &&
4291         (CountPopulation_32(Mask) == CountPopulation_32(~Mask2))) {
4292       // The pack halfword instruction works better for masks that fit it,
4293       // so use that when it's available.
4294       if (Subtarget->hasT2ExtractPack() &&
4295           (Mask == 0xffff || Mask == 0xffff0000))
4296         return SDValue();
4297       // 2a
4298       unsigned lsb = CountTrailingZeros_32(Mask2);
4299       Res = DAG.getNode(ISD::SRL, DL, VT, N1.getOperand(0),
4300                         DAG.getConstant(lsb, MVT::i32));
4301       Res = DAG.getNode(ARMISD::BFI, DL, VT, N0.getOperand(0), Res,
4302                         DAG.getConstant(Mask, MVT::i32));
4303       // Do not add new nodes to DAG combiner worklist.
4304       DCI.CombineTo(N, Res, false);
4305     } else if (ARM::isBitFieldInvertedMask(~Mask) &&
4306                ARM::isBitFieldInvertedMask(Mask2) &&
4307                (CountPopulation_32(~Mask) == CountPopulation_32(Mask2))) {
4308       // The pack halfword instruction works better for masks that fit it,
4309       // so use that when it's available.
4310       if (Subtarget->hasT2ExtractPack() &&
4311           (Mask2 == 0xffff || Mask2 == 0xffff0000))
4312         return SDValue();
4313       // 2b
4314       unsigned lsb = CountTrailingZeros_32(Mask);
4315       Res = DAG.getNode(ISD::SRL, DL, VT, N0.getOperand(0),
4316                         DAG.getConstant(lsb, MVT::i32));
4317       Res = DAG.getNode(ARMISD::BFI, DL, VT, N1.getOperand(0), Res,
4318                                 DAG.getConstant(Mask2, MVT::i32));
4319       // Do not add new nodes to DAG combiner worklist.
4320       DCI.CombineTo(N, Res, false);
4321     }
4322   }
4323
4324   return SDValue();
4325 }
4326
4327 /// PerformVMOVRRDCombine - Target-specific dag combine xforms for
4328 /// ARMISD::VMOVRRD.
4329 static SDValue PerformVMOVRRDCombine(SDNode *N,
4330                                    TargetLowering::DAGCombinerInfo &DCI) {
4331   // fmrrd(fmdrr x, y) -> x,y
4332   SDValue InDouble = N->getOperand(0);
4333   if (InDouble.getOpcode() == ARMISD::VMOVDRR)
4334     return DCI.CombineTo(N, InDouble.getOperand(0), InDouble.getOperand(1));
4335   return SDValue();
4336 }
4337
4338 /// PerformVDUPLANECombine - Target-specific dag combine xforms for
4339 /// ARMISD::VDUPLANE.
4340 static SDValue PerformVDUPLANECombine(SDNode *N,
4341                                       TargetLowering::DAGCombinerInfo &DCI) {
4342   // If the source is already a VMOVIMM or VMVNIMM splat, the VDUPLANE is
4343   // redundant.
4344   SDValue Op = N->getOperand(0);
4345   EVT VT = N->getValueType(0);
4346
4347   // Ignore bit_converts.
4348   while (Op.getOpcode() == ISD::BIT_CONVERT)
4349     Op = Op.getOperand(0);
4350   if (Op.getOpcode() != ARMISD::VMOVIMM && Op.getOpcode() != ARMISD::VMVNIMM)
4351     return SDValue();
4352
4353   // Make sure the VMOV element size is not bigger than the VDUPLANE elements.
4354   unsigned EltSize = Op.getValueType().getVectorElementType().getSizeInBits();
4355   // The canonical VMOV for a zero vector uses a 32-bit element size.
4356   unsigned Imm = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
4357   unsigned EltBits;
4358   if (ARM_AM::decodeNEONModImm(Imm, EltBits) == 0)
4359     EltSize = 8;
4360   if (EltSize > VT.getVectorElementType().getSizeInBits())
4361     return SDValue();
4362
4363   SDValue Res = DCI.DAG.getNode(ISD::BIT_CONVERT, N->getDebugLoc(), VT, Op);
4364   return DCI.CombineTo(N, Res, false);
4365 }
4366
4367 /// getVShiftImm - Check if this is a valid build_vector for the immediate
4368 /// operand of a vector shift operation, where all the elements of the
4369 /// build_vector must have the same constant integer value.
4370 static bool getVShiftImm(SDValue Op, unsigned ElementBits, int64_t &Cnt) {
4371   // Ignore bit_converts.
4372   while (Op.getOpcode() == ISD::BIT_CONVERT)
4373     Op = Op.getOperand(0);
4374   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(Op.getNode());
4375   APInt SplatBits, SplatUndef;
4376   unsigned SplatBitSize;
4377   bool HasAnyUndefs;
4378   if (! BVN || ! BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize,
4379                                       HasAnyUndefs, ElementBits) ||
4380       SplatBitSize > ElementBits)
4381     return false;
4382   Cnt = SplatBits.getSExtValue();
4383   return true;
4384 }
4385
4386 /// isVShiftLImm - Check if this is a valid build_vector for the immediate
4387 /// operand of a vector shift left operation.  That value must be in the range:
4388 ///   0 <= Value < ElementBits for a left shift; or
4389 ///   0 <= Value <= ElementBits for a long left shift.
4390 static bool isVShiftLImm(SDValue Op, EVT VT, bool isLong, int64_t &Cnt) {
4391   assert(VT.isVector() && "vector shift count is not a vector type");
4392   unsigned ElementBits = VT.getVectorElementType().getSizeInBits();
4393   if (! getVShiftImm(Op, ElementBits, Cnt))
4394     return false;
4395   return (Cnt >= 0 && (isLong ? Cnt-1 : Cnt) < ElementBits);
4396 }
4397
4398 /// isVShiftRImm - Check if this is a valid build_vector for the immediate
4399 /// operand of a vector shift right operation.  For a shift opcode, the value
4400 /// is positive, but for an intrinsic the value count must be negative. The
4401 /// absolute value must be in the range:
4402 ///   1 <= |Value| <= ElementBits for a right shift; or
4403 ///   1 <= |Value| <= ElementBits/2 for a narrow right shift.
4404 static bool isVShiftRImm(SDValue Op, EVT VT, bool isNarrow, bool isIntrinsic,
4405                          int64_t &Cnt) {
4406   assert(VT.isVector() && "vector shift count is not a vector type");
4407   unsigned ElementBits = VT.getVectorElementType().getSizeInBits();
4408   if (! getVShiftImm(Op, ElementBits, Cnt))
4409     return false;
4410   if (isIntrinsic)
4411     Cnt = -Cnt;
4412   return (Cnt >= 1 && Cnt <= (isNarrow ? ElementBits/2 : ElementBits));
4413 }
4414
4415 /// PerformIntrinsicCombine - ARM-specific DAG combining for intrinsics.
4416 static SDValue PerformIntrinsicCombine(SDNode *N, SelectionDAG &DAG) {
4417   unsigned IntNo = cast<ConstantSDNode>(N->getOperand(0))->getZExtValue();
4418   switch (IntNo) {
4419   default:
4420     // Don't do anything for most intrinsics.
4421     break;
4422
4423   // Vector shifts: check for immediate versions and lower them.
4424   // Note: This is done during DAG combining instead of DAG legalizing because
4425   // the build_vectors for 64-bit vector element shift counts are generally
4426   // not legal, and it is hard to see their values after they get legalized to
4427   // loads from a constant pool.
4428   case Intrinsic::arm_neon_vshifts:
4429   case Intrinsic::arm_neon_vshiftu:
4430   case Intrinsic::arm_neon_vshiftls:
4431   case Intrinsic::arm_neon_vshiftlu:
4432   case Intrinsic::arm_neon_vshiftn:
4433   case Intrinsic::arm_neon_vrshifts:
4434   case Intrinsic::arm_neon_vrshiftu:
4435   case Intrinsic::arm_neon_vrshiftn:
4436   case Intrinsic::arm_neon_vqshifts:
4437   case Intrinsic::arm_neon_vqshiftu:
4438   case Intrinsic::arm_neon_vqshiftsu:
4439   case Intrinsic::arm_neon_vqshiftns:
4440   case Intrinsic::arm_neon_vqshiftnu:
4441   case Intrinsic::arm_neon_vqshiftnsu:
4442   case Intrinsic::arm_neon_vqrshiftns:
4443   case Intrinsic::arm_neon_vqrshiftnu:
4444   case Intrinsic::arm_neon_vqrshiftnsu: {
4445     EVT VT = N->getOperand(1).getValueType();
4446     int64_t Cnt;
4447     unsigned VShiftOpc = 0;
4448
4449     switch (IntNo) {
4450     case Intrinsic::arm_neon_vshifts:
4451     case Intrinsic::arm_neon_vshiftu:
4452       if (isVShiftLImm(N->getOperand(2), VT, false, Cnt)) {
4453         VShiftOpc = ARMISD::VSHL;
4454         break;
4455       }
4456       if (isVShiftRImm(N->getOperand(2), VT, false, true, Cnt)) {
4457         VShiftOpc = (IntNo == Intrinsic::arm_neon_vshifts ?
4458                      ARMISD::VSHRs : ARMISD::VSHRu);
4459         break;
4460       }
4461       return SDValue();
4462
4463     case Intrinsic::arm_neon_vshiftls:
4464     case Intrinsic::arm_neon_vshiftlu:
4465       if (isVShiftLImm(N->getOperand(2), VT, true, Cnt))
4466         break;
4467       llvm_unreachable("invalid shift count for vshll intrinsic");
4468
4469     case Intrinsic::arm_neon_vrshifts:
4470     case Intrinsic::arm_neon_vrshiftu:
4471       if (isVShiftRImm(N->getOperand(2), VT, false, true, Cnt))
4472         break;
4473       return SDValue();
4474
4475     case Intrinsic::arm_neon_vqshifts:
4476     case Intrinsic::arm_neon_vqshiftu:
4477       if (isVShiftLImm(N->getOperand(2), VT, false, Cnt))
4478         break;
4479       return SDValue();
4480
4481     case Intrinsic::arm_neon_vqshiftsu:
4482       if (isVShiftLImm(N->getOperand(2), VT, false, Cnt))
4483         break;
4484       llvm_unreachable("invalid shift count for vqshlu intrinsic");
4485
4486     case Intrinsic::arm_neon_vshiftn:
4487     case Intrinsic::arm_neon_vrshiftn:
4488     case Intrinsic::arm_neon_vqshiftns:
4489     case Intrinsic::arm_neon_vqshiftnu:
4490     case Intrinsic::arm_neon_vqshiftnsu:
4491     case Intrinsic::arm_neon_vqrshiftns:
4492     case Intrinsic::arm_neon_vqrshiftnu:
4493     case Intrinsic::arm_neon_vqrshiftnsu:
4494       // Narrowing shifts require an immediate right shift.
4495       if (isVShiftRImm(N->getOperand(2), VT, true, true, Cnt))
4496         break;
4497       llvm_unreachable("invalid shift count for narrowing vector shift "
4498                        "intrinsic");
4499
4500     default:
4501       llvm_unreachable("unhandled vector shift");
4502     }
4503
4504     switch (IntNo) {
4505     case Intrinsic::arm_neon_vshifts:
4506     case Intrinsic::arm_neon_vshiftu:
4507       // Opcode already set above.
4508       break;
4509     case Intrinsic::arm_neon_vshiftls:
4510     case Intrinsic::arm_neon_vshiftlu:
4511       if (Cnt == VT.getVectorElementType().getSizeInBits())
4512         VShiftOpc = ARMISD::VSHLLi;
4513       else
4514         VShiftOpc = (IntNo == Intrinsic::arm_neon_vshiftls ?
4515                      ARMISD::VSHLLs : ARMISD::VSHLLu);
4516       break;
4517     case Intrinsic::arm_neon_vshiftn:
4518       VShiftOpc = ARMISD::VSHRN; break;
4519     case Intrinsic::arm_neon_vrshifts:
4520       VShiftOpc = ARMISD::VRSHRs; break;
4521     case Intrinsic::arm_neon_vrshiftu:
4522       VShiftOpc = ARMISD::VRSHRu; break;
4523     case Intrinsic::arm_neon_vrshiftn:
4524       VShiftOpc = ARMISD::VRSHRN; break;
4525     case Intrinsic::arm_neon_vqshifts:
4526       VShiftOpc = ARMISD::VQSHLs; break;
4527     case Intrinsic::arm_neon_vqshiftu:
4528       VShiftOpc = ARMISD::VQSHLu; break;
4529     case Intrinsic::arm_neon_vqshiftsu:
4530       VShiftOpc = ARMISD::VQSHLsu; break;
4531     case Intrinsic::arm_neon_vqshiftns:
4532       VShiftOpc = ARMISD::VQSHRNs; break;
4533     case Intrinsic::arm_neon_vqshiftnu:
4534       VShiftOpc = ARMISD::VQSHRNu; break;
4535     case Intrinsic::arm_neon_vqshiftnsu:
4536       VShiftOpc = ARMISD::VQSHRNsu; break;
4537     case Intrinsic::arm_neon_vqrshiftns:
4538       VShiftOpc = ARMISD::VQRSHRNs; break;
4539     case Intrinsic::arm_neon_vqrshiftnu:
4540       VShiftOpc = ARMISD::VQRSHRNu; break;
4541     case Intrinsic::arm_neon_vqrshiftnsu:
4542       VShiftOpc = ARMISD::VQRSHRNsu; break;
4543     }
4544
4545     return DAG.getNode(VShiftOpc, N->getDebugLoc(), N->getValueType(0),
4546                        N->getOperand(1), DAG.getConstant(Cnt, MVT::i32));
4547   }
4548
4549   case Intrinsic::arm_neon_vshiftins: {
4550     EVT VT = N->getOperand(1).getValueType();
4551     int64_t Cnt;
4552     unsigned VShiftOpc = 0;
4553
4554     if (isVShiftLImm(N->getOperand(3), VT, false, Cnt))
4555       VShiftOpc = ARMISD::VSLI;
4556     else if (isVShiftRImm(N->getOperand(3), VT, false, true, Cnt))
4557       VShiftOpc = ARMISD::VSRI;
4558     else {
4559       llvm_unreachable("invalid shift count for vsli/vsri intrinsic");
4560     }
4561
4562     return DAG.getNode(VShiftOpc, N->getDebugLoc(), N->getValueType(0),
4563                        N->getOperand(1), N->getOperand(2),
4564                        DAG.getConstant(Cnt, MVT::i32));
4565   }
4566
4567   case Intrinsic::arm_neon_vqrshifts:
4568   case Intrinsic::arm_neon_vqrshiftu:
4569     // No immediate versions of these to check for.
4570     break;
4571   }
4572
4573   return SDValue();
4574 }
4575
4576 /// PerformShiftCombine - Checks for immediate versions of vector shifts and
4577 /// lowers them.  As with the vector shift intrinsics, this is done during DAG
4578 /// combining instead of DAG legalizing because the build_vectors for 64-bit
4579 /// vector element shift counts are generally not legal, and it is hard to see
4580 /// their values after they get legalized to loads from a constant pool.
4581 static SDValue PerformShiftCombine(SDNode *N, SelectionDAG &DAG,
4582                                    const ARMSubtarget *ST) {
4583   EVT VT = N->getValueType(0);
4584
4585   // Nothing to be done for scalar shifts.
4586   if (! VT.isVector())
4587     return SDValue();
4588
4589   assert(ST->hasNEON() && "unexpected vector shift");
4590   int64_t Cnt;
4591
4592   switch (N->getOpcode()) {
4593   default: llvm_unreachable("unexpected shift opcode");
4594
4595   case ISD::SHL:
4596     if (isVShiftLImm(N->getOperand(1), VT, false, Cnt))
4597       return DAG.getNode(ARMISD::VSHL, N->getDebugLoc(), VT, N->getOperand(0),
4598                          DAG.getConstant(Cnt, MVT::i32));
4599     break;
4600
4601   case ISD::SRA:
4602   case ISD::SRL:
4603     if (isVShiftRImm(N->getOperand(1), VT, false, false, Cnt)) {
4604       unsigned VShiftOpc = (N->getOpcode() == ISD::SRA ?
4605                             ARMISD::VSHRs : ARMISD::VSHRu);
4606       return DAG.getNode(VShiftOpc, N->getDebugLoc(), VT, N->getOperand(0),
4607                          DAG.getConstant(Cnt, MVT::i32));
4608     }
4609   }
4610   return SDValue();
4611 }
4612
4613 /// PerformExtendCombine - Target-specific DAG combining for ISD::SIGN_EXTEND,
4614 /// ISD::ZERO_EXTEND, and ISD::ANY_EXTEND.
4615 static SDValue PerformExtendCombine(SDNode *N, SelectionDAG &DAG,
4616                                     const ARMSubtarget *ST) {
4617   SDValue N0 = N->getOperand(0);
4618
4619   // Check for sign- and zero-extensions of vector extract operations of 8-
4620   // and 16-bit vector elements.  NEON supports these directly.  They are
4621   // handled during DAG combining because type legalization will promote them
4622   // to 32-bit types and it is messy to recognize the operations after that.
4623   if (ST->hasNEON() && N0.getOpcode() == ISD::EXTRACT_VECTOR_ELT) {
4624     SDValue Vec = N0.getOperand(0);
4625     SDValue Lane = N0.getOperand(1);
4626     EVT VT = N->getValueType(0);
4627     EVT EltVT = N0.getValueType();
4628     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
4629
4630     if (VT == MVT::i32 &&
4631         (EltVT == MVT::i8 || EltVT == MVT::i16) &&
4632         TLI.isTypeLegal(Vec.getValueType())) {
4633
4634       unsigned Opc = 0;
4635       switch (N->getOpcode()) {
4636       default: llvm_unreachable("unexpected opcode");
4637       case ISD::SIGN_EXTEND:
4638         Opc = ARMISD::VGETLANEs;
4639         break;
4640       case ISD::ZERO_EXTEND:
4641       case ISD::ANY_EXTEND:
4642         Opc = ARMISD::VGETLANEu;
4643         break;
4644       }
4645       return DAG.getNode(Opc, N->getDebugLoc(), VT, Vec, Lane);
4646     }
4647   }
4648
4649   return SDValue();
4650 }
4651
4652 /// PerformSELECT_CCCombine - Target-specific DAG combining for ISD::SELECT_CC
4653 /// to match f32 max/min patterns to use NEON vmax/vmin instructions.
4654 static SDValue PerformSELECT_CCCombine(SDNode *N, SelectionDAG &DAG,
4655                                        const ARMSubtarget *ST) {
4656   // If the target supports NEON, try to use vmax/vmin instructions for f32
4657   // selects like "x < y ? x : y".  Unless the NoNaNsFPMath option is set,
4658   // be careful about NaNs:  NEON's vmax/vmin return NaN if either operand is
4659   // a NaN; only do the transformation when it matches that behavior.
4660
4661   // For now only do this when using NEON for FP operations; if using VFP, it
4662   // is not obvious that the benefit outweighs the cost of switching to the
4663   // NEON pipeline.
4664   if (!ST->hasNEON() || !ST->useNEONForSinglePrecisionFP() ||
4665       N->getValueType(0) != MVT::f32)
4666     return SDValue();
4667
4668   SDValue CondLHS = N->getOperand(0);
4669   SDValue CondRHS = N->getOperand(1);
4670   SDValue LHS = N->getOperand(2);
4671   SDValue RHS = N->getOperand(3);
4672   ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(4))->get();
4673
4674   unsigned Opcode = 0;
4675   bool IsReversed;
4676   if (DAG.isEqualTo(LHS, CondLHS) && DAG.isEqualTo(RHS, CondRHS)) {
4677     IsReversed = false; // x CC y ? x : y
4678   } else if (DAG.isEqualTo(LHS, CondRHS) && DAG.isEqualTo(RHS, CondLHS)) {
4679     IsReversed = true ; // x CC y ? y : x
4680   } else {
4681     return SDValue();
4682   }
4683
4684   bool IsUnordered;
4685   switch (CC) {
4686   default: break;
4687   case ISD::SETOLT:
4688   case ISD::SETOLE:
4689   case ISD::SETLT:
4690   case ISD::SETLE:
4691   case ISD::SETULT:
4692   case ISD::SETULE:
4693     // If LHS is NaN, an ordered comparison will be false and the result will
4694     // be the RHS, but vmin(NaN, RHS) = NaN.  Avoid this by checking that LHS
4695     // != NaN.  Likewise, for unordered comparisons, check for RHS != NaN.
4696     IsUnordered = (CC == ISD::SETULT || CC == ISD::SETULE);
4697     if (!DAG.isKnownNeverNaN(IsUnordered ? RHS : LHS))
4698       break;
4699     // For less-than-or-equal comparisons, "+0 <= -0" will be true but vmin
4700     // will return -0, so vmin can only be used for unsafe math or if one of
4701     // the operands is known to be nonzero.
4702     if ((CC == ISD::SETLE || CC == ISD::SETOLE || CC == ISD::SETULE) &&
4703         !UnsafeFPMath &&
4704         !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
4705       break;
4706     Opcode = IsReversed ? ARMISD::FMAX : ARMISD::FMIN;
4707     break;
4708
4709   case ISD::SETOGT:
4710   case ISD::SETOGE:
4711   case ISD::SETGT:
4712   case ISD::SETGE:
4713   case ISD::SETUGT:
4714   case ISD::SETUGE:
4715     // If LHS is NaN, an ordered comparison will be false and the result will
4716     // be the RHS, but vmax(NaN, RHS) = NaN.  Avoid this by checking that LHS
4717     // != NaN.  Likewise, for unordered comparisons, check for RHS != NaN.
4718     IsUnordered = (CC == ISD::SETUGT || CC == ISD::SETUGE);
4719     if (!DAG.isKnownNeverNaN(IsUnordered ? RHS : LHS))
4720       break;
4721     // For greater-than-or-equal comparisons, "-0 >= +0" will be true but vmax
4722     // will return +0, so vmax can only be used for unsafe math or if one of
4723     // the operands is known to be nonzero.
4724     if ((CC == ISD::SETGE || CC == ISD::SETOGE || CC == ISD::SETUGE) &&
4725         !UnsafeFPMath &&
4726         !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
4727       break;
4728     Opcode = IsReversed ? ARMISD::FMIN : ARMISD::FMAX;
4729     break;
4730   }
4731
4732   if (!Opcode)
4733     return SDValue();
4734   return DAG.getNode(Opcode, N->getDebugLoc(), N->getValueType(0), LHS, RHS);
4735 }
4736
4737 SDValue ARMTargetLowering::PerformDAGCombine(SDNode *N,
4738                                              DAGCombinerInfo &DCI) const {
4739   switch (N->getOpcode()) {
4740   default: break;
4741   case ISD::ADD:        return PerformADDCombine(N, DCI);
4742   case ISD::SUB:        return PerformSUBCombine(N, DCI);
4743   case ISD::MUL:        return PerformMULCombine(N, DCI, Subtarget);
4744   case ISD::OR:         return PerformORCombine(N, DCI, Subtarget);
4745   case ARMISD::VMOVRRD: return PerformVMOVRRDCombine(N, DCI);
4746   case ARMISD::VDUPLANE: return PerformVDUPLANECombine(N, DCI);
4747   case ISD::INTRINSIC_WO_CHAIN: return PerformIntrinsicCombine(N, DCI.DAG);
4748   case ISD::SHL:
4749   case ISD::SRA:
4750   case ISD::SRL:        return PerformShiftCombine(N, DCI.DAG, Subtarget);
4751   case ISD::SIGN_EXTEND:
4752   case ISD::ZERO_EXTEND:
4753   case ISD::ANY_EXTEND: return PerformExtendCombine(N, DCI.DAG, Subtarget);
4754   case ISD::SELECT_CC:  return PerformSELECT_CCCombine(N, DCI.DAG, Subtarget);
4755   }
4756   return SDValue();
4757 }
4758
4759 bool ARMTargetLowering::allowsUnalignedMemoryAccesses(EVT VT) const {
4760   if (!Subtarget->hasV6Ops())
4761     // Pre-v6 does not support unaligned mem access.
4762     return false;
4763
4764   // v6+ may or may not support unaligned mem access depending on the system
4765   // configuration.
4766   // FIXME: This is pretty conservative. Should we provide cmdline option to
4767   // control the behaviour?
4768   if (!Subtarget->isTargetDarwin())
4769     return false;
4770
4771   switch (VT.getSimpleVT().SimpleTy) {
4772   default:
4773     return false;
4774   case MVT::i8:
4775   case MVT::i16:
4776   case MVT::i32:
4777     return true;
4778   // FIXME: VLD1 etc with standard alignment is legal.
4779   }
4780 }
4781
4782 static bool isLegalT1AddressImmediate(int64_t V, EVT VT) {
4783   if (V < 0)
4784     return false;
4785
4786   unsigned Scale = 1;
4787   switch (VT.getSimpleVT().SimpleTy) {
4788   default: return false;
4789   case MVT::i1:
4790   case MVT::i8:
4791     // Scale == 1;
4792     break;
4793   case MVT::i16:
4794     // Scale == 2;
4795     Scale = 2;
4796     break;
4797   case MVT::i32:
4798     // Scale == 4;
4799     Scale = 4;
4800     break;
4801   }
4802
4803   if ((V & (Scale - 1)) != 0)
4804     return false;
4805   V /= Scale;
4806   return V == (V & ((1LL << 5) - 1));
4807 }
4808
4809 static bool isLegalT2AddressImmediate(int64_t V, EVT VT,
4810                                       const ARMSubtarget *Subtarget) {
4811   bool isNeg = false;
4812   if (V < 0) {
4813     isNeg = true;
4814     V = - V;
4815   }
4816
4817   switch (VT.getSimpleVT().SimpleTy) {
4818   default: return false;
4819   case MVT::i1:
4820   case MVT::i8:
4821   case MVT::i16:
4822   case MVT::i32:
4823     // + imm12 or - imm8
4824     if (isNeg)
4825       return V == (V & ((1LL << 8) - 1));
4826     return V == (V & ((1LL << 12) - 1));
4827   case MVT::f32:
4828   case MVT::f64:
4829     // Same as ARM mode. FIXME: NEON?
4830     if (!Subtarget->hasVFP2())
4831       return false;
4832     if ((V & 3) != 0)
4833       return false;
4834     V >>= 2;
4835     return V == (V & ((1LL << 8) - 1));
4836   }
4837 }
4838
4839 /// isLegalAddressImmediate - Return true if the integer value can be used
4840 /// as the offset of the target addressing mode for load / store of the
4841 /// given type.
4842 static bool isLegalAddressImmediate(int64_t V, EVT VT,
4843                                     const ARMSubtarget *Subtarget) {
4844   if (V == 0)
4845     return true;
4846
4847   if (!VT.isSimple())
4848     return false;
4849
4850   if (Subtarget->isThumb1Only())
4851     return isLegalT1AddressImmediate(V, VT);
4852   else if (Subtarget->isThumb2())
4853     return isLegalT2AddressImmediate(V, VT, Subtarget);
4854
4855   // ARM mode.
4856   if (V < 0)
4857     V = - V;
4858   switch (VT.getSimpleVT().SimpleTy) {
4859   default: return false;
4860   case MVT::i1:
4861   case MVT::i8:
4862   case MVT::i32:
4863     // +- imm12
4864     return V == (V & ((1LL << 12) - 1));
4865   case MVT::i16:
4866     // +- imm8
4867     return V == (V & ((1LL << 8) - 1));
4868   case MVT::f32:
4869   case MVT::f64:
4870     if (!Subtarget->hasVFP2()) // FIXME: NEON?
4871       return false;
4872     if ((V & 3) != 0)
4873       return false;
4874     V >>= 2;
4875     return V == (V & ((1LL << 8) - 1));
4876   }
4877 }
4878
4879 bool ARMTargetLowering::isLegalT2ScaledAddressingMode(const AddrMode &AM,
4880                                                       EVT VT) const {
4881   int Scale = AM.Scale;
4882   if (Scale < 0)
4883     return false;
4884
4885   switch (VT.getSimpleVT().SimpleTy) {
4886   default: return false;
4887   case MVT::i1:
4888   case MVT::i8:
4889   case MVT::i16:
4890   case MVT::i32:
4891     if (Scale == 1)
4892       return true;
4893     // r + r << imm
4894     Scale = Scale & ~1;
4895     return Scale == 2 || Scale == 4 || Scale == 8;
4896   case MVT::i64:
4897     // r + r
4898     if (((unsigned)AM.HasBaseReg + Scale) <= 2)
4899       return true;
4900     return false;
4901   case MVT::isVoid:
4902     // Note, we allow "void" uses (basically, uses that aren't loads or
4903     // stores), because arm allows folding a scale into many arithmetic
4904     // operations.  This should be made more precise and revisited later.
4905
4906     // Allow r << imm, but the imm has to be a multiple of two.
4907     if (Scale & 1) return false;
4908     return isPowerOf2_32(Scale);
4909   }
4910 }
4911
4912 /// isLegalAddressingMode - Return true if the addressing mode represented
4913 /// by AM is legal for this target, for a load/store of the specified type.
4914 bool ARMTargetLowering::isLegalAddressingMode(const AddrMode &AM,
4915                                               const Type *Ty) const {
4916   EVT VT = getValueType(Ty, true);
4917   if (!isLegalAddressImmediate(AM.BaseOffs, VT, Subtarget))
4918     return false;
4919
4920   // Can never fold addr of global into load/store.
4921   if (AM.BaseGV)
4922     return false;
4923
4924   switch (AM.Scale) {
4925   case 0:  // no scale reg, must be "r+i" or "r", or "i".
4926     break;
4927   case 1:
4928     if (Subtarget->isThumb1Only())
4929       return false;
4930     // FALL THROUGH.
4931   default:
4932     // ARM doesn't support any R+R*scale+imm addr modes.
4933     if (AM.BaseOffs)
4934       return false;
4935
4936     if (!VT.isSimple())
4937       return false;
4938
4939     if (Subtarget->isThumb2())
4940       return isLegalT2ScaledAddressingMode(AM, VT);
4941
4942     int Scale = AM.Scale;
4943     switch (VT.getSimpleVT().SimpleTy) {
4944     default: return false;
4945     case MVT::i1:
4946     case MVT::i8:
4947     case MVT::i32:
4948       if (Scale < 0) Scale = -Scale;
4949       if (Scale == 1)
4950         return true;
4951       // r + r << imm
4952       return isPowerOf2_32(Scale & ~1);
4953     case MVT::i16:
4954     case MVT::i64:
4955       // r + r
4956       if (((unsigned)AM.HasBaseReg + Scale) <= 2)
4957         return true;
4958       return false;
4959
4960     case MVT::isVoid:
4961       // Note, we allow "void" uses (basically, uses that aren't loads or
4962       // stores), because arm allows folding a scale into many arithmetic
4963       // operations.  This should be made more precise and revisited later.
4964
4965       // Allow r << imm, but the imm has to be a multiple of two.
4966       if (Scale & 1) return false;
4967       return isPowerOf2_32(Scale);
4968     }
4969     break;
4970   }
4971   return true;
4972 }
4973
4974 /// isLegalICmpImmediate - Return true if the specified immediate is legal
4975 /// icmp immediate, that is the target has icmp instructions which can compare
4976 /// a register against the immediate without having to materialize the
4977 /// immediate into a register.
4978 bool ARMTargetLowering::isLegalICmpImmediate(int64_t Imm) const {
4979   if (!Subtarget->isThumb())
4980     return ARM_AM::getSOImmVal(Imm) != -1;
4981   if (Subtarget->isThumb2())
4982     return ARM_AM::getT2SOImmVal(Imm) != -1;
4983   return Imm >= 0 && Imm <= 255;
4984 }
4985
4986 static bool getARMIndexedAddressParts(SDNode *Ptr, EVT VT,
4987                                       bool isSEXTLoad, SDValue &Base,
4988                                       SDValue &Offset, bool &isInc,
4989                                       SelectionDAG &DAG) {
4990   if (Ptr->getOpcode() != ISD::ADD && Ptr->getOpcode() != ISD::SUB)
4991     return false;
4992
4993   if (VT == MVT::i16 || ((VT == MVT::i8 || VT == MVT::i1) && isSEXTLoad)) {
4994     // AddressingMode 3
4995     Base = Ptr->getOperand(0);
4996     if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Ptr->getOperand(1))) {
4997       int RHSC = (int)RHS->getZExtValue();
4998       if (RHSC < 0 && RHSC > -256) {
4999         assert(Ptr->getOpcode() == ISD::ADD);
5000         isInc = false;
5001         Offset = DAG.getConstant(-RHSC, RHS->getValueType(0));
5002         return true;
5003       }
5004     }
5005     isInc = (Ptr->getOpcode() == ISD::ADD);
5006     Offset = Ptr->getOperand(1);
5007     return true;
5008   } else if (VT == MVT::i32 || VT == MVT::i8 || VT == MVT::i1) {
5009     // AddressingMode 2
5010     if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Ptr->getOperand(1))) {
5011       int RHSC = (int)RHS->getZExtValue();
5012       if (RHSC < 0 && RHSC > -0x1000) {
5013         assert(Ptr->getOpcode() == ISD::ADD);
5014         isInc = false;
5015         Offset = DAG.getConstant(-RHSC, RHS->getValueType(0));
5016         Base = Ptr->getOperand(0);
5017         return true;
5018       }
5019     }
5020
5021     if (Ptr->getOpcode() == ISD::ADD) {
5022       isInc = true;
5023       ARM_AM::ShiftOpc ShOpcVal= ARM_AM::getShiftOpcForNode(Ptr->getOperand(0));
5024       if (ShOpcVal != ARM_AM::no_shift) {
5025         Base = Ptr->getOperand(1);
5026         Offset = Ptr->getOperand(0);
5027       } else {
5028         Base = Ptr->getOperand(0);
5029         Offset = Ptr->getOperand(1);
5030       }
5031       return true;
5032     }
5033
5034     isInc = (Ptr->getOpcode() == ISD::ADD);
5035     Base = Ptr->getOperand(0);
5036     Offset = Ptr->getOperand(1);
5037     return true;
5038   }
5039
5040   // FIXME: Use VLDM / VSTM to emulate indexed FP load / store.
5041   return false;
5042 }
5043
5044 static bool getT2IndexedAddressParts(SDNode *Ptr, EVT VT,
5045                                      bool isSEXTLoad, SDValue &Base,
5046                                      SDValue &Offset, bool &isInc,
5047                                      SelectionDAG &DAG) {
5048   if (Ptr->getOpcode() != ISD::ADD && Ptr->getOpcode() != ISD::SUB)
5049     return false;
5050
5051   Base = Ptr->getOperand(0);
5052   if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Ptr->getOperand(1))) {
5053     int RHSC = (int)RHS->getZExtValue();
5054     if (RHSC < 0 && RHSC > -0x100) { // 8 bits.
5055       assert(Ptr->getOpcode() == ISD::ADD);
5056       isInc = false;
5057       Offset = DAG.getConstant(-RHSC, RHS->getValueType(0));
5058       return true;
5059     } else if (RHSC > 0 && RHSC < 0x100) { // 8 bit, no zero.
5060       isInc = Ptr->getOpcode() == ISD::ADD;
5061       Offset = DAG.getConstant(RHSC, RHS->getValueType(0));
5062       return true;
5063     }
5064   }
5065
5066   return false;
5067 }
5068
5069 /// getPreIndexedAddressParts - returns true by value, base pointer and
5070 /// offset pointer and addressing mode by reference if the node's address
5071 /// can be legally represented as pre-indexed load / store address.
5072 bool
5073 ARMTargetLowering::getPreIndexedAddressParts(SDNode *N, SDValue &Base,
5074                                              SDValue &Offset,
5075                                              ISD::MemIndexedMode &AM,
5076                                              SelectionDAG &DAG) const {
5077   if (Subtarget->isThumb1Only())
5078     return false;
5079
5080   EVT VT;
5081   SDValue Ptr;
5082   bool isSEXTLoad = false;
5083   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
5084     Ptr = LD->getBasePtr();
5085     VT  = LD->getMemoryVT();
5086     isSEXTLoad = LD->getExtensionType() == ISD::SEXTLOAD;
5087   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
5088     Ptr = ST->getBasePtr();
5089     VT  = ST->getMemoryVT();
5090   } else
5091     return false;
5092
5093   bool isInc;
5094   bool isLegal = false;
5095   if (Subtarget->isThumb2())
5096     isLegal = getT2IndexedAddressParts(Ptr.getNode(), VT, isSEXTLoad, Base,
5097                                        Offset, isInc, DAG);
5098   else
5099     isLegal = getARMIndexedAddressParts(Ptr.getNode(), VT, isSEXTLoad, Base,
5100                                         Offset, isInc, DAG);
5101   if (!isLegal)
5102     return false;
5103
5104   AM = isInc ? ISD::PRE_INC : ISD::PRE_DEC;
5105   return true;
5106 }
5107
5108 /// getPostIndexedAddressParts - returns true by value, base pointer and
5109 /// offset pointer and addressing mode by reference if this node can be
5110 /// combined with a load / store to form a post-indexed load / store.
5111 bool ARMTargetLowering::getPostIndexedAddressParts(SDNode *N, SDNode *Op,
5112                                                    SDValue &Base,
5113                                                    SDValue &Offset,
5114                                                    ISD::MemIndexedMode &AM,
5115                                                    SelectionDAG &DAG) const {
5116   if (Subtarget->isThumb1Only())
5117     return false;
5118
5119   EVT VT;
5120   SDValue Ptr;
5121   bool isSEXTLoad = false;
5122   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
5123     VT  = LD->getMemoryVT();
5124     Ptr = LD->getBasePtr();
5125     isSEXTLoad = LD->getExtensionType() == ISD::SEXTLOAD;
5126   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
5127     VT  = ST->getMemoryVT();
5128     Ptr = ST->getBasePtr();
5129   } else
5130     return false;
5131
5132   bool isInc;
5133   bool isLegal = false;
5134   if (Subtarget->isThumb2())
5135     isLegal = getT2IndexedAddressParts(Op, VT, isSEXTLoad, Base, Offset,
5136                                        isInc, DAG);
5137   else
5138     isLegal = getARMIndexedAddressParts(Op, VT, isSEXTLoad, Base, Offset,
5139                                         isInc, DAG);
5140   if (!isLegal)
5141     return false;
5142
5143   if (Ptr != Base) {
5144     // Swap base ptr and offset to catch more post-index load / store when
5145     // it's legal. In Thumb2 mode, offset must be an immediate.
5146     if (Ptr == Offset && Op->getOpcode() == ISD::ADD &&
5147         !Subtarget->isThumb2())
5148       std::swap(Base, Offset);
5149
5150     // Post-indexed load / store update the base pointer.
5151     if (Ptr != Base)
5152       return false;
5153   }
5154
5155   AM = isInc ? ISD::POST_INC : ISD::POST_DEC;
5156   return true;
5157 }
5158
5159 void ARMTargetLowering::computeMaskedBitsForTargetNode(const SDValue Op,
5160                                                        const APInt &Mask,
5161                                                        APInt &KnownZero,
5162                                                        APInt &KnownOne,
5163                                                        const SelectionDAG &DAG,
5164                                                        unsigned Depth) const {
5165   KnownZero = KnownOne = APInt(Mask.getBitWidth(), 0);
5166   switch (Op.getOpcode()) {
5167   default: break;
5168   case ARMISD::CMOV: {
5169     // Bits are known zero/one if known on the LHS and RHS.
5170     DAG.ComputeMaskedBits(Op.getOperand(0), Mask, KnownZero, KnownOne, Depth+1);
5171     if (KnownZero == 0 && KnownOne == 0) return;
5172
5173     APInt KnownZeroRHS, KnownOneRHS;
5174     DAG.ComputeMaskedBits(Op.getOperand(1), Mask,
5175                           KnownZeroRHS, KnownOneRHS, Depth+1);
5176     KnownZero &= KnownZeroRHS;
5177     KnownOne  &= KnownOneRHS;
5178     return;
5179   }
5180   }
5181 }
5182
5183 //===----------------------------------------------------------------------===//
5184 //                           ARM Inline Assembly Support
5185 //===----------------------------------------------------------------------===//
5186
5187 /// getConstraintType - Given a constraint letter, return the type of
5188 /// constraint it is for this target.
5189 ARMTargetLowering::ConstraintType
5190 ARMTargetLowering::getConstraintType(const std::string &Constraint) const {
5191   if (Constraint.size() == 1) {
5192     switch (Constraint[0]) {
5193     default:  break;
5194     case 'l': return C_RegisterClass;
5195     case 'w': return C_RegisterClass;
5196     }
5197   }
5198   return TargetLowering::getConstraintType(Constraint);
5199 }
5200
5201 std::pair<unsigned, const TargetRegisterClass*>
5202 ARMTargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
5203                                                 EVT VT) const {
5204   if (Constraint.size() == 1) {
5205     // GCC ARM Constraint Letters
5206     switch (Constraint[0]) {
5207     case 'l':
5208       if (Subtarget->isThumb())
5209         return std::make_pair(0U, ARM::tGPRRegisterClass);
5210       else
5211         return std::make_pair(0U, ARM::GPRRegisterClass);
5212     case 'r':
5213       return std::make_pair(0U, ARM::GPRRegisterClass);
5214     case 'w':
5215       if (VT == MVT::f32)
5216         return std::make_pair(0U, ARM::SPRRegisterClass);
5217       if (VT.getSizeInBits() == 64)
5218         return std::make_pair(0U, ARM::DPRRegisterClass);
5219       if (VT.getSizeInBits() == 128)
5220         return std::make_pair(0U, ARM::QPRRegisterClass);
5221       break;
5222     }
5223   }
5224   if (StringRef("{cc}").equals_lower(Constraint))
5225     return std::make_pair(unsigned(ARM::CPSR), ARM::CCRRegisterClass);
5226
5227   return TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
5228 }
5229
5230 std::vector<unsigned> ARMTargetLowering::
5231 getRegClassForInlineAsmConstraint(const std::string &Constraint,
5232                                   EVT VT) const {
5233   if (Constraint.size() != 1)
5234     return std::vector<unsigned>();
5235
5236   switch (Constraint[0]) {      // GCC ARM Constraint Letters
5237   default: break;
5238   case 'l':
5239     return make_vector<unsigned>(ARM::R0, ARM::R1, ARM::R2, ARM::R3,
5240                                  ARM::R4, ARM::R5, ARM::R6, ARM::R7,
5241                                  0);
5242   case 'r':
5243     return make_vector<unsigned>(ARM::R0, ARM::R1, ARM::R2, ARM::R3,
5244                                  ARM::R4, ARM::R5, ARM::R6, ARM::R7,
5245                                  ARM::R8, ARM::R9, ARM::R10, ARM::R11,
5246                                  ARM::R12, ARM::LR, 0);
5247   case 'w':
5248     if (VT == MVT::f32)
5249       return make_vector<unsigned>(ARM::S0, ARM::S1, ARM::S2, ARM::S3,
5250                                    ARM::S4, ARM::S5, ARM::S6, ARM::S7,
5251                                    ARM::S8, ARM::S9, ARM::S10, ARM::S11,
5252                                    ARM::S12,ARM::S13,ARM::S14,ARM::S15,
5253                                    ARM::S16,ARM::S17,ARM::S18,ARM::S19,
5254                                    ARM::S20,ARM::S21,ARM::S22,ARM::S23,
5255                                    ARM::S24,ARM::S25,ARM::S26,ARM::S27,
5256                                    ARM::S28,ARM::S29,ARM::S30,ARM::S31, 0);
5257     if (VT.getSizeInBits() == 64)
5258       return make_vector<unsigned>(ARM::D0, ARM::D1, ARM::D2, ARM::D3,
5259                                    ARM::D4, ARM::D5, ARM::D6, ARM::D7,
5260                                    ARM::D8, ARM::D9, ARM::D10,ARM::D11,
5261                                    ARM::D12,ARM::D13,ARM::D14,ARM::D15, 0);
5262     if (VT.getSizeInBits() == 128)
5263       return make_vector<unsigned>(ARM::Q0, ARM::Q1, ARM::Q2, ARM::Q3,
5264                                    ARM::Q4, ARM::Q5, ARM::Q6, ARM::Q7, 0);
5265       break;
5266   }
5267
5268   return std::vector<unsigned>();
5269 }
5270
5271 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
5272 /// vector.  If it is invalid, don't add anything to Ops.
5273 void ARMTargetLowering::LowerAsmOperandForConstraint(SDValue Op,
5274                                                      char Constraint,
5275                                                      std::vector<SDValue>&Ops,
5276                                                      SelectionDAG &DAG) const {
5277   SDValue Result(0, 0);
5278
5279   switch (Constraint) {
5280   default: break;
5281   case 'I': case 'J': case 'K': case 'L':
5282   case 'M': case 'N': case 'O':
5283     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op);
5284     if (!C)
5285       return;
5286
5287     int64_t CVal64 = C->getSExtValue();
5288     int CVal = (int) CVal64;
5289     // None of these constraints allow values larger than 32 bits.  Check
5290     // that the value fits in an int.
5291     if (CVal != CVal64)
5292       return;
5293
5294     switch (Constraint) {
5295       case 'I':
5296         if (Subtarget->isThumb1Only()) {
5297           // This must be a constant between 0 and 255, for ADD
5298           // immediates.
5299           if (CVal >= 0 && CVal <= 255)
5300             break;
5301         } else if (Subtarget->isThumb2()) {
5302           // A constant that can be used as an immediate value in a
5303           // data-processing instruction.
5304           if (ARM_AM::getT2SOImmVal(CVal) != -1)
5305             break;
5306         } else {
5307           // A constant that can be used as an immediate value in a
5308           // data-processing instruction.
5309           if (ARM_AM::getSOImmVal(CVal) != -1)
5310             break;
5311         }
5312         return;
5313
5314       case 'J':
5315         if (Subtarget->isThumb()) {  // FIXME thumb2
5316           // This must be a constant between -255 and -1, for negated ADD
5317           // immediates. This can be used in GCC with an "n" modifier that
5318           // prints the negated value, for use with SUB instructions. It is
5319           // not useful otherwise but is implemented for compatibility.
5320           if (CVal >= -255 && CVal <= -1)
5321             break;
5322         } else {
5323           // This must be a constant between -4095 and 4095. It is not clear
5324           // what this constraint is intended for. Implemented for
5325           // compatibility with GCC.
5326           if (CVal >= -4095 && CVal <= 4095)
5327             break;
5328         }
5329         return;
5330
5331       case 'K':
5332         if (Subtarget->isThumb1Only()) {
5333           // A 32-bit value where only one byte has a nonzero value. Exclude
5334           // zero to match GCC. This constraint is used by GCC internally for
5335           // constants that can be loaded with a move/shift combination.
5336           // It is not useful otherwise but is implemented for compatibility.
5337           if (CVal != 0 && ARM_AM::isThumbImmShiftedVal(CVal))
5338             break;
5339         } else if (Subtarget->isThumb2()) {
5340           // A constant whose bitwise inverse can be used as an immediate
5341           // value in a data-processing instruction. This can be used in GCC
5342           // with a "B" modifier that prints the inverted value, for use with
5343           // BIC and MVN instructions. It is not useful otherwise but is
5344           // implemented for compatibility.
5345           if (ARM_AM::getT2SOImmVal(~CVal) != -1)
5346             break;
5347         } else {
5348           // A constant whose bitwise inverse can be used as an immediate
5349           // value in a data-processing instruction. This can be used in GCC
5350           // with a "B" modifier that prints the inverted value, for use with
5351           // BIC and MVN instructions. It is not useful otherwise but is
5352           // implemented for compatibility.
5353           if (ARM_AM::getSOImmVal(~CVal) != -1)
5354             break;
5355         }
5356         return;
5357
5358       case 'L':
5359         if (Subtarget->isThumb1Only()) {
5360           // This must be a constant between -7 and 7,
5361           // for 3-operand ADD/SUB immediate instructions.
5362           if (CVal >= -7 && CVal < 7)
5363             break;
5364         } else if (Subtarget->isThumb2()) {
5365           // A constant whose negation can be used as an immediate value in a
5366           // data-processing instruction. This can be used in GCC with an "n"
5367           // modifier that prints the negated value, for use with SUB
5368           // instructions. It is not useful otherwise but is implemented for
5369           // compatibility.
5370           if (ARM_AM::getT2SOImmVal(-CVal) != -1)
5371             break;
5372         } else {
5373           // A constant whose negation can be used as an immediate value in a
5374           // data-processing instruction. This can be used in GCC with an "n"
5375           // modifier that prints the negated value, for use with SUB
5376           // instructions. It is not useful otherwise but is implemented for
5377           // compatibility.
5378           if (ARM_AM::getSOImmVal(-CVal) != -1)
5379             break;
5380         }
5381         return;
5382
5383       case 'M':
5384         if (Subtarget->isThumb()) { // FIXME thumb2
5385           // This must be a multiple of 4 between 0 and 1020, for
5386           // ADD sp + immediate.
5387           if ((CVal >= 0 && CVal <= 1020) && ((CVal & 3) == 0))
5388             break;
5389         } else {
5390           // A power of two or a constant between 0 and 32.  This is used in
5391           // GCC for the shift amount on shifted register operands, but it is
5392           // useful in general for any shift amounts.
5393           if ((CVal >= 0 && CVal <= 32) || ((CVal & (CVal - 1)) == 0))
5394             break;
5395         }
5396         return;
5397
5398       case 'N':
5399         if (Subtarget->isThumb()) {  // FIXME thumb2
5400           // This must be a constant between 0 and 31, for shift amounts.
5401           if (CVal >= 0 && CVal <= 31)
5402             break;
5403         }
5404         return;
5405
5406       case 'O':
5407         if (Subtarget->isThumb()) {  // FIXME thumb2
5408           // This must be a multiple of 4 between -508 and 508, for
5409           // ADD/SUB sp = sp + immediate.
5410           if ((CVal >= -508 && CVal <= 508) && ((CVal & 3) == 0))
5411             break;
5412         }
5413         return;
5414     }
5415     Result = DAG.getTargetConstant(CVal, Op.getValueType());
5416     break;
5417   }
5418
5419   if (Result.getNode()) {
5420     Ops.push_back(Result);
5421     return;
5422   }
5423   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, Ops, DAG);
5424 }
5425
5426 bool
5427 ARMTargetLowering::isOffsetFoldingLegal(const GlobalAddressSDNode *GA) const {
5428   // The ARM target isn't yet aware of offsets.
5429   return false;
5430 }
5431
5432 int ARM::getVFPf32Imm(const APFloat &FPImm) {
5433   APInt Imm = FPImm.bitcastToAPInt();
5434   uint32_t Sign = Imm.lshr(31).getZExtValue() & 1;
5435   int32_t Exp = (Imm.lshr(23).getSExtValue() & 0xff) - 127;  // -126 to 127
5436   int64_t Mantissa = Imm.getZExtValue() & 0x7fffff;  // 23 bits
5437
5438   // We can handle 4 bits of mantissa.
5439   // mantissa = (16+UInt(e:f:g:h))/16.
5440   if (Mantissa & 0x7ffff)
5441     return -1;
5442   Mantissa >>= 19;
5443   if ((Mantissa & 0xf) != Mantissa)
5444     return -1;
5445
5446   // We can handle 3 bits of exponent: exp == UInt(NOT(b):c:d)-3
5447   if (Exp < -3 || Exp > 4)
5448     return -1;
5449   Exp = ((Exp+3) & 0x7) ^ 4;
5450
5451   return ((int)Sign << 7) | (Exp << 4) | Mantissa;
5452 }
5453
5454 int ARM::getVFPf64Imm(const APFloat &FPImm) {
5455   APInt Imm = FPImm.bitcastToAPInt();
5456   uint64_t Sign = Imm.lshr(63).getZExtValue() & 1;
5457   int64_t Exp = (Imm.lshr(52).getSExtValue() & 0x7ff) - 1023;   // -1022 to 1023
5458   uint64_t Mantissa = Imm.getZExtValue() & 0xfffffffffffffLL;
5459
5460   // We can handle 4 bits of mantissa.
5461   // mantissa = (16+UInt(e:f:g:h))/16.
5462   if (Mantissa & 0xffffffffffffLL)
5463     return -1;
5464   Mantissa >>= 48;
5465   if ((Mantissa & 0xf) != Mantissa)
5466     return -1;
5467
5468   // We can handle 3 bits of exponent: exp == UInt(NOT(b):c:d)-3
5469   if (Exp < -3 || Exp > 4)
5470     return -1;
5471   Exp = ((Exp+3) & 0x7) ^ 4;
5472
5473   return ((int)Sign << 7) | (Exp << 4) | Mantissa;
5474 }
5475
5476 bool ARM::isBitFieldInvertedMask(unsigned v) {
5477   if (v == 0xffffffff)
5478     return 0;
5479   // there can be 1's on either or both "outsides", all the "inside"
5480   // bits must be 0's
5481   unsigned int lsb = 0, msb = 31;
5482   while (v & (1 << msb)) --msb;
5483   while (v & (1 << lsb)) ++lsb;
5484   for (unsigned int i = lsb; i <= msb; ++i) {
5485     if (v & (1 << i))
5486       return 0;
5487   }
5488   return 1;
5489 }
5490
5491 /// isFPImmLegal - Returns true if the target can instruction select the
5492 /// specified FP immediate natively. If false, the legalizer will
5493 /// materialize the FP immediate as a load from a constant pool.
5494 bool ARMTargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
5495   if (!Subtarget->hasVFP3())
5496     return false;
5497   if (VT == MVT::f32)
5498     return ARM::getVFPf32Imm(Imm) != -1;
5499   if (VT == MVT::f64)
5500     return ARM::getVFPf64Imm(Imm) != -1;
5501   return false;
5502 }