lib/Target/ARM/ARMISelLowering.cpp

   1 //===-- ARMISelLowering.cpp - ARM DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that ARM uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "ARMISelLowering.h"
  16 #include "ARMCallingConv.h"
  17 #include "ARMConstantPoolValue.h"
  18 #include "ARMMachineFunctionInfo.h"
  19 #include "ARMPerfectShuffle.h"
  20 #include "ARMSubtarget.h"
  21 #include "ARMTargetMachine.h"
  22 #include "ARMTargetObjectFile.h"
  23 #include "MCTargetDesc/ARMAddressingModes.h"
  24 #include "llvm/ADT/Statistic.h"
  25 #include "llvm/ADT/StringExtras.h"
  26 #include "llvm/ADT/StringSwitch.h"
  27 #include "llvm/CodeGen/CallingConvLower.h"
  28 #include "llvm/CodeGen/IntrinsicLowering.h"
  29 #include "llvm/CodeGen/MachineBasicBlock.h"
  30 #include "llvm/CodeGen/MachineFrameInfo.h"
  31 #include "llvm/CodeGen/MachineFunction.h"
  32 #include "llvm/CodeGen/MachineInstrBuilder.h"
  33 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  34 #include "llvm/CodeGen/MachineModuleInfo.h"
  35 #include "llvm/CodeGen/MachineRegisterInfo.h"
  36 #include "llvm/CodeGen/SelectionDAG.h"
  37 #include "llvm/IR/CallingConv.h"
  38 #include "llvm/IR/Constants.h"
  39 #include "llvm/IR/Function.h"
  40 #include "llvm/IR/GlobalValue.h"
  41 #include "llvm/IR/IRBuilder.h"
  42 #include "llvm/IR/Instruction.h"
  43 #include "llvm/IR/Instructions.h"
  44 #include "llvm/IR/IntrinsicInst.h"
  45 #include "llvm/IR/Intrinsics.h"
  46 #include "llvm/IR/Type.h"
  47 #include "llvm/MC/MCSectionMachO.h"
  48 #include "llvm/Support/CommandLine.h"
  49 #include "llvm/Support/Debug.h"
  50 #include "llvm/Support/ErrorHandling.h"
  51 #include "llvm/Support/MathExtras.h"
  52 #include "llvm/Support/raw_ostream.h"
  53 #include "llvm/Target/TargetOptions.h"
  54 #include <utility>
  55 using namespace llvm;
  56
  57 #define DEBUG_TYPE "arm-isel"
  58
  59 STATISTIC(NumTailCalls, "Number of tail calls");
  60 STATISTIC(NumMovwMovt, "Number of GAs materialized with movw + movt");
  61 STATISTIC(NumLoopByVals, "Number of loops generated for byval arguments");
  62
  63 cl::opt<bool>
  64 EnableARMLongCalls("arm-long-calls", cl::Hidden,
  65   cl::desc("Generate calls via indirect call instructions"),
  66   cl::init(false));
  67
  68 static cl::opt<bool>
  69 ARMInterworking("arm-interworking", cl::Hidden,
  70   cl::desc("Enable / disable ARM interworking (for debugging only)"),
  71   cl::init(true));
  72
  73 namespace {
  74   class ARMCCState : public CCState {
  75   public:
  76     ARMCCState(CallingConv::ID CC, bool isVarArg, MachineFunction &MF,
  77                SmallVectorImpl<CCValAssign> &locs, LLVMContext &C,
  78                ParmContext PC)
  79         : CCState(CC, isVarArg, MF, locs, C) {
  80       assert(((PC == Call) || (PC == Prologue)) &&
  81              "ARMCCState users must specify whether their context is call"
  82              "or prologue generation.");
  83       CallOrPrologue = PC;
  84     }
  85   };
  86 }
  87
  88 // The APCS parameter registers.
  89 static const MCPhysReg GPRArgRegs[] = {
  90   ARM::R0, ARM::R1, ARM::R2, ARM::R3
  91 };
  92
  93 void ARMTargetLowering::addTypeForNEON(MVT VT, MVT PromotedLdStVT,
  94                                        MVT PromotedBitwiseVT) {
  95   if (VT != PromotedLdStVT) {
  96     setOperationAction(ISD::LOAD, VT, Promote);
  97     AddPromotedToType (ISD::LOAD, VT, PromotedLdStVT);
  98
  99     setOperationAction(ISD::STORE, VT, Promote);
 100     AddPromotedToType (ISD::STORE, VT, PromotedLdStVT);
 101   }
 102
 103   MVT ElemTy = VT.getVectorElementType();
 104   if (ElemTy != MVT::i64 && ElemTy != MVT::f64)
 105     setOperationAction(ISD::SETCC, VT, Custom);
 106   setOperationAction(ISD::INSERT_VECTOR_ELT, VT, Custom);
 107   setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Custom);
 108   if (ElemTy == MVT::i32) {
 109     setOperationAction(ISD::SINT_TO_FP, VT, Custom);
 110     setOperationAction(ISD::UINT_TO_FP, VT, Custom);
 111     setOperationAction(ISD::FP_TO_SINT, VT, Custom);
 112     setOperationAction(ISD::FP_TO_UINT, VT, Custom);
 113   } else {
 114     setOperationAction(ISD::SINT_TO_FP, VT, Expand);
 115     setOperationAction(ISD::UINT_TO_FP, VT, Expand);
 116     setOperationAction(ISD::FP_TO_SINT, VT, Expand);
 117     setOperationAction(ISD::FP_TO_UINT, VT, Expand);
 118   }
 119   setOperationAction(ISD::BUILD_VECTOR,      VT, Custom);
 120   setOperationAction(ISD::VECTOR_SHUFFLE,    VT, Custom);
 121   setOperationAction(ISD::CONCAT_VECTORS,    VT, Legal);
 122   setOperationAction(ISD::EXTRACT_SUBVECTOR, VT, Legal);
 123   setOperationAction(ISD::SELECT,            VT, Expand);
 124   setOperationAction(ISD::SELECT_CC,         VT, Expand);
 125   setOperationAction(ISD::VSELECT,           VT, Expand);
 126   setOperationAction(ISD::SIGN_EXTEND_INREG, VT, Expand);
 127   if (VT.isInteger()) {
 128     setOperationAction(ISD::SHL, VT, Custom);
 129     setOperationAction(ISD::SRA, VT, Custom);
 130     setOperationAction(ISD::SRL, VT, Custom);
 131   }
 132
 133   // Promote all bit-wise operations.
 134   if (VT.isInteger() && VT != PromotedBitwiseVT) {
 135     setOperationAction(ISD::AND, VT, Promote);
 136     AddPromotedToType (ISD::AND, VT, PromotedBitwiseVT);
 137     setOperationAction(ISD::OR,  VT, Promote);
 138     AddPromotedToType (ISD::OR,  VT, PromotedBitwiseVT);
 139     setOperationAction(ISD::XOR, VT, Promote);
 140     AddPromotedToType (ISD::XOR, VT, PromotedBitwiseVT);
 141   }
 142
 143   // Neon does not support vector divide/remainder operations.
 144   setOperationAction(ISD::SDIV, VT, Expand);
 145   setOperationAction(ISD::UDIV, VT, Expand);
 146   setOperationAction(ISD::FDIV, VT, Expand);
 147   setOperationAction(ISD::SREM, VT, Expand);
 148   setOperationAction(ISD::UREM, VT, Expand);
 149   setOperationAction(ISD::FREM, VT, Expand);
 150 }
 151
 152 void ARMTargetLowering::addDRTypeForNEON(MVT VT) {
 153   addRegisterClass(VT, &ARM::DPRRegClass);
 154   addTypeForNEON(VT, MVT::f64, MVT::v2i32);
 155 }
 156
 157 void ARMTargetLowering::addQRTypeForNEON(MVT VT) {
 158   addRegisterClass(VT, &ARM::DPairRegClass);
 159   addTypeForNEON(VT, MVT::v2f64, MVT::v4i32);
 160 }
 161
 162 ARMTargetLowering::ARMTargetLowering(const TargetMachine &TM,
 163                                      const ARMSubtarget &STI)
 164     : TargetLowering(TM), Subtarget(&STI) {
 165   RegInfo = Subtarget->getRegisterInfo();
 166   Itins = Subtarget->getInstrItineraryData();
 167
 168   setBooleanVectorContents(ZeroOrNegativeOneBooleanContent);
 169
 170   if (Subtarget->isTargetMachO()) {
 171     // Uses VFP for Thumb libfuncs if available.
 172     if (Subtarget->isThumb() && Subtarget->hasVFP2() &&
 173         Subtarget->hasARMOps() && !Subtarget->useSoftFloat()) {
 174       // Single-precision floating-point arithmetic.
 175       setLibcallName(RTLIB::ADD_F32, "__addsf3vfp");
 176       setLibcallName(RTLIB::SUB_F32, "__subsf3vfp");
 177       setLibcallName(RTLIB::MUL_F32, "__mulsf3vfp");
 178       setLibcallName(RTLIB::DIV_F32, "__divsf3vfp");
 179
 180       // Double-precision floating-point arithmetic.
 181       setLibcallName(RTLIB::ADD_F64, "__adddf3vfp");
 182       setLibcallName(RTLIB::SUB_F64, "__subdf3vfp");
 183       setLibcallName(RTLIB::MUL_F64, "__muldf3vfp");
 184       setLibcallName(RTLIB::DIV_F64, "__divdf3vfp");
 185
 186       // Single-precision comparisons.
 187       setLibcallName(RTLIB::OEQ_F32, "__eqsf2vfp");
 188       setLibcallName(RTLIB::UNE_F32, "__nesf2vfp");
 189       setLibcallName(RTLIB::OLT_F32, "__ltsf2vfp");
 190       setLibcallName(RTLIB::OLE_F32, "__lesf2vfp");
 191       setLibcallName(RTLIB::OGE_F32, "__gesf2vfp");
 192       setLibcallName(RTLIB::OGT_F32, "__gtsf2vfp");
 193       setLibcallName(RTLIB::UO_F32,  "__unordsf2vfp");
 194       setLibcallName(RTLIB::O_F32,   "__unordsf2vfp");
 195
 196       setCmpLibcallCC(RTLIB::OEQ_F32, ISD::SETNE);
 197       setCmpLibcallCC(RTLIB::UNE_F32, ISD::SETNE);
 198       setCmpLibcallCC(RTLIB::OLT_F32, ISD::SETNE);
 199       setCmpLibcallCC(RTLIB::OLE_F32, ISD::SETNE);
 200       setCmpLibcallCC(RTLIB::OGE_F32, ISD::SETNE);
 201       setCmpLibcallCC(RTLIB::OGT_F32, ISD::SETNE);
 202       setCmpLibcallCC(RTLIB::UO_F32,  ISD::SETNE);
 203       setCmpLibcallCC(RTLIB::O_F32,   ISD::SETEQ);
 204
 205       // Double-precision comparisons.
 206       setLibcallName(RTLIB::OEQ_F64, "__eqdf2vfp");
 207       setLibcallName(RTLIB::UNE_F64, "__nedf2vfp");
 208       setLibcallName(RTLIB::OLT_F64, "__ltdf2vfp");
 209       setLibcallName(RTLIB::OLE_F64, "__ledf2vfp");
 210       setLibcallName(RTLIB::OGE_F64, "__gedf2vfp");
 211       setLibcallName(RTLIB::OGT_F64, "__gtdf2vfp");
 212       setLibcallName(RTLIB::UO_F64,  "__unorddf2vfp");
 213       setLibcallName(RTLIB::O_F64,   "__unorddf2vfp");
 214
 215       setCmpLibcallCC(RTLIB::OEQ_F64, ISD::SETNE);
 216       setCmpLibcallCC(RTLIB::UNE_F64, ISD::SETNE);
 217       setCmpLibcallCC(RTLIB::OLT_F64, ISD::SETNE);
 218       setCmpLibcallCC(RTLIB::OLE_F64, ISD::SETNE);
 219       setCmpLibcallCC(RTLIB::OGE_F64, ISD::SETNE);
 220       setCmpLibcallCC(RTLIB::OGT_F64, ISD::SETNE);
 221       setCmpLibcallCC(RTLIB::UO_F64,  ISD::SETNE);
 222       setCmpLibcallCC(RTLIB::O_F64,   ISD::SETEQ);
 223
 224       // Floating-point to integer conversions.
 225       // i64 conversions are done via library routines even when generating VFP
 226       // instructions, so use the same ones.
 227       setLibcallName(RTLIB::FPTOSINT_F64_I32, "__fixdfsivfp");
 228       setLibcallName(RTLIB::FPTOUINT_F64_I32, "__fixunsdfsivfp");
 229       setLibcallName(RTLIB::FPTOSINT_F32_I32, "__fixsfsivfp");
 230       setLibcallName(RTLIB::FPTOUINT_F32_I32, "__fixunssfsivfp");
 231
 232       // Conversions between floating types.
 233       setLibcallName(RTLIB::FPROUND_F64_F32, "__truncdfsf2vfp");
 234       setLibcallName(RTLIB::FPEXT_F32_F64,   "__extendsfdf2vfp");
 235
 236       // Integer to floating-point conversions.
 237       // i64 conversions are done via library routines even when generating VFP
 238       // instructions, so use the same ones.
 239       // FIXME: There appears to be some naming inconsistency in ARM libgcc:
 240       // e.g., __floatunsidf vs. __floatunssidfvfp.
 241       setLibcallName(RTLIB::SINTTOFP_I32_F64, "__floatsidfvfp");
 242       setLibcallName(RTLIB::UINTTOFP_I32_F64, "__floatunssidfvfp");
 243       setLibcallName(RTLIB::SINTTOFP_I32_F32, "__floatsisfvfp");
 244       setLibcallName(RTLIB::UINTTOFP_I32_F32, "__floatunssisfvfp");
 245     }
 246   }
 247
 248   // These libcalls are not available in 32-bit.
 249   setLibcallName(RTLIB::SHL_I128, nullptr);
 250   setLibcallName(RTLIB::SRL_I128, nullptr);
 251   setLibcallName(RTLIB::SRA_I128, nullptr);
 252
 253   if (Subtarget->isAAPCS_ABI() && !Subtarget->isTargetMachO() &&
 254       !Subtarget->isTargetWindows()) {
 255     static const struct {
 256       const RTLIB::Libcall Op;
 257       const char * const Name;
 258       const CallingConv::ID CC;
 259       const ISD::CondCode Cond;
 260     } LibraryCalls[] = {
 261       // Double-precision floating-point arithmetic helper functions
 262       // RTABI chapter 4.1.2, Table 2
 263       { RTLIB::ADD_F64, "__aeabi_dadd", CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 264       { RTLIB::DIV_F64, "__aeabi_ddiv", CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 265       { RTLIB::MUL_F64, "__aeabi_dmul", CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 266       { RTLIB::SUB_F64, "__aeabi_dsub", CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 267
 268       // Double-precision floating-point comparison helper functions
 269       // RTABI chapter 4.1.2, Table 3
 270       { RTLIB::OEQ_F64, "__aeabi_dcmpeq", CallingConv::ARM_AAPCS, ISD::SETNE },
 271       { RTLIB::UNE_F64, "__aeabi_dcmpeq", CallingConv::ARM_AAPCS, ISD::SETEQ },
 272       { RTLIB::OLT_F64, "__aeabi_dcmplt", CallingConv::ARM_AAPCS, ISD::SETNE },
 273       { RTLIB::OLE_F64, "__aeabi_dcmple", CallingConv::ARM_AAPCS, ISD::SETNE },
 274       { RTLIB::OGE_F64, "__aeabi_dcmpge", CallingConv::ARM_AAPCS, ISD::SETNE },
 275       { RTLIB::OGT_F64, "__aeabi_dcmpgt", CallingConv::ARM_AAPCS, ISD::SETNE },
 276       { RTLIB::UO_F64,  "__aeabi_dcmpun", CallingConv::ARM_AAPCS, ISD::SETNE },
 277       { RTLIB::O_F64,   "__aeabi_dcmpun", CallingConv::ARM_AAPCS, ISD::SETEQ },
 278
 279       // Single-precision floating-point arithmetic helper functions
 280       // RTABI chapter 4.1.2, Table 4
 281       { RTLIB::ADD_F32, "__aeabi_fadd", CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 282       { RTLIB::DIV_F32, "__aeabi_fdiv", CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 283       { RTLIB::MUL_F32, "__aeabi_fmul", CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 284       { RTLIB::SUB_F32, "__aeabi_fsub", CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 285
 286       // Single-precision floating-point comparison helper functions
 287       // RTABI chapter 4.1.2, Table 5
 288       { RTLIB::OEQ_F32, "__aeabi_fcmpeq", CallingConv::ARM_AAPCS, ISD::SETNE },
 289       { RTLIB::UNE_F32, "__aeabi_fcmpeq", CallingConv::ARM_AAPCS, ISD::SETEQ },
 290       { RTLIB::OLT_F32, "__aeabi_fcmplt", CallingConv::ARM_AAPCS, ISD::SETNE },
 291       { RTLIB::OLE_F32, "__aeabi_fcmple", CallingConv::ARM_AAPCS, ISD::SETNE },
 292       { RTLIB::OGE_F32, "__aeabi_fcmpge", CallingConv::ARM_AAPCS, ISD::SETNE },
 293       { RTLIB::OGT_F32, "__aeabi_fcmpgt", CallingConv::ARM_AAPCS, ISD::SETNE },
 294       { RTLIB::UO_F32,  "__aeabi_fcmpun", CallingConv::ARM_AAPCS, ISD::SETNE },
 295       { RTLIB::O_F32,   "__aeabi_fcmpun", CallingConv::ARM_AAPCS, ISD::SETEQ },
 296
 297       // Floating-point to integer conversions.
 298       // RTABI chapter 4.1.2, Table 6
 299       { RTLIB::FPTOSINT_F64_I32, "__aeabi_d2iz",  CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 300       { RTLIB::FPTOUINT_F64_I32, "__aeabi_d2uiz", CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 301       { RTLIB::FPTOSINT_F64_I64, "__aeabi_d2lz",  CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 302       { RTLIB::FPTOUINT_F64_I64, "__aeabi_d2ulz", CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 303       { RTLIB::FPTOSINT_F32_I32, "__aeabi_f2iz",  CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 304       { RTLIB::FPTOUINT_F32_I32, "__aeabi_f2uiz", CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 305       { RTLIB::FPTOSINT_F32_I64, "__aeabi_f2lz",  CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 306       { RTLIB::FPTOUINT_F32_I64, "__aeabi_f2ulz", CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 307
 308       // Conversions between floating types.
 309       // RTABI chapter 4.1.2, Table 7
 310       { RTLIB::FPROUND_F64_F32, "__aeabi_d2f", CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 311       { RTLIB::FPROUND_F64_F16, "__aeabi_d2h", CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 312       { RTLIB::FPEXT_F32_F64,   "__aeabi_f2d", CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 313
 314       // Integer to floating-point conversions.
 315       // RTABI chapter 4.1.2, Table 8
 316       { RTLIB::SINTTOFP_I32_F64, "__aeabi_i2d",  CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 317       { RTLIB::UINTTOFP_I32_F64, "__aeabi_ui2d", CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 318       { RTLIB::SINTTOFP_I64_F64, "__aeabi_l2d",  CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 319       { RTLIB::UINTTOFP_I64_F64, "__aeabi_ul2d", CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 320       { RTLIB::SINTTOFP_I32_F32, "__aeabi_i2f",  CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 321       { RTLIB::UINTTOFP_I32_F32, "__aeabi_ui2f", CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 322       { RTLIB::SINTTOFP_I64_F32, "__aeabi_l2f",  CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 323       { RTLIB::UINTTOFP_I64_F32, "__aeabi_ul2f", CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 324
 325       // Long long helper functions
 326       // RTABI chapter 4.2, Table 9
 327       { RTLIB::MUL_I64, "__aeabi_lmul", CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 328       { RTLIB::SHL_I64, "__aeabi_llsl", CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 329       { RTLIB::SRL_I64, "__aeabi_llsr", CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 330       { RTLIB::SRA_I64, "__aeabi_lasr", CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 331
 332       // Integer division functions
 333       // RTABI chapter 4.3.1
 334       { RTLIB::SDIV_I8,  "__aeabi_idiv",     CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 335       { RTLIB::SDIV_I16, "__aeabi_idiv",     CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 336       { RTLIB::SDIV_I32, "__aeabi_idiv",     CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 337       { RTLIB::SDIV_I64, "__aeabi_ldivmod",  CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 338       { RTLIB::UDIV_I8,  "__aeabi_uidiv",    CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 339       { RTLIB::UDIV_I16, "__aeabi_uidiv",    CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 340       { RTLIB::UDIV_I32, "__aeabi_uidiv",    CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 341       { RTLIB::UDIV_I64, "__aeabi_uldivmod", CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 342
 343       // Memory operations
 344       // RTABI chapter 4.3.4
 345       { RTLIB::MEMCPY,  "__aeabi_memcpy",  CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 346       { RTLIB::MEMMOVE, "__aeabi_memmove", CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 347       { RTLIB::MEMSET,  "__aeabi_memset",  CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 348     };
 349
 350     for (const auto &LC : LibraryCalls) {
 351       setLibcallName(LC.Op, LC.Name);
 352       setLibcallCallingConv(LC.Op, LC.CC);
 353       if (LC.Cond != ISD::SETCC_INVALID)
 354         setCmpLibcallCC(LC.Op, LC.Cond);
 355     }
 356   }
 357
 358   if (Subtarget->isTargetWindows()) {
 359     static const struct {
 360       const RTLIB::Libcall Op;
 361       const char * const Name;
 362       const CallingConv::ID CC;
 363     } LibraryCalls[] = {
 364       { RTLIB::FPTOSINT_F32_I64, "__stoi64", CallingConv::ARM_AAPCS_VFP },
 365       { RTLIB::FPTOSINT_F64_I64, "__dtoi64", CallingConv::ARM_AAPCS_VFP },
 366       { RTLIB::FPTOUINT_F32_I64, "__stou64", CallingConv::ARM_AAPCS_VFP },
 367       { RTLIB::FPTOUINT_F64_I64, "__dtou64", CallingConv::ARM_AAPCS_VFP },
 368       { RTLIB::SINTTOFP_I64_F32, "__i64tos", CallingConv::ARM_AAPCS_VFP },
 369       { RTLIB::SINTTOFP_I64_F64, "__i64tod", CallingConv::ARM_AAPCS_VFP },
 370       { RTLIB::UINTTOFP_I64_F32, "__u64tos", CallingConv::ARM_AAPCS_VFP },
 371       { RTLIB::UINTTOFP_I64_F64, "__u64tod", CallingConv::ARM_AAPCS_VFP },
 372     };
 373
 374     for (const auto &LC : LibraryCalls) {
 375       setLibcallName(LC.Op, LC.Name);
 376       setLibcallCallingConv(LC.Op, LC.CC);
 377     }
 378   }
 379
 380   // Use divmod compiler-rt calls for iOS 5.0 and later.
 381   if (Subtarget->getTargetTriple().isiOS() &&
 382       !Subtarget->getTargetTriple().isOSVersionLT(5, 0)) {
 383     setLibcallName(RTLIB::SDIVREM_I32, "__divmodsi4");
 384     setLibcallName(RTLIB::UDIVREM_I32, "__udivmodsi4");
 385   }
 386
 387   // The half <-> float conversion functions are always soft-float, but are
 388   // needed for some targets which use a hard-float calling convention by
 389   // default.
 390   if (Subtarget->isAAPCS_ABI()) {
 391     setLibcallCallingConv(RTLIB::FPROUND_F32_F16, CallingConv::ARM_AAPCS);
 392     setLibcallCallingConv(RTLIB::FPROUND_F64_F16, CallingConv::ARM_AAPCS);
 393     setLibcallCallingConv(RTLIB::FPEXT_F16_F32, CallingConv::ARM_AAPCS);
 394   } else {
 395     setLibcallCallingConv(RTLIB::FPROUND_F32_F16, CallingConv::ARM_APCS);
 396     setLibcallCallingConv(RTLIB::FPROUND_F64_F16, CallingConv::ARM_APCS);
 397     setLibcallCallingConv(RTLIB::FPEXT_F16_F32, CallingConv::ARM_APCS);
 398   }
 399
 400   if (Subtarget->isThumb1Only())
 401     addRegisterClass(MVT::i32, &ARM::tGPRRegClass);
 402   else
 403     addRegisterClass(MVT::i32, &ARM::GPRRegClass);
 404   if (!Subtarget->useSoftFloat() && Subtarget->hasVFP2() &&
 405       !Subtarget->isThumb1Only()) {
 406     addRegisterClass(MVT::f32, &ARM::SPRRegClass);
 407     addRegisterClass(MVT::f64, &ARM::DPRRegClass);
 408   }
 409
 410   for (MVT VT : MVT::vector_valuetypes()) {
 411     for (MVT InnerVT : MVT::vector_valuetypes()) {
 412       setTruncStoreAction(VT, InnerVT, Expand);
 413       setLoadExtAction(ISD::SEXTLOAD, VT, InnerVT, Expand);
 414       setLoadExtAction(ISD::ZEXTLOAD, VT, InnerVT, Expand);
 415       setLoadExtAction(ISD::EXTLOAD, VT, InnerVT, Expand);
 416     }
 417
 418     setOperationAction(ISD::MULHS, VT, Expand);
 419     setOperationAction(ISD::SMUL_LOHI, VT, Expand);
 420     setOperationAction(ISD::MULHU, VT, Expand);
 421     setOperationAction(ISD::UMUL_LOHI, VT, Expand);
 422
 423     setOperationAction(ISD::BSWAP, VT, Expand);
 424   }
 425
 426   setOperationAction(ISD::ConstantFP, MVT::f32, Custom);
 427   setOperationAction(ISD::ConstantFP, MVT::f64, Custom);
 428
 429   if (Subtarget->hasNEON()) {
 430     addDRTypeForNEON(MVT::v2f32);
 431     addDRTypeForNEON(MVT::v8i8);
 432     addDRTypeForNEON(MVT::v4i16);
 433     addDRTypeForNEON(MVT::v2i32);
 434     addDRTypeForNEON(MVT::v1i64);
 435
 436     addQRTypeForNEON(MVT::v4f32);
 437     addQRTypeForNEON(MVT::v2f64);
 438     addQRTypeForNEON(MVT::v16i8);
 439     addQRTypeForNEON(MVT::v8i16);
 440     addQRTypeForNEON(MVT::v4i32);
 441     addQRTypeForNEON(MVT::v2i64);
 442
 443     // v2f64 is legal so that QR subregs can be extracted as f64 elements, but
 444     // neither Neon nor VFP support any arithmetic operations on it.
 445     // The same with v4f32. But keep in mind that vadd, vsub, vmul are natively
 446     // supported for v4f32.
 447     setOperationAction(ISD::FADD, MVT::v2f64, Expand);
 448     setOperationAction(ISD::FSUB, MVT::v2f64, Expand);
 449     setOperationAction(ISD::FMUL, MVT::v2f64, Expand);
 450     // FIXME: Code duplication: FDIV and FREM are expanded always, see
 451     // ARMTargetLowering::addTypeForNEON method for details.
 452     setOperationAction(ISD::FDIV, MVT::v2f64, Expand);
 453     setOperationAction(ISD::FREM, MVT::v2f64, Expand);
 454     // FIXME: Create unittest.
 455     // In another words, find a way when "copysign" appears in DAG with vector
 456     // operands.
 457     setOperationAction(ISD::FCOPYSIGN, MVT::v2f64, Expand);
 458     // FIXME: Code duplication: SETCC has custom operation action, see
 459     // ARMTargetLowering::addTypeForNEON method for details.
 460     setOperationAction(ISD::SETCC, MVT::v2f64, Expand);
 461     // FIXME: Create unittest for FNEG and for FABS.
 462     setOperationAction(ISD::FNEG, MVT::v2f64, Expand);
 463     setOperationAction(ISD::FABS, MVT::v2f64, Expand);
 464     setOperationAction(ISD::FSQRT, MVT::v2f64, Expand);
 465     setOperationAction(ISD::FSIN, MVT::v2f64, Expand);
 466     setOperationAction(ISD::FCOS, MVT::v2f64, Expand);
 467     setOperationAction(ISD::FPOWI, MVT::v2f64, Expand);
 468     setOperationAction(ISD::FPOW, MVT::v2f64, Expand);
 469     setOperationAction(ISD::FLOG, MVT::v2f64, Expand);
 470     setOperationAction(ISD::FLOG2, MVT::v2f64, Expand);
 471     setOperationAction(ISD::FLOG10, MVT::v2f64, Expand);
 472     setOperationAction(ISD::FEXP, MVT::v2f64, Expand);
 473     setOperationAction(ISD::FEXP2, MVT::v2f64, Expand);
 474     // FIXME: Create unittest for FCEIL, FTRUNC, FRINT, FNEARBYINT, FFLOOR.
 475     setOperationAction(ISD::FCEIL, MVT::v2f64, Expand);
 476     setOperationAction(ISD::FTRUNC, MVT::v2f64, Expand);
 477     setOperationAction(ISD::FRINT, MVT::v2f64, Expand);
 478     setOperationAction(ISD::FNEARBYINT, MVT::v2f64, Expand);
 479     setOperationAction(ISD::FFLOOR, MVT::v2f64, Expand);
 480     setOperationAction(ISD::FMA, MVT::v2f64, Expand);
 481
 482     setOperationAction(ISD::FSQRT, MVT::v4f32, Expand);
 483     setOperationAction(ISD::FSIN, MVT::v4f32, Expand);
 484     setOperationAction(ISD::FCOS, MVT::v4f32, Expand);
 485     setOperationAction(ISD::FPOWI, MVT::v4f32, Expand);
 486     setOperationAction(ISD::FPOW, MVT::v4f32, Expand);
 487     setOperationAction(ISD::FLOG, MVT::v4f32, Expand);
 488     setOperationAction(ISD::FLOG2, MVT::v4f32, Expand);
 489     setOperationAction(ISD::FLOG10, MVT::v4f32, Expand);
 490     setOperationAction(ISD::FEXP, MVT::v4f32, Expand);
 491     setOperationAction(ISD::FEXP2, MVT::v4f32, Expand);
 492     setOperationAction(ISD::FCEIL, MVT::v4f32, Expand);
 493     setOperationAction(ISD::FTRUNC, MVT::v4f32, Expand);
 494     setOperationAction(ISD::FRINT, MVT::v4f32, Expand);
 495     setOperationAction(ISD::FNEARBYINT, MVT::v4f32, Expand);
 496     setOperationAction(ISD::FFLOOR, MVT::v4f32, Expand);
 497
 498     // Mark v2f32 intrinsics.
 499     setOperationAction(ISD::FSQRT, MVT::v2f32, Expand);
 500     setOperationAction(ISD::FSIN, MVT::v2f32, Expand);
 501     setOperationAction(ISD::FCOS, MVT::v2f32, Expand);
 502     setOperationAction(ISD::FPOWI, MVT::v2f32, Expand);
 503     setOperationAction(ISD::FPOW, MVT::v2f32, Expand);
 504     setOperationAction(ISD::FLOG, MVT::v2f32, Expand);
 505     setOperationAction(ISD::FLOG2, MVT::v2f32, Expand);
 506     setOperationAction(ISD::FLOG10, MVT::v2f32, Expand);
 507     setOperationAction(ISD::FEXP, MVT::v2f32, Expand);
 508     setOperationAction(ISD::FEXP2, MVT::v2f32, Expand);
 509     setOperationAction(ISD::FCEIL, MVT::v2f32, Expand);
 510     setOperationAction(ISD::FTRUNC, MVT::v2f32, Expand);
 511     setOperationAction(ISD::FRINT, MVT::v2f32, Expand);
 512     setOperationAction(ISD::FNEARBYINT, MVT::v2f32, Expand);
 513     setOperationAction(ISD::FFLOOR, MVT::v2f32, Expand);
 514
 515     // Neon does not support some operations on v1i64 and v2i64 types.
 516     setOperationAction(ISD::MUL, MVT::v1i64, Expand);
 517     // Custom handling for some quad-vector types to detect VMULL.
 518     setOperationAction(ISD::MUL, MVT::v8i16, Custom);
 519     setOperationAction(ISD::MUL, MVT::v4i32, Custom);
 520     setOperationAction(ISD::MUL, MVT::v2i64, Custom);
 521     // Custom handling for some vector types to avoid expensive expansions
 522     setOperationAction(ISD::SDIV, MVT::v4i16, Custom);
 523     setOperationAction(ISD::SDIV, MVT::v8i8, Custom);
 524     setOperationAction(ISD::UDIV, MVT::v4i16, Custom);
 525     setOperationAction(ISD::UDIV, MVT::v8i8, Custom);
 526     setOperationAction(ISD::SETCC, MVT::v1i64, Expand);
 527     setOperationAction(ISD::SETCC, MVT::v2i64, Expand);
 528     // Neon does not have single instruction SINT_TO_FP and UINT_TO_FP with
 529     // a destination type that is wider than the source, and nor does
 530     // it have a FP_TO_[SU]INT instruction with a narrower destination than
 531     // source.
 532     setOperationAction(ISD::SINT_TO_FP, MVT::v4i16, Custom);
 533     setOperationAction(ISD::UINT_TO_FP, MVT::v4i16, Custom);
 534     setOperationAction(ISD::FP_TO_UINT, MVT::v4i16, Custom);
 535     setOperationAction(ISD::FP_TO_SINT, MVT::v4i16, Custom);
 536
 537     setOperationAction(ISD::FP_ROUND,   MVT::v2f32, Expand);
 538     setOperationAction(ISD::FP_EXTEND,  MVT::v2f64, Expand);
 539
 540     // NEON does not have single instruction CTPOP for vectors with element
 541     // types wider than 8-bits.  However, custom lowering can leverage the
 542     // v8i8/v16i8 vcnt instruction.
 543     setOperationAction(ISD::CTPOP,      MVT::v2i32, Custom);
 544     setOperationAction(ISD::CTPOP,      MVT::v4i32, Custom);
 545     setOperationAction(ISD::CTPOP,      MVT::v4i16, Custom);
 546     setOperationAction(ISD::CTPOP,      MVT::v8i16, Custom);
 547
 548     // NEON only has FMA instructions as of VFP4.
 549     if (!Subtarget->hasVFP4()) {
 550       setOperationAction(ISD::FMA, MVT::v2f32, Expand);
 551       setOperationAction(ISD::FMA, MVT::v4f32, Expand);
 552     }
 553
 554     setTargetDAGCombine(ISD::INTRINSIC_VOID);
 555     setTargetDAGCombine(ISD::INTRINSIC_W_CHAIN);
 556     setTargetDAGCombine(ISD::INTRINSIC_WO_CHAIN);
 557     setTargetDAGCombine(ISD::SHL);
 558     setTargetDAGCombine(ISD::SRL);
 559     setTargetDAGCombine(ISD::SRA);
 560     setTargetDAGCombine(ISD::SIGN_EXTEND);
 561     setTargetDAGCombine(ISD::ZERO_EXTEND);
 562     setTargetDAGCombine(ISD::ANY_EXTEND);
 563     setTargetDAGCombine(ISD::SELECT_CC);
 564     setTargetDAGCombine(ISD::BUILD_VECTOR);
 565     setTargetDAGCombine(ISD::VECTOR_SHUFFLE);
 566     setTargetDAGCombine(ISD::INSERT_VECTOR_ELT);
 567     setTargetDAGCombine(ISD::STORE);
 568     setTargetDAGCombine(ISD::FP_TO_SINT);
 569     setTargetDAGCombine(ISD::FP_TO_UINT);
 570     setTargetDAGCombine(ISD::FDIV);
 571     setTargetDAGCombine(ISD::LOAD);
 572
 573     // It is legal to extload from v4i8 to v4i16 or v4i32.
 574     for (MVT Ty : {MVT::v8i8, MVT::v4i8, MVT::v2i8, MVT::v4i16, MVT::v2i16,
 575                    MVT::v2i32}) {
 576       for (MVT VT : MVT::integer_vector_valuetypes()) {
 577         setLoadExtAction(ISD::EXTLOAD, VT, Ty, Legal);
 578         setLoadExtAction(ISD::ZEXTLOAD, VT, Ty, Legal);
 579         setLoadExtAction(ISD::SEXTLOAD, VT, Ty, Legal);
 580       }
 581     }
 582   }
 583
 584   // ARM and Thumb2 support UMLAL/SMLAL.
 585   if (!Subtarget->isThumb1Only())
 586     setTargetDAGCombine(ISD::ADDC);
 587
 588   if (Subtarget->isFPOnlySP()) {
 589     // When targetting a floating-point unit with only single-precision
 590     // operations, f64 is legal for the few double-precision instructions which
 591     // are present However, no double-precision operations other than moves,
 592     // loads and stores are provided by the hardware.
 593     setOperationAction(ISD::FADD,       MVT::f64, Expand);
 594     setOperationAction(ISD::FSUB,       MVT::f64, Expand);
 595     setOperationAction(ISD::FMUL,       MVT::f64, Expand);
 596     setOperationAction(ISD::FMA,        MVT::f64, Expand);
 597     setOperationAction(ISD::FDIV,       MVT::f64, Expand);
 598     setOperationAction(ISD::FREM,       MVT::f64, Expand);
 599     setOperationAction(ISD::FCOPYSIGN,  MVT::f64, Expand);
 600     setOperationAction(ISD::FGETSIGN,   MVT::f64, Expand);
 601     setOperationAction(ISD::FNEG,       MVT::f64, Expand);
 602     setOperationAction(ISD::FABS,       MVT::f64, Expand);
 603     setOperationAction(ISD::FSQRT,      MVT::f64, Expand);
 604     setOperationAction(ISD::FSIN,       MVT::f64, Expand);
 605     setOperationAction(ISD::FCOS,       MVT::f64, Expand);
 606     setOperationAction(ISD::FPOWI,      MVT::f64, Expand);
 607     setOperationAction(ISD::FPOW,       MVT::f64, Expand);
 608     setOperationAction(ISD::FLOG,       MVT::f64, Expand);
 609     setOperationAction(ISD::FLOG2,      MVT::f64, Expand);
 610     setOperationAction(ISD::FLOG10,     MVT::f64, Expand);
 611     setOperationAction(ISD::FEXP,       MVT::f64, Expand);
 612     setOperationAction(ISD::FEXP2,      MVT::f64, Expand);
 613     setOperationAction(ISD::FCEIL,      MVT::f64, Expand);
 614     setOperationAction(ISD::FTRUNC,     MVT::f64, Expand);
 615     setOperationAction(ISD::FRINT,      MVT::f64, Expand);
 616     setOperationAction(ISD::FNEARBYINT, MVT::f64, Expand);
 617     setOperationAction(ISD::FFLOOR,     MVT::f64, Expand);
 618     setOperationAction(ISD::SINT_TO_FP, MVT::i32, Custom);
 619     setOperationAction(ISD::UINT_TO_FP, MVT::i32, Custom);
 620     setOperationAction(ISD::FP_TO_SINT, MVT::i32, Custom);
 621     setOperationAction(ISD::FP_TO_UINT, MVT::i32, Custom);
 622     setOperationAction(ISD::FP_TO_SINT, MVT::f64, Custom);
 623     setOperationAction(ISD::FP_TO_UINT, MVT::f64, Custom);
 624     setOperationAction(ISD::FP_ROUND,   MVT::f32, Custom);
 625     setOperationAction(ISD::FP_EXTEND,  MVT::f64, Custom);
 626   }
 627
 628   computeRegisterProperties(Subtarget->getRegisterInfo());
 629
 630   // ARM does not have floating-point extending loads.
 631   for (MVT VT : MVT::fp_valuetypes()) {
 632     setLoadExtAction(ISD::EXTLOAD, VT, MVT::f32, Expand);
 633     setLoadExtAction(ISD::EXTLOAD, VT, MVT::f16, Expand);
 634   }
 635
 636   // ... or truncating stores
 637   setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 638   setTruncStoreAction(MVT::f32, MVT::f16, Expand);
 639   setTruncStoreAction(MVT::f64, MVT::f16, Expand);
 640
 641   // ARM does not have i1 sign extending load.
 642   for (MVT VT : MVT::integer_valuetypes())
 643     setLoadExtAction(ISD::SEXTLOAD, VT, MVT::i1, Promote);
 644
 645   // ARM supports all 4 flavors of integer indexed load / store.
 646   if (!Subtarget->isThumb1Only()) {
 647     for (unsigned im = (unsigned)ISD::PRE_INC;
 648          im != (unsigned)ISD::LAST_INDEXED_MODE; ++im) {
 649       setIndexedLoadAction(im,  MVT::i1,  Legal);
 650       setIndexedLoadAction(im,  MVT::i8,  Legal);
 651       setIndexedLoadAction(im,  MVT::i16, Legal);
 652       setIndexedLoadAction(im,  MVT::i32, Legal);
 653       setIndexedStoreAction(im, MVT::i1,  Legal);
 654       setIndexedStoreAction(im, MVT::i8,  Legal);
 655       setIndexedStoreAction(im, MVT::i16, Legal);
 656       setIndexedStoreAction(im, MVT::i32, Legal);
 657     }
 658   }
 659
 660   setOperationAction(ISD::SADDO, MVT::i32, Custom);
 661   setOperationAction(ISD::UADDO, MVT::i32, Custom);
 662   setOperationAction(ISD::SSUBO, MVT::i32, Custom);
 663   setOperationAction(ISD::USUBO, MVT::i32, Custom);
 664
 665   // i64 operation support.
 666   setOperationAction(ISD::MUL,     MVT::i64, Expand);
 667   setOperationAction(ISD::MULHU,   MVT::i32, Expand);
 668   if (Subtarget->isThumb1Only()) {
 669     setOperationAction(ISD::UMUL_LOHI, MVT::i32, Expand);
 670     setOperationAction(ISD::SMUL_LOHI, MVT::i32, Expand);
 671   }
 672   if (Subtarget->isThumb1Only() || !Subtarget->hasV6Ops()
 673       || (Subtarget->isThumb2() && !Subtarget->hasThumb2DSP()))
 674     setOperationAction(ISD::MULHS, MVT::i32, Expand);
 675
 676   setOperationAction(ISD::SHL_PARTS, MVT::i32, Custom);
 677   setOperationAction(ISD::SRA_PARTS, MVT::i32, Custom);
 678   setOperationAction(ISD::SRL_PARTS, MVT::i32, Custom);
 679   setOperationAction(ISD::SRL,       MVT::i64, Custom);
 680   setOperationAction(ISD::SRA,       MVT::i64, Custom);
 681
 682   if (!Subtarget->isThumb1Only()) {
 683     // FIXME: We should do this for Thumb1 as well.
 684     setOperationAction(ISD::ADDC,    MVT::i32, Custom);
 685     setOperationAction(ISD::ADDE,    MVT::i32, Custom);
 686     setOperationAction(ISD::SUBC,    MVT::i32, Custom);
 687     setOperationAction(ISD::SUBE,    MVT::i32, Custom);
 688   }
 689
 690   // ARM does not have ROTL.
 691   setOperationAction(ISD::ROTL,  MVT::i32, Expand);
 692   setOperationAction(ISD::CTTZ,  MVT::i32, Custom);
 693   setOperationAction(ISD::CTPOP, MVT::i32, Expand);
 694   if (!Subtarget->hasV5TOps() || Subtarget->isThumb1Only())
 695     setOperationAction(ISD::CTLZ, MVT::i32, Expand);
 696
 697   // These just redirect to CTTZ and CTLZ on ARM.
 698   setOperationAction(ISD::CTTZ_ZERO_UNDEF  , MVT::i32  , Expand);
 699   setOperationAction(ISD::CTLZ_ZERO_UNDEF  , MVT::i32  , Expand);
 700
 701   setOperationAction(ISD::READCYCLECOUNTER, MVT::i64, Custom);
 702
 703   // Only ARMv6 has BSWAP.
 704   if (!Subtarget->hasV6Ops())
 705     setOperationAction(ISD::BSWAP, MVT::i32, Expand);
 706
 707   if (!(Subtarget->hasDivide() && Subtarget->isThumb2()) &&
 708       !(Subtarget->hasDivideInARMMode() && !Subtarget->isThumb())) {
 709     // These are expanded into libcalls if the cpu doesn't have HW divider.
 710     setOperationAction(ISD::SDIV,  MVT::i32, Expand);
 711     setOperationAction(ISD::UDIV,  MVT::i32, Expand);
 712   }
 713
 714   // FIXME: Also set divmod for SREM on EABI
 715   setOperationAction(ISD::SREM,  MVT::i32, Expand);
 716   setOperationAction(ISD::UREM,  MVT::i32, Expand);
 717   // Register based DivRem for AEABI (RTABI 4.2)
 718   if (Subtarget->isTargetAEABI()) {
 719     setLibcallName(RTLIB::SDIVREM_I8,  "__aeabi_idivmod");
 720     setLibcallName(RTLIB::SDIVREM_I16, "__aeabi_idivmod");
 721     setLibcallName(RTLIB::SDIVREM_I32, "__aeabi_idivmod");
 722     setLibcallName(RTLIB::SDIVREM_I64, "__aeabi_ldivmod");
 723     setLibcallName(RTLIB::UDIVREM_I8,  "__aeabi_uidivmod");
 724     setLibcallName(RTLIB::UDIVREM_I16, "__aeabi_uidivmod");
 725     setLibcallName(RTLIB::UDIVREM_I32, "__aeabi_uidivmod");
 726     setLibcallName(RTLIB::UDIVREM_I64, "__aeabi_uldivmod");
 727
 728     setLibcallCallingConv(RTLIB::SDIVREM_I8, CallingConv::ARM_AAPCS);
 729     setLibcallCallingConv(RTLIB::SDIVREM_I16, CallingConv::ARM_AAPCS);
 730     setLibcallCallingConv(RTLIB::SDIVREM_I32, CallingConv::ARM_AAPCS);
 731     setLibcallCallingConv(RTLIB::SDIVREM_I64, CallingConv::ARM_AAPCS);
 732     setLibcallCallingConv(RTLIB::UDIVREM_I8, CallingConv::ARM_AAPCS);
 733     setLibcallCallingConv(RTLIB::UDIVREM_I16, CallingConv::ARM_AAPCS);
 734     setLibcallCallingConv(RTLIB::UDIVREM_I32, CallingConv::ARM_AAPCS);
 735     setLibcallCallingConv(RTLIB::UDIVREM_I64, CallingConv::ARM_AAPCS);
 736
 737     setOperationAction(ISD::SDIVREM, MVT::i32, Custom);
 738     setOperationAction(ISD::UDIVREM, MVT::i32, Custom);
 739   } else {
 740     setOperationAction(ISD::SDIVREM, MVT::i32, Expand);
 741     setOperationAction(ISD::UDIVREM, MVT::i32, Expand);
 742   }
 743
 744   setOperationAction(ISD::GlobalAddress, MVT::i32,   Custom);
 745   setOperationAction(ISD::ConstantPool,  MVT::i32,   Custom);
 746   setOperationAction(ISD::GLOBAL_OFFSET_TABLE, MVT::i32, Custom);
 747   setOperationAction(ISD::GlobalTLSAddress, MVT::i32, Custom);
 748   setOperationAction(ISD::BlockAddress, MVT::i32, Custom);
 749
 750   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 751
 752   // Use the default implementation.
 753   setOperationAction(ISD::VASTART,            MVT::Other, Custom);
 754   setOperationAction(ISD::VAARG,              MVT::Other, Expand);
 755   setOperationAction(ISD::VACOPY,             MVT::Other, Expand);
 756   setOperationAction(ISD::VAEND,              MVT::Other, Expand);
 757   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
 758   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
 759
 760   if (!Subtarget->isTargetMachO()) {
 761     // Non-MachO platforms may return values in these registers via the
 762     // personality function.
 763     setExceptionPointerRegister(ARM::R0);
 764     setExceptionSelectorRegister(ARM::R1);
 765   }
 766
 767   if (Subtarget->getTargetTriple().isWindowsItaniumEnvironment())
 768     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Custom);
 769   else
 770     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Expand);
 771
 772   // ARMv6 Thumb1 (except for CPUs that support dmb / dsb) and earlier use
 773   // the default expansion. If we are targeting a single threaded system,
 774   // then set them all for expand so we can lower them later into their
 775   // non-atomic form.
 776   if (TM.Options.ThreadModel == ThreadModel::Single)
 777     setOperationAction(ISD::ATOMIC_FENCE,   MVT::Other, Expand);
 778   else if (Subtarget->hasAnyDataBarrier() && !Subtarget->isThumb1Only()) {
 779     // ATOMIC_FENCE needs custom lowering; the others should have been expanded
 780     // to ldrex/strex loops already.
 781     setOperationAction(ISD::ATOMIC_FENCE,     MVT::Other, Custom);
 782
 783     // On v8, we have particularly efficient implementations of atomic fences
 784     // if they can be combined with nearby atomic loads and stores.
 785     if (!Subtarget->hasV8Ops()) {
 786       // Automatically insert fences (dmb ish) around ATOMIC_SWAP etc.
 787       setInsertFencesForAtomic(true);
 788     }
 789   } else {
 790     // If there's anything we can use as a barrier, go through custom lowering
 791     // for ATOMIC_FENCE.
 792     setOperationAction(ISD::ATOMIC_FENCE,   MVT::Other,
 793                        Subtarget->hasAnyDataBarrier() ? Custom : Expand);
 794
 795     // Set them all for expansion, which will force libcalls.
 796     setOperationAction(ISD::ATOMIC_CMP_SWAP,  MVT::i32, Expand);
 797     setOperationAction(ISD::ATOMIC_SWAP,      MVT::i32, Expand);
 798     setOperationAction(ISD::ATOMIC_LOAD_ADD,  MVT::i32, Expand);
 799     setOperationAction(ISD::ATOMIC_LOAD_SUB,  MVT::i32, Expand);
 800     setOperationAction(ISD::ATOMIC_LOAD_AND,  MVT::i32, Expand);
 801     setOperationAction(ISD::ATOMIC_LOAD_OR,   MVT::i32, Expand);
 802     setOperationAction(ISD::ATOMIC_LOAD_XOR,  MVT::i32, Expand);
 803     setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i32, Expand);
 804     setOperationAction(ISD::ATOMIC_LOAD_MIN, MVT::i32, Expand);
 805     setOperationAction(ISD::ATOMIC_LOAD_MAX, MVT::i32, Expand);
 806     setOperationAction(ISD::ATOMIC_LOAD_UMIN, MVT::i32, Expand);
 807     setOperationAction(ISD::ATOMIC_LOAD_UMAX, MVT::i32, Expand);
 808     // Mark ATOMIC_LOAD and ATOMIC_STORE custom so we can handle the
 809     // Unordered/Monotonic case.
 810     setOperationAction(ISD::ATOMIC_LOAD, MVT::i32, Custom);
 811     setOperationAction(ISD::ATOMIC_STORE, MVT::i32, Custom);
 812   }
 813
 814   setOperationAction(ISD::PREFETCH,         MVT::Other, Custom);
 815
 816   // Requires SXTB/SXTH, available on v6 and up in both ARM and Thumb modes.
 817   if (!Subtarget->hasV6Ops()) {
 818     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16, Expand);
 819     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8,  Expand);
 820   }
 821   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1, Expand);
 822
 823   if (!Subtarget->useSoftFloat() && Subtarget->hasVFP2() &&
 824       !Subtarget->isThumb1Only()) {
 825     // Turn f64->i64 into VMOVRRD, i64 -> f64 to VMOVDRR
 826     // iff target supports vfp2.
 827     setOperationAction(ISD::BITCAST, MVT::i64, Custom);
 828     setOperationAction(ISD::FLT_ROUNDS_, MVT::i32, Custom);
 829   }
 830
 831   // We want to custom lower some of our intrinsics.
 832   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 833   if (Subtarget->isTargetDarwin()) {
 834     setOperationAction(ISD::EH_SJLJ_SETJMP, MVT::i32, Custom);
 835     setOperationAction(ISD::EH_SJLJ_LONGJMP, MVT::Other, Custom);
 836     setLibcallName(RTLIB::UNWIND_RESUME, "_Unwind_SjLj_Resume");
 837   }
 838
 839   setOperationAction(ISD::SETCC,     MVT::i32, Expand);
 840   setOperationAction(ISD::SETCC,     MVT::f32, Expand);
 841   setOperationAction(ISD::SETCC,     MVT::f64, Expand);
 842   setOperationAction(ISD::SELECT,    MVT::i32, Custom);
 843   setOperationAction(ISD::SELECT,    MVT::f32, Custom);
 844   setOperationAction(ISD::SELECT,    MVT::f64, Custom);
 845   setOperationAction(ISD::SELECT_CC, MVT::i32, Custom);
 846   setOperationAction(ISD::SELECT_CC, MVT::f32, Custom);
 847   setOperationAction(ISD::SELECT_CC, MVT::f64, Custom);
 848
 849   setOperationAction(ISD::BRCOND,    MVT::Other, Expand);
 850   setOperationAction(ISD::BR_CC,     MVT::i32,   Custom);
 851   setOperationAction(ISD::BR_CC,     MVT::f32,   Custom);
 852   setOperationAction(ISD::BR_CC,     MVT::f64,   Custom);
 853   setOperationAction(ISD::BR_JT,     MVT::Other, Custom);
 854
 855   // We don't support sin/cos/fmod/copysign/pow
 856   setOperationAction(ISD::FSIN,      MVT::f64, Expand);
 857   setOperationAction(ISD::FSIN,      MVT::f32, Expand);
 858   setOperationAction(ISD::FCOS,      MVT::f32, Expand);
 859   setOperationAction(ISD::FCOS,      MVT::f64, Expand);
 860   setOperationAction(ISD::FSINCOS,   MVT::f64, Expand);
 861   setOperationAction(ISD::FSINCOS,   MVT::f32, Expand);
 862   setOperationAction(ISD::FREM,      MVT::f64, Expand);
 863   setOperationAction(ISD::FREM,      MVT::f32, Expand);
 864   if (!Subtarget->useSoftFloat() && Subtarget->hasVFP2() &&
 865       !Subtarget->isThumb1Only()) {
 866     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 867     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 868   }
 869   setOperationAction(ISD::FPOW,      MVT::f64, Expand);
 870   setOperationAction(ISD::FPOW,      MVT::f32, Expand);
 871
 872   if (!Subtarget->hasVFP4()) {
 873     setOperationAction(ISD::FMA, MVT::f64, Expand);
 874     setOperationAction(ISD::FMA, MVT::f32, Expand);
 875   }
 876
 877   // Various VFP goodness
 878   if (!Subtarget->useSoftFloat() && !Subtarget->isThumb1Only()) {
 879     // FP-ARMv8 adds f64 <-> f16 conversion. Before that it should be expanded.
 880     if (!Subtarget->hasFPARMv8() || Subtarget->isFPOnlySP()) {
 881       setOperationAction(ISD::FP16_TO_FP, MVT::f64, Expand);
 882       setOperationAction(ISD::FP_TO_FP16, MVT::f64, Expand);
 883     }
 884
 885     // fp16 is a special v7 extension that adds f16 <-> f32 conversions.
 886     if (!Subtarget->hasFP16()) {
 887       setOperationAction(ISD::FP16_TO_FP, MVT::f32, Expand);
 888       setOperationAction(ISD::FP_TO_FP16, MVT::f32, Expand);
 889     }
 890   }
 891
 892   // Combine sin / cos into one node or libcall if possible.
 893   if (Subtarget->hasSinCos()) {
 894     setLibcallName(RTLIB::SINCOS_F32, "sincosf");
 895     setLibcallName(RTLIB::SINCOS_F64, "sincos");
 896     if (Subtarget->getTargetTriple().isiOS()) {
 897       // For iOS, we don't want to the normal expansion of a libcall to
 898       // sincos. We want to issue a libcall to __sincos_stret.
 899       setOperationAction(ISD::FSINCOS, MVT::f64, Custom);
 900       setOperationAction(ISD::FSINCOS, MVT::f32, Custom);
 901     }
 902   }
 903
 904   // FP-ARMv8 implements a lot of rounding-like FP operations.
 905   if (Subtarget->hasFPARMv8()) {
 906     setOperationAction(ISD::FFLOOR, MVT::f32, Legal);
 907     setOperationAction(ISD::FCEIL, MVT::f32, Legal);
 908     setOperationAction(ISD::FROUND, MVT::f32, Legal);
 909     setOperationAction(ISD::FTRUNC, MVT::f32, Legal);
 910     setOperationAction(ISD::FNEARBYINT, MVT::f32, Legal);
 911     setOperationAction(ISD::FRINT, MVT::f32, Legal);
 912     if (!Subtarget->isFPOnlySP()) {
 913       setOperationAction(ISD::FFLOOR, MVT::f64, Legal);
 914       setOperationAction(ISD::FCEIL, MVT::f64, Legal);
 915       setOperationAction(ISD::FROUND, MVT::f64, Legal);
 916       setOperationAction(ISD::FTRUNC, MVT::f64, Legal);
 917       setOperationAction(ISD::FNEARBYINT, MVT::f64, Legal);
 918       setOperationAction(ISD::FRINT, MVT::f64, Legal);
 919     }
 920   }
 921   // We have target-specific dag combine patterns for the following nodes:
 922   // ARMISD::VMOVRRD  - No need to call setTargetDAGCombine
 923   setTargetDAGCombine(ISD::ADD);
 924   setTargetDAGCombine(ISD::SUB);
 925   setTargetDAGCombine(ISD::MUL);
 926   setTargetDAGCombine(ISD::AND);
 927   setTargetDAGCombine(ISD::OR);
 928   setTargetDAGCombine(ISD::XOR);
 929
 930   if (Subtarget->hasV6Ops())
 931     setTargetDAGCombine(ISD::SRL);
 932
 933   setStackPointerRegisterToSaveRestore(ARM::SP);
 934
 935   if (Subtarget->useSoftFloat() || Subtarget->isThumb1Only() ||
 936       !Subtarget->hasVFP2())
 937     setSchedulingPreference(Sched::RegPressure);
 938   else
 939     setSchedulingPreference(Sched::Hybrid);
 940
 941   //// temporary - rewrite interface to use type
 942   MaxStoresPerMemset = 8;
 943   MaxStoresPerMemsetOptSize = Subtarget->isTargetDarwin() ? 8 : 4;
 944   MaxStoresPerMemcpy = 4; // For @llvm.memcpy -> sequence of stores
 945   MaxStoresPerMemcpyOptSize = Subtarget->isTargetDarwin() ? 4 : 2;
 946   MaxStoresPerMemmove = 4; // For @llvm.memmove -> sequence of stores
 947   MaxStoresPerMemmoveOptSize = Subtarget->isTargetDarwin() ? 4 : 2;
 948
 949   // On ARM arguments smaller than 4 bytes are extended, so all arguments
 950   // are at least 4 bytes aligned.
 951   setMinStackArgumentAlignment(4);
 952
 953   // Prefer likely predicted branches to selects on out-of-order cores.
 954   PredictableSelectIsExpensive = Subtarget->isLikeA9();
 955
 956   setMinFunctionAlignment(Subtarget->isThumb() ? 1 : 2);
 957 }
 958
 959 bool ARMTargetLowering::useSoftFloat() const {
 960   return Subtarget->useSoftFloat();
 961 }
 962
 963 // FIXME: It might make sense to define the representative register class as the
 964 // nearest super-register that has a non-null superset. For example, DPR_VFP2 is
 965 // a super-register of SPR, and DPR is a superset if DPR_VFP2. Consequently,
 966 // SPR's representative would be DPR_VFP2. This should work well if register
 967 // pressure tracking were modified such that a register use would increment the
 968 // pressure of the register class's representative and all of it's super
 969 // classes' representatives transitively. We have not implemented this because
 970 // of the difficulty prior to coalescing of modeling operand register classes
 971 // due to the common occurrence of cross class copies and subregister insertions
 972 // and extractions.
 973 std::pair<const TargetRegisterClass *, uint8_t>
 974 ARMTargetLowering::findRepresentativeClass(const TargetRegisterInfo *TRI,
 975                                            MVT VT) const {
 976   const TargetRegisterClass *RRC = nullptr;
 977   uint8_t Cost = 1;
 978   switch (VT.SimpleTy) {
 979   default:
 980     return TargetLowering::findRepresentativeClass(TRI, VT);
 981   // Use DPR as representative register class for all floating point
 982   // and vector types. Since there are 32 SPR registers and 32 DPR registers so
 983   // the cost is 1 for both f32 and f64.
 984   case MVT::f32: case MVT::f64: case MVT::v8i8: case MVT::v4i16:
 985   case MVT::v2i32: case MVT::v1i64: case MVT::v2f32:
 986     RRC = &ARM::DPRRegClass;
 987     // When NEON is used for SP, only half of the register file is available
 988     // because operations that define both SP and DP results will be constrained
 989     // to the VFP2 class (D0-D15). We currently model this constraint prior to
 990     // coalescing by double-counting the SP regs. See the FIXME above.
 991     if (Subtarget->useNEONForSinglePrecisionFP())
 992       Cost = 2;
 993     break;
 994   case MVT::v16i8: case MVT::v8i16: case MVT::v4i32: case MVT::v2i64:
 995   case MVT::v4f32: case MVT::v2f64:
 996     RRC = &ARM::DPRRegClass;
 997     Cost = 2;
 998     break;
 999   case MVT::v4i64:
1000     RRC = &ARM::DPRRegClass;
1001     Cost = 4;
1002     break;
1003   case MVT::v8i64:
1004     RRC = &ARM::DPRRegClass;
1005     Cost = 8;
1006     break;
1007   }
1008   return std::make_pair(RRC, Cost);
1009 }
1010
1011 const char *ARMTargetLowering::getTargetNodeName(unsigned Opcode) const {
1012   switch ((ARMISD::NodeType)Opcode) {
1013   case ARMISD::FIRST_NUMBER:  break;
1014   case ARMISD::Wrapper:       return "ARMISD::Wrapper";
1015   case ARMISD::WrapperPIC:    return "ARMISD::WrapperPIC";
1016   case ARMISD::WrapperJT:     return "ARMISD::WrapperJT";
1017   case ARMISD::COPY_STRUCT_BYVAL: return "ARMISD::COPY_STRUCT_BYVAL";
1018   case ARMISD::CALL:          return "ARMISD::CALL";
1019   case ARMISD::CALL_PRED:     return "ARMISD::CALL_PRED";
1020   case ARMISD::CALL_NOLINK:   return "ARMISD::CALL_NOLINK";
1021   case ARMISD::tCALL:         return "ARMISD::tCALL";
1022   case ARMISD::BRCOND:        return "ARMISD::BRCOND";
1023   case ARMISD::BR_JT:         return "ARMISD::BR_JT";
1024   case ARMISD::BR2_JT:        return "ARMISD::BR2_JT";
1025   case ARMISD::RET_FLAG:      return "ARMISD::RET_FLAG";
1026   case ARMISD::INTRET_FLAG:   return "ARMISD::INTRET_FLAG";
1027   case ARMISD::PIC_ADD:       return "ARMISD::PIC_ADD";
1028   case ARMISD::CMP:           return "ARMISD::CMP";
1029   case ARMISD::CMN:           return "ARMISD::CMN";
1030   case ARMISD::CMPZ:          return "ARMISD::CMPZ";
1031   case ARMISD::CMPFP:         return "ARMISD::CMPFP";
1032   case ARMISD::CMPFPw0:       return "ARMISD::CMPFPw0";
1033   case ARMISD::BCC_i64:       return "ARMISD::BCC_i64";
1034   case ARMISD::FMSTAT:        return "ARMISD::FMSTAT";
1035
1036   case ARMISD::CMOV:          return "ARMISD::CMOV";
1037
1038   case ARMISD::RBIT:          return "ARMISD::RBIT";
1039
1040   case ARMISD::SRL_FLAG:      return "ARMISD::SRL_FLAG";
1041   case ARMISD::SRA_FLAG:      return "ARMISD::SRA_FLAG";
1042   case ARMISD::RRX:           return "ARMISD::RRX";
1043
1044   case ARMISD::ADDC:          return "ARMISD::ADDC";
1045   case ARMISD::ADDE:          return "ARMISD::ADDE";
1046   case ARMISD::SUBC:          return "ARMISD::SUBC";
1047   case ARMISD::SUBE:          return "ARMISD::SUBE";
1048
1049   case ARMISD::VMOVRRD:       return "ARMISD::VMOVRRD";
1050   case ARMISD::VMOVDRR:       return "ARMISD::VMOVDRR";
1051
1052   case ARMISD::EH_SJLJ_SETJMP: return "ARMISD::EH_SJLJ_SETJMP";
1053   case ARMISD::EH_SJLJ_LONGJMP:return "ARMISD::EH_SJLJ_LONGJMP";
1054
1055   case ARMISD::TC_RETURN:     return "ARMISD::TC_RETURN";
1056
1057   case ARMISD::THREAD_POINTER:return "ARMISD::THREAD_POINTER";
1058
1059   case ARMISD::DYN_ALLOC:     return "ARMISD::DYN_ALLOC";
1060
1061   case ARMISD::MEMBARRIER_MCR: return "ARMISD::MEMBARRIER_MCR";
1062
1063   case ARMISD::PRELOAD:       return "ARMISD::PRELOAD";
1064
1065   case ARMISD::WIN__CHKSTK:   return "ARMISD:::WIN__CHKSTK";
1066
1067   case ARMISD::VCEQ:          return "ARMISD::VCEQ";
1068   case ARMISD::VCEQZ:         return "ARMISD::VCEQZ";
1069   case ARMISD::VCGE:          return "ARMISD::VCGE";
1070   case ARMISD::VCGEZ:         return "ARMISD::VCGEZ";
1071   case ARMISD::VCLEZ:         return "ARMISD::VCLEZ";
1072   case ARMISD::VCGEU:         return "ARMISD::VCGEU";
1073   case ARMISD::VCGT:          return "ARMISD::VCGT";
1074   case ARMISD::VCGTZ:         return "ARMISD::VCGTZ";
1075   case ARMISD::VCLTZ:         return "ARMISD::VCLTZ";
1076   case ARMISD::VCGTU:         return "ARMISD::VCGTU";
1077   case ARMISD::VTST:          return "ARMISD::VTST";
1078
1079   case ARMISD::VSHL:          return "ARMISD::VSHL";
1080   case ARMISD::VSHRs:         return "ARMISD::VSHRs";
1081   case ARMISD::VSHRu:         return "ARMISD::VSHRu";
1082   case ARMISD::VRSHRs:        return "ARMISD::VRSHRs";
1083   case ARMISD::VRSHRu:        return "ARMISD::VRSHRu";
1084   case ARMISD::VRSHRN:        return "ARMISD::VRSHRN";
1085   case ARMISD::VQSHLs:        return "ARMISD::VQSHLs";
1086   case ARMISD::VQSHLu:        return "ARMISD::VQSHLu";
1087   case ARMISD::VQSHLsu:       return "ARMISD::VQSHLsu";
1088   case ARMISD::VQSHRNs:       return "ARMISD::VQSHRNs";
1089   case ARMISD::VQSHRNu:       return "ARMISD::VQSHRNu";
1090   case ARMISD::VQSHRNsu:      return "ARMISD::VQSHRNsu";
1091   case ARMISD::VQRSHRNs:      return "ARMISD::VQRSHRNs";
1092   case ARMISD::VQRSHRNu:      return "ARMISD::VQRSHRNu";
1093   case ARMISD::VQRSHRNsu:     return "ARMISD::VQRSHRNsu";
1094   case ARMISD::VSLI:          return "ARMISD::VSLI";
1095   case ARMISD::VSRI:          return "ARMISD::VSRI";
1096   case ARMISD::VGETLANEu:     return "ARMISD::VGETLANEu";
1097   case ARMISD::VGETLANEs:     return "ARMISD::VGETLANEs";
1098   case ARMISD::VMOVIMM:       return "ARMISD::VMOVIMM";
1099   case ARMISD::VMVNIMM:       return "ARMISD::VMVNIMM";
1100   case ARMISD::VMOVFPIMM:     return "ARMISD::VMOVFPIMM";
1101   case ARMISD::VDUP:          return "ARMISD::VDUP";
1102   case ARMISD::VDUPLANE:      return "ARMISD::VDUPLANE";
1103   case ARMISD::VEXT:          return "ARMISD::VEXT";
1104   case ARMISD::VREV64:        return "ARMISD::VREV64";
1105   case ARMISD::VREV32:        return "ARMISD::VREV32";
1106   case ARMISD::VREV16:        return "ARMISD::VREV16";
1107   case ARMISD::VZIP:          return "ARMISD::VZIP";
1108   case ARMISD::VUZP:          return "ARMISD::VUZP";
1109   case ARMISD::VTRN:          return "ARMISD::VTRN";
1110   case ARMISD::VTBL1:         return "ARMISD::VTBL1";
1111   case ARMISD::VTBL2:         return "ARMISD::VTBL2";
1112   case ARMISD::VMULLs:        return "ARMISD::VMULLs";
1113   case ARMISD::VMULLu:        return "ARMISD::VMULLu";
1114   case ARMISD::UMLAL:         return "ARMISD::UMLAL";
1115   case ARMISD::SMLAL:         return "ARMISD::SMLAL";
1116   case ARMISD::BUILD_VECTOR:  return "ARMISD::BUILD_VECTOR";
1117   case ARMISD::FMAX:          return "ARMISD::FMAX";
1118   case ARMISD::FMIN:          return "ARMISD::FMIN";
1119   case ARMISD::VMAXNM:        return "ARMISD::VMAX";
1120   case ARMISD::VMINNM:        return "ARMISD::VMIN";
1121   case ARMISD::BFI:           return "ARMISD::BFI";
1122   case ARMISD::VORRIMM:       return "ARMISD::VORRIMM";
1123   case ARMISD::VBICIMM:       return "ARMISD::VBICIMM";
1124   case ARMISD::VBSL:          return "ARMISD::VBSL";
1125   case ARMISD::VLD2DUP:       return "ARMISD::VLD2DUP";
1126   case ARMISD::VLD3DUP:       return "ARMISD::VLD3DUP";
1127   case ARMISD::VLD4DUP:       return "ARMISD::VLD4DUP";
1128   case ARMISD::VLD1_UPD:      return "ARMISD::VLD1_UPD";
1129   case ARMISD::VLD2_UPD:      return "ARMISD::VLD2_UPD";
1130   case ARMISD::VLD3_UPD:      return "ARMISD::VLD3_UPD";
1131   case ARMISD::VLD4_UPD:      return "ARMISD::VLD4_UPD";
1132   case ARMISD::VLD2LN_UPD:    return "ARMISD::VLD2LN_UPD";
1133   case ARMISD::VLD3LN_UPD:    return "ARMISD::VLD3LN_UPD";
1134   case ARMISD::VLD4LN_UPD:    return "ARMISD::VLD4LN_UPD";
1135   case ARMISD::VLD2DUP_UPD:   return "ARMISD::VLD2DUP_UPD";
1136   case ARMISD::VLD3DUP_UPD:   return "ARMISD::VLD3DUP_UPD";
1137   case ARMISD::VLD4DUP_UPD:   return "ARMISD::VLD4DUP_UPD";
1138   case ARMISD::VST1_UPD:      return "ARMISD::VST1_UPD";
1139   case ARMISD::VST2_UPD:      return "ARMISD::VST2_UPD";
1140   case ARMISD::VST3_UPD:      return "ARMISD::VST3_UPD";
1141   case ARMISD::VST4_UPD:      return "ARMISD::VST4_UPD";
1142   case ARMISD::VST2LN_UPD:    return "ARMISD::VST2LN_UPD";
1143   case ARMISD::VST3LN_UPD:    return "ARMISD::VST3LN_UPD";
1144   case ARMISD::VST4LN_UPD:    return "ARMISD::VST4LN_UPD";
1145   }
1146   return nullptr;
1147 }
1148
1149 EVT ARMTargetLowering::getSetCCResultType(LLVMContext &, EVT VT) const {
1150   if (!VT.isVector()) return getPointerTy();
1151   return VT.changeVectorElementTypeToInteger();
1152 }
1153
1154 /// getRegClassFor - Return the register class that should be used for the
1155 /// specified value type.
1156 const TargetRegisterClass *ARMTargetLowering::getRegClassFor(MVT VT) const {
1157   // Map v4i64 to QQ registers but do not make the type legal. Similarly map
1158   // v8i64 to QQQQ registers. v4i64 and v8i64 are only used for REG_SEQUENCE to
1159   // load / store 4 to 8 consecutive D registers.
1160   if (Subtarget->hasNEON()) {
1161     if (VT == MVT::v4i64)
1162       return &ARM::QQPRRegClass;
1163     if (VT == MVT::v8i64)
1164       return &ARM::QQQQPRRegClass;
1165   }
1166   return TargetLowering::getRegClassFor(VT);
1167 }
1168
1169 // memcpy, and other memory intrinsics, typically tries to use LDM/STM if the
1170 // source/dest is aligned and the copy size is large enough. We therefore want
1171 // to align such objects passed to memory intrinsics.
1172 bool ARMTargetLowering::shouldAlignPointerArgs(CallInst *CI, unsigned &MinSize,
1173                                                unsigned &PrefAlign) const {
1174   if (!isa<MemIntrinsic>(CI))
1175     return false;
1176   MinSize = 8;
1177   // On ARM11 onwards (excluding M class) 8-byte aligned LDM is typically 1
1178   // cycle faster than 4-byte aligned LDM.
1179   PrefAlign = (Subtarget->hasV6Ops() && !Subtarget->isMClass() ? 8 : 4);
1180   return true;
1181 }
1182
1183 // Create a fast isel object.
1184 FastISel *
1185 ARMTargetLowering::createFastISel(FunctionLoweringInfo &funcInfo,
1186                                   const TargetLibraryInfo *libInfo) const {
1187   return ARM::createFastISel(funcInfo, libInfo);
1188 }
1189
1190 Sched::Preference ARMTargetLowering::getSchedulingPreference(SDNode *N) const {
1191   unsigned NumVals = N->getNumValues();
1192   if (!NumVals)
1193     return Sched::RegPressure;
1194
1195   for (unsigned i = 0; i != NumVals; ++i) {
1196     EVT VT = N->getValueType(i);
1197     if (VT == MVT::Glue || VT == MVT::Other)
1198       continue;
1199     if (VT.isFloatingPoint() || VT.isVector())
1200       return Sched::ILP;
1201   }
1202
1203   if (!N->isMachineOpcode())
1204     return Sched::RegPressure;
1205
1206   // Load are scheduled for latency even if there instruction itinerary
1207   // is not available.
1208   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
1209   const MCInstrDesc &MCID = TII->get(N->getMachineOpcode());
1210
1211   if (MCID.getNumDefs() == 0)
1212     return Sched::RegPressure;
1213   if (!Itins->isEmpty() &&
1214       Itins->getOperandCycle(MCID.getSchedClass(), 0) > 2)
1215     return Sched::ILP;
1216
1217   return Sched::RegPressure;
1218 }
1219
1220 //===----------------------------------------------------------------------===//
1221 // Lowering Code
1222 //===----------------------------------------------------------------------===//
1223
1224 /// IntCCToARMCC - Convert a DAG integer condition code to an ARM CC
1225 static ARMCC::CondCodes IntCCToARMCC(ISD::CondCode CC) {
1226   switch (CC) {
1227   default: llvm_unreachable("Unknown condition code!");
1228   case ISD::SETNE:  return ARMCC::NE;
1229   case ISD::SETEQ:  return ARMCC::EQ;
1230   case ISD::SETGT:  return ARMCC::GT;
1231   case ISD::SETGE:  return ARMCC::GE;
1232   case ISD::SETLT:  return ARMCC::LT;
1233   case ISD::SETLE:  return ARMCC::LE;
1234   case ISD::SETUGT: return ARMCC::HI;
1235   case ISD::SETUGE: return ARMCC::HS;
1236   case ISD::SETULT: return ARMCC::LO;
1237   case ISD::SETULE: return ARMCC::LS;
1238   }
1239 }
1240
1241 /// FPCCToARMCC - Convert a DAG fp condition code to an ARM CC.
1242 static void FPCCToARMCC(ISD::CondCode CC, ARMCC::CondCodes &CondCode,
1243                         ARMCC::CondCodes &CondCode2) {
1244   CondCode2 = ARMCC::AL;
1245   switch (CC) {
1246   default: llvm_unreachable("Unknown FP condition!");
1247   case ISD::SETEQ:
1248   case ISD::SETOEQ: CondCode = ARMCC::EQ; break;
1249   case ISD::SETGT:
1250   case ISD::SETOGT: CondCode = ARMCC::GT; break;
1251   case ISD::SETGE:
1252   case ISD::SETOGE: CondCode = ARMCC::GE; break;
1253   case ISD::SETOLT: CondCode = ARMCC::MI; break;
1254   case ISD::SETOLE: CondCode = ARMCC::LS; break;
1255   case ISD::SETONE: CondCode = ARMCC::MI; CondCode2 = ARMCC::GT; break;
1256   case ISD::SETO:   CondCode = ARMCC::VC; break;
1257   case ISD::SETUO:  CondCode = ARMCC::VS; break;
1258   case ISD::SETUEQ: CondCode = ARMCC::EQ; CondCode2 = ARMCC::VS; break;
1259   case ISD::SETUGT: CondCode = ARMCC::HI; break;
1260   case ISD::SETUGE: CondCode = ARMCC::PL; break;
1261   case ISD::SETLT:
1262   case ISD::SETULT: CondCode = ARMCC::LT; break;
1263   case ISD::SETLE:
1264   case ISD::SETULE: CondCode = ARMCC::LE; break;
1265   case ISD::SETNE:
1266   case ISD::SETUNE: CondCode = ARMCC::NE; break;
1267   }
1268 }
1269
1270 //===----------------------------------------------------------------------===//
1271 //                      Calling Convention Implementation
1272 //===----------------------------------------------------------------------===//
1273
1274 #include "ARMGenCallingConv.inc"
1275
1276 /// getEffectiveCallingConv - Get the effective calling convention, taking into
1277 /// account presence of floating point hardware and calling convention
1278 /// limitations, such as support for variadic functions.
1279 CallingConv::ID
1280 ARMTargetLowering::getEffectiveCallingConv(CallingConv::ID CC,
1281                                            bool isVarArg) const {
1282   switch (CC) {
1283   default:
1284     llvm_unreachable("Unsupported calling convention");
1285   case CallingConv::ARM_AAPCS:
1286   case CallingConv::ARM_APCS:
1287   case CallingConv::GHC:
1288     return CC;
1289   case CallingConv::ARM_AAPCS_VFP:
1290     return isVarArg ? CallingConv::ARM_AAPCS : CallingConv::ARM_AAPCS_VFP;
1291   case CallingConv::C:
1292     if (!Subtarget->isAAPCS_ABI())
1293       return CallingConv::ARM_APCS;
1294     else if (Subtarget->hasVFP2() && !Subtarget->isThumb1Only() &&
1295              getTargetMachine().Options.FloatABIType == FloatABI::Hard &&
1296              !isVarArg)
1297       return CallingConv::ARM_AAPCS_VFP;
1298     else
1299       return CallingConv::ARM_AAPCS;
1300   case CallingConv::Fast:
1301     if (!Subtarget->isAAPCS_ABI()) {
1302       if (Subtarget->hasVFP2() && !Subtarget->isThumb1Only() && !isVarArg)
1303         return CallingConv::Fast;
1304       return CallingConv::ARM_APCS;
1305     } else if (Subtarget->hasVFP2() && !Subtarget->isThumb1Only() && !isVarArg)
1306       return CallingConv::ARM_AAPCS_VFP;
1307     else
1308       return CallingConv::ARM_AAPCS;
1309   }
1310 }
1311
1312 /// CCAssignFnForNode - Selects the correct CCAssignFn for the given
1313 /// CallingConvention.
1314 CCAssignFn *ARMTargetLowering::CCAssignFnForNode(CallingConv::ID CC,
1315                                                  bool Return,
1316                                                  bool isVarArg) const {
1317   switch (getEffectiveCallingConv(CC, isVarArg)) {
1318   default:
1319     llvm_unreachable("Unsupported calling convention");
1320   case CallingConv::ARM_APCS:
1321     return (Return ? RetCC_ARM_APCS : CC_ARM_APCS);
1322   case CallingConv::ARM_AAPCS:
1323     return (Return ? RetCC_ARM_AAPCS : CC_ARM_AAPCS);
1324   case CallingConv::ARM_AAPCS_VFP:
1325     return (Return ? RetCC_ARM_AAPCS_VFP : CC_ARM_AAPCS_VFP);
1326   case CallingConv::Fast:
1327     return (Return ? RetFastCC_ARM_APCS : FastCC_ARM_APCS);
1328   case CallingConv::GHC:
1329     return (Return ? RetCC_ARM_APCS : CC_ARM_APCS_GHC);
1330   }
1331 }
1332
1333 /// LowerCallResult - Lower the result values of a call into the
1334 /// appropriate copies out of appropriate physical registers.
1335 SDValue
1336 ARMTargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
1337                                    CallingConv::ID CallConv, bool isVarArg,
1338                                    const SmallVectorImpl<ISD::InputArg> &Ins,
1339                                    SDLoc dl, SelectionDAG &DAG,
1340                                    SmallVectorImpl<SDValue> &InVals,
1341                                    bool isThisReturn, SDValue ThisVal) const {
1342
1343   // Assign locations to each value returned by this call.
1344   SmallVector<CCValAssign, 16> RVLocs;
1345   ARMCCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(), RVLocs,
1346                     *DAG.getContext(), Call);
1347   CCInfo.AnalyzeCallResult(Ins,
1348                            CCAssignFnForNode(CallConv, /* Return*/ true,
1349                                              isVarArg));
1350
1351   // Copy all of the result registers out of their specified physreg.
1352   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1353     CCValAssign VA = RVLocs[i];
1354
1355     // Pass 'this' value directly from the argument to return value, to avoid
1356     // reg unit interference
1357     if (i == 0 && isThisReturn) {
1358       assert(!VA.needsCustom() && VA.getLocVT() == MVT::i32 &&
1359              "unexpected return calling convention register assignment");
1360       InVals.push_back(ThisVal);
1361       continue;
1362     }
1363
1364     SDValue Val;
1365     if (VA.needsCustom()) {
1366       // Handle f64 or half of a v2f64.
1367       SDValue Lo = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), MVT::i32,
1368                                       InFlag);
1369       Chain = Lo.getValue(1);
1370       InFlag = Lo.getValue(2);
1371       VA = RVLocs[++i]; // skip ahead to next loc
1372       SDValue Hi = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), MVT::i32,
1373                                       InFlag);
1374       Chain = Hi.getValue(1);
1375       InFlag = Hi.getValue(2);
1376       if (!Subtarget->isLittle())
1377         std::swap (Lo, Hi);
1378       Val = DAG.getNode(ARMISD::VMOVDRR, dl, MVT::f64, Lo, Hi);
1379
1380       if (VA.getLocVT() == MVT::v2f64) {
1381         SDValue Vec = DAG.getNode(ISD::UNDEF, dl, MVT::v2f64);
1382         Vec = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64, Vec, Val,
1383                           DAG.getConstant(0, dl, MVT::i32));
1384
1385         VA = RVLocs[++i]; // skip ahead to next loc
1386         Lo = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), MVT::i32, InFlag);
1387         Chain = Lo.getValue(1);
1388         InFlag = Lo.getValue(2);
1389         VA = RVLocs[++i]; // skip ahead to next loc
1390         Hi = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), MVT::i32, InFlag);
1391         Chain = Hi.getValue(1);
1392         InFlag = Hi.getValue(2);
1393         if (!Subtarget->isLittle())
1394           std::swap (Lo, Hi);
1395         Val = DAG.getNode(ARMISD::VMOVDRR, dl, MVT::f64, Lo, Hi);
1396         Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64, Vec, Val,
1397                           DAG.getConstant(1, dl, MVT::i32));
1398       }
1399     } else {
1400       Val = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), VA.getLocVT(),
1401                                InFlag);
1402       Chain = Val.getValue(1);
1403       InFlag = Val.getValue(2);
1404     }
1405
1406     switch (VA.getLocInfo()) {
1407     default: llvm_unreachable("Unknown loc info!");
1408     case CCValAssign::Full: break;
1409     case CCValAssign::BCvt:
1410       Val = DAG.getNode(ISD::BITCAST, dl, VA.getValVT(), Val);
1411       break;
1412     }
1413
1414     InVals.push_back(Val);
1415   }
1416
1417   return Chain;
1418 }
1419
1420 /// LowerMemOpCallTo - Store the argument to the stack.
1421 SDValue
1422 ARMTargetLowering::LowerMemOpCallTo(SDValue Chain,
1423                                     SDValue StackPtr, SDValue Arg,
1424                                     SDLoc dl, SelectionDAG &DAG,
1425                                     const CCValAssign &VA,
1426                                     ISD::ArgFlagsTy Flags) const {
1427   unsigned LocMemOffset = VA.getLocMemOffset();
1428   SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset, dl);
1429   PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
1430   return DAG.getStore(Chain, dl, Arg, PtrOff,
1431                       MachinePointerInfo::getStack(LocMemOffset),
1432                       false, false, 0);
1433 }
1434
1435 void ARMTargetLowering::PassF64ArgInRegs(SDLoc dl, SelectionDAG &DAG,
1436                                          SDValue Chain, SDValue &Arg,
1437                                          RegsToPassVector &RegsToPass,
1438                                          CCValAssign &VA, CCValAssign &NextVA,
1439                                          SDValue &StackPtr,
1440                                          SmallVectorImpl<SDValue> &MemOpChains,
1441                                          ISD::ArgFlagsTy Flags) const {
1442
1443   SDValue fmrrd = DAG.getNode(ARMISD::VMOVRRD, dl,
1444                               DAG.getVTList(MVT::i32, MVT::i32), Arg);
1445   unsigned id = Subtarget->isLittle() ? 0 : 1;
1446   RegsToPass.push_back(std::make_pair(VA.getLocReg(), fmrrd.getValue(id)));
1447
1448   if (NextVA.isRegLoc())
1449     RegsToPass.push_back(std::make_pair(NextVA.getLocReg(), fmrrd.getValue(1-id)));
1450   else {
1451     assert(NextVA.isMemLoc());
1452     if (!StackPtr.getNode())
1453       StackPtr = DAG.getCopyFromReg(Chain, dl, ARM::SP, getPointerTy());
1454
1455     MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, fmrrd.getValue(1-id),
1456                                            dl, DAG, NextVA,
1457                                            Flags));
1458   }
1459 }
1460
1461 /// LowerCall - Lowering a call into a callseq_start <-
1462 /// ARMISD:CALL <- callseq_end chain. Also add input and output parameter
1463 /// nodes.
1464 SDValue
1465 ARMTargetLowering::LowerCall(TargetLowering::CallLoweringInfo &CLI,
1466                              SmallVectorImpl<SDValue> &InVals) const {
1467   SelectionDAG &DAG                     = CLI.DAG;
1468   SDLoc &dl                             = CLI.DL;
1469   SmallVectorImpl<ISD::OutputArg> &Outs = CLI.Outs;
1470   SmallVectorImpl<SDValue> &OutVals     = CLI.OutVals;
1471   SmallVectorImpl<ISD::InputArg> &Ins   = CLI.Ins;
1472   SDValue Chain                         = CLI.Chain;
1473   SDValue Callee                        = CLI.Callee;
1474   bool &isTailCall                      = CLI.IsTailCall;
1475   CallingConv::ID CallConv              = CLI.CallConv;
1476   bool doesNotRet                       = CLI.DoesNotReturn;
1477   bool isVarArg                         = CLI.IsVarArg;
1478
1479   MachineFunction &MF = DAG.getMachineFunction();
1480   bool isStructRet    = (Outs.empty()) ? false : Outs[0].Flags.isSRet();
1481   bool isThisReturn   = false;
1482   bool isSibCall      = false;
1483
1484   // Disable tail calls if they're not supported.
1485   if (!Subtarget->supportsTailCall() || MF.getTarget().Options.DisableTailCalls)
1486     isTailCall = false;
1487
1488   if (isTailCall) {
1489     // Check if it's really possible to do a tail call.
1490     isTailCall = IsEligibleForTailCallOptimization(Callee, CallConv,
1491                     isVarArg, isStructRet, MF.getFunction()->hasStructRetAttr(),
1492                                                    Outs, OutVals, Ins, DAG);
1493     if (!isTailCall && CLI.CS && CLI.CS->isMustTailCall())
1494       report_fatal_error("failed to perform tail call elimination on a call "
1495                          "site marked musttail");
1496     // We don't support GuaranteedTailCallOpt for ARM, only automatically
1497     // detected sibcalls.
1498     if (isTailCall) {
1499       ++NumTailCalls;
1500       isSibCall = true;
1501     }
1502   }
1503
1504   // Analyze operands of the call, assigning locations to each operand.
1505   SmallVector<CCValAssign, 16> ArgLocs;
1506   ARMCCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(), ArgLocs,
1507                     *DAG.getContext(), Call);
1508   CCInfo.AnalyzeCallOperands(Outs,
1509                              CCAssignFnForNode(CallConv, /* Return*/ false,
1510                                                isVarArg));
1511
1512   // Get a count of how many bytes are to be pushed on the stack.
1513   unsigned NumBytes = CCInfo.getNextStackOffset();
1514
1515   // For tail calls, memory operands are available in our caller's stack.
1516   if (isSibCall)
1517     NumBytes = 0;
1518
1519   // Adjust the stack pointer for the new arguments...
1520   // These operations are automatically eliminated by the prolog/epilog pass
1521   if (!isSibCall)
1522     Chain = DAG.getCALLSEQ_START(Chain,
1523                                  DAG.getIntPtrConstant(NumBytes, dl, true), dl);
1524
1525   SDValue StackPtr = DAG.getCopyFromReg(Chain, dl, ARM::SP, getPointerTy());
1526
1527   RegsToPassVector RegsToPass;
1528   SmallVector<SDValue, 8> MemOpChains;
1529
1530   // Walk the register/memloc assignments, inserting copies/loads.  In the case
1531   // of tail call optimization, arguments are handled later.
1532   for (unsigned i = 0, realArgIdx = 0, e = ArgLocs.size();
1533        i != e;
1534        ++i, ++realArgIdx) {
1535     CCValAssign &VA = ArgLocs[i];
1536     SDValue Arg = OutVals[realArgIdx];
1537     ISD::ArgFlagsTy Flags = Outs[realArgIdx].Flags;
1538     bool isByVal = Flags.isByVal();
1539
1540     // Promote the value if needed.
1541     switch (VA.getLocInfo()) {
1542     default: llvm_unreachable("Unknown loc info!");
1543     case CCValAssign::Full: break;
1544     case CCValAssign::SExt:
1545       Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, VA.getLocVT(), Arg);
1546       break;
1547     case CCValAssign::ZExt:
1548       Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, VA.getLocVT(), Arg);
1549       break;
1550     case CCValAssign::AExt:
1551       Arg = DAG.getNode(ISD::ANY_EXTEND, dl, VA.getLocVT(), Arg);
1552       break;
1553     case CCValAssign::BCvt:
1554       Arg = DAG.getNode(ISD::BITCAST, dl, VA.getLocVT(), Arg);
1555       break;
1556     }
1557
1558     // f64 and v2f64 might be passed in i32 pairs and must be split into pieces
1559     if (VA.needsCustom()) {
1560       if (VA.getLocVT() == MVT::v2f64) {
1561         SDValue Op0 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Arg,
1562                                   DAG.getConstant(0, dl, MVT::i32));
1563         SDValue Op1 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Arg,
1564                                   DAG.getConstant(1, dl, MVT::i32));
1565
1566         PassF64ArgInRegs(dl, DAG, Chain, Op0, RegsToPass,
1567                          VA, ArgLocs[++i], StackPtr, MemOpChains, Flags);
1568
1569         VA = ArgLocs[++i]; // skip ahead to next loc
1570         if (VA.isRegLoc()) {
1571           PassF64ArgInRegs(dl, DAG, Chain, Op1, RegsToPass,
1572                            VA, ArgLocs[++i], StackPtr, MemOpChains, Flags);
1573         } else {
1574           assert(VA.isMemLoc());
1575
1576           MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Op1,
1577                                                  dl, DAG, VA, Flags));
1578         }
1579       } else {
1580         PassF64ArgInRegs(dl, DAG, Chain, Arg, RegsToPass, VA, ArgLocs[++i],
1581                          StackPtr, MemOpChains, Flags);
1582       }
1583     } else if (VA.isRegLoc()) {
1584       if (realArgIdx == 0 && Flags.isReturned() && Outs[0].VT == MVT::i32) {
1585         assert(VA.getLocVT() == MVT::i32 &&
1586                "unexpected calling convention register assignment");
1587         assert(!Ins.empty() && Ins[0].VT == MVT::i32 &&
1588                "unexpected use of 'returned'");
1589         isThisReturn = true;
1590       }
1591       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
1592     } else if (isByVal) {
1593       assert(VA.isMemLoc());
1594       unsigned offset = 0;
1595
1596       // True if this byval aggregate will be split between registers
1597       // and memory.
1598       unsigned ByValArgsCount = CCInfo.getInRegsParamsCount();
1599       unsigned CurByValIdx = CCInfo.getInRegsParamsProcessed();
1600
1601       if (CurByValIdx < ByValArgsCount) {
1602
1603         unsigned RegBegin, RegEnd;
1604         CCInfo.getInRegsParamInfo(CurByValIdx, RegBegin, RegEnd);
1605
1606         EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1607         unsigned int i, j;
1608         for (i = 0, j = RegBegin; j < RegEnd; i++, j++) {
1609           SDValue Const = DAG.getConstant(4*i, dl, MVT::i32);
1610           SDValue AddArg = DAG.getNode(ISD::ADD, dl, PtrVT, Arg, Const);
1611           SDValue Load = DAG.getLoad(PtrVT, dl, Chain, AddArg,
1612                                      MachinePointerInfo(),
1613                                      false, false, false,
1614                                      DAG.InferPtrAlignment(AddArg));
1615           MemOpChains.push_back(Load.getValue(1));
1616           RegsToPass.push_back(std::make_pair(j, Load));
1617         }
1618
1619         // If parameter size outsides register area, "offset" value
1620         // helps us to calculate stack slot for remained part properly.
1621         offset = RegEnd - RegBegin;
1622
1623         CCInfo.nextInRegsParam();
1624       }
1625
1626       if (Flags.getByValSize() > 4*offset) {
1627         unsigned LocMemOffset = VA.getLocMemOffset();
1628         SDValue StkPtrOff = DAG.getIntPtrConstant(LocMemOffset, dl);
1629         SDValue Dst = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr,
1630                                   StkPtrOff);
1631         SDValue SrcOffset = DAG.getIntPtrConstant(4*offset, dl);
1632         SDValue Src = DAG.getNode(ISD::ADD, dl, getPointerTy(), Arg, SrcOffset);
1633         SDValue SizeNode = DAG.getConstant(Flags.getByValSize() - 4*offset, dl,
1634                                            MVT::i32);
1635         SDValue AlignNode = DAG.getConstant(Flags.getByValAlign(), dl,
1636                                             MVT::i32);
1637
1638         SDVTList VTs = DAG.getVTList(MVT::Other, MVT::Glue);
1639         SDValue Ops[] = { Chain, Dst, Src, SizeNode, AlignNode};
1640         MemOpChains.push_back(DAG.getNode(ARMISD::COPY_STRUCT_BYVAL, dl, VTs,
1641                                           Ops));
1642       }
1643     } else if (!isSibCall) {
1644       assert(VA.isMemLoc());
1645
1646       MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Arg,
1647                                              dl, DAG, VA, Flags));
1648     }
1649   }
1650
1651   if (!MemOpChains.empty())
1652     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, MemOpChains);
1653
1654   // Build a sequence of copy-to-reg nodes chained together with token chain
1655   // and flag operands which copy the outgoing args into the appropriate regs.
1656   SDValue InFlag;
1657   // Tail call byval lowering might overwrite argument registers so in case of
1658   // tail call optimization the copies to registers are lowered later.
1659   if (!isTailCall)
1660     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1661       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
1662                                RegsToPass[i].second, InFlag);
1663       InFlag = Chain.getValue(1);
1664     }
1665
1666   // For tail calls lower the arguments to the 'real' stack slot.
1667   if (isTailCall) {
1668     // Force all the incoming stack arguments to be loaded from the stack
1669     // before any new outgoing arguments are stored to the stack, because the
1670     // outgoing stack slots may alias the incoming argument stack slots, and
1671     // the alias isn't otherwise explicit. This is slightly more conservative
1672     // than necessary, because it means that each store effectively depends
1673     // on every argument instead of just those arguments it would clobber.
1674
1675     // Do not flag preceding copytoreg stuff together with the following stuff.
1676     InFlag = SDValue();
1677     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1678       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
1679                                RegsToPass[i].second, InFlag);
1680       InFlag = Chain.getValue(1);
1681     }
1682     InFlag = SDValue();
1683   }
1684
1685   // If the callee is a GlobalAddress/ExternalSymbol node (quite common, every
1686   // direct call is) turn it into a TargetGlobalAddress/TargetExternalSymbol
1687   // node so that legalize doesn't hack it.
1688   bool isDirect = false;
1689   bool isARMFunc = false;
1690   bool isLocalARMFunc = false;
1691   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1692
1693   if (EnableARMLongCalls) {
1694     assert((Subtarget->isTargetWindows() ||
1695             getTargetMachine().getRelocationModel() == Reloc::Static) &&
1696            "long-calls with non-static relocation model!");
1697     // Handle a global address or an external symbol. If it's not one of
1698     // those, the target's already in a register, so we don't need to do
1699     // anything extra.
1700     if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
1701       const GlobalValue *GV = G->getGlobal();
1702       // Create a constant pool entry for the callee address
1703       unsigned ARMPCLabelIndex = AFI->createPICLabelUId();
1704       ARMConstantPoolValue *CPV =
1705         ARMConstantPoolConstant::Create(GV, ARMPCLabelIndex, ARMCP::CPValue, 0);
1706
1707       // Get the address of the callee into a register
1708       SDValue CPAddr = DAG.getTargetConstantPool(CPV, getPointerTy(), 4);
1709       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1710       Callee = DAG.getLoad(getPointerTy(), dl,
1711                            DAG.getEntryNode(), CPAddr,
1712                            MachinePointerInfo::getConstantPool(),
1713                            false, false, false, 0);
1714     } else if (ExternalSymbolSDNode *S=dyn_cast<ExternalSymbolSDNode>(Callee)) {
1715       const char *Sym = S->getSymbol();
1716
1717       // Create a constant pool entry for the callee address
1718       unsigned ARMPCLabelIndex = AFI->createPICLabelUId();
1719       ARMConstantPoolValue *CPV =
1720         ARMConstantPoolSymbol::Create(*DAG.getContext(), Sym,
1721                                       ARMPCLabelIndex, 0);
1722       // Get the address of the callee into a register
1723       SDValue CPAddr = DAG.getTargetConstantPool(CPV, getPointerTy(), 4);
1724       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1725       Callee = DAG.getLoad(getPointerTy(), dl,
1726                            DAG.getEntryNode(), CPAddr,
1727                            MachinePointerInfo::getConstantPool(),
1728                            false, false, false, 0);
1729     }
1730   } else if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
1731     const GlobalValue *GV = G->getGlobal();
1732     isDirect = true;
1733     bool isExt = GV->isDeclaration() || GV->isWeakForLinker();
1734     bool isStub = (isExt && Subtarget->isTargetMachO()) &&
1735                    getTargetMachine().getRelocationModel() != Reloc::Static;
1736     isARMFunc = !Subtarget->isThumb() || (isStub && !Subtarget->isMClass());
1737     // ARM call to a local ARM function is predicable.
1738     isLocalARMFunc = !Subtarget->isThumb() && (!isExt || !ARMInterworking);
1739     // tBX takes a register source operand.
1740     if (isStub && Subtarget->isThumb1Only() && !Subtarget->hasV5TOps()) {
1741       assert(Subtarget->isTargetMachO() && "WrapperPIC use on non-MachO?");
1742       Callee = DAG.getNode(ARMISD::WrapperPIC, dl, getPointerTy(),
1743                            DAG.getTargetGlobalAddress(GV, dl, getPointerTy(),
1744                                                       0, ARMII::MO_NONLAZY));
1745       Callee = DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(), Callee,
1746                            MachinePointerInfo::getGOT(), false, false, true, 0);
1747     } else if (Subtarget->isTargetCOFF()) {
1748       assert(Subtarget->isTargetWindows() &&
1749              "Windows is the only supported COFF target");
1750       unsigned TargetFlags = GV->hasDLLImportStorageClass()
1751                                  ? ARMII::MO_DLLIMPORT
1752                                  : ARMII::MO_NO_FLAG;
1753       Callee = DAG.getTargetGlobalAddress(GV, dl, getPointerTy(), /*Offset=*/0,
1754                                           TargetFlags);
1755       if (GV->hasDLLImportStorageClass())
1756         Callee = DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
1757                              DAG.getNode(ARMISD::Wrapper, dl, getPointerTy(),
1758                                          Callee), MachinePointerInfo::getGOT(),
1759                              false, false, false, 0);
1760     } else {
1761       // On ELF targets for PIC code, direct calls should go through the PLT
1762       unsigned OpFlags = 0;
1763       if (Subtarget->isTargetELF() &&
1764           getTargetMachine().getRelocationModel() == Reloc::PIC_)
1765         OpFlags = ARMII::MO_PLT;
1766       Callee = DAG.getTargetGlobalAddress(GV, dl, getPointerTy(), 0, OpFlags);
1767     }
1768   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
1769     isDirect = true;
1770     bool isStub = Subtarget->isTargetMachO() &&
1771                   getTargetMachine().getRelocationModel() != Reloc::Static;
1772     isARMFunc = !Subtarget->isThumb() || (isStub && !Subtarget->isMClass());
1773     // tBX takes a register source operand.
1774     const char *Sym = S->getSymbol();
1775     if (isARMFunc && Subtarget->isThumb1Only() && !Subtarget->hasV5TOps()) {
1776       unsigned ARMPCLabelIndex = AFI->createPICLabelUId();
1777       ARMConstantPoolValue *CPV =
1778         ARMConstantPoolSymbol::Create(*DAG.getContext(), Sym,
1779                                       ARMPCLabelIndex, 4);
1780       SDValue CPAddr = DAG.getTargetConstantPool(CPV, getPointerTy(), 4);
1781       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1782       Callee = DAG.getLoad(getPointerTy(), dl,
1783                            DAG.getEntryNode(), CPAddr,
1784                            MachinePointerInfo::getConstantPool(),
1785                            false, false, false, 0);
1786       SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, dl, MVT::i32);
1787       Callee = DAG.getNode(ARMISD::PIC_ADD, dl,
1788                            getPointerTy(), Callee, PICLabel);
1789     } else {
1790       unsigned OpFlags = 0;
1791       // On ELF targets for PIC code, direct calls should go through the PLT
1792       if (Subtarget->isTargetELF() &&
1793                   getTargetMachine().getRelocationModel() == Reloc::PIC_)
1794         OpFlags = ARMII::MO_PLT;
1795       Callee = DAG.getTargetExternalSymbol(Sym, getPointerTy(), OpFlags);
1796     }
1797   }
1798
1799   // FIXME: handle tail calls differently.
1800   unsigned CallOpc;
1801   bool HasMinSizeAttr = MF.getFunction()->hasFnAttribute(Attribute::MinSize);
1802   if (Subtarget->isThumb()) {
1803     if ((!isDirect || isARMFunc) && !Subtarget->hasV5TOps())
1804       CallOpc = ARMISD::CALL_NOLINK;
1805     else
1806       CallOpc = isARMFunc ? ARMISD::CALL : ARMISD::tCALL;
1807   } else {
1808     if (!isDirect && !Subtarget->hasV5TOps())
1809       CallOpc = ARMISD::CALL_NOLINK;
1810     else if (doesNotRet && isDirect && Subtarget->hasRAS() &&
1811                // Emit regular call when code size is the priority
1812                !HasMinSizeAttr)
1813       // "mov lr, pc; b _foo" to avoid confusing the RSP
1814       CallOpc = ARMISD::CALL_NOLINK;
1815     else
1816       CallOpc = isLocalARMFunc ? ARMISD::CALL_PRED : ARMISD::CALL;
1817   }
1818
1819   std::vector<SDValue> Ops;
1820   Ops.push_back(Chain);
1821   Ops.push_back(Callee);
1822
1823   // Add argument registers to the end of the list so that they are known live
1824   // into the call.
1825   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
1826     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
1827                                   RegsToPass[i].second.getValueType()));
1828
1829   // Add a register mask operand representing the call-preserved registers.
1830   if (!isTailCall) {
1831     const uint32_t *Mask;
1832     const ARMBaseRegisterInfo *ARI = Subtarget->getRegisterInfo();
1833     if (isThisReturn) {
1834       // For 'this' returns, use the R0-preserving mask if applicable
1835       Mask = ARI->getThisReturnPreservedMask(MF, CallConv);
1836       if (!Mask) {
1837         // Set isThisReturn to false if the calling convention is not one that
1838         // allows 'returned' to be modeled in this way, so LowerCallResult does
1839         // not try to pass 'this' straight through
1840         isThisReturn = false;
1841         Mask = ARI->getCallPreservedMask(MF, CallConv);
1842       }
1843     } else
1844       Mask = ARI->getCallPreservedMask(MF, CallConv);
1845
1846     assert(Mask && "Missing call preserved mask for calling convention");
1847     Ops.push_back(DAG.getRegisterMask(Mask));
1848   }
1849
1850   if (InFlag.getNode())
1851     Ops.push_back(InFlag);
1852
1853   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
1854   if (isTailCall) {
1855     MF.getFrameInfo()->setHasTailCall();
1856     return DAG.getNode(ARMISD::TC_RETURN, dl, NodeTys, Ops);
1857   }
1858
1859   // Returns a chain and a flag for retval copy to use.
1860   Chain = DAG.getNode(CallOpc, dl, NodeTys, Ops);
1861   InFlag = Chain.getValue(1);
1862
1863   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, dl, true),
1864                              DAG.getIntPtrConstant(0, dl, true), InFlag, dl);
1865   if (!Ins.empty())
1866     InFlag = Chain.getValue(1);
1867
1868   // Handle result values, copying them out of physregs into vregs that we
1869   // return.
1870   return LowerCallResult(Chain, InFlag, CallConv, isVarArg, Ins, dl, DAG,
1871                          InVals, isThisReturn,
1872                          isThisReturn ? OutVals[0] : SDValue());
1873 }
1874
1875 /// HandleByVal - Every parameter *after* a byval parameter is passed
1876 /// on the stack.  Remember the next parameter register to allocate,
1877 /// and then confiscate the rest of the parameter registers to insure
1878 /// this.
1879 void ARMTargetLowering::HandleByVal(CCState *State, unsigned &Size,
1880                                     unsigned Align) const {
1881   assert((State->getCallOrPrologue() == Prologue ||
1882           State->getCallOrPrologue() == Call) &&
1883          "unhandled ParmContext");
1884
1885   // Byval (as with any stack) slots are always at least 4 byte aligned.
1886   Align = std::max(Align, 4U);
1887
1888   unsigned Reg = State->AllocateReg(GPRArgRegs);
1889   if (!Reg)
1890     return;
1891
1892   unsigned AlignInRegs = Align / 4;
1893   unsigned Waste = (ARM::R4 - Reg) % AlignInRegs;
1894   for (unsigned i = 0; i < Waste; ++i)
1895     Reg = State->AllocateReg(GPRArgRegs);
1896
1897   if (!Reg)
1898     return;
1899
1900   unsigned Excess = 4 * (ARM::R4 - Reg);
1901
1902   // Special case when NSAA != SP and parameter size greater than size of
1903   // all remained GPR regs. In that case we can't split parameter, we must
1904   // send it to stack. We also must set NCRN to R4, so waste all
1905   // remained registers.
1906   const unsigned NSAAOffset = State->getNextStackOffset();
1907   if (NSAAOffset != 0 && Size > Excess) {
1908     while (State->AllocateReg(GPRArgRegs))
1909       ;
1910     return;
1911   }
1912
1913   // First register for byval parameter is the first register that wasn't
1914   // allocated before this method call, so it would be "reg".
1915   // If parameter is small enough to be saved in range [reg, r4), then
1916   // the end (first after last) register would be reg + param-size-in-regs,
1917   // else parameter would be splitted between registers and stack,
1918   // end register would be r4 in this case.
1919   unsigned ByValRegBegin = Reg;
1920   unsigned ByValRegEnd = std::min<unsigned>(Reg + Size / 4, ARM::R4);
1921   State->addInRegsParamInfo(ByValRegBegin, ByValRegEnd);
1922   // Note, first register is allocated in the beginning of function already,
1923   // allocate remained amount of registers we need.
1924   for (unsigned i = Reg + 1; i != ByValRegEnd; ++i)
1925     State->AllocateReg(GPRArgRegs);
1926   // A byval parameter that is split between registers and memory needs its
1927   // size truncated here.
1928   // In the case where the entire structure fits in registers, we set the
1929   // size in memory to zero.
1930   Size = std::max<int>(Size - Excess, 0);
1931 }
1932
1933
1934 /// MatchingStackOffset - Return true if the given stack call argument is
1935 /// already available in the same position (relatively) of the caller's
1936 /// incoming argument stack.
1937 static
1938 bool MatchingStackOffset(SDValue Arg, unsigned Offset, ISD::ArgFlagsTy Flags,
1939                          MachineFrameInfo *MFI, const MachineRegisterInfo *MRI,
1940                          const TargetInstrInfo *TII) {
1941   unsigned Bytes = Arg.getValueType().getSizeInBits() / 8;
1942   int FI = INT_MAX;
1943   if (Arg.getOpcode() == ISD::CopyFromReg) {
1944     unsigned VR = cast<RegisterSDNode>(Arg.getOperand(1))->getReg();
1945     if (!TargetRegisterInfo::isVirtualRegister(VR))
1946       return false;
1947     MachineInstr *Def = MRI->getVRegDef(VR);
1948     if (!Def)
1949       return false;
1950     if (!Flags.isByVal()) {
1951       if (!TII->isLoadFromStackSlot(Def, FI))
1952         return false;
1953     } else {
1954       return false;
1955     }
1956   } else if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Arg)) {
1957     if (Flags.isByVal())
1958       // ByVal argument is passed in as a pointer but it's now being
1959       // dereferenced. e.g.
1960       // define @foo(%struct.X* %A) {
1961       //   tail call @bar(%struct.X* byval %A)
1962       // }
1963       return false;
1964     SDValue Ptr = Ld->getBasePtr();
1965     FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr);
1966     if (!FINode)
1967       return false;
1968     FI = FINode->getIndex();
1969   } else
1970     return false;
1971
1972   assert(FI != INT_MAX);
1973   if (!MFI->isFixedObjectIndex(FI))
1974     return false;
1975   return Offset == MFI->getObjectOffset(FI) && Bytes == MFI->getObjectSize(FI);
1976 }
1977
1978 /// IsEligibleForTailCallOptimization - Check whether the call is eligible
1979 /// for tail call optimization. Targets which want to do tail call
1980 /// optimization should implement this function.
1981 bool
1982 ARMTargetLowering::IsEligibleForTailCallOptimization(SDValue Callee,
1983                                                      CallingConv::ID CalleeCC,
1984                                                      bool isVarArg,
1985                                                      bool isCalleeStructRet,
1986                                                      bool isCallerStructRet,
1987                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
1988                                     const SmallVectorImpl<SDValue> &OutVals,
1989                                     const SmallVectorImpl<ISD::InputArg> &Ins,
1990                                                      SelectionDAG& DAG) const {
1991   const Function *CallerF = DAG.getMachineFunction().getFunction();
1992   CallingConv::ID CallerCC = CallerF->getCallingConv();
1993   bool CCMatch = CallerCC == CalleeCC;
1994
1995   // Look for obvious safe cases to perform tail call optimization that do not
1996   // require ABI changes. This is what gcc calls sibcall.
1997
1998   // Do not sibcall optimize vararg calls unless the call site is not passing
1999   // any arguments.
2000   if (isVarArg && !Outs.empty())
2001     return false;
2002
2003   // Exception-handling functions need a special set of instructions to indicate
2004   // a return to the hardware. Tail-calling another function would probably
2005   // break this.
2006   if (CallerF->hasFnAttribute("interrupt"))
2007     return false;
2008
2009   // Also avoid sibcall optimization if either caller or callee uses struct
2010   // return semantics.
2011   if (isCalleeStructRet || isCallerStructRet)
2012     return false;
2013
2014   // FIXME: Completely disable sibcall for Thumb1 since ThumbRegisterInfo::
2015   // emitEpilogue is not ready for them. Thumb tail calls also use t2B, as
2016   // the Thumb1 16-bit unconditional branch doesn't have sufficient relocation
2017   // support in the assembler and linker to be used. This would need to be
2018   // fixed to fully support tail calls in Thumb1.
2019   //
2020   // Doing this is tricky, since the LDM/POP instruction on Thumb doesn't take
2021   // LR.  This means if we need to reload LR, it takes an extra instructions,
2022   // which outweighs the value of the tail call; but here we don't know yet
2023   // whether LR is going to be used.  Probably the right approach is to
2024   // generate the tail call here and turn it back into CALL/RET in
2025   // emitEpilogue if LR is used.
2026
2027   // Thumb1 PIC calls to external symbols use BX, so they can be tail calls,
2028   // but we need to make sure there are enough registers; the only valid
2029   // registers are the 4 used for parameters.  We don't currently do this
2030   // case.
2031   if (Subtarget->isThumb1Only())
2032     return false;
2033
2034   // Externally-defined functions with weak linkage should not be
2035   // tail-called on ARM when the OS does not support dynamic
2036   // pre-emption of symbols, as the AAELF spec requires normal calls
2037   // to undefined weak functions to be replaced with a NOP or jump to the
2038   // next instruction. The behaviour of branch instructions in this
2039   // situation (as used for tail calls) is implementation-defined, so we
2040   // cannot rely on the linker replacing the tail call with a return.
2041   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
2042     const GlobalValue *GV = G->getGlobal();
2043     const Triple TT(getTargetMachine().getTargetTriple());
2044     if (GV->hasExternalWeakLinkage() &&
2045         (!TT.isOSWindows() || TT.isOSBinFormatELF() || TT.isOSBinFormatMachO()))
2046       return false;
2047   }
2048
2049   // If the calling conventions do not match, then we'd better make sure the
2050   // results are returned in the same way as what the caller expects.
2051   if (!CCMatch) {
2052     SmallVector<CCValAssign, 16> RVLocs1;
2053     ARMCCState CCInfo1(CalleeCC, false, DAG.getMachineFunction(), RVLocs1,
2054                        *DAG.getContext(), Call);
2055     CCInfo1.AnalyzeCallResult(Ins, CCAssignFnForNode(CalleeCC, true, isVarArg));
2056
2057     SmallVector<CCValAssign, 16> RVLocs2;
2058     ARMCCState CCInfo2(CallerCC, false, DAG.getMachineFunction(), RVLocs2,
2059                        *DAG.getContext(), Call);
2060     CCInfo2.AnalyzeCallResult(Ins, CCAssignFnForNode(CallerCC, true, isVarArg));
2061
2062     if (RVLocs1.size() != RVLocs2.size())
2063       return false;
2064     for (unsigned i = 0, e = RVLocs1.size(); i != e; ++i) {
2065       if (RVLocs1[i].isRegLoc() != RVLocs2[i].isRegLoc())
2066         return false;
2067       if (RVLocs1[i].getLocInfo() != RVLocs2[i].getLocInfo())
2068         return false;
2069       if (RVLocs1[i].isRegLoc()) {
2070         if (RVLocs1[i].getLocReg() != RVLocs2[i].getLocReg())
2071           return false;
2072       } else {
2073         if (RVLocs1[i].getLocMemOffset() != RVLocs2[i].getLocMemOffset())
2074           return false;
2075       }
2076     }
2077   }
2078
2079   // If Caller's vararg or byval argument has been split between registers and
2080   // stack, do not perform tail call, since part of the argument is in caller's
2081   // local frame.
2082   const ARMFunctionInfo *AFI_Caller = DAG.getMachineFunction().
2083                                       getInfo<ARMFunctionInfo>();
2084   if (AFI_Caller->getArgRegsSaveSize())
2085     return false;
2086
2087   // If the callee takes no arguments then go on to check the results of the
2088   // call.
2089   if (!Outs.empty()) {
2090     // Check if stack adjustment is needed. For now, do not do this if any
2091     // argument is passed on the stack.
2092     SmallVector<CCValAssign, 16> ArgLocs;
2093     ARMCCState CCInfo(CalleeCC, isVarArg, DAG.getMachineFunction(), ArgLocs,
2094                       *DAG.getContext(), Call);
2095     CCInfo.AnalyzeCallOperands(Outs,
2096                                CCAssignFnForNode(CalleeCC, false, isVarArg));
2097     if (CCInfo.getNextStackOffset()) {
2098       MachineFunction &MF = DAG.getMachineFunction();
2099
2100       // Check if the arguments are already laid out in the right way as
2101       // the caller's fixed stack objects.
2102       MachineFrameInfo *MFI = MF.getFrameInfo();
2103       const MachineRegisterInfo *MRI = &MF.getRegInfo();
2104       const TargetInstrInfo *TII = Subtarget->getInstrInfo();
2105       for (unsigned i = 0, realArgIdx = 0, e = ArgLocs.size();
2106            i != e;
2107            ++i, ++realArgIdx) {
2108         CCValAssign &VA = ArgLocs[i];
2109         EVT RegVT = VA.getLocVT();
2110         SDValue Arg = OutVals[realArgIdx];
2111         ISD::ArgFlagsTy Flags = Outs[realArgIdx].Flags;
2112         if (VA.getLocInfo() == CCValAssign::Indirect)
2113           return false;
2114         if (VA.needsCustom()) {
2115           // f64 and vector types are split into multiple registers or
2116           // register/stack-slot combinations.  The types will not match
2117           // the registers; give up on memory f64 refs until we figure
2118           // out what to do about this.
2119           if (!VA.isRegLoc())
2120             return false;
2121           if (!ArgLocs[++i].isRegLoc())
2122             return false;
2123           if (RegVT == MVT::v2f64) {
2124             if (!ArgLocs[++i].isRegLoc())
2125               return false;
2126             if (!ArgLocs[++i].isRegLoc())
2127               return false;
2128           }
2129         } else if (!VA.isRegLoc()) {
2130           if (!MatchingStackOffset(Arg, VA.getLocMemOffset(), Flags,
2131                                    MFI, MRI, TII))
2132             return false;
2133         }
2134       }
2135     }
2136   }
2137
2138   return true;
2139 }
2140
2141 bool
2142 ARMTargetLowering::CanLowerReturn(CallingConv::ID CallConv,
2143                                   MachineFunction &MF, bool isVarArg,
2144                                   const SmallVectorImpl<ISD::OutputArg> &Outs,
2145                                   LLVMContext &Context) const {
2146   SmallVector<CCValAssign, 16> RVLocs;
2147   CCState CCInfo(CallConv, isVarArg, MF, RVLocs, Context);
2148   return CCInfo.CheckReturn(Outs, CCAssignFnForNode(CallConv, /*Return=*/true,
2149                                                     isVarArg));
2150 }
2151
2152 static SDValue LowerInterruptReturn(SmallVectorImpl<SDValue> &RetOps,
2153                                     SDLoc DL, SelectionDAG &DAG) {
2154   const MachineFunction &MF = DAG.getMachineFunction();
2155   const Function *F = MF.getFunction();
2156
2157   StringRef IntKind = F->getFnAttribute("interrupt").getValueAsString();
2158
2159   // See ARM ARM v7 B1.8.3. On exception entry LR is set to a possibly offset
2160   // version of the "preferred return address". These offsets affect the return
2161   // instruction if this is a return from PL1 without hypervisor extensions.
2162   //    IRQ/FIQ: +4     "subs pc, lr, #4"
2163   //    SWI:     0      "subs pc, lr, #0"
2164   //    ABORT:   +4     "subs pc, lr, #4"
2165   //    UNDEF:   +4/+2  "subs pc, lr, #0"
2166   // UNDEF varies depending on where the exception came from ARM or Thumb
2167   // mode. Alongside GCC, we throw our hands up in disgust and pretend it's 0.
2168
2169   int64_t LROffset;
2170   if (IntKind == "" || IntKind == "IRQ" || IntKind == "FIQ" ||
2171       IntKind == "ABORT")
2172     LROffset = 4;
2173   else if (IntKind == "SWI" || IntKind == "UNDEF")
2174     LROffset = 0;
2175   else
2176     report_fatal_error("Unsupported interrupt attribute. If present, value "
2177                        "must be one of: IRQ, FIQ, SWI, ABORT or UNDEF");
2178
2179   RetOps.insert(RetOps.begin() + 1,
2180                 DAG.getConstant(LROffset, DL, MVT::i32, false));
2181
2182   return DAG.getNode(ARMISD::INTRET_FLAG, DL, MVT::Other, RetOps);
2183 }
2184
2185 SDValue
2186 ARMTargetLowering::LowerReturn(SDValue Chain,
2187                                CallingConv::ID CallConv, bool isVarArg,
2188                                const SmallVectorImpl<ISD::OutputArg> &Outs,
2189                                const SmallVectorImpl<SDValue> &OutVals,
2190                                SDLoc dl, SelectionDAG &DAG) const {
2191
2192   // CCValAssign - represent the assignment of the return value to a location.
2193   SmallVector<CCValAssign, 16> RVLocs;
2194
2195   // CCState - Info about the registers and stack slots.
2196   ARMCCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(), RVLocs,
2197                     *DAG.getContext(), Call);
2198
2199   // Analyze outgoing return values.
2200   CCInfo.AnalyzeReturn(Outs, CCAssignFnForNode(CallConv, /* Return */ true,
2201                                                isVarArg));
2202
2203   SDValue Flag;
2204   SmallVector<SDValue, 4> RetOps;
2205   RetOps.push_back(Chain); // Operand #0 = Chain (updated below)
2206   bool isLittleEndian = Subtarget->isLittle();
2207
2208   MachineFunction &MF = DAG.getMachineFunction();
2209   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
2210   AFI->setReturnRegsCount(RVLocs.size());
2211
2212   // Copy the result values into the output registers.
2213   for (unsigned i = 0, realRVLocIdx = 0;
2214        i != RVLocs.size();
2215        ++i, ++realRVLocIdx) {
2216     CCValAssign &VA = RVLocs[i];
2217     assert(VA.isRegLoc() && "Can only return in registers!");
2218
2219     SDValue Arg = OutVals[realRVLocIdx];
2220
2221     switch (VA.getLocInfo()) {
2222     default: llvm_unreachable("Unknown loc info!");
2223     case CCValAssign::Full: break;
2224     case CCValAssign::BCvt:
2225       Arg = DAG.getNode(ISD::BITCAST, dl, VA.getLocVT(), Arg);
2226       break;
2227     }
2228
2229     if (VA.needsCustom()) {
2230       if (VA.getLocVT() == MVT::v2f64) {
2231         // Extract the first half and return it in two registers.
2232         SDValue Half = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Arg,
2233                                    DAG.getConstant(0, dl, MVT::i32));
2234         SDValue HalfGPRs = DAG.getNode(ARMISD::VMOVRRD, dl,
2235                                        DAG.getVTList(MVT::i32, MVT::i32), Half);
2236
2237         Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(),
2238                                  HalfGPRs.getValue(isLittleEndian ? 0 : 1),
2239                                  Flag);
2240         Flag = Chain.getValue(1);
2241         RetOps.push_back(DAG.getRegister(VA.getLocReg(), VA.getLocVT()));
2242         VA = RVLocs[++i]; // skip ahead to next loc
2243         Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(),
2244                                  HalfGPRs.getValue(isLittleEndian ? 1 : 0),
2245                                  Flag);
2246         Flag = Chain.getValue(1);
2247         RetOps.push_back(DAG.getRegister(VA.getLocReg(), VA.getLocVT()));
2248         VA = RVLocs[++i]; // skip ahead to next loc
2249
2250         // Extract the 2nd half and fall through to handle it as an f64 value.
2251         Arg = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Arg,
2252                           DAG.getConstant(1, dl, MVT::i32));
2253       }
2254       // Legalize ret f64 -> ret 2 x i32.  We always have fmrrd if f64 is
2255       // available.
2256       SDValue fmrrd = DAG.getNode(ARMISD::VMOVRRD, dl,
2257                                   DAG.getVTList(MVT::i32, MVT::i32), Arg);
2258       Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(),
2259                                fmrrd.getValue(isLittleEndian ? 0 : 1),
2260                                Flag);
2261       Flag = Chain.getValue(1);
2262       RetOps.push_back(DAG.getRegister(VA.getLocReg(), VA.getLocVT()));
2263       VA = RVLocs[++i]; // skip ahead to next loc
2264       Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(),
2265                                fmrrd.getValue(isLittleEndian ? 1 : 0),
2266                                Flag);
2267     } else
2268       Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), Arg, Flag);
2269
2270     // Guarantee that all emitted copies are
2271     // stuck together, avoiding something bad.
2272     Flag = Chain.getValue(1);
2273     RetOps.push_back(DAG.getRegister(VA.getLocReg(), VA.getLocVT()));
2274   }
2275
2276   // Update chain and glue.
2277   RetOps[0] = Chain;
2278   if (Flag.getNode())
2279     RetOps.push_back(Flag);
2280
2281   // CPUs which aren't M-class use a special sequence to return from
2282   // exceptions (roughly, any instruction setting pc and cpsr simultaneously,
2283   // though we use "subs pc, lr, #N").
2284   //
2285   // M-class CPUs actually use a normal return sequence with a special
2286   // (hardware-provided) value in LR, so the normal code path works.
2287   if (DAG.getMachineFunction().getFunction()->hasFnAttribute("interrupt") &&
2288       !Subtarget->isMClass()) {
2289     if (Subtarget->isThumb1Only())
2290       report_fatal_error("interrupt attribute is not supported in Thumb1");
2291     return LowerInterruptReturn(RetOps, dl, DAG);
2292   }
2293
2294   return DAG.getNode(ARMISD::RET_FLAG, dl, MVT::Other, RetOps);
2295 }
2296
2297 bool ARMTargetLowering::isUsedByReturnOnly(SDNode *N, SDValue &Chain) const {
2298   if (N->getNumValues() != 1)
2299     return false;
2300   if (!N->hasNUsesOfValue(1, 0))
2301     return false;
2302
2303   SDValue TCChain = Chain;
2304   SDNode *Copy = *N->use_begin();
2305   if (Copy->getOpcode() == ISD::CopyToReg) {
2306     // If the copy has a glue operand, we conservatively assume it isn't safe to
2307     // perform a tail call.
2308     if (Copy->getOperand(Copy->getNumOperands()-1).getValueType() == MVT::Glue)
2309       return false;
2310     TCChain = Copy->getOperand(0);
2311   } else if (Copy->getOpcode() == ARMISD::VMOVRRD) {
2312     SDNode *VMov = Copy;
2313     // f64 returned in a pair of GPRs.
2314     SmallPtrSet<SDNode*, 2> Copies;
2315     for (SDNode::use_iterator UI = VMov->use_begin(), UE = VMov->use_end();
2316          UI != UE; ++UI) {
2317       if (UI->getOpcode() != ISD::CopyToReg)
2318         return false;
2319       Copies.insert(*UI);
2320     }
2321     if (Copies.size() > 2)
2322       return false;
2323
2324     for (SDNode::use_iterator UI = VMov->use_begin(), UE = VMov->use_end();
2325          UI != UE; ++UI) {
2326       SDValue UseChain = UI->getOperand(0);
2327       if (Copies.count(UseChain.getNode()))
2328         // Second CopyToReg
2329         Copy = *UI;
2330       else {
2331         // We are at the top of this chain.
2332         // If the copy has a glue operand, we conservatively assume it
2333         // isn't safe to perform a tail call.
2334         if (UI->getOperand(UI->getNumOperands()-1).getValueType() == MVT::Glue)
2335           return false;
2336         // First CopyToReg
2337         TCChain = UseChain;
2338       }
2339     }
2340   } else if (Copy->getOpcode() == ISD::BITCAST) {
2341     // f32 returned in a single GPR.
2342     if (!Copy->hasOneUse())
2343       return false;
2344     Copy = *Copy->use_begin();
2345     if (Copy->getOpcode() != ISD::CopyToReg || !Copy->hasNUsesOfValue(1, 0))
2346       return false;
2347     // If the copy has a glue operand, we conservatively assume it isn't safe to
2348     // perform a tail call.
2349     if (Copy->getOperand(Copy->getNumOperands()-1).getValueType() == MVT::Glue)
2350       return false;
2351     TCChain = Copy->getOperand(0);
2352   } else {
2353     return false;
2354   }
2355
2356   bool HasRet = false;
2357   for (SDNode::use_iterator UI = Copy->use_begin(), UE = Copy->use_end();
2358        UI != UE; ++UI) {
2359     if (UI->getOpcode() != ARMISD::RET_FLAG &&
2360         UI->getOpcode() != ARMISD::INTRET_FLAG)
2361       return false;
2362     HasRet = true;
2363   }
2364
2365   if (!HasRet)
2366     return false;
2367
2368   Chain = TCChain;
2369   return true;
2370 }
2371
2372 bool ARMTargetLowering::mayBeEmittedAsTailCall(CallInst *CI) const {
2373   if (!Subtarget->supportsTailCall())
2374     return false;
2375
2376   if (!CI->isTailCall() || getTargetMachine().Options.DisableTailCalls)
2377     return false;
2378
2379   return !Subtarget->isThumb1Only();
2380 }
2381
2382 // ConstantPool, JumpTable, GlobalAddress, and ExternalSymbol are lowered as
2383 // their target counterpart wrapped in the ARMISD::Wrapper node. Suppose N is
2384 // one of the above mentioned nodes. It has to be wrapped because otherwise
2385 // Select(N) returns N. So the raw TargetGlobalAddress nodes, etc. can only
2386 // be used to form addressing mode. These wrapped nodes will be selected
2387 // into MOVi.
2388 static SDValue LowerConstantPool(SDValue Op, SelectionDAG &DAG) {
2389   EVT PtrVT = Op.getValueType();
2390   // FIXME there is no actual debug info here
2391   SDLoc dl(Op);
2392   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
2393   SDValue Res;
2394   if (CP->isMachineConstantPoolEntry())
2395     Res = DAG.getTargetConstantPool(CP->getMachineCPVal(), PtrVT,
2396                                     CP->getAlignment());
2397   else
2398     Res = DAG.getTargetConstantPool(CP->getConstVal(), PtrVT,
2399                                     CP->getAlignment());
2400   return DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, Res);
2401 }
2402
2403 unsigned ARMTargetLowering::getJumpTableEncoding() const {
2404   return MachineJumpTableInfo::EK_Inline;
2405 }
2406
2407 SDValue ARMTargetLowering::LowerBlockAddress(SDValue Op,
2408                                              SelectionDAG &DAG) const {
2409   MachineFunction &MF = DAG.getMachineFunction();
2410   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
2411   unsigned ARMPCLabelIndex = 0;
2412   SDLoc DL(Op);
2413   EVT PtrVT = getPointerTy();
2414   const BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
2415   Reloc::Model RelocM = getTargetMachine().getRelocationModel();
2416   SDValue CPAddr;
2417   if (RelocM == Reloc::Static) {
2418     CPAddr = DAG.getTargetConstantPool(BA, PtrVT, 4);
2419   } else {
2420     unsigned PCAdj = Subtarget->isThumb() ? 4 : 8;
2421     ARMPCLabelIndex = AFI->createPICLabelUId();
2422     ARMConstantPoolValue *CPV =
2423       ARMConstantPoolConstant::Create(BA, ARMPCLabelIndex,
2424                                       ARMCP::CPBlockAddress, PCAdj);
2425     CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
2426   }
2427   CPAddr = DAG.getNode(ARMISD::Wrapper, DL, PtrVT, CPAddr);
2428   SDValue Result = DAG.getLoad(PtrVT, DL, DAG.getEntryNode(), CPAddr,
2429                                MachinePointerInfo::getConstantPool(),
2430                                false, false, false, 0);
2431   if (RelocM == Reloc::Static)
2432     return Result;
2433   SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, DL, MVT::i32);
2434   return DAG.getNode(ARMISD::PIC_ADD, DL, PtrVT, Result, PICLabel);
2435 }
2436
2437 // Lower ISD::GlobalTLSAddress using the "general dynamic" model
2438 SDValue
2439 ARMTargetLowering::LowerToTLSGeneralDynamicModel(GlobalAddressSDNode *GA,
2440                                                  SelectionDAG &DAG) const {
2441   SDLoc dl(GA);
2442   EVT PtrVT = getPointerTy();
2443   unsigned char PCAdj = Subtarget->isThumb() ? 4 : 8;
2444   MachineFunction &MF = DAG.getMachineFunction();
2445   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
2446   unsigned ARMPCLabelIndex = AFI->createPICLabelUId();
2447   ARMConstantPoolValue *CPV =
2448     ARMConstantPoolConstant::Create(GA->getGlobal(), ARMPCLabelIndex,
2449                                     ARMCP::CPValue, PCAdj, ARMCP::TLSGD, true);
2450   SDValue Argument = DAG.getTargetConstantPool(CPV, PtrVT, 4);
2451   Argument = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, Argument);
2452   Argument = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Argument,
2453                          MachinePointerInfo::getConstantPool(),
2454                          false, false, false, 0);
2455   SDValue Chain = Argument.getValue(1);
2456
2457   SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, dl, MVT::i32);
2458   Argument = DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Argument, PICLabel);
2459
2460   // call __tls_get_addr.
2461   ArgListTy Args;
2462   ArgListEntry Entry;
2463   Entry.Node = Argument;
2464   Entry.Ty = (Type *) Type::getInt32Ty(*DAG.getContext());
2465   Args.push_back(Entry);
2466
2467   // FIXME: is there useful debug info available here?
2468   TargetLowering::CallLoweringInfo CLI(DAG);
2469   CLI.setDebugLoc(dl).setChain(Chain)
2470     .setCallee(CallingConv::C, Type::getInt32Ty(*DAG.getContext()),
2471                DAG.getExternalSymbol("__tls_get_addr", PtrVT), std::move(Args),
2472                0);
2473
2474   std::pair<SDValue, SDValue> CallResult = LowerCallTo(CLI);
2475   return CallResult.first;
2476 }
2477
2478 // Lower ISD::GlobalTLSAddress using the "initial exec" or
2479 // "local exec" model.
2480 SDValue
2481 ARMTargetLowering::LowerToTLSExecModels(GlobalAddressSDNode *GA,
2482                                         SelectionDAG &DAG,
2483                                         TLSModel::Model model) const {
2484   const GlobalValue *GV = GA->getGlobal();
2485   SDLoc dl(GA);
2486   SDValue Offset;
2487   SDValue Chain = DAG.getEntryNode();
2488   EVT PtrVT = getPointerTy();
2489   // Get the Thread Pointer
2490   SDValue ThreadPointer = DAG.getNode(ARMISD::THREAD_POINTER, dl, PtrVT);
2491
2492   if (model == TLSModel::InitialExec) {
2493     MachineFunction &MF = DAG.getMachineFunction();
2494     ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
2495     unsigned ARMPCLabelIndex = AFI->createPICLabelUId();
2496     // Initial exec model.
2497     unsigned char PCAdj = Subtarget->isThumb() ? 4 : 8;
2498     ARMConstantPoolValue *CPV =
2499       ARMConstantPoolConstant::Create(GA->getGlobal(), ARMPCLabelIndex,
2500                                       ARMCP::CPValue, PCAdj, ARMCP::GOTTPOFF,
2501                                       true);
2502     Offset = DAG.getTargetConstantPool(CPV, PtrVT, 4);
2503     Offset = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, Offset);
2504     Offset = DAG.getLoad(PtrVT, dl, Chain, Offset,
2505                          MachinePointerInfo::getConstantPool(),
2506                          false, false, false, 0);
2507     Chain = Offset.getValue(1);
2508
2509     SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, dl, MVT::i32);
2510     Offset = DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Offset, PICLabel);
2511
2512     Offset = DAG.getLoad(PtrVT, dl, Chain, Offset,
2513                          MachinePointerInfo::getConstantPool(),
2514                          false, false, false, 0);
2515   } else {
2516     // local exec model
2517     assert(model == TLSModel::LocalExec);
2518     ARMConstantPoolValue *CPV =
2519       ARMConstantPoolConstant::Create(GV, ARMCP::TPOFF);
2520     Offset = DAG.getTargetConstantPool(CPV, PtrVT, 4);
2521     Offset = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, Offset);
2522     Offset = DAG.getLoad(PtrVT, dl, Chain, Offset,
2523                          MachinePointerInfo::getConstantPool(),
2524                          false, false, false, 0);
2525   }
2526
2527   // The address of the thread local variable is the add of the thread
2528   // pointer with the offset of the variable.
2529   return DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, Offset);
2530 }
2531
2532 SDValue
2533 ARMTargetLowering::LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const {
2534   // TODO: implement the "local dynamic" model
2535   assert(Subtarget->isTargetELF() &&
2536          "TLS not implemented for non-ELF targets");
2537   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
2538
2539   TLSModel::Model model = getTargetMachine().getTLSModel(GA->getGlobal());
2540
2541   switch (model) {
2542     case TLSModel::GeneralDynamic:
2543     case TLSModel::LocalDynamic:
2544       return LowerToTLSGeneralDynamicModel(GA, DAG);
2545     case TLSModel::InitialExec:
2546     case TLSModel::LocalExec:
2547       return LowerToTLSExecModels(GA, DAG, model);
2548   }
2549   llvm_unreachable("bogus TLS model");
2550 }
2551
2552 SDValue ARMTargetLowering::LowerGlobalAddressELF(SDValue Op,
2553                                                  SelectionDAG &DAG) const {
2554   EVT PtrVT = getPointerTy();
2555   SDLoc dl(Op);
2556   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
2557   if (getTargetMachine().getRelocationModel() == Reloc::PIC_) {
2558     bool UseGOTOFF = GV->hasLocalLinkage() || GV->hasHiddenVisibility();
2559     ARMConstantPoolValue *CPV =
2560       ARMConstantPoolConstant::Create(GV,
2561                                       UseGOTOFF ? ARMCP::GOTOFF : ARMCP::GOT);
2562     SDValue CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
2563     CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
2564     SDValue Result = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(),
2565                                  CPAddr,
2566                                  MachinePointerInfo::getConstantPool(),
2567                                  false, false, false, 0);
2568     SDValue Chain = Result.getValue(1);
2569     SDValue GOT = DAG.getGLOBAL_OFFSET_TABLE(PtrVT);
2570     Result = DAG.getNode(ISD::ADD, dl, PtrVT, Result, GOT);
2571     if (!UseGOTOFF)
2572       Result = DAG.getLoad(PtrVT, dl, Chain, Result,
2573                            MachinePointerInfo::getGOT(),
2574                            false, false, false, 0);
2575     return Result;
2576   }
2577
2578   // If we have T2 ops, we can materialize the address directly via movt/movw
2579   // pair. This is always cheaper.
2580   if (Subtarget->useMovt(DAG.getMachineFunction())) {
2581     ++NumMovwMovt;
2582     // FIXME: Once remat is capable of dealing with instructions with register
2583     // operands, expand this into two nodes.
2584     return DAG.getNode(ARMISD::Wrapper, dl, PtrVT,
2585                        DAG.getTargetGlobalAddress(GV, dl, PtrVT));
2586   } else {
2587     SDValue CPAddr = DAG.getTargetConstantPool(GV, PtrVT, 4);
2588     CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
2589     return DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), CPAddr,
2590                        MachinePointerInfo::getConstantPool(),
2591                        false, false, false, 0);
2592   }
2593 }
2594
2595 SDValue ARMTargetLowering::LowerGlobalAddressDarwin(SDValue Op,
2596                                                     SelectionDAG &DAG) const {
2597   EVT PtrVT = getPointerTy();
2598   SDLoc dl(Op);
2599   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
2600   Reloc::Model RelocM = getTargetMachine().getRelocationModel();
2601
2602   if (Subtarget->useMovt(DAG.getMachineFunction()))
2603     ++NumMovwMovt;
2604
2605   // FIXME: Once remat is capable of dealing with instructions with register
2606   // operands, expand this into multiple nodes
2607   unsigned Wrapper =
2608       RelocM == Reloc::PIC_ ? ARMISD::WrapperPIC : ARMISD::Wrapper;
2609
2610   SDValue G = DAG.getTargetGlobalAddress(GV, dl, PtrVT, 0, ARMII::MO_NONLAZY);
2611   SDValue Result = DAG.getNode(Wrapper, dl, PtrVT, G);
2612
2613   if (Subtarget->GVIsIndirectSymbol(GV, RelocM))
2614     Result = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Result,
2615                          MachinePointerInfo::getGOT(), false, false, false, 0);
2616   return Result;
2617 }
2618
2619 SDValue ARMTargetLowering::LowerGlobalAddressWindows(SDValue Op,
2620                                                      SelectionDAG &DAG) const {
2621   assert(Subtarget->isTargetWindows() && "non-Windows COFF is not supported");
2622   assert(Subtarget->useMovt(DAG.getMachineFunction()) &&
2623          "Windows on ARM expects to use movw/movt");
2624
2625   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
2626   const ARMII::TOF TargetFlags =
2627     (GV->hasDLLImportStorageClass() ? ARMII::MO_DLLIMPORT : ARMII::MO_NO_FLAG);
2628   EVT PtrVT = getPointerTy();
2629   SDValue Result;
2630   SDLoc DL(Op);
2631
2632   ++NumMovwMovt;
2633
2634   // FIXME: Once remat is capable of dealing with instructions with register
2635   // operands, expand this into two nodes.
2636   Result = DAG.getNode(ARMISD::Wrapper, DL, PtrVT,
2637                        DAG.getTargetGlobalAddress(GV, DL, PtrVT, /*Offset=*/0,
2638                                                   TargetFlags));
2639   if (GV->hasDLLImportStorageClass())
2640     Result = DAG.getLoad(PtrVT, DL, DAG.getEntryNode(), Result,
2641                          MachinePointerInfo::getGOT(), false, false, false, 0);
2642   return Result;
2643 }
2644
2645 SDValue ARMTargetLowering::LowerGLOBAL_OFFSET_TABLE(SDValue Op,
2646                                                     SelectionDAG &DAG) const {
2647   assert(Subtarget->isTargetELF() &&
2648          "GLOBAL OFFSET TABLE not implemented for non-ELF targets");
2649   MachineFunction &MF = DAG.getMachineFunction();
2650   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
2651   unsigned ARMPCLabelIndex = AFI->createPICLabelUId();
2652   EVT PtrVT = getPointerTy();
2653   SDLoc dl(Op);
2654   unsigned PCAdj = Subtarget->isThumb() ? 4 : 8;
2655   ARMConstantPoolValue *CPV =
2656     ARMConstantPoolSymbol::Create(*DAG.getContext(), "_GLOBAL_OFFSET_TABLE_",
2657                                   ARMPCLabelIndex, PCAdj);
2658   SDValue CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
2659   CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
2660   SDValue Result = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), CPAddr,
2661                                MachinePointerInfo::getConstantPool(),
2662                                false, false, false, 0);
2663   SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, dl, MVT::i32);
2664   return DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Result, PICLabel);
2665 }
2666
2667 SDValue
2668 ARMTargetLowering::LowerEH_SJLJ_SETJMP(SDValue Op, SelectionDAG &DAG) const {
2669   SDLoc dl(Op);
2670   SDValue Val = DAG.getConstant(0, dl, MVT::i32);
2671   return DAG.getNode(ARMISD::EH_SJLJ_SETJMP, dl,
2672                      DAG.getVTList(MVT::i32, MVT::Other), Op.getOperand(0),
2673                      Op.getOperand(1), Val);
2674 }
2675
2676 SDValue
2677 ARMTargetLowering::LowerEH_SJLJ_LONGJMP(SDValue Op, SelectionDAG &DAG) const {
2678   SDLoc dl(Op);
2679   return DAG.getNode(ARMISD::EH_SJLJ_LONGJMP, dl, MVT::Other, Op.getOperand(0),
2680                      Op.getOperand(1), DAG.getConstant(0, dl, MVT::i32));
2681 }
2682
2683 SDValue
2684 ARMTargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG,
2685                                           const ARMSubtarget *Subtarget) const {
2686   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
2687   SDLoc dl(Op);
2688   switch (IntNo) {
2689   default: return SDValue();    // Don't custom lower most intrinsics.
2690   case Intrinsic::arm_rbit: {
2691     assert(Op.getOperand(1).getValueType() == MVT::i32 &&
2692            "RBIT intrinsic must have i32 type!");
2693     return DAG.getNode(ARMISD::RBIT, dl, MVT::i32, Op.getOperand(1));
2694   }
2695   case Intrinsic::arm_thread_pointer: {
2696     EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2697     return DAG.getNode(ARMISD::THREAD_POINTER, dl, PtrVT);
2698   }
2699   case Intrinsic::eh_sjlj_lsda: {
2700     MachineFunction &MF = DAG.getMachineFunction();
2701     ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
2702     unsigned ARMPCLabelIndex = AFI->createPICLabelUId();
2703     EVT PtrVT = getPointerTy();
2704     Reloc::Model RelocM = getTargetMachine().getRelocationModel();
2705     SDValue CPAddr;
2706     unsigned PCAdj = (RelocM != Reloc::PIC_)
2707       ? 0 : (Subtarget->isThumb() ? 4 : 8);
2708     ARMConstantPoolValue *CPV =
2709       ARMConstantPoolConstant::Create(MF.getFunction(), ARMPCLabelIndex,
2710                                       ARMCP::CPLSDA, PCAdj);
2711     CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
2712     CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
2713     SDValue Result =
2714       DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), CPAddr,
2715                   MachinePointerInfo::getConstantPool(),
2716                   false, false, false, 0);
2717
2718     if (RelocM == Reloc::PIC_) {
2719       SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, dl, MVT::i32);
2720       Result = DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Result, PICLabel);
2721     }
2722     return Result;
2723   }
2724   case Intrinsic::arm_neon_vmulls:
2725   case Intrinsic::arm_neon_vmullu: {
2726     unsigned NewOpc = (IntNo == Intrinsic::arm_neon_vmulls)
2727       ? ARMISD::VMULLs : ARMISD::VMULLu;
2728     return DAG.getNode(NewOpc, SDLoc(Op), Op.getValueType(),
2729                        Op.getOperand(1), Op.getOperand(2));
2730   }
2731   }
2732 }
2733
2734 static SDValue LowerATOMIC_FENCE(SDValue Op, SelectionDAG &DAG,
2735                                  const ARMSubtarget *Subtarget) {
2736   // FIXME: handle "fence singlethread" more efficiently.
2737   SDLoc dl(Op);
2738   if (!Subtarget->hasDataBarrier()) {
2739     // Some ARMv6 cpus can support data barriers with an mcr instruction.
2740     // Thumb1 and pre-v6 ARM mode use a libcall instead and should never get
2741     // here.
2742     assert(Subtarget->hasV6Ops() && !Subtarget->isThumb() &&
2743            "Unexpected ISD::ATOMIC_FENCE encountered. Should be libcall!");
2744     return DAG.getNode(ARMISD::MEMBARRIER_MCR, dl, MVT::Other, Op.getOperand(0),
2745                        DAG.getConstant(0, dl, MVT::i32));
2746   }
2747
2748   ConstantSDNode *OrdN = cast<ConstantSDNode>(Op.getOperand(1));
2749   AtomicOrdering Ord = static_cast<AtomicOrdering>(OrdN->getZExtValue());
2750   ARM_MB::MemBOpt Domain = ARM_MB::ISH;
2751   if (Subtarget->isMClass()) {
2752     // Only a full system barrier exists in the M-class architectures.
2753     Domain = ARM_MB::SY;
2754   } else if (Subtarget->isSwift() && Ord == Release) {
2755     // Swift happens to implement ISHST barriers in a way that's compatible with
2756     // Release semantics but weaker than ISH so we'd be fools not to use
2757     // it. Beware: other processors probably don't!
2758     Domain = ARM_MB::ISHST;
2759   }
2760
2761   return DAG.getNode(ISD::INTRINSIC_VOID, dl, MVT::Other, Op.getOperand(0),
2762                      DAG.getConstant(Intrinsic::arm_dmb, dl, MVT::i32),
2763                      DAG.getConstant(Domain, dl, MVT::i32));
2764 }
2765
2766 static SDValue LowerPREFETCH(SDValue Op, SelectionDAG &DAG,
2767                              const ARMSubtarget *Subtarget) {
2768   // ARM pre v5TE and Thumb1 does not have preload instructions.
2769   if (!(Subtarget->isThumb2() ||
2770         (!Subtarget->isThumb1Only() && Subtarget->hasV5TEOps())))
2771     // Just preserve the chain.
2772     return Op.getOperand(0);
2773
2774   SDLoc dl(Op);
2775   unsigned isRead = ~cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue() & 1;
2776   if (!isRead &&
2777       (!Subtarget->hasV7Ops() || !Subtarget->hasMPExtension()))
2778     // ARMv7 with MP extension has PLDW.
2779     return Op.getOperand(0);
2780
2781   unsigned isData = cast<ConstantSDNode>(Op.getOperand(4))->getZExtValue();
2782   if (Subtarget->isThumb()) {
2783     // Invert the bits.
2784     isRead = ~isRead & 1;
2785     isData = ~isData & 1;
2786   }
2787
2788   return DAG.getNode(ARMISD::PRELOAD, dl, MVT::Other, Op.getOperand(0),
2789                      Op.getOperand(1), DAG.getConstant(isRead, dl, MVT::i32),
2790                      DAG.getConstant(isData, dl, MVT::i32));
2791 }
2792
2793 static SDValue LowerVASTART(SDValue Op, SelectionDAG &DAG) {
2794   MachineFunction &MF = DAG.getMachineFunction();
2795   ARMFunctionInfo *FuncInfo = MF.getInfo<ARMFunctionInfo>();
2796
2797   // vastart just stores the address of the VarArgsFrameIndex slot into the
2798   // memory location argument.
2799   SDLoc dl(Op);
2800   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2801   SDValue FR = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(), PtrVT);
2802   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
2803   return DAG.getStore(Op.getOperand(0), dl, FR, Op.getOperand(1),
2804                       MachinePointerInfo(SV), false, false, 0);
2805 }
2806
2807 SDValue
2808 ARMTargetLowering::GetF64FormalArgument(CCValAssign &VA, CCValAssign &NextVA,
2809                                         SDValue &Root, SelectionDAG &DAG,
2810                                         SDLoc dl) const {
2811   MachineFunction &MF = DAG.getMachineFunction();
2812   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
2813
2814   const TargetRegisterClass *RC;
2815   if (AFI->isThumb1OnlyFunction())
2816     RC = &ARM::tGPRRegClass;
2817   else
2818     RC = &ARM::GPRRegClass;
2819
2820   // Transform the arguments stored in physical registers into virtual ones.
2821   unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
2822   SDValue ArgValue = DAG.getCopyFromReg(Root, dl, Reg, MVT::i32);
2823
2824   SDValue ArgValue2;
2825   if (NextVA.isMemLoc()) {
2826     MachineFrameInfo *MFI = MF.getFrameInfo();
2827     int FI = MFI->CreateFixedObject(4, NextVA.getLocMemOffset(), true);
2828
2829     // Create load node to retrieve arguments from the stack.
2830     SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
2831     ArgValue2 = DAG.getLoad(MVT::i32, dl, Root, FIN,
2832                             MachinePointerInfo::getFixedStack(FI),
2833                             false, false, false, 0);
2834   } else {
2835     Reg = MF.addLiveIn(NextVA.getLocReg(), RC);
2836     ArgValue2 = DAG.getCopyFromReg(Root, dl, Reg, MVT::i32);
2837   }
2838   if (!Subtarget->isLittle())
2839     std::swap (ArgValue, ArgValue2);
2840   return DAG.getNode(ARMISD::VMOVDRR, dl, MVT::f64, ArgValue, ArgValue2);
2841 }
2842
2843 // The remaining GPRs hold either the beginning of variable-argument
2844 // data, or the beginning of an aggregate passed by value (usually
2845 // byval).  Either way, we allocate stack slots adjacent to the data
2846 // provided by our caller, and store the unallocated registers there.
2847 // If this is a variadic function, the va_list pointer will begin with
2848 // these values; otherwise, this reassembles a (byval) structure that
2849 // was split between registers and memory.
2850 // Return: The frame index registers were stored into.
2851 int
2852 ARMTargetLowering::StoreByValRegs(CCState &CCInfo, SelectionDAG &DAG,
2853                                   SDLoc dl, SDValue &Chain,
2854                                   const Value *OrigArg,
2855                                   unsigned InRegsParamRecordIdx,
2856                                   int ArgOffset,
2857                                   unsigned ArgSize) const {
2858   // Currently, two use-cases possible:
2859   // Case #1. Non-var-args function, and we meet first byval parameter.
2860   //          Setup first unallocated register as first byval register;
2861   //          eat all remained registers
2862   //          (these two actions are performed by HandleByVal method).
2863   //          Then, here, we initialize stack frame with
2864   //          "store-reg" instructions.
2865   // Case #2. Var-args function, that doesn't contain byval parameters.
2866   //          The same: eat all remained unallocated registers,
2867   //          initialize stack frame.
2868
2869   MachineFunction &MF = DAG.getMachineFunction();
2870   MachineFrameInfo *MFI = MF.getFrameInfo();
2871   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
2872   unsigned RBegin, REnd;
2873   if (InRegsParamRecordIdx < CCInfo.getInRegsParamsCount()) {
2874     CCInfo.getInRegsParamInfo(InRegsParamRecordIdx, RBegin, REnd);
2875   } else {
2876     unsigned RBeginIdx = CCInfo.getFirstUnallocated(GPRArgRegs);
2877     RBegin = RBeginIdx == 4 ? (unsigned)ARM::R4 : GPRArgRegs[RBeginIdx];
2878     REnd = ARM::R4;
2879   }
2880
2881   if (REnd != RBegin)
2882     ArgOffset = -4 * (ARM::R4 - RBegin);
2883
2884   int FrameIndex = MFI->CreateFixedObject(ArgSize, ArgOffset, false);
2885   SDValue FIN = DAG.getFrameIndex(FrameIndex, getPointerTy());
2886
2887   SmallVector<SDValue, 4> MemOps;
2888   const TargetRegisterClass *RC =
2889       AFI->isThumb1OnlyFunction() ? &ARM::tGPRRegClass : &ARM::GPRRegClass;
2890
2891   for (unsigned Reg = RBegin, i = 0; Reg < REnd; ++Reg, ++i) {
2892     unsigned VReg = MF.addLiveIn(Reg, RC);
2893     SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::i32);
2894     SDValue Store =
2895         DAG.getStore(Val.getValue(1), dl, Val, FIN,
2896                      MachinePointerInfo(OrigArg, 4 * i), false, false, 0);
2897     MemOps.push_back(Store);
2898     FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), FIN,
2899                       DAG.getConstant(4, dl, getPointerTy()));
2900   }
2901
2902   if (!MemOps.empty())
2903     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, MemOps);
2904   return FrameIndex;
2905 }
2906
2907 // Setup stack frame, the va_list pointer will start from.
2908 void
2909 ARMTargetLowering::VarArgStyleRegisters(CCState &CCInfo, SelectionDAG &DAG,
2910                                         SDLoc dl, SDValue &Chain,
2911                                         unsigned ArgOffset,
2912                                         unsigned TotalArgRegsSaveSize,
2913                                         bool ForceMutable) const {
2914   MachineFunction &MF = DAG.getMachineFunction();
2915   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
2916
2917   // Try to store any remaining integer argument regs
2918   // to their spots on the stack so that they may be loaded by deferencing
2919   // the result of va_next.
2920   // If there is no regs to be stored, just point address after last
2921   // argument passed via stack.
2922   int FrameIndex = StoreByValRegs(CCInfo, DAG, dl, Chain, nullptr,
2923                                   CCInfo.getInRegsParamsCount(),
2924                                   CCInfo.getNextStackOffset(), 4);
2925   AFI->setVarArgsFrameIndex(FrameIndex);
2926 }
2927
2928 SDValue
2929 ARMTargetLowering::LowerFormalArguments(SDValue Chain,
2930                                         CallingConv::ID CallConv, bool isVarArg,
2931                                         const SmallVectorImpl<ISD::InputArg>
2932                                           &Ins,
2933                                         SDLoc dl, SelectionDAG &DAG,
2934                                         SmallVectorImpl<SDValue> &InVals)
2935                                           const {
2936   MachineFunction &MF = DAG.getMachineFunction();
2937   MachineFrameInfo *MFI = MF.getFrameInfo();
2938
2939   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
2940
2941   // Assign locations to all of the incoming arguments.
2942   SmallVector<CCValAssign, 16> ArgLocs;
2943   ARMCCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(), ArgLocs,
2944                     *DAG.getContext(), Prologue);
2945   CCInfo.AnalyzeFormalArguments(Ins,
2946                                 CCAssignFnForNode(CallConv, /* Return*/ false,
2947                                                   isVarArg));
2948
2949   SmallVector<SDValue, 16> ArgValues;
2950   SDValue ArgValue;
2951   Function::const_arg_iterator CurOrigArg = MF.getFunction()->arg_begin();
2952   unsigned CurArgIdx = 0;
2953
2954   // Initially ArgRegsSaveSize is zero.
2955   // Then we increase this value each time we meet byval parameter.
2956   // We also increase this value in case of varargs function.
2957   AFI->setArgRegsSaveSize(0);
2958
2959   // Calculate the amount of stack space that we need to allocate to store
2960   // byval and variadic arguments that are passed in registers.
2961   // We need to know this before we allocate the first byval or variadic
2962   // argument, as they will be allocated a stack slot below the CFA (Canonical
2963   // Frame Address, the stack pointer at entry to the function).
2964   unsigned ArgRegBegin = ARM::R4;
2965   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2966     if (CCInfo.getInRegsParamsProcessed() >= CCInfo.getInRegsParamsCount())
2967       break;
2968
2969     CCValAssign &VA = ArgLocs[i];
2970     unsigned Index = VA.getValNo();
2971     ISD::ArgFlagsTy Flags = Ins[Index].Flags;
2972     if (!Flags.isByVal())
2973       continue;
2974
2975     assert(VA.isMemLoc() && "unexpected byval pointer in reg");
2976     unsigned RBegin, REnd;
2977     CCInfo.getInRegsParamInfo(CCInfo.getInRegsParamsProcessed(), RBegin, REnd);
2978     ArgRegBegin = std::min(ArgRegBegin, RBegin);
2979
2980     CCInfo.nextInRegsParam();
2981   }
2982   CCInfo.rewindByValRegsInfo();
2983
2984   int lastInsIndex = -1;
2985   if (isVarArg && MFI->hasVAStart()) {
2986     unsigned RegIdx = CCInfo.getFirstUnallocated(GPRArgRegs);
2987     if (RegIdx != array_lengthof(GPRArgRegs))
2988       ArgRegBegin = std::min(ArgRegBegin, (unsigned)GPRArgRegs[RegIdx]);
2989   }
2990
2991   unsigned TotalArgRegsSaveSize = 4 * (ARM::R4 - ArgRegBegin);
2992   AFI->setArgRegsSaveSize(TotalArgRegsSaveSize);
2993
2994   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2995     CCValAssign &VA = ArgLocs[i];
2996     if (Ins[VA.getValNo()].isOrigArg()) {
2997       std::advance(CurOrigArg,
2998                    Ins[VA.getValNo()].getOrigArgIndex() - CurArgIdx);
2999       CurArgIdx = Ins[VA.getValNo()].getOrigArgIndex();
3000     }
3001     // Arguments stored in registers.
3002     if (VA.isRegLoc()) {
3003       EVT RegVT = VA.getLocVT();
3004
3005       if (VA.needsCustom()) {
3006         // f64 and vector types are split up into multiple registers or
3007         // combinations of registers and stack slots.
3008         if (VA.getLocVT() == MVT::v2f64) {
3009           SDValue ArgValue1 = GetF64FormalArgument(VA, ArgLocs[++i],
3010                                                    Chain, DAG, dl);
3011           VA = ArgLocs[++i]; // skip ahead to next loc
3012           SDValue ArgValue2;
3013           if (VA.isMemLoc()) {
3014             int FI = MFI->CreateFixedObject(8, VA.getLocMemOffset(), true);
3015             SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
3016             ArgValue2 = DAG.getLoad(MVT::f64, dl, Chain, FIN,
3017                                     MachinePointerInfo::getFixedStack(FI),
3018                                     false, false, false, 0);
3019           } else {
3020             ArgValue2 = GetF64FormalArgument(VA, ArgLocs[++i],
3021                                              Chain, DAG, dl);
3022           }
3023           ArgValue = DAG.getNode(ISD::UNDEF, dl, MVT::v2f64);
3024           ArgValue = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64,
3025                                  ArgValue, ArgValue1,
3026                                  DAG.getIntPtrConstant(0, dl));
3027           ArgValue = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64,
3028                                  ArgValue, ArgValue2,
3029                                  DAG.getIntPtrConstant(1, dl));
3030         } else
3031           ArgValue = GetF64FormalArgument(VA, ArgLocs[++i], Chain, DAG, dl);
3032
3033       } else {
3034         const TargetRegisterClass *RC;
3035
3036         if (RegVT == MVT::f32)
3037           RC = &ARM::SPRRegClass;
3038         else if (RegVT == MVT::f64)
3039           RC = &ARM::DPRRegClass;
3040         else if (RegVT == MVT::v2f64)
3041           RC = &ARM::QPRRegClass;
3042         else if (RegVT == MVT::i32)
3043           RC = AFI->isThumb1OnlyFunction() ? &ARM::tGPRRegClass
3044                                            : &ARM::GPRRegClass;
3045         else
3046           llvm_unreachable("RegVT not supported by FORMAL_ARGUMENTS Lowering");
3047
3048         // Transform the arguments in physical registers into virtual ones.
3049         unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
3050         ArgValue = DAG.getCopyFromReg(Chain, dl, Reg, RegVT);
3051       }
3052
3053       // If this is an 8 or 16-bit value, it is really passed promoted
3054       // to 32 bits.  Insert an assert[sz]ext to capture this, then
3055       // truncate to the right size.
3056       switch (VA.getLocInfo()) {
3057       default: llvm_unreachable("Unknown loc info!");
3058       case CCValAssign::Full: break;
3059       case CCValAssign::BCvt:
3060         ArgValue = DAG.getNode(ISD::BITCAST, dl, VA.getValVT(), ArgValue);
3061         break;
3062       case CCValAssign::SExt:
3063         ArgValue = DAG.getNode(ISD::AssertSext, dl, RegVT, ArgValue,
3064                                DAG.getValueType(VA.getValVT()));
3065         ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
3066         break;
3067       case CCValAssign::ZExt:
3068         ArgValue = DAG.getNode(ISD::AssertZext, dl, RegVT, ArgValue,
3069                                DAG.getValueType(VA.getValVT()));
3070         ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
3071         break;
3072       }
3073
3074       InVals.push_back(ArgValue);
3075
3076     } else { // VA.isRegLoc()
3077
3078       // sanity check
3079       assert(VA.isMemLoc());
3080       assert(VA.getValVT() != MVT::i64 && "i64 should already be lowered");
3081
3082       int index = VA.getValNo();
3083
3084       // Some Ins[] entries become multiple ArgLoc[] entries.
3085       // Process them only once.
3086       if (index != lastInsIndex)
3087         {
3088           ISD::ArgFlagsTy Flags = Ins[index].Flags;
3089           // FIXME: For now, all byval parameter objects are marked mutable.
3090           // This can be changed with more analysis.
3091           // In case of tail call optimization mark all arguments mutable.
3092           // Since they could be overwritten by lowering of arguments in case of
3093           // a tail call.
3094           if (Flags.isByVal()) {
3095             assert(Ins[index].isOrigArg() &&
3096                    "Byval arguments cannot be implicit");
3097             unsigned CurByValIndex = CCInfo.getInRegsParamsProcessed();
3098
3099             int FrameIndex = StoreByValRegs(CCInfo, DAG, dl, Chain, CurOrigArg,
3100                                             CurByValIndex, VA.getLocMemOffset(),
3101                                             Flags.getByValSize());
3102             InVals.push_back(DAG.getFrameIndex(FrameIndex, getPointerTy()));
3103             CCInfo.nextInRegsParam();
3104           } else {
3105             unsigned FIOffset = VA.getLocMemOffset();
3106             int FI = MFI->CreateFixedObject(VA.getLocVT().getSizeInBits()/8,
3107                                             FIOffset, true);
3108
3109             // Create load nodes to retrieve arguments from the stack.
3110             SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
3111             InVals.push_back(DAG.getLoad(VA.getValVT(), dl, Chain, FIN,
3112                                          MachinePointerInfo::getFixedStack(FI),
3113                                          false, false, false, 0));
3114           }
3115           lastInsIndex = index;
3116         }
3117     }
3118   }
3119
3120   // varargs
3121   if (isVarArg && MFI->hasVAStart())
3122     VarArgStyleRegisters(CCInfo, DAG, dl, Chain,
3123                          CCInfo.getNextStackOffset(),
3124                          TotalArgRegsSaveSize);
3125
3126   AFI->setArgumentStackSize(CCInfo.getNextStackOffset());
3127
3128   return Chain;
3129 }
3130
3131 /// isFloatingPointZero - Return true if this is +0.0.
3132 static bool isFloatingPointZero(SDValue Op) {
3133   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(Op))
3134     return CFP->getValueAPF().isPosZero();
3135   else if (ISD::isEXTLoad(Op.getNode()) || ISD::isNON_EXTLoad(Op.getNode())) {
3136     // Maybe this has already been legalized into the constant pool?
3137     if (Op.getOperand(1).getOpcode() == ARMISD::Wrapper) {
3138       SDValue WrapperOp = Op.getOperand(1).getOperand(0);
3139       if (ConstantPoolSDNode *CP = dyn_cast<ConstantPoolSDNode>(WrapperOp))
3140         if (const ConstantFP *CFP = dyn_cast<ConstantFP>(CP->getConstVal()))
3141           return CFP->getValueAPF().isPosZero();
3142     }
3143   } else if (Op->getOpcode() == ISD::BITCAST &&
3144              Op->getValueType(0) == MVT::f64) {
3145     // Handle (ISD::BITCAST (ARMISD::VMOVIMM (ISD::TargetConstant 0)) MVT::f64)
3146     // created by LowerConstantFP().
3147     SDValue BitcastOp = Op->getOperand(0);
3148     if (BitcastOp->getOpcode() == ARMISD::VMOVIMM) {
3149       SDValue MoveOp = BitcastOp->getOperand(0);
3150       if (MoveOp->getOpcode() == ISD::TargetConstant &&
3151           cast<ConstantSDNode>(MoveOp)->getZExtValue() == 0) {
3152         return true;
3153       }
3154     }
3155   }
3156   return false;
3157 }
3158
3159 /// Returns appropriate ARM CMP (cmp) and corresponding condition code for
3160 /// the given operands.
3161 SDValue
3162 ARMTargetLowering::getARMCmp(SDValue LHS, SDValue RHS, ISD::CondCode CC,
3163                              SDValue &ARMcc, SelectionDAG &DAG,
3164                              SDLoc dl) const {
3165   if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS.getNode())) {
3166     unsigned C = RHSC->getZExtValue();
3167     if (!isLegalICmpImmediate(C)) {
3168       // Constant does not fit, try adjusting it by one?
3169       switch (CC) {
3170       default: break;
3171       case ISD::SETLT:
3172       case ISD::SETGE:
3173         if (C != 0x80000000 && isLegalICmpImmediate(C-1)) {
3174           CC = (CC == ISD::SETLT) ? ISD::SETLE : ISD::SETGT;
3175           RHS = DAG.getConstant(C - 1, dl, MVT::i32);
3176         }
3177         break;
3178       case ISD::SETULT:
3179       case ISD::SETUGE:
3180         if (C != 0 && isLegalICmpImmediate(C-1)) {
3181           CC = (CC == ISD::SETULT) ? ISD::SETULE : ISD::SETUGT;
3182           RHS = DAG.getConstant(C - 1, dl, MVT::i32);
3183         }
3184         break;
3185       case ISD::SETLE:
3186       case ISD::SETGT:
3187         if (C != 0x7fffffff && isLegalICmpImmediate(C+1)) {
3188           CC = (CC == ISD::SETLE) ? ISD::SETLT : ISD::SETGE;
3189           RHS = DAG.getConstant(C + 1, dl, MVT::i32);
3190         }
3191         break;
3192       case ISD::SETULE:
3193       case ISD::SETUGT:
3194         if (C != 0xffffffff && isLegalICmpImmediate(C+1)) {
3195           CC = (CC == ISD::SETULE) ? ISD::SETULT : ISD::SETUGE;
3196           RHS = DAG.getConstant(C + 1, dl, MVT::i32);
3197         }
3198         break;
3199       }
3200     }
3201   }
3202
3203   ARMCC::CondCodes CondCode = IntCCToARMCC(CC);
3204   ARMISD::NodeType CompareType;
3205   switch (CondCode) {
3206   default:
3207     CompareType = ARMISD::CMP;
3208     break;
3209   case ARMCC::EQ:
3210   case ARMCC::NE:
3211     // Uses only Z Flag
3212     CompareType = ARMISD::CMPZ;
3213     break;
3214   }
3215   ARMcc = DAG.getConstant(CondCode, dl, MVT::i32);
3216   return DAG.getNode(CompareType, dl, MVT::Glue, LHS, RHS);
3217 }
3218
3219 /// Returns a appropriate VFP CMP (fcmp{s|d}+fmstat) for the given operands.
3220 SDValue
3221 ARMTargetLowering::getVFPCmp(SDValue LHS, SDValue RHS, SelectionDAG &DAG,
3222                              SDLoc dl) const {
3223   assert(!Subtarget->isFPOnlySP() || RHS.getValueType() != MVT::f64);
3224   SDValue Cmp;
3225   if (!isFloatingPointZero(RHS))
3226     Cmp = DAG.getNode(ARMISD::CMPFP, dl, MVT::Glue, LHS, RHS);
3227   else
3228     Cmp = DAG.getNode(ARMISD::CMPFPw0, dl, MVT::Glue, LHS);
3229   return DAG.getNode(ARMISD::FMSTAT, dl, MVT::Glue, Cmp);
3230 }
3231
3232 /// duplicateCmp - Glue values can have only one use, so this function
3233 /// duplicates a comparison node.
3234 SDValue
3235 ARMTargetLowering::duplicateCmp(SDValue Cmp, SelectionDAG &DAG) const {
3236   unsigned Opc = Cmp.getOpcode();
3237   SDLoc DL(Cmp);
3238   if (Opc == ARMISD::CMP || Opc == ARMISD::CMPZ)
3239     return DAG.getNode(Opc, DL, MVT::Glue, Cmp.getOperand(0),Cmp.getOperand(1));
3240
3241   assert(Opc == ARMISD::FMSTAT && "unexpected comparison operation");
3242   Cmp = Cmp.getOperand(0);
3243   Opc = Cmp.getOpcode();
3244   if (Opc == ARMISD::CMPFP)
3245     Cmp = DAG.getNode(Opc, DL, MVT::Glue, Cmp.getOperand(0),Cmp.getOperand(1));
3246   else {
3247     assert(Opc == ARMISD::CMPFPw0 && "unexpected operand of FMSTAT");
3248     Cmp = DAG.getNode(Opc, DL, MVT::Glue, Cmp.getOperand(0));
3249   }
3250   return DAG.getNode(ARMISD::FMSTAT, DL, MVT::Glue, Cmp);
3251 }
3252
3253 std::pair<SDValue, SDValue>
3254 ARMTargetLowering::getARMXALUOOp(SDValue Op, SelectionDAG &DAG,
3255                                  SDValue &ARMcc) const {
3256   assert(Op.getValueType() == MVT::i32 &&  "Unsupported value type");
3257
3258   SDValue Value, OverflowCmp;
3259   SDValue LHS = Op.getOperand(0);
3260   SDValue RHS = Op.getOperand(1);
3261   SDLoc dl(Op);
3262
3263   // FIXME: We are currently always generating CMPs because we don't support
3264   // generating CMN through the backend. This is not as good as the natural
3265   // CMP case because it causes a register dependency and cannot be folded
3266   // later.
3267
3268   switch (Op.getOpcode()) {
3269   default:
3270     llvm_unreachable("Unknown overflow instruction!");
3271   case ISD::SADDO:
3272     ARMcc = DAG.getConstant(ARMCC::VC, dl, MVT::i32);
3273     Value = DAG.getNode(ISD::ADD, dl, Op.getValueType(), LHS, RHS);
3274     OverflowCmp = DAG.getNode(ARMISD::CMP, dl, MVT::Glue, Value, LHS);
3275     break;
3276   case ISD::UADDO:
3277     ARMcc = DAG.getConstant(ARMCC::HS, dl, MVT::i32);
3278     Value = DAG.getNode(ISD::ADD, dl, Op.getValueType(), LHS, RHS);
3279     OverflowCmp = DAG.getNode(ARMISD::CMP, dl, MVT::Glue, Value, LHS);
3280     break;
3281   case ISD::SSUBO:
3282     ARMcc = DAG.getConstant(ARMCC::VC, dl, MVT::i32);
3283     Value = DAG.getNode(ISD::SUB, dl, Op.getValueType(), LHS, RHS);
3284     OverflowCmp = DAG.getNode(ARMISD::CMP, dl, MVT::Glue, LHS, RHS);
3285     break;
3286   case ISD::USUBO:
3287     ARMcc = DAG.getConstant(ARMCC::HS, dl, MVT::i32);
3288     Value = DAG.getNode(ISD::SUB, dl, Op.getValueType(), LHS, RHS);
3289     OverflowCmp = DAG.getNode(ARMISD::CMP, dl, MVT::Glue, LHS, RHS);
3290     break;
3291   } // switch (...)
3292
3293   return std::make_pair(Value, OverflowCmp);
3294 }
3295
3296
3297 SDValue
3298 ARMTargetLowering::LowerXALUO(SDValue Op, SelectionDAG &DAG) const {
3299   // Let legalize expand this if it isn't a legal type yet.
3300   if (!DAG.getTargetLoweringInfo().isTypeLegal(Op.getValueType()))
3301     return SDValue();
3302
3303   SDValue Value, OverflowCmp;
3304   SDValue ARMcc;
3305   std::tie(Value, OverflowCmp) = getARMXALUOOp(Op, DAG, ARMcc);
3306   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
3307   SDLoc dl(Op);
3308   // We use 0 and 1 as false and true values.
3309   SDValue TVal = DAG.getConstant(1, dl, MVT::i32);
3310   SDValue FVal = DAG.getConstant(0, dl, MVT::i32);
3311   EVT VT = Op.getValueType();
3312
3313   SDValue Overflow = DAG.getNode(ARMISD::CMOV, dl, VT, TVal, FVal,
3314                                  ARMcc, CCR, OverflowCmp);
3315
3316   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
3317   return DAG.getNode(ISD::MERGE_VALUES, dl, VTs, Value, Overflow);
3318 }
3319
3320
3321 SDValue ARMTargetLowering::LowerSELECT(SDValue Op, SelectionDAG &DAG) const {
3322   SDValue Cond = Op.getOperand(0);
3323   SDValue SelectTrue = Op.getOperand(1);
3324   SDValue SelectFalse = Op.getOperand(2);
3325   SDLoc dl(Op);
3326   unsigned Opc = Cond.getOpcode();
3327
3328   if (Cond.getResNo() == 1 &&
3329       (Opc == ISD::SADDO || Opc == ISD::UADDO || Opc == ISD::SSUBO ||
3330        Opc == ISD::USUBO)) {
3331     if (!DAG.getTargetLoweringInfo().isTypeLegal(Cond->getValueType(0)))
3332       return SDValue();
3333
3334     SDValue Value, OverflowCmp;
3335     SDValue ARMcc;
3336     std::tie(Value, OverflowCmp) = getARMXALUOOp(Cond, DAG, ARMcc);
3337     SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
3338     EVT VT = Op.getValueType();
3339
3340     return getCMOV(dl, VT, SelectTrue, SelectFalse, ARMcc, CCR,
3341                    OverflowCmp, DAG);
3342   }
3343
3344   // Convert:
3345   //
3346   //   (select (cmov 1, 0, cond), t, f) -> (cmov t, f, cond)
3347   //   (select (cmov 0, 1, cond), t, f) -> (cmov f, t, cond)
3348   //
3349   if (Cond.getOpcode() == ARMISD::CMOV && Cond.hasOneUse()) {
3350     const ConstantSDNode *CMOVTrue =
3351       dyn_cast<ConstantSDNode>(Cond.getOperand(0));
3352     const ConstantSDNode *CMOVFalse =
3353       dyn_cast<ConstantSDNode>(Cond.getOperand(1));
3354
3355     if (CMOVTrue && CMOVFalse) {
3356       unsigned CMOVTrueVal = CMOVTrue->getZExtValue();
3357       unsigned CMOVFalseVal = CMOVFalse->getZExtValue();
3358
3359       SDValue True;
3360       SDValue False;
3361       if (CMOVTrueVal == 1 && CMOVFalseVal == 0) {
3362         True = SelectTrue;
3363         False = SelectFalse;
3364       } else if (CMOVTrueVal == 0 && CMOVFalseVal == 1) {
3365         True = SelectFalse;
3366         False = SelectTrue;
3367       }
3368
3369       if (True.getNode() && False.getNode()) {
3370         EVT VT = Op.getValueType();
3371         SDValue ARMcc = Cond.getOperand(2);
3372         SDValue CCR = Cond.getOperand(3);
3373         SDValue Cmp = duplicateCmp(Cond.getOperand(4), DAG);
3374         assert(True.getValueType() == VT);
3375         return getCMOV(dl, VT, True, False, ARMcc, CCR, Cmp, DAG);
3376       }
3377     }
3378   }
3379
3380   // ARM's BooleanContents value is UndefinedBooleanContent. Mask out the
3381   // undefined bits before doing a full-word comparison with zero.
3382   Cond = DAG.getNode(ISD::AND, dl, Cond.getValueType(), Cond,
3383                      DAG.getConstant(1, dl, Cond.getValueType()));
3384
3385   return DAG.getSelectCC(dl, Cond,
3386                          DAG.getConstant(0, dl, Cond.getValueType()),
3387                          SelectTrue, SelectFalse, ISD::SETNE);
3388 }
3389
3390 static void checkVSELConstraints(ISD::CondCode CC, ARMCC::CondCodes &CondCode,
3391                                  bool &swpCmpOps, bool &swpVselOps) {
3392   // Start by selecting the GE condition code for opcodes that return true for
3393   // 'equality'
3394   if (CC == ISD::SETUGE || CC == ISD::SETOGE || CC == ISD::SETOLE ||
3395       CC == ISD::SETULE)
3396     CondCode = ARMCC::GE;
3397
3398   // and GT for opcodes that return false for 'equality'.
3399   else if (CC == ISD::SETUGT || CC == ISD::SETOGT || CC == ISD::SETOLT ||
3400            CC == ISD::SETULT)
3401     CondCode = ARMCC::GT;
3402
3403   // Since we are constrained to GE/GT, if the opcode contains 'less', we need
3404   // to swap the compare operands.
3405   if (CC == ISD::SETOLE || CC == ISD::SETULE || CC == ISD::SETOLT ||
3406       CC == ISD::SETULT)
3407     swpCmpOps = true;
3408
3409   // Both GT and GE are ordered comparisons, and return false for 'unordered'.
3410   // If we have an unordered opcode, we need to swap the operands to the VSEL
3411   // instruction (effectively negating the condition).
3412   //
3413   // This also has the effect of swapping which one of 'less' or 'greater'
3414   // returns true, so we also swap the compare operands. It also switches
3415   // whether we return true for 'equality', so we compensate by picking the
3416   // opposite condition code to our original choice.
3417   if (CC == ISD::SETULE || CC == ISD::SETULT || CC == ISD::SETUGE ||
3418       CC == ISD::SETUGT) {
3419     swpCmpOps = !swpCmpOps;
3420     swpVselOps = !swpVselOps;
3421     CondCode = CondCode == ARMCC::GT ? ARMCC::GE : ARMCC::GT;
3422   }
3423
3424   // 'ordered' is 'anything but unordered', so use the VS condition code and
3425   // swap the VSEL operands.
3426   if (CC == ISD::SETO) {
3427     CondCode = ARMCC::VS;
3428     swpVselOps = true;
3429   }
3430
3431   // 'unordered or not equal' is 'anything but equal', so use the EQ condition
3432   // code and swap the VSEL operands.
3433   if (CC == ISD::SETUNE) {
3434     CondCode = ARMCC::EQ;
3435     swpVselOps = true;
3436   }
3437 }
3438
3439 SDValue ARMTargetLowering::getCMOV(SDLoc dl, EVT VT, SDValue FalseVal,
3440                                    SDValue TrueVal, SDValue ARMcc, SDValue CCR,
3441                                    SDValue Cmp, SelectionDAG &DAG) const {
3442   if (Subtarget->isFPOnlySP() && VT == MVT::f64) {
3443     FalseVal = DAG.getNode(ARMISD::VMOVRRD, dl,
3444                            DAG.getVTList(MVT::i32, MVT::i32), FalseVal);
3445     TrueVal = DAG.getNode(ARMISD::VMOVRRD, dl,
3446                           DAG.getVTList(MVT::i32, MVT::i32), TrueVal);
3447
3448     SDValue TrueLow = TrueVal.getValue(0);
3449     SDValue TrueHigh = TrueVal.getValue(1);
3450     SDValue FalseLow = FalseVal.getValue(0);
3451     SDValue FalseHigh = FalseVal.getValue(1);
3452
3453     SDValue Low = DAG.getNode(ARMISD::CMOV, dl, MVT::i32, FalseLow, TrueLow,
3454                               ARMcc, CCR, Cmp);
3455     SDValue High = DAG.getNode(ARMISD::CMOV, dl, MVT::i32, FalseHigh, TrueHigh,
3456                                ARMcc, CCR, duplicateCmp(Cmp, DAG));
3457
3458     return DAG.getNode(ARMISD::VMOVDRR, dl, MVT::f64, Low, High);
3459   } else {
3460     return DAG.getNode(ARMISD::CMOV, dl, VT, FalseVal, TrueVal, ARMcc, CCR,
3461                        Cmp);
3462   }
3463 }
3464
3465 SDValue ARMTargetLowering::LowerSELECT_CC(SDValue Op, SelectionDAG &DAG) const {
3466   EVT VT = Op.getValueType();
3467   SDValue LHS = Op.getOperand(0);
3468   SDValue RHS = Op.getOperand(1);
3469   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(4))->get();
3470   SDValue TrueVal = Op.getOperand(2);
3471   SDValue FalseVal = Op.getOperand(3);
3472   SDLoc dl(Op);
3473
3474   if (Subtarget->isFPOnlySP() && LHS.getValueType() == MVT::f64) {
3475     DAG.getTargetLoweringInfo().softenSetCCOperands(DAG, MVT::f64, LHS, RHS, CC,
3476                                                     dl);
3477
3478     // If softenSetCCOperands only returned one value, we should compare it to
3479     // zero.
3480     if (!RHS.getNode()) {
3481       RHS = DAG.getConstant(0, dl, LHS.getValueType());
3482       CC = ISD::SETNE;
3483     }
3484   }
3485
3486   if (LHS.getValueType() == MVT::i32) {
3487     // Try to generate VSEL on ARMv8.
3488     // The VSEL instruction can't use all the usual ARM condition
3489     // codes: it only has two bits to select the condition code, so it's
3490     // constrained to use only GE, GT, VS and EQ.
3491     //
3492     // To implement all the various ISD::SETXXX opcodes, we sometimes need to
3493     // swap the operands of the previous compare instruction (effectively
3494     // inverting the compare condition, swapping 'less' and 'greater') and
3495     // sometimes need to swap the operands to the VSEL (which inverts the
3496     // condition in the sense of firing whenever the previous condition didn't)
3497     if (Subtarget->hasFPARMv8() && (TrueVal.getValueType() == MVT::f32 ||
3498                                     TrueVal.getValueType() == MVT::f64)) {
3499       ARMCC::CondCodes CondCode = IntCCToARMCC(CC);
3500       if (CondCode == ARMCC::LT || CondCode == ARMCC::LE ||
3501           CondCode == ARMCC::VC || CondCode == ARMCC::NE) {
3502         CC = ISD::getSetCCInverse(CC, true);
3503         std::swap(TrueVal, FalseVal);
3504       }
3505     }
3506
3507     SDValue ARMcc;
3508     SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
3509     SDValue Cmp = getARMCmp(LHS, RHS, CC, ARMcc, DAG, dl);
3510     return getCMOV(dl, VT, FalseVal, TrueVal, ARMcc, CCR, Cmp, DAG);
3511   }
3512
3513   ARMCC::CondCodes CondCode, CondCode2;
3514   FPCCToARMCC(CC, CondCode, CondCode2);
3515
3516   // Try to generate VMAXNM/VMINNM on ARMv8.
3517   if (Subtarget->hasFPARMv8() && (TrueVal.getValueType() == MVT::f32 ||
3518                                   TrueVal.getValueType() == MVT::f64)) {
3519     // We can use VMAXNM/VMINNM for a compare followed by a select with the
3520     // same operands, as follows:
3521     //   c = fcmp [?gt, ?ge, ?lt, ?le] a, b
3522     //   select c, a, b
3523     // In NoNaNsFPMath the CC will have been changed from, e.g., 'ogt' to 'gt'.
3524     // FIXME: There is similar code that allows some extensions in
3525     // AArch64TargetLowering::LowerSELECT_CC that should be shared with this
3526     // code.
3527     bool swapSides = false;
3528     if (!getTargetMachine().Options.NoNaNsFPMath) {
3529       // transformability may depend on which way around we compare
3530       switch (CC) {
3531       default:
3532         break;
3533       case ISD::SETOGT:
3534       case ISD::SETOGE:
3535       case ISD::SETOLT:
3536       case ISD::SETOLE:
3537         // the non-NaN should be RHS
3538         swapSides = DAG.isKnownNeverNaN(LHS) && !DAG.isKnownNeverNaN(RHS);
3539         break;
3540       case ISD::SETUGT:
3541       case ISD::SETUGE:
3542       case ISD::SETULT:
3543       case ISD::SETULE:
3544         // the non-NaN should be LHS
3545         swapSides = DAG.isKnownNeverNaN(RHS) && !DAG.isKnownNeverNaN(LHS);
3546         break;
3547       }
3548     }
3549     swapSides = swapSides || (LHS == FalseVal && RHS == TrueVal);
3550     if (swapSides) {
3551       CC = ISD::getSetCCSwappedOperands(CC);
3552       std::swap(LHS, RHS);
3553     }
3554     if (LHS == TrueVal && RHS == FalseVal) {
3555       bool canTransform = true;
3556       // FIXME: FastMathFlags::noSignedZeros() doesn't appear reachable from here
3557       if (!getTargetMachine().Options.UnsafeFPMath &&
3558           !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS)) {
3559         const ConstantFPSDNode *Zero;
3560         switch (CC) {
3561         default:
3562           break;
3563         case ISD::SETOGT:
3564         case ISD::SETUGT:
3565         case ISD::SETGT:
3566           // RHS must not be -0
3567           canTransform = (Zero = dyn_cast<ConstantFPSDNode>(RHS)) &&
3568                          !Zero->isNegative();
3569           break;
3570         case ISD::SETOGE:
3571         case ISD::SETUGE:
3572         case ISD::SETGE:
3573           // LHS must not be -0
3574           canTransform = (Zero = dyn_cast<ConstantFPSDNode>(LHS)) &&
3575                          !Zero->isNegative();
3576           break;
3577         case ISD::SETOLT:
3578         case ISD::SETULT:
3579         case ISD::SETLT:
3580           // RHS must not be +0
3581           canTransform = (Zero = dyn_cast<ConstantFPSDNode>(RHS)) &&
3582                           Zero->isNegative();
3583           break;
3584         case ISD::SETOLE:
3585         case ISD::SETULE:
3586         case ISD::SETLE:
3587           // LHS must not be +0
3588           canTransform = (Zero = dyn_cast<ConstantFPSDNode>(LHS)) &&
3589                           Zero->isNegative();
3590           break;
3591         }
3592       }
3593       if (canTransform) {
3594         // Note: If one of the elements in a pair is a number and the other
3595         // element is NaN, the corresponding result element is the number.
3596         // This is consistent with the IEEE 754-2008 standard.
3597         // Therefore, a > b ? a : b <=> vmax(a,b), if b is constant and a is NaN
3598         switch (CC) {
3599         default:
3600           break;
3601         case ISD::SETOGT:
3602         case ISD::SETOGE:
3603           if (!DAG.isKnownNeverNaN(RHS))
3604             break;
3605           return DAG.getNode(ARMISD::VMAXNM, dl, VT, LHS, RHS);
3606         case ISD::SETUGT:
3607         case ISD::SETUGE:
3608           if (!DAG.isKnownNeverNaN(LHS))
3609             break;
3610         case ISD::SETGT:
3611         case ISD::SETGE:
3612           return DAG.getNode(ARMISD::VMAXNM, dl, VT, LHS, RHS);
3613         case ISD::SETOLT:
3614         case ISD::SETOLE:
3615           if (!DAG.isKnownNeverNaN(RHS))
3616             break;
3617           return DAG.getNode(ARMISD::VMINNM, dl, VT, LHS, RHS);
3618         case ISD::SETULT:
3619         case ISD::SETULE:
3620           if (!DAG.isKnownNeverNaN(LHS))
3621             break;
3622         case ISD::SETLT:
3623         case ISD::SETLE:
3624           return DAG.getNode(ARMISD::VMINNM, dl, VT, LHS, RHS);
3625         }
3626       }
3627     }
3628
3629     bool swpCmpOps = false;
3630     bool swpVselOps = false;
3631     checkVSELConstraints(CC, CondCode, swpCmpOps, swpVselOps);
3632
3633     if (CondCode == ARMCC::GT || CondCode == ARMCC::GE ||
3634         CondCode == ARMCC::VS || CondCode == ARMCC::EQ) {
3635       if (swpCmpOps)
3636         std::swap(LHS, RHS);
3637       if (swpVselOps)
3638         std::swap(TrueVal, FalseVal);
3639     }
3640   }
3641
3642   SDValue ARMcc = DAG.getConstant(CondCode, dl, MVT::i32);
3643   SDValue Cmp = getVFPCmp(LHS, RHS, DAG, dl);
3644   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
3645   SDValue Result = getCMOV(dl, VT, FalseVal, TrueVal, ARMcc, CCR, Cmp, DAG);
3646   if (CondCode2 != ARMCC::AL) {
3647     SDValue ARMcc2 = DAG.getConstant(CondCode2, dl, MVT::i32);
3648     // FIXME: Needs another CMP because flag can have but one use.
3649     SDValue Cmp2 = getVFPCmp(LHS, RHS, DAG, dl);
3650     Result = getCMOV(dl, VT, Result, TrueVal, ARMcc2, CCR, Cmp2, DAG);
3651   }
3652   return Result;
3653 }
3654
3655 /// canChangeToInt - Given the fp compare operand, return true if it is suitable
3656 /// to morph to an integer compare sequence.
3657 static bool canChangeToInt(SDValue Op, bool &SeenZero,
3658                            const ARMSubtarget *Subtarget) {
3659   SDNode *N = Op.getNode();
3660   if (!N->hasOneUse())
3661     // Otherwise it requires moving the value from fp to integer registers.
3662     return false;
3663   if (!N->getNumValues())
3664     return false;
3665   EVT VT = Op.getValueType();
3666   if (VT != MVT::f32 && !Subtarget->isFPBrccSlow())
3667     // f32 case is generally profitable. f64 case only makes sense when vcmpe +
3668     // vmrs are very slow, e.g. cortex-a8.
3669     return false;
3670
3671   if (isFloatingPointZero(Op)) {
3672     SeenZero = true;
3673     return true;
3674   }
3675   return ISD::isNormalLoad(N);
3676 }
3677
3678 static SDValue bitcastf32Toi32(SDValue Op, SelectionDAG &DAG) {
3679   if (isFloatingPointZero(Op))
3680     return DAG.getConstant(0, SDLoc(Op), MVT::i32);
3681
3682   if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Op))
3683     return DAG.getLoad(MVT::i32, SDLoc(Op),
3684                        Ld->getChain(), Ld->getBasePtr(), Ld->getPointerInfo(),
3685                        Ld->isVolatile(), Ld->isNonTemporal(),
3686                        Ld->isInvariant(), Ld->getAlignment());
3687
3688   llvm_unreachable("Unknown VFP cmp argument!");
3689 }
3690
3691 static void expandf64Toi32(SDValue Op, SelectionDAG &DAG,
3692                            SDValue &RetVal1, SDValue &RetVal2) {
3693   SDLoc dl(Op);
3694
3695   if (isFloatingPointZero(Op)) {
3696     RetVal1 = DAG.getConstant(0, dl, MVT::i32);
3697     RetVal2 = DAG.getConstant(0, dl, MVT::i32);
3698     return;
3699   }
3700
3701   if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Op)) {
3702     SDValue Ptr = Ld->getBasePtr();
3703     RetVal1 = DAG.getLoad(MVT::i32, dl,
3704                           Ld->getChain(), Ptr,
3705                           Ld->getPointerInfo(),
3706                           Ld->isVolatile(), Ld->isNonTemporal(),
3707                           Ld->isInvariant(), Ld->getAlignment());
3708
3709     EVT PtrType = Ptr.getValueType();
3710     unsigned NewAlign = MinAlign(Ld->getAlignment(), 4);
3711     SDValue NewPtr = DAG.getNode(ISD::ADD, dl,
3712                                  PtrType, Ptr, DAG.getConstant(4, dl, PtrType));
3713     RetVal2 = DAG.getLoad(MVT::i32, dl,
3714                           Ld->getChain(), NewPtr,
3715                           Ld->getPointerInfo().getWithOffset(4),
3716                           Ld->isVolatile(), Ld->isNonTemporal(),
3717                           Ld->isInvariant(), NewAlign);
3718     return;
3719   }
3720
3721   llvm_unreachable("Unknown VFP cmp argument!");
3722 }
3723
3724 /// OptimizeVFPBrcond - With -enable-unsafe-fp-math, it's legal to optimize some
3725 /// f32 and even f64 comparisons to integer ones.
3726 SDValue
3727 ARMTargetLowering::OptimizeVFPBrcond(SDValue Op, SelectionDAG &DAG) const {
3728   SDValue Chain = Op.getOperand(0);
3729   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(1))->get();
3730   SDValue LHS = Op.getOperand(2);
3731   SDValue RHS = Op.getOperand(3);
3732   SDValue Dest = Op.getOperand(4);
3733   SDLoc dl(Op);
3734
3735   bool LHSSeenZero = false;
3736   bool LHSOk = canChangeToInt(LHS, LHSSeenZero, Subtarget);
3737   bool RHSSeenZero = false;
3738   bool RHSOk = canChangeToInt(RHS, RHSSeenZero, Subtarget);
3739   if (LHSOk && RHSOk && (LHSSeenZero || RHSSeenZero)) {
3740     // If unsafe fp math optimization is enabled and there are no other uses of
3741     // the CMP operands, and the condition code is EQ or NE, we can optimize it
3742     // to an integer comparison.
3743     if (CC == ISD::SETOEQ)
3744       CC = ISD::SETEQ;
3745     else if (CC == ISD::SETUNE)
3746       CC = ISD::SETNE;
3747
3748     SDValue Mask = DAG.getConstant(0x7fffffff, dl, MVT::i32);
3749     SDValue ARMcc;
3750     if (LHS.getValueType() == MVT::f32) {
3751       LHS = DAG.getNode(ISD::AND, dl, MVT::i32,
3752                         bitcastf32Toi32(LHS, DAG), Mask);
3753       RHS = DAG.getNode(ISD::AND, dl, MVT::i32,
3754                         bitcastf32Toi32(RHS, DAG), Mask);
3755       SDValue Cmp = getARMCmp(LHS, RHS, CC, ARMcc, DAG, dl);
3756       SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
3757       return DAG.getNode(ARMISD::BRCOND, dl, MVT::Other,
3758                          Chain, Dest, ARMcc, CCR, Cmp);
3759     }
3760
3761     SDValue LHS1, LHS2;
3762     SDValue RHS1, RHS2;
3763     expandf64Toi32(LHS, DAG, LHS1, LHS2);
3764     expandf64Toi32(RHS, DAG, RHS1, RHS2);
3765     LHS2 = DAG.getNode(ISD::AND, dl, MVT::i32, LHS2, Mask);
3766     RHS2 = DAG.getNode(ISD::AND, dl, MVT::i32, RHS2, Mask);
3767     ARMCC::CondCodes CondCode = IntCCToARMCC(CC);
3768     ARMcc = DAG.getConstant(CondCode, dl, MVT::i32);
3769     SDVTList VTList = DAG.getVTList(MVT::Other, MVT::Glue);
3770     SDValue Ops[] = { Chain, ARMcc, LHS1, LHS2, RHS1, RHS2, Dest };
3771     return DAG.getNode(ARMISD::BCC_i64, dl, VTList, Ops);
3772   }
3773
3774   return SDValue();
3775 }
3776
3777 SDValue ARMTargetLowering::LowerBR_CC(SDValue Op, SelectionDAG &DAG) const {
3778   SDValue Chain = Op.getOperand(0);
3779   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(1))->get();
3780   SDValue LHS = Op.getOperand(2);
3781   SDValue RHS = Op.getOperand(3);
3782   SDValue Dest = Op.getOperand(4);
3783   SDLoc dl(Op);
3784
3785   if (Subtarget->isFPOnlySP() && LHS.getValueType() == MVT::f64) {
3786     DAG.getTargetLoweringInfo().softenSetCCOperands(DAG, MVT::f64, LHS, RHS, CC,
3787                                                     dl);
3788
3789     // If softenSetCCOperands only returned one value, we should compare it to
3790     // zero.
3791     if (!RHS.getNode()) {
3792       RHS = DAG.getConstant(0, dl, LHS.getValueType());
3793       CC = ISD::SETNE;
3794     }
3795   }
3796
3797   if (LHS.getValueType() == MVT::i32) {
3798     SDValue ARMcc;
3799     SDValue Cmp = getARMCmp(LHS, RHS, CC, ARMcc, DAG, dl);
3800     SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
3801     return DAG.getNode(ARMISD::BRCOND, dl, MVT::Other,
3802                        Chain, Dest, ARMcc, CCR, Cmp);
3803   }
3804
3805   assert(LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64);
3806
3807   if (getTargetMachine().Options.UnsafeFPMath &&
3808       (CC == ISD::SETEQ || CC == ISD::SETOEQ ||
3809        CC == ISD::SETNE || CC == ISD::SETUNE)) {
3810     SDValue Result = OptimizeVFPBrcond(Op, DAG);
3811     if (Result.getNode())
3812       return Result;
3813   }
3814
3815   ARMCC::CondCodes CondCode, CondCode2;
3816   FPCCToARMCC(CC, CondCode, CondCode2);
3817
3818   SDValue ARMcc = DAG.getConstant(CondCode, dl, MVT::i32);
3819   SDValue Cmp = getVFPCmp(LHS, RHS, DAG, dl);
3820   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
3821   SDVTList VTList = DAG.getVTList(MVT::Other, MVT::Glue);
3822   SDValue Ops[] = { Chain, Dest, ARMcc, CCR, Cmp };
3823   SDValue Res = DAG.getNode(ARMISD::BRCOND, dl, VTList, Ops);
3824   if (CondCode2 != ARMCC::AL) {
3825     ARMcc = DAG.getConstant(CondCode2, dl, MVT::i32);
3826     SDValue Ops[] = { Res, Dest, ARMcc, CCR, Res.getValue(1) };
3827     Res = DAG.getNode(ARMISD::BRCOND, dl, VTList, Ops);
3828   }
3829   return Res;
3830 }
3831
3832 SDValue ARMTargetLowering::LowerBR_JT(SDValue Op, SelectionDAG &DAG) const {
3833   SDValue Chain = Op.getOperand(0);
3834   SDValue Table = Op.getOperand(1);
3835   SDValue Index = Op.getOperand(2);
3836   SDLoc dl(Op);
3837
3838   EVT PTy = getPointerTy();
3839   JumpTableSDNode *JT = cast<JumpTableSDNode>(Table);
3840   ARMFunctionInfo *AFI = DAG.getMachineFunction().getInfo<ARMFunctionInfo>();
3841   SDValue UId = DAG.getConstant(AFI->createJumpTableUId(), dl, PTy);
3842   SDValue JTI = DAG.getTargetJumpTable(JT->getIndex(), PTy);
3843   Table = DAG.getNode(ARMISD::WrapperJT, dl, MVT::i32, JTI, UId);
3844   Index = DAG.getNode(ISD::MUL, dl, PTy, Index, DAG.getConstant(4, dl, PTy));
3845   SDValue Addr = DAG.getNode(ISD::ADD, dl, PTy, Index, Table);
3846   if (Subtarget->isThumb2()) {
3847     // Thumb2 uses a two-level jump. That is, it jumps into the jump table
3848     // which does another jump to the destination. This also makes it easier
3849     // to translate it to TBB / TBH later.
3850     // FIXME: This might not work if the function is extremely large.
3851     return DAG.getNode(ARMISD::BR2_JT, dl, MVT::Other, Chain,
3852                        Addr, Op.getOperand(2), JTI, UId);
3853   }
3854   if (getTargetMachine().getRelocationModel() == Reloc::PIC_) {
3855     Addr = DAG.getLoad((EVT)MVT::i32, dl, Chain, Addr,
3856                        MachinePointerInfo::getJumpTable(),
3857                        false, false, false, 0);
3858     Chain = Addr.getValue(1);
3859     Addr = DAG.getNode(ISD::ADD, dl, PTy, Addr, Table);
3860     return DAG.getNode(ARMISD::BR_JT, dl, MVT::Other, Chain, Addr, JTI, UId);
3861   } else {
3862     Addr = DAG.getLoad(PTy, dl, Chain, Addr,
3863                        MachinePointerInfo::getJumpTable(),
3864                        false, false, false, 0);
3865     Chain = Addr.getValue(1);
3866     return DAG.getNode(ARMISD::BR_JT, dl, MVT::Other, Chain, Addr, JTI, UId);
3867   }
3868 }
3869
3870 static SDValue LowerVectorFP_TO_INT(SDValue Op, SelectionDAG &DAG) {
3871   EVT VT = Op.getValueType();
3872   SDLoc dl(Op);
3873
3874   if (Op.getValueType().getVectorElementType() == MVT::i32) {
3875     if (Op.getOperand(0).getValueType().getVectorElementType() == MVT::f32)
3876       return Op;
3877     return DAG.UnrollVectorOp(Op.getNode());
3878   }
3879
3880   assert(Op.getOperand(0).getValueType() == MVT::v4f32 &&
3881          "Invalid type for custom lowering!");
3882   if (VT != MVT::v4i16)
3883     return DAG.UnrollVectorOp(Op.getNode());
3884
3885   Op = DAG.getNode(Op.getOpcode(), dl, MVT::v4i32, Op.getOperand(0));
3886   return DAG.getNode(ISD::TRUNCATE, dl, VT, Op);
3887 }
3888
3889 SDValue ARMTargetLowering::LowerFP_TO_INT(SDValue Op, SelectionDAG &DAG) const {
3890   EVT VT = Op.getValueType();
3891   if (VT.isVector())
3892     return LowerVectorFP_TO_INT(Op, DAG);
3893   if (Subtarget->isFPOnlySP() && Op.getOperand(0).getValueType() == MVT::f64) {
3894     RTLIB::Libcall LC;
3895     if (Op.getOpcode() == ISD::FP_TO_SINT)
3896       LC = RTLIB::getFPTOSINT(Op.getOperand(0).getValueType(),
3897                               Op.getValueType());
3898     else
3899       LC = RTLIB::getFPTOUINT(Op.getOperand(0).getValueType(),
3900                               Op.getValueType());
3901     return makeLibCall(DAG, LC, Op.getValueType(), &Op.getOperand(0), 1,
3902                        /*isSigned*/ false, SDLoc(Op)).first;
3903   }
3904
3905   return Op;
3906 }
3907
3908 static SDValue LowerVectorINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
3909   EVT VT = Op.getValueType();
3910   SDLoc dl(Op);
3911
3912   if (Op.getOperand(0).getValueType().getVectorElementType() == MVT::i32) {
3913     if (VT.getVectorElementType() == MVT::f32)
3914       return Op;
3915     return DAG.UnrollVectorOp(Op.getNode());
3916   }
3917
3918   assert(Op.getOperand(0).getValueType() == MVT::v4i16 &&
3919          "Invalid type for custom lowering!");
3920   if (VT != MVT::v4f32)
3921     return DAG.UnrollVectorOp(Op.getNode());
3922
3923   unsigned CastOpc;
3924   unsigned Opc;
3925   switch (Op.getOpcode()) {
3926   default: llvm_unreachable("Invalid opcode!");
3927   case ISD::SINT_TO_FP:
3928     CastOpc = ISD::SIGN_EXTEND;
3929     Opc = ISD::SINT_TO_FP;
3930     break;
3931   case ISD::UINT_TO_FP:
3932     CastOpc = ISD::ZERO_EXTEND;
3933     Opc = ISD::UINT_TO_FP;
3934     break;
3935   }
3936
3937   Op = DAG.getNode(CastOpc, dl, MVT::v4i32, Op.getOperand(0));
3938   return DAG.getNode(Opc, dl, VT, Op);
3939 }
3940
3941 SDValue ARMTargetLowering::LowerINT_TO_FP(SDValue Op, SelectionDAG &DAG) const {
3942   EVT VT = Op.getValueType();
3943   if (VT.isVector())
3944     return LowerVectorINT_TO_FP(Op, DAG);
3945   if (Subtarget->isFPOnlySP() && Op.getValueType() == MVT::f64) {
3946     RTLIB::Libcall LC;
3947     if (Op.getOpcode() == ISD::SINT_TO_FP)
3948       LC = RTLIB::getSINTTOFP(Op.getOperand(0).getValueType(),
3949                               Op.getValueType());
3950     else
3951       LC = RTLIB::getUINTTOFP(Op.getOperand(0).getValueType(),
3952                               Op.getValueType());
3953     return makeLibCall(DAG, LC, Op.getValueType(), &Op.getOperand(0), 1,
3954                        /*isSigned*/ false, SDLoc(Op)).first;
3955   }
3956
3957   return Op;
3958 }
3959
3960 SDValue ARMTargetLowering::LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) const {
3961   // Implement fcopysign with a fabs and a conditional fneg.
3962   SDValue Tmp0 = Op.getOperand(0);
3963   SDValue Tmp1 = Op.getOperand(1);
3964   SDLoc dl(Op);
3965   EVT VT = Op.getValueType();
3966   EVT SrcVT = Tmp1.getValueType();
3967   bool InGPR = Tmp0.getOpcode() == ISD::BITCAST ||
3968     Tmp0.getOpcode() == ARMISD::VMOVDRR;
3969   bool UseNEON = !InGPR && Subtarget->hasNEON();
3970
3971   if (UseNEON) {
3972     // Use VBSL to copy the sign bit.
3973     unsigned EncodedVal = ARM_AM::createNEONModImm(0x6, 0x80);
3974     SDValue Mask = DAG.getNode(ARMISD::VMOVIMM, dl, MVT::v2i32,
3975                                DAG.getTargetConstant(EncodedVal, dl, MVT::i32));
3976     EVT OpVT = (VT == MVT::f32) ? MVT::v2i32 : MVT::v1i64;
3977     if (VT == MVT::f64)
3978       Mask = DAG.getNode(ARMISD::VSHL, dl, OpVT,
3979                          DAG.getNode(ISD::BITCAST, dl, OpVT, Mask),
3980                          DAG.getConstant(32, dl, MVT::i32));
3981     else /*if (VT == MVT::f32)*/
3982       Tmp0 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2f32, Tmp0);
3983     if (SrcVT == MVT::f32) {
3984       Tmp1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2f32, Tmp1);
3985       if (VT == MVT::f64)
3986         Tmp1 = DAG.getNode(ARMISD::VSHL, dl, OpVT,
3987                            DAG.getNode(ISD::BITCAST, dl, OpVT, Tmp1),
3988                            DAG.getConstant(32, dl, MVT::i32));
3989     } else if (VT == MVT::f32)
3990       Tmp1 = DAG.getNode(ARMISD::VSHRu, dl, MVT::v1i64,
3991                          DAG.getNode(ISD::BITCAST, dl, MVT::v1i64, Tmp1),
3992                          DAG.getConstant(32, dl, MVT::i32));
3993     Tmp0 = DAG.getNode(ISD::BITCAST, dl, OpVT, Tmp0);
3994     Tmp1 = DAG.getNode(ISD::BITCAST, dl, OpVT, Tmp1);
3995
3996     SDValue AllOnes = DAG.getTargetConstant(ARM_AM::createNEONModImm(0xe, 0xff),
3997                                             dl, MVT::i32);
3998     AllOnes = DAG.getNode(ARMISD::VMOVIMM, dl, MVT::v8i8, AllOnes);
3999     SDValue MaskNot = DAG.getNode(ISD::XOR, dl, OpVT, Mask,
4000                                   DAG.getNode(ISD::BITCAST, dl, OpVT, AllOnes));
4001
4002     SDValue Res = DAG.getNode(ISD::OR, dl, OpVT,
4003                               DAG.getNode(ISD::AND, dl, OpVT, Tmp1, Mask),
4004                               DAG.getNode(ISD::AND, dl, OpVT, Tmp0, MaskNot));
4005     if (VT == MVT::f32) {
4006       Res = DAG.getNode(ISD::BITCAST, dl, MVT::v2f32, Res);
4007       Res = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f32, Res,
4008                         DAG.getConstant(0, dl, MVT::i32));
4009     } else {
4010       Res = DAG.getNode(ISD::BITCAST, dl, MVT::f64, Res);
4011     }
4012
4013     return Res;
4014   }
4015
4016   // Bitcast operand 1 to i32.
4017   if (SrcVT == MVT::f64)
4018     Tmp1 = DAG.getNode(ARMISD::VMOVRRD, dl, DAG.getVTList(MVT::i32, MVT::i32),
4019                        Tmp1).getValue(1);
4020   Tmp1 = DAG.getNode(ISD::BITCAST, dl, MVT::i32, Tmp1);
4021
4022   // Or in the signbit with integer operations.
4023   SDValue Mask1 = DAG.getConstant(0x80000000, dl, MVT::i32);
4024   SDValue Mask2 = DAG.getConstant(0x7fffffff, dl, MVT::i32);
4025   Tmp1 = DAG.getNode(ISD::AND, dl, MVT::i32, Tmp1, Mask1);
4026   if (VT == MVT::f32) {
4027     Tmp0 = DAG.getNode(ISD::AND, dl, MVT::i32,
4028                        DAG.getNode(ISD::BITCAST, dl, MVT::i32, Tmp0), Mask2);
4029     return DAG.getNode(ISD::BITCAST, dl, MVT::f32,
4030                        DAG.getNode(ISD::OR, dl, MVT::i32, Tmp0, Tmp1));
4031   }
4032
4033   // f64: Or the high part with signbit and then combine two parts.
4034   Tmp0 = DAG.getNode(ARMISD::VMOVRRD, dl, DAG.getVTList(MVT::i32, MVT::i32),
4035                      Tmp0);
4036   SDValue Lo = Tmp0.getValue(0);
4037   SDValue Hi = DAG.getNode(ISD::AND, dl, MVT::i32, Tmp0.getValue(1), Mask2);
4038   Hi = DAG.getNode(ISD::OR, dl, MVT::i32, Hi, Tmp1);
4039   return DAG.getNode(ARMISD::VMOVDRR, dl, MVT::f64, Lo, Hi);
4040 }
4041
4042 SDValue ARMTargetLowering::LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) const{
4043   MachineFunction &MF = DAG.getMachineFunction();
4044   MachineFrameInfo *MFI = MF.getFrameInfo();
4045   MFI->setReturnAddressIsTaken(true);
4046
4047   if (verifyReturnAddressArgumentIsConstant(Op, DAG))
4048     return SDValue();
4049
4050   EVT VT = Op.getValueType();
4051   SDLoc dl(Op);
4052   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
4053   if (Depth) {
4054     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
4055     SDValue Offset = DAG.getConstant(4, dl, MVT::i32);
4056     return DAG.getLoad(VT, dl, DAG.getEntryNode(),
4057                        DAG.getNode(ISD::ADD, dl, VT, FrameAddr, Offset),
4058                        MachinePointerInfo(), false, false, false, 0);
4059   }
4060
4061   // Return LR, which contains the return address. Mark it an implicit live-in.
4062   unsigned Reg = MF.addLiveIn(ARM::LR, getRegClassFor(MVT::i32));
4063   return DAG.getCopyFromReg(DAG.getEntryNode(), dl, Reg, VT);
4064 }
4065
4066 SDValue ARMTargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const {
4067   const ARMBaseRegisterInfo &ARI =
4068     *static_cast<const ARMBaseRegisterInfo*>(RegInfo);
4069   MachineFunction &MF = DAG.getMachineFunction();
4070   MachineFrameInfo *MFI = MF.getFrameInfo();
4071   MFI->setFrameAddressIsTaken(true);
4072
4073   EVT VT = Op.getValueType();
4074   SDLoc dl(Op);  // FIXME probably not meaningful
4075   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
4076   unsigned FrameReg = ARI.getFrameRegister(MF);
4077   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, VT);
4078   while (Depth--)
4079     FrameAddr = DAG.getLoad(VT, dl, DAG.getEntryNode(), FrameAddr,
4080                             MachinePointerInfo(),
4081                             false, false, false, 0);
4082   return FrameAddr;
4083 }
4084
4085 // FIXME? Maybe this could be a TableGen attribute on some registers and
4086 // this table could be generated automatically from RegInfo.
4087 unsigned ARMTargetLowering::getRegisterByName(const char* RegName,
4088                                               EVT VT) const {
4089   unsigned Reg = StringSwitch<unsigned>(RegName)
4090                        .Case("sp", ARM::SP)
4091                        .Default(0);
4092   if (Reg)
4093     return Reg;
4094   report_fatal_error("Invalid register name global variable");
4095 }
4096
4097 /// ExpandBITCAST - If the target supports VFP, this function is called to
4098 /// expand a bit convert where either the source or destination type is i64 to
4099 /// use a VMOVDRR or VMOVRRD node.  This should not be done when the non-i64
4100 /// operand type is illegal (e.g., v2f32 for a target that doesn't support
4101 /// vectors), since the legalizer won't know what to do with that.
4102 static SDValue ExpandBITCAST(SDNode *N, SelectionDAG &DAG) {
4103   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
4104   SDLoc dl(N);
4105   SDValue Op = N->getOperand(0);
4106
4107   // This function is only supposed to be called for i64 types, either as the
4108   // source or destination of the bit convert.
4109   EVT SrcVT = Op.getValueType();
4110   EVT DstVT = N->getValueType(0);
4111   assert((SrcVT == MVT::i64 || DstVT == MVT::i64) &&
4112          "ExpandBITCAST called for non-i64 type");
4113
4114   // Turn i64->f64 into VMOVDRR.
4115   if (SrcVT == MVT::i64 && TLI.isTypeLegal(DstVT)) {
4116     SDValue Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, Op,
4117                              DAG.getConstant(0, dl, MVT::i32));
4118     SDValue Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, Op,
4119                              DAG.getConstant(1, dl, MVT::i32));
4120     return DAG.getNode(ISD::BITCAST, dl, DstVT,
4121                        DAG.getNode(ARMISD::VMOVDRR, dl, MVT::f64, Lo, Hi));
4122   }
4123
4124   // Turn f64->i64 into VMOVRRD.
4125   if (DstVT == MVT::i64 && TLI.isTypeLegal(SrcVT)) {
4126     SDValue Cvt;
4127     if (TLI.isBigEndian() && SrcVT.isVector() &&
4128         SrcVT.getVectorNumElements() > 1)
4129       Cvt = DAG.getNode(ARMISD::VMOVRRD, dl,
4130                         DAG.getVTList(MVT::i32, MVT::i32),
4131                         DAG.getNode(ARMISD::VREV64, dl, SrcVT, Op));
4132     else
4133       Cvt = DAG.getNode(ARMISD::VMOVRRD, dl,
4134                         DAG.getVTList(MVT::i32, MVT::i32), Op);
4135     // Merge the pieces into a single i64 value.
4136     return DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, Cvt, Cvt.getValue(1));
4137   }
4138
4139   return SDValue();
4140 }
4141
4142 /// getZeroVector - Returns a vector of specified type with all zero elements.
4143 /// Zero vectors are used to represent vector negation and in those cases
4144 /// will be implemented with the NEON VNEG instruction.  However, VNEG does
4145 /// not support i64 elements, so sometimes the zero vectors will need to be
4146 /// explicitly constructed.  Regardless, use a canonical VMOV to create the
4147 /// zero vector.
4148 static SDValue getZeroVector(EVT VT, SelectionDAG &DAG, SDLoc dl) {
4149   assert(VT.isVector() && "Expected a vector type");
4150   // The canonical modified immediate encoding of a zero vector is....0!
4151   SDValue EncodedVal = DAG.getTargetConstant(0, dl, MVT::i32);
4152   EVT VmovVT = VT.is128BitVector() ? MVT::v4i32 : MVT::v2i32;
4153   SDValue Vmov = DAG.getNode(ARMISD::VMOVIMM, dl, VmovVT, EncodedVal);
4154   return DAG.getNode(ISD::BITCAST, dl, VT, Vmov);
4155 }
4156
4157 /// LowerShiftRightParts - Lower SRA_PARTS, which returns two
4158 /// i32 values and take a 2 x i32 value to shift plus a shift amount.
4159 SDValue ARMTargetLowering::LowerShiftRightParts(SDValue Op,
4160                                                 SelectionDAG &DAG) const {
4161   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
4162   EVT VT = Op.getValueType();
4163   unsigned VTBits = VT.getSizeInBits();
4164   SDLoc dl(Op);
4165   SDValue ShOpLo = Op.getOperand(0);
4166   SDValue ShOpHi = Op.getOperand(1);
4167   SDValue ShAmt  = Op.getOperand(2);
4168   SDValue ARMcc;
4169   unsigned Opc = (Op.getOpcode() == ISD::SRA_PARTS) ? ISD::SRA : ISD::SRL;
4170
4171   assert(Op.getOpcode() == ISD::SRA_PARTS || Op.getOpcode() == ISD::SRL_PARTS);
4172
4173   SDValue RevShAmt = DAG.getNode(ISD::SUB, dl, MVT::i32,
4174                                  DAG.getConstant(VTBits, dl, MVT::i32), ShAmt);
4175   SDValue Tmp1 = DAG.getNode(ISD::SRL, dl, VT, ShOpLo, ShAmt);
4176   SDValue ExtraShAmt = DAG.getNode(ISD::SUB, dl, MVT::i32, ShAmt,
4177                                    DAG.getConstant(VTBits, dl, MVT::i32));
4178   SDValue Tmp2 = DAG.getNode(ISD::SHL, dl, VT, ShOpHi, RevShAmt);
4179   SDValue FalseVal = DAG.getNode(ISD::OR, dl, VT, Tmp1, Tmp2);
4180   SDValue TrueVal = DAG.getNode(Opc, dl, VT, ShOpHi, ExtraShAmt);
4181
4182   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
4183   SDValue Cmp = getARMCmp(ExtraShAmt, DAG.getConstant(0, dl, MVT::i32),
4184                           ISD::SETGE, ARMcc, DAG, dl);
4185   SDValue Hi = DAG.getNode(Opc, dl, VT, ShOpHi, ShAmt);
4186   SDValue Lo = DAG.getNode(ARMISD::CMOV, dl, VT, FalseVal, TrueVal, ARMcc,
4187                            CCR, Cmp);
4188
4189   SDValue Ops[2] = { Lo, Hi };
4190   return DAG.getMergeValues(Ops, dl);
4191 }
4192
4193 /// LowerShiftLeftParts - Lower SHL_PARTS, which returns two
4194 /// i32 values and take a 2 x i32 value to shift plus a shift amount.
4195 SDValue ARMTargetLowering::LowerShiftLeftParts(SDValue Op,
4196                                                SelectionDAG &DAG) const {
4197   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
4198   EVT VT = Op.getValueType();
4199   unsigned VTBits = VT.getSizeInBits();
4200   SDLoc dl(Op);
4201   SDValue ShOpLo = Op.getOperand(0);
4202   SDValue ShOpHi = Op.getOperand(1);
4203   SDValue ShAmt  = Op.getOperand(2);
4204   SDValue ARMcc;
4205
4206   assert(Op.getOpcode() == ISD::SHL_PARTS);
4207   SDValue RevShAmt = DAG.getNode(ISD::SUB, dl, MVT::i32,
4208                                  DAG.getConstant(VTBits, dl, MVT::i32), ShAmt);
4209   SDValue Tmp1 = DAG.getNode(ISD::SRL, dl, VT, ShOpLo, RevShAmt);
4210   SDValue ExtraShAmt = DAG.getNode(ISD::SUB, dl, MVT::i32, ShAmt,
4211                                    DAG.getConstant(VTBits, dl, MVT::i32));
4212   SDValue Tmp2 = DAG.getNode(ISD::SHL, dl, VT, ShOpHi, ShAmt);
4213   SDValue Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ExtraShAmt);
4214
4215   SDValue FalseVal = DAG.getNode(ISD::OR, dl, VT, Tmp1, Tmp2);
4216   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
4217   SDValue Cmp = getARMCmp(ExtraShAmt, DAG.getConstant(0, dl, MVT::i32),
4218                           ISD::SETGE, ARMcc, DAG, dl);
4219   SDValue Lo = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ShAmt);
4220   SDValue Hi = DAG.getNode(ARMISD::CMOV, dl, VT, FalseVal, Tmp3, ARMcc,
4221                            CCR, Cmp);
4222
4223   SDValue Ops[2] = { Lo, Hi };
4224   return DAG.getMergeValues(Ops, dl);
4225 }
4226
4227 SDValue ARMTargetLowering::LowerFLT_ROUNDS_(SDValue Op,
4228                                             SelectionDAG &DAG) const {
4229   // The rounding mode is in bits 23:22 of the FPSCR.
4230   // The ARM rounding mode value to FLT_ROUNDS mapping is 0->1, 1->2, 2->3, 3->0
4231   // The formula we use to implement this is (((FPSCR + 1 << 22) >> 22) & 3)
4232   // so that the shift + and get folded into a bitfield extract.
4233   SDLoc dl(Op);
4234   SDValue FPSCR = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, MVT::i32,
4235                               DAG.getConstant(Intrinsic::arm_get_fpscr, dl,
4236                                               MVT::i32));
4237   SDValue FltRounds = DAG.getNode(ISD::ADD, dl, MVT::i32, FPSCR,
4238                                   DAG.getConstant(1U << 22, dl, MVT::i32));
4239   SDValue RMODE = DAG.getNode(ISD::SRL, dl, MVT::i32, FltRounds,
4240                               DAG.getConstant(22, dl, MVT::i32));
4241   return DAG.getNode(ISD::AND, dl, MVT::i32, RMODE,
4242                      DAG.getConstant(3, dl, MVT::i32));
4243 }
4244
4245 static SDValue LowerCTTZ(SDNode *N, SelectionDAG &DAG,
4246                          const ARMSubtarget *ST) {
4247   EVT VT = N->getValueType(0);
4248   SDLoc dl(N);
4249
4250   if (!ST->hasV6T2Ops())
4251     return SDValue();
4252
4253   SDValue rbit = DAG.getNode(ARMISD::RBIT, dl, VT, N->getOperand(0));
4254   return DAG.getNode(ISD::CTLZ, dl, VT, rbit);
4255 }
4256
4257 /// getCTPOP16BitCounts - Returns a v8i8/v16i8 vector containing the bit-count
4258 /// for each 16-bit element from operand, repeated.  The basic idea is to
4259 /// leverage vcnt to get the 8-bit counts, gather and add the results.
4260 ///
4261 /// Trace for v4i16:
4262 /// input    = [v0    v1    v2    v3   ] (vi 16-bit element)
4263 /// cast: N0 = [w0 w1 w2 w3 w4 w5 w6 w7] (v0 = [w0 w1], wi 8-bit element)
4264 /// vcnt: N1 = [b0 b1 b2 b3 b4 b5 b6 b7] (bi = bit-count of 8-bit element wi)
4265 /// vrev: N2 = [b1 b0 b3 b2 b5 b4 b7 b6]
4266 ///            [b0 b1 b2 b3 b4 b5 b6 b7]
4267 ///           +[b1 b0 b3 b2 b5 b4 b7 b6]
4268 /// N3=N1+N2 = [k0 k0 k1 k1 k2 k2 k3 k3] (k0 = b0+b1 = bit-count of 16-bit v0,
4269 /// vuzp:    = [k0 k1 k2 k3 k0 k1 k2 k3]  each ki is 8-bits)
4270 static SDValue getCTPOP16BitCounts(SDNode *N, SelectionDAG &DAG) {
4271   EVT VT = N->getValueType(0);
4272   SDLoc DL(N);
4273
4274   EVT VT8Bit = VT.is64BitVector() ? MVT::v8i8 : MVT::v16i8;
4275   SDValue N0 = DAG.getNode(ISD::BITCAST, DL, VT8Bit, N->getOperand(0));
4276   SDValue N1 = DAG.getNode(ISD::CTPOP, DL, VT8Bit, N0);
4277   SDValue N2 = DAG.getNode(ARMISD::VREV16, DL, VT8Bit, N1);
4278   SDValue N3 = DAG.getNode(ISD::ADD, DL, VT8Bit, N1, N2);
4279   return DAG.getNode(ARMISD::VUZP, DL, VT8Bit, N3, N3);
4280 }
4281
4282 /// lowerCTPOP16BitElements - Returns a v4i16/v8i16 vector containing the
4283 /// bit-count for each 16-bit element from the operand.  We need slightly
4284 /// different sequencing for v4i16 and v8i16 to stay within NEON's available
4285 /// 64/128-bit registers.
4286 ///
4287 /// Trace for v4i16:
4288 /// input           = [v0    v1    v2    v3    ] (vi 16-bit element)
4289 /// v8i8: BitCounts = [k0 k1 k2 k3 k0 k1 k2 k3 ] (ki is the bit-count of vi)
4290 /// v8i16:Extended  = [k0    k1    k2    k3    k0    k1    k2    k3    ]
4291 /// v4i16:Extracted = [k0    k1    k2    k3    ]
4292 static SDValue lowerCTPOP16BitElements(SDNode *N, SelectionDAG &DAG) {
4293   EVT VT = N->getValueType(0);
4294   SDLoc DL(N);
4295
4296   SDValue BitCounts = getCTPOP16BitCounts(N, DAG);
4297   if (VT.is64BitVector()) {
4298     SDValue Extended = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::v8i16, BitCounts);
4299     return DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v4i16, Extended,
4300                        DAG.getIntPtrConstant(0, DL));
4301   } else {
4302     SDValue Extracted = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v8i8,
4303                                     BitCounts, DAG.getIntPtrConstant(0, DL));
4304     return DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::v8i16, Extracted);
4305   }
4306 }
4307
4308 /// lowerCTPOP32BitElements - Returns a v2i32/v4i32 vector containing the
4309 /// bit-count for each 32-bit element from the operand.  The idea here is
4310 /// to split the vector into 16-bit elements, leverage the 16-bit count
4311 /// routine, and then combine the results.
4312 ///
4313 /// Trace for v2i32 (v4i32 similar with Extracted/Extended exchanged):
4314 /// input    = [v0    v1    ] (vi: 32-bit elements)
4315 /// Bitcast  = [w0 w1 w2 w3 ] (wi: 16-bit elements, v0 = [w0 w1])
4316 /// Counts16 = [k0 k1 k2 k3 ] (ki: 16-bit elements, bit-count of wi)
4317 /// vrev: N0 = [k1 k0 k3 k2 ]
4318 ///            [k0 k1 k2 k3 ]
4319 ///       N1 =+[k1 k0 k3 k2 ]
4320 ///            [k0 k2 k1 k3 ]
4321 ///       N2 =+[k1 k3 k0 k2 ]
4322 ///            [k0    k2    k1    k3    ]
4323 /// Extended =+[k1    k3    k0    k2    ]
4324 ///            [k0    k2    ]
4325 /// Extracted=+[k1    k3    ]
4326 ///
4327 static SDValue lowerCTPOP32BitElements(SDNode *N, SelectionDAG &DAG) {
4328   EVT VT = N->getValueType(0);
4329   SDLoc DL(N);
4330
4331   EVT VT16Bit = VT.is64BitVector() ? MVT::v4i16 : MVT::v8i16;
4332
4333   SDValue Bitcast = DAG.getNode(ISD::BITCAST, DL, VT16Bit, N->getOperand(0));
4334   SDValue Counts16 = lowerCTPOP16BitElements(Bitcast.getNode(), DAG);
4335   SDValue N0 = DAG.getNode(ARMISD::VREV32, DL, VT16Bit, Counts16);
4336   SDValue N1 = DAG.getNode(ISD::ADD, DL, VT16Bit, Counts16, N0);
4337   SDValue N2 = DAG.getNode(ARMISD::VUZP, DL, VT16Bit, N1, N1);
4338
4339   if (VT.is64BitVector()) {
4340     SDValue Extended = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::v4i32, N2);
4341     return DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v2i32, Extended,
4342                        DAG.getIntPtrConstant(0, DL));
4343   } else {
4344     SDValue Extracted = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v4i16, N2,
4345                                     DAG.getIntPtrConstant(0, DL));
4346     return DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::v4i32, Extracted);
4347   }
4348 }
4349
4350 static SDValue LowerCTPOP(SDNode *N, SelectionDAG &DAG,
4351                           const ARMSubtarget *ST) {
4352   EVT VT = N->getValueType(0);
4353
4354   assert(ST->hasNEON() && "Custom ctpop lowering requires NEON.");
4355   assert((VT == MVT::v2i32 || VT == MVT::v4i32 ||
4356           VT == MVT::v4i16 || VT == MVT::v8i16) &&
4357          "Unexpected type for custom ctpop lowering");
4358
4359   if (VT.getVectorElementType() == MVT::i32)
4360     return lowerCTPOP32BitElements(N, DAG);
4361   else
4362     return lowerCTPOP16BitElements(N, DAG);
4363 }
4364
4365 static SDValue LowerShift(SDNode *N, SelectionDAG &DAG,
4366                           const ARMSubtarget *ST) {
4367   EVT VT = N->getValueType(0);
4368   SDLoc dl(N);
4369
4370   if (!VT.isVector())
4371     return SDValue();
4372
4373   // Lower vector shifts on NEON to use VSHL.
4374   assert(ST->hasNEON() && "unexpected vector shift");
4375
4376   // Left shifts translate directly to the vshiftu intrinsic.
4377   if (N->getOpcode() == ISD::SHL)
4378     return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
4379                        DAG.getConstant(Intrinsic::arm_neon_vshiftu, dl,
4380                                        MVT::i32),
4381                        N->getOperand(0), N->getOperand(1));
4382
4383   assert((N->getOpcode() == ISD::SRA ||
4384           N->getOpcode() == ISD::SRL) && "unexpected vector shift opcode");
4385
4386   // NEON uses the same intrinsics for both left and right shifts.  For
4387   // right shifts, the shift amounts are negative, so negate the vector of
4388   // shift amounts.
4389   EVT ShiftVT = N->getOperand(1).getValueType();
4390   SDValue NegatedCount = DAG.getNode(ISD::SUB, dl, ShiftVT,
4391                                      getZeroVector(ShiftVT, DAG, dl),
4392                                      N->getOperand(1));
4393   Intrinsic::ID vshiftInt = (N->getOpcode() == ISD::SRA ?
4394                              Intrinsic::arm_neon_vshifts :
4395                              Intrinsic::arm_neon_vshiftu);
4396   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
4397                      DAG.getConstant(vshiftInt, dl, MVT::i32),
4398                      N->getOperand(0), NegatedCount);
4399 }
4400
4401 static SDValue Expand64BitShift(SDNode *N, SelectionDAG &DAG,
4402                                 const ARMSubtarget *ST) {
4403   EVT VT = N->getValueType(0);
4404   SDLoc dl(N);
4405
4406   // We can get here for a node like i32 = ISD::SHL i32, i64
4407   if (VT != MVT::i64)
4408     return SDValue();
4409
4410   assert((N->getOpcode() == ISD::SRL || N->getOpcode() == ISD::SRA) &&
4411          "Unknown shift to lower!");
4412
4413   // We only lower SRA, SRL of 1 here, all others use generic lowering.
4414   if (!isa<ConstantSDNode>(N->getOperand(1)) ||
4415       cast<ConstantSDNode>(N->getOperand(1))->getZExtValue() != 1)
4416     return SDValue();
4417
4418   // If we are in thumb mode, we don't have RRX.
4419   if (ST->isThumb1Only()) return SDValue();
4420
4421   // Okay, we have a 64-bit SRA or SRL of 1.  Lower this to an RRX expr.
4422   SDValue Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(0),
4423                            DAG.getConstant(0, dl, MVT::i32));
4424   SDValue Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(0),
4425                            DAG.getConstant(1, dl, MVT::i32));
4426
4427   // First, build a SRA_FLAG/SRL_FLAG op, which shifts the top part by one and
4428   // captures the result into a carry flag.
4429   unsigned Opc = N->getOpcode() == ISD::SRL ? ARMISD::SRL_FLAG:ARMISD::SRA_FLAG;
4430   Hi = DAG.getNode(Opc, dl, DAG.getVTList(MVT::i32, MVT::Glue), Hi);
4431
4432   // The low part is an ARMISD::RRX operand, which shifts the carry in.
4433   Lo = DAG.getNode(ARMISD::RRX, dl, MVT::i32, Lo, Hi.getValue(1));
4434
4435   // Merge the pieces into a single i64 value.
4436  return DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, Lo, Hi);
4437 }
4438
4439 static SDValue LowerVSETCC(SDValue Op, SelectionDAG &DAG) {
4440   SDValue TmpOp0, TmpOp1;
4441   bool Invert = false;
4442   bool Swap = false;
4443   unsigned Opc = 0;
4444
4445   SDValue Op0 = Op.getOperand(0);
4446   SDValue Op1 = Op.getOperand(1);
4447   SDValue CC = Op.getOperand(2);
4448   EVT CmpVT = Op0.getValueType().changeVectorElementTypeToInteger();
4449   EVT VT = Op.getValueType();
4450   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
4451   SDLoc dl(Op);
4452
4453   if (Op1.getValueType().isFloatingPoint()) {
4454     switch (SetCCOpcode) {
4455     default: llvm_unreachable("Illegal FP comparison");
4456     case ISD::SETUNE:
4457     case ISD::SETNE:  Invert = true; // Fallthrough
4458     case ISD::SETOEQ:
4459     case ISD::SETEQ:  Opc = ARMISD::VCEQ; break;
4460     case ISD::SETOLT:
4461     case ISD::SETLT: Swap = true; // Fallthrough
4462     case ISD::SETOGT:
4463     case ISD::SETGT:  Opc = ARMISD::VCGT; break;
4464     case ISD::SETOLE:
4465     case ISD::SETLE:  Swap = true; // Fallthrough
4466     case ISD::SETOGE:
4467     case ISD::SETGE: Opc = ARMISD::VCGE; break;
4468     case ISD::SETUGE: Swap = true; // Fallthrough
4469     case ISD::SETULE: Invert = true; Opc = ARMISD::VCGT; break;
4470     case ISD::SETUGT: Swap = true; // Fallthrough
4471     case ISD::SETULT: Invert = true; Opc = ARMISD::VCGE; break;
4472     case ISD::SETUEQ: Invert = true; // Fallthrough
4473     case ISD::SETONE:
4474       // Expand this to (OLT | OGT).
4475       TmpOp0 = Op0;
4476       TmpOp1 = Op1;
4477       Opc = ISD::OR;
4478       Op0 = DAG.getNode(ARMISD::VCGT, dl, CmpVT, TmpOp1, TmpOp0);
4479       Op1 = DAG.getNode(ARMISD::VCGT, dl, CmpVT, TmpOp0, TmpOp1);
4480       break;
4481     case ISD::SETUO: Invert = true; // Fallthrough
4482     case ISD::SETO:
4483       // Expand this to (OLT | OGE).
4484       TmpOp0 = Op0;
4485       TmpOp1 = Op1;
4486       Opc = ISD::OR;
4487       Op0 = DAG.getNode(ARMISD::VCGT, dl, CmpVT, TmpOp1, TmpOp0);
4488       Op1 = DAG.getNode(ARMISD::VCGE, dl, CmpVT, TmpOp0, TmpOp1);
4489       break;
4490     }
4491   } else {
4492     // Integer comparisons.
4493     switch (SetCCOpcode) {
4494     default: llvm_unreachable("Illegal integer comparison");
4495     case ISD::SETNE:  Invert = true;
4496     case ISD::SETEQ:  Opc = ARMISD::VCEQ; break;
4497     case ISD::SETLT:  Swap = true;
4498     case ISD::SETGT:  Opc = ARMISD::VCGT; break;
4499     case ISD::SETLE:  Swap = true;
4500     case ISD::SETGE:  Opc = ARMISD::VCGE; break;
4501     case ISD::SETULT: Swap = true;
4502     case ISD::SETUGT: Opc = ARMISD::VCGTU; break;
4503     case ISD::SETULE: Swap = true;
4504     case ISD::SETUGE: Opc = ARMISD::VCGEU; break;
4505     }
4506
4507     // Detect VTST (Vector Test Bits) = icmp ne (and (op0, op1), zero).
4508     if (Opc == ARMISD::VCEQ) {
4509
4510       SDValue AndOp;
4511       if (ISD::isBuildVectorAllZeros(Op1.getNode()))
4512         AndOp = Op0;
4513       else if (ISD::isBuildVectorAllZeros(Op0.getNode()))
4514         AndOp = Op1;
4515
4516       // Ignore bitconvert.
4517       if (AndOp.getNode() && AndOp.getOpcode() == ISD::BITCAST)
4518         AndOp = AndOp.getOperand(0);
4519
4520       if (AndOp.getNode() && AndOp.getOpcode() == ISD::AND) {
4521         Opc = ARMISD::VTST;
4522         Op0 = DAG.getNode(ISD::BITCAST, dl, CmpVT, AndOp.getOperand(0));
4523         Op1 = DAG.getNode(ISD::BITCAST, dl, CmpVT, AndOp.getOperand(1));
4524         Invert = !Invert;
4525       }
4526     }
4527   }
4528
4529   if (Swap)
4530     std::swap(Op0, Op1);
4531
4532   // If one of the operands is a constant vector zero, attempt to fold the
4533   // comparison to a specialized compare-against-zero form.
4534   SDValue SingleOp;
4535   if (ISD::isBuildVectorAllZeros(Op1.getNode()))
4536     SingleOp = Op0;
4537   else if (ISD::isBuildVectorAllZeros(Op0.getNode())) {
4538     if (Opc == ARMISD::VCGE)
4539       Opc = ARMISD::VCLEZ;
4540     else if (Opc == ARMISD::VCGT)
4541       Opc = ARMISD::VCLTZ;
4542     SingleOp = Op1;
4543   }
4544
4545   SDValue Result;
4546   if (SingleOp.getNode()) {
4547     switch (Opc) {
4548     case ARMISD::VCEQ:
4549       Result = DAG.getNode(ARMISD::VCEQZ, dl, CmpVT, SingleOp); break;
4550     case ARMISD::VCGE:
4551       Result = DAG.getNode(ARMISD::VCGEZ, dl, CmpVT, SingleOp); break;
4552     case ARMISD::VCLEZ:
4553       Result = DAG.getNode(ARMISD::VCLEZ, dl, CmpVT, SingleOp); break;
4554     case ARMISD::VCGT:
4555       Result = DAG.getNode(ARMISD::VCGTZ, dl, CmpVT, SingleOp); break;
4556     case ARMISD::VCLTZ:
4557       Result = DAG.getNode(ARMISD::VCLTZ, dl, CmpVT, SingleOp); break;
4558     default:
4559       Result = DAG.getNode(Opc, dl, CmpVT, Op0, Op1);
4560     }
4561   } else {
4562      Result = DAG.getNode(Opc, dl, CmpVT, Op0, Op1);
4563   }
4564
4565   Result = DAG.getSExtOrTrunc(Result, dl, VT);
4566
4567   if (Invert)
4568     Result = DAG.getNOT(dl, Result, VT);
4569
4570   return Result;
4571 }
4572
4573 /// isNEONModifiedImm - Check if the specified splat value corresponds to a
4574 /// valid vector constant for a NEON instruction with a "modified immediate"
4575 /// operand (e.g., VMOV).  If so, return the encoded value.
4576 static SDValue isNEONModifiedImm(uint64_t SplatBits, uint64_t SplatUndef,
4577                                  unsigned SplatBitSize, SelectionDAG &DAG,
4578                                  SDLoc dl, EVT &VT, bool is128Bits,
4579                                  NEONModImmType type) {
4580   unsigned OpCmode, Imm;
4581
4582   // SplatBitSize is set to the smallest size that splats the vector, so a
4583   // zero vector will always have SplatBitSize == 8.  However, NEON modified
4584   // immediate instructions others than VMOV do not support the 8-bit encoding
4585   // of a zero vector, and the default encoding of zero is supposed to be the
4586   // 32-bit version.
4587   if (SplatBits == 0)
4588     SplatBitSize = 32;
4589
4590   switch (SplatBitSize) {
4591   case 8:
4592     if (type != VMOVModImm)
4593       return SDValue();
4594     // Any 1-byte value is OK.  Op=0, Cmode=1110.
4595     assert((SplatBits & ~0xff) == 0 && "one byte splat value is too big");
4596     OpCmode = 0xe;
4597     Imm = SplatBits;
4598     VT = is128Bits ? MVT::v16i8 : MVT::v8i8;
4599     break;
4600
4601   case 16:
4602     // NEON's 16-bit VMOV supports splat values where only one byte is nonzero.
4603     VT = is128Bits ? MVT::v8i16 : MVT::v4i16;
4604     if ((SplatBits & ~0xff) == 0) {
4605       // Value = 0x00nn: Op=x, Cmode=100x.
4606       OpCmode = 0x8;
4607       Imm = SplatBits;
4608       break;
4609     }
4610     if ((SplatBits & ~0xff00) == 0) {
4611       // Value = 0xnn00: Op=x, Cmode=101x.
4612       OpCmode = 0xa;
4613       Imm = SplatBits >> 8;
4614       break;
4615     }
4616     return SDValue();
4617
4618   case 32:
4619     // NEON's 32-bit VMOV supports splat values where:
4620     // * only one byte is nonzero, or
4621     // * the least significant byte is 0xff and the second byte is nonzero, or
4622     // * the least significant 2 bytes are 0xff and the third is nonzero.
4623     VT = is128Bits ? MVT::v4i32 : MVT::v2i32;
4624     if ((SplatBits & ~0xff) == 0) {
4625       // Value = 0x000000nn: Op=x, Cmode=000x.
4626       OpCmode = 0;
4627       Imm = SplatBits;
4628       break;
4629     }
4630     if ((SplatBits & ~0xff00) == 0) {
4631       // Value = 0x0000nn00: Op=x, Cmode=001x.
4632       OpCmode = 0x2;
4633       Imm = SplatBits >> 8;
4634       break;
4635     }
4636     if ((SplatBits & ~0xff0000) == 0) {
4637       // Value = 0x00nn0000: Op=x, Cmode=010x.
4638       OpCmode = 0x4;
4639       Imm = SplatBits >> 16;
4640       break;
4641     }
4642     if ((SplatBits & ~0xff000000) == 0) {
4643       // Value = 0xnn000000: Op=x, Cmode=011x.
4644       OpCmode = 0x6;
4645       Imm = SplatBits >> 24;
4646       break;
4647     }
4648
4649     // cmode == 0b1100 and cmode == 0b1101 are not supported for VORR or VBIC
4650     if (type == OtherModImm) return SDValue();
4651
4652     if ((SplatBits & ~0xffff) == 0 &&
4653         ((SplatBits | SplatUndef) & 0xff) == 0xff) {
4654       // Value = 0x0000nnff: Op=x, Cmode=1100.
4655       OpCmode = 0xc;
4656       Imm = SplatBits >> 8;
4657       break;
4658     }
4659
4660     if ((SplatBits & ~0xffffff) == 0 &&
4661         ((SplatBits | SplatUndef) & 0xffff) == 0xffff) {
4662       // Value = 0x00nnffff: Op=x, Cmode=1101.
4663       OpCmode = 0xd;
4664       Imm = SplatBits >> 16;
4665       break;
4666     }
4667
4668     // Note: there are a few 32-bit splat values (specifically: 00ffff00,
4669     // ff000000, ff0000ff, and ffff00ff) that are valid for VMOV.I64 but not
4670     // VMOV.I32.  A (very) minor optimization would be to replicate the value
4671     // and fall through here to test for a valid 64-bit splat.  But, then the
4672     // caller would also need to check and handle the change in size.
4673     return SDValue();
4674
4675   case 64: {
4676     if (type != VMOVModImm)
4677       return SDValue();
4678     // NEON has a 64-bit VMOV splat where each byte is either 0 or 0xff.
4679     uint64_t BitMask = 0xff;
4680     uint64_t Val = 0;
4681     unsigned ImmMask = 1;
4682     Imm = 0;
4683     for (int ByteNum = 0; ByteNum < 8; ++ByteNum) {
4684       if (((SplatBits | SplatUndef) & BitMask) == BitMask) {
4685         Val |= BitMask;
4686         Imm |= ImmMask;
4687       } else if ((SplatBits & BitMask) != 0) {
4688         return SDValue();
4689       }
4690       BitMask <<= 8;
4691       ImmMask <<= 1;
4692     }
4693
4694     if (DAG.getTargetLoweringInfo().isBigEndian())
4695       // swap higher and lower 32 bit word
4696       Imm = ((Imm & 0xf) << 4) | ((Imm & 0xf0) >> 4);
4697
4698     // Op=1, Cmode=1110.
4699     OpCmode = 0x1e;
4700     VT = is128Bits ? MVT::v2i64 : MVT::v1i64;
4701     break;
4702   }
4703
4704   default:
4705     llvm_unreachable("unexpected size for isNEONModifiedImm");
4706   }
4707
4708   unsigned EncodedVal = ARM_AM::createNEONModImm(OpCmode, Imm);
4709   return DAG.getTargetConstant(EncodedVal, dl, MVT::i32);
4710 }
4711
4712 SDValue ARMTargetLowering::LowerConstantFP(SDValue Op, SelectionDAG &DAG,
4713                                            const ARMSubtarget *ST) const {
4714   if (!ST->hasVFP3())
4715     return SDValue();
4716
4717   bool IsDouble = Op.getValueType() == MVT::f64;
4718   ConstantFPSDNode *CFP = cast<ConstantFPSDNode>(Op);
4719
4720   // Use the default (constant pool) lowering for double constants when we have
4721   // an SP-only FPU
4722   if (IsDouble && Subtarget->isFPOnlySP())
4723     return SDValue();
4724
4725   // Try splatting with a VMOV.f32...
4726   APFloat FPVal = CFP->getValueAPF();
4727   int ImmVal = IsDouble ? ARM_AM::getFP64Imm(FPVal) : ARM_AM::getFP32Imm(FPVal);
4728
4729   if (ImmVal != -1) {
4730     if (IsDouble || !ST->useNEONForSinglePrecisionFP()) {
4731       // We have code in place to select a valid ConstantFP already, no need to
4732       // do any mangling.
4733       return Op;
4734     }
4735
4736     // It's a float and we are trying to use NEON operations where
4737     // possible. Lower it to a splat followed by an extract.
4738     SDLoc DL(Op);
4739     SDValue NewVal = DAG.getTargetConstant(ImmVal, DL, MVT::i32);
4740     SDValue VecConstant = DAG.getNode(ARMISD::VMOVFPIMM, DL, MVT::v2f32,
4741                                       NewVal);
4742     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, MVT::f32, VecConstant,
4743                        DAG.getConstant(0, DL, MVT::i32));
4744   }
4745
4746   // The rest of our options are NEON only, make sure that's allowed before
4747   // proceeding..
4748   if (!ST->hasNEON() || (!IsDouble && !ST->useNEONForSinglePrecisionFP()))
4749     return SDValue();
4750
4751   EVT VMovVT;
4752   uint64_t iVal = FPVal.bitcastToAPInt().getZExtValue();
4753
4754   // It wouldn't really be worth bothering for doubles except for one very
4755   // important value, which does happen to match: 0.0. So make sure we don't do
4756   // anything stupid.
4757   if (IsDouble && (iVal & 0xffffffff) != (iVal >> 32))
4758     return SDValue();
4759
4760   // Try a VMOV.i32 (FIXME: i8, i16, or i64 could work too).
4761   SDValue NewVal = isNEONModifiedImm(iVal & 0xffffffffU, 0, 32, DAG, SDLoc(Op),
4762                                      VMovVT, false, VMOVModImm);
4763   if (NewVal != SDValue()) {
4764     SDLoc DL(Op);
4765     SDValue VecConstant = DAG.getNode(ARMISD::VMOVIMM, DL, VMovVT,
4766                                       NewVal);
4767     if (IsDouble)
4768       return DAG.getNode(ISD::BITCAST, DL, MVT::f64, VecConstant);
4769
4770     // It's a float: cast and extract a vector element.
4771     SDValue VecFConstant = DAG.getNode(ISD::BITCAST, DL, MVT::v2f32,
4772                                        VecConstant);
4773     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, MVT::f32, VecFConstant,
4774                        DAG.getConstant(0, DL, MVT::i32));
4775   }
4776
4777   // Finally, try a VMVN.i32
4778   NewVal = isNEONModifiedImm(~iVal & 0xffffffffU, 0, 32, DAG, SDLoc(Op), VMovVT,
4779                              false, VMVNModImm);
4780   if (NewVal != SDValue()) {
4781     SDLoc DL(Op);
4782     SDValue VecConstant = DAG.getNode(ARMISD::VMVNIMM, DL, VMovVT, NewVal);
4783
4784     if (IsDouble)
4785       return DAG.getNode(ISD::BITCAST, DL, MVT::f64, VecConstant);
4786
4787     // It's a float: cast and extract a vector element.
4788     SDValue VecFConstant = DAG.getNode(ISD::BITCAST, DL, MVT::v2f32,
4789                                        VecConstant);
4790     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, MVT::f32, VecFConstant,
4791                        DAG.getConstant(0, DL, MVT::i32));
4792   }
4793
4794   return SDValue();
4795 }
4796
4797 // check if an VEXT instruction can handle the shuffle mask when the
4798 // vector sources of the shuffle are the same.
4799 static bool isSingletonVEXTMask(ArrayRef<int> M, EVT VT, unsigned &Imm) {
4800   unsigned NumElts = VT.getVectorNumElements();
4801
4802   // Assume that the first shuffle index is not UNDEF.  Fail if it is.
4803   if (M[0] < 0)
4804     return false;
4805
4806   Imm = M[0];
4807
4808   // If this is a VEXT shuffle, the immediate value is the index of the first
4809   // element.  The other shuffle indices must be the successive elements after
4810   // the first one.
4811   unsigned ExpectedElt = Imm;
4812   for (unsigned i = 1; i < NumElts; ++i) {
4813     // Increment the expected index.  If it wraps around, just follow it
4814     // back to index zero and keep going.
4815     ++ExpectedElt;
4816     if (ExpectedElt == NumElts)
4817       ExpectedElt = 0;
4818
4819     if (M[i] < 0) continue; // ignore UNDEF indices
4820     if (ExpectedElt != static_cast<unsigned>(M[i]))
4821       return false;
4822   }
4823
4824   return true;
4825 }
4826
4827
4828 static bool isVEXTMask(ArrayRef<int> M, EVT VT,
4829                        bool &ReverseVEXT, unsigned &Imm) {
4830   unsigned NumElts = VT.getVectorNumElements();
4831   ReverseVEXT = false;
4832
4833   // Assume that the first shuffle index is not UNDEF.  Fail if it is.
4834   if (M[0] < 0)
4835     return false;
4836
4837   Imm = M[0];
4838
4839   // If this is a VEXT shuffle, the immediate value is the index of the first
4840   // element.  The other shuffle indices must be the successive elements after
4841   // the first one.
4842   unsigned ExpectedElt = Imm;
4843   for (unsigned i = 1; i < NumElts; ++i) {
4844     // Increment the expected index.  If it wraps around, it may still be
4845     // a VEXT but the source vectors must be swapped.
4846     ExpectedElt += 1;
4847     if (ExpectedElt == NumElts * 2) {
4848       ExpectedElt = 0;
4849       ReverseVEXT = true;
4850     }
4851
4852     if (M[i] < 0) continue; // ignore UNDEF indices
4853     if (ExpectedElt != static_cast<unsigned>(M[i]))
4854       return false;
4855   }
4856
4857   // Adjust the index value if the source operands will be swapped.
4858   if (ReverseVEXT)
4859     Imm -= NumElts;
4860
4861   return true;
4862 }
4863
4864 /// isVREVMask - Check if a vector shuffle corresponds to a VREV
4865 /// instruction with the specified blocksize.  (The order of the elements
4866 /// within each block of the vector is reversed.)
4867 static bool isVREVMask(ArrayRef<int> M, EVT VT, unsigned BlockSize) {
4868   assert((BlockSize==16 || BlockSize==32 || BlockSize==64) &&
4869          "Only possible block sizes for VREV are: 16, 32, 64");
4870
4871   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
4872   if (EltSz == 64)
4873     return false;
4874
4875   unsigned NumElts = VT.getVectorNumElements();
4876   unsigned BlockElts = M[0] + 1;
4877   // If the first shuffle index is UNDEF, be optimistic.
4878   if (M[0] < 0)
4879     BlockElts = BlockSize / EltSz;
4880
4881   if (BlockSize <= EltSz || BlockSize != BlockElts * EltSz)
4882     return false;
4883
4884   for (unsigned i = 0; i < NumElts; ++i) {
4885     if (M[i] < 0) continue; // ignore UNDEF indices
4886     if ((unsigned) M[i] != (i - i%BlockElts) + (BlockElts - 1 - i%BlockElts))
4887       return false;
4888   }
4889
4890   return true;
4891 }
4892
4893 static bool isVTBLMask(ArrayRef<int> M, EVT VT) {
4894   // We can handle <8 x i8> vector shuffles. If the index in the mask is out of
4895   // range, then 0 is placed into the resulting vector. So pretty much any mask
4896   // of 8 elements can work here.
4897   return VT == MVT::v8i8 && M.size() == 8;
4898 }
4899
4900 static bool isVTRNMask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4901   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
4902   if (EltSz == 64)
4903     return false;
4904
4905   unsigned NumElts = VT.getVectorNumElements();
4906   WhichResult = (M[0] == 0 ? 0 : 1);
4907   for (unsigned i = 0; i < NumElts; i += 2) {
4908     if ((M[i] >= 0 && (unsigned) M[i] != i + WhichResult) ||
4909         (M[i+1] >= 0 && (unsigned) M[i+1] != i + NumElts + WhichResult))
4910       return false;
4911   }
4912   return true;
4913 }
4914
4915 /// isVTRN_v_undef_Mask - Special case of isVTRNMask for canonical form of
4916 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
4917 /// Mask is e.g., <0, 0, 2, 2> instead of <0, 4, 2, 6>.
4918 static bool isVTRN_v_undef_Mask(ArrayRef<int> M, EVT VT, unsigned &WhichResult){
4919   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
4920   if (EltSz == 64)
4921     return false;
4922
4923   unsigned NumElts = VT.getVectorNumElements();
4924   WhichResult = (M[0] == 0 ? 0 : 1);
4925   for (unsigned i = 0; i < NumElts; i += 2) {
4926     if ((M[i] >= 0 && (unsigned) M[i] != i + WhichResult) ||
4927         (M[i+1] >= 0 && (unsigned) M[i+1] != i + WhichResult))
4928       return false;
4929   }
4930   return true;
4931 }
4932
4933 static bool isVUZPMask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4934   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
4935   if (EltSz == 64)
4936     return false;
4937
4938   unsigned NumElts = VT.getVectorNumElements();
4939   WhichResult = (M[0] == 0 ? 0 : 1);
4940   for (unsigned i = 0; i != NumElts; ++i) {
4941     if (M[i] < 0) continue; // ignore UNDEF indices
4942     if ((unsigned) M[i] != 2 * i + WhichResult)
4943       return false;
4944   }
4945
4946   // VUZP.32 for 64-bit vectors is a pseudo-instruction alias for VTRN.32.
4947   if (VT.is64BitVector() && EltSz == 32)
4948     return false;
4949
4950   return true;
4951 }
4952
4953 /// isVUZP_v_undef_Mask - Special case of isVUZPMask for canonical form of
4954 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
4955 /// Mask is e.g., <0, 2, 0, 2> instead of <0, 2, 4, 6>,
4956 static bool isVUZP_v_undef_Mask(ArrayRef<int> M, EVT VT, unsigned &WhichResult){
4957   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
4958   if (EltSz == 64)
4959     return false;
4960
4961   unsigned Half = VT.getVectorNumElements() / 2;
4962   WhichResult = (M[0] == 0 ? 0 : 1);
4963   for (unsigned j = 0; j != 2; ++j) {
4964     unsigned Idx = WhichResult;
4965     for (unsigned i = 0; i != Half; ++i) {
4966       int MIdx = M[i + j * Half];
4967       if (MIdx >= 0 && (unsigned) MIdx != Idx)
4968         return false;
4969       Idx += 2;
4970     }
4971   }
4972
4973   // VUZP.32 for 64-bit vectors is a pseudo-instruction alias for VTRN.32.
4974   if (VT.is64BitVector() && EltSz == 32)
4975     return false;
4976
4977   return true;
4978 }
4979
4980 static bool isVZIPMask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4981   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
4982   if (EltSz == 64)
4983     return false;
4984
4985   unsigned NumElts = VT.getVectorNumElements();
4986   WhichResult = (M[0] == 0 ? 0 : 1);
4987   unsigned Idx = WhichResult * NumElts / 2;
4988   for (unsigned i = 0; i != NumElts; i += 2) {
4989     if ((M[i] >= 0 && (unsigned) M[i] != Idx) ||
4990         (M[i+1] >= 0 && (unsigned) M[i+1] != Idx + NumElts))
4991       return false;
4992     Idx += 1;
4993   }
4994
4995   // VZIP.32 for 64-bit vectors is a pseudo-instruction alias for VTRN.32.
4996   if (VT.is64BitVector() && EltSz == 32)
4997     return false;
4998
4999   return true;
5000 }
5001
5002 /// isVZIP_v_undef_Mask - Special case of isVZIPMask for canonical form of
5003 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
5004 /// Mask is e.g., <0, 0, 1, 1> instead of <0, 4, 1, 5>.
5005 static bool isVZIP_v_undef_Mask(ArrayRef<int> M, EVT VT, unsigned &WhichResult){
5006   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
5007   if (EltSz == 64)
5008     return false;
5009
5010   unsigned NumElts = VT.getVectorNumElements();
5011   WhichResult = (M[0] == 0 ? 0 : 1);
5012   unsigned Idx = WhichResult * NumElts / 2;
5013   for (unsigned i = 0; i != NumElts; i += 2) {
5014     if ((M[i] >= 0 && (unsigned) M[i] != Idx) ||
5015         (M[i+1] >= 0 && (unsigned) M[i+1] != Idx))
5016       return false;
5017     Idx += 1;
5018   }
5019
5020   // VZIP.32 for 64-bit vectors is a pseudo-instruction alias for VTRN.32.
5021   if (VT.is64BitVector() && EltSz == 32)
5022     return false;
5023
5024   return true;
5025 }
5026
5027 /// \return true if this is a reverse operation on an vector.
5028 static bool isReverseMask(ArrayRef<int> M, EVT VT) {
5029   unsigned NumElts = VT.getVectorNumElements();
5030   // Make sure the mask has the right size.
5031   if (NumElts != M.size())
5032       return false;
5033
5034   // Look for <15, ..., 3, -1, 1, 0>.
5035   for (unsigned i = 0; i != NumElts; ++i)
5036     if (M[i] >= 0 && M[i] != (int) (NumElts - 1 - i))
5037       return false;
5038
5039   return true;
5040 }
5041
5042 // If N is an integer constant that can be moved into a register in one
5043 // instruction, return an SDValue of such a constant (will become a MOV
5044 // instruction).  Otherwise return null.
5045 static SDValue IsSingleInstrConstant(SDValue N, SelectionDAG &DAG,
5046                                      const ARMSubtarget *ST, SDLoc dl) {
5047   uint64_t Val;
5048   if (!isa<ConstantSDNode>(N))
5049     return SDValue();
5050   Val = cast<ConstantSDNode>(N)->getZExtValue();
5051
5052   if (ST->isThumb1Only()) {
5053     if (Val <= 255 || ~Val <= 255)
5054       return DAG.getConstant(Val, dl, MVT::i32);
5055   } else {
5056     if (ARM_AM::getSOImmVal(Val) != -1 || ARM_AM::getSOImmVal(~Val) != -1)
5057       return DAG.getConstant(Val, dl, MVT::i32);
5058   }
5059   return SDValue();
5060 }
5061
5062 // If this is a case we can't handle, return null and let the default
5063 // expansion code take care of it.
5064 SDValue ARMTargetLowering::LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG,
5065                                              const ARMSubtarget *ST) const {
5066   BuildVectorSDNode *BVN = cast<BuildVectorSDNode>(Op.getNode());
5067   SDLoc dl(Op);
5068   EVT VT = Op.getValueType();
5069
5070   APInt SplatBits, SplatUndef;
5071   unsigned SplatBitSize;
5072   bool HasAnyUndefs;
5073   if (BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize, HasAnyUndefs)) {
5074     if (SplatBitSize <= 64) {
5075       // Check if an immediate VMOV works.
5076       EVT VmovVT;
5077       SDValue Val = isNEONModifiedImm(SplatBits.getZExtValue(),
5078                                       SplatUndef.getZExtValue(), SplatBitSize,
5079                                       DAG, dl, VmovVT, VT.is128BitVector(),
5080                                       VMOVModImm);
5081       if (Val.getNode()) {
5082         SDValue Vmov = DAG.getNode(ARMISD::VMOVIMM, dl, VmovVT, Val);
5083         return DAG.getNode(ISD::BITCAST, dl, VT, Vmov);
5084       }
5085
5086       // Try an immediate VMVN.
5087       uint64_t NegatedImm = (~SplatBits).getZExtValue();
5088       Val = isNEONModifiedImm(NegatedImm,
5089                                       SplatUndef.getZExtValue(), SplatBitSize,
5090                                       DAG, dl, VmovVT, VT.is128BitVector(),
5091                                       VMVNModImm);
5092       if (Val.getNode()) {
5093         SDValue Vmov = DAG.getNode(ARMISD::VMVNIMM, dl, VmovVT, Val);
5094         return DAG.getNode(ISD::BITCAST, dl, VT, Vmov);
5095       }
5096
5097       // Use vmov.f32 to materialize other v2f32 and v4f32 splats.
5098       if ((VT == MVT::v2f32 || VT == MVT::v4f32) && SplatBitSize == 32) {
5099         int ImmVal = ARM_AM::getFP32Imm(SplatBits);
5100         if (ImmVal != -1) {
5101           SDValue Val = DAG.getTargetConstant(ImmVal, dl, MVT::i32);
5102           return DAG.getNode(ARMISD::VMOVFPIMM, dl, VT, Val);
5103         }
5104       }
5105     }
5106   }
5107
5108   // Scan through the operands to see if only one value is used.
5109   //
5110   // As an optimisation, even if more than one value is used it may be more
5111   // profitable to splat with one value then change some lanes.
5112   //
5113   // Heuristically we decide to do this if the vector has a "dominant" value,
5114   // defined as splatted to more than half of the lanes.
5115   unsigned NumElts = VT.getVectorNumElements();
5116   bool isOnlyLowElement = true;
5117   bool usesOnlyOneValue = true;
5118   bool hasDominantValue = false;
5119   bool isConstant = true;
5120
5121   // Map of the number of times a particular SDValue appears in the
5122   // element list.
5123   DenseMap<SDValue, unsigned> ValueCounts;
5124   SDValue Value;
5125   for (unsigned i = 0; i < NumElts; ++i) {
5126     SDValue V = Op.getOperand(i);
5127     if (V.getOpcode() == ISD::UNDEF)
5128       continue;
5129     if (i > 0)
5130       isOnlyLowElement = false;
5131     if (!isa<ConstantFPSDNode>(V) && !isa<ConstantSDNode>(V))
5132       isConstant = false;
5133
5134     ValueCounts.insert(std::make_pair(V, 0));
5135     unsigned &Count = ValueCounts[V];
5136
5137     // Is this value dominant? (takes up more than half of the lanes)
5138     if (++Count > (NumElts / 2)) {
5139       hasDominantValue = true;
5140       Value = V;
5141     }
5142   }
5143   if (ValueCounts.size() != 1)
5144     usesOnlyOneValue = false;
5145   if (!Value.getNode() && ValueCounts.size() > 0)
5146     Value = ValueCounts.begin()->first;
5147
5148   if (ValueCounts.size() == 0)
5149     return DAG.getUNDEF(VT);
5150
5151   // Loads are better lowered with insert_vector_elt/ARMISD::BUILD_VECTOR.
5152   // Keep going if we are hitting this case.
5153   if (isOnlyLowElement && !ISD::isNormalLoad(Value.getNode()))
5154     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Value);
5155
5156   unsigned EltSize = VT.getVectorElementType().getSizeInBits();
5157
5158   // Use VDUP for non-constant splats.  For f32 constant splats, reduce to
5159   // i32 and try again.
5160   if (hasDominantValue && EltSize <= 32) {
5161     if (!isConstant) {
5162       SDValue N;
5163
5164       // If we are VDUPing a value that comes directly from a vector, that will
5165       // cause an unnecessary move to and from a GPR, where instead we could
5166       // just use VDUPLANE. We can only do this if the lane being extracted
5167       // is at a constant index, as the VDUP from lane instructions only have
5168       // constant-index forms.
5169       if (Value->getOpcode() == ISD::EXTRACT_VECTOR_ELT &&
5170           isa<ConstantSDNode>(Value->getOperand(1))) {
5171         // We need to create a new undef vector to use for the VDUPLANE if the
5172         // size of the vector from which we get the value is different than the
5173         // size of the vector that we need to create. We will insert the element
5174         // such that the register coalescer will remove unnecessary copies.
5175         if (VT != Value->getOperand(0).getValueType()) {
5176           ConstantSDNode *constIndex;
5177           constIndex = dyn_cast<ConstantSDNode>(Value->getOperand(1));
5178           assert(constIndex && "The index is not a constant!");
5179           unsigned index = constIndex->getAPIntValue().getLimitedValue() %
5180                              VT.getVectorNumElements();
5181           N =  DAG.getNode(ARMISD::VDUPLANE, dl, VT,
5182                  DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, DAG.getUNDEF(VT),
5183                         Value, DAG.getConstant(index, dl, MVT::i32)),
5184                            DAG.getConstant(index, dl, MVT::i32));
5185         } else
5186           N = DAG.getNode(ARMISD::VDUPLANE, dl, VT,
5187                         Value->getOperand(0), Value->getOperand(1));
5188       } else
5189         N = DAG.getNode(ARMISD::VDUP, dl, VT, Value);
5190
5191       if (!usesOnlyOneValue) {
5192         // The dominant value was splatted as 'N', but we now have to insert
5193         // all differing elements.
5194         for (unsigned I = 0; I < NumElts; ++I) {
5195           if (Op.getOperand(I) == Value)
5196             continue;
5197           SmallVector<SDValue, 3> Ops;
5198           Ops.push_back(N);
5199           Ops.push_back(Op.getOperand(I));
5200           Ops.push_back(DAG.getConstant(I, dl, MVT::i32));
5201           N = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, Ops);
5202         }
5203       }
5204       return N;
5205     }
5206     if (VT.getVectorElementType().isFloatingPoint()) {
5207       SmallVector<SDValue, 8> Ops;
5208       for (unsigned i = 0; i < NumElts; ++i)
5209         Ops.push_back(DAG.getNode(ISD::BITCAST, dl, MVT::i32,
5210                                   Op.getOperand(i)));
5211       EVT VecVT = EVT::getVectorVT(*DAG.getContext(), MVT::i32, NumElts);
5212       SDValue Val = DAG.getNode(ISD::BUILD_VECTOR, dl, VecVT, Ops);
5213       Val = LowerBUILD_VECTOR(Val, DAG, ST);
5214       if (Val.getNode())
5215         return DAG.getNode(ISD::BITCAST, dl, VT, Val);
5216     }
5217     if (usesOnlyOneValue) {
5218       SDValue Val = IsSingleInstrConstant(Value, DAG, ST, dl);
5219       if (isConstant && Val.getNode())
5220         return DAG.getNode(ARMISD::VDUP, dl, VT, Val);
5221     }
5222   }
5223
5224   // If all elements are constants and the case above didn't get hit, fall back
5225   // to the default expansion, which will generate a load from the constant
5226   // pool.
5227   if (isConstant)
5228     return SDValue();
5229
5230   // Empirical tests suggest this is rarely worth it for vectors of length <= 2.
5231   if (NumElts >= 4) {
5232     SDValue shuffle = ReconstructShuffle(Op, DAG);
5233     if (shuffle != SDValue())
5234       return shuffle;
5235   }
5236
5237   // Vectors with 32- or 64-bit elements can be built by directly assigning
5238   // the subregisters.  Lower it to an ARMISD::BUILD_VECTOR so the operands
5239   // will be legalized.
5240   if (EltSize >= 32) {
5241     // Do the expansion with floating-point types, since that is what the VFP
5242     // registers are defined to use, and since i64 is not legal.
5243     EVT EltVT = EVT::getFloatingPointVT(EltSize);
5244     EVT VecVT = EVT::getVectorVT(*DAG.getContext(), EltVT, NumElts);
5245     SmallVector<SDValue, 8> Ops;
5246     for (unsigned i = 0; i < NumElts; ++i)
5247       Ops.push_back(DAG.getNode(ISD::BITCAST, dl, EltVT, Op.getOperand(i)));
5248     SDValue Val = DAG.getNode(ARMISD::BUILD_VECTOR, dl, VecVT, Ops);
5249     return DAG.getNode(ISD::BITCAST, dl, VT, Val);
5250   }
5251
5252   // If all else fails, just use a sequence of INSERT_VECTOR_ELT when we
5253   // know the default expansion would otherwise fall back on something even
5254   // worse. For a vector with one or two non-undef values, that's
5255   // scalar_to_vector for the elements followed by a shuffle (provided the
5256   // shuffle is valid for the target) and materialization element by element
5257   // on the stack followed by a load for everything else.
5258   if (!isConstant && !usesOnlyOneValue) {
5259     SDValue Vec = DAG.getUNDEF(VT);
5260     for (unsigned i = 0 ; i < NumElts; ++i) {
5261       SDValue V = Op.getOperand(i);
5262       if (V.getOpcode() == ISD::UNDEF)
5263         continue;
5264       SDValue LaneIdx = DAG.getConstant(i, dl, MVT::i32);
5265       Vec = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, Vec, V, LaneIdx);
5266     }
5267     return Vec;
5268   }
5269
5270   return SDValue();
5271 }
5272
5273 // Gather data to see if the operation can be modelled as a
5274 // shuffle in combination with VEXTs.
5275 SDValue ARMTargetLowering::ReconstructShuffle(SDValue Op,
5276                                               SelectionDAG &DAG) const {
5277   SDLoc dl(Op);
5278   EVT VT = Op.getValueType();
5279   unsigned NumElts = VT.getVectorNumElements();
5280
5281   SmallVector<SDValue, 2> SourceVecs;
5282   SmallVector<unsigned, 2> MinElts;
5283   SmallVector<unsigned, 2> MaxElts;
5284
5285   for (unsigned i = 0; i < NumElts; ++i) {
5286     SDValue V = Op.getOperand(i);
5287     if (V.getOpcode() == ISD::UNDEF)
5288       continue;
5289     else if (V.getOpcode() != ISD::EXTRACT_VECTOR_ELT) {
5290       // A shuffle can only come from building a vector from various
5291       // elements of other vectors.
5292       return SDValue();
5293     } else if (V.getOperand(0).getValueType().getVectorElementType() !=
5294                VT.getVectorElementType()) {
5295       // This code doesn't know how to handle shuffles where the vector
5296       // element types do not match (this happens because type legalization
5297       // promotes the return type of EXTRACT_VECTOR_ELT).
5298       // FIXME: It might be appropriate to extend this code to handle
5299       // mismatched types.
5300       return SDValue();
5301     }
5302
5303     // Record this extraction against the appropriate vector if possible...
5304     SDValue SourceVec = V.getOperand(0);
5305     // If the element number isn't a constant, we can't effectively
5306     // analyze what's going on.
5307     if (!isa<ConstantSDNode>(V.getOperand(1)))
5308       return SDValue();
5309     unsigned EltNo = cast<ConstantSDNode>(V.getOperand(1))->getZExtValue();
5310     bool FoundSource = false;
5311     for (unsigned j = 0; j < SourceVecs.size(); ++j) {
5312       if (SourceVecs[j] == SourceVec) {
5313         if (MinElts[j] > EltNo)
5314           MinElts[j] = EltNo;
5315         if (MaxElts[j] < EltNo)
5316           MaxElts[j] = EltNo;
5317         FoundSource = true;
5318         break;
5319       }
5320     }
5321
5322     // Or record a new source if not...
5323     if (!FoundSource) {
5324       SourceVecs.push_back(SourceVec);
5325       MinElts.push_back(EltNo);
5326       MaxElts.push_back(EltNo);
5327     }
5328   }
5329
5330   // Currently only do something sane when at most two source vectors
5331   // involved.
5332   if (SourceVecs.size() > 2)
5333     return SDValue();
5334
5335   SDValue ShuffleSrcs[2] = {DAG.getUNDEF(VT), DAG.getUNDEF(VT) };
5336   int VEXTOffsets[2] = {0, 0};
5337
5338   // This loop extracts the usage patterns of the source vectors
5339   // and prepares appropriate SDValues for a shuffle if possible.
5340   for (unsigned i = 0; i < SourceVecs.size(); ++i) {
5341     if (SourceVecs[i].getValueType() == VT) {
5342       // No VEXT necessary
5343       ShuffleSrcs[i] = SourceVecs[i];
5344       VEXTOffsets[i] = 0;
5345       continue;
5346     } else if (SourceVecs[i].getValueType().getVectorNumElements() < NumElts) {
5347       // It probably isn't worth padding out a smaller vector just to
5348       // break it down again in a shuffle.
5349       return SDValue();
5350     }
5351
5352     // Since only 64-bit and 128-bit vectors are legal on ARM and
5353     // we've eliminated the other cases...
5354     assert(SourceVecs[i].getValueType().getVectorNumElements() == 2*NumElts &&
5355            "unexpected vector sizes in ReconstructShuffle");
5356
5357     if (MaxElts[i] - MinElts[i] >= NumElts) {
5358       // Span too large for a VEXT to cope
5359       return SDValue();
5360     }
5361
5362     if (MinElts[i] >= NumElts) {
5363       // The extraction can just take the second half
5364       VEXTOffsets[i] = NumElts;
5365       ShuffleSrcs[i] = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT,
5366                                    SourceVecs[i],
5367                                    DAG.getIntPtrConstant(NumElts, dl));
5368     } else if (MaxElts[i] < NumElts) {
5369       // The extraction can just take the first half
5370       VEXTOffsets[i] = 0;
5371       ShuffleSrcs[i] = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT,
5372                                    SourceVecs[i],
5373                                    DAG.getIntPtrConstant(0, dl));
5374     } else {
5375       // An actual VEXT is needed
5376       VEXTOffsets[i] = MinElts[i];
5377       SDValue VEXTSrc1 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT,
5378                                      SourceVecs[i],
5379                                      DAG.getIntPtrConstant(0, dl));
5380       SDValue VEXTSrc2 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT,
5381                                      SourceVecs[i],
5382                                      DAG.getIntPtrConstant(NumElts, dl));
5383       ShuffleSrcs[i] = DAG.getNode(ARMISD::VEXT, dl, VT, VEXTSrc1, VEXTSrc2,
5384                                    DAG.getConstant(VEXTOffsets[i], dl,
5385                                                    MVT::i32));
5386     }
5387   }
5388
5389   SmallVector<int, 8> Mask;
5390
5391   for (unsigned i = 0; i < NumElts; ++i) {
5392     SDValue Entry = Op.getOperand(i);
5393     if (Entry.getOpcode() == ISD::UNDEF) {
5394       Mask.push_back(-1);
5395       continue;
5396     }
5397
5398     SDValue ExtractVec = Entry.getOperand(0);
5399     int ExtractElt = cast<ConstantSDNode>(Op.getOperand(i)
5400                                           .getOperand(1))->getSExtValue();
5401     if (ExtractVec == SourceVecs[0]) {
5402       Mask.push_back(ExtractElt - VEXTOffsets[0]);
5403     } else {
5404       Mask.push_back(ExtractElt + NumElts - VEXTOffsets[1]);
5405     }
5406   }
5407
5408   // Final check before we try to produce nonsense...
5409   if (isShuffleMaskLegal(Mask, VT))
5410     return DAG.getVectorShuffle(VT, dl, ShuffleSrcs[0], ShuffleSrcs[1],
5411                                 &Mask[0]);
5412
5413   return SDValue();
5414 }
5415
5416 /// isShuffleMaskLegal - Targets can use this to indicate that they only
5417 /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
5418 /// By default, if a target supports the VECTOR_SHUFFLE node, all mask values
5419 /// are assumed to be legal.
5420 bool
5421 ARMTargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
5422                                       EVT VT) const {
5423   if (VT.getVectorNumElements() == 4 &&
5424       (VT.is128BitVector() || VT.is64BitVector())) {
5425     unsigned PFIndexes[4];
5426     for (unsigned i = 0; i != 4; ++i) {
5427       if (M[i] < 0)
5428         PFIndexes[i] = 8;
5429       else
5430         PFIndexes[i] = M[i];
5431     }
5432
5433     // Compute the index in the perfect shuffle table.
5434     unsigned PFTableIndex =
5435       PFIndexes[0]*9*9*9+PFIndexes[1]*9*9+PFIndexes[2]*9+PFIndexes[3];
5436     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
5437     unsigned Cost = (PFEntry >> 30);
5438
5439     if (Cost <= 4)
5440       return true;
5441   }
5442
5443   bool ReverseVEXT;
5444   unsigned Imm, WhichResult;
5445
5446   unsigned EltSize = VT.getVectorElementType().getSizeInBits();
5447   return (EltSize >= 32 ||
5448           ShuffleVectorSDNode::isSplatMask(&M[0], VT) ||
5449           isVREVMask(M, VT, 64) ||
5450           isVREVMask(M, VT, 32) ||
5451           isVREVMask(M, VT, 16) ||
5452           isVEXTMask(M, VT, ReverseVEXT, Imm) ||
5453           isVTBLMask(M, VT) ||
5454           isVTRNMask(M, VT, WhichResult) ||
5455           isVUZPMask(M, VT, WhichResult) ||
5456           isVZIPMask(M, VT, WhichResult) ||
5457           isVTRN_v_undef_Mask(M, VT, WhichResult) ||
5458           isVUZP_v_undef_Mask(M, VT, WhichResult) ||
5459           isVZIP_v_undef_Mask(M, VT, WhichResult) ||
5460           ((VT == MVT::v8i16 || VT == MVT::v16i8) && isReverseMask(M, VT)));
5461 }
5462
5463 /// GeneratePerfectShuffle - Given an entry in the perfect-shuffle table, emit
5464 /// the specified operations to build the shuffle.
5465 static SDValue GeneratePerfectShuffle(unsigned PFEntry, SDValue LHS,
5466                                       SDValue RHS, SelectionDAG &DAG,
5467                                       SDLoc dl) {
5468   unsigned OpNum = (PFEntry >> 26) & 0x0F;
5469   unsigned LHSID = (PFEntry >> 13) & ((1 << 13)-1);
5470   unsigned RHSID = (PFEntry >>  0) & ((1 << 13)-1);
5471
5472   enum {
5473     OP_COPY = 0, // Copy, used for things like <u,u,u,3> to say it is <0,1,2,3>
5474     OP_VREV,
5475     OP_VDUP0,
5476     OP_VDUP1,
5477     OP_VDUP2,
5478     OP_VDUP3,
5479     OP_VEXT1,
5480     OP_VEXT2,
5481     OP_VEXT3,
5482     OP_VUZPL, // VUZP, left result
5483     OP_VUZPR, // VUZP, right result
5484     OP_VZIPL, // VZIP, left result
5485     OP_VZIPR, // VZIP, right result
5486     OP_VTRNL, // VTRN, left result
5487     OP_VTRNR  // VTRN, right result
5488   };
5489
5490   if (OpNum == OP_COPY) {
5491     if (LHSID == (1*9+2)*9+3) return LHS;
5492     assert(LHSID == ((4*9+5)*9+6)*9+7 && "Illegal OP_COPY!");
5493     return RHS;
5494   }
5495
5496   SDValue OpLHS, OpRHS;
5497   OpLHS = GeneratePerfectShuffle(PerfectShuffleTable[LHSID], LHS, RHS, DAG, dl);
5498   OpRHS = GeneratePerfectShuffle(PerfectShuffleTable[RHSID], LHS, RHS, DAG, dl);
5499   EVT VT = OpLHS.getValueType();
5500
5501   switch (OpNum) {
5502   default: llvm_unreachable("Unknown shuffle opcode!");
5503   case OP_VREV:
5504     // VREV divides the vector in half and swaps within the half.
5505     if (VT.getVectorElementType() == MVT::i32 ||
5506         VT.getVectorElementType() == MVT::f32)
5507       return DAG.getNode(ARMISD::VREV64, dl, VT, OpLHS);
5508     // vrev <4 x i16> -> VREV32
5509     if (VT.getVectorElementType() == MVT::i16)
5510       return DAG.getNode(ARMISD::VREV32, dl, VT, OpLHS);
5511     // vrev <4 x i8> -> VREV16
5512     assert(VT.getVectorElementType() == MVT::i8);
5513     return DAG.getNode(ARMISD::VREV16, dl, VT, OpLHS);
5514   case OP_VDUP0:
5515   case OP_VDUP1:
5516   case OP_VDUP2:
5517   case OP_VDUP3:
5518     return DAG.getNode(ARMISD::VDUPLANE, dl, VT,
5519                        OpLHS, DAG.getConstant(OpNum-OP_VDUP0, dl, MVT::i32));
5520   case OP_VEXT1:
5521   case OP_VEXT2:
5522   case OP_VEXT3:
5523     return DAG.getNode(ARMISD::VEXT, dl, VT,
5524                        OpLHS, OpRHS,
5525                        DAG.getConstant(OpNum - OP_VEXT1 + 1, dl, MVT::i32));
5526   case OP_VUZPL:
5527   case OP_VUZPR:
5528     return DAG.getNode(ARMISD::VUZP, dl, DAG.getVTList(VT, VT),
5529                        OpLHS, OpRHS).getValue(OpNum-OP_VUZPL);
5530   case OP_VZIPL:
5531   case OP_VZIPR:
5532     return DAG.getNode(ARMISD::VZIP, dl, DAG.getVTList(VT, VT),
5533                        OpLHS, OpRHS).getValue(OpNum-OP_VZIPL);
5534   case OP_VTRNL:
5535   case OP_VTRNR:
5536     return DAG.getNode(ARMISD::VTRN, dl, DAG.getVTList(VT, VT),
5537                        OpLHS, OpRHS).getValue(OpNum-OP_VTRNL);
5538   }
5539 }
5540
5541 static SDValue LowerVECTOR_SHUFFLEv8i8(SDValue Op,
5542                                        ArrayRef<int> ShuffleMask,
5543                                        SelectionDAG &DAG) {
5544   // Check to see if we can use the VTBL instruction.
5545   SDValue V1 = Op.getOperand(0);
5546   SDValue V2 = Op.getOperand(1);
5547   SDLoc DL(Op);
5548
5549   SmallVector<SDValue, 8> VTBLMask;
5550   for (ArrayRef<int>::iterator
5551          I = ShuffleMask.begin(), E = ShuffleMask.end(); I != E; ++I)
5552     VTBLMask.push_back(DAG.getConstant(*I, DL, MVT::i32));
5553
5554   if (V2.getNode()->getOpcode() == ISD::UNDEF)
5555     return DAG.getNode(ARMISD::VTBL1, DL, MVT::v8i8, V1,
5556                        DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v8i8, VTBLMask));
5557
5558   return DAG.getNode(ARMISD::VTBL2, DL, MVT::v8i8, V1, V2,
5559                      DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v8i8, VTBLMask));
5560 }
5561
5562 static SDValue LowerReverse_VECTOR_SHUFFLEv16i8_v8i16(SDValue Op,
5563                                                       SelectionDAG &DAG) {
5564   SDLoc DL(Op);
5565   SDValue OpLHS = Op.getOperand(0);
5566   EVT VT = OpLHS.getValueType();
5567
5568   assert((VT == MVT::v8i16 || VT == MVT::v16i8) &&
5569          "Expect an v8i16/v16i8 type");
5570   OpLHS = DAG.getNode(ARMISD::VREV64, DL, VT, OpLHS);
5571   // For a v16i8 type: After the VREV, we have got <8, ...15, 8, ..., 0>. Now,
5572   // extract the first 8 bytes into the top double word and the last 8 bytes
5573   // into the bottom double word. The v8i16 case is similar.
5574   unsigned ExtractNum = (VT == MVT::v16i8) ? 8 : 4;
5575   return DAG.getNode(ARMISD::VEXT, DL, VT, OpLHS, OpLHS,
5576                      DAG.getConstant(ExtractNum, DL, MVT::i32));
5577 }
5578
5579 static SDValue LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) {
5580   SDValue V1 = Op.getOperand(0);
5581   SDValue V2 = Op.getOperand(1);
5582   SDLoc dl(Op);
5583   EVT VT = Op.getValueType();
5584   ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(Op.getNode());
5585
5586   // Convert shuffles that are directly supported on NEON to target-specific
5587   // DAG nodes, instead of keeping them as shuffles and matching them again
5588   // during code selection.  This is more efficient and avoids the possibility
5589   // of inconsistencies between legalization and selection.
5590   // FIXME: floating-point vectors should be canonicalized to integer vectors
5591   // of the same time so that they get CSEd properly.
5592   ArrayRef<int> ShuffleMask = SVN->getMask();
5593
5594   unsigned EltSize = VT.getVectorElementType().getSizeInBits();
5595   if (EltSize <= 32) {
5596     if (ShuffleVectorSDNode::isSplatMask(&ShuffleMask[0], VT)) {
5597       int Lane = SVN->getSplatIndex();
5598       // If this is undef splat, generate it via "just" vdup, if possible.
5599       if (Lane == -1) Lane = 0;
5600
5601       // Test if V1 is a SCALAR_TO_VECTOR.
5602       if (Lane == 0 && V1.getOpcode() == ISD::SCALAR_TO_VECTOR) {
5603         return DAG.getNode(ARMISD::VDUP, dl, VT, V1.getOperand(0));
5604       }
5605       // Test if V1 is a BUILD_VECTOR which is equivalent to a SCALAR_TO_VECTOR
5606       // (and probably will turn into a SCALAR_TO_VECTOR once legalization
5607       // reaches it).
5608       if (Lane == 0 && V1.getOpcode() == ISD::BUILD_VECTOR &&
5609           !isa<ConstantSDNode>(V1.getOperand(0))) {
5610         bool IsScalarToVector = true;
5611         for (unsigned i = 1, e = V1.getNumOperands(); i != e; ++i)
5612           if (V1.getOperand(i).getOpcode() != ISD::UNDEF) {
5613             IsScalarToVector = false;
5614             break;
5615           }
5616         if (IsScalarToVector)
5617           return DAG.getNode(ARMISD::VDUP, dl, VT, V1.getOperand(0));
5618       }
5619       return DAG.getNode(ARMISD::VDUPLANE, dl, VT, V1,
5620                          DAG.getConstant(Lane, dl, MVT::i32));
5621     }
5622
5623     bool ReverseVEXT;
5624     unsigned Imm;
5625     if (isVEXTMask(ShuffleMask, VT, ReverseVEXT, Imm)) {
5626       if (ReverseVEXT)
5627         std::swap(V1, V2);
5628       return DAG.getNode(ARMISD::VEXT, dl, VT, V1, V2,
5629                          DAG.getConstant(Imm, dl, MVT::i32));
5630     }
5631
5632     if (isVREVMask(ShuffleMask, VT, 64))
5633       return DAG.getNode(ARMISD::VREV64, dl, VT, V1);
5634     if (isVREVMask(ShuffleMask, VT, 32))
5635       return DAG.getNode(ARMISD::VREV32, dl, VT, V1);
5636     if (isVREVMask(ShuffleMask, VT, 16))
5637       return DAG.getNode(ARMISD::VREV16, dl, VT, V1);
5638
5639     if (V2->getOpcode() == ISD::UNDEF &&
5640         isSingletonVEXTMask(ShuffleMask, VT, Imm)) {
5641       return DAG.getNode(ARMISD::VEXT, dl, VT, V1, V1,
5642                          DAG.getConstant(Imm, dl, MVT::i32));
5643     }
5644
5645     // Check for Neon shuffles that modify both input vectors in place.
5646     // If both results are used, i.e., if there are two shuffles with the same
5647     // source operands and with masks corresponding to both results of one of
5648     // these operations, DAG memoization will ensure that a single node is
5649     // used for both shuffles.
5650     unsigned WhichResult;
5651     if (isVTRNMask(ShuffleMask, VT, WhichResult))
5652       return DAG.getNode(ARMISD::VTRN, dl, DAG.getVTList(VT, VT),
5653                          V1, V2).getValue(WhichResult);
5654     if (isVUZPMask(ShuffleMask, VT, WhichResult))
5655       return DAG.getNode(ARMISD::VUZP, dl, DAG.getVTList(VT, VT),
5656                          V1, V2).getValue(WhichResult);
5657     if (isVZIPMask(ShuffleMask, VT, WhichResult))
5658       return DAG.getNode(ARMISD::VZIP, dl, DAG.getVTList(VT, VT),
5659                          V1, V2).getValue(WhichResult);
5660
5661     if (isVTRN_v_undef_Mask(ShuffleMask, VT, WhichResult))
5662       return DAG.getNode(ARMISD::VTRN, dl, DAG.getVTList(VT, VT),
5663                          V1, V1).getValue(WhichResult);
5664     if (isVUZP_v_undef_Mask(ShuffleMask, VT, WhichResult))
5665       return DAG.getNode(ARMISD::VUZP, dl, DAG.getVTList(VT, VT),
5666                          V1, V1).getValue(WhichResult);
5667     if (isVZIP_v_undef_Mask(ShuffleMask, VT, WhichResult))
5668       return DAG.getNode(ARMISD::VZIP, dl, DAG.getVTList(VT, VT),
5669                          V1, V1).getValue(WhichResult);
5670   }
5671
5672   // If the shuffle is not directly supported and it has 4 elements, use
5673   // the PerfectShuffle-generated table to synthesize it from other shuffles.
5674   unsigned NumElts = VT.getVectorNumElements();
5675   if (NumElts == 4) {
5676     unsigned PFIndexes[4];
5677     for (unsigned i = 0; i != 4; ++i) {
5678       if (ShuffleMask[i] < 0)
5679         PFIndexes[i] = 8;
5680       else
5681         PFIndexes[i] = ShuffleMask[i];
5682     }
5683
5684     // Compute the index in the perfect shuffle table.
5685     unsigned PFTableIndex =
5686       PFIndexes[0]*9*9*9+PFIndexes[1]*9*9+PFIndexes[2]*9+PFIndexes[3];
5687     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
5688     unsigned Cost = (PFEntry >> 30);
5689
5690     if (Cost <= 4)
5691       return GeneratePerfectShuffle(PFEntry, V1, V2, DAG, dl);
5692   }
5693
5694   // Implement shuffles with 32- or 64-bit elements as ARMISD::BUILD_VECTORs.
5695   if (EltSize >= 32) {
5696     // Do the expansion with floating-point types, since that is what the VFP
5697     // registers are defined to use, and since i64 is not legal.
5698     EVT EltVT = EVT::getFloatingPointVT(EltSize);
5699     EVT VecVT = EVT::getVectorVT(*DAG.getContext(), EltVT, NumElts);
5700     V1 = DAG.getNode(ISD::BITCAST, dl, VecVT, V1);
5701     V2 = DAG.getNode(ISD::BITCAST, dl, VecVT, V2);
5702     SmallVector<SDValue, 8> Ops;
5703     for (unsigned i = 0; i < NumElts; ++i) {
5704       if (ShuffleMask[i] < 0)
5705         Ops.push_back(DAG.getUNDEF(EltVT));
5706       else
5707         Ops.push_back(DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, EltVT,
5708                                   ShuffleMask[i] < (int)NumElts ? V1 : V2,
5709                                   DAG.getConstant(ShuffleMask[i] & (NumElts-1),
5710                                                   dl, MVT::i32)));
5711     }
5712     SDValue Val = DAG.getNode(ARMISD::BUILD_VECTOR, dl, VecVT, Ops);
5713     return DAG.getNode(ISD::BITCAST, dl, VT, Val);
5714   }
5715
5716   if ((VT == MVT::v8i16 || VT == MVT::v16i8) && isReverseMask(ShuffleMask, VT))
5717     return LowerReverse_VECTOR_SHUFFLEv16i8_v8i16(Op, DAG);
5718
5719   if (VT == MVT::v8i8) {
5720     SDValue NewOp = LowerVECTOR_SHUFFLEv8i8(Op, ShuffleMask, DAG);
5721     if (NewOp.getNode())
5722       return NewOp;
5723   }
5724
5725   return SDValue();
5726 }
5727
5728 static SDValue LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) {
5729   // INSERT_VECTOR_ELT is legal only for immediate indexes.
5730   SDValue Lane = Op.getOperand(2);
5731   if (!isa<ConstantSDNode>(Lane))
5732     return SDValue();
5733
5734   return Op;
5735 }
5736
5737 static SDValue LowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) {
5738   // EXTRACT_VECTOR_ELT is legal only for immediate indexes.
5739   SDValue Lane = Op.getOperand(1);
5740   if (!isa<ConstantSDNode>(Lane))
5741     return SDValue();
5742
5743   SDValue Vec = Op.getOperand(0);
5744   if (Op.getValueType() == MVT::i32 &&
5745       Vec.getValueType().getVectorElementType().getSizeInBits() < 32) {
5746     SDLoc dl(Op);
5747     return DAG.getNode(ARMISD::VGETLANEu, dl, MVT::i32, Vec, Lane);
5748   }
5749
5750   return Op;
5751 }
5752
5753 static SDValue LowerCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) {
5754   // The only time a CONCAT_VECTORS operation can have legal types is when
5755   // two 64-bit vectors are concatenated to a 128-bit vector.
5756   assert(Op.getValueType().is128BitVector() && Op.getNumOperands() == 2 &&
5757          "unexpected CONCAT_VECTORS");
5758   SDLoc dl(Op);
5759   SDValue Val = DAG.getUNDEF(MVT::v2f64);
5760   SDValue Op0 = Op.getOperand(0);
5761   SDValue Op1 = Op.getOperand(1);
5762   if (Op0.getOpcode() != ISD::UNDEF)
5763     Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64, Val,
5764                       DAG.getNode(ISD::BITCAST, dl, MVT::f64, Op0),
5765                       DAG.getIntPtrConstant(0, dl));
5766   if (Op1.getOpcode() != ISD::UNDEF)
5767     Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64, Val,
5768                       DAG.getNode(ISD::BITCAST, dl, MVT::f64, Op1),
5769                       DAG.getIntPtrConstant(1, dl));
5770   return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), Val);
5771 }
5772
5773 /// isExtendedBUILD_VECTOR - Check if N is a constant BUILD_VECTOR where each
5774 /// element has been zero/sign-extended, depending on the isSigned parameter,
5775 /// from an integer type half its size.
5776 static bool isExtendedBUILD_VECTOR(SDNode *N, SelectionDAG &DAG,
5777                                    bool isSigned) {
5778   // A v2i64 BUILD_VECTOR will have been legalized to a BITCAST from v4i32.
5779   EVT VT = N->getValueType(0);
5780   if (VT == MVT::v2i64 && N->getOpcode() == ISD::BITCAST) {
5781     SDNode *BVN = N->getOperand(0).getNode();
5782     if (BVN->getValueType(0) != MVT::v4i32 ||
5783         BVN->getOpcode() != ISD::BUILD_VECTOR)
5784       return false;
5785     unsigned LoElt = DAG.getTargetLoweringInfo().isBigEndian() ? 1 : 0;
5786     unsigned HiElt = 1 - LoElt;
5787     ConstantSDNode *Lo0 = dyn_cast<ConstantSDNode>(BVN->getOperand(LoElt));
5788     ConstantSDNode *Hi0 = dyn_cast<ConstantSDNode>(BVN->getOperand(HiElt));
5789     ConstantSDNode *Lo1 = dyn_cast<ConstantSDNode>(BVN->getOperand(LoElt+2));
5790     ConstantSDNode *Hi1 = dyn_cast<ConstantSDNode>(BVN->getOperand(HiElt+2));
5791     if (!Lo0 || !Hi0 || !Lo1 || !Hi1)
5792       return false;
5793     if (isSigned) {
5794       if (Hi0->getSExtValue() == Lo0->getSExtValue() >> 32 &&
5795           Hi1->getSExtValue() == Lo1->getSExtValue() >> 32)
5796         return true;
5797     } else {
5798       if (Hi0->isNullValue() && Hi1->isNullValue())
5799         return true;
5800     }
5801     return false;
5802   }
5803
5804   if (N->getOpcode() != ISD::BUILD_VECTOR)
5805     return false;
5806
5807   for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
5808     SDNode *Elt = N->getOperand(i).getNode();
5809     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Elt)) {
5810       unsigned EltSize = VT.getVectorElementType().getSizeInBits();
5811       unsigned HalfSize = EltSize / 2;
5812       if (isSigned) {
5813         if (!isIntN(HalfSize, C->getSExtValue()))
5814           return false;
5815       } else {
5816         if (!isUIntN(HalfSize, C->getZExtValue()))
5817           return false;
5818       }
5819       continue;
5820     }
5821     return false;
5822   }
5823
5824   return true;
5825 }
5826
5827 /// isSignExtended - Check if a node is a vector value that is sign-extended
5828 /// or a constant BUILD_VECTOR with sign-extended elements.
5829 static bool isSignExtended(SDNode *N, SelectionDAG &DAG) {
5830   if (N->getOpcode() == ISD::SIGN_EXTEND || ISD::isSEXTLoad(N))
5831     return true;
5832   if (isExtendedBUILD_VECTOR(N, DAG, true))
5833     return true;
5834   return false;
5835 }
5836
5837 /// isZeroExtended - Check if a node is a vector value that is zero-extended
5838 /// or a constant BUILD_VECTOR with zero-extended elements.
5839 static bool isZeroExtended(SDNode *N, SelectionDAG &DAG) {
5840   if (N->getOpcode() == ISD::ZERO_EXTEND || ISD::isZEXTLoad(N))
5841     return true;
5842   if (isExtendedBUILD_VECTOR(N, DAG, false))
5843     return true;
5844   return false;
5845 }
5846
5847 static EVT getExtensionTo64Bits(const EVT &OrigVT) {
5848   if (OrigVT.getSizeInBits() >= 64)
5849     return OrigVT;
5850
5851   assert(OrigVT.isSimple() && "Expecting a simple value type");
5852
5853   MVT::SimpleValueType OrigSimpleTy = OrigVT.getSimpleVT().SimpleTy;
5854   switch (OrigSimpleTy) {
5855   default: llvm_unreachable("Unexpected Vector Type");
5856   case MVT::v2i8:
5857   case MVT::v2i16:
5858      return MVT::v2i32;
5859   case MVT::v4i8:
5860     return  MVT::v4i16;
5861   }
5862 }
5863
5864 /// AddRequiredExtensionForVMULL - Add a sign/zero extension to extend the total
5865 /// value size to 64 bits. We need a 64-bit D register as an operand to VMULL.
5866 /// We insert the required extension here to get the vector to fill a D register.
5867 static SDValue AddRequiredExtensionForVMULL(SDValue N, SelectionDAG &DAG,
5868                                             const EVT &OrigTy,
5869                                             const EVT &ExtTy,
5870                                             unsigned ExtOpcode) {
5871   // The vector originally had a size of OrigTy. It was then extended to ExtTy.
5872   // We expect the ExtTy to be 128-bits total. If the OrigTy is less than
5873   // 64-bits we need to insert a new extension so that it will be 64-bits.
5874   assert(ExtTy.is128BitVector() && "Unexpected extension size");
5875   if (OrigTy.getSizeInBits() >= 64)
5876     return N;
5877
5878   // Must extend size to at least 64 bits to be used as an operand for VMULL.
5879   EVT NewVT = getExtensionTo64Bits(OrigTy);
5880
5881   return DAG.getNode(ExtOpcode, SDLoc(N), NewVT, N);
5882 }
5883
5884 /// SkipLoadExtensionForVMULL - return a load of the original vector size that
5885 /// does not do any sign/zero extension. If the original vector is less
5886 /// than 64 bits, an appropriate extension will be added after the load to
5887 /// reach a total size of 64 bits. We have to add the extension separately
5888 /// because ARM does not have a sign/zero extending load for vectors.
5889 static SDValue SkipLoadExtensionForVMULL(LoadSDNode *LD, SelectionDAG& DAG) {
5890   EVT ExtendedTy = getExtensionTo64Bits(LD->getMemoryVT());
5891
5892   // The load already has the right type.
5893   if (ExtendedTy == LD->getMemoryVT())
5894     return DAG.getLoad(LD->getMemoryVT(), SDLoc(LD), LD->getChain(),
5895                 LD->getBasePtr(), LD->getPointerInfo(), LD->isVolatile(),
5896                 LD->isNonTemporal(), LD->isInvariant(),
5897                 LD->getAlignment());
5898
5899   // We need to create a zextload/sextload. We cannot just create a load
5900   // followed by a zext/zext node because LowerMUL is also run during normal
5901   // operation legalization where we can't create illegal types.
5902   return DAG.getExtLoad(LD->getExtensionType(), SDLoc(LD), ExtendedTy,
5903                         LD->getChain(), LD->getBasePtr(), LD->getPointerInfo(),
5904                         LD->getMemoryVT(), LD->isVolatile(), LD->isInvariant(),
5905                         LD->isNonTemporal(), LD->getAlignment());
5906 }
5907
5908 /// SkipExtensionForVMULL - For a node that is a SIGN_EXTEND, ZERO_EXTEND,
5909 /// extending load, or BUILD_VECTOR with extended elements, return the
5910 /// unextended value. The unextended vector should be 64 bits so that it can
5911 /// be used as an operand to a VMULL instruction. If the original vector size
5912 /// before extension is less than 64 bits we add a an extension to resize
5913 /// the vector to 64 bits.
5914 static SDValue SkipExtensionForVMULL(SDNode *N, SelectionDAG &DAG) {
5915   if (N->getOpcode() == ISD::SIGN_EXTEND || N->getOpcode() == ISD::ZERO_EXTEND)
5916     return AddRequiredExtensionForVMULL(N->getOperand(0), DAG,
5917                                         N->getOperand(0)->getValueType(0),
5918                                         N->getValueType(0),
5919                                         N->getOpcode());
5920
5921   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N))
5922     return SkipLoadExtensionForVMULL(LD, DAG);
5923
5924   // Otherwise, the value must be a BUILD_VECTOR.  For v2i64, it will
5925   // have been legalized as a BITCAST from v4i32.
5926   if (N->getOpcode() == ISD::BITCAST) {
5927     SDNode *BVN = N->getOperand(0).getNode();
5928     assert(BVN->getOpcode() == ISD::BUILD_VECTOR &&
5929            BVN->getValueType(0) == MVT::v4i32 && "expected v4i32 BUILD_VECTOR");
5930     unsigned LowElt = DAG.getTargetLoweringInfo().isBigEndian() ? 1 : 0;
5931     return DAG.getNode(ISD::BUILD_VECTOR, SDLoc(N), MVT::v2i32,
5932                        BVN->getOperand(LowElt), BVN->getOperand(LowElt+2));
5933   }
5934   // Construct a new BUILD_VECTOR with elements truncated to half the size.
5935   assert(N->getOpcode() == ISD::BUILD_VECTOR && "expected BUILD_VECTOR");
5936   EVT VT = N->getValueType(0);
5937   unsigned EltSize = VT.getVectorElementType().getSizeInBits() / 2;
5938   unsigned NumElts = VT.getVectorNumElements();
5939   MVT TruncVT = MVT::getIntegerVT(EltSize);
5940   SmallVector<SDValue, 8> Ops;
5941   SDLoc dl(N);
5942   for (unsigned i = 0; i != NumElts; ++i) {
5943     ConstantSDNode *C = cast<ConstantSDNode>(N->getOperand(i));
5944     const APInt &CInt = C->getAPIntValue();
5945     // Element types smaller than 32 bits are not legal, so use i32 elements.
5946     // The values are implicitly truncated so sext vs. zext doesn't matter.
5947     Ops.push_back(DAG.getConstant(CInt.zextOrTrunc(32), dl, MVT::i32));
5948   }
5949   return DAG.getNode(ISD::BUILD_VECTOR, dl,
5950                      MVT::getVectorVT(TruncVT, NumElts), Ops);
5951 }
5952
5953 static bool isAddSubSExt(SDNode *N, SelectionDAG &DAG) {
5954   unsigned Opcode = N->getOpcode();
5955   if (Opcode == ISD::ADD || Opcode == ISD::SUB) {
5956     SDNode *N0 = N->getOperand(0).getNode();
5957     SDNode *N1 = N->getOperand(1).getNode();
5958     return N0->hasOneUse() && N1->hasOneUse() &&
5959       isSignExtended(N0, DAG) && isSignExtended(N1, DAG);
5960   }
5961   return false;
5962 }
5963
5964 static bool isAddSubZExt(SDNode *N, SelectionDAG &DAG) {
5965   unsigned Opcode = N->getOpcode();
5966   if (Opcode == ISD::ADD || Opcode == ISD::SUB) {
5967     SDNode *N0 = N->getOperand(0).getNode();
5968     SDNode *N1 = N->getOperand(1).getNode();
5969     return N0->hasOneUse() && N1->hasOneUse() &&
5970       isZeroExtended(N0, DAG) && isZeroExtended(N1, DAG);
5971   }
5972   return false;
5973 }
5974
5975 static SDValue LowerMUL(SDValue Op, SelectionDAG &DAG) {
5976   // Multiplications are only custom-lowered for 128-bit vectors so that
5977   // VMULL can be detected.  Otherwise v2i64 multiplications are not legal.
5978   EVT VT = Op.getValueType();
5979   assert(VT.is128BitVector() && VT.isInteger() &&
5980          "unexpected type for custom-lowering ISD::MUL");
5981   SDNode *N0 = Op.getOperand(0).getNode();
5982   SDNode *N1 = Op.getOperand(1).getNode();
5983   unsigned NewOpc = 0;
5984   bool isMLA = false;
5985   bool isN0SExt = isSignExtended(N0, DAG);
5986   bool isN1SExt = isSignExtended(N1, DAG);
5987   if (isN0SExt && isN1SExt)
5988     NewOpc = ARMISD::VMULLs;
5989   else {
5990     bool isN0ZExt = isZeroExtended(N0, DAG);
5991     bool isN1ZExt = isZeroExtended(N1, DAG);
5992     if (isN0ZExt && isN1ZExt)
5993       NewOpc = ARMISD::VMULLu;
5994     else if (isN1SExt || isN1ZExt) {
5995       // Look for (s/zext A + s/zext B) * (s/zext C). We want to turn these
5996       // into (s/zext A * s/zext C) + (s/zext B * s/zext C)
5997       if (isN1SExt && isAddSubSExt(N0, DAG)) {
5998         NewOpc = ARMISD::VMULLs;
5999         isMLA = true;
6000       } else if (isN1ZExt && isAddSubZExt(N0, DAG)) {
6001         NewOpc = ARMISD::VMULLu;
6002         isMLA = true;
6003       } else if (isN0ZExt && isAddSubZExt(N1, DAG)) {
6004         std::swap(N0, N1);
6005         NewOpc = ARMISD::VMULLu;
6006         isMLA = true;
6007       }
6008     }
6009
6010     if (!NewOpc) {
6011       if (VT == MVT::v2i64)
6012         // Fall through to expand this.  It is not legal.
6013         return SDValue();
6014       else
6015         // Other vector multiplications are legal.
6016         return Op;
6017     }
6018   }
6019
6020   // Legalize to a VMULL instruction.
6021   SDLoc DL(Op);
6022   SDValue Op0;
6023   SDValue Op1 = SkipExtensionForVMULL(N1, DAG);
6024   if (!isMLA) {
6025     Op0 = SkipExtensionForVMULL(N0, DAG);
6026     assert(Op0.getValueType().is64BitVector() &&
6027            Op1.getValueType().is64BitVector() &&
6028            "unexpected types for extended operands to VMULL");
6029     return DAG.getNode(NewOpc, DL, VT, Op0, Op1);
6030   }
6031
6032   // Optimizing (zext A + zext B) * C, to (VMULL A, C) + (VMULL B, C) during
6033   // isel lowering to take advantage of no-stall back to back vmul + vmla.
6034   //   vmull q0, d4, d6
6035   //   vmlal q0, d5, d6
6036   // is faster than
6037   //   vaddl q0, d4, d5
6038   //   vmovl q1, d6
6039   //   vmul  q0, q0, q1
6040   SDValue N00 = SkipExtensionForVMULL(N0->getOperand(0).getNode(), DAG);
6041   SDValue N01 = SkipExtensionForVMULL(N0->getOperand(1).getNode(), DAG);
6042   EVT Op1VT = Op1.getValueType();
6043   return DAG.getNode(N0->getOpcode(), DL, VT,
6044                      DAG.getNode(NewOpc, DL, VT,
6045                                DAG.getNode(ISD::BITCAST, DL, Op1VT, N00), Op1),
6046                      DAG.getNode(NewOpc, DL, VT,
6047                                DAG.getNode(ISD::BITCAST, DL, Op1VT, N01), Op1));
6048 }
6049
6050 static SDValue
6051 LowerSDIV_v4i8(SDValue X, SDValue Y, SDLoc dl, SelectionDAG &DAG) {
6052   // Convert to float
6053   // float4 xf = vcvt_f32_s32(vmovl_s16(a.lo));
6054   // float4 yf = vcvt_f32_s32(vmovl_s16(b.lo));
6055   X = DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v4i32, X);
6056   Y = DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v4i32, Y);
6057   X = DAG.getNode(ISD::SINT_TO_FP, dl, MVT::v4f32, X);
6058   Y = DAG.getNode(ISD::SINT_TO_FP, dl, MVT::v4f32, Y);
6059   // Get reciprocal estimate.
6060   // float4 recip = vrecpeq_f32(yf);
6061   Y = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, MVT::v4f32,
6062                    DAG.getConstant(Intrinsic::arm_neon_vrecpe, dl, MVT::i32),
6063                    Y);
6064   // Because char has a smaller range than uchar, we can actually get away
6065   // without any newton steps.  This requires that we use a weird bias
6066   // of 0xb000, however (again, this has been exhaustively tested).
6067   // float4 result = as_float4(as_int4(xf*recip) + 0xb000);
6068   X = DAG.getNode(ISD::FMUL, dl, MVT::v4f32, X, Y);
6069   X = DAG.getNode(ISD::BITCAST, dl, MVT::v4i32, X);
6070   Y = DAG.getConstant(0xb000, dl, MVT::i32);
6071   Y = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Y, Y, Y, Y);
6072   X = DAG.getNode(ISD::ADD, dl, MVT::v4i32, X, Y);
6073   X = DAG.getNode(ISD::BITCAST, dl, MVT::v4f32, X);
6074   // Convert back to short.
6075   X = DAG.getNode(ISD::FP_TO_SINT, dl, MVT::v4i32, X);
6076   X = DAG.getNode(ISD::TRUNCATE, dl, MVT::v4i16, X);
6077   return X;
6078 }
6079
6080 static SDValue
6081 LowerSDIV_v4i16(SDValue N0, SDValue N1, SDLoc dl, SelectionDAG &DAG) {
6082   SDValue N2;
6083   // Convert to float.
6084   // float4 yf = vcvt_f32_s32(vmovl_s16(y));
6085   // float4 xf = vcvt_f32_s32(vmovl_s16(x));
6086   N0 = DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v4i32, N0);
6087   N1 = DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v4i32, N1);
6088   N0 = DAG.getNode(ISD::SINT_TO_FP, dl, MVT::v4f32, N0);
6089   N1 = DAG.getNode(ISD::SINT_TO_FP, dl, MVT::v4f32, N1);
6090
6091   // Use reciprocal estimate and one refinement step.
6092   // float4 recip = vrecpeq_f32(yf);
6093   // recip *= vrecpsq_f32(yf, recip);
6094   N2 = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, MVT::v4f32,
6095                    DAG.getConstant(Intrinsic::arm_neon_vrecpe, dl, MVT::i32),
6096                    N1);
6097   N1 = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, MVT::v4f32,
6098                    DAG.getConstant(Intrinsic::arm_neon_vrecps, dl, MVT::i32),
6099                    N1, N2);
6100   N2 = DAG.getNode(ISD::FMUL, dl, MVT::v4f32, N1, N2);
6101   // Because short has a smaller range than ushort, we can actually get away
6102   // with only a single newton step.  This requires that we use a weird bias
6103   // of 89, however (again, this has been exhaustively tested).
6104   // float4 result = as_float4(as_int4(xf*recip) + 0x89);
6105   N0 = DAG.getNode(ISD::FMUL, dl, MVT::v4f32, N0, N2);
6106   N0 = DAG.getNode(ISD::BITCAST, dl, MVT::v4i32, N0);
6107   N1 = DAG.getConstant(0x89, dl, MVT::i32);
6108   N1 = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, N1, N1, N1, N1);
6109   N0 = DAG.getNode(ISD::ADD, dl, MVT::v4i32, N0, N1);
6110   N0 = DAG.getNode(ISD::BITCAST, dl, MVT::v4f32, N0);
6111   // Convert back to integer and return.
6112   // return vmovn_s32(vcvt_s32_f32(result));
6113   N0 = DAG.getNode(ISD::FP_TO_SINT, dl, MVT::v4i32, N0);
6114   N0 = DAG.getNode(ISD::TRUNCATE, dl, MVT::v4i16, N0);
6115   return N0;
6116 }
6117
6118 static SDValue LowerSDIV(SDValue Op, SelectionDAG &DAG) {
6119   EVT VT = Op.getValueType();
6120   assert((VT == MVT::v4i16 || VT == MVT::v8i8) &&
6121          "unexpected type for custom-lowering ISD::SDIV");
6122
6123   SDLoc dl(Op);
6124   SDValue N0 = Op.getOperand(0);
6125   SDValue N1 = Op.getOperand(1);
6126   SDValue N2, N3;
6127
6128   if (VT == MVT::v8i8) {
6129     N0 = DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v8i16, N0);
6130     N1 = DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v8i16, N1);
6131
6132     N2 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MVT::v4i16, N0,
6133                      DAG.getIntPtrConstant(4, dl));
6134     N3 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MVT::v4i16, N1,
6135                      DAG.getIntPtrConstant(4, dl));
6136     N0 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MVT::v4i16, N0,
6137                      DAG.getIntPtrConstant(0, dl));
6138     N1 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MVT::v4i16, N1,
6139                      DAG.getIntPtrConstant(0, dl));
6140
6141     N0 = LowerSDIV_v4i8(N0, N1, dl, DAG); // v4i16
6142     N2 = LowerSDIV_v4i8(N2, N3, dl, DAG); // v4i16
6143
6144     N0 = DAG.getNode(ISD::CONCAT_VECTORS, dl, MVT::v8i16, N0, N2);
6145     N0 = LowerCONCAT_VECTORS(N0, DAG);
6146
6147     N0 = DAG.getNode(ISD::TRUNCATE, dl, MVT::v8i8, N0);
6148     return N0;
6149   }
6150   return LowerSDIV_v4i16(N0, N1, dl, DAG);
6151 }
6152
6153 static SDValue LowerUDIV(SDValue Op, SelectionDAG &DAG) {
6154   EVT VT = Op.getValueType();
6155   assert((VT == MVT::v4i16 || VT == MVT::v8i8) &&
6156          "unexpected type for custom-lowering ISD::UDIV");
6157
6158   SDLoc dl(Op);
6159   SDValue N0 = Op.getOperand(0);
6160   SDValue N1 = Op.getOperand(1);
6161   SDValue N2, N3;
6162
6163   if (VT == MVT::v8i8) {
6164     N0 = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::v8i16, N0);
6165     N1 = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::v8i16, N1);
6166
6167     N2 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MVT::v4i16, N0,
6168                      DAG.getIntPtrConstant(4, dl));
6169     N3 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MVT::v4i16, N1,
6170                      DAG.getIntPtrConstant(4, dl));
6171     N0 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MVT::v4i16, N0,
6172                      DAG.getIntPtrConstant(0, dl));
6173     N1 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MVT::v4i16, N1,
6174                      DAG.getIntPtrConstant(0, dl));
6175
6176     N0 = LowerSDIV_v4i16(N0, N1, dl, DAG); // v4i16
6177     N2 = LowerSDIV_v4i16(N2, N3, dl, DAG); // v4i16
6178
6179     N0 = DAG.getNode(ISD::CONCAT_VECTORS, dl, MVT::v8i16, N0, N2);
6180     N0 = LowerCONCAT_VECTORS(N0, DAG);
6181
6182     N0 = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, MVT::v8i8,
6183                      DAG.getConstant(Intrinsic::arm_neon_vqmovnsu, dl,
6184                                      MVT::i32),
6185                      N0);
6186     return N0;
6187   }
6188
6189   // v4i16 sdiv ... Convert to float.
6190   // float4 yf = vcvt_f32_s32(vmovl_u16(y));
6191   // float4 xf = vcvt_f32_s32(vmovl_u16(x));
6192   N0 = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::v4i32, N0);
6193   N1 = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::v4i32, N1);
6194   N0 = DAG.getNode(ISD::SINT_TO_FP, dl, MVT::v4f32, N0);
6195   SDValue BN1 = DAG.getNode(ISD::SINT_TO_FP, dl, MVT::v4f32, N1);
6196
6197   // Use reciprocal estimate and two refinement steps.
6198   // float4 recip = vrecpeq_f32(yf);
6199   // recip *= vrecpsq_f32(yf, recip);
6200   // recip *= vrecpsq_f32(yf, recip);
6201   N2 = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, MVT::v4f32,
6202                    DAG.getConstant(Intrinsic::arm_neon_vrecpe, dl, MVT::i32),
6203                    BN1);
6204   N1 = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, MVT::v4f32,
6205                    DAG.getConstant(Intrinsic::arm_neon_vrecps, dl, MVT::i32),
6206                    BN1, N2);
6207   N2 = DAG.getNode(ISD::FMUL, dl, MVT::v4f32, N1, N2);
6208   N1 = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, MVT::v4f32,
6209                    DAG.getConstant(Intrinsic::arm_neon_vrecps, dl, MVT::i32),
6210                    BN1, N2);
6211   N2 = DAG.getNode(ISD::FMUL, dl, MVT::v4f32, N1, N2);
6212   // Simply multiplying by the reciprocal estimate can leave us a few ulps
6213   // too low, so we add 2 ulps (exhaustive testing shows that this is enough,
6214   // and that it will never cause us to return an answer too large).
6215   // float4 result = as_float4(as_int4(xf*recip) + 2);
6216   N0 = DAG.getNode(ISD::FMUL, dl, MVT::v4f32, N0, N2);
6217   N0 = DAG.getNode(ISD::BITCAST, dl, MVT::v4i32, N0);
6218   N1 = DAG.getConstant(2, dl, MVT::i32);
6219   N1 = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, N1, N1, N1, N1);
6220   N0 = DAG.getNode(ISD::ADD, dl, MVT::v4i32, N0, N1);
6221   N0 = DAG.getNode(ISD::BITCAST, dl, MVT::v4f32, N0);
6222   // Convert back to integer and return.
6223   // return vmovn_u32(vcvt_s32_f32(result));
6224   N0 = DAG.getNode(ISD::FP_TO_SINT, dl, MVT::v4i32, N0);
6225   N0 = DAG.getNode(ISD::TRUNCATE, dl, MVT::v4i16, N0);
6226   return N0;
6227 }
6228
6229 static SDValue LowerADDC_ADDE_SUBC_SUBE(SDValue Op, SelectionDAG &DAG) {
6230   EVT VT = Op.getNode()->getValueType(0);
6231   SDVTList VTs = DAG.getVTList(VT, MVT::i32);
6232
6233   unsigned Opc;
6234   bool ExtraOp = false;
6235   switch (Op.getOpcode()) {
6236   default: llvm_unreachable("Invalid code");
6237   case ISD::ADDC: Opc = ARMISD::ADDC; break;
6238   case ISD::ADDE: Opc = ARMISD::ADDE; ExtraOp = true; break;
6239   case ISD::SUBC: Opc = ARMISD::SUBC; break;
6240   case ISD::SUBE: Opc = ARMISD::SUBE; ExtraOp = true; break;
6241   }
6242
6243   if (!ExtraOp)
6244     return DAG.getNode(Opc, SDLoc(Op), VTs, Op.getOperand(0),
6245                        Op.getOperand(1));
6246   return DAG.getNode(Opc, SDLoc(Op), VTs, Op.getOperand(0),
6247                      Op.getOperand(1), Op.getOperand(2));
6248 }
6249
6250 SDValue ARMTargetLowering::LowerFSINCOS(SDValue Op, SelectionDAG &DAG) const {
6251   assert(Subtarget->isTargetDarwin());
6252
6253   // For iOS, we want to call an alternative entry point: __sincos_stret,
6254   // return values are passed via sret.
6255   SDLoc dl(Op);
6256   SDValue Arg = Op.getOperand(0);
6257   EVT ArgVT = Arg.getValueType();
6258   Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
6259
6260   MachineFrameInfo *FrameInfo = DAG.getMachineFunction().getFrameInfo();
6261   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
6262
6263   // Pair of floats / doubles used to pass the result.
6264   StructType *RetTy = StructType::get(ArgTy, ArgTy, nullptr);
6265
6266   // Create stack object for sret.
6267   const uint64_t ByteSize = TLI.getDataLayout()->getTypeAllocSize(RetTy);
6268   const unsigned StackAlign = TLI.getDataLayout()->getPrefTypeAlignment(RetTy);
6269   int FrameIdx = FrameInfo->CreateStackObject(ByteSize, StackAlign, false);
6270   SDValue SRet = DAG.getFrameIndex(FrameIdx, TLI.getPointerTy());
6271
6272   ArgListTy Args;
6273   ArgListEntry Entry;
6274
6275   Entry.Node = SRet;
6276   Entry.Ty = RetTy->getPointerTo();
6277   Entry.isSExt = false;
6278   Entry.isZExt = false;
6279   Entry.isSRet = true;
6280   Args.push_back(Entry);
6281
6282   Entry.Node = Arg;
6283   Entry.Ty = ArgTy;
6284   Entry.isSExt = false;
6285   Entry.isZExt = false;
6286   Args.push_back(Entry);
6287
6288   const char *LibcallName  = (ArgVT == MVT::f64)
6289   ? "__sincos_stret" : "__sincosf_stret";
6290   SDValue Callee = DAG.getExternalSymbol(LibcallName, getPointerTy());
6291
6292   TargetLowering::CallLoweringInfo CLI(DAG);
6293   CLI.setDebugLoc(dl).setChain(DAG.getEntryNode())
6294     .setCallee(CallingConv::C, Type::getVoidTy(*DAG.getContext()), Callee,
6295                std::move(Args), 0)
6296     .setDiscardResult();
6297
6298   std::pair<SDValue, SDValue> CallResult = LowerCallTo(CLI);
6299
6300   SDValue LoadSin = DAG.getLoad(ArgVT, dl, CallResult.second, SRet,
6301                                 MachinePointerInfo(), false, false, false, 0);
6302
6303   // Address of cos field.
6304   SDValue Add = DAG.getNode(ISD::ADD, dl, getPointerTy(), SRet,
6305                             DAG.getIntPtrConstant(ArgVT.getStoreSize(), dl));
6306   SDValue LoadCos = DAG.getLoad(ArgVT, dl, LoadSin.getValue(1), Add,
6307                                 MachinePointerInfo(), false, false, false, 0);
6308
6309   SDVTList Tys = DAG.getVTList(ArgVT, ArgVT);
6310   return DAG.getNode(ISD::MERGE_VALUES, dl, Tys,
6311                      LoadSin.getValue(0), LoadCos.getValue(0));
6312 }
6313
6314 static SDValue LowerAtomicLoadStore(SDValue Op, SelectionDAG &DAG) {
6315   // Monotonic load/store is legal for all targets
6316   if (cast<AtomicSDNode>(Op)->getOrdering() <= Monotonic)
6317     return Op;
6318
6319   // Acquire/Release load/store is not legal for targets without a
6320   // dmb or equivalent available.
6321   return SDValue();
6322 }
6323
6324 static void ReplaceREADCYCLECOUNTER(SDNode *N,
6325                                     SmallVectorImpl<SDValue> &Results,
6326                                     SelectionDAG &DAG,
6327                                     const ARMSubtarget *Subtarget) {
6328   SDLoc DL(N);
6329   SDValue Cycles32, OutChain;
6330
6331   if (Subtarget->hasPerfMon()) {
6332     // Under Power Management extensions, the cycle-count is:
6333     //    mrc p15, #0, <Rt>, c9, c13, #0
6334     SDValue Ops[] = { N->getOperand(0), // Chain
6335                       DAG.getConstant(Intrinsic::arm_mrc, DL, MVT::i32),
6336                       DAG.getConstant(15, DL, MVT::i32),
6337                       DAG.getConstant(0, DL, MVT::i32),
6338                       DAG.getConstant(9, DL, MVT::i32),
6339                       DAG.getConstant(13, DL, MVT::i32),
6340                       DAG.getConstant(0, DL, MVT::i32)
6341     };
6342
6343     Cycles32 = DAG.getNode(ISD::INTRINSIC_W_CHAIN, DL,
6344                            DAG.getVTList(MVT::i32, MVT::Other), Ops);
6345     OutChain = Cycles32.getValue(1);
6346   } else {
6347     // Intrinsic is defined to return 0 on unsupported platforms. Technically
6348     // there are older ARM CPUs that have implementation-specific ways of
6349     // obtaining this information (FIXME!).
6350     Cycles32 = DAG.getConstant(0, DL, MVT::i32);
6351     OutChain = DAG.getEntryNode();
6352   }
6353
6354
6355   SDValue Cycles64 = DAG.getNode(ISD::BUILD_PAIR, DL, MVT::i64,
6356                                  Cycles32, DAG.getConstant(0, DL, MVT::i32));
6357   Results.push_back(Cycles64);
6358   Results.push_back(OutChain);
6359 }
6360
6361 SDValue ARMTargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) const {
6362   switch (Op.getOpcode()) {
6363   default: llvm_unreachable("Don't know how to custom lower this!");
6364   case ISD::ConstantPool:  return LowerConstantPool(Op, DAG);
6365   case ISD::BlockAddress:  return LowerBlockAddress(Op, DAG);
6366   case ISD::GlobalAddress:
6367     switch (Subtarget->getTargetTriple().getObjectFormat()) {
6368     default: llvm_unreachable("unknown object format");
6369     case Triple::COFF:
6370       return LowerGlobalAddressWindows(Op, DAG);
6371     case Triple::ELF:
6372       return LowerGlobalAddressELF(Op, DAG);
6373     case Triple::MachO:
6374       return LowerGlobalAddressDarwin(Op, DAG);
6375     }
6376   case ISD::GlobalTLSAddress: return LowerGlobalTLSAddress(Op, DAG);
6377   case ISD::SELECT:        return LowerSELECT(Op, DAG);
6378   case ISD::SELECT_CC:     return LowerSELECT_CC(Op, DAG);
6379   case ISD::BR_CC:         return LowerBR_CC(Op, DAG);
6380   case ISD::BR_JT:         return LowerBR_JT(Op, DAG);
6381   case ISD::VASTART:       return LowerVASTART(Op, DAG);
6382   case ISD::ATOMIC_FENCE:  return LowerATOMIC_FENCE(Op, DAG, Subtarget);
6383   case ISD::PREFETCH:      return LowerPREFETCH(Op, DAG, Subtarget);
6384   case ISD::SINT_TO_FP:
6385   case ISD::UINT_TO_FP:    return LowerINT_TO_FP(Op, DAG);
6386   case ISD::FP_TO_SINT:
6387   case ISD::FP_TO_UINT:    return LowerFP_TO_INT(Op, DAG);
6388   case ISD::FCOPYSIGN:     return LowerFCOPYSIGN(Op, DAG);
6389   case ISD::RETURNADDR:    return LowerRETURNADDR(Op, DAG);
6390   case ISD::FRAMEADDR:     return LowerFRAMEADDR(Op, DAG);
6391   case ISD::GLOBAL_OFFSET_TABLE: return LowerGLOBAL_OFFSET_TABLE(Op, DAG);
6392   case ISD::EH_SJLJ_SETJMP: return LowerEH_SJLJ_SETJMP(Op, DAG);
6393   case ISD::EH_SJLJ_LONGJMP: return LowerEH_SJLJ_LONGJMP(Op, DAG);
6394   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG,
6395                                                                Subtarget);
6396   case ISD::BITCAST:       return ExpandBITCAST(Op.getNode(), DAG);
6397   case ISD::SHL:
6398   case ISD::SRL:
6399   case ISD::SRA:           return LowerShift(Op.getNode(), DAG, Subtarget);
6400   case ISD::SHL_PARTS:     return LowerShiftLeftParts(Op, DAG);
6401   case ISD::SRL_PARTS:
6402   case ISD::SRA_PARTS:     return LowerShiftRightParts(Op, DAG);
6403   case ISD::CTTZ:          return LowerCTTZ(Op.getNode(), DAG, Subtarget);
6404   case ISD::CTPOP:         return LowerCTPOP(Op.getNode(), DAG, Subtarget);
6405   case ISD::SETCC:         return LowerVSETCC(Op, DAG);
6406   case ISD::ConstantFP:    return LowerConstantFP(Op, DAG, Subtarget);
6407   case ISD::BUILD_VECTOR:  return LowerBUILD_VECTOR(Op, DAG, Subtarget);
6408   case ISD::VECTOR_SHUFFLE: return LowerVECTOR_SHUFFLE(Op, DAG);
6409   case ISD::INSERT_VECTOR_ELT: return LowerINSERT_VECTOR_ELT(Op, DAG);
6410   case ISD::EXTRACT_VECTOR_ELT: return LowerEXTRACT_VECTOR_ELT(Op, DAG);
6411   case ISD::CONCAT_VECTORS: return LowerCONCAT_VECTORS(Op, DAG);
6412   case ISD::FLT_ROUNDS_:   return LowerFLT_ROUNDS_(Op, DAG);
6413   case ISD::MUL:           return LowerMUL(Op, DAG);
6414   case ISD::SDIV:          return LowerSDIV(Op, DAG);
6415   case ISD::UDIV:          return LowerUDIV(Op, DAG);
6416   case ISD::ADDC:
6417   case ISD::ADDE:
6418   case ISD::SUBC:
6419   case ISD::SUBE:          return LowerADDC_ADDE_SUBC_SUBE(Op, DAG);
6420   case ISD::SADDO:
6421   case ISD::UADDO:
6422   case ISD::SSUBO:
6423   case ISD::USUBO:
6424     return LowerXALUO(Op, DAG);
6425   case ISD::ATOMIC_LOAD:
6426   case ISD::ATOMIC_STORE:  return LowerAtomicLoadStore(Op, DAG);
6427   case ISD::FSINCOS:       return LowerFSINCOS(Op, DAG);
6428   case ISD::SDIVREM:
6429   case ISD::UDIVREM:       return LowerDivRem(Op, DAG);
6430   case ISD::DYNAMIC_STACKALLOC:
6431     if (Subtarget->getTargetTriple().isWindowsItaniumEnvironment())
6432       return LowerDYNAMIC_STACKALLOC(Op, DAG);
6433     llvm_unreachable("Don't know how to custom lower this!");
6434   case ISD::FP_ROUND: return LowerFP_ROUND(Op, DAG);
6435   case ISD::FP_EXTEND: return LowerFP_EXTEND(Op, DAG);
6436   }
6437 }
6438
6439 /// ReplaceNodeResults - Replace the results of node with an illegal result
6440 /// type with new values built out of custom code.
6441 void ARMTargetLowering::ReplaceNodeResults(SDNode *N,
6442                                            SmallVectorImpl<SDValue>&Results,
6443                                            SelectionDAG &DAG) const {
6444   SDValue Res;
6445   switch (N->getOpcode()) {
6446   default:
6447     llvm_unreachable("Don't know how to custom expand this!");
6448   case ISD::BITCAST:
6449     Res = ExpandBITCAST(N, DAG);
6450     break;
6451   case ISD::SRL:
6452   case ISD::SRA:
6453     Res = Expand64BitShift(N, DAG, Subtarget);
6454     break;
6455   case ISD::READCYCLECOUNTER:
6456     ReplaceREADCYCLECOUNTER(N, Results, DAG, Subtarget);
6457     return;
6458   }
6459   if (Res.getNode())
6460     Results.push_back(Res);
6461 }
6462
6463 //===----------------------------------------------------------------------===//
6464 //                           ARM Scheduler Hooks
6465 //===----------------------------------------------------------------------===//
6466
6467 /// SetupEntryBlockForSjLj - Insert code into the entry block that creates and
6468 /// registers the function context.
6469 void ARMTargetLowering::
6470 SetupEntryBlockForSjLj(MachineInstr *MI, MachineBasicBlock *MBB,
6471                        MachineBasicBlock *DispatchBB, int FI) const {
6472   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
6473   DebugLoc dl = MI->getDebugLoc();
6474   MachineFunction *MF = MBB->getParent();
6475   MachineRegisterInfo *MRI = &MF->getRegInfo();
6476   MachineConstantPool *MCP = MF->getConstantPool();
6477   ARMFunctionInfo *AFI = MF->getInfo<ARMFunctionInfo>();
6478   const Function *F = MF->getFunction();
6479
6480   bool isThumb = Subtarget->isThumb();
6481   bool isThumb2 = Subtarget->isThumb2();
6482
6483   unsigned PCLabelId = AFI->createPICLabelUId();
6484   unsigned PCAdj = (isThumb || isThumb2) ? 4 : 8;
6485   ARMConstantPoolValue *CPV =
6486     ARMConstantPoolMBB::Create(F->getContext(), DispatchBB, PCLabelId, PCAdj);
6487   unsigned CPI = MCP->getConstantPoolIndex(CPV, 4);
6488
6489   const TargetRegisterClass *TRC = isThumb ? &ARM::tGPRRegClass
6490                                            : &ARM::GPRRegClass;
6491
6492   // Grab constant pool and fixed stack memory operands.
6493   MachineMemOperand *CPMMO =
6494     MF->getMachineMemOperand(MachinePointerInfo::getConstantPool(),
6495                              MachineMemOperand::MOLoad, 4, 4);
6496
6497   MachineMemOperand *FIMMOSt =
6498     MF->getMachineMemOperand(MachinePointerInfo::getFixedStack(FI),
6499                              MachineMemOperand::MOStore, 4, 4);
6500
6501   // Load the address of the dispatch MBB into the jump buffer.
6502   if (isThumb2) {
6503     // Incoming value: jbuf
6504     //   ldr.n  r5, LCPI1_1
6505     //   orr    r5, r5, #1
6506     //   add    r5, pc
6507     //   str    r5, [$jbuf, #+4] ; &jbuf[1]
6508     unsigned NewVReg1 = MRI->createVirtualRegister(TRC);
6509     AddDefaultPred(BuildMI(*MBB, MI, dl, TII->get(ARM::t2LDRpci), NewVReg1)
6510                    .addConstantPoolIndex(CPI)
6511                    .addMemOperand(CPMMO));
6512     // Set the low bit because of thumb mode.
6513     unsigned NewVReg2 = MRI->createVirtualRegister(TRC);
6514     AddDefaultCC(
6515       AddDefaultPred(BuildMI(*MBB, MI, dl, TII->get(ARM::t2ORRri), NewVReg2)
6516                      .addReg(NewVReg1, RegState::Kill)
6517                      .addImm(0x01)));
6518     unsigned NewVReg3 = MRI->createVirtualRegister(TRC);
6519     BuildMI(*MBB, MI, dl, TII->get(ARM::tPICADD), NewVReg3)
6520       .addReg(NewVReg2, RegState::Kill)
6521       .addImm(PCLabelId);
6522     AddDefaultPred(BuildMI(*MBB, MI, dl, TII->get(ARM::t2STRi12))
6523                    .addReg(NewVReg3, RegState::Kill)
6524                    .addFrameIndex(FI)
6525                    .addImm(36)  // &jbuf[1] :: pc
6526                    .addMemOperand(FIMMOSt));
6527   } else if (isThumb) {
6528     // Incoming value: jbuf
6529     //   ldr.n  r1, LCPI1_4
6530     //   add    r1, pc
6531     //   mov    r2, #1
6532     //   orrs   r1, r2
6533     //   add    r2, $jbuf, #+4 ; &jbuf[1]
6534     //   str    r1, [r2]
6535     unsigned NewVReg1 = MRI->createVirtualRegister(TRC);
6536     AddDefaultPred(BuildMI(*MBB, MI, dl, TII->get(ARM::tLDRpci), NewVReg1)
6537                    .addConstantPoolIndex(CPI)
6538                    .addMemOperand(CPMMO));
6539     unsigned NewVReg2 = MRI->createVirtualRegister(TRC);
6540     BuildMI(*MBB, MI, dl, TII->get(ARM::tPICADD), NewVReg2)
6541       .addReg(NewVReg1, RegState::Kill)
6542       .addImm(PCLabelId);
6543     // Set the low bit because of thumb mode.
6544     unsigned NewVReg3 = MRI->createVirtualRegister(TRC);
6545     AddDefaultPred(BuildMI(*MBB, MI, dl, TII->get(ARM::tMOVi8), NewVReg3)
6546                    .addReg(ARM::CPSR, RegState::Define)
6547                    .addImm(1));
6548     unsigned NewVReg4 = MRI->createVirtualRegister(TRC);
6549     AddDefaultPred(BuildMI(*MBB, MI, dl, TII->get(ARM::tORR), NewVReg4)
6550                    .addReg(ARM::CPSR, RegState::Define)
6551                    .addReg(NewVReg2, RegState::Kill)
6552                    .addReg(NewVReg3, RegState::Kill));
6553     unsigned NewVReg5 = MRI->createVirtualRegister(TRC);
6554     BuildMI(*MBB, MI, dl, TII->get(ARM::tADDframe), NewVReg5)
6555             .addFrameIndex(FI)
6556             .addImm(36); // &jbuf[1] :: pc
6557     AddDefaultPred(BuildMI(*MBB, MI, dl, TII->get(ARM::tSTRi))
6558                    .addReg(NewVReg4, RegState::Kill)
6559                    .addReg(NewVReg5, RegState::Kill)
6560                    .addImm(0)
6561                    .addMemOperand(FIMMOSt));
6562   } else {
6563     // Incoming value: jbuf
6564     //   ldr  r1, LCPI1_1
6565     //   add  r1, pc, r1
6566     //   str  r1, [$jbuf, #+4] ; &jbuf[1]
6567     unsigned NewVReg1 = MRI->createVirtualRegister(TRC);
6568     AddDefaultPred(BuildMI(*MBB, MI, dl, TII->get(ARM::LDRi12),  NewVReg1)
6569                    .addConstantPoolIndex(CPI)
6570                    .addImm(0)
6571                    .addMemOperand(CPMMO));
6572     unsigned NewVReg2 = MRI->createVirtualRegister(TRC);
6573     AddDefaultPred(BuildMI(*MBB, MI, dl, TII->get(ARM::PICADD), NewVReg2)
6574                    .addReg(NewVReg1, RegState::Kill)
6575                    .addImm(PCLabelId));
6576     AddDefaultPred(BuildMI(*MBB, MI, dl, TII->get(ARM::STRi12))
6577                    .addReg(NewVReg2, RegState::Kill)
6578                    .addFrameIndex(FI)
6579                    .addImm(36)  // &jbuf[1] :: pc
6580                    .addMemOperand(FIMMOSt));
6581   }
6582 }
6583
6584 void ARMTargetLowering::EmitSjLjDispatchBlock(MachineInstr *MI,
6585                                               MachineBasicBlock *MBB) const {
6586   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
6587   DebugLoc dl = MI->getDebugLoc();
6588   MachineFunction *MF = MBB->getParent();
6589   MachineRegisterInfo *MRI = &MF->getRegInfo();
6590   ARMFunctionInfo *AFI = MF->getInfo<ARMFunctionInfo>();
6591   MachineFrameInfo *MFI = MF->getFrameInfo();
6592   int FI = MFI->getFunctionContextIndex();
6593
6594   const TargetRegisterClass *TRC = Subtarget->isThumb() ? &ARM::tGPRRegClass
6595                                                         : &ARM::GPRnopcRegClass;
6596
6597   // Get a mapping of the call site numbers to all of the landing pads they're
6598   // associated with.
6599   DenseMap<unsigned, SmallVector<MachineBasicBlock*, 2> > CallSiteNumToLPad;
6600   unsigned MaxCSNum = 0;
6601   MachineModuleInfo &MMI = MF->getMMI();
6602   for (MachineFunction::iterator BB = MF->begin(), E = MF->end(); BB != E;
6603        ++BB) {
6604     if (!BB->isLandingPad()) continue;
6605
6606     // FIXME: We should assert that the EH_LABEL is the first MI in the landing
6607     // pad.
6608     for (MachineBasicBlock::iterator
6609            II = BB->begin(), IE = BB->end(); II != IE; ++II) {
6610       if (!II->isEHLabel()) continue;
6611
6612       MCSymbol *Sym = II->getOperand(0).getMCSymbol();
6613       if (!MMI.hasCallSiteLandingPad(Sym)) continue;
6614
6615       SmallVectorImpl<unsigned> &CallSiteIdxs = MMI.getCallSiteLandingPad(Sym);
6616       for (SmallVectorImpl<unsigned>::iterator
6617              CSI = CallSiteIdxs.begin(), CSE = CallSiteIdxs.end();
6618            CSI != CSE; ++CSI) {
6619         CallSiteNumToLPad[*CSI].push_back(BB);
6620         MaxCSNum = std::max(MaxCSNum, *CSI);
6621       }
6622       break;
6623     }
6624   }
6625
6626   // Get an ordered list of the machine basic blocks for the jump table.
6627   std::vector<MachineBasicBlock*> LPadList;
6628   SmallPtrSet<MachineBasicBlock*, 64> InvokeBBs;
6629   LPadList.reserve(CallSiteNumToLPad.size());
6630   for (unsigned I = 1; I <= MaxCSNum; ++I) {
6631     SmallVectorImpl<MachineBasicBlock*> &MBBList = CallSiteNumToLPad[I];
6632     for (SmallVectorImpl<MachineBasicBlock*>::iterator
6633            II = MBBList.begin(), IE = MBBList.end(); II != IE; ++II) {
6634       LPadList.push_back(*II);
6635       InvokeBBs.insert((*II)->pred_begin(), (*II)->pred_end());
6636     }
6637   }
6638
6639   assert(!LPadList.empty() &&
6640          "No landing pad destinations for the dispatch jump table!");
6641
6642   // Create the jump table and associated information.
6643   MachineJumpTableInfo *JTI =
6644     MF->getOrCreateJumpTableInfo(MachineJumpTableInfo::EK_Inline);
6645   unsigned MJTI = JTI->createJumpTableIndex(LPadList);
6646   unsigned UId = AFI->createJumpTableUId();
6647   Reloc::Model RelocM = getTargetMachine().getRelocationModel();
6648
6649   // Create the MBBs for the dispatch code.
6650
6651   // Shove the dispatch's address into the return slot in the function context.
6652   MachineBasicBlock *DispatchBB = MF->CreateMachineBasicBlock();
6653   DispatchBB->setIsLandingPad();
6654
6655   MachineBasicBlock *TrapBB = MF->CreateMachineBasicBlock();
6656   unsigned trap_opcode;
6657   if (Subtarget->isThumb())
6658     trap_opcode = ARM::tTRAP;
6659   else
6660     trap_opcode = Subtarget->useNaClTrap() ? ARM::TRAPNaCl : ARM::TRAP;
6661
6662   BuildMI(TrapBB, dl, TII->get(trap_opcode));
6663   DispatchBB->addSuccessor(TrapBB);
6664
6665   MachineBasicBlock *DispContBB = MF->CreateMachineBasicBlock();
6666   DispatchBB->addSuccessor(DispContBB);
6667
6668   // Insert and MBBs.
6669   MF->insert(MF->end(), DispatchBB);
6670   MF->insert(MF->end(), DispContBB);
6671   MF->insert(MF->end(), TrapBB);
6672
6673   // Insert code into the entry block that creates and registers the function
6674   // context.
6675   SetupEntryBlockForSjLj(MI, MBB, DispatchBB, FI);
6676
6677   MachineMemOperand *FIMMOLd =
6678     MF->getMachineMemOperand(MachinePointerInfo::getFixedStack(FI),
6679                              MachineMemOperand::MOLoad |
6680                              MachineMemOperand::MOVolatile, 4, 4);
6681
6682   MachineInstrBuilder MIB;
6683   MIB = BuildMI(DispatchBB, dl, TII->get(ARM::Int_eh_sjlj_dispatchsetup));
6684
6685   const ARMBaseInstrInfo *AII = static_cast<const ARMBaseInstrInfo*>(TII);
6686   const ARMBaseRegisterInfo &RI = AII->getRegisterInfo();
6687
6688   // Add a register mask with no preserved registers.  This results in all
6689   // registers being marked as clobbered.
6690   MIB.addRegMask(RI.getNoPreservedMask());
6691
6692   unsigned NumLPads = LPadList.size();
6693   if (Subtarget->isThumb2()) {
6694     unsigned NewVReg1 = MRI->createVirtualRegister(TRC);
6695     AddDefaultPred(BuildMI(DispatchBB, dl, TII->get(ARM::t2LDRi12), NewVReg1)
6696                    .addFrameIndex(FI)
6697                    .addImm(4)
6698                    .addMemOperand(FIMMOLd));
6699
6700     if (NumLPads < 256) {
6701       AddDefaultPred(BuildMI(DispatchBB, dl, TII->get(ARM::t2CMPri))
6702                      .addReg(NewVReg1)
6703                      .addImm(LPadList.size()));
6704     } else {
6705       unsigned VReg1 = MRI->createVirtualRegister(TRC);
6706       AddDefaultPred(BuildMI(DispatchBB, dl, TII->get(ARM::t2MOVi16), VReg1)
6707                      .addImm(NumLPads & 0xFFFF));
6708
6709       unsigned VReg2 = VReg1;
6710       if ((NumLPads & 0xFFFF0000) != 0) {
6711         VReg2 = MRI->createVirtualRegister(TRC);
6712         AddDefaultPred(BuildMI(DispatchBB, dl, TII->get(ARM::t2MOVTi16), VReg2)
6713                        .addReg(VReg1)
6714                        .addImm(NumLPads >> 16));
6715       }
6716
6717       AddDefaultPred(BuildMI(DispatchBB, dl, TII->get(ARM::t2CMPrr))
6718                      .addReg(NewVReg1)
6719                      .addReg(VReg2));
6720     }
6721
6722     BuildMI(DispatchBB, dl, TII->get(ARM::t2Bcc))
6723       .addMBB(TrapBB)
6724       .addImm(ARMCC::HI)
6725       .addReg(ARM::CPSR);
6726
6727     unsigned NewVReg3 = MRI->createVirtualRegister(TRC);
6728     AddDefaultPred(BuildMI(DispContBB, dl, TII->get(ARM::t2LEApcrelJT),NewVReg3)
6729                    .addJumpTableIndex(MJTI)
6730                    .addImm(UId));
6731
6732     unsigned NewVReg4 = MRI->createVirtualRegister(TRC);
6733     AddDefaultCC(
6734       AddDefaultPred(
6735         BuildMI(DispContBB, dl, TII->get(ARM::t2ADDrs), NewVReg4)
6736         .addReg(NewVReg3, RegState::Kill)
6737         .addReg(NewVReg1)
6738         .addImm(ARM_AM::getSORegOpc(ARM_AM::lsl, 2))));
6739
6740     BuildMI(DispContBB, dl, TII->get(ARM::t2BR_JT))
6741       .addReg(NewVReg4, RegState::Kill)
6742       .addReg(NewVReg1)
6743       .addJumpTableIndex(MJTI)
6744       .addImm(UId);
6745   } else if (Subtarget->isThumb()) {
6746     unsigned NewVReg1 = MRI->createVirtualRegister(TRC);
6747     AddDefaultPred(BuildMI(DispatchBB, dl, TII->get(ARM::tLDRspi), NewVReg1)
6748                    .addFrameIndex(FI)
6749                    .addImm(1)
6750                    .addMemOperand(FIMMOLd));
6751
6752     if (NumLPads < 256) {
6753       AddDefaultPred(BuildMI(DispatchBB, dl, TII->get(ARM::tCMPi8))
6754                      .addReg(NewVReg1)
6755                      .addImm(NumLPads));
6756     } else {
6757       MachineConstantPool *ConstantPool = MF->getConstantPool();
6758       Type *Int32Ty = Type::getInt32Ty(MF->getFunction()->getContext());
6759       const Constant *C = ConstantInt::get(Int32Ty, NumLPads);
6760
6761       // MachineConstantPool wants an explicit alignment.
6762       unsigned Align = getDataLayout()->getPrefTypeAlignment(Int32Ty);
6763       if (Align == 0)
6764         Align = getDataLayout()->getTypeAllocSize(C->getType());
6765       unsigned Idx = ConstantPool->getConstantPoolIndex(C, Align);
6766
6767       unsigned VReg1 = MRI->createVirtualRegister(TRC);
6768       AddDefaultPred(BuildMI(DispatchBB, dl, TII->get(ARM::tLDRpci))
6769                      .addReg(VReg1, RegState::Define)
6770                      .addConstantPoolIndex(Idx));
6771       AddDefaultPred(BuildMI(DispatchBB, dl, TII->get(ARM::tCMPr))
6772                      .addReg(NewVReg1)
6773                      .addReg(VReg1));
6774     }
6775
6776     BuildMI(DispatchBB, dl, TII->get(ARM::tBcc))
6777       .addMBB(TrapBB)
6778       .addImm(ARMCC::HI)
6779       .addReg(ARM::CPSR);
6780
6781     unsigned NewVReg2 = MRI->createVirtualRegister(TRC);
6782     AddDefaultPred(BuildMI(DispContBB, dl, TII->get(ARM::tLSLri), NewVReg2)
6783                    .addReg(ARM::CPSR, RegState::Define)
6784                    .addReg(NewVReg1)
6785                    .addImm(2));
6786
6787     unsigned NewVReg3 = MRI->createVirtualRegister(TRC);
6788     AddDefaultPred(BuildMI(DispContBB, dl, TII->get(ARM::tLEApcrelJT), NewVReg3)
6789                    .addJumpTableIndex(MJTI)
6790                    .addImm(UId));
6791
6792     unsigned NewVReg4 = MRI->createVirtualRegister(TRC);
6793     AddDefaultPred(BuildMI(DispContBB, dl, TII->get(ARM::tADDrr), NewVReg4)
6794                    .addReg(ARM::CPSR, RegState::Define)
6795                    .addReg(NewVReg2, RegState::Kill)
6796                    .addReg(NewVReg3));
6797
6798     MachineMemOperand *JTMMOLd =
6799       MF->getMachineMemOperand(MachinePointerInfo::getJumpTable(),
6800                                MachineMemOperand::MOLoad, 4, 4);
6801
6802     unsigned NewVReg5 = MRI->createVirtualRegister(TRC);
6803     AddDefaultPred(BuildMI(DispContBB, dl, TII->get(ARM::tLDRi), NewVReg5)
6804                    .addReg(NewVReg4, RegState::Kill)
6805                    .addImm(0)
6806                    .addMemOperand(JTMMOLd));
6807
6808     unsigned NewVReg6 = NewVReg5;
6809     if (RelocM == Reloc::PIC_) {
6810       NewVReg6 = MRI->createVirtualRegister(TRC);
6811       AddDefaultPred(BuildMI(DispContBB, dl, TII->get(ARM::tADDrr), NewVReg6)
6812                      .addReg(ARM::CPSR, RegState::Define)
6813                      .addReg(NewVReg5, RegState::Kill)
6814                      .addReg(NewVReg3));
6815     }
6816
6817     BuildMI(DispContBB, dl, TII->get(ARM::tBR_JTr))
6818       .addReg(NewVReg6, RegState::Kill)
6819       .addJumpTableIndex(MJTI)
6820       .addImm(UId);
6821   } else {
6822     unsigned NewVReg1 = MRI->createVirtualRegister(TRC);
6823     AddDefaultPred(BuildMI(DispatchBB, dl, TII->get(ARM::LDRi12), NewVReg1)
6824                    .addFrameIndex(FI)
6825                    .addImm(4)
6826                    .addMemOperand(FIMMOLd));
6827
6828     if (NumLPads < 256) {
6829       AddDefaultPred(BuildMI(DispatchBB, dl, TII->get(ARM::CMPri))
6830                      .addReg(NewVReg1)
6831                      .addImm(NumLPads));
6832     } else if (Subtarget->hasV6T2Ops() && isUInt<16>(NumLPads)) {
6833       unsigned VReg1 = MRI->createVirtualRegister(TRC);
6834       AddDefaultPred(BuildMI(DispatchBB, dl, TII->get(ARM::MOVi16), VReg1)
6835                      .addImm(NumLPads & 0xFFFF));
6836
6837       unsigned VReg2 = VReg1;
6838       if ((NumLPads & 0xFFFF0000) != 0) {
6839         VReg2 = MRI->createVirtualRegister(TRC);
6840         AddDefaultPred(BuildMI(DispatchBB, dl, TII->get(ARM::MOVTi16), VReg2)
6841                        .addReg(VReg1)
6842                        .addImm(NumLPads >> 16));
6843       }
6844
6845       AddDefaultPred(BuildMI(DispatchBB, dl, TII->get(ARM::CMPrr))
6846                      .addReg(NewVReg1)
6847                      .addReg(VReg2));
6848     } else {
6849       MachineConstantPool *ConstantPool = MF->getConstantPool();
6850       Type *Int32Ty = Type::getInt32Ty(MF->getFunction()->getContext());
6851       const Constant *C = ConstantInt::get(Int32Ty, NumLPads);
6852
6853       // MachineConstantPool wants an explicit alignment.
6854       unsigned Align = getDataLayout()->getPrefTypeAlignment(Int32Ty);
6855       if (Align == 0)
6856         Align = getDataLayout()->getTypeAllocSize(C->getType());
6857       unsigned Idx = ConstantPool->getConstantPoolIndex(C, Align);
6858
6859       unsigned VReg1 = MRI->createVirtualRegister(TRC);
6860       AddDefaultPred(BuildMI(DispatchBB, dl, TII->get(ARM::LDRcp))
6861                      .addReg(VReg1, RegState::Define)
6862                      .addConstantPoolIndex(Idx)
6863                      .addImm(0));
6864       AddDefaultPred(BuildMI(DispatchBB, dl, TII->get(ARM::CMPrr))
6865                      .addReg(NewVReg1)
6866                      .addReg(VReg1, RegState::Kill));
6867     }
6868
6869     BuildMI(DispatchBB, dl, TII->get(ARM::Bcc))
6870       .addMBB(TrapBB)
6871       .addImm(ARMCC::HI)
6872       .addReg(ARM::CPSR);
6873
6874     unsigned NewVReg3 = MRI->createVirtualRegister(TRC);
6875     AddDefaultCC(
6876       AddDefaultPred(BuildMI(DispContBB, dl, TII->get(ARM::MOVsi), NewVReg3)
6877                      .addReg(NewVReg1)
6878                      .addImm(ARM_AM::getSORegOpc(ARM_AM::lsl, 2))));
6879     unsigned NewVReg4 = MRI->createVirtualRegister(TRC);
6880     AddDefaultPred(BuildMI(DispContBB, dl, TII->get(ARM::LEApcrelJT), NewVReg4)
6881                    .addJumpTableIndex(MJTI)
6882                    .addImm(UId));
6883
6884     MachineMemOperand *JTMMOLd =
6885       MF->getMachineMemOperand(MachinePointerInfo::getJumpTable(),
6886                                MachineMemOperand::MOLoad, 4, 4);
6887     unsigned NewVReg5 = MRI->createVirtualRegister(TRC);
6888     AddDefaultPred(
6889       BuildMI(DispContBB, dl, TII->get(ARM::LDRrs), NewVReg5)
6890       .addReg(NewVReg3, RegState::Kill)
6891       .addReg(NewVReg4)
6892       .addImm(0)
6893       .addMemOperand(JTMMOLd));
6894
6895     if (RelocM == Reloc::PIC_) {
6896       BuildMI(DispContBB, dl, TII->get(ARM::BR_JTadd))
6897         .addReg(NewVReg5, RegState::Kill)
6898         .addReg(NewVReg4)
6899         .addJumpTableIndex(MJTI)
6900         .addImm(UId);
6901     } else {
6902       BuildMI(DispContBB, dl, TII->get(ARM::BR_JTr))
6903         .addReg(NewVReg5, RegState::Kill)
6904         .addJumpTableIndex(MJTI)
6905         .addImm(UId);
6906     }
6907   }
6908
6909   // Add the jump table entries as successors to the MBB.
6910   SmallPtrSet<MachineBasicBlock*, 8> SeenMBBs;
6911   for (std::vector<MachineBasicBlock*>::iterator
6912          I = LPadList.begin(), E = LPadList.end(); I != E; ++I) {
6913     MachineBasicBlock *CurMBB = *I;
6914     if (SeenMBBs.insert(CurMBB).second)
6915       DispContBB->addSuccessor(CurMBB);
6916   }
6917
6918   // N.B. the order the invoke BBs are processed in doesn't matter here.
6919   const MCPhysReg *SavedRegs = RI.getCalleeSavedRegs(MF);
6920   SmallVector<MachineBasicBlock*, 64> MBBLPads;
6921   for (MachineBasicBlock *BB : InvokeBBs) {
6922
6923     // Remove the landing pad successor from the invoke block and replace it
6924     // with the new dispatch block.
6925     SmallVector<MachineBasicBlock*, 4> Successors(BB->succ_begin(),
6926                                                   BB->succ_end());
6927     while (!Successors.empty()) {
6928       MachineBasicBlock *SMBB = Successors.pop_back_val();
6929       if (SMBB->isLandingPad()) {
6930         BB->removeSuccessor(SMBB);
6931         MBBLPads.push_back(SMBB);
6932       }
6933     }
6934
6935     BB->addSuccessor(DispatchBB);
6936
6937     // Find the invoke call and mark all of the callee-saved registers as
6938     // 'implicit defined' so that they're spilled. This prevents code from
6939     // moving instructions to before the EH block, where they will never be
6940     // executed.
6941     for (MachineBasicBlock::reverse_iterator
6942            II = BB->rbegin(), IE = BB->rend(); II != IE; ++II) {
6943       if (!II->isCall()) continue;
6944
6945       DenseMap<unsigned, bool> DefRegs;
6946       for (MachineInstr::mop_iterator
6947              OI = II->operands_begin(), OE = II->operands_end();
6948            OI != OE; ++OI) {
6949         if (!OI->isReg()) continue;
6950         DefRegs[OI->getReg()] = true;
6951       }
6952
6953       MachineInstrBuilder MIB(*MF, &*II);
6954
6955       for (unsigned i = 0; SavedRegs[i] != 0; ++i) {
6956         unsigned Reg = SavedRegs[i];
6957         if (Subtarget->isThumb2() &&
6958             !ARM::tGPRRegClass.contains(Reg) &&
6959             !ARM::hGPRRegClass.contains(Reg))
6960           continue;
6961         if (Subtarget->isThumb1Only() && !ARM::tGPRRegClass.contains(Reg))
6962           continue;
6963         if (!Subtarget->isThumb() && !ARM::GPRRegClass.contains(Reg))
6964           continue;
6965         if (!DefRegs[Reg])
6966           MIB.addReg(Reg, RegState::ImplicitDefine | RegState::Dead);
6967       }
6968
6969       break;
6970     }
6971   }
6972
6973   // Mark all former landing pads as non-landing pads. The dispatch is the only
6974   // landing pad now.
6975   for (SmallVectorImpl<MachineBasicBlock*>::iterator
6976          I = MBBLPads.begin(), E = MBBLPads.end(); I != E; ++I)
6977     (*I)->setIsLandingPad(false);
6978
6979   // The instruction is gone now.
6980   MI->eraseFromParent();
6981 }
6982
6983 static
6984 MachineBasicBlock *OtherSucc(MachineBasicBlock *MBB, MachineBasicBlock *Succ) {
6985   for (MachineBasicBlock::succ_iterator I = MBB->succ_begin(),
6986        E = MBB->succ_end(); I != E; ++I)
6987     if (*I != Succ)
6988       return *I;
6989   llvm_unreachable("Expecting a BB with two successors!");
6990 }
6991
6992 /// Return the load opcode for a given load size. If load size >= 8,
6993 /// neon opcode will be returned.
6994 static unsigned getLdOpcode(unsigned LdSize, bool IsThumb1, bool IsThumb2) {
6995   if (LdSize >= 8)
6996     return LdSize == 16 ? ARM::VLD1q32wb_fixed
6997                         : LdSize == 8 ? ARM::VLD1d32wb_fixed : 0;
6998   if (IsThumb1)
6999     return LdSize == 4 ? ARM::tLDRi
7000                        : LdSize == 2 ? ARM::tLDRHi
7001                                      : LdSize == 1 ? ARM::tLDRBi : 0;
7002   if (IsThumb2)
7003     return LdSize == 4 ? ARM::t2LDR_POST
7004                        : LdSize == 2 ? ARM::t2LDRH_POST
7005                                      : LdSize == 1 ? ARM::t2LDRB_POST : 0;
7006   return LdSize == 4 ? ARM::LDR_POST_IMM
7007                      : LdSize == 2 ? ARM::LDRH_POST
7008                                    : LdSize == 1 ? ARM::LDRB_POST_IMM : 0;
7009 }
7010
7011 /// Return the store opcode for a given store size. If store size >= 8,
7012 /// neon opcode will be returned.
7013 static unsigned getStOpcode(unsigned StSize, bool IsThumb1, bool IsThumb2) {
7014   if (StSize >= 8)
7015     return StSize == 16 ? ARM::VST1q32wb_fixed
7016                         : StSize == 8 ? ARM::VST1d32wb_fixed : 0;
7017   if (IsThumb1)
7018     return StSize == 4 ? ARM::tSTRi
7019                        : StSize == 2 ? ARM::tSTRHi
7020                                      : StSize == 1 ? ARM::tSTRBi : 0;
7021   if (IsThumb2)
7022     return StSize == 4 ? ARM::t2STR_POST
7023                        : StSize == 2 ? ARM::t2STRH_POST
7024                                      : StSize == 1 ? ARM::t2STRB_POST : 0;
7025   return StSize == 4 ? ARM::STR_POST_IMM
7026                      : StSize == 2 ? ARM::STRH_POST
7027                                    : StSize == 1 ? ARM::STRB_POST_IMM : 0;
7028 }
7029
7030 /// Emit a post-increment load operation with given size. The instructions
7031 /// will be added to BB at Pos.
7032 static void emitPostLd(MachineBasicBlock *BB, MachineInstr *Pos,
7033                        const TargetInstrInfo *TII, DebugLoc dl,
7034                        unsigned LdSize, unsigned Data, unsigned AddrIn,
7035                        unsigned AddrOut, bool IsThumb1, bool IsThumb2) {
7036   unsigned LdOpc = getLdOpcode(LdSize, IsThumb1, IsThumb2);
7037   assert(LdOpc != 0 && "Should have a load opcode");
7038   if (LdSize >= 8) {
7039     AddDefaultPred(BuildMI(*BB, Pos, dl, TII->get(LdOpc), Data)
7040                        .addReg(AddrOut, RegState::Define).addReg(AddrIn)
7041                        .addImm(0));
7042   } else if (IsThumb1) {
7043     // load + update AddrIn
7044     AddDefaultPred(BuildMI(*BB, Pos, dl, TII->get(LdOpc), Data)
7045                        .addReg(AddrIn).addImm(0));
7046     MachineInstrBuilder MIB =
7047         BuildMI(*BB, Pos, dl, TII->get(ARM::tADDi8), AddrOut);
7048     MIB = AddDefaultT1CC(MIB);
7049     MIB.addReg(AddrIn).addImm(LdSize);
7050     AddDefaultPred(MIB);
7051   } else if (IsThumb2) {
7052     AddDefaultPred(BuildMI(*BB, Pos, dl, TII->get(LdOpc), Data)
7053                        .addReg(AddrOut, RegState::Define).addReg(AddrIn)
7054                        .addImm(LdSize));
7055   } else { // arm
7056     AddDefaultPred(BuildMI(*BB, Pos, dl, TII->get(LdOpc), Data)
7057                        .addReg(AddrOut, RegState::Define).addReg(AddrIn)
7058                        .addReg(0).addImm(LdSize));
7059   }
7060 }
7061
7062 /// Emit a post-increment store operation with given size. The instructions
7063 /// will be added to BB at Pos.
7064 static void emitPostSt(MachineBasicBlock *BB, MachineInstr *Pos,
7065                        const TargetInstrInfo *TII, DebugLoc dl,
7066                        unsigned StSize, unsigned Data, unsigned AddrIn,
7067                        unsigned AddrOut, bool IsThumb1, bool IsThumb2) {
7068   unsigned StOpc = getStOpcode(StSize, IsThumb1, IsThumb2);
7069   assert(StOpc != 0 && "Should have a store opcode");
7070   if (StSize >= 8) {
7071     AddDefaultPred(BuildMI(*BB, Pos, dl, TII->get(StOpc), AddrOut)
7072                        .addReg(AddrIn).addImm(0).addReg(Data));
7073   } else if (IsThumb1) {
7074     // store + update AddrIn
7075     AddDefaultPred(BuildMI(*BB, Pos, dl, TII->get(StOpc)).addReg(Data)
7076                        .addReg(AddrIn).addImm(0));
7077     MachineInstrBuilder MIB =
7078         BuildMI(*BB, Pos, dl, TII->get(ARM::tADDi8), AddrOut);
7079     MIB = AddDefaultT1CC(MIB);
7080     MIB.addReg(AddrIn).addImm(StSize);
7081     AddDefaultPred(MIB);
7082   } else if (IsThumb2) {
7083     AddDefaultPred(BuildMI(*BB, Pos, dl, TII->get(StOpc), AddrOut)
7084                        .addReg(Data).addReg(AddrIn).addImm(StSize));
7085   } else { // arm
7086     AddDefaultPred(BuildMI(*BB, Pos, dl, TII->get(StOpc), AddrOut)
7087                        .addReg(Data).addReg(AddrIn).addReg(0)
7088                        .addImm(StSize));
7089   }
7090 }
7091
7092 MachineBasicBlock *
7093 ARMTargetLowering::EmitStructByval(MachineInstr *MI,
7094                                    MachineBasicBlock *BB) const {
7095   // This pseudo instruction has 3 operands: dst, src, size
7096   // We expand it to a loop if size > Subtarget->getMaxInlineSizeThreshold().
7097   // Otherwise, we will generate unrolled scalar copies.
7098   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
7099   const BasicBlock *LLVM_BB = BB->getBasicBlock();
7100   MachineFunction::iterator It = BB;
7101   ++It;
7102
7103   unsigned dest = MI->getOperand(0).getReg();
7104   unsigned src = MI->getOperand(1).getReg();
7105   unsigned SizeVal = MI->getOperand(2).getImm();
7106   unsigned Align = MI->getOperand(3).getImm();
7107   DebugLoc dl = MI->getDebugLoc();
7108
7109   MachineFunction *MF = BB->getParent();
7110   MachineRegisterInfo &MRI = MF->getRegInfo();
7111   unsigned UnitSize = 0;
7112   const TargetRegisterClass *TRC = nullptr;
7113   const TargetRegisterClass *VecTRC = nullptr;
7114
7115   bool IsThumb1 = Subtarget->isThumb1Only();
7116   bool IsThumb2 = Subtarget->isThumb2();
7117
7118   if (Align & 1) {
7119     UnitSize = 1;
7120   } else if (Align & 2) {
7121     UnitSize = 2;
7122   } else {
7123     // Check whether we can use NEON instructions.
7124     if (!MF->getFunction()->hasFnAttribute(Attribute::NoImplicitFloat) &&
7125         Subtarget->hasNEON()) {
7126       if ((Align % 16 == 0) && SizeVal >= 16)
7127         UnitSize = 16;
7128       else if ((Align % 8 == 0) && SizeVal >= 8)
7129         UnitSize = 8;
7130     }
7131     // Can't use NEON instructions.
7132     if (UnitSize == 0)
7133       UnitSize = 4;
7134   }
7135
7136   // Select the correct opcode and register class for unit size load/store
7137   bool IsNeon = UnitSize >= 8;
7138   TRC = (IsThumb1 || IsThumb2) ? &ARM::tGPRRegClass : &ARM::GPRRegClass;
7139   if (IsNeon)
7140     VecTRC = UnitSize == 16 ? &ARM::DPairRegClass
7141                             : UnitSize == 8 ? &ARM::DPRRegClass
7142                                             : nullptr;
7143
7144   unsigned BytesLeft = SizeVal % UnitSize;
7145   unsigned LoopSize = SizeVal - BytesLeft;
7146
7147   if (SizeVal <= Subtarget->getMaxInlineSizeThreshold()) {
7148     // Use LDR and STR to copy.
7149     // [scratch, srcOut] = LDR_POST(srcIn, UnitSize)
7150     // [destOut] = STR_POST(scratch, destIn, UnitSize)
7151     unsigned srcIn = src;
7152     unsigned destIn = dest;
7153     for (unsigned i = 0; i < LoopSize; i+=UnitSize) {
7154       unsigned srcOut = MRI.createVirtualRegister(TRC);
7155       unsigned destOut = MRI.createVirtualRegister(TRC);
7156       unsigned scratch = MRI.createVirtualRegister(IsNeon ? VecTRC : TRC);
7157       emitPostLd(BB, MI, TII, dl, UnitSize, scratch, srcIn, srcOut,
7158                  IsThumb1, IsThumb2);
7159       emitPostSt(BB, MI, TII, dl, UnitSize, scratch, destIn, destOut,
7160                  IsThumb1, IsThumb2);
7161       srcIn = srcOut;
7162       destIn = destOut;
7163     }
7164
7165     // Handle the leftover bytes with LDRB and STRB.
7166     // [scratch, srcOut] = LDRB_POST(srcIn, 1)
7167     // [destOut] = STRB_POST(scratch, destIn, 1)
7168     for (unsigned i = 0; i < BytesLeft; i++) {
7169       unsigned srcOut = MRI.createVirtualRegister(TRC);
7170       unsigned destOut = MRI.createVirtualRegister(TRC);
7171       unsigned scratch = MRI.createVirtualRegister(TRC);
7172       emitPostLd(BB, MI, TII, dl, 1, scratch, srcIn, srcOut,
7173                  IsThumb1, IsThumb2);
7174       emitPostSt(BB, MI, TII, dl, 1, scratch, destIn, destOut,
7175                  IsThumb1, IsThumb2);
7176       srcIn = srcOut;
7177       destIn = destOut;
7178     }
7179     MI->eraseFromParent();   // The instruction is gone now.
7180     return BB;
7181   }
7182
7183   // Expand the pseudo op to a loop.
7184   // thisMBB:
7185   //   ...
7186   //   movw varEnd, # --> with thumb2
7187   //   movt varEnd, #
7188   //   ldrcp varEnd, idx --> without thumb2
7189   //   fallthrough --> loopMBB
7190   // loopMBB:
7191   //   PHI varPhi, varEnd, varLoop
7192   //   PHI srcPhi, src, srcLoop
7193   //   PHI destPhi, dst, destLoop
7194   //   [scratch, srcLoop] = LDR_POST(srcPhi, UnitSize)
7195   //   [destLoop] = STR_POST(scratch, destPhi, UnitSize)
7196   //   subs varLoop, varPhi, #UnitSize
7197   //   bne loopMBB
7198   //   fallthrough --> exitMBB
7199   // exitMBB:
7200   //   epilogue to handle left-over bytes
7201   //   [scratch, srcOut] = LDRB_POST(srcLoop, 1)
7202   //   [destOut] = STRB_POST(scratch, destLoop, 1)
7203   MachineBasicBlock *loopMBB = MF->CreateMachineBasicBlock(LLVM_BB);
7204   MachineBasicBlock *exitMBB = MF->CreateMachineBasicBlock(LLVM_BB);
7205   MF->insert(It, loopMBB);
7206   MF->insert(It, exitMBB);
7207
7208   // Transfer the remainder of BB and its successor edges to exitMBB.
7209   exitMBB->splice(exitMBB->begin(), BB,
7210                   std::next(MachineBasicBlock::iterator(MI)), BB->end());
7211   exitMBB->transferSuccessorsAndUpdatePHIs(BB);
7212
7213   // Load an immediate to varEnd.
7214   unsigned varEnd = MRI.createVirtualRegister(TRC);
7215   if (Subtarget->useMovt(*MF)) {
7216     unsigned Vtmp = varEnd;
7217     if ((LoopSize & 0xFFFF0000) != 0)
7218       Vtmp = MRI.createVirtualRegister(TRC);
7219     AddDefaultPred(BuildMI(BB, dl,
7220                            TII->get(IsThumb2 ? ARM::t2MOVi16 : ARM::MOVi16),
7221                            Vtmp).addImm(LoopSize & 0xFFFF));
7222
7223     if ((LoopSize & 0xFFFF0000) != 0)
7224       AddDefaultPred(BuildMI(BB, dl,
7225                              TII->get(IsThumb2 ? ARM::t2MOVTi16 : ARM::MOVTi16),
7226                              varEnd)
7227                          .addReg(Vtmp)
7228                          .addImm(LoopSize >> 16));
7229   } else {
7230     MachineConstantPool *ConstantPool = MF->getConstantPool();
7231     Type *Int32Ty = Type::getInt32Ty(MF->getFunction()->getContext());
7232     const Constant *C = ConstantInt::get(Int32Ty, LoopSize);
7233
7234     // MachineConstantPool wants an explicit alignment.
7235     unsigned Align = getDataLayout()->getPrefTypeAlignment(Int32Ty);
7236     if (Align == 0)
7237       Align = getDataLayout()->getTypeAllocSize(C->getType());
7238     unsigned Idx = ConstantPool->getConstantPoolIndex(C, Align);
7239
7240     if (IsThumb1)
7241       AddDefaultPred(BuildMI(*BB, MI, dl, TII->get(ARM::tLDRpci)).addReg(
7242           varEnd, RegState::Define).addConstantPoolIndex(Idx));
7243     else
7244       AddDefaultPred(BuildMI(*BB, MI, dl, TII->get(ARM::LDRcp)).addReg(
7245           varEnd, RegState::Define).addConstantPoolIndex(Idx).addImm(0));
7246   }
7247   BB->addSuccessor(loopMBB);
7248
7249   // Generate the loop body:
7250   //   varPhi = PHI(varLoop, varEnd)
7251   //   srcPhi = PHI(srcLoop, src)
7252   //   destPhi = PHI(destLoop, dst)
7253   MachineBasicBlock *entryBB = BB;
7254   BB = loopMBB;
7255   unsigned varLoop = MRI.createVirtualRegister(TRC);
7256   unsigned varPhi = MRI.createVirtualRegister(TRC);
7257   unsigned srcLoop = MRI.createVirtualRegister(TRC);
7258   unsigned srcPhi = MRI.createVirtualRegister(TRC);
7259   unsigned destLoop = MRI.createVirtualRegister(TRC);
7260   unsigned destPhi = MRI.createVirtualRegister(TRC);
7261
7262   BuildMI(*BB, BB->begin(), dl, TII->get(ARM::PHI), varPhi)
7263     .addReg(varLoop).addMBB(loopMBB)
7264     .addReg(varEnd).addMBB(entryBB);
7265   BuildMI(BB, dl, TII->get(ARM::PHI), srcPhi)
7266     .addReg(srcLoop).addMBB(loopMBB)
7267     .addReg(src).addMBB(entryBB);
7268   BuildMI(BB, dl, TII->get(ARM::PHI), destPhi)
7269     .addReg(destLoop).addMBB(loopMBB)
7270     .addReg(dest).addMBB(entryBB);
7271
7272   //   [scratch, srcLoop] = LDR_POST(srcPhi, UnitSize)
7273   //   [destLoop] = STR_POST(scratch, destPhi, UnitSiz)
7274   unsigned scratch = MRI.createVirtualRegister(IsNeon ? VecTRC : TRC);
7275   emitPostLd(BB, BB->end(), TII, dl, UnitSize, scratch, srcPhi, srcLoop,
7276              IsThumb1, IsThumb2);
7277   emitPostSt(BB, BB->end(), TII, dl, UnitSize, scratch, destPhi, destLoop,
7278              IsThumb1, IsThumb2);
7279
7280   // Decrement loop variable by UnitSize.
7281   if (IsThumb1) {
7282     MachineInstrBuilder MIB =
7283         BuildMI(*BB, BB->end(), dl, TII->get(ARM::tSUBi8), varLoop);
7284     MIB = AddDefaultT1CC(MIB);
7285     MIB.addReg(varPhi).addImm(UnitSize);
7286     AddDefaultPred(MIB);
7287   } else {
7288     MachineInstrBuilder MIB =
7289         BuildMI(*BB, BB->end(), dl,
7290                 TII->get(IsThumb2 ? ARM::t2SUBri : ARM::SUBri), varLoop);
7291     AddDefaultCC(AddDefaultPred(MIB.addReg(varPhi).addImm(UnitSize)));
7292     MIB->getOperand(5).setReg(ARM::CPSR);
7293     MIB->getOperand(5).setIsDef(true);
7294   }
7295   BuildMI(*BB, BB->end(), dl,
7296           TII->get(IsThumb1 ? ARM::tBcc : IsThumb2 ? ARM::t2Bcc : ARM::Bcc))
7297       .addMBB(loopMBB).addImm(ARMCC::NE).addReg(ARM::CPSR);
7298
7299   // loopMBB can loop back to loopMBB or fall through to exitMBB.
7300   BB->addSuccessor(loopMBB);
7301   BB->addSuccessor(exitMBB);
7302
7303   // Add epilogue to handle BytesLeft.
7304   BB = exitMBB;
7305   MachineInstr *StartOfExit = exitMBB->begin();
7306
7307   //   [scratch, srcOut] = LDRB_POST(srcLoop, 1)
7308   //   [destOut] = STRB_POST(scratch, destLoop, 1)
7309   unsigned srcIn = srcLoop;
7310   unsigned destIn = destLoop;
7311   for (unsigned i = 0; i < BytesLeft; i++) {
7312     unsigned srcOut = MRI.createVirtualRegister(TRC);
7313     unsigned destOut = MRI.createVirtualRegister(TRC);
7314     unsigned scratch = MRI.createVirtualRegister(TRC);
7315     emitPostLd(BB, StartOfExit, TII, dl, 1, scratch, srcIn, srcOut,
7316                IsThumb1, IsThumb2);
7317     emitPostSt(BB, StartOfExit, TII, dl, 1, scratch, destIn, destOut,
7318                IsThumb1, IsThumb2);
7319     srcIn = srcOut;
7320     destIn = destOut;
7321   }
7322
7323   MI->eraseFromParent();   // The instruction is gone now.
7324   return BB;
7325 }
7326
7327 MachineBasicBlock *
7328 ARMTargetLowering::EmitLowered__chkstk(MachineInstr *MI,
7329                                        MachineBasicBlock *MBB) const {
7330   const TargetMachine &TM = getTargetMachine();
7331   const TargetInstrInfo &TII = *Subtarget->getInstrInfo();
7332   DebugLoc DL = MI->getDebugLoc();
7333
7334   assert(Subtarget->isTargetWindows() &&
7335          "__chkstk is only supported on Windows");
7336   assert(Subtarget->isThumb2() && "Windows on ARM requires Thumb-2 mode");
7337
7338   // __chkstk takes the number of words to allocate on the stack in R4, and
7339   // returns the stack adjustment in number of bytes in R4.  This will not
7340   // clober any other registers (other than the obvious lr).
7341   //
7342   // Although, technically, IP should be considered a register which may be
7343   // clobbered, the call itself will not touch it.  Windows on ARM is a pure
7344   // thumb-2 environment, so there is no interworking required.  As a result, we
7345   // do not expect a veneer to be emitted by the linker, clobbering IP.
7346   //
7347   // Each module receives its own copy of __chkstk, so no import thunk is
7348   // required, again, ensuring that IP is not clobbered.
7349   //
7350   // Finally, although some linkers may theoretically provide a trampoline for
7351   // out of range calls (which is quite common due to a 32M range limitation of
7352   // branches for Thumb), we can generate the long-call version via
7353   // -mcmodel=large, alleviating the need for the trampoline which may clobber
7354   // IP.
7355
7356   switch (TM.getCodeModel()) {
7357   case CodeModel::Small:
7358   case CodeModel::Medium:
7359   case CodeModel::Default:
7360   case CodeModel::Kernel:
7361     BuildMI(*MBB, MI, DL, TII.get(ARM::tBL))
7362       .addImm((unsigned)ARMCC::AL).addReg(0)
7363       .addExternalSymbol("__chkstk")
7364       .addReg(ARM::R4, RegState::Implicit | RegState::Kill)
7365       .addReg(ARM::R4, RegState::Implicit | RegState::Define)
7366       .addReg(ARM::R12, RegState::Implicit | RegState::Define | RegState::Dead);
7367     break;
7368   case CodeModel::Large:
7369   case CodeModel::JITDefault: {
7370     MachineRegisterInfo &MRI = MBB->getParent()->getRegInfo();
7371     unsigned Reg = MRI.createVirtualRegister(&ARM::rGPRRegClass);
7372
7373     BuildMI(*MBB, MI, DL, TII.get(ARM::t2MOVi32imm), Reg)
7374       .addExternalSymbol("__chkstk");
7375     BuildMI(*MBB, MI, DL, TII.get(ARM::tBLXr))
7376       .addImm((unsigned)ARMCC::AL).addReg(0)
7377       .addReg(Reg, RegState::Kill)
7378       .addReg(ARM::R4, RegState::Implicit | RegState::Kill)
7379       .addReg(ARM::R4, RegState::Implicit | RegState::Define)
7380       .addReg(ARM::R12, RegState::Implicit | RegState::Define | RegState::Dead);
7381     break;
7382   }
7383   }
7384
7385   AddDefaultCC(AddDefaultPred(BuildMI(*MBB, MI, DL, TII.get(ARM::t2SUBrr),
7386                                       ARM::SP)
7387                               .addReg(ARM::SP).addReg(ARM::R4)));
7388
7389   MI->eraseFromParent();
7390   return MBB;
7391 }
7392
7393 MachineBasicBlock *
7394 ARMTargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
7395                                                MachineBasicBlock *BB) const {
7396   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
7397   DebugLoc dl = MI->getDebugLoc();
7398   bool isThumb2 = Subtarget->isThumb2();
7399   switch (MI->getOpcode()) {
7400   default: {
7401     MI->dump();
7402     llvm_unreachable("Unexpected instr type to insert");
7403   }
7404   // The Thumb2 pre-indexed stores have the same MI operands, they just
7405   // define them differently in the .td files from the isel patterns, so
7406   // they need pseudos.
7407   case ARM::t2STR_preidx:
7408     MI->setDesc(TII->get(ARM::t2STR_PRE));
7409     return BB;
7410   case ARM::t2STRB_preidx:
7411     MI->setDesc(TII->get(ARM::t2STRB_PRE));
7412     return BB;
7413   case ARM::t2STRH_preidx:
7414     MI->setDesc(TII->get(ARM::t2STRH_PRE));
7415     return BB;
7416
7417   case ARM::STRi_preidx:
7418   case ARM::STRBi_preidx: {
7419     unsigned NewOpc = MI->getOpcode() == ARM::STRi_preidx ?
7420       ARM::STR_PRE_IMM : ARM::STRB_PRE_IMM;
7421     // Decode the offset.
7422     unsigned Offset = MI->getOperand(4).getImm();
7423     bool isSub = ARM_AM::getAM2Op(Offset) == ARM_AM::sub;
7424     Offset = ARM_AM::getAM2Offset(Offset);
7425     if (isSub)
7426       Offset = -Offset;
7427
7428     MachineMemOperand *MMO = *MI->memoperands_begin();
7429     BuildMI(*BB, MI, dl, TII->get(NewOpc))
7430       .addOperand(MI->getOperand(0))  // Rn_wb
7431       .addOperand(MI->getOperand(1))  // Rt
7432       .addOperand(MI->getOperand(2))  // Rn
7433       .addImm(Offset)                 // offset (skip GPR==zero_reg)
7434       .addOperand(MI->getOperand(5))  // pred
7435       .addOperand(MI->getOperand(6))
7436       .addMemOperand(MMO);
7437     MI->eraseFromParent();
7438     return BB;
7439   }
7440   case ARM::STRr_preidx:
7441   case ARM::STRBr_preidx:
7442   case ARM::STRH_preidx: {
7443     unsigned NewOpc;
7444     switch (MI->getOpcode()) {
7445     default: llvm_unreachable("unexpected opcode!");
7446     case ARM::STRr_preidx: NewOpc = ARM::STR_PRE_REG; break;
7447     case ARM::STRBr_preidx: NewOpc = ARM::STRB_PRE_REG; break;
7448     case ARM::STRH_preidx: NewOpc = ARM::STRH_PRE; break;
7449     }
7450     MachineInstrBuilder MIB = BuildMI(*BB, MI, dl, TII->get(NewOpc));
7451     for (unsigned i = 0; i < MI->getNumOperands(); ++i)
7452       MIB.addOperand(MI->getOperand(i));
7453     MI->eraseFromParent();
7454     return BB;
7455   }
7456
7457   case ARM::tMOVCCr_pseudo: {
7458     // To "insert" a SELECT_CC instruction, we actually have to insert the
7459     // diamond control-flow pattern.  The incoming instruction knows the
7460     // destination vreg to set, the condition code register to branch on, the
7461     // true/false values to select between, and a branch opcode to use.
7462     const BasicBlock *LLVM_BB = BB->getBasicBlock();
7463     MachineFunction::iterator It = BB;
7464     ++It;
7465
7466     //  thisMBB:
7467     //  ...
7468     //   TrueVal = ...
7469     //   cmpTY ccX, r1, r2
7470     //   bCC copy1MBB
7471     //   fallthrough --> copy0MBB
7472     MachineBasicBlock *thisMBB  = BB;
7473     MachineFunction *F = BB->getParent();
7474     MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
7475     MachineBasicBlock *sinkMBB  = F->CreateMachineBasicBlock(LLVM_BB);
7476     F->insert(It, copy0MBB);
7477     F->insert(It, sinkMBB);
7478
7479     // Transfer the remainder of BB and its successor edges to sinkMBB.
7480     sinkMBB->splice(sinkMBB->begin(), BB,
7481                     std::next(MachineBasicBlock::iterator(MI)), BB->end());
7482     sinkMBB->transferSuccessorsAndUpdatePHIs(BB);
7483
7484     BB->addSuccessor(copy0MBB);
7485     BB->addSuccessor(sinkMBB);
7486
7487     BuildMI(BB, dl, TII->get(ARM::tBcc)).addMBB(sinkMBB)
7488       .addImm(MI->getOperand(3).getImm()).addReg(MI->getOperand(4).getReg());
7489
7490     //  copy0MBB:
7491     //   %FalseValue = ...
7492     //   # fallthrough to sinkMBB
7493     BB = copy0MBB;
7494
7495     // Update machine-CFG edges
7496     BB->addSuccessor(sinkMBB);
7497
7498     //  sinkMBB:
7499     //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
7500     //  ...
7501     BB = sinkMBB;
7502     BuildMI(*BB, BB->begin(), dl,
7503             TII->get(ARM::PHI), MI->getOperand(0).getReg())
7504       .addReg(MI->getOperand(1).getReg()).addMBB(copy0MBB)
7505       .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
7506
7507     MI->eraseFromParent();   // The pseudo instruction is gone now.
7508     return BB;
7509   }
7510
7511   case ARM::BCCi64:
7512   case ARM::BCCZi64: {
7513     // If there is an unconditional branch to the other successor, remove it.
7514     BB->erase(std::next(MachineBasicBlock::iterator(MI)), BB->end());
7515
7516     // Compare both parts that make up the double comparison separately for
7517     // equality.
7518     bool RHSisZero = MI->getOpcode() == ARM::BCCZi64;
7519
7520     unsigned LHS1 = MI->getOperand(1).getReg();
7521     unsigned LHS2 = MI->getOperand(2).getReg();
7522     if (RHSisZero) {
7523       AddDefaultPred(BuildMI(BB, dl,
7524                              TII->get(isThumb2 ? ARM::t2CMPri : ARM::CMPri))
7525                      .addReg(LHS1).addImm(0));
7526       BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2CMPri : ARM::CMPri))
7527         .addReg(LHS2).addImm(0)
7528         .addImm(ARMCC::EQ).addReg(ARM::CPSR);
7529     } else {
7530       unsigned RHS1 = MI->getOperand(3).getReg();
7531       unsigned RHS2 = MI->getOperand(4).getReg();
7532       AddDefaultPred(BuildMI(BB, dl,
7533                              TII->get(isThumb2 ? ARM::t2CMPrr : ARM::CMPrr))
7534                      .addReg(LHS1).addReg(RHS1));
7535       BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2CMPrr : ARM::CMPrr))
7536         .addReg(LHS2).addReg(RHS2)
7537         .addImm(ARMCC::EQ).addReg(ARM::CPSR);
7538     }
7539
7540     MachineBasicBlock *destMBB = MI->getOperand(RHSisZero ? 3 : 5).getMBB();
7541     MachineBasicBlock *exitMBB = OtherSucc(BB, destMBB);
7542     if (MI->getOperand(0).getImm() == ARMCC::NE)
7543       std::swap(destMBB, exitMBB);
7544
7545     BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2Bcc : ARM::Bcc))
7546       .addMBB(destMBB).addImm(ARMCC::EQ).addReg(ARM::CPSR);
7547     if (isThumb2)
7548       AddDefaultPred(BuildMI(BB, dl, TII->get(ARM::t2B)).addMBB(exitMBB));
7549     else
7550       BuildMI(BB, dl, TII->get(ARM::B)) .addMBB(exitMBB);
7551
7552     MI->eraseFromParent();   // The pseudo instruction is gone now.
7553     return BB;
7554   }
7555
7556   case ARM::Int_eh_sjlj_setjmp:
7557   case ARM::Int_eh_sjlj_setjmp_nofp:
7558   case ARM::tInt_eh_sjlj_setjmp:
7559   case ARM::t2Int_eh_sjlj_setjmp:
7560   case ARM::t2Int_eh_sjlj_setjmp_nofp:
7561     EmitSjLjDispatchBlock(MI, BB);
7562     return BB;
7563
7564   case ARM::ABS:
7565   case ARM::t2ABS: {
7566     // To insert an ABS instruction, we have to insert the
7567     // diamond control-flow pattern.  The incoming instruction knows the
7568     // source vreg to test against 0, the destination vreg to set,
7569     // the condition code register to branch on, the
7570     // true/false values to select between, and a branch opcode to use.
7571     // It transforms
7572     //     V1 = ABS V0
7573     // into
7574     //     V2 = MOVS V0
7575     //     BCC                      (branch to SinkBB if V0 >= 0)
7576     //     RSBBB: V3 = RSBri V2, 0  (compute ABS if V2 < 0)
7577     //     SinkBB: V1 = PHI(V2, V3)
7578     const BasicBlock *LLVM_BB = BB->getBasicBlock();
7579     MachineFunction::iterator BBI = BB;
7580     ++BBI;
7581     MachineFunction *Fn = BB->getParent();
7582     MachineBasicBlock *RSBBB = Fn->CreateMachineBasicBlock(LLVM_BB);
7583     MachineBasicBlock *SinkBB  = Fn->CreateMachineBasicBlock(LLVM_BB);
7584     Fn->insert(BBI, RSBBB);
7585     Fn->insert(BBI, SinkBB);
7586
7587     unsigned int ABSSrcReg = MI->getOperand(1).getReg();
7588     unsigned int ABSDstReg = MI->getOperand(0).getReg();
7589     bool ABSSrcKIll = MI->getOperand(1).isKill();
7590     bool isThumb2 = Subtarget->isThumb2();
7591     MachineRegisterInfo &MRI = Fn->getRegInfo();
7592     // In Thumb mode S must not be specified if source register is the SP or
7593     // PC and if destination register is the SP, so restrict register class
7594     unsigned NewRsbDstReg =
7595       MRI.createVirtualRegister(isThumb2 ? &ARM::rGPRRegClass : &ARM::GPRRegClass);
7596
7597     // Transfer the remainder of BB and its successor edges to sinkMBB.
7598     SinkBB->splice(SinkBB->begin(), BB,
7599                    std::next(MachineBasicBlock::iterator(MI)), BB->end());
7600     SinkBB->transferSuccessorsAndUpdatePHIs(BB);
7601
7602     BB->addSuccessor(RSBBB);
7603     BB->addSuccessor(SinkBB);
7604
7605     // fall through to SinkMBB
7606     RSBBB->addSuccessor(SinkBB);
7607
7608     // insert a cmp at the end of BB
7609     AddDefaultPred(BuildMI(BB, dl,
7610                            TII->get(isThumb2 ? ARM::t2CMPri : ARM::CMPri))
7611                    .addReg(ABSSrcReg).addImm(0));
7612
7613     // insert a bcc with opposite CC to ARMCC::MI at the end of BB
7614     BuildMI(BB, dl,
7615       TII->get(isThumb2 ? ARM::t2Bcc : ARM::Bcc)).addMBB(SinkBB)
7616       .addImm(ARMCC::getOppositeCondition(ARMCC::MI)).addReg(ARM::CPSR);
7617
7618     // insert rsbri in RSBBB
7619     // Note: BCC and rsbri will be converted into predicated rsbmi
7620     // by if-conversion pass
7621     BuildMI(*RSBBB, RSBBB->begin(), dl,
7622       TII->get(isThumb2 ? ARM::t2RSBri : ARM::RSBri), NewRsbDstReg)
7623       .addReg(ABSSrcReg, ABSSrcKIll ? RegState::Kill : 0)
7624       .addImm(0).addImm((unsigned)ARMCC::AL).addReg(0).addReg(0);
7625
7626     // insert PHI in SinkBB,
7627     // reuse ABSDstReg to not change uses of ABS instruction
7628     BuildMI(*SinkBB, SinkBB->begin(), dl,
7629       TII->get(ARM::PHI), ABSDstReg)
7630       .addReg(NewRsbDstReg).addMBB(RSBBB)
7631       .addReg(ABSSrcReg).addMBB(BB);
7632
7633     // remove ABS instruction
7634     MI->eraseFromParent();
7635
7636     // return last added BB
7637     return SinkBB;
7638   }
7639   case ARM::COPY_STRUCT_BYVAL_I32:
7640     ++NumLoopByVals;
7641     return EmitStructByval(MI, BB);
7642   case ARM::WIN__CHKSTK:
7643     return EmitLowered__chkstk(MI, BB);
7644   }
7645 }
7646
7647 void ARMTargetLowering::AdjustInstrPostInstrSelection(MachineInstr *MI,
7648                                                       SDNode *Node) const {
7649   const MCInstrDesc *MCID = &MI->getDesc();
7650   // Adjust potentially 's' setting instructions after isel, i.e. ADC, SBC, RSB,
7651   // RSC. Coming out of isel, they have an implicit CPSR def, but the optional
7652   // operand is still set to noreg. If needed, set the optional operand's
7653   // register to CPSR, and remove the redundant implicit def.
7654   //
7655   // e.g. ADCS (..., CPSR<imp-def>) -> ADC (... opt:CPSR<def>).
7656
7657   // Rename pseudo opcodes.
7658   unsigned NewOpc = convertAddSubFlagsOpcode(MI->getOpcode());
7659   if (NewOpc) {
7660     const ARMBaseInstrInfo *TII = Subtarget->getInstrInfo();
7661     MCID = &TII->get(NewOpc);
7662
7663     assert(MCID->getNumOperands() == MI->getDesc().getNumOperands() + 1 &&
7664            "converted opcode should be the same except for cc_out");
7665
7666     MI->setDesc(*MCID);
7667
7668     // Add the optional cc_out operand
7669     MI->addOperand(MachineOperand::CreateReg(0, /*isDef=*/true));
7670   }
7671   unsigned ccOutIdx = MCID->getNumOperands() - 1;
7672
7673   // Any ARM instruction that sets the 's' bit should specify an optional
7674   // "cc_out" operand in the last operand position.
7675   if (!MI->hasOptionalDef() || !MCID->OpInfo[ccOutIdx].isOptionalDef()) {
7676     assert(!NewOpc && "Optional cc_out operand required");
7677     return;
7678   }
7679   // Look for an implicit def of CPSR added by MachineInstr ctor. Remove it
7680   // since we already have an optional CPSR def.
7681   bool definesCPSR = false;
7682   bool deadCPSR = false;
7683   for (unsigned i = MCID->getNumOperands(), e = MI->getNumOperands();
7684        i != e; ++i) {
7685     const MachineOperand &MO = MI->getOperand(i);
7686     if (MO.isReg() && MO.isDef() && MO.getReg() == ARM::CPSR) {
7687       definesCPSR = true;
7688       if (MO.isDead())
7689         deadCPSR = true;
7690       MI->RemoveOperand(i);
7691       break;
7692     }
7693   }
7694   if (!definesCPSR) {
7695     assert(!NewOpc && "Optional cc_out operand required");
7696     return;
7697   }
7698   assert(deadCPSR == !Node->hasAnyUseOfValue(1) && "inconsistent dead flag");
7699   if (deadCPSR) {
7700     assert(!MI->getOperand(ccOutIdx).getReg() &&
7701            "expect uninitialized optional cc_out operand");
7702     return;
7703   }
7704
7705   // If this instruction was defined with an optional CPSR def and its dag node
7706   // had a live implicit CPSR def, then activate the optional CPSR def.
7707   MachineOperand &MO = MI->getOperand(ccOutIdx);
7708   MO.setReg(ARM::CPSR);
7709   MO.setIsDef(true);
7710 }
7711
7712 //===----------------------------------------------------------------------===//
7713 //                           ARM Optimization Hooks
7714 //===----------------------------------------------------------------------===//
7715
7716 // Helper function that checks if N is a null or all ones constant.
7717 static inline bool isZeroOrAllOnes(SDValue N, bool AllOnes) {
7718   ConstantSDNode *C = dyn_cast<ConstantSDNode>(N);
7719   if (!C)
7720     return false;
7721   return AllOnes ? C->isAllOnesValue() : C->isNullValue();
7722 }
7723
7724 // Return true if N is conditionally 0 or all ones.
7725 // Detects these expressions where cc is an i1 value:
7726 //
7727 //   (select cc 0, y)   [AllOnes=0]
7728 //   (select cc y, 0)   [AllOnes=0]
7729 //   (zext cc)          [AllOnes=0]
7730 //   (sext cc)          [AllOnes=0/1]
7731 //   (select cc -1, y)  [AllOnes=1]
7732 //   (select cc y, -1)  [AllOnes=1]
7733 //
7734 // Invert is set when N is the null/all ones constant when CC is false.
7735 // OtherOp is set to the alternative value of N.
7736 static bool isConditionalZeroOrAllOnes(SDNode *N, bool AllOnes,
7737                                        SDValue &CC, bool &Invert,
7738                                        SDValue &OtherOp,
7739                                        SelectionDAG &DAG) {
7740   switch (N->getOpcode()) {
7741   default: return false;
7742   case ISD::SELECT: {
7743     CC = N->getOperand(0);
7744     SDValue N1 = N->getOperand(1);
7745     SDValue N2 = N->getOperand(2);
7746     if (isZeroOrAllOnes(N1, AllOnes)) {
7747       Invert = false;
7748       OtherOp = N2;
7749       return true;
7750     }
7751     if (isZeroOrAllOnes(N2, AllOnes)) {
7752       Invert = true;
7753       OtherOp = N1;
7754       return true;
7755     }
7756     return false;
7757   }
7758   case ISD::ZERO_EXTEND:
7759     // (zext cc) can never be the all ones value.
7760     if (AllOnes)
7761       return false;
7762     // Fall through.
7763   case ISD::SIGN_EXTEND: {
7764     SDLoc dl(N);
7765     EVT VT = N->getValueType(0);
7766     CC = N->getOperand(0);
7767     if (CC.getValueType() != MVT::i1)
7768       return false;
7769     Invert = !AllOnes;
7770     if (AllOnes)
7771       // When looking for an AllOnes constant, N is an sext, and the 'other'
7772       // value is 0.
7773       OtherOp = DAG.getConstant(0, dl, VT);
7774     else if (N->getOpcode() == ISD::ZERO_EXTEND)
7775       // When looking for a 0 constant, N can be zext or sext.
7776       OtherOp = DAG.getConstant(1, dl, VT);
7777     else
7778       OtherOp = DAG.getConstant(APInt::getAllOnesValue(VT.getSizeInBits()), dl,
7779                                 VT);
7780     return true;
7781   }
7782   }
7783 }
7784
7785 // Combine a constant select operand into its use:
7786 //
7787 //   (add (select cc, 0, c), x)  -> (select cc, x, (add, x, c))
7788 //   (sub x, (select cc, 0, c))  -> (select cc, x, (sub, x, c))
7789 //   (and (select cc, -1, c), x) -> (select cc, x, (and, x, c))  [AllOnes=1]
7790 //   (or  (select cc, 0, c), x)  -> (select cc, x, (or, x, c))
7791 //   (xor (select cc, 0, c), x)  -> (select cc, x, (xor, x, c))
7792 //
7793 // The transform is rejected if the select doesn't have a constant operand that
7794 // is null, or all ones when AllOnes is set.
7795 //
7796 // Also recognize sext/zext from i1:
7797 //
7798 //   (add (zext cc), x) -> (select cc (add x, 1), x)
7799 //   (add (sext cc), x) -> (select cc (add x, -1), x)
7800 //
7801 // These transformations eventually create predicated instructions.
7802 //
7803 // @param N       The node to transform.
7804 // @param Slct    The N operand that is a select.
7805 // @param OtherOp The other N operand (x above).
7806 // @param DCI     Context.
7807 // @param AllOnes Require the select constant to be all ones instead of null.
7808 // @returns The new node, or SDValue() on failure.
7809 static
7810 SDValue combineSelectAndUse(SDNode *N, SDValue Slct, SDValue OtherOp,
7811                             TargetLowering::DAGCombinerInfo &DCI,
7812                             bool AllOnes = false) {
7813   SelectionDAG &DAG = DCI.DAG;
7814   EVT VT = N->getValueType(0);
7815   SDValue NonConstantVal;
7816   SDValue CCOp;
7817   bool SwapSelectOps;
7818   if (!isConditionalZeroOrAllOnes(Slct.getNode(), AllOnes, CCOp, SwapSelectOps,
7819                                   NonConstantVal, DAG))
7820     return SDValue();
7821
7822   // Slct is now know to be the desired identity constant when CC is true.
7823   SDValue TrueVal = OtherOp;
7824   SDValue FalseVal = DAG.getNode(N->getOpcode(), SDLoc(N), VT,
7825                                  OtherOp, NonConstantVal);
7826   // Unless SwapSelectOps says CC should be false.
7827   if (SwapSelectOps)
7828     std::swap(TrueVal, FalseVal);
7829
7830   return DAG.getNode(ISD::SELECT, SDLoc(N), VT,
7831                      CCOp, TrueVal, FalseVal);
7832 }
7833
7834 // Attempt combineSelectAndUse on each operand of a commutative operator N.
7835 static
7836 SDValue combineSelectAndUseCommutative(SDNode *N, bool AllOnes,
7837                                        TargetLowering::DAGCombinerInfo &DCI) {
7838   SDValue N0 = N->getOperand(0);
7839   SDValue N1 = N->getOperand(1);
7840   if (N0.getNode()->hasOneUse()) {
7841     SDValue Result = combineSelectAndUse(N, N0, N1, DCI, AllOnes);
7842     if (Result.getNode())
7843       return Result;
7844   }
7845   if (N1.getNode()->hasOneUse()) {
7846     SDValue Result = combineSelectAndUse(N, N1, N0, DCI, AllOnes);
7847     if (Result.getNode())
7848       return Result;
7849   }
7850   return SDValue();
7851 }
7852
7853 // AddCombineToVPADDL- For pair-wise add on neon, use the vpaddl instruction
7854 // (only after legalization).
7855 static SDValue AddCombineToVPADDL(SDNode *N, SDValue N0, SDValue N1,
7856                                  TargetLowering::DAGCombinerInfo &DCI,
7857                                  const ARMSubtarget *Subtarget) {
7858
7859   // Only perform optimization if after legalize, and if NEON is available. We
7860   // also expected both operands to be BUILD_VECTORs.
7861   if (DCI.isBeforeLegalize() || !Subtarget->hasNEON()
7862       || N0.getOpcode() != ISD::BUILD_VECTOR
7863       || N1.getOpcode() != ISD::BUILD_VECTOR)
7864     return SDValue();
7865
7866   // Check output type since VPADDL operand elements can only be 8, 16, or 32.
7867   EVT VT = N->getValueType(0);
7868   if (!VT.isInteger() || VT.getVectorElementType() == MVT::i64)
7869     return SDValue();
7870
7871   // Check that the vector operands are of the right form.
7872   // N0 and N1 are BUILD_VECTOR nodes with N number of EXTRACT_VECTOR
7873   // operands, where N is the size of the formed vector.
7874   // Each EXTRACT_VECTOR should have the same input vector and odd or even
7875   // index such that we have a pair wise add pattern.
7876
7877   // Grab the vector that all EXTRACT_VECTOR nodes should be referencing.
7878   if (N0->getOperand(0)->getOpcode() != ISD::EXTRACT_VECTOR_ELT)
7879     return SDValue();
7880   SDValue Vec = N0->getOperand(0)->getOperand(0);
7881   SDNode *V = Vec.getNode();
7882   unsigned nextIndex = 0;
7883
7884   // For each operands to the ADD which are BUILD_VECTORs,
7885   // check to see if each of their operands are an EXTRACT_VECTOR with
7886   // the same vector and appropriate index.
7887   for (unsigned i = 0, e = N0->getNumOperands(); i != e; ++i) {
7888     if (N0->getOperand(i)->getOpcode() == ISD::EXTRACT_VECTOR_ELT
7889         && N1->getOperand(i)->getOpcode() == ISD::EXTRACT_VECTOR_ELT) {
7890
7891       SDValue ExtVec0 = N0->getOperand(i);
7892       SDValue ExtVec1 = N1->getOperand(i);
7893
7894       // First operand is the vector, verify its the same.
7895       if (V != ExtVec0->getOperand(0).getNode() ||
7896           V != ExtVec1->getOperand(0).getNode())
7897         return SDValue();
7898
7899       // Second is the constant, verify its correct.
7900       ConstantSDNode *C0 = dyn_cast<ConstantSDNode>(ExtVec0->getOperand(1));
7901       ConstantSDNode *C1 = dyn_cast<ConstantSDNode>(ExtVec1->getOperand(1));
7902
7903       // For the constant, we want to see all the even or all the odd.
7904       if (!C0 || !C1 || C0->getZExtValue() != nextIndex
7905           || C1->getZExtValue() != nextIndex+1)
7906         return SDValue();
7907
7908       // Increment index.
7909       nextIndex+=2;
7910     } else
7911       return SDValue();
7912   }
7913
7914   // Create VPADDL node.
7915   SelectionDAG &DAG = DCI.DAG;
7916   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
7917
7918   SDLoc dl(N);
7919
7920   // Build operand list.
7921   SmallVector<SDValue, 8> Ops;
7922   Ops.push_back(DAG.getConstant(Intrinsic::arm_neon_vpaddls, dl,
7923                                 TLI.getPointerTy()));
7924
7925   // Input is the vector.
7926   Ops.push_back(Vec);
7927
7928   // Get widened type and narrowed type.
7929   MVT widenType;
7930   unsigned numElem = VT.getVectorNumElements();
7931
7932   EVT inputLaneType = Vec.getValueType().getVectorElementType();
7933   switch (inputLaneType.getSimpleVT().SimpleTy) {
7934     case MVT::i8: widenType = MVT::getVectorVT(MVT::i16, numElem); break;
7935     case MVT::i16: widenType = MVT::getVectorVT(MVT::i32, numElem); break;
7936     case MVT::i32: widenType = MVT::getVectorVT(MVT::i64, numElem); break;
7937     default:
7938       llvm_unreachable("Invalid vector element type for padd optimization.");
7939   }
7940
7941   SDValue tmp = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, widenType, Ops);
7942   unsigned ExtOp = VT.bitsGT(tmp.getValueType()) ? ISD::ANY_EXTEND : ISD::TRUNCATE;
7943   return DAG.getNode(ExtOp, dl, VT, tmp);
7944 }
7945
7946 static SDValue findMUL_LOHI(SDValue V) {
7947   if (V->getOpcode() == ISD::UMUL_LOHI ||
7948       V->getOpcode() == ISD::SMUL_LOHI)
7949     return V;
7950   return SDValue();
7951 }
7952
7953 static SDValue AddCombineTo64bitMLAL(SDNode *AddcNode,
7954                                      TargetLowering::DAGCombinerInfo &DCI,
7955                                      const ARMSubtarget *Subtarget) {
7956
7957   if (Subtarget->isThumb1Only()) return SDValue();
7958
7959   // Only perform the checks after legalize when the pattern is available.
7960   if (DCI.isBeforeLegalize()) return SDValue();
7961
7962   // Look for multiply add opportunities.
7963   // The pattern is a ISD::UMUL_LOHI followed by two add nodes, where
7964   // each add nodes consumes a value from ISD::UMUL_LOHI and there is
7965   // a glue link from the first add to the second add.
7966   // If we find this pattern, we can replace the U/SMUL_LOHI, ADDC, and ADDE by
7967   // a S/UMLAL instruction.
7968   //          loAdd   UMUL_LOHI
7969   //            \    / :lo    \ :hi
7970   //             \  /          \          [no multiline comment]
7971   //              ADDC         |  hiAdd
7972   //                 \ :glue  /  /
7973   //                  \      /  /
7974   //                    ADDE
7975   //
7976   assert(AddcNode->getOpcode() == ISD::ADDC && "Expect an ADDC");
7977   SDValue AddcOp0 = AddcNode->getOperand(0);
7978   SDValue AddcOp1 = AddcNode->getOperand(1);
7979
7980   // Check if the two operands are from the same mul_lohi node.
7981   if (AddcOp0.getNode() == AddcOp1.getNode())
7982     return SDValue();
7983
7984   assert(AddcNode->getNumValues() == 2 &&
7985          AddcNode->getValueType(0) == MVT::i32 &&
7986          "Expect ADDC with two result values. First: i32");
7987
7988   // Check that we have a glued ADDC node.
7989   if (AddcNode->getValueType(1) != MVT::Glue)
7990     return SDValue();
7991
7992   // Check that the ADDC adds the low result of the S/UMUL_LOHI.
7993   if (AddcOp0->getOpcode() != ISD::UMUL_LOHI &&
7994       AddcOp0->getOpcode() != ISD::SMUL_LOHI &&
7995       AddcOp1->getOpcode() != ISD::UMUL_LOHI &&
7996       AddcOp1->getOpcode() != ISD::SMUL_LOHI)
7997     return SDValue();
7998
7999   // Look for the glued ADDE.
8000   SDNode* AddeNode = AddcNode->getGluedUser();
8001   if (!AddeNode)
8002     return SDValue();
8003
8004   // Make sure it is really an ADDE.
8005   if (AddeNode->getOpcode() != ISD::ADDE)
8006     return SDValue();
8007
8008   assert(AddeNode->getNumOperands() == 3 &&
8009          AddeNode->getOperand(2).getValueType() == MVT::Glue &&
8010          "ADDE node has the wrong inputs");
8011
8012   // Check for the triangle shape.
8013   SDValue AddeOp0 = AddeNode->getOperand(0);
8014   SDValue AddeOp1 = AddeNode->getOperand(1);
8015
8016   // Make sure that the ADDE operands are not coming from the same node.
8017   if (AddeOp0.getNode() == AddeOp1.getNode())
8018     return SDValue();
8019
8020   // Find the MUL_LOHI node walking up ADDE's operands.
8021   bool IsLeftOperandMUL = false;
8022   SDValue MULOp = findMUL_LOHI(AddeOp0);
8023   if (MULOp == SDValue())
8024    MULOp = findMUL_LOHI(AddeOp1);
8025   else
8026     IsLeftOperandMUL = true;
8027   if (MULOp == SDValue())
8028     return SDValue();
8029
8030   // Figure out the right opcode.
8031   unsigned Opc = MULOp->getOpcode();
8032   unsigned FinalOpc = (Opc == ISD::SMUL_LOHI) ? ARMISD::SMLAL : ARMISD::UMLAL;
8033
8034   // Figure out the high and low input values to the MLAL node.
8035   SDValue* HiAdd = nullptr;
8036   SDValue* LoMul = nullptr;
8037   SDValue* LowAdd = nullptr;
8038
8039   // Ensure that ADDE is from high result of ISD::SMUL_LOHI.
8040   if ((AddeOp0 != MULOp.getValue(1)) && (AddeOp1 != MULOp.getValue(1)))
8041     return SDValue();
8042
8043   if (IsLeftOperandMUL)
8044     HiAdd = &AddeOp1;
8045   else
8046     HiAdd = &AddeOp0;
8047
8048
8049   // Ensure that LoMul and LowAdd are taken from correct ISD::SMUL_LOHI node
8050   // whose low result is fed to the ADDC we are checking.
8051
8052   if (AddcOp0 == MULOp.getValue(0)) {
8053     LoMul = &AddcOp0;
8054     LowAdd = &AddcOp1;
8055   }
8056   if (AddcOp1 == MULOp.getValue(0)) {
8057     LoMul = &AddcOp1;
8058     LowAdd = &AddcOp0;
8059   }
8060
8061   if (!LoMul)
8062     return SDValue();
8063
8064   // Create the merged node.
8065   SelectionDAG &DAG = DCI.DAG;
8066
8067   // Build operand list.
8068   SmallVector<SDValue, 8> Ops;
8069   Ops.push_back(LoMul->getOperand(0));
8070   Ops.push_back(LoMul->getOperand(1));
8071   Ops.push_back(*LowAdd);
8072   Ops.push_back(*HiAdd);
8073
8074   SDValue MLALNode =  DAG.getNode(FinalOpc, SDLoc(AddcNode),
8075                                  DAG.getVTList(MVT::i32, MVT::i32), Ops);
8076
8077   // Replace the ADDs' nodes uses by the MLA node's values.
8078   SDValue HiMLALResult(MLALNode.getNode(), 1);
8079   DAG.ReplaceAllUsesOfValueWith(SDValue(AddeNode, 0), HiMLALResult);
8080
8081   SDValue LoMLALResult(MLALNode.getNode(), 0);
8082   DAG.ReplaceAllUsesOfValueWith(SDValue(AddcNode, 0), LoMLALResult);
8083
8084   // Return original node to notify the driver to stop replacing.
8085   SDValue resNode(AddcNode, 0);
8086   return resNode;
8087 }
8088
8089 /// PerformADDCCombine - Target-specific dag combine transform from
8090 /// ISD::ADDC, ISD::ADDE, and ISD::MUL_LOHI to MLAL.
8091 static SDValue PerformADDCCombine(SDNode *N,
8092                                  TargetLowering::DAGCombinerInfo &DCI,
8093                                  const ARMSubtarget *Subtarget) {
8094
8095   return AddCombineTo64bitMLAL(N, DCI, Subtarget);
8096
8097 }
8098
8099 /// PerformADDCombineWithOperands - Try DAG combinations for an ADD with
8100 /// operands N0 and N1.  This is a helper for PerformADDCombine that is
8101 /// called with the default operands, and if that fails, with commuted
8102 /// operands.
8103 static SDValue PerformADDCombineWithOperands(SDNode *N, SDValue N0, SDValue N1,
8104                                           TargetLowering::DAGCombinerInfo &DCI,
8105                                           const ARMSubtarget *Subtarget){
8106
8107   // Attempt to create vpaddl for this add.
8108   SDValue Result = AddCombineToVPADDL(N, N0, N1, DCI, Subtarget);
8109   if (Result.getNode())
8110     return Result;
8111
8112   // fold (add (select cc, 0, c), x) -> (select cc, x, (add, x, c))
8113   if (N0.getNode()->hasOneUse()) {
8114     SDValue Result = combineSelectAndUse(N, N0, N1, DCI);
8115     if (Result.getNode()) return Result;
8116   }
8117   return SDValue();
8118 }
8119
8120 /// PerformADDCombine - Target-specific dag combine xforms for ISD::ADD.
8121 ///
8122 static SDValue PerformADDCombine(SDNode *N,
8123                                  TargetLowering::DAGCombinerInfo &DCI,
8124                                  const ARMSubtarget *Subtarget) {
8125   SDValue N0 = N->getOperand(0);
8126   SDValue N1 = N->getOperand(1);
8127
8128   // First try with the default operand order.
8129   SDValue Result = PerformADDCombineWithOperands(N, N0, N1, DCI, Subtarget);
8130   if (Result.getNode())
8131     return Result;
8132
8133   // If that didn't work, try again with the operands commuted.
8134   return PerformADDCombineWithOperands(N, N1, N0, DCI, Subtarget);
8135 }
8136
8137 /// PerformSUBCombine - Target-specific dag combine xforms for ISD::SUB.
8138 ///
8139 static SDValue PerformSUBCombine(SDNode *N,
8140                                  TargetLowering::DAGCombinerInfo &DCI) {
8141   SDValue N0 = N->getOperand(0);
8142   SDValue N1 = N->getOperand(1);
8143
8144   // fold (sub x, (select cc, 0, c)) -> (select cc, x, (sub, x, c))
8145   if (N1.getNode()->hasOneUse()) {
8146     SDValue Result = combineSelectAndUse(N, N1, N0, DCI);
8147     if (Result.getNode()) return Result;
8148   }
8149
8150   return SDValue();
8151 }
8152
8153 /// PerformVMULCombine
8154 /// Distribute (A + B) * C to (A * C) + (B * C) to take advantage of the
8155 /// special multiplier accumulator forwarding.
8156 ///   vmul d3, d0, d2
8157 ///   vmla d3, d1, d2
8158 /// is faster than
8159 ///   vadd d3, d0, d1
8160 ///   vmul d3, d3, d2
8161 //  However, for (A + B) * (A + B),
8162 //    vadd d2, d0, d1
8163 //    vmul d3, d0, d2
8164 //    vmla d3, d1, d2
8165 //  is slower than
8166 //    vadd d2, d0, d1
8167 //    vmul d3, d2, d2
8168 static SDValue PerformVMULCombine(SDNode *N,
8169                                   TargetLowering::DAGCombinerInfo &DCI,
8170                                   const ARMSubtarget *Subtarget) {
8171   if (!Subtarget->hasVMLxForwarding())
8172     return SDValue();
8173
8174   SelectionDAG &DAG = DCI.DAG;
8175   SDValue N0 = N->getOperand(0);
8176   SDValue N1 = N->getOperand(1);
8177   unsigned Opcode = N0.getOpcode();
8178   if (Opcode != ISD::ADD && Opcode != ISD::SUB &&
8179       Opcode != ISD::FADD && Opcode != ISD::FSUB) {
8180     Opcode = N1.getOpcode();
8181     if (Opcode != ISD::ADD && Opcode != ISD::SUB &&
8182         Opcode != ISD::FADD && Opcode != ISD::FSUB)
8183       return SDValue();
8184     std::swap(N0, N1);
8185   }
8186
8187   if (N0 == N1)
8188     return SDValue();
8189
8190   EVT VT = N->getValueType(0);
8191   SDLoc DL(N);
8192   SDValue N00 = N0->getOperand(0);
8193   SDValue N01 = N0->getOperand(1);
8194   return DAG.getNode(Opcode, DL, VT,
8195                      DAG.getNode(ISD::MUL, DL, VT, N00, N1),
8196                      DAG.getNode(ISD::MUL, DL, VT, N01, N1));
8197 }
8198
8199 static SDValue PerformMULCombine(SDNode *N,
8200                                  TargetLowering::DAGCombinerInfo &DCI,
8201                                  const ARMSubtarget *Subtarget) {
8202   SelectionDAG &DAG = DCI.DAG;
8203
8204   if (Subtarget->isThumb1Only())
8205     return SDValue();
8206
8207   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
8208     return SDValue();
8209
8210   EVT VT = N->getValueType(0);
8211   if (VT.is64BitVector() || VT.is128BitVector())
8212     return PerformVMULCombine(N, DCI, Subtarget);
8213   if (VT != MVT::i32)
8214     return SDValue();
8215
8216   ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1));
8217   if (!C)
8218     return SDValue();
8219
8220   int64_t MulAmt = C->getSExtValue();
8221   unsigned ShiftAmt = countTrailingZeros<uint64_t>(MulAmt);
8222
8223   ShiftAmt = ShiftAmt & (32 - 1);
8224   SDValue V = N->getOperand(0);
8225   SDLoc DL(N);
8226
8227   SDValue Res;
8228   MulAmt >>= ShiftAmt;
8229
8230   if (MulAmt >= 0) {
8231     if (isPowerOf2_32(MulAmt - 1)) {
8232       // (mul x, 2^N + 1) => (add (shl x, N), x)
8233       Res = DAG.getNode(ISD::ADD, DL, VT,
8234                         V,
8235                         DAG.getNode(ISD::SHL, DL, VT,
8236                                     V,
8237                                     DAG.getConstant(Log2_32(MulAmt - 1), DL,
8238                                                     MVT::i32)));
8239     } else if (isPowerOf2_32(MulAmt + 1)) {
8240       // (mul x, 2^N - 1) => (sub (shl x, N), x)
8241       Res = DAG.getNode(ISD::SUB, DL, VT,
8242                         DAG.getNode(ISD::SHL, DL, VT,
8243                                     V,
8244                                     DAG.getConstant(Log2_32(MulAmt + 1), DL,
8245                                                     MVT::i32)),
8246                         V);
8247     } else
8248       return SDValue();
8249   } else {
8250     uint64_t MulAmtAbs = -MulAmt;
8251     if (isPowerOf2_32(MulAmtAbs + 1)) {
8252       // (mul x, -(2^N - 1)) => (sub x, (shl x, N))
8253       Res = DAG.getNode(ISD::SUB, DL, VT,
8254                         V,
8255                         DAG.getNode(ISD::SHL, DL, VT,
8256                                     V,
8257                                     DAG.getConstant(Log2_32(MulAmtAbs + 1), DL,
8258                                                     MVT::i32)));
8259     } else if (isPowerOf2_32(MulAmtAbs - 1)) {
8260       // (mul x, -(2^N + 1)) => - (add (shl x, N), x)
8261       Res = DAG.getNode(ISD::ADD, DL, VT,
8262                         V,
8263                         DAG.getNode(ISD::SHL, DL, VT,
8264                                     V,
8265                                     DAG.getConstant(Log2_32(MulAmtAbs - 1), DL,
8266                                                     MVT::i32)));
8267       Res = DAG.getNode(ISD::SUB, DL, VT,
8268                         DAG.getConstant(0, DL, MVT::i32), Res);
8269
8270     } else
8271       return SDValue();
8272   }
8273
8274   if (ShiftAmt != 0)
8275     Res = DAG.getNode(ISD::SHL, DL, VT,
8276                       Res, DAG.getConstant(ShiftAmt, DL, MVT::i32));
8277
8278   // Do not add new nodes to DAG combiner worklist.
8279   DCI.CombineTo(N, Res, false);
8280   return SDValue();
8281 }
8282
8283 static SDValue PerformANDCombine(SDNode *N,
8284                                  TargetLowering::DAGCombinerInfo &DCI,
8285                                  const ARMSubtarget *Subtarget) {
8286
8287   // Attempt to use immediate-form VBIC
8288   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(N->getOperand(1));
8289   SDLoc dl(N);
8290   EVT VT = N->getValueType(0);
8291   SelectionDAG &DAG = DCI.DAG;
8292
8293   if(!DAG.getTargetLoweringInfo().isTypeLegal(VT))
8294     return SDValue();
8295
8296   APInt SplatBits, SplatUndef;
8297   unsigned SplatBitSize;
8298   bool HasAnyUndefs;
8299   if (BVN &&
8300       BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize, HasAnyUndefs)) {
8301     if (SplatBitSize <= 64) {
8302       EVT VbicVT;
8303       SDValue Val = isNEONModifiedImm((~SplatBits).getZExtValue(),
8304                                       SplatUndef.getZExtValue(), SplatBitSize,
8305                                       DAG, dl, VbicVT, VT.is128BitVector(),
8306                                       OtherModImm);
8307       if (Val.getNode()) {
8308         SDValue Input =
8309           DAG.getNode(ISD::BITCAST, dl, VbicVT, N->getOperand(0));
8310         SDValue Vbic = DAG.getNode(ARMISD::VBICIMM, dl, VbicVT, Input, Val);
8311         return DAG.getNode(ISD::BITCAST, dl, VT, Vbic);
8312       }
8313     }
8314   }
8315
8316   if (!Subtarget->isThumb1Only()) {
8317     // fold (and (select cc, -1, c), x) -> (select cc, x, (and, x, c))
8318     SDValue Result = combineSelectAndUseCommutative(N, true, DCI);
8319     if (Result.getNode())
8320       return Result;
8321   }
8322
8323   return SDValue();
8324 }
8325
8326 /// PerformORCombine - Target-specific dag combine xforms for ISD::OR
8327 static SDValue PerformORCombine(SDNode *N,
8328                                 TargetLowering::DAGCombinerInfo &DCI,
8329                                 const ARMSubtarget *Subtarget) {
8330   // Attempt to use immediate-form VORR
8331   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(N->getOperand(1));
8332   SDLoc dl(N);
8333   EVT VT = N->getValueType(0);
8334   SelectionDAG &DAG = DCI.DAG;
8335
8336   if(!DAG.getTargetLoweringInfo().isTypeLegal(VT))
8337     return SDValue();
8338
8339   APInt SplatBits, SplatUndef;
8340   unsigned SplatBitSize;
8341   bool HasAnyUndefs;
8342   if (BVN && Subtarget->hasNEON() &&
8343       BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize, HasAnyUndefs)) {
8344     if (SplatBitSize <= 64) {
8345       EVT VorrVT;
8346       SDValue Val = isNEONModifiedImm(SplatBits.getZExtValue(),
8347                                       SplatUndef.getZExtValue(), SplatBitSize,
8348                                       DAG, dl, VorrVT, VT.is128BitVector(),
8349                                       OtherModImm);
8350       if (Val.getNode()) {
8351         SDValue Input =
8352           DAG.getNode(ISD::BITCAST, dl, VorrVT, N->getOperand(0));
8353         SDValue Vorr = DAG.getNode(ARMISD::VORRIMM, dl, VorrVT, Input, Val);
8354         return DAG.getNode(ISD::BITCAST, dl, VT, Vorr);
8355       }
8356     }
8357   }
8358
8359   if (!Subtarget->isThumb1Only()) {
8360     // fold (or (select cc, 0, c), x) -> (select cc, x, (or, x, c))
8361     SDValue Result = combineSelectAndUseCommutative(N, false, DCI);
8362     if (Result.getNode())
8363       return Result;
8364   }
8365
8366   // The code below optimizes (or (and X, Y), Z).
8367   // The AND operand needs to have a single user to make these optimizations
8368   // profitable.
8369   SDValue N0 = N->getOperand(0);
8370   if (N0.getOpcode() != ISD::AND || !N0.hasOneUse())
8371     return SDValue();
8372   SDValue N1 = N->getOperand(1);
8373
8374   // (or (and B, A), (and C, ~A)) => (VBSL A, B, C) when A is a constant.
8375   if (Subtarget->hasNEON() && N1.getOpcode() == ISD::AND && VT.isVector() &&
8376       DAG.getTargetLoweringInfo().isTypeLegal(VT)) {
8377     APInt SplatUndef;
8378     unsigned SplatBitSize;
8379     bool HasAnyUndefs;
8380
8381     APInt SplatBits0, SplatBits1;
8382     BuildVectorSDNode *BVN0 = dyn_cast<BuildVectorSDNode>(N0->getOperand(1));
8383     BuildVectorSDNode *BVN1 = dyn_cast<BuildVectorSDNode>(N1->getOperand(1));
8384     // Ensure that the second operand of both ands are constants
8385     if (BVN0 && BVN0->isConstantSplat(SplatBits0, SplatUndef, SplatBitSize,
8386                                       HasAnyUndefs) && !HasAnyUndefs) {
8387         if (BVN1 && BVN1->isConstantSplat(SplatBits1, SplatUndef, SplatBitSize,
8388                                           HasAnyUndefs) && !HasAnyUndefs) {
8389             // Ensure that the bit width of the constants are the same and that
8390             // the splat arguments are logical inverses as per the pattern we
8391             // are trying to simplify.
8392             if (SplatBits0.getBitWidth() == SplatBits1.getBitWidth() &&
8393                 SplatBits0 == ~SplatBits1) {
8394                 // Canonicalize the vector type to make instruction selection
8395                 // simpler.
8396                 EVT CanonicalVT = VT.is128BitVector() ? MVT::v4i32 : MVT::v2i32;
8397                 SDValue Result = DAG.getNode(ARMISD::VBSL, dl, CanonicalVT,
8398                                              N0->getOperand(1),
8399                                              N0->getOperand(0),
8400                                              N1->getOperand(0));
8401                 return DAG.getNode(ISD::BITCAST, dl, VT, Result);
8402             }
8403         }
8404     }
8405   }
8406
8407   // Try to use the ARM/Thumb2 BFI (bitfield insert) instruction when
8408   // reasonable.
8409
8410   // BFI is only available on V6T2+
8411   if (Subtarget->isThumb1Only() || !Subtarget->hasV6T2Ops())
8412     return SDValue();
8413
8414   SDLoc DL(N);
8415   // 1) or (and A, mask), val => ARMbfi A, val, mask
8416   //      iff (val & mask) == val
8417   //
8418   // 2) or (and A, mask), (and B, mask2) => ARMbfi A, (lsr B, amt), mask
8419   //  2a) iff isBitFieldInvertedMask(mask) && isBitFieldInvertedMask(~mask2)
8420   //          && mask == ~mask2
8421   //  2b) iff isBitFieldInvertedMask(~mask) && isBitFieldInvertedMask(mask2)
8422   //          && ~mask == mask2
8423   //  (i.e., copy a bitfield value into another bitfield of the same width)
8424
8425   if (VT != MVT::i32)
8426     return SDValue();
8427
8428   SDValue N00 = N0.getOperand(0);
8429
8430   // The value and the mask need to be constants so we can verify this is
8431   // actually a bitfield set. If the mask is 0xffff, we can do better
8432   // via a movt instruction, so don't use BFI in that case.
8433   SDValue MaskOp = N0.getOperand(1);
8434   ConstantSDNode *MaskC = dyn_cast<ConstantSDNode>(MaskOp);
8435   if (!MaskC)
8436     return SDValue();
8437   unsigned Mask = MaskC->getZExtValue();
8438   if (Mask == 0xffff)
8439     return SDValue();
8440   SDValue Res;
8441   // Case (1): or (and A, mask), val => ARMbfi A, val, mask
8442   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
8443   if (N1C) {
8444     unsigned Val = N1C->getZExtValue();
8445     if ((Val & ~Mask) != Val)
8446       return SDValue();
8447
8448     if (ARM::isBitFieldInvertedMask(Mask)) {
8449       Val >>= countTrailingZeros(~Mask);
8450
8451       Res = DAG.getNode(ARMISD::BFI, DL, VT, N00,
8452                         DAG.getConstant(Val, DL, MVT::i32),
8453                         DAG.getConstant(Mask, DL, MVT::i32));
8454
8455       // Do not add new nodes to DAG combiner worklist.
8456       DCI.CombineTo(N, Res, false);
8457       return SDValue();
8458     }
8459   } else if (N1.getOpcode() == ISD::AND) {
8460     // case (2) or (and A, mask), (and B, mask2) => ARMbfi A, (lsr B, amt), mask
8461     ConstantSDNode *N11C = dyn_cast<ConstantSDNode>(N1.getOperand(1));
8462     if (!N11C)
8463       return SDValue();
8464     unsigned Mask2 = N11C->getZExtValue();
8465
8466     // Mask and ~Mask2 (or reverse) must be equivalent for the BFI pattern
8467     // as is to match.
8468     if (ARM::isBitFieldInvertedMask(Mask) &&
8469         (Mask == ~Mask2)) {
8470       // The pack halfword instruction works better for masks that fit it,
8471       // so use that when it's available.
8472       if (Subtarget->hasT2ExtractPack() &&
8473           (Mask == 0xffff || Mask == 0xffff0000))
8474         return SDValue();
8475       // 2a
8476       unsigned amt = countTrailingZeros(Mask2);
8477       Res = DAG.getNode(ISD::SRL, DL, VT, N1.getOperand(0),
8478                         DAG.getConstant(amt, DL, MVT::i32));
8479       Res = DAG.getNode(ARMISD::BFI, DL, VT, N00, Res,
8480                         DAG.getConstant(Mask, DL, MVT::i32));
8481       // Do not add new nodes to DAG combiner worklist.
8482       DCI.CombineTo(N, Res, false);
8483       return SDValue();
8484     } else if (ARM::isBitFieldInvertedMask(~Mask) &&
8485                (~Mask == Mask2)) {
8486       // The pack halfword instruction works better for masks that fit it,
8487       // so use that when it's available.
8488       if (Subtarget->hasT2ExtractPack() &&
8489           (Mask2 == 0xffff || Mask2 == 0xffff0000))
8490         return SDValue();
8491       // 2b
8492       unsigned lsb = countTrailingZeros(Mask);
8493       Res = DAG.getNode(ISD::SRL, DL, VT, N00,
8494                         DAG.getConstant(lsb, DL, MVT::i32));
8495       Res = DAG.getNode(ARMISD::BFI, DL, VT, N1.getOperand(0), Res,
8496                         DAG.getConstant(Mask2, DL, MVT::i32));
8497       // Do not add new nodes to DAG combiner worklist.
8498       DCI.CombineTo(N, Res, false);
8499       return SDValue();
8500     }
8501   }
8502
8503   if (DAG.MaskedValueIsZero(N1, MaskC->getAPIntValue()) &&
8504       N00.getOpcode() == ISD::SHL && isa<ConstantSDNode>(N00.getOperand(1)) &&
8505       ARM::isBitFieldInvertedMask(~Mask)) {
8506     // Case (3): or (and (shl A, #shamt), mask), B => ARMbfi B, A, ~mask
8507     // where lsb(mask) == #shamt and masked bits of B are known zero.
8508     SDValue ShAmt = N00.getOperand(1);
8509     unsigned ShAmtC = cast<ConstantSDNode>(ShAmt)->getZExtValue();
8510     unsigned LSB = countTrailingZeros(Mask);
8511     if (ShAmtC != LSB)
8512       return SDValue();
8513
8514     Res = DAG.getNode(ARMISD::BFI, DL, VT, N1, N00.getOperand(0),
8515                       DAG.getConstant(~Mask, DL, MVT::i32));
8516
8517     // Do not add new nodes to DAG combiner worklist.
8518     DCI.CombineTo(N, Res, false);
8519   }
8520
8521   return SDValue();
8522 }
8523
8524 static SDValue PerformXORCombine(SDNode *N,
8525                                  TargetLowering::DAGCombinerInfo &DCI,
8526                                  const ARMSubtarget *Subtarget) {
8527   EVT VT = N->getValueType(0);
8528   SelectionDAG &DAG = DCI.DAG;
8529
8530   if(!DAG.getTargetLoweringInfo().isTypeLegal(VT))
8531     return SDValue();
8532
8533   if (!Subtarget->isThumb1Only()) {
8534     // fold (xor (select cc, 0, c), x) -> (select cc, x, (xor, x, c))
8535     SDValue Result = combineSelectAndUseCommutative(N, false, DCI);
8536     if (Result.getNode())
8537       return Result;
8538   }
8539
8540   return SDValue();
8541 }
8542
8543 /// PerformBFICombine - (bfi A, (and B, Mask1), Mask2) -> (bfi A, B, Mask2) iff
8544 /// the bits being cleared by the AND are not demanded by the BFI.
8545 static SDValue PerformBFICombine(SDNode *N,
8546                                  TargetLowering::DAGCombinerInfo &DCI) {
8547   SDValue N1 = N->getOperand(1);
8548   if (N1.getOpcode() == ISD::AND) {
8549     ConstantSDNode *N11C = dyn_cast<ConstantSDNode>(N1.getOperand(1));
8550     if (!N11C)
8551       return SDValue();
8552     unsigned InvMask = cast<ConstantSDNode>(N->getOperand(2))->getZExtValue();
8553     unsigned LSB = countTrailingZeros(~InvMask);
8554     unsigned Width = (32 - countLeadingZeros(~InvMask)) - LSB;
8555     assert(Width <
8556                static_cast<unsigned>(std::numeric_limits<unsigned>::digits) &&
8557            "undefined behavior");
8558     unsigned Mask = (1u << Width) - 1;
8559     unsigned Mask2 = N11C->getZExtValue();
8560     if ((Mask & (~Mask2)) == 0)
8561       return DCI.DAG.getNode(ARMISD::BFI, SDLoc(N), N->getValueType(0),
8562                              N->getOperand(0), N1.getOperand(0),
8563                              N->getOperand(2));
8564   }
8565   return SDValue();
8566 }
8567
8568 /// PerformVMOVRRDCombine - Target-specific dag combine xforms for
8569 /// ARMISD::VMOVRRD.
8570 static SDValue PerformVMOVRRDCombine(SDNode *N,
8571                                      TargetLowering::DAGCombinerInfo &DCI,
8572                                      const ARMSubtarget *Subtarget) {
8573   // vmovrrd(vmovdrr x, y) -> x,y
8574   SDValue InDouble = N->getOperand(0);
8575   if (InDouble.getOpcode() == ARMISD::VMOVDRR && !Subtarget->isFPOnlySP())
8576     return DCI.CombineTo(N, InDouble.getOperand(0), InDouble.getOperand(1));
8577
8578   // vmovrrd(load f64) -> (load i32), (load i32)
8579   SDNode *InNode = InDouble.getNode();
8580   if (ISD::isNormalLoad(InNode) && InNode->hasOneUse() &&
8581       InNode->getValueType(0) == MVT::f64 &&
8582       InNode->getOperand(1).getOpcode() == ISD::FrameIndex &&
8583       !cast<LoadSDNode>(InNode)->isVolatile()) {
8584     // TODO: Should this be done for non-FrameIndex operands?
8585     LoadSDNode *LD = cast<LoadSDNode>(InNode);
8586
8587     SelectionDAG &DAG = DCI.DAG;
8588     SDLoc DL(LD);
8589     SDValue BasePtr = LD->getBasePtr();
8590     SDValue NewLD1 = DAG.getLoad(MVT::i32, DL, LD->getChain(), BasePtr,
8591                                  LD->getPointerInfo(), LD->isVolatile(),
8592                                  LD->isNonTemporal(), LD->isInvariant(),
8593                                  LD->getAlignment());
8594
8595     SDValue OffsetPtr = DAG.getNode(ISD::ADD, DL, MVT::i32, BasePtr,
8596                                     DAG.getConstant(4, DL, MVT::i32));
8597     SDValue NewLD2 = DAG.getLoad(MVT::i32, DL, NewLD1.getValue(1), OffsetPtr,
8598                                  LD->getPointerInfo(), LD->isVolatile(),
8599                                  LD->isNonTemporal(), LD->isInvariant(),
8600                                  std::min(4U, LD->getAlignment() / 2));
8601
8602     DAG.ReplaceAllUsesOfValueWith(SDValue(LD, 1), NewLD2.getValue(1));
8603     if (DCI.DAG.getTargetLoweringInfo().isBigEndian())
8604       std::swap (NewLD1, NewLD2);
8605     SDValue Result = DCI.CombineTo(N, NewLD1, NewLD2);
8606     return Result;
8607   }
8608
8609   return SDValue();
8610 }
8611
8612 /// PerformVMOVDRRCombine - Target-specific dag combine xforms for
8613 /// ARMISD::VMOVDRR.  This is also used for BUILD_VECTORs with 2 operands.
8614 static SDValue PerformVMOVDRRCombine(SDNode *N, SelectionDAG &DAG) {
8615   // N=vmovrrd(X); vmovdrr(N:0, N:1) -> bit_convert(X)
8616   SDValue Op0 = N->getOperand(0);
8617   SDValue Op1 = N->getOperand(1);
8618   if (Op0.getOpcode() == ISD::BITCAST)
8619     Op0 = Op0.getOperand(0);
8620   if (Op1.getOpcode() == ISD::BITCAST)
8621     Op1 = Op1.getOperand(0);
8622   if (Op0.getOpcode() == ARMISD::VMOVRRD &&
8623       Op0.getNode() == Op1.getNode() &&
8624       Op0.getResNo() == 0 && Op1.getResNo() == 1)
8625     return DAG.getNode(ISD::BITCAST, SDLoc(N),
8626                        N->getValueType(0), Op0.getOperand(0));
8627   return SDValue();
8628 }
8629
8630 /// hasNormalLoadOperand - Check if any of the operands of a BUILD_VECTOR node
8631 /// are normal, non-volatile loads.  If so, it is profitable to bitcast an
8632 /// i64 vector to have f64 elements, since the value can then be loaded
8633 /// directly into a VFP register.
8634 static bool hasNormalLoadOperand(SDNode *N) {
8635   unsigned NumElts = N->getValueType(0).getVectorNumElements();
8636   for (unsigned i = 0; i < NumElts; ++i) {
8637     SDNode *Elt = N->getOperand(i).getNode();
8638     if (ISD::isNormalLoad(Elt) && !cast<LoadSDNode>(Elt)->isVolatile())
8639       return true;
8640   }
8641   return false;
8642 }
8643
8644 /// PerformBUILD_VECTORCombine - Target-specific dag combine xforms for
8645 /// ISD::BUILD_VECTOR.
8646 static SDValue PerformBUILD_VECTORCombine(SDNode *N,
8647                                           TargetLowering::DAGCombinerInfo &DCI,
8648                                           const ARMSubtarget *Subtarget) {
8649   // build_vector(N=ARMISD::VMOVRRD(X), N:1) -> bit_convert(X):
8650   // VMOVRRD is introduced when legalizing i64 types.  It forces the i64 value
8651   // into a pair of GPRs, which is fine when the value is used as a scalar,
8652   // but if the i64 value is converted to a vector, we need to undo the VMOVRRD.
8653   SelectionDAG &DAG = DCI.DAG;
8654   if (N->getNumOperands() == 2) {
8655     SDValue RV = PerformVMOVDRRCombine(N, DAG);
8656     if (RV.getNode())
8657       return RV;
8658   }
8659
8660   // Load i64 elements as f64 values so that type legalization does not split
8661   // them up into i32 values.
8662   EVT VT = N->getValueType(0);
8663   if (VT.getVectorElementType() != MVT::i64 || !hasNormalLoadOperand(N))
8664     return SDValue();
8665   SDLoc dl(N);
8666   SmallVector<SDValue, 8> Ops;
8667   unsigned NumElts = VT.getVectorNumElements();
8668   for (unsigned i = 0; i < NumElts; ++i) {
8669     SDValue V = DAG.getNode(ISD::BITCAST, dl, MVT::f64, N->getOperand(i));
8670     Ops.push_back(V);
8671     // Make the DAGCombiner fold the bitcast.
8672     DCI.AddToWorklist(V.getNode());
8673   }
8674   EVT FloatVT = EVT::getVectorVT(*DAG.getContext(), MVT::f64, NumElts);
8675   SDValue BV = DAG.getNode(ISD::BUILD_VECTOR, dl, FloatVT, Ops);
8676   return DAG.getNode(ISD::BITCAST, dl, VT, BV);
8677 }
8678
8679 /// \brief Target-specific dag combine xforms for ARMISD::BUILD_VECTOR.
8680 static SDValue
8681 PerformARMBUILD_VECTORCombine(SDNode *N, TargetLowering::DAGCombinerInfo &DCI) {
8682   // ARMISD::BUILD_VECTOR is introduced when legalizing ISD::BUILD_VECTOR.
8683   // At that time, we may have inserted bitcasts from integer to float.
8684   // If these bitcasts have survived DAGCombine, change the lowering of this
8685   // BUILD_VECTOR in something more vector friendly, i.e., that does not
8686   // force to use floating point types.
8687
8688   // Make sure we can change the type of the vector.
8689   // This is possible iff:
8690   // 1. The vector is only used in a bitcast to a integer type. I.e.,
8691   //    1.1. Vector is used only once.
8692   //    1.2. Use is a bit convert to an integer type.
8693   // 2. The size of its operands are 32-bits (64-bits are not legal).
8694   EVT VT = N->getValueType(0);
8695   EVT EltVT = VT.getVectorElementType();
8696
8697   // Check 1.1. and 2.
8698   if (EltVT.getSizeInBits() != 32 || !N->hasOneUse())
8699     return SDValue();
8700
8701   // By construction, the input type must be float.
8702   assert(EltVT == MVT::f32 && "Unexpected type!");
8703
8704   // Check 1.2.
8705   SDNode *Use = *N->use_begin();
8706   if (Use->getOpcode() != ISD::BITCAST ||
8707       Use->getValueType(0).isFloatingPoint())
8708     return SDValue();
8709
8710   // Check profitability.
8711   // Model is, if more than half of the relevant operands are bitcast from
8712   // i32, turn the build_vector into a sequence of insert_vector_elt.
8713   // Relevant operands are everything that is not statically
8714   // (i.e., at compile time) bitcasted.
8715   unsigned NumOfBitCastedElts = 0;
8716   unsigned NumElts = VT.getVectorNumElements();
8717   unsigned NumOfRelevantElts = NumElts;
8718   for (unsigned Idx = 0; Idx < NumElts; ++Idx) {
8719     SDValue Elt = N->getOperand(Idx);
8720     if (Elt->getOpcode() == ISD::BITCAST) {
8721       // Assume only bit cast to i32 will go away.
8722       if (Elt->getOperand(0).getValueType() == MVT::i32)
8723         ++NumOfBitCastedElts;
8724     } else if (Elt.getOpcode() == ISD::UNDEF || isa<ConstantSDNode>(Elt))
8725       // Constants are statically casted, thus do not count them as
8726       // relevant operands.
8727       --NumOfRelevantElts;
8728   }
8729
8730   // Check if more than half of the elements require a non-free bitcast.
8731   if (NumOfBitCastedElts <= NumOfRelevantElts / 2)
8732     return SDValue();
8733
8734   SelectionDAG &DAG = DCI.DAG;
8735   // Create the new vector type.
8736   EVT VecVT = EVT::getVectorVT(*DAG.getContext(), MVT::i32, NumElts);
8737   // Check if the type is legal.
8738   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
8739   if (!TLI.isTypeLegal(VecVT))
8740     return SDValue();
8741
8742   // Combine:
8743   // ARMISD::BUILD_VECTOR E1, E2, ..., EN.
8744   // => BITCAST INSERT_VECTOR_ELT
8745   //                      (INSERT_VECTOR_ELT (...), (BITCAST EN-1), N-1),
8746   //                      (BITCAST EN), N.
8747   SDValue Vec = DAG.getUNDEF(VecVT);
8748   SDLoc dl(N);
8749   for (unsigned Idx = 0 ; Idx < NumElts; ++Idx) {
8750     SDValue V = N->getOperand(Idx);
8751     if (V.getOpcode() == ISD::UNDEF)
8752       continue;
8753     if (V.getOpcode() == ISD::BITCAST &&
8754         V->getOperand(0).getValueType() == MVT::i32)
8755       // Fold obvious case.
8756       V = V.getOperand(0);
8757     else {
8758       V = DAG.getNode(ISD::BITCAST, SDLoc(V), MVT::i32, V);
8759       // Make the DAGCombiner fold the bitcasts.
8760       DCI.AddToWorklist(V.getNode());
8761     }
8762     SDValue LaneIdx = DAG.getConstant(Idx, dl, MVT::i32);
8763     Vec = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VecVT, Vec, V, LaneIdx);
8764   }
8765   Vec = DAG.getNode(ISD::BITCAST, dl, VT, Vec);
8766   // Make the DAGCombiner fold the bitcasts.
8767   DCI.AddToWorklist(Vec.getNode());
8768   return Vec;
8769 }
8770
8771 /// PerformInsertEltCombine - Target-specific dag combine xforms for
8772 /// ISD::INSERT_VECTOR_ELT.
8773 static SDValue PerformInsertEltCombine(SDNode *N,
8774                                        TargetLowering::DAGCombinerInfo &DCI) {
8775   // Bitcast an i64 load inserted into a vector to f64.
8776   // Otherwise, the i64 value will be legalized to a pair of i32 values.
8777   EVT VT = N->getValueType(0);
8778   SDNode *Elt = N->getOperand(1).getNode();
8779   if (VT.getVectorElementType() != MVT::i64 ||
8780       !ISD::isNormalLoad(Elt) || cast<LoadSDNode>(Elt)->isVolatile())
8781     return SDValue();
8782
8783   SelectionDAG &DAG = DCI.DAG;
8784   SDLoc dl(N);
8785   EVT FloatVT = EVT::getVectorVT(*DAG.getContext(), MVT::f64,
8786                                  VT.getVectorNumElements());
8787   SDValue Vec = DAG.getNode(ISD::BITCAST, dl, FloatVT, N->getOperand(0));
8788   SDValue V = DAG.getNode(ISD::BITCAST, dl, MVT::f64, N->getOperand(1));
8789   // Make the DAGCombiner fold the bitcasts.
8790   DCI.AddToWorklist(Vec.getNode());
8791   DCI.AddToWorklist(V.getNode());
8792   SDValue InsElt = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, FloatVT,
8793                                Vec, V, N->getOperand(2));
8794   return DAG.getNode(ISD::BITCAST, dl, VT, InsElt);
8795 }
8796
8797 /// PerformVECTOR_SHUFFLECombine - Target-specific dag combine xforms for
8798 /// ISD::VECTOR_SHUFFLE.
8799 static SDValue PerformVECTOR_SHUFFLECombine(SDNode *N, SelectionDAG &DAG) {
8800   // The LLVM shufflevector instruction does not require the shuffle mask
8801   // length to match the operand vector length, but ISD::VECTOR_SHUFFLE does
8802   // have that requirement.  When translating to ISD::VECTOR_SHUFFLE, if the
8803   // operands do not match the mask length, they are extended by concatenating
8804   // them with undef vectors.  That is probably the right thing for other
8805   // targets, but for NEON it is better to concatenate two double-register
8806   // size vector operands into a single quad-register size vector.  Do that
8807   // transformation here:
8808   //   shuffle(concat(v1, undef), concat(v2, undef)) ->
8809   //   shuffle(concat(v1, v2), undef)
8810   SDValue Op0 = N->getOperand(0);
8811   SDValue Op1 = N->getOperand(1);
8812   if (Op0.getOpcode() != ISD::CONCAT_VECTORS ||
8813       Op1.getOpcode() != ISD::CONCAT_VECTORS ||
8814       Op0.getNumOperands() != 2 ||
8815       Op1.getNumOperands() != 2)
8816     return SDValue();
8817   SDValue Concat0Op1 = Op0.getOperand(1);
8818   SDValue Concat1Op1 = Op1.getOperand(1);
8819   if (Concat0Op1.getOpcode() != ISD::UNDEF ||
8820       Concat1Op1.getOpcode() != ISD::UNDEF)
8821     return SDValue();
8822   // Skip the transformation if any of the types are illegal.
8823   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
8824   EVT VT = N->getValueType(0);
8825   if (!TLI.isTypeLegal(VT) ||
8826       !TLI.isTypeLegal(Concat0Op1.getValueType()) ||
8827       !TLI.isTypeLegal(Concat1Op1.getValueType()))
8828     return SDValue();
8829
8830   SDValue NewConcat = DAG.getNode(ISD::CONCAT_VECTORS, SDLoc(N), VT,
8831                                   Op0.getOperand(0), Op1.getOperand(0));
8832   // Translate the shuffle mask.
8833   SmallVector<int, 16> NewMask;
8834   unsigned NumElts = VT.getVectorNumElements();
8835   unsigned HalfElts = NumElts/2;
8836   ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(N);
8837   for (unsigned n = 0; n < NumElts; ++n) {
8838     int MaskElt = SVN->getMaskElt(n);
8839     int NewElt = -1;
8840     if (MaskElt < (int)HalfElts)
8841       NewElt = MaskElt;
8842     else if (MaskElt >= (int)NumElts && MaskElt < (int)(NumElts + HalfElts))
8843       NewElt = HalfElts + MaskElt - NumElts;
8844     NewMask.push_back(NewElt);
8845   }
8846   return DAG.getVectorShuffle(VT, SDLoc(N), NewConcat,
8847                               DAG.getUNDEF(VT), NewMask.data());
8848 }
8849
8850 /// CombineBaseUpdate - Target-specific DAG combine function for VLDDUP,
8851 /// NEON load/store intrinsics, and generic vector load/stores, to merge
8852 /// base address updates.
8853 /// For generic load/stores, the memory type is assumed to be a vector.
8854 /// The caller is assumed to have checked legality.
8855 static SDValue CombineBaseUpdate(SDNode *N,
8856                                  TargetLowering::DAGCombinerInfo &DCI) {
8857   SelectionDAG &DAG = DCI.DAG;
8858   const bool isIntrinsic = (N->getOpcode() == ISD::INTRINSIC_VOID ||
8859                             N->getOpcode() == ISD::INTRINSIC_W_CHAIN);
8860   const bool isStore = N->getOpcode() == ISD::STORE;
8861   const unsigned AddrOpIdx = ((isIntrinsic || isStore) ? 2 : 1);
8862   SDValue Addr = N->getOperand(AddrOpIdx);
8863   MemSDNode *MemN = cast<MemSDNode>(N);
8864   SDLoc dl(N);
8865
8866   // Search for a use of the address operand that is an increment.
8867   for (SDNode::use_iterator UI = Addr.getNode()->use_begin(),
8868          UE = Addr.getNode()->use_end(); UI != UE; ++UI) {
8869     SDNode *User = *UI;
8870     if (User->getOpcode() != ISD::ADD ||
8871         UI.getUse().getResNo() != Addr.getResNo())
8872       continue;
8873
8874     // Check that the add is independent of the load/store.  Otherwise, folding
8875     // it would create a cycle.
8876     if (User->isPredecessorOf(N) || N->isPredecessorOf(User))
8877       continue;
8878
8879     // Find the new opcode for the updating load/store.
8880     bool isLoadOp = true;
8881     bool isLaneOp = false;
8882     unsigned NewOpc = 0;
8883     unsigned NumVecs = 0;
8884     if (isIntrinsic) {
8885       unsigned IntNo = cast<ConstantSDNode>(N->getOperand(1))->getZExtValue();
8886       switch (IntNo) {
8887       default: llvm_unreachable("unexpected intrinsic for Neon base update");
8888       case Intrinsic::arm_neon_vld1:     NewOpc = ARMISD::VLD1_UPD;
8889         NumVecs = 1; break;
8890       case Intrinsic::arm_neon_vld2:     NewOpc = ARMISD::VLD2_UPD;
8891         NumVecs = 2; break;
8892       case Intrinsic::arm_neon_vld3:     NewOpc = ARMISD::VLD3_UPD;
8893         NumVecs = 3; break;
8894       case Intrinsic::arm_neon_vld4:     NewOpc = ARMISD::VLD4_UPD;
8895         NumVecs = 4; break;
8896       case Intrinsic::arm_neon_vld2lane: NewOpc = ARMISD::VLD2LN_UPD;
8897         NumVecs = 2; isLaneOp = true; break;
8898       case Intrinsic::arm_neon_vld3lane: NewOpc = ARMISD::VLD3LN_UPD;
8899         NumVecs = 3; isLaneOp = true; break;
8900       case Intrinsic::arm_neon_vld4lane: NewOpc = ARMISD::VLD4LN_UPD;
8901         NumVecs = 4; isLaneOp = true; break;
8902       case Intrinsic::arm_neon_vst1:     NewOpc = ARMISD::VST1_UPD;
8903         NumVecs = 1; isLoadOp = false; break;
8904       case Intrinsic::arm_neon_vst2:     NewOpc = ARMISD::VST2_UPD;
8905         NumVecs = 2; isLoadOp = false; break;
8906       case Intrinsic::arm_neon_vst3:     NewOpc = ARMISD::VST3_UPD;
8907         NumVecs = 3; isLoadOp = false; break;
8908       case Intrinsic::arm_neon_vst4:     NewOpc = ARMISD::VST4_UPD;
8909         NumVecs = 4; isLoadOp = false; break;
8910       case Intrinsic::arm_neon_vst2lane: NewOpc = ARMISD::VST2LN_UPD;
8911         NumVecs = 2; isLoadOp = false; isLaneOp = true; break;
8912       case Intrinsic::arm_neon_vst3lane: NewOpc = ARMISD::VST3LN_UPD;
8913         NumVecs = 3; isLoadOp = false; isLaneOp = true; break;
8914       case Intrinsic::arm_neon_vst4lane: NewOpc = ARMISD::VST4LN_UPD;
8915         NumVecs = 4; isLoadOp = false; isLaneOp = true; break;
8916       }
8917     } else {
8918       isLaneOp = true;
8919       switch (N->getOpcode()) {
8920       default: llvm_unreachable("unexpected opcode for Neon base update");
8921       case ARMISD::VLD2DUP: NewOpc = ARMISD::VLD2DUP_UPD; NumVecs = 2; break;
8922       case ARMISD::VLD3DUP: NewOpc = ARMISD::VLD3DUP_UPD; NumVecs = 3; break;
8923       case ARMISD::VLD4DUP: NewOpc = ARMISD::VLD4DUP_UPD; NumVecs = 4; break;
8924       case ISD::LOAD:       NewOpc = ARMISD::VLD1_UPD;
8925         NumVecs = 1; isLaneOp = false; break;
8926       case ISD::STORE:      NewOpc = ARMISD::VST1_UPD;
8927         NumVecs = 1; isLaneOp = false; isLoadOp = false; break;
8928       }
8929     }
8930
8931     // Find the size of memory referenced by the load/store.
8932     EVT VecTy;
8933     if (isLoadOp) {
8934       VecTy = N->getValueType(0);
8935     } else if (isIntrinsic) {
8936       VecTy = N->getOperand(AddrOpIdx+1).getValueType();
8937     } else {
8938       assert(isStore && "Node has to be a load, a store, or an intrinsic!");
8939       VecTy = N->getOperand(1).getValueType();
8940     }
8941
8942     unsigned NumBytes = NumVecs * VecTy.getSizeInBits() / 8;
8943     if (isLaneOp)
8944       NumBytes /= VecTy.getVectorNumElements();
8945
8946     // If the increment is a constant, it must match the memory ref size.
8947     SDValue Inc = User->getOperand(User->getOperand(0) == Addr ? 1 : 0);
8948     if (ConstantSDNode *CInc = dyn_cast<ConstantSDNode>(Inc.getNode())) {
8949       uint64_t IncVal = CInc->getZExtValue();
8950       if (IncVal != NumBytes)
8951         continue;
8952     } else if (NumBytes >= 3 * 16) {
8953       // VLD3/4 and VST3/4 for 128-bit vectors are implemented with two
8954       // separate instructions that make it harder to use a non-constant update.
8955       continue;
8956     }
8957
8958     // OK, we found an ADD we can fold into the base update.
8959     // Now, create a _UPD node, taking care of not breaking alignment.
8960
8961     EVT AlignedVecTy = VecTy;
8962     unsigned Alignment = MemN->getAlignment();
8963
8964     // If this is a less-than-standard-aligned load/store, change the type to
8965     // match the standard alignment.
8966     // The alignment is overlooked when selecting _UPD variants; and it's
8967     // easier to introduce bitcasts here than fix that.
8968     // There are 3 ways to get to this base-update combine:
8969     // - intrinsics: they are assumed to be properly aligned (to the standard
8970     //   alignment of the memory type), so we don't need to do anything.
8971     // - ARMISD::VLDx nodes: they are only generated from the aforementioned
8972     //   intrinsics, so, likewise, there's nothing to do.
8973     // - generic load/store instructions: the alignment is specified as an
8974     //   explicit operand, rather than implicitly as the standard alignment
8975     //   of the memory type (like the intrisics).  We need to change the
8976     //   memory type to match the explicit alignment.  That way, we don't
8977     //   generate non-standard-aligned ARMISD::VLDx nodes.
8978     if (isa<LSBaseSDNode>(N)) {
8979       if (Alignment == 0)
8980         Alignment = 1;
8981       if (Alignment < VecTy.getScalarSizeInBits() / 8) {
8982         MVT EltTy = MVT::getIntegerVT(Alignment * 8);
8983         assert(NumVecs == 1 && "Unexpected multi-element generic load/store.");
8984         assert(!isLaneOp && "Unexpected generic load/store lane.");
8985         unsigned NumElts = NumBytes / (EltTy.getSizeInBits() / 8);
8986         AlignedVecTy = MVT::getVectorVT(EltTy, NumElts);
8987       }
8988       // Don't set an explicit alignment on regular load/stores that we want
8989       // to transform to VLD/VST 1_UPD nodes.
8990       // This matches the behavior of regular load/stores, which only get an
8991       // explicit alignment if the MMO alignment is larger than the standard
8992       // alignment of the memory type.
8993       // Intrinsics, however, always get an explicit alignment, set to the
8994       // alignment of the MMO.
8995       Alignment = 1;
8996     }
8997
8998     // Create the new updating load/store node.
8999     // First, create an SDVTList for the new updating node's results.
9000     EVT Tys[6];
9001     unsigned NumResultVecs = (isLoadOp ? NumVecs : 0);
9002     unsigned n;
9003     for (n = 0; n < NumResultVecs; ++n)
9004       Tys[n] = AlignedVecTy;
9005     Tys[n++] = MVT::i32;
9006     Tys[n] = MVT::Other;
9007     SDVTList SDTys = DAG.getVTList(makeArrayRef(Tys, NumResultVecs+2));
9008
9009     // Then, gather the new node's operands.
9010     SmallVector<SDValue, 8> Ops;
9011     Ops.push_back(N->getOperand(0)); // incoming chain
9012     Ops.push_back(N->getOperand(AddrOpIdx));
9013     Ops.push_back(Inc);
9014
9015     if (StoreSDNode *StN = dyn_cast<StoreSDNode>(N)) {
9016       // Try to match the intrinsic's signature
9017       Ops.push_back(StN->getValue());
9018     } else {
9019       // Loads (and of course intrinsics) match the intrinsics' signature,
9020       // so just add all but the alignment operand.
9021       for (unsigned i = AddrOpIdx + 1; i < N->getNumOperands() - 1; ++i)
9022         Ops.push_back(N->getOperand(i));
9023     }
9024
9025     // For all node types, the alignment operand is always the last one.
9026     Ops.push_back(DAG.getConstant(Alignment, dl, MVT::i32));
9027
9028     // If this is a non-standard-aligned STORE, the penultimate operand is the
9029     // stored value.  Bitcast it to the aligned type.
9030     if (AlignedVecTy != VecTy && N->getOpcode() == ISD::STORE) {
9031       SDValue &StVal = Ops[Ops.size()-2];
9032       StVal = DAG.getNode(ISD::BITCAST, dl, AlignedVecTy, StVal);
9033     }
9034
9035     SDValue UpdN = DAG.getMemIntrinsicNode(NewOpc, dl, SDTys,
9036                                            Ops, AlignedVecTy,
9037                                            MemN->getMemOperand());
9038
9039     // Update the uses.
9040     SmallVector<SDValue, 5> NewResults;
9041     for (unsigned i = 0; i < NumResultVecs; ++i)
9042       NewResults.push_back(SDValue(UpdN.getNode(), i));
9043
9044     // If this is an non-standard-aligned LOAD, the first result is the loaded
9045     // value.  Bitcast it to the expected result type.
9046     if (AlignedVecTy != VecTy && N->getOpcode() == ISD::LOAD) {
9047       SDValue &LdVal = NewResults[0];
9048       LdVal = DAG.getNode(ISD::BITCAST, dl, VecTy, LdVal);
9049     }
9050
9051     NewResults.push_back(SDValue(UpdN.getNode(), NumResultVecs+1)); // chain
9052     DCI.CombineTo(N, NewResults);
9053     DCI.CombineTo(User, SDValue(UpdN.getNode(), NumResultVecs));
9054
9055     break;
9056   }
9057   return SDValue();
9058 }
9059
9060 static SDValue PerformVLDCombine(SDNode *N,
9061                                  TargetLowering::DAGCombinerInfo &DCI) {
9062   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
9063     return SDValue();
9064
9065   return CombineBaseUpdate(N, DCI);
9066 }
9067
9068 /// CombineVLDDUP - For a VDUPLANE node N, check if its source operand is a
9069 /// vldN-lane (N > 1) intrinsic, and if all the other uses of that intrinsic
9070 /// are also VDUPLANEs.  If so, combine them to a vldN-dup operation and
9071 /// return true.
9072 static bool CombineVLDDUP(SDNode *N, TargetLowering::DAGCombinerInfo &DCI) {
9073   SelectionDAG &DAG = DCI.DAG;
9074   EVT VT = N->getValueType(0);
9075   // vldN-dup instructions only support 64-bit vectors for N > 1.
9076   if (!VT.is64BitVector())
9077     return false;
9078
9079   // Check if the VDUPLANE operand is a vldN-dup intrinsic.
9080   SDNode *VLD = N->getOperand(0).getNode();
9081   if (VLD->getOpcode() != ISD::INTRINSIC_W_CHAIN)
9082     return false;
9083   unsigned NumVecs = 0;
9084   unsigned NewOpc = 0;
9085   unsigned IntNo = cast<ConstantSDNode>(VLD->getOperand(1))->getZExtValue();
9086   if (IntNo == Intrinsic::arm_neon_vld2lane) {
9087     NumVecs = 2;
9088     NewOpc = ARMISD::VLD2DUP;
9089   } else if (IntNo == Intrinsic::arm_neon_vld3lane) {
9090     NumVecs = 3;
9091     NewOpc = ARMISD::VLD3DUP;
9092   } else if (IntNo == Intrinsic::arm_neon_vld4lane) {
9093     NumVecs = 4;
9094     NewOpc = ARMISD::VLD4DUP;
9095   } else {
9096     return false;
9097   }
9098
9099   // First check that all the vldN-lane uses are VDUPLANEs and that the lane
9100   // numbers match the load.
9101   unsigned VLDLaneNo =
9102     cast<ConstantSDNode>(VLD->getOperand(NumVecs+3))->getZExtValue();
9103   for (SDNode::use_iterator UI = VLD->use_begin(), UE = VLD->use_end();
9104        UI != UE; ++UI) {
9105     // Ignore uses of the chain result.
9106     if (UI.getUse().getResNo() == NumVecs)
9107       continue;
9108     SDNode *User = *UI;
9109     if (User->getOpcode() != ARMISD::VDUPLANE ||
9110         VLDLaneNo != cast<ConstantSDNode>(User->getOperand(1))->getZExtValue())
9111       return false;
9112   }
9113
9114   // Create the vldN-dup node.
9115   EVT Tys[5];
9116   unsigned n;
9117   for (n = 0; n < NumVecs; ++n)
9118     Tys[n] = VT;
9119   Tys[n] = MVT::Other;
9120   SDVTList SDTys = DAG.getVTList(makeArrayRef(Tys, NumVecs+1));
9121   SDValue Ops[] = { VLD->getOperand(0), VLD->getOperand(2) };
9122   MemIntrinsicSDNode *VLDMemInt = cast<MemIntrinsicSDNode>(VLD);
9123   SDValue VLDDup = DAG.getMemIntrinsicNode(NewOpc, SDLoc(VLD), SDTys,
9124                                            Ops, VLDMemInt->getMemoryVT(),
9125                                            VLDMemInt->getMemOperand());
9126
9127   // Update the uses.
9128   for (SDNode::use_iterator UI = VLD->use_begin(), UE = VLD->use_end();
9129        UI != UE; ++UI) {
9130     unsigned ResNo = UI.getUse().getResNo();
9131     // Ignore uses of the chain result.
9132     if (ResNo == NumVecs)
9133       continue;
9134     SDNode *User = *UI;
9135     DCI.CombineTo(User, SDValue(VLDDup.getNode(), ResNo));
9136   }
9137
9138   // Now the vldN-lane intrinsic is dead except for its chain result.
9139   // Update uses of the chain.
9140   std::vector<SDValue> VLDDupResults;
9141   for (unsigned n = 0; n < NumVecs; ++n)
9142     VLDDupResults.push_back(SDValue(VLDDup.getNode(), n));
9143   VLDDupResults.push_back(SDValue(VLDDup.getNode(), NumVecs));
9144   DCI.CombineTo(VLD, VLDDupResults);
9145
9146   return true;
9147 }
9148
9149 /// PerformVDUPLANECombine - Target-specific dag combine xforms for
9150 /// ARMISD::VDUPLANE.
9151 static SDValue PerformVDUPLANECombine(SDNode *N,
9152                                       TargetLowering::DAGCombinerInfo &DCI) {
9153   SDValue Op = N->getOperand(0);
9154
9155   // If the source is a vldN-lane (N > 1) intrinsic, and all the other uses
9156   // of that intrinsic are also VDUPLANEs, combine them to a vldN-dup operation.
9157   if (CombineVLDDUP(N, DCI))
9158     return SDValue(N, 0);
9159
9160   // If the source is already a VMOVIMM or VMVNIMM splat, the VDUPLANE is
9161   // redundant.  Ignore bit_converts for now; element sizes are checked below.
9162   while (Op.getOpcode() == ISD::BITCAST)
9163     Op = Op.getOperand(0);
9164   if (Op.getOpcode() != ARMISD::VMOVIMM && Op.getOpcode() != ARMISD::VMVNIMM)
9165     return SDValue();
9166
9167   // Make sure the VMOV element size is not bigger than the VDUPLANE elements.
9168   unsigned EltSize = Op.getValueType().getVectorElementType().getSizeInBits();
9169   // The canonical VMOV for a zero vector uses a 32-bit element size.
9170   unsigned Imm = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
9171   unsigned EltBits;
9172   if (ARM_AM::decodeNEONModImm(Imm, EltBits) == 0)
9173     EltSize = 8;
9174   EVT VT = N->getValueType(0);
9175   if (EltSize > VT.getVectorElementType().getSizeInBits())
9176     return SDValue();
9177
9178   return DCI.DAG.getNode(ISD::BITCAST, SDLoc(N), VT, Op);
9179 }
9180
9181 static SDValue PerformLOADCombine(SDNode *N,
9182                                   TargetLowering::DAGCombinerInfo &DCI) {
9183   EVT VT = N->getValueType(0);
9184
9185   // If this is a legal vector load, try to combine it into a VLD1_UPD.
9186   if (ISD::isNormalLoad(N) && VT.isVector() &&
9187       DCI.DAG.getTargetLoweringInfo().isTypeLegal(VT))
9188     return CombineBaseUpdate(N, DCI);
9189
9190   return SDValue();
9191 }
9192
9193 /// PerformSTORECombine - Target-specific dag combine xforms for
9194 /// ISD::STORE.
9195 static SDValue PerformSTORECombine(SDNode *N,
9196                                    TargetLowering::DAGCombinerInfo &DCI) {
9197   StoreSDNode *St = cast<StoreSDNode>(N);
9198   if (St->isVolatile())
9199     return SDValue();
9200
9201   // Optimize trunc store (of multiple scalars) to shuffle and store.  First,
9202   // pack all of the elements in one place.  Next, store to memory in fewer
9203   // chunks.
9204   SDValue StVal = St->getValue();
9205   EVT VT = StVal.getValueType();
9206   if (St->isTruncatingStore() && VT.isVector()) {
9207     SelectionDAG &DAG = DCI.DAG;
9208     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
9209     EVT StVT = St->getMemoryVT();
9210     unsigned NumElems = VT.getVectorNumElements();
9211     assert(StVT != VT && "Cannot truncate to the same type");
9212     unsigned FromEltSz = VT.getVectorElementType().getSizeInBits();
9213     unsigned ToEltSz = StVT.getVectorElementType().getSizeInBits();
9214
9215     // From, To sizes and ElemCount must be pow of two
9216     if (!isPowerOf2_32(NumElems * FromEltSz * ToEltSz)) return SDValue();
9217
9218     // We are going to use the original vector elt for storing.
9219     // Accumulated smaller vector elements must be a multiple of the store size.
9220     if (0 != (NumElems * FromEltSz) % ToEltSz) return SDValue();
9221
9222     unsigned SizeRatio  = FromEltSz / ToEltSz;
9223     assert(SizeRatio * NumElems * ToEltSz == VT.getSizeInBits());
9224
9225     // Create a type on which we perform the shuffle.
9226     EVT WideVecVT = EVT::getVectorVT(*DAG.getContext(), StVT.getScalarType(),
9227                                      NumElems*SizeRatio);
9228     assert(WideVecVT.getSizeInBits() == VT.getSizeInBits());
9229
9230     SDLoc DL(St);
9231     SDValue WideVec = DAG.getNode(ISD::BITCAST, DL, WideVecVT, StVal);
9232     SmallVector<int, 8> ShuffleVec(NumElems * SizeRatio, -1);
9233     for (unsigned i = 0; i < NumElems; ++i)
9234       ShuffleVec[i] = TLI.isBigEndian() ? (i+1) * SizeRatio - 1 : i * SizeRatio;
9235
9236     // Can't shuffle using an illegal type.
9237     if (!TLI.isTypeLegal(WideVecVT)) return SDValue();
9238
9239     SDValue Shuff = DAG.getVectorShuffle(WideVecVT, DL, WideVec,
9240                                 DAG.getUNDEF(WideVec.getValueType()),
9241                                 ShuffleVec.data());
9242     // At this point all of the data is stored at the bottom of the
9243     // register. We now need to save it to mem.
9244
9245     // Find the largest store unit
9246     MVT StoreType = MVT::i8;
9247     for (MVT Tp : MVT::integer_valuetypes()) {
9248       if (TLI.isTypeLegal(Tp) && Tp.getSizeInBits() <= NumElems * ToEltSz)
9249         StoreType = Tp;
9250     }
9251     // Didn't find a legal store type.
9252     if (!TLI.isTypeLegal(StoreType))
9253       return SDValue();
9254
9255     // Bitcast the original vector into a vector of store-size units
9256     EVT StoreVecVT = EVT::getVectorVT(*DAG.getContext(),
9257             StoreType, VT.getSizeInBits()/EVT(StoreType).getSizeInBits());
9258     assert(StoreVecVT.getSizeInBits() == VT.getSizeInBits());
9259     SDValue ShuffWide = DAG.getNode(ISD::BITCAST, DL, StoreVecVT, Shuff);
9260     SmallVector<SDValue, 8> Chains;
9261     SDValue Increment = DAG.getConstant(StoreType.getSizeInBits()/8, DL,
9262                                         TLI.getPointerTy());
9263     SDValue BasePtr = St->getBasePtr();
9264
9265     // Perform one or more big stores into memory.
9266     unsigned E = (ToEltSz*NumElems)/StoreType.getSizeInBits();
9267     for (unsigned I = 0; I < E; I++) {
9268       SDValue SubVec = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL,
9269                                    StoreType, ShuffWide,
9270                                    DAG.getIntPtrConstant(I, DL));
9271       SDValue Ch = DAG.getStore(St->getChain(), DL, SubVec, BasePtr,
9272                                 St->getPointerInfo(), St->isVolatile(),
9273                                 St->isNonTemporal(), St->getAlignment());
9274       BasePtr = DAG.getNode(ISD::ADD, DL, BasePtr.getValueType(), BasePtr,
9275                             Increment);
9276       Chains.push_back(Ch);
9277     }
9278     return DAG.getNode(ISD::TokenFactor, DL, MVT::Other, Chains);
9279   }
9280
9281   if (!ISD::isNormalStore(St))
9282     return SDValue();
9283
9284   // Split a store of a VMOVDRR into two integer stores to avoid mixing NEON and
9285   // ARM stores of arguments in the same cache line.
9286   if (StVal.getNode()->getOpcode() == ARMISD::VMOVDRR &&
9287       StVal.getNode()->hasOneUse()) {
9288     SelectionDAG  &DAG = DCI.DAG;
9289     bool isBigEndian = DAG.getTargetLoweringInfo().isBigEndian();
9290     SDLoc DL(St);
9291     SDValue BasePtr = St->getBasePtr();
9292     SDValue NewST1 = DAG.getStore(St->getChain(), DL,
9293                                   StVal.getNode()->getOperand(isBigEndian ? 1 : 0 ),
9294                                   BasePtr, St->getPointerInfo(), St->isVolatile(),
9295                                   St->isNonTemporal(), St->getAlignment());
9296
9297     SDValue OffsetPtr = DAG.getNode(ISD::ADD, DL, MVT::i32, BasePtr,
9298                                     DAG.getConstant(4, DL, MVT::i32));
9299     return DAG.getStore(NewST1.getValue(0), DL,
9300                         StVal.getNode()->getOperand(isBigEndian ? 0 : 1),
9301                         OffsetPtr, St->getPointerInfo(), St->isVolatile(),
9302                         St->isNonTemporal(),
9303                         std::min(4U, St->getAlignment() / 2));
9304   }
9305
9306   if (StVal.getValueType() == MVT::i64 &&
9307       StVal.getNode()->getOpcode() == ISD::EXTRACT_VECTOR_ELT) {
9308
9309     // Bitcast an i64 store extracted from a vector to f64.
9310     // Otherwise, the i64 value will be legalized to a pair of i32 values.
9311     SelectionDAG &DAG = DCI.DAG;
9312     SDLoc dl(StVal);
9313     SDValue IntVec = StVal.getOperand(0);
9314     EVT FloatVT = EVT::getVectorVT(*DAG.getContext(), MVT::f64,
9315                                    IntVec.getValueType().getVectorNumElements());
9316     SDValue Vec = DAG.getNode(ISD::BITCAST, dl, FloatVT, IntVec);
9317     SDValue ExtElt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
9318                                  Vec, StVal.getOperand(1));
9319     dl = SDLoc(N);
9320     SDValue V = DAG.getNode(ISD::BITCAST, dl, MVT::i64, ExtElt);
9321     // Make the DAGCombiner fold the bitcasts.
9322     DCI.AddToWorklist(Vec.getNode());
9323     DCI.AddToWorklist(ExtElt.getNode());
9324     DCI.AddToWorklist(V.getNode());
9325     return DAG.getStore(St->getChain(), dl, V, St->getBasePtr(),
9326                         St->getPointerInfo(), St->isVolatile(),
9327                         St->isNonTemporal(), St->getAlignment(),
9328                         St->getAAInfo());
9329   }
9330
9331   // If this is a legal vector store, try to combine it into a VST1_UPD.
9332   if (ISD::isNormalStore(N) && VT.isVector() &&
9333       DCI.DAG.getTargetLoweringInfo().isTypeLegal(VT))
9334     return CombineBaseUpdate(N, DCI);
9335
9336   return SDValue();
9337 }
9338
9339 // isConstVecPow2 - Return true if each vector element is a power of 2, all
9340 // elements are the same constant, C, and Log2(C) ranges from 1 to 32.
9341 static bool isConstVecPow2(SDValue ConstVec, bool isSigned, uint64_t &C)
9342 {
9343   integerPart cN;
9344   integerPart c0 = 0;
9345   for (unsigned I = 0, E = ConstVec.getValueType().getVectorNumElements();
9346        I != E; I++) {
9347     ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(ConstVec.getOperand(I));
9348     if (!C)
9349       return false;
9350
9351     bool isExact;
9352     APFloat APF = C->getValueAPF();
9353     if (APF.convertToInteger(&cN, 64, isSigned, APFloat::rmTowardZero, &isExact)
9354         != APFloat::opOK || !isExact)
9355       return false;
9356
9357     c0 = (I == 0) ? cN : c0;
9358     if (!isPowerOf2_64(cN) || c0 != cN || Log2_64(c0) < 1 || Log2_64(c0) > 32)
9359       return false;
9360   }
9361   C = c0;
9362   return true;
9363 }
9364
9365 /// PerformVCVTCombine - VCVT (floating-point to fixed-point, Advanced SIMD)
9366 /// can replace combinations of VMUL and VCVT (floating-point to integer)
9367 /// when the VMUL has a constant operand that is a power of 2.
9368 ///
9369 /// Example (assume d17 = <float 8.000000e+00, float 8.000000e+00>):
9370 ///  vmul.f32        d16, d17, d16
9371 ///  vcvt.s32.f32    d16, d16
9372 /// becomes:
9373 ///  vcvt.s32.f32    d16, d16, #3
9374 static SDValue PerformVCVTCombine(SDNode *N,
9375                                   TargetLowering::DAGCombinerInfo &DCI,
9376                                   const ARMSubtarget *Subtarget) {
9377   SelectionDAG &DAG = DCI.DAG;
9378   SDValue Op = N->getOperand(0);
9379
9380   if (!Subtarget->hasNEON() || !Op.getValueType().isVector() ||
9381       Op.getOpcode() != ISD::FMUL)
9382     return SDValue();
9383
9384   uint64_t C;
9385   SDValue N0 = Op->getOperand(0);
9386   SDValue ConstVec = Op->getOperand(1);
9387   bool isSigned = N->getOpcode() == ISD::FP_TO_SINT;
9388
9389   if (ConstVec.getOpcode() != ISD::BUILD_VECTOR ||
9390       !isConstVecPow2(ConstVec, isSigned, C))
9391     return SDValue();
9392
9393   MVT FloatTy = Op.getSimpleValueType().getVectorElementType();
9394   MVT IntTy = N->getSimpleValueType(0).getVectorElementType();
9395   unsigned NumLanes = Op.getValueType().getVectorNumElements();
9396   if (FloatTy.getSizeInBits() != 32 || IntTy.getSizeInBits() > 32 ||
9397       NumLanes > 4) {
9398     // These instructions only exist converting from f32 to i32. We can handle
9399     // smaller integers by generating an extra truncate, but larger ones would
9400     // be lossy. We also can't handle more then 4 lanes, since these intructions
9401     // only support v2i32/v4i32 types.
9402     return SDValue();
9403   }
9404
9405   SDLoc dl(N);
9406   unsigned IntrinsicOpcode = isSigned ? Intrinsic::arm_neon_vcvtfp2fxs :
9407     Intrinsic::arm_neon_vcvtfp2fxu;
9408   SDValue FixConv =  DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl,
9409                                  NumLanes == 2 ? MVT::v2i32 : MVT::v4i32,
9410                                  DAG.getConstant(IntrinsicOpcode, dl, MVT::i32),
9411                                  N0,
9412                                  DAG.getConstant(Log2_64(C), dl, MVT::i32));
9413
9414   if (IntTy.getSizeInBits() < FloatTy.getSizeInBits())
9415     FixConv = DAG.getNode(ISD::TRUNCATE, dl, N->getValueType(0), FixConv);
9416
9417   return FixConv;
9418 }
9419
9420 /// PerformVDIVCombine - VCVT (fixed-point to floating-point, Advanced SIMD)
9421 /// can replace combinations of VCVT (integer to floating-point) and VDIV
9422 /// when the VDIV has a constant operand that is a power of 2.
9423 ///
9424 /// Example (assume d17 = <float 8.000000e+00, float 8.000000e+00>):
9425 ///  vcvt.f32.s32    d16, d16
9426 ///  vdiv.f32        d16, d17, d16
9427 /// becomes:
9428 ///  vcvt.f32.s32    d16, d16, #3
9429 static SDValue PerformVDIVCombine(SDNode *N,
9430                                   TargetLowering::DAGCombinerInfo &DCI,
9431                                   const ARMSubtarget *Subtarget) {
9432   SelectionDAG &DAG = DCI.DAG;
9433   SDValue Op = N->getOperand(0);
9434   unsigned OpOpcode = Op.getNode()->getOpcode();
9435
9436   if (!Subtarget->hasNEON() || !N->getValueType(0).isVector() ||
9437       (OpOpcode != ISD::SINT_TO_FP && OpOpcode != ISD::UINT_TO_FP))
9438     return SDValue();
9439
9440   uint64_t C;
9441   SDValue ConstVec = N->getOperand(1);
9442   bool isSigned = OpOpcode == ISD::SINT_TO_FP;
9443
9444   if (ConstVec.getOpcode() != ISD::BUILD_VECTOR ||
9445       !isConstVecPow2(ConstVec, isSigned, C))
9446     return SDValue();
9447
9448   MVT FloatTy = N->getSimpleValueType(0).getVectorElementType();
9449   MVT IntTy = Op.getOperand(0).getSimpleValueType().getVectorElementType();
9450   if (FloatTy.getSizeInBits() != 32 || IntTy.getSizeInBits() > 32) {
9451     // These instructions only exist converting from i32 to f32. We can handle
9452     // smaller integers by generating an extra extend, but larger ones would
9453     // be lossy.
9454     return SDValue();
9455   }
9456
9457   SDLoc dl(N);
9458   SDValue ConvInput = Op.getOperand(0);
9459   unsigned NumLanes = Op.getValueType().getVectorNumElements();
9460   if (IntTy.getSizeInBits() < FloatTy.getSizeInBits())
9461     ConvInput = DAG.getNode(isSigned ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND,
9462                             dl, NumLanes == 2 ? MVT::v2i32 : MVT::v4i32,
9463                             ConvInput);
9464
9465   unsigned IntrinsicOpcode = isSigned ? Intrinsic::arm_neon_vcvtfxs2fp :
9466     Intrinsic::arm_neon_vcvtfxu2fp;
9467   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl,
9468                      Op.getValueType(),
9469                      DAG.getConstant(IntrinsicOpcode, dl, MVT::i32),
9470                      ConvInput, DAG.getConstant(Log2_64(C), dl, MVT::i32));
9471 }
9472
9473 /// Getvshiftimm - Check if this is a valid build_vector for the immediate
9474 /// operand of a vector shift operation, where all the elements of the
9475 /// build_vector must have the same constant integer value.
9476 static bool getVShiftImm(SDValue Op, unsigned ElementBits, int64_t &Cnt) {
9477   // Ignore bit_converts.
9478   while (Op.getOpcode() == ISD::BITCAST)
9479     Op = Op.getOperand(0);
9480   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(Op.getNode());
9481   APInt SplatBits, SplatUndef;
9482   unsigned SplatBitSize;
9483   bool HasAnyUndefs;
9484   if (! BVN || ! BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize,
9485                                       HasAnyUndefs, ElementBits) ||
9486       SplatBitSize > ElementBits)
9487     return false;
9488   Cnt = SplatBits.getSExtValue();
9489   return true;
9490 }
9491
9492 /// isVShiftLImm - Check if this is a valid build_vector for the immediate
9493 /// operand of a vector shift left operation.  That value must be in the range:
9494 ///   0 <= Value < ElementBits for a left shift; or
9495 ///   0 <= Value <= ElementBits for a long left shift.
9496 static bool isVShiftLImm(SDValue Op, EVT VT, bool isLong, int64_t &Cnt) {
9497   assert(VT.isVector() && "vector shift count is not a vector type");
9498   unsigned ElementBits = VT.getVectorElementType().getSizeInBits();
9499   if (! getVShiftImm(Op, ElementBits, Cnt))
9500     return false;
9501   return (Cnt >= 0 && (isLong ? Cnt-1 : Cnt) < ElementBits);
9502 }
9503
9504 /// isVShiftRImm - Check if this is a valid build_vector for the immediate
9505 /// operand of a vector shift right operation.  For a shift opcode, the value
9506 /// is positive, but for an intrinsic the value count must be negative. The
9507 /// absolute value must be in the range:
9508 ///   1 <= |Value| <= ElementBits for a right shift; or
9509 ///   1 <= |Value| <= ElementBits/2 for a narrow right shift.
9510 static bool isVShiftRImm(SDValue Op, EVT VT, bool isNarrow, bool isIntrinsic,
9511                          int64_t &Cnt) {
9512   assert(VT.isVector() && "vector shift count is not a vector type");
9513   unsigned ElementBits = VT.getVectorElementType().getSizeInBits();
9514   if (! getVShiftImm(Op, ElementBits, Cnt))
9515     return false;
9516   if (isIntrinsic)
9517     Cnt = -Cnt;
9518   return (Cnt >= 1 && Cnt <= (isNarrow ? ElementBits/2 : ElementBits));
9519 }
9520
9521 /// PerformIntrinsicCombine - ARM-specific DAG combining for intrinsics.
9522 static SDValue PerformIntrinsicCombine(SDNode *N, SelectionDAG &DAG) {
9523   unsigned IntNo = cast<ConstantSDNode>(N->getOperand(0))->getZExtValue();
9524   switch (IntNo) {
9525   default:
9526     // Don't do anything for most intrinsics.
9527     break;
9528
9529   // Vector shifts: check for immediate versions and lower them.
9530   // Note: This is done during DAG combining instead of DAG legalizing because
9531   // the build_vectors for 64-bit vector element shift counts are generally
9532   // not legal, and it is hard to see their values after they get legalized to
9533   // loads from a constant pool.
9534   case Intrinsic::arm_neon_vshifts:
9535   case Intrinsic::arm_neon_vshiftu:
9536   case Intrinsic::arm_neon_vrshifts:
9537   case Intrinsic::arm_neon_vrshiftu:
9538   case Intrinsic::arm_neon_vrshiftn:
9539   case Intrinsic::arm_neon_vqshifts:
9540   case Intrinsic::arm_neon_vqshiftu:
9541   case Intrinsic::arm_neon_vqshiftsu:
9542   case Intrinsic::arm_neon_vqshiftns:
9543   case Intrinsic::arm_neon_vqshiftnu:
9544   case Intrinsic::arm_neon_vqshiftnsu:
9545   case Intrinsic::arm_neon_vqrshiftns:
9546   case Intrinsic::arm_neon_vqrshiftnu:
9547   case Intrinsic::arm_neon_vqrshiftnsu: {
9548     EVT VT = N->getOperand(1).getValueType();
9549     int64_t Cnt;
9550     unsigned VShiftOpc = 0;
9551
9552     switch (IntNo) {
9553     case Intrinsic::arm_neon_vshifts:
9554     case Intrinsic::arm_neon_vshiftu:
9555       if (isVShiftLImm(N->getOperand(2), VT, false, Cnt)) {
9556         VShiftOpc = ARMISD::VSHL;
9557         break;
9558       }
9559       if (isVShiftRImm(N->getOperand(2), VT, false, true, Cnt)) {
9560         VShiftOpc = (IntNo == Intrinsic::arm_neon_vshifts ?
9561                      ARMISD::VSHRs : ARMISD::VSHRu);
9562         break;
9563       }
9564       return SDValue();
9565
9566     case Intrinsic::arm_neon_vrshifts:
9567     case Intrinsic::arm_neon_vrshiftu:
9568       if (isVShiftRImm(N->getOperand(2), VT, false, true, Cnt))
9569         break;
9570       return SDValue();
9571
9572     case Intrinsic::arm_neon_vqshifts:
9573     case Intrinsic::arm_neon_vqshiftu:
9574       if (isVShiftLImm(N->getOperand(2), VT, false, Cnt))
9575         break;
9576       return SDValue();
9577
9578     case Intrinsic::arm_neon_vqshiftsu:
9579       if (isVShiftLImm(N->getOperand(2), VT, false, Cnt))
9580         break;
9581       llvm_unreachable("invalid shift count for vqshlu intrinsic");
9582
9583     case Intrinsic::arm_neon_vrshiftn:
9584     case Intrinsic::arm_neon_vqshiftns:
9585     case Intrinsic::arm_neon_vqshiftnu:
9586     case Intrinsic::arm_neon_vqshiftnsu:
9587     case Intrinsic::arm_neon_vqrshiftns:
9588     case Intrinsic::arm_neon_vqrshiftnu:
9589     case Intrinsic::arm_neon_vqrshiftnsu:
9590       // Narrowing shifts require an immediate right shift.
9591       if (isVShiftRImm(N->getOperand(2), VT, true, true, Cnt))
9592         break;
9593       llvm_unreachable("invalid shift count for narrowing vector shift "
9594                        "intrinsic");
9595
9596     default:
9597       llvm_unreachable("unhandled vector shift");
9598     }
9599
9600     switch (IntNo) {
9601     case Intrinsic::arm_neon_vshifts:
9602     case Intrinsic::arm_neon_vshiftu:
9603       // Opcode already set above.
9604       break;
9605     case Intrinsic::arm_neon_vrshifts:
9606       VShiftOpc = ARMISD::VRSHRs; break;
9607     case Intrinsic::arm_neon_vrshiftu:
9608       VShiftOpc = ARMISD::VRSHRu; break;
9609     case Intrinsic::arm_neon_vrshiftn:
9610       VShiftOpc = ARMISD::VRSHRN; break;
9611     case Intrinsic::arm_neon_vqshifts:
9612       VShiftOpc = ARMISD::VQSHLs; break;
9613     case Intrinsic::arm_neon_vqshiftu:
9614       VShiftOpc = ARMISD::VQSHLu; break;
9615     case Intrinsic::arm_neon_vqshiftsu:
9616       VShiftOpc = ARMISD::VQSHLsu; break;
9617     case Intrinsic::arm_neon_vqshiftns:
9618       VShiftOpc = ARMISD::VQSHRNs; break;
9619     case Intrinsic::arm_neon_vqshiftnu:
9620       VShiftOpc = ARMISD::VQSHRNu; break;
9621     case Intrinsic::arm_neon_vqshiftnsu:
9622       VShiftOpc = ARMISD::VQSHRNsu; break;
9623     case Intrinsic::arm_neon_vqrshiftns:
9624       VShiftOpc = ARMISD::VQRSHRNs; break;
9625     case Intrinsic::arm_neon_vqrshiftnu:
9626       VShiftOpc = ARMISD::VQRSHRNu; break;
9627     case Intrinsic::arm_neon_vqrshiftnsu:
9628       VShiftOpc = ARMISD::VQRSHRNsu; break;
9629     }
9630
9631     SDLoc dl(N);
9632     return DAG.getNode(VShiftOpc, dl, N->getValueType(0),
9633                        N->getOperand(1), DAG.getConstant(Cnt, dl, MVT::i32));
9634   }
9635
9636   case Intrinsic::arm_neon_vshiftins: {
9637     EVT VT = N->getOperand(1).getValueType();
9638     int64_t Cnt;
9639     unsigned VShiftOpc = 0;
9640
9641     if (isVShiftLImm(N->getOperand(3), VT, false, Cnt))
9642       VShiftOpc = ARMISD::VSLI;
9643     else if (isVShiftRImm(N->getOperand(3), VT, false, true, Cnt))
9644       VShiftOpc = ARMISD::VSRI;
9645     else {
9646       llvm_unreachable("invalid shift count for vsli/vsri intrinsic");
9647     }
9648
9649     SDLoc dl(N);
9650     return DAG.getNode(VShiftOpc, dl, N->getValueType(0),
9651                        N->getOperand(1), N->getOperand(2),
9652                        DAG.getConstant(Cnt, dl, MVT::i32));
9653   }
9654
9655   case Intrinsic::arm_neon_vqrshifts:
9656   case Intrinsic::arm_neon_vqrshiftu:
9657     // No immediate versions of these to check for.
9658     break;
9659   }
9660
9661   return SDValue();
9662 }
9663
9664 /// PerformShiftCombine - Checks for immediate versions of vector shifts and
9665 /// lowers them.  As with the vector shift intrinsics, this is done during DAG
9666 /// combining instead of DAG legalizing because the build_vectors for 64-bit
9667 /// vector element shift counts are generally not legal, and it is hard to see
9668 /// their values after they get legalized to loads from a constant pool.
9669 static SDValue PerformShiftCombine(SDNode *N, SelectionDAG &DAG,
9670                                    const ARMSubtarget *ST) {
9671   EVT VT = N->getValueType(0);
9672   if (N->getOpcode() == ISD::SRL && VT == MVT::i32 && ST->hasV6Ops()) {
9673     // Canonicalize (srl (bswap x), 16) to (rotr (bswap x), 16) if the high
9674     // 16-bits of x is zero. This optimizes rev + lsr 16 to rev16.
9675     SDValue N1 = N->getOperand(1);
9676     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N1)) {
9677       SDValue N0 = N->getOperand(0);
9678       if (C->getZExtValue() == 16 && N0.getOpcode() == ISD::BSWAP &&
9679           DAG.MaskedValueIsZero(N0.getOperand(0),
9680                                 APInt::getHighBitsSet(32, 16)))
9681         return DAG.getNode(ISD::ROTR, SDLoc(N), VT, N0, N1);
9682     }
9683   }
9684
9685   // Nothing to be done for scalar shifts.
9686   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
9687   if (!VT.isVector() || !TLI.isTypeLegal(VT))
9688     return SDValue();
9689
9690   assert(ST->hasNEON() && "unexpected vector shift");
9691   int64_t Cnt;
9692
9693   switch (N->getOpcode()) {
9694   default: llvm_unreachable("unexpected shift opcode");
9695
9696   case ISD::SHL:
9697     if (isVShiftLImm(N->getOperand(1), VT, false, Cnt)) {
9698       SDLoc dl(N);
9699       return DAG.getNode(ARMISD::VSHL, dl, VT, N->getOperand(0),
9700                          DAG.getConstant(Cnt, dl, MVT::i32));
9701     }
9702     break;
9703
9704   case ISD::SRA:
9705   case ISD::SRL:
9706     if (isVShiftRImm(N->getOperand(1), VT, false, false, Cnt)) {
9707       unsigned VShiftOpc = (N->getOpcode() == ISD::SRA ?
9708                             ARMISD::VSHRs : ARMISD::VSHRu);
9709       SDLoc dl(N);
9710       return DAG.getNode(VShiftOpc, dl, VT, N->getOperand(0),
9711                          DAG.getConstant(Cnt, dl, MVT::i32));
9712     }
9713   }
9714   return SDValue();
9715 }
9716
9717 /// PerformExtendCombine - Target-specific DAG combining for ISD::SIGN_EXTEND,
9718 /// ISD::ZERO_EXTEND, and ISD::ANY_EXTEND.
9719 static SDValue PerformExtendCombine(SDNode *N, SelectionDAG &DAG,
9720                                     const ARMSubtarget *ST) {
9721   SDValue N0 = N->getOperand(0);
9722
9723   // Check for sign- and zero-extensions of vector extract operations of 8-
9724   // and 16-bit vector elements.  NEON supports these directly.  They are
9725   // handled during DAG combining because type legalization will promote them
9726   // to 32-bit types and it is messy to recognize the operations after that.
9727   if (ST->hasNEON() && N0.getOpcode() == ISD::EXTRACT_VECTOR_ELT) {
9728     SDValue Vec = N0.getOperand(0);
9729     SDValue Lane = N0.getOperand(1);
9730     EVT VT = N->getValueType(0);
9731     EVT EltVT = N0.getValueType();
9732     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
9733
9734     if (VT == MVT::i32 &&
9735         (EltVT == MVT::i8 || EltVT == MVT::i16) &&
9736         TLI.isTypeLegal(Vec.getValueType()) &&
9737         isa<ConstantSDNode>(Lane)) {
9738
9739       unsigned Opc = 0;
9740       switch (N->getOpcode()) {
9741       default: llvm_unreachable("unexpected opcode");
9742       case ISD::SIGN_EXTEND:
9743         Opc = ARMISD::VGETLANEs;
9744         break;
9745       case ISD::ZERO_EXTEND:
9746       case ISD::ANY_EXTEND:
9747         Opc = ARMISD::VGETLANEu;
9748         break;
9749       }
9750       return DAG.getNode(Opc, SDLoc(N), VT, Vec, Lane);
9751     }
9752   }
9753
9754   return SDValue();
9755 }
9756
9757 /// PerformSELECT_CCCombine - Target-specific DAG combining for ISD::SELECT_CC
9758 /// to match f32 max/min patterns to use NEON vmax/vmin instructions.
9759 static SDValue PerformSELECT_CCCombine(SDNode *N, SelectionDAG &DAG,
9760                                        const ARMSubtarget *ST) {
9761   // If the target supports NEON, try to use vmax/vmin instructions for f32
9762   // selects like "x < y ? x : y".  Unless the NoNaNsFPMath option is set,
9763   // be careful about NaNs:  NEON's vmax/vmin return NaN if either operand is
9764   // a NaN; only do the transformation when it matches that behavior.
9765
9766   // For now only do this when using NEON for FP operations; if using VFP, it
9767   // is not obvious that the benefit outweighs the cost of switching to the
9768   // NEON pipeline.
9769   if (!ST->hasNEON() || !ST->useNEONForSinglePrecisionFP() ||
9770       N->getValueType(0) != MVT::f32)
9771     return SDValue();
9772
9773   SDValue CondLHS = N->getOperand(0);
9774   SDValue CondRHS = N->getOperand(1);
9775   SDValue LHS = N->getOperand(2);
9776   SDValue RHS = N->getOperand(3);
9777   ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(4))->get();
9778
9779   unsigned Opcode = 0;
9780   bool IsReversed;
9781   if (DAG.isEqualTo(LHS, CondLHS) && DAG.isEqualTo(RHS, CondRHS)) {
9782     IsReversed = false; // x CC y ? x : y
9783   } else if (DAG.isEqualTo(LHS, CondRHS) && DAG.isEqualTo(RHS, CondLHS)) {
9784     IsReversed = true ; // x CC y ? y : x
9785   } else {
9786     return SDValue();
9787   }
9788
9789   bool IsUnordered;
9790   switch (CC) {
9791   default: break;
9792   case ISD::SETOLT:
9793   case ISD::SETOLE:
9794   case ISD::SETLT:
9795   case ISD::SETLE:
9796   case ISD::SETULT:
9797   case ISD::SETULE:
9798     // If LHS is NaN, an ordered comparison will be false and the result will
9799     // be the RHS, but vmin(NaN, RHS) = NaN.  Avoid this by checking that LHS
9800     // != NaN.  Likewise, for unordered comparisons, check for RHS != NaN.
9801     IsUnordered = (CC == ISD::SETULT || CC == ISD::SETULE);
9802     if (!DAG.isKnownNeverNaN(IsUnordered ? RHS : LHS))
9803       break;
9804     // For less-than-or-equal comparisons, "+0 <= -0" will be true but vmin
9805     // will return -0, so vmin can only be used for unsafe math or if one of
9806     // the operands is known to be nonzero.
9807     if ((CC == ISD::SETLE || CC == ISD::SETOLE || CC == ISD::SETULE) &&
9808         !DAG.getTarget().Options.UnsafeFPMath &&
9809         !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
9810       break;
9811     Opcode = IsReversed ? ARMISD::FMAX : ARMISD::FMIN;
9812     break;
9813
9814   case ISD::SETOGT:
9815   case ISD::SETOGE:
9816   case ISD::SETGT:
9817   case ISD::SETGE:
9818   case ISD::SETUGT:
9819   case ISD::SETUGE:
9820     // If LHS is NaN, an ordered comparison will be false and the result will
9821     // be the RHS, but vmax(NaN, RHS) = NaN.  Avoid this by checking that LHS
9822     // != NaN.  Likewise, for unordered comparisons, check for RHS != NaN.
9823     IsUnordered = (CC == ISD::SETUGT || CC == ISD::SETUGE);
9824     if (!DAG.isKnownNeverNaN(IsUnordered ? RHS : LHS))
9825       break;
9826     // For greater-than-or-equal comparisons, "-0 >= +0" will be true but vmax
9827     // will return +0, so vmax can only be used for unsafe math or if one of
9828     // the operands is known to be nonzero.
9829     if ((CC == ISD::SETGE || CC == ISD::SETOGE || CC == ISD::SETUGE) &&
9830         !DAG.getTarget().Options.UnsafeFPMath &&
9831         !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
9832       break;
9833     Opcode = IsReversed ? ARMISD::FMIN : ARMISD::FMAX;
9834     break;
9835   }
9836
9837   if (!Opcode)
9838     return SDValue();
9839   return DAG.getNode(Opcode, SDLoc(N), N->getValueType(0), LHS, RHS);
9840 }
9841
9842 /// PerformCMOVCombine - Target-specific DAG combining for ARMISD::CMOV.
9843 SDValue
9844 ARMTargetLowering::PerformCMOVCombine(SDNode *N, SelectionDAG &DAG) const {
9845   SDValue Cmp = N->getOperand(4);
9846   if (Cmp.getOpcode() != ARMISD::CMPZ)
9847     // Only looking at EQ and NE cases.
9848     return SDValue();
9849
9850   EVT VT = N->getValueType(0);
9851   SDLoc dl(N);
9852   SDValue LHS = Cmp.getOperand(0);
9853   SDValue RHS = Cmp.getOperand(1);
9854   SDValue FalseVal = N->getOperand(0);
9855   SDValue TrueVal = N->getOperand(1);
9856   SDValue ARMcc = N->getOperand(2);
9857   ARMCC::CondCodes CC =
9858     (ARMCC::CondCodes)cast<ConstantSDNode>(ARMcc)->getZExtValue();
9859
9860   // Simplify
9861   //   mov     r1, r0
9862   //   cmp     r1, x
9863   //   mov     r0, y
9864   //   moveq   r0, x
9865   // to
9866   //   cmp     r0, x
9867   //   movne   r0, y
9868   //
9869   //   mov     r1, r0
9870   //   cmp     r1, x
9871   //   mov     r0, x
9872   //   movne   r0, y
9873   // to
9874   //   cmp     r0, x
9875   //   movne   r0, y
9876   /// FIXME: Turn this into a target neutral optimization?
9877   SDValue Res;
9878   if (CC == ARMCC::NE && FalseVal == RHS && FalseVal != LHS) {
9879     Res = DAG.getNode(ARMISD::CMOV, dl, VT, LHS, TrueVal, ARMcc,
9880                       N->getOperand(3), Cmp);
9881   } else if (CC == ARMCC::EQ && TrueVal == RHS) {
9882     SDValue ARMcc;
9883     SDValue NewCmp = getARMCmp(LHS, RHS, ISD::SETNE, ARMcc, DAG, dl);
9884     Res = DAG.getNode(ARMISD::CMOV, dl, VT, LHS, FalseVal, ARMcc,
9885                       N->getOperand(3), NewCmp);
9886   }
9887
9888   if (Res.getNode()) {
9889     APInt KnownZero, KnownOne;
9890     DAG.computeKnownBits(SDValue(N,0), KnownZero, KnownOne);
9891     // Capture demanded bits information that would be otherwise lost.
9892     if (KnownZero == 0xfffffffe)
9893       Res = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Res,
9894                         DAG.getValueType(MVT::i1));
9895     else if (KnownZero == 0xffffff00)
9896       Res = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Res,
9897                         DAG.getValueType(MVT::i8));
9898     else if (KnownZero == 0xffff0000)
9899       Res = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Res,
9900                         DAG.getValueType(MVT::i16));
9901   }
9902
9903   return Res;
9904 }
9905
9906 SDValue ARMTargetLowering::PerformDAGCombine(SDNode *N,
9907                                              DAGCombinerInfo &DCI) const {
9908   switch (N->getOpcode()) {
9909   default: break;
9910   case ISD::ADDC:       return PerformADDCCombine(N, DCI, Subtarget);
9911   case ISD::ADD:        return PerformADDCombine(N, DCI, Subtarget);
9912   case ISD::SUB:        return PerformSUBCombine(N, DCI);
9913   case ISD::MUL:        return PerformMULCombine(N, DCI, Subtarget);
9914   case ISD::OR:         return PerformORCombine(N, DCI, Subtarget);
9915   case ISD::XOR:        return PerformXORCombine(N, DCI, Subtarget);
9916   case ISD::AND:        return PerformANDCombine(N, DCI, Subtarget);
9917   case ARMISD::BFI:     return PerformBFICombine(N, DCI);
9918   case ARMISD::VMOVRRD: return PerformVMOVRRDCombine(N, DCI, Subtarget);
9919   case ARMISD::VMOVDRR: return PerformVMOVDRRCombine(N, DCI.DAG);
9920   case ISD::STORE:      return PerformSTORECombine(N, DCI);
9921   case ISD::BUILD_VECTOR: return PerformBUILD_VECTORCombine(N, DCI, Subtarget);
9922   case ISD::INSERT_VECTOR_ELT: return PerformInsertEltCombine(N, DCI);
9923   case ISD::VECTOR_SHUFFLE: return PerformVECTOR_SHUFFLECombine(N, DCI.DAG);
9924   case ARMISD::VDUPLANE: return PerformVDUPLANECombine(N, DCI);
9925   case ISD::FP_TO_SINT:
9926   case ISD::FP_TO_UINT: return PerformVCVTCombine(N, DCI, Subtarget);
9927   case ISD::FDIV:       return PerformVDIVCombine(N, DCI, Subtarget);
9928   case ISD::INTRINSIC_WO_CHAIN: return PerformIntrinsicCombine(N, DCI.DAG);
9929   case ISD::SHL:
9930   case ISD::SRA:
9931   case ISD::SRL:        return PerformShiftCombine(N, DCI.DAG, Subtarget);
9932   case ISD::SIGN_EXTEND:
9933   case ISD::ZERO_EXTEND:
9934   case ISD::ANY_EXTEND: return PerformExtendCombine(N, DCI.DAG, Subtarget);
9935   case ISD::SELECT_CC:  return PerformSELECT_CCCombine(N, DCI.DAG, Subtarget);
9936   case ARMISD::CMOV: return PerformCMOVCombine(N, DCI.DAG);
9937   case ISD::LOAD:       return PerformLOADCombine(N, DCI);
9938   case ARMISD::VLD2DUP:
9939   case ARMISD::VLD3DUP:
9940   case ARMISD::VLD4DUP:
9941     return PerformVLDCombine(N, DCI);
9942   case ARMISD::BUILD_VECTOR:
9943     return PerformARMBUILD_VECTORCombine(N, DCI);
9944   case ISD::INTRINSIC_VOID:
9945   case ISD::INTRINSIC_W_CHAIN:
9946     switch (cast<ConstantSDNode>(N->getOperand(1))->getZExtValue()) {
9947     case Intrinsic::arm_neon_vld1:
9948     case Intrinsic::arm_neon_vld2:
9949     case Intrinsic::arm_neon_vld3:
9950     case Intrinsic::arm_neon_vld4:
9951     case Intrinsic::arm_neon_vld2lane:
9952     case Intrinsic::arm_neon_vld3lane:
9953     case Intrinsic::arm_neon_vld4lane:
9954     case Intrinsic::arm_neon_vst1:
9955     case Intrinsic::arm_neon_vst2:
9956     case Intrinsic::arm_neon_vst3:
9957     case Intrinsic::arm_neon_vst4:
9958     case Intrinsic::arm_neon_vst2lane:
9959     case Intrinsic::arm_neon_vst3lane:
9960     case Intrinsic::arm_neon_vst4lane:
9961       return PerformVLDCombine(N, DCI);
9962     default: break;
9963     }
9964     break;
9965   }
9966   return SDValue();
9967 }
9968
9969 bool ARMTargetLowering::isDesirableToTransformToIntegerOp(unsigned Opc,
9970                                                           EVT VT) const {
9971   return (VT == MVT::f32) && (Opc == ISD::LOAD || Opc == ISD::STORE);
9972 }
9973
9974 bool ARMTargetLowering::allowsMisalignedMemoryAccesses(EVT VT,
9975                                                        unsigned,
9976                                                        unsigned,
9977                                                        bool *Fast) const {
9978   // The AllowsUnaliged flag models the SCTLR.A setting in ARM cpus
9979   bool AllowsUnaligned = Subtarget->allowsUnalignedMem();
9980
9981   switch (VT.getSimpleVT().SimpleTy) {
9982   default:
9983     return false;
9984   case MVT::i8:
9985   case MVT::i16:
9986   case MVT::i32: {
9987     // Unaligned access can use (for example) LRDB, LRDH, LDR
9988     if (AllowsUnaligned) {
9989       if (Fast)
9990         *Fast = Subtarget->hasV7Ops();
9991       return true;
9992     }
9993     return false;
9994   }
9995   case MVT::f64:
9996   case MVT::v2f64: {
9997     // For any little-endian targets with neon, we can support unaligned ld/st
9998     // of D and Q (e.g. {D0,D1}) registers by using vld1.i8/vst1.i8.
9999     // A big-endian target may also explicitly support unaligned accesses
10000     if (Subtarget->hasNEON() && (AllowsUnaligned || isLittleEndian())) {
10001       if (Fast)
10002         *Fast = true;
10003       return true;
10004     }
10005     return false;
10006   }
10007   }
10008 }
10009
10010 static bool memOpAlign(unsigned DstAlign, unsigned SrcAlign,
10011                        unsigned AlignCheck) {
10012   return ((SrcAlign == 0 || SrcAlign % AlignCheck == 0) &&
10013           (DstAlign == 0 || DstAlign % AlignCheck == 0));
10014 }
10015
10016 EVT ARMTargetLowering::getOptimalMemOpType(uint64_t Size,
10017                                            unsigned DstAlign, unsigned SrcAlign,
10018                                            bool IsMemset, bool ZeroMemset,
10019                                            bool MemcpyStrSrc,
10020                                            MachineFunction &MF) const {
10021   const Function *F = MF.getFunction();
10022
10023   // See if we can use NEON instructions for this...
10024   if ((!IsMemset || ZeroMemset) && Subtarget->hasNEON() &&
10025       !F->hasFnAttribute(Attribute::NoImplicitFloat)) {
10026     bool Fast;
10027     if (Size >= 16 &&
10028         (memOpAlign(SrcAlign, DstAlign, 16) ||
10029          (allowsMisalignedMemoryAccesses(MVT::v2f64, 0, 1, &Fast) && Fast))) {
10030       return MVT::v2f64;
10031     } else if (Size >= 8 &&
10032                (memOpAlign(SrcAlign, DstAlign, 8) ||
10033                 (allowsMisalignedMemoryAccesses(MVT::f64, 0, 1, &Fast) &&
10034                  Fast))) {
10035       return MVT::f64;
10036     }
10037   }
10038
10039   // Lowering to i32/i16 if the size permits.
10040   if (Size >= 4)
10041     return MVT::i32;
10042   else if (Size >= 2)
10043     return MVT::i16;
10044
10045   // Let the target-independent logic figure it out.
10046   return MVT::Other;
10047 }
10048
10049 bool ARMTargetLowering::isZExtFree(SDValue Val, EVT VT2) const {
10050   if (Val.getOpcode() != ISD::LOAD)
10051     return false;
10052
10053   EVT VT1 = Val.getValueType();
10054   if (!VT1.isSimple() || !VT1.isInteger() ||
10055       !VT2.isSimple() || !VT2.isInteger())
10056     return false;
10057
10058   switch (VT1.getSimpleVT().SimpleTy) {
10059   default: break;
10060   case MVT::i1:
10061   case MVT::i8:
10062   case MVT::i16:
10063     // 8-bit and 16-bit loads implicitly zero-extend to 32-bits.
10064     return true;
10065   }
10066
10067   return false;
10068 }
10069
10070 bool ARMTargetLowering::isVectorLoadExtDesirable(SDValue ExtVal) const {
10071   EVT VT = ExtVal.getValueType();
10072
10073   if (!isTypeLegal(VT))
10074     return false;
10075
10076   // Don't create a loadext if we can fold the extension into a wide/long
10077   // instruction.
10078   // If there's more than one user instruction, the loadext is desirable no
10079   // matter what.  There can be two uses by the same instruction.
10080   if (ExtVal->use_empty() ||
10081       !ExtVal->use_begin()->isOnlyUserOf(ExtVal.getNode()))
10082     return true;
10083
10084   SDNode *U = *ExtVal->use_begin();
10085   if ((U->getOpcode() == ISD::ADD || U->getOpcode() == ISD::SUB ||
10086        U->getOpcode() == ISD::SHL || U->getOpcode() == ARMISD::VSHL))
10087     return false;
10088
10089   return true;
10090 }
10091
10092 bool ARMTargetLowering::allowTruncateForTailCall(Type *Ty1, Type *Ty2) const {
10093   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
10094     return false;
10095
10096   if (!isTypeLegal(EVT::getEVT(Ty1)))
10097     return false;
10098
10099   assert(Ty1->getPrimitiveSizeInBits() <= 64 && "i128 is probably not a noop");
10100
10101   // Assuming the caller doesn't have a zeroext or signext return parameter,
10102   // truncation all the way down to i1 is valid.
10103   return true;
10104 }
10105
10106
10107 static bool isLegalT1AddressImmediate(int64_t V, EVT VT) {
10108   if (V < 0)
10109     return false;
10110
10111   unsigned Scale = 1;
10112   switch (VT.getSimpleVT().SimpleTy) {
10113   default: return false;
10114   case MVT::i1:
10115   case MVT::i8:
10116     // Scale == 1;
10117     break;
10118   case MVT::i16:
10119     // Scale == 2;
10120     Scale = 2;
10121     break;
10122   case MVT::i32:
10123     // Scale == 4;
10124     Scale = 4;
10125     break;
10126   }
10127
10128   if ((V & (Scale - 1)) != 0)
10129     return false;
10130   V /= Scale;
10131   return V == (V & ((1LL << 5) - 1));
10132 }
10133
10134 static bool isLegalT2AddressImmediate(int64_t V, EVT VT,
10135                                       const ARMSubtarget *Subtarget) {
10136   bool isNeg = false;
10137   if (V < 0) {
10138     isNeg = true;
10139     V = - V;
10140   }
10141
10142   switch (VT.getSimpleVT().SimpleTy) {
10143   default: return false;
10144   case MVT::i1:
10145   case MVT::i8:
10146   case MVT::i16:
10147   case MVT::i32:
10148     // + imm12 or - imm8
10149     if (isNeg)
10150       return V == (V & ((1LL << 8) - 1));
10151     return V == (V & ((1LL << 12) - 1));
10152   case MVT::f32:
10153   case MVT::f64:
10154     // Same as ARM mode. FIXME: NEON?
10155     if (!Subtarget->hasVFP2())
10156       return false;
10157     if ((V & 3) != 0)
10158       return false;
10159     V >>= 2;
10160     return V == (V & ((1LL << 8) - 1));
10161   }
10162 }
10163
10164 /// isLegalAddressImmediate - Return true if the integer value can be used
10165 /// as the offset of the target addressing mode for load / store of the
10166 /// given type.
10167 static bool isLegalAddressImmediate(int64_t V, EVT VT,
10168                                     const ARMSubtarget *Subtarget) {
10169   if (V == 0)
10170     return true;
10171
10172   if (!VT.isSimple())
10173     return false;
10174
10175   if (Subtarget->isThumb1Only())
10176     return isLegalT1AddressImmediate(V, VT);
10177   else if (Subtarget->isThumb2())
10178     return isLegalT2AddressImmediate(V, VT, Subtarget);
10179
10180   // ARM mode.
10181   if (V < 0)
10182     V = - V;
10183   switch (VT.getSimpleVT().SimpleTy) {
10184   default: return false;
10185   case MVT::i1:
10186   case MVT::i8:
10187   case MVT::i32:
10188     // +- imm12
10189     return V == (V & ((1LL << 12) - 1));
10190   case MVT::i16:
10191     // +- imm8
10192     return V == (V & ((1LL << 8) - 1));
10193   case MVT::f32:
10194   case MVT::f64:
10195     if (!Subtarget->hasVFP2()) // FIXME: NEON?
10196       return false;
10197     if ((V & 3) != 0)
10198       return false;
10199     V >>= 2;
10200     return V == (V & ((1LL << 8) - 1));
10201   }
10202 }
10203
10204 bool ARMTargetLowering::isLegalT2ScaledAddressingMode(const AddrMode &AM,
10205                                                       EVT VT) const {
10206   int Scale = AM.Scale;
10207   if (Scale < 0)
10208     return false;
10209
10210   switch (VT.getSimpleVT().SimpleTy) {
10211   default: return false;
10212   case MVT::i1:
10213   case MVT::i8:
10214   case MVT::i16:
10215   case MVT::i32:
10216     if (Scale == 1)
10217       return true;
10218     // r + r << imm
10219     Scale = Scale & ~1;
10220     return Scale == 2 || Scale == 4 || Scale == 8;
10221   case MVT::i64:
10222     // r + r
10223     if (((unsigned)AM.HasBaseReg + Scale) <= 2)
10224       return true;
10225     return false;
10226   case MVT::isVoid:
10227     // Note, we allow "void" uses (basically, uses that aren't loads or
10228     // stores), because arm allows folding a scale into many arithmetic
10229     // operations.  This should be made more precise and revisited later.
10230
10231     // Allow r << imm, but the imm has to be a multiple of two.
10232     if (Scale & 1) return false;
10233     return isPowerOf2_32(Scale);
10234   }
10235 }
10236
10237 /// isLegalAddressingMode - Return true if the addressing mode represented
10238 /// by AM is legal for this target, for a load/store of the specified type.
10239 bool ARMTargetLowering::isLegalAddressingMode(const AddrMode &AM,
10240                                               Type *Ty) const {
10241   EVT VT = getValueType(Ty, true);
10242   if (!isLegalAddressImmediate(AM.BaseOffs, VT, Subtarget))
10243     return false;
10244
10245   // Can never fold addr of global into load/store.
10246   if (AM.BaseGV)
10247     return false;
10248
10249   switch (AM.Scale) {
10250   case 0:  // no scale reg, must be "r+i" or "r", or "i".
10251     break;
10252   case 1:
10253     if (Subtarget->isThumb1Only())
10254       return false;
10255     // FALL THROUGH.
10256   default:
10257     // ARM doesn't support any R+R*scale+imm addr modes.
10258     if (AM.BaseOffs)
10259       return false;
10260
10261     if (!VT.isSimple())
10262       return false;
10263
10264     if (Subtarget->isThumb2())
10265       return isLegalT2ScaledAddressingMode(AM, VT);
10266
10267     int Scale = AM.Scale;
10268     switch (VT.getSimpleVT().SimpleTy) {
10269     default: return false;
10270     case MVT::i1:
10271     case MVT::i8:
10272     case MVT::i32:
10273       if (Scale < 0) Scale = -Scale;
10274       if (Scale == 1)
10275         return true;
10276       // r + r << imm
10277       return isPowerOf2_32(Scale & ~1);
10278     case MVT::i16:
10279     case MVT::i64:
10280       // r + r
10281       if (((unsigned)AM.HasBaseReg + Scale) <= 2)
10282         return true;
10283       return false;
10284
10285     case MVT::isVoid:
10286       // Note, we allow "void" uses (basically, uses that aren't loads or
10287       // stores), because arm allows folding a scale into many arithmetic
10288       // operations.  This should be made more precise and revisited later.
10289
10290       // Allow r << imm, but the imm has to be a multiple of two.
10291       if (Scale & 1) return false;
10292       return isPowerOf2_32(Scale);
10293     }
10294   }
10295   return true;
10296 }
10297
10298 /// isLegalICmpImmediate - Return true if the specified immediate is legal
10299 /// icmp immediate, that is the target has icmp instructions which can compare
10300 /// a register against the immediate without having to materialize the
10301 /// immediate into a register.
10302 bool ARMTargetLowering::isLegalICmpImmediate(int64_t Imm) const {
10303   // Thumb2 and ARM modes can use cmn for negative immediates.
10304   if (!Subtarget->isThumb())
10305     return ARM_AM::getSOImmVal(std::abs(Imm)) != -1;
10306   if (Subtarget->isThumb2())
10307     return ARM_AM::getT2SOImmVal(std::abs(Imm)) != -1;
10308   // Thumb1 doesn't have cmn, and only 8-bit immediates.
10309   return Imm >= 0 && Imm <= 255;
10310 }
10311
10312 /// isLegalAddImmediate - Return true if the specified immediate is a legal add
10313 /// *or sub* immediate, that is the target has add or sub instructions which can
10314 /// add a register with the immediate without having to materialize the
10315 /// immediate into a register.
10316 bool ARMTargetLowering::isLegalAddImmediate(int64_t Imm) const {
10317   // Same encoding for add/sub, just flip the sign.
10318   int64_t AbsImm = std::abs(Imm);
10319   if (!Subtarget->isThumb())
10320     return ARM_AM::getSOImmVal(AbsImm) != -1;
10321   if (Subtarget->isThumb2())
10322     return ARM_AM::getT2SOImmVal(AbsImm) != -1;
10323   // Thumb1 only has 8-bit unsigned immediate.
10324   return AbsImm >= 0 && AbsImm <= 255;
10325 }
10326
10327 static bool getARMIndexedAddressParts(SDNode *Ptr, EVT VT,
10328                                       bool isSEXTLoad, SDValue &Base,
10329                                       SDValue &Offset, bool &isInc,
10330                                       SelectionDAG &DAG) {
10331   if (Ptr->getOpcode() != ISD::ADD && Ptr->getOpcode() != ISD::SUB)
10332     return false;
10333
10334   if (VT == MVT::i16 || ((VT == MVT::i8 || VT == MVT::i1) && isSEXTLoad)) {
10335     // AddressingMode 3
10336     Base = Ptr->getOperand(0);
10337     if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Ptr->getOperand(1))) {
10338       int RHSC = (int)RHS->getZExtValue();
10339       if (RHSC < 0 && RHSC > -256) {
10340         assert(Ptr->getOpcode() == ISD::ADD);
10341         isInc = false;
10342         Offset = DAG.getConstant(-RHSC, SDLoc(Ptr), RHS->getValueType(0));
10343         return true;
10344       }
10345     }
10346     isInc = (Ptr->getOpcode() == ISD::ADD);
10347     Offset = Ptr->getOperand(1);
10348     return true;
10349   } else if (VT == MVT::i32 || VT == MVT::i8 || VT == MVT::i1) {
10350     // AddressingMode 2
10351     if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Ptr->getOperand(1))) {
10352       int RHSC = (int)RHS->getZExtValue();
10353       if (RHSC < 0 && RHSC > -0x1000) {
10354         assert(Ptr->getOpcode() == ISD::ADD);
10355         isInc = false;
10356         Offset = DAG.getConstant(-RHSC, SDLoc(Ptr), RHS->getValueType(0));
10357         Base = Ptr->getOperand(0);
10358         return true;
10359       }
10360     }
10361
10362     if (Ptr->getOpcode() == ISD::ADD) {
10363       isInc = true;
10364       ARM_AM::ShiftOpc ShOpcVal=
10365         ARM_AM::getShiftOpcForNode(Ptr->getOperand(0).getOpcode());
10366       if (ShOpcVal != ARM_AM::no_shift) {
10367         Base = Ptr->getOperand(1);
10368         Offset = Ptr->getOperand(0);
10369       } else {
10370         Base = Ptr->getOperand(0);
10371         Offset = Ptr->getOperand(1);
10372       }
10373       return true;
10374     }
10375
10376     isInc = (Ptr->getOpcode() == ISD::ADD);
10377     Base = Ptr->getOperand(0);
10378     Offset = Ptr->getOperand(1);
10379     return true;
10380   }
10381
10382   // FIXME: Use VLDM / VSTM to emulate indexed FP load / store.
10383   return false;
10384 }
10385
10386 static bool getT2IndexedAddressParts(SDNode *Ptr, EVT VT,
10387                                      bool isSEXTLoad, SDValue &Base,
10388                                      SDValue &Offset, bool &isInc,
10389                                      SelectionDAG &DAG) {
10390   if (Ptr->getOpcode() != ISD::ADD && Ptr->getOpcode() != ISD::SUB)
10391     return false;
10392
10393   Base = Ptr->getOperand(0);
10394   if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Ptr->getOperand(1))) {
10395     int RHSC = (int)RHS->getZExtValue();
10396     if (RHSC < 0 && RHSC > -0x100) { // 8 bits.
10397       assert(Ptr->getOpcode() == ISD::ADD);
10398       isInc = false;
10399       Offset = DAG.getConstant(-RHSC, SDLoc(Ptr), RHS->getValueType(0));
10400       return true;
10401     } else if (RHSC > 0 && RHSC < 0x100) { // 8 bit, no zero.
10402       isInc = Ptr->getOpcode() == ISD::ADD;
10403       Offset = DAG.getConstant(RHSC, SDLoc(Ptr), RHS->getValueType(0));
10404       return true;
10405     }
10406   }
10407
10408   return false;
10409 }
10410
10411 /// getPreIndexedAddressParts - returns true by value, base pointer and
10412 /// offset pointer and addressing mode by reference if the node's address
10413 /// can be legally represented as pre-indexed load / store address.
10414 bool
10415 ARMTargetLowering::getPreIndexedAddressParts(SDNode *N, SDValue &Base,
10416                                              SDValue &Offset,
10417                                              ISD::MemIndexedMode &AM,
10418                                              SelectionDAG &DAG) const {
10419   if (Subtarget->isThumb1Only())
10420     return false;
10421
10422   EVT VT;
10423   SDValue Ptr;
10424   bool isSEXTLoad = false;
10425   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
10426     Ptr = LD->getBasePtr();
10427     VT  = LD->getMemoryVT();
10428     isSEXTLoad = LD->getExtensionType() == ISD::SEXTLOAD;
10429   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
10430     Ptr = ST->getBasePtr();
10431     VT  = ST->getMemoryVT();
10432   } else
10433     return false;
10434
10435   bool isInc;
10436   bool isLegal = false;
10437   if (Subtarget->isThumb2())
10438     isLegal = getT2IndexedAddressParts(Ptr.getNode(), VT, isSEXTLoad, Base,
10439                                        Offset, isInc, DAG);
10440   else
10441     isLegal = getARMIndexedAddressParts(Ptr.getNode(), VT, isSEXTLoad, Base,
10442                                         Offset, isInc, DAG);
10443   if (!isLegal)
10444     return false;
10445
10446   AM = isInc ? ISD::PRE_INC : ISD::PRE_DEC;
10447   return true;
10448 }
10449
10450 /// getPostIndexedAddressParts - returns true by value, base pointer and
10451 /// offset pointer and addressing mode by reference if this node can be
10452 /// combined with a load / store to form a post-indexed load / store.
10453 bool ARMTargetLowering::getPostIndexedAddressParts(SDNode *N, SDNode *Op,
10454                                                    SDValue &Base,
10455                                                    SDValue &Offset,
10456                                                    ISD::MemIndexedMode &AM,
10457                                                    SelectionDAG &DAG) const {
10458   if (Subtarget->isThumb1Only())
10459     return false;
10460
10461   EVT VT;
10462   SDValue Ptr;
10463   bool isSEXTLoad = false;
10464   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
10465     VT  = LD->getMemoryVT();
10466     Ptr = LD->getBasePtr();
10467     isSEXTLoad = LD->getExtensionType() == ISD::SEXTLOAD;
10468   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
10469     VT  = ST->getMemoryVT();
10470     Ptr = ST->getBasePtr();
10471   } else
10472     return false;
10473
10474   bool isInc;
10475   bool isLegal = false;
10476   if (Subtarget->isThumb2())
10477     isLegal = getT2IndexedAddressParts(Op, VT, isSEXTLoad, Base, Offset,
10478                                        isInc, DAG);
10479   else
10480     isLegal = getARMIndexedAddressParts(Op, VT, isSEXTLoad, Base, Offset,
10481                                         isInc, DAG);
10482   if (!isLegal)
10483     return false;
10484
10485   if (Ptr != Base) {
10486     // Swap base ptr and offset to catch more post-index load / store when
10487     // it's legal. In Thumb2 mode, offset must be an immediate.
10488     if (Ptr == Offset && Op->getOpcode() == ISD::ADD &&
10489         !Subtarget->isThumb2())
10490       std::swap(Base, Offset);
10491
10492     // Post-indexed load / store update the base pointer.
10493     if (Ptr != Base)
10494       return false;
10495   }
10496
10497   AM = isInc ? ISD::POST_INC : ISD::POST_DEC;
10498   return true;
10499 }
10500
10501 void ARMTargetLowering::computeKnownBitsForTargetNode(const SDValue Op,
10502                                                       APInt &KnownZero,
10503                                                       APInt &KnownOne,
10504                                                       const SelectionDAG &DAG,
10505                                                       unsigned Depth) const {
10506   unsigned BitWidth = KnownOne.getBitWidth();
10507   KnownZero = KnownOne = APInt(BitWidth, 0);
10508   switch (Op.getOpcode()) {
10509   default: break;
10510   case ARMISD::ADDC:
10511   case ARMISD::ADDE:
10512   case ARMISD::SUBC:
10513   case ARMISD::SUBE:
10514     // These nodes' second result is a boolean
10515     if (Op.getResNo() == 0)
10516       break;
10517     KnownZero |= APInt::getHighBitsSet(BitWidth, BitWidth - 1);
10518     break;
10519   case ARMISD::CMOV: {
10520     // Bits are known zero/one if known on the LHS and RHS.
10521     DAG.computeKnownBits(Op.getOperand(0), KnownZero, KnownOne, Depth+1);
10522     if (KnownZero == 0 && KnownOne == 0) return;
10523
10524     APInt KnownZeroRHS, KnownOneRHS;
10525     DAG.computeKnownBits(Op.getOperand(1), KnownZeroRHS, KnownOneRHS, Depth+1);
10526     KnownZero &= KnownZeroRHS;
10527     KnownOne  &= KnownOneRHS;
10528     return;
10529   }
10530   case ISD::INTRINSIC_W_CHAIN: {
10531     ConstantSDNode *CN = cast<ConstantSDNode>(Op->getOperand(1));
10532     Intrinsic::ID IntID = static_cast<Intrinsic::ID>(CN->getZExtValue());
10533     switch (IntID) {
10534     default: return;
10535     case Intrinsic::arm_ldaex:
10536     case Intrinsic::arm_ldrex: {
10537       EVT VT = cast<MemIntrinsicSDNode>(Op)->getMemoryVT();
10538       unsigned MemBits = VT.getScalarType().getSizeInBits();
10539       KnownZero |= APInt::getHighBitsSet(BitWidth, BitWidth - MemBits);
10540       return;
10541     }
10542     }
10543   }
10544   }
10545 }
10546
10547 //===----------------------------------------------------------------------===//
10548 //                           ARM Inline Assembly Support
10549 //===----------------------------------------------------------------------===//
10550
10551 bool ARMTargetLowering::ExpandInlineAsm(CallInst *CI) const {
10552   // Looking for "rev" which is V6+.
10553   if (!Subtarget->hasV6Ops())
10554     return false;
10555
10556   InlineAsm *IA = cast<InlineAsm>(CI->getCalledValue());
10557   std::string AsmStr = IA->getAsmString();
10558   SmallVector<StringRef, 4> AsmPieces;
10559   SplitString(AsmStr, AsmPieces, ";\n");
10560
10561   switch (AsmPieces.size()) {
10562   default: return false;
10563   case 1:
10564     AsmStr = AsmPieces[0];
10565     AsmPieces.clear();
10566     SplitString(AsmStr, AsmPieces, " \t,");
10567
10568     // rev $0, $1
10569     if (AsmPieces.size() == 3 &&
10570         AsmPieces[0] == "rev" && AsmPieces[1] == "$0" && AsmPieces[2] == "$1" &&
10571         IA->getConstraintString().compare(0, 4, "=l,l") == 0) {
10572       IntegerType *Ty = dyn_cast<IntegerType>(CI->getType());
10573       if (Ty && Ty->getBitWidth() == 32)
10574         return IntrinsicLowering::LowerToByteSwap(CI);
10575     }
10576     break;
10577   }
10578
10579   return false;
10580 }
10581
10582 /// getConstraintType - Given a constraint letter, return the type of
10583 /// constraint it is for this target.
10584 ARMTargetLowering::ConstraintType
10585 ARMTargetLowering::getConstraintType(const std::string &Constraint) const {
10586   if (Constraint.size() == 1) {
10587     switch (Constraint[0]) {
10588     default:  break;
10589     case 'l': return C_RegisterClass;
10590     case 'w': return C_RegisterClass;
10591     case 'h': return C_RegisterClass;
10592     case 'x': return C_RegisterClass;
10593     case 't': return C_RegisterClass;
10594     case 'j': return C_Other; // Constant for movw.
10595       // An address with a single base register. Due to the way we
10596       // currently handle addresses it is the same as an 'r' memory constraint.
10597     case 'Q': return C_Memory;
10598     }
10599   } else if (Constraint.size() == 2) {
10600     switch (Constraint[0]) {
10601     default: break;
10602     // All 'U+' constraints are addresses.
10603     case 'U': return C_Memory;
10604     }
10605   }
10606   return TargetLowering::getConstraintType(Constraint);
10607 }
10608
10609 /// Examine constraint type and operand type and determine a weight value.
10610 /// This object must already have been set up with the operand type
10611 /// and the current alternative constraint selected.
10612 TargetLowering::ConstraintWeight
10613 ARMTargetLowering::getSingleConstraintMatchWeight(
10614     AsmOperandInfo &info, const char *constraint) const {
10615   ConstraintWeight weight = CW_Invalid;
10616   Value *CallOperandVal = info.CallOperandVal;
10617     // If we don't have a value, we can't do a match,
10618     // but allow it at the lowest weight.
10619   if (!CallOperandVal)
10620     return CW_Default;
10621   Type *type = CallOperandVal->getType();
10622   // Look at the constraint type.
10623   switch (*constraint) {
10624   default:
10625     weight = TargetLowering::getSingleConstraintMatchWeight(info, constraint);
10626     break;
10627   case 'l':
10628     if (type->isIntegerTy()) {
10629       if (Subtarget->isThumb())
10630         weight = CW_SpecificReg;
10631       else
10632         weight = CW_Register;
10633     }
10634     break;
10635   case 'w':
10636     if (type->isFloatingPointTy())
10637       weight = CW_Register;
10638     break;
10639   }
10640   return weight;
10641 }
10642
10643 typedef std::pair<unsigned, const TargetRegisterClass*> RCPair;
10644 RCPair
10645 ARMTargetLowering::getRegForInlineAsmConstraint(const TargetRegisterInfo *TRI,
10646                                                 const std::string &Constraint,
10647                                                 MVT VT) const {
10648   if (Constraint.size() == 1) {
10649     // GCC ARM Constraint Letters
10650     switch (Constraint[0]) {
10651     case 'l': // Low regs or general regs.
10652       if (Subtarget->isThumb())
10653         return RCPair(0U, &ARM::tGPRRegClass);
10654       return RCPair(0U, &ARM::GPRRegClass);
10655     case 'h': // High regs or no regs.
10656       if (Subtarget->isThumb())
10657         return RCPair(0U, &ARM::hGPRRegClass);
10658       break;
10659     case 'r':
10660       if (Subtarget->isThumb1Only())
10661         return RCPair(0U, &ARM::tGPRRegClass);
10662       return RCPair(0U, &ARM::GPRRegClass);
10663     case 'w':
10664       if (VT == MVT::Other)
10665         break;
10666       if (VT == MVT::f32)
10667         return RCPair(0U, &ARM::SPRRegClass);
10668       if (VT.getSizeInBits() == 64)
10669         return RCPair(0U, &ARM::DPRRegClass);
10670       if (VT.getSizeInBits() == 128)
10671         return RCPair(0U, &ARM::QPRRegClass);
10672       break;
10673     case 'x':
10674       if (VT == MVT::Other)
10675         break;
10676       if (VT == MVT::f32)
10677         return RCPair(0U, &ARM::SPR_8RegClass);
10678       if (VT.getSizeInBits() == 64)
10679         return RCPair(0U, &ARM::DPR_8RegClass);
10680       if (VT.getSizeInBits() == 128)
10681         return RCPair(0U, &ARM::QPR_8RegClass);
10682       break;
10683     case 't':
10684       if (VT == MVT::f32)
10685         return RCPair(0U, &ARM::SPRRegClass);
10686       break;
10687     }
10688   }
10689   if (StringRef("{cc}").equals_lower(Constraint))
10690     return std::make_pair(unsigned(ARM::CPSR), &ARM::CCRRegClass);
10691
10692   return TargetLowering::getRegForInlineAsmConstraint(TRI, Constraint, VT);
10693 }
10694
10695 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
10696 /// vector.  If it is invalid, don't add anything to Ops.
10697 void ARMTargetLowering::LowerAsmOperandForConstraint(SDValue Op,
10698                                                      std::string &Constraint,
10699                                                      std::vector<SDValue>&Ops,
10700                                                      SelectionDAG &DAG) const {
10701   SDValue Result;
10702
10703   // Currently only support length 1 constraints.
10704   if (Constraint.length() != 1) return;
10705
10706   char ConstraintLetter = Constraint[0];
10707   switch (ConstraintLetter) {
10708   default: break;
10709   case 'j':
10710   case 'I': case 'J': case 'K': case 'L':
10711   case 'M': case 'N': case 'O':
10712     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op);
10713     if (!C)
10714       return;
10715
10716     int64_t CVal64 = C->getSExtValue();
10717     int CVal = (int) CVal64;
10718     // None of these constraints allow values larger than 32 bits.  Check
10719     // that the value fits in an int.
10720     if (CVal != CVal64)
10721       return;
10722
10723     switch (ConstraintLetter) {
10724       case 'j':
10725         // Constant suitable for movw, must be between 0 and
10726         // 65535.
10727         if (Subtarget->hasV6T2Ops())
10728           if (CVal >= 0 && CVal <= 65535)
10729             break;
10730         return;
10731       case 'I':
10732         if (Subtarget->isThumb1Only()) {
10733           // This must be a constant between 0 and 255, for ADD
10734           // immediates.
10735           if (CVal >= 0 && CVal <= 255)
10736             break;
10737         } else if (Subtarget->isThumb2()) {
10738           // A constant that can be used as an immediate value in a
10739           // data-processing instruction.
10740           if (ARM_AM::getT2SOImmVal(CVal) != -1)
10741             break;
10742         } else {
10743           // A constant that can be used as an immediate value in a
10744           // data-processing instruction.
10745           if (ARM_AM::getSOImmVal(CVal) != -1)
10746             break;
10747         }
10748         return;
10749
10750       case 'J':
10751         if (Subtarget->isThumb()) {  // FIXME thumb2
10752           // This must be a constant between -255 and -1, for negated ADD
10753           // immediates. This can be used in GCC with an "n" modifier that
10754           // prints the negated value, for use with SUB instructions. It is
10755           // not useful otherwise but is implemented for compatibility.
10756           if (CVal >= -255 && CVal <= -1)
10757             break;
10758         } else {
10759           // This must be a constant between -4095 and 4095. It is not clear
10760           // what this constraint is intended for. Implemented for
10761           // compatibility with GCC.
10762           if (CVal >= -4095 && CVal <= 4095)
10763             break;
10764         }
10765         return;
10766
10767       case 'K':
10768         if (Subtarget->isThumb1Only()) {
10769           // A 32-bit value where only one byte has a nonzero value. Exclude
10770           // zero to match GCC. This constraint is used by GCC internally for
10771           // constants that can be loaded with a move/shift combination.
10772           // It is not useful otherwise but is implemented for compatibility.
10773           if (CVal != 0 && ARM_AM::isThumbImmShiftedVal(CVal))
10774             break;
10775         } else if (Subtarget->isThumb2()) {
10776           // A constant whose bitwise inverse can be used as an immediate
10777           // value in a data-processing instruction. This can be used in GCC
10778           // with a "B" modifier that prints the inverted value, for use with
10779           // BIC and MVN instructions. It is not useful otherwise but is
10780           // implemented for compatibility.
10781           if (ARM_AM::getT2SOImmVal(~CVal) != -1)
10782             break;
10783         } else {
10784           // A constant whose bitwise inverse can be used as an immediate
10785           // value in a data-processing instruction. This can be used in GCC
10786           // with a "B" modifier that prints the inverted value, for use with
10787           // BIC and MVN instructions. It is not useful otherwise but is
10788           // implemented for compatibility.
10789           if (ARM_AM::getSOImmVal(~CVal) != -1)
10790             break;
10791         }
10792         return;
10793
10794       case 'L':
10795         if (Subtarget->isThumb1Only()) {
10796           // This must be a constant between -7 and 7,
10797           // for 3-operand ADD/SUB immediate instructions.
10798           if (CVal >= -7 && CVal < 7)
10799             break;
10800         } else if (Subtarget->isThumb2()) {
10801           // A constant whose negation can be used as an immediate value in a
10802           // data-processing instruction. This can be used in GCC with an "n"
10803           // modifier that prints the negated value, for use with SUB
10804           // instructions. It is not useful otherwise but is implemented for
10805           // compatibility.
10806           if (ARM_AM::getT2SOImmVal(-CVal) != -1)
10807             break;
10808         } else {
10809           // A constant whose negation can be used as an immediate value in a
10810           // data-processing instruction. This can be used in GCC with an "n"
10811           // modifier that prints the negated value, for use with SUB
10812           // instructions. It is not useful otherwise but is implemented for
10813           // compatibility.
10814           if (ARM_AM::getSOImmVal(-CVal) != -1)
10815             break;
10816         }
10817         return;
10818
10819       case 'M':
10820         if (Subtarget->isThumb()) { // FIXME thumb2
10821           // This must be a multiple of 4 between 0 and 1020, for
10822           // ADD sp + immediate.
10823           if ((CVal >= 0 && CVal <= 1020) && ((CVal & 3) == 0))
10824             break;
10825         } else {
10826           // A power of two or a constant between 0 and 32.  This is used in
10827           // GCC for the shift amount on shifted register operands, but it is
10828           // useful in general for any shift amounts.
10829           if ((CVal >= 0 && CVal <= 32) || ((CVal & (CVal - 1)) == 0))
10830             break;
10831         }
10832         return;
10833
10834       case 'N':
10835         if (Subtarget->isThumb()) {  // FIXME thumb2
10836           // This must be a constant between 0 and 31, for shift amounts.
10837           if (CVal >= 0 && CVal <= 31)
10838             break;
10839         }
10840         return;
10841
10842       case 'O':
10843         if (Subtarget->isThumb()) {  // FIXME thumb2
10844           // This must be a multiple of 4 between -508 and 508, for
10845           // ADD/SUB sp = sp + immediate.
10846           if ((CVal >= -508 && CVal <= 508) && ((CVal & 3) == 0))
10847             break;
10848         }
10849         return;
10850     }
10851     Result = DAG.getTargetConstant(CVal, SDLoc(Op), Op.getValueType());
10852     break;
10853   }
10854
10855   if (Result.getNode()) {
10856     Ops.push_back(Result);
10857     return;
10858   }
10859   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, Ops, DAG);
10860 }
10861
10862 SDValue ARMTargetLowering::LowerDivRem(SDValue Op, SelectionDAG &DAG) const {
10863   assert(Subtarget->isTargetAEABI() && "Register-based DivRem lowering only");
10864   unsigned Opcode = Op->getOpcode();
10865   assert((Opcode == ISD::SDIVREM || Opcode == ISD::UDIVREM) &&
10866          "Invalid opcode for Div/Rem lowering");
10867   bool isSigned = (Opcode == ISD::SDIVREM);
10868   EVT VT = Op->getValueType(0);
10869   Type *Ty = VT.getTypeForEVT(*DAG.getContext());
10870
10871   RTLIB::Libcall LC;
10872   switch (VT.getSimpleVT().SimpleTy) {
10873   default: llvm_unreachable("Unexpected request for libcall!");
10874   case MVT::i8:  LC = isSigned ? RTLIB::SDIVREM_I8  : RTLIB::UDIVREM_I8;  break;
10875   case MVT::i16: LC = isSigned ? RTLIB::SDIVREM_I16 : RTLIB::UDIVREM_I16; break;
10876   case MVT::i32: LC = isSigned ? RTLIB::SDIVREM_I32 : RTLIB::UDIVREM_I32; break;
10877   case MVT::i64: LC = isSigned ? RTLIB::SDIVREM_I64 : RTLIB::UDIVREM_I64; break;
10878   }
10879
10880   SDValue InChain = DAG.getEntryNode();
10881
10882   TargetLowering::ArgListTy Args;
10883   TargetLowering::ArgListEntry Entry;
10884   for (unsigned i = 0, e = Op->getNumOperands(); i != e; ++i) {
10885     EVT ArgVT = Op->getOperand(i).getValueType();
10886     Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
10887     Entry.Node = Op->getOperand(i);
10888     Entry.Ty = ArgTy;
10889     Entry.isSExt = isSigned;
10890     Entry.isZExt = !isSigned;
10891     Args.push_back(Entry);
10892   }
10893
10894   SDValue Callee = DAG.getExternalSymbol(getLibcallName(LC),
10895                                          getPointerTy());
10896
10897   Type *RetTy = (Type*)StructType::get(Ty, Ty, nullptr);
10898
10899   SDLoc dl(Op);
10900   TargetLowering::CallLoweringInfo CLI(DAG);
10901   CLI.setDebugLoc(dl).setChain(InChain)
10902     .setCallee(getLibcallCallingConv(LC), RetTy, Callee, std::move(Args), 0)
10903     .setInRegister().setSExtResult(isSigned).setZExtResult(!isSigned);
10904
10905   std::pair<SDValue, SDValue> CallInfo = LowerCallTo(CLI);
10906   return CallInfo.first;
10907 }
10908
10909 SDValue
10910 ARMTargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op, SelectionDAG &DAG) const {
10911   assert(Subtarget->isTargetWindows() && "unsupported target platform");
10912   SDLoc DL(Op);
10913
10914   // Get the inputs.
10915   SDValue Chain = Op.getOperand(0);
10916   SDValue Size  = Op.getOperand(1);
10917
10918   SDValue Words = DAG.getNode(ISD::SRL, DL, MVT::i32, Size,
10919                               DAG.getConstant(2, DL, MVT::i32));
10920
10921   SDValue Flag;
10922   Chain = DAG.getCopyToReg(Chain, DL, ARM::R4, Words, Flag);
10923   Flag = Chain.getValue(1);
10924
10925   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
10926   Chain = DAG.getNode(ARMISD::WIN__CHKSTK, DL, NodeTys, Chain, Flag);
10927
10928   SDValue NewSP = DAG.getCopyFromReg(Chain, DL, ARM::SP, MVT::i32);
10929   Chain = NewSP.getValue(1);
10930
10931   SDValue Ops[2] = { NewSP, Chain };
10932   return DAG.getMergeValues(Ops, DL);
10933 }
10934
10935 SDValue ARMTargetLowering::LowerFP_EXTEND(SDValue Op, SelectionDAG &DAG) const {
10936   assert(Op.getValueType() == MVT::f64 && Subtarget->isFPOnlySP() &&
10937          "Unexpected type for custom-lowering FP_EXTEND");
10938
10939   RTLIB::Libcall LC;
10940   LC = RTLIB::getFPEXT(Op.getOperand(0).getValueType(), Op.getValueType());
10941
10942   SDValue SrcVal = Op.getOperand(0);
10943   return makeLibCall(DAG, LC, Op.getValueType(), &SrcVal, 1,
10944                      /*isSigned*/ false, SDLoc(Op)).first;
10945 }
10946
10947 SDValue ARMTargetLowering::LowerFP_ROUND(SDValue Op, SelectionDAG &DAG) const {
10948   assert(Op.getOperand(0).getValueType() == MVT::f64 &&
10949          Subtarget->isFPOnlySP() &&
10950          "Unexpected type for custom-lowering FP_ROUND");
10951
10952   RTLIB::Libcall LC;
10953   LC = RTLIB::getFPROUND(Op.getOperand(0).getValueType(), Op.getValueType());
10954
10955   SDValue SrcVal = Op.getOperand(0);
10956   return makeLibCall(DAG, LC, Op.getValueType(), &SrcVal, 1,
10957                      /*isSigned*/ false, SDLoc(Op)).first;
10958 }
10959
10960 bool
10961 ARMTargetLowering::isOffsetFoldingLegal(const GlobalAddressSDNode *GA) const {
10962   // The ARM target isn't yet aware of offsets.
10963   return false;
10964 }
10965
10966 bool ARM::isBitFieldInvertedMask(unsigned v) {
10967   if (v == 0xffffffff)
10968     return false;
10969
10970   // there can be 1's on either or both "outsides", all the "inside"
10971   // bits must be 0's
10972   return isShiftedMask_32(~v);
10973 }
10974
10975 /// isFPImmLegal - Returns true if the target can instruction select the
10976 /// specified FP immediate natively. If false, the legalizer will
10977 /// materialize the FP immediate as a load from a constant pool.
10978 bool ARMTargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
10979   if (!Subtarget->hasVFP3())
10980     return false;
10981   if (VT == MVT::f32)
10982     return ARM_AM::getFP32Imm(Imm) != -1;
10983   if (VT == MVT::f64 && !Subtarget->isFPOnlySP())
10984     return ARM_AM::getFP64Imm(Imm) != -1;
10985   return false;
10986 }
10987
10988 /// getTgtMemIntrinsic - Represent NEON load and store intrinsics as
10989 /// MemIntrinsicNodes.  The associated MachineMemOperands record the alignment
10990 /// specified in the intrinsic calls.
10991 bool ARMTargetLowering::getTgtMemIntrinsic(IntrinsicInfo &Info,
10992                                            const CallInst &I,
10993                                            unsigned Intrinsic) const {
10994   switch (Intrinsic) {
10995   case Intrinsic::arm_neon_vld1:
10996   case Intrinsic::arm_neon_vld2:
10997   case Intrinsic::arm_neon_vld3:
10998   case Intrinsic::arm_neon_vld4:
10999   case Intrinsic::arm_neon_vld2lane:
11000   case Intrinsic::arm_neon_vld3lane:
11001   case Intrinsic::arm_neon_vld4lane: {
11002     Info.opc = ISD::INTRINSIC_W_CHAIN;
11003     // Conservatively set memVT to the entire set of vectors loaded.
11004     uint64_t NumElts = getDataLayout()->getTypeAllocSize(I.getType()) / 8;
11005     Info.memVT = EVT::getVectorVT(I.getType()->getContext(), MVT::i64, NumElts);
11006     Info.ptrVal = I.getArgOperand(0);
11007     Info.offset = 0;
11008     Value *AlignArg = I.getArgOperand(I.getNumArgOperands() - 1);
11009     Info.align = cast<ConstantInt>(AlignArg)->getZExtValue();
11010     Info.vol = false; // volatile loads with NEON intrinsics not supported
11011     Info.readMem = true;
11012     Info.writeMem = false;
11013     return true;
11014   }
11015   case Intrinsic::arm_neon_vst1:
11016   case Intrinsic::arm_neon_vst2:
11017   case Intrinsic::arm_neon_vst3:
11018   case Intrinsic::arm_neon_vst4:
11019   case Intrinsic::arm_neon_vst2lane:
11020   case Intrinsic::arm_neon_vst3lane:
11021   case Intrinsic::arm_neon_vst4lane: {
11022     Info.opc = ISD::INTRINSIC_VOID;
11023     // Conservatively set memVT to the entire set of vectors stored.
11024     unsigned NumElts = 0;
11025     for (unsigned ArgI = 1, ArgE = I.getNumArgOperands(); ArgI < ArgE; ++ArgI) {
11026       Type *ArgTy = I.getArgOperand(ArgI)->getType();
11027       if (!ArgTy->isVectorTy())
11028         break;
11029       NumElts += getDataLayout()->getTypeAllocSize(ArgTy) / 8;
11030     }
11031     Info.memVT = EVT::getVectorVT(I.getType()->getContext(), MVT::i64, NumElts);
11032     Info.ptrVal = I.getArgOperand(0);
11033     Info.offset = 0;
11034     Value *AlignArg = I.getArgOperand(I.getNumArgOperands() - 1);
11035     Info.align = cast<ConstantInt>(AlignArg)->getZExtValue();
11036     Info.vol = false; // volatile stores with NEON intrinsics not supported
11037     Info.readMem = false;
11038     Info.writeMem = true;
11039     return true;
11040   }
11041   case Intrinsic::arm_ldaex:
11042   case Intrinsic::arm_ldrex: {
11043     PointerType *PtrTy = cast<PointerType>(I.getArgOperand(0)->getType());
11044     Info.opc = ISD::INTRINSIC_W_CHAIN;
11045     Info.memVT = MVT::getVT(PtrTy->getElementType());
11046     Info.ptrVal = I.getArgOperand(0);
11047     Info.offset = 0;
11048     Info.align = getDataLayout()->getABITypeAlignment(PtrTy->getElementType());
11049     Info.vol = true;
11050     Info.readMem = true;
11051     Info.writeMem = false;
11052     return true;
11053   }
11054   case Intrinsic::arm_stlex:
11055   case Intrinsic::arm_strex: {
11056     PointerType *PtrTy = cast<PointerType>(I.getArgOperand(1)->getType());
11057     Info.opc = ISD::INTRINSIC_W_CHAIN;
11058     Info.memVT = MVT::getVT(PtrTy->getElementType());
11059     Info.ptrVal = I.getArgOperand(1);
11060     Info.offset = 0;
11061     Info.align = getDataLayout()->getABITypeAlignment(PtrTy->getElementType());
11062     Info.vol = true;
11063     Info.readMem = false;
11064     Info.writeMem = true;
11065     return true;
11066   }
11067   case Intrinsic::arm_stlexd:
11068   case Intrinsic::arm_strexd: {
11069     Info.opc = ISD::INTRINSIC_W_CHAIN;
11070     Info.memVT = MVT::i64;
11071     Info.ptrVal = I.getArgOperand(2);
11072     Info.offset = 0;
11073     Info.align = 8;
11074     Info.vol = true;
11075     Info.readMem = false;
11076     Info.writeMem = true;
11077     return true;
11078   }
11079   case Intrinsic::arm_ldaexd:
11080   case Intrinsic::arm_ldrexd: {
11081     Info.opc = ISD::INTRINSIC_W_CHAIN;
11082     Info.memVT = MVT::i64;
11083     Info.ptrVal = I.getArgOperand(0);
11084     Info.offset = 0;
11085     Info.align = 8;
11086     Info.vol = true;
11087     Info.readMem = true;
11088     Info.writeMem = false;
11089     return true;
11090   }
11091   default:
11092     break;
11093   }
11094
11095   return false;
11096 }
11097
11098 /// \brief Returns true if it is beneficial to convert a load of a constant
11099 /// to just the constant itself.
11100 bool ARMTargetLowering::shouldConvertConstantLoadToIntImm(const APInt &Imm,
11101                                                           Type *Ty) const {
11102   assert(Ty->isIntegerTy());
11103
11104   unsigned Bits = Ty->getPrimitiveSizeInBits();
11105   if (Bits == 0 || Bits > 32)
11106     return false;
11107   return true;
11108 }
11109
11110 bool ARMTargetLowering::hasLoadLinkedStoreConditional() const { return true; }
11111
11112 Instruction* ARMTargetLowering::makeDMB(IRBuilder<> &Builder,
11113                                         ARM_MB::MemBOpt Domain) const {
11114   Module *M = Builder.GetInsertBlock()->getParent()->getParent();
11115
11116   // First, if the target has no DMB, see what fallback we can use.
11117   if (!Subtarget->hasDataBarrier()) {
11118     // Some ARMv6 cpus can support data barriers with an mcr instruction.
11119     // Thumb1 and pre-v6 ARM mode use a libcall instead and should never get
11120     // here.
11121     if (Subtarget->hasV6Ops() && !Subtarget->isThumb()) {
11122       Function *MCR = llvm::Intrinsic::getDeclaration(M, Intrinsic::arm_mcr);
11123       Value* args[6] = {Builder.getInt32(15), Builder.getInt32(0),
11124                         Builder.getInt32(0), Builder.getInt32(7),
11125                         Builder.getInt32(10), Builder.getInt32(5)};
11126       return Builder.CreateCall(MCR, args);
11127     } else {
11128       // Instead of using barriers, atomic accesses on these subtargets use
11129       // libcalls.
11130       llvm_unreachable("makeDMB on a target so old that it has no barriers");
11131     }
11132   } else {
11133     Function *DMB = llvm::Intrinsic::getDeclaration(M, Intrinsic::arm_dmb);
11134     // Only a full system barrier exists in the M-class architectures.
11135     Domain = Subtarget->isMClass() ? ARM_MB::SY : Domain;
11136     Constant *CDomain = Builder.getInt32(Domain);
11137     return Builder.CreateCall(DMB, CDomain);
11138   }
11139 }
11140
11141 // Based on http://www.cl.cam.ac.uk/~pes20/cpp/cpp0xmappings.html
11142 Instruction* ARMTargetLowering::emitLeadingFence(IRBuilder<> &Builder,
11143                                          AtomicOrdering Ord, bool IsStore,
11144                                          bool IsLoad) const {
11145   if (!getInsertFencesForAtomic())
11146     return nullptr;
11147
11148   switch (Ord) {
11149   case NotAtomic:
11150   case Unordered:
11151     llvm_unreachable("Invalid fence: unordered/non-atomic");
11152   case Monotonic:
11153   case Acquire:
11154     return nullptr; // Nothing to do
11155   case SequentiallyConsistent:
11156     if (!IsStore)
11157       return nullptr; // Nothing to do
11158     /*FALLTHROUGH*/
11159   case Release:
11160   case AcquireRelease:
11161     if (Subtarget->isSwift())
11162       return makeDMB(Builder, ARM_MB::ISHST);
11163     // FIXME: add a comment with a link to documentation justifying this.
11164     else
11165       return makeDMB(Builder, ARM_MB::ISH);
11166   }
11167   llvm_unreachable("Unknown fence ordering in emitLeadingFence");
11168 }
11169
11170 Instruction* ARMTargetLowering::emitTrailingFence(IRBuilder<> &Builder,
11171                                           AtomicOrdering Ord, bool IsStore,
11172                                           bool IsLoad) const {
11173   if (!getInsertFencesForAtomic())
11174     return nullptr;
11175
11176   switch (Ord) {
11177   case NotAtomic:
11178   case Unordered:
11179     llvm_unreachable("Invalid fence: unordered/not-atomic");
11180   case Monotonic:
11181   case Release:
11182     return nullptr; // Nothing to do
11183   case Acquire:
11184   case AcquireRelease:
11185   case SequentiallyConsistent:
11186     return makeDMB(Builder, ARM_MB::ISH);
11187   }
11188   llvm_unreachable("Unknown fence ordering in emitTrailingFence");
11189 }
11190
11191 // Loads and stores less than 64-bits are already atomic; ones above that
11192 // are doomed anyway, so defer to the default libcall and blame the OS when
11193 // things go wrong. Cortex M doesn't have ldrexd/strexd though, so don't emit
11194 // anything for those.
11195 bool ARMTargetLowering::shouldExpandAtomicStoreInIR(StoreInst *SI) const {
11196   unsigned Size = SI->getValueOperand()->getType()->getPrimitiveSizeInBits();
11197   return (Size == 64) && !Subtarget->isMClass();
11198 }
11199
11200 // Loads and stores less than 64-bits are already atomic; ones above that
11201 // are doomed anyway, so defer to the default libcall and blame the OS when
11202 // things go wrong. Cortex M doesn't have ldrexd/strexd though, so don't emit
11203 // anything for those.
11204 // FIXME: ldrd and strd are atomic if the CPU has LPAE (e.g. A15 has that
11205 // guarantee, see DDI0406C ARM architecture reference manual,
11206 // sections A8.8.72-74 LDRD)
11207 bool ARMTargetLowering::shouldExpandAtomicLoadInIR(LoadInst *LI) const {
11208   unsigned Size = LI->getType()->getPrimitiveSizeInBits();
11209   return (Size == 64) && !Subtarget->isMClass();
11210 }
11211
11212 // For the real atomic operations, we have ldrex/strex up to 32 bits,
11213 // and up to 64 bits on the non-M profiles
11214 TargetLoweringBase::AtomicRMWExpansionKind
11215 ARMTargetLowering::shouldExpandAtomicRMWInIR(AtomicRMWInst *AI) const {
11216   unsigned Size = AI->getType()->getPrimitiveSizeInBits();
11217   return (Size <= (Subtarget->isMClass() ? 32U : 64U))
11218              ? AtomicRMWExpansionKind::LLSC
11219              : AtomicRMWExpansionKind::None;
11220 }
11221
11222 // This has so far only been implemented for MachO.
11223 bool ARMTargetLowering::useLoadStackGuardNode() const {
11224   return Subtarget->isTargetMachO();
11225 }
11226
11227 bool ARMTargetLowering::canCombineStoreAndExtract(Type *VectorTy, Value *Idx,
11228                                                   unsigned &Cost) const {
11229   // If we do not have NEON, vector types are not natively supported.
11230   if (!Subtarget->hasNEON())
11231     return false;
11232
11233   // Floating point values and vector values map to the same register file.
11234   // Therefore, althought we could do a store extract of a vector type, this is
11235   // better to leave at float as we have more freedom in the addressing mode for
11236   // those.
11237   if (VectorTy->isFPOrFPVectorTy())
11238     return false;
11239
11240   // If the index is unknown at compile time, this is very expensive to lower
11241   // and it is not possible to combine the store with the extract.
11242   if (!isa<ConstantInt>(Idx))
11243     return false;
11244
11245   assert(VectorTy->isVectorTy() && "VectorTy is not a vector type");
11246   unsigned BitWidth = cast<VectorType>(VectorTy)->getBitWidth();
11247   // We can do a store + vector extract on any vector that fits perfectly in a D
11248   // or Q register.
11249   if (BitWidth == 64 || BitWidth == 128) {
11250     Cost = 0;
11251     return true;
11252   }
11253   return false;
11254 }
11255
11256 Value *ARMTargetLowering::emitLoadLinked(IRBuilder<> &Builder, Value *Addr,
11257                                          AtomicOrdering Ord) const {
11258   Module *M = Builder.GetInsertBlock()->getParent()->getParent();
11259   Type *ValTy = cast<PointerType>(Addr->getType())->getElementType();
11260   bool IsAcquire = isAtLeastAcquire(Ord);
11261
11262   // Since i64 isn't legal and intrinsics don't get type-lowered, the ldrexd
11263   // intrinsic must return {i32, i32} and we have to recombine them into a
11264   // single i64 here.
11265   if (ValTy->getPrimitiveSizeInBits() == 64) {
11266     Intrinsic::ID Int =
11267         IsAcquire ? Intrinsic::arm_ldaexd : Intrinsic::arm_ldrexd;
11268     Function *Ldrex = llvm::Intrinsic::getDeclaration(M, Int);
11269
11270     Addr = Builder.CreateBitCast(Addr, Type::getInt8PtrTy(M->getContext()));
11271     Value *LoHi = Builder.CreateCall(Ldrex, Addr, "lohi");
11272
11273     Value *Lo = Builder.CreateExtractValue(LoHi, 0, "lo");
11274     Value *Hi = Builder.CreateExtractValue(LoHi, 1, "hi");
11275     if (!Subtarget->isLittle())
11276       std::swap (Lo, Hi);
11277     Lo = Builder.CreateZExt(Lo, ValTy, "lo64");
11278     Hi = Builder.CreateZExt(Hi, ValTy, "hi64");
11279     return Builder.CreateOr(
11280         Lo, Builder.CreateShl(Hi, ConstantInt::get(ValTy, 32)), "val64");
11281   }
11282
11283   Type *Tys[] = { Addr->getType() };
11284   Intrinsic::ID Int = IsAcquire ? Intrinsic::arm_ldaex : Intrinsic::arm_ldrex;
11285   Function *Ldrex = llvm::Intrinsic::getDeclaration(M, Int, Tys);
11286
11287   return Builder.CreateTruncOrBitCast(
11288       Builder.CreateCall(Ldrex, Addr),
11289       cast<PointerType>(Addr->getType())->getElementType());
11290 }
11291
11292 Value *ARMTargetLowering::emitStoreConditional(IRBuilder<> &Builder, Value *Val,
11293                                                Value *Addr,
11294                                                AtomicOrdering Ord) const {
11295   Module *M = Builder.GetInsertBlock()->getParent()->getParent();
11296   bool IsRelease = isAtLeastRelease(Ord);
11297
11298   // Since the intrinsics must have legal type, the i64 intrinsics take two
11299   // parameters: "i32, i32". We must marshal Val into the appropriate form
11300   // before the call.
11301   if (Val->getType()->getPrimitiveSizeInBits() == 64) {
11302     Intrinsic::ID Int =
11303         IsRelease ? Intrinsic::arm_stlexd : Intrinsic::arm_strexd;
11304     Function *Strex = Intrinsic::getDeclaration(M, Int);
11305     Type *Int32Ty = Type::getInt32Ty(M->getContext());
11306
11307     Value *Lo = Builder.CreateTrunc(Val, Int32Ty, "lo");
11308     Value *Hi = Builder.CreateTrunc(Builder.CreateLShr(Val, 32), Int32Ty, "hi");
11309     if (!Subtarget->isLittle())
11310       std::swap (Lo, Hi);
11311     Addr = Builder.CreateBitCast(Addr, Type::getInt8PtrTy(M->getContext()));
11312     return Builder.CreateCall3(Strex, Lo, Hi, Addr);
11313   }
11314
11315   Intrinsic::ID Int = IsRelease ? Intrinsic::arm_stlex : Intrinsic::arm_strex;
11316   Type *Tys[] = { Addr->getType() };
11317   Function *Strex = Intrinsic::getDeclaration(M, Int, Tys);
11318
11319   return Builder.CreateCall2(
11320       Strex, Builder.CreateZExtOrBitCast(
11321                  Val, Strex->getFunctionType()->getParamType(0)),
11322       Addr);
11323 }
11324
11325 enum HABaseType {
11326   HA_UNKNOWN = 0,
11327   HA_FLOAT,
11328   HA_DOUBLE,
11329   HA_VECT64,
11330   HA_VECT128
11331 };
11332
11333 static bool isHomogeneousAggregate(Type *Ty, HABaseType &Base,
11334                                    uint64_t &Members) {
11335   if (const StructType *ST = dyn_cast<StructType>(Ty)) {
11336     for (unsigned i = 0; i < ST->getNumElements(); ++i) {
11337       uint64_t SubMembers = 0;
11338       if (!isHomogeneousAggregate(ST->getElementType(i), Base, SubMembers))
11339         return false;
11340       Members += SubMembers;
11341     }
11342   } else if (const ArrayType *AT = dyn_cast<ArrayType>(Ty)) {
11343     uint64_t SubMembers = 0;
11344     if (!isHomogeneousAggregate(AT->getElementType(), Base, SubMembers))
11345       return false;
11346     Members += SubMembers * AT->getNumElements();
11347   } else if (Ty->isFloatTy()) {
11348     if (Base != HA_UNKNOWN && Base != HA_FLOAT)
11349       return false;
11350     Members = 1;
11351     Base = HA_FLOAT;
11352   } else if (Ty->isDoubleTy()) {
11353     if (Base != HA_UNKNOWN && Base != HA_DOUBLE)
11354       return false;
11355     Members = 1;
11356     Base = HA_DOUBLE;
11357   } else if (const VectorType *VT = dyn_cast<VectorType>(Ty)) {
11358     Members = 1;
11359     switch (Base) {
11360     case HA_FLOAT:
11361     case HA_DOUBLE:
11362       return false;
11363     case HA_VECT64:
11364       return VT->getBitWidth() == 64;
11365     case HA_VECT128:
11366       return VT->getBitWidth() == 128;
11367     case HA_UNKNOWN:
11368       switch (VT->getBitWidth()) {
11369       case 64:
11370         Base = HA_VECT64;
11371         return true;
11372       case 128:
11373         Base = HA_VECT128;
11374         return true;
11375       default:
11376         return false;
11377       }
11378     }
11379   }
11380
11381   return (Members > 0 && Members <= 4);
11382 }
11383
11384 /// \brief Return true if a type is an AAPCS-VFP homogeneous aggregate or one of
11385 /// [N x i32] or [N x i64]. This allows front-ends to skip emitting padding when
11386 /// passing according to AAPCS rules.
11387 bool ARMTargetLowering::functionArgumentNeedsConsecutiveRegisters(
11388     Type *Ty, CallingConv::ID CallConv, bool isVarArg) const {
11389   if (getEffectiveCallingConv(CallConv, isVarArg) !=
11390       CallingConv::ARM_AAPCS_VFP)
11391     return false;
11392
11393   HABaseType Base = HA_UNKNOWN;
11394   uint64_t Members = 0;
11395   bool IsHA = isHomogeneousAggregate(Ty, Base, Members);
11396   DEBUG(dbgs() << "isHA: " << IsHA << " "; Ty->dump());
11397
11398   bool IsIntArray = Ty->isArrayTy() && Ty->getArrayElementType()->isIntegerTy();
11399   return IsHA || IsIntArray;
11400 }