lib/Target/ARM/ARMISelLowering.cpp

   1 //===-- ARMISelLowering.cpp - ARM DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that ARM uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #define DEBUG_TYPE "arm-isel"
  16 #include "ARM.h"
  17 #include "ARMAddressingModes.h"
  18 #include "ARMCallingConv.h"
  19 #include "ARMConstantPoolValue.h"
  20 #include "ARMISelLowering.h"
  21 #include "ARMMachineFunctionInfo.h"
  22 #include "ARMPerfectShuffle.h"
  23 #include "ARMRegisterInfo.h"
  24 #include "ARMSubtarget.h"
  25 #include "ARMTargetMachine.h"
  26 #include "ARMTargetObjectFile.h"
  27 #include "llvm/CallingConv.h"
  28 #include "llvm/Constants.h"
  29 #include "llvm/Function.h"
  30 #include "llvm/GlobalValue.h"
  31 #include "llvm/Instruction.h"
  32 #include "llvm/Intrinsics.h"
  33 #include "llvm/Type.h"
  34 #include "llvm/CodeGen/CallingConvLower.h"
  35 #include "llvm/CodeGen/MachineBasicBlock.h"
  36 #include "llvm/CodeGen/MachineFrameInfo.h"
  37 #include "llvm/CodeGen/MachineFunction.h"
  38 #include "llvm/CodeGen/MachineInstrBuilder.h"
  39 #include "llvm/CodeGen/MachineRegisterInfo.h"
  40 #include "llvm/CodeGen/PseudoSourceValue.h"
  41 #include "llvm/CodeGen/SelectionDAG.h"
  42 #include "llvm/MC/MCSectionMachO.h"
  43 #include "llvm/Target/TargetOptions.h"
  44 #include "llvm/ADT/VectorExtras.h"
  45 #include "llvm/ADT/Statistic.h"
  46 #include "llvm/Support/CommandLine.h"
  47 #include "llvm/Support/ErrorHandling.h"
  48 #include "llvm/Support/MathExtras.h"
  49 #include "llvm/Support/raw_ostream.h"
  50 #include <sstream>
  51 using namespace llvm;
  52
  53 STATISTIC(NumTailCalls, "Number of tail calls");
  54
  55 // This option should go away when tail calls fully work.
  56 static cl::opt<bool>
  57 EnableARMTailCalls("arm-tail-calls", cl::Hidden,
  58   cl::desc("Generate tail calls (TEMPORARY OPTION)."),
  59   cl::init(false));
  60
  61 // This option should go away when Machine LICM is smart enough to hoist a
  62 // reg-to-reg VDUP.
  63 static cl::opt<bool>
  64 EnableARMVDUPsplat("arm-vdup-splat", cl::Hidden,
  65   cl::desc("Generate VDUP for integer constant splats (TEMPORARY OPTION)."),
  66   cl::init(false));
  67
  68 static cl::opt<bool>
  69 EnableARMLongCalls("arm-long-calls", cl::Hidden,
  70   cl::desc("Generate calls via indirect call instructions"),
  71   cl::init(false));
  72
  73 static cl::opt<bool>
  74 ARMInterworking("arm-interworking", cl::Hidden,
  75   cl::desc("Enable / disable ARM interworking (for debugging only)"),
  76   cl::init(true));
  77
  78 static cl::opt<bool>
  79 EnableARMCodePlacement("arm-code-placement", cl::Hidden,
  80   cl::desc("Enable code placement pass for ARM"),
  81   cl::init(false));
  82
  83 void ARMTargetLowering::addTypeForNEON(EVT VT, EVT PromotedLdStVT,
  84                                        EVT PromotedBitwiseVT) {
  85   if (VT != PromotedLdStVT) {
  86     setOperationAction(ISD::LOAD, VT.getSimpleVT(), Promote);
  87     AddPromotedToType (ISD::LOAD, VT.getSimpleVT(),
  88                        PromotedLdStVT.getSimpleVT());
  89
  90     setOperationAction(ISD::STORE, VT.getSimpleVT(), Promote);
  91     AddPromotedToType (ISD::STORE, VT.getSimpleVT(),
  92                        PromotedLdStVT.getSimpleVT());
  93   }
  94
  95   EVT ElemTy = VT.getVectorElementType();
  96   if (ElemTy != MVT::i64 && ElemTy != MVT::f64)
  97     setOperationAction(ISD::VSETCC, VT.getSimpleVT(), Custom);
  98   if (ElemTy == MVT::i8 || ElemTy == MVT::i16)
  99     setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT.getSimpleVT(), Custom);
 100   if (ElemTy != MVT::i32) {
 101     setOperationAction(ISD::SINT_TO_FP, VT.getSimpleVT(), Expand);
 102     setOperationAction(ISD::UINT_TO_FP, VT.getSimpleVT(), Expand);
 103     setOperationAction(ISD::FP_TO_SINT, VT.getSimpleVT(), Expand);
 104     setOperationAction(ISD::FP_TO_UINT, VT.getSimpleVT(), Expand);
 105   }
 106   setOperationAction(ISD::BUILD_VECTOR, VT.getSimpleVT(), Custom);
 107   setOperationAction(ISD::VECTOR_SHUFFLE, VT.getSimpleVT(), Custom);
 108   setOperationAction(ISD::CONCAT_VECTORS, VT.getSimpleVT(), Legal);
 109   setOperationAction(ISD::EXTRACT_SUBVECTOR, VT.getSimpleVT(), Expand);
 110   setOperationAction(ISD::SELECT, VT.getSimpleVT(), Expand);
 111   setOperationAction(ISD::SELECT_CC, VT.getSimpleVT(), Expand);
 112   if (VT.isInteger()) {
 113     setOperationAction(ISD::SHL, VT.getSimpleVT(), Custom);
 114     setOperationAction(ISD::SRA, VT.getSimpleVT(), Custom);
 115     setOperationAction(ISD::SRL, VT.getSimpleVT(), Custom);
 116     setLoadExtAction(ISD::SEXTLOAD, VT.getSimpleVT(), Expand);
 117     setLoadExtAction(ISD::ZEXTLOAD, VT.getSimpleVT(), Expand);
 118   }
 119   setLoadExtAction(ISD::EXTLOAD, VT.getSimpleVT(), Expand);
 120
 121   // Promote all bit-wise operations.
 122   if (VT.isInteger() && VT != PromotedBitwiseVT) {
 123     setOperationAction(ISD::AND, VT.getSimpleVT(), Promote);
 124     AddPromotedToType (ISD::AND, VT.getSimpleVT(),
 125                        PromotedBitwiseVT.getSimpleVT());
 126     setOperationAction(ISD::OR,  VT.getSimpleVT(), Promote);
 127     AddPromotedToType (ISD::OR,  VT.getSimpleVT(),
 128                        PromotedBitwiseVT.getSimpleVT());
 129     setOperationAction(ISD::XOR, VT.getSimpleVT(), Promote);
 130     AddPromotedToType (ISD::XOR, VT.getSimpleVT(),
 131                        PromotedBitwiseVT.getSimpleVT());
 132   }
 133
 134   // Neon does not support vector divide/remainder operations.
 135   setOperationAction(ISD::SDIV, VT.getSimpleVT(), Expand);
 136   setOperationAction(ISD::UDIV, VT.getSimpleVT(), Expand);
 137   setOperationAction(ISD::FDIV, VT.getSimpleVT(), Expand);
 138   setOperationAction(ISD::SREM, VT.getSimpleVT(), Expand);
 139   setOperationAction(ISD::UREM, VT.getSimpleVT(), Expand);
 140   setOperationAction(ISD::FREM, VT.getSimpleVT(), Expand);
 141 }
 142
 143 void ARMTargetLowering::addDRTypeForNEON(EVT VT) {
 144   addRegisterClass(VT, ARM::DPRRegisterClass);
 145   addTypeForNEON(VT, MVT::f64, MVT::v2i32);
 146 }
 147
 148 void ARMTargetLowering::addQRTypeForNEON(EVT VT) {
 149   addRegisterClass(VT, ARM::QPRRegisterClass);
 150   addTypeForNEON(VT, MVT::v2f64, MVT::v4i32);
 151 }
 152
 153 static TargetLoweringObjectFile *createTLOF(TargetMachine &TM) {
 154   if (TM.getSubtarget<ARMSubtarget>().isTargetDarwin())
 155     return new TargetLoweringObjectFileMachO();
 156
 157   return new ARMElfTargetObjectFile();
 158 }
 159
 160 ARMTargetLowering::ARMTargetLowering(TargetMachine &TM)
 161     : TargetLowering(TM, createTLOF(TM)) {
 162   Subtarget = &TM.getSubtarget<ARMSubtarget>();
 163   RegInfo = TM.getRegisterInfo();
 164   Itins = TM.getInstrItineraryData();
 165
 166   if (Subtarget->isTargetDarwin()) {
 167     // Uses VFP for Thumb libfuncs if available.
 168     if (Subtarget->isThumb() && Subtarget->hasVFP2()) {
 169       // Single-precision floating-point arithmetic.
 170       setLibcallName(RTLIB::ADD_F32, "__addsf3vfp");
 171       setLibcallName(RTLIB::SUB_F32, "__subsf3vfp");
 172       setLibcallName(RTLIB::MUL_F32, "__mulsf3vfp");
 173       setLibcallName(RTLIB::DIV_F32, "__divsf3vfp");
 174
 175       // Double-precision floating-point arithmetic.
 176       setLibcallName(RTLIB::ADD_F64, "__adddf3vfp");
 177       setLibcallName(RTLIB::SUB_F64, "__subdf3vfp");
 178       setLibcallName(RTLIB::MUL_F64, "__muldf3vfp");
 179       setLibcallName(RTLIB::DIV_F64, "__divdf3vfp");
 180
 181       // Single-precision comparisons.
 182       setLibcallName(RTLIB::OEQ_F32, "__eqsf2vfp");
 183       setLibcallName(RTLIB::UNE_F32, "__nesf2vfp");
 184       setLibcallName(RTLIB::OLT_F32, "__ltsf2vfp");
 185       setLibcallName(RTLIB::OLE_F32, "__lesf2vfp");
 186       setLibcallName(RTLIB::OGE_F32, "__gesf2vfp");
 187       setLibcallName(RTLIB::OGT_F32, "__gtsf2vfp");
 188       setLibcallName(RTLIB::UO_F32,  "__unordsf2vfp");
 189       setLibcallName(RTLIB::O_F32,   "__unordsf2vfp");
 190
 191       setCmpLibcallCC(RTLIB::OEQ_F32, ISD::SETNE);
 192       setCmpLibcallCC(RTLIB::UNE_F32, ISD::SETNE);
 193       setCmpLibcallCC(RTLIB::OLT_F32, ISD::SETNE);
 194       setCmpLibcallCC(RTLIB::OLE_F32, ISD::SETNE);
 195       setCmpLibcallCC(RTLIB::OGE_F32, ISD::SETNE);
 196       setCmpLibcallCC(RTLIB::OGT_F32, ISD::SETNE);
 197       setCmpLibcallCC(RTLIB::UO_F32,  ISD::SETNE);
 198       setCmpLibcallCC(RTLIB::O_F32,   ISD::SETEQ);
 199
 200       // Double-precision comparisons.
 201       setLibcallName(RTLIB::OEQ_F64, "__eqdf2vfp");
 202       setLibcallName(RTLIB::UNE_F64, "__nedf2vfp");
 203       setLibcallName(RTLIB::OLT_F64, "__ltdf2vfp");
 204       setLibcallName(RTLIB::OLE_F64, "__ledf2vfp");
 205       setLibcallName(RTLIB::OGE_F64, "__gedf2vfp");
 206       setLibcallName(RTLIB::OGT_F64, "__gtdf2vfp");
 207       setLibcallName(RTLIB::UO_F64,  "__unorddf2vfp");
 208       setLibcallName(RTLIB::O_F64,   "__unorddf2vfp");
 209
 210       setCmpLibcallCC(RTLIB::OEQ_F64, ISD::SETNE);
 211       setCmpLibcallCC(RTLIB::UNE_F64, ISD::SETNE);
 212       setCmpLibcallCC(RTLIB::OLT_F64, ISD::SETNE);
 213       setCmpLibcallCC(RTLIB::OLE_F64, ISD::SETNE);
 214       setCmpLibcallCC(RTLIB::OGE_F64, ISD::SETNE);
 215       setCmpLibcallCC(RTLIB::OGT_F64, ISD::SETNE);
 216       setCmpLibcallCC(RTLIB::UO_F64,  ISD::SETNE);
 217       setCmpLibcallCC(RTLIB::O_F64,   ISD::SETEQ);
 218
 219       // Floating-point to integer conversions.
 220       // i64 conversions are done via library routines even when generating VFP
 221       // instructions, so use the same ones.
 222       setLibcallName(RTLIB::FPTOSINT_F64_I32, "__fixdfsivfp");
 223       setLibcallName(RTLIB::FPTOUINT_F64_I32, "__fixunsdfsivfp");
 224       setLibcallName(RTLIB::FPTOSINT_F32_I32, "__fixsfsivfp");
 225       setLibcallName(RTLIB::FPTOUINT_F32_I32, "__fixunssfsivfp");
 226
 227       // Conversions between floating types.
 228       setLibcallName(RTLIB::FPROUND_F64_F32, "__truncdfsf2vfp");
 229       setLibcallName(RTLIB::FPEXT_F32_F64,   "__extendsfdf2vfp");
 230
 231       // Integer to floating-point conversions.
 232       // i64 conversions are done via library routines even when generating VFP
 233       // instructions, so use the same ones.
 234       // FIXME: There appears to be some naming inconsistency in ARM libgcc:
 235       // e.g., __floatunsidf vs. __floatunssidfvfp.
 236       setLibcallName(RTLIB::SINTTOFP_I32_F64, "__floatsidfvfp");
 237       setLibcallName(RTLIB::UINTTOFP_I32_F64, "__floatunssidfvfp");
 238       setLibcallName(RTLIB::SINTTOFP_I32_F32, "__floatsisfvfp");
 239       setLibcallName(RTLIB::UINTTOFP_I32_F32, "__floatunssisfvfp");
 240     }
 241   }
 242
 243   // These libcalls are not available in 32-bit.
 244   setLibcallName(RTLIB::SHL_I128, 0);
 245   setLibcallName(RTLIB::SRL_I128, 0);
 246   setLibcallName(RTLIB::SRA_I128, 0);
 247
 248   // Libcalls should use the AAPCS base standard ABI, even if hard float
 249   // is in effect, as per the ARM RTABI specification, section 4.1.2.
 250   if (Subtarget->isAAPCS_ABI()) {
 251     for (int i = 0; i < RTLIB::UNKNOWN_LIBCALL; ++i) {
 252       setLibcallCallingConv(static_cast<RTLIB::Libcall>(i),
 253                             CallingConv::ARM_AAPCS);
 254     }
 255   }
 256
 257   if (Subtarget->isThumb1Only())
 258     addRegisterClass(MVT::i32, ARM::tGPRRegisterClass);
 259   else
 260     addRegisterClass(MVT::i32, ARM::GPRRegisterClass);
 261   if (!UseSoftFloat && Subtarget->hasVFP2() && !Subtarget->isThumb1Only()) {
 262     addRegisterClass(MVT::f32, ARM::SPRRegisterClass);
 263     if (!Subtarget->isFPOnlySP())
 264       addRegisterClass(MVT::f64, ARM::DPRRegisterClass);
 265
 266     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 267   }
 268
 269   if (Subtarget->hasNEON()) {
 270     addDRTypeForNEON(MVT::v2f32);
 271     addDRTypeForNEON(MVT::v8i8);
 272     addDRTypeForNEON(MVT::v4i16);
 273     addDRTypeForNEON(MVT::v2i32);
 274     addDRTypeForNEON(MVT::v1i64);
 275
 276     addQRTypeForNEON(MVT::v4f32);
 277     addQRTypeForNEON(MVT::v2f64);
 278     addQRTypeForNEON(MVT::v16i8);
 279     addQRTypeForNEON(MVT::v8i16);
 280     addQRTypeForNEON(MVT::v4i32);
 281     addQRTypeForNEON(MVT::v2i64);
 282
 283     // v2f64 is legal so that QR subregs can be extracted as f64 elements, but
 284     // neither Neon nor VFP support any arithmetic operations on it.
 285     setOperationAction(ISD::FADD, MVT::v2f64, Expand);
 286     setOperationAction(ISD::FSUB, MVT::v2f64, Expand);
 287     setOperationAction(ISD::FMUL, MVT::v2f64, Expand);
 288     setOperationAction(ISD::FDIV, MVT::v2f64, Expand);
 289     setOperationAction(ISD::FREM, MVT::v2f64, Expand);
 290     setOperationAction(ISD::FCOPYSIGN, MVT::v2f64, Expand);
 291     setOperationAction(ISD::VSETCC, MVT::v2f64, Expand);
 292     setOperationAction(ISD::FNEG, MVT::v2f64, Expand);
 293     setOperationAction(ISD::FABS, MVT::v2f64, Expand);
 294     setOperationAction(ISD::FSQRT, MVT::v2f64, Expand);
 295     setOperationAction(ISD::FSIN, MVT::v2f64, Expand);
 296     setOperationAction(ISD::FCOS, MVT::v2f64, Expand);
 297     setOperationAction(ISD::FPOWI, MVT::v2f64, Expand);
 298     setOperationAction(ISD::FPOW, MVT::v2f64, Expand);
 299     setOperationAction(ISD::FLOG, MVT::v2f64, Expand);
 300     setOperationAction(ISD::FLOG2, MVT::v2f64, Expand);
 301     setOperationAction(ISD::FLOG10, MVT::v2f64, Expand);
 302     setOperationAction(ISD::FEXP, MVT::v2f64, Expand);
 303     setOperationAction(ISD::FEXP2, MVT::v2f64, Expand);
 304     setOperationAction(ISD::FCEIL, MVT::v2f64, Expand);
 305     setOperationAction(ISD::FTRUNC, MVT::v2f64, Expand);
 306     setOperationAction(ISD::FRINT, MVT::v2f64, Expand);
 307     setOperationAction(ISD::FNEARBYINT, MVT::v2f64, Expand);
 308     setOperationAction(ISD::FFLOOR, MVT::v2f64, Expand);
 309
 310     setTruncStoreAction(MVT::v2f64, MVT::v2f32, Expand);
 311
 312     // Neon does not support some operations on v1i64 and v2i64 types.
 313     setOperationAction(ISD::MUL, MVT::v1i64, Expand);
 314     // Custom handling for some quad-vector types to detect VMULL.
 315     setOperationAction(ISD::MUL, MVT::v8i16, Custom);
 316     setOperationAction(ISD::MUL, MVT::v4i32, Custom);
 317     setOperationAction(ISD::MUL, MVT::v2i64, Custom);
 318     setOperationAction(ISD::VSETCC, MVT::v1i64, Expand);
 319     setOperationAction(ISD::VSETCC, MVT::v2i64, Expand);
 320
 321     setTargetDAGCombine(ISD::INTRINSIC_WO_CHAIN);
 322     setTargetDAGCombine(ISD::SHL);
 323     setTargetDAGCombine(ISD::SRL);
 324     setTargetDAGCombine(ISD::SRA);
 325     setTargetDAGCombine(ISD::SIGN_EXTEND);
 326     setTargetDAGCombine(ISD::ZERO_EXTEND);
 327     setTargetDAGCombine(ISD::ANY_EXTEND);
 328     setTargetDAGCombine(ISD::SELECT_CC);
 329   }
 330
 331   computeRegisterProperties();
 332
 333   // ARM does not have f32 extending load.
 334   setLoadExtAction(ISD::EXTLOAD, MVT::f32, Expand);
 335
 336   // ARM does not have i1 sign extending load.
 337   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Promote);
 338
 339   // ARM supports all 4 flavors of integer indexed load / store.
 340   if (!Subtarget->isThumb1Only()) {
 341     for (unsigned im = (unsigned)ISD::PRE_INC;
 342          im != (unsigned)ISD::LAST_INDEXED_MODE; ++im) {
 343       setIndexedLoadAction(im,  MVT::i1,  Legal);
 344       setIndexedLoadAction(im,  MVT::i8,  Legal);
 345       setIndexedLoadAction(im,  MVT::i16, Legal);
 346       setIndexedLoadAction(im,  MVT::i32, Legal);
 347       setIndexedStoreAction(im, MVT::i1,  Legal);
 348       setIndexedStoreAction(im, MVT::i8,  Legal);
 349       setIndexedStoreAction(im, MVT::i16, Legal);
 350       setIndexedStoreAction(im, MVT::i32, Legal);
 351     }
 352   }
 353
 354   // i64 operation support.
 355   if (Subtarget->isThumb1Only()) {
 356     setOperationAction(ISD::MUL,     MVT::i64, Expand);
 357     setOperationAction(ISD::MULHU,   MVT::i32, Expand);
 358     setOperationAction(ISD::MULHS,   MVT::i32, Expand);
 359     setOperationAction(ISD::UMUL_LOHI, MVT::i32, Expand);
 360     setOperationAction(ISD::SMUL_LOHI, MVT::i32, Expand);
 361   } else {
 362     setOperationAction(ISD::MUL,     MVT::i64, Expand);
 363     setOperationAction(ISD::MULHU,   MVT::i32, Expand);
 364     if (!Subtarget->hasV6Ops())
 365       setOperationAction(ISD::MULHS, MVT::i32, Expand);
 366   }
 367   setOperationAction(ISD::SHL_PARTS, MVT::i32, Custom);
 368   setOperationAction(ISD::SRA_PARTS, MVT::i32, Custom);
 369   setOperationAction(ISD::SRL_PARTS, MVT::i32, Custom);
 370   setOperationAction(ISD::SRL,       MVT::i64, Custom);
 371   setOperationAction(ISD::SRA,       MVT::i64, Custom);
 372
 373   // ARM does not have ROTL.
 374   setOperationAction(ISD::ROTL,  MVT::i32, Expand);
 375   setOperationAction(ISD::CTTZ,  MVT::i32, Custom);
 376   setOperationAction(ISD::CTPOP, MVT::i32, Expand);
 377   if (!Subtarget->hasV5TOps() || Subtarget->isThumb1Only())
 378     setOperationAction(ISD::CTLZ, MVT::i32, Expand);
 379
 380   // Only ARMv6 has BSWAP.
 381   if (!Subtarget->hasV6Ops())
 382     setOperationAction(ISD::BSWAP, MVT::i32, Expand);
 383
 384   // These are expanded into libcalls.
 385   if (!Subtarget->hasDivide()) {
 386     // v7M has a hardware divider
 387     setOperationAction(ISD::SDIV,  MVT::i32, Expand);
 388     setOperationAction(ISD::UDIV,  MVT::i32, Expand);
 389   }
 390   setOperationAction(ISD::SREM,  MVT::i32, Expand);
 391   setOperationAction(ISD::UREM,  MVT::i32, Expand);
 392   setOperationAction(ISD::SDIVREM, MVT::i32, Expand);
 393   setOperationAction(ISD::UDIVREM, MVT::i32, Expand);
 394
 395   setOperationAction(ISD::GlobalAddress, MVT::i32,   Custom);
 396   setOperationAction(ISD::ConstantPool,  MVT::i32,   Custom);
 397   setOperationAction(ISD::GLOBAL_OFFSET_TABLE, MVT::i32, Custom);
 398   setOperationAction(ISD::GlobalTLSAddress, MVT::i32, Custom);
 399   setOperationAction(ISD::BlockAddress, MVT::i32, Custom);
 400
 401   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 402
 403   // Use the default implementation.
 404   setOperationAction(ISD::VASTART,            MVT::Other, Custom);
 405   setOperationAction(ISD::VAARG,              MVT::Other, Expand);
 406   setOperationAction(ISD::VACOPY,             MVT::Other, Expand);
 407   setOperationAction(ISD::VAEND,              MVT::Other, Expand);
 408   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
 409   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
 410   setOperationAction(ISD::EHSELECTION,        MVT::i32,   Expand);
 411   // FIXME: Shouldn't need this, since no register is used, but the legalizer
 412   // doesn't yet know how to not do that for SjLj.
 413   setExceptionSelectorRegister(ARM::R0);
 414   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Expand);
 415   // ARMv6 Thumb1 (except for CPUs that support dmb / dsb) and earlier use
 416   // the default expansion.
 417   if (Subtarget->hasDataBarrier() ||
 418       (Subtarget->hasV6Ops() && !Subtarget->isThumb1Only())) {
 419     // membarrier needs custom lowering; the rest are legal and handled
 420     // normally.
 421     setOperationAction(ISD::MEMBARRIER, MVT::Other, Custom);
 422   } else {
 423     // Set them all for expansion, which will force libcalls.
 424     setOperationAction(ISD::MEMBARRIER, MVT::Other, Expand);
 425     setOperationAction(ISD::ATOMIC_CMP_SWAP,  MVT::i8,  Expand);
 426     setOperationAction(ISD::ATOMIC_CMP_SWAP,  MVT::i16, Expand);
 427     setOperationAction(ISD::ATOMIC_CMP_SWAP,  MVT::i32, Expand);
 428     setOperationAction(ISD::ATOMIC_SWAP,      MVT::i8,  Expand);
 429     setOperationAction(ISD::ATOMIC_SWAP,      MVT::i16, Expand);
 430     setOperationAction(ISD::ATOMIC_SWAP,      MVT::i32, Expand);
 431     setOperationAction(ISD::ATOMIC_LOAD_ADD,  MVT::i8,  Expand);
 432     setOperationAction(ISD::ATOMIC_LOAD_ADD,  MVT::i16, Expand);
 433     setOperationAction(ISD::ATOMIC_LOAD_ADD,  MVT::i32, Expand);
 434     setOperationAction(ISD::ATOMIC_LOAD_SUB,  MVT::i8,  Expand);
 435     setOperationAction(ISD::ATOMIC_LOAD_SUB,  MVT::i16, Expand);
 436     setOperationAction(ISD::ATOMIC_LOAD_SUB,  MVT::i32, Expand);
 437     setOperationAction(ISD::ATOMIC_LOAD_AND,  MVT::i8,  Expand);
 438     setOperationAction(ISD::ATOMIC_LOAD_AND,  MVT::i16, Expand);
 439     setOperationAction(ISD::ATOMIC_LOAD_AND,  MVT::i32, Expand);
 440     setOperationAction(ISD::ATOMIC_LOAD_OR,   MVT::i8,  Expand);
 441     setOperationAction(ISD::ATOMIC_LOAD_OR,   MVT::i16, Expand);
 442     setOperationAction(ISD::ATOMIC_LOAD_OR,   MVT::i32, Expand);
 443     setOperationAction(ISD::ATOMIC_LOAD_XOR,  MVT::i8,  Expand);
 444     setOperationAction(ISD::ATOMIC_LOAD_XOR,  MVT::i16, Expand);
 445     setOperationAction(ISD::ATOMIC_LOAD_XOR,  MVT::i32, Expand);
 446     setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i8,  Expand);
 447     setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i16, Expand);
 448     setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i32, Expand);
 449     // Since the libcalls include locking, fold in the fences
 450     setShouldFoldAtomicFences(true);
 451   }
 452   // 64-bit versions are always libcalls (for now)
 453   setOperationAction(ISD::ATOMIC_CMP_SWAP,  MVT::i64, Expand);
 454   setOperationAction(ISD::ATOMIC_SWAP,      MVT::i64, Expand);
 455   setOperationAction(ISD::ATOMIC_LOAD_ADD,  MVT::i64, Expand);
 456   setOperationAction(ISD::ATOMIC_LOAD_SUB,  MVT::i64, Expand);
 457   setOperationAction(ISD::ATOMIC_LOAD_AND,  MVT::i64, Expand);
 458   setOperationAction(ISD::ATOMIC_LOAD_OR,   MVT::i64, Expand);
 459   setOperationAction(ISD::ATOMIC_LOAD_XOR,  MVT::i64, Expand);
 460   setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i64, Expand);
 461
 462   // Requires SXTB/SXTH, available on v6 and up in both ARM and Thumb modes.
 463   if (!Subtarget->hasV6Ops()) {
 464     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16, Expand);
 465     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8,  Expand);
 466   }
 467   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1, Expand);
 468
 469   if (!UseSoftFloat && Subtarget->hasVFP2() && !Subtarget->isThumb1Only()) {
 470     // Turn f64->i64 into VMOVRRD, i64 -> f64 to VMOVDRR
 471     // iff target supports vfp2.
 472     setOperationAction(ISD::BIT_CONVERT, MVT::i64, Custom);
 473     setOperationAction(ISD::FLT_ROUNDS_, MVT::i32, Custom);
 474   }
 475
 476   // We want to custom lower some of our intrinsics.
 477   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 478   if (Subtarget->isTargetDarwin()) {
 479     setOperationAction(ISD::EH_SJLJ_SETJMP, MVT::i32, Custom);
 480     setOperationAction(ISD::EH_SJLJ_LONGJMP, MVT::Other, Custom);
 481   }
 482
 483   setOperationAction(ISD::SETCC,     MVT::i32, Expand);
 484   setOperationAction(ISD::SETCC,     MVT::f32, Expand);
 485   setOperationAction(ISD::SETCC,     MVT::f64, Expand);
 486   setOperationAction(ISD::SELECT,    MVT::i32, Custom);
 487   setOperationAction(ISD::SELECT,    MVT::f32, Custom);
 488   setOperationAction(ISD::SELECT,    MVT::f64, Custom);
 489   setOperationAction(ISD::SELECT_CC, MVT::i32, Custom);
 490   setOperationAction(ISD::SELECT_CC, MVT::f32, Custom);
 491   setOperationAction(ISD::SELECT_CC, MVT::f64, Custom);
 492
 493   setOperationAction(ISD::BRCOND,    MVT::Other, Expand);
 494   setOperationAction(ISD::BR_CC,     MVT::i32,   Custom);
 495   setOperationAction(ISD::BR_CC,     MVT::f32,   Custom);
 496   setOperationAction(ISD::BR_CC,     MVT::f64,   Custom);
 497   setOperationAction(ISD::BR_JT,     MVT::Other, Custom);
 498
 499   // We don't support sin/cos/fmod/copysign/pow
 500   setOperationAction(ISD::FSIN,      MVT::f64, Expand);
 501   setOperationAction(ISD::FSIN,      MVT::f32, Expand);
 502   setOperationAction(ISD::FCOS,      MVT::f32, Expand);
 503   setOperationAction(ISD::FCOS,      MVT::f64, Expand);
 504   setOperationAction(ISD::FREM,      MVT::f64, Expand);
 505   setOperationAction(ISD::FREM,      MVT::f32, Expand);
 506   if (!UseSoftFloat && Subtarget->hasVFP2() && !Subtarget->isThumb1Only()) {
 507     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 508     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 509   }
 510   setOperationAction(ISD::FPOW,      MVT::f64, Expand);
 511   setOperationAction(ISD::FPOW,      MVT::f32, Expand);
 512
 513   // Various VFP goodness
 514   if (!UseSoftFloat && !Subtarget->isThumb1Only()) {
 515     // int <-> fp are custom expanded into bit_convert + ARMISD ops.
 516     if (Subtarget->hasVFP2()) {
 517       setOperationAction(ISD::SINT_TO_FP, MVT::i32, Custom);
 518       setOperationAction(ISD::UINT_TO_FP, MVT::i32, Custom);
 519       setOperationAction(ISD::FP_TO_UINT, MVT::i32, Custom);
 520       setOperationAction(ISD::FP_TO_SINT, MVT::i32, Custom);
 521     }
 522     // Special handling for half-precision FP.
 523     if (!Subtarget->hasFP16()) {
 524       setOperationAction(ISD::FP16_TO_FP32, MVT::f32, Expand);
 525       setOperationAction(ISD::FP32_TO_FP16, MVT::i32, Expand);
 526     }
 527   }
 528
 529   // We have target-specific dag combine patterns for the following nodes:
 530   // ARMISD::VMOVRRD  - No need to call setTargetDAGCombine
 531   setTargetDAGCombine(ISD::ADD);
 532   setTargetDAGCombine(ISD::SUB);
 533   setTargetDAGCombine(ISD::MUL);
 534
 535   if (Subtarget->hasV6T2Ops())
 536     setTargetDAGCombine(ISD::OR);
 537
 538   setStackPointerRegisterToSaveRestore(ARM::SP);
 539
 540   if (UseSoftFloat || Subtarget->isThumb1Only() || !Subtarget->hasVFP2())
 541     setSchedulingPreference(Sched::RegPressure);
 542   else
 543     setSchedulingPreference(Sched::Hybrid);
 544
 545   maxStoresPerMemcpy = 1;   //// temporary - rewrite interface to use type
 546
 547   // On ARM arguments smaller than 4 bytes are extended, so all arguments
 548   // are at least 4 bytes aligned.
 549   setMinStackArgumentAlignment(4);
 550
 551   if (EnableARMCodePlacement)
 552     benefitFromCodePlacementOpt = true;
 553 }
 554
 555 std::pair<const TargetRegisterClass*, uint8_t>
 556 ARMTargetLowering::findRepresentativeClass(EVT VT) const{
 557   const TargetRegisterClass *RRC = 0;
 558   uint8_t Cost = 1;
 559   switch (VT.getSimpleVT().SimpleTy) {
 560   default:
 561     return TargetLowering::findRepresentativeClass(VT);
 562   // Use DPR as representative register class for all floating point
 563   // and vector types. Since there are 32 SPR registers and 32 DPR registers so
 564   // the cost is 1 for both f32 and f64.
 565   case MVT::f32: case MVT::f64: case MVT::v8i8: case MVT::v4i16:
 566   case MVT::v2i32: case MVT::v1i64: case MVT::v2f32:
 567     RRC = ARM::DPRRegisterClass;
 568     break;
 569   case MVT::v16i8: case MVT::v8i16: case MVT::v4i32: case MVT::v2i64:
 570   case MVT::v4f32: case MVT::v2f64:
 571     RRC = ARM::DPRRegisterClass;
 572     Cost = 2;
 573     break;
 574   case MVT::v4i64:
 575     RRC = ARM::DPRRegisterClass;
 576     Cost = 4;
 577     break;
 578   case MVT::v8i64:
 579     RRC = ARM::DPRRegisterClass;
 580     Cost = 8;
 581     break;
 582   }
 583   return std::make_pair(RRC, Cost);
 584 }
 585
 586 const char *ARMTargetLowering::getTargetNodeName(unsigned Opcode) const {
 587   switch (Opcode) {
 588   default: return 0;
 589   case ARMISD::Wrapper:       return "ARMISD::Wrapper";
 590   case ARMISD::WrapperJT:     return "ARMISD::WrapperJT";
 591   case ARMISD::CALL:          return "ARMISD::CALL";
 592   case ARMISD::CALL_PRED:     return "ARMISD::CALL_PRED";
 593   case ARMISD::CALL_NOLINK:   return "ARMISD::CALL_NOLINK";
 594   case ARMISD::tCALL:         return "ARMISD::tCALL";
 595   case ARMISD::BRCOND:        return "ARMISD::BRCOND";
 596   case ARMISD::BR_JT:         return "ARMISD::BR_JT";
 597   case ARMISD::BR2_JT:        return "ARMISD::BR2_JT";
 598   case ARMISD::RET_FLAG:      return "ARMISD::RET_FLAG";
 599   case ARMISD::PIC_ADD:       return "ARMISD::PIC_ADD";
 600   case ARMISD::AND:           return "ARMISD::AND";
 601   case ARMISD::CMP:           return "ARMISD::CMP";
 602   case ARMISD::CMPZ:          return "ARMISD::CMPZ";
 603   case ARMISD::CMPFP:         return "ARMISD::CMPFP";
 604   case ARMISD::CMPFPw0:       return "ARMISD::CMPFPw0";
 605   case ARMISD::BCC_i64:       return "ARMISD::BCC_i64";
 606   case ARMISD::FMSTAT:        return "ARMISD::FMSTAT";
 607   case ARMISD::CMOV:          return "ARMISD::CMOV";
 608   case ARMISD::CNEG:          return "ARMISD::CNEG";
 609
 610   case ARMISD::RBIT:          return "ARMISD::RBIT";
 611
 612   case ARMISD::FTOSI:         return "ARMISD::FTOSI";
 613   case ARMISD::FTOUI:         return "ARMISD::FTOUI";
 614   case ARMISD::SITOF:         return "ARMISD::SITOF";
 615   case ARMISD::UITOF:         return "ARMISD::UITOF";
 616
 617   case ARMISD::SRL_FLAG:      return "ARMISD::SRL_FLAG";
 618   case ARMISD::SRA_FLAG:      return "ARMISD::SRA_FLAG";
 619   case ARMISD::RRX:           return "ARMISD::RRX";
 620
 621   case ARMISD::VMOVRRD:         return "ARMISD::VMOVRRD";
 622   case ARMISD::VMOVDRR:         return "ARMISD::VMOVDRR";
 623
 624   case ARMISD::EH_SJLJ_SETJMP: return "ARMISD::EH_SJLJ_SETJMP";
 625   case ARMISD::EH_SJLJ_LONGJMP:return "ARMISD::EH_SJLJ_LONGJMP";
 626
 627   case ARMISD::TC_RETURN:     return "ARMISD::TC_RETURN";
 628
 629   case ARMISD::THREAD_POINTER:return "ARMISD::THREAD_POINTER";
 630
 631   case ARMISD::DYN_ALLOC:     return "ARMISD::DYN_ALLOC";
 632
 633   case ARMISD::MEMBARRIER:    return "ARMISD::MEMBARRIER";
 634   case ARMISD::SYNCBARRIER:   return "ARMISD::SYNCBARRIER";
 635
 636   case ARMISD::VCEQ:          return "ARMISD::VCEQ";
 637   case ARMISD::VCGE:          return "ARMISD::VCGE";
 638   case ARMISD::VCGEU:         return "ARMISD::VCGEU";
 639   case ARMISD::VCGT:          return "ARMISD::VCGT";
 640   case ARMISD::VCGTU:         return "ARMISD::VCGTU";
 641   case ARMISD::VTST:          return "ARMISD::VTST";
 642
 643   case ARMISD::VSHL:          return "ARMISD::VSHL";
 644   case ARMISD::VSHRs:         return "ARMISD::VSHRs";
 645   case ARMISD::VSHRu:         return "ARMISD::VSHRu";
 646   case ARMISD::VSHLLs:        return "ARMISD::VSHLLs";
 647   case ARMISD::VSHLLu:        return "ARMISD::VSHLLu";
 648   case ARMISD::VSHLLi:        return "ARMISD::VSHLLi";
 649   case ARMISD::VSHRN:         return "ARMISD::VSHRN";
 650   case ARMISD::VRSHRs:        return "ARMISD::VRSHRs";
 651   case ARMISD::VRSHRu:        return "ARMISD::VRSHRu";
 652   case ARMISD::VRSHRN:        return "ARMISD::VRSHRN";
 653   case ARMISD::VQSHLs:        return "ARMISD::VQSHLs";
 654   case ARMISD::VQSHLu:        return "ARMISD::VQSHLu";
 655   case ARMISD::VQSHLsu:       return "ARMISD::VQSHLsu";
 656   case ARMISD::VQSHRNs:       return "ARMISD::VQSHRNs";
 657   case ARMISD::VQSHRNu:       return "ARMISD::VQSHRNu";
 658   case ARMISD::VQSHRNsu:      return "ARMISD::VQSHRNsu";
 659   case ARMISD::VQRSHRNs:      return "ARMISD::VQRSHRNs";
 660   case ARMISD::VQRSHRNu:      return "ARMISD::VQRSHRNu";
 661   case ARMISD::VQRSHRNsu:     return "ARMISD::VQRSHRNsu";
 662   case ARMISD::VGETLANEu:     return "ARMISD::VGETLANEu";
 663   case ARMISD::VGETLANEs:     return "ARMISD::VGETLANEs";
 664   case ARMISD::VMOVIMM:       return "ARMISD::VMOVIMM";
 665   case ARMISD::VMVNIMM:       return "ARMISD::VMVNIMM";
 666   case ARMISD::VDUP:          return "ARMISD::VDUP";
 667   case ARMISD::VDUPLANE:      return "ARMISD::VDUPLANE";
 668   case ARMISD::VEXT:          return "ARMISD::VEXT";
 669   case ARMISD::VREV64:        return "ARMISD::VREV64";
 670   case ARMISD::VREV32:        return "ARMISD::VREV32";
 671   case ARMISD::VREV16:        return "ARMISD::VREV16";
 672   case ARMISD::VZIP:          return "ARMISD::VZIP";
 673   case ARMISD::VUZP:          return "ARMISD::VUZP";
 674   case ARMISD::VTRN:          return "ARMISD::VTRN";
 675   case ARMISD::VMULLs:        return "ARMISD::VMULLs";
 676   case ARMISD::VMULLu:        return "ARMISD::VMULLu";
 677   case ARMISD::BUILD_VECTOR:  return "ARMISD::BUILD_VECTOR";
 678   case ARMISD::FMAX:          return "ARMISD::FMAX";
 679   case ARMISD::FMIN:          return "ARMISD::FMIN";
 680   case ARMISD::BFI:           return "ARMISD::BFI";
 681   }
 682 }
 683
 684 /// getRegClassFor - Return the register class that should be used for the
 685 /// specified value type.
 686 TargetRegisterClass *ARMTargetLowering::getRegClassFor(EVT VT) const {
 687   // Map v4i64 to QQ registers but do not make the type legal. Similarly map
 688   // v8i64 to QQQQ registers. v4i64 and v8i64 are only used for REG_SEQUENCE to
 689   // load / store 4 to 8 consecutive D registers.
 690   if (Subtarget->hasNEON()) {
 691     if (VT == MVT::v4i64)
 692       return ARM::QQPRRegisterClass;
 693     else if (VT == MVT::v8i64)
 694       return ARM::QQQQPRRegisterClass;
 695   }
 696   return TargetLowering::getRegClassFor(VT);
 697 }
 698
 699 // Create a fast isel object.
 700 FastISel *
 701 ARMTargetLowering::createFastISel(FunctionLoweringInfo &funcInfo) const {
 702   return ARM::createFastISel(funcInfo);
 703 }
 704
 705 /// getFunctionAlignment - Return the Log2 alignment of this function.
 706 unsigned ARMTargetLowering::getFunctionAlignment(const Function *F) const {
 707   return getTargetMachine().getSubtarget<ARMSubtarget>().isThumb() ? 1 : 2;
 708 }
 709
 710 /// getMaximalGlobalOffset - Returns the maximal possible offset which can
 711 /// be used for loads / stores from the global.
 712 unsigned ARMTargetLowering::getMaximalGlobalOffset() const {
 713   return (Subtarget->isThumb1Only() ? 127 : 4095);
 714 }
 715
 716 Sched::Preference ARMTargetLowering::getSchedulingPreference(SDNode *N) const {
 717   unsigned NumVals = N->getNumValues();
 718   if (!NumVals)
 719     return Sched::RegPressure;
 720
 721   for (unsigned i = 0; i != NumVals; ++i) {
 722     EVT VT = N->getValueType(i);
 723     if (VT.isFloatingPoint() || VT.isVector())
 724       return Sched::Latency;
 725   }
 726
 727   if (!N->isMachineOpcode())
 728     return Sched::RegPressure;
 729
 730   // Load are scheduled for latency even if there instruction itinerary
 731   // is not available.
 732   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
 733   const TargetInstrDesc &TID = TII->get(N->getMachineOpcode());
 734   if (TID.mayLoad())
 735     return Sched::Latency;
 736
 737   if (!Itins->isEmpty() && Itins->getStageLatency(TID.getSchedClass()) > 2)
 738     return Sched::Latency;
 739   return Sched::RegPressure;
 740 }
 741
 742 unsigned
 743 ARMTargetLowering::getRegPressureLimit(const TargetRegisterClass *RC,
 744                                        MachineFunction &MF) const {
 745   switch (RC->getID()) {
 746   default:
 747     return 0;
 748   case ARM::tGPRRegClassID:
 749     return RegInfo->hasFP(MF) ? 4 : 5;
 750   case ARM::GPRRegClassID: {
 751     unsigned FP = RegInfo->hasFP(MF) ? 1 : 0;
 752     return 10 - FP - (Subtarget->isR9Reserved() ? 1 : 0);
 753   }
 754   case ARM::SPRRegClassID:  // Currently not used as 'rep' register class.
 755   case ARM::DPRRegClassID:
 756     return 32 - 10;
 757   }
 758 }
 759
 760 //===----------------------------------------------------------------------===//
 761 // Lowering Code
 762 //===----------------------------------------------------------------------===//
 763
 764 /// IntCCToARMCC - Convert a DAG integer condition code to an ARM CC
 765 static ARMCC::CondCodes IntCCToARMCC(ISD::CondCode CC) {
 766   switch (CC) {
 767   default: llvm_unreachable("Unknown condition code!");
 768   case ISD::SETNE:  return ARMCC::NE;
 769   case ISD::SETEQ:  return ARMCC::EQ;
 770   case ISD::SETGT:  return ARMCC::GT;
 771   case ISD::SETGE:  return ARMCC::GE;
 772   case ISD::SETLT:  return ARMCC::LT;
 773   case ISD::SETLE:  return ARMCC::LE;
 774   case ISD::SETUGT: return ARMCC::HI;
 775   case ISD::SETUGE: return ARMCC::HS;
 776   case ISD::SETULT: return ARMCC::LO;
 777   case ISD::SETULE: return ARMCC::LS;
 778   }
 779 }
 780
 781 /// FPCCToARMCC - Convert a DAG fp condition code to an ARM CC.
 782 static void FPCCToARMCC(ISD::CondCode CC, ARMCC::CondCodes &CondCode,
 783                         ARMCC::CondCodes &CondCode2) {
 784   CondCode2 = ARMCC::AL;
 785   switch (CC) {
 786   default: llvm_unreachable("Unknown FP condition!");
 787   case ISD::SETEQ:
 788   case ISD::SETOEQ: CondCode = ARMCC::EQ; break;
 789   case ISD::SETGT:
 790   case ISD::SETOGT: CondCode = ARMCC::GT; break;
 791   case ISD::SETGE:
 792   case ISD::SETOGE: CondCode = ARMCC::GE; break;
 793   case ISD::SETOLT: CondCode = ARMCC::MI; break;
 794   case ISD::SETOLE: CondCode = ARMCC::LS; break;
 795   case ISD::SETONE: CondCode = ARMCC::MI; CondCode2 = ARMCC::GT; break;
 796   case ISD::SETO:   CondCode = ARMCC::VC; break;
 797   case ISD::SETUO:  CondCode = ARMCC::VS; break;
 798   case ISD::SETUEQ: CondCode = ARMCC::EQ; CondCode2 = ARMCC::VS; break;
 799   case ISD::SETUGT: CondCode = ARMCC::HI; break;
 800   case ISD::SETUGE: CondCode = ARMCC::PL; break;
 801   case ISD::SETLT:
 802   case ISD::SETULT: CondCode = ARMCC::LT; break;
 803   case ISD::SETLE:
 804   case ISD::SETULE: CondCode = ARMCC::LE; break;
 805   case ISD::SETNE:
 806   case ISD::SETUNE: CondCode = ARMCC::NE; break;
 807   }
 808 }
 809
 810 //===----------------------------------------------------------------------===//
 811 //                      Calling Convention Implementation
 812 //===----------------------------------------------------------------------===//
 813
 814 #include "ARMGenCallingConv.inc"
 815
 816 /// CCAssignFnForNode - Selects the correct CCAssignFn for a the
 817 /// given CallingConvention value.
 818 CCAssignFn *ARMTargetLowering::CCAssignFnForNode(CallingConv::ID CC,
 819                                                  bool Return,
 820                                                  bool isVarArg) const {
 821   switch (CC) {
 822   default:
 823     llvm_unreachable("Unsupported calling convention");
 824   case CallingConv::C:
 825   case CallingConv::Fast:
 826     // Use target triple & subtarget features to do actual dispatch.
 827     if (Subtarget->isAAPCS_ABI()) {
 828       if (Subtarget->hasVFP2() &&
 829           FloatABIType == FloatABI::Hard && !isVarArg)
 830         return (Return ? RetCC_ARM_AAPCS_VFP: CC_ARM_AAPCS_VFP);
 831       else
 832         return (Return ? RetCC_ARM_AAPCS: CC_ARM_AAPCS);
 833     } else
 834         return (Return ? RetCC_ARM_APCS: CC_ARM_APCS);
 835   case CallingConv::ARM_AAPCS_VFP:
 836     return (Return ? RetCC_ARM_AAPCS_VFP: CC_ARM_AAPCS_VFP);
 837   case CallingConv::ARM_AAPCS:
 838     return (Return ? RetCC_ARM_AAPCS: CC_ARM_AAPCS);
 839   case CallingConv::ARM_APCS:
 840     return (Return ? RetCC_ARM_APCS: CC_ARM_APCS);
 841   }
 842 }
 843
 844 /// LowerCallResult - Lower the result values of a call into the
 845 /// appropriate copies out of appropriate physical registers.
 846 SDValue
 847 ARMTargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
 848                                    CallingConv::ID CallConv, bool isVarArg,
 849                                    const SmallVectorImpl<ISD::InputArg> &Ins,
 850                                    DebugLoc dl, SelectionDAG &DAG,
 851                                    SmallVectorImpl<SDValue> &InVals) const {
 852
 853   // Assign locations to each value returned by this call.
 854   SmallVector<CCValAssign, 16> RVLocs;
 855   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
 856                  RVLocs, *DAG.getContext());
 857   CCInfo.AnalyzeCallResult(Ins,
 858                            CCAssignFnForNode(CallConv, /* Return*/ true,
 859                                              isVarArg));
 860
 861   // Copy all of the result registers out of their specified physreg.
 862   for (unsigned i = 0; i != RVLocs.size(); ++i) {
 863     CCValAssign VA = RVLocs[i];
 864
 865     SDValue Val;
 866     if (VA.needsCustom()) {
 867       // Handle f64 or half of a v2f64.
 868       SDValue Lo = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), MVT::i32,
 869                                       InFlag);
 870       Chain = Lo.getValue(1);
 871       InFlag = Lo.getValue(2);
 872       VA = RVLocs[++i]; // skip ahead to next loc
 873       SDValue Hi = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), MVT::i32,
 874                                       InFlag);
 875       Chain = Hi.getValue(1);
 876       InFlag = Hi.getValue(2);
 877       Val = DAG.getNode(ARMISD::VMOVDRR, dl, MVT::f64, Lo, Hi);
 878
 879       if (VA.getLocVT() == MVT::v2f64) {
 880         SDValue Vec = DAG.getNode(ISD::UNDEF, dl, MVT::v2f64);
 881         Vec = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64, Vec, Val,
 882                           DAG.getConstant(0, MVT::i32));
 883
 884         VA = RVLocs[++i]; // skip ahead to next loc
 885         Lo = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), MVT::i32, InFlag);
 886         Chain = Lo.getValue(1);
 887         InFlag = Lo.getValue(2);
 888         VA = RVLocs[++i]; // skip ahead to next loc
 889         Hi = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), MVT::i32, InFlag);
 890         Chain = Hi.getValue(1);
 891         InFlag = Hi.getValue(2);
 892         Val = DAG.getNode(ARMISD::VMOVDRR, dl, MVT::f64, Lo, Hi);
 893         Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64, Vec, Val,
 894                           DAG.getConstant(1, MVT::i32));
 895       }
 896     } else {
 897       Val = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), VA.getLocVT(),
 898                                InFlag);
 899       Chain = Val.getValue(1);
 900       InFlag = Val.getValue(2);
 901     }
 902
 903     switch (VA.getLocInfo()) {
 904     default: llvm_unreachable("Unknown loc info!");
 905     case CCValAssign::Full: break;
 906     case CCValAssign::BCvt:
 907       Val = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getValVT(), Val);
 908       break;
 909     }
 910
 911     InVals.push_back(Val);
 912   }
 913
 914   return Chain;
 915 }
 916
 917 /// CreateCopyOfByValArgument - Make a copy of an aggregate at address specified
 918 /// by "Src" to address "Dst" of size "Size".  Alignment information is
 919 /// specified by the specific parameter attribute.  The copy will be passed as
 920 /// a byval function parameter.
 921 /// Sometimes what we are copying is the end of a larger object, the part that
 922 /// does not fit in registers.
 923 static SDValue
 924 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
 925                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
 926                           DebugLoc dl) {
 927   SDValue SizeNode = DAG.getConstant(Flags.getByValSize(), MVT::i32);
 928   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
 929                        /*isVolatile=*/false, /*AlwaysInline=*/false,
 930                        NULL, 0, NULL, 0);
 931 }
 932
 933 /// LowerMemOpCallTo - Store the argument to the stack.
 934 SDValue
 935 ARMTargetLowering::LowerMemOpCallTo(SDValue Chain,
 936                                     SDValue StackPtr, SDValue Arg,
 937                                     DebugLoc dl, SelectionDAG &DAG,
 938                                     const CCValAssign &VA,
 939                                     ISD::ArgFlagsTy Flags) const {
 940   unsigned LocMemOffset = VA.getLocMemOffset();
 941   SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset);
 942   PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
 943   if (Flags.isByVal()) {
 944     return CreateCopyOfByValArgument(Arg, PtrOff, Chain, Flags, DAG, dl);
 945   }
 946   return DAG.getStore(Chain, dl, Arg, PtrOff,
 947                       PseudoSourceValue::getStack(), LocMemOffset,
 948                       false, false, 0);
 949 }
 950
 951 void ARMTargetLowering::PassF64ArgInRegs(DebugLoc dl, SelectionDAG &DAG,
 952                                          SDValue Chain, SDValue &Arg,
 953                                          RegsToPassVector &RegsToPass,
 954                                          CCValAssign &VA, CCValAssign &NextVA,
 955                                          SDValue &StackPtr,
 956                                          SmallVector<SDValue, 8> &MemOpChains,
 957                                          ISD::ArgFlagsTy Flags) const {
 958
 959   SDValue fmrrd = DAG.getNode(ARMISD::VMOVRRD, dl,
 960                               DAG.getVTList(MVT::i32, MVT::i32), Arg);
 961   RegsToPass.push_back(std::make_pair(VA.getLocReg(), fmrrd));
 962
 963   if (NextVA.isRegLoc())
 964     RegsToPass.push_back(std::make_pair(NextVA.getLocReg(), fmrrd.getValue(1)));
 965   else {
 966     assert(NextVA.isMemLoc());
 967     if (StackPtr.getNode() == 0)
 968       StackPtr = DAG.getCopyFromReg(Chain, dl, ARM::SP, getPointerTy());
 969
 970     MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, fmrrd.getValue(1),
 971                                            dl, DAG, NextVA,
 972                                            Flags));
 973   }
 974 }
 975
 976 /// LowerCall - Lowering a call into a callseq_start <-
 977 /// ARMISD:CALL <- callseq_end chain. Also add input and output parameter
 978 /// nodes.
 979 SDValue
 980 ARMTargetLowering::LowerCall(SDValue Chain, SDValue Callee,
 981                              CallingConv::ID CallConv, bool isVarArg,
 982                              bool &isTailCall,
 983                              const SmallVectorImpl<ISD::OutputArg> &Outs,
 984                              const SmallVectorImpl<SDValue> &OutVals,
 985                              const SmallVectorImpl<ISD::InputArg> &Ins,
 986                              DebugLoc dl, SelectionDAG &DAG,
 987                              SmallVectorImpl<SDValue> &InVals) const {
 988   MachineFunction &MF = DAG.getMachineFunction();
 989   bool IsStructRet    = (Outs.empty()) ? false : Outs[0].Flags.isSRet();
 990   bool IsSibCall = false;
 991   // Temporarily disable tail calls so things don't break.
 992   if (!EnableARMTailCalls)
 993     isTailCall = false;
 994   if (isTailCall) {
 995     // Check if it's really possible to do a tail call.
 996     isTailCall = IsEligibleForTailCallOptimization(Callee, CallConv,
 997                     isVarArg, IsStructRet, MF.getFunction()->hasStructRetAttr(),
 998                                                    Outs, OutVals, Ins, DAG);
 999     // We don't support GuaranteedTailCallOpt for ARM, only automatically
1000     // detected sibcalls.
1001     if (isTailCall) {
1002       ++NumTailCalls;
1003       IsSibCall = true;
1004     }
1005   }
1006
1007   // Analyze operands of the call, assigning locations to each operand.
1008   SmallVector<CCValAssign, 16> ArgLocs;
1009   CCState CCInfo(CallConv, isVarArg, getTargetMachine(), ArgLocs,
1010                  *DAG.getContext());
1011   CCInfo.AnalyzeCallOperands(Outs,
1012                              CCAssignFnForNode(CallConv, /* Return*/ false,
1013                                                isVarArg));
1014
1015   // Get a count of how many bytes are to be pushed on the stack.
1016   unsigned NumBytes = CCInfo.getNextStackOffset();
1017
1018   // For tail calls, memory operands are available in our caller's stack.
1019   if (IsSibCall)
1020     NumBytes = 0;
1021
1022   // Adjust the stack pointer for the new arguments...
1023   // These operations are automatically eliminated by the prolog/epilog pass
1024   if (!IsSibCall)
1025     Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
1026
1027   SDValue StackPtr = DAG.getCopyFromReg(Chain, dl, ARM::SP, getPointerTy());
1028
1029   RegsToPassVector RegsToPass;
1030   SmallVector<SDValue, 8> MemOpChains;
1031
1032   // Walk the register/memloc assignments, inserting copies/loads.  In the case
1033   // of tail call optimization, arguments are handled later.
1034   for (unsigned i = 0, realArgIdx = 0, e = ArgLocs.size();
1035        i != e;
1036        ++i, ++realArgIdx) {
1037     CCValAssign &VA = ArgLocs[i];
1038     SDValue Arg = OutVals[realArgIdx];
1039     ISD::ArgFlagsTy Flags = Outs[realArgIdx].Flags;
1040
1041     // Promote the value if needed.
1042     switch (VA.getLocInfo()) {
1043     default: llvm_unreachable("Unknown loc info!");
1044     case CCValAssign::Full: break;
1045     case CCValAssign::SExt:
1046       Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, VA.getLocVT(), Arg);
1047       break;
1048     case CCValAssign::ZExt:
1049       Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, VA.getLocVT(), Arg);
1050       break;
1051     case CCValAssign::AExt:
1052       Arg = DAG.getNode(ISD::ANY_EXTEND, dl, VA.getLocVT(), Arg);
1053       break;
1054     case CCValAssign::BCvt:
1055       Arg = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getLocVT(), Arg);
1056       break;
1057     }
1058
1059     // f64 and v2f64 might be passed in i32 pairs and must be split into pieces
1060     if (VA.needsCustom()) {
1061       if (VA.getLocVT() == MVT::v2f64) {
1062         SDValue Op0 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Arg,
1063                                   DAG.getConstant(0, MVT::i32));
1064         SDValue Op1 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Arg,
1065                                   DAG.getConstant(1, MVT::i32));
1066
1067         PassF64ArgInRegs(dl, DAG, Chain, Op0, RegsToPass,
1068                          VA, ArgLocs[++i], StackPtr, MemOpChains, Flags);
1069
1070         VA = ArgLocs[++i]; // skip ahead to next loc
1071         if (VA.isRegLoc()) {
1072           PassF64ArgInRegs(dl, DAG, Chain, Op1, RegsToPass,
1073                            VA, ArgLocs[++i], StackPtr, MemOpChains, Flags);
1074         } else {
1075           assert(VA.isMemLoc());
1076
1077           MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Op1,
1078                                                  dl, DAG, VA, Flags));
1079         }
1080       } else {
1081         PassF64ArgInRegs(dl, DAG, Chain, Arg, RegsToPass, VA, ArgLocs[++i],
1082                          StackPtr, MemOpChains, Flags);
1083       }
1084     } else if (VA.isRegLoc()) {
1085       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
1086     } else if (!IsSibCall) {
1087       assert(VA.isMemLoc());
1088
1089       MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Arg,
1090                                              dl, DAG, VA, Flags));
1091     }
1092   }
1093
1094   if (!MemOpChains.empty())
1095     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1096                         &MemOpChains[0], MemOpChains.size());
1097
1098   // Build a sequence of copy-to-reg nodes chained together with token chain
1099   // and flag operands which copy the outgoing args into the appropriate regs.
1100   SDValue InFlag;
1101   // Tail call byval lowering might overwrite argument registers so in case of
1102   // tail call optimization the copies to registers are lowered later.
1103   if (!isTailCall)
1104     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1105       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
1106                                RegsToPass[i].second, InFlag);
1107       InFlag = Chain.getValue(1);
1108     }
1109
1110   // For tail calls lower the arguments to the 'real' stack slot.
1111   if (isTailCall) {
1112     // Force all the incoming stack arguments to be loaded from the stack
1113     // before any new outgoing arguments are stored to the stack, because the
1114     // outgoing stack slots may alias the incoming argument stack slots, and
1115     // the alias isn't otherwise explicit. This is slightly more conservative
1116     // than necessary, because it means that each store effectively depends
1117     // on every argument instead of just those arguments it would clobber.
1118
1119     // Do not flag preceeding copytoreg stuff together with the following stuff.
1120     InFlag = SDValue();
1121     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1122       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
1123                                RegsToPass[i].second, InFlag);
1124       InFlag = Chain.getValue(1);
1125     }
1126     InFlag =SDValue();
1127   }
1128
1129   // If the callee is a GlobalAddress/ExternalSymbol node (quite common, every
1130   // direct call is) turn it into a TargetGlobalAddress/TargetExternalSymbol
1131   // node so that legalize doesn't hack it.
1132   bool isDirect = false;
1133   bool isARMFunc = false;
1134   bool isLocalARMFunc = false;
1135   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1136
1137   if (EnableARMLongCalls) {
1138     assert (getTargetMachine().getRelocationModel() == Reloc::Static
1139             && "long-calls with non-static relocation model!");
1140     // Handle a global address or an external symbol. If it's not one of
1141     // those, the target's already in a register, so we don't need to do
1142     // anything extra.
1143     if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
1144       const GlobalValue *GV = G->getGlobal();
1145       // Create a constant pool entry for the callee address
1146       unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1147       ARMConstantPoolValue *CPV = new ARMConstantPoolValue(GV,
1148                                                            ARMPCLabelIndex,
1149                                                            ARMCP::CPValue, 0);
1150       // Get the address of the callee into a register
1151       SDValue CPAddr = DAG.getTargetConstantPool(CPV, getPointerTy(), 4);
1152       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1153       Callee = DAG.getLoad(getPointerTy(), dl,
1154                            DAG.getEntryNode(), CPAddr,
1155                            PseudoSourceValue::getConstantPool(), 0,
1156                            false, false, 0);
1157     } else if (ExternalSymbolSDNode *S=dyn_cast<ExternalSymbolSDNode>(Callee)) {
1158       const char *Sym = S->getSymbol();
1159
1160       // Create a constant pool entry for the callee address
1161       unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1162       ARMConstantPoolValue *CPV = new ARMConstantPoolValue(*DAG.getContext(),
1163                                                        Sym, ARMPCLabelIndex, 0);
1164       // Get the address of the callee into a register
1165       SDValue CPAddr = DAG.getTargetConstantPool(CPV, getPointerTy(), 4);
1166       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1167       Callee = DAG.getLoad(getPointerTy(), dl,
1168                            DAG.getEntryNode(), CPAddr,
1169                            PseudoSourceValue::getConstantPool(), 0,
1170                            false, false, 0);
1171     }
1172   } else if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
1173     const GlobalValue *GV = G->getGlobal();
1174     isDirect = true;
1175     bool isExt = GV->isDeclaration() || GV->isWeakForLinker();
1176     bool isStub = (isExt && Subtarget->isTargetDarwin()) &&
1177                    getTargetMachine().getRelocationModel() != Reloc::Static;
1178     isARMFunc = !Subtarget->isThumb() || isStub;
1179     // ARM call to a local ARM function is predicable.
1180     isLocalARMFunc = !Subtarget->isThumb() && (!isExt || !ARMInterworking);
1181     // tBX takes a register source operand.
1182     if (isARMFunc && Subtarget->isThumb1Only() && !Subtarget->hasV5TOps()) {
1183       unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1184       ARMConstantPoolValue *CPV = new ARMConstantPoolValue(GV,
1185                                                            ARMPCLabelIndex,
1186                                                            ARMCP::CPValue, 4);
1187       SDValue CPAddr = DAG.getTargetConstantPool(CPV, getPointerTy(), 4);
1188       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1189       Callee = DAG.getLoad(getPointerTy(), dl,
1190                            DAG.getEntryNode(), CPAddr,
1191                            PseudoSourceValue::getConstantPool(), 0,
1192                            false, false, 0);
1193       SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1194       Callee = DAG.getNode(ARMISD::PIC_ADD, dl,
1195                            getPointerTy(), Callee, PICLabel);
1196     } else
1197       Callee = DAG.getTargetGlobalAddress(GV, dl, getPointerTy());
1198   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
1199     isDirect = true;
1200     bool isStub = Subtarget->isTargetDarwin() &&
1201                   getTargetMachine().getRelocationModel() != Reloc::Static;
1202     isARMFunc = !Subtarget->isThumb() || isStub;
1203     // tBX takes a register source operand.
1204     const char *Sym = S->getSymbol();
1205     if (isARMFunc && Subtarget->isThumb1Only() && !Subtarget->hasV5TOps()) {
1206       unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1207       ARMConstantPoolValue *CPV = new ARMConstantPoolValue(*DAG.getContext(),
1208                                                        Sym, ARMPCLabelIndex, 4);
1209       SDValue CPAddr = DAG.getTargetConstantPool(CPV, getPointerTy(), 4);
1210       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1211       Callee = DAG.getLoad(getPointerTy(), dl,
1212                            DAG.getEntryNode(), CPAddr,
1213                            PseudoSourceValue::getConstantPool(), 0,
1214                            false, false, 0);
1215       SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1216       Callee = DAG.getNode(ARMISD::PIC_ADD, dl,
1217                            getPointerTy(), Callee, PICLabel);
1218     } else
1219       Callee = DAG.getTargetExternalSymbol(Sym, getPointerTy());
1220   }
1221
1222   // FIXME: handle tail calls differently.
1223   unsigned CallOpc;
1224   if (Subtarget->isThumb()) {
1225     if ((!isDirect || isARMFunc) && !Subtarget->hasV5TOps())
1226       CallOpc = ARMISD::CALL_NOLINK;
1227     else
1228       CallOpc = isARMFunc ? ARMISD::CALL : ARMISD::tCALL;
1229   } else {
1230     CallOpc = (isDirect || Subtarget->hasV5TOps())
1231       ? (isLocalARMFunc ? ARMISD::CALL_PRED : ARMISD::CALL)
1232       : ARMISD::CALL_NOLINK;
1233   }
1234
1235   std::vector<SDValue> Ops;
1236   Ops.push_back(Chain);
1237   Ops.push_back(Callee);
1238
1239   // Add argument registers to the end of the list so that they are known live
1240   // into the call.
1241   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
1242     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
1243                                   RegsToPass[i].second.getValueType()));
1244
1245   if (InFlag.getNode())
1246     Ops.push_back(InFlag);
1247
1248   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
1249   if (isTailCall)
1250     return DAG.getNode(ARMISD::TC_RETURN, dl, NodeTys, &Ops[0], Ops.size());
1251
1252   // Returns a chain and a flag for retval copy to use.
1253   Chain = DAG.getNode(CallOpc, dl, NodeTys, &Ops[0], Ops.size());
1254   InFlag = Chain.getValue(1);
1255
1256   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
1257                              DAG.getIntPtrConstant(0, true), InFlag);
1258   if (!Ins.empty())
1259     InFlag = Chain.getValue(1);
1260
1261   // Handle result values, copying them out of physregs into vregs that we
1262   // return.
1263   return LowerCallResult(Chain, InFlag, CallConv, isVarArg, Ins,
1264                          dl, DAG, InVals);
1265 }
1266
1267 /// MatchingStackOffset - Return true if the given stack call argument is
1268 /// already available in the same position (relatively) of the caller's
1269 /// incoming argument stack.
1270 static
1271 bool MatchingStackOffset(SDValue Arg, unsigned Offset, ISD::ArgFlagsTy Flags,
1272                          MachineFrameInfo *MFI, const MachineRegisterInfo *MRI,
1273                          const ARMInstrInfo *TII) {
1274   unsigned Bytes = Arg.getValueType().getSizeInBits() / 8;
1275   int FI = INT_MAX;
1276   if (Arg.getOpcode() == ISD::CopyFromReg) {
1277     unsigned VR = cast<RegisterSDNode>(Arg.getOperand(1))->getReg();
1278     if (!VR || TargetRegisterInfo::isPhysicalRegister(VR))
1279       return false;
1280     MachineInstr *Def = MRI->getVRegDef(VR);
1281     if (!Def)
1282       return false;
1283     if (!Flags.isByVal()) {
1284       if (!TII->isLoadFromStackSlot(Def, FI))
1285         return false;
1286     } else {
1287       return false;
1288     }
1289   } else if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Arg)) {
1290     if (Flags.isByVal())
1291       // ByVal argument is passed in as a pointer but it's now being
1292       // dereferenced. e.g.
1293       // define @foo(%struct.X* %A) {
1294       //   tail call @bar(%struct.X* byval %A)
1295       // }
1296       return false;
1297     SDValue Ptr = Ld->getBasePtr();
1298     FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr);
1299     if (!FINode)
1300       return false;
1301     FI = FINode->getIndex();
1302   } else
1303     return false;
1304
1305   assert(FI != INT_MAX);
1306   if (!MFI->isFixedObjectIndex(FI))
1307     return false;
1308   return Offset == MFI->getObjectOffset(FI) && Bytes == MFI->getObjectSize(FI);
1309 }
1310
1311 /// IsEligibleForTailCallOptimization - Check whether the call is eligible
1312 /// for tail call optimization. Targets which want to do tail call
1313 /// optimization should implement this function.
1314 bool
1315 ARMTargetLowering::IsEligibleForTailCallOptimization(SDValue Callee,
1316                                                      CallingConv::ID CalleeCC,
1317                                                      bool isVarArg,
1318                                                      bool isCalleeStructRet,
1319                                                      bool isCallerStructRet,
1320                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
1321                                     const SmallVectorImpl<SDValue> &OutVals,
1322                                     const SmallVectorImpl<ISD::InputArg> &Ins,
1323                                                      SelectionDAG& DAG) const {
1324   const Function *CallerF = DAG.getMachineFunction().getFunction();
1325   CallingConv::ID CallerCC = CallerF->getCallingConv();
1326   bool CCMatch = CallerCC == CalleeCC;
1327
1328   // Look for obvious safe cases to perform tail call optimization that do not
1329   // require ABI changes. This is what gcc calls sibcall.
1330
1331   // Do not sibcall optimize vararg calls unless the call site is not passing
1332   // any arguments.
1333   if (isVarArg && !Outs.empty())
1334     return false;
1335
1336   // Also avoid sibcall optimization if either caller or callee uses struct
1337   // return semantics.
1338   if (isCalleeStructRet || isCallerStructRet)
1339     return false;
1340
1341   // FIXME: Completely disable sibcall for Thumb1 since Thumb1RegisterInfo::
1342   // emitEpilogue is not ready for them.
1343   // Doing this is tricky, since the LDM/POP instruction on Thumb doesn't take
1344   // LR.  This means if we need to reload LR, it takes an extra instructions,
1345   // which outweighs the value of the tail call; but here we don't know yet
1346   // whether LR is going to be used.  Probably the right approach is to
1347   // generate the tail call here and turn it back into CALL/RET in
1348   // emitEpilogue if LR is used.
1349   if (Subtarget->isThumb1Only())
1350     return false;
1351
1352   // For the moment, we can only do this to functions defined in this
1353   // compilation, or to indirect calls.  A Thumb B to an ARM function,
1354   // or vice versa, is not easily fixed up in the linker unlike BL.
1355   // (We could do this by loading the address of the callee into a register;
1356   // that is an extra instruction over the direct call and burns a register
1357   // as well, so is not likely to be a win.)
1358
1359   // It might be safe to remove this restriction on non-Darwin.
1360
1361   // Thumb1 PIC calls to external symbols use BX, so they can be tail calls,
1362   // but we need to make sure there are enough registers; the only valid
1363   // registers are the 4 used for parameters.  We don't currently do this
1364   // case.
1365   if (isa<ExternalSymbolSDNode>(Callee))
1366       return false;
1367
1368   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
1369     const GlobalValue *GV = G->getGlobal();
1370     if (GV->isDeclaration() || GV->isWeakForLinker())
1371       return false;
1372   }
1373
1374   // If the calling conventions do not match, then we'd better make sure the
1375   // results are returned in the same way as what the caller expects.
1376   if (!CCMatch) {
1377     SmallVector<CCValAssign, 16> RVLocs1;
1378     CCState CCInfo1(CalleeCC, false, getTargetMachine(),
1379                     RVLocs1, *DAG.getContext());
1380     CCInfo1.AnalyzeCallResult(Ins, CCAssignFnForNode(CalleeCC, true, isVarArg));
1381
1382     SmallVector<CCValAssign, 16> RVLocs2;
1383     CCState CCInfo2(CallerCC, false, getTargetMachine(),
1384                     RVLocs2, *DAG.getContext());
1385     CCInfo2.AnalyzeCallResult(Ins, CCAssignFnForNode(CallerCC, true, isVarArg));
1386
1387     if (RVLocs1.size() != RVLocs2.size())
1388       return false;
1389     for (unsigned i = 0, e = RVLocs1.size(); i != e; ++i) {
1390       if (RVLocs1[i].isRegLoc() != RVLocs2[i].isRegLoc())
1391         return false;
1392       if (RVLocs1[i].getLocInfo() != RVLocs2[i].getLocInfo())
1393         return false;
1394       if (RVLocs1[i].isRegLoc()) {
1395         if (RVLocs1[i].getLocReg() != RVLocs2[i].getLocReg())
1396           return false;
1397       } else {
1398         if (RVLocs1[i].getLocMemOffset() != RVLocs2[i].getLocMemOffset())
1399           return false;
1400       }
1401     }
1402   }
1403
1404   // If the callee takes no arguments then go on to check the results of the
1405   // call.
1406   if (!Outs.empty()) {
1407     // Check if stack adjustment is needed. For now, do not do this if any
1408     // argument is passed on the stack.
1409     SmallVector<CCValAssign, 16> ArgLocs;
1410     CCState CCInfo(CalleeCC, isVarArg, getTargetMachine(),
1411                    ArgLocs, *DAG.getContext());
1412     CCInfo.AnalyzeCallOperands(Outs,
1413                                CCAssignFnForNode(CalleeCC, false, isVarArg));
1414     if (CCInfo.getNextStackOffset()) {
1415       MachineFunction &MF = DAG.getMachineFunction();
1416
1417       // Check if the arguments are already laid out in the right way as
1418       // the caller's fixed stack objects.
1419       MachineFrameInfo *MFI = MF.getFrameInfo();
1420       const MachineRegisterInfo *MRI = &MF.getRegInfo();
1421       const ARMInstrInfo *TII =
1422         ((ARMTargetMachine&)getTargetMachine()).getInstrInfo();
1423       for (unsigned i = 0, realArgIdx = 0, e = ArgLocs.size();
1424            i != e;
1425            ++i, ++realArgIdx) {
1426         CCValAssign &VA = ArgLocs[i];
1427         EVT RegVT = VA.getLocVT();
1428         SDValue Arg = OutVals[realArgIdx];
1429         ISD::ArgFlagsTy Flags = Outs[realArgIdx].Flags;
1430         if (VA.getLocInfo() == CCValAssign::Indirect)
1431           return false;
1432         if (VA.needsCustom()) {
1433           // f64 and vector types are split into multiple registers or
1434           // register/stack-slot combinations.  The types will not match
1435           // the registers; give up on memory f64 refs until we figure
1436           // out what to do about this.
1437           if (!VA.isRegLoc())
1438             return false;
1439           if (!ArgLocs[++i].isRegLoc())
1440             return false;
1441           if (RegVT == MVT::v2f64) {
1442             if (!ArgLocs[++i].isRegLoc())
1443               return false;
1444             if (!ArgLocs[++i].isRegLoc())
1445               return false;
1446           }
1447         } else if (!VA.isRegLoc()) {
1448           if (!MatchingStackOffset(Arg, VA.getLocMemOffset(), Flags,
1449                                    MFI, MRI, TII))
1450             return false;
1451         }
1452       }
1453     }
1454   }
1455
1456   return true;
1457 }
1458
1459 SDValue
1460 ARMTargetLowering::LowerReturn(SDValue Chain,
1461                                CallingConv::ID CallConv, bool isVarArg,
1462                                const SmallVectorImpl<ISD::OutputArg> &Outs,
1463                                const SmallVectorImpl<SDValue> &OutVals,
1464                                DebugLoc dl, SelectionDAG &DAG) const {
1465
1466   // CCValAssign - represent the assignment of the return value to a location.
1467   SmallVector<CCValAssign, 16> RVLocs;
1468
1469   // CCState - Info about the registers and stack slots.
1470   CCState CCInfo(CallConv, isVarArg, getTargetMachine(), RVLocs,
1471                  *DAG.getContext());
1472
1473   // Analyze outgoing return values.
1474   CCInfo.AnalyzeReturn(Outs, CCAssignFnForNode(CallConv, /* Return */ true,
1475                                                isVarArg));
1476
1477   // If this is the first return lowered for this function, add
1478   // the regs to the liveout set for the function.
1479   if (DAG.getMachineFunction().getRegInfo().liveout_empty()) {
1480     for (unsigned i = 0; i != RVLocs.size(); ++i)
1481       if (RVLocs[i].isRegLoc())
1482         DAG.getMachineFunction().getRegInfo().addLiveOut(RVLocs[i].getLocReg());
1483   }
1484
1485   SDValue Flag;
1486
1487   // Copy the result values into the output registers.
1488   for (unsigned i = 0, realRVLocIdx = 0;
1489        i != RVLocs.size();
1490        ++i, ++realRVLocIdx) {
1491     CCValAssign &VA = RVLocs[i];
1492     assert(VA.isRegLoc() && "Can only return in registers!");
1493
1494     SDValue Arg = OutVals[realRVLocIdx];
1495
1496     switch (VA.getLocInfo()) {
1497     default: llvm_unreachable("Unknown loc info!");
1498     case CCValAssign::Full: break;
1499     case CCValAssign::BCvt:
1500       Arg = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getLocVT(), Arg);
1501       break;
1502     }
1503
1504     if (VA.needsCustom()) {
1505       if (VA.getLocVT() == MVT::v2f64) {
1506         // Extract the first half and return it in two registers.
1507         SDValue Half = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Arg,
1508                                    DAG.getConstant(0, MVT::i32));
1509         SDValue HalfGPRs = DAG.getNode(ARMISD::VMOVRRD, dl,
1510                                        DAG.getVTList(MVT::i32, MVT::i32), Half);
1511
1512         Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), HalfGPRs, Flag);
1513         Flag = Chain.getValue(1);
1514         VA = RVLocs[++i]; // skip ahead to next loc
1515         Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(),
1516                                  HalfGPRs.getValue(1), Flag);
1517         Flag = Chain.getValue(1);
1518         VA = RVLocs[++i]; // skip ahead to next loc
1519
1520         // Extract the 2nd half and fall through to handle it as an f64 value.
1521         Arg = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Arg,
1522                           DAG.getConstant(1, MVT::i32));
1523       }
1524       // Legalize ret f64 -> ret 2 x i32.  We always have fmrrd if f64 is
1525       // available.
1526       SDValue fmrrd = DAG.getNode(ARMISD::VMOVRRD, dl,
1527                                   DAG.getVTList(MVT::i32, MVT::i32), &Arg, 1);
1528       Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), fmrrd, Flag);
1529       Flag = Chain.getValue(1);
1530       VA = RVLocs[++i]; // skip ahead to next loc
1531       Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), fmrrd.getValue(1),
1532                                Flag);
1533     } else
1534       Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), Arg, Flag);
1535
1536     // Guarantee that all emitted copies are
1537     // stuck together, avoiding something bad.
1538     Flag = Chain.getValue(1);
1539   }
1540
1541   SDValue result;
1542   if (Flag.getNode())
1543     result = DAG.getNode(ARMISD::RET_FLAG, dl, MVT::Other, Chain, Flag);
1544   else // Return Void
1545     result = DAG.getNode(ARMISD::RET_FLAG, dl, MVT::Other, Chain);
1546
1547   return result;
1548 }
1549
1550 // ConstantPool, JumpTable, GlobalAddress, and ExternalSymbol are lowered as
1551 // their target counterpart wrapped in the ARMISD::Wrapper node. Suppose N is
1552 // one of the above mentioned nodes. It has to be wrapped because otherwise
1553 // Select(N) returns N. So the raw TargetGlobalAddress nodes, etc. can only
1554 // be used to form addressing mode. These wrapped nodes will be selected
1555 // into MOVi.
1556 static SDValue LowerConstantPool(SDValue Op, SelectionDAG &DAG) {
1557   EVT PtrVT = Op.getValueType();
1558   // FIXME there is no actual debug info here
1559   DebugLoc dl = Op.getDebugLoc();
1560   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
1561   SDValue Res;
1562   if (CP->isMachineConstantPoolEntry())
1563     Res = DAG.getTargetConstantPool(CP->getMachineCPVal(), PtrVT,
1564                                     CP->getAlignment());
1565   else
1566     Res = DAG.getTargetConstantPool(CP->getConstVal(), PtrVT,
1567                                     CP->getAlignment());
1568   return DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, Res);
1569 }
1570
1571 unsigned ARMTargetLowering::getJumpTableEncoding() const {
1572   return MachineJumpTableInfo::EK_Inline;
1573 }
1574
1575 SDValue ARMTargetLowering::LowerBlockAddress(SDValue Op,
1576                                              SelectionDAG &DAG) const {
1577   MachineFunction &MF = DAG.getMachineFunction();
1578   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1579   unsigned ARMPCLabelIndex = 0;
1580   DebugLoc DL = Op.getDebugLoc();
1581   EVT PtrVT = getPointerTy();
1582   const BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
1583   Reloc::Model RelocM = getTargetMachine().getRelocationModel();
1584   SDValue CPAddr;
1585   if (RelocM == Reloc::Static) {
1586     CPAddr = DAG.getTargetConstantPool(BA, PtrVT, 4);
1587   } else {
1588     unsigned PCAdj = Subtarget->isThumb() ? 4 : 8;
1589     ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1590     ARMConstantPoolValue *CPV = new ARMConstantPoolValue(BA, ARMPCLabelIndex,
1591                                                          ARMCP::CPBlockAddress,
1592                                                          PCAdj);
1593     CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1594   }
1595   CPAddr = DAG.getNode(ARMISD::Wrapper, DL, PtrVT, CPAddr);
1596   SDValue Result = DAG.getLoad(PtrVT, DL, DAG.getEntryNode(), CPAddr,
1597                                PseudoSourceValue::getConstantPool(), 0,
1598                                false, false, 0);
1599   if (RelocM == Reloc::Static)
1600     return Result;
1601   SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1602   return DAG.getNode(ARMISD::PIC_ADD, DL, PtrVT, Result, PICLabel);
1603 }
1604
1605 // Lower ISD::GlobalTLSAddress using the "general dynamic" model
1606 SDValue
1607 ARMTargetLowering::LowerToTLSGeneralDynamicModel(GlobalAddressSDNode *GA,
1608                                                  SelectionDAG &DAG) const {
1609   DebugLoc dl = GA->getDebugLoc();
1610   EVT PtrVT = getPointerTy();
1611   unsigned char PCAdj = Subtarget->isThumb() ? 4 : 8;
1612   MachineFunction &MF = DAG.getMachineFunction();
1613   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1614   unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1615   ARMConstantPoolValue *CPV =
1616     new ARMConstantPoolValue(GA->getGlobal(), ARMPCLabelIndex,
1617                              ARMCP::CPValue, PCAdj, "tlsgd", true);
1618   SDValue Argument = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1619   Argument = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, Argument);
1620   Argument = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Argument,
1621                          PseudoSourceValue::getConstantPool(), 0,
1622                          false, false, 0);
1623   SDValue Chain = Argument.getValue(1);
1624
1625   SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1626   Argument = DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Argument, PICLabel);
1627
1628   // call __tls_get_addr.
1629   ArgListTy Args;
1630   ArgListEntry Entry;
1631   Entry.Node = Argument;
1632   Entry.Ty = (const Type *) Type::getInt32Ty(*DAG.getContext());
1633   Args.push_back(Entry);
1634   // FIXME: is there useful debug info available here?
1635   std::pair<SDValue, SDValue> CallResult =
1636     LowerCallTo(Chain, (const Type *) Type::getInt32Ty(*DAG.getContext()),
1637                 false, false, false, false,
1638                 0, CallingConv::C, false, /*isReturnValueUsed=*/true,
1639                 DAG.getExternalSymbol("__tls_get_addr", PtrVT), Args, DAG, dl);
1640   return CallResult.first;
1641 }
1642
1643 // Lower ISD::GlobalTLSAddress using the "initial exec" or
1644 // "local exec" model.
1645 SDValue
1646 ARMTargetLowering::LowerToTLSExecModels(GlobalAddressSDNode *GA,
1647                                         SelectionDAG &DAG) const {
1648   const GlobalValue *GV = GA->getGlobal();
1649   DebugLoc dl = GA->getDebugLoc();
1650   SDValue Offset;
1651   SDValue Chain = DAG.getEntryNode();
1652   EVT PtrVT = getPointerTy();
1653   // Get the Thread Pointer
1654   SDValue ThreadPointer = DAG.getNode(ARMISD::THREAD_POINTER, dl, PtrVT);
1655
1656   if (GV->isDeclaration()) {
1657     MachineFunction &MF = DAG.getMachineFunction();
1658     ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1659     unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1660     // Initial exec model.
1661     unsigned char PCAdj = Subtarget->isThumb() ? 4 : 8;
1662     ARMConstantPoolValue *CPV =
1663       new ARMConstantPoolValue(GA->getGlobal(), ARMPCLabelIndex,
1664                                ARMCP::CPValue, PCAdj, "gottpoff", true);
1665     Offset = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1666     Offset = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, Offset);
1667     Offset = DAG.getLoad(PtrVT, dl, Chain, Offset,
1668                          PseudoSourceValue::getConstantPool(), 0,
1669                          false, false, 0);
1670     Chain = Offset.getValue(1);
1671
1672     SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1673     Offset = DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Offset, PICLabel);
1674
1675     Offset = DAG.getLoad(PtrVT, dl, Chain, Offset,
1676                          PseudoSourceValue::getConstantPool(), 0,
1677                          false, false, 0);
1678   } else {
1679     // local exec model
1680     ARMConstantPoolValue *CPV = new ARMConstantPoolValue(GV, "tpoff");
1681     Offset = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1682     Offset = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, Offset);
1683     Offset = DAG.getLoad(PtrVT, dl, Chain, Offset,
1684                          PseudoSourceValue::getConstantPool(), 0,
1685                          false, false, 0);
1686   }
1687
1688   // The address of the thread local variable is the add of the thread
1689   // pointer with the offset of the variable.
1690   return DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, Offset);
1691 }
1692
1693 SDValue
1694 ARMTargetLowering::LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const {
1695   // TODO: implement the "local dynamic" model
1696   assert(Subtarget->isTargetELF() &&
1697          "TLS not implemented for non-ELF targets");
1698   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
1699   // If the relocation model is PIC, use the "General Dynamic" TLS Model,
1700   // otherwise use the "Local Exec" TLS Model
1701   if (getTargetMachine().getRelocationModel() == Reloc::PIC_)
1702     return LowerToTLSGeneralDynamicModel(GA, DAG);
1703   else
1704     return LowerToTLSExecModels(GA, DAG);
1705 }
1706
1707 SDValue ARMTargetLowering::LowerGlobalAddressELF(SDValue Op,
1708                                                  SelectionDAG &DAG) const {
1709   EVT PtrVT = getPointerTy();
1710   DebugLoc dl = Op.getDebugLoc();
1711   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
1712   Reloc::Model RelocM = getTargetMachine().getRelocationModel();
1713   if (RelocM == Reloc::PIC_) {
1714     bool UseGOTOFF = GV->hasLocalLinkage() || GV->hasHiddenVisibility();
1715     ARMConstantPoolValue *CPV =
1716       new ARMConstantPoolValue(GV, UseGOTOFF ? "GOTOFF" : "GOT");
1717     SDValue CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1718     CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1719     SDValue Result = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(),
1720                                  CPAddr,
1721                                  PseudoSourceValue::getConstantPool(), 0,
1722                                  false, false, 0);
1723     SDValue Chain = Result.getValue(1);
1724     SDValue GOT = DAG.getGLOBAL_OFFSET_TABLE(PtrVT);
1725     Result = DAG.getNode(ISD::ADD, dl, PtrVT, Result, GOT);
1726     if (!UseGOTOFF)
1727       Result = DAG.getLoad(PtrVT, dl, Chain, Result,
1728                            PseudoSourceValue::getGOT(), 0,
1729                            false, false, 0);
1730     return Result;
1731   } else {
1732     // If we have T2 ops, we can materialize the address directly via movt/movw
1733     // pair. This is always cheaper.
1734     if (Subtarget->useMovt()) {
1735       return DAG.getNode(ARMISD::Wrapper, dl, PtrVT,
1736                          DAG.getTargetGlobalAddress(GV, dl, PtrVT));
1737     } else {
1738       SDValue CPAddr = DAG.getTargetConstantPool(GV, PtrVT, 4);
1739       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1740       return DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), CPAddr,
1741                          PseudoSourceValue::getConstantPool(), 0,
1742                          false, false, 0);
1743     }
1744   }
1745 }
1746
1747 SDValue ARMTargetLowering::LowerGlobalAddressDarwin(SDValue Op,
1748                                                     SelectionDAG &DAG) const {
1749   MachineFunction &MF = DAG.getMachineFunction();
1750   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1751   unsigned ARMPCLabelIndex = 0;
1752   EVT PtrVT = getPointerTy();
1753   DebugLoc dl = Op.getDebugLoc();
1754   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
1755   Reloc::Model RelocM = getTargetMachine().getRelocationModel();
1756   SDValue CPAddr;
1757   if (RelocM == Reloc::Static)
1758     CPAddr = DAG.getTargetConstantPool(GV, PtrVT, 4);
1759   else {
1760     ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1761     unsigned PCAdj = (RelocM != Reloc::PIC_) ? 0 : (Subtarget->isThumb()?4:8);
1762     ARMConstantPoolValue *CPV =
1763       new ARMConstantPoolValue(GV, ARMPCLabelIndex, ARMCP::CPValue, PCAdj);
1764     CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1765   }
1766   CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1767
1768   SDValue Result = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), CPAddr,
1769                                PseudoSourceValue::getConstantPool(), 0,
1770                                false, false, 0);
1771   SDValue Chain = Result.getValue(1);
1772
1773   if (RelocM == Reloc::PIC_) {
1774     SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1775     Result = DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Result, PICLabel);
1776   }
1777
1778   if (Subtarget->GVIsIndirectSymbol(GV, RelocM))
1779     Result = DAG.getLoad(PtrVT, dl, Chain, Result,
1780                          PseudoSourceValue::getGOT(), 0,
1781                          false, false, 0);
1782
1783   return Result;
1784 }
1785
1786 SDValue ARMTargetLowering::LowerGLOBAL_OFFSET_TABLE(SDValue Op,
1787                                                     SelectionDAG &DAG) const {
1788   assert(Subtarget->isTargetELF() &&
1789          "GLOBAL OFFSET TABLE not implemented for non-ELF targets");
1790   MachineFunction &MF = DAG.getMachineFunction();
1791   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1792   unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1793   EVT PtrVT = getPointerTy();
1794   DebugLoc dl = Op.getDebugLoc();
1795   unsigned PCAdj = Subtarget->isThumb() ? 4 : 8;
1796   ARMConstantPoolValue *CPV = new ARMConstantPoolValue(*DAG.getContext(),
1797                                                        "_GLOBAL_OFFSET_TABLE_",
1798                                                        ARMPCLabelIndex, PCAdj);
1799   SDValue CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1800   CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1801   SDValue Result = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), CPAddr,
1802                                PseudoSourceValue::getConstantPool(), 0,
1803                                false, false, 0);
1804   SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1805   return DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Result, PICLabel);
1806 }
1807
1808 SDValue
1809 ARMTargetLowering::LowerEH_SJLJ_SETJMP(SDValue Op, SelectionDAG &DAG) const {
1810   DebugLoc dl = Op.getDebugLoc();
1811   SDValue Val = DAG.getConstant(0, MVT::i32);
1812   return DAG.getNode(ARMISD::EH_SJLJ_SETJMP, dl, MVT::i32, Op.getOperand(0),
1813                      Op.getOperand(1), Val);
1814 }
1815
1816 SDValue
1817 ARMTargetLowering::LowerEH_SJLJ_LONGJMP(SDValue Op, SelectionDAG &DAG) const {
1818   DebugLoc dl = Op.getDebugLoc();
1819   return DAG.getNode(ARMISD::EH_SJLJ_LONGJMP, dl, MVT::Other, Op.getOperand(0),
1820                      Op.getOperand(1), DAG.getConstant(0, MVT::i32));
1821 }
1822
1823 SDValue
1824 ARMTargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG,
1825                                           const ARMSubtarget *Subtarget) const {
1826   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
1827   DebugLoc dl = Op.getDebugLoc();
1828   switch (IntNo) {
1829   default: return SDValue();    // Don't custom lower most intrinsics.
1830   case Intrinsic::arm_thread_pointer: {
1831     EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1832     return DAG.getNode(ARMISD::THREAD_POINTER, dl, PtrVT);
1833   }
1834   case Intrinsic::eh_sjlj_lsda: {
1835     MachineFunction &MF = DAG.getMachineFunction();
1836     ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1837     unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1838     EVT PtrVT = getPointerTy();
1839     DebugLoc dl = Op.getDebugLoc();
1840     Reloc::Model RelocM = getTargetMachine().getRelocationModel();
1841     SDValue CPAddr;
1842     unsigned PCAdj = (RelocM != Reloc::PIC_)
1843       ? 0 : (Subtarget->isThumb() ? 4 : 8);
1844     ARMConstantPoolValue *CPV =
1845       new ARMConstantPoolValue(MF.getFunction(), ARMPCLabelIndex,
1846                                ARMCP::CPLSDA, PCAdj);
1847     CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1848     CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1849     SDValue Result =
1850       DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), CPAddr,
1851                   PseudoSourceValue::getConstantPool(), 0,
1852                   false, false, 0);
1853
1854     if (RelocM == Reloc::PIC_) {
1855       SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1856       Result = DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Result, PICLabel);
1857     }
1858     return Result;
1859   }
1860   }
1861 }
1862
1863 static SDValue LowerMEMBARRIER(SDValue Op, SelectionDAG &DAG,
1864                                const ARMSubtarget *Subtarget) {
1865   DebugLoc dl = Op.getDebugLoc();
1866   SDValue Op5 = Op.getOperand(5);
1867   unsigned isDeviceBarrier = cast<ConstantSDNode>(Op5)->getZExtValue();
1868   // Some subtargets which have dmb and dsb instructions can handle barriers
1869   // directly. Some ARMv6 cpus can support them with the help of mcr
1870   // instruction. Thumb1 and pre-v6 ARM mode use a libcall instead and should
1871   // never get here.
1872   unsigned Opc = isDeviceBarrier ? ARMISD::SYNCBARRIER : ARMISD::MEMBARRIER;
1873   if (Subtarget->hasDataBarrier())
1874     return DAG.getNode(Opc, dl, MVT::Other, Op.getOperand(0));
1875   else {
1876     assert(Subtarget->hasV6Ops() && !Subtarget->isThumb1Only() &&
1877            "Unexpected ISD::MEMBARRIER encountered. Should be libcall!");
1878     return DAG.getNode(Opc, dl, MVT::Other, Op.getOperand(0),
1879                        DAG.getConstant(0, MVT::i32));
1880   }
1881 }
1882
1883 static SDValue LowerVASTART(SDValue Op, SelectionDAG &DAG) {
1884   MachineFunction &MF = DAG.getMachineFunction();
1885   ARMFunctionInfo *FuncInfo = MF.getInfo<ARMFunctionInfo>();
1886
1887   // vastart just stores the address of the VarArgsFrameIndex slot into the
1888   // memory location argument.
1889   DebugLoc dl = Op.getDebugLoc();
1890   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1891   SDValue FR = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(), PtrVT);
1892   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
1893   return DAG.getStore(Op.getOperand(0), dl, FR, Op.getOperand(1), SV, 0,
1894                       false, false, 0);
1895 }
1896
1897 SDValue
1898 ARMTargetLowering::GetF64FormalArgument(CCValAssign &VA, CCValAssign &NextVA,
1899                                         SDValue &Root, SelectionDAG &DAG,
1900                                         DebugLoc dl) const {
1901   MachineFunction &MF = DAG.getMachineFunction();
1902   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1903
1904   TargetRegisterClass *RC;
1905   if (AFI->isThumb1OnlyFunction())
1906     RC = ARM::tGPRRegisterClass;
1907   else
1908     RC = ARM::GPRRegisterClass;
1909
1910   // Transform the arguments stored in physical registers into virtual ones.
1911   unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
1912   SDValue ArgValue = DAG.getCopyFromReg(Root, dl, Reg, MVT::i32);
1913
1914   SDValue ArgValue2;
1915   if (NextVA.isMemLoc()) {
1916     MachineFrameInfo *MFI = MF.getFrameInfo();
1917     int FI = MFI->CreateFixedObject(4, NextVA.getLocMemOffset(), true);
1918
1919     // Create load node to retrieve arguments from the stack.
1920     SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
1921     ArgValue2 = DAG.getLoad(MVT::i32, dl, Root, FIN,
1922                             PseudoSourceValue::getFixedStack(FI), 0,
1923                             false, false, 0);
1924   } else {
1925     Reg = MF.addLiveIn(NextVA.getLocReg(), RC);
1926     ArgValue2 = DAG.getCopyFromReg(Root, dl, Reg, MVT::i32);
1927   }
1928
1929   return DAG.getNode(ARMISD::VMOVDRR, dl, MVT::f64, ArgValue, ArgValue2);
1930 }
1931
1932 SDValue
1933 ARMTargetLowering::LowerFormalArguments(SDValue Chain,
1934                                         CallingConv::ID CallConv, bool isVarArg,
1935                                         const SmallVectorImpl<ISD::InputArg>
1936                                           &Ins,
1937                                         DebugLoc dl, SelectionDAG &DAG,
1938                                         SmallVectorImpl<SDValue> &InVals)
1939                                           const {
1940
1941   MachineFunction &MF = DAG.getMachineFunction();
1942   MachineFrameInfo *MFI = MF.getFrameInfo();
1943
1944   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1945
1946   // Assign locations to all of the incoming arguments.
1947   SmallVector<CCValAssign, 16> ArgLocs;
1948   CCState CCInfo(CallConv, isVarArg, getTargetMachine(), ArgLocs,
1949                  *DAG.getContext());
1950   CCInfo.AnalyzeFormalArguments(Ins,
1951                                 CCAssignFnForNode(CallConv, /* Return*/ false,
1952                                                   isVarArg));
1953
1954   SmallVector<SDValue, 16> ArgValues;
1955
1956   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1957     CCValAssign &VA = ArgLocs[i];
1958
1959     // Arguments stored in registers.
1960     if (VA.isRegLoc()) {
1961       EVT RegVT = VA.getLocVT();
1962
1963       SDValue ArgValue;
1964       if (VA.needsCustom()) {
1965         // f64 and vector types are split up into multiple registers or
1966         // combinations of registers and stack slots.
1967         if (VA.getLocVT() == MVT::v2f64) {
1968           SDValue ArgValue1 = GetF64FormalArgument(VA, ArgLocs[++i],
1969                                                    Chain, DAG, dl);
1970           VA = ArgLocs[++i]; // skip ahead to next loc
1971           SDValue ArgValue2;
1972           if (VA.isMemLoc()) {
1973             int FI = MFI->CreateFixedObject(8, VA.getLocMemOffset(), true);
1974             SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
1975             ArgValue2 = DAG.getLoad(MVT::f64, dl, Chain, FIN,
1976                                     PseudoSourceValue::getFixedStack(FI), 0,
1977                                     false, false, 0);
1978           } else {
1979             ArgValue2 = GetF64FormalArgument(VA, ArgLocs[++i],
1980                                              Chain, DAG, dl);
1981           }
1982           ArgValue = DAG.getNode(ISD::UNDEF, dl, MVT::v2f64);
1983           ArgValue = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64,
1984                                  ArgValue, ArgValue1, DAG.getIntPtrConstant(0));
1985           ArgValue = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64,
1986                                  ArgValue, ArgValue2, DAG.getIntPtrConstant(1));
1987         } else
1988           ArgValue = GetF64FormalArgument(VA, ArgLocs[++i], Chain, DAG, dl);
1989
1990       } else {
1991         TargetRegisterClass *RC;
1992
1993         if (RegVT == MVT::f32)
1994           RC = ARM::SPRRegisterClass;
1995         else if (RegVT == MVT::f64)
1996           RC = ARM::DPRRegisterClass;
1997         else if (RegVT == MVT::v2f64)
1998           RC = ARM::QPRRegisterClass;
1999         else if (RegVT == MVT::i32)
2000           RC = (AFI->isThumb1OnlyFunction() ?
2001                 ARM::tGPRRegisterClass : ARM::GPRRegisterClass);
2002         else
2003           llvm_unreachable("RegVT not supported by FORMAL_ARGUMENTS Lowering");
2004
2005         // Transform the arguments in physical registers into virtual ones.
2006         unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
2007         ArgValue = DAG.getCopyFromReg(Chain, dl, Reg, RegVT);
2008       }
2009
2010       // If this is an 8 or 16-bit value, it is really passed promoted
2011       // to 32 bits.  Insert an assert[sz]ext to capture this, then
2012       // truncate to the right size.
2013       switch (VA.getLocInfo()) {
2014       default: llvm_unreachable("Unknown loc info!");
2015       case CCValAssign::Full: break;
2016       case CCValAssign::BCvt:
2017         ArgValue = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getValVT(), ArgValue);
2018         break;
2019       case CCValAssign::SExt:
2020         ArgValue = DAG.getNode(ISD::AssertSext, dl, RegVT, ArgValue,
2021                                DAG.getValueType(VA.getValVT()));
2022         ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
2023         break;
2024       case CCValAssign::ZExt:
2025         ArgValue = DAG.getNode(ISD::AssertZext, dl, RegVT, ArgValue,
2026                                DAG.getValueType(VA.getValVT()));
2027         ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
2028         break;
2029       }
2030
2031       InVals.push_back(ArgValue);
2032
2033     } else { // VA.isRegLoc()
2034
2035       // sanity check
2036       assert(VA.isMemLoc());
2037       assert(VA.getValVT() != MVT::i64 && "i64 should already be lowered");
2038
2039       unsigned ArgSize = VA.getLocVT().getSizeInBits()/8;
2040       int FI = MFI->CreateFixedObject(ArgSize, VA.getLocMemOffset(), true);
2041
2042       // Create load nodes to retrieve arguments from the stack.
2043       SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
2044       InVals.push_back(DAG.getLoad(VA.getValVT(), dl, Chain, FIN,
2045                                    PseudoSourceValue::getFixedStack(FI), 0,
2046                                    false, false, 0));
2047     }
2048   }
2049
2050   // varargs
2051   if (isVarArg) {
2052     static const unsigned GPRArgRegs[] = {
2053       ARM::R0, ARM::R1, ARM::R2, ARM::R3
2054     };
2055
2056     unsigned NumGPRs = CCInfo.getFirstUnallocated
2057       (GPRArgRegs, sizeof(GPRArgRegs) / sizeof(GPRArgRegs[0]));
2058
2059     unsigned Align = MF.getTarget().getFrameInfo()->getStackAlignment();
2060     unsigned VARegSize = (4 - NumGPRs) * 4;
2061     unsigned VARegSaveSize = (VARegSize + Align - 1) & ~(Align - 1);
2062     unsigned ArgOffset = CCInfo.getNextStackOffset();
2063     if (VARegSaveSize) {
2064       // If this function is vararg, store any remaining integer argument regs
2065       // to their spots on the stack so that they may be loaded by deferencing
2066       // the result of va_next.
2067       AFI->setVarArgsRegSaveSize(VARegSaveSize);
2068       AFI->setVarArgsFrameIndex(
2069         MFI->CreateFixedObject(VARegSaveSize,
2070                                ArgOffset + VARegSaveSize - VARegSize,
2071                                true));
2072       SDValue FIN = DAG.getFrameIndex(AFI->getVarArgsFrameIndex(),
2073                                       getPointerTy());
2074
2075       SmallVector<SDValue, 4> MemOps;
2076       for (; NumGPRs < 4; ++NumGPRs) {
2077         TargetRegisterClass *RC;
2078         if (AFI->isThumb1OnlyFunction())
2079           RC = ARM::tGPRRegisterClass;
2080         else
2081           RC = ARM::GPRRegisterClass;
2082
2083         unsigned VReg = MF.addLiveIn(GPRArgRegs[NumGPRs], RC);
2084         SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::i32);
2085         SDValue Store =
2086           DAG.getStore(Val.getValue(1), dl, Val, FIN,
2087                PseudoSourceValue::getFixedStack(AFI->getVarArgsFrameIndex()),
2088                0, false, false, 0);
2089         MemOps.push_back(Store);
2090         FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), FIN,
2091                           DAG.getConstant(4, getPointerTy()));
2092       }
2093       if (!MemOps.empty())
2094         Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
2095                             &MemOps[0], MemOps.size());
2096     } else
2097       // This will point to the next argument passed via stack.
2098       AFI->setVarArgsFrameIndex(MFI->CreateFixedObject(4, ArgOffset, true));
2099   }
2100
2101   return Chain;
2102 }
2103
2104 /// isFloatingPointZero - Return true if this is +0.0.
2105 static bool isFloatingPointZero(SDValue Op) {
2106   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(Op))
2107     return CFP->getValueAPF().isPosZero();
2108   else if (ISD::isEXTLoad(Op.getNode()) || ISD::isNON_EXTLoad(Op.getNode())) {
2109     // Maybe this has already been legalized into the constant pool?
2110     if (Op.getOperand(1).getOpcode() == ARMISD::Wrapper) {
2111       SDValue WrapperOp = Op.getOperand(1).getOperand(0);
2112       if (ConstantPoolSDNode *CP = dyn_cast<ConstantPoolSDNode>(WrapperOp))
2113         if (const ConstantFP *CFP = dyn_cast<ConstantFP>(CP->getConstVal()))
2114           return CFP->getValueAPF().isPosZero();
2115     }
2116   }
2117   return false;
2118 }
2119
2120 /// Returns appropriate ARM CMP (cmp) and corresponding condition code for
2121 /// the given operands.
2122 SDValue
2123 ARMTargetLowering::getARMCmp(SDValue LHS, SDValue RHS, ISD::CondCode CC,
2124                              SDValue &ARMcc, SelectionDAG &DAG,
2125                              DebugLoc dl) const {
2126   if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS.getNode())) {
2127     unsigned C = RHSC->getZExtValue();
2128     if (!isLegalICmpImmediate(C)) {
2129       // Constant does not fit, try adjusting it by one?
2130       switch (CC) {
2131       default: break;
2132       case ISD::SETLT:
2133       case ISD::SETGE:
2134         if (C != 0x80000000 && isLegalICmpImmediate(C-1)) {
2135           CC = (CC == ISD::SETLT) ? ISD::SETLE : ISD::SETGT;
2136           RHS = DAG.getConstant(C-1, MVT::i32);
2137         }
2138         break;
2139       case ISD::SETULT:
2140       case ISD::SETUGE:
2141         if (C != 0 && isLegalICmpImmediate(C-1)) {
2142           CC = (CC == ISD::SETULT) ? ISD::SETULE : ISD::SETUGT;
2143           RHS = DAG.getConstant(C-1, MVT::i32);
2144         }
2145         break;
2146       case ISD::SETLE:
2147       case ISD::SETGT:
2148         if (C != 0x7fffffff && isLegalICmpImmediate(C+1)) {
2149           CC = (CC == ISD::SETLE) ? ISD::SETLT : ISD::SETGE;
2150           RHS = DAG.getConstant(C+1, MVT::i32);
2151         }
2152         break;
2153       case ISD::SETULE:
2154       case ISD::SETUGT:
2155         if (C != 0xffffffff && isLegalICmpImmediate(C+1)) {
2156           CC = (CC == ISD::SETULE) ? ISD::SETULT : ISD::SETUGE;
2157           RHS = DAG.getConstant(C+1, MVT::i32);
2158         }
2159         break;
2160       }
2161     }
2162   }
2163
2164   ARMCC::CondCodes CondCode = IntCCToARMCC(CC);
2165   ARMISD::NodeType CompareType;
2166   switch (CondCode) {
2167   default:
2168     CompareType = ARMISD::CMP;
2169     break;
2170   case ARMCC::EQ:
2171   case ARMCC::NE:
2172     // Uses only Z Flag
2173     CompareType = ARMISD::CMPZ;
2174     break;
2175   }
2176   ARMcc = DAG.getConstant(CondCode, MVT::i32);
2177   return DAG.getNode(CompareType, dl, MVT::Flag, LHS, RHS);
2178 }
2179
2180 /// Returns a appropriate VFP CMP (fcmp{s|d}+fmstat) for the given operands.
2181 SDValue
2182 ARMTargetLowering::getVFPCmp(SDValue LHS, SDValue RHS, SelectionDAG &DAG,
2183                              DebugLoc dl) const {
2184   SDValue Cmp;
2185   if (!isFloatingPointZero(RHS))
2186     Cmp = DAG.getNode(ARMISD::CMPFP, dl, MVT::Flag, LHS, RHS);
2187   else
2188     Cmp = DAG.getNode(ARMISD::CMPFPw0, dl, MVT::Flag, LHS);
2189   return DAG.getNode(ARMISD::FMSTAT, dl, MVT::Flag, Cmp);
2190 }
2191
2192 SDValue ARMTargetLowering::LowerSELECT(SDValue Op, SelectionDAG &DAG) const {
2193   SDValue Cond = Op.getOperand(0);
2194   SDValue SelectTrue = Op.getOperand(1);
2195   SDValue SelectFalse = Op.getOperand(2);
2196   DebugLoc dl = Op.getDebugLoc();
2197
2198   // Convert:
2199   //
2200   //   (select (cmov 1, 0, cond), t, f) -> (cmov t, f, cond)
2201   //   (select (cmov 0, 1, cond), t, f) -> (cmov f, t, cond)
2202   //
2203   if (Cond.getOpcode() == ARMISD::CMOV && Cond.hasOneUse()) {
2204     const ConstantSDNode *CMOVTrue =
2205       dyn_cast<ConstantSDNode>(Cond.getOperand(0));
2206     const ConstantSDNode *CMOVFalse =
2207       dyn_cast<ConstantSDNode>(Cond.getOperand(1));
2208
2209     if (CMOVTrue && CMOVFalse) {
2210       unsigned CMOVTrueVal = CMOVTrue->getZExtValue();
2211       unsigned CMOVFalseVal = CMOVFalse->getZExtValue();
2212
2213       SDValue True;
2214       SDValue False;
2215       if (CMOVTrueVal == 1 && CMOVFalseVal == 0) {
2216         True = SelectTrue;
2217         False = SelectFalse;
2218       } else if (CMOVTrueVal == 0 && CMOVFalseVal == 1) {
2219         True = SelectFalse;
2220         False = SelectTrue;
2221       }
2222
2223       if (True.getNode() && False.getNode()) {
2224         EVT VT = Cond.getValueType();
2225         SDValue ARMcc = Cond.getOperand(2);
2226         SDValue CCR = Cond.getOperand(3);
2227         SDValue Cmp = Cond.getOperand(4);
2228         return DAG.getNode(ARMISD::CMOV, dl, VT, True, False, ARMcc, CCR, Cmp);
2229       }
2230     }
2231   }
2232
2233   return DAG.getSelectCC(dl, Cond,
2234                          DAG.getConstant(0, Cond.getValueType()),
2235                          SelectTrue, SelectFalse, ISD::SETNE);
2236 }
2237
2238 SDValue ARMTargetLowering::LowerSELECT_CC(SDValue Op, SelectionDAG &DAG) const {
2239   EVT VT = Op.getValueType();
2240   SDValue LHS = Op.getOperand(0);
2241   SDValue RHS = Op.getOperand(1);
2242   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(4))->get();
2243   SDValue TrueVal = Op.getOperand(2);
2244   SDValue FalseVal = Op.getOperand(3);
2245   DebugLoc dl = Op.getDebugLoc();
2246
2247   if (LHS.getValueType() == MVT::i32) {
2248     SDValue ARMcc;
2249     SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2250     SDValue Cmp = getARMCmp(LHS, RHS, CC, ARMcc, DAG, dl);
2251     return DAG.getNode(ARMISD::CMOV, dl, VT, FalseVal, TrueVal, ARMcc, CCR,Cmp);
2252   }
2253
2254   ARMCC::CondCodes CondCode, CondCode2;
2255   FPCCToARMCC(CC, CondCode, CondCode2);
2256
2257   SDValue ARMcc = DAG.getConstant(CondCode, MVT::i32);
2258   SDValue Cmp = getVFPCmp(LHS, RHS, DAG, dl);
2259   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2260   SDValue Result = DAG.getNode(ARMISD::CMOV, dl, VT, FalseVal, TrueVal,
2261                                ARMcc, CCR, Cmp);
2262   if (CondCode2 != ARMCC::AL) {
2263     SDValue ARMcc2 = DAG.getConstant(CondCode2, MVT::i32);
2264     // FIXME: Needs another CMP because flag can have but one use.
2265     SDValue Cmp2 = getVFPCmp(LHS, RHS, DAG, dl);
2266     Result = DAG.getNode(ARMISD::CMOV, dl, VT,
2267                          Result, TrueVal, ARMcc2, CCR, Cmp2);
2268   }
2269   return Result;
2270 }
2271
2272 /// canChangeToInt - Given the fp compare operand, return true if it is suitable
2273 /// to morph to an integer compare sequence.
2274 static bool canChangeToInt(SDValue Op, bool &SeenZero,
2275                            const ARMSubtarget *Subtarget) {
2276   SDNode *N = Op.getNode();
2277   if (!N->hasOneUse())
2278     // Otherwise it requires moving the value from fp to integer registers.
2279     return false;
2280   if (!N->getNumValues())
2281     return false;
2282   EVT VT = Op.getValueType();
2283   if (VT != MVT::f32 && !Subtarget->isFPBrccSlow())
2284     // f32 case is generally profitable. f64 case only makes sense when vcmpe +
2285     // vmrs are very slow, e.g. cortex-a8.
2286     return false;
2287
2288   if (isFloatingPointZero(Op)) {
2289     SeenZero = true;
2290     return true;
2291   }
2292   return ISD::isNormalLoad(N);
2293 }
2294
2295 static SDValue bitcastf32Toi32(SDValue Op, SelectionDAG &DAG) {
2296   if (isFloatingPointZero(Op))
2297     return DAG.getConstant(0, MVT::i32);
2298
2299   if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Op))
2300     return DAG.getLoad(MVT::i32, Op.getDebugLoc(),
2301                        Ld->getChain(), Ld->getBasePtr(),
2302                        Ld->getSrcValue(), Ld->getSrcValueOffset(),
2303                        Ld->isVolatile(), Ld->isNonTemporal(),
2304                        Ld->getAlignment());
2305
2306   llvm_unreachable("Unknown VFP cmp argument!");
2307 }
2308
2309 static void expandf64Toi32(SDValue Op, SelectionDAG &DAG,
2310                            SDValue &RetVal1, SDValue &RetVal2) {
2311   if (isFloatingPointZero(Op)) {
2312     RetVal1 = DAG.getConstant(0, MVT::i32);
2313     RetVal2 = DAG.getConstant(0, MVT::i32);
2314     return;
2315   }
2316
2317   if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Op)) {
2318     SDValue Ptr = Ld->getBasePtr();
2319     RetVal1 = DAG.getLoad(MVT::i32, Op.getDebugLoc(),
2320                           Ld->getChain(), Ptr,
2321                           Ld->getSrcValue(), Ld->getSrcValueOffset(),
2322                           Ld->isVolatile(), Ld->isNonTemporal(),
2323                           Ld->getAlignment());
2324
2325     EVT PtrType = Ptr.getValueType();
2326     unsigned NewAlign = MinAlign(Ld->getAlignment(), 4);
2327     SDValue NewPtr = DAG.getNode(ISD::ADD, Op.getDebugLoc(),
2328                                  PtrType, Ptr, DAG.getConstant(4, PtrType));
2329     RetVal2 = DAG.getLoad(MVT::i32, Op.getDebugLoc(),
2330                           Ld->getChain(), NewPtr,
2331                           Ld->getSrcValue(), Ld->getSrcValueOffset() + 4,
2332                           Ld->isVolatile(), Ld->isNonTemporal(),
2333                           NewAlign);
2334     return;
2335   }
2336
2337   llvm_unreachable("Unknown VFP cmp argument!");
2338 }
2339
2340 /// OptimizeVFPBrcond - With -enable-unsafe-fp-math, it's legal to optimize some
2341 /// f32 and even f64 comparisons to integer ones.
2342 SDValue
2343 ARMTargetLowering::OptimizeVFPBrcond(SDValue Op, SelectionDAG &DAG) const {
2344   SDValue Chain = Op.getOperand(0);
2345   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(1))->get();
2346   SDValue LHS = Op.getOperand(2);
2347   SDValue RHS = Op.getOperand(3);
2348   SDValue Dest = Op.getOperand(4);
2349   DebugLoc dl = Op.getDebugLoc();
2350
2351   bool SeenZero = false;
2352   if (canChangeToInt(LHS, SeenZero, Subtarget) &&
2353       canChangeToInt(RHS, SeenZero, Subtarget) &&
2354       // If one of the operand is zero, it's safe to ignore the NaN case since
2355       // we only care about equality comparisons.
2356       (SeenZero || (DAG.isKnownNeverNaN(LHS) && DAG.isKnownNeverNaN(RHS)))) {
2357     // If unsafe fp math optimization is enabled and there are no othter uses of
2358     // the CMP operands, and the condition code is EQ oe NE, we can optimize it
2359     // to an integer comparison.
2360     if (CC == ISD::SETOEQ)
2361       CC = ISD::SETEQ;
2362     else if (CC == ISD::SETUNE)
2363       CC = ISD::SETNE;
2364
2365     SDValue ARMcc;
2366     if (LHS.getValueType() == MVT::f32) {
2367       LHS = bitcastf32Toi32(LHS, DAG);
2368       RHS = bitcastf32Toi32(RHS, DAG);
2369       SDValue Cmp = getARMCmp(LHS, RHS, CC, ARMcc, DAG, dl);
2370       SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2371       return DAG.getNode(ARMISD::BRCOND, dl, MVT::Other,
2372                          Chain, Dest, ARMcc, CCR, Cmp);
2373     }
2374
2375     SDValue LHS1, LHS2;
2376     SDValue RHS1, RHS2;
2377     expandf64Toi32(LHS, DAG, LHS1, LHS2);
2378     expandf64Toi32(RHS, DAG, RHS1, RHS2);
2379     ARMCC::CondCodes CondCode = IntCCToARMCC(CC);
2380     ARMcc = DAG.getConstant(CondCode, MVT::i32);
2381     SDVTList VTList = DAG.getVTList(MVT::Other, MVT::Flag);
2382     SDValue Ops[] = { Chain, ARMcc, LHS1, LHS2, RHS1, RHS2, Dest };
2383     return DAG.getNode(ARMISD::BCC_i64, dl, VTList, Ops, 7);
2384   }
2385
2386   return SDValue();
2387 }
2388
2389 SDValue ARMTargetLowering::LowerBR_CC(SDValue Op, SelectionDAG &DAG) const {
2390   SDValue Chain = Op.getOperand(0);
2391   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(1))->get();
2392   SDValue LHS = Op.getOperand(2);
2393   SDValue RHS = Op.getOperand(3);
2394   SDValue Dest = Op.getOperand(4);
2395   DebugLoc dl = Op.getDebugLoc();
2396
2397   if (LHS.getValueType() == MVT::i32) {
2398     SDValue ARMcc;
2399     SDValue Cmp = getARMCmp(LHS, RHS, CC, ARMcc, DAG, dl);
2400     SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2401     return DAG.getNode(ARMISD::BRCOND, dl, MVT::Other,
2402                        Chain, Dest, ARMcc, CCR, Cmp);
2403   }
2404
2405   assert(LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64);
2406
2407   if (UnsafeFPMath &&
2408       (CC == ISD::SETEQ || CC == ISD::SETOEQ ||
2409        CC == ISD::SETNE || CC == ISD::SETUNE)) {
2410     SDValue Result = OptimizeVFPBrcond(Op, DAG);
2411     if (Result.getNode())
2412       return Result;
2413   }
2414
2415   ARMCC::CondCodes CondCode, CondCode2;
2416   FPCCToARMCC(CC, CondCode, CondCode2);
2417
2418   SDValue ARMcc = DAG.getConstant(CondCode, MVT::i32);
2419   SDValue Cmp = getVFPCmp(LHS, RHS, DAG, dl);
2420   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2421   SDVTList VTList = DAG.getVTList(MVT::Other, MVT::Flag);
2422   SDValue Ops[] = { Chain, Dest, ARMcc, CCR, Cmp };
2423   SDValue Res = DAG.getNode(ARMISD::BRCOND, dl, VTList, Ops, 5);
2424   if (CondCode2 != ARMCC::AL) {
2425     ARMcc = DAG.getConstant(CondCode2, MVT::i32);
2426     SDValue Ops[] = { Res, Dest, ARMcc, CCR, Res.getValue(1) };
2427     Res = DAG.getNode(ARMISD::BRCOND, dl, VTList, Ops, 5);
2428   }
2429   return Res;
2430 }
2431
2432 SDValue ARMTargetLowering::LowerBR_JT(SDValue Op, SelectionDAG &DAG) const {
2433   SDValue Chain = Op.getOperand(0);
2434   SDValue Table = Op.getOperand(1);
2435   SDValue Index = Op.getOperand(2);
2436   DebugLoc dl = Op.getDebugLoc();
2437
2438   EVT PTy = getPointerTy();
2439   JumpTableSDNode *JT = cast<JumpTableSDNode>(Table);
2440   ARMFunctionInfo *AFI = DAG.getMachineFunction().getInfo<ARMFunctionInfo>();
2441   SDValue UId = DAG.getConstant(AFI->createJumpTableUId(), PTy);
2442   SDValue JTI = DAG.getTargetJumpTable(JT->getIndex(), PTy);
2443   Table = DAG.getNode(ARMISD::WrapperJT, dl, MVT::i32, JTI, UId);
2444   Index = DAG.getNode(ISD::MUL, dl, PTy, Index, DAG.getConstant(4, PTy));
2445   SDValue Addr = DAG.getNode(ISD::ADD, dl, PTy, Index, Table);
2446   if (Subtarget->isThumb2()) {
2447     // Thumb2 uses a two-level jump. That is, it jumps into the jump table
2448     // which does another jump to the destination. This also makes it easier
2449     // to translate it to TBB / TBH later.
2450     // FIXME: This might not work if the function is extremely large.
2451     return DAG.getNode(ARMISD::BR2_JT, dl, MVT::Other, Chain,
2452                        Addr, Op.getOperand(2), JTI, UId);
2453   }
2454   if (getTargetMachine().getRelocationModel() == Reloc::PIC_) {
2455     Addr = DAG.getLoad((EVT)MVT::i32, dl, Chain, Addr,
2456                        PseudoSourceValue::getJumpTable(), 0,
2457                        false, false, 0);
2458     Chain = Addr.getValue(1);
2459     Addr = DAG.getNode(ISD::ADD, dl, PTy, Addr, Table);
2460     return DAG.getNode(ARMISD::BR_JT, dl, MVT::Other, Chain, Addr, JTI, UId);
2461   } else {
2462     Addr = DAG.getLoad(PTy, dl, Chain, Addr,
2463                        PseudoSourceValue::getJumpTable(), 0, false, false, 0);
2464     Chain = Addr.getValue(1);
2465     return DAG.getNode(ARMISD::BR_JT, dl, MVT::Other, Chain, Addr, JTI, UId);
2466   }
2467 }
2468
2469 static SDValue LowerFP_TO_INT(SDValue Op, SelectionDAG &DAG) {
2470   DebugLoc dl = Op.getDebugLoc();
2471   unsigned Opc;
2472
2473   switch (Op.getOpcode()) {
2474   default:
2475     assert(0 && "Invalid opcode!");
2476   case ISD::FP_TO_SINT:
2477     Opc = ARMISD::FTOSI;
2478     break;
2479   case ISD::FP_TO_UINT:
2480     Opc = ARMISD::FTOUI;
2481     break;
2482   }
2483   Op = DAG.getNode(Opc, dl, MVT::f32, Op.getOperand(0));
2484   return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i32, Op);
2485 }
2486
2487 static SDValue LowerINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
2488   EVT VT = Op.getValueType();
2489   DebugLoc dl = Op.getDebugLoc();
2490   unsigned Opc;
2491
2492   switch (Op.getOpcode()) {
2493   default:
2494     assert(0 && "Invalid opcode!");
2495   case ISD::SINT_TO_FP:
2496     Opc = ARMISD::SITOF;
2497     break;
2498   case ISD::UINT_TO_FP:
2499     Opc = ARMISD::UITOF;
2500     break;
2501   }
2502
2503   Op = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::f32, Op.getOperand(0));
2504   return DAG.getNode(Opc, dl, VT, Op);
2505 }
2506
2507 SDValue ARMTargetLowering::LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) const {
2508   // Implement fcopysign with a fabs and a conditional fneg.
2509   SDValue Tmp0 = Op.getOperand(0);
2510   SDValue Tmp1 = Op.getOperand(1);
2511   DebugLoc dl = Op.getDebugLoc();
2512   EVT VT = Op.getValueType();
2513   EVT SrcVT = Tmp1.getValueType();
2514   SDValue AbsVal = DAG.getNode(ISD::FABS, dl, VT, Tmp0);
2515   SDValue ARMcc = DAG.getConstant(ARMCC::LT, MVT::i32);
2516   SDValue FP0 = DAG.getConstantFP(0.0, SrcVT);
2517   SDValue Cmp = getVFPCmp(Tmp1, FP0, DAG, dl);
2518   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2519   return DAG.getNode(ARMISD::CNEG, dl, VT, AbsVal, AbsVal, ARMcc, CCR, Cmp);
2520 }
2521
2522 SDValue ARMTargetLowering::LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) const{
2523   MachineFunction &MF = DAG.getMachineFunction();
2524   MachineFrameInfo *MFI = MF.getFrameInfo();
2525   MFI->setReturnAddressIsTaken(true);
2526
2527   EVT VT = Op.getValueType();
2528   DebugLoc dl = Op.getDebugLoc();
2529   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
2530   if (Depth) {
2531     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
2532     SDValue Offset = DAG.getConstant(4, MVT::i32);
2533     return DAG.getLoad(VT, dl, DAG.getEntryNode(),
2534                        DAG.getNode(ISD::ADD, dl, VT, FrameAddr, Offset),
2535                        NULL, 0, false, false, 0);
2536   }
2537
2538   // Return LR, which contains the return address. Mark it an implicit live-in.
2539   unsigned Reg = MF.addLiveIn(ARM::LR, getRegClassFor(MVT::i32));
2540   return DAG.getCopyFromReg(DAG.getEntryNode(), dl, Reg, VT);
2541 }
2542
2543 SDValue ARMTargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const {
2544   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
2545   MFI->setFrameAddressIsTaken(true);
2546
2547   EVT VT = Op.getValueType();
2548   DebugLoc dl = Op.getDebugLoc();  // FIXME probably not meaningful
2549   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
2550   unsigned FrameReg = (Subtarget->isThumb() || Subtarget->isTargetDarwin())
2551     ? ARM::R7 : ARM::R11;
2552   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, VT);
2553   while (Depth--)
2554     FrameAddr = DAG.getLoad(VT, dl, DAG.getEntryNode(), FrameAddr, NULL, 0,
2555                             false, false, 0);
2556   return FrameAddr;
2557 }
2558
2559 /// ExpandBIT_CONVERT - If the target supports VFP, this function is called to
2560 /// expand a bit convert where either the source or destination type is i64 to
2561 /// use a VMOVDRR or VMOVRRD node.  This should not be done when the non-i64
2562 /// operand type is illegal (e.g., v2f32 for a target that doesn't support
2563 /// vectors), since the legalizer won't know what to do with that.
2564 static SDValue ExpandBIT_CONVERT(SDNode *N, SelectionDAG &DAG) {
2565   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
2566   DebugLoc dl = N->getDebugLoc();
2567   SDValue Op = N->getOperand(0);
2568
2569   // This function is only supposed to be called for i64 types, either as the
2570   // source or destination of the bit convert.
2571   EVT SrcVT = Op.getValueType();
2572   EVT DstVT = N->getValueType(0);
2573   assert((SrcVT == MVT::i64 || DstVT == MVT::i64) &&
2574          "ExpandBIT_CONVERT called for non-i64 type");
2575
2576   // Turn i64->f64 into VMOVDRR.
2577   if (SrcVT == MVT::i64 && TLI.isTypeLegal(DstVT)) {
2578     SDValue Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, Op,
2579                              DAG.getConstant(0, MVT::i32));
2580     SDValue Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, Op,
2581                              DAG.getConstant(1, MVT::i32));
2582     return DAG.getNode(ISD::BIT_CONVERT, dl, DstVT,
2583                        DAG.getNode(ARMISD::VMOVDRR, dl, MVT::f64, Lo, Hi));
2584   }
2585
2586   // Turn f64->i64 into VMOVRRD.
2587   if (DstVT == MVT::i64 && TLI.isTypeLegal(SrcVT)) {
2588     SDValue Cvt = DAG.getNode(ARMISD::VMOVRRD, dl,
2589                               DAG.getVTList(MVT::i32, MVT::i32), &Op, 1);
2590     // Merge the pieces into a single i64 value.
2591     return DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, Cvt, Cvt.getValue(1));
2592   }
2593
2594   return SDValue();
2595 }
2596
2597 /// getZeroVector - Returns a vector of specified type with all zero elements.
2598 /// Zero vectors are used to represent vector negation and in those cases
2599 /// will be implemented with the NEON VNEG instruction.  However, VNEG does
2600 /// not support i64 elements, so sometimes the zero vectors will need to be
2601 /// explicitly constructed.  Regardless, use a canonical VMOV to create the
2602 /// zero vector.
2603 static SDValue getZeroVector(EVT VT, SelectionDAG &DAG, DebugLoc dl) {
2604   assert(VT.isVector() && "Expected a vector type");
2605   // The canonical modified immediate encoding of a zero vector is....0!
2606   SDValue EncodedVal = DAG.getTargetConstant(0, MVT::i32);
2607   EVT VmovVT = VT.is128BitVector() ? MVT::v4i32 : MVT::v2i32;
2608   SDValue Vmov = DAG.getNode(ARMISD::VMOVIMM, dl, VmovVT, EncodedVal);
2609   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vmov);
2610 }
2611
2612 /// LowerShiftRightParts - Lower SRA_PARTS, which returns two
2613 /// i32 values and take a 2 x i32 value to shift plus a shift amount.
2614 SDValue ARMTargetLowering::LowerShiftRightParts(SDValue Op,
2615                                                 SelectionDAG &DAG) const {
2616   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
2617   EVT VT = Op.getValueType();
2618   unsigned VTBits = VT.getSizeInBits();
2619   DebugLoc dl = Op.getDebugLoc();
2620   SDValue ShOpLo = Op.getOperand(0);
2621   SDValue ShOpHi = Op.getOperand(1);
2622   SDValue ShAmt  = Op.getOperand(2);
2623   SDValue ARMcc;
2624   unsigned Opc = (Op.getOpcode() == ISD::SRA_PARTS) ? ISD::SRA : ISD::SRL;
2625
2626   assert(Op.getOpcode() == ISD::SRA_PARTS || Op.getOpcode() == ISD::SRL_PARTS);
2627
2628   SDValue RevShAmt = DAG.getNode(ISD::SUB, dl, MVT::i32,
2629                                  DAG.getConstant(VTBits, MVT::i32), ShAmt);
2630   SDValue Tmp1 = DAG.getNode(ISD::SRL, dl, VT, ShOpLo, ShAmt);
2631   SDValue ExtraShAmt = DAG.getNode(ISD::SUB, dl, MVT::i32, ShAmt,
2632                                    DAG.getConstant(VTBits, MVT::i32));
2633   SDValue Tmp2 = DAG.getNode(ISD::SHL, dl, VT, ShOpHi, RevShAmt);
2634   SDValue FalseVal = DAG.getNode(ISD::OR, dl, VT, Tmp1, Tmp2);
2635   SDValue TrueVal = DAG.getNode(Opc, dl, VT, ShOpHi, ExtraShAmt);
2636
2637   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2638   SDValue Cmp = getARMCmp(ExtraShAmt, DAG.getConstant(0, MVT::i32), ISD::SETGE,
2639                           ARMcc, DAG, dl);
2640   SDValue Hi = DAG.getNode(Opc, dl, VT, ShOpHi, ShAmt);
2641   SDValue Lo = DAG.getNode(ARMISD::CMOV, dl, VT, FalseVal, TrueVal, ARMcc,
2642                            CCR, Cmp);
2643
2644   SDValue Ops[2] = { Lo, Hi };
2645   return DAG.getMergeValues(Ops, 2, dl);
2646 }
2647
2648 /// LowerShiftLeftParts - Lower SHL_PARTS, which returns two
2649 /// i32 values and take a 2 x i32 value to shift plus a shift amount.
2650 SDValue ARMTargetLowering::LowerShiftLeftParts(SDValue Op,
2651                                                SelectionDAG &DAG) const {
2652   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
2653   EVT VT = Op.getValueType();
2654   unsigned VTBits = VT.getSizeInBits();
2655   DebugLoc dl = Op.getDebugLoc();
2656   SDValue ShOpLo = Op.getOperand(0);
2657   SDValue ShOpHi = Op.getOperand(1);
2658   SDValue ShAmt  = Op.getOperand(2);
2659   SDValue ARMcc;
2660
2661   assert(Op.getOpcode() == ISD::SHL_PARTS);
2662   SDValue RevShAmt = DAG.getNode(ISD::SUB, dl, MVT::i32,
2663                                  DAG.getConstant(VTBits, MVT::i32), ShAmt);
2664   SDValue Tmp1 = DAG.getNode(ISD::SRL, dl, VT, ShOpLo, RevShAmt);
2665   SDValue ExtraShAmt = DAG.getNode(ISD::SUB, dl, MVT::i32, ShAmt,
2666                                    DAG.getConstant(VTBits, MVT::i32));
2667   SDValue Tmp2 = DAG.getNode(ISD::SHL, dl, VT, ShOpHi, ShAmt);
2668   SDValue Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ExtraShAmt);
2669
2670   SDValue FalseVal = DAG.getNode(ISD::OR, dl, VT, Tmp1, Tmp2);
2671   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2672   SDValue Cmp = getARMCmp(ExtraShAmt, DAG.getConstant(0, MVT::i32), ISD::SETGE,
2673                           ARMcc, DAG, dl);
2674   SDValue Lo = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ShAmt);
2675   SDValue Hi = DAG.getNode(ARMISD::CMOV, dl, VT, FalseVal, Tmp3, ARMcc,
2676                            CCR, Cmp);
2677
2678   SDValue Ops[2] = { Lo, Hi };
2679   return DAG.getMergeValues(Ops, 2, dl);
2680 }
2681
2682 SDValue ARMTargetLowering::LowerFLT_ROUNDS_(SDValue Op,
2683                                             SelectionDAG &DAG) const {
2684   // The rounding mode is in bits 23:22 of the FPSCR.
2685   // The ARM rounding mode value to FLT_ROUNDS mapping is 0->1, 1->2, 2->3, 3->0
2686   // The formula we use to implement this is (((FPSCR + 1 << 22) >> 22) & 3)
2687   // so that the shift + and get folded into a bitfield extract.
2688   DebugLoc dl = Op.getDebugLoc();
2689   SDValue FPSCR = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, MVT::i32,
2690                               DAG.getConstant(Intrinsic::arm_get_fpscr,
2691                                               MVT::i32));
2692   SDValue FltRounds = DAG.getNode(ISD::ADD, dl, MVT::i32, FPSCR,
2693                                   DAG.getConstant(1U << 22, MVT::i32));
2694   SDValue RMODE = DAG.getNode(ISD::SRL, dl, MVT::i32, FltRounds,
2695                               DAG.getConstant(22, MVT::i32));
2696   return DAG.getNode(ISD::AND, dl, MVT::i32, RMODE,
2697                      DAG.getConstant(3, MVT::i32));
2698 }
2699
2700 static SDValue LowerCTTZ(SDNode *N, SelectionDAG &DAG,
2701                          const ARMSubtarget *ST) {
2702   EVT VT = N->getValueType(0);
2703   DebugLoc dl = N->getDebugLoc();
2704
2705   if (!ST->hasV6T2Ops())
2706     return SDValue();
2707
2708   SDValue rbit = DAG.getNode(ARMISD::RBIT, dl, VT, N->getOperand(0));
2709   return DAG.getNode(ISD::CTLZ, dl, VT, rbit);
2710 }
2711
2712 static SDValue LowerShift(SDNode *N, SelectionDAG &DAG,
2713                           const ARMSubtarget *ST) {
2714   EVT VT = N->getValueType(0);
2715   DebugLoc dl = N->getDebugLoc();
2716
2717   // Lower vector shifts on NEON to use VSHL.
2718   if (VT.isVector()) {
2719     assert(ST->hasNEON() && "unexpected vector shift");
2720
2721     // Left shifts translate directly to the vshiftu intrinsic.
2722     if (N->getOpcode() == ISD::SHL)
2723       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
2724                          DAG.getConstant(Intrinsic::arm_neon_vshiftu, MVT::i32),
2725                          N->getOperand(0), N->getOperand(1));
2726
2727     assert((N->getOpcode() == ISD::SRA ||
2728             N->getOpcode() == ISD::SRL) && "unexpected vector shift opcode");
2729
2730     // NEON uses the same intrinsics for both left and right shifts.  For
2731     // right shifts, the shift amounts are negative, so negate the vector of
2732     // shift amounts.
2733     EVT ShiftVT = N->getOperand(1).getValueType();
2734     SDValue NegatedCount = DAG.getNode(ISD::SUB, dl, ShiftVT,
2735                                        getZeroVector(ShiftVT, DAG, dl),
2736                                        N->getOperand(1));
2737     Intrinsic::ID vshiftInt = (N->getOpcode() == ISD::SRA ?
2738                                Intrinsic::arm_neon_vshifts :
2739                                Intrinsic::arm_neon_vshiftu);
2740     return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
2741                        DAG.getConstant(vshiftInt, MVT::i32),
2742                        N->getOperand(0), NegatedCount);
2743   }
2744
2745   // We can get here for a node like i32 = ISD::SHL i32, i64
2746   if (VT != MVT::i64)
2747     return SDValue();
2748
2749   assert((N->getOpcode() == ISD::SRL || N->getOpcode() == ISD::SRA) &&
2750          "Unknown shift to lower!");
2751
2752   // We only lower SRA, SRL of 1 here, all others use generic lowering.
2753   if (!isa<ConstantSDNode>(N->getOperand(1)) ||
2754       cast<ConstantSDNode>(N->getOperand(1))->getZExtValue() != 1)
2755     return SDValue();
2756
2757   // If we are in thumb mode, we don't have RRX.
2758   if (ST->isThumb1Only()) return SDValue();
2759
2760   // Okay, we have a 64-bit SRA or SRL of 1.  Lower this to an RRX expr.
2761   SDValue Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(0),
2762                            DAG.getConstant(0, MVT::i32));
2763   SDValue Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(0),
2764                            DAG.getConstant(1, MVT::i32));
2765
2766   // First, build a SRA_FLAG/SRL_FLAG op, which shifts the top part by one and
2767   // captures the result into a carry flag.
2768   unsigned Opc = N->getOpcode() == ISD::SRL ? ARMISD::SRL_FLAG:ARMISD::SRA_FLAG;
2769   Hi = DAG.getNode(Opc, dl, DAG.getVTList(MVT::i32, MVT::Flag), &Hi, 1);
2770
2771   // The low part is an ARMISD::RRX operand, which shifts the carry in.
2772   Lo = DAG.getNode(ARMISD::RRX, dl, MVT::i32, Lo, Hi.getValue(1));
2773
2774   // Merge the pieces into a single i64 value.
2775  return DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, Lo, Hi);
2776 }
2777
2778 static SDValue LowerVSETCC(SDValue Op, SelectionDAG &DAG) {
2779   SDValue TmpOp0, TmpOp1;
2780   bool Invert = false;
2781   bool Swap = false;
2782   unsigned Opc = 0;
2783
2784   SDValue Op0 = Op.getOperand(0);
2785   SDValue Op1 = Op.getOperand(1);
2786   SDValue CC = Op.getOperand(2);
2787   EVT VT = Op.getValueType();
2788   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
2789   DebugLoc dl = Op.getDebugLoc();
2790
2791   if (Op.getOperand(1).getValueType().isFloatingPoint()) {
2792     switch (SetCCOpcode) {
2793     default: llvm_unreachable("Illegal FP comparison"); break;
2794     case ISD::SETUNE:
2795     case ISD::SETNE:  Invert = true; // Fallthrough
2796     case ISD::SETOEQ:
2797     case ISD::SETEQ:  Opc = ARMISD::VCEQ; break;
2798     case ISD::SETOLT:
2799     case ISD::SETLT: Swap = true; // Fallthrough
2800     case ISD::SETOGT:
2801     case ISD::SETGT:  Opc = ARMISD::VCGT; break;
2802     case ISD::SETOLE:
2803     case ISD::SETLE:  Swap = true; // Fallthrough
2804     case ISD::SETOGE:
2805     case ISD::SETGE: Opc = ARMISD::VCGE; break;
2806     case ISD::SETUGE: Swap = true; // Fallthrough
2807     case ISD::SETULE: Invert = true; Opc = ARMISD::VCGT; break;
2808     case ISD::SETUGT: Swap = true; // Fallthrough
2809     case ISD::SETULT: Invert = true; Opc = ARMISD::VCGE; break;
2810     case ISD::SETUEQ: Invert = true; // Fallthrough
2811     case ISD::SETONE:
2812       // Expand this to (OLT | OGT).
2813       TmpOp0 = Op0;
2814       TmpOp1 = Op1;
2815       Opc = ISD::OR;
2816       Op0 = DAG.getNode(ARMISD::VCGT, dl, VT, TmpOp1, TmpOp0);
2817       Op1 = DAG.getNode(ARMISD::VCGT, dl, VT, TmpOp0, TmpOp1);
2818       break;
2819     case ISD::SETUO: Invert = true; // Fallthrough
2820     case ISD::SETO:
2821       // Expand this to (OLT | OGE).
2822       TmpOp0 = Op0;
2823       TmpOp1 = Op1;
2824       Opc = ISD::OR;
2825       Op0 = DAG.getNode(ARMISD::VCGT, dl, VT, TmpOp1, TmpOp0);
2826       Op1 = DAG.getNode(ARMISD::VCGE, dl, VT, TmpOp0, TmpOp1);
2827       break;
2828     }
2829   } else {
2830     // Integer comparisons.
2831     switch (SetCCOpcode) {
2832     default: llvm_unreachable("Illegal integer comparison"); break;
2833     case ISD::SETNE:  Invert = true;
2834     case ISD::SETEQ:  Opc = ARMISD::VCEQ; break;
2835     case ISD::SETLT:  Swap = true;
2836     case ISD::SETGT:  Opc = ARMISD::VCGT; break;
2837     case ISD::SETLE:  Swap = true;
2838     case ISD::SETGE:  Opc = ARMISD::VCGE; break;
2839     case ISD::SETULT: Swap = true;
2840     case ISD::SETUGT: Opc = ARMISD::VCGTU; break;
2841     case ISD::SETULE: Swap = true;
2842     case ISD::SETUGE: Opc = ARMISD::VCGEU; break;
2843     }
2844
2845     // Detect VTST (Vector Test Bits) = icmp ne (and (op0, op1), zero).
2846     if (Opc == ARMISD::VCEQ) {
2847
2848       SDValue AndOp;
2849       if (ISD::isBuildVectorAllZeros(Op1.getNode()))
2850         AndOp = Op0;
2851       else if (ISD::isBuildVectorAllZeros(Op0.getNode()))
2852         AndOp = Op1;
2853
2854       // Ignore bitconvert.
2855       if (AndOp.getNode() && AndOp.getOpcode() == ISD::BIT_CONVERT)
2856         AndOp = AndOp.getOperand(0);
2857
2858       if (AndOp.getNode() && AndOp.getOpcode() == ISD::AND) {
2859         Opc = ARMISD::VTST;
2860         Op0 = DAG.getNode(ISD::BIT_CONVERT, dl, VT, AndOp.getOperand(0));
2861         Op1 = DAG.getNode(ISD::BIT_CONVERT, dl, VT, AndOp.getOperand(1));
2862         Invert = !Invert;
2863       }
2864     }
2865   }
2866
2867   if (Swap)
2868     std::swap(Op0, Op1);
2869
2870   SDValue Result = DAG.getNode(Opc, dl, VT, Op0, Op1);
2871
2872   if (Invert)
2873     Result = DAG.getNOT(dl, Result, VT);
2874
2875   return Result;
2876 }
2877
2878 /// isNEONModifiedImm - Check if the specified splat value corresponds to a
2879 /// valid vector constant for a NEON instruction with a "modified immediate"
2880 /// operand (e.g., VMOV).  If so, return the encoded value.
2881 static SDValue isNEONModifiedImm(uint64_t SplatBits, uint64_t SplatUndef,
2882                                  unsigned SplatBitSize, SelectionDAG &DAG,
2883                                  EVT &VT, bool is128Bits, bool isVMOV) {
2884   unsigned OpCmode, Imm;
2885
2886   // SplatBitSize is set to the smallest size that splats the vector, so a
2887   // zero vector will always have SplatBitSize == 8.  However, NEON modified
2888   // immediate instructions others than VMOV do not support the 8-bit encoding
2889   // of a zero vector, and the default encoding of zero is supposed to be the
2890   // 32-bit version.
2891   if (SplatBits == 0)
2892     SplatBitSize = 32;
2893
2894   switch (SplatBitSize) {
2895   case 8:
2896     if (!isVMOV)
2897       return SDValue();
2898     // Any 1-byte value is OK.  Op=0, Cmode=1110.
2899     assert((SplatBits & ~0xff) == 0 && "one byte splat value is too big");
2900     OpCmode = 0xe;
2901     Imm = SplatBits;
2902     VT = is128Bits ? MVT::v16i8 : MVT::v8i8;
2903     break;
2904
2905   case 16:
2906     // NEON's 16-bit VMOV supports splat values where only one byte is nonzero.
2907     VT = is128Bits ? MVT::v8i16 : MVT::v4i16;
2908     if ((SplatBits & ~0xff) == 0) {
2909       // Value = 0x00nn: Op=x, Cmode=100x.
2910       OpCmode = 0x8;
2911       Imm = SplatBits;
2912       break;
2913     }
2914     if ((SplatBits & ~0xff00) == 0) {
2915       // Value = 0xnn00: Op=x, Cmode=101x.
2916       OpCmode = 0xa;
2917       Imm = SplatBits >> 8;
2918       break;
2919     }
2920     return SDValue();
2921
2922   case 32:
2923     // NEON's 32-bit VMOV supports splat values where:
2924     // * only one byte is nonzero, or
2925     // * the least significant byte is 0xff and the second byte is nonzero, or
2926     // * the least significant 2 bytes are 0xff and the third is nonzero.
2927     VT = is128Bits ? MVT::v4i32 : MVT::v2i32;
2928     if ((SplatBits & ~0xff) == 0) {
2929       // Value = 0x000000nn: Op=x, Cmode=000x.
2930       OpCmode = 0;
2931       Imm = SplatBits;
2932       break;
2933     }
2934     if ((SplatBits & ~0xff00) == 0) {
2935       // Value = 0x0000nn00: Op=x, Cmode=001x.
2936       OpCmode = 0x2;
2937       Imm = SplatBits >> 8;
2938       break;
2939     }
2940     if ((SplatBits & ~0xff0000) == 0) {
2941       // Value = 0x00nn0000: Op=x, Cmode=010x.
2942       OpCmode = 0x4;
2943       Imm = SplatBits >> 16;
2944       break;
2945     }
2946     if ((SplatBits & ~0xff000000) == 0) {
2947       // Value = 0xnn000000: Op=x, Cmode=011x.
2948       OpCmode = 0x6;
2949       Imm = SplatBits >> 24;
2950       break;
2951     }
2952
2953     if ((SplatBits & ~0xffff) == 0 &&
2954         ((SplatBits | SplatUndef) & 0xff) == 0xff) {
2955       // Value = 0x0000nnff: Op=x, Cmode=1100.
2956       OpCmode = 0xc;
2957       Imm = SplatBits >> 8;
2958       SplatBits |= 0xff;
2959       break;
2960     }
2961
2962     if ((SplatBits & ~0xffffff) == 0 &&
2963         ((SplatBits | SplatUndef) & 0xffff) == 0xffff) {
2964       // Value = 0x00nnffff: Op=x, Cmode=1101.
2965       OpCmode = 0xd;
2966       Imm = SplatBits >> 16;
2967       SplatBits |= 0xffff;
2968       break;
2969     }
2970
2971     // Note: there are a few 32-bit splat values (specifically: 00ffff00,
2972     // ff000000, ff0000ff, and ffff00ff) that are valid for VMOV.I64 but not
2973     // VMOV.I32.  A (very) minor optimization would be to replicate the value
2974     // and fall through here to test for a valid 64-bit splat.  But, then the
2975     // caller would also need to check and handle the change in size.
2976     return SDValue();
2977
2978   case 64: {
2979     if (!isVMOV)
2980       return SDValue();
2981     // NEON has a 64-bit VMOV splat where each byte is either 0 or 0xff.
2982     uint64_t BitMask = 0xff;
2983     uint64_t Val = 0;
2984     unsigned ImmMask = 1;
2985     Imm = 0;
2986     for (int ByteNum = 0; ByteNum < 8; ++ByteNum) {
2987       if (((SplatBits | SplatUndef) & BitMask) == BitMask) {
2988         Val |= BitMask;
2989         Imm |= ImmMask;
2990       } else if ((SplatBits & BitMask) != 0) {
2991         return SDValue();
2992       }
2993       BitMask <<= 8;
2994       ImmMask <<= 1;
2995     }
2996     // Op=1, Cmode=1110.
2997     OpCmode = 0x1e;
2998     SplatBits = Val;
2999     VT = is128Bits ? MVT::v2i64 : MVT::v1i64;
3000     break;
3001   }
3002
3003   default:
3004     llvm_unreachable("unexpected size for isNEONModifiedImm");
3005     return SDValue();
3006   }
3007
3008   unsigned EncodedVal = ARM_AM::createNEONModImm(OpCmode, Imm);
3009   return DAG.getTargetConstant(EncodedVal, MVT::i32);
3010 }
3011
3012 static bool isVEXTMask(const SmallVectorImpl<int> &M, EVT VT,
3013                        bool &ReverseVEXT, unsigned &Imm) {
3014   unsigned NumElts = VT.getVectorNumElements();
3015   ReverseVEXT = false;
3016
3017   // Assume that the first shuffle index is not UNDEF.  Fail if it is.
3018   if (M[0] < 0)
3019     return false;
3020
3021   Imm = M[0];
3022
3023   // If this is a VEXT shuffle, the immediate value is the index of the first
3024   // element.  The other shuffle indices must be the successive elements after
3025   // the first one.
3026   unsigned ExpectedElt = Imm;
3027   for (unsigned i = 1; i < NumElts; ++i) {
3028     // Increment the expected index.  If it wraps around, it may still be
3029     // a VEXT but the source vectors must be swapped.
3030     ExpectedElt += 1;
3031     if (ExpectedElt == NumElts * 2) {
3032       ExpectedElt = 0;
3033       ReverseVEXT = true;
3034     }
3035
3036     if (M[i] < 0) continue; // ignore UNDEF indices
3037     if (ExpectedElt != static_cast<unsigned>(M[i]))
3038       return false;
3039   }
3040
3041   // Adjust the index value if the source operands will be swapped.
3042   if (ReverseVEXT)
3043     Imm -= NumElts;
3044
3045   return true;
3046 }
3047
3048 /// isVREVMask - Check if a vector shuffle corresponds to a VREV
3049 /// instruction with the specified blocksize.  (The order of the elements
3050 /// within each block of the vector is reversed.)
3051 static bool isVREVMask(const SmallVectorImpl<int> &M, EVT VT,
3052                        unsigned BlockSize) {
3053   assert((BlockSize==16 || BlockSize==32 || BlockSize==64) &&
3054          "Only possible block sizes for VREV are: 16, 32, 64");
3055
3056   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3057   if (EltSz == 64)
3058     return false;
3059
3060   unsigned NumElts = VT.getVectorNumElements();
3061   unsigned BlockElts = M[0] + 1;
3062   // If the first shuffle index is UNDEF, be optimistic.
3063   if (M[0] < 0)
3064     BlockElts = BlockSize / EltSz;
3065
3066   if (BlockSize <= EltSz || BlockSize != BlockElts * EltSz)
3067     return false;
3068
3069   for (unsigned i = 0; i < NumElts; ++i) {
3070     if (M[i] < 0) continue; // ignore UNDEF indices
3071     if ((unsigned) M[i] != (i - i%BlockElts) + (BlockElts - 1 - i%BlockElts))
3072       return false;
3073   }
3074
3075   return true;
3076 }
3077
3078 static bool isVTRNMask(const SmallVectorImpl<int> &M, EVT VT,
3079                        unsigned &WhichResult) {
3080   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3081   if (EltSz == 64)
3082     return false;
3083
3084   unsigned NumElts = VT.getVectorNumElements();
3085   WhichResult = (M[0] == 0 ? 0 : 1);
3086   for (unsigned i = 0; i < NumElts; i += 2) {
3087     if ((M[i] >= 0 && (unsigned) M[i] != i + WhichResult) ||
3088         (M[i+1] >= 0 && (unsigned) M[i+1] != i + NumElts + WhichResult))
3089       return false;
3090   }
3091   return true;
3092 }
3093
3094 /// isVTRN_v_undef_Mask - Special case of isVTRNMask for canonical form of
3095 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
3096 /// Mask is e.g., <0, 0, 2, 2> instead of <0, 4, 2, 6>.
3097 static bool isVTRN_v_undef_Mask(const SmallVectorImpl<int> &M, EVT VT,
3098                                 unsigned &WhichResult) {
3099   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3100   if (EltSz == 64)
3101     return false;
3102
3103   unsigned NumElts = VT.getVectorNumElements();
3104   WhichResult = (M[0] == 0 ? 0 : 1);
3105   for (unsigned i = 0; i < NumElts; i += 2) {
3106     if ((M[i] >= 0 && (unsigned) M[i] != i + WhichResult) ||
3107         (M[i+1] >= 0 && (unsigned) M[i+1] != i + WhichResult))
3108       return false;
3109   }
3110   return true;
3111 }
3112
3113 static bool isVUZPMask(const SmallVectorImpl<int> &M, EVT VT,
3114                        unsigned &WhichResult) {
3115   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3116   if (EltSz == 64)
3117     return false;
3118
3119   unsigned NumElts = VT.getVectorNumElements();
3120   WhichResult = (M[0] == 0 ? 0 : 1);
3121   for (unsigned i = 0; i != NumElts; ++i) {
3122     if (M[i] < 0) continue; // ignore UNDEF indices
3123     if ((unsigned) M[i] != 2 * i + WhichResult)
3124       return false;
3125   }
3126
3127   // VUZP.32 for 64-bit vectors is a pseudo-instruction alias for VTRN.32.
3128   if (VT.is64BitVector() && EltSz == 32)
3129     return false;
3130
3131   return true;
3132 }
3133
3134 /// isVUZP_v_undef_Mask - Special case of isVUZPMask for canonical form of
3135 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
3136 /// Mask is e.g., <0, 2, 0, 2> instead of <0, 2, 4, 6>,
3137 static bool isVUZP_v_undef_Mask(const SmallVectorImpl<int> &M, EVT VT,
3138                                 unsigned &WhichResult) {
3139   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3140   if (EltSz == 64)
3141     return false;
3142
3143   unsigned Half = VT.getVectorNumElements() / 2;
3144   WhichResult = (M[0] == 0 ? 0 : 1);
3145   for (unsigned j = 0; j != 2; ++j) {
3146     unsigned Idx = WhichResult;
3147     for (unsigned i = 0; i != Half; ++i) {
3148       int MIdx = M[i + j * Half];
3149       if (MIdx >= 0 && (unsigned) MIdx != Idx)
3150         return false;
3151       Idx += 2;
3152     }
3153   }
3154
3155   // VUZP.32 for 64-bit vectors is a pseudo-instruction alias for VTRN.32.
3156   if (VT.is64BitVector() && EltSz == 32)
3157     return false;
3158
3159   return true;
3160 }
3161
3162 static bool isVZIPMask(const SmallVectorImpl<int> &M, EVT VT,
3163                        unsigned &WhichResult) {
3164   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3165   if (EltSz == 64)
3166     return false;
3167
3168   unsigned NumElts = VT.getVectorNumElements();
3169   WhichResult = (M[0] == 0 ? 0 : 1);
3170   unsigned Idx = WhichResult * NumElts / 2;
3171   for (unsigned i = 0; i != NumElts; i += 2) {
3172     if ((M[i] >= 0 && (unsigned) M[i] != Idx) ||
3173         (M[i+1] >= 0 && (unsigned) M[i+1] != Idx + NumElts))
3174       return false;
3175     Idx += 1;
3176   }
3177
3178   // VZIP.32 for 64-bit vectors is a pseudo-instruction alias for VTRN.32.
3179   if (VT.is64BitVector() && EltSz == 32)
3180     return false;
3181
3182   return true;
3183 }
3184
3185 /// isVZIP_v_undef_Mask - Special case of isVZIPMask for canonical form of
3186 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
3187 /// Mask is e.g., <0, 0, 1, 1> instead of <0, 4, 1, 5>.
3188 static bool isVZIP_v_undef_Mask(const SmallVectorImpl<int> &M, EVT VT,
3189                                 unsigned &WhichResult) {
3190   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3191   if (EltSz == 64)
3192     return false;
3193
3194   unsigned NumElts = VT.getVectorNumElements();
3195   WhichResult = (M[0] == 0 ? 0 : 1);
3196   unsigned Idx = WhichResult * NumElts / 2;
3197   for (unsigned i = 0; i != NumElts; i += 2) {
3198     if ((M[i] >= 0 && (unsigned) M[i] != Idx) ||
3199         (M[i+1] >= 0 && (unsigned) M[i+1] != Idx))
3200       return false;
3201     Idx += 1;
3202   }
3203
3204   // VZIP.32 for 64-bit vectors is a pseudo-instruction alias for VTRN.32.
3205   if (VT.is64BitVector() && EltSz == 32)
3206     return false;
3207
3208   return true;
3209 }
3210
3211 // If N is an integer constant that can be moved into a register in one
3212 // instruction, return an SDValue of such a constant (will become a MOV
3213 // instruction).  Otherwise return null.
3214 static SDValue IsSingleInstrConstant(SDValue N, SelectionDAG &DAG,
3215                                      const ARMSubtarget *ST, DebugLoc dl) {
3216   uint64_t Val;
3217   if (!isa<ConstantSDNode>(N))
3218     return SDValue();
3219   Val = cast<ConstantSDNode>(N)->getZExtValue();
3220
3221   if (ST->isThumb1Only()) {
3222     if (Val <= 255 || ~Val <= 255)
3223       return DAG.getConstant(Val, MVT::i32);
3224   } else {
3225     if (ARM_AM::getSOImmVal(Val) != -1 || ARM_AM::getSOImmVal(~Val) != -1)
3226       return DAG.getConstant(Val, MVT::i32);
3227   }
3228   return SDValue();
3229 }
3230
3231 // If this is a case we can't handle, return null and let the default
3232 // expansion code take care of it.
3233 static SDValue LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG,
3234                                  const ARMSubtarget *ST) {
3235   BuildVectorSDNode *BVN = cast<BuildVectorSDNode>(Op.getNode());
3236   DebugLoc dl = Op.getDebugLoc();
3237   EVT VT = Op.getValueType();
3238
3239   APInt SplatBits, SplatUndef;
3240   unsigned SplatBitSize;
3241   bool HasAnyUndefs;
3242   if (BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize, HasAnyUndefs)) {
3243     if (SplatBitSize <= 64) {
3244       // Check if an immediate VMOV works.
3245       EVT VmovVT;
3246       SDValue Val = isNEONModifiedImm(SplatBits.getZExtValue(),
3247                                       SplatUndef.getZExtValue(), SplatBitSize,
3248                                       DAG, VmovVT, VT.is128BitVector(), true);
3249       if (Val.getNode()) {
3250         SDValue Vmov = DAG.getNode(ARMISD::VMOVIMM, dl, VmovVT, Val);
3251         return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vmov);
3252       }
3253
3254       // Try an immediate VMVN.
3255       uint64_t NegatedImm = (SplatBits.getZExtValue() ^
3256                              ((1LL << SplatBitSize) - 1));
3257       Val = isNEONModifiedImm(NegatedImm,
3258                                       SplatUndef.getZExtValue(), SplatBitSize,
3259                                       DAG, VmovVT, VT.is128BitVector(), false);
3260       if (Val.getNode()) {
3261         SDValue Vmov = DAG.getNode(ARMISD::VMVNIMM, dl, VmovVT, Val);
3262         return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vmov);
3263       }
3264     }
3265   }
3266
3267   // Scan through the operands to see if only one value is used.
3268   unsigned NumElts = VT.getVectorNumElements();
3269   bool isOnlyLowElement = true;
3270   bool usesOnlyOneValue = true;
3271   bool isConstant = true;
3272   SDValue Value;
3273   for (unsigned i = 0; i < NumElts; ++i) {
3274     SDValue V = Op.getOperand(i);
3275     if (V.getOpcode() == ISD::UNDEF)
3276       continue;
3277     if (i > 0)
3278       isOnlyLowElement = false;
3279     if (!isa<ConstantFPSDNode>(V) && !isa<ConstantSDNode>(V))
3280       isConstant = false;
3281
3282     if (!Value.getNode())
3283       Value = V;
3284     else if (V != Value)
3285       usesOnlyOneValue = false;
3286   }
3287
3288   if (!Value.getNode())
3289     return DAG.getUNDEF(VT);
3290
3291   if (isOnlyLowElement)
3292     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Value);
3293
3294   unsigned EltSize = VT.getVectorElementType().getSizeInBits();
3295
3296   if (EnableARMVDUPsplat) {
3297     // Use VDUP for non-constant splats.  For f32 constant splats, reduce to
3298     // i32 and try again.
3299     if (usesOnlyOneValue && EltSize <= 32) {
3300       if (!isConstant)
3301         return DAG.getNode(ARMISD::VDUP, dl, VT, Value);
3302       if (VT.getVectorElementType().isFloatingPoint()) {
3303         SmallVector<SDValue, 8> Ops;
3304         for (unsigned i = 0; i < NumElts; ++i)
3305           Ops.push_back(DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i32,
3306                                     Op.getOperand(i)));
3307         SDValue Val = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, &Ops[0],
3308                                   NumElts);
3309         return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
3310                            LowerBUILD_VECTOR(Val, DAG, ST));
3311       }
3312       SDValue Val = IsSingleInstrConstant(Value, DAG, ST, dl);
3313       if (Val.getNode())
3314         return DAG.getNode(ARMISD::VDUP, dl, VT, Val);
3315     }
3316   }
3317
3318   // If all elements are constants and the case above didn't get hit, fall back
3319   // to the default expansion, which will generate a load from the constant
3320   // pool.
3321   if (isConstant)
3322     return SDValue();
3323
3324   if (!EnableARMVDUPsplat) {
3325     // Use VDUP for non-constant splats.
3326     if (usesOnlyOneValue && EltSize <= 32)
3327       return DAG.getNode(ARMISD::VDUP, dl, VT, Value);
3328   }
3329
3330   // Vectors with 32- or 64-bit elements can be built by directly assigning
3331   // the subregisters.  Lower it to an ARMISD::BUILD_VECTOR so the operands
3332   // will be legalized.
3333   if (EltSize >= 32) {
3334     // Do the expansion with floating-point types, since that is what the VFP
3335     // registers are defined to use, and since i64 is not legal.
3336     EVT EltVT = EVT::getFloatingPointVT(EltSize);
3337     EVT VecVT = EVT::getVectorVT(*DAG.getContext(), EltVT, NumElts);
3338     SmallVector<SDValue, 8> Ops;
3339     for (unsigned i = 0; i < NumElts; ++i)
3340       Ops.push_back(DAG.getNode(ISD::BIT_CONVERT, dl, EltVT, Op.getOperand(i)));
3341     SDValue Val = DAG.getNode(ARMISD::BUILD_VECTOR, dl, VecVT, &Ops[0],NumElts);
3342     return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Val);
3343   }
3344
3345   return SDValue();
3346 }
3347
3348 /// isShuffleMaskLegal - Targets can use this to indicate that they only
3349 /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
3350 /// By default, if a target supports the VECTOR_SHUFFLE node, all mask values
3351 /// are assumed to be legal.
3352 bool
3353 ARMTargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
3354                                       EVT VT) const {
3355   if (VT.getVectorNumElements() == 4 &&
3356       (VT.is128BitVector() || VT.is64BitVector())) {
3357     unsigned PFIndexes[4];
3358     for (unsigned i = 0; i != 4; ++i) {
3359       if (M[i] < 0)
3360         PFIndexes[i] = 8;
3361       else
3362         PFIndexes[i] = M[i];
3363     }
3364
3365     // Compute the index in the perfect shuffle table.
3366     unsigned PFTableIndex =
3367       PFIndexes[0]*9*9*9+PFIndexes[1]*9*9+PFIndexes[2]*9+PFIndexes[3];
3368     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
3369     unsigned Cost = (PFEntry >> 30);
3370
3371     if (Cost <= 4)
3372       return true;
3373   }
3374
3375   bool ReverseVEXT;
3376   unsigned Imm, WhichResult;
3377
3378   unsigned EltSize = VT.getVectorElementType().getSizeInBits();
3379   return (EltSize >= 32 ||
3380           ShuffleVectorSDNode::isSplatMask(&M[0], VT) ||
3381           isVREVMask(M, VT, 64) ||
3382           isVREVMask(M, VT, 32) ||
3383           isVREVMask(M, VT, 16) ||
3384           isVEXTMask(M, VT, ReverseVEXT, Imm) ||
3385           isVTRNMask(M, VT, WhichResult) ||
3386           isVUZPMask(M, VT, WhichResult) ||
3387           isVZIPMask(M, VT, WhichResult) ||
3388           isVTRN_v_undef_Mask(M, VT, WhichResult) ||
3389           isVUZP_v_undef_Mask(M, VT, WhichResult) ||
3390           isVZIP_v_undef_Mask(M, VT, WhichResult));
3391 }
3392
3393 /// GeneratePerfectShuffle - Given an entry in the perfect-shuffle table, emit
3394 /// the specified operations to build the shuffle.
3395 static SDValue GeneratePerfectShuffle(unsigned PFEntry, SDValue LHS,
3396                                       SDValue RHS, SelectionDAG &DAG,
3397                                       DebugLoc dl) {
3398   unsigned OpNum = (PFEntry >> 26) & 0x0F;
3399   unsigned LHSID = (PFEntry >> 13) & ((1 << 13)-1);
3400   unsigned RHSID = (PFEntry >>  0) & ((1 << 13)-1);
3401
3402   enum {
3403     OP_COPY = 0, // Copy, used for things like <u,u,u,3> to say it is <0,1,2,3>
3404     OP_VREV,
3405     OP_VDUP0,
3406     OP_VDUP1,
3407     OP_VDUP2,
3408     OP_VDUP3,
3409     OP_VEXT1,
3410     OP_VEXT2,
3411     OP_VEXT3,
3412     OP_VUZPL, // VUZP, left result
3413     OP_VUZPR, // VUZP, right result
3414     OP_VZIPL, // VZIP, left result
3415     OP_VZIPR, // VZIP, right result
3416     OP_VTRNL, // VTRN, left result
3417     OP_VTRNR  // VTRN, right result
3418   };
3419
3420   if (OpNum == OP_COPY) {
3421     if (LHSID == (1*9+2)*9+3) return LHS;
3422     assert(LHSID == ((4*9+5)*9+6)*9+7 && "Illegal OP_COPY!");
3423     return RHS;
3424   }
3425
3426   SDValue OpLHS, OpRHS;
3427   OpLHS = GeneratePerfectShuffle(PerfectShuffleTable[LHSID], LHS, RHS, DAG, dl);
3428   OpRHS = GeneratePerfectShuffle(PerfectShuffleTable[RHSID], LHS, RHS, DAG, dl);
3429   EVT VT = OpLHS.getValueType();
3430
3431   switch (OpNum) {
3432   default: llvm_unreachable("Unknown shuffle opcode!");
3433   case OP_VREV:
3434     return DAG.getNode(ARMISD::VREV64, dl, VT, OpLHS);
3435   case OP_VDUP0:
3436   case OP_VDUP1:
3437   case OP_VDUP2:
3438   case OP_VDUP3:
3439     return DAG.getNode(ARMISD::VDUPLANE, dl, VT,
3440                        OpLHS, DAG.getConstant(OpNum-OP_VDUP0, MVT::i32));
3441   case OP_VEXT1:
3442   case OP_VEXT2:
3443   case OP_VEXT3:
3444     return DAG.getNode(ARMISD::VEXT, dl, VT,
3445                        OpLHS, OpRHS,
3446                        DAG.getConstant(OpNum-OP_VEXT1+1, MVT::i32));
3447   case OP_VUZPL:
3448   case OP_VUZPR:
3449     return DAG.getNode(ARMISD::VUZP, dl, DAG.getVTList(VT, VT),
3450                        OpLHS, OpRHS).getValue(OpNum-OP_VUZPL);
3451   case OP_VZIPL:
3452   case OP_VZIPR:
3453     return DAG.getNode(ARMISD::VZIP, dl, DAG.getVTList(VT, VT),
3454                        OpLHS, OpRHS).getValue(OpNum-OP_VZIPL);
3455   case OP_VTRNL:
3456   case OP_VTRNR:
3457     return DAG.getNode(ARMISD::VTRN, dl, DAG.getVTList(VT, VT),
3458                        OpLHS, OpRHS).getValue(OpNum-OP_VTRNL);
3459   }
3460 }
3461
3462 static SDValue LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) {
3463   SDValue V1 = Op.getOperand(0);
3464   SDValue V2 = Op.getOperand(1);
3465   DebugLoc dl = Op.getDebugLoc();
3466   EVT VT = Op.getValueType();
3467   ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(Op.getNode());
3468   SmallVector<int, 8> ShuffleMask;
3469
3470   // Convert shuffles that are directly supported on NEON to target-specific
3471   // DAG nodes, instead of keeping them as shuffles and matching them again
3472   // during code selection.  This is more efficient and avoids the possibility
3473   // of inconsistencies between legalization and selection.
3474   // FIXME: floating-point vectors should be canonicalized to integer vectors
3475   // of the same time so that they get CSEd properly.
3476   SVN->getMask(ShuffleMask);
3477
3478   unsigned EltSize = VT.getVectorElementType().getSizeInBits();
3479   if (EltSize <= 32) {
3480     if (ShuffleVectorSDNode::isSplatMask(&ShuffleMask[0], VT)) {
3481       int Lane = SVN->getSplatIndex();
3482       // If this is undef splat, generate it via "just" vdup, if possible.
3483       if (Lane == -1) Lane = 0;
3484
3485       if (Lane == 0 && V1.getOpcode() == ISD::SCALAR_TO_VECTOR) {
3486         return DAG.getNode(ARMISD::VDUP, dl, VT, V1.getOperand(0));
3487       }
3488       return DAG.getNode(ARMISD::VDUPLANE, dl, VT, V1,
3489                          DAG.getConstant(Lane, MVT::i32));
3490     }
3491
3492     bool ReverseVEXT;
3493     unsigned Imm;
3494     if (isVEXTMask(ShuffleMask, VT, ReverseVEXT, Imm)) {
3495       if (ReverseVEXT)
3496         std::swap(V1, V2);
3497       return DAG.getNode(ARMISD::VEXT, dl, VT, V1, V2,
3498                          DAG.getConstant(Imm, MVT::i32));
3499     }
3500
3501     if (isVREVMask(ShuffleMask, VT, 64))
3502       return DAG.getNode(ARMISD::VREV64, dl, VT, V1);
3503     if (isVREVMask(ShuffleMask, VT, 32))
3504       return DAG.getNode(ARMISD::VREV32, dl, VT, V1);
3505     if (isVREVMask(ShuffleMask, VT, 16))
3506       return DAG.getNode(ARMISD::VREV16, dl, VT, V1);
3507
3508     // Check for Neon shuffles that modify both input vectors in place.
3509     // If both results are used, i.e., if there are two shuffles with the same
3510     // source operands and with masks corresponding to both results of one of
3511     // these operations, DAG memoization will ensure that a single node is
3512     // used for both shuffles.
3513     unsigned WhichResult;
3514     if (isVTRNMask(ShuffleMask, VT, WhichResult))
3515       return DAG.getNode(ARMISD::VTRN, dl, DAG.getVTList(VT, VT),
3516                          V1, V2).getValue(WhichResult);
3517     if (isVUZPMask(ShuffleMask, VT, WhichResult))
3518       return DAG.getNode(ARMISD::VUZP, dl, DAG.getVTList(VT, VT),
3519                          V1, V2).getValue(WhichResult);
3520     if (isVZIPMask(ShuffleMask, VT, WhichResult))
3521       return DAG.getNode(ARMISD::VZIP, dl, DAG.getVTList(VT, VT),
3522                          V1, V2).getValue(WhichResult);
3523
3524     if (isVTRN_v_undef_Mask(ShuffleMask, VT, WhichResult))
3525       return DAG.getNode(ARMISD::VTRN, dl, DAG.getVTList(VT, VT),
3526                          V1, V1).getValue(WhichResult);
3527     if (isVUZP_v_undef_Mask(ShuffleMask, VT, WhichResult))
3528       return DAG.getNode(ARMISD::VUZP, dl, DAG.getVTList(VT, VT),
3529                          V1, V1).getValue(WhichResult);
3530     if (isVZIP_v_undef_Mask(ShuffleMask, VT, WhichResult))
3531       return DAG.getNode(ARMISD::VZIP, dl, DAG.getVTList(VT, VT),
3532                          V1, V1).getValue(WhichResult);
3533   }
3534
3535   // If the shuffle is not directly supported and it has 4 elements, use
3536   // the PerfectShuffle-generated table to synthesize it from other shuffles.
3537   unsigned NumElts = VT.getVectorNumElements();
3538   if (NumElts == 4) {
3539     unsigned PFIndexes[4];
3540     for (unsigned i = 0; i != 4; ++i) {
3541       if (ShuffleMask[i] < 0)
3542         PFIndexes[i] = 8;
3543       else
3544         PFIndexes[i] = ShuffleMask[i];
3545     }
3546
3547     // Compute the index in the perfect shuffle table.
3548     unsigned PFTableIndex =
3549       PFIndexes[0]*9*9*9+PFIndexes[1]*9*9+PFIndexes[2]*9+PFIndexes[3];
3550     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
3551     unsigned Cost = (PFEntry >> 30);
3552
3553     if (Cost <= 4)
3554       return GeneratePerfectShuffle(PFEntry, V1, V2, DAG, dl);
3555   }
3556
3557   // Implement shuffles with 32- or 64-bit elements as ARMISD::BUILD_VECTORs.
3558   if (EltSize >= 32) {
3559     // Do the expansion with floating-point types, since that is what the VFP
3560     // registers are defined to use, and since i64 is not legal.
3561     EVT EltVT = EVT::getFloatingPointVT(EltSize);
3562     EVT VecVT = EVT::getVectorVT(*DAG.getContext(), EltVT, NumElts);
3563     V1 = DAG.getNode(ISD::BIT_CONVERT, dl, VecVT, V1);
3564     V2 = DAG.getNode(ISD::BIT_CONVERT, dl, VecVT, V2);
3565     SmallVector<SDValue, 8> Ops;
3566     for (unsigned i = 0; i < NumElts; ++i) {
3567       if (ShuffleMask[i] < 0)
3568         Ops.push_back(DAG.getUNDEF(EltVT));
3569       else
3570         Ops.push_back(DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, EltVT,
3571                                   ShuffleMask[i] < (int)NumElts ? V1 : V2,
3572                                   DAG.getConstant(ShuffleMask[i] & (NumElts-1),
3573                                                   MVT::i32)));
3574     }
3575     SDValue Val = DAG.getNode(ARMISD::BUILD_VECTOR, dl, VecVT, &Ops[0],NumElts);
3576     return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Val);
3577   }
3578
3579   return SDValue();
3580 }
3581
3582 static SDValue LowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) {
3583   EVT VT = Op.getValueType();
3584   DebugLoc dl = Op.getDebugLoc();
3585   SDValue Vec = Op.getOperand(0);
3586   SDValue Lane = Op.getOperand(1);
3587   assert(VT == MVT::i32 &&
3588          Vec.getValueType().getVectorElementType().getSizeInBits() < 32 &&
3589          "unexpected type for custom-lowering vector extract");
3590   return DAG.getNode(ARMISD::VGETLANEu, dl, MVT::i32, Vec, Lane);
3591 }
3592
3593 static SDValue LowerCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) {
3594   // The only time a CONCAT_VECTORS operation can have legal types is when
3595   // two 64-bit vectors are concatenated to a 128-bit vector.
3596   assert(Op.getValueType().is128BitVector() && Op.getNumOperands() == 2 &&
3597          "unexpected CONCAT_VECTORS");
3598   DebugLoc dl = Op.getDebugLoc();
3599   SDValue Val = DAG.getUNDEF(MVT::v2f64);
3600   SDValue Op0 = Op.getOperand(0);
3601   SDValue Op1 = Op.getOperand(1);
3602   if (Op0.getOpcode() != ISD::UNDEF)
3603     Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64, Val,
3604                       DAG.getNode(ISD::BIT_CONVERT, dl, MVT::f64, Op0),
3605                       DAG.getIntPtrConstant(0));
3606   if (Op1.getOpcode() != ISD::UNDEF)
3607     Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64, Val,
3608                       DAG.getNode(ISD::BIT_CONVERT, dl, MVT::f64, Op1),
3609                       DAG.getIntPtrConstant(1));
3610   return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Val);
3611 }
3612
3613 /// SkipExtension - For a node that is either a SIGN_EXTEND, ZERO_EXTEND, or
3614 /// an extending load, return the unextended value.
3615 static SDValue SkipExtension(SDNode *N, SelectionDAG &DAG) {
3616   if (N->getOpcode() == ISD::SIGN_EXTEND || N->getOpcode() == ISD::ZERO_EXTEND)
3617     return N->getOperand(0);
3618   LoadSDNode *LD = cast<LoadSDNode>(N);
3619   return DAG.getLoad(LD->getMemoryVT(), N->getDebugLoc(), LD->getChain(),
3620                      LD->getBasePtr(), LD->getSrcValue(),
3621                      LD->getSrcValueOffset(), LD->isVolatile(),
3622                      LD->isNonTemporal(), LD->getAlignment());
3623 }
3624
3625 static SDValue LowerMUL(SDValue Op, SelectionDAG &DAG) {
3626   // Multiplications are only custom-lowered for 128-bit vectors so that
3627   // VMULL can be detected.  Otherwise v2i64 multiplications are not legal.
3628   EVT VT = Op.getValueType();
3629   assert(VT.is128BitVector() && "unexpected type for custom-lowering ISD::MUL");
3630   SDNode *N0 = Op.getOperand(0).getNode();
3631   SDNode *N1 = Op.getOperand(1).getNode();
3632   unsigned NewOpc = 0;
3633   if ((N0->getOpcode() == ISD::SIGN_EXTEND || ISD::isSEXTLoad(N0)) &&
3634       (N1->getOpcode() == ISD::SIGN_EXTEND || ISD::isSEXTLoad(N1))) {
3635     NewOpc = ARMISD::VMULLs;
3636   } else if ((N0->getOpcode() == ISD::ZERO_EXTEND || ISD::isZEXTLoad(N0)) &&
3637              (N1->getOpcode() == ISD::ZERO_EXTEND || ISD::isZEXTLoad(N1))) {
3638     NewOpc = ARMISD::VMULLu;
3639   } else if (VT.getSimpleVT().SimpleTy == MVT::v2i64) {
3640     // Fall through to expand this.  It is not legal.
3641     return SDValue();
3642   } else {
3643     // Other vector multiplications are legal.
3644     return Op;
3645   }
3646
3647   // Legalize to a VMULL instruction.
3648   DebugLoc DL = Op.getDebugLoc();
3649   SDValue Op0 = SkipExtension(N0, DAG);
3650   SDValue Op1 = SkipExtension(N1, DAG);
3651
3652   assert(Op0.getValueType().is64BitVector() &&
3653          Op1.getValueType().is64BitVector() &&
3654          "unexpected types for extended operands to VMULL");
3655   return DAG.getNode(NewOpc, DL, VT, Op0, Op1);
3656 }
3657
3658 SDValue ARMTargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) const {
3659   switch (Op.getOpcode()) {
3660   default: llvm_unreachable("Don't know how to custom lower this!");
3661   case ISD::ConstantPool:  return LowerConstantPool(Op, DAG);
3662   case ISD::BlockAddress:  return LowerBlockAddress(Op, DAG);
3663   case ISD::GlobalAddress:
3664     return Subtarget->isTargetDarwin() ? LowerGlobalAddressDarwin(Op, DAG) :
3665       LowerGlobalAddressELF(Op, DAG);
3666   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
3667   case ISD::SELECT:        return LowerSELECT(Op, DAG);
3668   case ISD::SELECT_CC:     return LowerSELECT_CC(Op, DAG);
3669   case ISD::BR_CC:         return LowerBR_CC(Op, DAG);
3670   case ISD::BR_JT:         return LowerBR_JT(Op, DAG);
3671   case ISD::VASTART:       return LowerVASTART(Op, DAG);
3672   case ISD::MEMBARRIER:    return LowerMEMBARRIER(Op, DAG, Subtarget);
3673   case ISD::SINT_TO_FP:
3674   case ISD::UINT_TO_FP:    return LowerINT_TO_FP(Op, DAG);
3675   case ISD::FP_TO_SINT:
3676   case ISD::FP_TO_UINT:    return LowerFP_TO_INT(Op, DAG);
3677   case ISD::FCOPYSIGN:     return LowerFCOPYSIGN(Op, DAG);
3678   case ISD::RETURNADDR:    return LowerRETURNADDR(Op, DAG);
3679   case ISD::FRAMEADDR:     return LowerFRAMEADDR(Op, DAG);
3680   case ISD::GLOBAL_OFFSET_TABLE: return LowerGLOBAL_OFFSET_TABLE(Op, DAG);
3681   case ISD::EH_SJLJ_SETJMP: return LowerEH_SJLJ_SETJMP(Op, DAG);
3682   case ISD::EH_SJLJ_LONGJMP: return LowerEH_SJLJ_LONGJMP(Op, DAG);
3683   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG,
3684                                                                Subtarget);
3685   case ISD::BIT_CONVERT:   return ExpandBIT_CONVERT(Op.getNode(), DAG);
3686   case ISD::SHL:
3687   case ISD::SRL:
3688   case ISD::SRA:           return LowerShift(Op.getNode(), DAG, Subtarget);
3689   case ISD::SHL_PARTS:     return LowerShiftLeftParts(Op, DAG);
3690   case ISD::SRL_PARTS:
3691   case ISD::SRA_PARTS:     return LowerShiftRightParts(Op, DAG);
3692   case ISD::CTTZ:          return LowerCTTZ(Op.getNode(), DAG, Subtarget);
3693   case ISD::VSETCC:        return LowerVSETCC(Op, DAG);
3694   case ISD::BUILD_VECTOR:  return LowerBUILD_VECTOR(Op, DAG, Subtarget);
3695   case ISD::VECTOR_SHUFFLE: return LowerVECTOR_SHUFFLE(Op, DAG);
3696   case ISD::EXTRACT_VECTOR_ELT: return LowerEXTRACT_VECTOR_ELT(Op, DAG);
3697   case ISD::CONCAT_VECTORS: return LowerCONCAT_VECTORS(Op, DAG);
3698   case ISD::FLT_ROUNDS_:   return LowerFLT_ROUNDS_(Op, DAG);
3699   case ISD::MUL:           return LowerMUL(Op, DAG);
3700   }
3701   return SDValue();
3702 }
3703
3704 /// ReplaceNodeResults - Replace the results of node with an illegal result
3705 /// type with new values built out of custom code.
3706 void ARMTargetLowering::ReplaceNodeResults(SDNode *N,
3707                                            SmallVectorImpl<SDValue>&Results,
3708                                            SelectionDAG &DAG) const {
3709   SDValue Res;
3710   switch (N->getOpcode()) {
3711   default:
3712     llvm_unreachable("Don't know how to custom expand this!");
3713     break;
3714   case ISD::BIT_CONVERT:
3715     Res = ExpandBIT_CONVERT(N, DAG);
3716     break;
3717   case ISD::SRL:
3718   case ISD::SRA:
3719     Res = LowerShift(N, DAG, Subtarget);
3720     break;
3721   }
3722   if (Res.getNode())
3723     Results.push_back(Res);
3724 }
3725
3726 //===----------------------------------------------------------------------===//
3727 //                           ARM Scheduler Hooks
3728 //===----------------------------------------------------------------------===//
3729
3730 MachineBasicBlock *
3731 ARMTargetLowering::EmitAtomicCmpSwap(MachineInstr *MI,
3732                                      MachineBasicBlock *BB,
3733                                      unsigned Size) const {
3734   unsigned dest    = MI->getOperand(0).getReg();
3735   unsigned ptr     = MI->getOperand(1).getReg();
3736   unsigned oldval  = MI->getOperand(2).getReg();
3737   unsigned newval  = MI->getOperand(3).getReg();
3738   unsigned scratch = BB->getParent()->getRegInfo()
3739     .createVirtualRegister(ARM::GPRRegisterClass);
3740   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
3741   DebugLoc dl = MI->getDebugLoc();
3742   bool isThumb2 = Subtarget->isThumb2();
3743
3744   unsigned ldrOpc, strOpc;
3745   switch (Size) {
3746   default: llvm_unreachable("unsupported size for AtomicCmpSwap!");
3747   case 1:
3748     ldrOpc = isThumb2 ? ARM::t2LDREXB : ARM::LDREXB;
3749     strOpc = isThumb2 ? ARM::t2LDREXB : ARM::STREXB;
3750     break;
3751   case 2:
3752     ldrOpc = isThumb2 ? ARM::t2LDREXH : ARM::LDREXH;
3753     strOpc = isThumb2 ? ARM::t2STREXH : ARM::STREXH;
3754     break;
3755   case 4:
3756     ldrOpc = isThumb2 ? ARM::t2LDREX : ARM::LDREX;
3757     strOpc = isThumb2 ? ARM::t2STREX : ARM::STREX;
3758     break;
3759   }
3760
3761   MachineFunction *MF = BB->getParent();
3762   const BasicBlock *LLVM_BB = BB->getBasicBlock();
3763   MachineFunction::iterator It = BB;
3764   ++It; // insert the new blocks after the current block
3765
3766   MachineBasicBlock *loop1MBB = MF->CreateMachineBasicBlock(LLVM_BB);
3767   MachineBasicBlock *loop2MBB = MF->CreateMachineBasicBlock(LLVM_BB);
3768   MachineBasicBlock *exitMBB = MF->CreateMachineBasicBlock(LLVM_BB);
3769   MF->insert(It, loop1MBB);
3770   MF->insert(It, loop2MBB);
3771   MF->insert(It, exitMBB);
3772
3773   // Transfer the remainder of BB and its successor edges to exitMBB.
3774   exitMBB->splice(exitMBB->begin(), BB,
3775                   llvm::next(MachineBasicBlock::iterator(MI)),
3776                   BB->end());
3777   exitMBB->transferSuccessorsAndUpdatePHIs(BB);
3778
3779   //  thisMBB:
3780   //   ...
3781   //   fallthrough --> loop1MBB
3782   BB->addSuccessor(loop1MBB);
3783
3784   // loop1MBB:
3785   //   ldrex dest, [ptr]
3786   //   cmp dest, oldval
3787   //   bne exitMBB
3788   BB = loop1MBB;
3789   AddDefaultPred(BuildMI(BB, dl, TII->get(ldrOpc), dest).addReg(ptr));
3790   AddDefaultPred(BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2CMPrr : ARM::CMPrr))
3791                  .addReg(dest).addReg(oldval));
3792   BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2Bcc : ARM::Bcc))
3793     .addMBB(exitMBB).addImm(ARMCC::NE).addReg(ARM::CPSR);
3794   BB->addSuccessor(loop2MBB);
3795   BB->addSuccessor(exitMBB);
3796
3797   // loop2MBB:
3798   //   strex scratch, newval, [ptr]
3799   //   cmp scratch, #0
3800   //   bne loop1MBB
3801   BB = loop2MBB;
3802   AddDefaultPred(BuildMI(BB, dl, TII->get(strOpc), scratch).addReg(newval)
3803                  .addReg(ptr));
3804   AddDefaultPred(BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2CMPri : ARM::CMPri))
3805                  .addReg(scratch).addImm(0));
3806   BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2Bcc : ARM::Bcc))
3807     .addMBB(loop1MBB).addImm(ARMCC::NE).addReg(ARM::CPSR);
3808   BB->addSuccessor(loop1MBB);
3809   BB->addSuccessor(exitMBB);
3810
3811   //  exitMBB:
3812   //   ...
3813   BB = exitMBB;
3814
3815   MI->eraseFromParent();   // The instruction is gone now.
3816
3817   return BB;
3818 }
3819
3820 MachineBasicBlock *
3821 ARMTargetLowering::EmitAtomicBinary(MachineInstr *MI, MachineBasicBlock *BB,
3822                                     unsigned Size, unsigned BinOpcode) const {
3823   // This also handles ATOMIC_SWAP, indicated by BinOpcode==0.
3824   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
3825
3826   const BasicBlock *LLVM_BB = BB->getBasicBlock();
3827   MachineFunction *MF = BB->getParent();
3828   MachineFunction::iterator It = BB;
3829   ++It;
3830
3831   unsigned dest = MI->getOperand(0).getReg();
3832   unsigned ptr = MI->getOperand(1).getReg();
3833   unsigned incr = MI->getOperand(2).getReg();
3834   DebugLoc dl = MI->getDebugLoc();
3835
3836   bool isThumb2 = Subtarget->isThumb2();
3837   unsigned ldrOpc, strOpc;
3838   switch (Size) {
3839   default: llvm_unreachable("unsupported size for AtomicCmpSwap!");
3840   case 1:
3841     ldrOpc = isThumb2 ? ARM::t2LDREXB : ARM::LDREXB;
3842     strOpc = isThumb2 ? ARM::t2STREXB : ARM::STREXB;
3843     break;
3844   case 2:
3845     ldrOpc = isThumb2 ? ARM::t2LDREXH : ARM::LDREXH;
3846     strOpc = isThumb2 ? ARM::t2STREXH : ARM::STREXH;
3847     break;
3848   case 4:
3849     ldrOpc = isThumb2 ? ARM::t2LDREX : ARM::LDREX;
3850     strOpc = isThumb2 ? ARM::t2STREX : ARM::STREX;
3851     break;
3852   }
3853
3854   MachineBasicBlock *loopMBB = MF->CreateMachineBasicBlock(LLVM_BB);
3855   MachineBasicBlock *exitMBB = MF->CreateMachineBasicBlock(LLVM_BB);
3856   MF->insert(It, loopMBB);
3857   MF->insert(It, exitMBB);
3858
3859   // Transfer the remainder of BB and its successor edges to exitMBB.
3860   exitMBB->splice(exitMBB->begin(), BB,
3861                   llvm::next(MachineBasicBlock::iterator(MI)),
3862                   BB->end());
3863   exitMBB->transferSuccessorsAndUpdatePHIs(BB);
3864
3865   MachineRegisterInfo &RegInfo = MF->getRegInfo();
3866   unsigned scratch = RegInfo.createVirtualRegister(ARM::GPRRegisterClass);
3867   unsigned scratch2 = (!BinOpcode) ? incr :
3868     RegInfo.createVirtualRegister(ARM::GPRRegisterClass);
3869
3870   //  thisMBB:
3871   //   ...
3872   //   fallthrough --> loopMBB
3873   BB->addSuccessor(loopMBB);
3874
3875   //  loopMBB:
3876   //   ldrex dest, ptr
3877   //   <binop> scratch2, dest, incr
3878   //   strex scratch, scratch2, ptr
3879   //   cmp scratch, #0
3880   //   bne- loopMBB
3881   //   fallthrough --> exitMBB
3882   BB = loopMBB;
3883   AddDefaultPred(BuildMI(BB, dl, TII->get(ldrOpc), dest).addReg(ptr));
3884   if (BinOpcode) {
3885     // operand order needs to go the other way for NAND
3886     if (BinOpcode == ARM::BICrr || BinOpcode == ARM::t2BICrr)
3887       AddDefaultPred(BuildMI(BB, dl, TII->get(BinOpcode), scratch2).
3888                      addReg(incr).addReg(dest)).addReg(0);
3889     else
3890       AddDefaultPred(BuildMI(BB, dl, TII->get(BinOpcode), scratch2).
3891                      addReg(dest).addReg(incr)).addReg(0);
3892   }
3893
3894   AddDefaultPred(BuildMI(BB, dl, TII->get(strOpc), scratch).addReg(scratch2)
3895                  .addReg(ptr));
3896   AddDefaultPred(BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2CMPri : ARM::CMPri))
3897                  .addReg(scratch).addImm(0));
3898   BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2Bcc : ARM::Bcc))
3899     .addMBB(loopMBB).addImm(ARMCC::NE).addReg(ARM::CPSR);
3900
3901   BB->addSuccessor(loopMBB);
3902   BB->addSuccessor(exitMBB);
3903
3904   //  exitMBB:
3905   //   ...
3906   BB = exitMBB;
3907
3908   MI->eraseFromParent();   // The instruction is gone now.
3909
3910   return BB;
3911 }
3912
3913 static
3914 MachineBasicBlock *OtherSucc(MachineBasicBlock *MBB, MachineBasicBlock *Succ) {
3915   for (MachineBasicBlock::succ_iterator I = MBB->succ_begin(),
3916        E = MBB->succ_end(); I != E; ++I)
3917     if (*I != Succ)
3918       return *I;
3919   llvm_unreachable("Expecting a BB with two successors!");
3920 }
3921
3922 MachineBasicBlock *
3923 ARMTargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
3924                                                MachineBasicBlock *BB) const {
3925   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
3926   DebugLoc dl = MI->getDebugLoc();
3927   bool isThumb2 = Subtarget->isThumb2();
3928   switch (MI->getOpcode()) {
3929   default:
3930     MI->dump();
3931     llvm_unreachable("Unexpected instr type to insert");
3932
3933   case ARM::ATOMIC_LOAD_ADD_I8:
3934      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2ADDrr : ARM::ADDrr);
3935   case ARM::ATOMIC_LOAD_ADD_I16:
3936      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2ADDrr : ARM::ADDrr);
3937   case ARM::ATOMIC_LOAD_ADD_I32:
3938      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2ADDrr : ARM::ADDrr);
3939
3940   case ARM::ATOMIC_LOAD_AND_I8:
3941      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2ANDrr : ARM::ANDrr);
3942   case ARM::ATOMIC_LOAD_AND_I16:
3943      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2ANDrr : ARM::ANDrr);
3944   case ARM::ATOMIC_LOAD_AND_I32:
3945      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2ANDrr : ARM::ANDrr);
3946
3947   case ARM::ATOMIC_LOAD_OR_I8:
3948      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2ORRrr : ARM::ORRrr);
3949   case ARM::ATOMIC_LOAD_OR_I16:
3950      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2ORRrr : ARM::ORRrr);
3951   case ARM::ATOMIC_LOAD_OR_I32:
3952      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2ORRrr : ARM::ORRrr);
3953
3954   case ARM::ATOMIC_LOAD_XOR_I8:
3955      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2EORrr : ARM::EORrr);
3956   case ARM::ATOMIC_LOAD_XOR_I16:
3957      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2EORrr : ARM::EORrr);
3958   case ARM::ATOMIC_LOAD_XOR_I32:
3959      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2EORrr : ARM::EORrr);
3960
3961   case ARM::ATOMIC_LOAD_NAND_I8:
3962      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2BICrr : ARM::BICrr);
3963   case ARM::ATOMIC_LOAD_NAND_I16:
3964      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2BICrr : ARM::BICrr);
3965   case ARM::ATOMIC_LOAD_NAND_I32:
3966      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2BICrr : ARM::BICrr);
3967
3968   case ARM::ATOMIC_LOAD_SUB_I8:
3969      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2SUBrr : ARM::SUBrr);
3970   case ARM::ATOMIC_LOAD_SUB_I16:
3971      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2SUBrr : ARM::SUBrr);
3972   case ARM::ATOMIC_LOAD_SUB_I32:
3973      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2SUBrr : ARM::SUBrr);
3974
3975   case ARM::ATOMIC_SWAP_I8:  return EmitAtomicBinary(MI, BB, 1, 0);
3976   case ARM::ATOMIC_SWAP_I16: return EmitAtomicBinary(MI, BB, 2, 0);
3977   case ARM::ATOMIC_SWAP_I32: return EmitAtomicBinary(MI, BB, 4, 0);
3978
3979   case ARM::ATOMIC_CMP_SWAP_I8:  return EmitAtomicCmpSwap(MI, BB, 1);
3980   case ARM::ATOMIC_CMP_SWAP_I16: return EmitAtomicCmpSwap(MI, BB, 2);
3981   case ARM::ATOMIC_CMP_SWAP_I32: return EmitAtomicCmpSwap(MI, BB, 4);
3982
3983   case ARM::tMOVCCr_pseudo: {
3984     // To "insert" a SELECT_CC instruction, we actually have to insert the
3985     // diamond control-flow pattern.  The incoming instruction knows the
3986     // destination vreg to set, the condition code register to branch on, the
3987     // true/false values to select between, and a branch opcode to use.
3988     const BasicBlock *LLVM_BB = BB->getBasicBlock();
3989     MachineFunction::iterator It = BB;
3990     ++It;
3991
3992     //  thisMBB:
3993     //  ...
3994     //   TrueVal = ...
3995     //   cmpTY ccX, r1, r2
3996     //   bCC copy1MBB
3997     //   fallthrough --> copy0MBB
3998     MachineBasicBlock *thisMBB  = BB;
3999     MachineFunction *F = BB->getParent();
4000     MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
4001     MachineBasicBlock *sinkMBB  = F->CreateMachineBasicBlock(LLVM_BB);
4002     F->insert(It, copy0MBB);
4003     F->insert(It, sinkMBB);
4004
4005     // Transfer the remainder of BB and its successor edges to sinkMBB.
4006     sinkMBB->splice(sinkMBB->begin(), BB,
4007                     llvm::next(MachineBasicBlock::iterator(MI)),
4008                     BB->end());
4009     sinkMBB->transferSuccessorsAndUpdatePHIs(BB);
4010
4011     BB->addSuccessor(copy0MBB);
4012     BB->addSuccessor(sinkMBB);
4013
4014     BuildMI(BB, dl, TII->get(ARM::tBcc)).addMBB(sinkMBB)
4015       .addImm(MI->getOperand(3).getImm()).addReg(MI->getOperand(4).getReg());
4016
4017     //  copy0MBB:
4018     //   %FalseValue = ...
4019     //   # fallthrough to sinkMBB
4020     BB = copy0MBB;
4021
4022     // Update machine-CFG edges
4023     BB->addSuccessor(sinkMBB);
4024
4025     //  sinkMBB:
4026     //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
4027     //  ...
4028     BB = sinkMBB;
4029     BuildMI(*BB, BB->begin(), dl,
4030             TII->get(ARM::PHI), MI->getOperand(0).getReg())
4031       .addReg(MI->getOperand(1).getReg()).addMBB(copy0MBB)
4032       .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
4033
4034     MI->eraseFromParent();   // The pseudo instruction is gone now.
4035     return BB;
4036   }
4037
4038   case ARM::BCCi64:
4039   case ARM::BCCZi64: {
4040     // Compare both parts that make up the double comparison separately for
4041     // equality.
4042     bool RHSisZero = MI->getOpcode() == ARM::BCCZi64;
4043
4044     unsigned LHS1 = MI->getOperand(1).getReg();
4045     unsigned LHS2 = MI->getOperand(2).getReg();
4046     if (RHSisZero) {
4047       AddDefaultPred(BuildMI(BB, dl,
4048                              TII->get(isThumb2 ? ARM::t2CMPri : ARM::CMPri))
4049                      .addReg(LHS1).addImm(0));
4050       BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2CMPri : ARM::CMPri))
4051         .addReg(LHS2).addImm(0)
4052         .addImm(ARMCC::EQ).addReg(ARM::CPSR);
4053     } else {
4054       unsigned RHS1 = MI->getOperand(3).getReg();
4055       unsigned RHS2 = MI->getOperand(4).getReg();
4056       AddDefaultPred(BuildMI(BB, dl,
4057                              TII->get(isThumb2 ? ARM::t2CMPrr : ARM::CMPrr))
4058                      .addReg(LHS1).addReg(RHS1));
4059       BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2CMPrr : ARM::CMPrr))
4060         .addReg(LHS2).addReg(RHS2)
4061         .addImm(ARMCC::EQ).addReg(ARM::CPSR);
4062     }
4063
4064     MachineBasicBlock *destMBB = MI->getOperand(RHSisZero ? 3 : 5).getMBB();
4065     MachineBasicBlock *exitMBB = OtherSucc(BB, destMBB);
4066     if (MI->getOperand(0).getImm() == ARMCC::NE)
4067       std::swap(destMBB, exitMBB);
4068
4069     BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2Bcc : ARM::Bcc))
4070       .addMBB(destMBB).addImm(ARMCC::EQ).addReg(ARM::CPSR);
4071     BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2B : ARM::B))
4072       .addMBB(exitMBB);
4073
4074     MI->eraseFromParent();   // The pseudo instruction is gone now.
4075     return BB;
4076   }
4077   }
4078 }
4079
4080 //===----------------------------------------------------------------------===//
4081 //                           ARM Optimization Hooks
4082 //===----------------------------------------------------------------------===//
4083
4084 static
4085 SDValue combineSelectAndUse(SDNode *N, SDValue Slct, SDValue OtherOp,
4086                             TargetLowering::DAGCombinerInfo &DCI) {
4087   SelectionDAG &DAG = DCI.DAG;
4088   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
4089   EVT VT = N->getValueType(0);
4090   unsigned Opc = N->getOpcode();
4091   bool isSlctCC = Slct.getOpcode() == ISD::SELECT_CC;
4092   SDValue LHS = isSlctCC ? Slct.getOperand(2) : Slct.getOperand(1);
4093   SDValue RHS = isSlctCC ? Slct.getOperand(3) : Slct.getOperand(2);
4094   ISD::CondCode CC = ISD::SETCC_INVALID;
4095
4096   if (isSlctCC) {
4097     CC = cast<CondCodeSDNode>(Slct.getOperand(4))->get();
4098   } else {
4099     SDValue CCOp = Slct.getOperand(0);
4100     if (CCOp.getOpcode() == ISD::SETCC)
4101       CC = cast<CondCodeSDNode>(CCOp.getOperand(2))->get();
4102   }
4103
4104   bool DoXform = false;
4105   bool InvCC = false;
4106   assert ((Opc == ISD::ADD || (Opc == ISD::SUB && Slct == N->getOperand(1))) &&
4107           "Bad input!");
4108
4109   if (LHS.getOpcode() == ISD::Constant &&
4110       cast<ConstantSDNode>(LHS)->isNullValue()) {
4111     DoXform = true;
4112   } else if (CC != ISD::SETCC_INVALID &&
4113              RHS.getOpcode() == ISD::Constant &&
4114              cast<ConstantSDNode>(RHS)->isNullValue()) {
4115     std::swap(LHS, RHS);
4116     SDValue Op0 = Slct.getOperand(0);
4117     EVT OpVT = isSlctCC ? Op0.getValueType() :
4118                           Op0.getOperand(0).getValueType();
4119     bool isInt = OpVT.isInteger();
4120     CC = ISD::getSetCCInverse(CC, isInt);
4121
4122     if (!TLI.isCondCodeLegal(CC, OpVT))
4123       return SDValue();         // Inverse operator isn't legal.
4124
4125     DoXform = true;
4126     InvCC = true;
4127   }
4128
4129   if (DoXform) {
4130     SDValue Result = DAG.getNode(Opc, RHS.getDebugLoc(), VT, OtherOp, RHS);
4131     if (isSlctCC)
4132       return DAG.getSelectCC(N->getDebugLoc(), OtherOp, Result,
4133                              Slct.getOperand(0), Slct.getOperand(1), CC);
4134     SDValue CCOp = Slct.getOperand(0);
4135     if (InvCC)
4136       CCOp = DAG.getSetCC(Slct.getDebugLoc(), CCOp.getValueType(),
4137                           CCOp.getOperand(0), CCOp.getOperand(1), CC);
4138     return DAG.getNode(ISD::SELECT, N->getDebugLoc(), VT,
4139                        CCOp, OtherOp, Result);
4140   }
4141   return SDValue();
4142 }
4143
4144 /// PerformADDCombineWithOperands - Try DAG combinations for an ADD with
4145 /// operands N0 and N1.  This is a helper for PerformADDCombine that is
4146 /// called with the default operands, and if that fails, with commuted
4147 /// operands.
4148 static SDValue PerformADDCombineWithOperands(SDNode *N, SDValue N0, SDValue N1,
4149                                          TargetLowering::DAGCombinerInfo &DCI) {
4150   // fold (add (select cc, 0, c), x) -> (select cc, x, (add, x, c))
4151   if (N0.getOpcode() == ISD::SELECT && N0.getNode()->hasOneUse()) {
4152     SDValue Result = combineSelectAndUse(N, N0, N1, DCI);
4153     if (Result.getNode()) return Result;
4154   }
4155   return SDValue();
4156 }
4157
4158 /// PerformADDCombine - Target-specific dag combine xforms for ISD::ADD.
4159 ///
4160 static SDValue PerformADDCombine(SDNode *N,
4161                                  TargetLowering::DAGCombinerInfo &DCI) {
4162   SDValue N0 = N->getOperand(0);
4163   SDValue N1 = N->getOperand(1);
4164
4165   // First try with the default operand order.
4166   SDValue Result = PerformADDCombineWithOperands(N, N0, N1, DCI);
4167   if (Result.getNode())
4168     return Result;
4169
4170   // If that didn't work, try again with the operands commuted.
4171   return PerformADDCombineWithOperands(N, N1, N0, DCI);
4172 }
4173
4174 /// PerformSUBCombine - Target-specific dag combine xforms for ISD::SUB.
4175 ///
4176 static SDValue PerformSUBCombine(SDNode *N,
4177                                  TargetLowering::DAGCombinerInfo &DCI) {
4178   SDValue N0 = N->getOperand(0);
4179   SDValue N1 = N->getOperand(1);
4180
4181   // fold (sub x, (select cc, 0, c)) -> (select cc, x, (sub, x, c))
4182   if (N1.getOpcode() == ISD::SELECT && N1.getNode()->hasOneUse()) {
4183     SDValue Result = combineSelectAndUse(N, N1, N0, DCI);
4184     if (Result.getNode()) return Result;
4185   }
4186
4187   return SDValue();
4188 }
4189
4190 static SDValue PerformMULCombine(SDNode *N,
4191                                  TargetLowering::DAGCombinerInfo &DCI,
4192                                  const ARMSubtarget *Subtarget) {
4193   SelectionDAG &DAG = DCI.DAG;
4194
4195   if (Subtarget->isThumb1Only())
4196     return SDValue();
4197
4198   if (DAG.getMachineFunction().
4199       getFunction()->hasFnAttr(Attribute::OptimizeForSize))
4200     return SDValue();
4201
4202   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
4203     return SDValue();
4204
4205   EVT VT = N->getValueType(0);
4206   if (VT != MVT::i32)
4207     return SDValue();
4208
4209   ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1));
4210   if (!C)
4211     return SDValue();
4212
4213   uint64_t MulAmt = C->getZExtValue();
4214   unsigned ShiftAmt = CountTrailingZeros_64(MulAmt);
4215   ShiftAmt = ShiftAmt & (32 - 1);
4216   SDValue V = N->getOperand(0);
4217   DebugLoc DL = N->getDebugLoc();
4218
4219   SDValue Res;
4220   MulAmt >>= ShiftAmt;
4221   if (isPowerOf2_32(MulAmt - 1)) {
4222     // (mul x, 2^N + 1) => (add (shl x, N), x)
4223     Res = DAG.getNode(ISD::ADD, DL, VT,
4224                       V, DAG.getNode(ISD::SHL, DL, VT,
4225                                      V, DAG.getConstant(Log2_32(MulAmt-1),
4226                                                         MVT::i32)));
4227   } else if (isPowerOf2_32(MulAmt + 1)) {
4228     // (mul x, 2^N - 1) => (sub (shl x, N), x)
4229     Res = DAG.getNode(ISD::SUB, DL, VT,
4230                       DAG.getNode(ISD::SHL, DL, VT,
4231                                   V, DAG.getConstant(Log2_32(MulAmt+1),
4232                                                      MVT::i32)),
4233                                                      V);
4234   } else
4235     return SDValue();
4236
4237   if (ShiftAmt != 0)
4238     Res = DAG.getNode(ISD::SHL, DL, VT, Res,
4239                       DAG.getConstant(ShiftAmt, MVT::i32));
4240
4241   // Do not add new nodes to DAG combiner worklist.
4242   DCI.CombineTo(N, Res, false);
4243   return SDValue();
4244 }
4245
4246 /// PerformORCombine - Target-specific dag combine xforms for ISD::OR
4247 static SDValue PerformORCombine(SDNode *N,
4248                                 TargetLowering::DAGCombinerInfo &DCI,
4249                                 const ARMSubtarget *Subtarget) {
4250   // Try to use the ARM/Thumb2 BFI (bitfield insert) instruction when
4251   // reasonable.
4252
4253   // BFI is only available on V6T2+
4254   if (Subtarget->isThumb1Only() || !Subtarget->hasV6T2Ops())
4255     return SDValue();
4256
4257   SelectionDAG &DAG = DCI.DAG;
4258   SDValue N0 = N->getOperand(0), N1 = N->getOperand(1);
4259   DebugLoc DL = N->getDebugLoc();
4260   // 1) or (and A, mask), val => ARMbfi A, val, mask
4261   //      iff (val & mask) == val
4262   //
4263   // 2) or (and A, mask), (and B, mask2) => ARMbfi A, (lsr B, amt), mask
4264   //  2a) iff isBitFieldInvertedMask(mask) && isBitFieldInvertedMask(~mask2)
4265   //          && CountPopulation_32(mask) == CountPopulation_32(~mask2)
4266   //  2b) iff isBitFieldInvertedMask(~mask) && isBitFieldInvertedMask(mask2)
4267   //          && CountPopulation_32(mask) == CountPopulation_32(~mask2)
4268   //  (i.e., copy a bitfield value into another bitfield of the same width)
4269   if (N0.getOpcode() != ISD::AND)
4270     return SDValue();
4271
4272   EVT VT = N->getValueType(0);
4273   if (VT != MVT::i32)
4274     return SDValue();
4275
4276
4277   // The value and the mask need to be constants so we can verify this is
4278   // actually a bitfield set. If the mask is 0xffff, we can do better
4279   // via a movt instruction, so don't use BFI in that case.
4280   ConstantSDNode *C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
4281   if (!C)
4282     return SDValue();
4283   unsigned Mask = C->getZExtValue();
4284   if (Mask == 0xffff)
4285     return SDValue();
4286   SDValue Res;
4287   // Case (1): or (and A, mask), val => ARMbfi A, val, mask
4288   if ((C = dyn_cast<ConstantSDNode>(N1))) {
4289     unsigned Val = C->getZExtValue();
4290     if (!ARM::isBitFieldInvertedMask(Mask) || (Val & ~Mask) != Val)
4291       return SDValue();
4292     Val >>= CountTrailingZeros_32(~Mask);
4293
4294     Res = DAG.getNode(ARMISD::BFI, DL, VT, N0.getOperand(0),
4295                       DAG.getConstant(Val, MVT::i32),
4296                       DAG.getConstant(Mask, MVT::i32));
4297
4298     // Do not add new nodes to DAG combiner worklist.
4299     DCI.CombineTo(N, Res, false);
4300   } else if (N1.getOpcode() == ISD::AND) {
4301     // case (2) or (and A, mask), (and B, mask2) => ARMbfi A, (lsr B, amt), mask
4302     C = dyn_cast<ConstantSDNode>(N1.getOperand(1));
4303     if (!C)
4304       return SDValue();
4305     unsigned Mask2 = C->getZExtValue();
4306
4307     if (ARM::isBitFieldInvertedMask(Mask) &&
4308         ARM::isBitFieldInvertedMask(~Mask2) &&
4309         (CountPopulation_32(Mask) == CountPopulation_32(~Mask2))) {
4310       // The pack halfword instruction works better for masks that fit it,
4311       // so use that when it's available.
4312       if (Subtarget->hasT2ExtractPack() &&
4313           (Mask == 0xffff || Mask == 0xffff0000))
4314         return SDValue();
4315       // 2a
4316       unsigned lsb = CountTrailingZeros_32(Mask2);
4317       Res = DAG.getNode(ISD::SRL, DL, VT, N1.getOperand(0),
4318                         DAG.getConstant(lsb, MVT::i32));
4319       Res = DAG.getNode(ARMISD::BFI, DL, VT, N0.getOperand(0), Res,
4320                         DAG.getConstant(Mask, MVT::i32));
4321       // Do not add new nodes to DAG combiner worklist.
4322       DCI.CombineTo(N, Res, false);
4323     } else if (ARM::isBitFieldInvertedMask(~Mask) &&
4324                ARM::isBitFieldInvertedMask(Mask2) &&
4325                (CountPopulation_32(~Mask) == CountPopulation_32(Mask2))) {
4326       // The pack halfword instruction works better for masks that fit it,
4327       // so use that when it's available.
4328       if (Subtarget->hasT2ExtractPack() &&
4329           (Mask2 == 0xffff || Mask2 == 0xffff0000))
4330         return SDValue();
4331       // 2b
4332       unsigned lsb = CountTrailingZeros_32(Mask);
4333       Res = DAG.getNode(ISD::SRL, DL, VT, N0.getOperand(0),
4334                         DAG.getConstant(lsb, MVT::i32));
4335       Res = DAG.getNode(ARMISD::BFI, DL, VT, N1.getOperand(0), Res,
4336                                 DAG.getConstant(Mask2, MVT::i32));
4337       // Do not add new nodes to DAG combiner worklist.
4338       DCI.CombineTo(N, Res, false);
4339     }
4340   }
4341
4342   return SDValue();
4343 }
4344
4345 /// PerformVMOVRRDCombine - Target-specific dag combine xforms for
4346 /// ARMISD::VMOVRRD.
4347 static SDValue PerformVMOVRRDCombine(SDNode *N,
4348                                    TargetLowering::DAGCombinerInfo &DCI) {
4349   // fmrrd(fmdrr x, y) -> x,y
4350   SDValue InDouble = N->getOperand(0);
4351   if (InDouble.getOpcode() == ARMISD::VMOVDRR)
4352     return DCI.CombineTo(N, InDouble.getOperand(0), InDouble.getOperand(1));
4353   return SDValue();
4354 }
4355
4356 /// PerformVDUPLANECombine - Target-specific dag combine xforms for
4357 /// ARMISD::VDUPLANE.
4358 static SDValue PerformVDUPLANECombine(SDNode *N,
4359                                       TargetLowering::DAGCombinerInfo &DCI) {
4360   // If the source is already a VMOVIMM or VMVNIMM splat, the VDUPLANE is
4361   // redundant.
4362   SDValue Op = N->getOperand(0);
4363   EVT VT = N->getValueType(0);
4364
4365   // Ignore bit_converts.
4366   while (Op.getOpcode() == ISD::BIT_CONVERT)
4367     Op = Op.getOperand(0);
4368   if (Op.getOpcode() != ARMISD::VMOVIMM && Op.getOpcode() != ARMISD::VMVNIMM)
4369     return SDValue();
4370
4371   // Make sure the VMOV element size is not bigger than the VDUPLANE elements.
4372   unsigned EltSize = Op.getValueType().getVectorElementType().getSizeInBits();
4373   // The canonical VMOV for a zero vector uses a 32-bit element size.
4374   unsigned Imm = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
4375   unsigned EltBits;
4376   if (ARM_AM::decodeNEONModImm(Imm, EltBits) == 0)
4377     EltSize = 8;
4378   if (EltSize > VT.getVectorElementType().getSizeInBits())
4379     return SDValue();
4380
4381   SDValue Res = DCI.DAG.getNode(ISD::BIT_CONVERT, N->getDebugLoc(), VT, Op);
4382   return DCI.CombineTo(N, Res, false);
4383 }
4384
4385 /// getVShiftImm - Check if this is a valid build_vector for the immediate
4386 /// operand of a vector shift operation, where all the elements of the
4387 /// build_vector must have the same constant integer value.
4388 static bool getVShiftImm(SDValue Op, unsigned ElementBits, int64_t &Cnt) {
4389   // Ignore bit_converts.
4390   while (Op.getOpcode() == ISD::BIT_CONVERT)
4391     Op = Op.getOperand(0);
4392   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(Op.getNode());
4393   APInt SplatBits, SplatUndef;
4394   unsigned SplatBitSize;
4395   bool HasAnyUndefs;
4396   if (! BVN || ! BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize,
4397                                       HasAnyUndefs, ElementBits) ||
4398       SplatBitSize > ElementBits)
4399     return false;
4400   Cnt = SplatBits.getSExtValue();
4401   return true;
4402 }
4403
4404 /// isVShiftLImm - Check if this is a valid build_vector for the immediate
4405 /// operand of a vector shift left operation.  That value must be in the range:
4406 ///   0 <= Value < ElementBits for a left shift; or
4407 ///   0 <= Value <= ElementBits for a long left shift.
4408 static bool isVShiftLImm(SDValue Op, EVT VT, bool isLong, int64_t &Cnt) {
4409   assert(VT.isVector() && "vector shift count is not a vector type");
4410   unsigned ElementBits = VT.getVectorElementType().getSizeInBits();
4411   if (! getVShiftImm(Op, ElementBits, Cnt))
4412     return false;
4413   return (Cnt >= 0 && (isLong ? Cnt-1 : Cnt) < ElementBits);
4414 }
4415
4416 /// isVShiftRImm - Check if this is a valid build_vector for the immediate
4417 /// operand of a vector shift right operation.  For a shift opcode, the value
4418 /// is positive, but for an intrinsic the value count must be negative. The
4419 /// absolute value must be in the range:
4420 ///   1 <= |Value| <= ElementBits for a right shift; or
4421 ///   1 <= |Value| <= ElementBits/2 for a narrow right shift.
4422 static bool isVShiftRImm(SDValue Op, EVT VT, bool isNarrow, bool isIntrinsic,
4423                          int64_t &Cnt) {
4424   assert(VT.isVector() && "vector shift count is not a vector type");
4425   unsigned ElementBits = VT.getVectorElementType().getSizeInBits();
4426   if (! getVShiftImm(Op, ElementBits, Cnt))
4427     return false;
4428   if (isIntrinsic)
4429     Cnt = -Cnt;
4430   return (Cnt >= 1 && Cnt <= (isNarrow ? ElementBits/2 : ElementBits));
4431 }
4432
4433 /// PerformIntrinsicCombine - ARM-specific DAG combining for intrinsics.
4434 static SDValue PerformIntrinsicCombine(SDNode *N, SelectionDAG &DAG) {
4435   unsigned IntNo = cast<ConstantSDNode>(N->getOperand(0))->getZExtValue();
4436   switch (IntNo) {
4437   default:
4438     // Don't do anything for most intrinsics.
4439     break;
4440
4441   // Vector shifts: check for immediate versions and lower them.
4442   // Note: This is done during DAG combining instead of DAG legalizing because
4443   // the build_vectors for 64-bit vector element shift counts are generally
4444   // not legal, and it is hard to see their values after they get legalized to
4445   // loads from a constant pool.
4446   case Intrinsic::arm_neon_vshifts:
4447   case Intrinsic::arm_neon_vshiftu:
4448   case Intrinsic::arm_neon_vshiftls:
4449   case Intrinsic::arm_neon_vshiftlu:
4450   case Intrinsic::arm_neon_vshiftn:
4451   case Intrinsic::arm_neon_vrshifts:
4452   case Intrinsic::arm_neon_vrshiftu:
4453   case Intrinsic::arm_neon_vrshiftn:
4454   case Intrinsic::arm_neon_vqshifts:
4455   case Intrinsic::arm_neon_vqshiftu:
4456   case Intrinsic::arm_neon_vqshiftsu:
4457   case Intrinsic::arm_neon_vqshiftns:
4458   case Intrinsic::arm_neon_vqshiftnu:
4459   case Intrinsic::arm_neon_vqshiftnsu:
4460   case Intrinsic::arm_neon_vqrshiftns:
4461   case Intrinsic::arm_neon_vqrshiftnu:
4462   case Intrinsic::arm_neon_vqrshiftnsu: {
4463     EVT VT = N->getOperand(1).getValueType();
4464     int64_t Cnt;
4465     unsigned VShiftOpc = 0;
4466
4467     switch (IntNo) {
4468     case Intrinsic::arm_neon_vshifts:
4469     case Intrinsic::arm_neon_vshiftu:
4470       if (isVShiftLImm(N->getOperand(2), VT, false, Cnt)) {
4471         VShiftOpc = ARMISD::VSHL;
4472         break;
4473       }
4474       if (isVShiftRImm(N->getOperand(2), VT, false, true, Cnt)) {
4475         VShiftOpc = (IntNo == Intrinsic::arm_neon_vshifts ?
4476                      ARMISD::VSHRs : ARMISD::VSHRu);
4477         break;
4478       }
4479       return SDValue();
4480
4481     case Intrinsic::arm_neon_vshiftls:
4482     case Intrinsic::arm_neon_vshiftlu:
4483       if (isVShiftLImm(N->getOperand(2), VT, true, Cnt))
4484         break;
4485       llvm_unreachable("invalid shift count for vshll intrinsic");
4486
4487     case Intrinsic::arm_neon_vrshifts:
4488     case Intrinsic::arm_neon_vrshiftu:
4489       if (isVShiftRImm(N->getOperand(2), VT, false, true, Cnt))
4490         break;
4491       return SDValue();
4492
4493     case Intrinsic::arm_neon_vqshifts:
4494     case Intrinsic::arm_neon_vqshiftu:
4495       if (isVShiftLImm(N->getOperand(2), VT, false, Cnt))
4496         break;
4497       return SDValue();
4498
4499     case Intrinsic::arm_neon_vqshiftsu:
4500       if (isVShiftLImm(N->getOperand(2), VT, false, Cnt))
4501         break;
4502       llvm_unreachable("invalid shift count for vqshlu intrinsic");
4503
4504     case Intrinsic::arm_neon_vshiftn:
4505     case Intrinsic::arm_neon_vrshiftn:
4506     case Intrinsic::arm_neon_vqshiftns:
4507     case Intrinsic::arm_neon_vqshiftnu:
4508     case Intrinsic::arm_neon_vqshiftnsu:
4509     case Intrinsic::arm_neon_vqrshiftns:
4510     case Intrinsic::arm_neon_vqrshiftnu:
4511     case Intrinsic::arm_neon_vqrshiftnsu:
4512       // Narrowing shifts require an immediate right shift.
4513       if (isVShiftRImm(N->getOperand(2), VT, true, true, Cnt))
4514         break;
4515       llvm_unreachable("invalid shift count for narrowing vector shift "
4516                        "intrinsic");
4517
4518     default:
4519       llvm_unreachable("unhandled vector shift");
4520     }
4521
4522     switch (IntNo) {
4523     case Intrinsic::arm_neon_vshifts:
4524     case Intrinsic::arm_neon_vshiftu:
4525       // Opcode already set above.
4526       break;
4527     case Intrinsic::arm_neon_vshiftls:
4528     case Intrinsic::arm_neon_vshiftlu:
4529       if (Cnt == VT.getVectorElementType().getSizeInBits())
4530         VShiftOpc = ARMISD::VSHLLi;
4531       else
4532         VShiftOpc = (IntNo == Intrinsic::arm_neon_vshiftls ?
4533                      ARMISD::VSHLLs : ARMISD::VSHLLu);
4534       break;
4535     case Intrinsic::arm_neon_vshiftn:
4536       VShiftOpc = ARMISD::VSHRN; break;
4537     case Intrinsic::arm_neon_vrshifts:
4538       VShiftOpc = ARMISD::VRSHRs; break;
4539     case Intrinsic::arm_neon_vrshiftu:
4540       VShiftOpc = ARMISD::VRSHRu; break;
4541     case Intrinsic::arm_neon_vrshiftn:
4542       VShiftOpc = ARMISD::VRSHRN; break;
4543     case Intrinsic::arm_neon_vqshifts:
4544       VShiftOpc = ARMISD::VQSHLs; break;
4545     case Intrinsic::arm_neon_vqshiftu:
4546       VShiftOpc = ARMISD::VQSHLu; break;
4547     case Intrinsic::arm_neon_vqshiftsu:
4548       VShiftOpc = ARMISD::VQSHLsu; break;
4549     case Intrinsic::arm_neon_vqshiftns:
4550       VShiftOpc = ARMISD::VQSHRNs; break;
4551     case Intrinsic::arm_neon_vqshiftnu:
4552       VShiftOpc = ARMISD::VQSHRNu; break;
4553     case Intrinsic::arm_neon_vqshiftnsu:
4554       VShiftOpc = ARMISD::VQSHRNsu; break;
4555     case Intrinsic::arm_neon_vqrshiftns:
4556       VShiftOpc = ARMISD::VQRSHRNs; break;
4557     case Intrinsic::arm_neon_vqrshiftnu:
4558       VShiftOpc = ARMISD::VQRSHRNu; break;
4559     case Intrinsic::arm_neon_vqrshiftnsu:
4560       VShiftOpc = ARMISD::VQRSHRNsu; break;
4561     }
4562
4563     return DAG.getNode(VShiftOpc, N->getDebugLoc(), N->getValueType(0),
4564                        N->getOperand(1), DAG.getConstant(Cnt, MVT::i32));
4565   }
4566
4567   case Intrinsic::arm_neon_vshiftins: {
4568     EVT VT = N->getOperand(1).getValueType();
4569     int64_t Cnt;
4570     unsigned VShiftOpc = 0;
4571
4572     if (isVShiftLImm(N->getOperand(3), VT, false, Cnt))
4573       VShiftOpc = ARMISD::VSLI;
4574     else if (isVShiftRImm(N->getOperand(3), VT, false, true, Cnt))
4575       VShiftOpc = ARMISD::VSRI;
4576     else {
4577       llvm_unreachable("invalid shift count for vsli/vsri intrinsic");
4578     }
4579
4580     return DAG.getNode(VShiftOpc, N->getDebugLoc(), N->getValueType(0),
4581                        N->getOperand(1), N->getOperand(2),
4582                        DAG.getConstant(Cnt, MVT::i32));
4583   }
4584
4585   case Intrinsic::arm_neon_vqrshifts:
4586   case Intrinsic::arm_neon_vqrshiftu:
4587     // No immediate versions of these to check for.
4588     break;
4589   }
4590
4591   return SDValue();
4592 }
4593
4594 /// PerformShiftCombine - Checks for immediate versions of vector shifts and
4595 /// lowers them.  As with the vector shift intrinsics, this is done during DAG
4596 /// combining instead of DAG legalizing because the build_vectors for 64-bit
4597 /// vector element shift counts are generally not legal, and it is hard to see
4598 /// their values after they get legalized to loads from a constant pool.
4599 static SDValue PerformShiftCombine(SDNode *N, SelectionDAG &DAG,
4600                                    const ARMSubtarget *ST) {
4601   EVT VT = N->getValueType(0);
4602
4603   // Nothing to be done for scalar shifts.
4604   if (! VT.isVector())
4605     return SDValue();
4606
4607   assert(ST->hasNEON() && "unexpected vector shift");
4608   int64_t Cnt;
4609
4610   switch (N->getOpcode()) {
4611   default: llvm_unreachable("unexpected shift opcode");
4612
4613   case ISD::SHL:
4614     if (isVShiftLImm(N->getOperand(1), VT, false, Cnt))
4615       return DAG.getNode(ARMISD::VSHL, N->getDebugLoc(), VT, N->getOperand(0),
4616                          DAG.getConstant(Cnt, MVT::i32));
4617     break;
4618
4619   case ISD::SRA:
4620   case ISD::SRL:
4621     if (isVShiftRImm(N->getOperand(1), VT, false, false, Cnt)) {
4622       unsigned VShiftOpc = (N->getOpcode() == ISD::SRA ?
4623                             ARMISD::VSHRs : ARMISD::VSHRu);
4624       return DAG.getNode(VShiftOpc, N->getDebugLoc(), VT, N->getOperand(0),
4625                          DAG.getConstant(Cnt, MVT::i32));
4626     }
4627   }
4628   return SDValue();
4629 }
4630
4631 /// PerformExtendCombine - Target-specific DAG combining for ISD::SIGN_EXTEND,
4632 /// ISD::ZERO_EXTEND, and ISD::ANY_EXTEND.
4633 static SDValue PerformExtendCombine(SDNode *N, SelectionDAG &DAG,
4634                                     const ARMSubtarget *ST) {
4635   SDValue N0 = N->getOperand(0);
4636
4637   // Check for sign- and zero-extensions of vector extract operations of 8-
4638   // and 16-bit vector elements.  NEON supports these directly.  They are
4639   // handled during DAG combining because type legalization will promote them
4640   // to 32-bit types and it is messy to recognize the operations after that.
4641   if (ST->hasNEON() && N0.getOpcode() == ISD::EXTRACT_VECTOR_ELT) {
4642     SDValue Vec = N0.getOperand(0);
4643     SDValue Lane = N0.getOperand(1);
4644     EVT VT = N->getValueType(0);
4645     EVT EltVT = N0.getValueType();
4646     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
4647
4648     if (VT == MVT::i32 &&
4649         (EltVT == MVT::i8 || EltVT == MVT::i16) &&
4650         TLI.isTypeLegal(Vec.getValueType())) {
4651
4652       unsigned Opc = 0;
4653       switch (N->getOpcode()) {
4654       default: llvm_unreachable("unexpected opcode");
4655       case ISD::SIGN_EXTEND:
4656         Opc = ARMISD::VGETLANEs;
4657         break;
4658       case ISD::ZERO_EXTEND:
4659       case ISD::ANY_EXTEND:
4660         Opc = ARMISD::VGETLANEu;
4661         break;
4662       }
4663       return DAG.getNode(Opc, N->getDebugLoc(), VT, Vec, Lane);
4664     }
4665   }
4666
4667   return SDValue();
4668 }
4669
4670 /// PerformSELECT_CCCombine - Target-specific DAG combining for ISD::SELECT_CC
4671 /// to match f32 max/min patterns to use NEON vmax/vmin instructions.
4672 static SDValue PerformSELECT_CCCombine(SDNode *N, SelectionDAG &DAG,
4673                                        const ARMSubtarget *ST) {
4674   // If the target supports NEON, try to use vmax/vmin instructions for f32
4675   // selects like "x < y ? x : y".  Unless the NoNaNsFPMath option is set,
4676   // be careful about NaNs:  NEON's vmax/vmin return NaN if either operand is
4677   // a NaN; only do the transformation when it matches that behavior.
4678
4679   // For now only do this when using NEON for FP operations; if using VFP, it
4680   // is not obvious that the benefit outweighs the cost of switching to the
4681   // NEON pipeline.
4682   if (!ST->hasNEON() || !ST->useNEONForSinglePrecisionFP() ||
4683       N->getValueType(0) != MVT::f32)
4684     return SDValue();
4685
4686   SDValue CondLHS = N->getOperand(0);
4687   SDValue CondRHS = N->getOperand(1);
4688   SDValue LHS = N->getOperand(2);
4689   SDValue RHS = N->getOperand(3);
4690   ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(4))->get();
4691
4692   unsigned Opcode = 0;
4693   bool IsReversed;
4694   if (DAG.isEqualTo(LHS, CondLHS) && DAG.isEqualTo(RHS, CondRHS)) {
4695     IsReversed = false; // x CC y ? x : y
4696   } else if (DAG.isEqualTo(LHS, CondRHS) && DAG.isEqualTo(RHS, CondLHS)) {
4697     IsReversed = true ; // x CC y ? y : x
4698   } else {
4699     return SDValue();
4700   }
4701
4702   bool IsUnordered;
4703   switch (CC) {
4704   default: break;
4705   case ISD::SETOLT:
4706   case ISD::SETOLE:
4707   case ISD::SETLT:
4708   case ISD::SETLE:
4709   case ISD::SETULT:
4710   case ISD::SETULE:
4711     // If LHS is NaN, an ordered comparison will be false and the result will
4712     // be the RHS, but vmin(NaN, RHS) = NaN.  Avoid this by checking that LHS
4713     // != NaN.  Likewise, for unordered comparisons, check for RHS != NaN.
4714     IsUnordered = (CC == ISD::SETULT || CC == ISD::SETULE);
4715     if (!DAG.isKnownNeverNaN(IsUnordered ? RHS : LHS))
4716       break;
4717     // For less-than-or-equal comparisons, "+0 <= -0" will be true but vmin
4718     // will return -0, so vmin can only be used for unsafe math or if one of
4719     // the operands is known to be nonzero.
4720     if ((CC == ISD::SETLE || CC == ISD::SETOLE || CC == ISD::SETULE) &&
4721         !UnsafeFPMath &&
4722         !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
4723       break;
4724     Opcode = IsReversed ? ARMISD::FMAX : ARMISD::FMIN;
4725     break;
4726
4727   case ISD::SETOGT:
4728   case ISD::SETOGE:
4729   case ISD::SETGT:
4730   case ISD::SETGE:
4731   case ISD::SETUGT:
4732   case ISD::SETUGE:
4733     // If LHS is NaN, an ordered comparison will be false and the result will
4734     // be the RHS, but vmax(NaN, RHS) = NaN.  Avoid this by checking that LHS
4735     // != NaN.  Likewise, for unordered comparisons, check for RHS != NaN.
4736     IsUnordered = (CC == ISD::SETUGT || CC == ISD::SETUGE);
4737     if (!DAG.isKnownNeverNaN(IsUnordered ? RHS : LHS))
4738       break;
4739     // For greater-than-or-equal comparisons, "-0 >= +0" will be true but vmax
4740     // will return +0, so vmax can only be used for unsafe math or if one of
4741     // the operands is known to be nonzero.
4742     if ((CC == ISD::SETGE || CC == ISD::SETOGE || CC == ISD::SETUGE) &&
4743         !UnsafeFPMath &&
4744         !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
4745       break;
4746     Opcode = IsReversed ? ARMISD::FMIN : ARMISD::FMAX;
4747     break;
4748   }
4749
4750   if (!Opcode)
4751     return SDValue();
4752   return DAG.getNode(Opcode, N->getDebugLoc(), N->getValueType(0), LHS, RHS);
4753 }
4754
4755 SDValue ARMTargetLowering::PerformDAGCombine(SDNode *N,
4756                                              DAGCombinerInfo &DCI) const {
4757   switch (N->getOpcode()) {
4758   default: break;
4759   case ISD::ADD:        return PerformADDCombine(N, DCI);
4760   case ISD::SUB:        return PerformSUBCombine(N, DCI);
4761   case ISD::MUL:        return PerformMULCombine(N, DCI, Subtarget);
4762   case ISD::OR:         return PerformORCombine(N, DCI, Subtarget);
4763   case ARMISD::VMOVRRD: return PerformVMOVRRDCombine(N, DCI);
4764   case ARMISD::VDUPLANE: return PerformVDUPLANECombine(N, DCI);
4765   case ISD::INTRINSIC_WO_CHAIN: return PerformIntrinsicCombine(N, DCI.DAG);
4766   case ISD::SHL:
4767   case ISD::SRA:
4768   case ISD::SRL:        return PerformShiftCombine(N, DCI.DAG, Subtarget);
4769   case ISD::SIGN_EXTEND:
4770   case ISD::ZERO_EXTEND:
4771   case ISD::ANY_EXTEND: return PerformExtendCombine(N, DCI.DAG, Subtarget);
4772   case ISD::SELECT_CC:  return PerformSELECT_CCCombine(N, DCI.DAG, Subtarget);
4773   }
4774   return SDValue();
4775 }
4776
4777 bool ARMTargetLowering::allowsUnalignedMemoryAccesses(EVT VT) const {
4778   if (!Subtarget->hasV6Ops())
4779     // Pre-v6 does not support unaligned mem access.
4780     return false;
4781
4782   // v6+ may or may not support unaligned mem access depending on the system
4783   // configuration.
4784   // FIXME: This is pretty conservative. Should we provide cmdline option to
4785   // control the behaviour?
4786   if (!Subtarget->isTargetDarwin())
4787     return false;
4788
4789   switch (VT.getSimpleVT().SimpleTy) {
4790   default:
4791     return false;
4792   case MVT::i8:
4793   case MVT::i16:
4794   case MVT::i32:
4795     return true;
4796   // FIXME: VLD1 etc with standard alignment is legal.
4797   }
4798 }
4799
4800 static bool isLegalT1AddressImmediate(int64_t V, EVT VT) {
4801   if (V < 0)
4802     return false;
4803
4804   unsigned Scale = 1;
4805   switch (VT.getSimpleVT().SimpleTy) {
4806   default: return false;
4807   case MVT::i1:
4808   case MVT::i8:
4809     // Scale == 1;
4810     break;
4811   case MVT::i16:
4812     // Scale == 2;
4813     Scale = 2;
4814     break;
4815   case MVT::i32:
4816     // Scale == 4;
4817     Scale = 4;
4818     break;
4819   }
4820
4821   if ((V & (Scale - 1)) != 0)
4822     return false;
4823   V /= Scale;
4824   return V == (V & ((1LL << 5) - 1));
4825 }
4826
4827 static bool isLegalT2AddressImmediate(int64_t V, EVT VT,
4828                                       const ARMSubtarget *Subtarget) {
4829   bool isNeg = false;
4830   if (V < 0) {
4831     isNeg = true;
4832     V = - V;
4833   }
4834
4835   switch (VT.getSimpleVT().SimpleTy) {
4836   default: return false;
4837   case MVT::i1:
4838   case MVT::i8:
4839   case MVT::i16:
4840   case MVT::i32:
4841     // + imm12 or - imm8
4842     if (isNeg)
4843       return V == (V & ((1LL << 8) - 1));
4844     return V == (V & ((1LL << 12) - 1));
4845   case MVT::f32:
4846   case MVT::f64:
4847     // Same as ARM mode. FIXME: NEON?
4848     if (!Subtarget->hasVFP2())
4849       return false;
4850     if ((V & 3) != 0)
4851       return false;
4852     V >>= 2;
4853     return V == (V & ((1LL << 8) - 1));
4854   }
4855 }
4856
4857 /// isLegalAddressImmediate - Return true if the integer value can be used
4858 /// as the offset of the target addressing mode for load / store of the
4859 /// given type.
4860 static bool isLegalAddressImmediate(int64_t V, EVT VT,
4861                                     const ARMSubtarget *Subtarget) {
4862   if (V == 0)
4863     return true;
4864
4865   if (!VT.isSimple())
4866     return false;
4867
4868   if (Subtarget->isThumb1Only())
4869     return isLegalT1AddressImmediate(V, VT);
4870   else if (Subtarget->isThumb2())
4871     return isLegalT2AddressImmediate(V, VT, Subtarget);
4872
4873   // ARM mode.
4874   if (V < 0)
4875     V = - V;
4876   switch (VT.getSimpleVT().SimpleTy) {
4877   default: return false;
4878   case MVT::i1:
4879   case MVT::i8:
4880   case MVT::i32:
4881     // +- imm12
4882     return V == (V & ((1LL << 12) - 1));
4883   case MVT::i16:
4884     // +- imm8
4885     return V == (V & ((1LL << 8) - 1));
4886   case MVT::f32:
4887   case MVT::f64:
4888     if (!Subtarget->hasVFP2()) // FIXME: NEON?
4889       return false;
4890     if ((V & 3) != 0)
4891       return false;
4892     V >>= 2;
4893     return V == (V & ((1LL << 8) - 1));
4894   }
4895 }
4896
4897 bool ARMTargetLowering::isLegalT2ScaledAddressingMode(const AddrMode &AM,
4898                                                       EVT VT) const {
4899   int Scale = AM.Scale;
4900   if (Scale < 0)
4901     return false;
4902
4903   switch (VT.getSimpleVT().SimpleTy) {
4904   default: return false;
4905   case MVT::i1:
4906   case MVT::i8:
4907   case MVT::i16:
4908   case MVT::i32:
4909     if (Scale == 1)
4910       return true;
4911     // r + r << imm
4912     Scale = Scale & ~1;
4913     return Scale == 2 || Scale == 4 || Scale == 8;
4914   case MVT::i64:
4915     // r + r
4916     if (((unsigned)AM.HasBaseReg + Scale) <= 2)
4917       return true;
4918     return false;
4919   case MVT::isVoid:
4920     // Note, we allow "void" uses (basically, uses that aren't loads or
4921     // stores), because arm allows folding a scale into many arithmetic
4922     // operations.  This should be made more precise and revisited later.
4923
4924     // Allow r << imm, but the imm has to be a multiple of two.
4925     if (Scale & 1) return false;
4926     return isPowerOf2_32(Scale);
4927   }
4928 }
4929
4930 /// isLegalAddressingMode - Return true if the addressing mode represented
4931 /// by AM is legal for this target, for a load/store of the specified type.
4932 bool ARMTargetLowering::isLegalAddressingMode(const AddrMode &AM,
4933                                               const Type *Ty) const {
4934   EVT VT = getValueType(Ty, true);
4935   if (!isLegalAddressImmediate(AM.BaseOffs, VT, Subtarget))
4936     return false;
4937
4938   // Can never fold addr of global into load/store.
4939   if (AM.BaseGV)
4940     return false;
4941
4942   switch (AM.Scale) {
4943   case 0:  // no scale reg, must be "r+i" or "r", or "i".
4944     break;
4945   case 1:
4946     if (Subtarget->isThumb1Only())
4947       return false;
4948     // FALL THROUGH.
4949   default:
4950     // ARM doesn't support any R+R*scale+imm addr modes.
4951     if (AM.BaseOffs)
4952       return false;
4953
4954     if (!VT.isSimple())
4955       return false;
4956
4957     if (Subtarget->isThumb2())
4958       return isLegalT2ScaledAddressingMode(AM, VT);
4959
4960     int Scale = AM.Scale;
4961     switch (VT.getSimpleVT().SimpleTy) {
4962     default: return false;
4963     case MVT::i1:
4964     case MVT::i8:
4965     case MVT::i32:
4966       if (Scale < 0) Scale = -Scale;
4967       if (Scale == 1)
4968         return true;
4969       // r + r << imm
4970       return isPowerOf2_32(Scale & ~1);
4971     case MVT::i16:
4972     case MVT::i64:
4973       // r + r
4974       if (((unsigned)AM.HasBaseReg + Scale) <= 2)
4975         return true;
4976       return false;
4977
4978     case MVT::isVoid:
4979       // Note, we allow "void" uses (basically, uses that aren't loads or
4980       // stores), because arm allows folding a scale into many arithmetic
4981       // operations.  This should be made more precise and revisited later.
4982
4983       // Allow r << imm, but the imm has to be a multiple of two.
4984       if (Scale & 1) return false;
4985       return isPowerOf2_32(Scale);
4986     }
4987     break;
4988   }
4989   return true;
4990 }
4991
4992 /// isLegalICmpImmediate - Return true if the specified immediate is legal
4993 /// icmp immediate, that is the target has icmp instructions which can compare
4994 /// a register against the immediate without having to materialize the
4995 /// immediate into a register.
4996 bool ARMTargetLowering::isLegalICmpImmediate(int64_t Imm) const {
4997   if (!Subtarget->isThumb())
4998     return ARM_AM::getSOImmVal(Imm) != -1;
4999   if (Subtarget->isThumb2())
5000     return ARM_AM::getT2SOImmVal(Imm) != -1;
5001   return Imm >= 0 && Imm <= 255;
5002 }
5003
5004 static bool getARMIndexedAddressParts(SDNode *Ptr, EVT VT,
5005                                       bool isSEXTLoad, SDValue &Base,
5006                                       SDValue &Offset, bool &isInc,
5007                                       SelectionDAG &DAG) {
5008   if (Ptr->getOpcode() != ISD::ADD && Ptr->getOpcode() != ISD::SUB)
5009     return false;
5010
5011   if (VT == MVT::i16 || ((VT == MVT::i8 || VT == MVT::i1) && isSEXTLoad)) {
5012     // AddressingMode 3
5013     Base = Ptr->getOperand(0);
5014     if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Ptr->getOperand(1))) {
5015       int RHSC = (int)RHS->getZExtValue();
5016       if (RHSC < 0 && RHSC > -256) {
5017         assert(Ptr->getOpcode() == ISD::ADD);
5018         isInc = false;
5019         Offset = DAG.getConstant(-RHSC, RHS->getValueType(0));
5020         return true;
5021       }
5022     }
5023     isInc = (Ptr->getOpcode() == ISD::ADD);
5024     Offset = Ptr->getOperand(1);
5025     return true;
5026   } else if (VT == MVT::i32 || VT == MVT::i8 || VT == MVT::i1) {
5027     // AddressingMode 2
5028     if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Ptr->getOperand(1))) {
5029       int RHSC = (int)RHS->getZExtValue();
5030       if (RHSC < 0 && RHSC > -0x1000) {
5031         assert(Ptr->getOpcode() == ISD::ADD);
5032         isInc = false;
5033         Offset = DAG.getConstant(-RHSC, RHS->getValueType(0));
5034         Base = Ptr->getOperand(0);
5035         return true;
5036       }
5037     }
5038
5039     if (Ptr->getOpcode() == ISD::ADD) {
5040       isInc = true;
5041       ARM_AM::ShiftOpc ShOpcVal= ARM_AM::getShiftOpcForNode(Ptr->getOperand(0));
5042       if (ShOpcVal != ARM_AM::no_shift) {
5043         Base = Ptr->getOperand(1);
5044         Offset = Ptr->getOperand(0);
5045       } else {
5046         Base = Ptr->getOperand(0);
5047         Offset = Ptr->getOperand(1);
5048       }
5049       return true;
5050     }
5051
5052     isInc = (Ptr->getOpcode() == ISD::ADD);
5053     Base = Ptr->getOperand(0);
5054     Offset = Ptr->getOperand(1);
5055     return true;
5056   }
5057
5058   // FIXME: Use VLDM / VSTM to emulate indexed FP load / store.
5059   return false;
5060 }
5061
5062 static bool getT2IndexedAddressParts(SDNode *Ptr, EVT VT,
5063                                      bool isSEXTLoad, SDValue &Base,
5064                                      SDValue &Offset, bool &isInc,
5065                                      SelectionDAG &DAG) {
5066   if (Ptr->getOpcode() != ISD::ADD && Ptr->getOpcode() != ISD::SUB)
5067     return false;
5068
5069   Base = Ptr->getOperand(0);
5070   if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Ptr->getOperand(1))) {
5071     int RHSC = (int)RHS->getZExtValue();
5072     if (RHSC < 0 && RHSC > -0x100) { // 8 bits.
5073       assert(Ptr->getOpcode() == ISD::ADD);
5074       isInc = false;
5075       Offset = DAG.getConstant(-RHSC, RHS->getValueType(0));
5076       return true;
5077     } else if (RHSC > 0 && RHSC < 0x100) { // 8 bit, no zero.
5078       isInc = Ptr->getOpcode() == ISD::ADD;
5079       Offset = DAG.getConstant(RHSC, RHS->getValueType(0));
5080       return true;
5081     }
5082   }
5083
5084   return false;
5085 }
5086
5087 /// getPreIndexedAddressParts - returns true by value, base pointer and
5088 /// offset pointer and addressing mode by reference if the node's address
5089 /// can be legally represented as pre-indexed load / store address.
5090 bool
5091 ARMTargetLowering::getPreIndexedAddressParts(SDNode *N, SDValue &Base,
5092                                              SDValue &Offset,
5093                                              ISD::MemIndexedMode &AM,
5094                                              SelectionDAG &DAG) const {
5095   if (Subtarget->isThumb1Only())
5096     return false;
5097
5098   EVT VT;
5099   SDValue Ptr;
5100   bool isSEXTLoad = false;
5101   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
5102     Ptr = LD->getBasePtr();
5103     VT  = LD->getMemoryVT();
5104     isSEXTLoad = LD->getExtensionType() == ISD::SEXTLOAD;
5105   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
5106     Ptr = ST->getBasePtr();
5107     VT  = ST->getMemoryVT();
5108   } else
5109     return false;
5110
5111   bool isInc;
5112   bool isLegal = false;
5113   if (Subtarget->isThumb2())
5114     isLegal = getT2IndexedAddressParts(Ptr.getNode(), VT, isSEXTLoad, Base,
5115                                        Offset, isInc, DAG);
5116   else
5117     isLegal = getARMIndexedAddressParts(Ptr.getNode(), VT, isSEXTLoad, Base,
5118                                         Offset, isInc, DAG);
5119   if (!isLegal)
5120     return false;
5121
5122   AM = isInc ? ISD::PRE_INC : ISD::PRE_DEC;
5123   return true;
5124 }
5125
5126 /// getPostIndexedAddressParts - returns true by value, base pointer and
5127 /// offset pointer and addressing mode by reference if this node can be
5128 /// combined with a load / store to form a post-indexed load / store.
5129 bool ARMTargetLowering::getPostIndexedAddressParts(SDNode *N, SDNode *Op,
5130                                                    SDValue &Base,
5131                                                    SDValue &Offset,
5132                                                    ISD::MemIndexedMode &AM,
5133                                                    SelectionDAG &DAG) const {
5134   if (Subtarget->isThumb1Only())
5135     return false;
5136
5137   EVT VT;
5138   SDValue Ptr;
5139   bool isSEXTLoad = false;
5140   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
5141     VT  = LD->getMemoryVT();
5142     Ptr = LD->getBasePtr();
5143     isSEXTLoad = LD->getExtensionType() == ISD::SEXTLOAD;
5144   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
5145     VT  = ST->getMemoryVT();
5146     Ptr = ST->getBasePtr();
5147   } else
5148     return false;
5149
5150   bool isInc;
5151   bool isLegal = false;
5152   if (Subtarget->isThumb2())
5153     isLegal = getT2IndexedAddressParts(Op, VT, isSEXTLoad, Base, Offset,
5154                                        isInc, DAG);
5155   else
5156     isLegal = getARMIndexedAddressParts(Op, VT, isSEXTLoad, Base, Offset,
5157                                         isInc, DAG);
5158   if (!isLegal)
5159     return false;
5160
5161   if (Ptr != Base) {
5162     // Swap base ptr and offset to catch more post-index load / store when
5163     // it's legal. In Thumb2 mode, offset must be an immediate.
5164     if (Ptr == Offset && Op->getOpcode() == ISD::ADD &&
5165         !Subtarget->isThumb2())
5166       std::swap(Base, Offset);
5167
5168     // Post-indexed load / store update the base pointer.
5169     if (Ptr != Base)
5170       return false;
5171   }
5172
5173   AM = isInc ? ISD::POST_INC : ISD::POST_DEC;
5174   return true;
5175 }
5176
5177 void ARMTargetLowering::computeMaskedBitsForTargetNode(const SDValue Op,
5178                                                        const APInt &Mask,
5179                                                        APInt &KnownZero,
5180                                                        APInt &KnownOne,
5181                                                        const SelectionDAG &DAG,
5182                                                        unsigned Depth) const {
5183   KnownZero = KnownOne = APInt(Mask.getBitWidth(), 0);
5184   switch (Op.getOpcode()) {
5185   default: break;
5186   case ARMISD::CMOV: {
5187     // Bits are known zero/one if known on the LHS and RHS.
5188     DAG.ComputeMaskedBits(Op.getOperand(0), Mask, KnownZero, KnownOne, Depth+1);
5189     if (KnownZero == 0 && KnownOne == 0) return;
5190
5191     APInt KnownZeroRHS, KnownOneRHS;
5192     DAG.ComputeMaskedBits(Op.getOperand(1), Mask,
5193                           KnownZeroRHS, KnownOneRHS, Depth+1);
5194     KnownZero &= KnownZeroRHS;
5195     KnownOne  &= KnownOneRHS;
5196     return;
5197   }
5198   }
5199 }
5200
5201 //===----------------------------------------------------------------------===//
5202 //                           ARM Inline Assembly Support
5203 //===----------------------------------------------------------------------===//
5204
5205 /// getConstraintType - Given a constraint letter, return the type of
5206 /// constraint it is for this target.
5207 ARMTargetLowering::ConstraintType
5208 ARMTargetLowering::getConstraintType(const std::string &Constraint) const {
5209   if (Constraint.size() == 1) {
5210     switch (Constraint[0]) {
5211     default:  break;
5212     case 'l': return C_RegisterClass;
5213     case 'w': return C_RegisterClass;
5214     }
5215   }
5216   return TargetLowering::getConstraintType(Constraint);
5217 }
5218
5219 std::pair<unsigned, const TargetRegisterClass*>
5220 ARMTargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
5221                                                 EVT VT) const {
5222   if (Constraint.size() == 1) {
5223     // GCC ARM Constraint Letters
5224     switch (Constraint[0]) {
5225     case 'l':
5226       if (Subtarget->isThumb())
5227         return std::make_pair(0U, ARM::tGPRRegisterClass);
5228       else
5229         return std::make_pair(0U, ARM::GPRRegisterClass);
5230     case 'r':
5231       return std::make_pair(0U, ARM::GPRRegisterClass);
5232     case 'w':
5233       if (VT == MVT::f32)
5234         return std::make_pair(0U, ARM::SPRRegisterClass);
5235       if (VT.getSizeInBits() == 64)
5236         return std::make_pair(0U, ARM::DPRRegisterClass);
5237       if (VT.getSizeInBits() == 128)
5238         return std::make_pair(0U, ARM::QPRRegisterClass);
5239       break;
5240     }
5241   }
5242   if (StringRef("{cc}").equals_lower(Constraint))
5243     return std::make_pair(unsigned(ARM::CPSR), ARM::CCRRegisterClass);
5244
5245   return TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
5246 }
5247
5248 std::vector<unsigned> ARMTargetLowering::
5249 getRegClassForInlineAsmConstraint(const std::string &Constraint,
5250                                   EVT VT) const {
5251   if (Constraint.size() != 1)
5252     return std::vector<unsigned>();
5253
5254   switch (Constraint[0]) {      // GCC ARM Constraint Letters
5255   default: break;
5256   case 'l':
5257     return make_vector<unsigned>(ARM::R0, ARM::R1, ARM::R2, ARM::R3,
5258                                  ARM::R4, ARM::R5, ARM::R6, ARM::R7,
5259                                  0);
5260   case 'r':
5261     return make_vector<unsigned>(ARM::R0, ARM::R1, ARM::R2, ARM::R3,
5262                                  ARM::R4, ARM::R5, ARM::R6, ARM::R7,
5263                                  ARM::R8, ARM::R9, ARM::R10, ARM::R11,
5264                                  ARM::R12, ARM::LR, 0);
5265   case 'w':
5266     if (VT == MVT::f32)
5267       return make_vector<unsigned>(ARM::S0, ARM::S1, ARM::S2, ARM::S3,
5268                                    ARM::S4, ARM::S5, ARM::S6, ARM::S7,
5269                                    ARM::S8, ARM::S9, ARM::S10, ARM::S11,
5270                                    ARM::S12,ARM::S13,ARM::S14,ARM::S15,
5271                                    ARM::S16,ARM::S17,ARM::S18,ARM::S19,
5272                                    ARM::S20,ARM::S21,ARM::S22,ARM::S23,
5273                                    ARM::S24,ARM::S25,ARM::S26,ARM::S27,
5274                                    ARM::S28,ARM::S29,ARM::S30,ARM::S31, 0);
5275     if (VT.getSizeInBits() == 64)
5276       return make_vector<unsigned>(ARM::D0, ARM::D1, ARM::D2, ARM::D3,
5277                                    ARM::D4, ARM::D5, ARM::D6, ARM::D7,
5278                                    ARM::D8, ARM::D9, ARM::D10,ARM::D11,
5279                                    ARM::D12,ARM::D13,ARM::D14,ARM::D15, 0);
5280     if (VT.getSizeInBits() == 128)
5281       return make_vector<unsigned>(ARM::Q0, ARM::Q1, ARM::Q2, ARM::Q3,
5282                                    ARM::Q4, ARM::Q5, ARM::Q6, ARM::Q7, 0);
5283       break;
5284   }
5285
5286   return std::vector<unsigned>();
5287 }
5288
5289 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
5290 /// vector.  If it is invalid, don't add anything to Ops.
5291 void ARMTargetLowering::LowerAsmOperandForConstraint(SDValue Op,
5292                                                      char Constraint,
5293                                                      std::vector<SDValue>&Ops,
5294                                                      SelectionDAG &DAG) const {
5295   SDValue Result(0, 0);
5296
5297   switch (Constraint) {
5298   default: break;
5299   case 'I': case 'J': case 'K': case 'L':
5300   case 'M': case 'N': case 'O':
5301     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op);
5302     if (!C)
5303       return;
5304
5305     int64_t CVal64 = C->getSExtValue();
5306     int CVal = (int) CVal64;
5307     // None of these constraints allow values larger than 32 bits.  Check
5308     // that the value fits in an int.
5309     if (CVal != CVal64)
5310       return;
5311
5312     switch (Constraint) {
5313       case 'I':
5314         if (Subtarget->isThumb1Only()) {
5315           // This must be a constant between 0 and 255, for ADD
5316           // immediates.
5317           if (CVal >= 0 && CVal <= 255)
5318             break;
5319         } else if (Subtarget->isThumb2()) {
5320           // A constant that can be used as an immediate value in a
5321           // data-processing instruction.
5322           if (ARM_AM::getT2SOImmVal(CVal) != -1)
5323             break;
5324         } else {
5325           // A constant that can be used as an immediate value in a
5326           // data-processing instruction.
5327           if (ARM_AM::getSOImmVal(CVal) != -1)
5328             break;
5329         }
5330         return;
5331
5332       case 'J':
5333         if (Subtarget->isThumb()) {  // FIXME thumb2
5334           // This must be a constant between -255 and -1, for negated ADD
5335           // immediates. This can be used in GCC with an "n" modifier that
5336           // prints the negated value, for use with SUB instructions. It is
5337           // not useful otherwise but is implemented for compatibility.
5338           if (CVal >= -255 && CVal <= -1)
5339             break;
5340         } else {
5341           // This must be a constant between -4095 and 4095. It is not clear
5342           // what this constraint is intended for. Implemented for
5343           // compatibility with GCC.
5344           if (CVal >= -4095 && CVal <= 4095)
5345             break;
5346         }
5347         return;
5348
5349       case 'K':
5350         if (Subtarget->isThumb1Only()) {
5351           // A 32-bit value where only one byte has a nonzero value. Exclude
5352           // zero to match GCC. This constraint is used by GCC internally for
5353           // constants that can be loaded with a move/shift combination.
5354           // It is not useful otherwise but is implemented for compatibility.
5355           if (CVal != 0 && ARM_AM::isThumbImmShiftedVal(CVal))
5356             break;
5357         } else if (Subtarget->isThumb2()) {
5358           // A constant whose bitwise inverse can be used as an immediate
5359           // value in a data-processing instruction. This can be used in GCC
5360           // with a "B" modifier that prints the inverted value, for use with
5361           // BIC and MVN instructions. It is not useful otherwise but is
5362           // implemented for compatibility.
5363           if (ARM_AM::getT2SOImmVal(~CVal) != -1)
5364             break;
5365         } else {
5366           // A constant whose bitwise inverse can be used as an immediate
5367           // value in a data-processing instruction. This can be used in GCC
5368           // with a "B" modifier that prints the inverted value, for use with
5369           // BIC and MVN instructions. It is not useful otherwise but is
5370           // implemented for compatibility.
5371           if (ARM_AM::getSOImmVal(~CVal) != -1)
5372             break;
5373         }
5374         return;
5375
5376       case 'L':
5377         if (Subtarget->isThumb1Only()) {
5378           // This must be a constant between -7 and 7,
5379           // for 3-operand ADD/SUB immediate instructions.
5380           if (CVal >= -7 && CVal < 7)
5381             break;
5382         } else if (Subtarget->isThumb2()) {
5383           // A constant whose negation can be used as an immediate value in a
5384           // data-processing instruction. This can be used in GCC with an "n"
5385           // modifier that prints the negated value, for use with SUB
5386           // instructions. It is not useful otherwise but is implemented for
5387           // compatibility.
5388           if (ARM_AM::getT2SOImmVal(-CVal) != -1)
5389             break;
5390         } else {
5391           // A constant whose negation can be used as an immediate value in a
5392           // data-processing instruction. This can be used in GCC with an "n"
5393           // modifier that prints the negated value, for use with SUB
5394           // instructions. It is not useful otherwise but is implemented for
5395           // compatibility.
5396           if (ARM_AM::getSOImmVal(-CVal) != -1)
5397             break;
5398         }
5399         return;
5400
5401       case 'M':
5402         if (Subtarget->isThumb()) { // FIXME thumb2
5403           // This must be a multiple of 4 between 0 and 1020, for
5404           // ADD sp + immediate.
5405           if ((CVal >= 0 && CVal <= 1020) && ((CVal & 3) == 0))
5406             break;
5407         } else {
5408           // A power of two or a constant between 0 and 32.  This is used in
5409           // GCC for the shift amount on shifted register operands, but it is
5410           // useful in general for any shift amounts.
5411           if ((CVal >= 0 && CVal <= 32) || ((CVal & (CVal - 1)) == 0))
5412             break;
5413         }
5414         return;
5415
5416       case 'N':
5417         if (Subtarget->isThumb()) {  // FIXME thumb2
5418           // This must be a constant between 0 and 31, for shift amounts.
5419           if (CVal >= 0 && CVal <= 31)
5420             break;
5421         }
5422         return;
5423
5424       case 'O':
5425         if (Subtarget->isThumb()) {  // FIXME thumb2
5426           // This must be a multiple of 4 between -508 and 508, for
5427           // ADD/SUB sp = sp + immediate.
5428           if ((CVal >= -508 && CVal <= 508) && ((CVal & 3) == 0))
5429             break;
5430         }
5431         return;
5432     }
5433     Result = DAG.getTargetConstant(CVal, Op.getValueType());
5434     break;
5435   }
5436
5437   if (Result.getNode()) {
5438     Ops.push_back(Result);
5439     return;
5440   }
5441   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, Ops, DAG);
5442 }
5443
5444 bool
5445 ARMTargetLowering::isOffsetFoldingLegal(const GlobalAddressSDNode *GA) const {
5446   // The ARM target isn't yet aware of offsets.
5447   return false;
5448 }
5449
5450 int ARM::getVFPf32Imm(const APFloat &FPImm) {
5451   APInt Imm = FPImm.bitcastToAPInt();
5452   uint32_t Sign = Imm.lshr(31).getZExtValue() & 1;
5453   int32_t Exp = (Imm.lshr(23).getSExtValue() & 0xff) - 127;  // -126 to 127
5454   int64_t Mantissa = Imm.getZExtValue() & 0x7fffff;  // 23 bits
5455
5456   // We can handle 4 bits of mantissa.
5457   // mantissa = (16+UInt(e:f:g:h))/16.
5458   if (Mantissa & 0x7ffff)
5459     return -1;
5460   Mantissa >>= 19;
5461   if ((Mantissa & 0xf) != Mantissa)
5462     return -1;
5463
5464   // We can handle 3 bits of exponent: exp == UInt(NOT(b):c:d)-3
5465   if (Exp < -3 || Exp > 4)
5466     return -1;
5467   Exp = ((Exp+3) & 0x7) ^ 4;
5468
5469   return ((int)Sign << 7) | (Exp << 4) | Mantissa;
5470 }
5471
5472 int ARM::getVFPf64Imm(const APFloat &FPImm) {
5473   APInt Imm = FPImm.bitcastToAPInt();
5474   uint64_t Sign = Imm.lshr(63).getZExtValue() & 1;
5475   int64_t Exp = (Imm.lshr(52).getSExtValue() & 0x7ff) - 1023;   // -1022 to 1023
5476   uint64_t Mantissa = Imm.getZExtValue() & 0xfffffffffffffLL;
5477
5478   // We can handle 4 bits of mantissa.
5479   // mantissa = (16+UInt(e:f:g:h))/16.
5480   if (Mantissa & 0xffffffffffffLL)
5481     return -1;
5482   Mantissa >>= 48;
5483   if ((Mantissa & 0xf) != Mantissa)
5484     return -1;
5485
5486   // We can handle 3 bits of exponent: exp == UInt(NOT(b):c:d)-3
5487   if (Exp < -3 || Exp > 4)
5488     return -1;
5489   Exp = ((Exp+3) & 0x7) ^ 4;
5490
5491   return ((int)Sign << 7) | (Exp << 4) | Mantissa;
5492 }
5493
5494 bool ARM::isBitFieldInvertedMask(unsigned v) {
5495   if (v == 0xffffffff)
5496     return 0;
5497   // there can be 1's on either or both "outsides", all the "inside"
5498   // bits must be 0's
5499   unsigned int lsb = 0, msb = 31;
5500   while (v & (1 << msb)) --msb;
5501   while (v & (1 << lsb)) ++lsb;
5502   for (unsigned int i = lsb; i <= msb; ++i) {
5503     if (v & (1 << i))
5504       return 0;
5505   }
5506   return 1;
5507 }
5508
5509 /// isFPImmLegal - Returns true if the target can instruction select the
5510 /// specified FP immediate natively. If false, the legalizer will
5511 /// materialize the FP immediate as a load from a constant pool.
5512 bool ARMTargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
5513   if (!Subtarget->hasVFP3())
5514     return false;
5515   if (VT == MVT::f32)
5516     return ARM::getVFPf32Imm(Imm) != -1;
5517   if (VT == MVT::f64)
5518     return ARM::getVFPf64Imm(Imm) != -1;
5519   return false;
5520 }