lib/Target/ARM/ARMISelLowering.cpp

   1 //===-- ARMISelLowering.cpp - ARM DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that ARM uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #define DEBUG_TYPE "arm-isel"
  16 #include "ARM.h"
  17 #include "ARMAddressingModes.h"
  18 #include "ARMCallingConv.h"
  19 #include "ARMConstantPoolValue.h"
  20 #include "ARMISelLowering.h"
  21 #include "ARMMachineFunctionInfo.h"
  22 #include "ARMPerfectShuffle.h"
  23 #include "ARMRegisterInfo.h"
  24 #include "ARMSubtarget.h"
  25 #include "ARMTargetMachine.h"
  26 #include "ARMTargetObjectFile.h"
  27 #include "llvm/CallingConv.h"
  28 #include "llvm/Constants.h"
  29 #include "llvm/Function.h"
  30 #include "llvm/GlobalValue.h"
  31 #include "llvm/Instruction.h"
  32 #include "llvm/Instructions.h"
  33 #include "llvm/Intrinsics.h"
  34 #include "llvm/Type.h"
  35 #include "llvm/CodeGen/CallingConvLower.h"
  36 #include "llvm/CodeGen/IntrinsicLowering.h"
  37 #include "llvm/CodeGen/MachineBasicBlock.h"
  38 #include "llvm/CodeGen/MachineFrameInfo.h"
  39 #include "llvm/CodeGen/MachineFunction.h"
  40 #include "llvm/CodeGen/MachineInstrBuilder.h"
  41 #include "llvm/CodeGen/MachineRegisterInfo.h"
  42 #include "llvm/CodeGen/PseudoSourceValue.h"
  43 #include "llvm/CodeGen/SelectionDAG.h"
  44 #include "llvm/MC/MCSectionMachO.h"
  45 #include "llvm/Target/TargetOptions.h"
  46 #include "llvm/ADT/VectorExtras.h"
  47 #include "llvm/ADT/StringExtras.h"
  48 #include "llvm/ADT/Statistic.h"
  49 #include "llvm/Support/CommandLine.h"
  50 #include "llvm/Support/ErrorHandling.h"
  51 #include "llvm/Support/MathExtras.h"
  52 #include "llvm/Support/raw_ostream.h"
  53 #include <sstream>
  54 using namespace llvm;
  55
  56 STATISTIC(NumTailCalls, "Number of tail calls");
  57 STATISTIC(NumMovwMovt, "Number of GAs materialized with movw + movt");
  58
  59 // This option should go away when tail calls fully work.
  60 static cl::opt<bool>
  61 EnableARMTailCalls("arm-tail-calls", cl::Hidden,
  62   cl::desc("Generate tail calls (TEMPORARY OPTION)."),
  63   cl::init(false));
  64
  65 cl::opt<bool>
  66 EnableARMLongCalls("arm-long-calls", cl::Hidden,
  67   cl::desc("Generate calls via indirect call instructions"),
  68   cl::init(false));
  69
  70 static cl::opt<bool>
  71 ARMInterworking("arm-interworking", cl::Hidden,
  72   cl::desc("Enable / disable ARM interworking (for debugging only)"),
  73   cl::init(true));
  74
  75 namespace llvm {
  76   class ARMCCState : public CCState {
  77   public:
  78     ARMCCState(CallingConv::ID CC, bool isVarArg, MachineFunction &MF,
  79                const TargetMachine &TM, SmallVector<CCValAssign, 16> &locs,
  80                LLVMContext &C, ParmContext PC)
  81         : CCState(CC, isVarArg, MF, TM, locs, C) {
  82       assert(((PC == Call) || (PC == Prologue)) &&
  83              "ARMCCState users must specify whether their context is call"
  84              "or prologue generation.");
  85       CallOrPrologue = PC;
  86     }
  87   };
  88 }
  89
  90 // The APCS parameter registers.
  91 static const unsigned GPRArgRegs[] = {
  92   ARM::R0, ARM::R1, ARM::R2, ARM::R3
  93 };
  94
  95 void ARMTargetLowering::addTypeForNEON(EVT VT, EVT PromotedLdStVT,
  96                                        EVT PromotedBitwiseVT) {
  97   if (VT != PromotedLdStVT) {
  98     setOperationAction(ISD::LOAD, VT.getSimpleVT(), Promote);
  99     AddPromotedToType (ISD::LOAD, VT.getSimpleVT(),
 100                        PromotedLdStVT.getSimpleVT());
 101
 102     setOperationAction(ISD::STORE, VT.getSimpleVT(), Promote);
 103     AddPromotedToType (ISD::STORE, VT.getSimpleVT(),
 104                        PromotedLdStVT.getSimpleVT());
 105   }
 106
 107   EVT ElemTy = VT.getVectorElementType();
 108   if (ElemTy != MVT::i64 && ElemTy != MVT::f64)
 109     setOperationAction(ISD::VSETCC, VT.getSimpleVT(), Custom);
 110   setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT.getSimpleVT(), Custom);
 111   if (ElemTy != MVT::i32) {
 112     setOperationAction(ISD::SINT_TO_FP, VT.getSimpleVT(), Expand);
 113     setOperationAction(ISD::UINT_TO_FP, VT.getSimpleVT(), Expand);
 114     setOperationAction(ISD::FP_TO_SINT, VT.getSimpleVT(), Expand);
 115     setOperationAction(ISD::FP_TO_UINT, VT.getSimpleVT(), Expand);
 116   }
 117   setOperationAction(ISD::BUILD_VECTOR, VT.getSimpleVT(), Custom);
 118   setOperationAction(ISD::VECTOR_SHUFFLE, VT.getSimpleVT(), Custom);
 119   setOperationAction(ISD::CONCAT_VECTORS, VT.getSimpleVT(), Legal);
 120   setOperationAction(ISD::EXTRACT_SUBVECTOR, VT.getSimpleVT(), Legal);
 121   setOperationAction(ISD::SELECT, VT.getSimpleVT(), Expand);
 122   setOperationAction(ISD::SELECT_CC, VT.getSimpleVT(), Expand);
 123   if (VT.isInteger()) {
 124     setOperationAction(ISD::SHL, VT.getSimpleVT(), Custom);
 125     setOperationAction(ISD::SRA, VT.getSimpleVT(), Custom);
 126     setOperationAction(ISD::SRL, VT.getSimpleVT(), Custom);
 127     setLoadExtAction(ISD::SEXTLOAD, VT.getSimpleVT(), Expand);
 128     setLoadExtAction(ISD::ZEXTLOAD, VT.getSimpleVT(), Expand);
 129     for (unsigned InnerVT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 130          InnerVT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++InnerVT)
 131       setTruncStoreAction(VT.getSimpleVT(),
 132                           (MVT::SimpleValueType)InnerVT, Expand);
 133   }
 134   setLoadExtAction(ISD::EXTLOAD, VT.getSimpleVT(), Expand);
 135
 136   // Promote all bit-wise operations.
 137   if (VT.isInteger() && VT != PromotedBitwiseVT) {
 138     setOperationAction(ISD::AND, VT.getSimpleVT(), Promote);
 139     AddPromotedToType (ISD::AND, VT.getSimpleVT(),
 140                        PromotedBitwiseVT.getSimpleVT());
 141     setOperationAction(ISD::OR,  VT.getSimpleVT(), Promote);
 142     AddPromotedToType (ISD::OR,  VT.getSimpleVT(),
 143                        PromotedBitwiseVT.getSimpleVT());
 144     setOperationAction(ISD::XOR, VT.getSimpleVT(), Promote);
 145     AddPromotedToType (ISD::XOR, VT.getSimpleVT(),
 146                        PromotedBitwiseVT.getSimpleVT());
 147   }
 148
 149   // Neon does not support vector divide/remainder operations.
 150   setOperationAction(ISD::SDIV, VT.getSimpleVT(), Expand);
 151   setOperationAction(ISD::UDIV, VT.getSimpleVT(), Expand);
 152   setOperationAction(ISD::FDIV, VT.getSimpleVT(), Expand);
 153   setOperationAction(ISD::SREM, VT.getSimpleVT(), Expand);
 154   setOperationAction(ISD::UREM, VT.getSimpleVT(), Expand);
 155   setOperationAction(ISD::FREM, VT.getSimpleVT(), Expand);
 156 }
 157
 158 void ARMTargetLowering::addDRTypeForNEON(EVT VT) {
 159   addRegisterClass(VT, ARM::DPRRegisterClass);
 160   addTypeForNEON(VT, MVT::f64, MVT::v2i32);
 161 }
 162
 163 void ARMTargetLowering::addQRTypeForNEON(EVT VT) {
 164   addRegisterClass(VT, ARM::QPRRegisterClass);
 165   addTypeForNEON(VT, MVT::v2f64, MVT::v4i32);
 166 }
 167
 168 static TargetLoweringObjectFile *createTLOF(TargetMachine &TM) {
 169   if (TM.getSubtarget<ARMSubtarget>().isTargetDarwin())
 170     return new TargetLoweringObjectFileMachO();
 171
 172   return new ARMElfTargetObjectFile();
 173 }
 174
 175 ARMTargetLowering::ARMTargetLowering(TargetMachine &TM)
 176     : TargetLowering(TM, createTLOF(TM)) {
 177   Subtarget = &TM.getSubtarget<ARMSubtarget>();
 178   RegInfo = TM.getRegisterInfo();
 179   Itins = TM.getInstrItineraryData();
 180
 181   if (Subtarget->isTargetDarwin()) {
 182     // Uses VFP for Thumb libfuncs if available.
 183     if (Subtarget->isThumb() && Subtarget->hasVFP2()) {
 184       // Single-precision floating-point arithmetic.
 185       setLibcallName(RTLIB::ADD_F32, "__addsf3vfp");
 186       setLibcallName(RTLIB::SUB_F32, "__subsf3vfp");
 187       setLibcallName(RTLIB::MUL_F32, "__mulsf3vfp");
 188       setLibcallName(RTLIB::DIV_F32, "__divsf3vfp");
 189
 190       // Double-precision floating-point arithmetic.
 191       setLibcallName(RTLIB::ADD_F64, "__adddf3vfp");
 192       setLibcallName(RTLIB::SUB_F64, "__subdf3vfp");
 193       setLibcallName(RTLIB::MUL_F64, "__muldf3vfp");
 194       setLibcallName(RTLIB::DIV_F64, "__divdf3vfp");
 195
 196       // Single-precision comparisons.
 197       setLibcallName(RTLIB::OEQ_F32, "__eqsf2vfp");
 198       setLibcallName(RTLIB::UNE_F32, "__nesf2vfp");
 199       setLibcallName(RTLIB::OLT_F32, "__ltsf2vfp");
 200       setLibcallName(RTLIB::OLE_F32, "__lesf2vfp");
 201       setLibcallName(RTLIB::OGE_F32, "__gesf2vfp");
 202       setLibcallName(RTLIB::OGT_F32, "__gtsf2vfp");
 203       setLibcallName(RTLIB::UO_F32,  "__unordsf2vfp");
 204       setLibcallName(RTLIB::O_F32,   "__unordsf2vfp");
 205
 206       setCmpLibcallCC(RTLIB::OEQ_F32, ISD::SETNE);
 207       setCmpLibcallCC(RTLIB::UNE_F32, ISD::SETNE);
 208       setCmpLibcallCC(RTLIB::OLT_F32, ISD::SETNE);
 209       setCmpLibcallCC(RTLIB::OLE_F32, ISD::SETNE);
 210       setCmpLibcallCC(RTLIB::OGE_F32, ISD::SETNE);
 211       setCmpLibcallCC(RTLIB::OGT_F32, ISD::SETNE);
 212       setCmpLibcallCC(RTLIB::UO_F32,  ISD::SETNE);
 213       setCmpLibcallCC(RTLIB::O_F32,   ISD::SETEQ);
 214
 215       // Double-precision comparisons.
 216       setLibcallName(RTLIB::OEQ_F64, "__eqdf2vfp");
 217       setLibcallName(RTLIB::UNE_F64, "__nedf2vfp");
 218       setLibcallName(RTLIB::OLT_F64, "__ltdf2vfp");
 219       setLibcallName(RTLIB::OLE_F64, "__ledf2vfp");
 220       setLibcallName(RTLIB::OGE_F64, "__gedf2vfp");
 221       setLibcallName(RTLIB::OGT_F64, "__gtdf2vfp");
 222       setLibcallName(RTLIB::UO_F64,  "__unorddf2vfp");
 223       setLibcallName(RTLIB::O_F64,   "__unorddf2vfp");
 224
 225       setCmpLibcallCC(RTLIB::OEQ_F64, ISD::SETNE);
 226       setCmpLibcallCC(RTLIB::UNE_F64, ISD::SETNE);
 227       setCmpLibcallCC(RTLIB::OLT_F64, ISD::SETNE);
 228       setCmpLibcallCC(RTLIB::OLE_F64, ISD::SETNE);
 229       setCmpLibcallCC(RTLIB::OGE_F64, ISD::SETNE);
 230       setCmpLibcallCC(RTLIB::OGT_F64, ISD::SETNE);
 231       setCmpLibcallCC(RTLIB::UO_F64,  ISD::SETNE);
 232       setCmpLibcallCC(RTLIB::O_F64,   ISD::SETEQ);
 233
 234       // Floating-point to integer conversions.
 235       // i64 conversions are done via library routines even when generating VFP
 236       // instructions, so use the same ones.
 237       setLibcallName(RTLIB::FPTOSINT_F64_I32, "__fixdfsivfp");
 238       setLibcallName(RTLIB::FPTOUINT_F64_I32, "__fixunsdfsivfp");
 239       setLibcallName(RTLIB::FPTOSINT_F32_I32, "__fixsfsivfp");
 240       setLibcallName(RTLIB::FPTOUINT_F32_I32, "__fixunssfsivfp");
 241
 242       // Conversions between floating types.
 243       setLibcallName(RTLIB::FPROUND_F64_F32, "__truncdfsf2vfp");
 244       setLibcallName(RTLIB::FPEXT_F32_F64,   "__extendsfdf2vfp");
 245
 246       // Integer to floating-point conversions.
 247       // i64 conversions are done via library routines even when generating VFP
 248       // instructions, so use the same ones.
 249       // FIXME: There appears to be some naming inconsistency in ARM libgcc:
 250       // e.g., __floatunsidf vs. __floatunssidfvfp.
 251       setLibcallName(RTLIB::SINTTOFP_I32_F64, "__floatsidfvfp");
 252       setLibcallName(RTLIB::UINTTOFP_I32_F64, "__floatunssidfvfp");
 253       setLibcallName(RTLIB::SINTTOFP_I32_F32, "__floatsisfvfp");
 254       setLibcallName(RTLIB::UINTTOFP_I32_F32, "__floatunssisfvfp");
 255     }
 256   }
 257
 258   // These libcalls are not available in 32-bit.
 259   setLibcallName(RTLIB::SHL_I128, 0);
 260   setLibcallName(RTLIB::SRL_I128, 0);
 261   setLibcallName(RTLIB::SRA_I128, 0);
 262
 263   if (Subtarget->isAAPCS_ABI()) {
 264     // Double-precision floating-point arithmetic helper functions
 265     // RTABI chapter 4.1.2, Table 2
 266     setLibcallName(RTLIB::ADD_F64, "__aeabi_dadd");
 267     setLibcallName(RTLIB::DIV_F64, "__aeabi_ddiv");
 268     setLibcallName(RTLIB::MUL_F64, "__aeabi_dmul");
 269     setLibcallName(RTLIB::SUB_F64, "__aeabi_dsub");
 270     setLibcallCallingConv(RTLIB::ADD_F64, CallingConv::ARM_AAPCS);
 271     setLibcallCallingConv(RTLIB::DIV_F64, CallingConv::ARM_AAPCS);
 272     setLibcallCallingConv(RTLIB::MUL_F64, CallingConv::ARM_AAPCS);
 273     setLibcallCallingConv(RTLIB::SUB_F64, CallingConv::ARM_AAPCS);
 274
 275     // Double-precision floating-point comparison helper functions
 276     // RTABI chapter 4.1.2, Table 3
 277     setLibcallName(RTLIB::OEQ_F64, "__aeabi_dcmpeq");
 278     setCmpLibcallCC(RTLIB::OEQ_F64, ISD::SETNE);
 279     setLibcallName(RTLIB::UNE_F64, "__aeabi_dcmpeq");
 280     setCmpLibcallCC(RTLIB::UNE_F64, ISD::SETEQ);
 281     setLibcallName(RTLIB::OLT_F64, "__aeabi_dcmplt");
 282     setCmpLibcallCC(RTLIB::OLT_F64, ISD::SETNE);
 283     setLibcallName(RTLIB::OLE_F64, "__aeabi_dcmple");
 284     setCmpLibcallCC(RTLIB::OLE_F64, ISD::SETNE);
 285     setLibcallName(RTLIB::OGE_F64, "__aeabi_dcmpge");
 286     setCmpLibcallCC(RTLIB::OGE_F64, ISD::SETNE);
 287     setLibcallName(RTLIB::OGT_F64, "__aeabi_dcmpgt");
 288     setCmpLibcallCC(RTLIB::OGT_F64, ISD::SETNE);
 289     setLibcallName(RTLIB::UO_F64,  "__aeabi_dcmpun");
 290     setCmpLibcallCC(RTLIB::UO_F64,  ISD::SETNE);
 291     setLibcallName(RTLIB::O_F64,   "__aeabi_dcmpun");
 292     setCmpLibcallCC(RTLIB::O_F64,   ISD::SETEQ);
 293     setLibcallCallingConv(RTLIB::OEQ_F64, CallingConv::ARM_AAPCS);
 294     setLibcallCallingConv(RTLIB::UNE_F64, CallingConv::ARM_AAPCS);
 295     setLibcallCallingConv(RTLIB::OLT_F64, CallingConv::ARM_AAPCS);
 296     setLibcallCallingConv(RTLIB::OLE_F64, CallingConv::ARM_AAPCS);
 297     setLibcallCallingConv(RTLIB::OGE_F64, CallingConv::ARM_AAPCS);
 298     setLibcallCallingConv(RTLIB::OGT_F64, CallingConv::ARM_AAPCS);
 299     setLibcallCallingConv(RTLIB::UO_F64, CallingConv::ARM_AAPCS);
 300     setLibcallCallingConv(RTLIB::O_F64, CallingConv::ARM_AAPCS);
 301
 302     // Single-precision floating-point arithmetic helper functions
 303     // RTABI chapter 4.1.2, Table 4
 304     setLibcallName(RTLIB::ADD_F32, "__aeabi_fadd");
 305     setLibcallName(RTLIB::DIV_F32, "__aeabi_fdiv");
 306     setLibcallName(RTLIB::MUL_F32, "__aeabi_fmul");
 307     setLibcallName(RTLIB::SUB_F32, "__aeabi_fsub");
 308     setLibcallCallingConv(RTLIB::ADD_F32, CallingConv::ARM_AAPCS);
 309     setLibcallCallingConv(RTLIB::DIV_F32, CallingConv::ARM_AAPCS);
 310     setLibcallCallingConv(RTLIB::MUL_F32, CallingConv::ARM_AAPCS);
 311     setLibcallCallingConv(RTLIB::SUB_F32, CallingConv::ARM_AAPCS);
 312
 313     // Single-precision floating-point comparison helper functions
 314     // RTABI chapter 4.1.2, Table 5
 315     setLibcallName(RTLIB::OEQ_F32, "__aeabi_fcmpeq");
 316     setCmpLibcallCC(RTLIB::OEQ_F32, ISD::SETNE);
 317     setLibcallName(RTLIB::UNE_F32, "__aeabi_fcmpeq");
 318     setCmpLibcallCC(RTLIB::UNE_F32, ISD::SETEQ);
 319     setLibcallName(RTLIB::OLT_F32, "__aeabi_fcmplt");
 320     setCmpLibcallCC(RTLIB::OLT_F32, ISD::SETNE);
 321     setLibcallName(RTLIB::OLE_F32, "__aeabi_fcmple");
 322     setCmpLibcallCC(RTLIB::OLE_F32, ISD::SETNE);
 323     setLibcallName(RTLIB::OGE_F32, "__aeabi_fcmpge");
 324     setCmpLibcallCC(RTLIB::OGE_F32, ISD::SETNE);
 325     setLibcallName(RTLIB::OGT_F32, "__aeabi_fcmpgt");
 326     setCmpLibcallCC(RTLIB::OGT_F32, ISD::SETNE);
 327     setLibcallName(RTLIB::UO_F32,  "__aeabi_fcmpun");
 328     setCmpLibcallCC(RTLIB::UO_F32,  ISD::SETNE);
 329     setLibcallName(RTLIB::O_F32,   "__aeabi_fcmpun");
 330     setCmpLibcallCC(RTLIB::O_F32,   ISD::SETEQ);
 331     setLibcallCallingConv(RTLIB::OEQ_F32, CallingConv::ARM_AAPCS);
 332     setLibcallCallingConv(RTLIB::UNE_F32, CallingConv::ARM_AAPCS);
 333     setLibcallCallingConv(RTLIB::OLT_F32, CallingConv::ARM_AAPCS);
 334     setLibcallCallingConv(RTLIB::OLE_F32, CallingConv::ARM_AAPCS);
 335     setLibcallCallingConv(RTLIB::OGE_F32, CallingConv::ARM_AAPCS);
 336     setLibcallCallingConv(RTLIB::OGT_F32, CallingConv::ARM_AAPCS);
 337     setLibcallCallingConv(RTLIB::UO_F32, CallingConv::ARM_AAPCS);
 338     setLibcallCallingConv(RTLIB::O_F32, CallingConv::ARM_AAPCS);
 339
 340     // Floating-point to integer conversions.
 341     // RTABI chapter 4.1.2, Table 6
 342     setLibcallName(RTLIB::FPTOSINT_F64_I32, "__aeabi_d2iz");
 343     setLibcallName(RTLIB::FPTOUINT_F64_I32, "__aeabi_d2uiz");
 344     setLibcallName(RTLIB::FPTOSINT_F64_I64, "__aeabi_d2lz");
 345     setLibcallName(RTLIB::FPTOUINT_F64_I64, "__aeabi_d2ulz");
 346     setLibcallName(RTLIB::FPTOSINT_F32_I32, "__aeabi_f2iz");
 347     setLibcallName(RTLIB::FPTOUINT_F32_I32, "__aeabi_f2uiz");
 348     setLibcallName(RTLIB::FPTOSINT_F32_I64, "__aeabi_f2lz");
 349     setLibcallName(RTLIB::FPTOUINT_F32_I64, "__aeabi_f2ulz");
 350     setLibcallCallingConv(RTLIB::FPTOSINT_F64_I32, CallingConv::ARM_AAPCS);
 351     setLibcallCallingConv(RTLIB::FPTOUINT_F64_I32, CallingConv::ARM_AAPCS);
 352     setLibcallCallingConv(RTLIB::FPTOSINT_F64_I64, CallingConv::ARM_AAPCS);
 353     setLibcallCallingConv(RTLIB::FPTOUINT_F64_I64, CallingConv::ARM_AAPCS);
 354     setLibcallCallingConv(RTLIB::FPTOSINT_F32_I32, CallingConv::ARM_AAPCS);
 355     setLibcallCallingConv(RTLIB::FPTOUINT_F32_I32, CallingConv::ARM_AAPCS);
 356     setLibcallCallingConv(RTLIB::FPTOSINT_F32_I64, CallingConv::ARM_AAPCS);
 357     setLibcallCallingConv(RTLIB::FPTOUINT_F32_I64, CallingConv::ARM_AAPCS);
 358
 359     // Conversions between floating types.
 360     // RTABI chapter 4.1.2, Table 7
 361     setLibcallName(RTLIB::FPROUND_F64_F32, "__aeabi_d2f");
 362     setLibcallName(RTLIB::FPEXT_F32_F64,   "__aeabi_f2d");
 363     setLibcallCallingConv(RTLIB::FPROUND_F64_F32, CallingConv::ARM_AAPCS);
 364     setLibcallCallingConv(RTLIB::FPEXT_F32_F64, CallingConv::ARM_AAPCS);
 365
 366     // Integer to floating-point conversions.
 367     // RTABI chapter 4.1.2, Table 8
 368     setLibcallName(RTLIB::SINTTOFP_I32_F64, "__aeabi_i2d");
 369     setLibcallName(RTLIB::UINTTOFP_I32_F64, "__aeabi_ui2d");
 370     setLibcallName(RTLIB::SINTTOFP_I64_F64, "__aeabi_l2d");
 371     setLibcallName(RTLIB::UINTTOFP_I64_F64, "__aeabi_ul2d");
 372     setLibcallName(RTLIB::SINTTOFP_I32_F32, "__aeabi_i2f");
 373     setLibcallName(RTLIB::UINTTOFP_I32_F32, "__aeabi_ui2f");
 374     setLibcallName(RTLIB::SINTTOFP_I64_F32, "__aeabi_l2f");
 375     setLibcallName(RTLIB::UINTTOFP_I64_F32, "__aeabi_ul2f");
 376     setLibcallCallingConv(RTLIB::SINTTOFP_I32_F64, CallingConv::ARM_AAPCS);
 377     setLibcallCallingConv(RTLIB::UINTTOFP_I32_F64, CallingConv::ARM_AAPCS);
 378     setLibcallCallingConv(RTLIB::SINTTOFP_I64_F64, CallingConv::ARM_AAPCS);
 379     setLibcallCallingConv(RTLIB::UINTTOFP_I64_F64, CallingConv::ARM_AAPCS);
 380     setLibcallCallingConv(RTLIB::SINTTOFP_I32_F32, CallingConv::ARM_AAPCS);
 381     setLibcallCallingConv(RTLIB::UINTTOFP_I32_F32, CallingConv::ARM_AAPCS);
 382     setLibcallCallingConv(RTLIB::SINTTOFP_I64_F32, CallingConv::ARM_AAPCS);
 383     setLibcallCallingConv(RTLIB::UINTTOFP_I64_F32, CallingConv::ARM_AAPCS);
 384
 385     // Long long helper functions
 386     // RTABI chapter 4.2, Table 9
 387     setLibcallName(RTLIB::MUL_I64,  "__aeabi_lmul");
 388     setLibcallName(RTLIB::SDIV_I64, "__aeabi_ldivmod");
 389     setLibcallName(RTLIB::UDIV_I64, "__aeabi_uldivmod");
 390     setLibcallName(RTLIB::SHL_I64, "__aeabi_llsl");
 391     setLibcallName(RTLIB::SRL_I64, "__aeabi_llsr");
 392     setLibcallName(RTLIB::SRA_I64, "__aeabi_lasr");
 393     setLibcallCallingConv(RTLIB::MUL_I64, CallingConv::ARM_AAPCS);
 394     setLibcallCallingConv(RTLIB::SDIV_I64, CallingConv::ARM_AAPCS);
 395     setLibcallCallingConv(RTLIB::UDIV_I64, CallingConv::ARM_AAPCS);
 396     setLibcallCallingConv(RTLIB::SHL_I64, CallingConv::ARM_AAPCS);
 397     setLibcallCallingConv(RTLIB::SRL_I64, CallingConv::ARM_AAPCS);
 398     setLibcallCallingConv(RTLIB::SRA_I64, CallingConv::ARM_AAPCS);
 399
 400     // Integer division functions
 401     // RTABI chapter 4.3.1
 402     setLibcallName(RTLIB::SDIV_I8,  "__aeabi_idiv");
 403     setLibcallName(RTLIB::SDIV_I16, "__aeabi_idiv");
 404     setLibcallName(RTLIB::SDIV_I32, "__aeabi_idiv");
 405     setLibcallName(RTLIB::UDIV_I8,  "__aeabi_uidiv");
 406     setLibcallName(RTLIB::UDIV_I16, "__aeabi_uidiv");
 407     setLibcallName(RTLIB::UDIV_I32, "__aeabi_uidiv");
 408     setLibcallCallingConv(RTLIB::SDIV_I8, CallingConv::ARM_AAPCS);
 409     setLibcallCallingConv(RTLIB::SDIV_I16, CallingConv::ARM_AAPCS);
 410     setLibcallCallingConv(RTLIB::SDIV_I32, CallingConv::ARM_AAPCS);
 411     setLibcallCallingConv(RTLIB::UDIV_I8, CallingConv::ARM_AAPCS);
 412     setLibcallCallingConv(RTLIB::UDIV_I16, CallingConv::ARM_AAPCS);
 413     setLibcallCallingConv(RTLIB::UDIV_I32, CallingConv::ARM_AAPCS);
 414
 415     // Memory operations
 416     // RTABI chapter 4.3.4
 417     setLibcallName(RTLIB::MEMCPY,  "__aeabi_memcpy");
 418     setLibcallName(RTLIB::MEMMOVE, "__aeabi_memmove");
 419     setLibcallName(RTLIB::MEMSET,  "__aeabi_memset");
 420   }
 421
 422   if (Subtarget->isThumb1Only())
 423     addRegisterClass(MVT::i32, ARM::tGPRRegisterClass);
 424   else
 425     addRegisterClass(MVT::i32, ARM::GPRRegisterClass);
 426   if (!UseSoftFloat && Subtarget->hasVFP2() && !Subtarget->isThumb1Only()) {
 427     addRegisterClass(MVT::f32, ARM::SPRRegisterClass);
 428     if (!Subtarget->isFPOnlySP())
 429       addRegisterClass(MVT::f64, ARM::DPRRegisterClass);
 430
 431     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 432   }
 433
 434   if (Subtarget->hasNEON()) {
 435     addDRTypeForNEON(MVT::v2f32);
 436     addDRTypeForNEON(MVT::v8i8);
 437     addDRTypeForNEON(MVT::v4i16);
 438     addDRTypeForNEON(MVT::v2i32);
 439     addDRTypeForNEON(MVT::v1i64);
 440
 441     addQRTypeForNEON(MVT::v4f32);
 442     addQRTypeForNEON(MVT::v2f64);
 443     addQRTypeForNEON(MVT::v16i8);
 444     addQRTypeForNEON(MVT::v8i16);
 445     addQRTypeForNEON(MVT::v4i32);
 446     addQRTypeForNEON(MVT::v2i64);
 447
 448     // v2f64 is legal so that QR subregs can be extracted as f64 elements, but
 449     // neither Neon nor VFP support any arithmetic operations on it.
 450     setOperationAction(ISD::FADD, MVT::v2f64, Expand);
 451     setOperationAction(ISD::FSUB, MVT::v2f64, Expand);
 452     setOperationAction(ISD::FMUL, MVT::v2f64, Expand);
 453     setOperationAction(ISD::FDIV, MVT::v2f64, Expand);
 454     setOperationAction(ISD::FREM, MVT::v2f64, Expand);
 455     setOperationAction(ISD::FCOPYSIGN, MVT::v2f64, Expand);
 456     setOperationAction(ISD::VSETCC, MVT::v2f64, Expand);
 457     setOperationAction(ISD::FNEG, MVT::v2f64, Expand);
 458     setOperationAction(ISD::FABS, MVT::v2f64, Expand);
 459     setOperationAction(ISD::FSQRT, MVT::v2f64, Expand);
 460     setOperationAction(ISD::FSIN, MVT::v2f64, Expand);
 461     setOperationAction(ISD::FCOS, MVT::v2f64, Expand);
 462     setOperationAction(ISD::FPOWI, MVT::v2f64, Expand);
 463     setOperationAction(ISD::FPOW, MVT::v2f64, Expand);
 464     setOperationAction(ISD::FLOG, MVT::v2f64, Expand);
 465     setOperationAction(ISD::FLOG2, MVT::v2f64, Expand);
 466     setOperationAction(ISD::FLOG10, MVT::v2f64, Expand);
 467     setOperationAction(ISD::FEXP, MVT::v2f64, Expand);
 468     setOperationAction(ISD::FEXP2, MVT::v2f64, Expand);
 469     setOperationAction(ISD::FCEIL, MVT::v2f64, Expand);
 470     setOperationAction(ISD::FTRUNC, MVT::v2f64, Expand);
 471     setOperationAction(ISD::FRINT, MVT::v2f64, Expand);
 472     setOperationAction(ISD::FNEARBYINT, MVT::v2f64, Expand);
 473     setOperationAction(ISD::FFLOOR, MVT::v2f64, Expand);
 474
 475     setTruncStoreAction(MVT::v2f64, MVT::v2f32, Expand);
 476
 477     // Neon does not support some operations on v1i64 and v2i64 types.
 478     setOperationAction(ISD::MUL, MVT::v1i64, Expand);
 479     // Custom handling for some quad-vector types to detect VMULL.
 480     setOperationAction(ISD::MUL, MVT::v8i16, Custom);
 481     setOperationAction(ISD::MUL, MVT::v4i32, Custom);
 482     setOperationAction(ISD::MUL, MVT::v2i64, Custom);
 483     // Custom handling for some vector types to avoid expensive expansions
 484     setOperationAction(ISD::SDIV, MVT::v4i16, Custom);
 485     setOperationAction(ISD::SDIV, MVT::v8i8, Custom);
 486     setOperationAction(ISD::UDIV, MVT::v4i16, Custom);
 487     setOperationAction(ISD::UDIV, MVT::v8i8, Custom);
 488     setOperationAction(ISD::VSETCC, MVT::v1i64, Expand);
 489     setOperationAction(ISD::VSETCC, MVT::v2i64, Expand);
 490     // Neon does not have single instruction SINT_TO_FP and UINT_TO_FP with
 491     // a destination type that is wider than the source.
 492     setOperationAction(ISD::SINT_TO_FP, MVT::v4i16, Custom);
 493     setOperationAction(ISD::UINT_TO_FP, MVT::v4i16, Custom);
 494
 495     setTargetDAGCombine(ISD::INTRINSIC_VOID);
 496     setTargetDAGCombine(ISD::INTRINSIC_W_CHAIN);
 497     setTargetDAGCombine(ISD::INTRINSIC_WO_CHAIN);
 498     setTargetDAGCombine(ISD::SHL);
 499     setTargetDAGCombine(ISD::SRL);
 500     setTargetDAGCombine(ISD::SRA);
 501     setTargetDAGCombine(ISD::SIGN_EXTEND);
 502     setTargetDAGCombine(ISD::ZERO_EXTEND);
 503     setTargetDAGCombine(ISD::ANY_EXTEND);
 504     setTargetDAGCombine(ISD::SELECT_CC);
 505     setTargetDAGCombine(ISD::BUILD_VECTOR);
 506     setTargetDAGCombine(ISD::VECTOR_SHUFFLE);
 507     setTargetDAGCombine(ISD::INSERT_VECTOR_ELT);
 508     setTargetDAGCombine(ISD::STORE);
 509   }
 510
 511   computeRegisterProperties();
 512
 513   // ARM does not have f32 extending load.
 514   setLoadExtAction(ISD::EXTLOAD, MVT::f32, Expand);
 515
 516   // ARM does not have i1 sign extending load.
 517   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Promote);
 518
 519   // ARM supports all 4 flavors of integer indexed load / store.
 520   if (!Subtarget->isThumb1Only()) {
 521     for (unsigned im = (unsigned)ISD::PRE_INC;
 522          im != (unsigned)ISD::LAST_INDEXED_MODE; ++im) {
 523       setIndexedLoadAction(im,  MVT::i1,  Legal);
 524       setIndexedLoadAction(im,  MVT::i8,  Legal);
 525       setIndexedLoadAction(im,  MVT::i16, Legal);
 526       setIndexedLoadAction(im,  MVT::i32, Legal);
 527       setIndexedStoreAction(im, MVT::i1,  Legal);
 528       setIndexedStoreAction(im, MVT::i8,  Legal);
 529       setIndexedStoreAction(im, MVT::i16, Legal);
 530       setIndexedStoreAction(im, MVT::i32, Legal);
 531     }
 532   }
 533
 534   // i64 operation support.
 535   setOperationAction(ISD::MUL,     MVT::i64, Expand);
 536   setOperationAction(ISD::MULHU,   MVT::i32, Expand);
 537   if (Subtarget->isThumb1Only()) {
 538     setOperationAction(ISD::UMUL_LOHI, MVT::i32, Expand);
 539     setOperationAction(ISD::SMUL_LOHI, MVT::i32, Expand);
 540   }
 541   if (Subtarget->isThumb1Only() || !Subtarget->hasV6Ops())
 542     setOperationAction(ISD::MULHS, MVT::i32, Expand);
 543
 544   setOperationAction(ISD::SHL_PARTS, MVT::i32, Custom);
 545   setOperationAction(ISD::SRA_PARTS, MVT::i32, Custom);
 546   setOperationAction(ISD::SRL_PARTS, MVT::i32, Custom);
 547   setOperationAction(ISD::SRL,       MVT::i64, Custom);
 548   setOperationAction(ISD::SRA,       MVT::i64, Custom);
 549
 550   // ARM does not have ROTL.
 551   setOperationAction(ISD::ROTL,  MVT::i32, Expand);
 552   setOperationAction(ISD::CTTZ,  MVT::i32, Custom);
 553   setOperationAction(ISD::CTPOP, MVT::i32, Expand);
 554   if (!Subtarget->hasV5TOps() || Subtarget->isThumb1Only())
 555     setOperationAction(ISD::CTLZ, MVT::i32, Expand);
 556
 557   // Only ARMv6 has BSWAP.
 558   if (!Subtarget->hasV6Ops())
 559     setOperationAction(ISD::BSWAP, MVT::i32, Expand);
 560
 561   // These are expanded into libcalls.
 562   if (!Subtarget->hasDivide() || !Subtarget->isThumb2()) {
 563     // v7M has a hardware divider
 564     setOperationAction(ISD::SDIV,  MVT::i32, Expand);
 565     setOperationAction(ISD::UDIV,  MVT::i32, Expand);
 566   }
 567   setOperationAction(ISD::SREM,  MVT::i32, Expand);
 568   setOperationAction(ISD::UREM,  MVT::i32, Expand);
 569   setOperationAction(ISD::SDIVREM, MVT::i32, Expand);
 570   setOperationAction(ISD::UDIVREM, MVT::i32, Expand);
 571
 572   setOperationAction(ISD::GlobalAddress, MVT::i32,   Custom);
 573   setOperationAction(ISD::ConstantPool,  MVT::i32,   Custom);
 574   setOperationAction(ISD::GLOBAL_OFFSET_TABLE, MVT::i32, Custom);
 575   setOperationAction(ISD::GlobalTLSAddress, MVT::i32, Custom);
 576   setOperationAction(ISD::BlockAddress, MVT::i32, Custom);
 577
 578   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 579
 580   // Use the default implementation.
 581   setOperationAction(ISD::VASTART,            MVT::Other, Custom);
 582   setOperationAction(ISD::VAARG,              MVT::Other, Expand);
 583   setOperationAction(ISD::VACOPY,             MVT::Other, Expand);
 584   setOperationAction(ISD::VAEND,              MVT::Other, Expand);
 585   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
 586   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
 587   setOperationAction(ISD::EHSELECTION,        MVT::i32,   Expand);
 588   setOperationAction(ISD::EXCEPTIONADDR,      MVT::i32,   Expand);
 589   setExceptionPointerRegister(ARM::R0);
 590   setExceptionSelectorRegister(ARM::R1);
 591
 592   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Expand);
 593   // ARMv6 Thumb1 (except for CPUs that support dmb / dsb) and earlier use
 594   // the default expansion.
 595   if (Subtarget->hasDataBarrier() ||
 596       (Subtarget->hasV6Ops() && !Subtarget->isThumb())) {
 597     // membarrier needs custom lowering; the rest are legal and handled
 598     // normally.
 599     setOperationAction(ISD::MEMBARRIER, MVT::Other, Custom);
 600   } else {
 601     // Set them all for expansion, which will force libcalls.
 602     setOperationAction(ISD::MEMBARRIER, MVT::Other, Expand);
 603     setOperationAction(ISD::ATOMIC_CMP_SWAP,  MVT::i8,  Expand);
 604     setOperationAction(ISD::ATOMIC_CMP_SWAP,  MVT::i16, Expand);
 605     setOperationAction(ISD::ATOMIC_CMP_SWAP,  MVT::i32, Expand);
 606     setOperationAction(ISD::ATOMIC_SWAP,      MVT::i8,  Expand);
 607     setOperationAction(ISD::ATOMIC_SWAP,      MVT::i16, Expand);
 608     setOperationAction(ISD::ATOMIC_SWAP,      MVT::i32, Expand);
 609     setOperationAction(ISD::ATOMIC_LOAD_ADD,  MVT::i8,  Expand);
 610     setOperationAction(ISD::ATOMIC_LOAD_ADD,  MVT::i16, Expand);
 611     setOperationAction(ISD::ATOMIC_LOAD_ADD,  MVT::i32, Expand);
 612     setOperationAction(ISD::ATOMIC_LOAD_SUB,  MVT::i8,  Expand);
 613     setOperationAction(ISD::ATOMIC_LOAD_SUB,  MVT::i16, Expand);
 614     setOperationAction(ISD::ATOMIC_LOAD_SUB,  MVT::i32, Expand);
 615     setOperationAction(ISD::ATOMIC_LOAD_AND,  MVT::i8,  Expand);
 616     setOperationAction(ISD::ATOMIC_LOAD_AND,  MVT::i16, Expand);
 617     setOperationAction(ISD::ATOMIC_LOAD_AND,  MVT::i32, Expand);
 618     setOperationAction(ISD::ATOMIC_LOAD_OR,   MVT::i8,  Expand);
 619     setOperationAction(ISD::ATOMIC_LOAD_OR,   MVT::i16, Expand);
 620     setOperationAction(ISD::ATOMIC_LOAD_OR,   MVT::i32, Expand);
 621     setOperationAction(ISD::ATOMIC_LOAD_XOR,  MVT::i8,  Expand);
 622     setOperationAction(ISD::ATOMIC_LOAD_XOR,  MVT::i16, Expand);
 623     setOperationAction(ISD::ATOMIC_LOAD_XOR,  MVT::i32, Expand);
 624     setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i8,  Expand);
 625     setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i16, Expand);
 626     setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i32, Expand);
 627     setOperationAction(ISD::ATOMIC_LOAD_MIN, MVT::i8,  Expand);
 628     setOperationAction(ISD::ATOMIC_LOAD_MIN, MVT::i16, Expand);
 629     setOperationAction(ISD::ATOMIC_LOAD_MIN, MVT::i32, Expand);
 630     setOperationAction(ISD::ATOMIC_LOAD_MAX, MVT::i8,  Expand);
 631     setOperationAction(ISD::ATOMIC_LOAD_MAX, MVT::i16, Expand);
 632     setOperationAction(ISD::ATOMIC_LOAD_MAX, MVT::i32, Expand);
 633     setOperationAction(ISD::ATOMIC_LOAD_UMIN, MVT::i8,  Expand);
 634     setOperationAction(ISD::ATOMIC_LOAD_UMIN, MVT::i16, Expand);
 635     setOperationAction(ISD::ATOMIC_LOAD_UMIN, MVT::i32, Expand);
 636     setOperationAction(ISD::ATOMIC_LOAD_UMAX, MVT::i8,  Expand);
 637     setOperationAction(ISD::ATOMIC_LOAD_UMAX, MVT::i16, Expand);
 638     setOperationAction(ISD::ATOMIC_LOAD_UMAX, MVT::i32, Expand);
 639     // Since the libcalls include locking, fold in the fences
 640     setShouldFoldAtomicFences(true);
 641   }
 642   // 64-bit versions are always libcalls (for now)
 643   setOperationAction(ISD::ATOMIC_CMP_SWAP,  MVT::i64, Expand);
 644   setOperationAction(ISD::ATOMIC_SWAP,      MVT::i64, Expand);
 645   setOperationAction(ISD::ATOMIC_LOAD_ADD,  MVT::i64, Expand);
 646   setOperationAction(ISD::ATOMIC_LOAD_SUB,  MVT::i64, Expand);
 647   setOperationAction(ISD::ATOMIC_LOAD_AND,  MVT::i64, Expand);
 648   setOperationAction(ISD::ATOMIC_LOAD_OR,   MVT::i64, Expand);
 649   setOperationAction(ISD::ATOMIC_LOAD_XOR,  MVT::i64, Expand);
 650   setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i64, Expand);
 651
 652   setOperationAction(ISD::PREFETCH,         MVT::Other, Custom);
 653
 654   // Requires SXTB/SXTH, available on v6 and up in both ARM and Thumb modes.
 655   if (!Subtarget->hasV6Ops()) {
 656     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16, Expand);
 657     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8,  Expand);
 658   }
 659   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1, Expand);
 660
 661   if (!UseSoftFloat && Subtarget->hasVFP2() && !Subtarget->isThumb1Only()) {
 662     // Turn f64->i64 into VMOVRRD, i64 -> f64 to VMOVDRR
 663     // iff target supports vfp2.
 664     setOperationAction(ISD::BITCAST, MVT::i64, Custom);
 665     setOperationAction(ISD::FLT_ROUNDS_, MVT::i32, Custom);
 666   }
 667
 668   // We want to custom lower some of our intrinsics.
 669   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 670   if (Subtarget->isTargetDarwin()) {
 671     setOperationAction(ISD::EH_SJLJ_SETJMP, MVT::i32, Custom);
 672     setOperationAction(ISD::EH_SJLJ_LONGJMP, MVT::Other, Custom);
 673     setOperationAction(ISD::EH_SJLJ_DISPATCHSETUP, MVT::Other, Custom);
 674     setLibcallName(RTLIB::UNWIND_RESUME, "_Unwind_SjLj_Resume");
 675   }
 676
 677   setOperationAction(ISD::SETCC,     MVT::i32, Expand);
 678   setOperationAction(ISD::SETCC,     MVT::f32, Expand);
 679   setOperationAction(ISD::SETCC,     MVT::f64, Expand);
 680   setOperationAction(ISD::SELECT,    MVT::i32, Custom);
 681   setOperationAction(ISD::SELECT,    MVT::f32, Custom);
 682   setOperationAction(ISD::SELECT,    MVT::f64, Custom);
 683   setOperationAction(ISD::SELECT_CC, MVT::i32, Custom);
 684   setOperationAction(ISD::SELECT_CC, MVT::f32, Custom);
 685   setOperationAction(ISD::SELECT_CC, MVT::f64, Custom);
 686
 687   setOperationAction(ISD::BRCOND,    MVT::Other, Expand);
 688   setOperationAction(ISD::BR_CC,     MVT::i32,   Custom);
 689   setOperationAction(ISD::BR_CC,     MVT::f32,   Custom);
 690   setOperationAction(ISD::BR_CC,     MVT::f64,   Custom);
 691   setOperationAction(ISD::BR_JT,     MVT::Other, Custom);
 692
 693   // We don't support sin/cos/fmod/copysign/pow
 694   setOperationAction(ISD::FSIN,      MVT::f64, Expand);
 695   setOperationAction(ISD::FSIN,      MVT::f32, Expand);
 696   setOperationAction(ISD::FCOS,      MVT::f32, Expand);
 697   setOperationAction(ISD::FCOS,      MVT::f64, Expand);
 698   setOperationAction(ISD::FREM,      MVT::f64, Expand);
 699   setOperationAction(ISD::FREM,      MVT::f32, Expand);
 700   if (!UseSoftFloat && Subtarget->hasVFP2() && !Subtarget->isThumb1Only()) {
 701     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 702     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 703   }
 704   setOperationAction(ISD::FPOW,      MVT::f64, Expand);
 705   setOperationAction(ISD::FPOW,      MVT::f32, Expand);
 706
 707   // Various VFP goodness
 708   if (!UseSoftFloat && !Subtarget->isThumb1Only()) {
 709     // int <-> fp are custom expanded into bit_convert + ARMISD ops.
 710     if (Subtarget->hasVFP2()) {
 711       setOperationAction(ISD::SINT_TO_FP, MVT::i32, Custom);
 712       setOperationAction(ISD::UINT_TO_FP, MVT::i32, Custom);
 713       setOperationAction(ISD::FP_TO_UINT, MVT::i32, Custom);
 714       setOperationAction(ISD::FP_TO_SINT, MVT::i32, Custom);
 715     }
 716     // Special handling for half-precision FP.
 717     if (!Subtarget->hasFP16()) {
 718       setOperationAction(ISD::FP16_TO_FP32, MVT::f32, Expand);
 719       setOperationAction(ISD::FP32_TO_FP16, MVT::i32, Expand);
 720     }
 721   }
 722
 723   // We have target-specific dag combine patterns for the following nodes:
 724   // ARMISD::VMOVRRD  - No need to call setTargetDAGCombine
 725   setTargetDAGCombine(ISD::ADD);
 726   setTargetDAGCombine(ISD::SUB);
 727   setTargetDAGCombine(ISD::MUL);
 728
 729   if (Subtarget->hasV6T2Ops() || Subtarget->hasNEON())
 730     setTargetDAGCombine(ISD::OR);
 731   if (Subtarget->hasNEON())
 732     setTargetDAGCombine(ISD::AND);
 733
 734   setStackPointerRegisterToSaveRestore(ARM::SP);
 735
 736   if (UseSoftFloat || Subtarget->isThumb1Only() || !Subtarget->hasVFP2())
 737     setSchedulingPreference(Sched::RegPressure);
 738   else
 739     setSchedulingPreference(Sched::Hybrid);
 740
 741   //// temporary - rewrite interface to use type
 742   maxStoresPerMemcpy = maxStoresPerMemcpyOptSize = 1;
 743
 744   // On ARM arguments smaller than 4 bytes are extended, so all arguments
 745   // are at least 4 bytes aligned.
 746   setMinStackArgumentAlignment(4);
 747
 748   benefitFromCodePlacementOpt = true;
 749
 750   setMinFunctionAlignment(Subtarget->isThumb() ? 1 : 2);
 751 }
 752
 753 // FIXME: It might make sense to define the representative register class as the
 754 // nearest super-register that has a non-null superset. For example, DPR_VFP2 is
 755 // a super-register of SPR, and DPR is a superset if DPR_VFP2. Consequently,
 756 // SPR's representative would be DPR_VFP2. This should work well if register
 757 // pressure tracking were modified such that a register use would increment the
 758 // pressure of the register class's representative and all of it's super
 759 // classes' representatives transitively. We have not implemented this because
 760 // of the difficulty prior to coalescing of modeling operand register classes
 761 // due to the common occurrence of cross class copies and subregister insertions
 762 // and extractions.
 763 std::pair<const TargetRegisterClass*, uint8_t>
 764 ARMTargetLowering::findRepresentativeClass(EVT VT) const{
 765   const TargetRegisterClass *RRC = 0;
 766   uint8_t Cost = 1;
 767   switch (VT.getSimpleVT().SimpleTy) {
 768   default:
 769     return TargetLowering::findRepresentativeClass(VT);
 770   // Use DPR as representative register class for all floating point
 771   // and vector types. Since there are 32 SPR registers and 32 DPR registers so
 772   // the cost is 1 for both f32 and f64.
 773   case MVT::f32: case MVT::f64: case MVT::v8i8: case MVT::v4i16:
 774   case MVT::v2i32: case MVT::v1i64: case MVT::v2f32:
 775     RRC = ARM::DPRRegisterClass;
 776     // When NEON is used for SP, only half of the register file is available
 777     // because operations that define both SP and DP results will be constrained
 778     // to the VFP2 class (D0-D15). We currently model this constraint prior to
 779     // coalescing by double-counting the SP regs. See the FIXME above.
 780     if (Subtarget->useNEONForSinglePrecisionFP())
 781       Cost = 2;
 782     break;
 783   case MVT::v16i8: case MVT::v8i16: case MVT::v4i32: case MVT::v2i64:
 784   case MVT::v4f32: case MVT::v2f64:
 785     RRC = ARM::DPRRegisterClass;
 786     Cost = 2;
 787     break;
 788   case MVT::v4i64:
 789     RRC = ARM::DPRRegisterClass;
 790     Cost = 4;
 791     break;
 792   case MVT::v8i64:
 793     RRC = ARM::DPRRegisterClass;
 794     Cost = 8;
 795     break;
 796   }
 797   return std::make_pair(RRC, Cost);
 798 }
 799
 800 const char *ARMTargetLowering::getTargetNodeName(unsigned Opcode) const {
 801   switch (Opcode) {
 802   default: return 0;
 803   case ARMISD::Wrapper:       return "ARMISD::Wrapper";
 804   case ARMISD::WrapperDYN:    return "ARMISD::WrapperDYN";
 805   case ARMISD::WrapperPIC:    return "ARMISD::WrapperPIC";
 806   case ARMISD::WrapperJT:     return "ARMISD::WrapperJT";
 807   case ARMISD::CALL:          return "ARMISD::CALL";
 808   case ARMISD::CALL_PRED:     return "ARMISD::CALL_PRED";
 809   case ARMISD::CALL_NOLINK:   return "ARMISD::CALL_NOLINK";
 810   case ARMISD::tCALL:         return "ARMISD::tCALL";
 811   case ARMISD::BRCOND:        return "ARMISD::BRCOND";
 812   case ARMISD::BR_JT:         return "ARMISD::BR_JT";
 813   case ARMISD::BR2_JT:        return "ARMISD::BR2_JT";
 814   case ARMISD::RET_FLAG:      return "ARMISD::RET_FLAG";
 815   case ARMISD::PIC_ADD:       return "ARMISD::PIC_ADD";
 816   case ARMISD::CMP:           return "ARMISD::CMP";
 817   case ARMISD::CMPZ:          return "ARMISD::CMPZ";
 818   case ARMISD::CMPFP:         return "ARMISD::CMPFP";
 819   case ARMISD::CMPFPw0:       return "ARMISD::CMPFPw0";
 820   case ARMISD::BCC_i64:       return "ARMISD::BCC_i64";
 821   case ARMISD::FMSTAT:        return "ARMISD::FMSTAT";
 822   case ARMISD::CMOV:          return "ARMISD::CMOV";
 823
 824   case ARMISD::RBIT:          return "ARMISD::RBIT";
 825
 826   case ARMISD::FTOSI:         return "ARMISD::FTOSI";
 827   case ARMISD::FTOUI:         return "ARMISD::FTOUI";
 828   case ARMISD::SITOF:         return "ARMISD::SITOF";
 829   case ARMISD::UITOF:         return "ARMISD::UITOF";
 830
 831   case ARMISD::SRL_FLAG:      return "ARMISD::SRL_FLAG";
 832   case ARMISD::SRA_FLAG:      return "ARMISD::SRA_FLAG";
 833   case ARMISD::RRX:           return "ARMISD::RRX";
 834
 835   case ARMISD::VMOVRRD:       return "ARMISD::VMOVRRD";
 836   case ARMISD::VMOVDRR:       return "ARMISD::VMOVDRR";
 837
 838   case ARMISD::EH_SJLJ_SETJMP: return "ARMISD::EH_SJLJ_SETJMP";
 839   case ARMISD::EH_SJLJ_LONGJMP:return "ARMISD::EH_SJLJ_LONGJMP";
 840   case ARMISD::EH_SJLJ_DISPATCHSETUP:return "ARMISD::EH_SJLJ_DISPATCHSETUP";
 841
 842   case ARMISD::TC_RETURN:     return "ARMISD::TC_RETURN";
 843
 844   case ARMISD::THREAD_POINTER:return "ARMISD::THREAD_POINTER";
 845
 846   case ARMISD::DYN_ALLOC:     return "ARMISD::DYN_ALLOC";
 847
 848   case ARMISD::MEMBARRIER:    return "ARMISD::MEMBARRIER";
 849   case ARMISD::MEMBARRIER_MCR: return "ARMISD::MEMBARRIER_MCR";
 850
 851   case ARMISD::PRELOAD:       return "ARMISD::PRELOAD";
 852
 853   case ARMISD::VCEQ:          return "ARMISD::VCEQ";
 854   case ARMISD::VCEQZ:         return "ARMISD::VCEQZ";
 855   case ARMISD::VCGE:          return "ARMISD::VCGE";
 856   case ARMISD::VCGEZ:         return "ARMISD::VCGEZ";
 857   case ARMISD::VCLEZ:         return "ARMISD::VCLEZ";
 858   case ARMISD::VCGEU:         return "ARMISD::VCGEU";
 859   case ARMISD::VCGT:          return "ARMISD::VCGT";
 860   case ARMISD::VCGTZ:         return "ARMISD::VCGTZ";
 861   case ARMISD::VCLTZ:         return "ARMISD::VCLTZ";
 862   case ARMISD::VCGTU:         return "ARMISD::VCGTU";
 863   case ARMISD::VTST:          return "ARMISD::VTST";
 864
 865   case ARMISD::VSHL:          return "ARMISD::VSHL";
 866   case ARMISD::VSHRs:         return "ARMISD::VSHRs";
 867   case ARMISD::VSHRu:         return "ARMISD::VSHRu";
 868   case ARMISD::VSHLLs:        return "ARMISD::VSHLLs";
 869   case ARMISD::VSHLLu:        return "ARMISD::VSHLLu";
 870   case ARMISD::VSHLLi:        return "ARMISD::VSHLLi";
 871   case ARMISD::VSHRN:         return "ARMISD::VSHRN";
 872   case ARMISD::VRSHRs:        return "ARMISD::VRSHRs";
 873   case ARMISD::VRSHRu:        return "ARMISD::VRSHRu";
 874   case ARMISD::VRSHRN:        return "ARMISD::VRSHRN";
 875   case ARMISD::VQSHLs:        return "ARMISD::VQSHLs";
 876   case ARMISD::VQSHLu:        return "ARMISD::VQSHLu";
 877   case ARMISD::VQSHLsu:       return "ARMISD::VQSHLsu";
 878   case ARMISD::VQSHRNs:       return "ARMISD::VQSHRNs";
 879   case ARMISD::VQSHRNu:       return "ARMISD::VQSHRNu";
 880   case ARMISD::VQSHRNsu:      return "ARMISD::VQSHRNsu";
 881   case ARMISD::VQRSHRNs:      return "ARMISD::VQRSHRNs";
 882   case ARMISD::VQRSHRNu:      return "ARMISD::VQRSHRNu";
 883   case ARMISD::VQRSHRNsu:     return "ARMISD::VQRSHRNsu";
 884   case ARMISD::VGETLANEu:     return "ARMISD::VGETLANEu";
 885   case ARMISD::VGETLANEs:     return "ARMISD::VGETLANEs";
 886   case ARMISD::VMOVIMM:       return "ARMISD::VMOVIMM";
 887   case ARMISD::VMVNIMM:       return "ARMISD::VMVNIMM";
 888   case ARMISD::VDUP:          return "ARMISD::VDUP";
 889   case ARMISD::VDUPLANE:      return "ARMISD::VDUPLANE";
 890   case ARMISD::VEXT:          return "ARMISD::VEXT";
 891   case ARMISD::VREV64:        return "ARMISD::VREV64";
 892   case ARMISD::VREV32:        return "ARMISD::VREV32";
 893   case ARMISD::VREV16:        return "ARMISD::VREV16";
 894   case ARMISD::VZIP:          return "ARMISD::VZIP";
 895   case ARMISD::VUZP:          return "ARMISD::VUZP";
 896   case ARMISD::VTRN:          return "ARMISD::VTRN";
 897   case ARMISD::VTBL1:         return "ARMISD::VTBL1";
 898   case ARMISD::VTBL2:         return "ARMISD::VTBL2";
 899   case ARMISD::VMULLs:        return "ARMISD::VMULLs";
 900   case ARMISD::VMULLu:        return "ARMISD::VMULLu";
 901   case ARMISD::BUILD_VECTOR:  return "ARMISD::BUILD_VECTOR";
 902   case ARMISD::FMAX:          return "ARMISD::FMAX";
 903   case ARMISD::FMIN:          return "ARMISD::FMIN";
 904   case ARMISD::BFI:           return "ARMISD::BFI";
 905   case ARMISD::VORRIMM:       return "ARMISD::VORRIMM";
 906   case ARMISD::VBICIMM:       return "ARMISD::VBICIMM";
 907   case ARMISD::VBSL:          return "ARMISD::VBSL";
 908   case ARMISD::VLD2DUP:       return "ARMISD::VLD2DUP";
 909   case ARMISD::VLD3DUP:       return "ARMISD::VLD3DUP";
 910   case ARMISD::VLD4DUP:       return "ARMISD::VLD4DUP";
 911   case ARMISD::VLD1_UPD:      return "ARMISD::VLD1_UPD";
 912   case ARMISD::VLD2_UPD:      return "ARMISD::VLD2_UPD";
 913   case ARMISD::VLD3_UPD:      return "ARMISD::VLD3_UPD";
 914   case ARMISD::VLD4_UPD:      return "ARMISD::VLD4_UPD";
 915   case ARMISD::VLD2LN_UPD:    return "ARMISD::VLD2LN_UPD";
 916   case ARMISD::VLD3LN_UPD:    return "ARMISD::VLD3LN_UPD";
 917   case ARMISD::VLD4LN_UPD:    return "ARMISD::VLD4LN_UPD";
 918   case ARMISD::VLD2DUP_UPD:   return "ARMISD::VLD2DUP_UPD";
 919   case ARMISD::VLD3DUP_UPD:   return "ARMISD::VLD3DUP_UPD";
 920   case ARMISD::VLD4DUP_UPD:   return "ARMISD::VLD4DUP_UPD";
 921   case ARMISD::VST1_UPD:      return "ARMISD::VST1_UPD";
 922   case ARMISD::VST2_UPD:      return "ARMISD::VST2_UPD";
 923   case ARMISD::VST3_UPD:      return "ARMISD::VST3_UPD";
 924   case ARMISD::VST4_UPD:      return "ARMISD::VST4_UPD";
 925   case ARMISD::VST2LN_UPD:    return "ARMISD::VST2LN_UPD";
 926   case ARMISD::VST3LN_UPD:    return "ARMISD::VST3LN_UPD";
 927   case ARMISD::VST4LN_UPD:    return "ARMISD::VST4LN_UPD";
 928   }
 929 }
 930
 931 /// getRegClassFor - Return the register class that should be used for the
 932 /// specified value type.
 933 TargetRegisterClass *ARMTargetLowering::getRegClassFor(EVT VT) const {
 934   // Map v4i64 to QQ registers but do not make the type legal. Similarly map
 935   // v8i64 to QQQQ registers. v4i64 and v8i64 are only used for REG_SEQUENCE to
 936   // load / store 4 to 8 consecutive D registers.
 937   if (Subtarget->hasNEON()) {
 938     if (VT == MVT::v4i64)
 939       return ARM::QQPRRegisterClass;
 940     else if (VT == MVT::v8i64)
 941       return ARM::QQQQPRRegisterClass;
 942   }
 943   return TargetLowering::getRegClassFor(VT);
 944 }
 945
 946 // Create a fast isel object.
 947 FastISel *
 948 ARMTargetLowering::createFastISel(FunctionLoweringInfo &funcInfo) const {
 949   return ARM::createFastISel(funcInfo);
 950 }
 951
 952 /// getMaximalGlobalOffset - Returns the maximal possible offset which can
 953 /// be used for loads / stores from the global.
 954 unsigned ARMTargetLowering::getMaximalGlobalOffset() const {
 955   return (Subtarget->isThumb1Only() ? 127 : 4095);
 956 }
 957
 958 Sched::Preference ARMTargetLowering::getSchedulingPreference(SDNode *N) const {
 959   unsigned NumVals = N->getNumValues();
 960   if (!NumVals)
 961     return Sched::RegPressure;
 962
 963   for (unsigned i = 0; i != NumVals; ++i) {
 964     EVT VT = N->getValueType(i);
 965     if (VT == MVT::Glue || VT == MVT::Other)
 966       continue;
 967     if (VT.isFloatingPoint() || VT.isVector())
 968       return Sched::Latency;
 969   }
 970
 971   if (!N->isMachineOpcode())
 972     return Sched::RegPressure;
 973
 974   // Load are scheduled for latency even if there instruction itinerary
 975   // is not available.
 976   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
 977   const TargetInstrDesc &TID = TII->get(N->getMachineOpcode());
 978
 979   if (TID.getNumDefs() == 0)
 980     return Sched::RegPressure;
 981   if (!Itins->isEmpty() &&
 982       Itins->getOperandCycle(TID.getSchedClass(), 0) > 2)
 983     return Sched::Latency;
 984
 985   return Sched::RegPressure;
 986 }
 987
 988 //===----------------------------------------------------------------------===//
 989 // Lowering Code
 990 //===----------------------------------------------------------------------===//
 991
 992 /// IntCCToARMCC - Convert a DAG integer condition code to an ARM CC
 993 static ARMCC::CondCodes IntCCToARMCC(ISD::CondCode CC) {
 994   switch (CC) {
 995   default: llvm_unreachable("Unknown condition code!");
 996   case ISD::SETNE:  return ARMCC::NE;
 997   case ISD::SETEQ:  return ARMCC::EQ;
 998   case ISD::SETGT:  return ARMCC::GT;
 999   case ISD::SETGE:  return ARMCC::GE;
1000   case ISD::SETLT:  return ARMCC::LT;
1001   case ISD::SETLE:  return ARMCC::LE;
1002   case ISD::SETUGT: return ARMCC::HI;
1003   case ISD::SETUGE: return ARMCC::HS;
1004   case ISD::SETULT: return ARMCC::LO;
1005   case ISD::SETULE: return ARMCC::LS;
1006   }
1007 }
1008
1009 /// FPCCToARMCC - Convert a DAG fp condition code to an ARM CC.
1010 static void FPCCToARMCC(ISD::CondCode CC, ARMCC::CondCodes &CondCode,
1011                         ARMCC::CondCodes &CondCode2) {
1012   CondCode2 = ARMCC::AL;
1013   switch (CC) {
1014   default: llvm_unreachable("Unknown FP condition!");
1015   case ISD::SETEQ:
1016   case ISD::SETOEQ: CondCode = ARMCC::EQ; break;
1017   case ISD::SETGT:
1018   case ISD::SETOGT: CondCode = ARMCC::GT; break;
1019   case ISD::SETGE:
1020   case ISD::SETOGE: CondCode = ARMCC::GE; break;
1021   case ISD::SETOLT: CondCode = ARMCC::MI; break;
1022   case ISD::SETOLE: CondCode = ARMCC::LS; break;
1023   case ISD::SETONE: CondCode = ARMCC::MI; CondCode2 = ARMCC::GT; break;
1024   case ISD::SETO:   CondCode = ARMCC::VC; break;
1025   case ISD::SETUO:  CondCode = ARMCC::VS; break;
1026   case ISD::SETUEQ: CondCode = ARMCC::EQ; CondCode2 = ARMCC::VS; break;
1027   case ISD::SETUGT: CondCode = ARMCC::HI; break;
1028   case ISD::SETUGE: CondCode = ARMCC::PL; break;
1029   case ISD::SETLT:
1030   case ISD::SETULT: CondCode = ARMCC::LT; break;
1031   case ISD::SETLE:
1032   case ISD::SETULE: CondCode = ARMCC::LE; break;
1033   case ISD::SETNE:
1034   case ISD::SETUNE: CondCode = ARMCC::NE; break;
1035   }
1036 }
1037
1038 //===----------------------------------------------------------------------===//
1039 //                      Calling Convention Implementation
1040 //===----------------------------------------------------------------------===//
1041
1042 #include "ARMGenCallingConv.inc"
1043
1044 /// CCAssignFnForNode - Selects the correct CCAssignFn for a the
1045 /// given CallingConvention value.
1046 CCAssignFn *ARMTargetLowering::CCAssignFnForNode(CallingConv::ID CC,
1047                                                  bool Return,
1048                                                  bool isVarArg) const {
1049   switch (CC) {
1050   default:
1051     llvm_unreachable("Unsupported calling convention");
1052   case CallingConv::Fast:
1053     if (Subtarget->hasVFP2() && !isVarArg) {
1054       if (!Subtarget->isAAPCS_ABI())
1055         return (Return ? RetFastCC_ARM_APCS : FastCC_ARM_APCS);
1056       // For AAPCS ABI targets, just use VFP variant of the calling convention.
1057       return (Return ? RetCC_ARM_AAPCS_VFP : CC_ARM_AAPCS_VFP);
1058     }
1059     // Fallthrough
1060   case CallingConv::C: {
1061     // Use target triple & subtarget features to do actual dispatch.
1062     if (!Subtarget->isAAPCS_ABI())
1063       return (Return ? RetCC_ARM_APCS : CC_ARM_APCS);
1064     else if (Subtarget->hasVFP2() &&
1065              FloatABIType == FloatABI::Hard && !isVarArg)
1066       return (Return ? RetCC_ARM_AAPCS_VFP : CC_ARM_AAPCS_VFP);
1067     return (Return ? RetCC_ARM_AAPCS : CC_ARM_AAPCS);
1068   }
1069   case CallingConv::ARM_AAPCS_VFP:
1070     return (Return ? RetCC_ARM_AAPCS_VFP : CC_ARM_AAPCS_VFP);
1071   case CallingConv::ARM_AAPCS:
1072     return (Return ? RetCC_ARM_AAPCS : CC_ARM_AAPCS);
1073   case CallingConv::ARM_APCS:
1074     return (Return ? RetCC_ARM_APCS : CC_ARM_APCS);
1075   }
1076 }
1077
1078 /// LowerCallResult - Lower the result values of a call into the
1079 /// appropriate copies out of appropriate physical registers.
1080 SDValue
1081 ARMTargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
1082                                    CallingConv::ID CallConv, bool isVarArg,
1083                                    const SmallVectorImpl<ISD::InputArg> &Ins,
1084                                    DebugLoc dl, SelectionDAG &DAG,
1085                                    SmallVectorImpl<SDValue> &InVals) const {
1086
1087   // Assign locations to each value returned by this call.
1088   SmallVector<CCValAssign, 16> RVLocs;
1089   ARMCCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(),
1090                     getTargetMachine(), RVLocs, *DAG.getContext(), Call);
1091   CCInfo.AnalyzeCallResult(Ins,
1092                            CCAssignFnForNode(CallConv, /* Return*/ true,
1093                                              isVarArg));
1094
1095   // Copy all of the result registers out of their specified physreg.
1096   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1097     CCValAssign VA = RVLocs[i];
1098
1099     SDValue Val;
1100     if (VA.needsCustom()) {
1101       // Handle f64 or half of a v2f64.
1102       SDValue Lo = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), MVT::i32,
1103                                       InFlag);
1104       Chain = Lo.getValue(1);
1105       InFlag = Lo.getValue(2);
1106       VA = RVLocs[++i]; // skip ahead to next loc
1107       SDValue Hi = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), MVT::i32,
1108                                       InFlag);
1109       Chain = Hi.getValue(1);
1110       InFlag = Hi.getValue(2);
1111       Val = DAG.getNode(ARMISD::VMOVDRR, dl, MVT::f64, Lo, Hi);
1112
1113       if (VA.getLocVT() == MVT::v2f64) {
1114         SDValue Vec = DAG.getNode(ISD::UNDEF, dl, MVT::v2f64);
1115         Vec = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64, Vec, Val,
1116                           DAG.getConstant(0, MVT::i32));
1117
1118         VA = RVLocs[++i]; // skip ahead to next loc
1119         Lo = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), MVT::i32, InFlag);
1120         Chain = Lo.getValue(1);
1121         InFlag = Lo.getValue(2);
1122         VA = RVLocs[++i]; // skip ahead to next loc
1123         Hi = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), MVT::i32, InFlag);
1124         Chain = Hi.getValue(1);
1125         InFlag = Hi.getValue(2);
1126         Val = DAG.getNode(ARMISD::VMOVDRR, dl, MVT::f64, Lo, Hi);
1127         Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64, Vec, Val,
1128                           DAG.getConstant(1, MVT::i32));
1129       }
1130     } else {
1131       Val = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), VA.getLocVT(),
1132                                InFlag);
1133       Chain = Val.getValue(1);
1134       InFlag = Val.getValue(2);
1135     }
1136
1137     switch (VA.getLocInfo()) {
1138     default: llvm_unreachable("Unknown loc info!");
1139     case CCValAssign::Full: break;
1140     case CCValAssign::BCvt:
1141       Val = DAG.getNode(ISD::BITCAST, dl, VA.getValVT(), Val);
1142       break;
1143     }
1144
1145     InVals.push_back(Val);
1146   }
1147
1148   return Chain;
1149 }
1150
1151 /// LowerMemOpCallTo - Store the argument to the stack.
1152 SDValue
1153 ARMTargetLowering::LowerMemOpCallTo(SDValue Chain,
1154                                     SDValue StackPtr, SDValue Arg,
1155                                     DebugLoc dl, SelectionDAG &DAG,
1156                                     const CCValAssign &VA,
1157                                     ISD::ArgFlagsTy Flags) const {
1158   unsigned LocMemOffset = VA.getLocMemOffset();
1159   SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset);
1160   PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
1161   return DAG.getStore(Chain, dl, Arg, PtrOff,
1162                       MachinePointerInfo::getStack(LocMemOffset),
1163                       false, false, 0);
1164 }
1165
1166 void ARMTargetLowering::PassF64ArgInRegs(DebugLoc dl, SelectionDAG &DAG,
1167                                          SDValue Chain, SDValue &Arg,
1168                                          RegsToPassVector &RegsToPass,
1169                                          CCValAssign &VA, CCValAssign &NextVA,
1170                                          SDValue &StackPtr,
1171                                          SmallVector<SDValue, 8> &MemOpChains,
1172                                          ISD::ArgFlagsTy Flags) const {
1173
1174   SDValue fmrrd = DAG.getNode(ARMISD::VMOVRRD, dl,
1175                               DAG.getVTList(MVT::i32, MVT::i32), Arg);
1176   RegsToPass.push_back(std::make_pair(VA.getLocReg(), fmrrd));
1177
1178   if (NextVA.isRegLoc())
1179     RegsToPass.push_back(std::make_pair(NextVA.getLocReg(), fmrrd.getValue(1)));
1180   else {
1181     assert(NextVA.isMemLoc());
1182     if (StackPtr.getNode() == 0)
1183       StackPtr = DAG.getCopyFromReg(Chain, dl, ARM::SP, getPointerTy());
1184
1185     MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, fmrrd.getValue(1),
1186                                            dl, DAG, NextVA,
1187                                            Flags));
1188   }
1189 }
1190
1191 /// LowerCall - Lowering a call into a callseq_start <-
1192 /// ARMISD:CALL <- callseq_end chain. Also add input and output parameter
1193 /// nodes.
1194 SDValue
1195 ARMTargetLowering::LowerCall(SDValue Chain, SDValue Callee,
1196                              CallingConv::ID CallConv, bool isVarArg,
1197                              bool &isTailCall,
1198                              const SmallVectorImpl<ISD::OutputArg> &Outs,
1199                              const SmallVectorImpl<SDValue> &OutVals,
1200                              const SmallVectorImpl<ISD::InputArg> &Ins,
1201                              DebugLoc dl, SelectionDAG &DAG,
1202                              SmallVectorImpl<SDValue> &InVals) const {
1203   MachineFunction &MF = DAG.getMachineFunction();
1204   bool IsStructRet    = (Outs.empty()) ? false : Outs[0].Flags.isSRet();
1205   bool IsSibCall = false;
1206   // Temporarily disable tail calls so things don't break.
1207   if (!EnableARMTailCalls)
1208     isTailCall = false;
1209   if (isTailCall) {
1210     // Check if it's really possible to do a tail call.
1211     isTailCall = IsEligibleForTailCallOptimization(Callee, CallConv,
1212                     isVarArg, IsStructRet, MF.getFunction()->hasStructRetAttr(),
1213                                                    Outs, OutVals, Ins, DAG);
1214     // We don't support GuaranteedTailCallOpt for ARM, only automatically
1215     // detected sibcalls.
1216     if (isTailCall) {
1217       ++NumTailCalls;
1218       IsSibCall = true;
1219     }
1220   }
1221
1222   // Analyze operands of the call, assigning locations to each operand.
1223   SmallVector<CCValAssign, 16> ArgLocs;
1224   ARMCCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(),
1225                  getTargetMachine(), ArgLocs, *DAG.getContext(), Call);
1226   CCInfo.AnalyzeCallOperands(Outs,
1227                              CCAssignFnForNode(CallConv, /* Return*/ false,
1228                                                isVarArg));
1229
1230   // Get a count of how many bytes are to be pushed on the stack.
1231   unsigned NumBytes = CCInfo.getNextStackOffset();
1232
1233   // For tail calls, memory operands are available in our caller's stack.
1234   if (IsSibCall)
1235     NumBytes = 0;
1236
1237   // Adjust the stack pointer for the new arguments...
1238   // These operations are automatically eliminated by the prolog/epilog pass
1239   if (!IsSibCall)
1240     Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
1241
1242   SDValue StackPtr = DAG.getCopyFromReg(Chain, dl, ARM::SP, getPointerTy());
1243
1244   RegsToPassVector RegsToPass;
1245   SmallVector<SDValue, 8> MemOpChains;
1246
1247   // Walk the register/memloc assignments, inserting copies/loads.  In the case
1248   // of tail call optimization, arguments are handled later.
1249   for (unsigned i = 0, realArgIdx = 0, e = ArgLocs.size();
1250        i != e;
1251        ++i, ++realArgIdx) {
1252     CCValAssign &VA = ArgLocs[i];
1253     SDValue Arg = OutVals[realArgIdx];
1254     ISD::ArgFlagsTy Flags = Outs[realArgIdx].Flags;
1255     bool isByVal = Flags.isByVal();
1256
1257     // Promote the value if needed.
1258     switch (VA.getLocInfo()) {
1259     default: llvm_unreachable("Unknown loc info!");
1260     case CCValAssign::Full: break;
1261     case CCValAssign::SExt:
1262       Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, VA.getLocVT(), Arg);
1263       break;
1264     case CCValAssign::ZExt:
1265       Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, VA.getLocVT(), Arg);
1266       break;
1267     case CCValAssign::AExt:
1268       Arg = DAG.getNode(ISD::ANY_EXTEND, dl, VA.getLocVT(), Arg);
1269       break;
1270     case CCValAssign::BCvt:
1271       Arg = DAG.getNode(ISD::BITCAST, dl, VA.getLocVT(), Arg);
1272       break;
1273     }
1274
1275     // f64 and v2f64 might be passed in i32 pairs and must be split into pieces
1276     if (VA.needsCustom()) {
1277       if (VA.getLocVT() == MVT::v2f64) {
1278         SDValue Op0 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Arg,
1279                                   DAG.getConstant(0, MVT::i32));
1280         SDValue Op1 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Arg,
1281                                   DAG.getConstant(1, MVT::i32));
1282
1283         PassF64ArgInRegs(dl, DAG, Chain, Op0, RegsToPass,
1284                          VA, ArgLocs[++i], StackPtr, MemOpChains, Flags);
1285
1286         VA = ArgLocs[++i]; // skip ahead to next loc
1287         if (VA.isRegLoc()) {
1288           PassF64ArgInRegs(dl, DAG, Chain, Op1, RegsToPass,
1289                            VA, ArgLocs[++i], StackPtr, MemOpChains, Flags);
1290         } else {
1291           assert(VA.isMemLoc());
1292
1293           MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Op1,
1294                                                  dl, DAG, VA, Flags));
1295         }
1296       } else {
1297         PassF64ArgInRegs(dl, DAG, Chain, Arg, RegsToPass, VA, ArgLocs[++i],
1298                          StackPtr, MemOpChains, Flags);
1299       }
1300     } else if (VA.isRegLoc()) {
1301       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
1302     } else if (isByVal) {
1303       assert(VA.isMemLoc());
1304       unsigned offset = 0;
1305
1306       // True if this byval aggregate will be split between registers
1307       // and memory.
1308       if (CCInfo.isFirstByValRegValid()) {
1309         EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1310         unsigned int i, j;
1311         for (i = 0, j = CCInfo.getFirstByValReg(); j < ARM::R4; i++, j++) {
1312           SDValue Const = DAG.getConstant(4*i, MVT::i32);
1313           SDValue AddArg = DAG.getNode(ISD::ADD, dl, PtrVT, Arg, Const);
1314           SDValue Load = DAG.getLoad(PtrVT, dl, Chain, AddArg,
1315                                      MachinePointerInfo(),
1316                                      false, false, 0);
1317           MemOpChains.push_back(Load.getValue(1));
1318           RegsToPass.push_back(std::make_pair(j, Load));
1319         }
1320         offset = ARM::R4 - CCInfo.getFirstByValReg();
1321         CCInfo.clearFirstByValReg();
1322       }
1323
1324       unsigned LocMemOffset = VA.getLocMemOffset();
1325       SDValue StkPtrOff = DAG.getIntPtrConstant(LocMemOffset);
1326       SDValue Dst = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr,
1327                                 StkPtrOff);
1328       SDValue SrcOffset = DAG.getIntPtrConstant(4*offset);
1329       SDValue Src = DAG.getNode(ISD::ADD, dl, getPointerTy(), Arg, SrcOffset);
1330       SDValue SizeNode = DAG.getConstant(Flags.getByValSize() - 4*offset,
1331                                          MVT::i32);
1332       MemOpChains.push_back(DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode,
1333                                           Flags.getByValAlign(),
1334                                           /*isVolatile=*/false,
1335                                           /*AlwaysInline=*/false,
1336                                           MachinePointerInfo(0),
1337                                           MachinePointerInfo(0)));
1338
1339     } else if (!IsSibCall) {
1340       assert(VA.isMemLoc());
1341
1342       MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Arg,
1343                                              dl, DAG, VA, Flags));
1344     }
1345   }
1346
1347   if (!MemOpChains.empty())
1348     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1349                         &MemOpChains[0], MemOpChains.size());
1350
1351   // Build a sequence of copy-to-reg nodes chained together with token chain
1352   // and flag operands which copy the outgoing args into the appropriate regs.
1353   SDValue InFlag;
1354   // Tail call byval lowering might overwrite argument registers so in case of
1355   // tail call optimization the copies to registers are lowered later.
1356   if (!isTailCall)
1357     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1358       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
1359                                RegsToPass[i].second, InFlag);
1360       InFlag = Chain.getValue(1);
1361     }
1362
1363   // For tail calls lower the arguments to the 'real' stack slot.
1364   if (isTailCall) {
1365     // Force all the incoming stack arguments to be loaded from the stack
1366     // before any new outgoing arguments are stored to the stack, because the
1367     // outgoing stack slots may alias the incoming argument stack slots, and
1368     // the alias isn't otherwise explicit. This is slightly more conservative
1369     // than necessary, because it means that each store effectively depends
1370     // on every argument instead of just those arguments it would clobber.
1371
1372     // Do not flag preceding copytoreg stuff together with the following stuff.
1373     InFlag = SDValue();
1374     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1375       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
1376                                RegsToPass[i].second, InFlag);
1377       InFlag = Chain.getValue(1);
1378     }
1379     InFlag =SDValue();
1380   }
1381
1382   // If the callee is a GlobalAddress/ExternalSymbol node (quite common, every
1383   // direct call is) turn it into a TargetGlobalAddress/TargetExternalSymbol
1384   // node so that legalize doesn't hack it.
1385   bool isDirect = false;
1386   bool isARMFunc = false;
1387   bool isLocalARMFunc = false;
1388   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1389
1390   if (EnableARMLongCalls) {
1391     assert (getTargetMachine().getRelocationModel() == Reloc::Static
1392             && "long-calls with non-static relocation model!");
1393     // Handle a global address or an external symbol. If it's not one of
1394     // those, the target's already in a register, so we don't need to do
1395     // anything extra.
1396     if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
1397       const GlobalValue *GV = G->getGlobal();
1398       // Create a constant pool entry for the callee address
1399       unsigned ARMPCLabelIndex = AFI->createPICLabelUId();
1400       ARMConstantPoolValue *CPV = new ARMConstantPoolValue(GV,
1401                                                            ARMPCLabelIndex,
1402                                                            ARMCP::CPValue, 0);
1403       // Get the address of the callee into a register
1404       SDValue CPAddr = DAG.getTargetConstantPool(CPV, getPointerTy(), 4);
1405       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1406       Callee = DAG.getLoad(getPointerTy(), dl,
1407                            DAG.getEntryNode(), CPAddr,
1408                            MachinePointerInfo::getConstantPool(),
1409                            false, false, 0);
1410     } else if (ExternalSymbolSDNode *S=dyn_cast<ExternalSymbolSDNode>(Callee)) {
1411       const char *Sym = S->getSymbol();
1412
1413       // Create a constant pool entry for the callee address
1414       unsigned ARMPCLabelIndex = AFI->createPICLabelUId();
1415       ARMConstantPoolValue *CPV = new ARMConstantPoolValue(*DAG.getContext(),
1416                                                        Sym, ARMPCLabelIndex, 0);
1417       // Get the address of the callee into a register
1418       SDValue CPAddr = DAG.getTargetConstantPool(CPV, getPointerTy(), 4);
1419       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1420       Callee = DAG.getLoad(getPointerTy(), dl,
1421                            DAG.getEntryNode(), CPAddr,
1422                            MachinePointerInfo::getConstantPool(),
1423                            false, false, 0);
1424     }
1425   } else if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
1426     const GlobalValue *GV = G->getGlobal();
1427     isDirect = true;
1428     bool isExt = GV->isDeclaration() || GV->isWeakForLinker();
1429     bool isStub = (isExt && Subtarget->isTargetDarwin()) &&
1430                    getTargetMachine().getRelocationModel() != Reloc::Static;
1431     isARMFunc = !Subtarget->isThumb() || isStub;
1432     // ARM call to a local ARM function is predicable.
1433     isLocalARMFunc = !Subtarget->isThumb() && (!isExt || !ARMInterworking);
1434     // tBX takes a register source operand.
1435     if (isARMFunc && Subtarget->isThumb1Only() && !Subtarget->hasV5TOps()) {
1436       unsigned ARMPCLabelIndex = AFI->createPICLabelUId();
1437       ARMConstantPoolValue *CPV = new ARMConstantPoolValue(GV,
1438                                                            ARMPCLabelIndex,
1439                                                            ARMCP::CPValue, 4);
1440       SDValue CPAddr = DAG.getTargetConstantPool(CPV, getPointerTy(), 4);
1441       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1442       Callee = DAG.getLoad(getPointerTy(), dl,
1443                            DAG.getEntryNode(), CPAddr,
1444                            MachinePointerInfo::getConstantPool(),
1445                            false, false, 0);
1446       SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1447       Callee = DAG.getNode(ARMISD::PIC_ADD, dl,
1448                            getPointerTy(), Callee, PICLabel);
1449     } else {
1450       // On ELF targets for PIC code, direct calls should go through the PLT
1451       unsigned OpFlags = 0;
1452       if (Subtarget->isTargetELF() &&
1453                   getTargetMachine().getRelocationModel() == Reloc::PIC_)
1454         OpFlags = ARMII::MO_PLT;
1455       Callee = DAG.getTargetGlobalAddress(GV, dl, getPointerTy(), 0, OpFlags);
1456     }
1457   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
1458     isDirect = true;
1459     bool isStub = Subtarget->isTargetDarwin() &&
1460                   getTargetMachine().getRelocationModel() != Reloc::Static;
1461     isARMFunc = !Subtarget->isThumb() || isStub;
1462     // tBX takes a register source operand.
1463     const char *Sym = S->getSymbol();
1464     if (isARMFunc && Subtarget->isThumb1Only() && !Subtarget->hasV5TOps()) {
1465       unsigned ARMPCLabelIndex = AFI->createPICLabelUId();
1466       ARMConstantPoolValue *CPV = new ARMConstantPoolValue(*DAG.getContext(),
1467                                                        Sym, ARMPCLabelIndex, 4);
1468       SDValue CPAddr = DAG.getTargetConstantPool(CPV, getPointerTy(), 4);
1469       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1470       Callee = DAG.getLoad(getPointerTy(), dl,
1471                            DAG.getEntryNode(), CPAddr,
1472                            MachinePointerInfo::getConstantPool(),
1473                            false, false, 0);
1474       SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1475       Callee = DAG.getNode(ARMISD::PIC_ADD, dl,
1476                            getPointerTy(), Callee, PICLabel);
1477     } else {
1478       unsigned OpFlags = 0;
1479       // On ELF targets for PIC code, direct calls should go through the PLT
1480       if (Subtarget->isTargetELF() &&
1481                   getTargetMachine().getRelocationModel() == Reloc::PIC_)
1482         OpFlags = ARMII::MO_PLT;
1483       Callee = DAG.getTargetExternalSymbol(Sym, getPointerTy(), OpFlags);
1484     }
1485   }
1486
1487   // FIXME: handle tail calls differently.
1488   unsigned CallOpc;
1489   if (Subtarget->isThumb()) {
1490     if ((!isDirect || isARMFunc) && !Subtarget->hasV5TOps())
1491       CallOpc = ARMISD::CALL_NOLINK;
1492     else
1493       CallOpc = isARMFunc ? ARMISD::CALL : ARMISD::tCALL;
1494   } else {
1495     CallOpc = (isDirect || Subtarget->hasV5TOps())
1496       ? (isLocalARMFunc ? ARMISD::CALL_PRED : ARMISD::CALL)
1497       : ARMISD::CALL_NOLINK;
1498   }
1499
1500   std::vector<SDValue> Ops;
1501   Ops.push_back(Chain);
1502   Ops.push_back(Callee);
1503
1504   // Add argument registers to the end of the list so that they are known live
1505   // into the call.
1506   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
1507     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
1508                                   RegsToPass[i].second.getValueType()));
1509
1510   if (InFlag.getNode())
1511     Ops.push_back(InFlag);
1512
1513   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
1514   if (isTailCall)
1515     return DAG.getNode(ARMISD::TC_RETURN, dl, NodeTys, &Ops[0], Ops.size());
1516
1517   // Returns a chain and a flag for retval copy to use.
1518   Chain = DAG.getNode(CallOpc, dl, NodeTys, &Ops[0], Ops.size());
1519   InFlag = Chain.getValue(1);
1520
1521   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
1522                              DAG.getIntPtrConstant(0, true), InFlag);
1523   if (!Ins.empty())
1524     InFlag = Chain.getValue(1);
1525
1526   // Handle result values, copying them out of physregs into vregs that we
1527   // return.
1528   return LowerCallResult(Chain, InFlag, CallConv, isVarArg, Ins,
1529                          dl, DAG, InVals);
1530 }
1531
1532 /// HandleByVal - Every parameter *after* a byval parameter is passed
1533 /// on the stack.  Remember the next parameter register to allocate,
1534 /// and then confiscate the rest of the parameter registers to insure
1535 /// this.
1536 void
1537 llvm::ARMTargetLowering::HandleByVal(CCState *State, unsigned &size) const {
1538   unsigned reg = State->AllocateReg(GPRArgRegs, 4);
1539   assert((State->getCallOrPrologue() == Prologue ||
1540           State->getCallOrPrologue() == Call) &&
1541          "unhandled ParmContext");
1542   if ((!State->isFirstByValRegValid()) &&
1543       (ARM::R0 <= reg) && (reg <= ARM::R3)) {
1544     State->setFirstByValReg(reg);
1545     // At a call site, a byval parameter that is split between
1546     // registers and memory needs its size truncated here.  In a
1547     // function prologue, such byval parameters are reassembled in
1548     // memory, and are not truncated.
1549     if (State->getCallOrPrologue() == Call) {
1550       unsigned excess = 4 * (ARM::R4 - reg);
1551       assert(size >= excess && "expected larger existing stack allocation");
1552       size -= excess;
1553     }
1554   }
1555   // Confiscate any remaining parameter registers to preclude their
1556   // assignment to subsequent parameters.
1557   while (State->AllocateReg(GPRArgRegs, 4))
1558     ;
1559 }
1560
1561 /// MatchingStackOffset - Return true if the given stack call argument is
1562 /// already available in the same position (relatively) of the caller's
1563 /// incoming argument stack.
1564 static
1565 bool MatchingStackOffset(SDValue Arg, unsigned Offset, ISD::ArgFlagsTy Flags,
1566                          MachineFrameInfo *MFI, const MachineRegisterInfo *MRI,
1567                          const ARMInstrInfo *TII) {
1568   unsigned Bytes = Arg.getValueType().getSizeInBits() / 8;
1569   int FI = INT_MAX;
1570   if (Arg.getOpcode() == ISD::CopyFromReg) {
1571     unsigned VR = cast<RegisterSDNode>(Arg.getOperand(1))->getReg();
1572     if (!TargetRegisterInfo::isVirtualRegister(VR))
1573       return false;
1574     MachineInstr *Def = MRI->getVRegDef(VR);
1575     if (!Def)
1576       return false;
1577     if (!Flags.isByVal()) {
1578       if (!TII->isLoadFromStackSlot(Def, FI))
1579         return false;
1580     } else {
1581       return false;
1582     }
1583   } else if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Arg)) {
1584     if (Flags.isByVal())
1585       // ByVal argument is passed in as a pointer but it's now being
1586       // dereferenced. e.g.
1587       // define @foo(%struct.X* %A) {
1588       //   tail call @bar(%struct.X* byval %A)
1589       // }
1590       return false;
1591     SDValue Ptr = Ld->getBasePtr();
1592     FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr);
1593     if (!FINode)
1594       return false;
1595     FI = FINode->getIndex();
1596   } else
1597     return false;
1598
1599   assert(FI != INT_MAX);
1600   if (!MFI->isFixedObjectIndex(FI))
1601     return false;
1602   return Offset == MFI->getObjectOffset(FI) && Bytes == MFI->getObjectSize(FI);
1603 }
1604
1605 /// IsEligibleForTailCallOptimization - Check whether the call is eligible
1606 /// for tail call optimization. Targets which want to do tail call
1607 /// optimization should implement this function.
1608 bool
1609 ARMTargetLowering::IsEligibleForTailCallOptimization(SDValue Callee,
1610                                                      CallingConv::ID CalleeCC,
1611                                                      bool isVarArg,
1612                                                      bool isCalleeStructRet,
1613                                                      bool isCallerStructRet,
1614                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
1615                                     const SmallVectorImpl<SDValue> &OutVals,
1616                                     const SmallVectorImpl<ISD::InputArg> &Ins,
1617                                                      SelectionDAG& DAG) const {
1618   const Function *CallerF = DAG.getMachineFunction().getFunction();
1619   CallingConv::ID CallerCC = CallerF->getCallingConv();
1620   bool CCMatch = CallerCC == CalleeCC;
1621
1622   // Look for obvious safe cases to perform tail call optimization that do not
1623   // require ABI changes. This is what gcc calls sibcall.
1624
1625   // Do not sibcall optimize vararg calls unless the call site is not passing
1626   // any arguments.
1627   if (isVarArg && !Outs.empty())
1628     return false;
1629
1630   // Also avoid sibcall optimization if either caller or callee uses struct
1631   // return semantics.
1632   if (isCalleeStructRet || isCallerStructRet)
1633     return false;
1634
1635   // FIXME: Completely disable sibcall for Thumb1 since Thumb1RegisterInfo::
1636   // emitEpilogue is not ready for them.
1637   // Doing this is tricky, since the LDM/POP instruction on Thumb doesn't take
1638   // LR.  This means if we need to reload LR, it takes an extra instructions,
1639   // which outweighs the value of the tail call; but here we don't know yet
1640   // whether LR is going to be used.  Probably the right approach is to
1641   // generate the tail call here and turn it back into CALL/RET in
1642   // emitEpilogue if LR is used.
1643
1644   // Thumb1 PIC calls to external symbols use BX, so they can be tail calls,
1645   // but we need to make sure there are enough registers; the only valid
1646   // registers are the 4 used for parameters.  We don't currently do this
1647   // case.
1648   if (Subtarget->isThumb1Only())
1649     return false;
1650
1651   // If the calling conventions do not match, then we'd better make sure the
1652   // results are returned in the same way as what the caller expects.
1653   if (!CCMatch) {
1654     SmallVector<CCValAssign, 16> RVLocs1;
1655     ARMCCState CCInfo1(CalleeCC, false, DAG.getMachineFunction(),
1656                        getTargetMachine(), RVLocs1, *DAG.getContext(), Call);
1657     CCInfo1.AnalyzeCallResult(Ins, CCAssignFnForNode(CalleeCC, true, isVarArg));
1658
1659     SmallVector<CCValAssign, 16> RVLocs2;
1660     ARMCCState CCInfo2(CallerCC, false, DAG.getMachineFunction(),
1661                        getTargetMachine(), RVLocs2, *DAG.getContext(), Call);
1662     CCInfo2.AnalyzeCallResult(Ins, CCAssignFnForNode(CallerCC, true, isVarArg));
1663
1664     if (RVLocs1.size() != RVLocs2.size())
1665       return false;
1666     for (unsigned i = 0, e = RVLocs1.size(); i != e; ++i) {
1667       if (RVLocs1[i].isRegLoc() != RVLocs2[i].isRegLoc())
1668         return false;
1669       if (RVLocs1[i].getLocInfo() != RVLocs2[i].getLocInfo())
1670         return false;
1671       if (RVLocs1[i].isRegLoc()) {
1672         if (RVLocs1[i].getLocReg() != RVLocs2[i].getLocReg())
1673           return false;
1674       } else {
1675         if (RVLocs1[i].getLocMemOffset() != RVLocs2[i].getLocMemOffset())
1676           return false;
1677       }
1678     }
1679   }
1680
1681   // If the callee takes no arguments then go on to check the results of the
1682   // call.
1683   if (!Outs.empty()) {
1684     // Check if stack adjustment is needed. For now, do not do this if any
1685     // argument is passed on the stack.
1686     SmallVector<CCValAssign, 16> ArgLocs;
1687     ARMCCState CCInfo(CalleeCC, isVarArg, DAG.getMachineFunction(),
1688                       getTargetMachine(), ArgLocs, *DAG.getContext(), Call);
1689     CCInfo.AnalyzeCallOperands(Outs,
1690                                CCAssignFnForNode(CalleeCC, false, isVarArg));
1691     if (CCInfo.getNextStackOffset()) {
1692       MachineFunction &MF = DAG.getMachineFunction();
1693
1694       // Check if the arguments are already laid out in the right way as
1695       // the caller's fixed stack objects.
1696       MachineFrameInfo *MFI = MF.getFrameInfo();
1697       const MachineRegisterInfo *MRI = &MF.getRegInfo();
1698       const ARMInstrInfo *TII =
1699         ((ARMTargetMachine&)getTargetMachine()).getInstrInfo();
1700       for (unsigned i = 0, realArgIdx = 0, e = ArgLocs.size();
1701            i != e;
1702            ++i, ++realArgIdx) {
1703         CCValAssign &VA = ArgLocs[i];
1704         EVT RegVT = VA.getLocVT();
1705         SDValue Arg = OutVals[realArgIdx];
1706         ISD::ArgFlagsTy Flags = Outs[realArgIdx].Flags;
1707         if (VA.getLocInfo() == CCValAssign::Indirect)
1708           return false;
1709         if (VA.needsCustom()) {
1710           // f64 and vector types are split into multiple registers or
1711           // register/stack-slot combinations.  The types will not match
1712           // the registers; give up on memory f64 refs until we figure
1713           // out what to do about this.
1714           if (!VA.isRegLoc())
1715             return false;
1716           if (!ArgLocs[++i].isRegLoc())
1717             return false;
1718           if (RegVT == MVT::v2f64) {
1719             if (!ArgLocs[++i].isRegLoc())
1720               return false;
1721             if (!ArgLocs[++i].isRegLoc())
1722               return false;
1723           }
1724         } else if (!VA.isRegLoc()) {
1725           if (!MatchingStackOffset(Arg, VA.getLocMemOffset(), Flags,
1726                                    MFI, MRI, TII))
1727             return false;
1728         }
1729       }
1730     }
1731   }
1732
1733   return true;
1734 }
1735
1736 SDValue
1737 ARMTargetLowering::LowerReturn(SDValue Chain,
1738                                CallingConv::ID CallConv, bool isVarArg,
1739                                const SmallVectorImpl<ISD::OutputArg> &Outs,
1740                                const SmallVectorImpl<SDValue> &OutVals,
1741                                DebugLoc dl, SelectionDAG &DAG) const {
1742
1743   // CCValAssign - represent the assignment of the return value to a location.
1744   SmallVector<CCValAssign, 16> RVLocs;
1745
1746   // CCState - Info about the registers and stack slots.
1747   ARMCCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(),
1748                     getTargetMachine(), RVLocs, *DAG.getContext(), Call);
1749
1750   // Analyze outgoing return values.
1751   CCInfo.AnalyzeReturn(Outs, CCAssignFnForNode(CallConv, /* Return */ true,
1752                                                isVarArg));
1753
1754   // If this is the first return lowered for this function, add
1755   // the regs to the liveout set for the function.
1756   if (DAG.getMachineFunction().getRegInfo().liveout_empty()) {
1757     for (unsigned i = 0; i != RVLocs.size(); ++i)
1758       if (RVLocs[i].isRegLoc())
1759         DAG.getMachineFunction().getRegInfo().addLiveOut(RVLocs[i].getLocReg());
1760   }
1761
1762   SDValue Flag;
1763
1764   // Copy the result values into the output registers.
1765   for (unsigned i = 0, realRVLocIdx = 0;
1766        i != RVLocs.size();
1767        ++i, ++realRVLocIdx) {
1768     CCValAssign &VA = RVLocs[i];
1769     assert(VA.isRegLoc() && "Can only return in registers!");
1770
1771     SDValue Arg = OutVals[realRVLocIdx];
1772
1773     switch (VA.getLocInfo()) {
1774     default: llvm_unreachable("Unknown loc info!");
1775     case CCValAssign::Full: break;
1776     case CCValAssign::BCvt:
1777       Arg = DAG.getNode(ISD::BITCAST, dl, VA.getLocVT(), Arg);
1778       break;
1779     }
1780
1781     if (VA.needsCustom()) {
1782       if (VA.getLocVT() == MVT::v2f64) {
1783         // Extract the first half and return it in two registers.
1784         SDValue Half = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Arg,
1785                                    DAG.getConstant(0, MVT::i32));
1786         SDValue HalfGPRs = DAG.getNode(ARMISD::VMOVRRD, dl,
1787                                        DAG.getVTList(MVT::i32, MVT::i32), Half);
1788
1789         Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), HalfGPRs, Flag);
1790         Flag = Chain.getValue(1);
1791         VA = RVLocs[++i]; // skip ahead to next loc
1792         Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(),
1793                                  HalfGPRs.getValue(1), Flag);
1794         Flag = Chain.getValue(1);
1795         VA = RVLocs[++i]; // skip ahead to next loc
1796
1797         // Extract the 2nd half and fall through to handle it as an f64 value.
1798         Arg = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Arg,
1799                           DAG.getConstant(1, MVT::i32));
1800       }
1801       // Legalize ret f64 -> ret 2 x i32.  We always have fmrrd if f64 is
1802       // available.
1803       SDValue fmrrd = DAG.getNode(ARMISD::VMOVRRD, dl,
1804                                   DAG.getVTList(MVT::i32, MVT::i32), &Arg, 1);
1805       Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), fmrrd, Flag);
1806       Flag = Chain.getValue(1);
1807       VA = RVLocs[++i]; // skip ahead to next loc
1808       Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), fmrrd.getValue(1),
1809                                Flag);
1810     } else
1811       Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), Arg, Flag);
1812
1813     // Guarantee that all emitted copies are
1814     // stuck together, avoiding something bad.
1815     Flag = Chain.getValue(1);
1816   }
1817
1818   SDValue result;
1819   if (Flag.getNode())
1820     result = DAG.getNode(ARMISD::RET_FLAG, dl, MVT::Other, Chain, Flag);
1821   else // Return Void
1822     result = DAG.getNode(ARMISD::RET_FLAG, dl, MVT::Other, Chain);
1823
1824   return result;
1825 }
1826
1827 bool ARMTargetLowering::isUsedByReturnOnly(SDNode *N) const {
1828   if (N->getNumValues() != 1)
1829     return false;
1830   if (!N->hasNUsesOfValue(1, 0))
1831     return false;
1832
1833   unsigned NumCopies = 0;
1834   SDNode* Copies[2];
1835   SDNode *Use = *N->use_begin();
1836   if (Use->getOpcode() == ISD::CopyToReg) {
1837     Copies[NumCopies++] = Use;
1838   } else if (Use->getOpcode() == ARMISD::VMOVRRD) {
1839     // f64 returned in a pair of GPRs.
1840     for (SDNode::use_iterator UI = Use->use_begin(), UE = Use->use_end();
1841          UI != UE; ++UI) {
1842       if (UI->getOpcode() != ISD::CopyToReg)
1843         return false;
1844       Copies[UI.getUse().getResNo()] = *UI;
1845       ++NumCopies;
1846     }
1847   } else if (Use->getOpcode() == ISD::BITCAST) {
1848     // f32 returned in a single GPR.
1849     if (!Use->hasNUsesOfValue(1, 0))
1850       return false;
1851     Use = *Use->use_begin();
1852     if (Use->getOpcode() != ISD::CopyToReg || !Use->hasNUsesOfValue(1, 0))
1853       return false;
1854     Copies[NumCopies++] = Use;
1855   } else {
1856     return false;
1857   }
1858
1859   if (NumCopies != 1 && NumCopies != 2)
1860     return false;
1861
1862   bool HasRet = false;
1863   for (unsigned i = 0; i < NumCopies; ++i) {
1864     SDNode *Copy = Copies[i];
1865     for (SDNode::use_iterator UI = Copy->use_begin(), UE = Copy->use_end();
1866          UI != UE; ++UI) {
1867       if (UI->getOpcode() == ISD::CopyToReg) {
1868         SDNode *Use = *UI;
1869         if (Use == Copies[0] || Use == Copies[1])
1870           continue;
1871         return false;
1872       }
1873       if (UI->getOpcode() != ARMISD::RET_FLAG)
1874         return false;
1875       HasRet = true;
1876     }
1877   }
1878
1879   return HasRet;
1880 }
1881
1882 bool ARMTargetLowering::mayBeEmittedAsTailCall(CallInst *CI) const {
1883   if (!EnableARMTailCalls)
1884     return false;
1885
1886   if (!CI->isTailCall())
1887     return false;
1888
1889   return !Subtarget->isThumb1Only();
1890 }
1891
1892 // ConstantPool, JumpTable, GlobalAddress, and ExternalSymbol are lowered as
1893 // their target counterpart wrapped in the ARMISD::Wrapper node. Suppose N is
1894 // one of the above mentioned nodes. It has to be wrapped because otherwise
1895 // Select(N) returns N. So the raw TargetGlobalAddress nodes, etc. can only
1896 // be used to form addressing mode. These wrapped nodes will be selected
1897 // into MOVi.
1898 static SDValue LowerConstantPool(SDValue Op, SelectionDAG &DAG) {
1899   EVT PtrVT = Op.getValueType();
1900   // FIXME there is no actual debug info here
1901   DebugLoc dl = Op.getDebugLoc();
1902   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
1903   SDValue Res;
1904   if (CP->isMachineConstantPoolEntry())
1905     Res = DAG.getTargetConstantPool(CP->getMachineCPVal(), PtrVT,
1906                                     CP->getAlignment());
1907   else
1908     Res = DAG.getTargetConstantPool(CP->getConstVal(), PtrVT,
1909                                     CP->getAlignment());
1910   return DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, Res);
1911 }
1912
1913 unsigned ARMTargetLowering::getJumpTableEncoding() const {
1914   return MachineJumpTableInfo::EK_Inline;
1915 }
1916
1917 SDValue ARMTargetLowering::LowerBlockAddress(SDValue Op,
1918                                              SelectionDAG &DAG) const {
1919   MachineFunction &MF = DAG.getMachineFunction();
1920   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1921   unsigned ARMPCLabelIndex = 0;
1922   DebugLoc DL = Op.getDebugLoc();
1923   EVT PtrVT = getPointerTy();
1924   const BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
1925   Reloc::Model RelocM = getTargetMachine().getRelocationModel();
1926   SDValue CPAddr;
1927   if (RelocM == Reloc::Static) {
1928     CPAddr = DAG.getTargetConstantPool(BA, PtrVT, 4);
1929   } else {
1930     unsigned PCAdj = Subtarget->isThumb() ? 4 : 8;
1931     ARMPCLabelIndex = AFI->createPICLabelUId();
1932     ARMConstantPoolValue *CPV = new ARMConstantPoolValue(BA, ARMPCLabelIndex,
1933                                                          ARMCP::CPBlockAddress,
1934                                                          PCAdj);
1935     CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1936   }
1937   CPAddr = DAG.getNode(ARMISD::Wrapper, DL, PtrVT, CPAddr);
1938   SDValue Result = DAG.getLoad(PtrVT, DL, DAG.getEntryNode(), CPAddr,
1939                                MachinePointerInfo::getConstantPool(),
1940                                false, false, 0);
1941   if (RelocM == Reloc::Static)
1942     return Result;
1943   SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1944   return DAG.getNode(ARMISD::PIC_ADD, DL, PtrVT, Result, PICLabel);
1945 }
1946
1947 // Lower ISD::GlobalTLSAddress using the "general dynamic" model
1948 SDValue
1949 ARMTargetLowering::LowerToTLSGeneralDynamicModel(GlobalAddressSDNode *GA,
1950                                                  SelectionDAG &DAG) const {
1951   DebugLoc dl = GA->getDebugLoc();
1952   EVT PtrVT = getPointerTy();
1953   unsigned char PCAdj = Subtarget->isThumb() ? 4 : 8;
1954   MachineFunction &MF = DAG.getMachineFunction();
1955   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1956   unsigned ARMPCLabelIndex = AFI->createPICLabelUId();
1957   ARMConstantPoolValue *CPV =
1958     new ARMConstantPoolValue(GA->getGlobal(), ARMPCLabelIndex,
1959                              ARMCP::CPValue, PCAdj, ARMCP::TLSGD, true);
1960   SDValue Argument = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1961   Argument = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, Argument);
1962   Argument = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Argument,
1963                          MachinePointerInfo::getConstantPool(),
1964                          false, false, 0);
1965   SDValue Chain = Argument.getValue(1);
1966
1967   SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1968   Argument = DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Argument, PICLabel);
1969
1970   // call __tls_get_addr.
1971   ArgListTy Args;
1972   ArgListEntry Entry;
1973   Entry.Node = Argument;
1974   Entry.Ty = (const Type *) Type::getInt32Ty(*DAG.getContext());
1975   Args.push_back(Entry);
1976   // FIXME: is there useful debug info available here?
1977   std::pair<SDValue, SDValue> CallResult =
1978     LowerCallTo(Chain, (const Type *) Type::getInt32Ty(*DAG.getContext()),
1979                 false, false, false, false,
1980                 0, CallingConv::C, false, /*isReturnValueUsed=*/true,
1981                 DAG.getExternalSymbol("__tls_get_addr", PtrVT), Args, DAG, dl);
1982   return CallResult.first;
1983 }
1984
1985 // Lower ISD::GlobalTLSAddress using the "initial exec" or
1986 // "local exec" model.
1987 SDValue
1988 ARMTargetLowering::LowerToTLSExecModels(GlobalAddressSDNode *GA,
1989                                         SelectionDAG &DAG) const {
1990   const GlobalValue *GV = GA->getGlobal();
1991   DebugLoc dl = GA->getDebugLoc();
1992   SDValue Offset;
1993   SDValue Chain = DAG.getEntryNode();
1994   EVT PtrVT = getPointerTy();
1995   // Get the Thread Pointer
1996   SDValue ThreadPointer = DAG.getNode(ARMISD::THREAD_POINTER, dl, PtrVT);
1997
1998   if (GV->isDeclaration()) {
1999     MachineFunction &MF = DAG.getMachineFunction();
2000     ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
2001     unsigned ARMPCLabelIndex = AFI->createPICLabelUId();
2002     // Initial exec model.
2003     unsigned char PCAdj = Subtarget->isThumb() ? 4 : 8;
2004     ARMConstantPoolValue *CPV =
2005       new ARMConstantPoolValue(GA->getGlobal(), ARMPCLabelIndex,
2006                                ARMCP::CPValue, PCAdj, ARMCP::GOTTPOFF, true);
2007     Offset = DAG.getTargetConstantPool(CPV, PtrVT, 4);
2008     Offset = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, Offset);
2009     Offset = DAG.getLoad(PtrVT, dl, Chain, Offset,
2010                          MachinePointerInfo::getConstantPool(),
2011                          false, false, 0);
2012     Chain = Offset.getValue(1);
2013
2014     SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
2015     Offset = DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Offset, PICLabel);
2016
2017     Offset = DAG.getLoad(PtrVT, dl, Chain, Offset,
2018                          MachinePointerInfo::getConstantPool(),
2019                          false, false, 0);
2020   } else {
2021     // local exec model
2022     ARMConstantPoolValue *CPV = new ARMConstantPoolValue(GV, ARMCP::TPOFF);
2023     Offset = DAG.getTargetConstantPool(CPV, PtrVT, 4);
2024     Offset = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, Offset);
2025     Offset = DAG.getLoad(PtrVT, dl, Chain, Offset,
2026                          MachinePointerInfo::getConstantPool(),
2027                          false, false, 0);
2028   }
2029
2030   // The address of the thread local variable is the add of the thread
2031   // pointer with the offset of the variable.
2032   return DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, Offset);
2033 }
2034
2035 SDValue
2036 ARMTargetLowering::LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const {
2037   // TODO: implement the "local dynamic" model
2038   assert(Subtarget->isTargetELF() &&
2039          "TLS not implemented for non-ELF targets");
2040   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
2041   // If the relocation model is PIC, use the "General Dynamic" TLS Model,
2042   // otherwise use the "Local Exec" TLS Model
2043   if (getTargetMachine().getRelocationModel() == Reloc::PIC_)
2044     return LowerToTLSGeneralDynamicModel(GA, DAG);
2045   else
2046     return LowerToTLSExecModels(GA, DAG);
2047 }
2048
2049 SDValue ARMTargetLowering::LowerGlobalAddressELF(SDValue Op,
2050                                                  SelectionDAG &DAG) const {
2051   EVT PtrVT = getPointerTy();
2052   DebugLoc dl = Op.getDebugLoc();
2053   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
2054   Reloc::Model RelocM = getTargetMachine().getRelocationModel();
2055   if (RelocM == Reloc::PIC_) {
2056     bool UseGOTOFF = GV->hasLocalLinkage() || GV->hasHiddenVisibility();
2057     ARMConstantPoolValue *CPV =
2058       new ARMConstantPoolValue(GV, UseGOTOFF ? ARMCP::GOTOFF : ARMCP::GOT);
2059     SDValue CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
2060     CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
2061     SDValue Result = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(),
2062                                  CPAddr,
2063                                  MachinePointerInfo::getConstantPool(),
2064                                  false, false, 0);
2065     SDValue Chain = Result.getValue(1);
2066     SDValue GOT = DAG.getGLOBAL_OFFSET_TABLE(PtrVT);
2067     Result = DAG.getNode(ISD::ADD, dl, PtrVT, Result, GOT);
2068     if (!UseGOTOFF)
2069       Result = DAG.getLoad(PtrVT, dl, Chain, Result,
2070                            MachinePointerInfo::getGOT(), false, false, 0);
2071     return Result;
2072   }
2073
2074   // If we have T2 ops, we can materialize the address directly via movt/movw
2075   // pair. This is always cheaper.
2076   if (Subtarget->useMovt()) {
2077     ++NumMovwMovt;
2078     // FIXME: Once remat is capable of dealing with instructions with register
2079     // operands, expand this into two nodes.
2080     return DAG.getNode(ARMISD::Wrapper, dl, PtrVT,
2081                        DAG.getTargetGlobalAddress(GV, dl, PtrVT));
2082   } else {
2083     SDValue CPAddr = DAG.getTargetConstantPool(GV, PtrVT, 4);
2084     CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
2085     return DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), CPAddr,
2086                        MachinePointerInfo::getConstantPool(),
2087                        false, false, 0);
2088   }
2089 }
2090
2091 SDValue ARMTargetLowering::LowerGlobalAddressDarwin(SDValue Op,
2092                                                     SelectionDAG &DAG) const {
2093   EVT PtrVT = getPointerTy();
2094   DebugLoc dl = Op.getDebugLoc();
2095   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
2096   Reloc::Model RelocM = getTargetMachine().getRelocationModel();
2097   MachineFunction &MF = DAG.getMachineFunction();
2098   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
2099
2100   // FIXME: Enable this for static codegen when tool issues are fixed.
2101   if (Subtarget->useMovt() && RelocM != Reloc::Static) {
2102     ++NumMovwMovt;
2103     // FIXME: Once remat is capable of dealing with instructions with register
2104     // operands, expand this into two nodes.
2105     if (RelocM == Reloc::Static)
2106       return DAG.getNode(ARMISD::Wrapper, dl, PtrVT,
2107                                  DAG.getTargetGlobalAddress(GV, dl, PtrVT));
2108
2109     unsigned Wrapper = (RelocM == Reloc::PIC_)
2110       ? ARMISD::WrapperPIC : ARMISD::WrapperDYN;
2111     SDValue Result = DAG.getNode(Wrapper, dl, PtrVT,
2112                                  DAG.getTargetGlobalAddress(GV, dl, PtrVT));
2113     if (Subtarget->GVIsIndirectSymbol(GV, RelocM))
2114       Result = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Result,
2115                            MachinePointerInfo::getGOT(), false, false, 0);
2116     return Result;
2117   }
2118
2119   unsigned ARMPCLabelIndex = 0;
2120   SDValue CPAddr;
2121   if (RelocM == Reloc::Static) {
2122     CPAddr = DAG.getTargetConstantPool(GV, PtrVT, 4);
2123   } else {
2124     ARMPCLabelIndex = AFI->createPICLabelUId();
2125     unsigned PCAdj = (RelocM != Reloc::PIC_) ? 0 : (Subtarget->isThumb()?4:8);
2126     ARMConstantPoolValue *CPV =
2127       new ARMConstantPoolValue(GV, ARMPCLabelIndex, ARMCP::CPValue, PCAdj);
2128     CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
2129   }
2130   CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
2131
2132   SDValue Result = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), CPAddr,
2133                                MachinePointerInfo::getConstantPool(),
2134                                false, false, 0);
2135   SDValue Chain = Result.getValue(1);
2136
2137   if (RelocM == Reloc::PIC_) {
2138     SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
2139     Result = DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Result, PICLabel);
2140   }
2141
2142   if (Subtarget->GVIsIndirectSymbol(GV, RelocM))
2143     Result = DAG.getLoad(PtrVT, dl, Chain, Result, MachinePointerInfo::getGOT(),
2144                          false, false, 0);
2145
2146   return Result;
2147 }
2148
2149 SDValue ARMTargetLowering::LowerGLOBAL_OFFSET_TABLE(SDValue Op,
2150                                                     SelectionDAG &DAG) const {
2151   assert(Subtarget->isTargetELF() &&
2152          "GLOBAL OFFSET TABLE not implemented for non-ELF targets");
2153   MachineFunction &MF = DAG.getMachineFunction();
2154   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
2155   unsigned ARMPCLabelIndex = AFI->createPICLabelUId();
2156   EVT PtrVT = getPointerTy();
2157   DebugLoc dl = Op.getDebugLoc();
2158   unsigned PCAdj = Subtarget->isThumb() ? 4 : 8;
2159   ARMConstantPoolValue *CPV = new ARMConstantPoolValue(*DAG.getContext(),
2160                                                        "_GLOBAL_OFFSET_TABLE_",
2161                                                        ARMPCLabelIndex, PCAdj);
2162   SDValue CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
2163   CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
2164   SDValue Result = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), CPAddr,
2165                                MachinePointerInfo::getConstantPool(),
2166                                false, false, 0);
2167   SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
2168   return DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Result, PICLabel);
2169 }
2170
2171 SDValue
2172 ARMTargetLowering::LowerEH_SJLJ_DISPATCHSETUP(SDValue Op, SelectionDAG &DAG)
2173   const {
2174   DebugLoc dl = Op.getDebugLoc();
2175   return DAG.getNode(ARMISD::EH_SJLJ_DISPATCHSETUP, dl, MVT::Other,
2176                      Op.getOperand(0), Op.getOperand(1));
2177 }
2178
2179 SDValue
2180 ARMTargetLowering::LowerEH_SJLJ_SETJMP(SDValue Op, SelectionDAG &DAG) const {
2181   DebugLoc dl = Op.getDebugLoc();
2182   SDValue Val = DAG.getConstant(0, MVT::i32);
2183   return DAG.getNode(ARMISD::EH_SJLJ_SETJMP, dl, MVT::i32, Op.getOperand(0),
2184                      Op.getOperand(1), Val);
2185 }
2186
2187 SDValue
2188 ARMTargetLowering::LowerEH_SJLJ_LONGJMP(SDValue Op, SelectionDAG &DAG) const {
2189   DebugLoc dl = Op.getDebugLoc();
2190   return DAG.getNode(ARMISD::EH_SJLJ_LONGJMP, dl, MVT::Other, Op.getOperand(0),
2191                      Op.getOperand(1), DAG.getConstant(0, MVT::i32));
2192 }
2193
2194 SDValue
2195 ARMTargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG,
2196                                           const ARMSubtarget *Subtarget) const {
2197   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
2198   DebugLoc dl = Op.getDebugLoc();
2199   switch (IntNo) {
2200   default: return SDValue();    // Don't custom lower most intrinsics.
2201   case Intrinsic::arm_thread_pointer: {
2202     EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2203     return DAG.getNode(ARMISD::THREAD_POINTER, dl, PtrVT);
2204   }
2205   case Intrinsic::eh_sjlj_lsda: {
2206     MachineFunction &MF = DAG.getMachineFunction();
2207     ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
2208     unsigned ARMPCLabelIndex = AFI->createPICLabelUId();
2209     EVT PtrVT = getPointerTy();
2210     DebugLoc dl = Op.getDebugLoc();
2211     Reloc::Model RelocM = getTargetMachine().getRelocationModel();
2212     SDValue CPAddr;
2213     unsigned PCAdj = (RelocM != Reloc::PIC_)
2214       ? 0 : (Subtarget->isThumb() ? 4 : 8);
2215     ARMConstantPoolValue *CPV =
2216       new ARMConstantPoolValue(MF.getFunction(), ARMPCLabelIndex,
2217                                ARMCP::CPLSDA, PCAdj);
2218     CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
2219     CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
2220     SDValue Result =
2221       DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), CPAddr,
2222                   MachinePointerInfo::getConstantPool(),
2223                   false, false, 0);
2224
2225     if (RelocM == Reloc::PIC_) {
2226       SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
2227       Result = DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Result, PICLabel);
2228     }
2229     return Result;
2230   }
2231   case Intrinsic::arm_neon_vmulls:
2232   case Intrinsic::arm_neon_vmullu: {
2233     unsigned NewOpc = (IntNo == Intrinsic::arm_neon_vmulls)
2234       ? ARMISD::VMULLs : ARMISD::VMULLu;
2235     return DAG.getNode(NewOpc, Op.getDebugLoc(), Op.getValueType(),
2236                        Op.getOperand(1), Op.getOperand(2));
2237   }
2238   }
2239 }
2240
2241 static SDValue LowerMEMBARRIER(SDValue Op, SelectionDAG &DAG,
2242                                const ARMSubtarget *Subtarget) {
2243   DebugLoc dl = Op.getDebugLoc();
2244   if (!Subtarget->hasDataBarrier()) {
2245     // Some ARMv6 cpus can support data barriers with an mcr instruction.
2246     // Thumb1 and pre-v6 ARM mode use a libcall instead and should never get
2247     // here.
2248     assert(Subtarget->hasV6Ops() && !Subtarget->isThumb() &&
2249            "Unexpected ISD::MEMBARRIER encountered. Should be libcall!");
2250     return DAG.getNode(ARMISD::MEMBARRIER_MCR, dl, MVT::Other, Op.getOperand(0),
2251                        DAG.getConstant(0, MVT::i32));
2252   }
2253
2254   SDValue Op5 = Op.getOperand(5);
2255   bool isDeviceBarrier = cast<ConstantSDNode>(Op5)->getZExtValue() != 0;
2256   unsigned isLL = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
2257   unsigned isLS = cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue();
2258   bool isOnlyStoreBarrier = (isLL == 0 && isLS == 0);
2259
2260   ARM_MB::MemBOpt DMBOpt;
2261   if (isDeviceBarrier)
2262     DMBOpt = isOnlyStoreBarrier ? ARM_MB::ST : ARM_MB::SY;
2263   else
2264     DMBOpt = isOnlyStoreBarrier ? ARM_MB::ISHST : ARM_MB::ISH;
2265   return DAG.getNode(ARMISD::MEMBARRIER, dl, MVT::Other, Op.getOperand(0),
2266                      DAG.getConstant(DMBOpt, MVT::i32));
2267 }
2268
2269 static SDValue LowerPREFETCH(SDValue Op, SelectionDAG &DAG,
2270                              const ARMSubtarget *Subtarget) {
2271   // ARM pre v5TE and Thumb1 does not have preload instructions.
2272   if (!(Subtarget->isThumb2() ||
2273         (!Subtarget->isThumb1Only() && Subtarget->hasV5TEOps())))
2274     // Just preserve the chain.
2275     return Op.getOperand(0);
2276
2277   DebugLoc dl = Op.getDebugLoc();
2278   unsigned isRead = ~cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue() & 1;
2279   if (!isRead &&
2280       (!Subtarget->hasV7Ops() || !Subtarget->hasMPExtension()))
2281     // ARMv7 with MP extension has PLDW.
2282     return Op.getOperand(0);
2283
2284   unsigned isData = cast<ConstantSDNode>(Op.getOperand(4))->getZExtValue();
2285   if (Subtarget->isThumb()) {
2286     // Invert the bits.
2287     isRead = ~isRead & 1;
2288     isData = ~isData & 1;
2289   }
2290
2291   return DAG.getNode(ARMISD::PRELOAD, dl, MVT::Other, Op.getOperand(0),
2292                      Op.getOperand(1), DAG.getConstant(isRead, MVT::i32),
2293                      DAG.getConstant(isData, MVT::i32));
2294 }
2295
2296 static SDValue LowerVASTART(SDValue Op, SelectionDAG &DAG) {
2297   MachineFunction &MF = DAG.getMachineFunction();
2298   ARMFunctionInfo *FuncInfo = MF.getInfo<ARMFunctionInfo>();
2299
2300   // vastart just stores the address of the VarArgsFrameIndex slot into the
2301   // memory location argument.
2302   DebugLoc dl = Op.getDebugLoc();
2303   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2304   SDValue FR = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(), PtrVT);
2305   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
2306   return DAG.getStore(Op.getOperand(0), dl, FR, Op.getOperand(1),
2307                       MachinePointerInfo(SV), false, false, 0);
2308 }
2309
2310 SDValue
2311 ARMTargetLowering::GetF64FormalArgument(CCValAssign &VA, CCValAssign &NextVA,
2312                                         SDValue &Root, SelectionDAG &DAG,
2313                                         DebugLoc dl) const {
2314   MachineFunction &MF = DAG.getMachineFunction();
2315   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
2316
2317   TargetRegisterClass *RC;
2318   if (AFI->isThumb1OnlyFunction())
2319     RC = ARM::tGPRRegisterClass;
2320   else
2321     RC = ARM::GPRRegisterClass;
2322
2323   // Transform the arguments stored in physical registers into virtual ones.
2324   unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
2325   SDValue ArgValue = DAG.getCopyFromReg(Root, dl, Reg, MVT::i32);
2326
2327   SDValue ArgValue2;
2328   if (NextVA.isMemLoc()) {
2329     MachineFrameInfo *MFI = MF.getFrameInfo();
2330     int FI = MFI->CreateFixedObject(4, NextVA.getLocMemOffset(), true);
2331
2332     // Create load node to retrieve arguments from the stack.
2333     SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
2334     ArgValue2 = DAG.getLoad(MVT::i32, dl, Root, FIN,
2335                             MachinePointerInfo::getFixedStack(FI),
2336                             false, false, 0);
2337   } else {
2338     Reg = MF.addLiveIn(NextVA.getLocReg(), RC);
2339     ArgValue2 = DAG.getCopyFromReg(Root, dl, Reg, MVT::i32);
2340   }
2341
2342   return DAG.getNode(ARMISD::VMOVDRR, dl, MVT::f64, ArgValue, ArgValue2);
2343 }
2344
2345 void
2346 ARMTargetLowering::computeRegArea(CCState &CCInfo, MachineFunction &MF,
2347                                   unsigned &VARegSize, unsigned &VARegSaveSize)
2348   const {
2349   unsigned NumGPRs;
2350   if (CCInfo.isFirstByValRegValid())
2351     NumGPRs = ARM::R4 - CCInfo.getFirstByValReg();
2352   else {
2353     unsigned int firstUnalloced;
2354     firstUnalloced = CCInfo.getFirstUnallocated(GPRArgRegs,
2355                                                 sizeof(GPRArgRegs) /
2356                                                 sizeof(GPRArgRegs[0]));
2357     NumGPRs = (firstUnalloced <= 3) ? (4 - firstUnalloced) : 0;
2358   }
2359
2360   unsigned Align = MF.getTarget().getFrameLowering()->getStackAlignment();
2361   VARegSize = NumGPRs * 4;
2362   VARegSaveSize = (VARegSize + Align - 1) & ~(Align - 1);
2363 }
2364
2365 // The remaining GPRs hold either the beginning of variable-argument
2366 // data, or the beginning of an aggregate passed by value (usuall
2367 // byval).  Either way, we allocate stack slots adjacent to the data
2368 // provided by our caller, and store the unallocated registers there.
2369 // If this is a variadic function, the va_list pointer will begin with
2370 // these values; otherwise, this reassembles a (byval) structure that
2371 // was split between registers and memory.
2372 void
2373 ARMTargetLowering::VarArgStyleRegisters(CCState &CCInfo, SelectionDAG &DAG,
2374                                         DebugLoc dl, SDValue &Chain,
2375                                         unsigned ArgOffset) const {
2376   MachineFunction &MF = DAG.getMachineFunction();
2377   MachineFrameInfo *MFI = MF.getFrameInfo();
2378   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
2379   unsigned firstRegToSaveIndex;
2380   if (CCInfo.isFirstByValRegValid())
2381     firstRegToSaveIndex = CCInfo.getFirstByValReg() - ARM::R0;
2382   else {
2383     firstRegToSaveIndex = CCInfo.getFirstUnallocated
2384       (GPRArgRegs, sizeof(GPRArgRegs) / sizeof(GPRArgRegs[0]));
2385   }
2386
2387   unsigned VARegSize, VARegSaveSize;
2388   computeRegArea(CCInfo, MF, VARegSize, VARegSaveSize);
2389   if (VARegSaveSize) {
2390     // If this function is vararg, store any remaining integer argument regs
2391     // to their spots on the stack so that they may be loaded by deferencing
2392     // the result of va_next.
2393     AFI->setVarArgsRegSaveSize(VARegSaveSize);
2394     AFI->setVarArgsFrameIndex(MFI->CreateFixedObject(VARegSaveSize,
2395                                                      ArgOffset + VARegSaveSize
2396                                                      - VARegSize,
2397                                                      false));
2398     SDValue FIN = DAG.getFrameIndex(AFI->getVarArgsFrameIndex(),
2399                                     getPointerTy());
2400
2401     SmallVector<SDValue, 4> MemOps;
2402     for (; firstRegToSaveIndex < 4; ++firstRegToSaveIndex) {
2403       TargetRegisterClass *RC;
2404       if (AFI->isThumb1OnlyFunction())
2405         RC = ARM::tGPRRegisterClass;
2406       else
2407         RC = ARM::GPRRegisterClass;
2408
2409       unsigned VReg = MF.addLiveIn(GPRArgRegs[firstRegToSaveIndex], RC);
2410       SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::i32);
2411       SDValue Store =
2412         DAG.getStore(Val.getValue(1), dl, Val, FIN,
2413                  MachinePointerInfo::getFixedStack(AFI->getVarArgsFrameIndex()),
2414                      false, false, 0);
2415       MemOps.push_back(Store);
2416       FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), FIN,
2417                         DAG.getConstant(4, getPointerTy()));
2418     }
2419     if (!MemOps.empty())
2420       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
2421                           &MemOps[0], MemOps.size());
2422   } else
2423     // This will point to the next argument passed via stack.
2424     AFI->setVarArgsFrameIndex(MFI->CreateFixedObject(4, ArgOffset, true));
2425 }
2426
2427 SDValue
2428 ARMTargetLowering::LowerFormalArguments(SDValue Chain,
2429                                         CallingConv::ID CallConv, bool isVarArg,
2430                                         const SmallVectorImpl<ISD::InputArg>
2431                                           &Ins,
2432                                         DebugLoc dl, SelectionDAG &DAG,
2433                                         SmallVectorImpl<SDValue> &InVals)
2434                                           const {
2435   MachineFunction &MF = DAG.getMachineFunction();
2436   MachineFrameInfo *MFI = MF.getFrameInfo();
2437
2438   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
2439
2440   // Assign locations to all of the incoming arguments.
2441   SmallVector<CCValAssign, 16> ArgLocs;
2442   ARMCCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(),
2443                     getTargetMachine(), ArgLocs, *DAG.getContext(), Prologue);
2444   CCInfo.AnalyzeFormalArguments(Ins,
2445                                 CCAssignFnForNode(CallConv, /* Return*/ false,
2446                                                   isVarArg));
2447
2448   SmallVector<SDValue, 16> ArgValues;
2449   int lastInsIndex = -1;
2450
2451   SDValue ArgValue;
2452   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2453     CCValAssign &VA = ArgLocs[i];
2454
2455     // Arguments stored in registers.
2456     if (VA.isRegLoc()) {
2457       EVT RegVT = VA.getLocVT();
2458
2459       if (VA.needsCustom()) {
2460         // f64 and vector types are split up into multiple registers or
2461         // combinations of registers and stack slots.
2462         if (VA.getLocVT() == MVT::v2f64) {
2463           SDValue ArgValue1 = GetF64FormalArgument(VA, ArgLocs[++i],
2464                                                    Chain, DAG, dl);
2465           VA = ArgLocs[++i]; // skip ahead to next loc
2466           SDValue ArgValue2;
2467           if (VA.isMemLoc()) {
2468             int FI = MFI->CreateFixedObject(8, VA.getLocMemOffset(), true);
2469             SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
2470             ArgValue2 = DAG.getLoad(MVT::f64, dl, Chain, FIN,
2471                                     MachinePointerInfo::getFixedStack(FI),
2472                                     false, false, 0);
2473           } else {
2474             ArgValue2 = GetF64FormalArgument(VA, ArgLocs[++i],
2475                                              Chain, DAG, dl);
2476           }
2477           ArgValue = DAG.getNode(ISD::UNDEF, dl, MVT::v2f64);
2478           ArgValue = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64,
2479                                  ArgValue, ArgValue1, DAG.getIntPtrConstant(0));
2480           ArgValue = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64,
2481                                  ArgValue, ArgValue2, DAG.getIntPtrConstant(1));
2482         } else
2483           ArgValue = GetF64FormalArgument(VA, ArgLocs[++i], Chain, DAG, dl);
2484
2485       } else {
2486         TargetRegisterClass *RC;
2487
2488         if (RegVT == MVT::f32)
2489           RC = ARM::SPRRegisterClass;
2490         else if (RegVT == MVT::f64)
2491           RC = ARM::DPRRegisterClass;
2492         else if (RegVT == MVT::v2f64)
2493           RC = ARM::QPRRegisterClass;
2494         else if (RegVT == MVT::i32)
2495           RC = (AFI->isThumb1OnlyFunction() ?
2496                 ARM::tGPRRegisterClass : ARM::GPRRegisterClass);
2497         else
2498           llvm_unreachable("RegVT not supported by FORMAL_ARGUMENTS Lowering");
2499
2500         // Transform the arguments in physical registers into virtual ones.
2501         unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
2502         ArgValue = DAG.getCopyFromReg(Chain, dl, Reg, RegVT);
2503       }
2504
2505       // If this is an 8 or 16-bit value, it is really passed promoted
2506       // to 32 bits.  Insert an assert[sz]ext to capture this, then
2507       // truncate to the right size.
2508       switch (VA.getLocInfo()) {
2509       default: llvm_unreachable("Unknown loc info!");
2510       case CCValAssign::Full: break;
2511       case CCValAssign::BCvt:
2512         ArgValue = DAG.getNode(ISD::BITCAST, dl, VA.getValVT(), ArgValue);
2513         break;
2514       case CCValAssign::SExt:
2515         ArgValue = DAG.getNode(ISD::AssertSext, dl, RegVT, ArgValue,
2516                                DAG.getValueType(VA.getValVT()));
2517         ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
2518         break;
2519       case CCValAssign::ZExt:
2520         ArgValue = DAG.getNode(ISD::AssertZext, dl, RegVT, ArgValue,
2521                                DAG.getValueType(VA.getValVT()));
2522         ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
2523         break;
2524       }
2525
2526       InVals.push_back(ArgValue);
2527
2528     } else { // VA.isRegLoc()
2529
2530       // sanity check
2531       assert(VA.isMemLoc());
2532       assert(VA.getValVT() != MVT::i64 && "i64 should already be lowered");
2533
2534       int index = ArgLocs[i].getValNo();
2535
2536       // Some Ins[] entries become multiple ArgLoc[] entries.
2537       // Process them only once.
2538       if (index != lastInsIndex)
2539         {
2540           ISD::ArgFlagsTy Flags = Ins[index].Flags;
2541           // FIXME: For now, all byval parameter objects are marked mutable.
2542           // This can be changed with more analysis.
2543           // In case of tail call optimization mark all arguments mutable.
2544           // Since they could be overwritten by lowering of arguments in case of
2545           // a tail call.
2546           if (Flags.isByVal()) {
2547             unsigned VARegSize, VARegSaveSize;
2548             computeRegArea(CCInfo, MF, VARegSize, VARegSaveSize);
2549             VarArgStyleRegisters(CCInfo, DAG, dl, Chain, 0);
2550             unsigned Bytes = Flags.getByValSize() - VARegSize;
2551             if (Bytes == 0) Bytes = 1; // Don't create zero-sized stack objects.
2552             int FI = MFI->CreateFixedObject(Bytes,
2553                                             VA.getLocMemOffset(), false);
2554             InVals.push_back(DAG.getFrameIndex(FI, getPointerTy()));
2555           } else {
2556             int FI = MFI->CreateFixedObject(VA.getLocVT().getSizeInBits()/8,
2557                                             VA.getLocMemOffset(), true);
2558
2559             // Create load nodes to retrieve arguments from the stack.
2560             SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
2561             InVals.push_back(DAG.getLoad(VA.getValVT(), dl, Chain, FIN,
2562                                          MachinePointerInfo::getFixedStack(FI),
2563                                          false, false, 0));
2564           }
2565           lastInsIndex = index;
2566         }
2567     }
2568   }
2569
2570   // varargs
2571   if (isVarArg)
2572     VarArgStyleRegisters(CCInfo, DAG, dl, Chain, CCInfo.getNextStackOffset());
2573
2574   return Chain;
2575 }
2576
2577 /// isFloatingPointZero - Return true if this is +0.0.
2578 static bool isFloatingPointZero(SDValue Op) {
2579   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(Op))
2580     return CFP->getValueAPF().isPosZero();
2581   else if (ISD::isEXTLoad(Op.getNode()) || ISD::isNON_EXTLoad(Op.getNode())) {
2582     // Maybe this has already been legalized into the constant pool?
2583     if (Op.getOperand(1).getOpcode() == ARMISD::Wrapper) {
2584       SDValue WrapperOp = Op.getOperand(1).getOperand(0);
2585       if (ConstantPoolSDNode *CP = dyn_cast<ConstantPoolSDNode>(WrapperOp))
2586         if (const ConstantFP *CFP = dyn_cast<ConstantFP>(CP->getConstVal()))
2587           return CFP->getValueAPF().isPosZero();
2588     }
2589   }
2590   return false;
2591 }
2592
2593 /// Returns appropriate ARM CMP (cmp) and corresponding condition code for
2594 /// the given operands.
2595 SDValue
2596 ARMTargetLowering::getARMCmp(SDValue LHS, SDValue RHS, ISD::CondCode CC,
2597                              SDValue &ARMcc, SelectionDAG &DAG,
2598                              DebugLoc dl) const {
2599   if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS.getNode())) {
2600     unsigned C = RHSC->getZExtValue();
2601     if (!isLegalICmpImmediate(C)) {
2602       // Constant does not fit, try adjusting it by one?
2603       switch (CC) {
2604       default: break;
2605       case ISD::SETLT:
2606       case ISD::SETGE:
2607         if (C != 0x80000000 && isLegalICmpImmediate(C-1)) {
2608           CC = (CC == ISD::SETLT) ? ISD::SETLE : ISD::SETGT;
2609           RHS = DAG.getConstant(C-1, MVT::i32);
2610         }
2611         break;
2612       case ISD::SETULT:
2613       case ISD::SETUGE:
2614         if (C != 0 && isLegalICmpImmediate(C-1)) {
2615           CC = (CC == ISD::SETULT) ? ISD::SETULE : ISD::SETUGT;
2616           RHS = DAG.getConstant(C-1, MVT::i32);
2617         }
2618         break;
2619       case ISD::SETLE:
2620       case ISD::SETGT:
2621         if (C != 0x7fffffff && isLegalICmpImmediate(C+1)) {
2622           CC = (CC == ISD::SETLE) ? ISD::SETLT : ISD::SETGE;
2623           RHS = DAG.getConstant(C+1, MVT::i32);
2624         }
2625         break;
2626       case ISD::SETULE:
2627       case ISD::SETUGT:
2628         if (C != 0xffffffff && isLegalICmpImmediate(C+1)) {
2629           CC = (CC == ISD::SETULE) ? ISD::SETULT : ISD::SETUGE;
2630           RHS = DAG.getConstant(C+1, MVT::i32);
2631         }
2632         break;
2633       }
2634     }
2635   }
2636
2637   ARMCC::CondCodes CondCode = IntCCToARMCC(CC);
2638   ARMISD::NodeType CompareType;
2639   switch (CondCode) {
2640   default:
2641     CompareType = ARMISD::CMP;
2642     break;
2643   case ARMCC::EQ:
2644   case ARMCC::NE:
2645     // Uses only Z Flag
2646     CompareType = ARMISD::CMPZ;
2647     break;
2648   }
2649   ARMcc = DAG.getConstant(CondCode, MVT::i32);
2650   return DAG.getNode(CompareType, dl, MVT::Glue, LHS, RHS);
2651 }
2652
2653 /// Returns a appropriate VFP CMP (fcmp{s|d}+fmstat) for the given operands.
2654 SDValue
2655 ARMTargetLowering::getVFPCmp(SDValue LHS, SDValue RHS, SelectionDAG &DAG,
2656                              DebugLoc dl) const {
2657   SDValue Cmp;
2658   if (!isFloatingPointZero(RHS))
2659     Cmp = DAG.getNode(ARMISD::CMPFP, dl, MVT::Glue, LHS, RHS);
2660   else
2661     Cmp = DAG.getNode(ARMISD::CMPFPw0, dl, MVT::Glue, LHS);
2662   return DAG.getNode(ARMISD::FMSTAT, dl, MVT::Glue, Cmp);
2663 }
2664
2665 /// duplicateCmp - Glue values can have only one use, so this function
2666 /// duplicates a comparison node.
2667 SDValue
2668 ARMTargetLowering::duplicateCmp(SDValue Cmp, SelectionDAG &DAG) const {
2669   unsigned Opc = Cmp.getOpcode();
2670   DebugLoc DL = Cmp.getDebugLoc();
2671   if (Opc == ARMISD::CMP || Opc == ARMISD::CMPZ)
2672     return DAG.getNode(Opc, DL, MVT::Glue, Cmp.getOperand(0),Cmp.getOperand(1));
2673
2674   assert(Opc == ARMISD::FMSTAT && "unexpected comparison operation");
2675   Cmp = Cmp.getOperand(0);
2676   Opc = Cmp.getOpcode();
2677   if (Opc == ARMISD::CMPFP)
2678     Cmp = DAG.getNode(Opc, DL, MVT::Glue, Cmp.getOperand(0),Cmp.getOperand(1));
2679   else {
2680     assert(Opc == ARMISD::CMPFPw0 && "unexpected operand of FMSTAT");
2681     Cmp = DAG.getNode(Opc, DL, MVT::Glue, Cmp.getOperand(0));
2682   }
2683   return DAG.getNode(ARMISD::FMSTAT, DL, MVT::Glue, Cmp);
2684 }
2685
2686 SDValue ARMTargetLowering::LowerSELECT(SDValue Op, SelectionDAG &DAG) const {
2687   SDValue Cond = Op.getOperand(0);
2688   SDValue SelectTrue = Op.getOperand(1);
2689   SDValue SelectFalse = Op.getOperand(2);
2690   DebugLoc dl = Op.getDebugLoc();
2691
2692   // Convert:
2693   //
2694   //   (select (cmov 1, 0, cond), t, f) -> (cmov t, f, cond)
2695   //   (select (cmov 0, 1, cond), t, f) -> (cmov f, t, cond)
2696   //
2697   if (Cond.getOpcode() == ARMISD::CMOV && Cond.hasOneUse()) {
2698     const ConstantSDNode *CMOVTrue =
2699       dyn_cast<ConstantSDNode>(Cond.getOperand(0));
2700     const ConstantSDNode *CMOVFalse =
2701       dyn_cast<ConstantSDNode>(Cond.getOperand(1));
2702
2703     if (CMOVTrue && CMOVFalse) {
2704       unsigned CMOVTrueVal = CMOVTrue->getZExtValue();
2705       unsigned CMOVFalseVal = CMOVFalse->getZExtValue();
2706
2707       SDValue True;
2708       SDValue False;
2709       if (CMOVTrueVal == 1 && CMOVFalseVal == 0) {
2710         True = SelectTrue;
2711         False = SelectFalse;
2712       } else if (CMOVTrueVal == 0 && CMOVFalseVal == 1) {
2713         True = SelectFalse;
2714         False = SelectTrue;
2715       }
2716
2717       if (True.getNode() && False.getNode()) {
2718         EVT VT = Op.getValueType();
2719         SDValue ARMcc = Cond.getOperand(2);
2720         SDValue CCR = Cond.getOperand(3);
2721         SDValue Cmp = duplicateCmp(Cond.getOperand(4), DAG);
2722         assert(True.getValueType() == VT);
2723         return DAG.getNode(ARMISD::CMOV, dl, VT, True, False, ARMcc, CCR, Cmp);
2724       }
2725     }
2726   }
2727
2728   return DAG.getSelectCC(dl, Cond,
2729                          DAG.getConstant(0, Cond.getValueType()),
2730                          SelectTrue, SelectFalse, ISD::SETNE);
2731 }
2732
2733 SDValue ARMTargetLowering::LowerSELECT_CC(SDValue Op, SelectionDAG &DAG) const {
2734   EVT VT = Op.getValueType();
2735   SDValue LHS = Op.getOperand(0);
2736   SDValue RHS = Op.getOperand(1);
2737   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(4))->get();
2738   SDValue TrueVal = Op.getOperand(2);
2739   SDValue FalseVal = Op.getOperand(3);
2740   DebugLoc dl = Op.getDebugLoc();
2741
2742   if (LHS.getValueType() == MVT::i32) {
2743     SDValue ARMcc;
2744     SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2745     SDValue Cmp = getARMCmp(LHS, RHS, CC, ARMcc, DAG, dl);
2746     return DAG.getNode(ARMISD::CMOV, dl, VT, FalseVal, TrueVal, ARMcc, CCR,Cmp);
2747   }
2748
2749   ARMCC::CondCodes CondCode, CondCode2;
2750   FPCCToARMCC(CC, CondCode, CondCode2);
2751
2752   SDValue ARMcc = DAG.getConstant(CondCode, MVT::i32);
2753   SDValue Cmp = getVFPCmp(LHS, RHS, DAG, dl);
2754   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2755   SDValue Result = DAG.getNode(ARMISD::CMOV, dl, VT, FalseVal, TrueVal,
2756                                ARMcc, CCR, Cmp);
2757   if (CondCode2 != ARMCC::AL) {
2758     SDValue ARMcc2 = DAG.getConstant(CondCode2, MVT::i32);
2759     // FIXME: Needs another CMP because flag can have but one use.
2760     SDValue Cmp2 = getVFPCmp(LHS, RHS, DAG, dl);
2761     Result = DAG.getNode(ARMISD::CMOV, dl, VT,
2762                          Result, TrueVal, ARMcc2, CCR, Cmp2);
2763   }
2764   return Result;
2765 }
2766
2767 /// canChangeToInt - Given the fp compare operand, return true if it is suitable
2768 /// to morph to an integer compare sequence.
2769 static bool canChangeToInt(SDValue Op, bool &SeenZero,
2770                            const ARMSubtarget *Subtarget) {
2771   SDNode *N = Op.getNode();
2772   if (!N->hasOneUse())
2773     // Otherwise it requires moving the value from fp to integer registers.
2774     return false;
2775   if (!N->getNumValues())
2776     return false;
2777   EVT VT = Op.getValueType();
2778   if (VT != MVT::f32 && !Subtarget->isFPBrccSlow())
2779     // f32 case is generally profitable. f64 case only makes sense when vcmpe +
2780     // vmrs are very slow, e.g. cortex-a8.
2781     return false;
2782
2783   if (isFloatingPointZero(Op)) {
2784     SeenZero = true;
2785     return true;
2786   }
2787   return ISD::isNormalLoad(N);
2788 }
2789
2790 static SDValue bitcastf32Toi32(SDValue Op, SelectionDAG &DAG) {
2791   if (isFloatingPointZero(Op))
2792     return DAG.getConstant(0, MVT::i32);
2793
2794   if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Op))
2795     return DAG.getLoad(MVT::i32, Op.getDebugLoc(),
2796                        Ld->getChain(), Ld->getBasePtr(), Ld->getPointerInfo(),
2797                        Ld->isVolatile(), Ld->isNonTemporal(),
2798                        Ld->getAlignment());
2799
2800   llvm_unreachable("Unknown VFP cmp argument!");
2801 }
2802
2803 static void expandf64Toi32(SDValue Op, SelectionDAG &DAG,
2804                            SDValue &RetVal1, SDValue &RetVal2) {
2805   if (isFloatingPointZero(Op)) {
2806     RetVal1 = DAG.getConstant(0, MVT::i32);
2807     RetVal2 = DAG.getConstant(0, MVT::i32);
2808     return;
2809   }
2810
2811   if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Op)) {
2812     SDValue Ptr = Ld->getBasePtr();
2813     RetVal1 = DAG.getLoad(MVT::i32, Op.getDebugLoc(),
2814                           Ld->getChain(), Ptr,
2815                           Ld->getPointerInfo(),
2816                           Ld->isVolatile(), Ld->isNonTemporal(),
2817                           Ld->getAlignment());
2818
2819     EVT PtrType = Ptr.getValueType();
2820     unsigned NewAlign = MinAlign(Ld->getAlignment(), 4);
2821     SDValue NewPtr = DAG.getNode(ISD::ADD, Op.getDebugLoc(),
2822                                  PtrType, Ptr, DAG.getConstant(4, PtrType));
2823     RetVal2 = DAG.getLoad(MVT::i32, Op.getDebugLoc(),
2824                           Ld->getChain(), NewPtr,
2825                           Ld->getPointerInfo().getWithOffset(4),
2826                           Ld->isVolatile(), Ld->isNonTemporal(),
2827                           NewAlign);
2828     return;
2829   }
2830
2831   llvm_unreachable("Unknown VFP cmp argument!");
2832 }
2833
2834 /// OptimizeVFPBrcond - With -enable-unsafe-fp-math, it's legal to optimize some
2835 /// f32 and even f64 comparisons to integer ones.
2836 SDValue
2837 ARMTargetLowering::OptimizeVFPBrcond(SDValue Op, SelectionDAG &DAG) const {
2838   SDValue Chain = Op.getOperand(0);
2839   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(1))->get();
2840   SDValue LHS = Op.getOperand(2);
2841   SDValue RHS = Op.getOperand(3);
2842   SDValue Dest = Op.getOperand(4);
2843   DebugLoc dl = Op.getDebugLoc();
2844
2845   bool SeenZero = false;
2846   if (canChangeToInt(LHS, SeenZero, Subtarget) &&
2847       canChangeToInt(RHS, SeenZero, Subtarget) &&
2848       // If one of the operand is zero, it's safe to ignore the NaN case since
2849       // we only care about equality comparisons.
2850       (SeenZero || (DAG.isKnownNeverNaN(LHS) && DAG.isKnownNeverNaN(RHS)))) {
2851     // If unsafe fp math optimization is enabled and there are no other uses of
2852     // the CMP operands, and the condition code is EQ or NE, we can optimize it
2853     // to an integer comparison.
2854     if (CC == ISD::SETOEQ)
2855       CC = ISD::SETEQ;
2856     else if (CC == ISD::SETUNE)
2857       CC = ISD::SETNE;
2858
2859     SDValue ARMcc;
2860     if (LHS.getValueType() == MVT::f32) {
2861       LHS = bitcastf32Toi32(LHS, DAG);
2862       RHS = bitcastf32Toi32(RHS, DAG);
2863       SDValue Cmp = getARMCmp(LHS, RHS, CC, ARMcc, DAG, dl);
2864       SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2865       return DAG.getNode(ARMISD::BRCOND, dl, MVT::Other,
2866                          Chain, Dest, ARMcc, CCR, Cmp);
2867     }
2868
2869     SDValue LHS1, LHS2;
2870     SDValue RHS1, RHS2;
2871     expandf64Toi32(LHS, DAG, LHS1, LHS2);
2872     expandf64Toi32(RHS, DAG, RHS1, RHS2);
2873     ARMCC::CondCodes CondCode = IntCCToARMCC(CC);
2874     ARMcc = DAG.getConstant(CondCode, MVT::i32);
2875     SDVTList VTList = DAG.getVTList(MVT::Other, MVT::Glue);
2876     SDValue Ops[] = { Chain, ARMcc, LHS1, LHS2, RHS1, RHS2, Dest };
2877     return DAG.getNode(ARMISD::BCC_i64, dl, VTList, Ops, 7);
2878   }
2879
2880   return SDValue();
2881 }
2882
2883 SDValue ARMTargetLowering::LowerBR_CC(SDValue Op, SelectionDAG &DAG) const {
2884   SDValue Chain = Op.getOperand(0);
2885   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(1))->get();
2886   SDValue LHS = Op.getOperand(2);
2887   SDValue RHS = Op.getOperand(3);
2888   SDValue Dest = Op.getOperand(4);
2889   DebugLoc dl = Op.getDebugLoc();
2890
2891   if (LHS.getValueType() == MVT::i32) {
2892     SDValue ARMcc;
2893     SDValue Cmp = getARMCmp(LHS, RHS, CC, ARMcc, DAG, dl);
2894     SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2895     return DAG.getNode(ARMISD::BRCOND, dl, MVT::Other,
2896                        Chain, Dest, ARMcc, CCR, Cmp);
2897   }
2898
2899   assert(LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64);
2900
2901   if (UnsafeFPMath &&
2902       (CC == ISD::SETEQ || CC == ISD::SETOEQ ||
2903        CC == ISD::SETNE || CC == ISD::SETUNE)) {
2904     SDValue Result = OptimizeVFPBrcond(Op, DAG);
2905     if (Result.getNode())
2906       return Result;
2907   }
2908
2909   ARMCC::CondCodes CondCode, CondCode2;
2910   FPCCToARMCC(CC, CondCode, CondCode2);
2911
2912   SDValue ARMcc = DAG.getConstant(CondCode, MVT::i32);
2913   SDValue Cmp = getVFPCmp(LHS, RHS, DAG, dl);
2914   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2915   SDVTList VTList = DAG.getVTList(MVT::Other, MVT::Glue);
2916   SDValue Ops[] = { Chain, Dest, ARMcc, CCR, Cmp };
2917   SDValue Res = DAG.getNode(ARMISD::BRCOND, dl, VTList, Ops, 5);
2918   if (CondCode2 != ARMCC::AL) {
2919     ARMcc = DAG.getConstant(CondCode2, MVT::i32);
2920     SDValue Ops[] = { Res, Dest, ARMcc, CCR, Res.getValue(1) };
2921     Res = DAG.getNode(ARMISD::BRCOND, dl, VTList, Ops, 5);
2922   }
2923   return Res;
2924 }
2925
2926 SDValue ARMTargetLowering::LowerBR_JT(SDValue Op, SelectionDAG &DAG) const {
2927   SDValue Chain = Op.getOperand(0);
2928   SDValue Table = Op.getOperand(1);
2929   SDValue Index = Op.getOperand(2);
2930   DebugLoc dl = Op.getDebugLoc();
2931
2932   EVT PTy = getPointerTy();
2933   JumpTableSDNode *JT = cast<JumpTableSDNode>(Table);
2934   ARMFunctionInfo *AFI = DAG.getMachineFunction().getInfo<ARMFunctionInfo>();
2935   SDValue UId = DAG.getConstant(AFI->createJumpTableUId(), PTy);
2936   SDValue JTI = DAG.getTargetJumpTable(JT->getIndex(), PTy);
2937   Table = DAG.getNode(ARMISD::WrapperJT, dl, MVT::i32, JTI, UId);
2938   Index = DAG.getNode(ISD::MUL, dl, PTy, Index, DAG.getConstant(4, PTy));
2939   SDValue Addr = DAG.getNode(ISD::ADD, dl, PTy, Index, Table);
2940   if (Subtarget->isThumb2()) {
2941     // Thumb2 uses a two-level jump. That is, it jumps into the jump table
2942     // which does another jump to the destination. This also makes it easier
2943     // to translate it to TBB / TBH later.
2944     // FIXME: This might not work if the function is extremely large.
2945     return DAG.getNode(ARMISD::BR2_JT, dl, MVT::Other, Chain,
2946                        Addr, Op.getOperand(2), JTI, UId);
2947   }
2948   if (getTargetMachine().getRelocationModel() == Reloc::PIC_) {
2949     Addr = DAG.getLoad((EVT)MVT::i32, dl, Chain, Addr,
2950                        MachinePointerInfo::getJumpTable(),
2951                        false, false, 0);
2952     Chain = Addr.getValue(1);
2953     Addr = DAG.getNode(ISD::ADD, dl, PTy, Addr, Table);
2954     return DAG.getNode(ARMISD::BR_JT, dl, MVT::Other, Chain, Addr, JTI, UId);
2955   } else {
2956     Addr = DAG.getLoad(PTy, dl, Chain, Addr,
2957                        MachinePointerInfo::getJumpTable(), false, false, 0);
2958     Chain = Addr.getValue(1);
2959     return DAG.getNode(ARMISD::BR_JT, dl, MVT::Other, Chain, Addr, JTI, UId);
2960   }
2961 }
2962
2963 static SDValue LowerFP_TO_INT(SDValue Op, SelectionDAG &DAG) {
2964   DebugLoc dl = Op.getDebugLoc();
2965   unsigned Opc;
2966
2967   switch (Op.getOpcode()) {
2968   default:
2969     assert(0 && "Invalid opcode!");
2970   case ISD::FP_TO_SINT:
2971     Opc = ARMISD::FTOSI;
2972     break;
2973   case ISD::FP_TO_UINT:
2974     Opc = ARMISD::FTOUI;
2975     break;
2976   }
2977   Op = DAG.getNode(Opc, dl, MVT::f32, Op.getOperand(0));
2978   return DAG.getNode(ISD::BITCAST, dl, MVT::i32, Op);
2979 }
2980
2981 static SDValue LowerVectorINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
2982   EVT VT = Op.getValueType();
2983   DebugLoc dl = Op.getDebugLoc();
2984
2985   EVT OperandVT = Op.getOperand(0).getValueType();
2986   assert(OperandVT == MVT::v4i16 && "Invalid type for custom lowering!");
2987   if (VT != MVT::v4f32)
2988     return DAG.UnrollVectorOp(Op.getNode());
2989
2990   unsigned CastOpc;
2991   unsigned Opc;
2992   switch (Op.getOpcode()) {
2993   default:
2994     assert(0 && "Invalid opcode!");
2995   case ISD::SINT_TO_FP:
2996     CastOpc = ISD::SIGN_EXTEND;
2997     Opc = ISD::SINT_TO_FP;
2998     break;
2999   case ISD::UINT_TO_FP:
3000     CastOpc = ISD::ZERO_EXTEND;
3001     Opc = ISD::UINT_TO_FP;
3002     break;
3003   }
3004
3005   Op = DAG.getNode(CastOpc, dl, MVT::v4i32, Op.getOperand(0));
3006   return DAG.getNode(Opc, dl, VT, Op);
3007 }
3008
3009 static SDValue LowerINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
3010   EVT VT = Op.getValueType();
3011   if (VT.isVector())
3012     return LowerVectorINT_TO_FP(Op, DAG);
3013
3014   DebugLoc dl = Op.getDebugLoc();
3015   unsigned Opc;
3016
3017   switch (Op.getOpcode()) {
3018   default:
3019     assert(0 && "Invalid opcode!");
3020   case ISD::SINT_TO_FP:
3021     Opc = ARMISD::SITOF;
3022     break;
3023   case ISD::UINT_TO_FP:
3024     Opc = ARMISD::UITOF;
3025     break;
3026   }
3027
3028   Op = DAG.getNode(ISD::BITCAST, dl, MVT::f32, Op.getOperand(0));
3029   return DAG.getNode(Opc, dl, VT, Op);
3030 }
3031
3032 SDValue ARMTargetLowering::LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) const {
3033   // Implement fcopysign with a fabs and a conditional fneg.
3034   SDValue Tmp0 = Op.getOperand(0);
3035   SDValue Tmp1 = Op.getOperand(1);
3036   DebugLoc dl = Op.getDebugLoc();
3037   EVT VT = Op.getValueType();
3038   EVT SrcVT = Tmp1.getValueType();
3039   bool InGPR = Tmp0.getOpcode() == ISD::BITCAST ||
3040     Tmp0.getOpcode() == ARMISD::VMOVDRR;
3041   bool UseNEON = !InGPR && Subtarget->hasNEON();
3042
3043   if (UseNEON) {
3044     // Use VBSL to copy the sign bit.
3045     unsigned EncodedVal = ARM_AM::createNEONModImm(0x6, 0x80);
3046     SDValue Mask = DAG.getNode(ARMISD::VMOVIMM, dl, MVT::v2i32,
3047                                DAG.getTargetConstant(EncodedVal, MVT::i32));
3048     EVT OpVT = (VT == MVT::f32) ? MVT::v2i32 : MVT::v1i64;
3049     if (VT == MVT::f64)
3050       Mask = DAG.getNode(ARMISD::VSHL, dl, OpVT,
3051                          DAG.getNode(ISD::BITCAST, dl, OpVT, Mask),
3052                          DAG.getConstant(32, MVT::i32));
3053     else /*if (VT == MVT::f32)*/
3054       Tmp0 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2f32, Tmp0);
3055     if (SrcVT == MVT::f32) {
3056       Tmp1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2f32, Tmp1);
3057       if (VT == MVT::f64)
3058         Tmp1 = DAG.getNode(ARMISD::VSHL, dl, OpVT,
3059                            DAG.getNode(ISD::BITCAST, dl, OpVT, Tmp1),
3060                            DAG.getConstant(32, MVT::i32));
3061     } else if (VT == MVT::f32)
3062       Tmp1 = DAG.getNode(ARMISD::VSHRu, dl, MVT::v1i64,
3063                          DAG.getNode(ISD::BITCAST, dl, MVT::v1i64, Tmp1),
3064                          DAG.getConstant(32, MVT::i32));
3065     Tmp0 = DAG.getNode(ISD::BITCAST, dl, OpVT, Tmp0);
3066     Tmp1 = DAG.getNode(ISD::BITCAST, dl, OpVT, Tmp1);
3067
3068     SDValue AllOnes = DAG.getTargetConstant(ARM_AM::createNEONModImm(0xe, 0xff),
3069                                             MVT::i32);
3070     AllOnes = DAG.getNode(ARMISD::VMOVIMM, dl, MVT::v8i8, AllOnes);
3071     SDValue MaskNot = DAG.getNode(ISD::XOR, dl, OpVT, Mask,
3072                                   DAG.getNode(ISD::BITCAST, dl, OpVT, AllOnes));
3073
3074     SDValue Res = DAG.getNode(ISD::OR, dl, OpVT,
3075                               DAG.getNode(ISD::AND, dl, OpVT, Tmp1, Mask),
3076                               DAG.getNode(ISD::AND, dl, OpVT, Tmp0, MaskNot));
3077     if (VT == MVT::f32) {
3078       Res = DAG.getNode(ISD::BITCAST, dl, MVT::v2f32, Res);
3079       Res = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f32, Res,
3080                         DAG.getConstant(0, MVT::i32));
3081     } else {
3082       Res = DAG.getNode(ISD::BITCAST, dl, MVT::f64, Res);
3083     }
3084
3085     return Res;
3086   }
3087
3088   // Bitcast operand 1 to i32.
3089   if (SrcVT == MVT::f64)
3090     Tmp1 = DAG.getNode(ARMISD::VMOVRRD, dl, DAG.getVTList(MVT::i32, MVT::i32),
3091                        &Tmp1, 1).getValue(1);
3092   Tmp1 = DAG.getNode(ISD::BITCAST, dl, MVT::i32, Tmp1);
3093
3094   // Or in the signbit with integer operations.
3095   SDValue Mask1 = DAG.getConstant(0x80000000, MVT::i32);
3096   SDValue Mask2 = DAG.getConstant(0x7fffffff, MVT::i32);
3097   Tmp1 = DAG.getNode(ISD::AND, dl, MVT::i32, Tmp1, Mask1);
3098   if (VT == MVT::f32) {
3099     Tmp0 = DAG.getNode(ISD::AND, dl, MVT::i32,
3100                        DAG.getNode(ISD::BITCAST, dl, MVT::i32, Tmp0), Mask2);
3101     return DAG.getNode(ISD::BITCAST, dl, MVT::f32,
3102                        DAG.getNode(ISD::OR, dl, MVT::i32, Tmp0, Tmp1));
3103   }
3104
3105   // f64: Or the high part with signbit and then combine two parts.
3106   Tmp0 = DAG.getNode(ARMISD::VMOVRRD, dl, DAG.getVTList(MVT::i32, MVT::i32),
3107                      &Tmp0, 1);
3108   SDValue Lo = Tmp0.getValue(0);
3109   SDValue Hi = DAG.getNode(ISD::AND, dl, MVT::i32, Tmp0.getValue(1), Mask2);
3110   Hi = DAG.getNode(ISD::OR, dl, MVT::i32, Hi, Tmp1);
3111   return DAG.getNode(ARMISD::VMOVDRR, dl, MVT::f64, Lo, Hi);
3112 }
3113
3114 SDValue ARMTargetLowering::LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) const{
3115   MachineFunction &MF = DAG.getMachineFunction();
3116   MachineFrameInfo *MFI = MF.getFrameInfo();
3117   MFI->setReturnAddressIsTaken(true);
3118
3119   EVT VT = Op.getValueType();
3120   DebugLoc dl = Op.getDebugLoc();
3121   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
3122   if (Depth) {
3123     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
3124     SDValue Offset = DAG.getConstant(4, MVT::i32);
3125     return DAG.getLoad(VT, dl, DAG.getEntryNode(),
3126                        DAG.getNode(ISD::ADD, dl, VT, FrameAddr, Offset),
3127                        MachinePointerInfo(), false, false, 0);
3128   }
3129
3130   // Return LR, which contains the return address. Mark it an implicit live-in.
3131   unsigned Reg = MF.addLiveIn(ARM::LR, getRegClassFor(MVT::i32));
3132   return DAG.getCopyFromReg(DAG.getEntryNode(), dl, Reg, VT);
3133 }
3134
3135 SDValue ARMTargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const {
3136   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
3137   MFI->setFrameAddressIsTaken(true);
3138
3139   EVT VT = Op.getValueType();
3140   DebugLoc dl = Op.getDebugLoc();  // FIXME probably not meaningful
3141   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
3142   unsigned FrameReg = (Subtarget->isThumb() || Subtarget->isTargetDarwin())
3143     ? ARM::R7 : ARM::R11;
3144   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, VT);
3145   while (Depth--)
3146     FrameAddr = DAG.getLoad(VT, dl, DAG.getEntryNode(), FrameAddr,
3147                             MachinePointerInfo(),
3148                             false, false, 0);
3149   return FrameAddr;
3150 }
3151
3152 /// ExpandBITCAST - If the target supports VFP, this function is called to
3153 /// expand a bit convert where either the source or destination type is i64 to
3154 /// use a VMOVDRR or VMOVRRD node.  This should not be done when the non-i64
3155 /// operand type is illegal (e.g., v2f32 for a target that doesn't support
3156 /// vectors), since the legalizer won't know what to do with that.
3157 static SDValue ExpandBITCAST(SDNode *N, SelectionDAG &DAG) {
3158   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
3159   DebugLoc dl = N->getDebugLoc();
3160   SDValue Op = N->getOperand(0);
3161
3162   // This function is only supposed to be called for i64 types, either as the
3163   // source or destination of the bit convert.
3164   EVT SrcVT = Op.getValueType();
3165   EVT DstVT = N->getValueType(0);
3166   assert((SrcVT == MVT::i64 || DstVT == MVT::i64) &&
3167          "ExpandBITCAST called for non-i64 type");
3168
3169   // Turn i64->f64 into VMOVDRR.
3170   if (SrcVT == MVT::i64 && TLI.isTypeLegal(DstVT)) {
3171     SDValue Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, Op,
3172                              DAG.getConstant(0, MVT::i32));
3173     SDValue Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, Op,
3174                              DAG.getConstant(1, MVT::i32));
3175     return DAG.getNode(ISD::BITCAST, dl, DstVT,
3176                        DAG.getNode(ARMISD::VMOVDRR, dl, MVT::f64, Lo, Hi));
3177   }
3178
3179   // Turn f64->i64 into VMOVRRD.
3180   if (DstVT == MVT::i64 && TLI.isTypeLegal(SrcVT)) {
3181     SDValue Cvt = DAG.getNode(ARMISD::VMOVRRD, dl,
3182                               DAG.getVTList(MVT::i32, MVT::i32), &Op, 1);
3183     // Merge the pieces into a single i64 value.
3184     return DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, Cvt, Cvt.getValue(1));
3185   }
3186
3187   return SDValue();
3188 }
3189
3190 /// getZeroVector - Returns a vector of specified type with all zero elements.
3191 /// Zero vectors are used to represent vector negation and in those cases
3192 /// will be implemented with the NEON VNEG instruction.  However, VNEG does
3193 /// not support i64 elements, so sometimes the zero vectors will need to be
3194 /// explicitly constructed.  Regardless, use a canonical VMOV to create the
3195 /// zero vector.
3196 static SDValue getZeroVector(EVT VT, SelectionDAG &DAG, DebugLoc dl) {
3197   assert(VT.isVector() && "Expected a vector type");
3198   // The canonical modified immediate encoding of a zero vector is....0!
3199   SDValue EncodedVal = DAG.getTargetConstant(0, MVT::i32);
3200   EVT VmovVT = VT.is128BitVector() ? MVT::v4i32 : MVT::v2i32;
3201   SDValue Vmov = DAG.getNode(ARMISD::VMOVIMM, dl, VmovVT, EncodedVal);
3202   return DAG.getNode(ISD::BITCAST, dl, VT, Vmov);
3203 }
3204
3205 /// LowerShiftRightParts - Lower SRA_PARTS, which returns two
3206 /// i32 values and take a 2 x i32 value to shift plus a shift amount.
3207 SDValue ARMTargetLowering::LowerShiftRightParts(SDValue Op,
3208                                                 SelectionDAG &DAG) const {
3209   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
3210   EVT VT = Op.getValueType();
3211   unsigned VTBits = VT.getSizeInBits();
3212   DebugLoc dl = Op.getDebugLoc();
3213   SDValue ShOpLo = Op.getOperand(0);
3214   SDValue ShOpHi = Op.getOperand(1);
3215   SDValue ShAmt  = Op.getOperand(2);
3216   SDValue ARMcc;
3217   unsigned Opc = (Op.getOpcode() == ISD::SRA_PARTS) ? ISD::SRA : ISD::SRL;
3218
3219   assert(Op.getOpcode() == ISD::SRA_PARTS || Op.getOpcode() == ISD::SRL_PARTS);
3220
3221   SDValue RevShAmt = DAG.getNode(ISD::SUB, dl, MVT::i32,
3222                                  DAG.getConstant(VTBits, MVT::i32), ShAmt);
3223   SDValue Tmp1 = DAG.getNode(ISD::SRL, dl, VT, ShOpLo, ShAmt);
3224   SDValue ExtraShAmt = DAG.getNode(ISD::SUB, dl, MVT::i32, ShAmt,
3225                                    DAG.getConstant(VTBits, MVT::i32));
3226   SDValue Tmp2 = DAG.getNode(ISD::SHL, dl, VT, ShOpHi, RevShAmt);
3227   SDValue FalseVal = DAG.getNode(ISD::OR, dl, VT, Tmp1, Tmp2);
3228   SDValue TrueVal = DAG.getNode(Opc, dl, VT, ShOpHi, ExtraShAmt);
3229
3230   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
3231   SDValue Cmp = getARMCmp(ExtraShAmt, DAG.getConstant(0, MVT::i32), ISD::SETGE,
3232                           ARMcc, DAG, dl);
3233   SDValue Hi = DAG.getNode(Opc, dl, VT, ShOpHi, ShAmt);
3234   SDValue Lo = DAG.getNode(ARMISD::CMOV, dl, VT, FalseVal, TrueVal, ARMcc,
3235                            CCR, Cmp);
3236
3237   SDValue Ops[2] = { Lo, Hi };
3238   return DAG.getMergeValues(Ops, 2, dl);
3239 }
3240
3241 /// LowerShiftLeftParts - Lower SHL_PARTS, which returns two
3242 /// i32 values and take a 2 x i32 value to shift plus a shift amount.
3243 SDValue ARMTargetLowering::LowerShiftLeftParts(SDValue Op,
3244                                                SelectionDAG &DAG) const {
3245   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
3246   EVT VT = Op.getValueType();
3247   unsigned VTBits = VT.getSizeInBits();
3248   DebugLoc dl = Op.getDebugLoc();
3249   SDValue ShOpLo = Op.getOperand(0);
3250   SDValue ShOpHi = Op.getOperand(1);
3251   SDValue ShAmt  = Op.getOperand(2);
3252   SDValue ARMcc;
3253
3254   assert(Op.getOpcode() == ISD::SHL_PARTS);
3255   SDValue RevShAmt = DAG.getNode(ISD::SUB, dl, MVT::i32,
3256                                  DAG.getConstant(VTBits, MVT::i32), ShAmt);
3257   SDValue Tmp1 = DAG.getNode(ISD::SRL, dl, VT, ShOpLo, RevShAmt);
3258   SDValue ExtraShAmt = DAG.getNode(ISD::SUB, dl, MVT::i32, ShAmt,
3259                                    DAG.getConstant(VTBits, MVT::i32));
3260   SDValue Tmp2 = DAG.getNode(ISD::SHL, dl, VT, ShOpHi, ShAmt);
3261   SDValue Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ExtraShAmt);
3262
3263   SDValue FalseVal = DAG.getNode(ISD::OR, dl, VT, Tmp1, Tmp2);
3264   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
3265   SDValue Cmp = getARMCmp(ExtraShAmt, DAG.getConstant(0, MVT::i32), ISD::SETGE,
3266                           ARMcc, DAG, dl);
3267   SDValue Lo = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ShAmt);
3268   SDValue Hi = DAG.getNode(ARMISD::CMOV, dl, VT, FalseVal, Tmp3, ARMcc,
3269                            CCR, Cmp);
3270
3271   SDValue Ops[2] = { Lo, Hi };
3272   return DAG.getMergeValues(Ops, 2, dl);
3273 }
3274
3275 SDValue ARMTargetLowering::LowerFLT_ROUNDS_(SDValue Op,
3276                                             SelectionDAG &DAG) const {
3277   // The rounding mode is in bits 23:22 of the FPSCR.
3278   // The ARM rounding mode value to FLT_ROUNDS mapping is 0->1, 1->2, 2->3, 3->0
3279   // The formula we use to implement this is (((FPSCR + 1 << 22) >> 22) & 3)
3280   // so that the shift + and get folded into a bitfield extract.
3281   DebugLoc dl = Op.getDebugLoc();
3282   SDValue FPSCR = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, MVT::i32,
3283                               DAG.getConstant(Intrinsic::arm_get_fpscr,
3284                                               MVT::i32));
3285   SDValue FltRounds = DAG.getNode(ISD::ADD, dl, MVT::i32, FPSCR,
3286                                   DAG.getConstant(1U << 22, MVT::i32));
3287   SDValue RMODE = DAG.getNode(ISD::SRL, dl, MVT::i32, FltRounds,
3288                               DAG.getConstant(22, MVT::i32));
3289   return DAG.getNode(ISD::AND, dl, MVT::i32, RMODE,
3290                      DAG.getConstant(3, MVT::i32));
3291 }
3292
3293 static SDValue LowerCTTZ(SDNode *N, SelectionDAG &DAG,
3294                          const ARMSubtarget *ST) {
3295   EVT VT = N->getValueType(0);
3296   DebugLoc dl = N->getDebugLoc();
3297
3298   if (!ST->hasV6T2Ops())
3299     return SDValue();
3300
3301   SDValue rbit = DAG.getNode(ARMISD::RBIT, dl, VT, N->getOperand(0));
3302   return DAG.getNode(ISD::CTLZ, dl, VT, rbit);
3303 }
3304
3305 static SDValue LowerShift(SDNode *N, SelectionDAG &DAG,
3306                           const ARMSubtarget *ST) {
3307   EVT VT = N->getValueType(0);
3308   DebugLoc dl = N->getDebugLoc();
3309
3310   if (!VT.isVector())
3311     return SDValue();
3312
3313   // Lower vector shifts on NEON to use VSHL.
3314   assert(ST->hasNEON() && "unexpected vector shift");
3315
3316   // Left shifts translate directly to the vshiftu intrinsic.
3317   if (N->getOpcode() == ISD::SHL)
3318     return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
3319                        DAG.getConstant(Intrinsic::arm_neon_vshiftu, MVT::i32),
3320                        N->getOperand(0), N->getOperand(1));
3321
3322   assert((N->getOpcode() == ISD::SRA ||
3323           N->getOpcode() == ISD::SRL) && "unexpected vector shift opcode");
3324
3325   // NEON uses the same intrinsics for both left and right shifts.  For
3326   // right shifts, the shift amounts are negative, so negate the vector of
3327   // shift amounts.
3328   EVT ShiftVT = N->getOperand(1).getValueType();
3329   SDValue NegatedCount = DAG.getNode(ISD::SUB, dl, ShiftVT,
3330                                      getZeroVector(ShiftVT, DAG, dl),
3331                                      N->getOperand(1));
3332   Intrinsic::ID vshiftInt = (N->getOpcode() == ISD::SRA ?
3333                              Intrinsic::arm_neon_vshifts :
3334                              Intrinsic::arm_neon_vshiftu);
3335   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
3336                      DAG.getConstant(vshiftInt, MVT::i32),
3337                      N->getOperand(0), NegatedCount);
3338 }
3339
3340 static SDValue Expand64BitShift(SDNode *N, SelectionDAG &DAG,
3341                                 const ARMSubtarget *ST) {
3342   EVT VT = N->getValueType(0);
3343   DebugLoc dl = N->getDebugLoc();
3344
3345   // We can get here for a node like i32 = ISD::SHL i32, i64
3346   if (VT != MVT::i64)
3347     return SDValue();
3348
3349   assert((N->getOpcode() == ISD::SRL || N->getOpcode() == ISD::SRA) &&
3350          "Unknown shift to lower!");
3351
3352   // We only lower SRA, SRL of 1 here, all others use generic lowering.
3353   if (!isa<ConstantSDNode>(N->getOperand(1)) ||
3354       cast<ConstantSDNode>(N->getOperand(1))->getZExtValue() != 1)
3355     return SDValue();
3356
3357   // If we are in thumb mode, we don't have RRX.
3358   if (ST->isThumb1Only()) return SDValue();
3359
3360   // Okay, we have a 64-bit SRA or SRL of 1.  Lower this to an RRX expr.
3361   SDValue Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(0),
3362                            DAG.getConstant(0, MVT::i32));
3363   SDValue Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(0),
3364                            DAG.getConstant(1, MVT::i32));
3365
3366   // First, build a SRA_FLAG/SRL_FLAG op, which shifts the top part by one and
3367   // captures the result into a carry flag.
3368   unsigned Opc = N->getOpcode() == ISD::SRL ? ARMISD::SRL_FLAG:ARMISD::SRA_FLAG;
3369   Hi = DAG.getNode(Opc, dl, DAG.getVTList(MVT::i32, MVT::Glue), &Hi, 1);
3370
3371   // The low part is an ARMISD::RRX operand, which shifts the carry in.
3372   Lo = DAG.getNode(ARMISD::RRX, dl, MVT::i32, Lo, Hi.getValue(1));
3373
3374   // Merge the pieces into a single i64 value.
3375  return DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, Lo, Hi);
3376 }
3377
3378 static SDValue LowerVSETCC(SDValue Op, SelectionDAG &DAG) {
3379   SDValue TmpOp0, TmpOp1;
3380   bool Invert = false;
3381   bool Swap = false;
3382   unsigned Opc = 0;
3383
3384   SDValue Op0 = Op.getOperand(0);
3385   SDValue Op1 = Op.getOperand(1);
3386   SDValue CC = Op.getOperand(2);
3387   EVT VT = Op.getValueType();
3388   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
3389   DebugLoc dl = Op.getDebugLoc();
3390
3391   if (Op.getOperand(1).getValueType().isFloatingPoint()) {
3392     switch (SetCCOpcode) {
3393     default: llvm_unreachable("Illegal FP comparison"); break;
3394     case ISD::SETUNE:
3395     case ISD::SETNE:  Invert = true; // Fallthrough
3396     case ISD::SETOEQ:
3397     case ISD::SETEQ:  Opc = ARMISD::VCEQ; break;
3398     case ISD::SETOLT:
3399     case ISD::SETLT: Swap = true; // Fallthrough
3400     case ISD::SETOGT:
3401     case ISD::SETGT:  Opc = ARMISD::VCGT; break;
3402     case ISD::SETOLE:
3403     case ISD::SETLE:  Swap = true; // Fallthrough
3404     case ISD::SETOGE:
3405     case ISD::SETGE: Opc = ARMISD::VCGE; break;
3406     case ISD::SETUGE: Swap = true; // Fallthrough
3407     case ISD::SETULE: Invert = true; Opc = ARMISD::VCGT; break;
3408     case ISD::SETUGT: Swap = true; // Fallthrough
3409     case ISD::SETULT: Invert = true; Opc = ARMISD::VCGE; break;
3410     case ISD::SETUEQ: Invert = true; // Fallthrough
3411     case ISD::SETONE:
3412       // Expand this to (OLT | OGT).
3413       TmpOp0 = Op0;
3414       TmpOp1 = Op1;
3415       Opc = ISD::OR;
3416       Op0 = DAG.getNode(ARMISD::VCGT, dl, VT, TmpOp1, TmpOp0);
3417       Op1 = DAG.getNode(ARMISD::VCGT, dl, VT, TmpOp0, TmpOp1);
3418       break;
3419     case ISD::SETUO: Invert = true; // Fallthrough
3420     case ISD::SETO:
3421       // Expand this to (OLT | OGE).
3422       TmpOp0 = Op0;
3423       TmpOp1 = Op1;
3424       Opc = ISD::OR;
3425       Op0 = DAG.getNode(ARMISD::VCGT, dl, VT, TmpOp1, TmpOp0);
3426       Op1 = DAG.getNode(ARMISD::VCGE, dl, VT, TmpOp0, TmpOp1);
3427       break;
3428     }
3429   } else {
3430     // Integer comparisons.
3431     switch (SetCCOpcode) {
3432     default: llvm_unreachable("Illegal integer comparison"); break;
3433     case ISD::SETNE:  Invert = true;
3434     case ISD::SETEQ:  Opc = ARMISD::VCEQ; break;
3435     case ISD::SETLT:  Swap = true;
3436     case ISD::SETGT:  Opc = ARMISD::VCGT; break;
3437     case ISD::SETLE:  Swap = true;
3438     case ISD::SETGE:  Opc = ARMISD::VCGE; break;
3439     case ISD::SETULT: Swap = true;
3440     case ISD::SETUGT: Opc = ARMISD::VCGTU; break;
3441     case ISD::SETULE: Swap = true;
3442     case ISD::SETUGE: Opc = ARMISD::VCGEU; break;
3443     }
3444
3445     // Detect VTST (Vector Test Bits) = icmp ne (and (op0, op1), zero).
3446     if (Opc == ARMISD::VCEQ) {
3447
3448       SDValue AndOp;
3449       if (ISD::isBuildVectorAllZeros(Op1.getNode()))
3450         AndOp = Op0;
3451       else if (ISD::isBuildVectorAllZeros(Op0.getNode()))
3452         AndOp = Op1;
3453
3454       // Ignore bitconvert.
3455       if (AndOp.getNode() && AndOp.getOpcode() == ISD::BITCAST)
3456         AndOp = AndOp.getOperand(0);
3457
3458       if (AndOp.getNode() && AndOp.getOpcode() == ISD::AND) {
3459         Opc = ARMISD::VTST;
3460         Op0 = DAG.getNode(ISD::BITCAST, dl, VT, AndOp.getOperand(0));
3461         Op1 = DAG.getNode(ISD::BITCAST, dl, VT, AndOp.getOperand(1));
3462         Invert = !Invert;
3463       }
3464     }
3465   }
3466
3467   if (Swap)
3468     std::swap(Op0, Op1);
3469
3470   // If one of the operands is a constant vector zero, attempt to fold the
3471   // comparison to a specialized compare-against-zero form.
3472   SDValue SingleOp;
3473   if (ISD::isBuildVectorAllZeros(Op1.getNode()))
3474     SingleOp = Op0;
3475   else if (ISD::isBuildVectorAllZeros(Op0.getNode())) {
3476     if (Opc == ARMISD::VCGE)
3477       Opc = ARMISD::VCLEZ;
3478     else if (Opc == ARMISD::VCGT)
3479       Opc = ARMISD::VCLTZ;
3480     SingleOp = Op1;
3481   }
3482
3483   SDValue Result;
3484   if (SingleOp.getNode()) {
3485     switch (Opc) {
3486     case ARMISD::VCEQ:
3487       Result = DAG.getNode(ARMISD::VCEQZ, dl, VT, SingleOp); break;
3488     case ARMISD::VCGE:
3489       Result = DAG.getNode(ARMISD::VCGEZ, dl, VT, SingleOp); break;
3490     case ARMISD::VCLEZ:
3491       Result = DAG.getNode(ARMISD::VCLEZ, dl, VT, SingleOp); break;
3492     case ARMISD::VCGT:
3493       Result = DAG.getNode(ARMISD::VCGTZ, dl, VT, SingleOp); break;
3494     case ARMISD::VCLTZ:
3495       Result = DAG.getNode(ARMISD::VCLTZ, dl, VT, SingleOp); break;
3496     default:
3497       Result = DAG.getNode(Opc, dl, VT, Op0, Op1);
3498     }
3499   } else {
3500      Result = DAG.getNode(Opc, dl, VT, Op0, Op1);
3501   }
3502
3503   if (Invert)
3504     Result = DAG.getNOT(dl, Result, VT);
3505
3506   return Result;
3507 }
3508
3509 /// isNEONModifiedImm - Check if the specified splat value corresponds to a
3510 /// valid vector constant for a NEON instruction with a "modified immediate"
3511 /// operand (e.g., VMOV).  If so, return the encoded value.
3512 static SDValue isNEONModifiedImm(uint64_t SplatBits, uint64_t SplatUndef,
3513                                  unsigned SplatBitSize, SelectionDAG &DAG,
3514                                  EVT &VT, bool is128Bits, NEONModImmType type) {
3515   unsigned OpCmode, Imm;
3516
3517   // SplatBitSize is set to the smallest size that splats the vector, so a
3518   // zero vector will always have SplatBitSize == 8.  However, NEON modified
3519   // immediate instructions others than VMOV do not support the 8-bit encoding
3520   // of a zero vector, and the default encoding of zero is supposed to be the
3521   // 32-bit version.
3522   if (SplatBits == 0)
3523     SplatBitSize = 32;
3524
3525   switch (SplatBitSize) {
3526   case 8:
3527     if (type != VMOVModImm)
3528       return SDValue();
3529     // Any 1-byte value is OK.  Op=0, Cmode=1110.
3530     assert((SplatBits & ~0xff) == 0 && "one byte splat value is too big");
3531     OpCmode = 0xe;
3532     Imm = SplatBits;
3533     VT = is128Bits ? MVT::v16i8 : MVT::v8i8;
3534     break;
3535
3536   case 16:
3537     // NEON's 16-bit VMOV supports splat values where only one byte is nonzero.
3538     VT = is128Bits ? MVT::v8i16 : MVT::v4i16;
3539     if ((SplatBits & ~0xff) == 0) {
3540       // Value = 0x00nn: Op=x, Cmode=100x.
3541       OpCmode = 0x8;
3542       Imm = SplatBits;
3543       break;
3544     }
3545     if ((SplatBits & ~0xff00) == 0) {
3546       // Value = 0xnn00: Op=x, Cmode=101x.
3547       OpCmode = 0xa;
3548       Imm = SplatBits >> 8;
3549       break;
3550     }
3551     return SDValue();
3552
3553   case 32:
3554     // NEON's 32-bit VMOV supports splat values where:
3555     // * only one byte is nonzero, or
3556     // * the least significant byte is 0xff and the second byte is nonzero, or
3557     // * the least significant 2 bytes are 0xff and the third is nonzero.
3558     VT = is128Bits ? MVT::v4i32 : MVT::v2i32;
3559     if ((SplatBits & ~0xff) == 0) {
3560       // Value = 0x000000nn: Op=x, Cmode=000x.
3561       OpCmode = 0;
3562       Imm = SplatBits;
3563       break;
3564     }
3565     if ((SplatBits & ~0xff00) == 0) {
3566       // Value = 0x0000nn00: Op=x, Cmode=001x.
3567       OpCmode = 0x2;
3568       Imm = SplatBits >> 8;
3569       break;
3570     }
3571     if ((SplatBits & ~0xff0000) == 0) {
3572       // Value = 0x00nn0000: Op=x, Cmode=010x.
3573       OpCmode = 0x4;
3574       Imm = SplatBits >> 16;
3575       break;
3576     }
3577     if ((SplatBits & ~0xff000000) == 0) {
3578       // Value = 0xnn000000: Op=x, Cmode=011x.
3579       OpCmode = 0x6;
3580       Imm = SplatBits >> 24;
3581       break;
3582     }
3583
3584     // cmode == 0b1100 and cmode == 0b1101 are not supported for VORR or VBIC
3585     if (type == OtherModImm) return SDValue();
3586
3587     if ((SplatBits & ~0xffff) == 0 &&
3588         ((SplatBits | SplatUndef) & 0xff) == 0xff) {
3589       // Value = 0x0000nnff: Op=x, Cmode=1100.
3590       OpCmode = 0xc;
3591       Imm = SplatBits >> 8;
3592       SplatBits |= 0xff;
3593       break;
3594     }
3595
3596     if ((SplatBits & ~0xffffff) == 0 &&
3597         ((SplatBits | SplatUndef) & 0xffff) == 0xffff) {
3598       // Value = 0x00nnffff: Op=x, Cmode=1101.
3599       OpCmode = 0xd;
3600       Imm = SplatBits >> 16;
3601       SplatBits |= 0xffff;
3602       break;
3603     }
3604
3605     // Note: there are a few 32-bit splat values (specifically: 00ffff00,
3606     // ff000000, ff0000ff, and ffff00ff) that are valid for VMOV.I64 but not
3607     // VMOV.I32.  A (very) minor optimization would be to replicate the value
3608     // and fall through here to test for a valid 64-bit splat.  But, then the
3609     // caller would also need to check and handle the change in size.
3610     return SDValue();
3611
3612   case 64: {
3613     if (type != VMOVModImm)
3614       return SDValue();
3615     // NEON has a 64-bit VMOV splat where each byte is either 0 or 0xff.
3616     uint64_t BitMask = 0xff;
3617     uint64_t Val = 0;
3618     unsigned ImmMask = 1;
3619     Imm = 0;
3620     for (int ByteNum = 0; ByteNum < 8; ++ByteNum) {
3621       if (((SplatBits | SplatUndef) & BitMask) == BitMask) {
3622         Val |= BitMask;
3623         Imm |= ImmMask;
3624       } else if ((SplatBits & BitMask) != 0) {
3625         return SDValue();
3626       }
3627       BitMask <<= 8;
3628       ImmMask <<= 1;
3629     }
3630     // Op=1, Cmode=1110.
3631     OpCmode = 0x1e;
3632     SplatBits = Val;
3633     VT = is128Bits ? MVT::v2i64 : MVT::v1i64;
3634     break;
3635   }
3636
3637   default:
3638     llvm_unreachable("unexpected size for isNEONModifiedImm");
3639     return SDValue();
3640   }
3641
3642   unsigned EncodedVal = ARM_AM::createNEONModImm(OpCmode, Imm);
3643   return DAG.getTargetConstant(EncodedVal, MVT::i32);
3644 }
3645
3646 static bool isVEXTMask(const SmallVectorImpl<int> &M, EVT VT,
3647                        bool &ReverseVEXT, unsigned &Imm) {
3648   unsigned NumElts = VT.getVectorNumElements();
3649   ReverseVEXT = false;
3650
3651   // Assume that the first shuffle index is not UNDEF.  Fail if it is.
3652   if (M[0] < 0)
3653     return false;
3654
3655   Imm = M[0];
3656
3657   // If this is a VEXT shuffle, the immediate value is the index of the first
3658   // element.  The other shuffle indices must be the successive elements after
3659   // the first one.
3660   unsigned ExpectedElt = Imm;
3661   for (unsigned i = 1; i < NumElts; ++i) {
3662     // Increment the expected index.  If it wraps around, it may still be
3663     // a VEXT but the source vectors must be swapped.
3664     ExpectedElt += 1;
3665     if (ExpectedElt == NumElts * 2) {
3666       ExpectedElt = 0;
3667       ReverseVEXT = true;
3668     }
3669
3670     if (M[i] < 0) continue; // ignore UNDEF indices
3671     if (ExpectedElt != static_cast<unsigned>(M[i]))
3672       return false;
3673   }
3674
3675   // Adjust the index value if the source operands will be swapped.
3676   if (ReverseVEXT)
3677     Imm -= NumElts;
3678
3679   return true;
3680 }
3681
3682 /// isVREVMask - Check if a vector shuffle corresponds to a VREV
3683 /// instruction with the specified blocksize.  (The order of the elements
3684 /// within each block of the vector is reversed.)
3685 static bool isVREVMask(const SmallVectorImpl<int> &M, EVT VT,
3686                        unsigned BlockSize) {
3687   assert((BlockSize==16 || BlockSize==32 || BlockSize==64) &&
3688          "Only possible block sizes for VREV are: 16, 32, 64");
3689
3690   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3691   if (EltSz == 64)
3692     return false;
3693
3694   unsigned NumElts = VT.getVectorNumElements();
3695   unsigned BlockElts = M[0] + 1;
3696   // If the first shuffle index is UNDEF, be optimistic.
3697   if (M[0] < 0)
3698     BlockElts = BlockSize / EltSz;
3699
3700   if (BlockSize <= EltSz || BlockSize != BlockElts * EltSz)
3701     return false;
3702
3703   for (unsigned i = 0; i < NumElts; ++i) {
3704     if (M[i] < 0) continue; // ignore UNDEF indices
3705     if ((unsigned) M[i] != (i - i%BlockElts) + (BlockElts - 1 - i%BlockElts))
3706       return false;
3707   }
3708
3709   return true;
3710 }
3711
3712 static bool isVTBLMask(const SmallVectorImpl<int> &M, EVT VT) {
3713   // We can handle <8 x i8> vector shuffles. If the index in the mask is out of
3714   // range, then 0 is placed into the resulting vector. So pretty much any mask
3715   // of 8 elements can work here.
3716   return VT == MVT::v8i8 && M.size() == 8;
3717 }
3718
3719 static bool isVTRNMask(const SmallVectorImpl<int> &M, EVT VT,
3720                        unsigned &WhichResult) {
3721   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3722   if (EltSz == 64)
3723     return false;
3724
3725   unsigned NumElts = VT.getVectorNumElements();
3726   WhichResult = (M[0] == 0 ? 0 : 1);
3727   for (unsigned i = 0; i < NumElts; i += 2) {
3728     if ((M[i] >= 0 && (unsigned) M[i] != i + WhichResult) ||
3729         (M[i+1] >= 0 && (unsigned) M[i+1] != i + NumElts + WhichResult))
3730       return false;
3731   }
3732   return true;
3733 }
3734
3735 /// isVTRN_v_undef_Mask - Special case of isVTRNMask for canonical form of
3736 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
3737 /// Mask is e.g., <0, 0, 2, 2> instead of <0, 4, 2, 6>.
3738 static bool isVTRN_v_undef_Mask(const SmallVectorImpl<int> &M, EVT VT,
3739                                 unsigned &WhichResult) {
3740   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3741   if (EltSz == 64)
3742     return false;
3743
3744   unsigned NumElts = VT.getVectorNumElements();
3745   WhichResult = (M[0] == 0 ? 0 : 1);
3746   for (unsigned i = 0; i < NumElts; i += 2) {
3747     if ((M[i] >= 0 && (unsigned) M[i] != i + WhichResult) ||
3748         (M[i+1] >= 0 && (unsigned) M[i+1] != i + WhichResult))
3749       return false;
3750   }
3751   return true;
3752 }
3753
3754 static bool isVUZPMask(const SmallVectorImpl<int> &M, EVT VT,
3755                        unsigned &WhichResult) {
3756   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3757   if (EltSz == 64)
3758     return false;
3759
3760   unsigned NumElts = VT.getVectorNumElements();
3761   WhichResult = (M[0] == 0 ? 0 : 1);
3762   for (unsigned i = 0; i != NumElts; ++i) {
3763     if (M[i] < 0) continue; // ignore UNDEF indices
3764     if ((unsigned) M[i] != 2 * i + WhichResult)
3765       return false;
3766   }
3767
3768   // VUZP.32 for 64-bit vectors is a pseudo-instruction alias for VTRN.32.
3769   if (VT.is64BitVector() && EltSz == 32)
3770     return false;
3771
3772   return true;
3773 }
3774
3775 /// isVUZP_v_undef_Mask - Special case of isVUZPMask for canonical form of
3776 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
3777 /// Mask is e.g., <0, 2, 0, 2> instead of <0, 2, 4, 6>,
3778 static bool isVUZP_v_undef_Mask(const SmallVectorImpl<int> &M, EVT VT,
3779                                 unsigned &WhichResult) {
3780   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3781   if (EltSz == 64)
3782     return false;
3783
3784   unsigned Half = VT.getVectorNumElements() / 2;
3785   WhichResult = (M[0] == 0 ? 0 : 1);
3786   for (unsigned j = 0; j != 2; ++j) {
3787     unsigned Idx = WhichResult;
3788     for (unsigned i = 0; i != Half; ++i) {
3789       int MIdx = M[i + j * Half];
3790       if (MIdx >= 0 && (unsigned) MIdx != Idx)
3791         return false;
3792       Idx += 2;
3793     }
3794   }
3795
3796   // VUZP.32 for 64-bit vectors is a pseudo-instruction alias for VTRN.32.
3797   if (VT.is64BitVector() && EltSz == 32)
3798     return false;
3799
3800   return true;
3801 }
3802
3803 static bool isVZIPMask(const SmallVectorImpl<int> &M, EVT VT,
3804                        unsigned &WhichResult) {
3805   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3806   if (EltSz == 64)
3807     return false;
3808
3809   unsigned NumElts = VT.getVectorNumElements();
3810   WhichResult = (M[0] == 0 ? 0 : 1);
3811   unsigned Idx = WhichResult * NumElts / 2;
3812   for (unsigned i = 0; i != NumElts; i += 2) {
3813     if ((M[i] >= 0 && (unsigned) M[i] != Idx) ||
3814         (M[i+1] >= 0 && (unsigned) M[i+1] != Idx + NumElts))
3815       return false;
3816     Idx += 1;
3817   }
3818
3819   // VZIP.32 for 64-bit vectors is a pseudo-instruction alias for VTRN.32.
3820   if (VT.is64BitVector() && EltSz == 32)
3821     return false;
3822
3823   return true;
3824 }
3825
3826 /// isVZIP_v_undef_Mask - Special case of isVZIPMask for canonical form of
3827 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
3828 /// Mask is e.g., <0, 0, 1, 1> instead of <0, 4, 1, 5>.
3829 static bool isVZIP_v_undef_Mask(const SmallVectorImpl<int> &M, EVT VT,
3830                                 unsigned &WhichResult) {
3831   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3832   if (EltSz == 64)
3833     return false;
3834
3835   unsigned NumElts = VT.getVectorNumElements();
3836   WhichResult = (M[0] == 0 ? 0 : 1);
3837   unsigned Idx = WhichResult * NumElts / 2;
3838   for (unsigned i = 0; i != NumElts; i += 2) {
3839     if ((M[i] >= 0 && (unsigned) M[i] != Idx) ||
3840         (M[i+1] >= 0 && (unsigned) M[i+1] != Idx))
3841       return false;
3842     Idx += 1;
3843   }
3844
3845   // VZIP.32 for 64-bit vectors is a pseudo-instruction alias for VTRN.32.
3846   if (VT.is64BitVector() && EltSz == 32)
3847     return false;
3848
3849   return true;
3850 }
3851
3852 // If N is an integer constant that can be moved into a register in one
3853 // instruction, return an SDValue of such a constant (will become a MOV
3854 // instruction).  Otherwise return null.
3855 static SDValue IsSingleInstrConstant(SDValue N, SelectionDAG &DAG,
3856                                      const ARMSubtarget *ST, DebugLoc dl) {
3857   uint64_t Val;
3858   if (!isa<ConstantSDNode>(N))
3859     return SDValue();
3860   Val = cast<ConstantSDNode>(N)->getZExtValue();
3861
3862   if (ST->isThumb1Only()) {
3863     if (Val <= 255 || ~Val <= 255)
3864       return DAG.getConstant(Val, MVT::i32);
3865   } else {
3866     if (ARM_AM::getSOImmVal(Val) != -1 || ARM_AM::getSOImmVal(~Val) != -1)
3867       return DAG.getConstant(Val, MVT::i32);
3868   }
3869   return SDValue();
3870 }
3871
3872 // If this is a case we can't handle, return null and let the default
3873 // expansion code take care of it.
3874 SDValue ARMTargetLowering::LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG,
3875                                              const ARMSubtarget *ST) const {
3876   BuildVectorSDNode *BVN = cast<BuildVectorSDNode>(Op.getNode());
3877   DebugLoc dl = Op.getDebugLoc();
3878   EVT VT = Op.getValueType();
3879
3880   APInt SplatBits, SplatUndef;
3881   unsigned SplatBitSize;
3882   bool HasAnyUndefs;
3883   if (BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize, HasAnyUndefs)) {
3884     if (SplatBitSize <= 64) {
3885       // Check if an immediate VMOV works.
3886       EVT VmovVT;
3887       SDValue Val = isNEONModifiedImm(SplatBits.getZExtValue(),
3888                                       SplatUndef.getZExtValue(), SplatBitSize,
3889                                       DAG, VmovVT, VT.is128BitVector(),
3890                                       VMOVModImm);
3891       if (Val.getNode()) {
3892         SDValue Vmov = DAG.getNode(ARMISD::VMOVIMM, dl, VmovVT, Val);
3893         return DAG.getNode(ISD::BITCAST, dl, VT, Vmov);
3894       }
3895
3896       // Try an immediate VMVN.
3897       uint64_t NegatedImm = (SplatBits.getZExtValue() ^
3898                              ((1LL << SplatBitSize) - 1));
3899       Val = isNEONModifiedImm(NegatedImm,
3900                                       SplatUndef.getZExtValue(), SplatBitSize,
3901                                       DAG, VmovVT, VT.is128BitVector(),
3902                                       VMVNModImm);
3903       if (Val.getNode()) {
3904         SDValue Vmov = DAG.getNode(ARMISD::VMVNIMM, dl, VmovVT, Val);
3905         return DAG.getNode(ISD::BITCAST, dl, VT, Vmov);
3906       }
3907     }
3908   }
3909
3910   // Scan through the operands to see if only one value is used.
3911   unsigned NumElts = VT.getVectorNumElements();
3912   bool isOnlyLowElement = true;
3913   bool usesOnlyOneValue = true;
3914   bool isConstant = true;
3915   SDValue Value;
3916   for (unsigned i = 0; i < NumElts; ++i) {
3917     SDValue V = Op.getOperand(i);
3918     if (V.getOpcode() == ISD::UNDEF)
3919       continue;
3920     if (i > 0)
3921       isOnlyLowElement = false;
3922     if (!isa<ConstantFPSDNode>(V) && !isa<ConstantSDNode>(V))
3923       isConstant = false;
3924
3925     if (!Value.getNode())
3926       Value = V;
3927     else if (V != Value)
3928       usesOnlyOneValue = false;
3929   }
3930
3931   if (!Value.getNode())
3932     return DAG.getUNDEF(VT);
3933
3934   if (isOnlyLowElement)
3935     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Value);
3936
3937   unsigned EltSize = VT.getVectorElementType().getSizeInBits();
3938
3939   // Use VDUP for non-constant splats.  For f32 constant splats, reduce to
3940   // i32 and try again.
3941   if (usesOnlyOneValue && EltSize <= 32) {
3942     if (!isConstant)
3943       return DAG.getNode(ARMISD::VDUP, dl, VT, Value);
3944     if (VT.getVectorElementType().isFloatingPoint()) {
3945       SmallVector<SDValue, 8> Ops;
3946       for (unsigned i = 0; i < NumElts; ++i)
3947         Ops.push_back(DAG.getNode(ISD::BITCAST, dl, MVT::i32,
3948                                   Op.getOperand(i)));
3949       EVT VecVT = EVT::getVectorVT(*DAG.getContext(), MVT::i32, NumElts);
3950       SDValue Val = DAG.getNode(ISD::BUILD_VECTOR, dl, VecVT, &Ops[0], NumElts);
3951       Val = LowerBUILD_VECTOR(Val, DAG, ST);
3952       if (Val.getNode())
3953         return DAG.getNode(ISD::BITCAST, dl, VT, Val);
3954     }
3955     SDValue Val = IsSingleInstrConstant(Value, DAG, ST, dl);
3956     if (Val.getNode())
3957       return DAG.getNode(ARMISD::VDUP, dl, VT, Val);
3958   }
3959
3960   // If all elements are constants and the case above didn't get hit, fall back
3961   // to the default expansion, which will generate a load from the constant
3962   // pool.
3963   if (isConstant)
3964     return SDValue();
3965
3966   // Empirical tests suggest this is rarely worth it for vectors of length <= 2.
3967   if (NumElts >= 4) {
3968     SDValue shuffle = ReconstructShuffle(Op, DAG);
3969     if (shuffle != SDValue())
3970       return shuffle;
3971   }
3972
3973   // Vectors with 32- or 64-bit elements can be built by directly assigning
3974   // the subregisters.  Lower it to an ARMISD::BUILD_VECTOR so the operands
3975   // will be legalized.
3976   if (EltSize >= 32) {
3977     // Do the expansion with floating-point types, since that is what the VFP
3978     // registers are defined to use, and since i64 is not legal.
3979     EVT EltVT = EVT::getFloatingPointVT(EltSize);
3980     EVT VecVT = EVT::getVectorVT(*DAG.getContext(), EltVT, NumElts);
3981     SmallVector<SDValue, 8> Ops;
3982     for (unsigned i = 0; i < NumElts; ++i)
3983       Ops.push_back(DAG.getNode(ISD::BITCAST, dl, EltVT, Op.getOperand(i)));
3984     SDValue Val = DAG.getNode(ARMISD::BUILD_VECTOR, dl, VecVT, &Ops[0],NumElts);
3985     return DAG.getNode(ISD::BITCAST, dl, VT, Val);
3986   }
3987
3988   return SDValue();
3989 }
3990
3991 // Gather data to see if the operation can be modelled as a
3992 // shuffle in combination with VEXTs.
3993 SDValue ARMTargetLowering::ReconstructShuffle(SDValue Op,
3994                                               SelectionDAG &DAG) const {
3995   DebugLoc dl = Op.getDebugLoc();
3996   EVT VT = Op.getValueType();
3997   unsigned NumElts = VT.getVectorNumElements();
3998
3999   SmallVector<SDValue, 2> SourceVecs;
4000   SmallVector<unsigned, 2> MinElts;
4001   SmallVector<unsigned, 2> MaxElts;
4002
4003   for (unsigned i = 0; i < NumElts; ++i) {
4004     SDValue V = Op.getOperand(i);
4005     if (V.getOpcode() == ISD::UNDEF)
4006       continue;
4007     else if (V.getOpcode() != ISD::EXTRACT_VECTOR_ELT) {
4008       // A shuffle can only come from building a vector from various
4009       // elements of other vectors.
4010       return SDValue();
4011     }
4012
4013     // Record this extraction against the appropriate vector if possible...
4014     SDValue SourceVec = V.getOperand(0);
4015     unsigned EltNo = cast<ConstantSDNode>(V.getOperand(1))->getZExtValue();
4016     bool FoundSource = false;
4017     for (unsigned j = 0; j < SourceVecs.size(); ++j) {
4018       if (SourceVecs[j] == SourceVec) {
4019         if (MinElts[j] > EltNo)
4020           MinElts[j] = EltNo;
4021         if (MaxElts[j] < EltNo)
4022           MaxElts[j] = EltNo;
4023         FoundSource = true;
4024         break;
4025       }
4026     }
4027
4028     // Or record a new source if not...
4029     if (!FoundSource) {
4030       SourceVecs.push_back(SourceVec);
4031       MinElts.push_back(EltNo);
4032       MaxElts.push_back(EltNo);
4033     }
4034   }
4035
4036   // Currently only do something sane when at most two source vectors
4037   // involved.
4038   if (SourceVecs.size() > 2)
4039     return SDValue();
4040
4041   SDValue ShuffleSrcs[2] = {DAG.getUNDEF(VT), DAG.getUNDEF(VT) };
4042   int VEXTOffsets[2] = {0, 0};
4043
4044   // This loop extracts the usage patterns of the source vectors
4045   // and prepares appropriate SDValues for a shuffle if possible.
4046   for (unsigned i = 0; i < SourceVecs.size(); ++i) {
4047     if (SourceVecs[i].getValueType() == VT) {
4048       // No VEXT necessary
4049       ShuffleSrcs[i] = SourceVecs[i];
4050       VEXTOffsets[i] = 0;
4051       continue;
4052     } else if (SourceVecs[i].getValueType().getVectorNumElements() < NumElts) {
4053       // It probably isn't worth padding out a smaller vector just to
4054       // break it down again in a shuffle.
4055       return SDValue();
4056     }
4057
4058     // Since only 64-bit and 128-bit vectors are legal on ARM and
4059     // we've eliminated the other cases...
4060     assert(SourceVecs[i].getValueType().getVectorNumElements() == 2*NumElts &&
4061            "unexpected vector sizes in ReconstructShuffle");
4062
4063     if (MaxElts[i] - MinElts[i] >= NumElts) {
4064       // Span too large for a VEXT to cope
4065       return SDValue();
4066     }
4067
4068     if (MinElts[i] >= NumElts) {
4069       // The extraction can just take the second half
4070       VEXTOffsets[i] = NumElts;
4071       ShuffleSrcs[i] = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT,
4072                                    SourceVecs[i],
4073                                    DAG.getIntPtrConstant(NumElts));
4074     } else if (MaxElts[i] < NumElts) {
4075       // The extraction can just take the first half
4076       VEXTOffsets[i] = 0;
4077       ShuffleSrcs[i] = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT,
4078                                    SourceVecs[i],
4079                                    DAG.getIntPtrConstant(0));
4080     } else {
4081       // An actual VEXT is needed
4082       VEXTOffsets[i] = MinElts[i];
4083       SDValue VEXTSrc1 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT,
4084                                      SourceVecs[i],
4085                                      DAG.getIntPtrConstant(0));
4086       SDValue VEXTSrc2 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT,
4087                                      SourceVecs[i],
4088                                      DAG.getIntPtrConstant(NumElts));
4089       ShuffleSrcs[i] = DAG.getNode(ARMISD::VEXT, dl, VT, VEXTSrc1, VEXTSrc2,
4090                                    DAG.getConstant(VEXTOffsets[i], MVT::i32));
4091     }
4092   }
4093
4094   SmallVector<int, 8> Mask;
4095
4096   for (unsigned i = 0; i < NumElts; ++i) {
4097     SDValue Entry = Op.getOperand(i);
4098     if (Entry.getOpcode() == ISD::UNDEF) {
4099       Mask.push_back(-1);
4100       continue;
4101     }
4102
4103     SDValue ExtractVec = Entry.getOperand(0);
4104     int ExtractElt = cast<ConstantSDNode>(Op.getOperand(i)
4105                                           .getOperand(1))->getSExtValue();
4106     if (ExtractVec == SourceVecs[0]) {
4107       Mask.push_back(ExtractElt - VEXTOffsets[0]);
4108     } else {
4109       Mask.push_back(ExtractElt + NumElts - VEXTOffsets[1]);
4110     }
4111   }
4112
4113   // Final check before we try to produce nonsense...
4114   if (isShuffleMaskLegal(Mask, VT))
4115     return DAG.getVectorShuffle(VT, dl, ShuffleSrcs[0], ShuffleSrcs[1],
4116                                 &Mask[0]);
4117
4118   return SDValue();
4119 }
4120
4121 /// isShuffleMaskLegal - Targets can use this to indicate that they only
4122 /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
4123 /// By default, if a target supports the VECTOR_SHUFFLE node, all mask values
4124 /// are assumed to be legal.
4125 bool
4126 ARMTargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
4127                                       EVT VT) const {
4128   if (VT.getVectorNumElements() == 4 &&
4129       (VT.is128BitVector() || VT.is64BitVector())) {
4130     unsigned PFIndexes[4];
4131     for (unsigned i = 0; i != 4; ++i) {
4132       if (M[i] < 0)
4133         PFIndexes[i] = 8;
4134       else
4135         PFIndexes[i] = M[i];
4136     }
4137
4138     // Compute the index in the perfect shuffle table.
4139     unsigned PFTableIndex =
4140       PFIndexes[0]*9*9*9+PFIndexes[1]*9*9+PFIndexes[2]*9+PFIndexes[3];
4141     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
4142     unsigned Cost = (PFEntry >> 30);
4143
4144     if (Cost <= 4)
4145       return true;
4146   }
4147
4148   bool ReverseVEXT;
4149   unsigned Imm, WhichResult;
4150
4151   unsigned EltSize = VT.getVectorElementType().getSizeInBits();
4152   return (EltSize >= 32 ||
4153           ShuffleVectorSDNode::isSplatMask(&M[0], VT) ||
4154           isVREVMask(M, VT, 64) ||
4155           isVREVMask(M, VT, 32) ||
4156           isVREVMask(M, VT, 16) ||
4157           isVEXTMask(M, VT, ReverseVEXT, Imm) ||
4158           isVTBLMask(M, VT) ||
4159           isVTRNMask(M, VT, WhichResult) ||
4160           isVUZPMask(M, VT, WhichResult) ||
4161           isVZIPMask(M, VT, WhichResult) ||
4162           isVTRN_v_undef_Mask(M, VT, WhichResult) ||
4163           isVUZP_v_undef_Mask(M, VT, WhichResult) ||
4164           isVZIP_v_undef_Mask(M, VT, WhichResult));
4165 }
4166
4167 /// GeneratePerfectShuffle - Given an entry in the perfect-shuffle table, emit
4168 /// the specified operations to build the shuffle.
4169 static SDValue GeneratePerfectShuffle(unsigned PFEntry, SDValue LHS,
4170                                       SDValue RHS, SelectionDAG &DAG,
4171                                       DebugLoc dl) {
4172   unsigned OpNum = (PFEntry >> 26) & 0x0F;
4173   unsigned LHSID = (PFEntry >> 13) & ((1 << 13)-1);
4174   unsigned RHSID = (PFEntry >>  0) & ((1 << 13)-1);
4175
4176   enum {
4177     OP_COPY = 0, // Copy, used for things like <u,u,u,3> to say it is <0,1,2,3>
4178     OP_VREV,
4179     OP_VDUP0,
4180     OP_VDUP1,
4181     OP_VDUP2,
4182     OP_VDUP3,
4183     OP_VEXT1,
4184     OP_VEXT2,
4185     OP_VEXT3,
4186     OP_VUZPL, // VUZP, left result
4187     OP_VUZPR, // VUZP, right result
4188     OP_VZIPL, // VZIP, left result
4189     OP_VZIPR, // VZIP, right result
4190     OP_VTRNL, // VTRN, left result
4191     OP_VTRNR  // VTRN, right result
4192   };
4193
4194   if (OpNum == OP_COPY) {
4195     if (LHSID == (1*9+2)*9+3) return LHS;
4196     assert(LHSID == ((4*9+5)*9+6)*9+7 && "Illegal OP_COPY!");
4197     return RHS;
4198   }
4199
4200   SDValue OpLHS, OpRHS;
4201   OpLHS = GeneratePerfectShuffle(PerfectShuffleTable[LHSID], LHS, RHS, DAG, dl);
4202   OpRHS = GeneratePerfectShuffle(PerfectShuffleTable[RHSID], LHS, RHS, DAG, dl);
4203   EVT VT = OpLHS.getValueType();
4204
4205   switch (OpNum) {
4206   default: llvm_unreachable("Unknown shuffle opcode!");
4207   case OP_VREV:
4208     // VREV divides the vector in half and swaps within the half.
4209     if (VT.getVectorElementType() == MVT::i32 ||
4210         VT.getVectorElementType() == MVT::f32)
4211       return DAG.getNode(ARMISD::VREV64, dl, VT, OpLHS);
4212     // vrev <4 x i16> -> VREV32
4213     if (VT.getVectorElementType() == MVT::i16)
4214       return DAG.getNode(ARMISD::VREV32, dl, VT, OpLHS);
4215     // vrev <4 x i8> -> VREV16
4216     assert(VT.getVectorElementType() == MVT::i8);
4217     return DAG.getNode(ARMISD::VREV16, dl, VT, OpLHS);
4218   case OP_VDUP0:
4219   case OP_VDUP1:
4220   case OP_VDUP2:
4221   case OP_VDUP3:
4222     return DAG.getNode(ARMISD::VDUPLANE, dl, VT,
4223                        OpLHS, DAG.getConstant(OpNum-OP_VDUP0, MVT::i32));
4224   case OP_VEXT1:
4225   case OP_VEXT2:
4226   case OP_VEXT3:
4227     return DAG.getNode(ARMISD::VEXT, dl, VT,
4228                        OpLHS, OpRHS,
4229                        DAG.getConstant(OpNum-OP_VEXT1+1, MVT::i32));
4230   case OP_VUZPL:
4231   case OP_VUZPR:
4232     return DAG.getNode(ARMISD::VUZP, dl, DAG.getVTList(VT, VT),
4233                        OpLHS, OpRHS).getValue(OpNum-OP_VUZPL);
4234   case OP_VZIPL:
4235   case OP_VZIPR:
4236     return DAG.getNode(ARMISD::VZIP, dl, DAG.getVTList(VT, VT),
4237                        OpLHS, OpRHS).getValue(OpNum-OP_VZIPL);
4238   case OP_VTRNL:
4239   case OP_VTRNR:
4240     return DAG.getNode(ARMISD::VTRN, dl, DAG.getVTList(VT, VT),
4241                        OpLHS, OpRHS).getValue(OpNum-OP_VTRNL);
4242   }
4243 }
4244
4245 static SDValue LowerVECTOR_SHUFFLEv8i8(SDValue Op,
4246                                        SmallVectorImpl<int> &ShuffleMask,
4247                                        SelectionDAG &DAG) {
4248   // Check to see if we can use the VTBL instruction.
4249   SDValue V1 = Op.getOperand(0);
4250   SDValue V2 = Op.getOperand(1);
4251   DebugLoc DL = Op.getDebugLoc();
4252
4253   SmallVector<SDValue, 8> VTBLMask;
4254   for (SmallVectorImpl<int>::iterator
4255          I = ShuffleMask.begin(), E = ShuffleMask.end(); I != E; ++I)
4256     VTBLMask.push_back(DAG.getConstant(*I, MVT::i32));
4257
4258   if (V2.getNode()->getOpcode() == ISD::UNDEF)
4259     return DAG.getNode(ARMISD::VTBL1, DL, MVT::v8i8, V1,
4260                        DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v8i8,
4261                                    &VTBLMask[0], 8));
4262
4263   return DAG.getNode(ARMISD::VTBL2, DL, MVT::v8i8, V1, V2,
4264                      DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v8i8,
4265                                  &VTBLMask[0], 8));
4266 }
4267
4268 static SDValue LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) {
4269   SDValue V1 = Op.getOperand(0);
4270   SDValue V2 = Op.getOperand(1);
4271   DebugLoc dl = Op.getDebugLoc();
4272   EVT VT = Op.getValueType();
4273   ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(Op.getNode());
4274   SmallVector<int, 8> ShuffleMask;
4275
4276   // Convert shuffles that are directly supported on NEON to target-specific
4277   // DAG nodes, instead of keeping them as shuffles and matching them again
4278   // during code selection.  This is more efficient and avoids the possibility
4279   // of inconsistencies between legalization and selection.
4280   // FIXME: floating-point vectors should be canonicalized to integer vectors
4281   // of the same time so that they get CSEd properly.
4282   SVN->getMask(ShuffleMask);
4283
4284   unsigned EltSize = VT.getVectorElementType().getSizeInBits();
4285   if (EltSize <= 32) {
4286     if (ShuffleVectorSDNode::isSplatMask(&ShuffleMask[0], VT)) {
4287       int Lane = SVN->getSplatIndex();
4288       // If this is undef splat, generate it via "just" vdup, if possible.
4289       if (Lane == -1) Lane = 0;
4290
4291       if (Lane == 0 && V1.getOpcode() == ISD::SCALAR_TO_VECTOR) {
4292         return DAG.getNode(ARMISD::VDUP, dl, VT, V1.getOperand(0));
4293       }
4294       return DAG.getNode(ARMISD::VDUPLANE, dl, VT, V1,
4295                          DAG.getConstant(Lane, MVT::i32));
4296     }
4297
4298     bool ReverseVEXT;
4299     unsigned Imm;
4300     if (isVEXTMask(ShuffleMask, VT, ReverseVEXT, Imm)) {
4301       if (ReverseVEXT)
4302         std::swap(V1, V2);
4303       return DAG.getNode(ARMISD::VEXT, dl, VT, V1, V2,
4304                          DAG.getConstant(Imm, MVT::i32));
4305     }
4306
4307     if (isVREVMask(ShuffleMask, VT, 64))
4308       return DAG.getNode(ARMISD::VREV64, dl, VT, V1);
4309     if (isVREVMask(ShuffleMask, VT, 32))
4310       return DAG.getNode(ARMISD::VREV32, dl, VT, V1);
4311     if (isVREVMask(ShuffleMask, VT, 16))
4312       return DAG.getNode(ARMISD::VREV16, dl, VT, V1);
4313
4314     // Check for Neon shuffles that modify both input vectors in place.
4315     // If both results are used, i.e., if there are two shuffles with the same
4316     // source operands and with masks corresponding to both results of one of
4317     // these operations, DAG memoization will ensure that a single node is
4318     // used for both shuffles.
4319     unsigned WhichResult;
4320     if (isVTRNMask(ShuffleMask, VT, WhichResult))
4321       return DAG.getNode(ARMISD::VTRN, dl, DAG.getVTList(VT, VT),
4322                          V1, V2).getValue(WhichResult);
4323     if (isVUZPMask(ShuffleMask, VT, WhichResult))
4324       return DAG.getNode(ARMISD::VUZP, dl, DAG.getVTList(VT, VT),
4325                          V1, V2).getValue(WhichResult);
4326     if (isVZIPMask(ShuffleMask, VT, WhichResult))
4327       return DAG.getNode(ARMISD::VZIP, dl, DAG.getVTList(VT, VT),
4328                          V1, V2).getValue(WhichResult);
4329
4330     if (isVTRN_v_undef_Mask(ShuffleMask, VT, WhichResult))
4331       return DAG.getNode(ARMISD::VTRN, dl, DAG.getVTList(VT, VT),
4332                          V1, V1).getValue(WhichResult);
4333     if (isVUZP_v_undef_Mask(ShuffleMask, VT, WhichResult))
4334       return DAG.getNode(ARMISD::VUZP, dl, DAG.getVTList(VT, VT),
4335                          V1, V1).getValue(WhichResult);
4336     if (isVZIP_v_undef_Mask(ShuffleMask, VT, WhichResult))
4337       return DAG.getNode(ARMISD::VZIP, dl, DAG.getVTList(VT, VT),
4338                          V1, V1).getValue(WhichResult);
4339   }
4340
4341   // If the shuffle is not directly supported and it has 4 elements, use
4342   // the PerfectShuffle-generated table to synthesize it from other shuffles.
4343   unsigned NumElts = VT.getVectorNumElements();
4344   if (NumElts == 4) {
4345     unsigned PFIndexes[4];
4346     for (unsigned i = 0; i != 4; ++i) {
4347       if (ShuffleMask[i] < 0)
4348         PFIndexes[i] = 8;
4349       else
4350         PFIndexes[i] = ShuffleMask[i];
4351     }
4352
4353     // Compute the index in the perfect shuffle table.
4354     unsigned PFTableIndex =
4355       PFIndexes[0]*9*9*9+PFIndexes[1]*9*9+PFIndexes[2]*9+PFIndexes[3];
4356     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
4357     unsigned Cost = (PFEntry >> 30);
4358
4359     if (Cost <= 4)
4360       return GeneratePerfectShuffle(PFEntry, V1, V2, DAG, dl);
4361   }
4362
4363   // Implement shuffles with 32- or 64-bit elements as ARMISD::BUILD_VECTORs.
4364   if (EltSize >= 32) {
4365     // Do the expansion with floating-point types, since that is what the VFP
4366     // registers are defined to use, and since i64 is not legal.
4367     EVT EltVT = EVT::getFloatingPointVT(EltSize);
4368     EVT VecVT = EVT::getVectorVT(*DAG.getContext(), EltVT, NumElts);
4369     V1 = DAG.getNode(ISD::BITCAST, dl, VecVT, V1);
4370     V2 = DAG.getNode(ISD::BITCAST, dl, VecVT, V2);
4371     SmallVector<SDValue, 8> Ops;
4372     for (unsigned i = 0; i < NumElts; ++i) {
4373       if (ShuffleMask[i] < 0)
4374         Ops.push_back(DAG.getUNDEF(EltVT));
4375       else
4376         Ops.push_back(DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, EltVT,
4377                                   ShuffleMask[i] < (int)NumElts ? V1 : V2,
4378                                   DAG.getConstant(ShuffleMask[i] & (NumElts-1),
4379                                                   MVT::i32)));
4380     }
4381     SDValue Val = DAG.getNode(ARMISD::BUILD_VECTOR, dl, VecVT, &Ops[0],NumElts);
4382     return DAG.getNode(ISD::BITCAST, dl, VT, Val);
4383   }
4384
4385   if (VT == MVT::v8i8) {
4386     SDValue NewOp = LowerVECTOR_SHUFFLEv8i8(Op, ShuffleMask, DAG);
4387     if (NewOp.getNode())
4388       return NewOp;
4389   }
4390
4391   return SDValue();
4392 }
4393
4394 static SDValue LowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) {
4395   // EXTRACT_VECTOR_ELT is legal only for immediate indexes.
4396   SDValue Lane = Op.getOperand(1);
4397   if (!isa<ConstantSDNode>(Lane))
4398     return SDValue();
4399
4400   SDValue Vec = Op.getOperand(0);
4401   if (Op.getValueType() == MVT::i32 &&
4402       Vec.getValueType().getVectorElementType().getSizeInBits() < 32) {
4403     DebugLoc dl = Op.getDebugLoc();
4404     return DAG.getNode(ARMISD::VGETLANEu, dl, MVT::i32, Vec, Lane);
4405   }
4406
4407   return Op;
4408 }
4409
4410 static SDValue LowerCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) {
4411   // The only time a CONCAT_VECTORS operation can have legal types is when
4412   // two 64-bit vectors are concatenated to a 128-bit vector.
4413   assert(Op.getValueType().is128BitVector() && Op.getNumOperands() == 2 &&
4414          "unexpected CONCAT_VECTORS");
4415   DebugLoc dl = Op.getDebugLoc();
4416   SDValue Val = DAG.getUNDEF(MVT::v2f64);
4417   SDValue Op0 = Op.getOperand(0);
4418   SDValue Op1 = Op.getOperand(1);
4419   if (Op0.getOpcode() != ISD::UNDEF)
4420     Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64, Val,
4421                       DAG.getNode(ISD::BITCAST, dl, MVT::f64, Op0),
4422                       DAG.getIntPtrConstant(0));
4423   if (Op1.getOpcode() != ISD::UNDEF)
4424     Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64, Val,
4425                       DAG.getNode(ISD::BITCAST, dl, MVT::f64, Op1),
4426                       DAG.getIntPtrConstant(1));
4427   return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), Val);
4428 }
4429
4430 /// isExtendedBUILD_VECTOR - Check if N is a constant BUILD_VECTOR where each
4431 /// element has been zero/sign-extended, depending on the isSigned parameter,
4432 /// from an integer type half its size.
4433 static bool isExtendedBUILD_VECTOR(SDNode *N, SelectionDAG &DAG,
4434                                    bool isSigned) {
4435   // A v2i64 BUILD_VECTOR will have been legalized to a BITCAST from v4i32.
4436   EVT VT = N->getValueType(0);
4437   if (VT == MVT::v2i64 && N->getOpcode() == ISD::BITCAST) {
4438     SDNode *BVN = N->getOperand(0).getNode();
4439     if (BVN->getValueType(0) != MVT::v4i32 ||
4440         BVN->getOpcode() != ISD::BUILD_VECTOR)
4441       return false;
4442     unsigned LoElt = DAG.getTargetLoweringInfo().isBigEndian() ? 1 : 0;
4443     unsigned HiElt = 1 - LoElt;
4444     ConstantSDNode *Lo0 = dyn_cast<ConstantSDNode>(BVN->getOperand(LoElt));
4445     ConstantSDNode *Hi0 = dyn_cast<ConstantSDNode>(BVN->getOperand(HiElt));
4446     ConstantSDNode *Lo1 = dyn_cast<ConstantSDNode>(BVN->getOperand(LoElt+2));
4447     ConstantSDNode *Hi1 = dyn_cast<ConstantSDNode>(BVN->getOperand(HiElt+2));
4448     if (!Lo0 || !Hi0 || !Lo1 || !Hi1)
4449       return false;
4450     if (isSigned) {
4451       if (Hi0->getSExtValue() == Lo0->getSExtValue() >> 32 &&
4452           Hi1->getSExtValue() == Lo1->getSExtValue() >> 32)
4453         return true;
4454     } else {
4455       if (Hi0->isNullValue() && Hi1->isNullValue())
4456         return true;
4457     }
4458     return false;
4459   }
4460
4461   if (N->getOpcode() != ISD::BUILD_VECTOR)
4462     return false;
4463
4464   for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
4465     SDNode *Elt = N->getOperand(i).getNode();
4466     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Elt)) {
4467       unsigned EltSize = VT.getVectorElementType().getSizeInBits();
4468       unsigned HalfSize = EltSize / 2;
4469       if (isSigned) {
4470         int64_t SExtVal = C->getSExtValue();
4471         if ((SExtVal >> HalfSize) != (SExtVal >> EltSize))
4472           return false;
4473       } else {
4474         if ((C->getZExtValue() >> HalfSize) != 0)
4475           return false;
4476       }
4477       continue;
4478     }
4479     return false;
4480   }
4481
4482   return true;
4483 }
4484
4485 /// isSignExtended - Check if a node is a vector value that is sign-extended
4486 /// or a constant BUILD_VECTOR with sign-extended elements.
4487 static bool isSignExtended(SDNode *N, SelectionDAG &DAG) {
4488   if (N->getOpcode() == ISD::SIGN_EXTEND || ISD::isSEXTLoad(N))
4489     return true;
4490   if (isExtendedBUILD_VECTOR(N, DAG, true))
4491     return true;
4492   return false;
4493 }
4494
4495 /// isZeroExtended - Check if a node is a vector value that is zero-extended
4496 /// or a constant BUILD_VECTOR with zero-extended elements.
4497 static bool isZeroExtended(SDNode *N, SelectionDAG &DAG) {
4498   if (N->getOpcode() == ISD::ZERO_EXTEND || ISD::isZEXTLoad(N))
4499     return true;
4500   if (isExtendedBUILD_VECTOR(N, DAG, false))
4501     return true;
4502   return false;
4503 }
4504
4505 /// SkipExtension - For a node that is a SIGN_EXTEND, ZERO_EXTEND, extending
4506 /// load, or BUILD_VECTOR with extended elements, return the unextended value.
4507 static SDValue SkipExtension(SDNode *N, SelectionDAG &DAG) {
4508   if (N->getOpcode() == ISD::SIGN_EXTEND || N->getOpcode() == ISD::ZERO_EXTEND)
4509     return N->getOperand(0);
4510   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N))
4511     return DAG.getLoad(LD->getMemoryVT(), N->getDebugLoc(), LD->getChain(),
4512                        LD->getBasePtr(), LD->getPointerInfo(), LD->isVolatile(),
4513                        LD->isNonTemporal(), LD->getAlignment());
4514   // Otherwise, the value must be a BUILD_VECTOR.  For v2i64, it will
4515   // have been legalized as a BITCAST from v4i32.
4516   if (N->getOpcode() == ISD::BITCAST) {
4517     SDNode *BVN = N->getOperand(0).getNode();
4518     assert(BVN->getOpcode() == ISD::BUILD_VECTOR &&
4519            BVN->getValueType(0) == MVT::v4i32 && "expected v4i32 BUILD_VECTOR");
4520     unsigned LowElt = DAG.getTargetLoweringInfo().isBigEndian() ? 1 : 0;
4521     return DAG.getNode(ISD::BUILD_VECTOR, N->getDebugLoc(), MVT::v2i32,
4522                        BVN->getOperand(LowElt), BVN->getOperand(LowElt+2));
4523   }
4524   // Construct a new BUILD_VECTOR with elements truncated to half the size.
4525   assert(N->getOpcode() == ISD::BUILD_VECTOR && "expected BUILD_VECTOR");
4526   EVT VT = N->getValueType(0);
4527   unsigned EltSize = VT.getVectorElementType().getSizeInBits() / 2;
4528   unsigned NumElts = VT.getVectorNumElements();
4529   MVT TruncVT = MVT::getIntegerVT(EltSize);
4530   SmallVector<SDValue, 8> Ops;
4531   for (unsigned i = 0; i != NumElts; ++i) {
4532     ConstantSDNode *C = cast<ConstantSDNode>(N->getOperand(i));
4533     const APInt &CInt = C->getAPIntValue();
4534     Ops.push_back(DAG.getConstant(CInt.trunc(EltSize), TruncVT));
4535   }
4536   return DAG.getNode(ISD::BUILD_VECTOR, N->getDebugLoc(),
4537                      MVT::getVectorVT(TruncVT, NumElts), Ops.data(), NumElts);
4538 }
4539
4540 static bool isAddSubSExt(SDNode *N, SelectionDAG &DAG) {
4541   unsigned Opcode = N->getOpcode();
4542   if (Opcode == ISD::ADD || Opcode == ISD::SUB) {
4543     SDNode *N0 = N->getOperand(0).getNode();
4544     SDNode *N1 = N->getOperand(1).getNode();
4545     return N0->hasOneUse() && N1->hasOneUse() &&
4546       isSignExtended(N0, DAG) && isSignExtended(N1, DAG);
4547   }
4548   return false;
4549 }
4550
4551 static bool isAddSubZExt(SDNode *N, SelectionDAG &DAG) {
4552   unsigned Opcode = N->getOpcode();
4553   if (Opcode == ISD::ADD || Opcode == ISD::SUB) {
4554     SDNode *N0 = N->getOperand(0).getNode();
4555     SDNode *N1 = N->getOperand(1).getNode();
4556     return N0->hasOneUse() && N1->hasOneUse() &&
4557       isZeroExtended(N0, DAG) && isZeroExtended(N1, DAG);
4558   }
4559   return false;
4560 }
4561
4562 static SDValue LowerMUL(SDValue Op, SelectionDAG &DAG) {
4563   // Multiplications are only custom-lowered for 128-bit vectors so that
4564   // VMULL can be detected.  Otherwise v2i64 multiplications are not legal.
4565   EVT VT = Op.getValueType();
4566   assert(VT.is128BitVector() && "unexpected type for custom-lowering ISD::MUL");
4567   SDNode *N0 = Op.getOperand(0).getNode();
4568   SDNode *N1 = Op.getOperand(1).getNode();
4569   unsigned NewOpc = 0;
4570   bool isMLA = false;
4571   bool isN0SExt = isSignExtended(N0, DAG);
4572   bool isN1SExt = isSignExtended(N1, DAG);
4573   if (isN0SExt && isN1SExt)
4574     NewOpc = ARMISD::VMULLs;
4575   else {
4576     bool isN0ZExt = isZeroExtended(N0, DAG);
4577     bool isN1ZExt = isZeroExtended(N1, DAG);
4578     if (isN0ZExt && isN1ZExt)
4579       NewOpc = ARMISD::VMULLu;
4580     else if (isN1SExt || isN1ZExt) {
4581       // Look for (s/zext A + s/zext B) * (s/zext C). We want to turn these
4582       // into (s/zext A * s/zext C) + (s/zext B * s/zext C)
4583       if (isN1SExt && isAddSubSExt(N0, DAG)) {
4584         NewOpc = ARMISD::VMULLs;
4585         isMLA = true;
4586       } else if (isN1ZExt && isAddSubZExt(N0, DAG)) {
4587         NewOpc = ARMISD::VMULLu;
4588         isMLA = true;
4589       } else if (isN0ZExt && isAddSubZExt(N1, DAG)) {
4590         std::swap(N0, N1);
4591         NewOpc = ARMISD::VMULLu;
4592         isMLA = true;
4593       }
4594     }
4595
4596     if (!NewOpc) {
4597       if (VT == MVT::v2i64)
4598         // Fall through to expand this.  It is not legal.
4599         return SDValue();
4600       else
4601         // Other vector multiplications are legal.
4602         return Op;
4603     }
4604   }
4605
4606   // Legalize to a VMULL instruction.
4607   DebugLoc DL = Op.getDebugLoc();
4608   SDValue Op0;
4609   SDValue Op1 = SkipExtension(N1, DAG);
4610   if (!isMLA) {
4611     Op0 = SkipExtension(N0, DAG);
4612     assert(Op0.getValueType().is64BitVector() &&
4613            Op1.getValueType().is64BitVector() &&
4614            "unexpected types for extended operands to VMULL");
4615     return DAG.getNode(NewOpc, DL, VT, Op0, Op1);
4616   }
4617
4618   // Optimizing (zext A + zext B) * C, to (VMULL A, C) + (VMULL B, C) during
4619   // isel lowering to take advantage of no-stall back to back vmul + vmla.
4620   //   vmull q0, d4, d6
4621   //   vmlal q0, d5, d6
4622   // is faster than
4623   //   vaddl q0, d4, d5
4624   //   vmovl q1, d6
4625   //   vmul  q0, q0, q1
4626   SDValue N00 = SkipExtension(N0->getOperand(0).getNode(), DAG);
4627   SDValue N01 = SkipExtension(N0->getOperand(1).getNode(), DAG);
4628   EVT Op1VT = Op1.getValueType();
4629   return DAG.getNode(N0->getOpcode(), DL, VT,
4630                      DAG.getNode(NewOpc, DL, VT,
4631                                DAG.getNode(ISD::BITCAST, DL, Op1VT, N00), Op1),
4632                      DAG.getNode(NewOpc, DL, VT,
4633                                DAG.getNode(ISD::BITCAST, DL, Op1VT, N01), Op1));
4634 }
4635
4636 static SDValue
4637 LowerSDIV_v4i8(SDValue X, SDValue Y, DebugLoc dl, SelectionDAG &DAG) {
4638   // Convert to float
4639   // float4 xf = vcvt_f32_s32(vmovl_s16(a.lo));
4640   // float4 yf = vcvt_f32_s32(vmovl_s16(b.lo));
4641   X = DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v4i32, X);
4642   Y = DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v4i32, Y);
4643   X = DAG.getNode(ISD::SINT_TO_FP, dl, MVT::v4f32, X);
4644   Y = DAG.getNode(ISD::SINT_TO_FP, dl, MVT::v4f32, Y);
4645   // Get reciprocal estimate.
4646   // float4 recip = vrecpeq_f32(yf);
4647   Y = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, MVT::v4f32,
4648                    DAG.getConstant(Intrinsic::arm_neon_vrecpe, MVT::i32), Y);
4649   // Because char has a smaller range than uchar, we can actually get away
4650   // without any newton steps.  This requires that we use a weird bias
4651   // of 0xb000, however (again, this has been exhaustively tested).
4652   // float4 result = as_float4(as_int4(xf*recip) + 0xb000);
4653   X = DAG.getNode(ISD::FMUL, dl, MVT::v4f32, X, Y);
4654   X = DAG.getNode(ISD::BITCAST, dl, MVT::v4i32, X);
4655   Y = DAG.getConstant(0xb000, MVT::i32);
4656   Y = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Y, Y, Y, Y);
4657   X = DAG.getNode(ISD::ADD, dl, MVT::v4i32, X, Y);
4658   X = DAG.getNode(ISD::BITCAST, dl, MVT::v4f32, X);
4659   // Convert back to short.
4660   X = DAG.getNode(ISD::FP_TO_SINT, dl, MVT::v4i32, X);
4661   X = DAG.getNode(ISD::TRUNCATE, dl, MVT::v4i16, X);
4662   return X;
4663 }
4664
4665 static SDValue
4666 LowerSDIV_v4i16(SDValue N0, SDValue N1, DebugLoc dl, SelectionDAG &DAG) {
4667   SDValue N2;
4668   // Convert to float.
4669   // float4 yf = vcvt_f32_s32(vmovl_s16(y));
4670   // float4 xf = vcvt_f32_s32(vmovl_s16(x));
4671   N0 = DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v4i32, N0);
4672   N1 = DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v4i32, N1);
4673   N0 = DAG.getNode(ISD::SINT_TO_FP, dl, MVT::v4f32, N0);
4674   N1 = DAG.getNode(ISD::SINT_TO_FP, dl, MVT::v4f32, N1);
4675
4676   // Use reciprocal estimate and one refinement step.
4677   // float4 recip = vrecpeq_f32(yf);
4678   // recip *= vrecpsq_f32(yf, recip);
4679   N2 = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, MVT::v4f32,
4680                    DAG.getConstant(Intrinsic::arm_neon_vrecpe, MVT::i32), N1);
4681   N1 = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, MVT::v4f32,
4682                    DAG.getConstant(Intrinsic::arm_neon_vrecps, MVT::i32),
4683                    N1, N2);
4684   N2 = DAG.getNode(ISD::FMUL, dl, MVT::v4f32, N1, N2);
4685   // Because short has a smaller range than ushort, we can actually get away
4686   // with only a single newton step.  This requires that we use a weird bias
4687   // of 89, however (again, this has been exhaustively tested).
4688   // float4 result = as_float4(as_int4(xf*recip) + 0x89);
4689   N0 = DAG.getNode(ISD::FMUL, dl, MVT::v4f32, N0, N2);
4690   N0 = DAG.getNode(ISD::BITCAST, dl, MVT::v4i32, N0);
4691   N1 = DAG.getConstant(0x89, MVT::i32);
4692   N1 = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, N1, N1, N1, N1);
4693   N0 = DAG.getNode(ISD::ADD, dl, MVT::v4i32, N0, N1);
4694   N0 = DAG.getNode(ISD::BITCAST, dl, MVT::v4f32, N0);
4695   // Convert back to integer and return.
4696   // return vmovn_s32(vcvt_s32_f32(result));
4697   N0 = DAG.getNode(ISD::FP_TO_SINT, dl, MVT::v4i32, N0);
4698   N0 = DAG.getNode(ISD::TRUNCATE, dl, MVT::v4i16, N0);
4699   return N0;
4700 }
4701
4702 static SDValue LowerSDIV(SDValue Op, SelectionDAG &DAG) {
4703   EVT VT = Op.getValueType();
4704   assert((VT == MVT::v4i16 || VT == MVT::v8i8) &&
4705          "unexpected type for custom-lowering ISD::SDIV");
4706
4707   DebugLoc dl = Op.getDebugLoc();
4708   SDValue N0 = Op.getOperand(0);
4709   SDValue N1 = Op.getOperand(1);
4710   SDValue N2, N3;
4711
4712   if (VT == MVT::v8i8) {
4713     N0 = DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v8i16, N0);
4714     N1 = DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v8i16, N1);
4715
4716     N2 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MVT::v4i16, N0,
4717                      DAG.getIntPtrConstant(4));
4718     N3 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MVT::v4i16, N1,
4719                      DAG.getIntPtrConstant(4));
4720     N0 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MVT::v4i16, N0,
4721                      DAG.getIntPtrConstant(0));
4722     N1 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MVT::v4i16, N1,
4723                      DAG.getIntPtrConstant(0));
4724
4725     N0 = LowerSDIV_v4i8(N0, N1, dl, DAG); // v4i16
4726     N2 = LowerSDIV_v4i8(N2, N3, dl, DAG); // v4i16
4727
4728     N0 = DAG.getNode(ISD::CONCAT_VECTORS, dl, MVT::v8i16, N0, N2);
4729     N0 = LowerCONCAT_VECTORS(N0, DAG);
4730
4731     N0 = DAG.getNode(ISD::TRUNCATE, dl, MVT::v8i8, N0);
4732     return N0;
4733   }
4734   return LowerSDIV_v4i16(N0, N1, dl, DAG);
4735 }
4736
4737 static SDValue LowerUDIV(SDValue Op, SelectionDAG &DAG) {
4738   EVT VT = Op.getValueType();
4739   assert((VT == MVT::v4i16 || VT == MVT::v8i8) &&
4740          "unexpected type for custom-lowering ISD::UDIV");
4741
4742   DebugLoc dl = Op.getDebugLoc();
4743   SDValue N0 = Op.getOperand(0);
4744   SDValue N1 = Op.getOperand(1);
4745   SDValue N2, N3;
4746
4747   if (VT == MVT::v8i8) {
4748     N0 = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::v8i16, N0);
4749     N1 = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::v8i16, N1);
4750
4751     N2 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MVT::v4i16, N0,
4752                      DAG.getIntPtrConstant(4));
4753     N3 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MVT::v4i16, N1,
4754                      DAG.getIntPtrConstant(4));
4755     N0 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MVT::v4i16, N0,
4756                      DAG.getIntPtrConstant(0));
4757     N1 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MVT::v4i16, N1,
4758                      DAG.getIntPtrConstant(0));
4759
4760     N0 = LowerSDIV_v4i16(N0, N1, dl, DAG); // v4i16
4761     N2 = LowerSDIV_v4i16(N2, N3, dl, DAG); // v4i16
4762
4763     N0 = DAG.getNode(ISD::CONCAT_VECTORS, dl, MVT::v8i16, N0, N2);
4764     N0 = LowerCONCAT_VECTORS(N0, DAG);
4765
4766     N0 = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, MVT::v8i8,
4767                      DAG.getConstant(Intrinsic::arm_neon_vqmovnsu, MVT::i32),
4768                      N0);
4769     return N0;
4770   }
4771
4772   // v4i16 sdiv ... Convert to float.
4773   // float4 yf = vcvt_f32_s32(vmovl_u16(y));
4774   // float4 xf = vcvt_f32_s32(vmovl_u16(x));
4775   N0 = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::v4i32, N0);
4776   N1 = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::v4i32, N1);
4777   N0 = DAG.getNode(ISD::SINT_TO_FP, dl, MVT::v4f32, N0);
4778   SDValue BN1 = DAG.getNode(ISD::SINT_TO_FP, dl, MVT::v4f32, N1);
4779
4780   // Use reciprocal estimate and two refinement steps.
4781   // float4 recip = vrecpeq_f32(yf);
4782   // recip *= vrecpsq_f32(yf, recip);
4783   // recip *= vrecpsq_f32(yf, recip);
4784   N2 = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, MVT::v4f32,
4785                    DAG.getConstant(Intrinsic::arm_neon_vrecpe, MVT::i32), BN1);
4786   N1 = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, MVT::v4f32,
4787                    DAG.getConstant(Intrinsic::arm_neon_vrecps, MVT::i32),
4788                    BN1, N2);
4789   N2 = DAG.getNode(ISD::FMUL, dl, MVT::v4f32, N1, N2);
4790   N1 = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, MVT::v4f32,
4791                    DAG.getConstant(Intrinsic::arm_neon_vrecps, MVT::i32),
4792                    BN1, N2);
4793   N2 = DAG.getNode(ISD::FMUL, dl, MVT::v4f32, N1, N2);
4794   // Simply multiplying by the reciprocal estimate can leave us a few ulps
4795   // too low, so we add 2 ulps (exhaustive testing shows that this is enough,
4796   // and that it will never cause us to return an answer too large).
4797   // float4 result = as_float4(as_int4(xf*recip) + 2);
4798   N0 = DAG.getNode(ISD::FMUL, dl, MVT::v4f32, N0, N2);
4799   N0 = DAG.getNode(ISD::BITCAST, dl, MVT::v4i32, N0);
4800   N1 = DAG.getConstant(2, MVT::i32);
4801   N1 = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, N1, N1, N1, N1);
4802   N0 = DAG.getNode(ISD::ADD, dl, MVT::v4i32, N0, N1);
4803   N0 = DAG.getNode(ISD::BITCAST, dl, MVT::v4f32, N0);
4804   // Convert back to integer and return.
4805   // return vmovn_u32(vcvt_s32_f32(result));
4806   N0 = DAG.getNode(ISD::FP_TO_SINT, dl, MVT::v4i32, N0);
4807   N0 = DAG.getNode(ISD::TRUNCATE, dl, MVT::v4i16, N0);
4808   return N0;
4809 }
4810
4811 SDValue ARMTargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) const {
4812   switch (Op.getOpcode()) {
4813   default: llvm_unreachable("Don't know how to custom lower this!");
4814   case ISD::ConstantPool:  return LowerConstantPool(Op, DAG);
4815   case ISD::BlockAddress:  return LowerBlockAddress(Op, DAG);
4816   case ISD::GlobalAddress:
4817     return Subtarget->isTargetDarwin() ? LowerGlobalAddressDarwin(Op, DAG) :
4818       LowerGlobalAddressELF(Op, DAG);
4819   case ISD::GlobalTLSAddress: return LowerGlobalTLSAddress(Op, DAG);
4820   case ISD::SELECT:        return LowerSELECT(Op, DAG);
4821   case ISD::SELECT_CC:     return LowerSELECT_CC(Op, DAG);
4822   case ISD::BR_CC:         return LowerBR_CC(Op, DAG);
4823   case ISD::BR_JT:         return LowerBR_JT(Op, DAG);
4824   case ISD::VASTART:       return LowerVASTART(Op, DAG);
4825   case ISD::MEMBARRIER:    return LowerMEMBARRIER(Op, DAG, Subtarget);
4826   case ISD::PREFETCH:      return LowerPREFETCH(Op, DAG, Subtarget);
4827   case ISD::SINT_TO_FP:
4828   case ISD::UINT_TO_FP:    return LowerINT_TO_FP(Op, DAG);
4829   case ISD::FP_TO_SINT:
4830   case ISD::FP_TO_UINT:    return LowerFP_TO_INT(Op, DAG);
4831   case ISD::FCOPYSIGN:     return LowerFCOPYSIGN(Op, DAG);
4832   case ISD::RETURNADDR:    return LowerRETURNADDR(Op, DAG);
4833   case ISD::FRAMEADDR:     return LowerFRAMEADDR(Op, DAG);
4834   case ISD::GLOBAL_OFFSET_TABLE: return LowerGLOBAL_OFFSET_TABLE(Op, DAG);
4835   case ISD::EH_SJLJ_SETJMP: return LowerEH_SJLJ_SETJMP(Op, DAG);
4836   case ISD::EH_SJLJ_LONGJMP: return LowerEH_SJLJ_LONGJMP(Op, DAG);
4837   case ISD::EH_SJLJ_DISPATCHSETUP: return LowerEH_SJLJ_DISPATCHSETUP(Op, DAG);
4838   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG,
4839                                                                Subtarget);
4840   case ISD::BITCAST:       return ExpandBITCAST(Op.getNode(), DAG);
4841   case ISD::SHL:
4842   case ISD::SRL:
4843   case ISD::SRA:           return LowerShift(Op.getNode(), DAG, Subtarget);
4844   case ISD::SHL_PARTS:     return LowerShiftLeftParts(Op, DAG);
4845   case ISD::SRL_PARTS:
4846   case ISD::SRA_PARTS:     return LowerShiftRightParts(Op, DAG);
4847   case ISD::CTTZ:          return LowerCTTZ(Op.getNode(), DAG, Subtarget);
4848   case ISD::VSETCC:        return LowerVSETCC(Op, DAG);
4849   case ISD::BUILD_VECTOR:  return LowerBUILD_VECTOR(Op, DAG, Subtarget);
4850   case ISD::VECTOR_SHUFFLE: return LowerVECTOR_SHUFFLE(Op, DAG);
4851   case ISD::EXTRACT_VECTOR_ELT: return LowerEXTRACT_VECTOR_ELT(Op, DAG);
4852   case ISD::CONCAT_VECTORS: return LowerCONCAT_VECTORS(Op, DAG);
4853   case ISD::FLT_ROUNDS_:   return LowerFLT_ROUNDS_(Op, DAG);
4854   case ISD::MUL:           return LowerMUL(Op, DAG);
4855   case ISD::SDIV:          return LowerSDIV(Op, DAG);
4856   case ISD::UDIV:          return LowerUDIV(Op, DAG);
4857   }
4858   return SDValue();
4859 }
4860
4861 /// ReplaceNodeResults - Replace the results of node with an illegal result
4862 /// type with new values built out of custom code.
4863 void ARMTargetLowering::ReplaceNodeResults(SDNode *N,
4864                                            SmallVectorImpl<SDValue>&Results,
4865                                            SelectionDAG &DAG) const {
4866   SDValue Res;
4867   switch (N->getOpcode()) {
4868   default:
4869     llvm_unreachable("Don't know how to custom expand this!");
4870     break;
4871   case ISD::BITCAST:
4872     Res = ExpandBITCAST(N, DAG);
4873     break;
4874   case ISD::SRL:
4875   case ISD::SRA:
4876     Res = Expand64BitShift(N, DAG, Subtarget);
4877     break;
4878   }
4879   if (Res.getNode())
4880     Results.push_back(Res);
4881 }
4882
4883 //===----------------------------------------------------------------------===//
4884 //                           ARM Scheduler Hooks
4885 //===----------------------------------------------------------------------===//
4886
4887 MachineBasicBlock *
4888 ARMTargetLowering::EmitAtomicCmpSwap(MachineInstr *MI,
4889                                      MachineBasicBlock *BB,
4890                                      unsigned Size) const {
4891   unsigned dest    = MI->getOperand(0).getReg();
4892   unsigned ptr     = MI->getOperand(1).getReg();
4893   unsigned oldval  = MI->getOperand(2).getReg();
4894   unsigned newval  = MI->getOperand(3).getReg();
4895   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
4896   DebugLoc dl = MI->getDebugLoc();
4897   bool isThumb2 = Subtarget->isThumb2();
4898
4899   MachineRegisterInfo &MRI = BB->getParent()->getRegInfo();
4900   unsigned scratch =
4901     MRI.createVirtualRegister(isThumb2 ? ARM::rGPRRegisterClass
4902                                        : ARM::GPRRegisterClass);
4903
4904   if (isThumb2) {
4905     MRI.constrainRegClass(dest, ARM::rGPRRegisterClass);
4906     MRI.constrainRegClass(oldval, ARM::rGPRRegisterClass);
4907     MRI.constrainRegClass(newval, ARM::rGPRRegisterClass);
4908   }
4909
4910   unsigned ldrOpc, strOpc;
4911   switch (Size) {
4912   default: llvm_unreachable("unsupported size for AtomicCmpSwap!");
4913   case 1:
4914     ldrOpc = isThumb2 ? ARM::t2LDREXB : ARM::LDREXB;
4915     strOpc = isThumb2 ? ARM::t2STREXB : ARM::STREXB;
4916     break;
4917   case 2:
4918     ldrOpc = isThumb2 ? ARM::t2LDREXH : ARM::LDREXH;
4919     strOpc = isThumb2 ? ARM::t2STREXH : ARM::STREXH;
4920     break;
4921   case 4:
4922     ldrOpc = isThumb2 ? ARM::t2LDREX : ARM::LDREX;
4923     strOpc = isThumb2 ? ARM::t2STREX : ARM::STREX;
4924     break;
4925   }
4926
4927   MachineFunction *MF = BB->getParent();
4928   const BasicBlock *LLVM_BB = BB->getBasicBlock();
4929   MachineFunction::iterator It = BB;
4930   ++It; // insert the new blocks after the current block
4931
4932   MachineBasicBlock *loop1MBB = MF->CreateMachineBasicBlock(LLVM_BB);
4933   MachineBasicBlock *loop2MBB = MF->CreateMachineBasicBlock(LLVM_BB);
4934   MachineBasicBlock *exitMBB = MF->CreateMachineBasicBlock(LLVM_BB);
4935   MF->insert(It, loop1MBB);
4936   MF->insert(It, loop2MBB);
4937   MF->insert(It, exitMBB);
4938
4939   // Transfer the remainder of BB and its successor edges to exitMBB.
4940   exitMBB->splice(exitMBB->begin(), BB,
4941                   llvm::next(MachineBasicBlock::iterator(MI)),
4942                   BB->end());
4943   exitMBB->transferSuccessorsAndUpdatePHIs(BB);
4944
4945   //  thisMBB:
4946   //   ...
4947   //   fallthrough --> loop1MBB
4948   BB->addSuccessor(loop1MBB);
4949
4950   // loop1MBB:
4951   //   ldrex dest, [ptr]
4952   //   cmp dest, oldval
4953   //   bne exitMBB
4954   BB = loop1MBB;
4955   AddDefaultPred(BuildMI(BB, dl, TII->get(ldrOpc), dest).addReg(ptr));
4956   AddDefaultPred(BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2CMPrr : ARM::CMPrr))
4957                  .addReg(dest).addReg(oldval));
4958   BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2Bcc : ARM::Bcc))
4959     .addMBB(exitMBB).addImm(ARMCC::NE).addReg(ARM::CPSR);
4960   BB->addSuccessor(loop2MBB);
4961   BB->addSuccessor(exitMBB);
4962
4963   // loop2MBB:
4964   //   strex scratch, newval, [ptr]
4965   //   cmp scratch, #0
4966   //   bne loop1MBB
4967   BB = loop2MBB;
4968   AddDefaultPred(BuildMI(BB, dl, TII->get(strOpc), scratch).addReg(newval)
4969                  .addReg(ptr));
4970   AddDefaultPred(BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2CMPri : ARM::CMPri))
4971                  .addReg(scratch).addImm(0));
4972   BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2Bcc : ARM::Bcc))
4973     .addMBB(loop1MBB).addImm(ARMCC::NE).addReg(ARM::CPSR);
4974   BB->addSuccessor(loop1MBB);
4975   BB->addSuccessor(exitMBB);
4976
4977   //  exitMBB:
4978   //   ...
4979   BB = exitMBB;
4980
4981   MI->eraseFromParent();   // The instruction is gone now.
4982
4983   return BB;
4984 }
4985
4986 MachineBasicBlock *
4987 ARMTargetLowering::EmitAtomicBinary(MachineInstr *MI, MachineBasicBlock *BB,
4988                                     unsigned Size, unsigned BinOpcode) const {
4989   // This also handles ATOMIC_SWAP, indicated by BinOpcode==0.
4990   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
4991
4992   const BasicBlock *LLVM_BB = BB->getBasicBlock();
4993   MachineFunction *MF = BB->getParent();
4994   MachineFunction::iterator It = BB;
4995   ++It;
4996
4997   unsigned dest = MI->getOperand(0).getReg();
4998   unsigned ptr = MI->getOperand(1).getReg();
4999   unsigned incr = MI->getOperand(2).getReg();
5000   DebugLoc dl = MI->getDebugLoc();
5001   bool isThumb2 = Subtarget->isThumb2();
5002
5003   MachineRegisterInfo &MRI = BB->getParent()->getRegInfo();
5004   if (isThumb2) {
5005     MRI.constrainRegClass(dest, ARM::rGPRRegisterClass);
5006     MRI.constrainRegClass(ptr, ARM::rGPRRegisterClass);
5007   }
5008
5009   unsigned ldrOpc, strOpc;
5010   switch (Size) {
5011   default: llvm_unreachable("unsupported size for AtomicCmpSwap!");
5012   case 1:
5013     ldrOpc = isThumb2 ? ARM::t2LDREXB : ARM::LDREXB;
5014     strOpc = isThumb2 ? ARM::t2STREXB : ARM::STREXB;
5015     break;
5016   case 2:
5017     ldrOpc = isThumb2 ? ARM::t2LDREXH : ARM::LDREXH;
5018     strOpc = isThumb2 ? ARM::t2STREXH : ARM::STREXH;
5019     break;
5020   case 4:
5021     ldrOpc = isThumb2 ? ARM::t2LDREX : ARM::LDREX;
5022     strOpc = isThumb2 ? ARM::t2STREX : ARM::STREX;
5023     break;
5024   }
5025
5026   MachineBasicBlock *loopMBB = MF->CreateMachineBasicBlock(LLVM_BB);
5027   MachineBasicBlock *exitMBB = MF->CreateMachineBasicBlock(LLVM_BB);
5028   MF->insert(It, loopMBB);
5029   MF->insert(It, exitMBB);
5030
5031   // Transfer the remainder of BB and its successor edges to exitMBB.
5032   exitMBB->splice(exitMBB->begin(), BB,
5033                   llvm::next(MachineBasicBlock::iterator(MI)),
5034                   BB->end());
5035   exitMBB->transferSuccessorsAndUpdatePHIs(BB);
5036
5037   TargetRegisterClass *TRC =
5038     isThumb2 ? ARM::tGPRRegisterClass : ARM::GPRRegisterClass;
5039   unsigned scratch = MRI.createVirtualRegister(TRC);
5040   unsigned scratch2 = (!BinOpcode) ? incr : MRI.createVirtualRegister(TRC);
5041
5042   //  thisMBB:
5043   //   ...
5044   //   fallthrough --> loopMBB
5045   BB->addSuccessor(loopMBB);
5046
5047   //  loopMBB:
5048   //   ldrex dest, ptr
5049   //   <binop> scratch2, dest, incr
5050   //   strex scratch, scratch2, ptr
5051   //   cmp scratch, #0
5052   //   bne- loopMBB
5053   //   fallthrough --> exitMBB
5054   BB = loopMBB;
5055   AddDefaultPred(BuildMI(BB, dl, TII->get(ldrOpc), dest).addReg(ptr));
5056   if (BinOpcode) {
5057     // operand order needs to go the other way for NAND
5058     if (BinOpcode == ARM::BICrr || BinOpcode == ARM::t2BICrr)
5059       AddDefaultPred(BuildMI(BB, dl, TII->get(BinOpcode), scratch2).
5060                      addReg(incr).addReg(dest)).addReg(0);
5061     else
5062       AddDefaultPred(BuildMI(BB, dl, TII->get(BinOpcode), scratch2).
5063                      addReg(dest).addReg(incr)).addReg(0);
5064   }
5065
5066   AddDefaultPred(BuildMI(BB, dl, TII->get(strOpc), scratch).addReg(scratch2)
5067                  .addReg(ptr));
5068   AddDefaultPred(BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2CMPri : ARM::CMPri))
5069                  .addReg(scratch).addImm(0));
5070   BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2Bcc : ARM::Bcc))
5071     .addMBB(loopMBB).addImm(ARMCC::NE).addReg(ARM::CPSR);
5072
5073   BB->addSuccessor(loopMBB);
5074   BB->addSuccessor(exitMBB);
5075
5076   //  exitMBB:
5077   //   ...
5078   BB = exitMBB;
5079
5080   MI->eraseFromParent();   // The instruction is gone now.
5081
5082   return BB;
5083 }
5084
5085 MachineBasicBlock *
5086 ARMTargetLowering::EmitAtomicBinaryMinMax(MachineInstr *MI,
5087                                           MachineBasicBlock *BB,
5088                                           unsigned Size,
5089                                           bool signExtend,
5090                                           ARMCC::CondCodes Cond) const {
5091   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
5092
5093   const BasicBlock *LLVM_BB = BB->getBasicBlock();
5094   MachineFunction *MF = BB->getParent();
5095   MachineFunction::iterator It = BB;
5096   ++It;
5097
5098   unsigned dest = MI->getOperand(0).getReg();
5099   unsigned ptr = MI->getOperand(1).getReg();
5100   unsigned incr = MI->getOperand(2).getReg();
5101   unsigned oldval = dest;
5102   DebugLoc dl = MI->getDebugLoc();
5103   bool isThumb2 = Subtarget->isThumb2();
5104
5105   MachineRegisterInfo &MRI = BB->getParent()->getRegInfo();
5106   if (isThumb2) {
5107     MRI.constrainRegClass(dest, ARM::rGPRRegisterClass);
5108     MRI.constrainRegClass(ptr, ARM::rGPRRegisterClass);
5109   }
5110
5111   unsigned ldrOpc, strOpc, extendOpc;
5112   switch (Size) {
5113   default: llvm_unreachable("unsupported size for AtomicCmpSwap!");
5114   case 1:
5115     ldrOpc = isThumb2 ? ARM::t2LDREXB : ARM::LDREXB;
5116     strOpc = isThumb2 ? ARM::t2STREXB : ARM::STREXB;
5117     extendOpc = isThumb2 ? ARM::t2SXTBr : ARM::SXTBr;
5118     break;
5119   case 2:
5120     ldrOpc = isThumb2 ? ARM::t2LDREXH : ARM::LDREXH;
5121     strOpc = isThumb2 ? ARM::t2STREXH : ARM::STREXH;
5122     extendOpc = isThumb2 ? ARM::t2SXTHr : ARM::SXTHr;
5123     break;
5124   case 4:
5125     ldrOpc = isThumb2 ? ARM::t2LDREX : ARM::LDREX;
5126     strOpc = isThumb2 ? ARM::t2STREX : ARM::STREX;
5127     extendOpc = 0;
5128     break;
5129   }
5130
5131   MachineBasicBlock *loopMBB = MF->CreateMachineBasicBlock(LLVM_BB);
5132   MachineBasicBlock *exitMBB = MF->CreateMachineBasicBlock(LLVM_BB);
5133   MF->insert(It, loopMBB);
5134   MF->insert(It, exitMBB);
5135
5136   // Transfer the remainder of BB and its successor edges to exitMBB.
5137   exitMBB->splice(exitMBB->begin(), BB,
5138                   llvm::next(MachineBasicBlock::iterator(MI)),
5139                   BB->end());
5140   exitMBB->transferSuccessorsAndUpdatePHIs(BB);
5141
5142   TargetRegisterClass *TRC =
5143     isThumb2 ? ARM::tGPRRegisterClass : ARM::GPRRegisterClass;
5144   unsigned scratch = MRI.createVirtualRegister(TRC);
5145   unsigned scratch2 = MRI.createVirtualRegister(TRC);
5146
5147   //  thisMBB:
5148   //   ...
5149   //   fallthrough --> loopMBB
5150   BB->addSuccessor(loopMBB);
5151
5152   //  loopMBB:
5153   //   ldrex dest, ptr
5154   //   (sign extend dest, if required)
5155   //   cmp dest, incr
5156   //   cmov.cond scratch2, dest, incr
5157   //   strex scratch, scratch2, ptr
5158   //   cmp scratch, #0
5159   //   bne- loopMBB
5160   //   fallthrough --> exitMBB
5161   BB = loopMBB;
5162   AddDefaultPred(BuildMI(BB, dl, TII->get(ldrOpc), dest).addReg(ptr));
5163
5164   // Sign extend the value, if necessary.
5165   if (signExtend && extendOpc) {
5166     oldval = MRI.createVirtualRegister(ARM::GPRRegisterClass);
5167     AddDefaultPred(BuildMI(BB, dl, TII->get(extendOpc), oldval).addReg(dest));
5168   }
5169
5170   // Build compare and cmov instructions.
5171   AddDefaultPred(BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2CMPrr : ARM::CMPrr))
5172                  .addReg(oldval).addReg(incr));
5173   BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2MOVCCr : ARM::MOVCCr), scratch2)
5174          .addReg(oldval).addReg(incr).addImm(Cond).addReg(ARM::CPSR);
5175
5176   AddDefaultPred(BuildMI(BB, dl, TII->get(strOpc), scratch).addReg(scratch2)
5177                  .addReg(ptr));
5178   AddDefaultPred(BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2CMPri : ARM::CMPri))
5179                  .addReg(scratch).addImm(0));
5180   BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2Bcc : ARM::Bcc))
5181     .addMBB(loopMBB).addImm(ARMCC::NE).addReg(ARM::CPSR);
5182
5183   BB->addSuccessor(loopMBB);
5184   BB->addSuccessor(exitMBB);
5185
5186   //  exitMBB:
5187   //   ...
5188   BB = exitMBB;
5189
5190   MI->eraseFromParent();   // The instruction is gone now.
5191
5192   return BB;
5193 }
5194
5195 static
5196 MachineBasicBlock *OtherSucc(MachineBasicBlock *MBB, MachineBasicBlock *Succ) {
5197   for (MachineBasicBlock::succ_iterator I = MBB->succ_begin(),
5198        E = MBB->succ_end(); I != E; ++I)
5199     if (*I != Succ)
5200       return *I;
5201   llvm_unreachable("Expecting a BB with two successors!");
5202 }
5203
5204 // FIXME: This opcode table should obviously be expressed in the target
5205 // description. We probably just need a "machine opcode" value in the pseudo
5206 // instruction. But the ideal solution maybe to simply remove the "S" version
5207 // of the opcode altogether.
5208 struct AddSubFlagsOpcodePair {
5209   unsigned PseudoOpc;
5210   unsigned MachineOpc;
5211 };
5212
5213 static AddSubFlagsOpcodePair AddSubFlagsOpcodeMap[] = {
5214   {ARM::ADCSri, ARM::ADCri},
5215   {ARM::ADCSrr, ARM::ADCrr},
5216   {ARM::ADCSrs, ARM::ADCrs},
5217   {ARM::SBCSri, ARM::SBCri},
5218   {ARM::SBCSrr, ARM::SBCrr},
5219   {ARM::SBCSrs, ARM::SBCrs},
5220   {ARM::RSBSri, ARM::RSBri},
5221   {ARM::RSBSrr, ARM::RSBrr},
5222   {ARM::RSBSrs, ARM::RSBrs},
5223   {ARM::RSCSri, ARM::RSCri},
5224   {ARM::RSCSrs, ARM::RSCrs},
5225   {ARM::t2ADCSri, ARM::t2ADCri},
5226   {ARM::t2ADCSrr, ARM::t2ADCrr},
5227   {ARM::t2ADCSrs, ARM::t2ADCrs},
5228   {ARM::t2SBCSri, ARM::t2SBCri},
5229   {ARM::t2SBCSrr, ARM::t2SBCrr},
5230   {ARM::t2SBCSrs, ARM::t2SBCrs},
5231   {ARM::t2RSBSri, ARM::t2RSBri},
5232   {ARM::t2RSBSrs, ARM::t2RSBrs},
5233 };
5234
5235 // Convert and Add or Subtract with Carry and Flags to a generic opcode with
5236 // CPSR<def> operand. e.g. ADCS (...) -> ADC (... CPSR<def>).
5237 //
5238 // FIXME: Somewhere we should assert that CPSR<def> is in the correct
5239 // position to be recognized by the target descrition as the 'S' bit.
5240 bool ARMTargetLowering::RemapAddSubWithFlags(MachineInstr *MI,
5241                                              MachineBasicBlock *BB) const {
5242   unsigned OldOpc = MI->getOpcode();
5243   unsigned NewOpc = 0;
5244
5245   // This is only called for instructions that need remapping, so iterating over
5246   // the tiny opcode table is not costly.
5247   static const int NPairs =
5248     sizeof(AddSubFlagsOpcodeMap) / sizeof(AddSubFlagsOpcodePair);
5249   for (AddSubFlagsOpcodePair *Pair = &AddSubFlagsOpcodeMap[0],
5250          *End = &AddSubFlagsOpcodeMap[NPairs]; Pair != End; ++Pair) {
5251     if (OldOpc == Pair->PseudoOpc) {
5252       NewOpc = Pair->MachineOpc;
5253       break;
5254     }
5255   }
5256   if (!NewOpc)
5257     return false;
5258
5259   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
5260   DebugLoc dl = MI->getDebugLoc();
5261   MachineInstrBuilder MIB = BuildMI(*BB, MI, dl, TII->get(NewOpc));
5262   for (unsigned i = 0; i < MI->getNumOperands(); ++i)
5263     MIB.addOperand(MI->getOperand(i));
5264   AddDefaultPred(MIB);
5265   MIB.addReg(ARM::CPSR, RegState::Define); // S bit
5266   MI->eraseFromParent();
5267   return true;
5268 }
5269
5270 MachineBasicBlock *
5271 ARMTargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
5272                                                MachineBasicBlock *BB) const {
5273   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
5274   DebugLoc dl = MI->getDebugLoc();
5275   bool isThumb2 = Subtarget->isThumb2();
5276   switch (MI->getOpcode()) {
5277   default: {
5278     if (RemapAddSubWithFlags(MI, BB))
5279       return BB;
5280
5281     MI->dump();
5282     llvm_unreachable("Unexpected instr type to insert");
5283   }
5284   case ARM::ATOMIC_LOAD_ADD_I8:
5285      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2ADDrr : ARM::ADDrr);
5286   case ARM::ATOMIC_LOAD_ADD_I16:
5287      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2ADDrr : ARM::ADDrr);
5288   case ARM::ATOMIC_LOAD_ADD_I32:
5289      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2ADDrr : ARM::ADDrr);
5290
5291   case ARM::ATOMIC_LOAD_AND_I8:
5292      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2ANDrr : ARM::ANDrr);
5293   case ARM::ATOMIC_LOAD_AND_I16:
5294      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2ANDrr : ARM::ANDrr);
5295   case ARM::ATOMIC_LOAD_AND_I32:
5296      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2ANDrr : ARM::ANDrr);
5297
5298   case ARM::ATOMIC_LOAD_OR_I8:
5299      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2ORRrr : ARM::ORRrr);
5300   case ARM::ATOMIC_LOAD_OR_I16:
5301      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2ORRrr : ARM::ORRrr);
5302   case ARM::ATOMIC_LOAD_OR_I32:
5303      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2ORRrr : ARM::ORRrr);
5304
5305   case ARM::ATOMIC_LOAD_XOR_I8:
5306      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2EORrr : ARM::EORrr);
5307   case ARM::ATOMIC_LOAD_XOR_I16:
5308      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2EORrr : ARM::EORrr);
5309   case ARM::ATOMIC_LOAD_XOR_I32:
5310      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2EORrr : ARM::EORrr);
5311
5312   case ARM::ATOMIC_LOAD_NAND_I8:
5313      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2BICrr : ARM::BICrr);
5314   case ARM::ATOMIC_LOAD_NAND_I16:
5315      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2BICrr : ARM::BICrr);
5316   case ARM::ATOMIC_LOAD_NAND_I32:
5317      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2BICrr : ARM::BICrr);
5318
5319   case ARM::ATOMIC_LOAD_SUB_I8:
5320      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2SUBrr : ARM::SUBrr);
5321   case ARM::ATOMIC_LOAD_SUB_I16:
5322      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2SUBrr : ARM::SUBrr);
5323   case ARM::ATOMIC_LOAD_SUB_I32:
5324      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2SUBrr : ARM::SUBrr);
5325
5326   case ARM::ATOMIC_LOAD_MIN_I8:
5327      return EmitAtomicBinaryMinMax(MI, BB, 1, true, ARMCC::LT);
5328   case ARM::ATOMIC_LOAD_MIN_I16:
5329      return EmitAtomicBinaryMinMax(MI, BB, 2, true, ARMCC::LT);
5330   case ARM::ATOMIC_LOAD_MIN_I32:
5331      return EmitAtomicBinaryMinMax(MI, BB, 4, true, ARMCC::LT);
5332
5333   case ARM::ATOMIC_LOAD_MAX_I8:
5334      return EmitAtomicBinaryMinMax(MI, BB, 1, true, ARMCC::GT);
5335   case ARM::ATOMIC_LOAD_MAX_I16:
5336      return EmitAtomicBinaryMinMax(MI, BB, 2, true, ARMCC::GT);
5337   case ARM::ATOMIC_LOAD_MAX_I32:
5338      return EmitAtomicBinaryMinMax(MI, BB, 4, true, ARMCC::GT);
5339
5340   case ARM::ATOMIC_LOAD_UMIN_I8:
5341      return EmitAtomicBinaryMinMax(MI, BB, 1, false, ARMCC::LO);
5342   case ARM::ATOMIC_LOAD_UMIN_I16:
5343      return EmitAtomicBinaryMinMax(MI, BB, 2, false, ARMCC::LO);
5344   case ARM::ATOMIC_LOAD_UMIN_I32:
5345      return EmitAtomicBinaryMinMax(MI, BB, 4, false, ARMCC::LO);
5346
5347   case ARM::ATOMIC_LOAD_UMAX_I8:
5348      return EmitAtomicBinaryMinMax(MI, BB, 1, false, ARMCC::HI);
5349   case ARM::ATOMIC_LOAD_UMAX_I16:
5350      return EmitAtomicBinaryMinMax(MI, BB, 2, false, ARMCC::HI);
5351   case ARM::ATOMIC_LOAD_UMAX_I32:
5352      return EmitAtomicBinaryMinMax(MI, BB, 4, false, ARMCC::HI);
5353
5354   case ARM::ATOMIC_SWAP_I8:  return EmitAtomicBinary(MI, BB, 1, 0);
5355   case ARM::ATOMIC_SWAP_I16: return EmitAtomicBinary(MI, BB, 2, 0);
5356   case ARM::ATOMIC_SWAP_I32: return EmitAtomicBinary(MI, BB, 4, 0);
5357
5358   case ARM::ATOMIC_CMP_SWAP_I8:  return EmitAtomicCmpSwap(MI, BB, 1);
5359   case ARM::ATOMIC_CMP_SWAP_I16: return EmitAtomicCmpSwap(MI, BB, 2);
5360   case ARM::ATOMIC_CMP_SWAP_I32: return EmitAtomicCmpSwap(MI, BB, 4);
5361
5362   case ARM::tMOVCCr_pseudo: {
5363     // To "insert" a SELECT_CC instruction, we actually have to insert the
5364     // diamond control-flow pattern.  The incoming instruction knows the
5365     // destination vreg to set, the condition code register to branch on, the
5366     // true/false values to select between, and a branch opcode to use.
5367     const BasicBlock *LLVM_BB = BB->getBasicBlock();
5368     MachineFunction::iterator It = BB;
5369     ++It;
5370
5371     //  thisMBB:
5372     //  ...
5373     //   TrueVal = ...
5374     //   cmpTY ccX, r1, r2
5375     //   bCC copy1MBB
5376     //   fallthrough --> copy0MBB
5377     MachineBasicBlock *thisMBB  = BB;
5378     MachineFunction *F = BB->getParent();
5379     MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
5380     MachineBasicBlock *sinkMBB  = F->CreateMachineBasicBlock(LLVM_BB);
5381     F->insert(It, copy0MBB);
5382     F->insert(It, sinkMBB);
5383
5384     // Transfer the remainder of BB and its successor edges to sinkMBB.
5385     sinkMBB->splice(sinkMBB->begin(), BB,
5386                     llvm::next(MachineBasicBlock::iterator(MI)),
5387                     BB->end());
5388     sinkMBB->transferSuccessorsAndUpdatePHIs(BB);
5389
5390     BB->addSuccessor(copy0MBB);
5391     BB->addSuccessor(sinkMBB);
5392
5393     BuildMI(BB, dl, TII->get(ARM::tBcc)).addMBB(sinkMBB)
5394       .addImm(MI->getOperand(3).getImm()).addReg(MI->getOperand(4).getReg());
5395
5396     //  copy0MBB:
5397     //   %FalseValue = ...
5398     //   # fallthrough to sinkMBB
5399     BB = copy0MBB;
5400
5401     // Update machine-CFG edges
5402     BB->addSuccessor(sinkMBB);
5403
5404     //  sinkMBB:
5405     //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
5406     //  ...
5407     BB = sinkMBB;
5408     BuildMI(*BB, BB->begin(), dl,
5409             TII->get(ARM::PHI), MI->getOperand(0).getReg())
5410       .addReg(MI->getOperand(1).getReg()).addMBB(copy0MBB)
5411       .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
5412
5413     MI->eraseFromParent();   // The pseudo instruction is gone now.
5414     return BB;
5415   }
5416
5417   case ARM::BCCi64:
5418   case ARM::BCCZi64: {
5419     // If there is an unconditional branch to the other successor, remove it.
5420     BB->erase(llvm::next(MachineBasicBlock::iterator(MI)), BB->end());
5421
5422     // Compare both parts that make up the double comparison separately for
5423     // equality.
5424     bool RHSisZero = MI->getOpcode() == ARM::BCCZi64;
5425
5426     unsigned LHS1 = MI->getOperand(1).getReg();
5427     unsigned LHS2 = MI->getOperand(2).getReg();
5428     if (RHSisZero) {
5429       AddDefaultPred(BuildMI(BB, dl,
5430                              TII->get(isThumb2 ? ARM::t2CMPri : ARM::CMPri))
5431                      .addReg(LHS1).addImm(0));
5432       BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2CMPri : ARM::CMPri))
5433         .addReg(LHS2).addImm(0)
5434         .addImm(ARMCC::EQ).addReg(ARM::CPSR);
5435     } else {
5436       unsigned RHS1 = MI->getOperand(3).getReg();
5437       unsigned RHS2 = MI->getOperand(4).getReg();
5438       AddDefaultPred(BuildMI(BB, dl,
5439                              TII->get(isThumb2 ? ARM::t2CMPrr : ARM::CMPrr))
5440                      .addReg(LHS1).addReg(RHS1));
5441       BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2CMPrr : ARM::CMPrr))
5442         .addReg(LHS2).addReg(RHS2)
5443         .addImm(ARMCC::EQ).addReg(ARM::CPSR);
5444     }
5445
5446     MachineBasicBlock *destMBB = MI->getOperand(RHSisZero ? 3 : 5).getMBB();
5447     MachineBasicBlock *exitMBB = OtherSucc(BB, destMBB);
5448     if (MI->getOperand(0).getImm() == ARMCC::NE)
5449       std::swap(destMBB, exitMBB);
5450
5451     BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2Bcc : ARM::Bcc))
5452       .addMBB(destMBB).addImm(ARMCC::EQ).addReg(ARM::CPSR);
5453     BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2B : ARM::B))
5454       .addMBB(exitMBB);
5455
5456     MI->eraseFromParent();   // The pseudo instruction is gone now.
5457     return BB;
5458   }
5459   }
5460 }
5461
5462 //===----------------------------------------------------------------------===//
5463 //                           ARM Optimization Hooks
5464 //===----------------------------------------------------------------------===//
5465
5466 static
5467 SDValue combineSelectAndUse(SDNode *N, SDValue Slct, SDValue OtherOp,
5468                             TargetLowering::DAGCombinerInfo &DCI) {
5469   SelectionDAG &DAG = DCI.DAG;
5470   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
5471   EVT VT = N->getValueType(0);
5472   unsigned Opc = N->getOpcode();
5473   bool isSlctCC = Slct.getOpcode() == ISD::SELECT_CC;
5474   SDValue LHS = isSlctCC ? Slct.getOperand(2) : Slct.getOperand(1);
5475   SDValue RHS = isSlctCC ? Slct.getOperand(3) : Slct.getOperand(2);
5476   ISD::CondCode CC = ISD::SETCC_INVALID;
5477
5478   if (isSlctCC) {
5479     CC = cast<CondCodeSDNode>(Slct.getOperand(4))->get();
5480   } else {
5481     SDValue CCOp = Slct.getOperand(0);
5482     if (CCOp.getOpcode() == ISD::SETCC)
5483       CC = cast<CondCodeSDNode>(CCOp.getOperand(2))->get();
5484   }
5485
5486   bool DoXform = false;
5487   bool InvCC = false;
5488   assert ((Opc == ISD::ADD || (Opc == ISD::SUB && Slct == N->getOperand(1))) &&
5489           "Bad input!");
5490
5491   if (LHS.getOpcode() == ISD::Constant &&
5492       cast<ConstantSDNode>(LHS)->isNullValue()) {
5493     DoXform = true;
5494   } else if (CC != ISD::SETCC_INVALID &&
5495              RHS.getOpcode() == ISD::Constant &&
5496              cast<ConstantSDNode>(RHS)->isNullValue()) {
5497     std::swap(LHS, RHS);
5498     SDValue Op0 = Slct.getOperand(0);
5499     EVT OpVT = isSlctCC ? Op0.getValueType() :
5500                           Op0.getOperand(0).getValueType();
5501     bool isInt = OpVT.isInteger();
5502     CC = ISD::getSetCCInverse(CC, isInt);
5503
5504     if (!TLI.isCondCodeLegal(CC, OpVT))
5505       return SDValue();         // Inverse operator isn't legal.
5506
5507     DoXform = true;
5508     InvCC = true;
5509   }
5510
5511   if (DoXform) {
5512     SDValue Result = DAG.getNode(Opc, RHS.getDebugLoc(), VT, OtherOp, RHS);
5513     if (isSlctCC)
5514       return DAG.getSelectCC(N->getDebugLoc(), OtherOp, Result,
5515                              Slct.getOperand(0), Slct.getOperand(1), CC);
5516     SDValue CCOp = Slct.getOperand(0);
5517     if (InvCC)
5518       CCOp = DAG.getSetCC(Slct.getDebugLoc(), CCOp.getValueType(),
5519                           CCOp.getOperand(0), CCOp.getOperand(1), CC);
5520     return DAG.getNode(ISD::SELECT, N->getDebugLoc(), VT,
5521                        CCOp, OtherOp, Result);
5522   }
5523   return SDValue();
5524 }
5525
5526 /// PerformADDCombineWithOperands - Try DAG combinations for an ADD with
5527 /// operands N0 and N1.  This is a helper for PerformADDCombine that is
5528 /// called with the default operands, and if that fails, with commuted
5529 /// operands.
5530 static SDValue PerformADDCombineWithOperands(SDNode *N, SDValue N0, SDValue N1,
5531                                          TargetLowering::DAGCombinerInfo &DCI) {
5532   // fold (add (select cc, 0, c), x) -> (select cc, x, (add, x, c))
5533   if (N0.getOpcode() == ISD::SELECT && N0.getNode()->hasOneUse()) {
5534     SDValue Result = combineSelectAndUse(N, N0, N1, DCI);
5535     if (Result.getNode()) return Result;
5536   }
5537   return SDValue();
5538 }
5539
5540 /// PerformADDCombine - Target-specific dag combine xforms for ISD::ADD.
5541 ///
5542 static SDValue PerformADDCombine(SDNode *N,
5543                                  TargetLowering::DAGCombinerInfo &DCI) {
5544   SDValue N0 = N->getOperand(0);
5545   SDValue N1 = N->getOperand(1);
5546
5547   // First try with the default operand order.
5548   SDValue Result = PerformADDCombineWithOperands(N, N0, N1, DCI);
5549   if (Result.getNode())
5550     return Result;
5551
5552   // If that didn't work, try again with the operands commuted.
5553   return PerformADDCombineWithOperands(N, N1, N0, DCI);
5554 }
5555
5556 /// PerformSUBCombine - Target-specific dag combine xforms for ISD::SUB.
5557 ///
5558 static SDValue PerformSUBCombine(SDNode *N,
5559                                  TargetLowering::DAGCombinerInfo &DCI) {
5560   SDValue N0 = N->getOperand(0);
5561   SDValue N1 = N->getOperand(1);
5562
5563   // fold (sub x, (select cc, 0, c)) -> (select cc, x, (sub, x, c))
5564   if (N1.getOpcode() == ISD::SELECT && N1.getNode()->hasOneUse()) {
5565     SDValue Result = combineSelectAndUse(N, N1, N0, DCI);
5566     if (Result.getNode()) return Result;
5567   }
5568
5569   return SDValue();
5570 }
5571
5572 /// PerformVMULCombine
5573 /// Distribute (A + B) * C to (A * C) + (B * C) to take advantage of the
5574 /// special multiplier accumulator forwarding.
5575 ///   vmul d3, d0, d2
5576 ///   vmla d3, d1, d2
5577 /// is faster than
5578 ///   vadd d3, d0, d1
5579 ///   vmul d3, d3, d2
5580 static SDValue PerformVMULCombine(SDNode *N,
5581                                   TargetLowering::DAGCombinerInfo &DCI,
5582                                   const ARMSubtarget *Subtarget) {
5583   if (!Subtarget->hasVMLxForwarding())
5584     return SDValue();
5585
5586   SelectionDAG &DAG = DCI.DAG;
5587   SDValue N0 = N->getOperand(0);
5588   SDValue N1 = N->getOperand(1);
5589   unsigned Opcode = N0.getOpcode();
5590   if (Opcode != ISD::ADD && Opcode != ISD::SUB &&
5591       Opcode != ISD::FADD && Opcode != ISD::FSUB) {
5592     Opcode = N0.getOpcode();
5593     if (Opcode != ISD::ADD && Opcode != ISD::SUB &&
5594         Opcode != ISD::FADD && Opcode != ISD::FSUB)
5595       return SDValue();
5596     std::swap(N0, N1);
5597   }
5598
5599   EVT VT = N->getValueType(0);
5600   DebugLoc DL = N->getDebugLoc();
5601   SDValue N00 = N0->getOperand(0);
5602   SDValue N01 = N0->getOperand(1);
5603   return DAG.getNode(Opcode, DL, VT,
5604                      DAG.getNode(ISD::MUL, DL, VT, N00, N1),
5605                      DAG.getNode(ISD::MUL, DL, VT, N01, N1));
5606 }
5607
5608 static SDValue PerformMULCombine(SDNode *N,
5609                                  TargetLowering::DAGCombinerInfo &DCI,
5610                                  const ARMSubtarget *Subtarget) {
5611   SelectionDAG &DAG = DCI.DAG;
5612
5613   if (Subtarget->isThumb1Only())
5614     return SDValue();
5615
5616   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
5617     return SDValue();
5618
5619   EVT VT = N->getValueType(0);
5620   if (VT.is64BitVector() || VT.is128BitVector())
5621     return PerformVMULCombine(N, DCI, Subtarget);
5622   if (VT != MVT::i32)
5623     return SDValue();
5624
5625   ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1));
5626   if (!C)
5627     return SDValue();
5628
5629   uint64_t MulAmt = C->getZExtValue();
5630   unsigned ShiftAmt = CountTrailingZeros_64(MulAmt);
5631   ShiftAmt = ShiftAmt & (32 - 1);
5632   SDValue V = N->getOperand(0);
5633   DebugLoc DL = N->getDebugLoc();
5634
5635   SDValue Res;
5636   MulAmt >>= ShiftAmt;
5637   if (isPowerOf2_32(MulAmt - 1)) {
5638     // (mul x, 2^N + 1) => (add (shl x, N), x)
5639     Res = DAG.getNode(ISD::ADD, DL, VT,
5640                       V, DAG.getNode(ISD::SHL, DL, VT,
5641                                      V, DAG.getConstant(Log2_32(MulAmt-1),
5642                                                         MVT::i32)));
5643   } else if (isPowerOf2_32(MulAmt + 1)) {
5644     // (mul x, 2^N - 1) => (sub (shl x, N), x)
5645     Res = DAG.getNode(ISD::SUB, DL, VT,
5646                       DAG.getNode(ISD::SHL, DL, VT,
5647                                   V, DAG.getConstant(Log2_32(MulAmt+1),
5648                                                      MVT::i32)),
5649                                                      V);
5650   } else
5651     return SDValue();
5652
5653   if (ShiftAmt != 0)
5654     Res = DAG.getNode(ISD::SHL, DL, VT, Res,
5655                       DAG.getConstant(ShiftAmt, MVT::i32));
5656
5657   // Do not add new nodes to DAG combiner worklist.
5658   DCI.CombineTo(N, Res, false);
5659   return SDValue();
5660 }
5661
5662 static SDValue PerformANDCombine(SDNode *N,
5663                                 TargetLowering::DAGCombinerInfo &DCI) {
5664
5665   // Attempt to use immediate-form VBIC
5666   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(N->getOperand(1));
5667   DebugLoc dl = N->getDebugLoc();
5668   EVT VT = N->getValueType(0);
5669   SelectionDAG &DAG = DCI.DAG;
5670
5671   if(!DAG.getTargetLoweringInfo().isTypeLegal(VT))
5672     return SDValue();
5673
5674   APInt SplatBits, SplatUndef;
5675   unsigned SplatBitSize;
5676   bool HasAnyUndefs;
5677   if (BVN &&
5678       BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize, HasAnyUndefs)) {
5679     if (SplatBitSize <= 64) {
5680       EVT VbicVT;
5681       SDValue Val = isNEONModifiedImm((~SplatBits).getZExtValue(),
5682                                       SplatUndef.getZExtValue(), SplatBitSize,
5683                                       DAG, VbicVT, VT.is128BitVector(),
5684                                       OtherModImm);
5685       if (Val.getNode()) {
5686         SDValue Input =
5687           DAG.getNode(ISD::BITCAST, dl, VbicVT, N->getOperand(0));
5688         SDValue Vbic = DAG.getNode(ARMISD::VBICIMM, dl, VbicVT, Input, Val);
5689         return DAG.getNode(ISD::BITCAST, dl, VT, Vbic);
5690       }
5691     }
5692   }
5693
5694   return SDValue();
5695 }
5696
5697 /// PerformORCombine - Target-specific dag combine xforms for ISD::OR
5698 static SDValue PerformORCombine(SDNode *N,
5699                                 TargetLowering::DAGCombinerInfo &DCI,
5700                                 const ARMSubtarget *Subtarget) {
5701   // Attempt to use immediate-form VORR
5702   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(N->getOperand(1));
5703   DebugLoc dl = N->getDebugLoc();
5704   EVT VT = N->getValueType(0);
5705   SelectionDAG &DAG = DCI.DAG;
5706
5707   if(!DAG.getTargetLoweringInfo().isTypeLegal(VT))
5708     return SDValue();
5709
5710   APInt SplatBits, SplatUndef;
5711   unsigned SplatBitSize;
5712   bool HasAnyUndefs;
5713   if (BVN && Subtarget->hasNEON() &&
5714       BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize, HasAnyUndefs)) {
5715     if (SplatBitSize <= 64) {
5716       EVT VorrVT;
5717       SDValue Val = isNEONModifiedImm(SplatBits.getZExtValue(),
5718                                       SplatUndef.getZExtValue(), SplatBitSize,
5719                                       DAG, VorrVT, VT.is128BitVector(),
5720                                       OtherModImm);
5721       if (Val.getNode()) {
5722         SDValue Input =
5723           DAG.getNode(ISD::BITCAST, dl, VorrVT, N->getOperand(0));
5724         SDValue Vorr = DAG.getNode(ARMISD::VORRIMM, dl, VorrVT, Input, Val);
5725         return DAG.getNode(ISD::BITCAST, dl, VT, Vorr);
5726       }
5727     }
5728   }
5729
5730   SDValue N0 = N->getOperand(0);
5731   if (N0.getOpcode() != ISD::AND)
5732     return SDValue();
5733   SDValue N1 = N->getOperand(1);
5734
5735   // (or (and B, A), (and C, ~A)) => (VBSL A, B, C) when A is a constant.
5736   if (Subtarget->hasNEON() && N1.getOpcode() == ISD::AND && VT.isVector() &&
5737       DAG.getTargetLoweringInfo().isTypeLegal(VT)) {
5738     APInt SplatUndef;
5739     unsigned SplatBitSize;
5740     bool HasAnyUndefs;
5741
5742     BuildVectorSDNode *BVN0 = dyn_cast<BuildVectorSDNode>(N0->getOperand(1));
5743     APInt SplatBits0;
5744     if (BVN0 && BVN0->isConstantSplat(SplatBits0, SplatUndef, SplatBitSize,
5745                                   HasAnyUndefs) && !HasAnyUndefs) {
5746       BuildVectorSDNode *BVN1 = dyn_cast<BuildVectorSDNode>(N1->getOperand(1));
5747       APInt SplatBits1;
5748       if (BVN1 && BVN1->isConstantSplat(SplatBits1, SplatUndef, SplatBitSize,
5749                                     HasAnyUndefs) && !HasAnyUndefs &&
5750           SplatBits0 == ~SplatBits1) {
5751         // Canonicalize the vector type to make instruction selection simpler.
5752         EVT CanonicalVT = VT.is128BitVector() ? MVT::v4i32 : MVT::v2i32;
5753         SDValue Result = DAG.getNode(ARMISD::VBSL, dl, CanonicalVT,
5754                                      N0->getOperand(1), N0->getOperand(0),
5755                                      N1->getOperand(0));
5756         return DAG.getNode(ISD::BITCAST, dl, VT, Result);
5757       }
5758     }
5759   }
5760
5761   // Try to use the ARM/Thumb2 BFI (bitfield insert) instruction when
5762   // reasonable.
5763
5764   // BFI is only available on V6T2+
5765   if (Subtarget->isThumb1Only() || !Subtarget->hasV6T2Ops())
5766     return SDValue();
5767
5768   DebugLoc DL = N->getDebugLoc();
5769   // 1) or (and A, mask), val => ARMbfi A, val, mask
5770   //      iff (val & mask) == val
5771   //
5772   // 2) or (and A, mask), (and B, mask2) => ARMbfi A, (lsr B, amt), mask
5773   //  2a) iff isBitFieldInvertedMask(mask) && isBitFieldInvertedMask(~mask2)
5774   //          && mask == ~mask2
5775   //  2b) iff isBitFieldInvertedMask(~mask) && isBitFieldInvertedMask(mask2)
5776   //          && ~mask == mask2
5777   //  (i.e., copy a bitfield value into another bitfield of the same width)
5778
5779   if (VT != MVT::i32)
5780     return SDValue();
5781
5782   SDValue N00 = N0.getOperand(0);
5783
5784   // The value and the mask need to be constants so we can verify this is
5785   // actually a bitfield set. If the mask is 0xffff, we can do better
5786   // via a movt instruction, so don't use BFI in that case.
5787   SDValue MaskOp = N0.getOperand(1);
5788   ConstantSDNode *MaskC = dyn_cast<ConstantSDNode>(MaskOp);
5789   if (!MaskC)
5790     return SDValue();
5791   unsigned Mask = MaskC->getZExtValue();
5792   if (Mask == 0xffff)
5793     return SDValue();
5794   SDValue Res;
5795   // Case (1): or (and A, mask), val => ARMbfi A, val, mask
5796   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
5797   if (N1C) {
5798     unsigned Val = N1C->getZExtValue();
5799     if ((Val & ~Mask) != Val)
5800       return SDValue();
5801
5802     if (ARM::isBitFieldInvertedMask(Mask)) {
5803       Val >>= CountTrailingZeros_32(~Mask);
5804
5805       Res = DAG.getNode(ARMISD::BFI, DL, VT, N00,
5806                         DAG.getConstant(Val, MVT::i32),
5807                         DAG.getConstant(Mask, MVT::i32));
5808
5809       // Do not add new nodes to DAG combiner worklist.
5810       DCI.CombineTo(N, Res, false);
5811       return SDValue();
5812     }
5813   } else if (N1.getOpcode() == ISD::AND) {
5814     // case (2) or (and A, mask), (and B, mask2) => ARMbfi A, (lsr B, amt), mask
5815     ConstantSDNode *N11C = dyn_cast<ConstantSDNode>(N1.getOperand(1));
5816     if (!N11C)
5817       return SDValue();
5818     unsigned Mask2 = N11C->getZExtValue();
5819
5820     // Mask and ~Mask2 (or reverse) must be equivalent for the BFI pattern
5821     // as is to match.
5822     if (ARM::isBitFieldInvertedMask(Mask) &&
5823         (Mask == ~Mask2)) {
5824       // The pack halfword instruction works better for masks that fit it,
5825       // so use that when it's available.
5826       if (Subtarget->hasT2ExtractPack() &&
5827           (Mask == 0xffff || Mask == 0xffff0000))
5828         return SDValue();
5829       // 2a
5830       unsigned amt = CountTrailingZeros_32(Mask2);
5831       Res = DAG.getNode(ISD::SRL, DL, VT, N1.getOperand(0),
5832                         DAG.getConstant(amt, MVT::i32));
5833       Res = DAG.getNode(ARMISD::BFI, DL, VT, N00, Res,
5834                         DAG.getConstant(Mask, MVT::i32));
5835       // Do not add new nodes to DAG combiner worklist.
5836       DCI.CombineTo(N, Res, false);
5837       return SDValue();
5838     } else if (ARM::isBitFieldInvertedMask(~Mask) &&
5839                (~Mask == Mask2)) {
5840       // The pack halfword instruction works better for masks that fit it,
5841       // so use that when it's available.
5842       if (Subtarget->hasT2ExtractPack() &&
5843           (Mask2 == 0xffff || Mask2 == 0xffff0000))
5844         return SDValue();
5845       // 2b
5846       unsigned lsb = CountTrailingZeros_32(Mask);
5847       Res = DAG.getNode(ISD::SRL, DL, VT, N00,
5848                         DAG.getConstant(lsb, MVT::i32));
5849       Res = DAG.getNode(ARMISD::BFI, DL, VT, N1.getOperand(0), Res,
5850                         DAG.getConstant(Mask2, MVT::i32));
5851       // Do not add new nodes to DAG combiner worklist.
5852       DCI.CombineTo(N, Res, false);
5853       return SDValue();
5854     }
5855   }
5856
5857   if (DAG.MaskedValueIsZero(N1, MaskC->getAPIntValue()) &&
5858       N00.getOpcode() == ISD::SHL && isa<ConstantSDNode>(N00.getOperand(1)) &&
5859       ARM::isBitFieldInvertedMask(~Mask)) {
5860     // Case (3): or (and (shl A, #shamt), mask), B => ARMbfi B, A, ~mask
5861     // where lsb(mask) == #shamt and masked bits of B are known zero.
5862     SDValue ShAmt = N00.getOperand(1);
5863     unsigned ShAmtC = cast<ConstantSDNode>(ShAmt)->getZExtValue();
5864     unsigned LSB = CountTrailingZeros_32(Mask);
5865     if (ShAmtC != LSB)
5866       return SDValue();
5867
5868     Res = DAG.getNode(ARMISD::BFI, DL, VT, N1, N00.getOperand(0),
5869                       DAG.getConstant(~Mask, MVT::i32));
5870
5871     // Do not add new nodes to DAG combiner worklist.
5872     DCI.CombineTo(N, Res, false);
5873   }
5874
5875   return SDValue();
5876 }
5877
5878 /// PerformBFICombine - (bfi A, (and B, C1), C2) -> (bfi A, B, C2) iff
5879 /// C1 & C2 == C1.
5880 static SDValue PerformBFICombine(SDNode *N,
5881                                  TargetLowering::DAGCombinerInfo &DCI) {
5882   SDValue N1 = N->getOperand(1);
5883   if (N1.getOpcode() == ISD::AND) {
5884     ConstantSDNode *N11C = dyn_cast<ConstantSDNode>(N1.getOperand(1));
5885     if (!N11C)
5886       return SDValue();
5887     unsigned Mask = cast<ConstantSDNode>(N->getOperand(2))->getZExtValue();
5888     unsigned Mask2 = N11C->getZExtValue();
5889     if ((Mask & Mask2) == Mask2)
5890       return DCI.DAG.getNode(ARMISD::BFI, N->getDebugLoc(), N->getValueType(0),
5891                              N->getOperand(0), N1.getOperand(0),
5892                              N->getOperand(2));
5893   }
5894   return SDValue();
5895 }
5896
5897 /// PerformVMOVRRDCombine - Target-specific dag combine xforms for
5898 /// ARMISD::VMOVRRD.
5899 static SDValue PerformVMOVRRDCombine(SDNode *N,
5900                                      TargetLowering::DAGCombinerInfo &DCI) {
5901   // vmovrrd(vmovdrr x, y) -> x,y
5902   SDValue InDouble = N->getOperand(0);
5903   if (InDouble.getOpcode() == ARMISD::VMOVDRR)
5904     return DCI.CombineTo(N, InDouble.getOperand(0), InDouble.getOperand(1));
5905
5906   // vmovrrd(load f64) -> (load i32), (load i32)
5907   SDNode *InNode = InDouble.getNode();
5908   if (ISD::isNormalLoad(InNode) && InNode->hasOneUse() &&
5909       InNode->getValueType(0) == MVT::f64 &&
5910       InNode->getOperand(1).getOpcode() == ISD::FrameIndex &&
5911       !cast<LoadSDNode>(InNode)->isVolatile()) {
5912     // TODO: Should this be done for non-FrameIndex operands?
5913     LoadSDNode *LD = cast<LoadSDNode>(InNode);
5914
5915     SelectionDAG &DAG = DCI.DAG;
5916     DebugLoc DL = LD->getDebugLoc();
5917     SDValue BasePtr = LD->getBasePtr();
5918     SDValue NewLD1 = DAG.getLoad(MVT::i32, DL, LD->getChain(), BasePtr,
5919                                  LD->getPointerInfo(), LD->isVolatile(),
5920                                  LD->isNonTemporal(), LD->getAlignment());
5921
5922     SDValue OffsetPtr = DAG.getNode(ISD::ADD, DL, MVT::i32, BasePtr,
5923                                     DAG.getConstant(4, MVT::i32));
5924     SDValue NewLD2 = DAG.getLoad(MVT::i32, DL, NewLD1.getValue(1), OffsetPtr,
5925                                  LD->getPointerInfo(), LD->isVolatile(),
5926                                  LD->isNonTemporal(),
5927                                  std::min(4U, LD->getAlignment() / 2));
5928
5929     DAG.ReplaceAllUsesOfValueWith(SDValue(LD, 1), NewLD2.getValue(1));
5930     SDValue Result = DCI.CombineTo(N, NewLD1, NewLD2);
5931     DCI.RemoveFromWorklist(LD);
5932     DAG.DeleteNode(LD);
5933     return Result;
5934   }
5935
5936   return SDValue();
5937 }
5938
5939 /// PerformVMOVDRRCombine - Target-specific dag combine xforms for
5940 /// ARMISD::VMOVDRR.  This is also used for BUILD_VECTORs with 2 operands.
5941 static SDValue PerformVMOVDRRCombine(SDNode *N, SelectionDAG &DAG) {
5942   // N=vmovrrd(X); vmovdrr(N:0, N:1) -> bit_convert(X)
5943   SDValue Op0 = N->getOperand(0);
5944   SDValue Op1 = N->getOperand(1);
5945   if (Op0.getOpcode() == ISD::BITCAST)
5946     Op0 = Op0.getOperand(0);
5947   if (Op1.getOpcode() == ISD::BITCAST)
5948     Op1 = Op1.getOperand(0);
5949   if (Op0.getOpcode() == ARMISD::VMOVRRD &&
5950       Op0.getNode() == Op1.getNode() &&
5951       Op0.getResNo() == 0 && Op1.getResNo() == 1)
5952     return DAG.getNode(ISD::BITCAST, N->getDebugLoc(),
5953                        N->getValueType(0), Op0.getOperand(0));
5954   return SDValue();
5955 }
5956
5957 /// PerformSTORECombine - Target-specific dag combine xforms for
5958 /// ISD::STORE.
5959 static SDValue PerformSTORECombine(SDNode *N,
5960                                    TargetLowering::DAGCombinerInfo &DCI) {
5961   // Bitcast an i64 store extracted from a vector to f64.
5962   // Otherwise, the i64 value will be legalized to a pair of i32 values.
5963   StoreSDNode *St = cast<StoreSDNode>(N);
5964   SDValue StVal = St->getValue();
5965   if (!ISD::isNormalStore(St) || St->isVolatile())
5966     return SDValue();
5967
5968   if (StVal.getNode()->getOpcode() == ARMISD::VMOVDRR &&
5969       StVal.getNode()->hasOneUse() && !St->isVolatile()) {
5970     SelectionDAG  &DAG = DCI.DAG;
5971     DebugLoc DL = St->getDebugLoc();
5972     SDValue BasePtr = St->getBasePtr();
5973     SDValue NewST1 = DAG.getStore(St->getChain(), DL,
5974                                   StVal.getNode()->getOperand(0), BasePtr,
5975                                   St->getPointerInfo(), St->isVolatile(),
5976                                   St->isNonTemporal(), St->getAlignment());
5977
5978     SDValue OffsetPtr = DAG.getNode(ISD::ADD, DL, MVT::i32, BasePtr,
5979                                     DAG.getConstant(4, MVT::i32));
5980     return DAG.getStore(NewST1.getValue(0), DL, StVal.getNode()->getOperand(1),
5981                         OffsetPtr, St->getPointerInfo(), St->isVolatile(),
5982                         St->isNonTemporal(),
5983                         std::min(4U, St->getAlignment() / 2));
5984   }
5985
5986   if (StVal.getValueType() != MVT::i64 ||
5987       StVal.getNode()->getOpcode() != ISD::EXTRACT_VECTOR_ELT)
5988     return SDValue();
5989
5990   SelectionDAG &DAG = DCI.DAG;
5991   DebugLoc dl = StVal.getDebugLoc();
5992   SDValue IntVec = StVal.getOperand(0);
5993   EVT FloatVT = EVT::getVectorVT(*DAG.getContext(), MVT::f64,
5994                                  IntVec.getValueType().getVectorNumElements());
5995   SDValue Vec = DAG.getNode(ISD::BITCAST, dl, FloatVT, IntVec);
5996   SDValue ExtElt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
5997                                Vec, StVal.getOperand(1));
5998   dl = N->getDebugLoc();
5999   SDValue V = DAG.getNode(ISD::BITCAST, dl, MVT::i64, ExtElt);
6000   // Make the DAGCombiner fold the bitcasts.
6001   DCI.AddToWorklist(Vec.getNode());
6002   DCI.AddToWorklist(ExtElt.getNode());
6003   DCI.AddToWorklist(V.getNode());
6004   return DAG.getStore(St->getChain(), dl, V, St->getBasePtr(),
6005                       St->getPointerInfo(), St->isVolatile(),
6006                       St->isNonTemporal(), St->getAlignment(),
6007                       St->getTBAAInfo());
6008 }
6009
6010 /// hasNormalLoadOperand - Check if any of the operands of a BUILD_VECTOR node
6011 /// are normal, non-volatile loads.  If so, it is profitable to bitcast an
6012 /// i64 vector to have f64 elements, since the value can then be loaded
6013 /// directly into a VFP register.
6014 static bool hasNormalLoadOperand(SDNode *N) {
6015   unsigned NumElts = N->getValueType(0).getVectorNumElements();
6016   for (unsigned i = 0; i < NumElts; ++i) {
6017     SDNode *Elt = N->getOperand(i).getNode();
6018     if (ISD::isNormalLoad(Elt) && !cast<LoadSDNode>(Elt)->isVolatile())
6019       return true;
6020   }
6021   return false;
6022 }
6023
6024 /// PerformBUILD_VECTORCombine - Target-specific dag combine xforms for
6025 /// ISD::BUILD_VECTOR.
6026 static SDValue PerformBUILD_VECTORCombine(SDNode *N,
6027                                           TargetLowering::DAGCombinerInfo &DCI){
6028   // build_vector(N=ARMISD::VMOVRRD(X), N:1) -> bit_convert(X):
6029   // VMOVRRD is introduced when legalizing i64 types.  It forces the i64 value
6030   // into a pair of GPRs, which is fine when the value is used as a scalar,
6031   // but if the i64 value is converted to a vector, we need to undo the VMOVRRD.
6032   SelectionDAG &DAG = DCI.DAG;
6033   if (N->getNumOperands() == 2) {
6034     SDValue RV = PerformVMOVDRRCombine(N, DAG);
6035     if (RV.getNode())
6036       return RV;
6037   }
6038
6039   // Load i64 elements as f64 values so that type legalization does not split
6040   // them up into i32 values.
6041   EVT VT = N->getValueType(0);
6042   if (VT.getVectorElementType() != MVT::i64 || !hasNormalLoadOperand(N))
6043     return SDValue();
6044   DebugLoc dl = N->getDebugLoc();
6045   SmallVector<SDValue, 8> Ops;
6046   unsigned NumElts = VT.getVectorNumElements();
6047   for (unsigned i = 0; i < NumElts; ++i) {
6048     SDValue V = DAG.getNode(ISD::BITCAST, dl, MVT::f64, N->getOperand(i));
6049     Ops.push_back(V);
6050     // Make the DAGCombiner fold the bitcast.
6051     DCI.AddToWorklist(V.getNode());
6052   }
6053   EVT FloatVT = EVT::getVectorVT(*DAG.getContext(), MVT::f64, NumElts);
6054   SDValue BV = DAG.getNode(ISD::BUILD_VECTOR, dl, FloatVT, Ops.data(), NumElts);
6055   return DAG.getNode(ISD::BITCAST, dl, VT, BV);
6056 }
6057
6058 /// PerformInsertEltCombine - Target-specific dag combine xforms for
6059 /// ISD::INSERT_VECTOR_ELT.
6060 static SDValue PerformInsertEltCombine(SDNode *N,
6061                                        TargetLowering::DAGCombinerInfo &DCI) {
6062   // Bitcast an i64 load inserted into a vector to f64.
6063   // Otherwise, the i64 value will be legalized to a pair of i32 values.
6064   EVT VT = N->getValueType(0);
6065   SDNode *Elt = N->getOperand(1).getNode();
6066   if (VT.getVectorElementType() != MVT::i64 ||
6067       !ISD::isNormalLoad(Elt) || cast<LoadSDNode>(Elt)->isVolatile())
6068     return SDValue();
6069
6070   SelectionDAG &DAG = DCI.DAG;
6071   DebugLoc dl = N->getDebugLoc();
6072   EVT FloatVT = EVT::getVectorVT(*DAG.getContext(), MVT::f64,
6073                                  VT.getVectorNumElements());
6074   SDValue Vec = DAG.getNode(ISD::BITCAST, dl, FloatVT, N->getOperand(0));
6075   SDValue V = DAG.getNode(ISD::BITCAST, dl, MVT::f64, N->getOperand(1));
6076   // Make the DAGCombiner fold the bitcasts.
6077   DCI.AddToWorklist(Vec.getNode());
6078   DCI.AddToWorklist(V.getNode());
6079   SDValue InsElt = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, FloatVT,
6080                                Vec, V, N->getOperand(2));
6081   return DAG.getNode(ISD::BITCAST, dl, VT, InsElt);
6082 }
6083
6084 /// PerformVECTOR_SHUFFLECombine - Target-specific dag combine xforms for
6085 /// ISD::VECTOR_SHUFFLE.
6086 static SDValue PerformVECTOR_SHUFFLECombine(SDNode *N, SelectionDAG &DAG) {
6087   // The LLVM shufflevector instruction does not require the shuffle mask
6088   // length to match the operand vector length, but ISD::VECTOR_SHUFFLE does
6089   // have that requirement.  When translating to ISD::VECTOR_SHUFFLE, if the
6090   // operands do not match the mask length, they are extended by concatenating
6091   // them with undef vectors.  That is probably the right thing for other
6092   // targets, but for NEON it is better to concatenate two double-register
6093   // size vector operands into a single quad-register size vector.  Do that
6094   // transformation here:
6095   //   shuffle(concat(v1, undef), concat(v2, undef)) ->
6096   //   shuffle(concat(v1, v2), undef)
6097   SDValue Op0 = N->getOperand(0);
6098   SDValue Op1 = N->getOperand(1);
6099   if (Op0.getOpcode() != ISD::CONCAT_VECTORS ||
6100       Op1.getOpcode() != ISD::CONCAT_VECTORS ||
6101       Op0.getNumOperands() != 2 ||
6102       Op1.getNumOperands() != 2)
6103     return SDValue();
6104   SDValue Concat0Op1 = Op0.getOperand(1);
6105   SDValue Concat1Op1 = Op1.getOperand(1);
6106   if (Concat0Op1.getOpcode() != ISD::UNDEF ||
6107       Concat1Op1.getOpcode() != ISD::UNDEF)
6108     return SDValue();
6109   // Skip the transformation if any of the types are illegal.
6110   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
6111   EVT VT = N->getValueType(0);
6112   if (!TLI.isTypeLegal(VT) ||
6113       !TLI.isTypeLegal(Concat0Op1.getValueType()) ||
6114       !TLI.isTypeLegal(Concat1Op1.getValueType()))
6115     return SDValue();
6116
6117   SDValue NewConcat = DAG.getNode(ISD::CONCAT_VECTORS, N->getDebugLoc(), VT,
6118                                   Op0.getOperand(0), Op1.getOperand(0));
6119   // Translate the shuffle mask.
6120   SmallVector<int, 16> NewMask;
6121   unsigned NumElts = VT.getVectorNumElements();
6122   unsigned HalfElts = NumElts/2;
6123   ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(N);
6124   for (unsigned n = 0; n < NumElts; ++n) {
6125     int MaskElt = SVN->getMaskElt(n);
6126     int NewElt = -1;
6127     if (MaskElt < (int)HalfElts)
6128       NewElt = MaskElt;
6129     else if (MaskElt >= (int)NumElts && MaskElt < (int)(NumElts + HalfElts))
6130       NewElt = HalfElts + MaskElt - NumElts;
6131     NewMask.push_back(NewElt);
6132   }
6133   return DAG.getVectorShuffle(VT, N->getDebugLoc(), NewConcat,
6134                               DAG.getUNDEF(VT), NewMask.data());
6135 }
6136
6137 /// CombineBaseUpdate - Target-specific DAG combine function for VLDDUP and
6138 /// NEON load/store intrinsics to merge base address updates.
6139 static SDValue CombineBaseUpdate(SDNode *N,
6140                                  TargetLowering::DAGCombinerInfo &DCI) {
6141   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
6142     return SDValue();
6143
6144   SelectionDAG &DAG = DCI.DAG;
6145   bool isIntrinsic = (N->getOpcode() == ISD::INTRINSIC_VOID ||
6146                       N->getOpcode() == ISD::INTRINSIC_W_CHAIN);
6147   unsigned AddrOpIdx = (isIntrinsic ? 2 : 1);
6148   SDValue Addr = N->getOperand(AddrOpIdx);
6149
6150   // Search for a use of the address operand that is an increment.
6151   for (SDNode::use_iterator UI = Addr.getNode()->use_begin(),
6152          UE = Addr.getNode()->use_end(); UI != UE; ++UI) {
6153     SDNode *User = *UI;
6154     if (User->getOpcode() != ISD::ADD ||
6155         UI.getUse().getResNo() != Addr.getResNo())
6156       continue;
6157
6158     // Check that the add is independent of the load/store.  Otherwise, folding
6159     // it would create a cycle.
6160     if (User->isPredecessorOf(N) || N->isPredecessorOf(User))
6161       continue;
6162
6163     // Find the new opcode for the updating load/store.
6164     bool isLoad = true;
6165     bool isLaneOp = false;
6166     unsigned NewOpc = 0;
6167     unsigned NumVecs = 0;
6168     if (isIntrinsic) {
6169       unsigned IntNo = cast<ConstantSDNode>(N->getOperand(1))->getZExtValue();
6170       switch (IntNo) {
6171       default: assert(0 && "unexpected intrinsic for Neon base update");
6172       case Intrinsic::arm_neon_vld1:     NewOpc = ARMISD::VLD1_UPD;
6173         NumVecs = 1; break;
6174       case Intrinsic::arm_neon_vld2:     NewOpc = ARMISD::VLD2_UPD;
6175         NumVecs = 2; break;
6176       case Intrinsic::arm_neon_vld3:     NewOpc = ARMISD::VLD3_UPD;
6177         NumVecs = 3; break;
6178       case Intrinsic::arm_neon_vld4:     NewOpc = ARMISD::VLD4_UPD;
6179         NumVecs = 4; break;
6180       case Intrinsic::arm_neon_vld2lane: NewOpc = ARMISD::VLD2LN_UPD;
6181         NumVecs = 2; isLaneOp = true; break;
6182       case Intrinsic::arm_neon_vld3lane: NewOpc = ARMISD::VLD3LN_UPD;
6183         NumVecs = 3; isLaneOp = true; break;
6184       case Intrinsic::arm_neon_vld4lane: NewOpc = ARMISD::VLD4LN_UPD;
6185         NumVecs = 4; isLaneOp = true; break;
6186       case Intrinsic::arm_neon_vst1:     NewOpc = ARMISD::VST1_UPD;
6187         NumVecs = 1; isLoad = false; break;
6188       case Intrinsic::arm_neon_vst2:     NewOpc = ARMISD::VST2_UPD;
6189         NumVecs = 2; isLoad = false; break;
6190       case Intrinsic::arm_neon_vst3:     NewOpc = ARMISD::VST3_UPD;
6191         NumVecs = 3; isLoad = false; break;
6192       case Intrinsic::arm_neon_vst4:     NewOpc = ARMISD::VST4_UPD;
6193         NumVecs = 4; isLoad = false; break;
6194       case Intrinsic::arm_neon_vst2lane: NewOpc = ARMISD::VST2LN_UPD;
6195         NumVecs = 2; isLoad = false; isLaneOp = true; break;
6196       case Intrinsic::arm_neon_vst3lane: NewOpc = ARMISD::VST3LN_UPD;
6197         NumVecs = 3; isLoad = false; isLaneOp = true; break;
6198       case Intrinsic::arm_neon_vst4lane: NewOpc = ARMISD::VST4LN_UPD;
6199         NumVecs = 4; isLoad = false; isLaneOp = true; break;
6200       }
6201     } else {
6202       isLaneOp = true;
6203       switch (N->getOpcode()) {
6204       default: assert(0 && "unexpected opcode for Neon base update");
6205       case ARMISD::VLD2DUP: NewOpc = ARMISD::VLD2DUP_UPD; NumVecs = 2; break;
6206       case ARMISD::VLD3DUP: NewOpc = ARMISD::VLD3DUP_UPD; NumVecs = 3; break;
6207       case ARMISD::VLD4DUP: NewOpc = ARMISD::VLD4DUP_UPD; NumVecs = 4; break;
6208       }
6209     }
6210
6211     // Find the size of memory referenced by the load/store.
6212     EVT VecTy;
6213     if (isLoad)
6214       VecTy = N->getValueType(0);
6215     else
6216       VecTy = N->getOperand(AddrOpIdx+1).getValueType();
6217     unsigned NumBytes = NumVecs * VecTy.getSizeInBits() / 8;
6218     if (isLaneOp)
6219       NumBytes /= VecTy.getVectorNumElements();
6220
6221     // If the increment is a constant, it must match the memory ref size.
6222     SDValue Inc = User->getOperand(User->getOperand(0) == Addr ? 1 : 0);
6223     if (ConstantSDNode *CInc = dyn_cast<ConstantSDNode>(Inc.getNode())) {
6224       uint64_t IncVal = CInc->getZExtValue();
6225       if (IncVal != NumBytes)
6226         continue;
6227     } else if (NumBytes >= 3 * 16) {
6228       // VLD3/4 and VST3/4 for 128-bit vectors are implemented with two
6229       // separate instructions that make it harder to use a non-constant update.
6230       continue;
6231     }
6232
6233     // Create the new updating load/store node.
6234     EVT Tys[6];
6235     unsigned NumResultVecs = (isLoad ? NumVecs : 0);
6236     unsigned n;
6237     for (n = 0; n < NumResultVecs; ++n)
6238       Tys[n] = VecTy;
6239     Tys[n++] = MVT::i32;
6240     Tys[n] = MVT::Other;
6241     SDVTList SDTys = DAG.getVTList(Tys, NumResultVecs+2);
6242     SmallVector<SDValue, 8> Ops;
6243     Ops.push_back(N->getOperand(0)); // incoming chain
6244     Ops.push_back(N->getOperand(AddrOpIdx));
6245     Ops.push_back(Inc);
6246     for (unsigned i = AddrOpIdx + 1; i < N->getNumOperands(); ++i) {
6247       Ops.push_back(N->getOperand(i));
6248     }
6249     MemIntrinsicSDNode *MemInt = cast<MemIntrinsicSDNode>(N);
6250     SDValue UpdN = DAG.getMemIntrinsicNode(NewOpc, N->getDebugLoc(), SDTys,
6251                                            Ops.data(), Ops.size(),
6252                                            MemInt->getMemoryVT(),
6253                                            MemInt->getMemOperand());
6254
6255     // Update the uses.
6256     std::vector<SDValue> NewResults;
6257     for (unsigned i = 0; i < NumResultVecs; ++i) {
6258       NewResults.push_back(SDValue(UpdN.getNode(), i));
6259     }
6260     NewResults.push_back(SDValue(UpdN.getNode(), NumResultVecs+1)); // chain
6261     DCI.CombineTo(N, NewResults);
6262     DCI.CombineTo(User, SDValue(UpdN.getNode(), NumResultVecs));
6263
6264     break;
6265   }
6266   return SDValue();
6267 }
6268
6269 /// CombineVLDDUP - For a VDUPLANE node N, check if its source operand is a
6270 /// vldN-lane (N > 1) intrinsic, and if all the other uses of that intrinsic
6271 /// are also VDUPLANEs.  If so, combine them to a vldN-dup operation and
6272 /// return true.
6273 static bool CombineVLDDUP(SDNode *N, TargetLowering::DAGCombinerInfo &DCI) {
6274   SelectionDAG &DAG = DCI.DAG;
6275   EVT VT = N->getValueType(0);
6276   // vldN-dup instructions only support 64-bit vectors for N > 1.
6277   if (!VT.is64BitVector())
6278     return false;
6279
6280   // Check if the VDUPLANE operand is a vldN-dup intrinsic.
6281   SDNode *VLD = N->getOperand(0).getNode();
6282   if (VLD->getOpcode() != ISD::INTRINSIC_W_CHAIN)
6283     return false;
6284   unsigned NumVecs = 0;
6285   unsigned NewOpc = 0;
6286   unsigned IntNo = cast<ConstantSDNode>(VLD->getOperand(1))->getZExtValue();
6287   if (IntNo == Intrinsic::arm_neon_vld2lane) {
6288     NumVecs = 2;
6289     NewOpc = ARMISD::VLD2DUP;
6290   } else if (IntNo == Intrinsic::arm_neon_vld3lane) {
6291     NumVecs = 3;
6292     NewOpc = ARMISD::VLD3DUP;
6293   } else if (IntNo == Intrinsic::arm_neon_vld4lane) {
6294     NumVecs = 4;
6295     NewOpc = ARMISD::VLD4DUP;
6296   } else {
6297     return false;
6298   }
6299
6300   // First check that all the vldN-lane uses are VDUPLANEs and that the lane
6301   // numbers match the load.
6302   unsigned VLDLaneNo =
6303     cast<ConstantSDNode>(VLD->getOperand(NumVecs+3))->getZExtValue();
6304   for (SDNode::use_iterator UI = VLD->use_begin(), UE = VLD->use_end();
6305        UI != UE; ++UI) {
6306     // Ignore uses of the chain result.
6307     if (UI.getUse().getResNo() == NumVecs)
6308       continue;
6309     SDNode *User = *UI;
6310     if (User->getOpcode() != ARMISD::VDUPLANE ||
6311         VLDLaneNo != cast<ConstantSDNode>(User->getOperand(1))->getZExtValue())
6312       return false;
6313   }
6314
6315   // Create the vldN-dup node.
6316   EVT Tys[5];
6317   unsigned n;
6318   for (n = 0; n < NumVecs; ++n)
6319     Tys[n] = VT;
6320   Tys[n] = MVT::Other;
6321   SDVTList SDTys = DAG.getVTList(Tys, NumVecs+1);
6322   SDValue Ops[] = { VLD->getOperand(0), VLD->getOperand(2) };
6323   MemIntrinsicSDNode *VLDMemInt = cast<MemIntrinsicSDNode>(VLD);
6324   SDValue VLDDup = DAG.getMemIntrinsicNode(NewOpc, VLD->getDebugLoc(), SDTys,
6325                                            Ops, 2, VLDMemInt->getMemoryVT(),
6326                                            VLDMemInt->getMemOperand());
6327
6328   // Update the uses.
6329   for (SDNode::use_iterator UI = VLD->use_begin(), UE = VLD->use_end();
6330        UI != UE; ++UI) {
6331     unsigned ResNo = UI.getUse().getResNo();
6332     // Ignore uses of the chain result.
6333     if (ResNo == NumVecs)
6334       continue;
6335     SDNode *User = *UI;
6336     DCI.CombineTo(User, SDValue(VLDDup.getNode(), ResNo));
6337   }
6338
6339   // Now the vldN-lane intrinsic is dead except for its chain result.
6340   // Update uses of the chain.
6341   std::vector<SDValue> VLDDupResults;
6342   for (unsigned n = 0; n < NumVecs; ++n)
6343     VLDDupResults.push_back(SDValue(VLDDup.getNode(), n));
6344   VLDDupResults.push_back(SDValue(VLDDup.getNode(), NumVecs));
6345   DCI.CombineTo(VLD, VLDDupResults);
6346
6347   return true;
6348 }
6349
6350 /// PerformVDUPLANECombine - Target-specific dag combine xforms for
6351 /// ARMISD::VDUPLANE.
6352 static SDValue PerformVDUPLANECombine(SDNode *N,
6353                                       TargetLowering::DAGCombinerInfo &DCI) {
6354   SDValue Op = N->getOperand(0);
6355
6356   // If the source is a vldN-lane (N > 1) intrinsic, and all the other uses
6357   // of that intrinsic are also VDUPLANEs, combine them to a vldN-dup operation.
6358   if (CombineVLDDUP(N, DCI))
6359     return SDValue(N, 0);
6360
6361   // If the source is already a VMOVIMM or VMVNIMM splat, the VDUPLANE is
6362   // redundant.  Ignore bit_converts for now; element sizes are checked below.
6363   while (Op.getOpcode() == ISD::BITCAST)
6364     Op = Op.getOperand(0);
6365   if (Op.getOpcode() != ARMISD::VMOVIMM && Op.getOpcode() != ARMISD::VMVNIMM)
6366     return SDValue();
6367
6368   // Make sure the VMOV element size is not bigger than the VDUPLANE elements.
6369   unsigned EltSize = Op.getValueType().getVectorElementType().getSizeInBits();
6370   // The canonical VMOV for a zero vector uses a 32-bit element size.
6371   unsigned Imm = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
6372   unsigned EltBits;
6373   if (ARM_AM::decodeNEONModImm(Imm, EltBits) == 0)
6374     EltSize = 8;
6375   EVT VT = N->getValueType(0);
6376   if (EltSize > VT.getVectorElementType().getSizeInBits())
6377     return SDValue();
6378
6379   return DCI.DAG.getNode(ISD::BITCAST, N->getDebugLoc(), VT, Op);
6380 }
6381
6382 /// getVShiftImm - Check if this is a valid build_vector for the immediate
6383 /// operand of a vector shift operation, where all the elements of the
6384 /// build_vector must have the same constant integer value.
6385 static bool getVShiftImm(SDValue Op, unsigned ElementBits, int64_t &Cnt) {
6386   // Ignore bit_converts.
6387   while (Op.getOpcode() == ISD::BITCAST)
6388     Op = Op.getOperand(0);
6389   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(Op.getNode());
6390   APInt SplatBits, SplatUndef;
6391   unsigned SplatBitSize;
6392   bool HasAnyUndefs;
6393   if (! BVN || ! BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize,
6394                                       HasAnyUndefs, ElementBits) ||
6395       SplatBitSize > ElementBits)
6396     return false;
6397   Cnt = SplatBits.getSExtValue();
6398   return true;
6399 }
6400
6401 /// isVShiftLImm - Check if this is a valid build_vector for the immediate
6402 /// operand of a vector shift left operation.  That value must be in the range:
6403 ///   0 <= Value < ElementBits for a left shift; or
6404 ///   0 <= Value <= ElementBits for a long left shift.
6405 static bool isVShiftLImm(SDValue Op, EVT VT, bool isLong, int64_t &Cnt) {
6406   assert(VT.isVector() && "vector shift count is not a vector type");
6407   unsigned ElementBits = VT.getVectorElementType().getSizeInBits();
6408   if (! getVShiftImm(Op, ElementBits, Cnt))
6409     return false;
6410   return (Cnt >= 0 && (isLong ? Cnt-1 : Cnt) < ElementBits);
6411 }
6412
6413 /// isVShiftRImm - Check if this is a valid build_vector for the immediate
6414 /// operand of a vector shift right operation.  For a shift opcode, the value
6415 /// is positive, but for an intrinsic the value count must be negative. The
6416 /// absolute value must be in the range:
6417 ///   1 <= |Value| <= ElementBits for a right shift; or
6418 ///   1 <= |Value| <= ElementBits/2 for a narrow right shift.
6419 static bool isVShiftRImm(SDValue Op, EVT VT, bool isNarrow, bool isIntrinsic,
6420                          int64_t &Cnt) {
6421   assert(VT.isVector() && "vector shift count is not a vector type");
6422   unsigned ElementBits = VT.getVectorElementType().getSizeInBits();
6423   if (! getVShiftImm(Op, ElementBits, Cnt))
6424     return false;
6425   if (isIntrinsic)
6426     Cnt = -Cnt;
6427   return (Cnt >= 1 && Cnt <= (isNarrow ? ElementBits/2 : ElementBits));
6428 }
6429
6430 /// PerformIntrinsicCombine - ARM-specific DAG combining for intrinsics.
6431 static SDValue PerformIntrinsicCombine(SDNode *N, SelectionDAG &DAG) {
6432   unsigned IntNo = cast<ConstantSDNode>(N->getOperand(0))->getZExtValue();
6433   switch (IntNo) {
6434   default:
6435     // Don't do anything for most intrinsics.
6436     break;
6437
6438   // Vector shifts: check for immediate versions and lower them.
6439   // Note: This is done during DAG combining instead of DAG legalizing because
6440   // the build_vectors for 64-bit vector element shift counts are generally
6441   // not legal, and it is hard to see their values after they get legalized to
6442   // loads from a constant pool.
6443   case Intrinsic::arm_neon_vshifts:
6444   case Intrinsic::arm_neon_vshiftu:
6445   case Intrinsic::arm_neon_vshiftls:
6446   case Intrinsic::arm_neon_vshiftlu:
6447   case Intrinsic::arm_neon_vshiftn:
6448   case Intrinsic::arm_neon_vrshifts:
6449   case Intrinsic::arm_neon_vrshiftu:
6450   case Intrinsic::arm_neon_vrshiftn:
6451   case Intrinsic::arm_neon_vqshifts:
6452   case Intrinsic::arm_neon_vqshiftu:
6453   case Intrinsic::arm_neon_vqshiftsu:
6454   case Intrinsic::arm_neon_vqshiftns:
6455   case Intrinsic::arm_neon_vqshiftnu:
6456   case Intrinsic::arm_neon_vqshiftnsu:
6457   case Intrinsic::arm_neon_vqrshiftns:
6458   case Intrinsic::arm_neon_vqrshiftnu:
6459   case Intrinsic::arm_neon_vqrshiftnsu: {
6460     EVT VT = N->getOperand(1).getValueType();
6461     int64_t Cnt;
6462     unsigned VShiftOpc = 0;
6463
6464     switch (IntNo) {
6465     case Intrinsic::arm_neon_vshifts:
6466     case Intrinsic::arm_neon_vshiftu:
6467       if (isVShiftLImm(N->getOperand(2), VT, false, Cnt)) {
6468         VShiftOpc = ARMISD::VSHL;
6469         break;
6470       }
6471       if (isVShiftRImm(N->getOperand(2), VT, false, true, Cnt)) {
6472         VShiftOpc = (IntNo == Intrinsic::arm_neon_vshifts ?
6473                      ARMISD::VSHRs : ARMISD::VSHRu);
6474         break;
6475       }
6476       return SDValue();
6477
6478     case Intrinsic::arm_neon_vshiftls:
6479     case Intrinsic::arm_neon_vshiftlu:
6480       if (isVShiftLImm(N->getOperand(2), VT, true, Cnt))
6481         break;
6482       llvm_unreachable("invalid shift count for vshll intrinsic");
6483
6484     case Intrinsic::arm_neon_vrshifts:
6485     case Intrinsic::arm_neon_vrshiftu:
6486       if (isVShiftRImm(N->getOperand(2), VT, false, true, Cnt))
6487         break;
6488       return SDValue();
6489
6490     case Intrinsic::arm_neon_vqshifts:
6491     case Intrinsic::arm_neon_vqshiftu:
6492       if (isVShiftLImm(N->getOperand(2), VT, false, Cnt))
6493         break;
6494       return SDValue();
6495
6496     case Intrinsic::arm_neon_vqshiftsu:
6497       if (isVShiftLImm(N->getOperand(2), VT, false, Cnt))
6498         break;
6499       llvm_unreachable("invalid shift count for vqshlu intrinsic");
6500
6501     case Intrinsic::arm_neon_vshiftn:
6502     case Intrinsic::arm_neon_vrshiftn:
6503     case Intrinsic::arm_neon_vqshiftns:
6504     case Intrinsic::arm_neon_vqshiftnu:
6505     case Intrinsic::arm_neon_vqshiftnsu:
6506     case Intrinsic::arm_neon_vqrshiftns:
6507     case Intrinsic::arm_neon_vqrshiftnu:
6508     case Intrinsic::arm_neon_vqrshiftnsu:
6509       // Narrowing shifts require an immediate right shift.
6510       if (isVShiftRImm(N->getOperand(2), VT, true, true, Cnt))
6511         break;
6512       llvm_unreachable("invalid shift count for narrowing vector shift "
6513                        "intrinsic");
6514
6515     default:
6516       llvm_unreachable("unhandled vector shift");
6517     }
6518
6519     switch (IntNo) {
6520     case Intrinsic::arm_neon_vshifts:
6521     case Intrinsic::arm_neon_vshiftu:
6522       // Opcode already set above.
6523       break;
6524     case Intrinsic::arm_neon_vshiftls:
6525     case Intrinsic::arm_neon_vshiftlu:
6526       if (Cnt == VT.getVectorElementType().getSizeInBits())
6527         VShiftOpc = ARMISD::VSHLLi;
6528       else
6529         VShiftOpc = (IntNo == Intrinsic::arm_neon_vshiftls ?
6530                      ARMISD::VSHLLs : ARMISD::VSHLLu);
6531       break;
6532     case Intrinsic::arm_neon_vshiftn:
6533       VShiftOpc = ARMISD::VSHRN; break;
6534     case Intrinsic::arm_neon_vrshifts:
6535       VShiftOpc = ARMISD::VRSHRs; break;
6536     case Intrinsic::arm_neon_vrshiftu:
6537       VShiftOpc = ARMISD::VRSHRu; break;
6538     case Intrinsic::arm_neon_vrshiftn:
6539       VShiftOpc = ARMISD::VRSHRN; break;
6540     case Intrinsic::arm_neon_vqshifts:
6541       VShiftOpc = ARMISD::VQSHLs; break;
6542     case Intrinsic::arm_neon_vqshiftu:
6543       VShiftOpc = ARMISD::VQSHLu; break;
6544     case Intrinsic::arm_neon_vqshiftsu:
6545       VShiftOpc = ARMISD::VQSHLsu; break;
6546     case Intrinsic::arm_neon_vqshiftns:
6547       VShiftOpc = ARMISD::VQSHRNs; break;
6548     case Intrinsic::arm_neon_vqshiftnu:
6549       VShiftOpc = ARMISD::VQSHRNu; break;
6550     case Intrinsic::arm_neon_vqshiftnsu:
6551       VShiftOpc = ARMISD::VQSHRNsu; break;
6552     case Intrinsic::arm_neon_vqrshiftns:
6553       VShiftOpc = ARMISD::VQRSHRNs; break;
6554     case Intrinsic::arm_neon_vqrshiftnu:
6555       VShiftOpc = ARMISD::VQRSHRNu; break;
6556     case Intrinsic::arm_neon_vqrshiftnsu:
6557       VShiftOpc = ARMISD::VQRSHRNsu; break;
6558     }
6559
6560     return DAG.getNode(VShiftOpc, N->getDebugLoc(), N->getValueType(0),
6561                        N->getOperand(1), DAG.getConstant(Cnt, MVT::i32));
6562   }
6563
6564   case Intrinsic::arm_neon_vshiftins: {
6565     EVT VT = N->getOperand(1).getValueType();
6566     int64_t Cnt;
6567     unsigned VShiftOpc = 0;
6568
6569     if (isVShiftLImm(N->getOperand(3), VT, false, Cnt))
6570       VShiftOpc = ARMISD::VSLI;
6571     else if (isVShiftRImm(N->getOperand(3), VT, false, true, Cnt))
6572       VShiftOpc = ARMISD::VSRI;
6573     else {
6574       llvm_unreachable("invalid shift count for vsli/vsri intrinsic");
6575     }
6576
6577     return DAG.getNode(VShiftOpc, N->getDebugLoc(), N->getValueType(0),
6578                        N->getOperand(1), N->getOperand(2),
6579                        DAG.getConstant(Cnt, MVT::i32));
6580   }
6581
6582   case Intrinsic::arm_neon_vqrshifts:
6583   case Intrinsic::arm_neon_vqrshiftu:
6584     // No immediate versions of these to check for.
6585     break;
6586   }
6587
6588   return SDValue();
6589 }
6590
6591 /// PerformShiftCombine - Checks for immediate versions of vector shifts and
6592 /// lowers them.  As with the vector shift intrinsics, this is done during DAG
6593 /// combining instead of DAG legalizing because the build_vectors for 64-bit
6594 /// vector element shift counts are generally not legal, and it is hard to see
6595 /// their values after they get legalized to loads from a constant pool.
6596 static SDValue PerformShiftCombine(SDNode *N, SelectionDAG &DAG,
6597                                    const ARMSubtarget *ST) {
6598   EVT VT = N->getValueType(0);
6599
6600   // Nothing to be done for scalar shifts.
6601   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
6602   if (!VT.isVector() || !TLI.isTypeLegal(VT))
6603     return SDValue();
6604
6605   assert(ST->hasNEON() && "unexpected vector shift");
6606   int64_t Cnt;
6607
6608   switch (N->getOpcode()) {
6609   default: llvm_unreachable("unexpected shift opcode");
6610
6611   case ISD::SHL:
6612     if (isVShiftLImm(N->getOperand(1), VT, false, Cnt))
6613       return DAG.getNode(ARMISD::VSHL, N->getDebugLoc(), VT, N->getOperand(0),
6614                          DAG.getConstant(Cnt, MVT::i32));
6615     break;
6616
6617   case ISD::SRA:
6618   case ISD::SRL:
6619     if (isVShiftRImm(N->getOperand(1), VT, false, false, Cnt)) {
6620       unsigned VShiftOpc = (N->getOpcode() == ISD::SRA ?
6621                             ARMISD::VSHRs : ARMISD::VSHRu);
6622       return DAG.getNode(VShiftOpc, N->getDebugLoc(), VT, N->getOperand(0),
6623                          DAG.getConstant(Cnt, MVT::i32));
6624     }
6625   }
6626   return SDValue();
6627 }
6628
6629 /// PerformExtendCombine - Target-specific DAG combining for ISD::SIGN_EXTEND,
6630 /// ISD::ZERO_EXTEND, and ISD::ANY_EXTEND.
6631 static SDValue PerformExtendCombine(SDNode *N, SelectionDAG &DAG,
6632                                     const ARMSubtarget *ST) {
6633   SDValue N0 = N->getOperand(0);
6634
6635   // Check for sign- and zero-extensions of vector extract operations of 8-
6636   // and 16-bit vector elements.  NEON supports these directly.  They are
6637   // handled during DAG combining because type legalization will promote them
6638   // to 32-bit types and it is messy to recognize the operations after that.
6639   if (ST->hasNEON() && N0.getOpcode() == ISD::EXTRACT_VECTOR_ELT) {
6640     SDValue Vec = N0.getOperand(0);
6641     SDValue Lane = N0.getOperand(1);
6642     EVT VT = N->getValueType(0);
6643     EVT EltVT = N0.getValueType();
6644     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
6645
6646     if (VT == MVT::i32 &&
6647         (EltVT == MVT::i8 || EltVT == MVT::i16) &&
6648         TLI.isTypeLegal(Vec.getValueType()) &&
6649         isa<ConstantSDNode>(Lane)) {
6650
6651       unsigned Opc = 0;
6652       switch (N->getOpcode()) {
6653       default: llvm_unreachable("unexpected opcode");
6654       case ISD::SIGN_EXTEND:
6655         Opc = ARMISD::VGETLANEs;
6656         break;
6657       case ISD::ZERO_EXTEND:
6658       case ISD::ANY_EXTEND:
6659         Opc = ARMISD::VGETLANEu;
6660         break;
6661       }
6662       return DAG.getNode(Opc, N->getDebugLoc(), VT, Vec, Lane);
6663     }
6664   }
6665
6666   return SDValue();
6667 }
6668
6669 /// PerformSELECT_CCCombine - Target-specific DAG combining for ISD::SELECT_CC
6670 /// to match f32 max/min patterns to use NEON vmax/vmin instructions.
6671 static SDValue PerformSELECT_CCCombine(SDNode *N, SelectionDAG &DAG,
6672                                        const ARMSubtarget *ST) {
6673   // If the target supports NEON, try to use vmax/vmin instructions for f32
6674   // selects like "x < y ? x : y".  Unless the NoNaNsFPMath option is set,
6675   // be careful about NaNs:  NEON's vmax/vmin return NaN if either operand is
6676   // a NaN; only do the transformation when it matches that behavior.
6677
6678   // For now only do this when using NEON for FP operations; if using VFP, it
6679   // is not obvious that the benefit outweighs the cost of switching to the
6680   // NEON pipeline.
6681   if (!ST->hasNEON() || !ST->useNEONForSinglePrecisionFP() ||
6682       N->getValueType(0) != MVT::f32)
6683     return SDValue();
6684
6685   SDValue CondLHS = N->getOperand(0);
6686   SDValue CondRHS = N->getOperand(1);
6687   SDValue LHS = N->getOperand(2);
6688   SDValue RHS = N->getOperand(3);
6689   ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(4))->get();
6690
6691   unsigned Opcode = 0;
6692   bool IsReversed;
6693   if (DAG.isEqualTo(LHS, CondLHS) && DAG.isEqualTo(RHS, CondRHS)) {
6694     IsReversed = false; // x CC y ? x : y
6695   } else if (DAG.isEqualTo(LHS, CondRHS) && DAG.isEqualTo(RHS, CondLHS)) {
6696     IsReversed = true ; // x CC y ? y : x
6697   } else {
6698     return SDValue();
6699   }
6700
6701   bool IsUnordered;
6702   switch (CC) {
6703   default: break;
6704   case ISD::SETOLT:
6705   case ISD::SETOLE:
6706   case ISD::SETLT:
6707   case ISD::SETLE:
6708   case ISD::SETULT:
6709   case ISD::SETULE:
6710     // If LHS is NaN, an ordered comparison will be false and the result will
6711     // be the RHS, but vmin(NaN, RHS) = NaN.  Avoid this by checking that LHS
6712     // != NaN.  Likewise, for unordered comparisons, check for RHS != NaN.
6713     IsUnordered = (CC == ISD::SETULT || CC == ISD::SETULE);
6714     if (!DAG.isKnownNeverNaN(IsUnordered ? RHS : LHS))
6715       break;
6716     // For less-than-or-equal comparisons, "+0 <= -0" will be true but vmin
6717     // will return -0, so vmin can only be used for unsafe math or if one of
6718     // the operands is known to be nonzero.
6719     if ((CC == ISD::SETLE || CC == ISD::SETOLE || CC == ISD::SETULE) &&
6720         !UnsafeFPMath &&
6721         !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
6722       break;
6723     Opcode = IsReversed ? ARMISD::FMAX : ARMISD::FMIN;
6724     break;
6725
6726   case ISD::SETOGT:
6727   case ISD::SETOGE:
6728   case ISD::SETGT:
6729   case ISD::SETGE:
6730   case ISD::SETUGT:
6731   case ISD::SETUGE:
6732     // If LHS is NaN, an ordered comparison will be false and the result will
6733     // be the RHS, but vmax(NaN, RHS) = NaN.  Avoid this by checking that LHS
6734     // != NaN.  Likewise, for unordered comparisons, check for RHS != NaN.
6735     IsUnordered = (CC == ISD::SETUGT || CC == ISD::SETUGE);
6736     if (!DAG.isKnownNeverNaN(IsUnordered ? RHS : LHS))
6737       break;
6738     // For greater-than-or-equal comparisons, "-0 >= +0" will be true but vmax
6739     // will return +0, so vmax can only be used for unsafe math or if one of
6740     // the operands is known to be nonzero.
6741     if ((CC == ISD::SETGE || CC == ISD::SETOGE || CC == ISD::SETUGE) &&
6742         !UnsafeFPMath &&
6743         !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
6744       break;
6745     Opcode = IsReversed ? ARMISD::FMIN : ARMISD::FMAX;
6746     break;
6747   }
6748
6749   if (!Opcode)
6750     return SDValue();
6751   return DAG.getNode(Opcode, N->getDebugLoc(), N->getValueType(0), LHS, RHS);
6752 }
6753
6754 SDValue ARMTargetLowering::PerformDAGCombine(SDNode *N,
6755                                              DAGCombinerInfo &DCI) const {
6756   switch (N->getOpcode()) {
6757   default: break;
6758   case ISD::ADD:        return PerformADDCombine(N, DCI);
6759   case ISD::SUB:        return PerformSUBCombine(N, DCI);
6760   case ISD::MUL:        return PerformMULCombine(N, DCI, Subtarget);
6761   case ISD::OR:         return PerformORCombine(N, DCI, Subtarget);
6762   case ISD::AND:        return PerformANDCombine(N, DCI);
6763   case ARMISD::BFI:     return PerformBFICombine(N, DCI);
6764   case ARMISD::VMOVRRD: return PerformVMOVRRDCombine(N, DCI);
6765   case ARMISD::VMOVDRR: return PerformVMOVDRRCombine(N, DCI.DAG);
6766   case ISD::STORE:      return PerformSTORECombine(N, DCI);
6767   case ISD::BUILD_VECTOR: return PerformBUILD_VECTORCombine(N, DCI);
6768   case ISD::INSERT_VECTOR_ELT: return PerformInsertEltCombine(N, DCI);
6769   case ISD::VECTOR_SHUFFLE: return PerformVECTOR_SHUFFLECombine(N, DCI.DAG);
6770   case ARMISD::VDUPLANE: return PerformVDUPLANECombine(N, DCI);
6771   case ISD::INTRINSIC_WO_CHAIN: return PerformIntrinsicCombine(N, DCI.DAG);
6772   case ISD::SHL:
6773   case ISD::SRA:
6774   case ISD::SRL:        return PerformShiftCombine(N, DCI.DAG, Subtarget);
6775   case ISD::SIGN_EXTEND:
6776   case ISD::ZERO_EXTEND:
6777   case ISD::ANY_EXTEND: return PerformExtendCombine(N, DCI.DAG, Subtarget);
6778   case ISD::SELECT_CC:  return PerformSELECT_CCCombine(N, DCI.DAG, Subtarget);
6779   case ARMISD::VLD2DUP:
6780   case ARMISD::VLD3DUP:
6781   case ARMISD::VLD4DUP:
6782     return CombineBaseUpdate(N, DCI);
6783   case ISD::INTRINSIC_VOID:
6784   case ISD::INTRINSIC_W_CHAIN:
6785     switch (cast<ConstantSDNode>(N->getOperand(1))->getZExtValue()) {
6786     case Intrinsic::arm_neon_vld1:
6787     case Intrinsic::arm_neon_vld2:
6788     case Intrinsic::arm_neon_vld3:
6789     case Intrinsic::arm_neon_vld4:
6790     case Intrinsic::arm_neon_vld2lane:
6791     case Intrinsic::arm_neon_vld3lane:
6792     case Intrinsic::arm_neon_vld4lane:
6793     case Intrinsic::arm_neon_vst1:
6794     case Intrinsic::arm_neon_vst2:
6795     case Intrinsic::arm_neon_vst3:
6796     case Intrinsic::arm_neon_vst4:
6797     case Intrinsic::arm_neon_vst2lane:
6798     case Intrinsic::arm_neon_vst3lane:
6799     case Intrinsic::arm_neon_vst4lane:
6800       return CombineBaseUpdate(N, DCI);
6801     default: break;
6802     }
6803     break;
6804   }
6805   return SDValue();
6806 }
6807
6808 bool ARMTargetLowering::isDesirableToTransformToIntegerOp(unsigned Opc,
6809                                                           EVT VT) const {
6810   return (VT == MVT::f32) && (Opc == ISD::LOAD || Opc == ISD::STORE);
6811 }
6812
6813 bool ARMTargetLowering::allowsUnalignedMemoryAccesses(EVT VT) const {
6814   if (!Subtarget->allowsUnalignedMem())
6815     return false;
6816
6817   switch (VT.getSimpleVT().SimpleTy) {
6818   default:
6819     return false;
6820   case MVT::i8:
6821   case MVT::i16:
6822   case MVT::i32:
6823     return true;
6824   // FIXME: VLD1 etc with standard alignment is legal.
6825   }
6826 }
6827
6828 static bool isLegalT1AddressImmediate(int64_t V, EVT VT) {
6829   if (V < 0)
6830     return false;
6831
6832   unsigned Scale = 1;
6833   switch (VT.getSimpleVT().SimpleTy) {
6834   default: return false;
6835   case MVT::i1:
6836   case MVT::i8:
6837     // Scale == 1;
6838     break;
6839   case MVT::i16:
6840     // Scale == 2;
6841     Scale = 2;
6842     break;
6843   case MVT::i32:
6844     // Scale == 4;
6845     Scale = 4;
6846     break;
6847   }
6848
6849   if ((V & (Scale - 1)) != 0)
6850     return false;
6851   V /= Scale;
6852   return V == (V & ((1LL << 5) - 1));
6853 }
6854
6855 static bool isLegalT2AddressImmediate(int64_t V, EVT VT,
6856                                       const ARMSubtarget *Subtarget) {
6857   bool isNeg = false;
6858   if (V < 0) {
6859     isNeg = true;
6860     V = - V;
6861   }
6862
6863   switch (VT.getSimpleVT().SimpleTy) {
6864   default: return false;
6865   case MVT::i1:
6866   case MVT::i8:
6867   case MVT::i16:
6868   case MVT::i32:
6869     // + imm12 or - imm8
6870     if (isNeg)
6871       return V == (V & ((1LL << 8) - 1));
6872     return V == (V & ((1LL << 12) - 1));
6873   case MVT::f32:
6874   case MVT::f64:
6875     // Same as ARM mode. FIXME: NEON?
6876     if (!Subtarget->hasVFP2())
6877       return false;
6878     if ((V & 3) != 0)
6879       return false;
6880     V >>= 2;
6881     return V == (V & ((1LL << 8) - 1));
6882   }
6883 }
6884
6885 /// isLegalAddressImmediate - Return true if the integer value can be used
6886 /// as the offset of the target addressing mode for load / store of the
6887 /// given type.
6888 static bool isLegalAddressImmediate(int64_t V, EVT VT,
6889                                     const ARMSubtarget *Subtarget) {
6890   if (V == 0)
6891     return true;
6892
6893   if (!VT.isSimple())
6894     return false;
6895
6896   if (Subtarget->isThumb1Only())
6897     return isLegalT1AddressImmediate(V, VT);
6898   else if (Subtarget->isThumb2())
6899     return isLegalT2AddressImmediate(V, VT, Subtarget);
6900
6901   // ARM mode.
6902   if (V < 0)
6903     V = - V;
6904   switch (VT.getSimpleVT().SimpleTy) {
6905   default: return false;
6906   case MVT::i1:
6907   case MVT::i8:
6908   case MVT::i32:
6909     // +- imm12
6910     return V == (V & ((1LL << 12) - 1));
6911   case MVT::i16:
6912     // +- imm8
6913     return V == (V & ((1LL << 8) - 1));
6914   case MVT::f32:
6915   case MVT::f64:
6916     if (!Subtarget->hasVFP2()) // FIXME: NEON?
6917       return false;
6918     if ((V & 3) != 0)
6919       return false;
6920     V >>= 2;
6921     return V == (V & ((1LL << 8) - 1));
6922   }
6923 }
6924
6925 bool ARMTargetLowering::isLegalT2ScaledAddressingMode(const AddrMode &AM,
6926                                                       EVT VT) const {
6927   int Scale = AM.Scale;
6928   if (Scale < 0)
6929     return false;
6930
6931   switch (VT.getSimpleVT().SimpleTy) {
6932   default: return false;
6933   case MVT::i1:
6934   case MVT::i8:
6935   case MVT::i16:
6936   case MVT::i32:
6937     if (Scale == 1)
6938       return true;
6939     // r + r << imm
6940     Scale = Scale & ~1;
6941     return Scale == 2 || Scale == 4 || Scale == 8;
6942   case MVT::i64:
6943     // r + r
6944     if (((unsigned)AM.HasBaseReg + Scale) <= 2)
6945       return true;
6946     return false;
6947   case MVT::isVoid:
6948     // Note, we allow "void" uses (basically, uses that aren't loads or
6949     // stores), because arm allows folding a scale into many arithmetic
6950     // operations.  This should be made more precise and revisited later.
6951
6952     // Allow r << imm, but the imm has to be a multiple of two.
6953     if (Scale & 1) return false;
6954     return isPowerOf2_32(Scale);
6955   }
6956 }
6957
6958 /// isLegalAddressingMode - Return true if the addressing mode represented
6959 /// by AM is legal for this target, for a load/store of the specified type.
6960 bool ARMTargetLowering::isLegalAddressingMode(const AddrMode &AM,
6961                                               const Type *Ty) const {
6962   EVT VT = getValueType(Ty, true);
6963   if (!isLegalAddressImmediate(AM.BaseOffs, VT, Subtarget))
6964     return false;
6965
6966   // Can never fold addr of global into load/store.
6967   if (AM.BaseGV)
6968     return false;
6969
6970   switch (AM.Scale) {
6971   case 0:  // no scale reg, must be "r+i" or "r", or "i".
6972     break;
6973   case 1:
6974     if (Subtarget->isThumb1Only())
6975       return false;
6976     // FALL THROUGH.
6977   default:
6978     // ARM doesn't support any R+R*scale+imm addr modes.
6979     if (AM.BaseOffs)
6980       return false;
6981
6982     if (!VT.isSimple())
6983       return false;
6984
6985     if (Subtarget->isThumb2())
6986       return isLegalT2ScaledAddressingMode(AM, VT);
6987
6988     int Scale = AM.Scale;
6989     switch (VT.getSimpleVT().SimpleTy) {
6990     default: return false;
6991     case MVT::i1:
6992     case MVT::i8:
6993     case MVT::i32:
6994       if (Scale < 0) Scale = -Scale;
6995       if (Scale == 1)
6996         return true;
6997       // r + r << imm
6998       return isPowerOf2_32(Scale & ~1);
6999     case MVT::i16:
7000     case MVT::i64:
7001       // r + r
7002       if (((unsigned)AM.HasBaseReg + Scale) <= 2)
7003         return true;
7004       return false;
7005
7006     case MVT::isVoid:
7007       // Note, we allow "void" uses (basically, uses that aren't loads or
7008       // stores), because arm allows folding a scale into many arithmetic
7009       // operations.  This should be made more precise and revisited later.
7010
7011       // Allow r << imm, but the imm has to be a multiple of two.
7012       if (Scale & 1) return false;
7013       return isPowerOf2_32(Scale);
7014     }
7015     break;
7016   }
7017   return true;
7018 }
7019
7020 /// isLegalICmpImmediate - Return true if the specified immediate is legal
7021 /// icmp immediate, that is the target has icmp instructions which can compare
7022 /// a register against the immediate without having to materialize the
7023 /// immediate into a register.
7024 bool ARMTargetLowering::isLegalICmpImmediate(int64_t Imm) const {
7025   if (!Subtarget->isThumb())
7026     return ARM_AM::getSOImmVal(Imm) != -1;
7027   if (Subtarget->isThumb2())
7028     return ARM_AM::getT2SOImmVal(Imm) != -1;
7029   return Imm >= 0 && Imm <= 255;
7030 }
7031
7032 /// isLegalAddImmediate - Return true if the specified immediate is legal
7033 /// add immediate, that is the target has add instructions which can add
7034 /// a register with the immediate without having to materialize the
7035 /// immediate into a register.
7036 bool ARMTargetLowering::isLegalAddImmediate(int64_t Imm) const {
7037   return ARM_AM::getSOImmVal(Imm) != -1;
7038 }
7039
7040 static bool getARMIndexedAddressParts(SDNode *Ptr, EVT VT,
7041                                       bool isSEXTLoad, SDValue &Base,
7042                                       SDValue &Offset, bool &isInc,
7043                                       SelectionDAG &DAG) {
7044   if (Ptr->getOpcode() != ISD::ADD && Ptr->getOpcode() != ISD::SUB)
7045     return false;
7046
7047   if (VT == MVT::i16 || ((VT == MVT::i8 || VT == MVT::i1) && isSEXTLoad)) {
7048     // AddressingMode 3
7049     Base = Ptr->getOperand(0);
7050     if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Ptr->getOperand(1))) {
7051       int RHSC = (int)RHS->getZExtValue();
7052       if (RHSC < 0 && RHSC > -256) {
7053         assert(Ptr->getOpcode() == ISD::ADD);
7054         isInc = false;
7055         Offset = DAG.getConstant(-RHSC, RHS->getValueType(0));
7056         return true;
7057       }
7058     }
7059     isInc = (Ptr->getOpcode() == ISD::ADD);
7060     Offset = Ptr->getOperand(1);
7061     return true;
7062   } else if (VT == MVT::i32 || VT == MVT::i8 || VT == MVT::i1) {
7063     // AddressingMode 2
7064     if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Ptr->getOperand(1))) {
7065       int RHSC = (int)RHS->getZExtValue();
7066       if (RHSC < 0 && RHSC > -0x1000) {
7067         assert(Ptr->getOpcode() == ISD::ADD);
7068         isInc = false;
7069         Offset = DAG.getConstant(-RHSC, RHS->getValueType(0));
7070         Base = Ptr->getOperand(0);
7071         return true;
7072       }
7073     }
7074
7075     if (Ptr->getOpcode() == ISD::ADD) {
7076       isInc = true;
7077       ARM_AM::ShiftOpc ShOpcVal= ARM_AM::getShiftOpcForNode(Ptr->getOperand(0));
7078       if (ShOpcVal != ARM_AM::no_shift) {
7079         Base = Ptr->getOperand(1);
7080         Offset = Ptr->getOperand(0);
7081       } else {
7082         Base = Ptr->getOperand(0);
7083         Offset = Ptr->getOperand(1);
7084       }
7085       return true;
7086     }
7087
7088     isInc = (Ptr->getOpcode() == ISD::ADD);
7089     Base = Ptr->getOperand(0);
7090     Offset = Ptr->getOperand(1);
7091     return true;
7092   }
7093
7094   // FIXME: Use VLDM / VSTM to emulate indexed FP load / store.
7095   return false;
7096 }
7097
7098 static bool getT2IndexedAddressParts(SDNode *Ptr, EVT VT,
7099                                      bool isSEXTLoad, SDValue &Base,
7100                                      SDValue &Offset, bool &isInc,
7101                                      SelectionDAG &DAG) {
7102   if (Ptr->getOpcode() != ISD::ADD && Ptr->getOpcode() != ISD::SUB)
7103     return false;
7104
7105   Base = Ptr->getOperand(0);
7106   if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Ptr->getOperand(1))) {
7107     int RHSC = (int)RHS->getZExtValue();
7108     if (RHSC < 0 && RHSC > -0x100) { // 8 bits.
7109       assert(Ptr->getOpcode() == ISD::ADD);
7110       isInc = false;
7111       Offset = DAG.getConstant(-RHSC, RHS->getValueType(0));
7112       return true;
7113     } else if (RHSC > 0 && RHSC < 0x100) { // 8 bit, no zero.
7114       isInc = Ptr->getOpcode() == ISD::ADD;
7115       Offset = DAG.getConstant(RHSC, RHS->getValueType(0));
7116       return true;
7117     }
7118   }
7119
7120   return false;
7121 }
7122
7123 /// getPreIndexedAddressParts - returns true by value, base pointer and
7124 /// offset pointer and addressing mode by reference if the node's address
7125 /// can be legally represented as pre-indexed load / store address.
7126 bool
7127 ARMTargetLowering::getPreIndexedAddressParts(SDNode *N, SDValue &Base,
7128                                              SDValue &Offset,
7129                                              ISD::MemIndexedMode &AM,
7130                                              SelectionDAG &DAG) const {
7131   if (Subtarget->isThumb1Only())
7132     return false;
7133
7134   EVT VT;
7135   SDValue Ptr;
7136   bool isSEXTLoad = false;
7137   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
7138     Ptr = LD->getBasePtr();
7139     VT  = LD->getMemoryVT();
7140     isSEXTLoad = LD->getExtensionType() == ISD::SEXTLOAD;
7141   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
7142     Ptr = ST->getBasePtr();
7143     VT  = ST->getMemoryVT();
7144   } else
7145     return false;
7146
7147   bool isInc;
7148   bool isLegal = false;
7149   if (Subtarget->isThumb2())
7150     isLegal = getT2IndexedAddressParts(Ptr.getNode(), VT, isSEXTLoad, Base,
7151                                        Offset, isInc, DAG);
7152   else
7153     isLegal = getARMIndexedAddressParts(Ptr.getNode(), VT, isSEXTLoad, Base,
7154                                         Offset, isInc, DAG);
7155   if (!isLegal)
7156     return false;
7157
7158   AM = isInc ? ISD::PRE_INC : ISD::PRE_DEC;
7159   return true;
7160 }
7161
7162 /// getPostIndexedAddressParts - returns true by value, base pointer and
7163 /// offset pointer and addressing mode by reference if this node can be
7164 /// combined with a load / store to form a post-indexed load / store.
7165 bool ARMTargetLowering::getPostIndexedAddressParts(SDNode *N, SDNode *Op,
7166                                                    SDValue &Base,
7167                                                    SDValue &Offset,
7168                                                    ISD::MemIndexedMode &AM,
7169                                                    SelectionDAG &DAG) const {
7170   if (Subtarget->isThumb1Only())
7171     return false;
7172
7173   EVT VT;
7174   SDValue Ptr;
7175   bool isSEXTLoad = false;
7176   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
7177     VT  = LD->getMemoryVT();
7178     Ptr = LD->getBasePtr();
7179     isSEXTLoad = LD->getExtensionType() == ISD::SEXTLOAD;
7180   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
7181     VT  = ST->getMemoryVT();
7182     Ptr = ST->getBasePtr();
7183   } else
7184     return false;
7185
7186   bool isInc;
7187   bool isLegal = false;
7188   if (Subtarget->isThumb2())
7189     isLegal = getT2IndexedAddressParts(Op, VT, isSEXTLoad, Base, Offset,
7190                                        isInc, DAG);
7191   else
7192     isLegal = getARMIndexedAddressParts(Op, VT, isSEXTLoad, Base, Offset,
7193                                         isInc, DAG);
7194   if (!isLegal)
7195     return false;
7196
7197   if (Ptr != Base) {
7198     // Swap base ptr and offset to catch more post-index load / store when
7199     // it's legal. In Thumb2 mode, offset must be an immediate.
7200     if (Ptr == Offset && Op->getOpcode() == ISD::ADD &&
7201         !Subtarget->isThumb2())
7202       std::swap(Base, Offset);
7203
7204     // Post-indexed load / store update the base pointer.
7205     if (Ptr != Base)
7206       return false;
7207   }
7208
7209   AM = isInc ? ISD::POST_INC : ISD::POST_DEC;
7210   return true;
7211 }
7212
7213 void ARMTargetLowering::computeMaskedBitsForTargetNode(const SDValue Op,
7214                                                        const APInt &Mask,
7215                                                        APInt &KnownZero,
7216                                                        APInt &KnownOne,
7217                                                        const SelectionDAG &DAG,
7218                                                        unsigned Depth) const {
7219   KnownZero = KnownOne = APInt(Mask.getBitWidth(), 0);
7220   switch (Op.getOpcode()) {
7221   default: break;
7222   case ARMISD::CMOV: {
7223     // Bits are known zero/one if known on the LHS and RHS.
7224     DAG.ComputeMaskedBits(Op.getOperand(0), Mask, KnownZero, KnownOne, Depth+1);
7225     if (KnownZero == 0 && KnownOne == 0) return;
7226
7227     APInt KnownZeroRHS, KnownOneRHS;
7228     DAG.ComputeMaskedBits(Op.getOperand(1), Mask,
7229                           KnownZeroRHS, KnownOneRHS, Depth+1);
7230     KnownZero &= KnownZeroRHS;
7231     KnownOne  &= KnownOneRHS;
7232     return;
7233   }
7234   }
7235 }
7236
7237 //===----------------------------------------------------------------------===//
7238 //                           ARM Inline Assembly Support
7239 //===----------------------------------------------------------------------===//
7240
7241 bool ARMTargetLowering::ExpandInlineAsm(CallInst *CI) const {
7242   // Looking for "rev" which is V6+.
7243   if (!Subtarget->hasV6Ops())
7244     return false;
7245
7246   InlineAsm *IA = cast<InlineAsm>(CI->getCalledValue());
7247   std::string AsmStr = IA->getAsmString();
7248   SmallVector<StringRef, 4> AsmPieces;
7249   SplitString(AsmStr, AsmPieces, ";\n");
7250
7251   switch (AsmPieces.size()) {
7252   default: return false;
7253   case 1:
7254     AsmStr = AsmPieces[0];
7255     AsmPieces.clear();
7256     SplitString(AsmStr, AsmPieces, " \t,");
7257
7258     // rev $0, $1
7259     if (AsmPieces.size() == 3 &&
7260         AsmPieces[0] == "rev" && AsmPieces[1] == "$0" && AsmPieces[2] == "$1" &&
7261         IA->getConstraintString().compare(0, 4, "=l,l") == 0) {
7262       const IntegerType *Ty = dyn_cast<IntegerType>(CI->getType());
7263       if (Ty && Ty->getBitWidth() == 32)
7264         return IntrinsicLowering::LowerToByteSwap(CI);
7265     }
7266     break;
7267   }
7268
7269   return false;
7270 }
7271
7272 /// getConstraintType - Given a constraint letter, return the type of
7273 /// constraint it is for this target.
7274 ARMTargetLowering::ConstraintType
7275 ARMTargetLowering::getConstraintType(const std::string &Constraint) const {
7276   if (Constraint.size() == 1) {
7277     switch (Constraint[0]) {
7278     default:  break;
7279     case 'l': return C_RegisterClass;
7280     case 'w': return C_RegisterClass;
7281     }
7282   } else {
7283     if (Constraint == "Uv")
7284       return C_Memory;
7285   }
7286   return TargetLowering::getConstraintType(Constraint);
7287 }
7288
7289 /// Examine constraint type and operand type and determine a weight value.
7290 /// This object must already have been set up with the operand type
7291 /// and the current alternative constraint selected.
7292 TargetLowering::ConstraintWeight
7293 ARMTargetLowering::getSingleConstraintMatchWeight(
7294     AsmOperandInfo &info, const char *constraint) const {
7295   ConstraintWeight weight = CW_Invalid;
7296   Value *CallOperandVal = info.CallOperandVal;
7297     // If we don't have a value, we can't do a match,
7298     // but allow it at the lowest weight.
7299   if (CallOperandVal == NULL)
7300     return CW_Default;
7301   const Type *type = CallOperandVal->getType();
7302   // Look at the constraint type.
7303   switch (*constraint) {
7304   default:
7305     weight = TargetLowering::getSingleConstraintMatchWeight(info, constraint);
7306     break;
7307   case 'l':
7308     if (type->isIntegerTy()) {
7309       if (Subtarget->isThumb())
7310         weight = CW_SpecificReg;
7311       else
7312         weight = CW_Register;
7313     }
7314     break;
7315   case 'w':
7316     if (type->isFloatingPointTy())
7317       weight = CW_Register;
7318     break;
7319   }
7320   return weight;
7321 }
7322
7323 std::pair<unsigned, const TargetRegisterClass*>
7324 ARMTargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
7325                                                 EVT VT) const {
7326   if (Constraint.size() == 1) {
7327     // GCC ARM Constraint Letters
7328     switch (Constraint[0]) {
7329     case 'l':
7330       if (Subtarget->isThumb())
7331         return std::make_pair(0U, ARM::tGPRRegisterClass);
7332       else
7333         return std::make_pair(0U, ARM::GPRRegisterClass);
7334     case 'r':
7335       return std::make_pair(0U, ARM::GPRRegisterClass);
7336     case 'w':
7337       if (VT == MVT::f32)
7338         return std::make_pair(0U, ARM::SPRRegisterClass);
7339       if (VT.getSizeInBits() == 64)
7340         return std::make_pair(0U, ARM::DPRRegisterClass);
7341       if (VT.getSizeInBits() == 128)
7342         return std::make_pair(0U, ARM::QPRRegisterClass);
7343       break;
7344     }
7345   }
7346   if (StringRef("{cc}").equals_lower(Constraint))
7347     return std::make_pair(unsigned(ARM::CPSR), ARM::CCRRegisterClass);
7348
7349   return TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
7350 }
7351
7352 std::vector<unsigned> ARMTargetLowering::
7353 getRegClassForInlineAsmConstraint(const std::string &Constraint,
7354                                   EVT VT) const {
7355   if (Constraint.size() != 1)
7356     return std::vector<unsigned>();
7357
7358   switch (Constraint[0]) {      // GCC ARM Constraint Letters
7359   default: break;
7360   case 'l':
7361     return make_vector<unsigned>(ARM::R0, ARM::R1, ARM::R2, ARM::R3,
7362                                  ARM::R4, ARM::R5, ARM::R6, ARM::R7,
7363                                  0);
7364   case 'r':
7365     return make_vector<unsigned>(ARM::R0, ARM::R1, ARM::R2, ARM::R3,
7366                                  ARM::R4, ARM::R5, ARM::R6, ARM::R7,
7367                                  ARM::R8, ARM::R9, ARM::R10, ARM::R11,
7368                                  ARM::R12, ARM::LR, 0);
7369   case 'w':
7370     if (VT == MVT::f32)
7371       return make_vector<unsigned>(ARM::S0, ARM::S1, ARM::S2, ARM::S3,
7372                                    ARM::S4, ARM::S5, ARM::S6, ARM::S7,
7373                                    ARM::S8, ARM::S9, ARM::S10, ARM::S11,
7374                                    ARM::S12,ARM::S13,ARM::S14,ARM::S15,
7375                                    ARM::S16,ARM::S17,ARM::S18,ARM::S19,
7376                                    ARM::S20,ARM::S21,ARM::S22,ARM::S23,
7377                                    ARM::S24,ARM::S25,ARM::S26,ARM::S27,
7378                                    ARM::S28,ARM::S29,ARM::S30,ARM::S31, 0);
7379     if (VT.getSizeInBits() == 64)
7380       return make_vector<unsigned>(ARM::D0, ARM::D1, ARM::D2, ARM::D3,
7381                                    ARM::D4, ARM::D5, ARM::D6, ARM::D7,
7382                                    ARM::D8, ARM::D9, ARM::D10,ARM::D11,
7383                                    ARM::D12,ARM::D13,ARM::D14,ARM::D15, 0);
7384     if (VT.getSizeInBits() == 128)
7385       return make_vector<unsigned>(ARM::Q0, ARM::Q1, ARM::Q2, ARM::Q3,
7386                                    ARM::Q4, ARM::Q5, ARM::Q6, ARM::Q7, 0);
7387       break;
7388   }
7389
7390   return std::vector<unsigned>();
7391 }
7392
7393 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
7394 /// vector.  If it is invalid, don't add anything to Ops.
7395 void ARMTargetLowering::LowerAsmOperandForConstraint(SDValue Op,
7396                                                      std::string &Constraint,
7397                                                      std::vector<SDValue>&Ops,
7398                                                      SelectionDAG &DAG) const {
7399   SDValue Result(0, 0);
7400
7401   // Currently only support length 1 constraints.
7402   if (Constraint.length() != 1) return;
7403
7404   char ConstraintLetter = Constraint[0];
7405   switch (ConstraintLetter) {
7406   default: break;
7407   case 'I': case 'J': case 'K': case 'L':
7408   case 'M': case 'N': case 'O':
7409     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op);
7410     if (!C)
7411       return;
7412
7413     int64_t CVal64 = C->getSExtValue();
7414     int CVal = (int) CVal64;
7415     // None of these constraints allow values larger than 32 bits.  Check
7416     // that the value fits in an int.
7417     if (CVal != CVal64)
7418       return;
7419
7420     switch (ConstraintLetter) {
7421       case 'I':
7422         if (Subtarget->isThumb1Only()) {
7423           // This must be a constant between 0 and 255, for ADD
7424           // immediates.
7425           if (CVal >= 0 && CVal <= 255)
7426             break;
7427         } else if (Subtarget->isThumb2()) {
7428           // A constant that can be used as an immediate value in a
7429           // data-processing instruction.
7430           if (ARM_AM::getT2SOImmVal(CVal) != -1)
7431             break;
7432         } else {
7433           // A constant that can be used as an immediate value in a
7434           // data-processing instruction.
7435           if (ARM_AM::getSOImmVal(CVal) != -1)
7436             break;
7437         }
7438         return;
7439
7440       case 'J':
7441         if (Subtarget->isThumb()) {  // FIXME thumb2
7442           // This must be a constant between -255 and -1, for negated ADD
7443           // immediates. This can be used in GCC with an "n" modifier that
7444           // prints the negated value, for use with SUB instructions. It is
7445           // not useful otherwise but is implemented for compatibility.
7446           if (CVal >= -255 && CVal <= -1)
7447             break;
7448         } else {
7449           // This must be a constant between -4095 and 4095. It is not clear
7450           // what this constraint is intended for. Implemented for
7451           // compatibility with GCC.
7452           if (CVal >= -4095 && CVal <= 4095)
7453             break;
7454         }
7455         return;
7456
7457       case 'K':
7458         if (Subtarget->isThumb1Only()) {
7459           // A 32-bit value where only one byte has a nonzero value. Exclude
7460           // zero to match GCC. This constraint is used by GCC internally for
7461           // constants that can be loaded with a move/shift combination.
7462           // It is not useful otherwise but is implemented for compatibility.
7463           if (CVal != 0 && ARM_AM::isThumbImmShiftedVal(CVal))
7464             break;
7465         } else if (Subtarget->isThumb2()) {
7466           // A constant whose bitwise inverse can be used as an immediate
7467           // value in a data-processing instruction. This can be used in GCC
7468           // with a "B" modifier that prints the inverted value, for use with
7469           // BIC and MVN instructions. It is not useful otherwise but is
7470           // implemented for compatibility.
7471           if (ARM_AM::getT2SOImmVal(~CVal) != -1)
7472             break;
7473         } else {
7474           // A constant whose bitwise inverse can be used as an immediate
7475           // value in a data-processing instruction. This can be used in GCC
7476           // with a "B" modifier that prints the inverted value, for use with
7477           // BIC and MVN instructions. It is not useful otherwise but is
7478           // implemented for compatibility.
7479           if (ARM_AM::getSOImmVal(~CVal) != -1)
7480             break;
7481         }
7482         return;
7483
7484       case 'L':
7485         if (Subtarget->isThumb1Only()) {
7486           // This must be a constant between -7 and 7,
7487           // for 3-operand ADD/SUB immediate instructions.
7488           if (CVal >= -7 && CVal < 7)
7489             break;
7490         } else if (Subtarget->isThumb2()) {
7491           // A constant whose negation can be used as an immediate value in a
7492           // data-processing instruction. This can be used in GCC with an "n"
7493           // modifier that prints the negated value, for use with SUB
7494           // instructions. It is not useful otherwise but is implemented for
7495           // compatibility.
7496           if (ARM_AM::getT2SOImmVal(-CVal) != -1)
7497             break;
7498         } else {
7499           // A constant whose negation can be used as an immediate value in a
7500           // data-processing instruction. This can be used in GCC with an "n"
7501           // modifier that prints the negated value, for use with SUB
7502           // instructions. It is not useful otherwise but is implemented for
7503           // compatibility.
7504           if (ARM_AM::getSOImmVal(-CVal) != -1)
7505             break;
7506         }
7507         return;
7508
7509       case 'M':
7510         if (Subtarget->isThumb()) { // FIXME thumb2
7511           // This must be a multiple of 4 between 0 and 1020, for
7512           // ADD sp + immediate.
7513           if ((CVal >= 0 && CVal <= 1020) && ((CVal & 3) == 0))
7514             break;
7515         } else {
7516           // A power of two or a constant between 0 and 32.  This is used in
7517           // GCC for the shift amount on shifted register operands, but it is
7518           // useful in general for any shift amounts.
7519           if ((CVal >= 0 && CVal <= 32) || ((CVal & (CVal - 1)) == 0))
7520             break;
7521         }
7522         return;
7523
7524       case 'N':
7525         if (Subtarget->isThumb()) {  // FIXME thumb2
7526           // This must be a constant between 0 and 31, for shift amounts.
7527           if (CVal >= 0 && CVal <= 31)
7528             break;
7529         }
7530         return;
7531
7532       case 'O':
7533         if (Subtarget->isThumb()) {  // FIXME thumb2
7534           // This must be a multiple of 4 between -508 and 508, for
7535           // ADD/SUB sp = sp + immediate.
7536           if ((CVal >= -508 && CVal <= 508) && ((CVal & 3) == 0))
7537             break;
7538         }
7539         return;
7540     }
7541     Result = DAG.getTargetConstant(CVal, Op.getValueType());
7542     break;
7543   }
7544
7545   if (Result.getNode()) {
7546     Ops.push_back(Result);
7547     return;
7548   }
7549   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, Ops, DAG);
7550 }
7551
7552 bool
7553 ARMTargetLowering::isOffsetFoldingLegal(const GlobalAddressSDNode *GA) const {
7554   // The ARM target isn't yet aware of offsets.
7555   return false;
7556 }
7557
7558 int ARM::getVFPf32Imm(const APFloat &FPImm) {
7559   APInt Imm = FPImm.bitcastToAPInt();
7560   uint32_t Sign = Imm.lshr(31).getZExtValue() & 1;
7561   int32_t Exp = (Imm.lshr(23).getSExtValue() & 0xff) - 127;  // -126 to 127
7562   int64_t Mantissa = Imm.getZExtValue() & 0x7fffff;  // 23 bits
7563
7564   // We can handle 4 bits of mantissa.
7565   // mantissa = (16+UInt(e:f:g:h))/16.
7566   if (Mantissa & 0x7ffff)
7567     return -1;
7568   Mantissa >>= 19;
7569   if ((Mantissa & 0xf) != Mantissa)
7570     return -1;
7571
7572   // We can handle 3 bits of exponent: exp == UInt(NOT(b):c:d)-3
7573   if (Exp < -3 || Exp > 4)
7574     return -1;
7575   Exp = ((Exp+3) & 0x7) ^ 4;
7576
7577   return ((int)Sign << 7) | (Exp << 4) | Mantissa;
7578 }
7579
7580 int ARM::getVFPf64Imm(const APFloat &FPImm) {
7581   APInt Imm = FPImm.bitcastToAPInt();
7582   uint64_t Sign = Imm.lshr(63).getZExtValue() & 1;
7583   int64_t Exp = (Imm.lshr(52).getSExtValue() & 0x7ff) - 1023;   // -1022 to 1023
7584   uint64_t Mantissa = Imm.getZExtValue() & 0xfffffffffffffLL;
7585
7586   // We can handle 4 bits of mantissa.
7587   // mantissa = (16+UInt(e:f:g:h))/16.
7588   if (Mantissa & 0xffffffffffffLL)
7589     return -1;
7590   Mantissa >>= 48;
7591   if ((Mantissa & 0xf) != Mantissa)
7592     return -1;
7593
7594   // We can handle 3 bits of exponent: exp == UInt(NOT(b):c:d)-3
7595   if (Exp < -3 || Exp > 4)
7596     return -1;
7597   Exp = ((Exp+3) & 0x7) ^ 4;
7598
7599   return ((int)Sign << 7) | (Exp << 4) | Mantissa;
7600 }
7601
7602 bool ARM::isBitFieldInvertedMask(unsigned v) {
7603   if (v == 0xffffffff)
7604     return 0;
7605   // there can be 1's on either or both "outsides", all the "inside"
7606   // bits must be 0's
7607   unsigned int lsb = 0, msb = 31;
7608   while (v & (1 << msb)) --msb;
7609   while (v & (1 << lsb)) ++lsb;
7610   for (unsigned int i = lsb; i <= msb; ++i) {
7611     if (v & (1 << i))
7612       return 0;
7613   }
7614   return 1;
7615 }
7616
7617 /// isFPImmLegal - Returns true if the target can instruction select the
7618 /// specified FP immediate natively. If false, the legalizer will
7619 /// materialize the FP immediate as a load from a constant pool.
7620 bool ARMTargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
7621   if (!Subtarget->hasVFP3())
7622     return false;
7623   if (VT == MVT::f32)
7624     return ARM::getVFPf32Imm(Imm) != -1;
7625   if (VT == MVT::f64)
7626     return ARM::getVFPf64Imm(Imm) != -1;
7627   return false;
7628 }
7629
7630 /// getTgtMemIntrinsic - Represent NEON load and store intrinsics as
7631 /// MemIntrinsicNodes.  The associated MachineMemOperands record the alignment
7632 /// specified in the intrinsic calls.
7633 bool ARMTargetLowering::getTgtMemIntrinsic(IntrinsicInfo &Info,
7634                                            const CallInst &I,
7635                                            unsigned Intrinsic) const {
7636   switch (Intrinsic) {
7637   case Intrinsic::arm_neon_vld1:
7638   case Intrinsic::arm_neon_vld2:
7639   case Intrinsic::arm_neon_vld3:
7640   case Intrinsic::arm_neon_vld4:
7641   case Intrinsic::arm_neon_vld2lane:
7642   case Intrinsic::arm_neon_vld3lane:
7643   case Intrinsic::arm_neon_vld4lane: {
7644     Info.opc = ISD::INTRINSIC_W_CHAIN;
7645     // Conservatively set memVT to the entire set of vectors loaded.
7646     uint64_t NumElts = getTargetData()->getTypeAllocSize(I.getType()) / 8;
7647     Info.memVT = EVT::getVectorVT(I.getType()->getContext(), MVT::i64, NumElts);
7648     Info.ptrVal = I.getArgOperand(0);
7649     Info.offset = 0;
7650     Value *AlignArg = I.getArgOperand(I.getNumArgOperands() - 1);
7651     Info.align = cast<ConstantInt>(AlignArg)->getZExtValue();
7652     Info.vol = false; // volatile loads with NEON intrinsics not supported
7653     Info.readMem = true;
7654     Info.writeMem = false;
7655     return true;
7656   }
7657   case Intrinsic::arm_neon_vst1:
7658   case Intrinsic::arm_neon_vst2:
7659   case Intrinsic::arm_neon_vst3:
7660   case Intrinsic::arm_neon_vst4:
7661   case Intrinsic::arm_neon_vst2lane:
7662   case Intrinsic::arm_neon_vst3lane:
7663   case Intrinsic::arm_neon_vst4lane: {
7664     Info.opc = ISD::INTRINSIC_VOID;
7665     // Conservatively set memVT to the entire set of vectors stored.
7666     unsigned NumElts = 0;
7667     for (unsigned ArgI = 1, ArgE = I.getNumArgOperands(); ArgI < ArgE; ++ArgI) {
7668       const Type *ArgTy = I.getArgOperand(ArgI)->getType();
7669       if (!ArgTy->isVectorTy())
7670         break;
7671       NumElts += getTargetData()->getTypeAllocSize(ArgTy) / 8;
7672     }
7673     Info.memVT = EVT::getVectorVT(I.getType()->getContext(), MVT::i64, NumElts);
7674     Info.ptrVal = I.getArgOperand(0);
7675     Info.offset = 0;
7676     Value *AlignArg = I.getArgOperand(I.getNumArgOperands() - 1);
7677     Info.align = cast<ConstantInt>(AlignArg)->getZExtValue();
7678     Info.vol = false; // volatile stores with NEON intrinsics not supported
7679     Info.readMem = false;
7680     Info.writeMem = true;
7681     return true;
7682   }
7683   case Intrinsic::arm_strexd: {
7684     Info.opc = ISD::INTRINSIC_W_CHAIN;
7685     Info.memVT = MVT::i64;
7686     Info.ptrVal = I.getArgOperand(2);
7687     Info.offset = 0;
7688     Info.align = 8;
7689     Info.vol = false;
7690     Info.readMem = false;
7691     Info.writeMem = true;
7692     return true;
7693   }
7694   case Intrinsic::arm_ldrexd: {
7695     Info.opc = ISD::INTRINSIC_W_CHAIN;
7696     Info.memVT = MVT::i64;
7697     Info.ptrVal = I.getArgOperand(0);
7698     Info.offset = 0;
7699     Info.align = 8;
7700     Info.vol = false;
7701     Info.readMem = true;
7702     Info.writeMem = false;
7703     return true;
7704   }
7705   default:
7706     break;
7707   }
7708
7709   return false;
7710 }