lib/Target/ARM/ARMISelLowering.cpp

   1 //===-- ARMISelLowering.cpp - ARM DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that ARM uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #define DEBUG_TYPE "arm-isel"
  16 #include "ARM.h"
  17 #include "ARMAddressingModes.h"
  18 #include "ARMConstantPoolValue.h"
  19 #include "ARMISelLowering.h"
  20 #include "ARMMachineFunctionInfo.h"
  21 #include "ARMPerfectShuffle.h"
  22 #include "ARMRegisterInfo.h"
  23 #include "ARMSubtarget.h"
  24 #include "ARMTargetMachine.h"
  25 #include "ARMTargetObjectFile.h"
  26 #include "llvm/CallingConv.h"
  27 #include "llvm/Constants.h"
  28 #include "llvm/Function.h"
  29 #include "llvm/GlobalValue.h"
  30 #include "llvm/Instruction.h"
  31 #include "llvm/Intrinsics.h"
  32 #include "llvm/Type.h"
  33 #include "llvm/CodeGen/CallingConvLower.h"
  34 #include "llvm/CodeGen/MachineBasicBlock.h"
  35 #include "llvm/CodeGen/MachineFrameInfo.h"
  36 #include "llvm/CodeGen/MachineFunction.h"
  37 #include "llvm/CodeGen/MachineInstrBuilder.h"
  38 #include "llvm/CodeGen/MachineRegisterInfo.h"
  39 #include "llvm/CodeGen/PseudoSourceValue.h"
  40 #include "llvm/CodeGen/SelectionDAG.h"
  41 #include "llvm/MC/MCSectionMachO.h"
  42 #include "llvm/Target/TargetOptions.h"
  43 #include "llvm/ADT/VectorExtras.h"
  44 #include "llvm/ADT/Statistic.h"
  45 #include "llvm/Support/CommandLine.h"
  46 #include "llvm/Support/ErrorHandling.h"
  47 #include "llvm/Support/MathExtras.h"
  48 #include "llvm/Support/raw_ostream.h"
  49 #include <sstream>
  50 using namespace llvm;
  51
  52 STATISTIC(NumTailCalls, "Number of tail calls");
  53
  54 // This option should go away when tail calls fully work.
  55 static cl::opt<bool>
  56 EnableARMTailCalls("arm-tail-calls", cl::Hidden,
  57   cl::desc("Generate tail calls (TEMPORARY OPTION)."),
  58   cl::init(true));
  59
  60 static cl::opt<bool>
  61 EnableARMLongCalls("arm-long-calls", cl::Hidden,
  62   cl::desc("Generate calls via indirect call instructions"),
  63   cl::init(false));
  64
  65 static cl::opt<bool>
  66 ARMInterworking("arm-interworking", cl::Hidden,
  67   cl::desc("Enable / disable ARM interworking (for debugging only)"),
  68   cl::init(true));
  69
  70 static cl::opt<bool>
  71 EnableARMCodePlacement("arm-code-placement", cl::Hidden,
  72   cl::desc("Enable code placement pass for ARM"),
  73   cl::init(false));
  74
  75 static bool CC_ARM_APCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
  76                                    CCValAssign::LocInfo &LocInfo,
  77                                    ISD::ArgFlagsTy &ArgFlags,
  78                                    CCState &State);
  79 static bool CC_ARM_AAPCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
  80                                     CCValAssign::LocInfo &LocInfo,
  81                                     ISD::ArgFlagsTy &ArgFlags,
  82                                     CCState &State);
  83 static bool RetCC_ARM_APCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
  84                                       CCValAssign::LocInfo &LocInfo,
  85                                       ISD::ArgFlagsTy &ArgFlags,
  86                                       CCState &State);
  87 static bool RetCC_ARM_AAPCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
  88                                        CCValAssign::LocInfo &LocInfo,
  89                                        ISD::ArgFlagsTy &ArgFlags,
  90                                        CCState &State);
  91
  92 void ARMTargetLowering::addTypeForNEON(EVT VT, EVT PromotedLdStVT,
  93                                        EVT PromotedBitwiseVT) {
  94   if (VT != PromotedLdStVT) {
  95     setOperationAction(ISD::LOAD, VT.getSimpleVT(), Promote);
  96     AddPromotedToType (ISD::LOAD, VT.getSimpleVT(),
  97                        PromotedLdStVT.getSimpleVT());
  98
  99     setOperationAction(ISD::STORE, VT.getSimpleVT(), Promote);
 100     AddPromotedToType (ISD::STORE, VT.getSimpleVT(),
 101                        PromotedLdStVT.getSimpleVT());
 102   }
 103
 104   EVT ElemTy = VT.getVectorElementType();
 105   if (ElemTy != MVT::i64 && ElemTy != MVT::f64)
 106     setOperationAction(ISD::VSETCC, VT.getSimpleVT(), Custom);
 107   if (ElemTy == MVT::i8 || ElemTy == MVT::i16)
 108     setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT.getSimpleVT(), Custom);
 109   if (ElemTy != MVT::i32) {
 110     setOperationAction(ISD::SINT_TO_FP, VT.getSimpleVT(), Expand);
 111     setOperationAction(ISD::UINT_TO_FP, VT.getSimpleVT(), Expand);
 112     setOperationAction(ISD::FP_TO_SINT, VT.getSimpleVT(), Expand);
 113     setOperationAction(ISD::FP_TO_UINT, VT.getSimpleVT(), Expand);
 114   }
 115   setOperationAction(ISD::BUILD_VECTOR, VT.getSimpleVT(), Custom);
 116   setOperationAction(ISD::VECTOR_SHUFFLE, VT.getSimpleVT(), Custom);
 117   setOperationAction(ISD::CONCAT_VECTORS, VT.getSimpleVT(), Legal);
 118   setOperationAction(ISD::EXTRACT_SUBVECTOR, VT.getSimpleVT(), Expand);
 119   setOperationAction(ISD::SELECT, VT.getSimpleVT(), Expand);
 120   setOperationAction(ISD::SELECT_CC, VT.getSimpleVT(), Expand);
 121   if (VT.isInteger()) {
 122     setOperationAction(ISD::SHL, VT.getSimpleVT(), Custom);
 123     setOperationAction(ISD::SRA, VT.getSimpleVT(), Custom);
 124     setOperationAction(ISD::SRL, VT.getSimpleVT(), Custom);
 125   }
 126
 127   // Promote all bit-wise operations.
 128   if (VT.isInteger() && VT != PromotedBitwiseVT) {
 129     setOperationAction(ISD::AND, VT.getSimpleVT(), Promote);
 130     AddPromotedToType (ISD::AND, VT.getSimpleVT(),
 131                        PromotedBitwiseVT.getSimpleVT());
 132     setOperationAction(ISD::OR,  VT.getSimpleVT(), Promote);
 133     AddPromotedToType (ISD::OR,  VT.getSimpleVT(),
 134                        PromotedBitwiseVT.getSimpleVT());
 135     setOperationAction(ISD::XOR, VT.getSimpleVT(), Promote);
 136     AddPromotedToType (ISD::XOR, VT.getSimpleVT(),
 137                        PromotedBitwiseVT.getSimpleVT());
 138   }
 139
 140   // Neon does not support vector divide/remainder operations.
 141   setOperationAction(ISD::SDIV, VT.getSimpleVT(), Expand);
 142   setOperationAction(ISD::UDIV, VT.getSimpleVT(), Expand);
 143   setOperationAction(ISD::FDIV, VT.getSimpleVT(), Expand);
 144   setOperationAction(ISD::SREM, VT.getSimpleVT(), Expand);
 145   setOperationAction(ISD::UREM, VT.getSimpleVT(), Expand);
 146   setOperationAction(ISD::FREM, VT.getSimpleVT(), Expand);
 147 }
 148
 149 void ARMTargetLowering::addDRTypeForNEON(EVT VT) {
 150   addRegisterClass(VT, ARM::DPRRegisterClass);
 151   addTypeForNEON(VT, MVT::f64, MVT::v2i32);
 152 }
 153
 154 void ARMTargetLowering::addQRTypeForNEON(EVT VT) {
 155   addRegisterClass(VT, ARM::QPRRegisterClass);
 156   addTypeForNEON(VT, MVT::v2f64, MVT::v4i32);
 157 }
 158
 159 static TargetLoweringObjectFile *createTLOF(TargetMachine &TM) {
 160   if (TM.getSubtarget<ARMSubtarget>().isTargetDarwin())
 161     return new TargetLoweringObjectFileMachO();
 162
 163   return new ARMElfTargetObjectFile();
 164 }
 165
 166 ARMTargetLowering::ARMTargetLowering(TargetMachine &TM)
 167     : TargetLowering(TM, createTLOF(TM)) {
 168   Subtarget = &TM.getSubtarget<ARMSubtarget>();
 169
 170   if (Subtarget->isTargetDarwin()) {
 171     // Uses VFP for Thumb libfuncs if available.
 172     if (Subtarget->isThumb() && Subtarget->hasVFP2()) {
 173       // Single-precision floating-point arithmetic.
 174       setLibcallName(RTLIB::ADD_F32, "__addsf3vfp");
 175       setLibcallName(RTLIB::SUB_F32, "__subsf3vfp");
 176       setLibcallName(RTLIB::MUL_F32, "__mulsf3vfp");
 177       setLibcallName(RTLIB::DIV_F32, "__divsf3vfp");
 178
 179       // Double-precision floating-point arithmetic.
 180       setLibcallName(RTLIB::ADD_F64, "__adddf3vfp");
 181       setLibcallName(RTLIB::SUB_F64, "__subdf3vfp");
 182       setLibcallName(RTLIB::MUL_F64, "__muldf3vfp");
 183       setLibcallName(RTLIB::DIV_F64, "__divdf3vfp");
 184
 185       // Single-precision comparisons.
 186       setLibcallName(RTLIB::OEQ_F32, "__eqsf2vfp");
 187       setLibcallName(RTLIB::UNE_F32, "__nesf2vfp");
 188       setLibcallName(RTLIB::OLT_F32, "__ltsf2vfp");
 189       setLibcallName(RTLIB::OLE_F32, "__lesf2vfp");
 190       setLibcallName(RTLIB::OGE_F32, "__gesf2vfp");
 191       setLibcallName(RTLIB::OGT_F32, "__gtsf2vfp");
 192       setLibcallName(RTLIB::UO_F32,  "__unordsf2vfp");
 193       setLibcallName(RTLIB::O_F32,   "__unordsf2vfp");
 194
 195       setCmpLibcallCC(RTLIB::OEQ_F32, ISD::SETNE);
 196       setCmpLibcallCC(RTLIB::UNE_F32, ISD::SETNE);
 197       setCmpLibcallCC(RTLIB::OLT_F32, ISD::SETNE);
 198       setCmpLibcallCC(RTLIB::OLE_F32, ISD::SETNE);
 199       setCmpLibcallCC(RTLIB::OGE_F32, ISD::SETNE);
 200       setCmpLibcallCC(RTLIB::OGT_F32, ISD::SETNE);
 201       setCmpLibcallCC(RTLIB::UO_F32,  ISD::SETNE);
 202       setCmpLibcallCC(RTLIB::O_F32,   ISD::SETEQ);
 203
 204       // Double-precision comparisons.
 205       setLibcallName(RTLIB::OEQ_F64, "__eqdf2vfp");
 206       setLibcallName(RTLIB::UNE_F64, "__nedf2vfp");
 207       setLibcallName(RTLIB::OLT_F64, "__ltdf2vfp");
 208       setLibcallName(RTLIB::OLE_F64, "__ledf2vfp");
 209       setLibcallName(RTLIB::OGE_F64, "__gedf2vfp");
 210       setLibcallName(RTLIB::OGT_F64, "__gtdf2vfp");
 211       setLibcallName(RTLIB::UO_F64,  "__unorddf2vfp");
 212       setLibcallName(RTLIB::O_F64,   "__unorddf2vfp");
 213
 214       setCmpLibcallCC(RTLIB::OEQ_F64, ISD::SETNE);
 215       setCmpLibcallCC(RTLIB::UNE_F64, ISD::SETNE);
 216       setCmpLibcallCC(RTLIB::OLT_F64, ISD::SETNE);
 217       setCmpLibcallCC(RTLIB::OLE_F64, ISD::SETNE);
 218       setCmpLibcallCC(RTLIB::OGE_F64, ISD::SETNE);
 219       setCmpLibcallCC(RTLIB::OGT_F64, ISD::SETNE);
 220       setCmpLibcallCC(RTLIB::UO_F64,  ISD::SETNE);
 221       setCmpLibcallCC(RTLIB::O_F64,   ISD::SETEQ);
 222
 223       // Floating-point to integer conversions.
 224       // i64 conversions are done via library routines even when generating VFP
 225       // instructions, so use the same ones.
 226       setLibcallName(RTLIB::FPTOSINT_F64_I32, "__fixdfsivfp");
 227       setLibcallName(RTLIB::FPTOUINT_F64_I32, "__fixunsdfsivfp");
 228       setLibcallName(RTLIB::FPTOSINT_F32_I32, "__fixsfsivfp");
 229       setLibcallName(RTLIB::FPTOUINT_F32_I32, "__fixunssfsivfp");
 230
 231       // Conversions between floating types.
 232       setLibcallName(RTLIB::FPROUND_F64_F32, "__truncdfsf2vfp");
 233       setLibcallName(RTLIB::FPEXT_F32_F64,   "__extendsfdf2vfp");
 234
 235       // Integer to floating-point conversions.
 236       // i64 conversions are done via library routines even when generating VFP
 237       // instructions, so use the same ones.
 238       // FIXME: There appears to be some naming inconsistency in ARM libgcc:
 239       // e.g., __floatunsidf vs. __floatunssidfvfp.
 240       setLibcallName(RTLIB::SINTTOFP_I32_F64, "__floatsidfvfp");
 241       setLibcallName(RTLIB::UINTTOFP_I32_F64, "__floatunssidfvfp");
 242       setLibcallName(RTLIB::SINTTOFP_I32_F32, "__floatsisfvfp");
 243       setLibcallName(RTLIB::UINTTOFP_I32_F32, "__floatunssisfvfp");
 244     }
 245   }
 246
 247   // These libcalls are not available in 32-bit.
 248   setLibcallName(RTLIB::SHL_I128, 0);
 249   setLibcallName(RTLIB::SRL_I128, 0);
 250   setLibcallName(RTLIB::SRA_I128, 0);
 251
 252   // Libcalls should use the AAPCS base standard ABI, even if hard float
 253   // is in effect, as per the ARM RTABI specification, section 4.1.2.
 254   if (Subtarget->isAAPCS_ABI()) {
 255     for (int i = 0; i < RTLIB::UNKNOWN_LIBCALL; ++i) {
 256       setLibcallCallingConv(static_cast<RTLIB::Libcall>(i),
 257                             CallingConv::ARM_AAPCS);
 258     }
 259   }
 260
 261   if (Subtarget->isThumb1Only())
 262     addRegisterClass(MVT::i32, ARM::tGPRRegisterClass);
 263   else
 264     addRegisterClass(MVT::i32, ARM::GPRRegisterClass);
 265   if (!UseSoftFloat && Subtarget->hasVFP2() && !Subtarget->isThumb1Only()) {
 266     addRegisterClass(MVT::f32, ARM::SPRRegisterClass);
 267     addRegisterClass(MVT::f64, ARM::DPRRegisterClass);
 268
 269     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 270   }
 271
 272   if (Subtarget->hasNEON()) {
 273     addDRTypeForNEON(MVT::v2f32);
 274     addDRTypeForNEON(MVT::v8i8);
 275     addDRTypeForNEON(MVT::v4i16);
 276     addDRTypeForNEON(MVT::v2i32);
 277     addDRTypeForNEON(MVT::v1i64);
 278
 279     addQRTypeForNEON(MVT::v4f32);
 280     addQRTypeForNEON(MVT::v2f64);
 281     addQRTypeForNEON(MVT::v16i8);
 282     addQRTypeForNEON(MVT::v8i16);
 283     addQRTypeForNEON(MVT::v4i32);
 284     addQRTypeForNEON(MVT::v2i64);
 285
 286     // v2f64 is legal so that QR subregs can be extracted as f64 elements, but
 287     // neither Neon nor VFP support any arithmetic operations on it.
 288     setOperationAction(ISD::FADD, MVT::v2f64, Expand);
 289     setOperationAction(ISD::FSUB, MVT::v2f64, Expand);
 290     setOperationAction(ISD::FMUL, MVT::v2f64, Expand);
 291     setOperationAction(ISD::FDIV, MVT::v2f64, Expand);
 292     setOperationAction(ISD::FREM, MVT::v2f64, Expand);
 293     setOperationAction(ISD::FCOPYSIGN, MVT::v2f64, Expand);
 294     setOperationAction(ISD::VSETCC, MVT::v2f64, Expand);
 295     setOperationAction(ISD::FNEG, MVT::v2f64, Expand);
 296     setOperationAction(ISD::FABS, MVT::v2f64, Expand);
 297     setOperationAction(ISD::FSQRT, MVT::v2f64, Expand);
 298     setOperationAction(ISD::FSIN, MVT::v2f64, Expand);
 299     setOperationAction(ISD::FCOS, MVT::v2f64, Expand);
 300     setOperationAction(ISD::FPOWI, MVT::v2f64, Expand);
 301     setOperationAction(ISD::FPOW, MVT::v2f64, Expand);
 302     setOperationAction(ISD::FLOG, MVT::v2f64, Expand);
 303     setOperationAction(ISD::FLOG2, MVT::v2f64, Expand);
 304     setOperationAction(ISD::FLOG10, MVT::v2f64, Expand);
 305     setOperationAction(ISD::FEXP, MVT::v2f64, Expand);
 306     setOperationAction(ISD::FEXP2, MVT::v2f64, Expand);
 307     setOperationAction(ISD::FCEIL, MVT::v2f64, Expand);
 308     setOperationAction(ISD::FTRUNC, MVT::v2f64, Expand);
 309     setOperationAction(ISD::FRINT, MVT::v2f64, Expand);
 310     setOperationAction(ISD::FNEARBYINT, MVT::v2f64, Expand);
 311     setOperationAction(ISD::FFLOOR, MVT::v2f64, Expand);
 312
 313     // Neon does not support some operations on v1i64 and v2i64 types.
 314     setOperationAction(ISD::MUL, MVT::v1i64, Expand);
 315     setOperationAction(ISD::MUL, MVT::v2i64, Expand);
 316     setOperationAction(ISD::VSETCC, MVT::v1i64, Expand);
 317     setOperationAction(ISD::VSETCC, MVT::v2i64, Expand);
 318
 319     setTargetDAGCombine(ISD::INTRINSIC_WO_CHAIN);
 320     setTargetDAGCombine(ISD::SHL);
 321     setTargetDAGCombine(ISD::SRL);
 322     setTargetDAGCombine(ISD::SRA);
 323     setTargetDAGCombine(ISD::SIGN_EXTEND);
 324     setTargetDAGCombine(ISD::ZERO_EXTEND);
 325     setTargetDAGCombine(ISD::ANY_EXTEND);
 326     setTargetDAGCombine(ISD::SELECT_CC);
 327   }
 328
 329   computeRegisterProperties();
 330
 331   // ARM does not have f32 extending load.
 332   setLoadExtAction(ISD::EXTLOAD, MVT::f32, Expand);
 333
 334   // ARM does not have i1 sign extending load.
 335   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Promote);
 336
 337   // ARM supports all 4 flavors of integer indexed load / store.
 338   if (!Subtarget->isThumb1Only()) {
 339     for (unsigned im = (unsigned)ISD::PRE_INC;
 340          im != (unsigned)ISD::LAST_INDEXED_MODE; ++im) {
 341       setIndexedLoadAction(im,  MVT::i1,  Legal);
 342       setIndexedLoadAction(im,  MVT::i8,  Legal);
 343       setIndexedLoadAction(im,  MVT::i16, Legal);
 344       setIndexedLoadAction(im,  MVT::i32, Legal);
 345       setIndexedStoreAction(im, MVT::i1,  Legal);
 346       setIndexedStoreAction(im, MVT::i8,  Legal);
 347       setIndexedStoreAction(im, MVT::i16, Legal);
 348       setIndexedStoreAction(im, MVT::i32, Legal);
 349     }
 350   }
 351
 352   // i64 operation support.
 353   if (Subtarget->isThumb1Only()) {
 354     setOperationAction(ISD::MUL,     MVT::i64, Expand);
 355     setOperationAction(ISD::MULHU,   MVT::i32, Expand);
 356     setOperationAction(ISD::MULHS,   MVT::i32, Expand);
 357     setOperationAction(ISD::UMUL_LOHI, MVT::i32, Expand);
 358     setOperationAction(ISD::SMUL_LOHI, MVT::i32, Expand);
 359   } else {
 360     setOperationAction(ISD::MUL,     MVT::i64, Expand);
 361     setOperationAction(ISD::MULHU,   MVT::i32, Expand);
 362     if (!Subtarget->hasV6Ops())
 363       setOperationAction(ISD::MULHS, MVT::i32, Expand);
 364   }
 365   setOperationAction(ISD::SHL_PARTS, MVT::i32, Custom);
 366   setOperationAction(ISD::SRA_PARTS, MVT::i32, Custom);
 367   setOperationAction(ISD::SRL_PARTS, MVT::i32, Custom);
 368   setOperationAction(ISD::SRL,       MVT::i64, Custom);
 369   setOperationAction(ISD::SRA,       MVT::i64, Custom);
 370
 371   // ARM does not have ROTL.
 372   setOperationAction(ISD::ROTL,  MVT::i32, Expand);
 373   setOperationAction(ISD::CTTZ,  MVT::i32, Custom);
 374   setOperationAction(ISD::CTPOP, MVT::i32, Expand);
 375   if (!Subtarget->hasV5TOps() || Subtarget->isThumb1Only())
 376     setOperationAction(ISD::CTLZ, MVT::i32, Expand);
 377
 378   // Only ARMv6 has BSWAP.
 379   if (!Subtarget->hasV6Ops())
 380     setOperationAction(ISD::BSWAP, MVT::i32, Expand);
 381
 382   // These are expanded into libcalls.
 383   if (!Subtarget->hasDivide()) {
 384     // v7M has a hardware divider
 385     setOperationAction(ISD::SDIV,  MVT::i32, Expand);
 386     setOperationAction(ISD::UDIV,  MVT::i32, Expand);
 387   }
 388   setOperationAction(ISD::SREM,  MVT::i32, Expand);
 389   setOperationAction(ISD::UREM,  MVT::i32, Expand);
 390   setOperationAction(ISD::SDIVREM, MVT::i32, Expand);
 391   setOperationAction(ISD::UDIVREM, MVT::i32, Expand);
 392
 393   setOperationAction(ISD::GlobalAddress, MVT::i32,   Custom);
 394   setOperationAction(ISD::ConstantPool,  MVT::i32,   Custom);
 395   setOperationAction(ISD::GLOBAL_OFFSET_TABLE, MVT::i32, Custom);
 396   setOperationAction(ISD::GlobalTLSAddress, MVT::i32, Custom);
 397   setOperationAction(ISD::BlockAddress, MVT::i32, Custom);
 398
 399   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 400
 401   // Use the default implementation.
 402   setOperationAction(ISD::VASTART,            MVT::Other, Custom);
 403   setOperationAction(ISD::VAARG,              MVT::Other, Expand);
 404   setOperationAction(ISD::VACOPY,             MVT::Other, Expand);
 405   setOperationAction(ISD::VAEND,              MVT::Other, Expand);
 406   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
 407   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
 408   setOperationAction(ISD::EHSELECTION,        MVT::i32,   Expand);
 409   // FIXME: Shouldn't need this, since no register is used, but the legalizer
 410   // doesn't yet know how to not do that for SjLj.
 411   setExceptionSelectorRegister(ARM::R0);
 412   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Expand);
 413   // Handle atomics directly for ARMv[67] (except for Thumb1), otherwise
 414   // use the default expansion.
 415   bool canHandleAtomics =
 416     (Subtarget->hasV7Ops() ||
 417       (Subtarget->hasV6Ops() && !Subtarget->isThumb1Only()));
 418   if (canHandleAtomics) {
 419     // membarrier needs custom lowering; the rest are legal and handled
 420     // normally.
 421     setOperationAction(ISD::MEMBARRIER, MVT::Other, Custom);
 422   } else {
 423     // Set them all for expansion, which will force libcalls.
 424     setOperationAction(ISD::MEMBARRIER, MVT::Other, Expand);
 425     setOperationAction(ISD::ATOMIC_CMP_SWAP,  MVT::i8,  Expand);
 426     setOperationAction(ISD::ATOMIC_CMP_SWAP,  MVT::i16, Expand);
 427     setOperationAction(ISD::ATOMIC_CMP_SWAP,  MVT::i32, Expand);
 428     setOperationAction(ISD::ATOMIC_SWAP,      MVT::i8,  Expand);
 429     setOperationAction(ISD::ATOMIC_SWAP,      MVT::i16, Expand);
 430     setOperationAction(ISD::ATOMIC_SWAP,      MVT::i32, Expand);
 431     setOperationAction(ISD::ATOMIC_LOAD_ADD,  MVT::i8,  Expand);
 432     setOperationAction(ISD::ATOMIC_LOAD_ADD,  MVT::i16, Expand);
 433     setOperationAction(ISD::ATOMIC_LOAD_ADD,  MVT::i32, Expand);
 434     setOperationAction(ISD::ATOMIC_LOAD_SUB,  MVT::i8,  Expand);
 435     setOperationAction(ISD::ATOMIC_LOAD_SUB,  MVT::i16, Expand);
 436     setOperationAction(ISD::ATOMIC_LOAD_SUB,  MVT::i32, Expand);
 437     setOperationAction(ISD::ATOMIC_LOAD_AND,  MVT::i8,  Expand);
 438     setOperationAction(ISD::ATOMIC_LOAD_AND,  MVT::i16, Expand);
 439     setOperationAction(ISD::ATOMIC_LOAD_AND,  MVT::i32, Expand);
 440     setOperationAction(ISD::ATOMIC_LOAD_OR,   MVT::i8,  Expand);
 441     setOperationAction(ISD::ATOMIC_LOAD_OR,   MVT::i16, Expand);
 442     setOperationAction(ISD::ATOMIC_LOAD_OR,   MVT::i32, Expand);
 443     setOperationAction(ISD::ATOMIC_LOAD_XOR,  MVT::i8,  Expand);
 444     setOperationAction(ISD::ATOMIC_LOAD_XOR,  MVT::i16, Expand);
 445     setOperationAction(ISD::ATOMIC_LOAD_XOR,  MVT::i32, Expand);
 446     setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i8,  Expand);
 447     setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i16, Expand);
 448     setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i32, Expand);
 449     // Since the libcalls include locking, fold in the fences
 450     setShouldFoldAtomicFences(true);
 451   }
 452   // 64-bit versions are always libcalls (for now)
 453   setOperationAction(ISD::ATOMIC_CMP_SWAP,  MVT::i64, Expand);
 454   setOperationAction(ISD::ATOMIC_SWAP,      MVT::i64, Expand);
 455   setOperationAction(ISD::ATOMIC_LOAD_ADD,  MVT::i64, Expand);
 456   setOperationAction(ISD::ATOMIC_LOAD_SUB,  MVT::i64, Expand);
 457   setOperationAction(ISD::ATOMIC_LOAD_AND,  MVT::i64, Expand);
 458   setOperationAction(ISD::ATOMIC_LOAD_OR,   MVT::i64, Expand);
 459   setOperationAction(ISD::ATOMIC_LOAD_XOR,  MVT::i64, Expand);
 460   setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i64, Expand);
 461
 462   // Requires SXTB/SXTH, available on v6 and up in both ARM and Thumb modes.
 463   if (!Subtarget->hasV6Ops()) {
 464     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16, Expand);
 465     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8,  Expand);
 466   }
 467   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1, Expand);
 468
 469   if (!UseSoftFloat && Subtarget->hasVFP2() && !Subtarget->isThumb1Only())
 470     // Turn f64->i64 into VMOVRRD, i64 -> f64 to VMOVDRR
 471     // iff target supports vfp2.
 472     setOperationAction(ISD::BIT_CONVERT, MVT::i64, Custom);
 473
 474   // We want to custom lower some of our intrinsics.
 475   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 476   if (Subtarget->isTargetDarwin()) {
 477     setOperationAction(ISD::EH_SJLJ_SETJMP, MVT::i32, Custom);
 478     setOperationAction(ISD::EH_SJLJ_LONGJMP, MVT::Other, Custom);
 479   }
 480
 481   setOperationAction(ISD::SETCC,     MVT::i32, Expand);
 482   setOperationAction(ISD::SETCC,     MVT::f32, Expand);
 483   setOperationAction(ISD::SETCC,     MVT::f64, Expand);
 484   setOperationAction(ISD::SELECT,    MVT::i32, Expand);
 485   setOperationAction(ISD::SELECT,    MVT::f32, Expand);
 486   setOperationAction(ISD::SELECT,    MVT::f64, Expand);
 487   setOperationAction(ISD::SELECT_CC, MVT::i32, Custom);
 488   setOperationAction(ISD::SELECT_CC, MVT::f32, Custom);
 489   setOperationAction(ISD::SELECT_CC, MVT::f64, Custom);
 490
 491   setOperationAction(ISD::BRCOND,    MVT::Other, Expand);
 492   setOperationAction(ISD::BR_CC,     MVT::i32,   Custom);
 493   setOperationAction(ISD::BR_CC,     MVT::f32,   Custom);
 494   setOperationAction(ISD::BR_CC,     MVT::f64,   Custom);
 495   setOperationAction(ISD::BR_JT,     MVT::Other, Custom);
 496
 497   // We don't support sin/cos/fmod/copysign/pow
 498   setOperationAction(ISD::FSIN,      MVT::f64, Expand);
 499   setOperationAction(ISD::FSIN,      MVT::f32, Expand);
 500   setOperationAction(ISD::FCOS,      MVT::f32, Expand);
 501   setOperationAction(ISD::FCOS,      MVT::f64, Expand);
 502   setOperationAction(ISD::FREM,      MVT::f64, Expand);
 503   setOperationAction(ISD::FREM,      MVT::f32, Expand);
 504   if (!UseSoftFloat && Subtarget->hasVFP2() && !Subtarget->isThumb1Only()) {
 505     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 506     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 507   }
 508   setOperationAction(ISD::FPOW,      MVT::f64, Expand);
 509   setOperationAction(ISD::FPOW,      MVT::f32, Expand);
 510
 511   // Various VFP goodness
 512   if (!UseSoftFloat && !Subtarget->isThumb1Only()) {
 513     // int <-> fp are custom expanded into bit_convert + ARMISD ops.
 514     if (Subtarget->hasVFP2()) {
 515       setOperationAction(ISD::SINT_TO_FP, MVT::i32, Custom);
 516       setOperationAction(ISD::UINT_TO_FP, MVT::i32, Custom);
 517       setOperationAction(ISD::FP_TO_UINT, MVT::i32, Custom);
 518       setOperationAction(ISD::FP_TO_SINT, MVT::i32, Custom);
 519     }
 520     // Special handling for half-precision FP.
 521     if (!Subtarget->hasFP16()) {
 522       setOperationAction(ISD::FP16_TO_FP32, MVT::f32, Expand);
 523       setOperationAction(ISD::FP32_TO_FP16, MVT::i32, Expand);
 524     }
 525   }
 526
 527   // We have target-specific dag combine patterns for the following nodes:
 528   // ARMISD::VMOVRRD  - No need to call setTargetDAGCombine
 529   setTargetDAGCombine(ISD::ADD);
 530   setTargetDAGCombine(ISD::SUB);
 531   setTargetDAGCombine(ISD::MUL);
 532
 533   if (Subtarget->hasV6T2Ops())
 534     setTargetDAGCombine(ISD::OR);
 535
 536   setStackPointerRegisterToSaveRestore(ARM::SP);
 537
 538   if (UseSoftFloat || Subtarget->isThumb1Only() || !Subtarget->hasVFP2())
 539     setSchedulingPreference(Sched::RegPressure);
 540   else
 541     setSchedulingPreference(Sched::Hybrid);
 542
 543   maxStoresPerMemcpy = 1;   //// temporary - rewrite interface to use type
 544
 545   // On ARM arguments smaller than 4 bytes are extended, so all arguments
 546   // are at least 4 bytes aligned.
 547   setMinStackArgumentAlignment(4);
 548
 549   if (EnableARMCodePlacement)
 550     benefitFromCodePlacementOpt = true;
 551 }
 552
 553 const char *ARMTargetLowering::getTargetNodeName(unsigned Opcode) const {
 554   switch (Opcode) {
 555   default: return 0;
 556   case ARMISD::Wrapper:       return "ARMISD::Wrapper";
 557   case ARMISD::WrapperJT:     return "ARMISD::WrapperJT";
 558   case ARMISD::CALL:          return "ARMISD::CALL";
 559   case ARMISD::CALL_PRED:     return "ARMISD::CALL_PRED";
 560   case ARMISD::CALL_NOLINK:   return "ARMISD::CALL_NOLINK";
 561   case ARMISD::tCALL:         return "ARMISD::tCALL";
 562   case ARMISD::BRCOND:        return "ARMISD::BRCOND";
 563   case ARMISD::BR_JT:         return "ARMISD::BR_JT";
 564   case ARMISD::BR2_JT:        return "ARMISD::BR2_JT";
 565   case ARMISD::RET_FLAG:      return "ARMISD::RET_FLAG";
 566   case ARMISD::PIC_ADD:       return "ARMISD::PIC_ADD";
 567   case ARMISD::CMP:           return "ARMISD::CMP";
 568   case ARMISD::CMPZ:          return "ARMISD::CMPZ";
 569   case ARMISD::CMPFP:         return "ARMISD::CMPFP";
 570   case ARMISD::CMPFPw0:       return "ARMISD::CMPFPw0";
 571   case ARMISD::BCC_i64:       return "ARMISD::BCC_i64";
 572   case ARMISD::FMSTAT:        return "ARMISD::FMSTAT";
 573   case ARMISD::CMOV:          return "ARMISD::CMOV";
 574   case ARMISD::CNEG:          return "ARMISD::CNEG";
 575
 576   case ARMISD::RBIT:          return "ARMISD::RBIT";
 577
 578   case ARMISD::FTOSI:         return "ARMISD::FTOSI";
 579   case ARMISD::FTOUI:         return "ARMISD::FTOUI";
 580   case ARMISD::SITOF:         return "ARMISD::SITOF";
 581   case ARMISD::UITOF:         return "ARMISD::UITOF";
 582
 583   case ARMISD::SRL_FLAG:      return "ARMISD::SRL_FLAG";
 584   case ARMISD::SRA_FLAG:      return "ARMISD::SRA_FLAG";
 585   case ARMISD::RRX:           return "ARMISD::RRX";
 586
 587   case ARMISD::VMOVRRD:         return "ARMISD::VMOVRRD";
 588   case ARMISD::VMOVDRR:         return "ARMISD::VMOVDRR";
 589
 590   case ARMISD::EH_SJLJ_SETJMP: return "ARMISD::EH_SJLJ_SETJMP";
 591   case ARMISD::EH_SJLJ_LONGJMP:return "ARMISD::EH_SJLJ_LONGJMP";
 592
 593   case ARMISD::TC_RETURN:     return "ARMISD::TC_RETURN";
 594
 595   case ARMISD::THREAD_POINTER:return "ARMISD::THREAD_POINTER";
 596
 597   case ARMISD::DYN_ALLOC:     return "ARMISD::DYN_ALLOC";
 598
 599   case ARMISD::MEMBARRIER:    return "ARMISD::MEMBARRIER";
 600   case ARMISD::SYNCBARRIER:   return "ARMISD::SYNCBARRIER";
 601
 602   case ARMISD::VCEQ:          return "ARMISD::VCEQ";
 603   case ARMISD::VCGE:          return "ARMISD::VCGE";
 604   case ARMISD::VCGEU:         return "ARMISD::VCGEU";
 605   case ARMISD::VCGT:          return "ARMISD::VCGT";
 606   case ARMISD::VCGTU:         return "ARMISD::VCGTU";
 607   case ARMISD::VTST:          return "ARMISD::VTST";
 608
 609   case ARMISD::VSHL:          return "ARMISD::VSHL";
 610   case ARMISD::VSHRs:         return "ARMISD::VSHRs";
 611   case ARMISD::VSHRu:         return "ARMISD::VSHRu";
 612   case ARMISD::VSHLLs:        return "ARMISD::VSHLLs";
 613   case ARMISD::VSHLLu:        return "ARMISD::VSHLLu";
 614   case ARMISD::VSHLLi:        return "ARMISD::VSHLLi";
 615   case ARMISD::VSHRN:         return "ARMISD::VSHRN";
 616   case ARMISD::VRSHRs:        return "ARMISD::VRSHRs";
 617   case ARMISD::VRSHRu:        return "ARMISD::VRSHRu";
 618   case ARMISD::VRSHRN:        return "ARMISD::VRSHRN";
 619   case ARMISD::VQSHLs:        return "ARMISD::VQSHLs";
 620   case ARMISD::VQSHLu:        return "ARMISD::VQSHLu";
 621   case ARMISD::VQSHLsu:       return "ARMISD::VQSHLsu";
 622   case ARMISD::VQSHRNs:       return "ARMISD::VQSHRNs";
 623   case ARMISD::VQSHRNu:       return "ARMISD::VQSHRNu";
 624   case ARMISD::VQSHRNsu:      return "ARMISD::VQSHRNsu";
 625   case ARMISD::VQRSHRNs:      return "ARMISD::VQRSHRNs";
 626   case ARMISD::VQRSHRNu:      return "ARMISD::VQRSHRNu";
 627   case ARMISD::VQRSHRNsu:     return "ARMISD::VQRSHRNsu";
 628   case ARMISD::VGETLANEu:     return "ARMISD::VGETLANEu";
 629   case ARMISD::VGETLANEs:     return "ARMISD::VGETLANEs";
 630   case ARMISD::VMOVIMM:       return "ARMISD::VMOVIMM";
 631   case ARMISD::VMVNIMM:       return "ARMISD::VMVNIMM";
 632   case ARMISD::VDUP:          return "ARMISD::VDUP";
 633   case ARMISD::VDUPLANE:      return "ARMISD::VDUPLANE";
 634   case ARMISD::VEXT:          return "ARMISD::VEXT";
 635   case ARMISD::VREV64:        return "ARMISD::VREV64";
 636   case ARMISD::VREV32:        return "ARMISD::VREV32";
 637   case ARMISD::VREV16:        return "ARMISD::VREV16";
 638   case ARMISD::VZIP:          return "ARMISD::VZIP";
 639   case ARMISD::VUZP:          return "ARMISD::VUZP";
 640   case ARMISD::VTRN:          return "ARMISD::VTRN";
 641   case ARMISD::BUILD_VECTOR:  return "ARMISD::BUILD_VECTOR";
 642   case ARMISD::FMAX:          return "ARMISD::FMAX";
 643   case ARMISD::FMIN:          return "ARMISD::FMIN";
 644   case ARMISD::BFI:           return "ARMISD::BFI";
 645   }
 646 }
 647
 648 /// getRegClassFor - Return the register class that should be used for the
 649 /// specified value type.
 650 TargetRegisterClass *ARMTargetLowering::getRegClassFor(EVT VT) const {
 651   // Map v4i64 to QQ registers but do not make the type legal. Similarly map
 652   // v8i64 to QQQQ registers. v4i64 and v8i64 are only used for REG_SEQUENCE to
 653   // load / store 4 to 8 consecutive D registers.
 654   if (Subtarget->hasNEON()) {
 655     if (VT == MVT::v4i64)
 656       return ARM::QQPRRegisterClass;
 657     else if (VT == MVT::v8i64)
 658       return ARM::QQQQPRRegisterClass;
 659   }
 660   return TargetLowering::getRegClassFor(VT);
 661 }
 662
 663 /// getFunctionAlignment - Return the Log2 alignment of this function.
 664 unsigned ARMTargetLowering::getFunctionAlignment(const Function *F) const {
 665   return getTargetMachine().getSubtarget<ARMSubtarget>().isThumb() ? 1 : 2;
 666 }
 667
 668 Sched::Preference ARMTargetLowering::getSchedulingPreference(SDNode *N) const {
 669   unsigned NumVals = N->getNumValues();
 670   if (!NumVals)
 671     return Sched::RegPressure;
 672
 673   for (unsigned i = 0; i != NumVals; ++i) {
 674     EVT VT = N->getValueType(i);
 675     if (VT.isFloatingPoint() || VT.isVector())
 676       return Sched::Latency;
 677   }
 678
 679   if (!N->isMachineOpcode())
 680     return Sched::RegPressure;
 681
 682   // Load are scheduled for latency even if there instruction itinerary
 683   // is not available.
 684   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
 685   const TargetInstrDesc &TID = TII->get(N->getMachineOpcode());
 686   if (TID.mayLoad())
 687     return Sched::Latency;
 688
 689   const InstrItineraryData &Itins = getTargetMachine().getInstrItineraryData();
 690   if (!Itins.isEmpty() && Itins.getStageLatency(TID.getSchedClass()) > 2)
 691     return Sched::Latency;
 692   return Sched::RegPressure;
 693 }
 694
 695 //===----------------------------------------------------------------------===//
 696 // Lowering Code
 697 //===----------------------------------------------------------------------===//
 698
 699 /// IntCCToARMCC - Convert a DAG integer condition code to an ARM CC
 700 static ARMCC::CondCodes IntCCToARMCC(ISD::CondCode CC) {
 701   switch (CC) {
 702   default: llvm_unreachable("Unknown condition code!");
 703   case ISD::SETNE:  return ARMCC::NE;
 704   case ISD::SETEQ:  return ARMCC::EQ;
 705   case ISD::SETGT:  return ARMCC::GT;
 706   case ISD::SETGE:  return ARMCC::GE;
 707   case ISD::SETLT:  return ARMCC::LT;
 708   case ISD::SETLE:  return ARMCC::LE;
 709   case ISD::SETUGT: return ARMCC::HI;
 710   case ISD::SETUGE: return ARMCC::HS;
 711   case ISD::SETULT: return ARMCC::LO;
 712   case ISD::SETULE: return ARMCC::LS;
 713   }
 714 }
 715
 716 /// FPCCToARMCC - Convert a DAG fp condition code to an ARM CC.
 717 static void FPCCToARMCC(ISD::CondCode CC, ARMCC::CondCodes &CondCode,
 718                         ARMCC::CondCodes &CondCode2) {
 719   CondCode2 = ARMCC::AL;
 720   switch (CC) {
 721   default: llvm_unreachable("Unknown FP condition!");
 722   case ISD::SETEQ:
 723   case ISD::SETOEQ: CondCode = ARMCC::EQ; break;
 724   case ISD::SETGT:
 725   case ISD::SETOGT: CondCode = ARMCC::GT; break;
 726   case ISD::SETGE:
 727   case ISD::SETOGE: CondCode = ARMCC::GE; break;
 728   case ISD::SETOLT: CondCode = ARMCC::MI; break;
 729   case ISD::SETOLE: CondCode = ARMCC::LS; break;
 730   case ISD::SETONE: CondCode = ARMCC::MI; CondCode2 = ARMCC::GT; break;
 731   case ISD::SETO:   CondCode = ARMCC::VC; break;
 732   case ISD::SETUO:  CondCode = ARMCC::VS; break;
 733   case ISD::SETUEQ: CondCode = ARMCC::EQ; CondCode2 = ARMCC::VS; break;
 734   case ISD::SETUGT: CondCode = ARMCC::HI; break;
 735   case ISD::SETUGE: CondCode = ARMCC::PL; break;
 736   case ISD::SETLT:
 737   case ISD::SETULT: CondCode = ARMCC::LT; break;
 738   case ISD::SETLE:
 739   case ISD::SETULE: CondCode = ARMCC::LE; break;
 740   case ISD::SETNE:
 741   case ISD::SETUNE: CondCode = ARMCC::NE; break;
 742   }
 743 }
 744
 745 //===----------------------------------------------------------------------===//
 746 //                      Calling Convention Implementation
 747 //===----------------------------------------------------------------------===//
 748
 749 #include "ARMGenCallingConv.inc"
 750
 751 // APCS f64 is in register pairs, possibly split to stack
 752 static bool f64AssignAPCS(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
 753                           CCValAssign::LocInfo &LocInfo,
 754                           CCState &State, bool CanFail) {
 755   static const unsigned RegList[] = { ARM::R0, ARM::R1, ARM::R2, ARM::R3 };
 756
 757   // Try to get the first register.
 758   if (unsigned Reg = State.AllocateReg(RegList, 4))
 759     State.addLoc(CCValAssign::getCustomReg(ValNo, ValVT, Reg, LocVT, LocInfo));
 760   else {
 761     // For the 2nd half of a v2f64, do not fail.
 762     if (CanFail)
 763       return false;
 764
 765     // Put the whole thing on the stack.
 766     State.addLoc(CCValAssign::getCustomMem(ValNo, ValVT,
 767                                            State.AllocateStack(8, 4),
 768                                            LocVT, LocInfo));
 769     return true;
 770   }
 771
 772   // Try to get the second register.
 773   if (unsigned Reg = State.AllocateReg(RegList, 4))
 774     State.addLoc(CCValAssign::getCustomReg(ValNo, ValVT, Reg, LocVT, LocInfo));
 775   else
 776     State.addLoc(CCValAssign::getCustomMem(ValNo, ValVT,
 777                                            State.AllocateStack(4, 4),
 778                                            LocVT, LocInfo));
 779   return true;
 780 }
 781
 782 static bool CC_ARM_APCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
 783                                    CCValAssign::LocInfo &LocInfo,
 784                                    ISD::ArgFlagsTy &ArgFlags,
 785                                    CCState &State) {
 786   if (!f64AssignAPCS(ValNo, ValVT, LocVT, LocInfo, State, true))
 787     return false;
 788   if (LocVT == MVT::v2f64 &&
 789       !f64AssignAPCS(ValNo, ValVT, LocVT, LocInfo, State, false))
 790     return false;
 791   return true;  // we handled it
 792 }
 793
 794 // AAPCS f64 is in aligned register pairs
 795 static bool f64AssignAAPCS(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
 796                            CCValAssign::LocInfo &LocInfo,
 797                            CCState &State, bool CanFail) {
 798   static const unsigned HiRegList[] = { ARM::R0, ARM::R2 };
 799   static const unsigned LoRegList[] = { ARM::R1, ARM::R3 };
 800
 801   unsigned Reg = State.AllocateReg(HiRegList, LoRegList, 2);
 802   if (Reg == 0) {
 803     // For the 2nd half of a v2f64, do not just fail.
 804     if (CanFail)
 805       return false;
 806
 807     // Put the whole thing on the stack.
 808     State.addLoc(CCValAssign::getCustomMem(ValNo, ValVT,
 809                                            State.AllocateStack(8, 8),
 810                                            LocVT, LocInfo));
 811     return true;
 812   }
 813
 814   unsigned i;
 815   for (i = 0; i < 2; ++i)
 816     if (HiRegList[i] == Reg)
 817       break;
 818
 819   State.addLoc(CCValAssign::getCustomReg(ValNo, ValVT, Reg, LocVT, LocInfo));
 820   State.addLoc(CCValAssign::getCustomReg(ValNo, ValVT, LoRegList[i],
 821                                          LocVT, LocInfo));
 822   return true;
 823 }
 824
 825 static bool CC_ARM_AAPCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
 826                                     CCValAssign::LocInfo &LocInfo,
 827                                     ISD::ArgFlagsTy &ArgFlags,
 828                                     CCState &State) {
 829   if (!f64AssignAAPCS(ValNo, ValVT, LocVT, LocInfo, State, true))
 830     return false;
 831   if (LocVT == MVT::v2f64 &&
 832       !f64AssignAAPCS(ValNo, ValVT, LocVT, LocInfo, State, false))
 833     return false;
 834   return true;  // we handled it
 835 }
 836
 837 static bool f64RetAssign(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
 838                          CCValAssign::LocInfo &LocInfo, CCState &State) {
 839   static const unsigned HiRegList[] = { ARM::R0, ARM::R2 };
 840   static const unsigned LoRegList[] = { ARM::R1, ARM::R3 };
 841
 842   unsigned Reg = State.AllocateReg(HiRegList, LoRegList, 2);
 843   if (Reg == 0)
 844     return false; // we didn't handle it
 845
 846   unsigned i;
 847   for (i = 0; i < 2; ++i)
 848     if (HiRegList[i] == Reg)
 849       break;
 850
 851   State.addLoc(CCValAssign::getCustomReg(ValNo, ValVT, Reg, LocVT, LocInfo));
 852   State.addLoc(CCValAssign::getCustomReg(ValNo, ValVT, LoRegList[i],
 853                                          LocVT, LocInfo));
 854   return true;
 855 }
 856
 857 static bool RetCC_ARM_APCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
 858                                       CCValAssign::LocInfo &LocInfo,
 859                                       ISD::ArgFlagsTy &ArgFlags,
 860                                       CCState &State) {
 861   if (!f64RetAssign(ValNo, ValVT, LocVT, LocInfo, State))
 862     return false;
 863   if (LocVT == MVT::v2f64 && !f64RetAssign(ValNo, ValVT, LocVT, LocInfo, State))
 864     return false;
 865   return true;  // we handled it
 866 }
 867
 868 static bool RetCC_ARM_AAPCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
 869                                        CCValAssign::LocInfo &LocInfo,
 870                                        ISD::ArgFlagsTy &ArgFlags,
 871                                        CCState &State) {
 872   return RetCC_ARM_APCS_Custom_f64(ValNo, ValVT, LocVT, LocInfo, ArgFlags,
 873                                    State);
 874 }
 875
 876 /// CCAssignFnForNode - Selects the correct CCAssignFn for a the
 877 /// given CallingConvention value.
 878 CCAssignFn *ARMTargetLowering::CCAssignFnForNode(CallingConv::ID CC,
 879                                                  bool Return,
 880                                                  bool isVarArg) const {
 881   switch (CC) {
 882   default:
 883     llvm_unreachable("Unsupported calling convention");
 884   case CallingConv::C:
 885   case CallingConv::Fast:
 886     // Use target triple & subtarget features to do actual dispatch.
 887     if (Subtarget->isAAPCS_ABI()) {
 888       if (Subtarget->hasVFP2() &&
 889           FloatABIType == FloatABI::Hard && !isVarArg)
 890         return (Return ? RetCC_ARM_AAPCS_VFP: CC_ARM_AAPCS_VFP);
 891       else
 892         return (Return ? RetCC_ARM_AAPCS: CC_ARM_AAPCS);
 893     } else
 894         return (Return ? RetCC_ARM_APCS: CC_ARM_APCS);
 895   case CallingConv::ARM_AAPCS_VFP:
 896     return (Return ? RetCC_ARM_AAPCS_VFP: CC_ARM_AAPCS_VFP);
 897   case CallingConv::ARM_AAPCS:
 898     return (Return ? RetCC_ARM_AAPCS: CC_ARM_AAPCS);
 899   case CallingConv::ARM_APCS:
 900     return (Return ? RetCC_ARM_APCS: CC_ARM_APCS);
 901   }
 902 }
 903
 904 /// LowerCallResult - Lower the result values of a call into the
 905 /// appropriate copies out of appropriate physical registers.
 906 SDValue
 907 ARMTargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
 908                                    CallingConv::ID CallConv, bool isVarArg,
 909                                    const SmallVectorImpl<ISD::InputArg> &Ins,
 910                                    DebugLoc dl, SelectionDAG &DAG,
 911                                    SmallVectorImpl<SDValue> &InVals) const {
 912
 913   // Assign locations to each value returned by this call.
 914   SmallVector<CCValAssign, 16> RVLocs;
 915   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
 916                  RVLocs, *DAG.getContext());
 917   CCInfo.AnalyzeCallResult(Ins,
 918                            CCAssignFnForNode(CallConv, /* Return*/ true,
 919                                              isVarArg));
 920
 921   // Copy all of the result registers out of their specified physreg.
 922   for (unsigned i = 0; i != RVLocs.size(); ++i) {
 923     CCValAssign VA = RVLocs[i];
 924
 925     SDValue Val;
 926     if (VA.needsCustom()) {
 927       // Handle f64 or half of a v2f64.
 928       SDValue Lo = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), MVT::i32,
 929                                       InFlag);
 930       Chain = Lo.getValue(1);
 931       InFlag = Lo.getValue(2);
 932       VA = RVLocs[++i]; // skip ahead to next loc
 933       SDValue Hi = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), MVT::i32,
 934                                       InFlag);
 935       Chain = Hi.getValue(1);
 936       InFlag = Hi.getValue(2);
 937       Val = DAG.getNode(ARMISD::VMOVDRR, dl, MVT::f64, Lo, Hi);
 938
 939       if (VA.getLocVT() == MVT::v2f64) {
 940         SDValue Vec = DAG.getNode(ISD::UNDEF, dl, MVT::v2f64);
 941         Vec = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64, Vec, Val,
 942                           DAG.getConstant(0, MVT::i32));
 943
 944         VA = RVLocs[++i]; // skip ahead to next loc
 945         Lo = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), MVT::i32, InFlag);
 946         Chain = Lo.getValue(1);
 947         InFlag = Lo.getValue(2);
 948         VA = RVLocs[++i]; // skip ahead to next loc
 949         Hi = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), MVT::i32, InFlag);
 950         Chain = Hi.getValue(1);
 951         InFlag = Hi.getValue(2);
 952         Val = DAG.getNode(ARMISD::VMOVDRR, dl, MVT::f64, Lo, Hi);
 953         Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64, Vec, Val,
 954                           DAG.getConstant(1, MVT::i32));
 955       }
 956     } else {
 957       Val = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), VA.getLocVT(),
 958                                InFlag);
 959       Chain = Val.getValue(1);
 960       InFlag = Val.getValue(2);
 961     }
 962
 963     switch (VA.getLocInfo()) {
 964     default: llvm_unreachable("Unknown loc info!");
 965     case CCValAssign::Full: break;
 966     case CCValAssign::BCvt:
 967       Val = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getValVT(), Val);
 968       break;
 969     }
 970
 971     InVals.push_back(Val);
 972   }
 973
 974   return Chain;
 975 }
 976
 977 /// CreateCopyOfByValArgument - Make a copy of an aggregate at address specified
 978 /// by "Src" to address "Dst" of size "Size".  Alignment information is
 979 /// specified by the specific parameter attribute.  The copy will be passed as
 980 /// a byval function parameter.
 981 /// Sometimes what we are copying is the end of a larger object, the part that
 982 /// does not fit in registers.
 983 static SDValue
 984 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
 985                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
 986                           DebugLoc dl) {
 987   SDValue SizeNode = DAG.getConstant(Flags.getByValSize(), MVT::i32);
 988   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
 989                        /*isVolatile=*/false, /*AlwaysInline=*/false,
 990                        NULL, 0, NULL, 0);
 991 }
 992
 993 /// LowerMemOpCallTo - Store the argument to the stack.
 994 SDValue
 995 ARMTargetLowering::LowerMemOpCallTo(SDValue Chain,
 996                                     SDValue StackPtr, SDValue Arg,
 997                                     DebugLoc dl, SelectionDAG &DAG,
 998                                     const CCValAssign &VA,
 999                                     ISD::ArgFlagsTy Flags) const {
1000   unsigned LocMemOffset = VA.getLocMemOffset();
1001   SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset);
1002   PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
1003   if (Flags.isByVal()) {
1004     return CreateCopyOfByValArgument(Arg, PtrOff, Chain, Flags, DAG, dl);
1005   }
1006   return DAG.getStore(Chain, dl, Arg, PtrOff,
1007                       PseudoSourceValue::getStack(), LocMemOffset,
1008                       false, false, 0);
1009 }
1010
1011 void ARMTargetLowering::PassF64ArgInRegs(DebugLoc dl, SelectionDAG &DAG,
1012                                          SDValue Chain, SDValue &Arg,
1013                                          RegsToPassVector &RegsToPass,
1014                                          CCValAssign &VA, CCValAssign &NextVA,
1015                                          SDValue &StackPtr,
1016                                          SmallVector<SDValue, 8> &MemOpChains,
1017                                          ISD::ArgFlagsTy Flags) const {
1018
1019   SDValue fmrrd = DAG.getNode(ARMISD::VMOVRRD, dl,
1020                               DAG.getVTList(MVT::i32, MVT::i32), Arg);
1021   RegsToPass.push_back(std::make_pair(VA.getLocReg(), fmrrd));
1022
1023   if (NextVA.isRegLoc())
1024     RegsToPass.push_back(std::make_pair(NextVA.getLocReg(), fmrrd.getValue(1)));
1025   else {
1026     assert(NextVA.isMemLoc());
1027     if (StackPtr.getNode() == 0)
1028       StackPtr = DAG.getCopyFromReg(Chain, dl, ARM::SP, getPointerTy());
1029
1030     MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, fmrrd.getValue(1),
1031                                            dl, DAG, NextVA,
1032                                            Flags));
1033   }
1034 }
1035
1036 /// LowerCall - Lowering a call into a callseq_start <-
1037 /// ARMISD:CALL <- callseq_end chain. Also add input and output parameter
1038 /// nodes.
1039 SDValue
1040 ARMTargetLowering::LowerCall(SDValue Chain, SDValue Callee,
1041                              CallingConv::ID CallConv, bool isVarArg,
1042                              bool &isTailCall,
1043                              const SmallVectorImpl<ISD::OutputArg> &Outs,
1044                              const SmallVectorImpl<SDValue> &OutVals,
1045                              const SmallVectorImpl<ISD::InputArg> &Ins,
1046                              DebugLoc dl, SelectionDAG &DAG,
1047                              SmallVectorImpl<SDValue> &InVals) const {
1048   MachineFunction &MF = DAG.getMachineFunction();
1049   bool IsStructRet    = (Outs.empty()) ? false : Outs[0].Flags.isSRet();
1050   bool IsSibCall = false;
1051   // Temporarily disable tail calls so things don't break.
1052   if (!EnableARMTailCalls)
1053     isTailCall = false;
1054   if (isTailCall) {
1055     // Check if it's really possible to do a tail call.
1056     isTailCall = IsEligibleForTailCallOptimization(Callee, CallConv,
1057                     isVarArg, IsStructRet, MF.getFunction()->hasStructRetAttr(),
1058                                                    Outs, OutVals, Ins, DAG);
1059     // We don't support GuaranteedTailCallOpt for ARM, only automatically
1060     // detected sibcalls.
1061     if (isTailCall) {
1062       ++NumTailCalls;
1063       IsSibCall = true;
1064     }
1065   }
1066
1067   // Analyze operands of the call, assigning locations to each operand.
1068   SmallVector<CCValAssign, 16> ArgLocs;
1069   CCState CCInfo(CallConv, isVarArg, getTargetMachine(), ArgLocs,
1070                  *DAG.getContext());
1071   CCInfo.AnalyzeCallOperands(Outs,
1072                              CCAssignFnForNode(CallConv, /* Return*/ false,
1073                                                isVarArg));
1074
1075   // Get a count of how many bytes are to be pushed on the stack.
1076   unsigned NumBytes = CCInfo.getNextStackOffset();
1077
1078   // For tail calls, memory operands are available in our caller's stack.
1079   if (IsSibCall)
1080     NumBytes = 0;
1081
1082   // Adjust the stack pointer for the new arguments...
1083   // These operations are automatically eliminated by the prolog/epilog pass
1084   if (!IsSibCall)
1085     Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
1086
1087   SDValue StackPtr = DAG.getCopyFromReg(Chain, dl, ARM::SP, getPointerTy());
1088
1089   RegsToPassVector RegsToPass;
1090   SmallVector<SDValue, 8> MemOpChains;
1091
1092   // Walk the register/memloc assignments, inserting copies/loads.  In the case
1093   // of tail call optimization, arguments are handled later.
1094   for (unsigned i = 0, realArgIdx = 0, e = ArgLocs.size();
1095        i != e;
1096        ++i, ++realArgIdx) {
1097     CCValAssign &VA = ArgLocs[i];
1098     SDValue Arg = OutVals[realArgIdx];
1099     ISD::ArgFlagsTy Flags = Outs[realArgIdx].Flags;
1100
1101     // Promote the value if needed.
1102     switch (VA.getLocInfo()) {
1103     default: llvm_unreachable("Unknown loc info!");
1104     case CCValAssign::Full: break;
1105     case CCValAssign::SExt:
1106       Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, VA.getLocVT(), Arg);
1107       break;
1108     case CCValAssign::ZExt:
1109       Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, VA.getLocVT(), Arg);
1110       break;
1111     case CCValAssign::AExt:
1112       Arg = DAG.getNode(ISD::ANY_EXTEND, dl, VA.getLocVT(), Arg);
1113       break;
1114     case CCValAssign::BCvt:
1115       Arg = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getLocVT(), Arg);
1116       break;
1117     }
1118
1119     // f64 and v2f64 might be passed in i32 pairs and must be split into pieces
1120     if (VA.needsCustom()) {
1121       if (VA.getLocVT() == MVT::v2f64) {
1122         SDValue Op0 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Arg,
1123                                   DAG.getConstant(0, MVT::i32));
1124         SDValue Op1 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Arg,
1125                                   DAG.getConstant(1, MVT::i32));
1126
1127         PassF64ArgInRegs(dl, DAG, Chain, Op0, RegsToPass,
1128                          VA, ArgLocs[++i], StackPtr, MemOpChains, Flags);
1129
1130         VA = ArgLocs[++i]; // skip ahead to next loc
1131         if (VA.isRegLoc()) {
1132           PassF64ArgInRegs(dl, DAG, Chain, Op1, RegsToPass,
1133                            VA, ArgLocs[++i], StackPtr, MemOpChains, Flags);
1134         } else {
1135           assert(VA.isMemLoc());
1136
1137           MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Op1,
1138                                                  dl, DAG, VA, Flags));
1139         }
1140       } else {
1141         PassF64ArgInRegs(dl, DAG, Chain, Arg, RegsToPass, VA, ArgLocs[++i],
1142                          StackPtr, MemOpChains, Flags);
1143       }
1144     } else if (VA.isRegLoc()) {
1145       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
1146     } else if (!IsSibCall) {
1147       assert(VA.isMemLoc());
1148
1149       MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Arg,
1150                                              dl, DAG, VA, Flags));
1151     }
1152   }
1153
1154   if (!MemOpChains.empty())
1155     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1156                         &MemOpChains[0], MemOpChains.size());
1157
1158   // Build a sequence of copy-to-reg nodes chained together with token chain
1159   // and flag operands which copy the outgoing args into the appropriate regs.
1160   SDValue InFlag;
1161   // Tail call byval lowering might overwrite argument registers so in case of
1162   // tail call optimization the copies to registers are lowered later.
1163   if (!isTailCall)
1164     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1165       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
1166                                RegsToPass[i].second, InFlag);
1167       InFlag = Chain.getValue(1);
1168     }
1169
1170   // For tail calls lower the arguments to the 'real' stack slot.
1171   if (isTailCall) {
1172     // Force all the incoming stack arguments to be loaded from the stack
1173     // before any new outgoing arguments are stored to the stack, because the
1174     // outgoing stack slots may alias the incoming argument stack slots, and
1175     // the alias isn't otherwise explicit. This is slightly more conservative
1176     // than necessary, because it means that each store effectively depends
1177     // on every argument instead of just those arguments it would clobber.
1178
1179     // Do not flag preceeding copytoreg stuff together with the following stuff.
1180     InFlag = SDValue();
1181     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1182       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
1183                                RegsToPass[i].second, InFlag);
1184       InFlag = Chain.getValue(1);
1185     }
1186     InFlag =SDValue();
1187   }
1188
1189   // If the callee is a GlobalAddress/ExternalSymbol node (quite common, every
1190   // direct call is) turn it into a TargetGlobalAddress/TargetExternalSymbol
1191   // node so that legalize doesn't hack it.
1192   bool isDirect = false;
1193   bool isARMFunc = false;
1194   bool isLocalARMFunc = false;
1195   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1196
1197   if (EnableARMLongCalls) {
1198     assert (getTargetMachine().getRelocationModel() == Reloc::Static
1199             && "long-calls with non-static relocation model!");
1200     // Handle a global address or an external symbol. If it's not one of
1201     // those, the target's already in a register, so we don't need to do
1202     // anything extra.
1203     if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
1204       const GlobalValue *GV = G->getGlobal();
1205       // Create a constant pool entry for the callee address
1206       unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1207       ARMConstantPoolValue *CPV = new ARMConstantPoolValue(GV,
1208                                                            ARMPCLabelIndex,
1209                                                            ARMCP::CPValue, 0);
1210       // Get the address of the callee into a register
1211       SDValue CPAddr = DAG.getTargetConstantPool(CPV, getPointerTy(), 4);
1212       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1213       Callee = DAG.getLoad(getPointerTy(), dl,
1214                            DAG.getEntryNode(), CPAddr,
1215                            PseudoSourceValue::getConstantPool(), 0,
1216                            false, false, 0);
1217     } else if (ExternalSymbolSDNode *S=dyn_cast<ExternalSymbolSDNode>(Callee)) {
1218       const char *Sym = S->getSymbol();
1219
1220       // Create a constant pool entry for the callee address
1221       unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1222       ARMConstantPoolValue *CPV = new ARMConstantPoolValue(*DAG.getContext(),
1223                                                        Sym, ARMPCLabelIndex, 0);
1224       // Get the address of the callee into a register
1225       SDValue CPAddr = DAG.getTargetConstantPool(CPV, getPointerTy(), 4);
1226       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1227       Callee = DAG.getLoad(getPointerTy(), dl,
1228                            DAG.getEntryNode(), CPAddr,
1229                            PseudoSourceValue::getConstantPool(), 0,
1230                            false, false, 0);
1231     }
1232   } else if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
1233     const GlobalValue *GV = G->getGlobal();
1234     isDirect = true;
1235     bool isExt = GV->isDeclaration() || GV->isWeakForLinker();
1236     bool isStub = (isExt && Subtarget->isTargetDarwin()) &&
1237                    getTargetMachine().getRelocationModel() != Reloc::Static;
1238     isARMFunc = !Subtarget->isThumb() || isStub;
1239     // ARM call to a local ARM function is predicable.
1240     isLocalARMFunc = !Subtarget->isThumb() && (!isExt || !ARMInterworking);
1241     // tBX takes a register source operand.
1242     if (isARMFunc && Subtarget->isThumb1Only() && !Subtarget->hasV5TOps()) {
1243       unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1244       ARMConstantPoolValue *CPV = new ARMConstantPoolValue(GV,
1245                                                            ARMPCLabelIndex,
1246                                                            ARMCP::CPValue, 4);
1247       SDValue CPAddr = DAG.getTargetConstantPool(CPV, getPointerTy(), 4);
1248       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1249       Callee = DAG.getLoad(getPointerTy(), dl,
1250                            DAG.getEntryNode(), CPAddr,
1251                            PseudoSourceValue::getConstantPool(), 0,
1252                            false, false, 0);
1253       SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1254       Callee = DAG.getNode(ARMISD::PIC_ADD, dl,
1255                            getPointerTy(), Callee, PICLabel);
1256     } else
1257       Callee = DAG.getTargetGlobalAddress(GV, dl, getPointerTy());
1258   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
1259     isDirect = true;
1260     bool isStub = Subtarget->isTargetDarwin() &&
1261                   getTargetMachine().getRelocationModel() != Reloc::Static;
1262     isARMFunc = !Subtarget->isThumb() || isStub;
1263     // tBX takes a register source operand.
1264     const char *Sym = S->getSymbol();
1265     if (isARMFunc && Subtarget->isThumb1Only() && !Subtarget->hasV5TOps()) {
1266       unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1267       ARMConstantPoolValue *CPV = new ARMConstantPoolValue(*DAG.getContext(),
1268                                                        Sym, ARMPCLabelIndex, 4);
1269       SDValue CPAddr = DAG.getTargetConstantPool(CPV, getPointerTy(), 4);
1270       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1271       Callee = DAG.getLoad(getPointerTy(), dl,
1272                            DAG.getEntryNode(), CPAddr,
1273                            PseudoSourceValue::getConstantPool(), 0,
1274                            false, false, 0);
1275       SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1276       Callee = DAG.getNode(ARMISD::PIC_ADD, dl,
1277                            getPointerTy(), Callee, PICLabel);
1278     } else
1279       Callee = DAG.getTargetExternalSymbol(Sym, getPointerTy());
1280   }
1281
1282   // FIXME: handle tail calls differently.
1283   unsigned CallOpc;
1284   if (Subtarget->isThumb()) {
1285     if ((!isDirect || isARMFunc) && !Subtarget->hasV5TOps())
1286       CallOpc = ARMISD::CALL_NOLINK;
1287     else
1288       CallOpc = isARMFunc ? ARMISD::CALL : ARMISD::tCALL;
1289   } else {
1290     CallOpc = (isDirect || Subtarget->hasV5TOps())
1291       ? (isLocalARMFunc ? ARMISD::CALL_PRED : ARMISD::CALL)
1292       : ARMISD::CALL_NOLINK;
1293   }
1294
1295   std::vector<SDValue> Ops;
1296   Ops.push_back(Chain);
1297   Ops.push_back(Callee);
1298
1299   // Add argument registers to the end of the list so that they are known live
1300   // into the call.
1301   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
1302     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
1303                                   RegsToPass[i].second.getValueType()));
1304
1305   if (InFlag.getNode())
1306     Ops.push_back(InFlag);
1307
1308   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
1309   if (isTailCall)
1310     return DAG.getNode(ARMISD::TC_RETURN, dl, NodeTys, &Ops[0], Ops.size());
1311
1312   // Returns a chain and a flag for retval copy to use.
1313   Chain = DAG.getNode(CallOpc, dl, NodeTys, &Ops[0], Ops.size());
1314   InFlag = Chain.getValue(1);
1315
1316   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
1317                              DAG.getIntPtrConstant(0, true), InFlag);
1318   if (!Ins.empty())
1319     InFlag = Chain.getValue(1);
1320
1321   // Handle result values, copying them out of physregs into vregs that we
1322   // return.
1323   return LowerCallResult(Chain, InFlag, CallConv, isVarArg, Ins,
1324                          dl, DAG, InVals);
1325 }
1326
1327 /// MatchingStackOffset - Return true if the given stack call argument is
1328 /// already available in the same position (relatively) of the caller's
1329 /// incoming argument stack.
1330 static
1331 bool MatchingStackOffset(SDValue Arg, unsigned Offset, ISD::ArgFlagsTy Flags,
1332                          MachineFrameInfo *MFI, const MachineRegisterInfo *MRI,
1333                          const ARMInstrInfo *TII) {
1334   unsigned Bytes = Arg.getValueType().getSizeInBits() / 8;
1335   int FI = INT_MAX;
1336   if (Arg.getOpcode() == ISD::CopyFromReg) {
1337     unsigned VR = cast<RegisterSDNode>(Arg.getOperand(1))->getReg();
1338     if (!VR || TargetRegisterInfo::isPhysicalRegister(VR))
1339       return false;
1340     MachineInstr *Def = MRI->getVRegDef(VR);
1341     if (!Def)
1342       return false;
1343     if (!Flags.isByVal()) {
1344       if (!TII->isLoadFromStackSlot(Def, FI))
1345         return false;
1346     } else {
1347       return false;
1348     }
1349   } else if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Arg)) {
1350     if (Flags.isByVal())
1351       // ByVal argument is passed in as a pointer but it's now being
1352       // dereferenced. e.g.
1353       // define @foo(%struct.X* %A) {
1354       //   tail call @bar(%struct.X* byval %A)
1355       // }
1356       return false;
1357     SDValue Ptr = Ld->getBasePtr();
1358     FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr);
1359     if (!FINode)
1360       return false;
1361     FI = FINode->getIndex();
1362   } else
1363     return false;
1364
1365   assert(FI != INT_MAX);
1366   if (!MFI->isFixedObjectIndex(FI))
1367     return false;
1368   return Offset == MFI->getObjectOffset(FI) && Bytes == MFI->getObjectSize(FI);
1369 }
1370
1371 /// IsEligibleForTailCallOptimization - Check whether the call is eligible
1372 /// for tail call optimization. Targets which want to do tail call
1373 /// optimization should implement this function.
1374 bool
1375 ARMTargetLowering::IsEligibleForTailCallOptimization(SDValue Callee,
1376                                                      CallingConv::ID CalleeCC,
1377                                                      bool isVarArg,
1378                                                      bool isCalleeStructRet,
1379                                                      bool isCallerStructRet,
1380                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
1381                                     const SmallVectorImpl<SDValue> &OutVals,
1382                                     const SmallVectorImpl<ISD::InputArg> &Ins,
1383                                                      SelectionDAG& DAG) const {
1384   const Function *CallerF = DAG.getMachineFunction().getFunction();
1385   CallingConv::ID CallerCC = CallerF->getCallingConv();
1386   bool CCMatch = CallerCC == CalleeCC;
1387
1388   // Look for obvious safe cases to perform tail call optimization that do not
1389   // require ABI changes. This is what gcc calls sibcall.
1390
1391   // Do not sibcall optimize vararg calls unless the call site is not passing
1392   // any arguments.
1393   if (isVarArg && !Outs.empty())
1394     return false;
1395
1396   // Also avoid sibcall optimization if either caller or callee uses struct
1397   // return semantics.
1398   if (isCalleeStructRet || isCallerStructRet)
1399     return false;
1400
1401   // FIXME: Completely disable sibcall for Thumb1 since Thumb1RegisterInfo::
1402   // emitEpilogue is not ready for them.
1403   // Doing this is tricky, since the LDM/POP instruction on Thumb doesn't take
1404   // LR.  This means if we need to reload LR, it takes an extra instructions,
1405   // which outweighs the value of the tail call; but here we don't know yet
1406   // whether LR is going to be used.  Probably the right approach is to
1407   // generate the tail call here and turn it back into CALL/RET in
1408   // emitEpilogue if LR is used.
1409   if (Subtarget->isThumb1Only())
1410     return false;
1411
1412   // For the moment, we can only do this to functions defined in this
1413   // compilation, or to indirect calls.  A Thumb B to an ARM function,
1414   // or vice versa, is not easily fixed up in the linker unlike BL.
1415   // (We could do this by loading the address of the callee into a register;
1416   // that is an extra instruction over the direct call and burns a register
1417   // as well, so is not likely to be a win.)
1418
1419   // It might be safe to remove this restriction on non-Darwin.
1420
1421   // Thumb1 PIC calls to external symbols use BX, so they can be tail calls,
1422   // but we need to make sure there are enough registers; the only valid
1423   // registers are the 4 used for parameters.  We don't currently do this
1424   // case.
1425   if (isa<ExternalSymbolSDNode>(Callee))
1426       return false;
1427
1428   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
1429     const GlobalValue *GV = G->getGlobal();
1430     if (GV->isDeclaration() || GV->isWeakForLinker())
1431       return false;
1432   }
1433
1434   // If the calling conventions do not match, then we'd better make sure the
1435   // results are returned in the same way as what the caller expects.
1436   if (!CCMatch) {
1437     SmallVector<CCValAssign, 16> RVLocs1;
1438     CCState CCInfo1(CalleeCC, false, getTargetMachine(),
1439                     RVLocs1, *DAG.getContext());
1440     CCInfo1.AnalyzeCallResult(Ins, CCAssignFnForNode(CalleeCC, true, isVarArg));
1441
1442     SmallVector<CCValAssign, 16> RVLocs2;
1443     CCState CCInfo2(CallerCC, false, getTargetMachine(),
1444                     RVLocs2, *DAG.getContext());
1445     CCInfo2.AnalyzeCallResult(Ins, CCAssignFnForNode(CallerCC, true, isVarArg));
1446
1447     if (RVLocs1.size() != RVLocs2.size())
1448       return false;
1449     for (unsigned i = 0, e = RVLocs1.size(); i != e; ++i) {
1450       if (RVLocs1[i].isRegLoc() != RVLocs2[i].isRegLoc())
1451         return false;
1452       if (RVLocs1[i].getLocInfo() != RVLocs2[i].getLocInfo())
1453         return false;
1454       if (RVLocs1[i].isRegLoc()) {
1455         if (RVLocs1[i].getLocReg() != RVLocs2[i].getLocReg())
1456           return false;
1457       } else {
1458         if (RVLocs1[i].getLocMemOffset() != RVLocs2[i].getLocMemOffset())
1459           return false;
1460       }
1461     }
1462   }
1463
1464   // If the callee takes no arguments then go on to check the results of the
1465   // call.
1466   if (!Outs.empty()) {
1467     // Check if stack adjustment is needed. For now, do not do this if any
1468     // argument is passed on the stack.
1469     SmallVector<CCValAssign, 16> ArgLocs;
1470     CCState CCInfo(CalleeCC, isVarArg, getTargetMachine(),
1471                    ArgLocs, *DAG.getContext());
1472     CCInfo.AnalyzeCallOperands(Outs,
1473                                CCAssignFnForNode(CalleeCC, false, isVarArg));
1474     if (CCInfo.getNextStackOffset()) {
1475       MachineFunction &MF = DAG.getMachineFunction();
1476
1477       // Check if the arguments are already laid out in the right way as
1478       // the caller's fixed stack objects.
1479       MachineFrameInfo *MFI = MF.getFrameInfo();
1480       const MachineRegisterInfo *MRI = &MF.getRegInfo();
1481       const ARMInstrInfo *TII =
1482         ((ARMTargetMachine&)getTargetMachine()).getInstrInfo();
1483       for (unsigned i = 0, realArgIdx = 0, e = ArgLocs.size();
1484            i != e;
1485            ++i, ++realArgIdx) {
1486         CCValAssign &VA = ArgLocs[i];
1487         EVT RegVT = VA.getLocVT();
1488         SDValue Arg = OutVals[realArgIdx];
1489         ISD::ArgFlagsTy Flags = Outs[realArgIdx].Flags;
1490         if (VA.getLocInfo() == CCValAssign::Indirect)
1491           return false;
1492         if (VA.needsCustom()) {
1493           // f64 and vector types are split into multiple registers or
1494           // register/stack-slot combinations.  The types will not match
1495           // the registers; give up on memory f64 refs until we figure
1496           // out what to do about this.
1497           if (!VA.isRegLoc())
1498             return false;
1499           if (!ArgLocs[++i].isRegLoc())
1500             return false;
1501           if (RegVT == MVT::v2f64) {
1502             if (!ArgLocs[++i].isRegLoc())
1503               return false;
1504             if (!ArgLocs[++i].isRegLoc())
1505               return false;
1506           }
1507         } else if (!VA.isRegLoc()) {
1508           if (!MatchingStackOffset(Arg, VA.getLocMemOffset(), Flags,
1509                                    MFI, MRI, TII))
1510             return false;
1511         }
1512       }
1513     }
1514   }
1515
1516   return true;
1517 }
1518
1519 SDValue
1520 ARMTargetLowering::LowerReturn(SDValue Chain,
1521                                CallingConv::ID CallConv, bool isVarArg,
1522                                const SmallVectorImpl<ISD::OutputArg> &Outs,
1523                                const SmallVectorImpl<SDValue> &OutVals,
1524                                DebugLoc dl, SelectionDAG &DAG) const {
1525
1526   // CCValAssign - represent the assignment of the return value to a location.
1527   SmallVector<CCValAssign, 16> RVLocs;
1528
1529   // CCState - Info about the registers and stack slots.
1530   CCState CCInfo(CallConv, isVarArg, getTargetMachine(), RVLocs,
1531                  *DAG.getContext());
1532
1533   // Analyze outgoing return values.
1534   CCInfo.AnalyzeReturn(Outs, CCAssignFnForNode(CallConv, /* Return */ true,
1535                                                isVarArg));
1536
1537   // If this is the first return lowered for this function, add
1538   // the regs to the liveout set for the function.
1539   if (DAG.getMachineFunction().getRegInfo().liveout_empty()) {
1540     for (unsigned i = 0; i != RVLocs.size(); ++i)
1541       if (RVLocs[i].isRegLoc())
1542         DAG.getMachineFunction().getRegInfo().addLiveOut(RVLocs[i].getLocReg());
1543   }
1544
1545   SDValue Flag;
1546
1547   // Copy the result values into the output registers.
1548   for (unsigned i = 0, realRVLocIdx = 0;
1549        i != RVLocs.size();
1550        ++i, ++realRVLocIdx) {
1551     CCValAssign &VA = RVLocs[i];
1552     assert(VA.isRegLoc() && "Can only return in registers!");
1553
1554     SDValue Arg = OutVals[realRVLocIdx];
1555
1556     switch (VA.getLocInfo()) {
1557     default: llvm_unreachable("Unknown loc info!");
1558     case CCValAssign::Full: break;
1559     case CCValAssign::BCvt:
1560       Arg = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getLocVT(), Arg);
1561       break;
1562     }
1563
1564     if (VA.needsCustom()) {
1565       if (VA.getLocVT() == MVT::v2f64) {
1566         // Extract the first half and return it in two registers.
1567         SDValue Half = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Arg,
1568                                    DAG.getConstant(0, MVT::i32));
1569         SDValue HalfGPRs = DAG.getNode(ARMISD::VMOVRRD, dl,
1570                                        DAG.getVTList(MVT::i32, MVT::i32), Half);
1571
1572         Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), HalfGPRs, Flag);
1573         Flag = Chain.getValue(1);
1574         VA = RVLocs[++i]; // skip ahead to next loc
1575         Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(),
1576                                  HalfGPRs.getValue(1), Flag);
1577         Flag = Chain.getValue(1);
1578         VA = RVLocs[++i]; // skip ahead to next loc
1579
1580         // Extract the 2nd half and fall through to handle it as an f64 value.
1581         Arg = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Arg,
1582                           DAG.getConstant(1, MVT::i32));
1583       }
1584       // Legalize ret f64 -> ret 2 x i32.  We always have fmrrd if f64 is
1585       // available.
1586       SDValue fmrrd = DAG.getNode(ARMISD::VMOVRRD, dl,
1587                                   DAG.getVTList(MVT::i32, MVT::i32), &Arg, 1);
1588       Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), fmrrd, Flag);
1589       Flag = Chain.getValue(1);
1590       VA = RVLocs[++i]; // skip ahead to next loc
1591       Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), fmrrd.getValue(1),
1592                                Flag);
1593     } else
1594       Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), Arg, Flag);
1595
1596     // Guarantee that all emitted copies are
1597     // stuck together, avoiding something bad.
1598     Flag = Chain.getValue(1);
1599   }
1600
1601   SDValue result;
1602   if (Flag.getNode())
1603     result = DAG.getNode(ARMISD::RET_FLAG, dl, MVT::Other, Chain, Flag);
1604   else // Return Void
1605     result = DAG.getNode(ARMISD::RET_FLAG, dl, MVT::Other, Chain);
1606
1607   return result;
1608 }
1609
1610 // ConstantPool, JumpTable, GlobalAddress, and ExternalSymbol are lowered as
1611 // their target counterpart wrapped in the ARMISD::Wrapper node. Suppose N is
1612 // one of the above mentioned nodes. It has to be wrapped because otherwise
1613 // Select(N) returns N. So the raw TargetGlobalAddress nodes, etc. can only
1614 // be used to form addressing mode. These wrapped nodes will be selected
1615 // into MOVi.
1616 static SDValue LowerConstantPool(SDValue Op, SelectionDAG &DAG) {
1617   EVT PtrVT = Op.getValueType();
1618   // FIXME there is no actual debug info here
1619   DebugLoc dl = Op.getDebugLoc();
1620   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
1621   SDValue Res;
1622   if (CP->isMachineConstantPoolEntry())
1623     Res = DAG.getTargetConstantPool(CP->getMachineCPVal(), PtrVT,
1624                                     CP->getAlignment());
1625   else
1626     Res = DAG.getTargetConstantPool(CP->getConstVal(), PtrVT,
1627                                     CP->getAlignment());
1628   return DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, Res);
1629 }
1630
1631 unsigned ARMTargetLowering::getJumpTableEncoding() const {
1632   return MachineJumpTableInfo::EK_Inline;
1633 }
1634
1635 SDValue ARMTargetLowering::LowerBlockAddress(SDValue Op,
1636                                              SelectionDAG &DAG) const {
1637   MachineFunction &MF = DAG.getMachineFunction();
1638   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1639   unsigned ARMPCLabelIndex = 0;
1640   DebugLoc DL = Op.getDebugLoc();
1641   EVT PtrVT = getPointerTy();
1642   const BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
1643   Reloc::Model RelocM = getTargetMachine().getRelocationModel();
1644   SDValue CPAddr;
1645   if (RelocM == Reloc::Static) {
1646     CPAddr = DAG.getTargetConstantPool(BA, PtrVT, 4);
1647   } else {
1648     unsigned PCAdj = Subtarget->isThumb() ? 4 : 8;
1649     ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1650     ARMConstantPoolValue *CPV = new ARMConstantPoolValue(BA, ARMPCLabelIndex,
1651                                                          ARMCP::CPBlockAddress,
1652                                                          PCAdj);
1653     CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1654   }
1655   CPAddr = DAG.getNode(ARMISD::Wrapper, DL, PtrVT, CPAddr);
1656   SDValue Result = DAG.getLoad(PtrVT, DL, DAG.getEntryNode(), CPAddr,
1657                                PseudoSourceValue::getConstantPool(), 0,
1658                                false, false, 0);
1659   if (RelocM == Reloc::Static)
1660     return Result;
1661   SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1662   return DAG.getNode(ARMISD::PIC_ADD, DL, PtrVT, Result, PICLabel);
1663 }
1664
1665 // Lower ISD::GlobalTLSAddress using the "general dynamic" model
1666 SDValue
1667 ARMTargetLowering::LowerToTLSGeneralDynamicModel(GlobalAddressSDNode *GA,
1668                                                  SelectionDAG &DAG) const {
1669   DebugLoc dl = GA->getDebugLoc();
1670   EVT PtrVT = getPointerTy();
1671   unsigned char PCAdj = Subtarget->isThumb() ? 4 : 8;
1672   MachineFunction &MF = DAG.getMachineFunction();
1673   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1674   unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1675   ARMConstantPoolValue *CPV =
1676     new ARMConstantPoolValue(GA->getGlobal(), ARMPCLabelIndex,
1677                              ARMCP::CPValue, PCAdj, "tlsgd", true);
1678   SDValue Argument = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1679   Argument = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, Argument);
1680   Argument = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Argument,
1681                          PseudoSourceValue::getConstantPool(), 0,
1682                          false, false, 0);
1683   SDValue Chain = Argument.getValue(1);
1684
1685   SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1686   Argument = DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Argument, PICLabel);
1687
1688   // call __tls_get_addr.
1689   ArgListTy Args;
1690   ArgListEntry Entry;
1691   Entry.Node = Argument;
1692   Entry.Ty = (const Type *) Type::getInt32Ty(*DAG.getContext());
1693   Args.push_back(Entry);
1694   // FIXME: is there useful debug info available here?
1695   std::pair<SDValue, SDValue> CallResult =
1696     LowerCallTo(Chain, (const Type *) Type::getInt32Ty(*DAG.getContext()),
1697                 false, false, false, false,
1698                 0, CallingConv::C, false, /*isReturnValueUsed=*/true,
1699                 DAG.getExternalSymbol("__tls_get_addr", PtrVT), Args, DAG, dl);
1700   return CallResult.first;
1701 }
1702
1703 // Lower ISD::GlobalTLSAddress using the "initial exec" or
1704 // "local exec" model.
1705 SDValue
1706 ARMTargetLowering::LowerToTLSExecModels(GlobalAddressSDNode *GA,
1707                                         SelectionDAG &DAG) const {
1708   const GlobalValue *GV = GA->getGlobal();
1709   DebugLoc dl = GA->getDebugLoc();
1710   SDValue Offset;
1711   SDValue Chain = DAG.getEntryNode();
1712   EVT PtrVT = getPointerTy();
1713   // Get the Thread Pointer
1714   SDValue ThreadPointer = DAG.getNode(ARMISD::THREAD_POINTER, dl, PtrVT);
1715
1716   if (GV->isDeclaration()) {
1717     MachineFunction &MF = DAG.getMachineFunction();
1718     ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1719     unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1720     // Initial exec model.
1721     unsigned char PCAdj = Subtarget->isThumb() ? 4 : 8;
1722     ARMConstantPoolValue *CPV =
1723       new ARMConstantPoolValue(GA->getGlobal(), ARMPCLabelIndex,
1724                                ARMCP::CPValue, PCAdj, "gottpoff", true);
1725     Offset = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1726     Offset = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, Offset);
1727     Offset = DAG.getLoad(PtrVT, dl, Chain, Offset,
1728                          PseudoSourceValue::getConstantPool(), 0,
1729                          false, false, 0);
1730     Chain = Offset.getValue(1);
1731
1732     SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1733     Offset = DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Offset, PICLabel);
1734
1735     Offset = DAG.getLoad(PtrVT, dl, Chain, Offset,
1736                          PseudoSourceValue::getConstantPool(), 0,
1737                          false, false, 0);
1738   } else {
1739     // local exec model
1740     ARMConstantPoolValue *CPV = new ARMConstantPoolValue(GV, "tpoff");
1741     Offset = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1742     Offset = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, Offset);
1743     Offset = DAG.getLoad(PtrVT, dl, Chain, Offset,
1744                          PseudoSourceValue::getConstantPool(), 0,
1745                          false, false, 0);
1746   }
1747
1748   // The address of the thread local variable is the add of the thread
1749   // pointer with the offset of the variable.
1750   return DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, Offset);
1751 }
1752
1753 SDValue
1754 ARMTargetLowering::LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const {
1755   // TODO: implement the "local dynamic" model
1756   assert(Subtarget->isTargetELF() &&
1757          "TLS not implemented for non-ELF targets");
1758   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
1759   // If the relocation model is PIC, use the "General Dynamic" TLS Model,
1760   // otherwise use the "Local Exec" TLS Model
1761   if (getTargetMachine().getRelocationModel() == Reloc::PIC_)
1762     return LowerToTLSGeneralDynamicModel(GA, DAG);
1763   else
1764     return LowerToTLSExecModels(GA, DAG);
1765 }
1766
1767 SDValue ARMTargetLowering::LowerGlobalAddressELF(SDValue Op,
1768                                                  SelectionDAG &DAG) const {
1769   EVT PtrVT = getPointerTy();
1770   DebugLoc dl = Op.getDebugLoc();
1771   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
1772   Reloc::Model RelocM = getTargetMachine().getRelocationModel();
1773   if (RelocM == Reloc::PIC_) {
1774     bool UseGOTOFF = GV->hasLocalLinkage() || GV->hasHiddenVisibility();
1775     ARMConstantPoolValue *CPV =
1776       new ARMConstantPoolValue(GV, UseGOTOFF ? "GOTOFF" : "GOT");
1777     SDValue CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1778     CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1779     SDValue Result = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(),
1780                                  CPAddr,
1781                                  PseudoSourceValue::getConstantPool(), 0,
1782                                  false, false, 0);
1783     SDValue Chain = Result.getValue(1);
1784     SDValue GOT = DAG.getGLOBAL_OFFSET_TABLE(PtrVT);
1785     Result = DAG.getNode(ISD::ADD, dl, PtrVT, Result, GOT);
1786     if (!UseGOTOFF)
1787       Result = DAG.getLoad(PtrVT, dl, Chain, Result,
1788                            PseudoSourceValue::getGOT(), 0,
1789                            false, false, 0);
1790     return Result;
1791   } else {
1792     // If we have T2 ops, we can materialize the address directly via movt/movw
1793     // pair. This is always cheaper.
1794     if (Subtarget->useMovt()) {
1795       return DAG.getNode(ARMISD::Wrapper, dl, PtrVT,
1796                          DAG.getTargetGlobalAddress(GV, dl, PtrVT));
1797     } else {
1798       SDValue CPAddr = DAG.getTargetConstantPool(GV, PtrVT, 4);
1799       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1800       return DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), CPAddr,
1801                          PseudoSourceValue::getConstantPool(), 0,
1802                          false, false, 0);
1803     }
1804   }
1805 }
1806
1807 SDValue ARMTargetLowering::LowerGlobalAddressDarwin(SDValue Op,
1808                                                     SelectionDAG &DAG) const {
1809   MachineFunction &MF = DAG.getMachineFunction();
1810   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1811   unsigned ARMPCLabelIndex = 0;
1812   EVT PtrVT = getPointerTy();
1813   DebugLoc dl = Op.getDebugLoc();
1814   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
1815   Reloc::Model RelocM = getTargetMachine().getRelocationModel();
1816   SDValue CPAddr;
1817   if (RelocM == Reloc::Static)
1818     CPAddr = DAG.getTargetConstantPool(GV, PtrVT, 4);
1819   else {
1820     ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1821     unsigned PCAdj = (RelocM != Reloc::PIC_) ? 0 : (Subtarget->isThumb()?4:8);
1822     ARMConstantPoolValue *CPV =
1823       new ARMConstantPoolValue(GV, ARMPCLabelIndex, ARMCP::CPValue, PCAdj);
1824     CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1825   }
1826   CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1827
1828   SDValue Result = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), CPAddr,
1829                                PseudoSourceValue::getConstantPool(), 0,
1830                                false, false, 0);
1831   SDValue Chain = Result.getValue(1);
1832
1833   if (RelocM == Reloc::PIC_) {
1834     SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1835     Result = DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Result, PICLabel);
1836   }
1837
1838   if (Subtarget->GVIsIndirectSymbol(GV, RelocM))
1839     Result = DAG.getLoad(PtrVT, dl, Chain, Result,
1840                          PseudoSourceValue::getGOT(), 0,
1841                          false, false, 0);
1842
1843   return Result;
1844 }
1845
1846 SDValue ARMTargetLowering::LowerGLOBAL_OFFSET_TABLE(SDValue Op,
1847                                                     SelectionDAG &DAG) const {
1848   assert(Subtarget->isTargetELF() &&
1849          "GLOBAL OFFSET TABLE not implemented for non-ELF targets");
1850   MachineFunction &MF = DAG.getMachineFunction();
1851   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1852   unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1853   EVT PtrVT = getPointerTy();
1854   DebugLoc dl = Op.getDebugLoc();
1855   unsigned PCAdj = Subtarget->isThumb() ? 4 : 8;
1856   ARMConstantPoolValue *CPV = new ARMConstantPoolValue(*DAG.getContext(),
1857                                                        "_GLOBAL_OFFSET_TABLE_",
1858                                                        ARMPCLabelIndex, PCAdj);
1859   SDValue CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1860   CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1861   SDValue Result = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), CPAddr,
1862                                PseudoSourceValue::getConstantPool(), 0,
1863                                false, false, 0);
1864   SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1865   return DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Result, PICLabel);
1866 }
1867
1868 SDValue
1869 ARMTargetLowering::LowerEH_SJLJ_SETJMP(SDValue Op, SelectionDAG &DAG) const {
1870   DebugLoc dl = Op.getDebugLoc();
1871   SDValue Val = DAG.getConstant(0, MVT::i32);
1872   return DAG.getNode(ARMISD::EH_SJLJ_SETJMP, dl, MVT::i32, Op.getOperand(0),
1873                      Op.getOperand(1), Val);
1874 }
1875
1876 SDValue
1877 ARMTargetLowering::LowerEH_SJLJ_LONGJMP(SDValue Op, SelectionDAG &DAG) const {
1878   DebugLoc dl = Op.getDebugLoc();
1879   return DAG.getNode(ARMISD::EH_SJLJ_LONGJMP, dl, MVT::Other, Op.getOperand(0),
1880                      Op.getOperand(1), DAG.getConstant(0, MVT::i32));
1881 }
1882
1883 SDValue
1884 ARMTargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG,
1885                                           const ARMSubtarget *Subtarget) const {
1886   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
1887   DebugLoc dl = Op.getDebugLoc();
1888   switch (IntNo) {
1889   default: return SDValue();    // Don't custom lower most intrinsics.
1890   case Intrinsic::arm_thread_pointer: {
1891     EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1892     return DAG.getNode(ARMISD::THREAD_POINTER, dl, PtrVT);
1893   }
1894   case Intrinsic::eh_sjlj_lsda: {
1895     MachineFunction &MF = DAG.getMachineFunction();
1896     ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1897     unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1898     EVT PtrVT = getPointerTy();
1899     DebugLoc dl = Op.getDebugLoc();
1900     Reloc::Model RelocM = getTargetMachine().getRelocationModel();
1901     SDValue CPAddr;
1902     unsigned PCAdj = (RelocM != Reloc::PIC_)
1903       ? 0 : (Subtarget->isThumb() ? 4 : 8);
1904     ARMConstantPoolValue *CPV =
1905       new ARMConstantPoolValue(MF.getFunction(), ARMPCLabelIndex,
1906                                ARMCP::CPLSDA, PCAdj);
1907     CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1908     CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1909     SDValue Result =
1910       DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), CPAddr,
1911                   PseudoSourceValue::getConstantPool(), 0,
1912                   false, false, 0);
1913
1914     if (RelocM == Reloc::PIC_) {
1915       SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1916       Result = DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Result, PICLabel);
1917     }
1918     return Result;
1919   }
1920   }
1921 }
1922
1923 static SDValue LowerMEMBARRIER(SDValue Op, SelectionDAG &DAG,
1924                                const ARMSubtarget *Subtarget) {
1925   DebugLoc dl = Op.getDebugLoc();
1926   SDValue Op5 = Op.getOperand(5);
1927   unsigned isDeviceBarrier = cast<ConstantSDNode>(Op5)->getZExtValue();
1928   // v6 and v7 can both handle barriers directly, but need handled a bit
1929   // differently. Thumb1 and pre-v6 ARM mode use a libcall instead and should
1930   // never get here.
1931   unsigned Opc = isDeviceBarrier ? ARMISD::SYNCBARRIER : ARMISD::MEMBARRIER;
1932   if (Subtarget->hasV7Ops())
1933     return DAG.getNode(Opc, dl, MVT::Other, Op.getOperand(0));
1934   else if (Subtarget->hasV6Ops() && !Subtarget->isThumb1Only())
1935     return DAG.getNode(Opc, dl, MVT::Other, Op.getOperand(0),
1936                        DAG.getConstant(0, MVT::i32));
1937   assert(0 && "Unexpected ISD::MEMBARRIER encountered. Should be libcall!");
1938   return SDValue();
1939 }
1940
1941 static SDValue LowerVASTART(SDValue Op, SelectionDAG &DAG) {
1942   MachineFunction &MF = DAG.getMachineFunction();
1943   ARMFunctionInfo *FuncInfo = MF.getInfo<ARMFunctionInfo>();
1944
1945   // vastart just stores the address of the VarArgsFrameIndex slot into the
1946   // memory location argument.
1947   DebugLoc dl = Op.getDebugLoc();
1948   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1949   SDValue FR = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(), PtrVT);
1950   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
1951   return DAG.getStore(Op.getOperand(0), dl, FR, Op.getOperand(1), SV, 0,
1952                       false, false, 0);
1953 }
1954
1955 SDValue
1956 ARMTargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op,
1957                                            SelectionDAG &DAG) const {
1958   SDNode *Node = Op.getNode();
1959   DebugLoc dl = Node->getDebugLoc();
1960   EVT VT = Node->getValueType(0);
1961   SDValue Chain = Op.getOperand(0);
1962   SDValue Size  = Op.getOperand(1);
1963   SDValue Align = Op.getOperand(2);
1964
1965   // Chain the dynamic stack allocation so that it doesn't modify the stack
1966   // pointer when other instructions are using the stack.
1967   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(0, true));
1968
1969   unsigned AlignVal = cast<ConstantSDNode>(Align)->getZExtValue();
1970   unsigned StackAlign = getTargetMachine().getFrameInfo()->getStackAlignment();
1971   if (AlignVal > StackAlign)
1972     // Do this now since selection pass cannot introduce new target
1973     // independent node.
1974     Align = DAG.getConstant(-(uint64_t)AlignVal, VT);
1975
1976   // In Thumb1 mode, there isn't a "sub r, sp, r" instruction, we will end up
1977   // using a "add r, sp, r" instead. Negate the size now so we don't have to
1978   // do even more horrible hack later.
1979   MachineFunction &MF = DAG.getMachineFunction();
1980   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1981   if (AFI->isThumb1OnlyFunction()) {
1982     bool Negate = true;
1983     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Size);
1984     if (C) {
1985       uint32_t Val = C->getZExtValue();
1986       if (Val <= 508 && ((Val & 3) == 0))
1987         Negate = false;
1988     }
1989     if (Negate)
1990       Size = DAG.getNode(ISD::SUB, dl, VT, DAG.getConstant(0, VT), Size);
1991   }
1992
1993   SDVTList VTList = DAG.getVTList(VT, MVT::Other);
1994   SDValue Ops1[] = { Chain, Size, Align };
1995   SDValue Res = DAG.getNode(ARMISD::DYN_ALLOC, dl, VTList, Ops1, 3);
1996   Chain = Res.getValue(1);
1997   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(0, true),
1998                              DAG.getIntPtrConstant(0, true), SDValue());
1999   SDValue Ops2[] = { Res, Chain };
2000   return DAG.getMergeValues(Ops2, 2, dl);
2001 }
2002
2003 SDValue
2004 ARMTargetLowering::GetF64FormalArgument(CCValAssign &VA, CCValAssign &NextVA,
2005                                         SDValue &Root, SelectionDAG &DAG,
2006                                         DebugLoc dl) const {
2007   MachineFunction &MF = DAG.getMachineFunction();
2008   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
2009
2010   TargetRegisterClass *RC;
2011   if (AFI->isThumb1OnlyFunction())
2012     RC = ARM::tGPRRegisterClass;
2013   else
2014     RC = ARM::GPRRegisterClass;
2015
2016   // Transform the arguments stored in physical registers into virtual ones.
2017   unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
2018   SDValue ArgValue = DAG.getCopyFromReg(Root, dl, Reg, MVT::i32);
2019
2020   SDValue ArgValue2;
2021   if (NextVA.isMemLoc()) {
2022     MachineFrameInfo *MFI = MF.getFrameInfo();
2023     int FI = MFI->CreateFixedObject(4, NextVA.getLocMemOffset(), true);
2024
2025     // Create load node to retrieve arguments from the stack.
2026     SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
2027     ArgValue2 = DAG.getLoad(MVT::i32, dl, Root, FIN,
2028                             PseudoSourceValue::getFixedStack(FI), 0,
2029                             false, false, 0);
2030   } else {
2031     Reg = MF.addLiveIn(NextVA.getLocReg(), RC);
2032     ArgValue2 = DAG.getCopyFromReg(Root, dl, Reg, MVT::i32);
2033   }
2034
2035   return DAG.getNode(ARMISD::VMOVDRR, dl, MVT::f64, ArgValue, ArgValue2);
2036 }
2037
2038 SDValue
2039 ARMTargetLowering::LowerFormalArguments(SDValue Chain,
2040                                         CallingConv::ID CallConv, bool isVarArg,
2041                                         const SmallVectorImpl<ISD::InputArg>
2042                                           &Ins,
2043                                         DebugLoc dl, SelectionDAG &DAG,
2044                                         SmallVectorImpl<SDValue> &InVals)
2045                                           const {
2046
2047   MachineFunction &MF = DAG.getMachineFunction();
2048   MachineFrameInfo *MFI = MF.getFrameInfo();
2049
2050   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
2051
2052   // Assign locations to all of the incoming arguments.
2053   SmallVector<CCValAssign, 16> ArgLocs;
2054   CCState CCInfo(CallConv, isVarArg, getTargetMachine(), ArgLocs,
2055                  *DAG.getContext());
2056   CCInfo.AnalyzeFormalArguments(Ins,
2057                                 CCAssignFnForNode(CallConv, /* Return*/ false,
2058                                                   isVarArg));
2059
2060   SmallVector<SDValue, 16> ArgValues;
2061
2062   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2063     CCValAssign &VA = ArgLocs[i];
2064
2065     // Arguments stored in registers.
2066     if (VA.isRegLoc()) {
2067       EVT RegVT = VA.getLocVT();
2068
2069       SDValue ArgValue;
2070       if (VA.needsCustom()) {
2071         // f64 and vector types are split up into multiple registers or
2072         // combinations of registers and stack slots.
2073         if (VA.getLocVT() == MVT::v2f64) {
2074           SDValue ArgValue1 = GetF64FormalArgument(VA, ArgLocs[++i],
2075                                                    Chain, DAG, dl);
2076           VA = ArgLocs[++i]; // skip ahead to next loc
2077           SDValue ArgValue2;
2078           if (VA.isMemLoc()) {
2079             int FI = MFI->CreateFixedObject(8, VA.getLocMemOffset(), true);
2080             SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
2081             ArgValue2 = DAG.getLoad(MVT::f64, dl, Chain, FIN,
2082                                     PseudoSourceValue::getFixedStack(FI), 0,
2083                                     false, false, 0);
2084           } else {
2085             ArgValue2 = GetF64FormalArgument(VA, ArgLocs[++i],
2086                                              Chain, DAG, dl);
2087           }
2088           ArgValue = DAG.getNode(ISD::UNDEF, dl, MVT::v2f64);
2089           ArgValue = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64,
2090                                  ArgValue, ArgValue1, DAG.getIntPtrConstant(0));
2091           ArgValue = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64,
2092                                  ArgValue, ArgValue2, DAG.getIntPtrConstant(1));
2093         } else
2094           ArgValue = GetF64FormalArgument(VA, ArgLocs[++i], Chain, DAG, dl);
2095
2096       } else {
2097         TargetRegisterClass *RC;
2098
2099         if (RegVT == MVT::f32)
2100           RC = ARM::SPRRegisterClass;
2101         else if (RegVT == MVT::f64)
2102           RC = ARM::DPRRegisterClass;
2103         else if (RegVT == MVT::v2f64)
2104           RC = ARM::QPRRegisterClass;
2105         else if (RegVT == MVT::i32)
2106           RC = (AFI->isThumb1OnlyFunction() ?
2107                 ARM::tGPRRegisterClass : ARM::GPRRegisterClass);
2108         else
2109           llvm_unreachable("RegVT not supported by FORMAL_ARGUMENTS Lowering");
2110
2111         // Transform the arguments in physical registers into virtual ones.
2112         unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
2113         ArgValue = DAG.getCopyFromReg(Chain, dl, Reg, RegVT);
2114       }
2115
2116       // If this is an 8 or 16-bit value, it is really passed promoted
2117       // to 32 bits.  Insert an assert[sz]ext to capture this, then
2118       // truncate to the right size.
2119       switch (VA.getLocInfo()) {
2120       default: llvm_unreachable("Unknown loc info!");
2121       case CCValAssign::Full: break;
2122       case CCValAssign::BCvt:
2123         ArgValue = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getValVT(), ArgValue);
2124         break;
2125       case CCValAssign::SExt:
2126         ArgValue = DAG.getNode(ISD::AssertSext, dl, RegVT, ArgValue,
2127                                DAG.getValueType(VA.getValVT()));
2128         ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
2129         break;
2130       case CCValAssign::ZExt:
2131         ArgValue = DAG.getNode(ISD::AssertZext, dl, RegVT, ArgValue,
2132                                DAG.getValueType(VA.getValVT()));
2133         ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
2134         break;
2135       }
2136
2137       InVals.push_back(ArgValue);
2138
2139     } else { // VA.isRegLoc()
2140
2141       // sanity check
2142       assert(VA.isMemLoc());
2143       assert(VA.getValVT() != MVT::i64 && "i64 should already be lowered");
2144
2145       unsigned ArgSize = VA.getLocVT().getSizeInBits()/8;
2146       int FI = MFI->CreateFixedObject(ArgSize, VA.getLocMemOffset(), true);
2147
2148       // Create load nodes to retrieve arguments from the stack.
2149       SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
2150       InVals.push_back(DAG.getLoad(VA.getValVT(), dl, Chain, FIN,
2151                                    PseudoSourceValue::getFixedStack(FI), 0,
2152                                    false, false, 0));
2153     }
2154   }
2155
2156   // varargs
2157   if (isVarArg) {
2158     static const unsigned GPRArgRegs[] = {
2159       ARM::R0, ARM::R1, ARM::R2, ARM::R3
2160     };
2161
2162     unsigned NumGPRs = CCInfo.getFirstUnallocated
2163       (GPRArgRegs, sizeof(GPRArgRegs) / sizeof(GPRArgRegs[0]));
2164
2165     unsigned Align = MF.getTarget().getFrameInfo()->getStackAlignment();
2166     unsigned VARegSize = (4 - NumGPRs) * 4;
2167     unsigned VARegSaveSize = (VARegSize + Align - 1) & ~(Align - 1);
2168     unsigned ArgOffset = CCInfo.getNextStackOffset();
2169     if (VARegSaveSize) {
2170       // If this function is vararg, store any remaining integer argument regs
2171       // to their spots on the stack so that they may be loaded by deferencing
2172       // the result of va_next.
2173       AFI->setVarArgsRegSaveSize(VARegSaveSize);
2174       AFI->setVarArgsFrameIndex(
2175         MFI->CreateFixedObject(VARegSaveSize,
2176                                ArgOffset + VARegSaveSize - VARegSize,
2177                                true));
2178       SDValue FIN = DAG.getFrameIndex(AFI->getVarArgsFrameIndex(),
2179                                       getPointerTy());
2180
2181       SmallVector<SDValue, 4> MemOps;
2182       for (; NumGPRs < 4; ++NumGPRs) {
2183         TargetRegisterClass *RC;
2184         if (AFI->isThumb1OnlyFunction())
2185           RC = ARM::tGPRRegisterClass;
2186         else
2187           RC = ARM::GPRRegisterClass;
2188
2189         unsigned VReg = MF.addLiveIn(GPRArgRegs[NumGPRs], RC);
2190         SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::i32);
2191         SDValue Store =
2192           DAG.getStore(Val.getValue(1), dl, Val, FIN,
2193                PseudoSourceValue::getFixedStack(AFI->getVarArgsFrameIndex()),
2194                0, false, false, 0);
2195         MemOps.push_back(Store);
2196         FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), FIN,
2197                           DAG.getConstant(4, getPointerTy()));
2198       }
2199       if (!MemOps.empty())
2200         Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
2201                             &MemOps[0], MemOps.size());
2202     } else
2203       // This will point to the next argument passed via stack.
2204       AFI->setVarArgsFrameIndex(MFI->CreateFixedObject(4, ArgOffset, true));
2205   }
2206
2207   return Chain;
2208 }
2209
2210 /// isFloatingPointZero - Return true if this is +0.0.
2211 static bool isFloatingPointZero(SDValue Op) {
2212   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(Op))
2213     return CFP->getValueAPF().isPosZero();
2214   else if (ISD::isEXTLoad(Op.getNode()) || ISD::isNON_EXTLoad(Op.getNode())) {
2215     // Maybe this has already been legalized into the constant pool?
2216     if (Op.getOperand(1).getOpcode() == ARMISD::Wrapper) {
2217       SDValue WrapperOp = Op.getOperand(1).getOperand(0);
2218       if (ConstantPoolSDNode *CP = dyn_cast<ConstantPoolSDNode>(WrapperOp))
2219         if (const ConstantFP *CFP = dyn_cast<ConstantFP>(CP->getConstVal()))
2220           return CFP->getValueAPF().isPosZero();
2221     }
2222   }
2223   return false;
2224 }
2225
2226 /// Returns appropriate ARM CMP (cmp) and corresponding condition code for
2227 /// the given operands.
2228 SDValue
2229 ARMTargetLowering::getARMCmp(SDValue LHS, SDValue RHS, ISD::CondCode CC,
2230                              SDValue &ARMcc, SelectionDAG &DAG,
2231                              DebugLoc dl) const {
2232   if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS.getNode())) {
2233     unsigned C = RHSC->getZExtValue();
2234     if (!isLegalICmpImmediate(C)) {
2235       // Constant does not fit, try adjusting it by one?
2236       switch (CC) {
2237       default: break;
2238       case ISD::SETLT:
2239       case ISD::SETGE:
2240         if (isLegalICmpImmediate(C-1)) {
2241           CC = (CC == ISD::SETLT) ? ISD::SETLE : ISD::SETGT;
2242           RHS = DAG.getConstant(C-1, MVT::i32);
2243         }
2244         break;
2245       case ISD::SETULT:
2246       case ISD::SETUGE:
2247         if (C > 0 && isLegalICmpImmediate(C-1)) {
2248           CC = (CC == ISD::SETULT) ? ISD::SETULE : ISD::SETUGT;
2249           RHS = DAG.getConstant(C-1, MVT::i32);
2250         }
2251         break;
2252       case ISD::SETLE:
2253       case ISD::SETGT:
2254         if (isLegalICmpImmediate(C+1)) {
2255           CC = (CC == ISD::SETLE) ? ISD::SETLT : ISD::SETGE;
2256           RHS = DAG.getConstant(C+1, MVT::i32);
2257         }
2258         break;
2259       case ISD::SETULE:
2260       case ISD::SETUGT:
2261         if (C < 0xffffffff && isLegalICmpImmediate(C+1)) {
2262           CC = (CC == ISD::SETULE) ? ISD::SETULT : ISD::SETUGE;
2263           RHS = DAG.getConstant(C+1, MVT::i32);
2264         }
2265         break;
2266       }
2267     }
2268   }
2269
2270   ARMCC::CondCodes CondCode = IntCCToARMCC(CC);
2271   ARMISD::NodeType CompareType;
2272   switch (CondCode) {
2273   default:
2274     CompareType = ARMISD::CMP;
2275     break;
2276   case ARMCC::EQ:
2277   case ARMCC::NE:
2278     // Uses only Z Flag
2279     CompareType = ARMISD::CMPZ;
2280     break;
2281   }
2282   ARMcc = DAG.getConstant(CondCode, MVT::i32);
2283   return DAG.getNode(CompareType, dl, MVT::Flag, LHS, RHS);
2284 }
2285
2286 /// Returns a appropriate VFP CMP (fcmp{s|d}+fmstat) for the given operands.
2287 SDValue
2288 ARMTargetLowering::getVFPCmp(SDValue LHS, SDValue RHS, SelectionDAG &DAG,
2289                              DebugLoc dl) const {
2290   SDValue Cmp;
2291   if (!isFloatingPointZero(RHS))
2292     Cmp = DAG.getNode(ARMISD::CMPFP, dl, MVT::Flag, LHS, RHS);
2293   else
2294     Cmp = DAG.getNode(ARMISD::CMPFPw0, dl, MVT::Flag, LHS);
2295   return DAG.getNode(ARMISD::FMSTAT, dl, MVT::Flag, Cmp);
2296 }
2297
2298 SDValue ARMTargetLowering::LowerSELECT_CC(SDValue Op, SelectionDAG &DAG) const {
2299   EVT VT = Op.getValueType();
2300   SDValue LHS = Op.getOperand(0);
2301   SDValue RHS = Op.getOperand(1);
2302   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(4))->get();
2303   SDValue TrueVal = Op.getOperand(2);
2304   SDValue FalseVal = Op.getOperand(3);
2305   DebugLoc dl = Op.getDebugLoc();
2306
2307   if (LHS.getValueType() == MVT::i32) {
2308     SDValue ARMcc;
2309     SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2310     SDValue Cmp = getARMCmp(LHS, RHS, CC, ARMcc, DAG, dl);
2311     return DAG.getNode(ARMISD::CMOV, dl, VT, FalseVal, TrueVal, ARMcc, CCR,Cmp);
2312   }
2313
2314   ARMCC::CondCodes CondCode, CondCode2;
2315   FPCCToARMCC(CC, CondCode, CondCode2);
2316
2317   SDValue ARMcc = DAG.getConstant(CondCode, MVT::i32);
2318   SDValue Cmp = getVFPCmp(LHS, RHS, DAG, dl);
2319   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2320   SDValue Result = DAG.getNode(ARMISD::CMOV, dl, VT, FalseVal, TrueVal,
2321                                ARMcc, CCR, Cmp);
2322   if (CondCode2 != ARMCC::AL) {
2323     SDValue ARMcc2 = DAG.getConstant(CondCode2, MVT::i32);
2324     // FIXME: Needs another CMP because flag can have but one use.
2325     SDValue Cmp2 = getVFPCmp(LHS, RHS, DAG, dl);
2326     Result = DAG.getNode(ARMISD::CMOV, dl, VT,
2327                          Result, TrueVal, ARMcc2, CCR, Cmp2);
2328   }
2329   return Result;
2330 }
2331
2332 /// canChangeToInt - Given the fp compare operand, return true if it is suitable
2333 /// to morph to an integer compare sequence.
2334 static bool canChangeToInt(SDValue Op, bool &SeenZero,
2335                            const ARMSubtarget *Subtarget) {
2336   SDNode *N = Op.getNode();
2337   if (!N->hasOneUse())
2338     // Otherwise it requires moving the value from fp to integer registers.
2339     return false;
2340   if (!N->getNumValues())
2341     return false;
2342   EVT VT = Op.getValueType();
2343   if (VT != MVT::f32 && !Subtarget->isFPBrccSlow())
2344     // f32 case is generally profitable. f64 case only makes sense when vcmpe +
2345     // vmrs are very slow, e.g. cortex-a8.
2346     return false;
2347
2348   if (isFloatingPointZero(Op)) {
2349     SeenZero = true;
2350     return true;
2351   }
2352   return ISD::isNormalLoad(N);
2353 }
2354
2355 static SDValue bitcastf32Toi32(SDValue Op, SelectionDAG &DAG) {
2356   if (isFloatingPointZero(Op))
2357     return DAG.getConstant(0, MVT::i32);
2358
2359   if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Op))
2360     return DAG.getLoad(MVT::i32, Op.getDebugLoc(),
2361                        Ld->getChain(), Ld->getBasePtr(),
2362                        Ld->getSrcValue(), Ld->getSrcValueOffset(),
2363                        Ld->isVolatile(), Ld->isNonTemporal(),
2364                        Ld->getAlignment());
2365
2366   llvm_unreachable("Unknown VFP cmp argument!");
2367 }
2368
2369 static void expandf64Toi32(SDValue Op, SelectionDAG &DAG,
2370                            SDValue &RetVal1, SDValue &RetVal2) {
2371   if (isFloatingPointZero(Op)) {
2372     RetVal1 = DAG.getConstant(0, MVT::i32);
2373     RetVal2 = DAG.getConstant(0, MVT::i32);
2374     return;
2375   }
2376
2377   if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Op)) {
2378     SDValue Ptr = Ld->getBasePtr();
2379     RetVal1 = DAG.getLoad(MVT::i32, Op.getDebugLoc(),
2380                           Ld->getChain(), Ptr,
2381                           Ld->getSrcValue(), Ld->getSrcValueOffset(),
2382                           Ld->isVolatile(), Ld->isNonTemporal(),
2383                           Ld->getAlignment());
2384
2385     EVT PtrType = Ptr.getValueType();
2386     unsigned NewAlign = MinAlign(Ld->getAlignment(), 4);
2387     SDValue NewPtr = DAG.getNode(ISD::ADD, Op.getDebugLoc(),
2388                                  PtrType, Ptr, DAG.getConstant(4, PtrType));
2389     RetVal2 = DAG.getLoad(MVT::i32, Op.getDebugLoc(),
2390                           Ld->getChain(), NewPtr,
2391                           Ld->getSrcValue(), Ld->getSrcValueOffset() + 4,
2392                           Ld->isVolatile(), Ld->isNonTemporal(),
2393                           NewAlign);
2394     return;
2395   }
2396
2397   llvm_unreachable("Unknown VFP cmp argument!");
2398 }
2399
2400 /// OptimizeVFPBrcond - With -enable-unsafe-fp-math, it's legal to optimize some
2401 /// f32 and even f64 comparisons to integer ones.
2402 SDValue
2403 ARMTargetLowering::OptimizeVFPBrcond(SDValue Op, SelectionDAG &DAG) const {
2404   SDValue Chain = Op.getOperand(0);
2405   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(1))->get();
2406   SDValue LHS = Op.getOperand(2);
2407   SDValue RHS = Op.getOperand(3);
2408   SDValue Dest = Op.getOperand(4);
2409   DebugLoc dl = Op.getDebugLoc();
2410
2411   bool SeenZero = false;
2412   if (canChangeToInt(LHS, SeenZero, Subtarget) &&
2413       canChangeToInt(RHS, SeenZero, Subtarget) &&
2414       // If one of the operand is zero, it's safe to ignore the NaN case since
2415       // we only care about equality comparisons.
2416       (SeenZero || (DAG.isKnownNeverNaN(LHS) && DAG.isKnownNeverNaN(RHS)))) {
2417     // If unsafe fp math optimization is enabled and there are no othter uses of
2418     // the CMP operands, and the condition code is EQ oe NE, we can optimize it
2419     // to an integer comparison.
2420     if (CC == ISD::SETOEQ)
2421       CC = ISD::SETEQ;
2422     else if (CC == ISD::SETUNE)
2423       CC = ISD::SETNE;
2424
2425     SDValue ARMcc;
2426     if (LHS.getValueType() == MVT::f32) {
2427       LHS = bitcastf32Toi32(LHS, DAG);
2428       RHS = bitcastf32Toi32(RHS, DAG);
2429       SDValue Cmp = getARMCmp(LHS, RHS, CC, ARMcc, DAG, dl);
2430       SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2431       return DAG.getNode(ARMISD::BRCOND, dl, MVT::Other,
2432                          Chain, Dest, ARMcc, CCR, Cmp);
2433     }
2434
2435     SDValue LHS1, LHS2;
2436     SDValue RHS1, RHS2;
2437     expandf64Toi32(LHS, DAG, LHS1, LHS2);
2438     expandf64Toi32(RHS, DAG, RHS1, RHS2);
2439     ARMCC::CondCodes CondCode = IntCCToARMCC(CC);
2440     ARMcc = DAG.getConstant(CondCode, MVT::i32);
2441     SDVTList VTList = DAG.getVTList(MVT::Other, MVT::Flag);
2442     SDValue Ops[] = { Chain, ARMcc, LHS1, LHS2, RHS1, RHS2, Dest };
2443     return DAG.getNode(ARMISD::BCC_i64, dl, VTList, Ops, 7);
2444   }
2445
2446   return SDValue();
2447 }
2448
2449 SDValue ARMTargetLowering::LowerBR_CC(SDValue Op, SelectionDAG &DAG) const {
2450   SDValue Chain = Op.getOperand(0);
2451   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(1))->get();
2452   SDValue LHS = Op.getOperand(2);
2453   SDValue RHS = Op.getOperand(3);
2454   SDValue Dest = Op.getOperand(4);
2455   DebugLoc dl = Op.getDebugLoc();
2456
2457   if (LHS.getValueType() == MVT::i32) {
2458     SDValue ARMcc;
2459     SDValue Cmp = getARMCmp(LHS, RHS, CC, ARMcc, DAG, dl);
2460     SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2461     return DAG.getNode(ARMISD::BRCOND, dl, MVT::Other,
2462                        Chain, Dest, ARMcc, CCR, Cmp);
2463   }
2464
2465   assert(LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64);
2466
2467   if (UnsafeFPMath &&
2468       (CC == ISD::SETEQ || CC == ISD::SETOEQ ||
2469        CC == ISD::SETNE || CC == ISD::SETUNE)) {
2470     SDValue Result = OptimizeVFPBrcond(Op, DAG);
2471     if (Result.getNode())
2472       return Result;
2473   }
2474
2475   ARMCC::CondCodes CondCode, CondCode2;
2476   FPCCToARMCC(CC, CondCode, CondCode2);
2477
2478   SDValue ARMcc = DAG.getConstant(CondCode, MVT::i32);
2479   SDValue Cmp = getVFPCmp(LHS, RHS, DAG, dl);
2480   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2481   SDVTList VTList = DAG.getVTList(MVT::Other, MVT::Flag);
2482   SDValue Ops[] = { Chain, Dest, ARMcc, CCR, Cmp };
2483   SDValue Res = DAG.getNode(ARMISD::BRCOND, dl, VTList, Ops, 5);
2484   if (CondCode2 != ARMCC::AL) {
2485     ARMcc = DAG.getConstant(CondCode2, MVT::i32);
2486     SDValue Ops[] = { Res, Dest, ARMcc, CCR, Res.getValue(1) };
2487     Res = DAG.getNode(ARMISD::BRCOND, dl, VTList, Ops, 5);
2488   }
2489   return Res;
2490 }
2491
2492 SDValue ARMTargetLowering::LowerBR_JT(SDValue Op, SelectionDAG &DAG) const {
2493   SDValue Chain = Op.getOperand(0);
2494   SDValue Table = Op.getOperand(1);
2495   SDValue Index = Op.getOperand(2);
2496   DebugLoc dl = Op.getDebugLoc();
2497
2498   EVT PTy = getPointerTy();
2499   JumpTableSDNode *JT = cast<JumpTableSDNode>(Table);
2500   ARMFunctionInfo *AFI = DAG.getMachineFunction().getInfo<ARMFunctionInfo>();
2501   SDValue UId = DAG.getConstant(AFI->createJumpTableUId(), PTy);
2502   SDValue JTI = DAG.getTargetJumpTable(JT->getIndex(), PTy);
2503   Table = DAG.getNode(ARMISD::WrapperJT, dl, MVT::i32, JTI, UId);
2504   Index = DAG.getNode(ISD::MUL, dl, PTy, Index, DAG.getConstant(4, PTy));
2505   SDValue Addr = DAG.getNode(ISD::ADD, dl, PTy, Index, Table);
2506   if (Subtarget->isThumb2()) {
2507     // Thumb2 uses a two-level jump. That is, it jumps into the jump table
2508     // which does another jump to the destination. This also makes it easier
2509     // to translate it to TBB / TBH later.
2510     // FIXME: This might not work if the function is extremely large.
2511     return DAG.getNode(ARMISD::BR2_JT, dl, MVT::Other, Chain,
2512                        Addr, Op.getOperand(2), JTI, UId);
2513   }
2514   if (getTargetMachine().getRelocationModel() == Reloc::PIC_) {
2515     Addr = DAG.getLoad((EVT)MVT::i32, dl, Chain, Addr,
2516                        PseudoSourceValue::getJumpTable(), 0,
2517                        false, false, 0);
2518     Chain = Addr.getValue(1);
2519     Addr = DAG.getNode(ISD::ADD, dl, PTy, Addr, Table);
2520     return DAG.getNode(ARMISD::BR_JT, dl, MVT::Other, Chain, Addr, JTI, UId);
2521   } else {
2522     Addr = DAG.getLoad(PTy, dl, Chain, Addr,
2523                        PseudoSourceValue::getJumpTable(), 0, false, false, 0);
2524     Chain = Addr.getValue(1);
2525     return DAG.getNode(ARMISD::BR_JT, dl, MVT::Other, Chain, Addr, JTI, UId);
2526   }
2527 }
2528
2529 static SDValue LowerFP_TO_INT(SDValue Op, SelectionDAG &DAG) {
2530   DebugLoc dl = Op.getDebugLoc();
2531   unsigned Opc;
2532
2533   switch (Op.getOpcode()) {
2534   default:
2535     assert(0 && "Invalid opcode!");
2536   case ISD::FP_TO_SINT:
2537     Opc = ARMISD::FTOSI;
2538     break;
2539   case ISD::FP_TO_UINT:
2540     Opc = ARMISD::FTOUI;
2541     break;
2542   }
2543   Op = DAG.getNode(Opc, dl, MVT::f32, Op.getOperand(0));
2544   return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i32, Op);
2545 }
2546
2547 static SDValue LowerINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
2548   EVT VT = Op.getValueType();
2549   DebugLoc dl = Op.getDebugLoc();
2550   unsigned Opc;
2551
2552   switch (Op.getOpcode()) {
2553   default:
2554     assert(0 && "Invalid opcode!");
2555   case ISD::SINT_TO_FP:
2556     Opc = ARMISD::SITOF;
2557     break;
2558   case ISD::UINT_TO_FP:
2559     Opc = ARMISD::UITOF;
2560     break;
2561   }
2562
2563   Op = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::f32, Op.getOperand(0));
2564   return DAG.getNode(Opc, dl, VT, Op);
2565 }
2566
2567 SDValue ARMTargetLowering::LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) const {
2568   // Implement fcopysign with a fabs and a conditional fneg.
2569   SDValue Tmp0 = Op.getOperand(0);
2570   SDValue Tmp1 = Op.getOperand(1);
2571   DebugLoc dl = Op.getDebugLoc();
2572   EVT VT = Op.getValueType();
2573   EVT SrcVT = Tmp1.getValueType();
2574   SDValue AbsVal = DAG.getNode(ISD::FABS, dl, VT, Tmp0);
2575   SDValue ARMcc = DAG.getConstant(ARMCC::LT, MVT::i32);
2576   SDValue FP0 = DAG.getConstantFP(0.0, SrcVT);
2577   SDValue Cmp = getVFPCmp(Tmp1, FP0, DAG, dl);
2578   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2579   return DAG.getNode(ARMISD::CNEG, dl, VT, AbsVal, AbsVal, ARMcc, CCR, Cmp);
2580 }
2581
2582 SDValue ARMTargetLowering::LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) const{
2583   MachineFunction &MF = DAG.getMachineFunction();
2584   MachineFrameInfo *MFI = MF.getFrameInfo();
2585   MFI->setReturnAddressIsTaken(true);
2586
2587   EVT VT = Op.getValueType();
2588   DebugLoc dl = Op.getDebugLoc();
2589   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
2590   if (Depth) {
2591     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
2592     SDValue Offset = DAG.getConstant(4, MVT::i32);
2593     return DAG.getLoad(VT, dl, DAG.getEntryNode(),
2594                        DAG.getNode(ISD::ADD, dl, VT, FrameAddr, Offset),
2595                        NULL, 0, false, false, 0);
2596   }
2597
2598   // Return LR, which contains the return address. Mark it an implicit live-in.
2599   unsigned Reg = MF.addLiveIn(ARM::LR, ARM::GPRRegisterClass);
2600   return DAG.getCopyFromReg(DAG.getEntryNode(), dl, Reg, VT);
2601 }
2602
2603 SDValue ARMTargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const {
2604   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
2605   MFI->setFrameAddressIsTaken(true);
2606
2607   EVT VT = Op.getValueType();
2608   DebugLoc dl = Op.getDebugLoc();  // FIXME probably not meaningful
2609   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
2610   unsigned FrameReg = (Subtarget->isThumb() || Subtarget->isTargetDarwin())
2611     ? ARM::R7 : ARM::R11;
2612   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, VT);
2613   while (Depth--)
2614     FrameAddr = DAG.getLoad(VT, dl, DAG.getEntryNode(), FrameAddr, NULL, 0,
2615                             false, false, 0);
2616   return FrameAddr;
2617 }
2618
2619 /// ExpandBIT_CONVERT - If the target supports VFP, this function is called to
2620 /// expand a bit convert where either the source or destination type is i64 to
2621 /// use a VMOVDRR or VMOVRRD node.  This should not be done when the non-i64
2622 /// operand type is illegal (e.g., v2f32 for a target that doesn't support
2623 /// vectors), since the legalizer won't know what to do with that.
2624 static SDValue ExpandBIT_CONVERT(SDNode *N, SelectionDAG &DAG) {
2625   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
2626   DebugLoc dl = N->getDebugLoc();
2627   SDValue Op = N->getOperand(0);
2628
2629   // This function is only supposed to be called for i64 types, either as the
2630   // source or destination of the bit convert.
2631   EVT SrcVT = Op.getValueType();
2632   EVT DstVT = N->getValueType(0);
2633   assert((SrcVT == MVT::i64 || DstVT == MVT::i64) &&
2634          "ExpandBIT_CONVERT called for non-i64 type");
2635
2636   // Turn i64->f64 into VMOVDRR.
2637   if (SrcVT == MVT::i64 && TLI.isTypeLegal(DstVT)) {
2638     SDValue Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, Op,
2639                              DAG.getConstant(0, MVT::i32));
2640     SDValue Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, Op,
2641                              DAG.getConstant(1, MVT::i32));
2642     return DAG.getNode(ISD::BIT_CONVERT, dl, DstVT,
2643                        DAG.getNode(ARMISD::VMOVDRR, dl, MVT::f64, Lo, Hi));
2644   }
2645
2646   // Turn f64->i64 into VMOVRRD.
2647   if (DstVT == MVT::i64 && TLI.isTypeLegal(SrcVT)) {
2648     SDValue Cvt = DAG.getNode(ARMISD::VMOVRRD, dl,
2649                               DAG.getVTList(MVT::i32, MVT::i32), &Op, 1);
2650     // Merge the pieces into a single i64 value.
2651     return DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, Cvt, Cvt.getValue(1));
2652   }
2653
2654   return SDValue();
2655 }
2656
2657 /// getZeroVector - Returns a vector of specified type with all zero elements.
2658 /// Zero vectors are used to represent vector negation and in those cases
2659 /// will be implemented with the NEON VNEG instruction.  However, VNEG does
2660 /// not support i64 elements, so sometimes the zero vectors will need to be
2661 /// explicitly constructed.  Regardless, use a canonical VMOV to create the
2662 /// zero vector.
2663 static SDValue getZeroVector(EVT VT, SelectionDAG &DAG, DebugLoc dl) {
2664   assert(VT.isVector() && "Expected a vector type");
2665   // The canonical modified immediate encoding of a zero vector is....0!
2666   SDValue EncodedVal = DAG.getTargetConstant(0, MVT::i32);
2667   EVT VmovVT = VT.is128BitVector() ? MVT::v4i32 : MVT::v2i32;
2668   SDValue Vmov = DAG.getNode(ARMISD::VMOVIMM, dl, VmovVT, EncodedVal);
2669   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vmov);
2670 }
2671
2672 /// LowerShiftRightParts - Lower SRA_PARTS, which returns two
2673 /// i32 values and take a 2 x i32 value to shift plus a shift amount.
2674 SDValue ARMTargetLowering::LowerShiftRightParts(SDValue Op,
2675                                                 SelectionDAG &DAG) const {
2676   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
2677   EVT VT = Op.getValueType();
2678   unsigned VTBits = VT.getSizeInBits();
2679   DebugLoc dl = Op.getDebugLoc();
2680   SDValue ShOpLo = Op.getOperand(0);
2681   SDValue ShOpHi = Op.getOperand(1);
2682   SDValue ShAmt  = Op.getOperand(2);
2683   SDValue ARMcc;
2684   unsigned Opc = (Op.getOpcode() == ISD::SRA_PARTS) ? ISD::SRA : ISD::SRL;
2685
2686   assert(Op.getOpcode() == ISD::SRA_PARTS || Op.getOpcode() == ISD::SRL_PARTS);
2687
2688   SDValue RevShAmt = DAG.getNode(ISD::SUB, dl, MVT::i32,
2689                                  DAG.getConstant(VTBits, MVT::i32), ShAmt);
2690   SDValue Tmp1 = DAG.getNode(ISD::SRL, dl, VT, ShOpLo, ShAmt);
2691   SDValue ExtraShAmt = DAG.getNode(ISD::SUB, dl, MVT::i32, ShAmt,
2692                                    DAG.getConstant(VTBits, MVT::i32));
2693   SDValue Tmp2 = DAG.getNode(ISD::SHL, dl, VT, ShOpHi, RevShAmt);
2694   SDValue FalseVal = DAG.getNode(ISD::OR, dl, VT, Tmp1, Tmp2);
2695   SDValue TrueVal = DAG.getNode(Opc, dl, VT, ShOpHi, ExtraShAmt);
2696
2697   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2698   SDValue Cmp = getARMCmp(ExtraShAmt, DAG.getConstant(0, MVT::i32), ISD::SETGE,
2699                           ARMcc, DAG, dl);
2700   SDValue Hi = DAG.getNode(Opc, dl, VT, ShOpHi, ShAmt);
2701   SDValue Lo = DAG.getNode(ARMISD::CMOV, dl, VT, FalseVal, TrueVal, ARMcc,
2702                            CCR, Cmp);
2703
2704   SDValue Ops[2] = { Lo, Hi };
2705   return DAG.getMergeValues(Ops, 2, dl);
2706 }
2707
2708 /// LowerShiftLeftParts - Lower SHL_PARTS, which returns two
2709 /// i32 values and take a 2 x i32 value to shift plus a shift amount.
2710 SDValue ARMTargetLowering::LowerShiftLeftParts(SDValue Op,
2711                                                SelectionDAG &DAG) const {
2712   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
2713   EVT VT = Op.getValueType();
2714   unsigned VTBits = VT.getSizeInBits();
2715   DebugLoc dl = Op.getDebugLoc();
2716   SDValue ShOpLo = Op.getOperand(0);
2717   SDValue ShOpHi = Op.getOperand(1);
2718   SDValue ShAmt  = Op.getOperand(2);
2719   SDValue ARMcc;
2720
2721   assert(Op.getOpcode() == ISD::SHL_PARTS);
2722   SDValue RevShAmt = DAG.getNode(ISD::SUB, dl, MVT::i32,
2723                                  DAG.getConstant(VTBits, MVT::i32), ShAmt);
2724   SDValue Tmp1 = DAG.getNode(ISD::SRL, dl, VT, ShOpLo, RevShAmt);
2725   SDValue ExtraShAmt = DAG.getNode(ISD::SUB, dl, MVT::i32, ShAmt,
2726                                    DAG.getConstant(VTBits, MVT::i32));
2727   SDValue Tmp2 = DAG.getNode(ISD::SHL, dl, VT, ShOpHi, ShAmt);
2728   SDValue Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ExtraShAmt);
2729
2730   SDValue FalseVal = DAG.getNode(ISD::OR, dl, VT, Tmp1, Tmp2);
2731   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2732   SDValue Cmp = getARMCmp(ExtraShAmt, DAG.getConstant(0, MVT::i32), ISD::SETGE,
2733                           ARMcc, DAG, dl);
2734   SDValue Lo = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ShAmt);
2735   SDValue Hi = DAG.getNode(ARMISD::CMOV, dl, VT, FalseVal, Tmp3, ARMcc,
2736                            CCR, Cmp);
2737
2738   SDValue Ops[2] = { Lo, Hi };
2739   return DAG.getMergeValues(Ops, 2, dl);
2740 }
2741
2742 static SDValue LowerCTTZ(SDNode *N, SelectionDAG &DAG,
2743                          const ARMSubtarget *ST) {
2744   EVT VT = N->getValueType(0);
2745   DebugLoc dl = N->getDebugLoc();
2746
2747   if (!ST->hasV6T2Ops())
2748     return SDValue();
2749
2750   SDValue rbit = DAG.getNode(ARMISD::RBIT, dl, VT, N->getOperand(0));
2751   return DAG.getNode(ISD::CTLZ, dl, VT, rbit);
2752 }
2753
2754 static SDValue LowerShift(SDNode *N, SelectionDAG &DAG,
2755                           const ARMSubtarget *ST) {
2756   EVT VT = N->getValueType(0);
2757   DebugLoc dl = N->getDebugLoc();
2758
2759   // Lower vector shifts on NEON to use VSHL.
2760   if (VT.isVector()) {
2761     assert(ST->hasNEON() && "unexpected vector shift");
2762
2763     // Left shifts translate directly to the vshiftu intrinsic.
2764     if (N->getOpcode() == ISD::SHL)
2765       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
2766                          DAG.getConstant(Intrinsic::arm_neon_vshiftu, MVT::i32),
2767                          N->getOperand(0), N->getOperand(1));
2768
2769     assert((N->getOpcode() == ISD::SRA ||
2770             N->getOpcode() == ISD::SRL) && "unexpected vector shift opcode");
2771
2772     // NEON uses the same intrinsics for both left and right shifts.  For
2773     // right shifts, the shift amounts are negative, so negate the vector of
2774     // shift amounts.
2775     EVT ShiftVT = N->getOperand(1).getValueType();
2776     SDValue NegatedCount = DAG.getNode(ISD::SUB, dl, ShiftVT,
2777                                        getZeroVector(ShiftVT, DAG, dl),
2778                                        N->getOperand(1));
2779     Intrinsic::ID vshiftInt = (N->getOpcode() == ISD::SRA ?
2780                                Intrinsic::arm_neon_vshifts :
2781                                Intrinsic::arm_neon_vshiftu);
2782     return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
2783                        DAG.getConstant(vshiftInt, MVT::i32),
2784                        N->getOperand(0), NegatedCount);
2785   }
2786
2787   // We can get here for a node like i32 = ISD::SHL i32, i64
2788   if (VT != MVT::i64)
2789     return SDValue();
2790
2791   assert((N->getOpcode() == ISD::SRL || N->getOpcode() == ISD::SRA) &&
2792          "Unknown shift to lower!");
2793
2794   // We only lower SRA, SRL of 1 here, all others use generic lowering.
2795   if (!isa<ConstantSDNode>(N->getOperand(1)) ||
2796       cast<ConstantSDNode>(N->getOperand(1))->getZExtValue() != 1)
2797     return SDValue();
2798
2799   // If we are in thumb mode, we don't have RRX.
2800   if (ST->isThumb1Only()) return SDValue();
2801
2802   // Okay, we have a 64-bit SRA or SRL of 1.  Lower this to an RRX expr.
2803   SDValue Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(0),
2804                            DAG.getConstant(0, MVT::i32));
2805   SDValue Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(0),
2806                            DAG.getConstant(1, MVT::i32));
2807
2808   // First, build a SRA_FLAG/SRL_FLAG op, which shifts the top part by one and
2809   // captures the result into a carry flag.
2810   unsigned Opc = N->getOpcode() == ISD::SRL ? ARMISD::SRL_FLAG:ARMISD::SRA_FLAG;
2811   Hi = DAG.getNode(Opc, dl, DAG.getVTList(MVT::i32, MVT::Flag), &Hi, 1);
2812
2813   // The low part is an ARMISD::RRX operand, which shifts the carry in.
2814   Lo = DAG.getNode(ARMISD::RRX, dl, MVT::i32, Lo, Hi.getValue(1));
2815
2816   // Merge the pieces into a single i64 value.
2817  return DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, Lo, Hi);
2818 }
2819
2820 static SDValue LowerVSETCC(SDValue Op, SelectionDAG &DAG) {
2821   SDValue TmpOp0, TmpOp1;
2822   bool Invert = false;
2823   bool Swap = false;
2824   unsigned Opc = 0;
2825
2826   SDValue Op0 = Op.getOperand(0);
2827   SDValue Op1 = Op.getOperand(1);
2828   SDValue CC = Op.getOperand(2);
2829   EVT VT = Op.getValueType();
2830   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
2831   DebugLoc dl = Op.getDebugLoc();
2832
2833   if (Op.getOperand(1).getValueType().isFloatingPoint()) {
2834     switch (SetCCOpcode) {
2835     default: llvm_unreachable("Illegal FP comparison"); break;
2836     case ISD::SETUNE:
2837     case ISD::SETNE:  Invert = true; // Fallthrough
2838     case ISD::SETOEQ:
2839     case ISD::SETEQ:  Opc = ARMISD::VCEQ; break;
2840     case ISD::SETOLT:
2841     case ISD::SETLT: Swap = true; // Fallthrough
2842     case ISD::SETOGT:
2843     case ISD::SETGT:  Opc = ARMISD::VCGT; break;
2844     case ISD::SETOLE:
2845     case ISD::SETLE:  Swap = true; // Fallthrough
2846     case ISD::SETOGE:
2847     case ISD::SETGE: Opc = ARMISD::VCGE; break;
2848     case ISD::SETUGE: Swap = true; // Fallthrough
2849     case ISD::SETULE: Invert = true; Opc = ARMISD::VCGT; break;
2850     case ISD::SETUGT: Swap = true; // Fallthrough
2851     case ISD::SETULT: Invert = true; Opc = ARMISD::VCGE; break;
2852     case ISD::SETUEQ: Invert = true; // Fallthrough
2853     case ISD::SETONE:
2854       // Expand this to (OLT | OGT).
2855       TmpOp0 = Op0;
2856       TmpOp1 = Op1;
2857       Opc = ISD::OR;
2858       Op0 = DAG.getNode(ARMISD::VCGT, dl, VT, TmpOp1, TmpOp0);
2859       Op1 = DAG.getNode(ARMISD::VCGT, dl, VT, TmpOp0, TmpOp1);
2860       break;
2861     case ISD::SETUO: Invert = true; // Fallthrough
2862     case ISD::SETO:
2863       // Expand this to (OLT | OGE).
2864       TmpOp0 = Op0;
2865       TmpOp1 = Op1;
2866       Opc = ISD::OR;
2867       Op0 = DAG.getNode(ARMISD::VCGT, dl, VT, TmpOp1, TmpOp0);
2868       Op1 = DAG.getNode(ARMISD::VCGE, dl, VT, TmpOp0, TmpOp1);
2869       break;
2870     }
2871   } else {
2872     // Integer comparisons.
2873     switch (SetCCOpcode) {
2874     default: llvm_unreachable("Illegal integer comparison"); break;
2875     case ISD::SETNE:  Invert = true;
2876     case ISD::SETEQ:  Opc = ARMISD::VCEQ; break;
2877     case ISD::SETLT:  Swap = true;
2878     case ISD::SETGT:  Opc = ARMISD::VCGT; break;
2879     case ISD::SETLE:  Swap = true;
2880     case ISD::SETGE:  Opc = ARMISD::VCGE; break;
2881     case ISD::SETULT: Swap = true;
2882     case ISD::SETUGT: Opc = ARMISD::VCGTU; break;
2883     case ISD::SETULE: Swap = true;
2884     case ISD::SETUGE: Opc = ARMISD::VCGEU; break;
2885     }
2886
2887     // Detect VTST (Vector Test Bits) = icmp ne (and (op0, op1), zero).
2888     if (Opc == ARMISD::VCEQ) {
2889
2890       SDValue AndOp;
2891       if (ISD::isBuildVectorAllZeros(Op1.getNode()))
2892         AndOp = Op0;
2893       else if (ISD::isBuildVectorAllZeros(Op0.getNode()))
2894         AndOp = Op1;
2895
2896       // Ignore bitconvert.
2897       if (AndOp.getNode() && AndOp.getOpcode() == ISD::BIT_CONVERT)
2898         AndOp = AndOp.getOperand(0);
2899
2900       if (AndOp.getNode() && AndOp.getOpcode() == ISD::AND) {
2901         Opc = ARMISD::VTST;
2902         Op0 = DAG.getNode(ISD::BIT_CONVERT, dl, VT, AndOp.getOperand(0));
2903         Op1 = DAG.getNode(ISD::BIT_CONVERT, dl, VT, AndOp.getOperand(1));
2904         Invert = !Invert;
2905       }
2906     }
2907   }
2908
2909   if (Swap)
2910     std::swap(Op0, Op1);
2911
2912   SDValue Result = DAG.getNode(Opc, dl, VT, Op0, Op1);
2913
2914   if (Invert)
2915     Result = DAG.getNOT(dl, Result, VT);
2916
2917   return Result;
2918 }
2919
2920 /// isNEONModifiedImm - Check if the specified splat value corresponds to a
2921 /// valid vector constant for a NEON instruction with a "modified immediate"
2922 /// operand (e.g., VMOV).  If so, return the encoded value.
2923 static SDValue isNEONModifiedImm(uint64_t SplatBits, uint64_t SplatUndef,
2924                                  unsigned SplatBitSize, SelectionDAG &DAG,
2925                                  EVT &VT, bool is128Bits, bool isVMOV) {
2926   unsigned OpCmode, Imm;
2927
2928   // SplatBitSize is set to the smallest size that splats the vector, so a
2929   // zero vector will always have SplatBitSize == 8.  However, NEON modified
2930   // immediate instructions others than VMOV do not support the 8-bit encoding
2931   // of a zero vector, and the default encoding of zero is supposed to be the
2932   // 32-bit version.
2933   if (SplatBits == 0)
2934     SplatBitSize = 32;
2935
2936   switch (SplatBitSize) {
2937   case 8:
2938     if (!isVMOV)
2939       return SDValue();
2940     // Any 1-byte value is OK.  Op=0, Cmode=1110.
2941     assert((SplatBits & ~0xff) == 0 && "one byte splat value is too big");
2942     OpCmode = 0xe;
2943     Imm = SplatBits;
2944     VT = is128Bits ? MVT::v16i8 : MVT::v8i8;
2945     break;
2946
2947   case 16:
2948     // NEON's 16-bit VMOV supports splat values where only one byte is nonzero.
2949     VT = is128Bits ? MVT::v8i16 : MVT::v4i16;
2950     if ((SplatBits & ~0xff) == 0) {
2951       // Value = 0x00nn: Op=x, Cmode=100x.
2952       OpCmode = 0x8;
2953       Imm = SplatBits;
2954       break;
2955     }
2956     if ((SplatBits & ~0xff00) == 0) {
2957       // Value = 0xnn00: Op=x, Cmode=101x.
2958       OpCmode = 0xa;
2959       Imm = SplatBits >> 8;
2960       break;
2961     }
2962     return SDValue();
2963
2964   case 32:
2965     // NEON's 32-bit VMOV supports splat values where:
2966     // * only one byte is nonzero, or
2967     // * the least significant byte is 0xff and the second byte is nonzero, or
2968     // * the least significant 2 bytes are 0xff and the third is nonzero.
2969     VT = is128Bits ? MVT::v4i32 : MVT::v2i32;
2970     if ((SplatBits & ~0xff) == 0) {
2971       // Value = 0x000000nn: Op=x, Cmode=000x.
2972       OpCmode = 0;
2973       Imm = SplatBits;
2974       break;
2975     }
2976     if ((SplatBits & ~0xff00) == 0) {
2977       // Value = 0x0000nn00: Op=x, Cmode=001x.
2978       OpCmode = 0x2;
2979       Imm = SplatBits >> 8;
2980       break;
2981     }
2982     if ((SplatBits & ~0xff0000) == 0) {
2983       // Value = 0x00nn0000: Op=x, Cmode=010x.
2984       OpCmode = 0x4;
2985       Imm = SplatBits >> 16;
2986       break;
2987     }
2988     if ((SplatBits & ~0xff000000) == 0) {
2989       // Value = 0xnn000000: Op=x, Cmode=011x.
2990       OpCmode = 0x6;
2991       Imm = SplatBits >> 24;
2992       break;
2993     }
2994
2995     if ((SplatBits & ~0xffff) == 0 &&
2996         ((SplatBits | SplatUndef) & 0xff) == 0xff) {
2997       // Value = 0x0000nnff: Op=x, Cmode=1100.
2998       OpCmode = 0xc;
2999       Imm = SplatBits >> 8;
3000       SplatBits |= 0xff;
3001       break;
3002     }
3003
3004     if ((SplatBits & ~0xffffff) == 0 &&
3005         ((SplatBits | SplatUndef) & 0xffff) == 0xffff) {
3006       // Value = 0x00nnffff: Op=x, Cmode=1101.
3007       OpCmode = 0xd;
3008       Imm = SplatBits >> 16;
3009       SplatBits |= 0xffff;
3010       break;
3011     }
3012
3013     // Note: there are a few 32-bit splat values (specifically: 00ffff00,
3014     // ff000000, ff0000ff, and ffff00ff) that are valid for VMOV.I64 but not
3015     // VMOV.I32.  A (very) minor optimization would be to replicate the value
3016     // and fall through here to test for a valid 64-bit splat.  But, then the
3017     // caller would also need to check and handle the change in size.
3018     return SDValue();
3019
3020   case 64: {
3021     if (!isVMOV)
3022       return SDValue();
3023     // NEON has a 64-bit VMOV splat where each byte is either 0 or 0xff.
3024     uint64_t BitMask = 0xff;
3025     uint64_t Val = 0;
3026     unsigned ImmMask = 1;
3027     Imm = 0;
3028     for (int ByteNum = 0; ByteNum < 8; ++ByteNum) {
3029       if (((SplatBits | SplatUndef) & BitMask) == BitMask) {
3030         Val |= BitMask;
3031         Imm |= ImmMask;
3032       } else if ((SplatBits & BitMask) != 0) {
3033         return SDValue();
3034       }
3035       BitMask <<= 8;
3036       ImmMask <<= 1;
3037     }
3038     // Op=1, Cmode=1110.
3039     OpCmode = 0x1e;
3040     SplatBits = Val;
3041     VT = is128Bits ? MVT::v2i64 : MVT::v1i64;
3042     break;
3043   }
3044
3045   default:
3046     llvm_unreachable("unexpected size for isNEONModifiedImm");
3047     return SDValue();
3048   }
3049
3050   unsigned EncodedVal = ARM_AM::createNEONModImm(OpCmode, Imm);
3051   return DAG.getTargetConstant(EncodedVal, MVT::i32);
3052 }
3053
3054 static bool isVEXTMask(const SmallVectorImpl<int> &M, EVT VT,
3055                        bool &ReverseVEXT, unsigned &Imm) {
3056   unsigned NumElts = VT.getVectorNumElements();
3057   ReverseVEXT = false;
3058   Imm = M[0];
3059
3060   // If this is a VEXT shuffle, the immediate value is the index of the first
3061   // element.  The other shuffle indices must be the successive elements after
3062   // the first one.
3063   unsigned ExpectedElt = Imm;
3064   for (unsigned i = 1; i < NumElts; ++i) {
3065     // Increment the expected index.  If it wraps around, it may still be
3066     // a VEXT but the source vectors must be swapped.
3067     ExpectedElt += 1;
3068     if (ExpectedElt == NumElts * 2) {
3069       ExpectedElt = 0;
3070       ReverseVEXT = true;
3071     }
3072
3073     if (ExpectedElt != static_cast<unsigned>(M[i]))
3074       return false;
3075   }
3076
3077   // Adjust the index value if the source operands will be swapped.
3078   if (ReverseVEXT)
3079     Imm -= NumElts;
3080
3081   return true;
3082 }
3083
3084 /// isVREVMask - Check if a vector shuffle corresponds to a VREV
3085 /// instruction with the specified blocksize.  (The order of the elements
3086 /// within each block of the vector is reversed.)
3087 static bool isVREVMask(const SmallVectorImpl<int> &M, EVT VT,
3088                        unsigned BlockSize) {
3089   assert((BlockSize==16 || BlockSize==32 || BlockSize==64) &&
3090          "Only possible block sizes for VREV are: 16, 32, 64");
3091
3092   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3093   if (EltSz == 64)
3094     return false;
3095
3096   unsigned NumElts = VT.getVectorNumElements();
3097   unsigned BlockElts = M[0] + 1;
3098
3099   if (BlockSize <= EltSz || BlockSize != BlockElts * EltSz)
3100     return false;
3101
3102   for (unsigned i = 0; i < NumElts; ++i) {
3103     if ((unsigned) M[i] !=
3104         (i - i%BlockElts) + (BlockElts - 1 - i%BlockElts))
3105       return false;
3106   }
3107
3108   return true;
3109 }
3110
3111 static bool isVTRNMask(const SmallVectorImpl<int> &M, EVT VT,
3112                        unsigned &WhichResult) {
3113   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3114   if (EltSz == 64)
3115     return false;
3116
3117   unsigned NumElts = VT.getVectorNumElements();
3118   WhichResult = (M[0] == 0 ? 0 : 1);
3119   for (unsigned i = 0; i < NumElts; i += 2) {
3120     if ((unsigned) M[i] != i + WhichResult ||
3121         (unsigned) M[i+1] != i + NumElts + WhichResult)
3122       return false;
3123   }
3124   return true;
3125 }
3126
3127 /// isVTRN_v_undef_Mask - Special case of isVTRNMask for canonical form of
3128 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
3129 /// Mask is e.g., <0, 0, 2, 2> instead of <0, 4, 2, 6>.
3130 static bool isVTRN_v_undef_Mask(const SmallVectorImpl<int> &M, EVT VT,
3131                                 unsigned &WhichResult) {
3132   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3133   if (EltSz == 64)
3134     return false;
3135
3136   unsigned NumElts = VT.getVectorNumElements();
3137   WhichResult = (M[0] == 0 ? 0 : 1);
3138   for (unsigned i = 0; i < NumElts; i += 2) {
3139     if ((unsigned) M[i] != i + WhichResult ||
3140         (unsigned) M[i+1] != i + WhichResult)
3141       return false;
3142   }
3143   return true;
3144 }
3145
3146 static bool isVUZPMask(const SmallVectorImpl<int> &M, EVT VT,
3147                        unsigned &WhichResult) {
3148   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3149   if (EltSz == 64)
3150     return false;
3151
3152   unsigned NumElts = VT.getVectorNumElements();
3153   WhichResult = (M[0] == 0 ? 0 : 1);
3154   for (unsigned i = 0; i != NumElts; ++i) {
3155     if ((unsigned) M[i] != 2 * i + WhichResult)
3156       return false;
3157   }
3158
3159   // VUZP.32 for 64-bit vectors is a pseudo-instruction alias for VTRN.32.
3160   if (VT.is64BitVector() && EltSz == 32)
3161     return false;
3162
3163   return true;
3164 }
3165
3166 /// isVUZP_v_undef_Mask - Special case of isVUZPMask for canonical form of
3167 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
3168 /// Mask is e.g., <0, 2, 0, 2> instead of <0, 2, 4, 6>,
3169 static bool isVUZP_v_undef_Mask(const SmallVectorImpl<int> &M, EVT VT,
3170                                 unsigned &WhichResult) {
3171   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3172   if (EltSz == 64)
3173     return false;
3174
3175   unsigned Half = VT.getVectorNumElements() / 2;
3176   WhichResult = (M[0] == 0 ? 0 : 1);
3177   for (unsigned j = 0; j != 2; ++j) {
3178     unsigned Idx = WhichResult;
3179     for (unsigned i = 0; i != Half; ++i) {
3180       if ((unsigned) M[i + j * Half] != Idx)
3181         return false;
3182       Idx += 2;
3183     }
3184   }
3185
3186   // VUZP.32 for 64-bit vectors is a pseudo-instruction alias for VTRN.32.
3187   if (VT.is64BitVector() && EltSz == 32)
3188     return false;
3189
3190   return true;
3191 }
3192
3193 static bool isVZIPMask(const SmallVectorImpl<int> &M, EVT VT,
3194                        unsigned &WhichResult) {
3195   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3196   if (EltSz == 64)
3197     return false;
3198
3199   unsigned NumElts = VT.getVectorNumElements();
3200   WhichResult = (M[0] == 0 ? 0 : 1);
3201   unsigned Idx = WhichResult * NumElts / 2;
3202   for (unsigned i = 0; i != NumElts; i += 2) {
3203     if ((unsigned) M[i] != Idx ||
3204         (unsigned) M[i+1] != Idx + NumElts)
3205       return false;
3206     Idx += 1;
3207   }
3208
3209   // VZIP.32 for 64-bit vectors is a pseudo-instruction alias for VTRN.32.
3210   if (VT.is64BitVector() && EltSz == 32)
3211     return false;
3212
3213   return true;
3214 }
3215
3216 /// isVZIP_v_undef_Mask - Special case of isVZIPMask for canonical form of
3217 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
3218 /// Mask is e.g., <0, 0, 1, 1> instead of <0, 4, 1, 5>.
3219 static bool isVZIP_v_undef_Mask(const SmallVectorImpl<int> &M, EVT VT,
3220                                 unsigned &WhichResult) {
3221   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3222   if (EltSz == 64)
3223     return false;
3224
3225   unsigned NumElts = VT.getVectorNumElements();
3226   WhichResult = (M[0] == 0 ? 0 : 1);
3227   unsigned Idx = WhichResult * NumElts / 2;
3228   for (unsigned i = 0; i != NumElts; i += 2) {
3229     if ((unsigned) M[i] != Idx ||
3230         (unsigned) M[i+1] != Idx)
3231       return false;
3232     Idx += 1;
3233   }
3234
3235   // VZIP.32 for 64-bit vectors is a pseudo-instruction alias for VTRN.32.
3236   if (VT.is64BitVector() && EltSz == 32)
3237     return false;
3238
3239   return true;
3240 }
3241
3242 // If this is a case we can't handle, return null and let the default
3243 // expansion code take care of it.
3244 static SDValue LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) {
3245   BuildVectorSDNode *BVN = cast<BuildVectorSDNode>(Op.getNode());
3246   DebugLoc dl = Op.getDebugLoc();
3247   EVT VT = Op.getValueType();
3248
3249   APInt SplatBits, SplatUndef;
3250   unsigned SplatBitSize;
3251   bool HasAnyUndefs;
3252   if (BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize, HasAnyUndefs)) {
3253     if (SplatBitSize <= 64) {
3254       // Check if an immediate VMOV works.
3255       EVT VmovVT;
3256       SDValue Val = isNEONModifiedImm(SplatBits.getZExtValue(),
3257                                       SplatUndef.getZExtValue(), SplatBitSize,
3258                                       DAG, VmovVT, VT.is128BitVector(), true);
3259       if (Val.getNode()) {
3260         SDValue Vmov = DAG.getNode(ARMISD::VMOVIMM, dl, VmovVT, Val);
3261         return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vmov);
3262       }
3263
3264       // Try an immediate VMVN.
3265       uint64_t NegatedImm = (SplatBits.getZExtValue() ^
3266                              ((1LL << SplatBitSize) - 1));
3267       Val = isNEONModifiedImm(NegatedImm,
3268                                       SplatUndef.getZExtValue(), SplatBitSize,
3269                                       DAG, VmovVT, VT.is128BitVector(), false);
3270       if (Val.getNode()) {
3271         SDValue Vmov = DAG.getNode(ARMISD::VMVNIMM, dl, VmovVT, Val);
3272         return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vmov);
3273       }
3274     }
3275   }
3276
3277   // Scan through the operands to see if only one value is used.
3278   unsigned NumElts = VT.getVectorNumElements();
3279   bool isOnlyLowElement = true;
3280   bool usesOnlyOneValue = true;
3281   bool isConstant = true;
3282   SDValue Value;
3283   for (unsigned i = 0; i < NumElts; ++i) {
3284     SDValue V = Op.getOperand(i);
3285     if (V.getOpcode() == ISD::UNDEF)
3286       continue;
3287     if (i > 0)
3288       isOnlyLowElement = false;
3289     if (!isa<ConstantFPSDNode>(V) && !isa<ConstantSDNode>(V))
3290       isConstant = false;
3291
3292     if (!Value.getNode())
3293       Value = V;
3294     else if (V != Value)
3295       usesOnlyOneValue = false;
3296   }
3297
3298   if (!Value.getNode())
3299     return DAG.getUNDEF(VT);
3300
3301   if (isOnlyLowElement)
3302     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Value);
3303
3304   // If all elements are constants, fall back to the default expansion, which
3305   // will generate a load from the constant pool.
3306   if (isConstant)
3307     return SDValue();
3308
3309   // Use VDUP for non-constant splats.
3310   unsigned EltSize = VT.getVectorElementType().getSizeInBits();
3311   if (usesOnlyOneValue && EltSize <= 32)
3312     return DAG.getNode(ARMISD::VDUP, dl, VT, Value);
3313
3314   // Vectors with 32- or 64-bit elements can be built by directly assigning
3315   // the subregisters.  Lower it to an ARMISD::BUILD_VECTOR so the operands
3316   // will be legalized.
3317   if (EltSize >= 32) {
3318     // Do the expansion with floating-point types, since that is what the VFP
3319     // registers are defined to use, and since i64 is not legal.
3320     EVT EltVT = EVT::getFloatingPointVT(EltSize);
3321     EVT VecVT = EVT::getVectorVT(*DAG.getContext(), EltVT, NumElts);
3322     SmallVector<SDValue, 8> Ops;
3323     for (unsigned i = 0; i < NumElts; ++i)
3324       Ops.push_back(DAG.getNode(ISD::BIT_CONVERT, dl, EltVT, Op.getOperand(i)));
3325     SDValue Val = DAG.getNode(ARMISD::BUILD_VECTOR, dl, VecVT, &Ops[0],NumElts);
3326     return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Val);
3327   }
3328
3329   return SDValue();
3330 }
3331
3332 /// isShuffleMaskLegal - Targets can use this to indicate that they only
3333 /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
3334 /// By default, if a target supports the VECTOR_SHUFFLE node, all mask values
3335 /// are assumed to be legal.
3336 bool
3337 ARMTargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
3338                                       EVT VT) const {
3339   if (VT.getVectorNumElements() == 4 &&
3340       (VT.is128BitVector() || VT.is64BitVector())) {
3341     unsigned PFIndexes[4];
3342     for (unsigned i = 0; i != 4; ++i) {
3343       if (M[i] < 0)
3344         PFIndexes[i] = 8;
3345       else
3346         PFIndexes[i] = M[i];
3347     }
3348
3349     // Compute the index in the perfect shuffle table.
3350     unsigned PFTableIndex =
3351       PFIndexes[0]*9*9*9+PFIndexes[1]*9*9+PFIndexes[2]*9+PFIndexes[3];
3352     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
3353     unsigned Cost = (PFEntry >> 30);
3354
3355     if (Cost <= 4)
3356       return true;
3357   }
3358
3359   bool ReverseVEXT;
3360   unsigned Imm, WhichResult;
3361
3362   unsigned EltSize = VT.getVectorElementType().getSizeInBits();
3363   return (EltSize >= 32 ||
3364           ShuffleVectorSDNode::isSplatMask(&M[0], VT) ||
3365           isVREVMask(M, VT, 64) ||
3366           isVREVMask(M, VT, 32) ||
3367           isVREVMask(M, VT, 16) ||
3368           isVEXTMask(M, VT, ReverseVEXT, Imm) ||
3369           isVTRNMask(M, VT, WhichResult) ||
3370           isVUZPMask(M, VT, WhichResult) ||
3371           isVZIPMask(M, VT, WhichResult) ||
3372           isVTRN_v_undef_Mask(M, VT, WhichResult) ||
3373           isVUZP_v_undef_Mask(M, VT, WhichResult) ||
3374           isVZIP_v_undef_Mask(M, VT, WhichResult));
3375 }
3376
3377 /// GeneratePerfectShuffle - Given an entry in the perfect-shuffle table, emit
3378 /// the specified operations to build the shuffle.
3379 static SDValue GeneratePerfectShuffle(unsigned PFEntry, SDValue LHS,
3380                                       SDValue RHS, SelectionDAG &DAG,
3381                                       DebugLoc dl) {
3382   unsigned OpNum = (PFEntry >> 26) & 0x0F;
3383   unsigned LHSID = (PFEntry >> 13) & ((1 << 13)-1);
3384   unsigned RHSID = (PFEntry >>  0) & ((1 << 13)-1);
3385
3386   enum {
3387     OP_COPY = 0, // Copy, used for things like <u,u,u,3> to say it is <0,1,2,3>
3388     OP_VREV,
3389     OP_VDUP0,
3390     OP_VDUP1,
3391     OP_VDUP2,
3392     OP_VDUP3,
3393     OP_VEXT1,
3394     OP_VEXT2,
3395     OP_VEXT3,
3396     OP_VUZPL, // VUZP, left result
3397     OP_VUZPR, // VUZP, right result
3398     OP_VZIPL, // VZIP, left result
3399     OP_VZIPR, // VZIP, right result
3400     OP_VTRNL, // VTRN, left result
3401     OP_VTRNR  // VTRN, right result
3402   };
3403
3404   if (OpNum == OP_COPY) {
3405     if (LHSID == (1*9+2)*9+3) return LHS;
3406     assert(LHSID == ((4*9+5)*9+6)*9+7 && "Illegal OP_COPY!");
3407     return RHS;
3408   }
3409
3410   SDValue OpLHS, OpRHS;
3411   OpLHS = GeneratePerfectShuffle(PerfectShuffleTable[LHSID], LHS, RHS, DAG, dl);
3412   OpRHS = GeneratePerfectShuffle(PerfectShuffleTable[RHSID], LHS, RHS, DAG, dl);
3413   EVT VT = OpLHS.getValueType();
3414
3415   switch (OpNum) {
3416   default: llvm_unreachable("Unknown shuffle opcode!");
3417   case OP_VREV:
3418     return DAG.getNode(ARMISD::VREV64, dl, VT, OpLHS);
3419   case OP_VDUP0:
3420   case OP_VDUP1:
3421   case OP_VDUP2:
3422   case OP_VDUP3:
3423     return DAG.getNode(ARMISD::VDUPLANE, dl, VT,
3424                        OpLHS, DAG.getConstant(OpNum-OP_VDUP0, MVT::i32));
3425   case OP_VEXT1:
3426   case OP_VEXT2:
3427   case OP_VEXT3:
3428     return DAG.getNode(ARMISD::VEXT, dl, VT,
3429                        OpLHS, OpRHS,
3430                        DAG.getConstant(OpNum-OP_VEXT1+1, MVT::i32));
3431   case OP_VUZPL:
3432   case OP_VUZPR:
3433     return DAG.getNode(ARMISD::VUZP, dl, DAG.getVTList(VT, VT),
3434                        OpLHS, OpRHS).getValue(OpNum-OP_VUZPL);
3435   case OP_VZIPL:
3436   case OP_VZIPR:
3437     return DAG.getNode(ARMISD::VZIP, dl, DAG.getVTList(VT, VT),
3438                        OpLHS, OpRHS).getValue(OpNum-OP_VZIPL);
3439   case OP_VTRNL:
3440   case OP_VTRNR:
3441     return DAG.getNode(ARMISD::VTRN, dl, DAG.getVTList(VT, VT),
3442                        OpLHS, OpRHS).getValue(OpNum-OP_VTRNL);
3443   }
3444 }
3445
3446 static SDValue LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) {
3447   SDValue V1 = Op.getOperand(0);
3448   SDValue V2 = Op.getOperand(1);
3449   DebugLoc dl = Op.getDebugLoc();
3450   EVT VT = Op.getValueType();
3451   ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(Op.getNode());
3452   SmallVector<int, 8> ShuffleMask;
3453
3454   // Convert shuffles that are directly supported on NEON to target-specific
3455   // DAG nodes, instead of keeping them as shuffles and matching them again
3456   // during code selection.  This is more efficient and avoids the possibility
3457   // of inconsistencies between legalization and selection.
3458   // FIXME: floating-point vectors should be canonicalized to integer vectors
3459   // of the same time so that they get CSEd properly.
3460   SVN->getMask(ShuffleMask);
3461
3462   unsigned EltSize = VT.getVectorElementType().getSizeInBits();
3463   if (EltSize <= 32) {
3464     if (ShuffleVectorSDNode::isSplatMask(&ShuffleMask[0], VT)) {
3465       int Lane = SVN->getSplatIndex();
3466       // If this is undef splat, generate it via "just" vdup, if possible.
3467       if (Lane == -1) Lane = 0;
3468
3469       if (Lane == 0 && V1.getOpcode() == ISD::SCALAR_TO_VECTOR) {
3470         return DAG.getNode(ARMISD::VDUP, dl, VT, V1.getOperand(0));
3471       }
3472       return DAG.getNode(ARMISD::VDUPLANE, dl, VT, V1,
3473                          DAG.getConstant(Lane, MVT::i32));
3474     }
3475
3476     bool ReverseVEXT;
3477     unsigned Imm;
3478     if (isVEXTMask(ShuffleMask, VT, ReverseVEXT, Imm)) {
3479       if (ReverseVEXT)
3480         std::swap(V1, V2);
3481       return DAG.getNode(ARMISD::VEXT, dl, VT, V1, V2,
3482                          DAG.getConstant(Imm, MVT::i32));
3483     }
3484
3485     if (isVREVMask(ShuffleMask, VT, 64))
3486       return DAG.getNode(ARMISD::VREV64, dl, VT, V1);
3487     if (isVREVMask(ShuffleMask, VT, 32))
3488       return DAG.getNode(ARMISD::VREV32, dl, VT, V1);
3489     if (isVREVMask(ShuffleMask, VT, 16))
3490       return DAG.getNode(ARMISD::VREV16, dl, VT, V1);
3491
3492     // Check for Neon shuffles that modify both input vectors in place.
3493     // If both results are used, i.e., if there are two shuffles with the same
3494     // source operands and with masks corresponding to both results of one of
3495     // these operations, DAG memoization will ensure that a single node is
3496     // used for both shuffles.
3497     unsigned WhichResult;
3498     if (isVTRNMask(ShuffleMask, VT, WhichResult))
3499       return DAG.getNode(ARMISD::VTRN, dl, DAG.getVTList(VT, VT),
3500                          V1, V2).getValue(WhichResult);
3501     if (isVUZPMask(ShuffleMask, VT, WhichResult))
3502       return DAG.getNode(ARMISD::VUZP, dl, DAG.getVTList(VT, VT),
3503                          V1, V2).getValue(WhichResult);
3504     if (isVZIPMask(ShuffleMask, VT, WhichResult))
3505       return DAG.getNode(ARMISD::VZIP, dl, DAG.getVTList(VT, VT),
3506                          V1, V2).getValue(WhichResult);
3507
3508     if (isVTRN_v_undef_Mask(ShuffleMask, VT, WhichResult))
3509       return DAG.getNode(ARMISD::VTRN, dl, DAG.getVTList(VT, VT),
3510                          V1, V1).getValue(WhichResult);
3511     if (isVUZP_v_undef_Mask(ShuffleMask, VT, WhichResult))
3512       return DAG.getNode(ARMISD::VUZP, dl, DAG.getVTList(VT, VT),
3513                          V1, V1).getValue(WhichResult);
3514     if (isVZIP_v_undef_Mask(ShuffleMask, VT, WhichResult))
3515       return DAG.getNode(ARMISD::VZIP, dl, DAG.getVTList(VT, VT),
3516                          V1, V1).getValue(WhichResult);
3517   }
3518
3519   // If the shuffle is not directly supported and it has 4 elements, use
3520   // the PerfectShuffle-generated table to synthesize it from other shuffles.
3521   unsigned NumElts = VT.getVectorNumElements();
3522   if (NumElts == 4) {
3523     unsigned PFIndexes[4];
3524     for (unsigned i = 0; i != 4; ++i) {
3525       if (ShuffleMask[i] < 0)
3526         PFIndexes[i] = 8;
3527       else
3528         PFIndexes[i] = ShuffleMask[i];
3529     }
3530
3531     // Compute the index in the perfect shuffle table.
3532     unsigned PFTableIndex =
3533       PFIndexes[0]*9*9*9+PFIndexes[1]*9*9+PFIndexes[2]*9+PFIndexes[3];
3534     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
3535     unsigned Cost = (PFEntry >> 30);
3536
3537     if (Cost <= 4)
3538       return GeneratePerfectShuffle(PFEntry, V1, V2, DAG, dl);
3539   }
3540
3541   // Implement shuffles with 32- or 64-bit elements as ARMISD::BUILD_VECTORs.
3542   if (EltSize >= 32) {
3543     // Do the expansion with floating-point types, since that is what the VFP
3544     // registers are defined to use, and since i64 is not legal.
3545     EVT EltVT = EVT::getFloatingPointVT(EltSize);
3546     EVT VecVT = EVT::getVectorVT(*DAG.getContext(), EltVT, NumElts);
3547     V1 = DAG.getNode(ISD::BIT_CONVERT, dl, VecVT, V1);
3548     V2 = DAG.getNode(ISD::BIT_CONVERT, dl, VecVT, V2);
3549     SmallVector<SDValue, 8> Ops;
3550     for (unsigned i = 0; i < NumElts; ++i) {
3551       if (ShuffleMask[i] < 0)
3552         Ops.push_back(DAG.getUNDEF(EltVT));
3553       else
3554         Ops.push_back(DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, EltVT,
3555                                   ShuffleMask[i] < (int)NumElts ? V1 : V2,
3556                                   DAG.getConstant(ShuffleMask[i] & (NumElts-1),
3557                                                   MVT::i32)));
3558     }
3559     SDValue Val = DAG.getNode(ARMISD::BUILD_VECTOR, dl, VecVT, &Ops[0],NumElts);
3560     return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Val);
3561   }
3562
3563   return SDValue();
3564 }
3565
3566 static SDValue LowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) {
3567   EVT VT = Op.getValueType();
3568   DebugLoc dl = Op.getDebugLoc();
3569   SDValue Vec = Op.getOperand(0);
3570   SDValue Lane = Op.getOperand(1);
3571   assert(VT == MVT::i32 &&
3572          Vec.getValueType().getVectorElementType().getSizeInBits() < 32 &&
3573          "unexpected type for custom-lowering vector extract");
3574   return DAG.getNode(ARMISD::VGETLANEu, dl, MVT::i32, Vec, Lane);
3575 }
3576
3577 static SDValue LowerCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) {
3578   // The only time a CONCAT_VECTORS operation can have legal types is when
3579   // two 64-bit vectors are concatenated to a 128-bit vector.
3580   assert(Op.getValueType().is128BitVector() && Op.getNumOperands() == 2 &&
3581          "unexpected CONCAT_VECTORS");
3582   DebugLoc dl = Op.getDebugLoc();
3583   SDValue Val = DAG.getUNDEF(MVT::v2f64);
3584   SDValue Op0 = Op.getOperand(0);
3585   SDValue Op1 = Op.getOperand(1);
3586   if (Op0.getOpcode() != ISD::UNDEF)
3587     Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64, Val,
3588                       DAG.getNode(ISD::BIT_CONVERT, dl, MVT::f64, Op0),
3589                       DAG.getIntPtrConstant(0));
3590   if (Op1.getOpcode() != ISD::UNDEF)
3591     Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64, Val,
3592                       DAG.getNode(ISD::BIT_CONVERT, dl, MVT::f64, Op1),
3593                       DAG.getIntPtrConstant(1));
3594   return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Val);
3595 }
3596
3597 SDValue ARMTargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) const {
3598   switch (Op.getOpcode()) {
3599   default: llvm_unreachable("Don't know how to custom lower this!");
3600   case ISD::ConstantPool:  return LowerConstantPool(Op, DAG);
3601   case ISD::BlockAddress:  return LowerBlockAddress(Op, DAG);
3602   case ISD::GlobalAddress:
3603     return Subtarget->isTargetDarwin() ? LowerGlobalAddressDarwin(Op, DAG) :
3604       LowerGlobalAddressELF(Op, DAG);
3605   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
3606   case ISD::SELECT_CC:     return LowerSELECT_CC(Op, DAG);
3607   case ISD::BR_CC:         return LowerBR_CC(Op, DAG);
3608   case ISD::BR_JT:         return LowerBR_JT(Op, DAG);
3609   case ISD::DYNAMIC_STACKALLOC: return LowerDYNAMIC_STACKALLOC(Op, DAG);
3610   case ISD::VASTART:       return LowerVASTART(Op, DAG);
3611   case ISD::MEMBARRIER:    return LowerMEMBARRIER(Op, DAG, Subtarget);
3612   case ISD::SINT_TO_FP:
3613   case ISD::UINT_TO_FP:    return LowerINT_TO_FP(Op, DAG);
3614   case ISD::FP_TO_SINT:
3615   case ISD::FP_TO_UINT:    return LowerFP_TO_INT(Op, DAG);
3616   case ISD::FCOPYSIGN:     return LowerFCOPYSIGN(Op, DAG);
3617   case ISD::RETURNADDR:    return LowerRETURNADDR(Op, DAG);
3618   case ISD::FRAMEADDR:     return LowerFRAMEADDR(Op, DAG);
3619   case ISD::GLOBAL_OFFSET_TABLE: return LowerGLOBAL_OFFSET_TABLE(Op, DAG);
3620   case ISD::EH_SJLJ_SETJMP: return LowerEH_SJLJ_SETJMP(Op, DAG);
3621   case ISD::EH_SJLJ_LONGJMP: return LowerEH_SJLJ_LONGJMP(Op, DAG);
3622   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG,
3623                                                                Subtarget);
3624   case ISD::BIT_CONVERT:   return ExpandBIT_CONVERT(Op.getNode(), DAG);
3625   case ISD::SHL:
3626   case ISD::SRL:
3627   case ISD::SRA:           return LowerShift(Op.getNode(), DAG, Subtarget);
3628   case ISD::SHL_PARTS:     return LowerShiftLeftParts(Op, DAG);
3629   case ISD::SRL_PARTS:
3630   case ISD::SRA_PARTS:     return LowerShiftRightParts(Op, DAG);
3631   case ISD::CTTZ:          return LowerCTTZ(Op.getNode(), DAG, Subtarget);
3632   case ISD::VSETCC:        return LowerVSETCC(Op, DAG);
3633   case ISD::BUILD_VECTOR:  return LowerBUILD_VECTOR(Op, DAG);
3634   case ISD::VECTOR_SHUFFLE: return LowerVECTOR_SHUFFLE(Op, DAG);
3635   case ISD::EXTRACT_VECTOR_ELT: return LowerEXTRACT_VECTOR_ELT(Op, DAG);
3636   case ISD::CONCAT_VECTORS: return LowerCONCAT_VECTORS(Op, DAG);
3637   }
3638   return SDValue();
3639 }
3640
3641 /// ReplaceNodeResults - Replace the results of node with an illegal result
3642 /// type with new values built out of custom code.
3643 void ARMTargetLowering::ReplaceNodeResults(SDNode *N,
3644                                            SmallVectorImpl<SDValue>&Results,
3645                                            SelectionDAG &DAG) const {
3646   SDValue Res;
3647   switch (N->getOpcode()) {
3648   default:
3649     llvm_unreachable("Don't know how to custom expand this!");
3650     break;
3651   case ISD::BIT_CONVERT:
3652     Res = ExpandBIT_CONVERT(N, DAG);
3653     break;
3654   case ISD::SRL:
3655   case ISD::SRA:
3656     Res = LowerShift(N, DAG, Subtarget);
3657     break;
3658   }
3659   if (Res.getNode())
3660     Results.push_back(Res);
3661 }
3662
3663 //===----------------------------------------------------------------------===//
3664 //                           ARM Scheduler Hooks
3665 //===----------------------------------------------------------------------===//
3666
3667 MachineBasicBlock *
3668 ARMTargetLowering::EmitAtomicCmpSwap(MachineInstr *MI,
3669                                      MachineBasicBlock *BB,
3670                                      unsigned Size) const {
3671   unsigned dest    = MI->getOperand(0).getReg();
3672   unsigned ptr     = MI->getOperand(1).getReg();
3673   unsigned oldval  = MI->getOperand(2).getReg();
3674   unsigned newval  = MI->getOperand(3).getReg();
3675   unsigned scratch = BB->getParent()->getRegInfo()
3676     .createVirtualRegister(ARM::GPRRegisterClass);
3677   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
3678   DebugLoc dl = MI->getDebugLoc();
3679   bool isThumb2 = Subtarget->isThumb2();
3680
3681   unsigned ldrOpc, strOpc;
3682   switch (Size) {
3683   default: llvm_unreachable("unsupported size for AtomicCmpSwap!");
3684   case 1:
3685     ldrOpc = isThumb2 ? ARM::t2LDREXB : ARM::LDREXB;
3686     strOpc = isThumb2 ? ARM::t2LDREXB : ARM::STREXB;
3687     break;
3688   case 2:
3689     ldrOpc = isThumb2 ? ARM::t2LDREXH : ARM::LDREXH;
3690     strOpc = isThumb2 ? ARM::t2STREXH : ARM::STREXH;
3691     break;
3692   case 4:
3693     ldrOpc = isThumb2 ? ARM::t2LDREX : ARM::LDREX;
3694     strOpc = isThumb2 ? ARM::t2STREX : ARM::STREX;
3695     break;
3696   }
3697
3698   MachineFunction *MF = BB->getParent();
3699   const BasicBlock *LLVM_BB = BB->getBasicBlock();
3700   MachineFunction::iterator It = BB;
3701   ++It; // insert the new blocks after the current block
3702
3703   MachineBasicBlock *loop1MBB = MF->CreateMachineBasicBlock(LLVM_BB);
3704   MachineBasicBlock *loop2MBB = MF->CreateMachineBasicBlock(LLVM_BB);
3705   MachineBasicBlock *exitMBB = MF->CreateMachineBasicBlock(LLVM_BB);
3706   MF->insert(It, loop1MBB);
3707   MF->insert(It, loop2MBB);
3708   MF->insert(It, exitMBB);
3709
3710   // Transfer the remainder of BB and its successor edges to exitMBB.
3711   exitMBB->splice(exitMBB->begin(), BB,
3712                   llvm::next(MachineBasicBlock::iterator(MI)),
3713                   BB->end());
3714   exitMBB->transferSuccessorsAndUpdatePHIs(BB);
3715
3716   //  thisMBB:
3717   //   ...
3718   //   fallthrough --> loop1MBB
3719   BB->addSuccessor(loop1MBB);
3720
3721   // loop1MBB:
3722   //   ldrex dest, [ptr]
3723   //   cmp dest, oldval
3724   //   bne exitMBB
3725   BB = loop1MBB;
3726   AddDefaultPred(BuildMI(BB, dl, TII->get(ldrOpc), dest).addReg(ptr));
3727   AddDefaultPred(BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2CMPrr : ARM::CMPrr))
3728                  .addReg(dest).addReg(oldval));
3729   BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2Bcc : ARM::Bcc))
3730     .addMBB(exitMBB).addImm(ARMCC::NE).addReg(ARM::CPSR);
3731   BB->addSuccessor(loop2MBB);
3732   BB->addSuccessor(exitMBB);
3733
3734   // loop2MBB:
3735   //   strex scratch, newval, [ptr]
3736   //   cmp scratch, #0
3737   //   bne loop1MBB
3738   BB = loop2MBB;
3739   AddDefaultPred(BuildMI(BB, dl, TII->get(strOpc), scratch).addReg(newval)
3740                  .addReg(ptr));
3741   AddDefaultPred(BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2CMPri : ARM::CMPri))
3742                  .addReg(scratch).addImm(0));
3743   BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2Bcc : ARM::Bcc))
3744     .addMBB(loop1MBB).addImm(ARMCC::NE).addReg(ARM::CPSR);
3745   BB->addSuccessor(loop1MBB);
3746   BB->addSuccessor(exitMBB);
3747
3748   //  exitMBB:
3749   //   ...
3750   BB = exitMBB;
3751
3752   MI->eraseFromParent();   // The instruction is gone now.
3753
3754   return BB;
3755 }
3756
3757 MachineBasicBlock *
3758 ARMTargetLowering::EmitAtomicBinary(MachineInstr *MI, MachineBasicBlock *BB,
3759                                     unsigned Size, unsigned BinOpcode) const {
3760   // This also handles ATOMIC_SWAP, indicated by BinOpcode==0.
3761   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
3762
3763   const BasicBlock *LLVM_BB = BB->getBasicBlock();
3764   MachineFunction *MF = BB->getParent();
3765   MachineFunction::iterator It = BB;
3766   ++It;
3767
3768   unsigned dest = MI->getOperand(0).getReg();
3769   unsigned ptr = MI->getOperand(1).getReg();
3770   unsigned incr = MI->getOperand(2).getReg();
3771   DebugLoc dl = MI->getDebugLoc();
3772
3773   bool isThumb2 = Subtarget->isThumb2();
3774   unsigned ldrOpc, strOpc;
3775   switch (Size) {
3776   default: llvm_unreachable("unsupported size for AtomicCmpSwap!");
3777   case 1:
3778     ldrOpc = isThumb2 ? ARM::t2LDREXB : ARM::LDREXB;
3779     strOpc = isThumb2 ? ARM::t2STREXB : ARM::STREXB;
3780     break;
3781   case 2:
3782     ldrOpc = isThumb2 ? ARM::t2LDREXH : ARM::LDREXH;
3783     strOpc = isThumb2 ? ARM::t2STREXH : ARM::STREXH;
3784     break;
3785   case 4:
3786     ldrOpc = isThumb2 ? ARM::t2LDREX : ARM::LDREX;
3787     strOpc = isThumb2 ? ARM::t2STREX : ARM::STREX;
3788     break;
3789   }
3790
3791   MachineBasicBlock *loopMBB = MF->CreateMachineBasicBlock(LLVM_BB);
3792   MachineBasicBlock *exitMBB = MF->CreateMachineBasicBlock(LLVM_BB);
3793   MF->insert(It, loopMBB);
3794   MF->insert(It, exitMBB);
3795
3796   // Transfer the remainder of BB and its successor edges to exitMBB.
3797   exitMBB->splice(exitMBB->begin(), BB,
3798                   llvm::next(MachineBasicBlock::iterator(MI)),
3799                   BB->end());
3800   exitMBB->transferSuccessorsAndUpdatePHIs(BB);
3801
3802   MachineRegisterInfo &RegInfo = MF->getRegInfo();
3803   unsigned scratch = RegInfo.createVirtualRegister(ARM::GPRRegisterClass);
3804   unsigned scratch2 = (!BinOpcode) ? incr :
3805     RegInfo.createVirtualRegister(ARM::GPRRegisterClass);
3806
3807   //  thisMBB:
3808   //   ...
3809   //   fallthrough --> loopMBB
3810   BB->addSuccessor(loopMBB);
3811
3812   //  loopMBB:
3813   //   ldrex dest, ptr
3814   //   <binop> scratch2, dest, incr
3815   //   strex scratch, scratch2, ptr
3816   //   cmp scratch, #0
3817   //   bne- loopMBB
3818   //   fallthrough --> exitMBB
3819   BB = loopMBB;
3820   AddDefaultPred(BuildMI(BB, dl, TII->get(ldrOpc), dest).addReg(ptr));
3821   if (BinOpcode) {
3822     // operand order needs to go the other way for NAND
3823     if (BinOpcode == ARM::BICrr || BinOpcode == ARM::t2BICrr)
3824       AddDefaultPred(BuildMI(BB, dl, TII->get(BinOpcode), scratch2).
3825                      addReg(incr).addReg(dest)).addReg(0);
3826     else
3827       AddDefaultPred(BuildMI(BB, dl, TII->get(BinOpcode), scratch2).
3828                      addReg(dest).addReg(incr)).addReg(0);
3829   }
3830
3831   AddDefaultPred(BuildMI(BB, dl, TII->get(strOpc), scratch).addReg(scratch2)
3832                  .addReg(ptr));
3833   AddDefaultPred(BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2CMPri : ARM::CMPri))
3834                  .addReg(scratch).addImm(0));
3835   BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2Bcc : ARM::Bcc))
3836     .addMBB(loopMBB).addImm(ARMCC::NE).addReg(ARM::CPSR);
3837
3838   BB->addSuccessor(loopMBB);
3839   BB->addSuccessor(exitMBB);
3840
3841   //  exitMBB:
3842   //   ...
3843   BB = exitMBB;
3844
3845   MI->eraseFromParent();   // The instruction is gone now.
3846
3847   return BB;
3848 }
3849
3850 static
3851 MachineBasicBlock *OtherSucc(MachineBasicBlock *MBB, MachineBasicBlock *Succ) {
3852   for (MachineBasicBlock::succ_iterator I = MBB->succ_begin(),
3853        E = MBB->succ_end(); I != E; ++I)
3854     if (*I != Succ)
3855       return *I;
3856   llvm_unreachable("Expecting a BB with two successors!");
3857 }
3858
3859 MachineBasicBlock *
3860 ARMTargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
3861                                                MachineBasicBlock *BB) const {
3862   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
3863   DebugLoc dl = MI->getDebugLoc();
3864   bool isThumb2 = Subtarget->isThumb2();
3865   switch (MI->getOpcode()) {
3866   default:
3867     MI->dump();
3868     llvm_unreachable("Unexpected instr type to insert");
3869
3870   case ARM::ATOMIC_LOAD_ADD_I8:
3871      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2ADDrr : ARM::ADDrr);
3872   case ARM::ATOMIC_LOAD_ADD_I16:
3873      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2ADDrr : ARM::ADDrr);
3874   case ARM::ATOMIC_LOAD_ADD_I32:
3875      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2ADDrr : ARM::ADDrr);
3876
3877   case ARM::ATOMIC_LOAD_AND_I8:
3878      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2ANDrr : ARM::ANDrr);
3879   case ARM::ATOMIC_LOAD_AND_I16:
3880      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2ANDrr : ARM::ANDrr);
3881   case ARM::ATOMIC_LOAD_AND_I32:
3882      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2ANDrr : ARM::ANDrr);
3883
3884   case ARM::ATOMIC_LOAD_OR_I8:
3885      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2ORRrr : ARM::ORRrr);
3886   case ARM::ATOMIC_LOAD_OR_I16:
3887      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2ORRrr : ARM::ORRrr);
3888   case ARM::ATOMIC_LOAD_OR_I32:
3889      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2ORRrr : ARM::ORRrr);
3890
3891   case ARM::ATOMIC_LOAD_XOR_I8:
3892      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2EORrr : ARM::EORrr);
3893   case ARM::ATOMIC_LOAD_XOR_I16:
3894      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2EORrr : ARM::EORrr);
3895   case ARM::ATOMIC_LOAD_XOR_I32:
3896      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2EORrr : ARM::EORrr);
3897
3898   case ARM::ATOMIC_LOAD_NAND_I8:
3899      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2BICrr : ARM::BICrr);
3900   case ARM::ATOMIC_LOAD_NAND_I16:
3901      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2BICrr : ARM::BICrr);
3902   case ARM::ATOMIC_LOAD_NAND_I32:
3903      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2BICrr : ARM::BICrr);
3904
3905   case ARM::ATOMIC_LOAD_SUB_I8:
3906      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2SUBrr : ARM::SUBrr);
3907   case ARM::ATOMIC_LOAD_SUB_I16:
3908      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2SUBrr : ARM::SUBrr);
3909   case ARM::ATOMIC_LOAD_SUB_I32:
3910      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2SUBrr : ARM::SUBrr);
3911
3912   case ARM::ATOMIC_SWAP_I8:  return EmitAtomicBinary(MI, BB, 1, 0);
3913   case ARM::ATOMIC_SWAP_I16: return EmitAtomicBinary(MI, BB, 2, 0);
3914   case ARM::ATOMIC_SWAP_I32: return EmitAtomicBinary(MI, BB, 4, 0);
3915
3916   case ARM::ATOMIC_CMP_SWAP_I8:  return EmitAtomicCmpSwap(MI, BB, 1);
3917   case ARM::ATOMIC_CMP_SWAP_I16: return EmitAtomicCmpSwap(MI, BB, 2);
3918   case ARM::ATOMIC_CMP_SWAP_I32: return EmitAtomicCmpSwap(MI, BB, 4);
3919
3920   case ARM::tMOVCCr_pseudo: {
3921     // To "insert" a SELECT_CC instruction, we actually have to insert the
3922     // diamond control-flow pattern.  The incoming instruction knows the
3923     // destination vreg to set, the condition code register to branch on, the
3924     // true/false values to select between, and a branch opcode to use.
3925     const BasicBlock *LLVM_BB = BB->getBasicBlock();
3926     MachineFunction::iterator It = BB;
3927     ++It;
3928
3929     //  thisMBB:
3930     //  ...
3931     //   TrueVal = ...
3932     //   cmpTY ccX, r1, r2
3933     //   bCC copy1MBB
3934     //   fallthrough --> copy0MBB
3935     MachineBasicBlock *thisMBB  = BB;
3936     MachineFunction *F = BB->getParent();
3937     MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
3938     MachineBasicBlock *sinkMBB  = F->CreateMachineBasicBlock(LLVM_BB);
3939     F->insert(It, copy0MBB);
3940     F->insert(It, sinkMBB);
3941
3942     // Transfer the remainder of BB and its successor edges to sinkMBB.
3943     sinkMBB->splice(sinkMBB->begin(), BB,
3944                     llvm::next(MachineBasicBlock::iterator(MI)),
3945                     BB->end());
3946     sinkMBB->transferSuccessorsAndUpdatePHIs(BB);
3947
3948     BB->addSuccessor(copy0MBB);
3949     BB->addSuccessor(sinkMBB);
3950
3951     BuildMI(BB, dl, TII->get(ARM::tBcc)).addMBB(sinkMBB)
3952       .addImm(MI->getOperand(3).getImm()).addReg(MI->getOperand(4).getReg());
3953
3954     //  copy0MBB:
3955     //   %FalseValue = ...
3956     //   # fallthrough to sinkMBB
3957     BB = copy0MBB;
3958
3959     // Update machine-CFG edges
3960     BB->addSuccessor(sinkMBB);
3961
3962     //  sinkMBB:
3963     //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
3964     //  ...
3965     BB = sinkMBB;
3966     BuildMI(*BB, BB->begin(), dl,
3967             TII->get(ARM::PHI), MI->getOperand(0).getReg())
3968       .addReg(MI->getOperand(1).getReg()).addMBB(copy0MBB)
3969       .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
3970
3971     MI->eraseFromParent();   // The pseudo instruction is gone now.
3972     return BB;
3973   }
3974
3975   case ARM::BCCi64:
3976   case ARM::BCCZi64: {
3977     // Compare both parts that make up the double comparison separately for
3978     // equality.
3979     bool RHSisZero = MI->getOpcode() == ARM::BCCZi64;
3980
3981     unsigned LHS1 = MI->getOperand(1).getReg();
3982     unsigned LHS2 = MI->getOperand(2).getReg();
3983     if (RHSisZero) {
3984       AddDefaultPred(BuildMI(BB, dl,
3985                              TII->get(isThumb2 ? ARM::t2CMPri : ARM::CMPri))
3986                      .addReg(LHS1).addImm(0));
3987       BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2CMPri : ARM::CMPri))
3988         .addReg(LHS2).addImm(0)
3989         .addImm(ARMCC::EQ).addReg(ARM::CPSR);
3990     } else {
3991       unsigned RHS1 = MI->getOperand(3).getReg();
3992       unsigned RHS2 = MI->getOperand(4).getReg();
3993       AddDefaultPred(BuildMI(BB, dl,
3994                              TII->get(isThumb2 ? ARM::t2CMPrr : ARM::CMPrr))
3995                      .addReg(LHS1).addReg(RHS1));
3996       BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2CMPrr : ARM::CMPrr))
3997         .addReg(LHS2).addReg(RHS2)
3998         .addImm(ARMCC::EQ).addReg(ARM::CPSR);
3999     }
4000
4001     MachineBasicBlock *destMBB = MI->getOperand(RHSisZero ? 3 : 5).getMBB();
4002     MachineBasicBlock *exitMBB = OtherSucc(BB, destMBB);
4003     if (MI->getOperand(0).getImm() == ARMCC::NE)
4004       std::swap(destMBB, exitMBB);
4005
4006     BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2Bcc : ARM::Bcc))
4007       .addMBB(destMBB).addImm(ARMCC::EQ).addReg(ARM::CPSR);
4008     BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2B : ARM::B))
4009       .addMBB(exitMBB);
4010
4011     MI->eraseFromParent();   // The pseudo instruction is gone now.
4012     return BB;
4013   }
4014
4015   case ARM::tANDsp:
4016   case ARM::tADDspr_:
4017   case ARM::tSUBspi_:
4018   case ARM::t2SUBrSPi_:
4019   case ARM::t2SUBrSPi12_:
4020   case ARM::t2SUBrSPs_: {
4021     MachineFunction *MF = BB->getParent();
4022     unsigned DstReg = MI->getOperand(0).getReg();
4023     unsigned SrcReg = MI->getOperand(1).getReg();
4024     bool DstIsDead = MI->getOperand(0).isDead();
4025     bool SrcIsKill = MI->getOperand(1).isKill();
4026
4027     if (SrcReg != ARM::SP) {
4028       // Copy the source to SP from virtual register.
4029       const TargetRegisterClass *RC = MF->getRegInfo().getRegClass(SrcReg);
4030       unsigned CopyOpc = (RC == ARM::tGPRRegisterClass)
4031         ? ARM::tMOVtgpr2gpr : ARM::tMOVgpr2gpr;
4032       BuildMI(*BB, MI, dl, TII->get(CopyOpc), ARM::SP)
4033         .addReg(SrcReg, getKillRegState(SrcIsKill));
4034     }
4035
4036     unsigned OpOpc = 0;
4037     bool NeedPred = false, NeedCC = false, NeedOp3 = false;
4038     switch (MI->getOpcode()) {
4039     default:
4040       llvm_unreachable("Unexpected pseudo instruction!");
4041     case ARM::tANDsp:
4042       OpOpc = ARM::tAND;
4043       NeedPred = true;
4044       break;
4045     case ARM::tADDspr_:
4046       OpOpc = ARM::tADDspr;
4047       break;
4048     case ARM::tSUBspi_:
4049       OpOpc = ARM::tSUBspi;
4050       break;
4051     case ARM::t2SUBrSPi_:
4052       OpOpc = ARM::t2SUBrSPi;
4053       NeedPred = true; NeedCC = true;
4054       break;
4055     case ARM::t2SUBrSPi12_:
4056       OpOpc = ARM::t2SUBrSPi12;
4057       NeedPred = true;
4058       break;
4059     case ARM::t2SUBrSPs_:
4060       OpOpc = ARM::t2SUBrSPs;
4061       NeedPred = true; NeedCC = true; NeedOp3 = true;
4062       break;
4063     }
4064     MachineInstrBuilder MIB = BuildMI(*BB, MI, dl, TII->get(OpOpc), ARM::SP);
4065     if (OpOpc == ARM::tAND)
4066       AddDefaultT1CC(MIB);
4067     MIB.addReg(ARM::SP);
4068     MIB.addOperand(MI->getOperand(2));
4069     if (NeedOp3)
4070       MIB.addOperand(MI->getOperand(3));
4071     if (NeedPred)
4072       AddDefaultPred(MIB);
4073     if (NeedCC)
4074       AddDefaultCC(MIB);
4075
4076     // Copy the result from SP to virtual register.
4077     const TargetRegisterClass *RC = MF->getRegInfo().getRegClass(DstReg);
4078     unsigned CopyOpc = (RC == ARM::tGPRRegisterClass)
4079       ? ARM::tMOVgpr2tgpr : ARM::tMOVgpr2gpr;
4080     BuildMI(*BB, MI, dl, TII->get(CopyOpc))
4081       .addReg(DstReg, getDefRegState(true) | getDeadRegState(DstIsDead))
4082       .addReg(ARM::SP);
4083     MI->eraseFromParent();   // The pseudo instruction is gone now.
4084     return BB;
4085   }
4086   }
4087 }
4088
4089 //===----------------------------------------------------------------------===//
4090 //                           ARM Optimization Hooks
4091 //===----------------------------------------------------------------------===//
4092
4093 static
4094 SDValue combineSelectAndUse(SDNode *N, SDValue Slct, SDValue OtherOp,
4095                             TargetLowering::DAGCombinerInfo &DCI) {
4096   SelectionDAG &DAG = DCI.DAG;
4097   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
4098   EVT VT = N->getValueType(0);
4099   unsigned Opc = N->getOpcode();
4100   bool isSlctCC = Slct.getOpcode() == ISD::SELECT_CC;
4101   SDValue LHS = isSlctCC ? Slct.getOperand(2) : Slct.getOperand(1);
4102   SDValue RHS = isSlctCC ? Slct.getOperand(3) : Slct.getOperand(2);
4103   ISD::CondCode CC = ISD::SETCC_INVALID;
4104
4105   if (isSlctCC) {
4106     CC = cast<CondCodeSDNode>(Slct.getOperand(4))->get();
4107   } else {
4108     SDValue CCOp = Slct.getOperand(0);
4109     if (CCOp.getOpcode() == ISD::SETCC)
4110       CC = cast<CondCodeSDNode>(CCOp.getOperand(2))->get();
4111   }
4112
4113   bool DoXform = false;
4114   bool InvCC = false;
4115   assert ((Opc == ISD::ADD || (Opc == ISD::SUB && Slct == N->getOperand(1))) &&
4116           "Bad input!");
4117
4118   if (LHS.getOpcode() == ISD::Constant &&
4119       cast<ConstantSDNode>(LHS)->isNullValue()) {
4120     DoXform = true;
4121   } else if (CC != ISD::SETCC_INVALID &&
4122              RHS.getOpcode() == ISD::Constant &&
4123              cast<ConstantSDNode>(RHS)->isNullValue()) {
4124     std::swap(LHS, RHS);
4125     SDValue Op0 = Slct.getOperand(0);
4126     EVT OpVT = isSlctCC ? Op0.getValueType() :
4127                           Op0.getOperand(0).getValueType();
4128     bool isInt = OpVT.isInteger();
4129     CC = ISD::getSetCCInverse(CC, isInt);
4130
4131     if (!TLI.isCondCodeLegal(CC, OpVT))
4132       return SDValue();         // Inverse operator isn't legal.
4133
4134     DoXform = true;
4135     InvCC = true;
4136   }
4137
4138   if (DoXform) {
4139     SDValue Result = DAG.getNode(Opc, RHS.getDebugLoc(), VT, OtherOp, RHS);
4140     if (isSlctCC)
4141       return DAG.getSelectCC(N->getDebugLoc(), OtherOp, Result,
4142                              Slct.getOperand(0), Slct.getOperand(1), CC);
4143     SDValue CCOp = Slct.getOperand(0);
4144     if (InvCC)
4145       CCOp = DAG.getSetCC(Slct.getDebugLoc(), CCOp.getValueType(),
4146                           CCOp.getOperand(0), CCOp.getOperand(1), CC);
4147     return DAG.getNode(ISD::SELECT, N->getDebugLoc(), VT,
4148                        CCOp, OtherOp, Result);
4149   }
4150   return SDValue();
4151 }
4152
4153 /// PerformADDCombine - Target-specific dag combine xforms for ISD::ADD.
4154 static SDValue PerformADDCombine(SDNode *N,
4155                                  TargetLowering::DAGCombinerInfo &DCI) {
4156   // added by evan in r37685 with no testcase.
4157   SDValue N0 = N->getOperand(0), N1 = N->getOperand(1);
4158
4159   // fold (add (select cc, 0, c), x) -> (select cc, x, (add, x, c))
4160   if (N0.getOpcode() == ISD::SELECT && N0.getNode()->hasOneUse()) {
4161     SDValue Result = combineSelectAndUse(N, N0, N1, DCI);
4162     if (Result.getNode()) return Result;
4163   }
4164   if (N1.getOpcode() == ISD::SELECT && N1.getNode()->hasOneUse()) {
4165     SDValue Result = combineSelectAndUse(N, N1, N0, DCI);
4166     if (Result.getNode()) return Result;
4167   }
4168
4169   return SDValue();
4170 }
4171
4172 /// PerformSUBCombine - Target-specific dag combine xforms for ISD::SUB.
4173 static SDValue PerformSUBCombine(SDNode *N,
4174                                  TargetLowering::DAGCombinerInfo &DCI) {
4175   // added by evan in r37685 with no testcase.
4176   SDValue N0 = N->getOperand(0), N1 = N->getOperand(1);
4177
4178   // fold (sub x, (select cc, 0, c)) -> (select cc, x, (sub, x, c))
4179   if (N1.getOpcode() == ISD::SELECT && N1.getNode()->hasOneUse()) {
4180     SDValue Result = combineSelectAndUse(N, N1, N0, DCI);
4181     if (Result.getNode()) return Result;
4182   }
4183
4184   return SDValue();
4185 }
4186
4187 static SDValue PerformMULCombine(SDNode *N,
4188                                  TargetLowering::DAGCombinerInfo &DCI,
4189                                  const ARMSubtarget *Subtarget) {
4190   SelectionDAG &DAG = DCI.DAG;
4191
4192   if (Subtarget->isThumb1Only())
4193     return SDValue();
4194
4195   if (DAG.getMachineFunction().
4196       getFunction()->hasFnAttr(Attribute::OptimizeForSize))
4197     return SDValue();
4198
4199   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
4200     return SDValue();
4201
4202   EVT VT = N->getValueType(0);
4203   if (VT != MVT::i32)
4204     return SDValue();
4205
4206   ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1));
4207   if (!C)
4208     return SDValue();
4209
4210   uint64_t MulAmt = C->getZExtValue();
4211   unsigned ShiftAmt = CountTrailingZeros_64(MulAmt);
4212   ShiftAmt = ShiftAmt & (32 - 1);
4213   SDValue V = N->getOperand(0);
4214   DebugLoc DL = N->getDebugLoc();
4215
4216   SDValue Res;
4217   MulAmt >>= ShiftAmt;
4218   if (isPowerOf2_32(MulAmt - 1)) {
4219     // (mul x, 2^N + 1) => (add (shl x, N), x)
4220     Res = DAG.getNode(ISD::ADD, DL, VT,
4221                       V, DAG.getNode(ISD::SHL, DL, VT,
4222                                      V, DAG.getConstant(Log2_32(MulAmt-1),
4223                                                         MVT::i32)));
4224   } else if (isPowerOf2_32(MulAmt + 1)) {
4225     // (mul x, 2^N - 1) => (sub (shl x, N), x)
4226     Res = DAG.getNode(ISD::SUB, DL, VT,
4227                       DAG.getNode(ISD::SHL, DL, VT,
4228                                   V, DAG.getConstant(Log2_32(MulAmt+1),
4229                                                      MVT::i32)),
4230                                                      V);
4231   } else
4232     return SDValue();
4233
4234   if (ShiftAmt != 0)
4235     Res = DAG.getNode(ISD::SHL, DL, VT, Res,
4236                       DAG.getConstant(ShiftAmt, MVT::i32));
4237
4238   // Do not add new nodes to DAG combiner worklist.
4239   DCI.CombineTo(N, Res, false);
4240   return SDValue();
4241 }
4242
4243 /// PerformORCombine - Target-specific dag combine xforms for ISD::OR
4244 static SDValue PerformORCombine(SDNode *N,
4245                                 TargetLowering::DAGCombinerInfo &DCI,
4246                                 const ARMSubtarget *Subtarget) {
4247   // Try to use the ARM/Thumb2 BFI (bitfield insert) instruction when
4248   // reasonable.
4249
4250   // BFI is only available on V6T2+
4251   if (Subtarget->isThumb1Only() || !Subtarget->hasV6T2Ops())
4252     return SDValue();
4253
4254   SelectionDAG &DAG = DCI.DAG;
4255   SDValue N0 = N->getOperand(0), N1 = N->getOperand(1);
4256   DebugLoc DL = N->getDebugLoc();
4257   // 1) or (and A, mask), val => ARMbfi A, val, mask
4258   //      iff (val & mask) == val
4259   //
4260   // 2) or (and A, mask), (and B, mask2) => ARMbfi A, (lsr B, amt), mask
4261   //  2a) iff isBitFieldInvertedMask(mask) && isBitFieldInvertedMask(~mask2)
4262   //          && CountPopulation_32(mask) == CountPopulation_32(~mask2)
4263   //  2b) iff isBitFieldInvertedMask(~mask) && isBitFieldInvertedMask(mask2)
4264   //          && CountPopulation_32(mask) == CountPopulation_32(~mask2)
4265   //  (i.e., copy a bitfield value into another bitfield of the same width)
4266   if (N0.getOpcode() != ISD::AND)
4267     return SDValue();
4268
4269   EVT VT = N->getValueType(0);
4270   if (VT != MVT::i32)
4271     return SDValue();
4272
4273
4274   // The value and the mask need to be constants so we can verify this is
4275   // actually a bitfield set. If the mask is 0xffff, we can do better
4276   // via a movt instruction, so don't use BFI in that case.
4277   ConstantSDNode *C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
4278   if (!C)
4279     return SDValue();
4280   unsigned Mask = C->getZExtValue();
4281   if (Mask == 0xffff)
4282     return SDValue();
4283   SDValue Res;
4284   // Case (1): or (and A, mask), val => ARMbfi A, val, mask
4285   if ((C = dyn_cast<ConstantSDNode>(N1))) {
4286     unsigned Val = C->getZExtValue();
4287     if (!ARM::isBitFieldInvertedMask(Mask) || (Val & ~Mask) != Val)
4288       return SDValue();
4289     Val >>= CountTrailingZeros_32(~Mask);
4290
4291     Res = DAG.getNode(ARMISD::BFI, DL, VT, N0.getOperand(0),
4292                       DAG.getConstant(Val, MVT::i32),
4293                       DAG.getConstant(Mask, MVT::i32));
4294
4295     // Do not add new nodes to DAG combiner worklist.
4296     DCI.CombineTo(N, Res, false);
4297   } else if (N1.getOpcode() == ISD::AND) {
4298     // case (2) or (and A, mask), (and B, mask2) => ARMbfi A, (lsr B, amt), mask
4299     C = dyn_cast<ConstantSDNode>(N1.getOperand(1));
4300     if (!C)
4301       return SDValue();
4302     unsigned Mask2 = C->getZExtValue();
4303
4304     if (ARM::isBitFieldInvertedMask(Mask) &&
4305         ARM::isBitFieldInvertedMask(~Mask2) &&
4306         (CountPopulation_32(Mask) == CountPopulation_32(~Mask2))) {
4307       // The pack halfword instruction works better for masks that fit it,
4308       // so use that when it's available.
4309       if (Subtarget->hasT2ExtractPack() &&
4310           (Mask == 0xffff || Mask == 0xffff0000))
4311         return SDValue();
4312       // 2a
4313       unsigned lsb = CountTrailingZeros_32(Mask2);
4314       Res = DAG.getNode(ISD::SRL, DL, VT, N1.getOperand(0),
4315                         DAG.getConstant(lsb, MVT::i32));
4316       Res = DAG.getNode(ARMISD::BFI, DL, VT, N0.getOperand(0), Res,
4317                         DAG.getConstant(Mask, MVT::i32));
4318       // Do not add new nodes to DAG combiner worklist.
4319       DCI.CombineTo(N, Res, false);
4320     } else if (ARM::isBitFieldInvertedMask(~Mask) &&
4321                ARM::isBitFieldInvertedMask(Mask2) &&
4322                (CountPopulation_32(~Mask) == CountPopulation_32(Mask2))) {
4323       // The pack halfword instruction works better for masks that fit it,
4324       // so use that when it's available.
4325       if (Subtarget->hasT2ExtractPack() &&
4326           (Mask2 == 0xffff || Mask2 == 0xffff0000))
4327         return SDValue();
4328       // 2b
4329       unsigned lsb = CountTrailingZeros_32(Mask);
4330       Res = DAG.getNode(ISD::SRL, DL, VT, N0.getOperand(0),
4331                         DAG.getConstant(lsb, MVT::i32));
4332       Res = DAG.getNode(ARMISD::BFI, DL, VT, N1.getOperand(0), Res,
4333                                 DAG.getConstant(Mask2, MVT::i32));
4334       // Do not add new nodes to DAG combiner worklist.
4335       DCI.CombineTo(N, Res, false);
4336     }
4337   }
4338
4339   return SDValue();
4340 }
4341
4342 /// PerformVMOVRRDCombine - Target-specific dag combine xforms for
4343 /// ARMISD::VMOVRRD.
4344 static SDValue PerformVMOVRRDCombine(SDNode *N,
4345                                    TargetLowering::DAGCombinerInfo &DCI) {
4346   // fmrrd(fmdrr x, y) -> x,y
4347   SDValue InDouble = N->getOperand(0);
4348   if (InDouble.getOpcode() == ARMISD::VMOVDRR)
4349     return DCI.CombineTo(N, InDouble.getOperand(0), InDouble.getOperand(1));
4350   return SDValue();
4351 }
4352
4353 /// PerformVDUPLANECombine - Target-specific dag combine xforms for
4354 /// ARMISD::VDUPLANE.
4355 static SDValue PerformVDUPLANECombine(SDNode *N,
4356                                       TargetLowering::DAGCombinerInfo &DCI) {
4357   // If the source is already a VMOVIMM or VMVNIMM splat, the VDUPLANE is
4358   // redundant.
4359   SDValue Op = N->getOperand(0);
4360   EVT VT = N->getValueType(0);
4361
4362   // Ignore bit_converts.
4363   while (Op.getOpcode() == ISD::BIT_CONVERT)
4364     Op = Op.getOperand(0);
4365   if (Op.getOpcode() != ARMISD::VMOVIMM && Op.getOpcode() != ARMISD::VMVNIMM)
4366     return SDValue();
4367
4368   // Make sure the VMOV element size is not bigger than the VDUPLANE elements.
4369   unsigned EltSize = Op.getValueType().getVectorElementType().getSizeInBits();
4370   // The canonical VMOV for a zero vector uses a 32-bit element size.
4371   unsigned Imm = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
4372   unsigned EltBits;
4373   if (ARM_AM::decodeNEONModImm(Imm, EltBits) == 0)
4374     EltSize = 8;
4375   if (EltSize > VT.getVectorElementType().getSizeInBits())
4376     return SDValue();
4377
4378   SDValue Res = DCI.DAG.getNode(ISD::BIT_CONVERT, N->getDebugLoc(), VT, Op);
4379   return DCI.CombineTo(N, Res, false);
4380 }
4381
4382 /// getVShiftImm - Check if this is a valid build_vector for the immediate
4383 /// operand of a vector shift operation, where all the elements of the
4384 /// build_vector must have the same constant integer value.
4385 static bool getVShiftImm(SDValue Op, unsigned ElementBits, int64_t &Cnt) {
4386   // Ignore bit_converts.
4387   while (Op.getOpcode() == ISD::BIT_CONVERT)
4388     Op = Op.getOperand(0);
4389   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(Op.getNode());
4390   APInt SplatBits, SplatUndef;
4391   unsigned SplatBitSize;
4392   bool HasAnyUndefs;
4393   if (! BVN || ! BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize,
4394                                       HasAnyUndefs, ElementBits) ||
4395       SplatBitSize > ElementBits)
4396     return false;
4397   Cnt = SplatBits.getSExtValue();
4398   return true;
4399 }
4400
4401 /// isVShiftLImm - Check if this is a valid build_vector for the immediate
4402 /// operand of a vector shift left operation.  That value must be in the range:
4403 ///   0 <= Value < ElementBits for a left shift; or
4404 ///   0 <= Value <= ElementBits for a long left shift.
4405 static bool isVShiftLImm(SDValue Op, EVT VT, bool isLong, int64_t &Cnt) {
4406   assert(VT.isVector() && "vector shift count is not a vector type");
4407   unsigned ElementBits = VT.getVectorElementType().getSizeInBits();
4408   if (! getVShiftImm(Op, ElementBits, Cnt))
4409     return false;
4410   return (Cnt >= 0 && (isLong ? Cnt-1 : Cnt) < ElementBits);
4411 }
4412
4413 /// isVShiftRImm - Check if this is a valid build_vector for the immediate
4414 /// operand of a vector shift right operation.  For a shift opcode, the value
4415 /// is positive, but for an intrinsic the value count must be negative. The
4416 /// absolute value must be in the range:
4417 ///   1 <= |Value| <= ElementBits for a right shift; or
4418 ///   1 <= |Value| <= ElementBits/2 for a narrow right shift.
4419 static bool isVShiftRImm(SDValue Op, EVT VT, bool isNarrow, bool isIntrinsic,
4420                          int64_t &Cnt) {
4421   assert(VT.isVector() && "vector shift count is not a vector type");
4422   unsigned ElementBits = VT.getVectorElementType().getSizeInBits();
4423   if (! getVShiftImm(Op, ElementBits, Cnt))
4424     return false;
4425   if (isIntrinsic)
4426     Cnt = -Cnt;
4427   return (Cnt >= 1 && Cnt <= (isNarrow ? ElementBits/2 : ElementBits));
4428 }
4429
4430 /// PerformIntrinsicCombine - ARM-specific DAG combining for intrinsics.
4431 static SDValue PerformIntrinsicCombine(SDNode *N, SelectionDAG &DAG) {
4432   unsigned IntNo = cast<ConstantSDNode>(N->getOperand(0))->getZExtValue();
4433   switch (IntNo) {
4434   default:
4435     // Don't do anything for most intrinsics.
4436     break;
4437
4438   // Vector shifts: check for immediate versions and lower them.
4439   // Note: This is done during DAG combining instead of DAG legalizing because
4440   // the build_vectors for 64-bit vector element shift counts are generally
4441   // not legal, and it is hard to see their values after they get legalized to
4442   // loads from a constant pool.
4443   case Intrinsic::arm_neon_vshifts:
4444   case Intrinsic::arm_neon_vshiftu:
4445   case Intrinsic::arm_neon_vshiftls:
4446   case Intrinsic::arm_neon_vshiftlu:
4447   case Intrinsic::arm_neon_vshiftn:
4448   case Intrinsic::arm_neon_vrshifts:
4449   case Intrinsic::arm_neon_vrshiftu:
4450   case Intrinsic::arm_neon_vrshiftn:
4451   case Intrinsic::arm_neon_vqshifts:
4452   case Intrinsic::arm_neon_vqshiftu:
4453   case Intrinsic::arm_neon_vqshiftsu:
4454   case Intrinsic::arm_neon_vqshiftns:
4455   case Intrinsic::arm_neon_vqshiftnu:
4456   case Intrinsic::arm_neon_vqshiftnsu:
4457   case Intrinsic::arm_neon_vqrshiftns:
4458   case Intrinsic::arm_neon_vqrshiftnu:
4459   case Intrinsic::arm_neon_vqrshiftnsu: {
4460     EVT VT = N->getOperand(1).getValueType();
4461     int64_t Cnt;
4462     unsigned VShiftOpc = 0;
4463
4464     switch (IntNo) {
4465     case Intrinsic::arm_neon_vshifts:
4466     case Intrinsic::arm_neon_vshiftu:
4467       if (isVShiftLImm(N->getOperand(2), VT, false, Cnt)) {
4468         VShiftOpc = ARMISD::VSHL;
4469         break;
4470       }
4471       if (isVShiftRImm(N->getOperand(2), VT, false, true, Cnt)) {
4472         VShiftOpc = (IntNo == Intrinsic::arm_neon_vshifts ?
4473                      ARMISD::VSHRs : ARMISD::VSHRu);
4474         break;
4475       }
4476       return SDValue();
4477
4478     case Intrinsic::arm_neon_vshiftls:
4479     case Intrinsic::arm_neon_vshiftlu:
4480       if (isVShiftLImm(N->getOperand(2), VT, true, Cnt))
4481         break;
4482       llvm_unreachable("invalid shift count for vshll intrinsic");
4483
4484     case Intrinsic::arm_neon_vrshifts:
4485     case Intrinsic::arm_neon_vrshiftu:
4486       if (isVShiftRImm(N->getOperand(2), VT, false, true, Cnt))
4487         break;
4488       return SDValue();
4489
4490     case Intrinsic::arm_neon_vqshifts:
4491     case Intrinsic::arm_neon_vqshiftu:
4492       if (isVShiftLImm(N->getOperand(2), VT, false, Cnt))
4493         break;
4494       return SDValue();
4495
4496     case Intrinsic::arm_neon_vqshiftsu:
4497       if (isVShiftLImm(N->getOperand(2), VT, false, Cnt))
4498         break;
4499       llvm_unreachable("invalid shift count for vqshlu intrinsic");
4500
4501     case Intrinsic::arm_neon_vshiftn:
4502     case Intrinsic::arm_neon_vrshiftn:
4503     case Intrinsic::arm_neon_vqshiftns:
4504     case Intrinsic::arm_neon_vqshiftnu:
4505     case Intrinsic::arm_neon_vqshiftnsu:
4506     case Intrinsic::arm_neon_vqrshiftns:
4507     case Intrinsic::arm_neon_vqrshiftnu:
4508     case Intrinsic::arm_neon_vqrshiftnsu:
4509       // Narrowing shifts require an immediate right shift.
4510       if (isVShiftRImm(N->getOperand(2), VT, true, true, Cnt))
4511         break;
4512       llvm_unreachable("invalid shift count for narrowing vector shift "
4513                        "intrinsic");
4514
4515     default:
4516       llvm_unreachable("unhandled vector shift");
4517     }
4518
4519     switch (IntNo) {
4520     case Intrinsic::arm_neon_vshifts:
4521     case Intrinsic::arm_neon_vshiftu:
4522       // Opcode already set above.
4523       break;
4524     case Intrinsic::arm_neon_vshiftls:
4525     case Intrinsic::arm_neon_vshiftlu:
4526       if (Cnt == VT.getVectorElementType().getSizeInBits())
4527         VShiftOpc = ARMISD::VSHLLi;
4528       else
4529         VShiftOpc = (IntNo == Intrinsic::arm_neon_vshiftls ?
4530                      ARMISD::VSHLLs : ARMISD::VSHLLu);
4531       break;
4532     case Intrinsic::arm_neon_vshiftn:
4533       VShiftOpc = ARMISD::VSHRN; break;
4534     case Intrinsic::arm_neon_vrshifts:
4535       VShiftOpc = ARMISD::VRSHRs; break;
4536     case Intrinsic::arm_neon_vrshiftu:
4537       VShiftOpc = ARMISD::VRSHRu; break;
4538     case Intrinsic::arm_neon_vrshiftn:
4539       VShiftOpc = ARMISD::VRSHRN; break;
4540     case Intrinsic::arm_neon_vqshifts:
4541       VShiftOpc = ARMISD::VQSHLs; break;
4542     case Intrinsic::arm_neon_vqshiftu:
4543       VShiftOpc = ARMISD::VQSHLu; break;
4544     case Intrinsic::arm_neon_vqshiftsu:
4545       VShiftOpc = ARMISD::VQSHLsu; break;
4546     case Intrinsic::arm_neon_vqshiftns:
4547       VShiftOpc = ARMISD::VQSHRNs; break;
4548     case Intrinsic::arm_neon_vqshiftnu:
4549       VShiftOpc = ARMISD::VQSHRNu; break;
4550     case Intrinsic::arm_neon_vqshiftnsu:
4551       VShiftOpc = ARMISD::VQSHRNsu; break;
4552     case Intrinsic::arm_neon_vqrshiftns:
4553       VShiftOpc = ARMISD::VQRSHRNs; break;
4554     case Intrinsic::arm_neon_vqrshiftnu:
4555       VShiftOpc = ARMISD::VQRSHRNu; break;
4556     case Intrinsic::arm_neon_vqrshiftnsu:
4557       VShiftOpc = ARMISD::VQRSHRNsu; break;
4558     }
4559
4560     return DAG.getNode(VShiftOpc, N->getDebugLoc(), N->getValueType(0),
4561                        N->getOperand(1), DAG.getConstant(Cnt, MVT::i32));
4562   }
4563
4564   case Intrinsic::arm_neon_vshiftins: {
4565     EVT VT = N->getOperand(1).getValueType();
4566     int64_t Cnt;
4567     unsigned VShiftOpc = 0;
4568
4569     if (isVShiftLImm(N->getOperand(3), VT, false, Cnt))
4570       VShiftOpc = ARMISD::VSLI;
4571     else if (isVShiftRImm(N->getOperand(3), VT, false, true, Cnt))
4572       VShiftOpc = ARMISD::VSRI;
4573     else {
4574       llvm_unreachable("invalid shift count for vsli/vsri intrinsic");
4575     }
4576
4577     return DAG.getNode(VShiftOpc, N->getDebugLoc(), N->getValueType(0),
4578                        N->getOperand(1), N->getOperand(2),
4579                        DAG.getConstant(Cnt, MVT::i32));
4580   }
4581
4582   case Intrinsic::arm_neon_vqrshifts:
4583   case Intrinsic::arm_neon_vqrshiftu:
4584     // No immediate versions of these to check for.
4585     break;
4586   }
4587
4588   return SDValue();
4589 }
4590
4591 /// PerformShiftCombine - Checks for immediate versions of vector shifts and
4592 /// lowers them.  As with the vector shift intrinsics, this is done during DAG
4593 /// combining instead of DAG legalizing because the build_vectors for 64-bit
4594 /// vector element shift counts are generally not legal, and it is hard to see
4595 /// their values after they get legalized to loads from a constant pool.
4596 static SDValue PerformShiftCombine(SDNode *N, SelectionDAG &DAG,
4597                                    const ARMSubtarget *ST) {
4598   EVT VT = N->getValueType(0);
4599
4600   // Nothing to be done for scalar shifts.
4601   if (! VT.isVector())
4602     return SDValue();
4603
4604   assert(ST->hasNEON() && "unexpected vector shift");
4605   int64_t Cnt;
4606
4607   switch (N->getOpcode()) {
4608   default: llvm_unreachable("unexpected shift opcode");
4609
4610   case ISD::SHL:
4611     if (isVShiftLImm(N->getOperand(1), VT, false, Cnt))
4612       return DAG.getNode(ARMISD::VSHL, N->getDebugLoc(), VT, N->getOperand(0),
4613                          DAG.getConstant(Cnt, MVT::i32));
4614     break;
4615
4616   case ISD::SRA:
4617   case ISD::SRL:
4618     if (isVShiftRImm(N->getOperand(1), VT, false, false, Cnt)) {
4619       unsigned VShiftOpc = (N->getOpcode() == ISD::SRA ?
4620                             ARMISD::VSHRs : ARMISD::VSHRu);
4621       return DAG.getNode(VShiftOpc, N->getDebugLoc(), VT, N->getOperand(0),
4622                          DAG.getConstant(Cnt, MVT::i32));
4623     }
4624   }
4625   return SDValue();
4626 }
4627
4628 /// PerformExtendCombine - Target-specific DAG combining for ISD::SIGN_EXTEND,
4629 /// ISD::ZERO_EXTEND, and ISD::ANY_EXTEND.
4630 static SDValue PerformExtendCombine(SDNode *N, SelectionDAG &DAG,
4631                                     const ARMSubtarget *ST) {
4632   SDValue N0 = N->getOperand(0);
4633
4634   // Check for sign- and zero-extensions of vector extract operations of 8-
4635   // and 16-bit vector elements.  NEON supports these directly.  They are
4636   // handled during DAG combining because type legalization will promote them
4637   // to 32-bit types and it is messy to recognize the operations after that.
4638   if (ST->hasNEON() && N0.getOpcode() == ISD::EXTRACT_VECTOR_ELT) {
4639     SDValue Vec = N0.getOperand(0);
4640     SDValue Lane = N0.getOperand(1);
4641     EVT VT = N->getValueType(0);
4642     EVT EltVT = N0.getValueType();
4643     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
4644
4645     if (VT == MVT::i32 &&
4646         (EltVT == MVT::i8 || EltVT == MVT::i16) &&
4647         TLI.isTypeLegal(Vec.getValueType())) {
4648
4649       unsigned Opc = 0;
4650       switch (N->getOpcode()) {
4651       default: llvm_unreachable("unexpected opcode");
4652       case ISD::SIGN_EXTEND:
4653         Opc = ARMISD::VGETLANEs;
4654         break;
4655       case ISD::ZERO_EXTEND:
4656       case ISD::ANY_EXTEND:
4657         Opc = ARMISD::VGETLANEu;
4658         break;
4659       }
4660       return DAG.getNode(Opc, N->getDebugLoc(), VT, Vec, Lane);
4661     }
4662   }
4663
4664   return SDValue();
4665 }
4666
4667 /// PerformSELECT_CCCombine - Target-specific DAG combining for ISD::SELECT_CC
4668 /// to match f32 max/min patterns to use NEON vmax/vmin instructions.
4669 static SDValue PerformSELECT_CCCombine(SDNode *N, SelectionDAG &DAG,
4670                                        const ARMSubtarget *ST) {
4671   // If the target supports NEON, try to use vmax/vmin instructions for f32
4672   // selects like "x < y ? x : y".  Unless the NoNaNsFPMath option is set,
4673   // be careful about NaNs:  NEON's vmax/vmin return NaN if either operand is
4674   // a NaN; only do the transformation when it matches that behavior.
4675
4676   // For now only do this when using NEON for FP operations; if using VFP, it
4677   // is not obvious that the benefit outweighs the cost of switching to the
4678   // NEON pipeline.
4679   if (!ST->hasNEON() || !ST->useNEONForSinglePrecisionFP() ||
4680       N->getValueType(0) != MVT::f32)
4681     return SDValue();
4682
4683   SDValue CondLHS = N->getOperand(0);
4684   SDValue CondRHS = N->getOperand(1);
4685   SDValue LHS = N->getOperand(2);
4686   SDValue RHS = N->getOperand(3);
4687   ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(4))->get();
4688
4689   unsigned Opcode = 0;
4690   bool IsReversed;
4691   if (DAG.isEqualTo(LHS, CondLHS) && DAG.isEqualTo(RHS, CondRHS)) {
4692     IsReversed = false; // x CC y ? x : y
4693   } else if (DAG.isEqualTo(LHS, CondRHS) && DAG.isEqualTo(RHS, CondLHS)) {
4694     IsReversed = true ; // x CC y ? y : x
4695   } else {
4696     return SDValue();
4697   }
4698
4699   bool IsUnordered;
4700   switch (CC) {
4701   default: break;
4702   case ISD::SETOLT:
4703   case ISD::SETOLE:
4704   case ISD::SETLT:
4705   case ISD::SETLE:
4706   case ISD::SETULT:
4707   case ISD::SETULE:
4708     // If LHS is NaN, an ordered comparison will be false and the result will
4709     // be the RHS, but vmin(NaN, RHS) = NaN.  Avoid this by checking that LHS
4710     // != NaN.  Likewise, for unordered comparisons, check for RHS != NaN.
4711     IsUnordered = (CC == ISD::SETULT || CC == ISD::SETULE);
4712     if (!DAG.isKnownNeverNaN(IsUnordered ? RHS : LHS))
4713       break;
4714     // For less-than-or-equal comparisons, "+0 <= -0" will be true but vmin
4715     // will return -0, so vmin can only be used for unsafe math or if one of
4716     // the operands is known to be nonzero.
4717     if ((CC == ISD::SETLE || CC == ISD::SETOLE || CC == ISD::SETULE) &&
4718         !UnsafeFPMath &&
4719         !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
4720       break;
4721     Opcode = IsReversed ? ARMISD::FMAX : ARMISD::FMIN;
4722     break;
4723
4724   case ISD::SETOGT:
4725   case ISD::SETOGE:
4726   case ISD::SETGT:
4727   case ISD::SETGE:
4728   case ISD::SETUGT:
4729   case ISD::SETUGE:
4730     // If LHS is NaN, an ordered comparison will be false and the result will
4731     // be the RHS, but vmax(NaN, RHS) = NaN.  Avoid this by checking that LHS
4732     // != NaN.  Likewise, for unordered comparisons, check for RHS != NaN.
4733     IsUnordered = (CC == ISD::SETUGT || CC == ISD::SETUGE);
4734     if (!DAG.isKnownNeverNaN(IsUnordered ? RHS : LHS))
4735       break;
4736     // For greater-than-or-equal comparisons, "-0 >= +0" will be true but vmax
4737     // will return +0, so vmax can only be used for unsafe math or if one of
4738     // the operands is known to be nonzero.
4739     if ((CC == ISD::SETGE || CC == ISD::SETOGE || CC == ISD::SETUGE) &&
4740         !UnsafeFPMath &&
4741         !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
4742       break;
4743     Opcode = IsReversed ? ARMISD::FMIN : ARMISD::FMAX;
4744     break;
4745   }
4746
4747   if (!Opcode)
4748     return SDValue();
4749   return DAG.getNode(Opcode, N->getDebugLoc(), N->getValueType(0), LHS, RHS);
4750 }
4751
4752 SDValue ARMTargetLowering::PerformDAGCombine(SDNode *N,
4753                                              DAGCombinerInfo &DCI) const {
4754   switch (N->getOpcode()) {
4755   default: break;
4756   case ISD::ADD:        return PerformADDCombine(N, DCI);
4757   case ISD::SUB:        return PerformSUBCombine(N, DCI);
4758   case ISD::MUL:        return PerformMULCombine(N, DCI, Subtarget);
4759   case ISD::OR:         return PerformORCombine(N, DCI, Subtarget);
4760   case ARMISD::VMOVRRD: return PerformVMOVRRDCombine(N, DCI);
4761   case ARMISD::VDUPLANE: return PerformVDUPLANECombine(N, DCI);
4762   case ISD::INTRINSIC_WO_CHAIN: return PerformIntrinsicCombine(N, DCI.DAG);
4763   case ISD::SHL:
4764   case ISD::SRA:
4765   case ISD::SRL:        return PerformShiftCombine(N, DCI.DAG, Subtarget);
4766   case ISD::SIGN_EXTEND:
4767   case ISD::ZERO_EXTEND:
4768   case ISD::ANY_EXTEND: return PerformExtendCombine(N, DCI.DAG, Subtarget);
4769   case ISD::SELECT_CC:  return PerformSELECT_CCCombine(N, DCI.DAG, Subtarget);
4770   }
4771   return SDValue();
4772 }
4773
4774 bool ARMTargetLowering::allowsUnalignedMemoryAccesses(EVT VT) const {
4775   if (!Subtarget->hasV6Ops())
4776     // Pre-v6 does not support unaligned mem access.
4777     return false;
4778
4779   // v6+ may or may not support unaligned mem access depending on the system
4780   // configuration.
4781   // FIXME: This is pretty conservative. Should we provide cmdline option to
4782   // control the behaviour?
4783   if (!Subtarget->isTargetDarwin())
4784     return false;
4785
4786   switch (VT.getSimpleVT().SimpleTy) {
4787   default:
4788     return false;
4789   case MVT::i8:
4790   case MVT::i16:
4791   case MVT::i32:
4792     return true;
4793   // FIXME: VLD1 etc with standard alignment is legal.
4794   }
4795 }
4796
4797 static bool isLegalT1AddressImmediate(int64_t V, EVT VT) {
4798   if (V < 0)
4799     return false;
4800
4801   unsigned Scale = 1;
4802   switch (VT.getSimpleVT().SimpleTy) {
4803   default: return false;
4804   case MVT::i1:
4805   case MVT::i8:
4806     // Scale == 1;
4807     break;
4808   case MVT::i16:
4809     // Scale == 2;
4810     Scale = 2;
4811     break;
4812   case MVT::i32:
4813     // Scale == 4;
4814     Scale = 4;
4815     break;
4816   }
4817
4818   if ((V & (Scale - 1)) != 0)
4819     return false;
4820   V /= Scale;
4821   return V == (V & ((1LL << 5) - 1));
4822 }
4823
4824 static bool isLegalT2AddressImmediate(int64_t V, EVT VT,
4825                                       const ARMSubtarget *Subtarget) {
4826   bool isNeg = false;
4827   if (V < 0) {
4828     isNeg = true;
4829     V = - V;
4830   }
4831
4832   switch (VT.getSimpleVT().SimpleTy) {
4833   default: return false;
4834   case MVT::i1:
4835   case MVT::i8:
4836   case MVT::i16:
4837   case MVT::i32:
4838     // + imm12 or - imm8
4839     if (isNeg)
4840       return V == (V & ((1LL << 8) - 1));
4841     return V == (V & ((1LL << 12) - 1));
4842   case MVT::f32:
4843   case MVT::f64:
4844     // Same as ARM mode. FIXME: NEON?
4845     if (!Subtarget->hasVFP2())
4846       return false;
4847     if ((V & 3) != 0)
4848       return false;
4849     V >>= 2;
4850     return V == (V & ((1LL << 8) - 1));
4851   }
4852 }
4853
4854 /// isLegalAddressImmediate - Return true if the integer value can be used
4855 /// as the offset of the target addressing mode for load / store of the
4856 /// given type.
4857 static bool isLegalAddressImmediate(int64_t V, EVT VT,
4858                                     const ARMSubtarget *Subtarget) {
4859   if (V == 0)
4860     return true;
4861
4862   if (!VT.isSimple())
4863     return false;
4864
4865   if (Subtarget->isThumb1Only())
4866     return isLegalT1AddressImmediate(V, VT);
4867   else if (Subtarget->isThumb2())
4868     return isLegalT2AddressImmediate(V, VT, Subtarget);
4869
4870   // ARM mode.
4871   if (V < 0)
4872     V = - V;
4873   switch (VT.getSimpleVT().SimpleTy) {
4874   default: return false;
4875   case MVT::i1:
4876   case MVT::i8:
4877   case MVT::i32:
4878     // +- imm12
4879     return V == (V & ((1LL << 12) - 1));
4880   case MVT::i16:
4881     // +- imm8
4882     return V == (V & ((1LL << 8) - 1));
4883   case MVT::f32:
4884   case MVT::f64:
4885     if (!Subtarget->hasVFP2()) // FIXME: NEON?
4886       return false;
4887     if ((V & 3) != 0)
4888       return false;
4889     V >>= 2;
4890     return V == (V & ((1LL << 8) - 1));
4891   }
4892 }
4893
4894 bool ARMTargetLowering::isLegalT2ScaledAddressingMode(const AddrMode &AM,
4895                                                       EVT VT) const {
4896   int Scale = AM.Scale;
4897   if (Scale < 0)
4898     return false;
4899
4900   switch (VT.getSimpleVT().SimpleTy) {
4901   default: return false;
4902   case MVT::i1:
4903   case MVT::i8:
4904   case MVT::i16:
4905   case MVT::i32:
4906     if (Scale == 1)
4907       return true;
4908     // r + r << imm
4909     Scale = Scale & ~1;
4910     return Scale == 2 || Scale == 4 || Scale == 8;
4911   case MVT::i64:
4912     // r + r
4913     if (((unsigned)AM.HasBaseReg + Scale) <= 2)
4914       return true;
4915     return false;
4916   case MVT::isVoid:
4917     // Note, we allow "void" uses (basically, uses that aren't loads or
4918     // stores), because arm allows folding a scale into many arithmetic
4919     // operations.  This should be made more precise and revisited later.
4920
4921     // Allow r << imm, but the imm has to be a multiple of two.
4922     if (Scale & 1) return false;
4923     return isPowerOf2_32(Scale);
4924   }
4925 }
4926
4927 /// isLegalAddressingMode - Return true if the addressing mode represented
4928 /// by AM is legal for this target, for a load/store of the specified type.
4929 bool ARMTargetLowering::isLegalAddressingMode(const AddrMode &AM,
4930                                               const Type *Ty) const {
4931   EVT VT = getValueType(Ty, true);
4932   if (!isLegalAddressImmediate(AM.BaseOffs, VT, Subtarget))
4933     return false;
4934
4935   // Can never fold addr of global into load/store.
4936   if (AM.BaseGV)
4937     return false;
4938
4939   switch (AM.Scale) {
4940   case 0:  // no scale reg, must be "r+i" or "r", or "i".
4941     break;
4942   case 1:
4943     if (Subtarget->isThumb1Only())
4944       return false;
4945     // FALL THROUGH.
4946   default:
4947     // ARM doesn't support any R+R*scale+imm addr modes.
4948     if (AM.BaseOffs)
4949       return false;
4950
4951     if (!VT.isSimple())
4952       return false;
4953
4954     if (Subtarget->isThumb2())
4955       return isLegalT2ScaledAddressingMode(AM, VT);
4956
4957     int Scale = AM.Scale;
4958     switch (VT.getSimpleVT().SimpleTy) {
4959     default: return false;
4960     case MVT::i1:
4961     case MVT::i8:
4962     case MVT::i32:
4963       if (Scale < 0) Scale = -Scale;
4964       if (Scale == 1)
4965         return true;
4966       // r + r << imm
4967       return isPowerOf2_32(Scale & ~1);
4968     case MVT::i16:
4969     case MVT::i64:
4970       // r + r
4971       if (((unsigned)AM.HasBaseReg + Scale) <= 2)
4972         return true;
4973       return false;
4974
4975     case MVT::isVoid:
4976       // Note, we allow "void" uses (basically, uses that aren't loads or
4977       // stores), because arm allows folding a scale into many arithmetic
4978       // operations.  This should be made more precise and revisited later.
4979
4980       // Allow r << imm, but the imm has to be a multiple of two.
4981       if (Scale & 1) return false;
4982       return isPowerOf2_32(Scale);
4983     }
4984     break;
4985   }
4986   return true;
4987 }
4988
4989 /// isLegalICmpImmediate - Return true if the specified immediate is legal
4990 /// icmp immediate, that is the target has icmp instructions which can compare
4991 /// a register against the immediate without having to materialize the
4992 /// immediate into a register.
4993 bool ARMTargetLowering::isLegalICmpImmediate(int64_t Imm) const {
4994   if (!Subtarget->isThumb())
4995     return ARM_AM::getSOImmVal(Imm) != -1;
4996   if (Subtarget->isThumb2())
4997     return ARM_AM::getT2SOImmVal(Imm) != -1;
4998   return Imm >= 0 && Imm <= 255;
4999 }
5000
5001 static bool getARMIndexedAddressParts(SDNode *Ptr, EVT VT,
5002                                       bool isSEXTLoad, SDValue &Base,
5003                                       SDValue &Offset, bool &isInc,
5004                                       SelectionDAG &DAG) {
5005   if (Ptr->getOpcode() != ISD::ADD && Ptr->getOpcode() != ISD::SUB)
5006     return false;
5007
5008   if (VT == MVT::i16 || ((VT == MVT::i8 || VT == MVT::i1) && isSEXTLoad)) {
5009     // AddressingMode 3
5010     Base = Ptr->getOperand(0);
5011     if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Ptr->getOperand(1))) {
5012       int RHSC = (int)RHS->getZExtValue();
5013       if (RHSC < 0 && RHSC > -256) {
5014         assert(Ptr->getOpcode() == ISD::ADD);
5015         isInc = false;
5016         Offset = DAG.getConstant(-RHSC, RHS->getValueType(0));
5017         return true;
5018       }
5019     }
5020     isInc = (Ptr->getOpcode() == ISD::ADD);
5021     Offset = Ptr->getOperand(1);
5022     return true;
5023   } else if (VT == MVT::i32 || VT == MVT::i8 || VT == MVT::i1) {
5024     // AddressingMode 2
5025     if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Ptr->getOperand(1))) {
5026       int RHSC = (int)RHS->getZExtValue();
5027       if (RHSC < 0 && RHSC > -0x1000) {
5028         assert(Ptr->getOpcode() == ISD::ADD);
5029         isInc = false;
5030         Offset = DAG.getConstant(-RHSC, RHS->getValueType(0));
5031         Base = Ptr->getOperand(0);
5032         return true;
5033       }
5034     }
5035
5036     if (Ptr->getOpcode() == ISD::ADD) {
5037       isInc = true;
5038       ARM_AM::ShiftOpc ShOpcVal= ARM_AM::getShiftOpcForNode(Ptr->getOperand(0));
5039       if (ShOpcVal != ARM_AM::no_shift) {
5040         Base = Ptr->getOperand(1);
5041         Offset = Ptr->getOperand(0);
5042       } else {
5043         Base = Ptr->getOperand(0);
5044         Offset = Ptr->getOperand(1);
5045       }
5046       return true;
5047     }
5048
5049     isInc = (Ptr->getOpcode() == ISD::ADD);
5050     Base = Ptr->getOperand(0);
5051     Offset = Ptr->getOperand(1);
5052     return true;
5053   }
5054
5055   // FIXME: Use VLDM / VSTM to emulate indexed FP load / store.
5056   return false;
5057 }
5058
5059 static bool getT2IndexedAddressParts(SDNode *Ptr, EVT VT,
5060                                      bool isSEXTLoad, SDValue &Base,
5061                                      SDValue &Offset, bool &isInc,
5062                                      SelectionDAG &DAG) {
5063   if (Ptr->getOpcode() != ISD::ADD && Ptr->getOpcode() != ISD::SUB)
5064     return false;
5065
5066   Base = Ptr->getOperand(0);
5067   if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Ptr->getOperand(1))) {
5068     int RHSC = (int)RHS->getZExtValue();
5069     if (RHSC < 0 && RHSC > -0x100) { // 8 bits.
5070       assert(Ptr->getOpcode() == ISD::ADD);
5071       isInc = false;
5072       Offset = DAG.getConstant(-RHSC, RHS->getValueType(0));
5073       return true;
5074     } else if (RHSC > 0 && RHSC < 0x100) { // 8 bit, no zero.
5075       isInc = Ptr->getOpcode() == ISD::ADD;
5076       Offset = DAG.getConstant(RHSC, RHS->getValueType(0));
5077       return true;
5078     }
5079   }
5080
5081   return false;
5082 }
5083
5084 /// getPreIndexedAddressParts - returns true by value, base pointer and
5085 /// offset pointer and addressing mode by reference if the node's address
5086 /// can be legally represented as pre-indexed load / store address.
5087 bool
5088 ARMTargetLowering::getPreIndexedAddressParts(SDNode *N, SDValue &Base,
5089                                              SDValue &Offset,
5090                                              ISD::MemIndexedMode &AM,
5091                                              SelectionDAG &DAG) const {
5092   if (Subtarget->isThumb1Only())
5093     return false;
5094
5095   EVT VT;
5096   SDValue Ptr;
5097   bool isSEXTLoad = false;
5098   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
5099     Ptr = LD->getBasePtr();
5100     VT  = LD->getMemoryVT();
5101     isSEXTLoad = LD->getExtensionType() == ISD::SEXTLOAD;
5102   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
5103     Ptr = ST->getBasePtr();
5104     VT  = ST->getMemoryVT();
5105   } else
5106     return false;
5107
5108   bool isInc;
5109   bool isLegal = false;
5110   if (Subtarget->isThumb2())
5111     isLegal = getT2IndexedAddressParts(Ptr.getNode(), VT, isSEXTLoad, Base,
5112                                        Offset, isInc, DAG);
5113   else
5114     isLegal = getARMIndexedAddressParts(Ptr.getNode(), VT, isSEXTLoad, Base,
5115                                         Offset, isInc, DAG);
5116   if (!isLegal)
5117     return false;
5118
5119   AM = isInc ? ISD::PRE_INC : ISD::PRE_DEC;
5120   return true;
5121 }
5122
5123 /// getPostIndexedAddressParts - returns true by value, base pointer and
5124 /// offset pointer and addressing mode by reference if this node can be
5125 /// combined with a load / store to form a post-indexed load / store.
5126 bool ARMTargetLowering::getPostIndexedAddressParts(SDNode *N, SDNode *Op,
5127                                                    SDValue &Base,
5128                                                    SDValue &Offset,
5129                                                    ISD::MemIndexedMode &AM,
5130                                                    SelectionDAG &DAG) const {
5131   if (Subtarget->isThumb1Only())
5132     return false;
5133
5134   EVT VT;
5135   SDValue Ptr;
5136   bool isSEXTLoad = false;
5137   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
5138     VT  = LD->getMemoryVT();
5139     Ptr = LD->getBasePtr();
5140     isSEXTLoad = LD->getExtensionType() == ISD::SEXTLOAD;
5141   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
5142     VT  = ST->getMemoryVT();
5143     Ptr = ST->getBasePtr();
5144   } else
5145     return false;
5146
5147   bool isInc;
5148   bool isLegal = false;
5149   if (Subtarget->isThumb2())
5150     isLegal = getT2IndexedAddressParts(Op, VT, isSEXTLoad, Base, Offset,
5151                                        isInc, DAG);
5152   else
5153     isLegal = getARMIndexedAddressParts(Op, VT, isSEXTLoad, Base, Offset,
5154                                         isInc, DAG);
5155   if (!isLegal)
5156     return false;
5157
5158   if (Ptr != Base) {
5159     // Swap base ptr and offset to catch more post-index load / store when
5160     // it's legal. In Thumb2 mode, offset must be an immediate.
5161     if (Ptr == Offset && Op->getOpcode() == ISD::ADD &&
5162         !Subtarget->isThumb2())
5163       std::swap(Base, Offset);
5164
5165     // Post-indexed load / store update the base pointer.
5166     if (Ptr != Base)
5167       return false;
5168   }
5169
5170   AM = isInc ? ISD::POST_INC : ISD::POST_DEC;
5171   return true;
5172 }
5173
5174 void ARMTargetLowering::computeMaskedBitsForTargetNode(const SDValue Op,
5175                                                        const APInt &Mask,
5176                                                        APInt &KnownZero,
5177                                                        APInt &KnownOne,
5178                                                        const SelectionDAG &DAG,
5179                                                        unsigned Depth) const {
5180   KnownZero = KnownOne = APInt(Mask.getBitWidth(), 0);
5181   switch (Op.getOpcode()) {
5182   default: break;
5183   case ARMISD::CMOV: {
5184     // Bits are known zero/one if known on the LHS and RHS.
5185     DAG.ComputeMaskedBits(Op.getOperand(0), Mask, KnownZero, KnownOne, Depth+1);
5186     if (KnownZero == 0 && KnownOne == 0) return;
5187
5188     APInt KnownZeroRHS, KnownOneRHS;
5189     DAG.ComputeMaskedBits(Op.getOperand(1), Mask,
5190                           KnownZeroRHS, KnownOneRHS, Depth+1);
5191     KnownZero &= KnownZeroRHS;
5192     KnownOne  &= KnownOneRHS;
5193     return;
5194   }
5195   }
5196 }
5197
5198 //===----------------------------------------------------------------------===//
5199 //                           ARM Inline Assembly Support
5200 //===----------------------------------------------------------------------===//
5201
5202 /// getConstraintType - Given a constraint letter, return the type of
5203 /// constraint it is for this target.
5204 ARMTargetLowering::ConstraintType
5205 ARMTargetLowering::getConstraintType(const std::string &Constraint) const {
5206   if (Constraint.size() == 1) {
5207     switch (Constraint[0]) {
5208     default:  break;
5209     case 'l': return C_RegisterClass;
5210     case 'w': return C_RegisterClass;
5211     }
5212   }
5213   return TargetLowering::getConstraintType(Constraint);
5214 }
5215
5216 std::pair<unsigned, const TargetRegisterClass*>
5217 ARMTargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
5218                                                 EVT VT) const {
5219   if (Constraint.size() == 1) {
5220     // GCC ARM Constraint Letters
5221     switch (Constraint[0]) {
5222     case 'l':
5223       if (Subtarget->isThumb())
5224         return std::make_pair(0U, ARM::tGPRRegisterClass);
5225       else
5226         return std::make_pair(0U, ARM::GPRRegisterClass);
5227     case 'r':
5228       return std::make_pair(0U, ARM::GPRRegisterClass);
5229     case 'w':
5230       if (VT == MVT::f32)
5231         return std::make_pair(0U, ARM::SPRRegisterClass);
5232       if (VT.getSizeInBits() == 64)
5233         return std::make_pair(0U, ARM::DPRRegisterClass);
5234       if (VT.getSizeInBits() == 128)
5235         return std::make_pair(0U, ARM::QPRRegisterClass);
5236       break;
5237     }
5238   }
5239   if (StringRef("{cc}").equals_lower(Constraint))
5240     return std::make_pair(unsigned(ARM::CPSR), ARM::CCRRegisterClass);
5241
5242   return TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
5243 }
5244
5245 std::vector<unsigned> ARMTargetLowering::
5246 getRegClassForInlineAsmConstraint(const std::string &Constraint,
5247                                   EVT VT) const {
5248   if (Constraint.size() != 1)
5249     return std::vector<unsigned>();
5250
5251   switch (Constraint[0]) {      // GCC ARM Constraint Letters
5252   default: break;
5253   case 'l':
5254     return make_vector<unsigned>(ARM::R0, ARM::R1, ARM::R2, ARM::R3,
5255                                  ARM::R4, ARM::R5, ARM::R6, ARM::R7,
5256                                  0);
5257   case 'r':
5258     return make_vector<unsigned>(ARM::R0, ARM::R1, ARM::R2, ARM::R3,
5259                                  ARM::R4, ARM::R5, ARM::R6, ARM::R7,
5260                                  ARM::R8, ARM::R9, ARM::R10, ARM::R11,
5261                                  ARM::R12, ARM::LR, 0);
5262   case 'w':
5263     if (VT == MVT::f32)
5264       return make_vector<unsigned>(ARM::S0, ARM::S1, ARM::S2, ARM::S3,
5265                                    ARM::S4, ARM::S5, ARM::S6, ARM::S7,
5266                                    ARM::S8, ARM::S9, ARM::S10, ARM::S11,
5267                                    ARM::S12,ARM::S13,ARM::S14,ARM::S15,
5268                                    ARM::S16,ARM::S17,ARM::S18,ARM::S19,
5269                                    ARM::S20,ARM::S21,ARM::S22,ARM::S23,
5270                                    ARM::S24,ARM::S25,ARM::S26,ARM::S27,
5271                                    ARM::S28,ARM::S29,ARM::S30,ARM::S31, 0);
5272     if (VT.getSizeInBits() == 64)
5273       return make_vector<unsigned>(ARM::D0, ARM::D1, ARM::D2, ARM::D3,
5274                                    ARM::D4, ARM::D5, ARM::D6, ARM::D7,
5275                                    ARM::D8, ARM::D9, ARM::D10,ARM::D11,
5276                                    ARM::D12,ARM::D13,ARM::D14,ARM::D15, 0);
5277     if (VT.getSizeInBits() == 128)
5278       return make_vector<unsigned>(ARM::Q0, ARM::Q1, ARM::Q2, ARM::Q3,
5279                                    ARM::Q4, ARM::Q5, ARM::Q6, ARM::Q7, 0);
5280       break;
5281   }
5282
5283   return std::vector<unsigned>();
5284 }
5285
5286 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
5287 /// vector.  If it is invalid, don't add anything to Ops.
5288 void ARMTargetLowering::LowerAsmOperandForConstraint(SDValue Op,
5289                                                      char Constraint,
5290                                                      std::vector<SDValue>&Ops,
5291                                                      SelectionDAG &DAG) const {
5292   SDValue Result(0, 0);
5293
5294   switch (Constraint) {
5295   default: break;
5296   case 'I': case 'J': case 'K': case 'L':
5297   case 'M': case 'N': case 'O':
5298     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op);
5299     if (!C)
5300       return;
5301
5302     int64_t CVal64 = C->getSExtValue();
5303     int CVal = (int) CVal64;
5304     // None of these constraints allow values larger than 32 bits.  Check
5305     // that the value fits in an int.
5306     if (CVal != CVal64)
5307       return;
5308
5309     switch (Constraint) {
5310       case 'I':
5311         if (Subtarget->isThumb1Only()) {
5312           // This must be a constant between 0 and 255, for ADD
5313           // immediates.
5314           if (CVal >= 0 && CVal <= 255)
5315             break;
5316         } else if (Subtarget->isThumb2()) {
5317           // A constant that can be used as an immediate value in a
5318           // data-processing instruction.
5319           if (ARM_AM::getT2SOImmVal(CVal) != -1)
5320             break;
5321         } else {
5322           // A constant that can be used as an immediate value in a
5323           // data-processing instruction.
5324           if (ARM_AM::getSOImmVal(CVal) != -1)
5325             break;
5326         }
5327         return;
5328
5329       case 'J':
5330         if (Subtarget->isThumb()) {  // FIXME thumb2
5331           // This must be a constant between -255 and -1, for negated ADD
5332           // immediates. This can be used in GCC with an "n" modifier that
5333           // prints the negated value, for use with SUB instructions. It is
5334           // not useful otherwise but is implemented for compatibility.
5335           if (CVal >= -255 && CVal <= -1)
5336             break;
5337         } else {
5338           // This must be a constant between -4095 and 4095. It is not clear
5339           // what this constraint is intended for. Implemented for
5340           // compatibility with GCC.
5341           if (CVal >= -4095 && CVal <= 4095)
5342             break;
5343         }
5344         return;
5345
5346       case 'K':
5347         if (Subtarget->isThumb1Only()) {
5348           // A 32-bit value where only one byte has a nonzero value. Exclude
5349           // zero to match GCC. This constraint is used by GCC internally for
5350           // constants that can be loaded with a move/shift combination.
5351           // It is not useful otherwise but is implemented for compatibility.
5352           if (CVal != 0 && ARM_AM::isThumbImmShiftedVal(CVal))
5353             break;
5354         } else if (Subtarget->isThumb2()) {
5355           // A constant whose bitwise inverse can be used as an immediate
5356           // value in a data-processing instruction. This can be used in GCC
5357           // with a "B" modifier that prints the inverted value, for use with
5358           // BIC and MVN instructions. It is not useful otherwise but is
5359           // implemented for compatibility.
5360           if (ARM_AM::getT2SOImmVal(~CVal) != -1)
5361             break;
5362         } else {
5363           // A constant whose bitwise inverse can be used as an immediate
5364           // value in a data-processing instruction. This can be used in GCC
5365           // with a "B" modifier that prints the inverted value, for use with
5366           // BIC and MVN instructions. It is not useful otherwise but is
5367           // implemented for compatibility.
5368           if (ARM_AM::getSOImmVal(~CVal) != -1)
5369             break;
5370         }
5371         return;
5372
5373       case 'L':
5374         if (Subtarget->isThumb1Only()) {
5375           // This must be a constant between -7 and 7,
5376           // for 3-operand ADD/SUB immediate instructions.
5377           if (CVal >= -7 && CVal < 7)
5378             break;
5379         } else if (Subtarget->isThumb2()) {
5380           // A constant whose negation can be used as an immediate value in a
5381           // data-processing instruction. This can be used in GCC with an "n"
5382           // modifier that prints the negated value, for use with SUB
5383           // instructions. It is not useful otherwise but is implemented for
5384           // compatibility.
5385           if (ARM_AM::getT2SOImmVal(-CVal) != -1)
5386             break;
5387         } else {
5388           // A constant whose negation can be used as an immediate value in a
5389           // data-processing instruction. This can be used in GCC with an "n"
5390           // modifier that prints the negated value, for use with SUB
5391           // instructions. It is not useful otherwise but is implemented for
5392           // compatibility.
5393           if (ARM_AM::getSOImmVal(-CVal) != -1)
5394             break;
5395         }
5396         return;
5397
5398       case 'M':
5399         if (Subtarget->isThumb()) { // FIXME thumb2
5400           // This must be a multiple of 4 between 0 and 1020, for
5401           // ADD sp + immediate.
5402           if ((CVal >= 0 && CVal <= 1020) && ((CVal & 3) == 0))
5403             break;
5404         } else {
5405           // A power of two or a constant between 0 and 32.  This is used in
5406           // GCC for the shift amount on shifted register operands, but it is
5407           // useful in general for any shift amounts.
5408           if ((CVal >= 0 && CVal <= 32) || ((CVal & (CVal - 1)) == 0))
5409             break;
5410         }
5411         return;
5412
5413       case 'N':
5414         if (Subtarget->isThumb()) {  // FIXME thumb2
5415           // This must be a constant between 0 and 31, for shift amounts.
5416           if (CVal >= 0 && CVal <= 31)
5417             break;
5418         }
5419         return;
5420
5421       case 'O':
5422         if (Subtarget->isThumb()) {  // FIXME thumb2
5423           // This must be a multiple of 4 between -508 and 508, for
5424           // ADD/SUB sp = sp + immediate.
5425           if ((CVal >= -508 && CVal <= 508) && ((CVal & 3) == 0))
5426             break;
5427         }
5428         return;
5429     }
5430     Result = DAG.getTargetConstant(CVal, Op.getValueType());
5431     break;
5432   }
5433
5434   if (Result.getNode()) {
5435     Ops.push_back(Result);
5436     return;
5437   }
5438   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, Ops, DAG);
5439 }
5440
5441 bool
5442 ARMTargetLowering::isOffsetFoldingLegal(const GlobalAddressSDNode *GA) const {
5443   // The ARM target isn't yet aware of offsets.
5444   return false;
5445 }
5446
5447 int ARM::getVFPf32Imm(const APFloat &FPImm) {
5448   APInt Imm = FPImm.bitcastToAPInt();
5449   uint32_t Sign = Imm.lshr(31).getZExtValue() & 1;
5450   int32_t Exp = (Imm.lshr(23).getSExtValue() & 0xff) - 127;  // -126 to 127
5451   int64_t Mantissa = Imm.getZExtValue() & 0x7fffff;  // 23 bits
5452
5453   // We can handle 4 bits of mantissa.
5454   // mantissa = (16+UInt(e:f:g:h))/16.
5455   if (Mantissa & 0x7ffff)
5456     return -1;
5457   Mantissa >>= 19;
5458   if ((Mantissa & 0xf) != Mantissa)
5459     return -1;
5460
5461   // We can handle 3 bits of exponent: exp == UInt(NOT(b):c:d)-3
5462   if (Exp < -3 || Exp > 4)
5463     return -1;
5464   Exp = ((Exp+3) & 0x7) ^ 4;
5465
5466   return ((int)Sign << 7) | (Exp << 4) | Mantissa;
5467 }
5468
5469 int ARM::getVFPf64Imm(const APFloat &FPImm) {
5470   APInt Imm = FPImm.bitcastToAPInt();
5471   uint64_t Sign = Imm.lshr(63).getZExtValue() & 1;
5472   int64_t Exp = (Imm.lshr(52).getSExtValue() & 0x7ff) - 1023;   // -1022 to 1023
5473   uint64_t Mantissa = Imm.getZExtValue() & 0xfffffffffffffLL;
5474
5475   // We can handle 4 bits of mantissa.
5476   // mantissa = (16+UInt(e:f:g:h))/16.
5477   if (Mantissa & 0xffffffffffffLL)
5478     return -1;
5479   Mantissa >>= 48;
5480   if ((Mantissa & 0xf) != Mantissa)
5481     return -1;
5482
5483   // We can handle 3 bits of exponent: exp == UInt(NOT(b):c:d)-3
5484   if (Exp < -3 || Exp > 4)
5485     return -1;
5486   Exp = ((Exp+3) & 0x7) ^ 4;
5487
5488   return ((int)Sign << 7) | (Exp << 4) | Mantissa;
5489 }
5490
5491 bool ARM::isBitFieldInvertedMask(unsigned v) {
5492   if (v == 0xffffffff)
5493     return 0;
5494   // there can be 1's on either or both "outsides", all the "inside"
5495   // bits must be 0's
5496   unsigned int lsb = 0, msb = 31;
5497   while (v & (1 << msb)) --msb;
5498   while (v & (1 << lsb)) ++lsb;
5499   for (unsigned int i = lsb; i <= msb; ++i) {
5500     if (v & (1 << i))
5501       return 0;
5502   }
5503   return 1;
5504 }
5505
5506 /// isFPImmLegal - Returns true if the target can instruction select the
5507 /// specified FP immediate natively. If false, the legalizer will
5508 /// materialize the FP immediate as a load from a constant pool.
5509 bool ARMTargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
5510   if (!Subtarget->hasVFP3())
5511     return false;
5512   if (VT == MVT::f32)
5513     return ARM::getVFPf32Imm(Imm) != -1;
5514   if (VT == MVT::f64)
5515     return ARM::getVFPf64Imm(Imm) != -1;
5516   return false;
5517 }