lib/Target/ARM/ARMISelLowering.cpp

   1 //===-- ARMISelLowering.cpp - ARM DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that ARM uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "ARM.h"
  16 #include "ARMAddressingModes.h"
  17 #include "ARMConstantPoolValue.h"
  18 #include "ARMISelLowering.h"
  19 #include "ARMMachineFunctionInfo.h"
  20 #include "ARMPerfectShuffle.h"
  21 #include "ARMRegisterInfo.h"
  22 #include "ARMSubtarget.h"
  23 #include "ARMTargetMachine.h"
  24 #include "ARMTargetObjectFile.h"
  25 #include "llvm/CallingConv.h"
  26 #include "llvm/Constants.h"
  27 #include "llvm/Function.h"
  28 #include "llvm/Instruction.h"
  29 #include "llvm/Intrinsics.h"
  30 #include "llvm/GlobalValue.h"
  31 #include "llvm/CodeGen/CallingConvLower.h"
  32 #include "llvm/CodeGen/MachineBasicBlock.h"
  33 #include "llvm/CodeGen/MachineFrameInfo.h"
  34 #include "llvm/CodeGen/MachineFunction.h"
  35 #include "llvm/CodeGen/MachineInstrBuilder.h"
  36 #include "llvm/CodeGen/MachineRegisterInfo.h"
  37 #include "llvm/CodeGen/PseudoSourceValue.h"
  38 #include "llvm/CodeGen/SelectionDAG.h"
  39 #include "llvm/Target/TargetOptions.h"
  40 #include "llvm/ADT/VectorExtras.h"
  41 #include "llvm/Support/ErrorHandling.h"
  42 #include "llvm/Support/MathExtras.h"
  43 using namespace llvm;
  44
  45 static bool CC_ARM_APCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
  46                                    CCValAssign::LocInfo &LocInfo,
  47                                    ISD::ArgFlagsTy &ArgFlags,
  48                                    CCState &State);
  49 static bool CC_ARM_AAPCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
  50                                     CCValAssign::LocInfo &LocInfo,
  51                                     ISD::ArgFlagsTy &ArgFlags,
  52                                     CCState &State);
  53 static bool RetCC_ARM_APCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
  54                                       CCValAssign::LocInfo &LocInfo,
  55                                       ISD::ArgFlagsTy &ArgFlags,
  56                                       CCState &State);
  57 static bool RetCC_ARM_AAPCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
  58                                        CCValAssign::LocInfo &LocInfo,
  59                                        ISD::ArgFlagsTy &ArgFlags,
  60                                        CCState &State);
  61
  62 void ARMTargetLowering::addTypeForNEON(EVT VT, EVT PromotedLdStVT,
  63                                        EVT PromotedBitwiseVT) {
  64   if (VT != PromotedLdStVT) {
  65     setOperationAction(ISD::LOAD, VT.getSimpleVT(), Promote);
  66     AddPromotedToType (ISD::LOAD, VT.getSimpleVT(),
  67                        PromotedLdStVT.getSimpleVT());
  68
  69     setOperationAction(ISD::STORE, VT.getSimpleVT(), Promote);
  70     AddPromotedToType (ISD::STORE, VT.getSimpleVT(),
  71                        PromotedLdStVT.getSimpleVT());
  72   }
  73
  74   EVT ElemTy = VT.getVectorElementType();
  75   if (ElemTy != MVT::i64 && ElemTy != MVT::f64)
  76     setOperationAction(ISD::VSETCC, VT.getSimpleVT(), Custom);
  77   if (ElemTy == MVT::i8 || ElemTy == MVT::i16)
  78     setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT.getSimpleVT(), Custom);
  79   setOperationAction(ISD::BUILD_VECTOR, VT.getSimpleVT(), Custom);
  80   setOperationAction(ISD::VECTOR_SHUFFLE, VT.getSimpleVT(), Custom);
  81   setOperationAction(ISD::SCALAR_TO_VECTOR, VT.getSimpleVT(), Custom);
  82   setOperationAction(ISD::CONCAT_VECTORS, VT.getSimpleVT(), Custom);
  83   setOperationAction(ISD::EXTRACT_SUBVECTOR, VT.getSimpleVT(), Expand);
  84   if (VT.isInteger()) {
  85     setOperationAction(ISD::SHL, VT.getSimpleVT(), Custom);
  86     setOperationAction(ISD::SRA, VT.getSimpleVT(), Custom);
  87     setOperationAction(ISD::SRL, VT.getSimpleVT(), Custom);
  88   }
  89
  90   // Promote all bit-wise operations.
  91   if (VT.isInteger() && VT != PromotedBitwiseVT) {
  92     setOperationAction(ISD::AND, VT.getSimpleVT(), Promote);
  93     AddPromotedToType (ISD::AND, VT.getSimpleVT(),
  94                        PromotedBitwiseVT.getSimpleVT());
  95     setOperationAction(ISD::OR,  VT.getSimpleVT(), Promote);
  96     AddPromotedToType (ISD::OR,  VT.getSimpleVT(),
  97                        PromotedBitwiseVT.getSimpleVT());
  98     setOperationAction(ISD::XOR, VT.getSimpleVT(), Promote);
  99     AddPromotedToType (ISD::XOR, VT.getSimpleVT(),
 100                        PromotedBitwiseVT.getSimpleVT());
 101   }
 102 }
 103
 104 void ARMTargetLowering::addDRTypeForNEON(EVT VT) {
 105   addRegisterClass(VT, ARM::DPRRegisterClass);
 106   addTypeForNEON(VT, MVT::f64, MVT::v2i32);
 107 }
 108
 109 void ARMTargetLowering::addQRTypeForNEON(EVT VT) {
 110   addRegisterClass(VT, ARM::QPRRegisterClass);
 111   addTypeForNEON(VT, MVT::v2f64, MVT::v4i32);
 112 }
 113
 114 static TargetLoweringObjectFile *createTLOF(TargetMachine &TM) {
 115   if (TM.getSubtarget<ARMSubtarget>().isTargetDarwin())
 116     return new TargetLoweringObjectFileMachO();
 117   return new ARMElfTargetObjectFile();
 118 }
 119
 120 ARMTargetLowering::ARMTargetLowering(TargetMachine &TM)
 121     : TargetLowering(TM, createTLOF(TM)), ARMPCLabelIndex(0) {
 122   Subtarget = &TM.getSubtarget<ARMSubtarget>();
 123
 124   if (Subtarget->isTargetDarwin()) {
 125     // Uses VFP for Thumb libfuncs if available.
 126     if (Subtarget->isThumb() && Subtarget->hasVFP2()) {
 127       // Single-precision floating-point arithmetic.
 128       setLibcallName(RTLIB::ADD_F32, "__addsf3vfp");
 129       setLibcallName(RTLIB::SUB_F32, "__subsf3vfp");
 130       setLibcallName(RTLIB::MUL_F32, "__mulsf3vfp");
 131       setLibcallName(RTLIB::DIV_F32, "__divsf3vfp");
 132
 133       // Double-precision floating-point arithmetic.
 134       setLibcallName(RTLIB::ADD_F64, "__adddf3vfp");
 135       setLibcallName(RTLIB::SUB_F64, "__subdf3vfp");
 136       setLibcallName(RTLIB::MUL_F64, "__muldf3vfp");
 137       setLibcallName(RTLIB::DIV_F64, "__divdf3vfp");
 138
 139       // Single-precision comparisons.
 140       setLibcallName(RTLIB::OEQ_F32, "__eqsf2vfp");
 141       setLibcallName(RTLIB::UNE_F32, "__nesf2vfp");
 142       setLibcallName(RTLIB::OLT_F32, "__ltsf2vfp");
 143       setLibcallName(RTLIB::OLE_F32, "__lesf2vfp");
 144       setLibcallName(RTLIB::OGE_F32, "__gesf2vfp");
 145       setLibcallName(RTLIB::OGT_F32, "__gtsf2vfp");
 146       setLibcallName(RTLIB::UO_F32,  "__unordsf2vfp");
 147       setLibcallName(RTLIB::O_F32,   "__unordsf2vfp");
 148
 149       setCmpLibcallCC(RTLIB::OEQ_F32, ISD::SETNE);
 150       setCmpLibcallCC(RTLIB::UNE_F32, ISD::SETNE);
 151       setCmpLibcallCC(RTLIB::OLT_F32, ISD::SETNE);
 152       setCmpLibcallCC(RTLIB::OLE_F32, ISD::SETNE);
 153       setCmpLibcallCC(RTLIB::OGE_F32, ISD::SETNE);
 154       setCmpLibcallCC(RTLIB::OGT_F32, ISD::SETNE);
 155       setCmpLibcallCC(RTLIB::UO_F32,  ISD::SETNE);
 156       setCmpLibcallCC(RTLIB::O_F32,   ISD::SETEQ);
 157
 158       // Double-precision comparisons.
 159       setLibcallName(RTLIB::OEQ_F64, "__eqdf2vfp");
 160       setLibcallName(RTLIB::UNE_F64, "__nedf2vfp");
 161       setLibcallName(RTLIB::OLT_F64, "__ltdf2vfp");
 162       setLibcallName(RTLIB::OLE_F64, "__ledf2vfp");
 163       setLibcallName(RTLIB::OGE_F64, "__gedf2vfp");
 164       setLibcallName(RTLIB::OGT_F64, "__gtdf2vfp");
 165       setLibcallName(RTLIB::UO_F64,  "__unorddf2vfp");
 166       setLibcallName(RTLIB::O_F64,   "__unorddf2vfp");
 167
 168       setCmpLibcallCC(RTLIB::OEQ_F64, ISD::SETNE);
 169       setCmpLibcallCC(RTLIB::UNE_F64, ISD::SETNE);
 170       setCmpLibcallCC(RTLIB::OLT_F64, ISD::SETNE);
 171       setCmpLibcallCC(RTLIB::OLE_F64, ISD::SETNE);
 172       setCmpLibcallCC(RTLIB::OGE_F64, ISD::SETNE);
 173       setCmpLibcallCC(RTLIB::OGT_F64, ISD::SETNE);
 174       setCmpLibcallCC(RTLIB::UO_F64,  ISD::SETNE);
 175       setCmpLibcallCC(RTLIB::O_F64,   ISD::SETEQ);
 176
 177       // Floating-point to integer conversions.
 178       // i64 conversions are done via library routines even when generating VFP
 179       // instructions, so use the same ones.
 180       setLibcallName(RTLIB::FPTOSINT_F64_I32, "__fixdfsivfp");
 181       setLibcallName(RTLIB::FPTOUINT_F64_I32, "__fixunsdfsivfp");
 182       setLibcallName(RTLIB::FPTOSINT_F32_I32, "__fixsfsivfp");
 183       setLibcallName(RTLIB::FPTOUINT_F32_I32, "__fixunssfsivfp");
 184
 185       // Conversions between floating types.
 186       setLibcallName(RTLIB::FPROUND_F64_F32, "__truncdfsf2vfp");
 187       setLibcallName(RTLIB::FPEXT_F32_F64,   "__extendsfdf2vfp");
 188
 189       // Integer to floating-point conversions.
 190       // i64 conversions are done via library routines even when generating VFP
 191       // instructions, so use the same ones.
 192       // FIXME: There appears to be some naming inconsistency in ARM libgcc:
 193       // e.g., __floatunsidf vs. __floatunssidfvfp.
 194       setLibcallName(RTLIB::SINTTOFP_I32_F64, "__floatsidfvfp");
 195       setLibcallName(RTLIB::UINTTOFP_I32_F64, "__floatunssidfvfp");
 196       setLibcallName(RTLIB::SINTTOFP_I32_F32, "__floatsisfvfp");
 197       setLibcallName(RTLIB::UINTTOFP_I32_F32, "__floatunssisfvfp");
 198     }
 199   }
 200
 201   // These libcalls are not available in 32-bit.
 202   setLibcallName(RTLIB::SHL_I128, 0);
 203   setLibcallName(RTLIB::SRL_I128, 0);
 204   setLibcallName(RTLIB::SRA_I128, 0);
 205
 206   // Libcalls should use the AAPCS base standard ABI, even if hard float
 207   // is in effect, as per the ARM RTABI specification, section 4.1.2.
 208   if (Subtarget->isAAPCS_ABI()) {
 209     for (int i = 0; i < RTLIB::UNKNOWN_LIBCALL; ++i) {
 210       setLibcallCallingConv(static_cast<RTLIB::Libcall>(i),
 211                             CallingConv::ARM_AAPCS);
 212     }
 213   }
 214
 215   if (Subtarget->isThumb1Only())
 216     addRegisterClass(MVT::i32, ARM::tGPRRegisterClass);
 217   else
 218     addRegisterClass(MVT::i32, ARM::GPRRegisterClass);
 219   if (!UseSoftFloat && Subtarget->hasVFP2() && !Subtarget->isThumb1Only()) {
 220     addRegisterClass(MVT::f32, ARM::SPRRegisterClass);
 221     addRegisterClass(MVT::f64, ARM::DPRRegisterClass);
 222
 223     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 224   }
 225
 226   if (Subtarget->hasNEON()) {
 227     addDRTypeForNEON(MVT::v2f32);
 228     addDRTypeForNEON(MVT::v8i8);
 229     addDRTypeForNEON(MVT::v4i16);
 230     addDRTypeForNEON(MVT::v2i32);
 231     addDRTypeForNEON(MVT::v1i64);
 232
 233     addQRTypeForNEON(MVT::v4f32);
 234     addQRTypeForNEON(MVT::v2f64);
 235     addQRTypeForNEON(MVT::v16i8);
 236     addQRTypeForNEON(MVT::v8i16);
 237     addQRTypeForNEON(MVT::v4i32);
 238     addQRTypeForNEON(MVT::v2i64);
 239
 240     setTargetDAGCombine(ISD::INTRINSIC_WO_CHAIN);
 241     setTargetDAGCombine(ISD::SHL);
 242     setTargetDAGCombine(ISD::SRL);
 243     setTargetDAGCombine(ISD::SRA);
 244     setTargetDAGCombine(ISD::SIGN_EXTEND);
 245     setTargetDAGCombine(ISD::ZERO_EXTEND);
 246     setTargetDAGCombine(ISD::ANY_EXTEND);
 247   }
 248
 249   computeRegisterProperties();
 250
 251   // ARM does not have f32 extending load.
 252   setLoadExtAction(ISD::EXTLOAD, MVT::f32, Expand);
 253
 254   // ARM does not have i1 sign extending load.
 255   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Promote);
 256
 257   // ARM supports all 4 flavors of integer indexed load / store.
 258   if (!Subtarget->isThumb1Only()) {
 259     for (unsigned im = (unsigned)ISD::PRE_INC;
 260          im != (unsigned)ISD::LAST_INDEXED_MODE; ++im) {
 261       setIndexedLoadAction(im,  MVT::i1,  Legal);
 262       setIndexedLoadAction(im,  MVT::i8,  Legal);
 263       setIndexedLoadAction(im,  MVT::i16, Legal);
 264       setIndexedLoadAction(im,  MVT::i32, Legal);
 265       setIndexedStoreAction(im, MVT::i1,  Legal);
 266       setIndexedStoreAction(im, MVT::i8,  Legal);
 267       setIndexedStoreAction(im, MVT::i16, Legal);
 268       setIndexedStoreAction(im, MVT::i32, Legal);
 269     }
 270   }
 271
 272   // i64 operation support.
 273   if (Subtarget->isThumb1Only()) {
 274     setOperationAction(ISD::MUL,     MVT::i64, Expand);
 275     setOperationAction(ISD::MULHU,   MVT::i32, Expand);
 276     setOperationAction(ISD::MULHS,   MVT::i32, Expand);
 277     setOperationAction(ISD::UMUL_LOHI, MVT::i32, Expand);
 278     setOperationAction(ISD::SMUL_LOHI, MVT::i32, Expand);
 279   } else {
 280     setOperationAction(ISD::MUL,     MVT::i64, Expand);
 281     setOperationAction(ISD::MULHU,   MVT::i32, Expand);
 282     if (!Subtarget->hasV6Ops())
 283       setOperationAction(ISD::MULHS, MVT::i32, Expand);
 284   }
 285   setOperationAction(ISD::SHL_PARTS, MVT::i32, Expand);
 286   setOperationAction(ISD::SRA_PARTS, MVT::i32, Expand);
 287   setOperationAction(ISD::SRL_PARTS, MVT::i32, Expand);
 288   setOperationAction(ISD::SRL,       MVT::i64, Custom);
 289   setOperationAction(ISD::SRA,       MVT::i64, Custom);
 290
 291   // ARM does not have ROTL.
 292   setOperationAction(ISD::ROTL,  MVT::i32, Expand);
 293   setOperationAction(ISD::CTTZ,  MVT::i32, Expand);
 294   setOperationAction(ISD::CTPOP, MVT::i32, Expand);
 295   if (!Subtarget->hasV5TOps() || Subtarget->isThumb1Only())
 296     setOperationAction(ISD::CTLZ, MVT::i32, Expand);
 297
 298   // Only ARMv6 has BSWAP.
 299   if (!Subtarget->hasV6Ops())
 300     setOperationAction(ISD::BSWAP, MVT::i32, Expand);
 301
 302   // These are expanded into libcalls.
 303   setOperationAction(ISD::SDIV,  MVT::i32, Expand);
 304   setOperationAction(ISD::UDIV,  MVT::i32, Expand);
 305   setOperationAction(ISD::SREM,  MVT::i32, Expand);
 306   setOperationAction(ISD::UREM,  MVT::i32, Expand);
 307   setOperationAction(ISD::SDIVREM, MVT::i32, Expand);
 308   setOperationAction(ISD::UDIVREM, MVT::i32, Expand);
 309
 310   // Support label based line numbers.
 311   setOperationAction(ISD::DBG_STOPPOINT, MVT::Other, Expand);
 312   setOperationAction(ISD::DEBUG_LOC, MVT::Other, Expand);
 313
 314   setOperationAction(ISD::GlobalAddress, MVT::i32,   Custom);
 315   setOperationAction(ISD::ConstantPool,  MVT::i32,   Custom);
 316   setOperationAction(ISD::GLOBAL_OFFSET_TABLE, MVT::i32, Custom);
 317   setOperationAction(ISD::GlobalTLSAddress, MVT::i32, Custom);
 318
 319   // Use the default implementation.
 320   setOperationAction(ISD::VASTART,            MVT::Other, Custom);
 321   setOperationAction(ISD::VAARG,              MVT::Other, Expand);
 322   setOperationAction(ISD::VACOPY,             MVT::Other, Expand);
 323   setOperationAction(ISD::VAEND,              MVT::Other, Expand);
 324   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
 325   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
 326   setOperationAction(ISD::EHSELECTION,        MVT::i32,   Expand);
 327   // FIXME: Shouldn't need this, since no register is used, but the legalizer
 328   // doesn't yet know how to not do that for SjLj.
 329   setExceptionSelectorRegister(ARM::R0);
 330   if (Subtarget->isThumb())
 331     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Custom);
 332   else
 333     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Expand);
 334   setOperationAction(ISD::MEMBARRIER,         MVT::Other, Expand);
 335
 336   if (!Subtarget->hasV6Ops() && !Subtarget->isThumb2()) {
 337     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16, Expand);
 338     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8,  Expand);
 339   }
 340   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1, Expand);
 341
 342   if (!UseSoftFloat && Subtarget->hasVFP2() && !Subtarget->isThumb1Only())
 343     // Turn f64->i64 into FMRRD, i64 -> f64 to FMDRR iff target supports vfp2.
 344     setOperationAction(ISD::BIT_CONVERT, MVT::i64, Custom);
 345
 346   // We want to custom lower some of our intrinsics.
 347   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 348   setOperationAction(ISD::INTRINSIC_W_CHAIN, MVT::Other, Custom);
 349   setOperationAction(ISD::INTRINSIC_VOID, MVT::Other, Custom);
 350
 351   setOperationAction(ISD::SETCC,     MVT::i32, Expand);
 352   setOperationAction(ISD::SETCC,     MVT::f32, Expand);
 353   setOperationAction(ISD::SETCC,     MVT::f64, Expand);
 354   setOperationAction(ISD::SELECT,    MVT::i32, Expand);
 355   setOperationAction(ISD::SELECT,    MVT::f32, Expand);
 356   setOperationAction(ISD::SELECT,    MVT::f64, Expand);
 357   setOperationAction(ISD::SELECT_CC, MVT::i32, Custom);
 358   setOperationAction(ISD::SELECT_CC, MVT::f32, Custom);
 359   setOperationAction(ISD::SELECT_CC, MVT::f64, Custom);
 360
 361   setOperationAction(ISD::BRCOND,    MVT::Other, Expand);
 362   setOperationAction(ISD::BR_CC,     MVT::i32,   Custom);
 363   setOperationAction(ISD::BR_CC,     MVT::f32,   Custom);
 364   setOperationAction(ISD::BR_CC,     MVT::f64,   Custom);
 365   setOperationAction(ISD::BR_JT,     MVT::Other, Custom);
 366
 367   // We don't support sin/cos/fmod/copysign/pow
 368   setOperationAction(ISD::FSIN,      MVT::f64, Expand);
 369   setOperationAction(ISD::FSIN,      MVT::f32, Expand);
 370   setOperationAction(ISD::FCOS,      MVT::f32, Expand);
 371   setOperationAction(ISD::FCOS,      MVT::f64, Expand);
 372   setOperationAction(ISD::FREM,      MVT::f64, Expand);
 373   setOperationAction(ISD::FREM,      MVT::f32, Expand);
 374   if (!UseSoftFloat && Subtarget->hasVFP2() && !Subtarget->isThumb1Only()) {
 375     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 376     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 377   }
 378   setOperationAction(ISD::FPOW,      MVT::f64, Expand);
 379   setOperationAction(ISD::FPOW,      MVT::f32, Expand);
 380
 381   // int <-> fp are custom expanded into bit_convert + ARMISD ops.
 382   if (!UseSoftFloat && Subtarget->hasVFP2() && !Subtarget->isThumb1Only()) {
 383     setOperationAction(ISD::SINT_TO_FP, MVT::i32, Custom);
 384     setOperationAction(ISD::UINT_TO_FP, MVT::i32, Custom);
 385     setOperationAction(ISD::FP_TO_UINT, MVT::i32, Custom);
 386     setOperationAction(ISD::FP_TO_SINT, MVT::i32, Custom);
 387   }
 388
 389   // We have target-specific dag combine patterns for the following nodes:
 390   // ARMISD::FMRRD  - No need to call setTargetDAGCombine
 391   setTargetDAGCombine(ISD::ADD);
 392   setTargetDAGCombine(ISD::SUB);
 393
 394   setStackPointerRegisterToSaveRestore(ARM::SP);
 395   setSchedulingPreference(SchedulingForRegPressure);
 396
 397   // FIXME: If-converter should use instruction latency to determine
 398   // profitability rather than relying on fixed limits.
 399   if (Subtarget->getCPUString() == "generic") {
 400     // Generic (and overly aggressive) if-conversion limits.
 401     setIfCvtBlockSizeLimit(10);
 402     setIfCvtDupBlockSizeLimit(2);
 403   } else if (Subtarget->hasV6Ops()) {
 404     setIfCvtBlockSizeLimit(2);
 405     setIfCvtDupBlockSizeLimit(1);
 406   } else {
 407     setIfCvtBlockSizeLimit(3);
 408     setIfCvtDupBlockSizeLimit(2);
 409   }
 410
 411   maxStoresPerMemcpy = 1;   //// temporary - rewrite interface to use type
 412   // Do not enable CodePlacementOpt for now: it currently runs after the
 413   // ARMConstantIslandPass and messes up branch relaxation and placement
 414   // of constant islands.
 415   // benefitFromCodePlacementOpt = true;
 416 }
 417
 418 const char *ARMTargetLowering::getTargetNodeName(unsigned Opcode) const {
 419   switch (Opcode) {
 420   default: return 0;
 421   case ARMISD::Wrapper:       return "ARMISD::Wrapper";
 422   case ARMISD::WrapperJT:     return "ARMISD::WrapperJT";
 423   case ARMISD::CALL:          return "ARMISD::CALL";
 424   case ARMISD::CALL_PRED:     return "ARMISD::CALL_PRED";
 425   case ARMISD::CALL_NOLINK:   return "ARMISD::CALL_NOLINK";
 426   case ARMISD::tCALL:         return "ARMISD::tCALL";
 427   case ARMISD::BRCOND:        return "ARMISD::BRCOND";
 428   case ARMISD::BR_JT:         return "ARMISD::BR_JT";
 429   case ARMISD::BR2_JT:        return "ARMISD::BR2_JT";
 430   case ARMISD::RET_FLAG:      return "ARMISD::RET_FLAG";
 431   case ARMISD::PIC_ADD:       return "ARMISD::PIC_ADD";
 432   case ARMISD::CMP:           return "ARMISD::CMP";
 433   case ARMISD::CMPZ:          return "ARMISD::CMPZ";
 434   case ARMISD::CMPFP:         return "ARMISD::CMPFP";
 435   case ARMISD::CMPFPw0:       return "ARMISD::CMPFPw0";
 436   case ARMISD::FMSTAT:        return "ARMISD::FMSTAT";
 437   case ARMISD::CMOV:          return "ARMISD::CMOV";
 438   case ARMISD::CNEG:          return "ARMISD::CNEG";
 439
 440   case ARMISD::FTOSI:         return "ARMISD::FTOSI";
 441   case ARMISD::FTOUI:         return "ARMISD::FTOUI";
 442   case ARMISD::SITOF:         return "ARMISD::SITOF";
 443   case ARMISD::UITOF:         return "ARMISD::UITOF";
 444
 445   case ARMISD::SRL_FLAG:      return "ARMISD::SRL_FLAG";
 446   case ARMISD::SRA_FLAG:      return "ARMISD::SRA_FLAG";
 447   case ARMISD::RRX:           return "ARMISD::RRX";
 448
 449   case ARMISD::FMRRD:         return "ARMISD::FMRRD";
 450   case ARMISD::FMDRR:         return "ARMISD::FMDRR";
 451
 452   case ARMISD::THREAD_POINTER:return "ARMISD::THREAD_POINTER";
 453
 454   case ARMISD::DYN_ALLOC:     return "ARMISD::DYN_ALLOC";
 455
 456   case ARMISD::VCEQ:          return "ARMISD::VCEQ";
 457   case ARMISD::VCGE:          return "ARMISD::VCGE";
 458   case ARMISD::VCGEU:         return "ARMISD::VCGEU";
 459   case ARMISD::VCGT:          return "ARMISD::VCGT";
 460   case ARMISD::VCGTU:         return "ARMISD::VCGTU";
 461   case ARMISD::VTST:          return "ARMISD::VTST";
 462
 463   case ARMISD::VSHL:          return "ARMISD::VSHL";
 464   case ARMISD::VSHRs:         return "ARMISD::VSHRs";
 465   case ARMISD::VSHRu:         return "ARMISD::VSHRu";
 466   case ARMISD::VSHLLs:        return "ARMISD::VSHLLs";
 467   case ARMISD::VSHLLu:        return "ARMISD::VSHLLu";
 468   case ARMISD::VSHLLi:        return "ARMISD::VSHLLi";
 469   case ARMISD::VSHRN:         return "ARMISD::VSHRN";
 470   case ARMISD::VRSHRs:        return "ARMISD::VRSHRs";
 471   case ARMISD::VRSHRu:        return "ARMISD::VRSHRu";
 472   case ARMISD::VRSHRN:        return "ARMISD::VRSHRN";
 473   case ARMISD::VQSHLs:        return "ARMISD::VQSHLs";
 474   case ARMISD::VQSHLu:        return "ARMISD::VQSHLu";
 475   case ARMISD::VQSHLsu:       return "ARMISD::VQSHLsu";
 476   case ARMISD::VQSHRNs:       return "ARMISD::VQSHRNs";
 477   case ARMISD::VQSHRNu:       return "ARMISD::VQSHRNu";
 478   case ARMISD::VQSHRNsu:      return "ARMISD::VQSHRNsu";
 479   case ARMISD::VQRSHRNs:      return "ARMISD::VQRSHRNs";
 480   case ARMISD::VQRSHRNu:      return "ARMISD::VQRSHRNu";
 481   case ARMISD::VQRSHRNsu:     return "ARMISD::VQRSHRNsu";
 482   case ARMISD::VGETLANEu:     return "ARMISD::VGETLANEu";
 483   case ARMISD::VGETLANEs:     return "ARMISD::VGETLANEs";
 484   case ARMISD::VDUP:          return "ARMISD::VDUP";
 485   case ARMISD::VDUPLANE:      return "ARMISD::VDUPLANE";
 486   case ARMISD::VEXT:          return "ARMISD::VEXT";
 487   case ARMISD::VREV64:        return "ARMISD::VREV64";
 488   case ARMISD::VREV32:        return "ARMISD::VREV32";
 489   case ARMISD::VREV16:        return "ARMISD::VREV16";
 490   case ARMISD::VZIP:          return "ARMISD::VZIP";
 491   case ARMISD::VUZP:          return "ARMISD::VUZP";
 492   case ARMISD::VTRN:          return "ARMISD::VTRN";
 493   }
 494 }
 495
 496 /// getFunctionAlignment - Return the Log2 alignment of this function.
 497 unsigned ARMTargetLowering::getFunctionAlignment(const Function *F) const {
 498   return getTargetMachine().getSubtarget<ARMSubtarget>().isThumb() ? 1 : 2;
 499 }
 500
 501 //===----------------------------------------------------------------------===//
 502 // Lowering Code
 503 //===----------------------------------------------------------------------===//
 504
 505 /// IntCCToARMCC - Convert a DAG integer condition code to an ARM CC
 506 static ARMCC::CondCodes IntCCToARMCC(ISD::CondCode CC) {
 507   switch (CC) {
 508   default: llvm_unreachable("Unknown condition code!");
 509   case ISD::SETNE:  return ARMCC::NE;
 510   case ISD::SETEQ:  return ARMCC::EQ;
 511   case ISD::SETGT:  return ARMCC::GT;
 512   case ISD::SETGE:  return ARMCC::GE;
 513   case ISD::SETLT:  return ARMCC::LT;
 514   case ISD::SETLE:  return ARMCC::LE;
 515   case ISD::SETUGT: return ARMCC::HI;
 516   case ISD::SETUGE: return ARMCC::HS;
 517   case ISD::SETULT: return ARMCC::LO;
 518   case ISD::SETULE: return ARMCC::LS;
 519   }
 520 }
 521
 522 /// FPCCToARMCC - Convert a DAG fp condition code to an ARM CC. It
 523 /// returns true if the operands should be inverted to form the proper
 524 /// comparison.
 525 static bool FPCCToARMCC(ISD::CondCode CC, ARMCC::CondCodes &CondCode,
 526                         ARMCC::CondCodes &CondCode2) {
 527   bool Invert = false;
 528   CondCode2 = ARMCC::AL;
 529   switch (CC) {
 530   default: llvm_unreachable("Unknown FP condition!");
 531   case ISD::SETEQ:
 532   case ISD::SETOEQ: CondCode = ARMCC::EQ; break;
 533   case ISD::SETGT:
 534   case ISD::SETOGT: CondCode = ARMCC::GT; break;
 535   case ISD::SETGE:
 536   case ISD::SETOGE: CondCode = ARMCC::GE; break;
 537   case ISD::SETOLT: CondCode = ARMCC::MI; break;
 538   case ISD::SETOLE: CondCode = ARMCC::GT; Invert = true; break;
 539   case ISD::SETONE: CondCode = ARMCC::MI; CondCode2 = ARMCC::GT; break;
 540   case ISD::SETO:   CondCode = ARMCC::VC; break;
 541   case ISD::SETUO:  CondCode = ARMCC::VS; break;
 542   case ISD::SETUEQ: CondCode = ARMCC::EQ; CondCode2 = ARMCC::VS; break;
 543   case ISD::SETUGT: CondCode = ARMCC::HI; break;
 544   case ISD::SETUGE: CondCode = ARMCC::PL; break;
 545   case ISD::SETLT:
 546   case ISD::SETULT: CondCode = ARMCC::LT; break;
 547   case ISD::SETLE:
 548   case ISD::SETULE: CondCode = ARMCC::LE; break;
 549   case ISD::SETNE:
 550   case ISD::SETUNE: CondCode = ARMCC::NE; break;
 551   }
 552   return Invert;
 553 }
 554
 555 //===----------------------------------------------------------------------===//
 556 //                      Calling Convention Implementation
 557 //===----------------------------------------------------------------------===//
 558
 559 #include "ARMGenCallingConv.inc"
 560
 561 // APCS f64 is in register pairs, possibly split to stack
 562 static bool f64AssignAPCS(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
 563                           CCValAssign::LocInfo &LocInfo,
 564                           CCState &State, bool CanFail) {
 565   static const unsigned RegList[] = { ARM::R0, ARM::R1, ARM::R2, ARM::R3 };
 566
 567   // Try to get the first register.
 568   if (unsigned Reg = State.AllocateReg(RegList, 4))
 569     State.addLoc(CCValAssign::getCustomReg(ValNo, ValVT, Reg, LocVT, LocInfo));
 570   else {
 571     // For the 2nd half of a v2f64, do not fail.
 572     if (CanFail)
 573       return false;
 574
 575     // Put the whole thing on the stack.
 576     State.addLoc(CCValAssign::getCustomMem(ValNo, ValVT,
 577                                            State.AllocateStack(8, 4),
 578                                            LocVT, LocInfo));
 579     return true;
 580   }
 581
 582   // Try to get the second register.
 583   if (unsigned Reg = State.AllocateReg(RegList, 4))
 584     State.addLoc(CCValAssign::getCustomReg(ValNo, ValVT, Reg, LocVT, LocInfo));
 585   else
 586     State.addLoc(CCValAssign::getCustomMem(ValNo, ValVT,
 587                                            State.AllocateStack(4, 4),
 588                                            LocVT, LocInfo));
 589   return true;
 590 }
 591
 592 static bool CC_ARM_APCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
 593                                    CCValAssign::LocInfo &LocInfo,
 594                                    ISD::ArgFlagsTy &ArgFlags,
 595                                    CCState &State) {
 596   if (!f64AssignAPCS(ValNo, ValVT, LocVT, LocInfo, State, true))
 597     return false;
 598   if (LocVT == MVT::v2f64 &&
 599       !f64AssignAPCS(ValNo, ValVT, LocVT, LocInfo, State, false))
 600     return false;
 601   return true;  // we handled it
 602 }
 603
 604 // AAPCS f64 is in aligned register pairs
 605 static bool f64AssignAAPCS(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
 606                            CCValAssign::LocInfo &LocInfo,
 607                            CCState &State, bool CanFail) {
 608   static const unsigned HiRegList[] = { ARM::R0, ARM::R2 };
 609   static const unsigned LoRegList[] = { ARM::R1, ARM::R3 };
 610
 611   unsigned Reg = State.AllocateReg(HiRegList, LoRegList, 2);
 612   if (Reg == 0) {
 613     // For the 2nd half of a v2f64, do not just fail.
 614     if (CanFail)
 615       return false;
 616
 617     // Put the whole thing on the stack.
 618     State.addLoc(CCValAssign::getCustomMem(ValNo, ValVT,
 619                                            State.AllocateStack(8, 8),
 620                                            LocVT, LocInfo));
 621     return true;
 622   }
 623
 624   unsigned i;
 625   for (i = 0; i < 2; ++i)
 626     if (HiRegList[i] == Reg)
 627       break;
 628
 629   State.addLoc(CCValAssign::getCustomReg(ValNo, ValVT, Reg, LocVT, LocInfo));
 630   State.addLoc(CCValAssign::getCustomReg(ValNo, ValVT, LoRegList[i],
 631                                          LocVT, LocInfo));
 632   return true;
 633 }
 634
 635 static bool CC_ARM_AAPCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
 636                                     CCValAssign::LocInfo &LocInfo,
 637                                     ISD::ArgFlagsTy &ArgFlags,
 638                                     CCState &State) {
 639   if (!f64AssignAAPCS(ValNo, ValVT, LocVT, LocInfo, State, true))
 640     return false;
 641   if (LocVT == MVT::v2f64 &&
 642       !f64AssignAAPCS(ValNo, ValVT, LocVT, LocInfo, State, false))
 643     return false;
 644   return true;  // we handled it
 645 }
 646
 647 static bool f64RetAssign(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
 648                          CCValAssign::LocInfo &LocInfo, CCState &State) {
 649   static const unsigned HiRegList[] = { ARM::R0, ARM::R2 };
 650   static const unsigned LoRegList[] = { ARM::R1, ARM::R3 };
 651
 652   unsigned Reg = State.AllocateReg(HiRegList, LoRegList, 2);
 653   if (Reg == 0)
 654     return false; // we didn't handle it
 655
 656   unsigned i;
 657   for (i = 0; i < 2; ++i)
 658     if (HiRegList[i] == Reg)
 659       break;
 660
 661   State.addLoc(CCValAssign::getCustomReg(ValNo, ValVT, Reg, LocVT, LocInfo));
 662   State.addLoc(CCValAssign::getCustomReg(ValNo, ValVT, LoRegList[i],
 663                                          LocVT, LocInfo));
 664   return true;
 665 }
 666
 667 static bool RetCC_ARM_APCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
 668                                       CCValAssign::LocInfo &LocInfo,
 669                                       ISD::ArgFlagsTy &ArgFlags,
 670                                       CCState &State) {
 671   if (!f64RetAssign(ValNo, ValVT, LocVT, LocInfo, State))
 672     return false;
 673   if (LocVT == MVT::v2f64 && !f64RetAssign(ValNo, ValVT, LocVT, LocInfo, State))
 674     return false;
 675   return true;  // we handled it
 676 }
 677
 678 static bool RetCC_ARM_AAPCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
 679                                        CCValAssign::LocInfo &LocInfo,
 680                                        ISD::ArgFlagsTy &ArgFlags,
 681                                        CCState &State) {
 682   return RetCC_ARM_APCS_Custom_f64(ValNo, ValVT, LocVT, LocInfo, ArgFlags,
 683                                    State);
 684 }
 685
 686 /// CCAssignFnForNode - Selects the correct CCAssignFn for a the
 687 /// given CallingConvention value.
 688 CCAssignFn *ARMTargetLowering::CCAssignFnForNode(unsigned CC,
 689                                                  bool Return,
 690                                                  bool isVarArg) const {
 691   switch (CC) {
 692   default:
 693     llvm_unreachable("Unsupported calling convention");
 694   case CallingConv::C:
 695   case CallingConv::Fast:
 696     // Use target triple & subtarget features to do actual dispatch.
 697     if (Subtarget->isAAPCS_ABI()) {
 698       if (Subtarget->hasVFP2() &&
 699           FloatABIType == FloatABI::Hard && !isVarArg)
 700         return (Return ? RetCC_ARM_AAPCS_VFP: CC_ARM_AAPCS_VFP);
 701       else
 702         return (Return ? RetCC_ARM_AAPCS: CC_ARM_AAPCS);
 703     } else
 704         return (Return ? RetCC_ARM_APCS: CC_ARM_APCS);
 705   case CallingConv::ARM_AAPCS_VFP:
 706     return (Return ? RetCC_ARM_AAPCS_VFP: CC_ARM_AAPCS_VFP);
 707   case CallingConv::ARM_AAPCS:
 708     return (Return ? RetCC_ARM_AAPCS: CC_ARM_AAPCS);
 709   case CallingConv::ARM_APCS:
 710     return (Return ? RetCC_ARM_APCS: CC_ARM_APCS);
 711   }
 712 }
 713
 714 /// LowerCallResult - Lower the result values of a call into the
 715 /// appropriate copies out of appropriate physical registers.
 716 SDValue
 717 ARMTargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
 718                                    unsigned CallConv, bool isVarArg,
 719                                    const SmallVectorImpl<ISD::InputArg> &Ins,
 720                                    DebugLoc dl, SelectionDAG &DAG,
 721                                    SmallVectorImpl<SDValue> &InVals) {
 722
 723   // Assign locations to each value returned by this call.
 724   SmallVector<CCValAssign, 16> RVLocs;
 725   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
 726                  RVLocs, *DAG.getContext());
 727   CCInfo.AnalyzeCallResult(Ins,
 728                            CCAssignFnForNode(CallConv, /* Return*/ true,
 729                                              isVarArg));
 730
 731   // Copy all of the result registers out of their specified physreg.
 732   for (unsigned i = 0; i != RVLocs.size(); ++i) {
 733     CCValAssign VA = RVLocs[i];
 734
 735     SDValue Val;
 736     if (VA.needsCustom()) {
 737       // Handle f64 or half of a v2f64.
 738       SDValue Lo = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), MVT::i32,
 739                                       InFlag);
 740       Chain = Lo.getValue(1);
 741       InFlag = Lo.getValue(2);
 742       VA = RVLocs[++i]; // skip ahead to next loc
 743       SDValue Hi = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), MVT::i32,
 744                                       InFlag);
 745       Chain = Hi.getValue(1);
 746       InFlag = Hi.getValue(2);
 747       Val = DAG.getNode(ARMISD::FMDRR, dl, MVT::f64, Lo, Hi);
 748
 749       if (VA.getLocVT() == MVT::v2f64) {
 750         SDValue Vec = DAG.getNode(ISD::UNDEF, dl, MVT::v2f64);
 751         Vec = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64, Vec, Val,
 752                           DAG.getConstant(0, MVT::i32));
 753
 754         VA = RVLocs[++i]; // skip ahead to next loc
 755         Lo = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), MVT::i32, InFlag);
 756         Chain = Lo.getValue(1);
 757         InFlag = Lo.getValue(2);
 758         VA = RVLocs[++i]; // skip ahead to next loc
 759         Hi = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), MVT::i32, InFlag);
 760         Chain = Hi.getValue(1);
 761         InFlag = Hi.getValue(2);
 762         Val = DAG.getNode(ARMISD::FMDRR, dl, MVT::f64, Lo, Hi);
 763         Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64, Vec, Val,
 764                           DAG.getConstant(1, MVT::i32));
 765       }
 766     } else {
 767       Val = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), VA.getLocVT(),
 768                                InFlag);
 769       Chain = Val.getValue(1);
 770       InFlag = Val.getValue(2);
 771     }
 772
 773     switch (VA.getLocInfo()) {
 774     default: llvm_unreachable("Unknown loc info!");
 775     case CCValAssign::Full: break;
 776     case CCValAssign::BCvt:
 777       Val = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getValVT(), Val);
 778       break;
 779     }
 780
 781     InVals.push_back(Val);
 782   }
 783
 784   return Chain;
 785 }
 786
 787 /// CreateCopyOfByValArgument - Make a copy of an aggregate at address specified
 788 /// by "Src" to address "Dst" of size "Size".  Alignment information is
 789 /// specified by the specific parameter attribute.  The copy will be passed as
 790 /// a byval function parameter.
 791 /// Sometimes what we are copying is the end of a larger object, the part that
 792 /// does not fit in registers.
 793 static SDValue
 794 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
 795                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
 796                           DebugLoc dl) {
 797   SDValue SizeNode = DAG.getConstant(Flags.getByValSize(), MVT::i32);
 798   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
 799                        /*AlwaysInline=*/false, NULL, 0, NULL, 0);
 800 }
 801
 802 /// LowerMemOpCallTo - Store the argument to the stack.
 803 SDValue
 804 ARMTargetLowering::LowerMemOpCallTo(SDValue Chain,
 805                                     SDValue StackPtr, SDValue Arg,
 806                                     DebugLoc dl, SelectionDAG &DAG,
 807                                     const CCValAssign &VA,
 808                                     ISD::ArgFlagsTy Flags) {
 809   unsigned LocMemOffset = VA.getLocMemOffset();
 810   SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset);
 811   PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
 812   if (Flags.isByVal()) {
 813     return CreateCopyOfByValArgument(Arg, PtrOff, Chain, Flags, DAG, dl);
 814   }
 815   return DAG.getStore(Chain, dl, Arg, PtrOff,
 816                       PseudoSourceValue::getStack(), LocMemOffset);
 817 }
 818
 819 void ARMTargetLowering::PassF64ArgInRegs(DebugLoc dl, SelectionDAG &DAG,
 820                                          SDValue Chain, SDValue &Arg,
 821                                          RegsToPassVector &RegsToPass,
 822                                          CCValAssign &VA, CCValAssign &NextVA,
 823                                          SDValue &StackPtr,
 824                                          SmallVector<SDValue, 8> &MemOpChains,
 825                                          ISD::ArgFlagsTy Flags) {
 826
 827   SDValue fmrrd = DAG.getNode(ARMISD::FMRRD, dl,
 828                               DAG.getVTList(MVT::i32, MVT::i32), Arg);
 829   RegsToPass.push_back(std::make_pair(VA.getLocReg(), fmrrd));
 830
 831   if (NextVA.isRegLoc())
 832     RegsToPass.push_back(std::make_pair(NextVA.getLocReg(), fmrrd.getValue(1)));
 833   else {
 834     assert(NextVA.isMemLoc());
 835     if (StackPtr.getNode() == 0)
 836       StackPtr = DAG.getCopyFromReg(Chain, dl, ARM::SP, getPointerTy());
 837
 838     MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, fmrrd.getValue(1),
 839                                            dl, DAG, NextVA,
 840                                            Flags));
 841   }
 842 }
 843
 844 /// LowerCall - Lowering a call into a callseq_start <-
 845 /// ARMISD:CALL <- callseq_end chain. Also add input and output parameter
 846 /// nodes.
 847 SDValue
 848 ARMTargetLowering::LowerCall(SDValue Chain, SDValue Callee,
 849                              unsigned CallConv, bool isVarArg,
 850                              bool isTailCall,
 851                              const SmallVectorImpl<ISD::OutputArg> &Outs,
 852                              const SmallVectorImpl<ISD::InputArg> &Ins,
 853                              DebugLoc dl, SelectionDAG &DAG,
 854                              SmallVectorImpl<SDValue> &InVals) {
 855
 856   // Analyze operands of the call, assigning locations to each operand.
 857   SmallVector<CCValAssign, 16> ArgLocs;
 858   CCState CCInfo(CallConv, isVarArg, getTargetMachine(), ArgLocs,
 859                  *DAG.getContext());
 860   CCInfo.AnalyzeCallOperands(Outs,
 861                              CCAssignFnForNode(CallConv, /* Return*/ false,
 862                                                isVarArg));
 863
 864   // Get a count of how many bytes are to be pushed on the stack.
 865   unsigned NumBytes = CCInfo.getNextStackOffset();
 866
 867   // Adjust the stack pointer for the new arguments...
 868   // These operations are automatically eliminated by the prolog/epilog pass
 869   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
 870
 871   SDValue StackPtr = DAG.getRegister(ARM::SP, MVT::i32);
 872
 873   RegsToPassVector RegsToPass;
 874   SmallVector<SDValue, 8> MemOpChains;
 875
 876   // Walk the register/memloc assignments, inserting copies/loads.  In the case
 877   // of tail call optimization, arguments are handled later.
 878   for (unsigned i = 0, realArgIdx = 0, e = ArgLocs.size();
 879        i != e;
 880        ++i, ++realArgIdx) {
 881     CCValAssign &VA = ArgLocs[i];
 882     SDValue Arg = Outs[realArgIdx].Val;
 883     ISD::ArgFlagsTy Flags = Outs[realArgIdx].Flags;
 884
 885     // Promote the value if needed.
 886     switch (VA.getLocInfo()) {
 887     default: llvm_unreachable("Unknown loc info!");
 888     case CCValAssign::Full: break;
 889     case CCValAssign::SExt:
 890       Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, VA.getLocVT(), Arg);
 891       break;
 892     case CCValAssign::ZExt:
 893       Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, VA.getLocVT(), Arg);
 894       break;
 895     case CCValAssign::AExt:
 896       Arg = DAG.getNode(ISD::ANY_EXTEND, dl, VA.getLocVT(), Arg);
 897       break;
 898     case CCValAssign::BCvt:
 899       Arg = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getLocVT(), Arg);
 900       break;
 901     }
 902
 903     // f64 and v2f64 might be passed in i32 pairs and must be split into pieces
 904     if (VA.needsCustom()) {
 905       if (VA.getLocVT() == MVT::v2f64) {
 906         SDValue Op0 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Arg,
 907                                   DAG.getConstant(0, MVT::i32));
 908         SDValue Op1 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Arg,
 909                                   DAG.getConstant(1, MVT::i32));
 910
 911         PassF64ArgInRegs(dl, DAG, Chain, Op0, RegsToPass,
 912                          VA, ArgLocs[++i], StackPtr, MemOpChains, Flags);
 913
 914         VA = ArgLocs[++i]; // skip ahead to next loc
 915         if (VA.isRegLoc()) {
 916           PassF64ArgInRegs(dl, DAG, Chain, Op1, RegsToPass,
 917                            VA, ArgLocs[++i], StackPtr, MemOpChains, Flags);
 918         } else {
 919           assert(VA.isMemLoc());
 920           if (StackPtr.getNode() == 0)
 921             StackPtr = DAG.getCopyFromReg(Chain, dl, ARM::SP, getPointerTy());
 922
 923           MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Op1,
 924                                                  dl, DAG, VA, Flags));
 925         }
 926       } else {
 927         PassF64ArgInRegs(dl, DAG, Chain, Arg, RegsToPass, VA, ArgLocs[++i],
 928                          StackPtr, MemOpChains, Flags);
 929       }
 930     } else if (VA.isRegLoc()) {
 931       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
 932     } else {
 933       assert(VA.isMemLoc());
 934       if (StackPtr.getNode() == 0)
 935         StackPtr = DAG.getCopyFromReg(Chain, dl, ARM::SP, getPointerTy());
 936
 937       MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Arg,
 938                                              dl, DAG, VA, Flags));
 939     }
 940   }
 941
 942   if (!MemOpChains.empty())
 943     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
 944                         &MemOpChains[0], MemOpChains.size());
 945
 946   // Build a sequence of copy-to-reg nodes chained together with token chain
 947   // and flag operands which copy the outgoing args into the appropriate regs.
 948   SDValue InFlag;
 949   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
 950     Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
 951                              RegsToPass[i].second, InFlag);
 952     InFlag = Chain.getValue(1);
 953   }
 954
 955   // If the callee is a GlobalAddress/ExternalSymbol node (quite common, every
 956   // direct call is) turn it into a TargetGlobalAddress/TargetExternalSymbol
 957   // node so that legalize doesn't hack it.
 958   bool isDirect = false;
 959   bool isARMFunc = false;
 960   bool isLocalARMFunc = false;
 961   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
 962     GlobalValue *GV = G->getGlobal();
 963     isDirect = true;
 964     bool isExt = GV->isDeclaration() || GV->isWeakForLinker();
 965     bool isStub = (isExt && Subtarget->isTargetDarwin()) &&
 966                    getTargetMachine().getRelocationModel() != Reloc::Static;
 967     isARMFunc = !Subtarget->isThumb() || isStub;
 968     // ARM call to a local ARM function is predicable.
 969     isLocalARMFunc = !Subtarget->isThumb() && !isExt;
 970     // tBX takes a register source operand.
 971     if (isARMFunc && Subtarget->isThumb1Only() && !Subtarget->hasV5TOps()) {
 972       ARMConstantPoolValue *CPV = new ARMConstantPoolValue(GV, ARMPCLabelIndex,
 973                                                            ARMCP::CPStub, 4);
 974       SDValue CPAddr = DAG.getTargetConstantPool(CPV, getPointerTy(), 4);
 975       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
 976       Callee = DAG.getLoad(getPointerTy(), dl,
 977                            DAG.getEntryNode(), CPAddr, NULL, 0);
 978       SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex++, MVT::i32);
 979       Callee = DAG.getNode(ARMISD::PIC_ADD, dl,
 980                            getPointerTy(), Callee, PICLabel);
 981    } else
 982       Callee = DAG.getTargetGlobalAddress(GV, getPointerTy());
 983   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
 984     isDirect = true;
 985     bool isStub = Subtarget->isTargetDarwin() &&
 986                   getTargetMachine().getRelocationModel() != Reloc::Static;
 987     isARMFunc = !Subtarget->isThumb() || isStub;
 988     // tBX takes a register source operand.
 989     const char *Sym = S->getSymbol();
 990     if (isARMFunc && Subtarget->isThumb1Only() && !Subtarget->hasV5TOps()) {
 991       ARMConstantPoolValue *CPV = new ARMConstantPoolValue(*DAG.getContext(),
 992                                                           Sym, ARMPCLabelIndex,
 993                                                            ARMCP::CPStub, 4);
 994       SDValue CPAddr = DAG.getTargetConstantPool(CPV, getPointerTy(), 4);
 995       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
 996       Callee = DAG.getLoad(getPointerTy(), dl,
 997                            DAG.getEntryNode(), CPAddr, NULL, 0);
 998       SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex++, MVT::i32);
 999       Callee = DAG.getNode(ARMISD::PIC_ADD, dl,
1000                            getPointerTy(), Callee, PICLabel);
1001     } else
1002       Callee = DAG.getTargetExternalSymbol(Sym, getPointerTy());
1003   }
1004
1005   // FIXME: handle tail calls differently.
1006   unsigned CallOpc;
1007   if (Subtarget->isThumb()) {
1008     if ((!isDirect || isARMFunc) && !Subtarget->hasV5TOps())
1009       CallOpc = ARMISD::CALL_NOLINK;
1010     else
1011       CallOpc = isARMFunc ? ARMISD::CALL : ARMISD::tCALL;
1012   } else {
1013     CallOpc = (isDirect || Subtarget->hasV5TOps())
1014       ? (isLocalARMFunc ? ARMISD::CALL_PRED : ARMISD::CALL)
1015       : ARMISD::CALL_NOLINK;
1016   }
1017   if (CallOpc == ARMISD::CALL_NOLINK && !Subtarget->isThumb1Only()) {
1018     // implicit def LR - LR mustn't be allocated as GRP:$dst of CALL_NOLINK
1019     Chain = DAG.getCopyToReg(Chain, dl, ARM::LR, DAG.getUNDEF(MVT::i32),InFlag);
1020     InFlag = Chain.getValue(1);
1021   }
1022
1023   std::vector<SDValue> Ops;
1024   Ops.push_back(Chain);
1025   Ops.push_back(Callee);
1026
1027   // Add argument registers to the end of the list so that they are known live
1028   // into the call.
1029   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
1030     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
1031                                   RegsToPass[i].second.getValueType()));
1032
1033   if (InFlag.getNode())
1034     Ops.push_back(InFlag);
1035   // Returns a chain and a flag for retval copy to use.
1036   Chain = DAG.getNode(CallOpc, dl, DAG.getVTList(MVT::Other, MVT::Flag),
1037                       &Ops[0], Ops.size());
1038   InFlag = Chain.getValue(1);
1039
1040   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
1041                              DAG.getIntPtrConstant(0, true), InFlag);
1042   if (!Ins.empty())
1043     InFlag = Chain.getValue(1);
1044
1045   // Handle result values, copying them out of physregs into vregs that we
1046   // return.
1047   return LowerCallResult(Chain, InFlag, CallConv, isVarArg, Ins,
1048                          dl, DAG, InVals);
1049 }
1050
1051 SDValue
1052 ARMTargetLowering::LowerReturn(SDValue Chain,
1053                                unsigned CallConv, bool isVarArg,
1054                                const SmallVectorImpl<ISD::OutputArg> &Outs,
1055                                DebugLoc dl, SelectionDAG &DAG) {
1056
1057   // CCValAssign - represent the assignment of the return value to a location.
1058   SmallVector<CCValAssign, 16> RVLocs;
1059
1060   // CCState - Info about the registers and stack slots.
1061   CCState CCInfo(CallConv, isVarArg, getTargetMachine(), RVLocs,
1062                  *DAG.getContext());
1063
1064   // Analyze outgoing return values.
1065   CCInfo.AnalyzeReturn(Outs, CCAssignFnForNode(CallConv, /* Return */ true,
1066                                                isVarArg));
1067
1068   // If this is the first return lowered for this function, add
1069   // the regs to the liveout set for the function.
1070   if (DAG.getMachineFunction().getRegInfo().liveout_empty()) {
1071     for (unsigned i = 0; i != RVLocs.size(); ++i)
1072       if (RVLocs[i].isRegLoc())
1073         DAG.getMachineFunction().getRegInfo().addLiveOut(RVLocs[i].getLocReg());
1074   }
1075
1076   SDValue Flag;
1077
1078   // Copy the result values into the output registers.
1079   for (unsigned i = 0, realRVLocIdx = 0;
1080        i != RVLocs.size();
1081        ++i, ++realRVLocIdx) {
1082     CCValAssign &VA = RVLocs[i];
1083     assert(VA.isRegLoc() && "Can only return in registers!");
1084
1085     SDValue Arg = Outs[realRVLocIdx].Val;
1086
1087     switch (VA.getLocInfo()) {
1088     default: llvm_unreachable("Unknown loc info!");
1089     case CCValAssign::Full: break;
1090     case CCValAssign::BCvt:
1091       Arg = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getLocVT(), Arg);
1092       break;
1093     }
1094
1095     if (VA.needsCustom()) {
1096       if (VA.getLocVT() == MVT::v2f64) {
1097         // Extract the first half and return it in two registers.
1098         SDValue Half = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Arg,
1099                                    DAG.getConstant(0, MVT::i32));
1100         SDValue HalfGPRs = DAG.getNode(ARMISD::FMRRD, dl,
1101                                        DAG.getVTList(MVT::i32, MVT::i32), Half);
1102
1103         Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), HalfGPRs, Flag);
1104         Flag = Chain.getValue(1);
1105         VA = RVLocs[++i]; // skip ahead to next loc
1106         Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(),
1107                                  HalfGPRs.getValue(1), Flag);
1108         Flag = Chain.getValue(1);
1109         VA = RVLocs[++i]; // skip ahead to next loc
1110
1111         // Extract the 2nd half and fall through to handle it as an f64 value.
1112         Arg = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Arg,
1113                           DAG.getConstant(1, MVT::i32));
1114       }
1115       // Legalize ret f64 -> ret 2 x i32.  We always have fmrrd if f64 is
1116       // available.
1117       SDValue fmrrd = DAG.getNode(ARMISD::FMRRD, dl,
1118                                   DAG.getVTList(MVT::i32, MVT::i32), &Arg, 1);
1119       Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), fmrrd, Flag);
1120       Flag = Chain.getValue(1);
1121       VA = RVLocs[++i]; // skip ahead to next loc
1122       Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), fmrrd.getValue(1),
1123                                Flag);
1124     } else
1125       Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), Arg, Flag);
1126
1127     // Guarantee that all emitted copies are
1128     // stuck together, avoiding something bad.
1129     Flag = Chain.getValue(1);
1130   }
1131
1132   SDValue result;
1133   if (Flag.getNode())
1134     result = DAG.getNode(ARMISD::RET_FLAG, dl, MVT::Other, Chain, Flag);
1135   else // Return Void
1136     result = DAG.getNode(ARMISD::RET_FLAG, dl, MVT::Other, Chain);
1137
1138   return result;
1139 }
1140
1141 // ConstantPool, JumpTable, GlobalAddress, and ExternalSymbol are lowered as
1142 // their target counterpart wrapped in the ARMISD::Wrapper node. Suppose N is
1143 // one of the above mentioned nodes. It has to be wrapped because otherwise
1144 // Select(N) returns N. So the raw TargetGlobalAddress nodes, etc. can only
1145 // be used to form addressing mode. These wrapped nodes will be selected
1146 // into MOVi.
1147 static SDValue LowerConstantPool(SDValue Op, SelectionDAG &DAG) {
1148   EVT PtrVT = Op.getValueType();
1149   // FIXME there is no actual debug info here
1150   DebugLoc dl = Op.getDebugLoc();
1151   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
1152   SDValue Res;
1153   if (CP->isMachineConstantPoolEntry())
1154     Res = DAG.getTargetConstantPool(CP->getMachineCPVal(), PtrVT,
1155                                     CP->getAlignment());
1156   else
1157     Res = DAG.getTargetConstantPool(CP->getConstVal(), PtrVT,
1158                                     CP->getAlignment());
1159   return DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, Res);
1160 }
1161
1162 // Lower ISD::GlobalTLSAddress using the "general dynamic" model
1163 SDValue
1164 ARMTargetLowering::LowerToTLSGeneralDynamicModel(GlobalAddressSDNode *GA,
1165                                                  SelectionDAG &DAG) {
1166   DebugLoc dl = GA->getDebugLoc();
1167   EVT PtrVT = getPointerTy();
1168   unsigned char PCAdj = Subtarget->isThumb() ? 4 : 8;
1169   ARMConstantPoolValue *CPV =
1170     new ARMConstantPoolValue(GA->getGlobal(), ARMPCLabelIndex, ARMCP::CPValue,
1171                              PCAdj, "tlsgd", true);
1172   SDValue Argument = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1173   Argument = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, Argument);
1174   Argument = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Argument, NULL, 0);
1175   SDValue Chain = Argument.getValue(1);
1176
1177   SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex++, MVT::i32);
1178   Argument = DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Argument, PICLabel);
1179
1180   // call __tls_get_addr.
1181   ArgListTy Args;
1182   ArgListEntry Entry;
1183   Entry.Node = Argument;
1184   Entry.Ty = (const Type *) Type::getInt32Ty(*DAG.getContext());
1185   Args.push_back(Entry);
1186   // FIXME: is there useful debug info available here?
1187   std::pair<SDValue, SDValue> CallResult =
1188     LowerCallTo(Chain, (const Type *) Type::getInt32Ty(*DAG.getContext()),
1189                 false, false, false, false,
1190                 0, CallingConv::C, false, /*isReturnValueUsed=*/true,
1191                 DAG.getExternalSymbol("__tls_get_addr", PtrVT), Args, DAG, dl);
1192   return CallResult.first;
1193 }
1194
1195 // Lower ISD::GlobalTLSAddress using the "initial exec" or
1196 // "local exec" model.
1197 SDValue
1198 ARMTargetLowering::LowerToTLSExecModels(GlobalAddressSDNode *GA,
1199                                         SelectionDAG &DAG) {
1200   GlobalValue *GV = GA->getGlobal();
1201   DebugLoc dl = GA->getDebugLoc();
1202   SDValue Offset;
1203   SDValue Chain = DAG.getEntryNode();
1204   EVT PtrVT = getPointerTy();
1205   // Get the Thread Pointer
1206   SDValue ThreadPointer = DAG.getNode(ARMISD::THREAD_POINTER, dl, PtrVT);
1207
1208   if (GV->isDeclaration()) {
1209     // initial exec model
1210     unsigned char PCAdj = Subtarget->isThumb() ? 4 : 8;
1211     ARMConstantPoolValue *CPV =
1212       new ARMConstantPoolValue(GA->getGlobal(), ARMPCLabelIndex, ARMCP::CPValue,
1213                                PCAdj, "gottpoff", true);
1214     Offset = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1215     Offset = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, Offset);
1216     Offset = DAG.getLoad(PtrVT, dl, Chain, Offset, NULL, 0);
1217     Chain = Offset.getValue(1);
1218
1219     SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex++, MVT::i32);
1220     Offset = DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Offset, PICLabel);
1221
1222     Offset = DAG.getLoad(PtrVT, dl, Chain, Offset, NULL, 0);
1223   } else {
1224     // local exec model
1225     ARMConstantPoolValue *CPV =
1226       new ARMConstantPoolValue(GV, ARMCP::CPValue, "tpoff");
1227     Offset = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1228     Offset = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, Offset);
1229     Offset = DAG.getLoad(PtrVT, dl, Chain, Offset, NULL, 0);
1230   }
1231
1232   // The address of the thread local variable is the add of the thread
1233   // pointer with the offset of the variable.
1234   return DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, Offset);
1235 }
1236
1237 SDValue
1238 ARMTargetLowering::LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) {
1239   // TODO: implement the "local dynamic" model
1240   assert(Subtarget->isTargetELF() &&
1241          "TLS not implemented for non-ELF targets");
1242   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
1243   // If the relocation model is PIC, use the "General Dynamic" TLS Model,
1244   // otherwise use the "Local Exec" TLS Model
1245   if (getTargetMachine().getRelocationModel() == Reloc::PIC_)
1246     return LowerToTLSGeneralDynamicModel(GA, DAG);
1247   else
1248     return LowerToTLSExecModels(GA, DAG);
1249 }
1250
1251 SDValue ARMTargetLowering::LowerGlobalAddressELF(SDValue Op,
1252                                                  SelectionDAG &DAG) {
1253   EVT PtrVT = getPointerTy();
1254   DebugLoc dl = Op.getDebugLoc();
1255   GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
1256   Reloc::Model RelocM = getTargetMachine().getRelocationModel();
1257   if (RelocM == Reloc::PIC_) {
1258     bool UseGOTOFF = GV->hasLocalLinkage() || GV->hasHiddenVisibility();
1259     ARMConstantPoolValue *CPV =
1260       new ARMConstantPoolValue(GV, ARMCP::CPValue, UseGOTOFF ? "GOTOFF":"GOT");
1261     SDValue CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1262     CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1263     SDValue Result = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(),
1264                                  CPAddr, NULL, 0);
1265     SDValue Chain = Result.getValue(1);
1266     SDValue GOT = DAG.getGLOBAL_OFFSET_TABLE(PtrVT);
1267     Result = DAG.getNode(ISD::ADD, dl, PtrVT, Result, GOT);
1268     if (!UseGOTOFF)
1269       Result = DAG.getLoad(PtrVT, dl, Chain, Result, NULL, 0);
1270     return Result;
1271   } else {
1272     SDValue CPAddr = DAG.getTargetConstantPool(GV, PtrVT, 4);
1273     CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1274     return DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), CPAddr, NULL, 0);
1275   }
1276 }
1277
1278 /// GVIsIndirectSymbol - true if the GV will be accessed via an indirect symbol
1279 /// even in non-static mode.
1280 static bool GVIsIndirectSymbol(GlobalValue *GV, Reloc::Model RelocM) {
1281   // If symbol visibility is hidden, the extra load is not needed if
1282   // the symbol is definitely defined in the current translation unit.
1283   bool isDecl = GV->isDeclaration() || GV->hasAvailableExternallyLinkage();
1284   if (GV->hasHiddenVisibility() && (!isDecl && !GV->hasCommonLinkage()))
1285     return false;
1286   return RelocM != Reloc::Static && (isDecl || GV->isWeakForLinker());
1287 }
1288
1289 SDValue ARMTargetLowering::LowerGlobalAddressDarwin(SDValue Op,
1290                                                     SelectionDAG &DAG) {
1291   EVT PtrVT = getPointerTy();
1292   DebugLoc dl = Op.getDebugLoc();
1293   GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
1294   Reloc::Model RelocM = getTargetMachine().getRelocationModel();
1295   bool IsIndirect = GVIsIndirectSymbol(GV, RelocM);
1296   SDValue CPAddr;
1297   if (RelocM == Reloc::Static)
1298     CPAddr = DAG.getTargetConstantPool(GV, PtrVT, 4);
1299   else {
1300     unsigned PCAdj = (RelocM != Reloc::PIC_)
1301       ? 0 : (Subtarget->isThumb() ? 4 : 8);
1302     ARMCP::ARMCPKind Kind = IsIndirect ? ARMCP::CPNonLazyPtr
1303       : ARMCP::CPValue;
1304     ARMConstantPoolValue *CPV = new ARMConstantPoolValue(GV, ARMPCLabelIndex,
1305                                                          Kind, PCAdj);
1306     CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1307   }
1308   CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1309
1310   SDValue Result = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), CPAddr, NULL, 0);
1311   SDValue Chain = Result.getValue(1);
1312
1313   if (RelocM == Reloc::PIC_) {
1314     SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex++, MVT::i32);
1315     Result = DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Result, PICLabel);
1316   }
1317   if (IsIndirect)
1318     Result = DAG.getLoad(PtrVT, dl, Chain, Result, NULL, 0);
1319
1320   return Result;
1321 }
1322
1323 SDValue ARMTargetLowering::LowerGLOBAL_OFFSET_TABLE(SDValue Op,
1324                                                     SelectionDAG &DAG){
1325   assert(Subtarget->isTargetELF() &&
1326          "GLOBAL OFFSET TABLE not implemented for non-ELF targets");
1327   EVT PtrVT = getPointerTy();
1328   DebugLoc dl = Op.getDebugLoc();
1329   unsigned PCAdj = Subtarget->isThumb() ? 4 : 8;
1330   ARMConstantPoolValue *CPV = new ARMConstantPoolValue(*DAG.getContext(),
1331                                                        "_GLOBAL_OFFSET_TABLE_",
1332                                                        ARMPCLabelIndex,
1333                                                        ARMCP::CPValue, PCAdj);
1334   SDValue CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1335   CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1336   SDValue Result = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), CPAddr, NULL, 0);
1337   SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex++, MVT::i32);
1338   return DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Result, PICLabel);
1339 }
1340
1341 static SDValue LowerNeonVLDIntrinsic(SDValue Op, SelectionDAG &DAG,
1342                                      unsigned NumVecs) {
1343   SDNode *Node = Op.getNode();
1344   EVT VT = Node->getValueType(0);
1345
1346   // No expansion needed for 64-bit vectors.
1347   if (VT.is64BitVector())
1348     return SDValue();
1349
1350   // FIXME: We need to expand VLD3 and VLD4 of 128-bit vectors into separate
1351   // operations to load the even and odd registers.
1352   return SDValue();
1353 }
1354
1355 static SDValue LowerNeonVSTIntrinsic(SDValue Op, SelectionDAG &DAG,
1356                                      unsigned NumVecs) {
1357   SDNode *Node = Op.getNode();
1358   EVT VT = Node->getOperand(3).getValueType();
1359
1360   // No expansion needed for 64-bit vectors.
1361   if (VT.is64BitVector())
1362     return SDValue();
1363
1364   // FIXME: We need to expand VST3 and VST4 of 128-bit vectors into separate
1365   // operations to store the even and odd registers.
1366   return SDValue();
1367 }
1368
1369 SDValue
1370 ARMTargetLowering::LowerINTRINSIC_W_CHAIN(SDValue Op, SelectionDAG &DAG) {
1371   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
1372   switch (IntNo) {
1373   case Intrinsic::arm_neon_vld3:
1374     return LowerNeonVLDIntrinsic(Op, DAG, 3);
1375   case Intrinsic::arm_neon_vld4:
1376     return LowerNeonVLDIntrinsic(Op, DAG, 4);
1377   case Intrinsic::arm_neon_vst3:
1378     return LowerNeonVSTIntrinsic(Op, DAG, 3);
1379   case Intrinsic::arm_neon_vst4:
1380     return LowerNeonVSTIntrinsic(Op, DAG, 4);
1381   default: return SDValue();    // Don't custom lower most intrinsics.
1382   }
1383 }
1384
1385 SDValue
1386 ARMTargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG) {
1387   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
1388   DebugLoc dl = Op.getDebugLoc();
1389   switch (IntNo) {
1390   default: return SDValue();    // Don't custom lower most intrinsics.
1391   case Intrinsic::arm_thread_pointer: {
1392     EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1393     return DAG.getNode(ARMISD::THREAD_POINTER, dl, PtrVT);
1394   }
1395   case Intrinsic::eh_sjlj_lsda: {
1396     // blah. horrible, horrible hack with the forced magic name.
1397     // really need to clean this up. It belongs in the target-independent
1398     // layer somehow that doesn't require the coupling with the asm
1399     // printer.
1400     MachineFunction &MF = DAG.getMachineFunction();
1401     EVT PtrVT = getPointerTy();
1402     DebugLoc dl = Op.getDebugLoc();
1403     Reloc::Model RelocM = getTargetMachine().getRelocationModel();
1404     SDValue CPAddr;
1405     unsigned PCAdj = (RelocM != Reloc::PIC_)
1406       ? 0 : (Subtarget->isThumb() ? 4 : 8);
1407     ARMCP::ARMCPKind Kind = ARMCP::CPValue;
1408     // Save off the LSDA name for the AsmPrinter to use when it's time
1409     // to emit the table
1410     std::string LSDAName = "L_lsda_";
1411     LSDAName += MF.getFunction()->getName();
1412     ARMConstantPoolValue *CPV =
1413       new ARMConstantPoolValue(*DAG.getContext(), LSDAName.c_str(),
1414                                ARMPCLabelIndex, Kind, PCAdj);
1415     CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1416     CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1417     SDValue Result =
1418       DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), CPAddr, NULL, 0);
1419     SDValue Chain = Result.getValue(1);
1420
1421     if (RelocM == Reloc::PIC_) {
1422       SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex++, MVT::i32);
1423       Result = DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Result, PICLabel);
1424     }
1425     return Result;
1426   }
1427   case Intrinsic::eh_sjlj_setjmp:
1428     return DAG.getNode(ARMISD::EH_SJLJ_SETJMP, dl, MVT::i32, Op.getOperand(1));
1429   }
1430 }
1431
1432 static SDValue LowerVASTART(SDValue Op, SelectionDAG &DAG,
1433                             unsigned VarArgsFrameIndex) {
1434   // vastart just stores the address of the VarArgsFrameIndex slot into the
1435   // memory location argument.
1436   DebugLoc dl = Op.getDebugLoc();
1437   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1438   SDValue FR = DAG.getFrameIndex(VarArgsFrameIndex, PtrVT);
1439   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
1440   return DAG.getStore(Op.getOperand(0), dl, FR, Op.getOperand(1), SV, 0);
1441 }
1442
1443 SDValue
1444 ARMTargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op, SelectionDAG &DAG) {
1445   SDNode *Node = Op.getNode();
1446   DebugLoc dl = Node->getDebugLoc();
1447   EVT VT = Node->getValueType(0);
1448   SDValue Chain = Op.getOperand(0);
1449   SDValue Size  = Op.getOperand(1);
1450   SDValue Align = Op.getOperand(2);
1451
1452   // Chain the dynamic stack allocation so that it doesn't modify the stack
1453   // pointer when other instructions are using the stack.
1454   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(0, true));
1455
1456   unsigned AlignVal = cast<ConstantSDNode>(Align)->getZExtValue();
1457   unsigned StackAlign = getTargetMachine().getFrameInfo()->getStackAlignment();
1458   if (AlignVal > StackAlign)
1459     // Do this now since selection pass cannot introduce new target
1460     // independent node.
1461     Align = DAG.getConstant(-(uint64_t)AlignVal, VT);
1462
1463   // In Thumb1 mode, there isn't a "sub r, sp, r" instruction, we will end up
1464   // using a "add r, sp, r" instead. Negate the size now so we don't have to
1465   // do even more horrible hack later.
1466   MachineFunction &MF = DAG.getMachineFunction();
1467   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1468   if (AFI->isThumb1OnlyFunction()) {
1469     bool Negate = true;
1470     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Size);
1471     if (C) {
1472       uint32_t Val = C->getZExtValue();
1473       if (Val <= 508 && ((Val & 3) == 0))
1474         Negate = false;
1475     }
1476     if (Negate)
1477       Size = DAG.getNode(ISD::SUB, dl, VT, DAG.getConstant(0, VT), Size);
1478   }
1479
1480   SDVTList VTList = DAG.getVTList(VT, MVT::Other);
1481   SDValue Ops1[] = { Chain, Size, Align };
1482   SDValue Res = DAG.getNode(ARMISD::DYN_ALLOC, dl, VTList, Ops1, 3);
1483   Chain = Res.getValue(1);
1484   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(0, true),
1485                              DAG.getIntPtrConstant(0, true), SDValue());
1486   SDValue Ops2[] = { Res, Chain };
1487   return DAG.getMergeValues(Ops2, 2, dl);
1488 }
1489
1490 SDValue
1491 ARMTargetLowering::GetF64FormalArgument(CCValAssign &VA, CCValAssign &NextVA,
1492                                         SDValue &Root, SelectionDAG &DAG,
1493                                         DebugLoc dl) {
1494   MachineFunction &MF = DAG.getMachineFunction();
1495   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1496
1497   TargetRegisterClass *RC;
1498   if (AFI->isThumb1OnlyFunction())
1499     RC = ARM::tGPRRegisterClass;
1500   else
1501     RC = ARM::GPRRegisterClass;
1502
1503   // Transform the arguments stored in physical registers into virtual ones.
1504   unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
1505   SDValue ArgValue = DAG.getCopyFromReg(Root, dl, Reg, MVT::i32);
1506
1507   SDValue ArgValue2;
1508   if (NextVA.isMemLoc()) {
1509     unsigned ArgSize = NextVA.getLocVT().getSizeInBits()/8;
1510     MachineFrameInfo *MFI = MF.getFrameInfo();
1511     int FI = MFI->CreateFixedObject(ArgSize, NextVA.getLocMemOffset());
1512
1513     // Create load node to retrieve arguments from the stack.
1514     SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
1515     ArgValue2 = DAG.getLoad(MVT::i32, dl, Root, FIN, NULL, 0);
1516   } else {
1517     Reg = MF.addLiveIn(NextVA.getLocReg(), RC);
1518     ArgValue2 = DAG.getCopyFromReg(Root, dl, Reg, MVT::i32);
1519   }
1520
1521   return DAG.getNode(ARMISD::FMDRR, dl, MVT::f64, ArgValue, ArgValue2);
1522 }
1523
1524 SDValue
1525 ARMTargetLowering::LowerFormalArguments(SDValue Chain,
1526                                         unsigned CallConv, bool isVarArg,
1527                                         const SmallVectorImpl<ISD::InputArg>
1528                                           &Ins,
1529                                         DebugLoc dl, SelectionDAG &DAG,
1530                                         SmallVectorImpl<SDValue> &InVals) {
1531
1532   MachineFunction &MF = DAG.getMachineFunction();
1533   MachineFrameInfo *MFI = MF.getFrameInfo();
1534
1535   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1536
1537   // Assign locations to all of the incoming arguments.
1538   SmallVector<CCValAssign, 16> ArgLocs;
1539   CCState CCInfo(CallConv, isVarArg, getTargetMachine(), ArgLocs,
1540                  *DAG.getContext());
1541   CCInfo.AnalyzeFormalArguments(Ins,
1542                                 CCAssignFnForNode(CallConv, /* Return*/ false,
1543                                                   isVarArg));
1544
1545   SmallVector<SDValue, 16> ArgValues;
1546
1547   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1548     CCValAssign &VA = ArgLocs[i];
1549
1550     // Arguments stored in registers.
1551     if (VA.isRegLoc()) {
1552       EVT RegVT = VA.getLocVT();
1553
1554       SDValue ArgValue;
1555       if (VA.needsCustom()) {
1556         // f64 and vector types are split up into multiple registers or
1557         // combinations of registers and stack slots.
1558         RegVT = MVT::i32;
1559
1560         if (VA.getLocVT() == MVT::v2f64) {
1561           SDValue ArgValue1 = GetF64FormalArgument(VA, ArgLocs[++i],
1562                                                    Chain, DAG, dl);
1563           VA = ArgLocs[++i]; // skip ahead to next loc
1564           SDValue ArgValue2 = GetF64FormalArgument(VA, ArgLocs[++i],
1565                                                    Chain, DAG, dl);
1566           ArgValue = DAG.getNode(ISD::UNDEF, dl, MVT::v2f64);
1567           ArgValue = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64,
1568                                  ArgValue, ArgValue1, DAG.getIntPtrConstant(0));
1569           ArgValue = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64,
1570                                  ArgValue, ArgValue2, DAG.getIntPtrConstant(1));
1571         } else
1572           ArgValue = GetF64FormalArgument(VA, ArgLocs[++i], Chain, DAG, dl);
1573
1574       } else {
1575         TargetRegisterClass *RC;
1576
1577         if (RegVT == MVT::f32)
1578           RC = ARM::SPRRegisterClass;
1579         else if (RegVT == MVT::f64)
1580           RC = ARM::DPRRegisterClass;
1581         else if (RegVT == MVT::v2f64)
1582           RC = ARM::QPRRegisterClass;
1583         else if (RegVT == MVT::i32)
1584           RC = (AFI->isThumb1OnlyFunction() ?
1585                 ARM::tGPRRegisterClass : ARM::GPRRegisterClass);
1586         else
1587           llvm_unreachable("RegVT not supported by FORMAL_ARGUMENTS Lowering");
1588
1589         // Transform the arguments in physical registers into virtual ones.
1590         unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
1591         ArgValue = DAG.getCopyFromReg(Chain, dl, Reg, RegVT);
1592       }
1593
1594       // If this is an 8 or 16-bit value, it is really passed promoted
1595       // to 32 bits.  Insert an assert[sz]ext to capture this, then
1596       // truncate to the right size.
1597       switch (VA.getLocInfo()) {
1598       default: llvm_unreachable("Unknown loc info!");
1599       case CCValAssign::Full: break;
1600       case CCValAssign::BCvt:
1601         ArgValue = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getValVT(), ArgValue);
1602         break;
1603       case CCValAssign::SExt:
1604         ArgValue = DAG.getNode(ISD::AssertSext, dl, RegVT, ArgValue,
1605                                DAG.getValueType(VA.getValVT()));
1606         ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
1607         break;
1608       case CCValAssign::ZExt:
1609         ArgValue = DAG.getNode(ISD::AssertZext, dl, RegVT, ArgValue,
1610                                DAG.getValueType(VA.getValVT()));
1611         ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
1612         break;
1613       }
1614
1615       InVals.push_back(ArgValue);
1616
1617     } else { // VA.isRegLoc()
1618
1619       // sanity check
1620       assert(VA.isMemLoc());
1621       assert(VA.getValVT() != MVT::i64 && "i64 should already be lowered");
1622
1623       unsigned ArgSize = VA.getLocVT().getSizeInBits()/8;
1624       int FI = MFI->CreateFixedObject(ArgSize, VA.getLocMemOffset());
1625
1626       // Create load nodes to retrieve arguments from the stack.
1627       SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
1628       InVals.push_back(DAG.getLoad(VA.getValVT(), dl, Chain, FIN, NULL, 0));
1629     }
1630   }
1631
1632   // varargs
1633   if (isVarArg) {
1634     static const unsigned GPRArgRegs[] = {
1635       ARM::R0, ARM::R1, ARM::R2, ARM::R3
1636     };
1637
1638     unsigned NumGPRs = CCInfo.getFirstUnallocated
1639       (GPRArgRegs, sizeof(GPRArgRegs) / sizeof(GPRArgRegs[0]));
1640
1641     unsigned Align = MF.getTarget().getFrameInfo()->getStackAlignment();
1642     unsigned VARegSize = (4 - NumGPRs) * 4;
1643     unsigned VARegSaveSize = (VARegSize + Align - 1) & ~(Align - 1);
1644     unsigned ArgOffset = 0;
1645     if (VARegSaveSize) {
1646       // If this function is vararg, store any remaining integer argument regs
1647       // to their spots on the stack so that they may be loaded by deferencing
1648       // the result of va_next.
1649       AFI->setVarArgsRegSaveSize(VARegSaveSize);
1650       ArgOffset = CCInfo.getNextStackOffset();
1651       VarArgsFrameIndex = MFI->CreateFixedObject(VARegSaveSize, ArgOffset +
1652                                                  VARegSaveSize - VARegSize);
1653       SDValue FIN = DAG.getFrameIndex(VarArgsFrameIndex, getPointerTy());
1654
1655       SmallVector<SDValue, 4> MemOps;
1656       for (; NumGPRs < 4; ++NumGPRs) {
1657         TargetRegisterClass *RC;
1658         if (AFI->isThumb1OnlyFunction())
1659           RC = ARM::tGPRRegisterClass;
1660         else
1661           RC = ARM::GPRRegisterClass;
1662
1663         unsigned VReg = MF.addLiveIn(GPRArgRegs[NumGPRs], RC);
1664         SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::i32);
1665         SDValue Store = DAG.getStore(Val.getValue(1), dl, Val, FIN, NULL, 0);
1666         MemOps.push_back(Store);
1667         FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), FIN,
1668                           DAG.getConstant(4, getPointerTy()));
1669       }
1670       if (!MemOps.empty())
1671         Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1672                             &MemOps[0], MemOps.size());
1673     } else
1674       // This will point to the next argument passed via stack.
1675       VarArgsFrameIndex = MFI->CreateFixedObject(4, ArgOffset);
1676   }
1677
1678   return Chain;
1679 }
1680
1681 /// isFloatingPointZero - Return true if this is +0.0.
1682 static bool isFloatingPointZero(SDValue Op) {
1683   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(Op))
1684     return CFP->getValueAPF().isPosZero();
1685   else if (ISD::isEXTLoad(Op.getNode()) || ISD::isNON_EXTLoad(Op.getNode())) {
1686     // Maybe this has already been legalized into the constant pool?
1687     if (Op.getOperand(1).getOpcode() == ARMISD::Wrapper) {
1688       SDValue WrapperOp = Op.getOperand(1).getOperand(0);
1689       if (ConstantPoolSDNode *CP = dyn_cast<ConstantPoolSDNode>(WrapperOp))
1690         if (ConstantFP *CFP = dyn_cast<ConstantFP>(CP->getConstVal()))
1691           return CFP->getValueAPF().isPosZero();
1692     }
1693   }
1694   return false;
1695 }
1696
1697 static bool isLegalCmpImmediate(unsigned C, bool isThumb1Only) {
1698   return ( isThumb1Only && (C & ~255U) == 0) ||
1699          (!isThumb1Only && ARM_AM::getSOImmVal(C) != -1);
1700 }
1701
1702 /// Returns appropriate ARM CMP (cmp) and corresponding condition code for
1703 /// the given operands.
1704 static SDValue getARMCmp(SDValue LHS, SDValue RHS, ISD::CondCode CC,
1705                          SDValue &ARMCC, SelectionDAG &DAG, bool isThumb1Only,
1706                          DebugLoc dl) {
1707   if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS.getNode())) {
1708     unsigned C = RHSC->getZExtValue();
1709     if (!isLegalCmpImmediate(C, isThumb1Only)) {
1710       // Constant does not fit, try adjusting it by one?
1711       switch (CC) {
1712       default: break;
1713       case ISD::SETLT:
1714       case ISD::SETGE:
1715         if (isLegalCmpImmediate(C-1, isThumb1Only)) {
1716           CC = (CC == ISD::SETLT) ? ISD::SETLE : ISD::SETGT;
1717           RHS = DAG.getConstant(C-1, MVT::i32);
1718         }
1719         break;
1720       case ISD::SETULT:
1721       case ISD::SETUGE:
1722         if (C > 0 && isLegalCmpImmediate(C-1, isThumb1Only)) {
1723           CC = (CC == ISD::SETULT) ? ISD::SETULE : ISD::SETUGT;
1724           RHS = DAG.getConstant(C-1, MVT::i32);
1725         }
1726         break;
1727       case ISD::SETLE:
1728       case ISD::SETGT:
1729         if (isLegalCmpImmediate(C+1, isThumb1Only)) {
1730           CC = (CC == ISD::SETLE) ? ISD::SETLT : ISD::SETGE;
1731           RHS = DAG.getConstant(C+1, MVT::i32);
1732         }
1733         break;
1734       case ISD::SETULE:
1735       case ISD::SETUGT:
1736         if (C < 0xffffffff && isLegalCmpImmediate(C+1, isThumb1Only)) {
1737           CC = (CC == ISD::SETULE) ? ISD::SETULT : ISD::SETUGE;
1738           RHS = DAG.getConstant(C+1, MVT::i32);
1739         }
1740         break;
1741       }
1742     }
1743   }
1744
1745   ARMCC::CondCodes CondCode = IntCCToARMCC(CC);
1746   ARMISD::NodeType CompareType;
1747   switch (CondCode) {
1748   default:
1749     CompareType = ARMISD::CMP;
1750     break;
1751   case ARMCC::EQ:
1752   case ARMCC::NE:
1753     // Uses only Z Flag
1754     CompareType = ARMISD::CMPZ;
1755     break;
1756   }
1757   ARMCC = DAG.getConstant(CondCode, MVT::i32);
1758   return DAG.getNode(CompareType, dl, MVT::Flag, LHS, RHS);
1759 }
1760
1761 /// Returns a appropriate VFP CMP (fcmp{s|d}+fmstat) for the given operands.
1762 static SDValue getVFPCmp(SDValue LHS, SDValue RHS, SelectionDAG &DAG,
1763                          DebugLoc dl) {
1764   SDValue Cmp;
1765   if (!isFloatingPointZero(RHS))
1766     Cmp = DAG.getNode(ARMISD::CMPFP, dl, MVT::Flag, LHS, RHS);
1767   else
1768     Cmp = DAG.getNode(ARMISD::CMPFPw0, dl, MVT::Flag, LHS);
1769   return DAG.getNode(ARMISD::FMSTAT, dl, MVT::Flag, Cmp);
1770 }
1771
1772 static SDValue LowerSELECT_CC(SDValue Op, SelectionDAG &DAG,
1773                               const ARMSubtarget *ST) {
1774   EVT VT = Op.getValueType();
1775   SDValue LHS = Op.getOperand(0);
1776   SDValue RHS = Op.getOperand(1);
1777   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(4))->get();
1778   SDValue TrueVal = Op.getOperand(2);
1779   SDValue FalseVal = Op.getOperand(3);
1780   DebugLoc dl = Op.getDebugLoc();
1781
1782   if (LHS.getValueType() == MVT::i32) {
1783     SDValue ARMCC;
1784     SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
1785     SDValue Cmp = getARMCmp(LHS, RHS, CC, ARMCC, DAG, ST->isThumb1Only(), dl);
1786     return DAG.getNode(ARMISD::CMOV, dl, VT, FalseVal, TrueVal, ARMCC, CCR,Cmp);
1787   }
1788
1789   ARMCC::CondCodes CondCode, CondCode2;
1790   if (FPCCToARMCC(CC, CondCode, CondCode2))
1791     std::swap(TrueVal, FalseVal);
1792
1793   SDValue ARMCC = DAG.getConstant(CondCode, MVT::i32);
1794   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
1795   SDValue Cmp = getVFPCmp(LHS, RHS, DAG, dl);
1796   SDValue Result = DAG.getNode(ARMISD::CMOV, dl, VT, FalseVal, TrueVal,
1797                                  ARMCC, CCR, Cmp);
1798   if (CondCode2 != ARMCC::AL) {
1799     SDValue ARMCC2 = DAG.getConstant(CondCode2, MVT::i32);
1800     // FIXME: Needs another CMP because flag can have but one use.
1801     SDValue Cmp2 = getVFPCmp(LHS, RHS, DAG, dl);
1802     Result = DAG.getNode(ARMISD::CMOV, dl, VT,
1803                          Result, TrueVal, ARMCC2, CCR, Cmp2);
1804   }
1805   return Result;
1806 }
1807
1808 static SDValue LowerBR_CC(SDValue Op, SelectionDAG &DAG,
1809                           const ARMSubtarget *ST) {
1810   SDValue  Chain = Op.getOperand(0);
1811   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(1))->get();
1812   SDValue    LHS = Op.getOperand(2);
1813   SDValue    RHS = Op.getOperand(3);
1814   SDValue   Dest = Op.getOperand(4);
1815   DebugLoc dl = Op.getDebugLoc();
1816
1817   if (LHS.getValueType() == MVT::i32) {
1818     SDValue ARMCC;
1819     SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
1820     SDValue Cmp = getARMCmp(LHS, RHS, CC, ARMCC, DAG, ST->isThumb1Only(), dl);
1821     return DAG.getNode(ARMISD::BRCOND, dl, MVT::Other,
1822                        Chain, Dest, ARMCC, CCR,Cmp);
1823   }
1824
1825   assert(LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64);
1826   ARMCC::CondCodes CondCode, CondCode2;
1827   if (FPCCToARMCC(CC, CondCode, CondCode2))
1828     // Swap the LHS/RHS of the comparison if needed.
1829     std::swap(LHS, RHS);
1830
1831   SDValue Cmp = getVFPCmp(LHS, RHS, DAG, dl);
1832   SDValue ARMCC = DAG.getConstant(CondCode, MVT::i32);
1833   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
1834   SDVTList VTList = DAG.getVTList(MVT::Other, MVT::Flag);
1835   SDValue Ops[] = { Chain, Dest, ARMCC, CCR, Cmp };
1836   SDValue Res = DAG.getNode(ARMISD::BRCOND, dl, VTList, Ops, 5);
1837   if (CondCode2 != ARMCC::AL) {
1838     ARMCC = DAG.getConstant(CondCode2, MVT::i32);
1839     SDValue Ops[] = { Res, Dest, ARMCC, CCR, Res.getValue(1) };
1840     Res = DAG.getNode(ARMISD::BRCOND, dl, VTList, Ops, 5);
1841   }
1842   return Res;
1843 }
1844
1845 SDValue ARMTargetLowering::LowerBR_JT(SDValue Op, SelectionDAG &DAG) {
1846   SDValue Chain = Op.getOperand(0);
1847   SDValue Table = Op.getOperand(1);
1848   SDValue Index = Op.getOperand(2);
1849   DebugLoc dl = Op.getDebugLoc();
1850
1851   EVT PTy = getPointerTy();
1852   JumpTableSDNode *JT = cast<JumpTableSDNode>(Table);
1853   ARMFunctionInfo *AFI = DAG.getMachineFunction().getInfo<ARMFunctionInfo>();
1854   SDValue UId = DAG.getConstant(AFI->createJumpTableUId(), PTy);
1855   SDValue JTI = DAG.getTargetJumpTable(JT->getIndex(), PTy);
1856   Table = DAG.getNode(ARMISD::WrapperJT, dl, MVT::i32, JTI, UId);
1857   Index = DAG.getNode(ISD::MUL, dl, PTy, Index, DAG.getConstant(4, PTy));
1858   SDValue Addr = DAG.getNode(ISD::ADD, dl, PTy, Index, Table);
1859   if (Subtarget->isThumb2()) {
1860     // Thumb2 uses a two-level jump. That is, it jumps into the jump table
1861     // which does another jump to the destination. This also makes it easier
1862     // to translate it to TBB / TBH later.
1863     // FIXME: This might not work if the function is extremely large.
1864     return DAG.getNode(ARMISD::BR2_JT, dl, MVT::Other, Chain,
1865                        Addr, Op.getOperand(2), JTI, UId);
1866   }
1867   if (getTargetMachine().getRelocationModel() == Reloc::PIC_) {
1868     Addr = DAG.getLoad((EVT)MVT::i32, dl, Chain, Addr, NULL, 0);
1869     Chain = Addr.getValue(1);
1870     Addr = DAG.getNode(ISD::ADD, dl, PTy, Addr, Table);
1871     return DAG.getNode(ARMISD::BR_JT, dl, MVT::Other, Chain, Addr, JTI, UId);
1872   } else {
1873     Addr = DAG.getLoad(PTy, dl, Chain, Addr, NULL, 0);
1874     Chain = Addr.getValue(1);
1875     return DAG.getNode(ARMISD::BR_JT, dl, MVT::Other, Chain, Addr, JTI, UId);
1876   }
1877 }
1878
1879 static SDValue LowerFP_TO_INT(SDValue Op, SelectionDAG &DAG) {
1880   DebugLoc dl = Op.getDebugLoc();
1881   unsigned Opc =
1882     Op.getOpcode() == ISD::FP_TO_SINT ? ARMISD::FTOSI : ARMISD::FTOUI;
1883   Op = DAG.getNode(Opc, dl, MVT::f32, Op.getOperand(0));
1884   return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i32, Op);
1885 }
1886
1887 static SDValue LowerINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
1888   EVT VT = Op.getValueType();
1889   DebugLoc dl = Op.getDebugLoc();
1890   unsigned Opc =
1891     Op.getOpcode() == ISD::SINT_TO_FP ? ARMISD::SITOF : ARMISD::UITOF;
1892
1893   Op = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::f32, Op.getOperand(0));
1894   return DAG.getNode(Opc, dl, VT, Op);
1895 }
1896
1897 static SDValue LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) {
1898   // Implement fcopysign with a fabs and a conditional fneg.
1899   SDValue Tmp0 = Op.getOperand(0);
1900   SDValue Tmp1 = Op.getOperand(1);
1901   DebugLoc dl = Op.getDebugLoc();
1902   EVT VT = Op.getValueType();
1903   EVT SrcVT = Tmp1.getValueType();
1904   SDValue AbsVal = DAG.getNode(ISD::FABS, dl, VT, Tmp0);
1905   SDValue Cmp = getVFPCmp(Tmp1, DAG.getConstantFP(0.0, SrcVT), DAG, dl);
1906   SDValue ARMCC = DAG.getConstant(ARMCC::LT, MVT::i32);
1907   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
1908   return DAG.getNode(ARMISD::CNEG, dl, VT, AbsVal, AbsVal, ARMCC, CCR, Cmp);
1909 }
1910
1911 SDValue ARMTargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) {
1912   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
1913   MFI->setFrameAddressIsTaken(true);
1914   EVT VT = Op.getValueType();
1915   DebugLoc dl = Op.getDebugLoc();  // FIXME probably not meaningful
1916   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
1917   unsigned FrameReg = (Subtarget->isThumb() || Subtarget->isTargetDarwin())
1918     ? ARM::R7 : ARM::R11;
1919   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, VT);
1920   while (Depth--)
1921     FrameAddr = DAG.getLoad(VT, dl, DAG.getEntryNode(), FrameAddr, NULL, 0);
1922   return FrameAddr;
1923 }
1924
1925 SDValue
1926 ARMTargetLowering::EmitTargetCodeForMemcpy(SelectionDAG &DAG, DebugLoc dl,
1927                                            SDValue Chain,
1928                                            SDValue Dst, SDValue Src,
1929                                            SDValue Size, unsigned Align,
1930                                            bool AlwaysInline,
1931                                          const Value *DstSV, uint64_t DstSVOff,
1932                                          const Value *SrcSV, uint64_t SrcSVOff){
1933   // Do repeated 4-byte loads and stores. To be improved.
1934   // This requires 4-byte alignment.
1935   if ((Align & 3) != 0)
1936     return SDValue();
1937   // This requires the copy size to be a constant, preferrably
1938   // within a subtarget-specific limit.
1939   ConstantSDNode *ConstantSize = dyn_cast<ConstantSDNode>(Size);
1940   if (!ConstantSize)
1941     return SDValue();
1942   uint64_t SizeVal = ConstantSize->getZExtValue();
1943   if (!AlwaysInline && SizeVal > getSubtarget()->getMaxInlineSizeThreshold())
1944     return SDValue();
1945
1946   unsigned BytesLeft = SizeVal & 3;
1947   unsigned NumMemOps = SizeVal >> 2;
1948   unsigned EmittedNumMemOps = 0;
1949   EVT VT = MVT::i32;
1950   unsigned VTSize = 4;
1951   unsigned i = 0;
1952   const unsigned MAX_LOADS_IN_LDM = 6;
1953   SDValue TFOps[MAX_LOADS_IN_LDM];
1954   SDValue Loads[MAX_LOADS_IN_LDM];
1955   uint64_t SrcOff = 0, DstOff = 0;
1956
1957   // Emit up to MAX_LOADS_IN_LDM loads, then a TokenFactor barrier, then the
1958   // same number of stores.  The loads and stores will get combined into
1959   // ldm/stm later on.
1960   while (EmittedNumMemOps < NumMemOps) {
1961     for (i = 0;
1962          i < MAX_LOADS_IN_LDM && EmittedNumMemOps + i < NumMemOps; ++i) {
1963       Loads[i] = DAG.getLoad(VT, dl, Chain,
1964                              DAG.getNode(ISD::ADD, dl, MVT::i32, Src,
1965                                          DAG.getConstant(SrcOff, MVT::i32)),
1966                              SrcSV, SrcSVOff + SrcOff);
1967       TFOps[i] = Loads[i].getValue(1);
1968       SrcOff += VTSize;
1969     }
1970     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, &TFOps[0], i);
1971
1972     for (i = 0;
1973          i < MAX_LOADS_IN_LDM && EmittedNumMemOps + i < NumMemOps; ++i) {
1974       TFOps[i] = DAG.getStore(Chain, dl, Loads[i],
1975                            DAG.getNode(ISD::ADD, dl, MVT::i32, Dst,
1976                                        DAG.getConstant(DstOff, MVT::i32)),
1977                            DstSV, DstSVOff + DstOff);
1978       DstOff += VTSize;
1979     }
1980     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, &TFOps[0], i);
1981
1982     EmittedNumMemOps += i;
1983   }
1984
1985   if (BytesLeft == 0)
1986     return Chain;
1987
1988   // Issue loads / stores for the trailing (1 - 3) bytes.
1989   unsigned BytesLeftSave = BytesLeft;
1990   i = 0;
1991   while (BytesLeft) {
1992     if (BytesLeft >= 2) {
1993       VT = MVT::i16;
1994       VTSize = 2;
1995     } else {
1996       VT = MVT::i8;
1997       VTSize = 1;
1998     }
1999
2000     Loads[i] = DAG.getLoad(VT, dl, Chain,
2001                            DAG.getNode(ISD::ADD, dl, MVT::i32, Src,
2002                                        DAG.getConstant(SrcOff, MVT::i32)),
2003                            SrcSV, SrcSVOff + SrcOff);
2004     TFOps[i] = Loads[i].getValue(1);
2005     ++i;
2006     SrcOff += VTSize;
2007     BytesLeft -= VTSize;
2008   }
2009   Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, &TFOps[0], i);
2010
2011   i = 0;
2012   BytesLeft = BytesLeftSave;
2013   while (BytesLeft) {
2014     if (BytesLeft >= 2) {
2015       VT = MVT::i16;
2016       VTSize = 2;
2017     } else {
2018       VT = MVT::i8;
2019       VTSize = 1;
2020     }
2021
2022     TFOps[i] = DAG.getStore(Chain, dl, Loads[i],
2023                             DAG.getNode(ISD::ADD, dl, MVT::i32, Dst,
2024                                         DAG.getConstant(DstOff, MVT::i32)),
2025                             DstSV, DstSVOff + DstOff);
2026     ++i;
2027     DstOff += VTSize;
2028     BytesLeft -= VTSize;
2029   }
2030   return DAG.getNode(ISD::TokenFactor, dl, MVT::Other, &TFOps[0], i);
2031 }
2032
2033 static SDValue ExpandBIT_CONVERT(SDNode *N, SelectionDAG &DAG) {
2034   SDValue Op = N->getOperand(0);
2035   DebugLoc dl = N->getDebugLoc();
2036   if (N->getValueType(0) == MVT::f64) {
2037     // Turn i64->f64 into FMDRR.
2038     SDValue Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, Op,
2039                              DAG.getConstant(0, MVT::i32));
2040     SDValue Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, Op,
2041                              DAG.getConstant(1, MVT::i32));
2042     return DAG.getNode(ARMISD::FMDRR, dl, MVT::f64, Lo, Hi);
2043   }
2044
2045   // Turn f64->i64 into FMRRD.
2046   SDValue Cvt = DAG.getNode(ARMISD::FMRRD, dl,
2047                             DAG.getVTList(MVT::i32, MVT::i32), &Op, 1);
2048
2049   // Merge the pieces into a single i64 value.
2050   return DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, Cvt, Cvt.getValue(1));
2051 }
2052
2053 /// getZeroVector - Returns a vector of specified type with all zero elements.
2054 ///
2055 static SDValue getZeroVector(EVT VT, SelectionDAG &DAG, DebugLoc dl) {
2056   assert(VT.isVector() && "Expected a vector type");
2057
2058   // Zero vectors are used to represent vector negation and in those cases
2059   // will be implemented with the NEON VNEG instruction.  However, VNEG does
2060   // not support i64 elements, so sometimes the zero vectors will need to be
2061   // explicitly constructed.  For those cases, and potentially other uses in
2062   // the future, always build zero vectors as <4 x i32> or <2 x i32> bitcasted
2063   // to their dest type.  This ensures they get CSE'd.
2064   SDValue Vec;
2065   SDValue Cst = DAG.getTargetConstant(0, MVT::i32);
2066   if (VT.getSizeInBits() == 64)
2067     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v2i32, Cst, Cst);
2068   else
2069     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
2070
2071   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vec);
2072 }
2073
2074 /// getOnesVector - Returns a vector of specified type with all bits set.
2075 ///
2076 static SDValue getOnesVector(EVT VT, SelectionDAG &DAG, DebugLoc dl) {
2077   assert(VT.isVector() && "Expected a vector type");
2078
2079   // Always build ones vectors as <4 x i32> or <2 x i32> bitcasted to their dest
2080   // type.  This ensures they get CSE'd.
2081   SDValue Vec;
2082   SDValue Cst = DAG.getTargetConstant(~0U, MVT::i32);
2083   if (VT.getSizeInBits() == 64)
2084     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v2i32, Cst, Cst);
2085   else
2086     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
2087
2088   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vec);
2089 }
2090
2091 static SDValue LowerShift(SDNode *N, SelectionDAG &DAG,
2092                           const ARMSubtarget *ST) {
2093   EVT VT = N->getValueType(0);
2094   DebugLoc dl = N->getDebugLoc();
2095
2096   // Lower vector shifts on NEON to use VSHL.
2097   if (VT.isVector()) {
2098     assert(ST->hasNEON() && "unexpected vector shift");
2099
2100     // Left shifts translate directly to the vshiftu intrinsic.
2101     if (N->getOpcode() == ISD::SHL)
2102       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
2103                          DAG.getConstant(Intrinsic::arm_neon_vshiftu, MVT::i32),
2104                          N->getOperand(0), N->getOperand(1));
2105
2106     assert((N->getOpcode() == ISD::SRA ||
2107             N->getOpcode() == ISD::SRL) && "unexpected vector shift opcode");
2108
2109     // NEON uses the same intrinsics for both left and right shifts.  For
2110     // right shifts, the shift amounts are negative, so negate the vector of
2111     // shift amounts.
2112     EVT ShiftVT = N->getOperand(1).getValueType();
2113     SDValue NegatedCount = DAG.getNode(ISD::SUB, dl, ShiftVT,
2114                                        getZeroVector(ShiftVT, DAG, dl),
2115                                        N->getOperand(1));
2116     Intrinsic::ID vshiftInt = (N->getOpcode() == ISD::SRA ?
2117                                Intrinsic::arm_neon_vshifts :
2118                                Intrinsic::arm_neon_vshiftu);
2119     return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
2120                        DAG.getConstant(vshiftInt, MVT::i32),
2121                        N->getOperand(0), NegatedCount);
2122   }
2123
2124   // We can get here for a node like i32 = ISD::SHL i32, i64
2125   if (VT != MVT::i64)
2126     return SDValue();
2127
2128   assert((N->getOpcode() == ISD::SRL || N->getOpcode() == ISD::SRA) &&
2129          "Unknown shift to lower!");
2130
2131   // We only lower SRA, SRL of 1 here, all others use generic lowering.
2132   if (!isa<ConstantSDNode>(N->getOperand(1)) ||
2133       cast<ConstantSDNode>(N->getOperand(1))->getZExtValue() != 1)
2134     return SDValue();
2135
2136   // If we are in thumb mode, we don't have RRX.
2137   if (ST->isThumb1Only()) return SDValue();
2138
2139   // Okay, we have a 64-bit SRA or SRL of 1.  Lower this to an RRX expr.
2140   SDValue Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(0),
2141                              DAG.getConstant(0, MVT::i32));
2142   SDValue Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(0),
2143                              DAG.getConstant(1, MVT::i32));
2144
2145   // First, build a SRA_FLAG/SRL_FLAG op, which shifts the top part by one and
2146   // captures the result into a carry flag.
2147   unsigned Opc = N->getOpcode() == ISD::SRL ? ARMISD::SRL_FLAG:ARMISD::SRA_FLAG;
2148   Hi = DAG.getNode(Opc, dl, DAG.getVTList(MVT::i32, MVT::Flag), &Hi, 1);
2149
2150   // The low part is an ARMISD::RRX operand, which shifts the carry in.
2151   Lo = DAG.getNode(ARMISD::RRX, dl, MVT::i32, Lo, Hi.getValue(1));
2152
2153   // Merge the pieces into a single i64 value.
2154  return DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, Lo, Hi);
2155 }
2156
2157 static SDValue LowerVSETCC(SDValue Op, SelectionDAG &DAG) {
2158   SDValue TmpOp0, TmpOp1;
2159   bool Invert = false;
2160   bool Swap = false;
2161   unsigned Opc = 0;
2162
2163   SDValue Op0 = Op.getOperand(0);
2164   SDValue Op1 = Op.getOperand(1);
2165   SDValue CC = Op.getOperand(2);
2166   EVT VT = Op.getValueType();
2167   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
2168   DebugLoc dl = Op.getDebugLoc();
2169
2170   if (Op.getOperand(1).getValueType().isFloatingPoint()) {
2171     switch (SetCCOpcode) {
2172     default: llvm_unreachable("Illegal FP comparison"); break;
2173     case ISD::SETUNE:
2174     case ISD::SETNE:  Invert = true; // Fallthrough
2175     case ISD::SETOEQ:
2176     case ISD::SETEQ:  Opc = ARMISD::VCEQ; break;
2177     case ISD::SETOLT:
2178     case ISD::SETLT: Swap = true; // Fallthrough
2179     case ISD::SETOGT:
2180     case ISD::SETGT:  Opc = ARMISD::VCGT; break;
2181     case ISD::SETOLE:
2182     case ISD::SETLE:  Swap = true; // Fallthrough
2183     case ISD::SETOGE:
2184     case ISD::SETGE: Opc = ARMISD::VCGE; break;
2185     case ISD::SETUGE: Swap = true; // Fallthrough
2186     case ISD::SETULE: Invert = true; Opc = ARMISD::VCGT; break;
2187     case ISD::SETUGT: Swap = true; // Fallthrough
2188     case ISD::SETULT: Invert = true; Opc = ARMISD::VCGE; break;
2189     case ISD::SETUEQ: Invert = true; // Fallthrough
2190     case ISD::SETONE:
2191       // Expand this to (OLT | OGT).
2192       TmpOp0 = Op0;
2193       TmpOp1 = Op1;
2194       Opc = ISD::OR;
2195       Op0 = DAG.getNode(ARMISD::VCGT, dl, VT, TmpOp1, TmpOp0);
2196       Op1 = DAG.getNode(ARMISD::VCGT, dl, VT, TmpOp0, TmpOp1);
2197       break;
2198     case ISD::SETUO: Invert = true; // Fallthrough
2199     case ISD::SETO:
2200       // Expand this to (OLT | OGE).
2201       TmpOp0 = Op0;
2202       TmpOp1 = Op1;
2203       Opc = ISD::OR;
2204       Op0 = DAG.getNode(ARMISD::VCGT, dl, VT, TmpOp1, TmpOp0);
2205       Op1 = DAG.getNode(ARMISD::VCGE, dl, VT, TmpOp0, TmpOp1);
2206       break;
2207     }
2208   } else {
2209     // Integer comparisons.
2210     switch (SetCCOpcode) {
2211     default: llvm_unreachable("Illegal integer comparison"); break;
2212     case ISD::SETNE:  Invert = true;
2213     case ISD::SETEQ:  Opc = ARMISD::VCEQ; break;
2214     case ISD::SETLT:  Swap = true;
2215     case ISD::SETGT:  Opc = ARMISD::VCGT; break;
2216     case ISD::SETLE:  Swap = true;
2217     case ISD::SETGE:  Opc = ARMISD::VCGE; break;
2218     case ISD::SETULT: Swap = true;
2219     case ISD::SETUGT: Opc = ARMISD::VCGTU; break;
2220     case ISD::SETULE: Swap = true;
2221     case ISD::SETUGE: Opc = ARMISD::VCGEU; break;
2222     }
2223
2224     // Detect VTST (Vector Test Bits) = icmp ne (and (op0, op1), zero).
2225     if (Opc == ARMISD::VCEQ) {
2226
2227       SDValue AndOp;
2228       if (ISD::isBuildVectorAllZeros(Op1.getNode()))
2229         AndOp = Op0;
2230       else if (ISD::isBuildVectorAllZeros(Op0.getNode()))
2231         AndOp = Op1;
2232
2233       // Ignore bitconvert.
2234       if (AndOp.getNode() && AndOp.getOpcode() == ISD::BIT_CONVERT)
2235         AndOp = AndOp.getOperand(0);
2236
2237       if (AndOp.getNode() && AndOp.getOpcode() == ISD::AND) {
2238         Opc = ARMISD::VTST;
2239         Op0 = DAG.getNode(ISD::BIT_CONVERT, dl, VT, AndOp.getOperand(0));
2240         Op1 = DAG.getNode(ISD::BIT_CONVERT, dl, VT, AndOp.getOperand(1));
2241         Invert = !Invert;
2242       }
2243     }
2244   }
2245
2246   if (Swap)
2247     std::swap(Op0, Op1);
2248
2249   SDValue Result = DAG.getNode(Opc, dl, VT, Op0, Op1);
2250
2251   if (Invert)
2252     Result = DAG.getNOT(dl, Result, VT);
2253
2254   return Result;
2255 }
2256
2257 /// isVMOVSplat - Check if the specified splat value corresponds to an immediate
2258 /// VMOV instruction, and if so, return the constant being splatted.
2259 static SDValue isVMOVSplat(uint64_t SplatBits, uint64_t SplatUndef,
2260                            unsigned SplatBitSize, SelectionDAG &DAG) {
2261   switch (SplatBitSize) {
2262   case 8:
2263     // Any 1-byte value is OK.
2264     assert((SplatBits & ~0xff) == 0 && "one byte splat value is too big");
2265     return DAG.getTargetConstant(SplatBits, MVT::i8);
2266
2267   case 16:
2268     // NEON's 16-bit VMOV supports splat values where only one byte is nonzero.
2269     if ((SplatBits & ~0xff) == 0 ||
2270         (SplatBits & ~0xff00) == 0)
2271       return DAG.getTargetConstant(SplatBits, MVT::i16);
2272     break;
2273
2274   case 32:
2275     // NEON's 32-bit VMOV supports splat values where:
2276     // * only one byte is nonzero, or
2277     // * the least significant byte is 0xff and the second byte is nonzero, or
2278     // * the least significant 2 bytes are 0xff and the third is nonzero.
2279     if ((SplatBits & ~0xff) == 0 ||
2280         (SplatBits & ~0xff00) == 0 ||
2281         (SplatBits & ~0xff0000) == 0 ||
2282         (SplatBits & ~0xff000000) == 0)
2283       return DAG.getTargetConstant(SplatBits, MVT::i32);
2284
2285     if ((SplatBits & ~0xffff) == 0 &&
2286         ((SplatBits | SplatUndef) & 0xff) == 0xff)
2287       return DAG.getTargetConstant(SplatBits | 0xff, MVT::i32);
2288
2289     if ((SplatBits & ~0xffffff) == 0 &&
2290         ((SplatBits | SplatUndef) & 0xffff) == 0xffff)
2291       return DAG.getTargetConstant(SplatBits | 0xffff, MVT::i32);
2292
2293     // Note: there are a few 32-bit splat values (specifically: 00ffff00,
2294     // ff000000, ff0000ff, and ffff00ff) that are valid for VMOV.I64 but not
2295     // VMOV.I32.  A (very) minor optimization would be to replicate the value
2296     // and fall through here to test for a valid 64-bit splat.  But, then the
2297     // caller would also need to check and handle the change in size.
2298     break;
2299
2300   case 64: {
2301     // NEON has a 64-bit VMOV splat where each byte is either 0 or 0xff.
2302     uint64_t BitMask = 0xff;
2303     uint64_t Val = 0;
2304     for (int ByteNum = 0; ByteNum < 8; ++ByteNum) {
2305       if (((SplatBits | SplatUndef) & BitMask) == BitMask)
2306         Val |= BitMask;
2307       else if ((SplatBits & BitMask) != 0)
2308         return SDValue();
2309       BitMask <<= 8;
2310     }
2311     return DAG.getTargetConstant(Val, MVT::i64);
2312   }
2313
2314   default:
2315     llvm_unreachable("unexpected size for isVMOVSplat");
2316     break;
2317   }
2318
2319   return SDValue();
2320 }
2321
2322 /// getVMOVImm - If this is a build_vector of constants which can be
2323 /// formed by using a VMOV instruction of the specified element size,
2324 /// return the constant being splatted.  The ByteSize field indicates the
2325 /// number of bytes of each element [1248].
2326 SDValue ARM::getVMOVImm(SDNode *N, unsigned ByteSize, SelectionDAG &DAG) {
2327   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(N);
2328   APInt SplatBits, SplatUndef;
2329   unsigned SplatBitSize;
2330   bool HasAnyUndefs;
2331   if (! BVN || ! BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize,
2332                                       HasAnyUndefs, ByteSize * 8))
2333     return SDValue();
2334
2335   if (SplatBitSize > ByteSize * 8)
2336     return SDValue();
2337
2338   return isVMOVSplat(SplatBits.getZExtValue(), SplatUndef.getZExtValue(),
2339                      SplatBitSize, DAG);
2340 }
2341
2342 static bool isVEXTMask(const SmallVectorImpl<int> &M, EVT VT,
2343                        bool &ReverseVEXT, unsigned &Imm) {
2344   unsigned NumElts = VT.getVectorNumElements();
2345   ReverseVEXT = false;
2346   Imm = M[0];
2347
2348   // If this is a VEXT shuffle, the immediate value is the index of the first
2349   // element.  The other shuffle indices must be the successive elements after
2350   // the first one.
2351   unsigned ExpectedElt = Imm;
2352   for (unsigned i = 1; i < NumElts; ++i) {
2353     // Increment the expected index.  If it wraps around, it may still be
2354     // a VEXT but the source vectors must be swapped.
2355     ExpectedElt += 1;
2356     if (ExpectedElt == NumElts * 2) {
2357       ExpectedElt = 0;
2358       ReverseVEXT = true;
2359     }
2360
2361     if (ExpectedElt != static_cast<unsigned>(M[i]))
2362       return false;
2363   }
2364
2365   // Adjust the index value if the source operands will be swapped.
2366   if (ReverseVEXT)
2367     Imm -= NumElts;
2368
2369   return true;
2370 }
2371
2372 /// isVREVMask - Check if a vector shuffle corresponds to a VREV
2373 /// instruction with the specified blocksize.  (The order of the elements
2374 /// within each block of the vector is reversed.)
2375 static bool isVREVMask(const SmallVectorImpl<int> &M, EVT VT,
2376                        unsigned BlockSize) {
2377   assert((BlockSize==16 || BlockSize==32 || BlockSize==64) &&
2378          "Only possible block sizes for VREV are: 16, 32, 64");
2379
2380   unsigned NumElts = VT.getVectorNumElements();
2381   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
2382   unsigned BlockElts = M[0] + 1;
2383
2384   if (BlockSize <= EltSz || BlockSize != BlockElts * EltSz)
2385     return false;
2386
2387   for (unsigned i = 0; i < NumElts; ++i) {
2388     if ((unsigned) M[i] !=
2389         (i - i%BlockElts) + (BlockElts - 1 - i%BlockElts))
2390       return false;
2391   }
2392
2393   return true;
2394 }
2395
2396 static bool isVTRNMask(const SmallVectorImpl<int> &M, EVT VT,
2397                        unsigned &WhichResult) {
2398   unsigned NumElts = VT.getVectorNumElements();
2399   WhichResult = (M[0] == 0 ? 0 : 1);
2400   for (unsigned i = 0; i < NumElts; i += 2) {
2401     if ((unsigned) M[i] != i + WhichResult ||
2402         (unsigned) M[i+1] != i + NumElts + WhichResult)
2403       return false;
2404   }
2405   return true;
2406 }
2407
2408 static bool isVUZPMask(const SmallVectorImpl<int> &M, EVT VT,
2409                        unsigned &WhichResult) {
2410   unsigned NumElts = VT.getVectorNumElements();
2411   WhichResult = (M[0] == 0 ? 0 : 1);
2412   for (unsigned i = 0; i != NumElts; ++i) {
2413     if ((unsigned) M[i] != 2 * i + WhichResult)
2414       return false;
2415   }
2416
2417   // VUZP.32 for 64-bit vectors is a pseudo-instruction alias for VTRN.32.
2418   if (VT.is64BitVector() && VT.getVectorElementType().getSizeInBits() == 32)
2419     return false;
2420
2421   return true;
2422 }
2423
2424 static bool isVZIPMask(const SmallVectorImpl<int> &M, EVT VT,
2425                        unsigned &WhichResult) {
2426   unsigned NumElts = VT.getVectorNumElements();
2427   WhichResult = (M[0] == 0 ? 0 : 1);
2428   unsigned Idx = WhichResult * NumElts / 2;
2429   for (unsigned i = 0; i != NumElts; i += 2) {
2430     if ((unsigned) M[i] != Idx ||
2431         (unsigned) M[i+1] != Idx + NumElts)
2432       return false;
2433     Idx += 1;
2434   }
2435
2436   // VZIP.32 for 64-bit vectors is a pseudo-instruction alias for VTRN.32.
2437   if (VT.is64BitVector() && VT.getVectorElementType().getSizeInBits() == 32)
2438     return false;
2439
2440   return true;
2441 }
2442
2443 static SDValue BuildSplat(SDValue Val, EVT VT, SelectionDAG &DAG, DebugLoc dl) {
2444   // Canonicalize all-zeros and all-ones vectors.
2445   ConstantSDNode *ConstVal = cast<ConstantSDNode>(Val.getNode());
2446   if (ConstVal->isNullValue())
2447     return getZeroVector(VT, DAG, dl);
2448   if (ConstVal->isAllOnesValue())
2449     return getOnesVector(VT, DAG, dl);
2450
2451   EVT CanonicalVT;
2452   if (VT.is64BitVector()) {
2453     switch (Val.getValueType().getSizeInBits()) {
2454     case 8:  CanonicalVT = MVT::v8i8; break;
2455     case 16: CanonicalVT = MVT::v4i16; break;
2456     case 32: CanonicalVT = MVT::v2i32; break;
2457     case 64: CanonicalVT = MVT::v1i64; break;
2458     default: llvm_unreachable("unexpected splat element type"); break;
2459     }
2460   } else {
2461     assert(VT.is128BitVector() && "unknown splat vector size");
2462     switch (Val.getValueType().getSizeInBits()) {
2463     case 8:  CanonicalVT = MVT::v16i8; break;
2464     case 16: CanonicalVT = MVT::v8i16; break;
2465     case 32: CanonicalVT = MVT::v4i32; break;
2466     case 64: CanonicalVT = MVT::v2i64; break;
2467     default: llvm_unreachable("unexpected splat element type"); break;
2468     }
2469   }
2470
2471   // Build a canonical splat for this value.
2472   SmallVector<SDValue, 8> Ops;
2473   Ops.assign(CanonicalVT.getVectorNumElements(), Val);
2474   SDValue Res = DAG.getNode(ISD::BUILD_VECTOR, dl, CanonicalVT, &Ops[0],
2475                             Ops.size());
2476   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Res);
2477 }
2478
2479 // If this is a case we can't handle, return null and let the default
2480 // expansion code take care of it.
2481 static SDValue LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) {
2482   BuildVectorSDNode *BVN = cast<BuildVectorSDNode>(Op.getNode());
2483   DebugLoc dl = Op.getDebugLoc();
2484   EVT VT = Op.getValueType();
2485
2486   APInt SplatBits, SplatUndef;
2487   unsigned SplatBitSize;
2488   bool HasAnyUndefs;
2489   if (BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize, HasAnyUndefs)) {
2490     SDValue Val = isVMOVSplat(SplatBits.getZExtValue(),
2491                               SplatUndef.getZExtValue(), SplatBitSize, DAG);
2492     if (Val.getNode())
2493       return BuildSplat(Val, VT, DAG, dl);
2494   }
2495
2496   // If there are only 2 elements in a 128-bit vector, insert them into an
2497   // undef vector.  This handles the common case for 128-bit vector argument
2498   // passing, where the insertions should be translated to subreg accesses
2499   // with no real instructions.
2500   if (VT.is128BitVector() && Op.getNumOperands() == 2) {
2501     SDValue Val = DAG.getUNDEF(VT);
2502     SDValue Op0 = Op.getOperand(0);
2503     SDValue Op1 = Op.getOperand(1);
2504     if (Op0.getOpcode() != ISD::UNDEF)
2505       Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, Val, Op0,
2506                         DAG.getIntPtrConstant(0));
2507     if (Op1.getOpcode() != ISD::UNDEF)
2508       Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, Val, Op1,
2509                         DAG.getIntPtrConstant(1));
2510     return Val;
2511   }
2512
2513   return SDValue();
2514 }
2515
2516 /// isShuffleMaskLegal - Targets can use this to indicate that they only
2517 /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
2518 /// By default, if a target supports the VECTOR_SHUFFLE node, all mask values
2519 /// are assumed to be legal.
2520 bool
2521 ARMTargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
2522                                       EVT VT) const {
2523   if (VT.getVectorNumElements() == 4 &&
2524       (VT.is128BitVector() || VT.is64BitVector())) {
2525     unsigned PFIndexes[4];
2526     for (unsigned i = 0; i != 4; ++i) {
2527       if (M[i] < 0)
2528         PFIndexes[i] = 8;
2529       else
2530         PFIndexes[i] = M[i];
2531     }
2532
2533     // Compute the index in the perfect shuffle table.
2534     unsigned PFTableIndex =
2535       PFIndexes[0]*9*9*9+PFIndexes[1]*9*9+PFIndexes[2]*9+PFIndexes[3];
2536     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
2537     unsigned Cost = (PFEntry >> 30);
2538
2539     if (Cost <= 4)
2540       return true;
2541   }
2542
2543   bool ReverseVEXT;
2544   unsigned Imm, WhichResult;
2545
2546   return (ShuffleVectorSDNode::isSplatMask(&M[0], VT) ||
2547           isVREVMask(M, VT, 64) ||
2548           isVREVMask(M, VT, 32) ||
2549           isVREVMask(M, VT, 16) ||
2550           isVEXTMask(M, VT, ReverseVEXT, Imm) ||
2551           isVTRNMask(M, VT, WhichResult) ||
2552           isVUZPMask(M, VT, WhichResult) ||
2553           isVZIPMask(M, VT, WhichResult));
2554 }
2555
2556 /// GeneratePerfectShuffle - Given an entry in the perfect-shuffle table, emit
2557 /// the specified operations to build the shuffle.
2558 static SDValue GeneratePerfectShuffle(unsigned PFEntry, SDValue LHS,
2559                                       SDValue RHS, SelectionDAG &DAG,
2560                                       DebugLoc dl) {
2561   unsigned OpNum = (PFEntry >> 26) & 0x0F;
2562   unsigned LHSID = (PFEntry >> 13) & ((1 << 13)-1);
2563   unsigned RHSID = (PFEntry >>  0) & ((1 << 13)-1);
2564
2565   enum {
2566     OP_COPY = 0, // Copy, used for things like <u,u,u,3> to say it is <0,1,2,3>
2567     OP_VREV,
2568     OP_VDUP0,
2569     OP_VDUP1,
2570     OP_VDUP2,
2571     OP_VDUP3,
2572     OP_VEXT1,
2573     OP_VEXT2,
2574     OP_VEXT3,
2575     OP_VUZPL, // VUZP, left result
2576     OP_VUZPR, // VUZP, right result
2577     OP_VZIPL, // VZIP, left result
2578     OP_VZIPR, // VZIP, right result
2579     OP_VTRNL, // VTRN, left result
2580     OP_VTRNR  // VTRN, right result
2581   };
2582
2583   if (OpNum == OP_COPY) {
2584     if (LHSID == (1*9+2)*9+3) return LHS;
2585     assert(LHSID == ((4*9+5)*9+6)*9+7 && "Illegal OP_COPY!");
2586     return RHS;
2587   }
2588
2589   SDValue OpLHS, OpRHS;
2590   OpLHS = GeneratePerfectShuffle(PerfectShuffleTable[LHSID], LHS, RHS, DAG, dl);
2591   OpRHS = GeneratePerfectShuffle(PerfectShuffleTable[RHSID], LHS, RHS, DAG, dl);
2592   EVT VT = OpLHS.getValueType();
2593
2594   switch (OpNum) {
2595   default: llvm_unreachable("Unknown shuffle opcode!");
2596   case OP_VREV:
2597     return DAG.getNode(ARMISD::VREV64, dl, VT, OpLHS);
2598   case OP_VDUP0:
2599   case OP_VDUP1:
2600   case OP_VDUP2:
2601   case OP_VDUP3:
2602     return DAG.getNode(ARMISD::VDUPLANE, dl, VT,
2603                        OpLHS, DAG.getConstant(OpNum-OP_VDUP0, MVT::i32));
2604   case OP_VEXT1:
2605   case OP_VEXT2:
2606   case OP_VEXT3:
2607     return DAG.getNode(ARMISD::VEXT, dl, VT,
2608                        OpLHS, OpRHS,
2609                        DAG.getConstant(OpNum-OP_VEXT1+1, MVT::i32));
2610   case OP_VUZPL:
2611   case OP_VUZPR:
2612     return DAG.getNode(ARMISD::VUZP, dl, DAG.getVTList(VT, VT),
2613                        OpLHS, OpRHS).getValue(OpNum-OP_VUZPL);
2614   case OP_VZIPL:
2615   case OP_VZIPR:
2616     return DAG.getNode(ARMISD::VZIP, dl, DAG.getVTList(VT, VT),
2617                        OpLHS, OpRHS).getValue(OpNum-OP_VZIPL);
2618   case OP_VTRNL:
2619   case OP_VTRNR:
2620     return DAG.getNode(ARMISD::VTRN, dl, DAG.getVTList(VT, VT),
2621                        OpLHS, OpRHS).getValue(OpNum-OP_VTRNL);
2622   }
2623 }
2624
2625 static SDValue LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) {
2626   SDValue V1 = Op.getOperand(0);
2627   SDValue V2 = Op.getOperand(1);
2628   DebugLoc dl = Op.getDebugLoc();
2629   EVT VT = Op.getValueType();
2630   ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(Op.getNode());
2631   SmallVector<int, 8> ShuffleMask;
2632
2633   // Convert shuffles that are directly supported on NEON to target-specific
2634   // DAG nodes, instead of keeping them as shuffles and matching them again
2635   // during code selection.  This is more efficient and avoids the possibility
2636   // of inconsistencies between legalization and selection.
2637   // FIXME: floating-point vectors should be canonicalized to integer vectors
2638   // of the same time so that they get CSEd properly.
2639   SVN->getMask(ShuffleMask);
2640
2641   if (ShuffleVectorSDNode::isSplatMask(&ShuffleMask[0], VT)) {
2642     int Lane = SVN->getSplatIndex();
2643     if (Lane == 0 && V1.getOpcode() == ISD::SCALAR_TO_VECTOR) {
2644       return DAG.getNode(ARMISD::VDUP, dl, VT, V1.getOperand(0));
2645     }
2646     return DAG.getNode(ARMISD::VDUPLANE, dl, VT, V1,
2647                        DAG.getConstant(Lane, MVT::i32));
2648   }
2649
2650   bool ReverseVEXT;
2651   unsigned Imm;
2652   if (isVEXTMask(ShuffleMask, VT, ReverseVEXT, Imm)) {
2653     if (ReverseVEXT)
2654       std::swap(V1, V2);
2655     return DAG.getNode(ARMISD::VEXT, dl, VT, V1, V2,
2656                        DAG.getConstant(Imm, MVT::i32));
2657   }
2658
2659   if (isVREVMask(ShuffleMask, VT, 64))
2660     return DAG.getNode(ARMISD::VREV64, dl, VT, V1);
2661   if (isVREVMask(ShuffleMask, VT, 32))
2662     return DAG.getNode(ARMISD::VREV32, dl, VT, V1);
2663   if (isVREVMask(ShuffleMask, VT, 16))
2664     return DAG.getNode(ARMISD::VREV16, dl, VT, V1);
2665
2666   // Check for Neon shuffles that modify both input vectors in place.
2667   // If both results are used, i.e., if there are two shuffles with the same
2668   // source operands and with masks corresponding to both results of one of
2669   // these operations, DAG memoization will ensure that a single node is
2670   // used for both shuffles.
2671   unsigned WhichResult;
2672   if (isVTRNMask(ShuffleMask, VT, WhichResult))
2673     return DAG.getNode(ARMISD::VTRN, dl, DAG.getVTList(VT, VT),
2674                        V1, V2).getValue(WhichResult);
2675   if (isVUZPMask(ShuffleMask, VT, WhichResult))
2676     return DAG.getNode(ARMISD::VUZP, dl, DAG.getVTList(VT, VT),
2677                        V1, V2).getValue(WhichResult);
2678   if (isVZIPMask(ShuffleMask, VT, WhichResult))
2679     return DAG.getNode(ARMISD::VZIP, dl, DAG.getVTList(VT, VT),
2680                        V1, V2).getValue(WhichResult);
2681
2682   // If the shuffle is not directly supported and it has 4 elements, use
2683   // the PerfectShuffle-generated table to synthesize it from other shuffles.
2684   if (VT.getVectorNumElements() == 4 &&
2685       (VT.is128BitVector() || VT.is64BitVector())) {
2686     unsigned PFIndexes[4];
2687     for (unsigned i = 0; i != 4; ++i) {
2688       if (ShuffleMask[i] < 0)
2689         PFIndexes[i] = 8;
2690       else
2691         PFIndexes[i] = ShuffleMask[i];
2692     }
2693
2694     // Compute the index in the perfect shuffle table.
2695     unsigned PFTableIndex =
2696       PFIndexes[0]*9*9*9+PFIndexes[1]*9*9+PFIndexes[2]*9+PFIndexes[3];
2697
2698     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
2699     unsigned Cost = (PFEntry >> 30);
2700
2701     if (Cost <= 4)
2702       return GeneratePerfectShuffle(PFEntry, V1, V2, DAG, dl);
2703   }
2704
2705   return SDValue();
2706 }
2707
2708 static SDValue LowerSCALAR_TO_VECTOR(SDValue Op, SelectionDAG &DAG) {
2709   EVT VT = Op.getValueType();
2710   EVT EltVT = VT.getVectorElementType();
2711
2712   if (EltVT.isInteger())
2713     return SDValue();
2714
2715   return Op;
2716 }
2717
2718 static SDValue LowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) {
2719   EVT VT = Op.getValueType();
2720   DebugLoc dl = Op.getDebugLoc();
2721   assert((VT == MVT::i8 || VT == MVT::i16) &&
2722          "unexpected type for custom-lowering vector extract");
2723   SDValue Vec = Op.getOperand(0);
2724   SDValue Lane = Op.getOperand(1);
2725   Op = DAG.getNode(ARMISD::VGETLANEu, dl, MVT::i32, Vec, Lane);
2726   Op = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Op, DAG.getValueType(VT));
2727   return DAG.getNode(ISD::TRUNCATE, dl, VT, Op);
2728 }
2729
2730 static SDValue LowerCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) {
2731   // The only time a CONCAT_VECTORS operation can have legal types is when
2732   // two 64-bit vectors are concatenated to a 128-bit vector.
2733   assert(Op.getValueType().is128BitVector() && Op.getNumOperands() == 2 &&
2734          "unexpected CONCAT_VECTORS");
2735   DebugLoc dl = Op.getDebugLoc();
2736   SDValue Val = DAG.getUNDEF(MVT::v2f64);
2737   SDValue Op0 = Op.getOperand(0);
2738   SDValue Op1 = Op.getOperand(1);
2739   if (Op0.getOpcode() != ISD::UNDEF)
2740     Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64, Val,
2741                       DAG.getNode(ISD::BIT_CONVERT, dl, MVT::f64, Op0),
2742                       DAG.getIntPtrConstant(0));
2743   if (Op1.getOpcode() != ISD::UNDEF)
2744     Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64, Val,
2745                       DAG.getNode(ISD::BIT_CONVERT, dl, MVT::f64, Op1),
2746                       DAG.getIntPtrConstant(1));
2747   return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Val);
2748 }
2749
2750 SDValue ARMTargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) {
2751   switch (Op.getOpcode()) {
2752   default: llvm_unreachable("Don't know how to custom lower this!");
2753   case ISD::ConstantPool:  return LowerConstantPool(Op, DAG);
2754   case ISD::GlobalAddress:
2755     return Subtarget->isTargetDarwin() ? LowerGlobalAddressDarwin(Op, DAG) :
2756       LowerGlobalAddressELF(Op, DAG);
2757   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
2758   case ISD::SELECT_CC:     return LowerSELECT_CC(Op, DAG, Subtarget);
2759   case ISD::BR_CC:         return LowerBR_CC(Op, DAG, Subtarget);
2760   case ISD::BR_JT:         return LowerBR_JT(Op, DAG);
2761   case ISD::DYNAMIC_STACKALLOC: return LowerDYNAMIC_STACKALLOC(Op, DAG);
2762   case ISD::VASTART:       return LowerVASTART(Op, DAG, VarArgsFrameIndex);
2763   case ISD::SINT_TO_FP:
2764   case ISD::UINT_TO_FP:    return LowerINT_TO_FP(Op, DAG);
2765   case ISD::FP_TO_SINT:
2766   case ISD::FP_TO_UINT:    return LowerFP_TO_INT(Op, DAG);
2767   case ISD::FCOPYSIGN:     return LowerFCOPYSIGN(Op, DAG);
2768   case ISD::RETURNADDR:    break;
2769   case ISD::FRAMEADDR:     return LowerFRAMEADDR(Op, DAG);
2770   case ISD::GLOBAL_OFFSET_TABLE: return LowerGLOBAL_OFFSET_TABLE(Op, DAG);
2771   case ISD::INTRINSIC_VOID:
2772   case ISD::INTRINSIC_W_CHAIN: return LowerINTRINSIC_W_CHAIN(Op, DAG);
2773   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
2774   case ISD::BIT_CONVERT:   return ExpandBIT_CONVERT(Op.getNode(), DAG);
2775   case ISD::SHL:
2776   case ISD::SRL:
2777   case ISD::SRA:           return LowerShift(Op.getNode(), DAG, Subtarget);
2778   case ISD::VSETCC:        return LowerVSETCC(Op, DAG);
2779   case ISD::BUILD_VECTOR:  return LowerBUILD_VECTOR(Op, DAG);
2780   case ISD::VECTOR_SHUFFLE: return LowerVECTOR_SHUFFLE(Op, DAG);
2781   case ISD::SCALAR_TO_VECTOR: return LowerSCALAR_TO_VECTOR(Op, DAG);
2782   case ISD::EXTRACT_VECTOR_ELT: return LowerEXTRACT_VECTOR_ELT(Op, DAG);
2783   case ISD::CONCAT_VECTORS: return LowerCONCAT_VECTORS(Op, DAG);
2784   }
2785   return SDValue();
2786 }
2787
2788 /// ReplaceNodeResults - Replace the results of node with an illegal result
2789 /// type with new values built out of custom code.
2790 void ARMTargetLowering::ReplaceNodeResults(SDNode *N,
2791                                            SmallVectorImpl<SDValue>&Results,
2792                                            SelectionDAG &DAG) {
2793   switch (N->getOpcode()) {
2794   default:
2795     llvm_unreachable("Don't know how to custom expand this!");
2796     return;
2797   case ISD::BIT_CONVERT:
2798     Results.push_back(ExpandBIT_CONVERT(N, DAG));
2799     return;
2800   case ISD::SRL:
2801   case ISD::SRA: {
2802     SDValue Res = LowerShift(N, DAG, Subtarget);
2803     if (Res.getNode())
2804       Results.push_back(Res);
2805     return;
2806   }
2807   }
2808 }
2809
2810 //===----------------------------------------------------------------------===//
2811 //                           ARM Scheduler Hooks
2812 //===----------------------------------------------------------------------===//
2813
2814 MachineBasicBlock *
2815 ARMTargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
2816                                                MachineBasicBlock *BB) const {
2817   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
2818   DebugLoc dl = MI->getDebugLoc();
2819   switch (MI->getOpcode()) {
2820   default:
2821     llvm_unreachable("Unexpected instr type to insert");
2822   case ARM::tMOVCCr_pseudo: {
2823     // To "insert" a SELECT_CC instruction, we actually have to insert the
2824     // diamond control-flow pattern.  The incoming instruction knows the
2825     // destination vreg to set, the condition code register to branch on, the
2826     // true/false values to select between, and a branch opcode to use.
2827     const BasicBlock *LLVM_BB = BB->getBasicBlock();
2828     MachineFunction::iterator It = BB;
2829     ++It;
2830
2831     //  thisMBB:
2832     //  ...
2833     //   TrueVal = ...
2834     //   cmpTY ccX, r1, r2
2835     //   bCC copy1MBB
2836     //   fallthrough --> copy0MBB
2837     MachineBasicBlock *thisMBB  = BB;
2838     MachineFunction *F = BB->getParent();
2839     MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
2840     MachineBasicBlock *sinkMBB  = F->CreateMachineBasicBlock(LLVM_BB);
2841     BuildMI(BB, dl, TII->get(ARM::tBcc)).addMBB(sinkMBB)
2842       .addImm(MI->getOperand(3).getImm()).addReg(MI->getOperand(4).getReg());
2843     F->insert(It, copy0MBB);
2844     F->insert(It, sinkMBB);
2845     // Update machine-CFG edges by first adding all successors of the current
2846     // block to the new block which will contain the Phi node for the select.
2847     for(MachineBasicBlock::succ_iterator i = BB->succ_begin(),
2848         e = BB->succ_end(); i != e; ++i)
2849       sinkMBB->addSuccessor(*i);
2850     // Next, remove all successors of the current block, and add the true
2851     // and fallthrough blocks as its successors.
2852     while(!BB->succ_empty())
2853       BB->removeSuccessor(BB->succ_begin());
2854     BB->addSuccessor(copy0MBB);
2855     BB->addSuccessor(sinkMBB);
2856
2857     //  copy0MBB:
2858     //   %FalseValue = ...
2859     //   # fallthrough to sinkMBB
2860     BB = copy0MBB;
2861
2862     // Update machine-CFG edges
2863     BB->addSuccessor(sinkMBB);
2864
2865     //  sinkMBB:
2866     //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
2867     //  ...
2868     BB = sinkMBB;
2869     BuildMI(BB, dl, TII->get(ARM::PHI), MI->getOperand(0).getReg())
2870       .addReg(MI->getOperand(1).getReg()).addMBB(copy0MBB)
2871       .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
2872
2873     F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
2874     return BB;
2875   }
2876
2877   case ARM::tANDsp:
2878   case ARM::tADDspr_:
2879   case ARM::tSUBspi_:
2880   case ARM::t2SUBrSPi_:
2881   case ARM::t2SUBrSPi12_:
2882   case ARM::t2SUBrSPs_: {
2883     MachineFunction *MF = BB->getParent();
2884     unsigned DstReg = MI->getOperand(0).getReg();
2885     unsigned SrcReg = MI->getOperand(1).getReg();
2886     bool DstIsDead = MI->getOperand(0).isDead();
2887     bool SrcIsKill = MI->getOperand(1).isKill();
2888
2889     if (SrcReg != ARM::SP) {
2890       // Copy the source to SP from virtual register.
2891       const TargetRegisterClass *RC = MF->getRegInfo().getRegClass(SrcReg);
2892       unsigned CopyOpc = (RC == ARM::tGPRRegisterClass)
2893         ? ARM::tMOVtgpr2gpr : ARM::tMOVgpr2gpr;
2894       BuildMI(BB, dl, TII->get(CopyOpc), ARM::SP)
2895         .addReg(SrcReg, getKillRegState(SrcIsKill));
2896     }
2897
2898     unsigned OpOpc = 0;
2899     bool NeedPred = false, NeedCC = false, NeedOp3 = false;
2900     switch (MI->getOpcode()) {
2901     default:
2902       llvm_unreachable("Unexpected pseudo instruction!");
2903     case ARM::tANDsp:
2904       OpOpc = ARM::tAND;
2905       NeedPred = true;
2906       break;
2907     case ARM::tADDspr_:
2908       OpOpc = ARM::tADDspr;
2909       break;
2910     case ARM::tSUBspi_:
2911       OpOpc = ARM::tSUBspi;
2912       break;
2913     case ARM::t2SUBrSPi_:
2914       OpOpc = ARM::t2SUBrSPi;
2915       NeedPred = true; NeedCC = true;
2916       break;
2917     case ARM::t2SUBrSPi12_:
2918       OpOpc = ARM::t2SUBrSPi12;
2919       NeedPred = true;
2920       break;
2921     case ARM::t2SUBrSPs_:
2922       OpOpc = ARM::t2SUBrSPs;
2923       NeedPred = true; NeedCC = true; NeedOp3 = true;
2924       break;
2925     }
2926     MachineInstrBuilder MIB = BuildMI(BB, dl, TII->get(OpOpc), ARM::SP);
2927     if (OpOpc == ARM::tAND)
2928       AddDefaultT1CC(MIB);
2929     MIB.addReg(ARM::SP);
2930     MIB.addOperand(MI->getOperand(2));
2931     if (NeedOp3)
2932       MIB.addOperand(MI->getOperand(3));
2933     if (NeedPred)
2934       AddDefaultPred(MIB);
2935     if (NeedCC)
2936       AddDefaultCC(MIB);
2937
2938     // Copy the result from SP to virtual register.
2939     const TargetRegisterClass *RC = MF->getRegInfo().getRegClass(DstReg);
2940     unsigned CopyOpc = (RC == ARM::tGPRRegisterClass)
2941       ? ARM::tMOVgpr2tgpr : ARM::tMOVgpr2gpr;
2942     BuildMI(BB, dl, TII->get(CopyOpc))
2943       .addReg(DstReg, getDefRegState(true) | getDeadRegState(DstIsDead))
2944       .addReg(ARM::SP);
2945     MF->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
2946     return BB;
2947   }
2948   }
2949 }
2950
2951 //===----------------------------------------------------------------------===//
2952 //                           ARM Optimization Hooks
2953 //===----------------------------------------------------------------------===//
2954
2955 static
2956 SDValue combineSelectAndUse(SDNode *N, SDValue Slct, SDValue OtherOp,
2957                             TargetLowering::DAGCombinerInfo &DCI) {
2958   SelectionDAG &DAG = DCI.DAG;
2959   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
2960   EVT VT = N->getValueType(0);
2961   unsigned Opc = N->getOpcode();
2962   bool isSlctCC = Slct.getOpcode() == ISD::SELECT_CC;
2963   SDValue LHS = isSlctCC ? Slct.getOperand(2) : Slct.getOperand(1);
2964   SDValue RHS = isSlctCC ? Slct.getOperand(3) : Slct.getOperand(2);
2965   ISD::CondCode CC = ISD::SETCC_INVALID;
2966
2967   if (isSlctCC) {
2968     CC = cast<CondCodeSDNode>(Slct.getOperand(4))->get();
2969   } else {
2970     SDValue CCOp = Slct.getOperand(0);
2971     if (CCOp.getOpcode() == ISD::SETCC)
2972       CC = cast<CondCodeSDNode>(CCOp.getOperand(2))->get();
2973   }
2974
2975   bool DoXform = false;
2976   bool InvCC = false;
2977   assert ((Opc == ISD::ADD || (Opc == ISD::SUB && Slct == N->getOperand(1))) &&
2978           "Bad input!");
2979
2980   if (LHS.getOpcode() == ISD::Constant &&
2981       cast<ConstantSDNode>(LHS)->isNullValue()) {
2982     DoXform = true;
2983   } else if (CC != ISD::SETCC_INVALID &&
2984              RHS.getOpcode() == ISD::Constant &&
2985              cast<ConstantSDNode>(RHS)->isNullValue()) {
2986     std::swap(LHS, RHS);
2987     SDValue Op0 = Slct.getOperand(0);
2988     EVT OpVT = isSlctCC ? Op0.getValueType() :
2989                           Op0.getOperand(0).getValueType();
2990     bool isInt = OpVT.isInteger();
2991     CC = ISD::getSetCCInverse(CC, isInt);
2992
2993     if (!TLI.isCondCodeLegal(CC, OpVT))
2994       return SDValue();         // Inverse operator isn't legal.
2995
2996     DoXform = true;
2997     InvCC = true;
2998   }
2999
3000   if (DoXform) {
3001     SDValue Result = DAG.getNode(Opc, RHS.getDebugLoc(), VT, OtherOp, RHS);
3002     if (isSlctCC)
3003       return DAG.getSelectCC(N->getDebugLoc(), OtherOp, Result,
3004                              Slct.getOperand(0), Slct.getOperand(1), CC);
3005     SDValue CCOp = Slct.getOperand(0);
3006     if (InvCC)
3007       CCOp = DAG.getSetCC(Slct.getDebugLoc(), CCOp.getValueType(),
3008                           CCOp.getOperand(0), CCOp.getOperand(1), CC);
3009     return DAG.getNode(ISD::SELECT, N->getDebugLoc(), VT,
3010                        CCOp, OtherOp, Result);
3011   }
3012   return SDValue();
3013 }
3014
3015 /// PerformADDCombine - Target-specific dag combine xforms for ISD::ADD.
3016 static SDValue PerformADDCombine(SDNode *N,
3017                                  TargetLowering::DAGCombinerInfo &DCI) {
3018   // added by evan in r37685 with no testcase.
3019   SDValue N0 = N->getOperand(0), N1 = N->getOperand(1);
3020
3021   // fold (add (select cc, 0, c), x) -> (select cc, x, (add, x, c))
3022   if (N0.getOpcode() == ISD::SELECT && N0.getNode()->hasOneUse()) {
3023     SDValue Result = combineSelectAndUse(N, N0, N1, DCI);
3024     if (Result.getNode()) return Result;
3025   }
3026   if (N1.getOpcode() == ISD::SELECT && N1.getNode()->hasOneUse()) {
3027     SDValue Result = combineSelectAndUse(N, N1, N0, DCI);
3028     if (Result.getNode()) return Result;
3029   }
3030
3031   return SDValue();
3032 }
3033
3034 /// PerformSUBCombine - Target-specific dag combine xforms for ISD::SUB.
3035 static SDValue PerformSUBCombine(SDNode *N,
3036                                  TargetLowering::DAGCombinerInfo &DCI) {
3037   // added by evan in r37685 with no testcase.
3038   SDValue N0 = N->getOperand(0), N1 = N->getOperand(1);
3039
3040   // fold (sub x, (select cc, 0, c)) -> (select cc, x, (sub, x, c))
3041   if (N1.getOpcode() == ISD::SELECT && N1.getNode()->hasOneUse()) {
3042     SDValue Result = combineSelectAndUse(N, N1, N0, DCI);
3043     if (Result.getNode()) return Result;
3044   }
3045
3046   return SDValue();
3047 }
3048
3049
3050 /// PerformFMRRDCombine - Target-specific dag combine xforms for ARMISD::FMRRD.
3051 static SDValue PerformFMRRDCombine(SDNode *N,
3052                                    TargetLowering::DAGCombinerInfo &DCI) {
3053   // fmrrd(fmdrr x, y) -> x,y
3054   SDValue InDouble = N->getOperand(0);
3055   if (InDouble.getOpcode() == ARMISD::FMDRR)
3056     return DCI.CombineTo(N, InDouble.getOperand(0), InDouble.getOperand(1));
3057   return SDValue();
3058 }
3059
3060 /// getVShiftImm - Check if this is a valid build_vector for the immediate
3061 /// operand of a vector shift operation, where all the elements of the
3062 /// build_vector must have the same constant integer value.
3063 static bool getVShiftImm(SDValue Op, unsigned ElementBits, int64_t &Cnt) {
3064   // Ignore bit_converts.
3065   while (Op.getOpcode() == ISD::BIT_CONVERT)
3066     Op = Op.getOperand(0);
3067   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(Op.getNode());
3068   APInt SplatBits, SplatUndef;
3069   unsigned SplatBitSize;
3070   bool HasAnyUndefs;
3071   if (! BVN || ! BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize,
3072                                       HasAnyUndefs, ElementBits) ||
3073       SplatBitSize > ElementBits)
3074     return false;
3075   Cnt = SplatBits.getSExtValue();
3076   return true;
3077 }
3078
3079 /// isVShiftLImm - Check if this is a valid build_vector for the immediate
3080 /// operand of a vector shift left operation.  That value must be in the range:
3081 ///   0 <= Value < ElementBits for a left shift; or
3082 ///   0 <= Value <= ElementBits for a long left shift.
3083 static bool isVShiftLImm(SDValue Op, EVT VT, bool isLong, int64_t &Cnt) {
3084   assert(VT.isVector() && "vector shift count is not a vector type");
3085   unsigned ElementBits = VT.getVectorElementType().getSizeInBits();
3086   if (! getVShiftImm(Op, ElementBits, Cnt))
3087     return false;
3088   return (Cnt >= 0 && (isLong ? Cnt-1 : Cnt) < ElementBits);
3089 }
3090
3091 /// isVShiftRImm - Check if this is a valid build_vector for the immediate
3092 /// operand of a vector shift right operation.  For a shift opcode, the value
3093 /// is positive, but for an intrinsic the value count must be negative. The
3094 /// absolute value must be in the range:
3095 ///   1 <= |Value| <= ElementBits for a right shift; or
3096 ///   1 <= |Value| <= ElementBits/2 for a narrow right shift.
3097 static bool isVShiftRImm(SDValue Op, EVT VT, bool isNarrow, bool isIntrinsic,
3098                          int64_t &Cnt) {
3099   assert(VT.isVector() && "vector shift count is not a vector type");
3100   unsigned ElementBits = VT.getVectorElementType().getSizeInBits();
3101   if (! getVShiftImm(Op, ElementBits, Cnt))
3102     return false;
3103   if (isIntrinsic)
3104     Cnt = -Cnt;
3105   return (Cnt >= 1 && Cnt <= (isNarrow ? ElementBits/2 : ElementBits));
3106 }
3107
3108 /// PerformIntrinsicCombine - ARM-specific DAG combining for intrinsics.
3109 static SDValue PerformIntrinsicCombine(SDNode *N, SelectionDAG &DAG) {
3110   unsigned IntNo = cast<ConstantSDNode>(N->getOperand(0))->getZExtValue();
3111   switch (IntNo) {
3112   default:
3113     // Don't do anything for most intrinsics.
3114     break;
3115
3116   // Vector shifts: check for immediate versions and lower them.
3117   // Note: This is done during DAG combining instead of DAG legalizing because
3118   // the build_vectors for 64-bit vector element shift counts are generally
3119   // not legal, and it is hard to see their values after they get legalized to
3120   // loads from a constant pool.
3121   case Intrinsic::arm_neon_vshifts:
3122   case Intrinsic::arm_neon_vshiftu:
3123   case Intrinsic::arm_neon_vshiftls:
3124   case Intrinsic::arm_neon_vshiftlu:
3125   case Intrinsic::arm_neon_vshiftn:
3126   case Intrinsic::arm_neon_vrshifts:
3127   case Intrinsic::arm_neon_vrshiftu:
3128   case Intrinsic::arm_neon_vrshiftn:
3129   case Intrinsic::arm_neon_vqshifts:
3130   case Intrinsic::arm_neon_vqshiftu:
3131   case Intrinsic::arm_neon_vqshiftsu:
3132   case Intrinsic::arm_neon_vqshiftns:
3133   case Intrinsic::arm_neon_vqshiftnu:
3134   case Intrinsic::arm_neon_vqshiftnsu:
3135   case Intrinsic::arm_neon_vqrshiftns:
3136   case Intrinsic::arm_neon_vqrshiftnu:
3137   case Intrinsic::arm_neon_vqrshiftnsu: {
3138     EVT VT = N->getOperand(1).getValueType();
3139     int64_t Cnt;
3140     unsigned VShiftOpc = 0;
3141
3142     switch (IntNo) {
3143     case Intrinsic::arm_neon_vshifts:
3144     case Intrinsic::arm_neon_vshiftu:
3145       if (isVShiftLImm(N->getOperand(2), VT, false, Cnt)) {
3146         VShiftOpc = ARMISD::VSHL;
3147         break;
3148       }
3149       if (isVShiftRImm(N->getOperand(2), VT, false, true, Cnt)) {
3150         VShiftOpc = (IntNo == Intrinsic::arm_neon_vshifts ?
3151                      ARMISD::VSHRs : ARMISD::VSHRu);
3152         break;
3153       }
3154       return SDValue();
3155
3156     case Intrinsic::arm_neon_vshiftls:
3157     case Intrinsic::arm_neon_vshiftlu:
3158       if (isVShiftLImm(N->getOperand(2), VT, true, Cnt))
3159         break;
3160       llvm_unreachable("invalid shift count for vshll intrinsic");
3161
3162     case Intrinsic::arm_neon_vrshifts:
3163     case Intrinsic::arm_neon_vrshiftu:
3164       if (isVShiftRImm(N->getOperand(2), VT, false, true, Cnt))
3165         break;
3166       return SDValue();
3167
3168     case Intrinsic::arm_neon_vqshifts:
3169     case Intrinsic::arm_neon_vqshiftu:
3170       if (isVShiftLImm(N->getOperand(2), VT, false, Cnt))
3171         break;
3172       return SDValue();
3173
3174     case Intrinsic::arm_neon_vqshiftsu:
3175       if (isVShiftLImm(N->getOperand(2), VT, false, Cnt))
3176         break;
3177       llvm_unreachable("invalid shift count for vqshlu intrinsic");
3178
3179     case Intrinsic::arm_neon_vshiftn:
3180     case Intrinsic::arm_neon_vrshiftn:
3181     case Intrinsic::arm_neon_vqshiftns:
3182     case Intrinsic::arm_neon_vqshiftnu:
3183     case Intrinsic::arm_neon_vqshiftnsu:
3184     case Intrinsic::arm_neon_vqrshiftns:
3185     case Intrinsic::arm_neon_vqrshiftnu:
3186     case Intrinsic::arm_neon_vqrshiftnsu:
3187       // Narrowing shifts require an immediate right shift.
3188       if (isVShiftRImm(N->getOperand(2), VT, true, true, Cnt))
3189         break;
3190       llvm_unreachable("invalid shift count for narrowing vector shift intrinsic");
3191
3192     default:
3193       llvm_unreachable("unhandled vector shift");
3194     }
3195
3196     switch (IntNo) {
3197     case Intrinsic::arm_neon_vshifts:
3198     case Intrinsic::arm_neon_vshiftu:
3199       // Opcode already set above.
3200       break;
3201     case Intrinsic::arm_neon_vshiftls:
3202     case Intrinsic::arm_neon_vshiftlu:
3203       if (Cnt == VT.getVectorElementType().getSizeInBits())
3204         VShiftOpc = ARMISD::VSHLLi;
3205       else
3206         VShiftOpc = (IntNo == Intrinsic::arm_neon_vshiftls ?
3207                      ARMISD::VSHLLs : ARMISD::VSHLLu);
3208       break;
3209     case Intrinsic::arm_neon_vshiftn:
3210       VShiftOpc = ARMISD::VSHRN; break;
3211     case Intrinsic::arm_neon_vrshifts:
3212       VShiftOpc = ARMISD::VRSHRs; break;
3213     case Intrinsic::arm_neon_vrshiftu:
3214       VShiftOpc = ARMISD::VRSHRu; break;
3215     case Intrinsic::arm_neon_vrshiftn:
3216       VShiftOpc = ARMISD::VRSHRN; break;
3217     case Intrinsic::arm_neon_vqshifts:
3218       VShiftOpc = ARMISD::VQSHLs; break;
3219     case Intrinsic::arm_neon_vqshiftu:
3220       VShiftOpc = ARMISD::VQSHLu; break;
3221     case Intrinsic::arm_neon_vqshiftsu:
3222       VShiftOpc = ARMISD::VQSHLsu; break;
3223     case Intrinsic::arm_neon_vqshiftns:
3224       VShiftOpc = ARMISD::VQSHRNs; break;
3225     case Intrinsic::arm_neon_vqshiftnu:
3226       VShiftOpc = ARMISD::VQSHRNu; break;
3227     case Intrinsic::arm_neon_vqshiftnsu:
3228       VShiftOpc = ARMISD::VQSHRNsu; break;
3229     case Intrinsic::arm_neon_vqrshiftns:
3230       VShiftOpc = ARMISD::VQRSHRNs; break;
3231     case Intrinsic::arm_neon_vqrshiftnu:
3232       VShiftOpc = ARMISD::VQRSHRNu; break;
3233     case Intrinsic::arm_neon_vqrshiftnsu:
3234       VShiftOpc = ARMISD::VQRSHRNsu; break;
3235     }
3236
3237     return DAG.getNode(VShiftOpc, N->getDebugLoc(), N->getValueType(0),
3238                        N->getOperand(1), DAG.getConstant(Cnt, MVT::i32));
3239   }
3240
3241   case Intrinsic::arm_neon_vshiftins: {
3242     EVT VT = N->getOperand(1).getValueType();
3243     int64_t Cnt;
3244     unsigned VShiftOpc = 0;
3245
3246     if (isVShiftLImm(N->getOperand(3), VT, false, Cnt))
3247       VShiftOpc = ARMISD::VSLI;
3248     else if (isVShiftRImm(N->getOperand(3), VT, false, true, Cnt))
3249       VShiftOpc = ARMISD::VSRI;
3250     else {
3251       llvm_unreachable("invalid shift count for vsli/vsri intrinsic");
3252     }
3253
3254     return DAG.getNode(VShiftOpc, N->getDebugLoc(), N->getValueType(0),
3255                        N->getOperand(1), N->getOperand(2),
3256                        DAG.getConstant(Cnt, MVT::i32));
3257   }
3258
3259   case Intrinsic::arm_neon_vqrshifts:
3260   case Intrinsic::arm_neon_vqrshiftu:
3261     // No immediate versions of these to check for.
3262     break;
3263   }
3264
3265   return SDValue();
3266 }
3267
3268 /// PerformShiftCombine - Checks for immediate versions of vector shifts and
3269 /// lowers them.  As with the vector shift intrinsics, this is done during DAG
3270 /// combining instead of DAG legalizing because the build_vectors for 64-bit
3271 /// vector element shift counts are generally not legal, and it is hard to see
3272 /// their values after they get legalized to loads from a constant pool.
3273 static SDValue PerformShiftCombine(SDNode *N, SelectionDAG &DAG,
3274                                    const ARMSubtarget *ST) {
3275   EVT VT = N->getValueType(0);
3276
3277   // Nothing to be done for scalar shifts.
3278   if (! VT.isVector())
3279     return SDValue();
3280
3281   assert(ST->hasNEON() && "unexpected vector shift");
3282   int64_t Cnt;
3283
3284   switch (N->getOpcode()) {
3285   default: llvm_unreachable("unexpected shift opcode");
3286
3287   case ISD::SHL:
3288     if (isVShiftLImm(N->getOperand(1), VT, false, Cnt))
3289       return DAG.getNode(ARMISD::VSHL, N->getDebugLoc(), VT, N->getOperand(0),
3290                          DAG.getConstant(Cnt, MVT::i32));
3291     break;
3292
3293   case ISD::SRA:
3294   case ISD::SRL:
3295     if (isVShiftRImm(N->getOperand(1), VT, false, false, Cnt)) {
3296       unsigned VShiftOpc = (N->getOpcode() == ISD::SRA ?
3297                             ARMISD::VSHRs : ARMISD::VSHRu);
3298       return DAG.getNode(VShiftOpc, N->getDebugLoc(), VT, N->getOperand(0),
3299                          DAG.getConstant(Cnt, MVT::i32));
3300     }
3301   }
3302   return SDValue();
3303 }
3304
3305 /// PerformExtendCombine - Target-specific DAG combining for ISD::SIGN_EXTEND,
3306 /// ISD::ZERO_EXTEND, and ISD::ANY_EXTEND.
3307 static SDValue PerformExtendCombine(SDNode *N, SelectionDAG &DAG,
3308                                     const ARMSubtarget *ST) {
3309   SDValue N0 = N->getOperand(0);
3310
3311   // Check for sign- and zero-extensions of vector extract operations of 8-
3312   // and 16-bit vector elements.  NEON supports these directly.  They are
3313   // handled during DAG combining because type legalization will promote them
3314   // to 32-bit types and it is messy to recognize the operations after that.
3315   if (ST->hasNEON() && N0.getOpcode() == ISD::EXTRACT_VECTOR_ELT) {
3316     SDValue Vec = N0.getOperand(0);
3317     SDValue Lane = N0.getOperand(1);
3318     EVT VT = N->getValueType(0);
3319     EVT EltVT = N0.getValueType();
3320     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
3321
3322     if (VT == MVT::i32 &&
3323         (EltVT == MVT::i8 || EltVT == MVT::i16) &&
3324         TLI.isTypeLegal(Vec.getValueType())) {
3325
3326       unsigned Opc = 0;
3327       switch (N->getOpcode()) {
3328       default: llvm_unreachable("unexpected opcode");
3329       case ISD::SIGN_EXTEND:
3330         Opc = ARMISD::VGETLANEs;
3331         break;
3332       case ISD::ZERO_EXTEND:
3333       case ISD::ANY_EXTEND:
3334         Opc = ARMISD::VGETLANEu;
3335         break;
3336       }
3337       return DAG.getNode(Opc, N->getDebugLoc(), VT, Vec, Lane);
3338     }
3339   }
3340
3341   return SDValue();
3342 }
3343
3344 SDValue ARMTargetLowering::PerformDAGCombine(SDNode *N,
3345                                              DAGCombinerInfo &DCI) const {
3346   switch (N->getOpcode()) {
3347   default: break;
3348   case ISD::ADD:      return PerformADDCombine(N, DCI);
3349   case ISD::SUB:      return PerformSUBCombine(N, DCI);
3350   case ARMISD::FMRRD: return PerformFMRRDCombine(N, DCI);
3351   case ISD::INTRINSIC_WO_CHAIN:
3352     return PerformIntrinsicCombine(N, DCI.DAG);
3353   case ISD::SHL:
3354   case ISD::SRA:
3355   case ISD::SRL:
3356     return PerformShiftCombine(N, DCI.DAG, Subtarget);
3357   case ISD::SIGN_EXTEND:
3358   case ISD::ZERO_EXTEND:
3359   case ISD::ANY_EXTEND:
3360     return PerformExtendCombine(N, DCI.DAG, Subtarget);
3361   }
3362   return SDValue();
3363 }
3364
3365 bool ARMTargetLowering::allowsUnalignedMemoryAccesses(EVT VT) const {
3366   if (!Subtarget->hasV6Ops())
3367     // Pre-v6 does not support unaligned mem access.
3368     return false;
3369   else if (!Subtarget->hasV6Ops()) {
3370     // v6 may or may not support unaligned mem access.
3371     if (!Subtarget->isTargetDarwin())
3372       return false;
3373   }
3374
3375   switch (VT.getSimpleVT().SimpleTy) {
3376   default:
3377     return false;
3378   case MVT::i8:
3379   case MVT::i16:
3380   case MVT::i32:
3381     return true;
3382   // FIXME: VLD1 etc with standard alignment is legal.
3383   }
3384 }
3385
3386 static bool isLegalT1AddressImmediate(int64_t V, EVT VT) {
3387   if (V < 0)
3388     return false;
3389
3390   unsigned Scale = 1;
3391   switch (VT.getSimpleVT().SimpleTy) {
3392   default: return false;
3393   case MVT::i1:
3394   case MVT::i8:
3395     // Scale == 1;
3396     break;
3397   case MVT::i16:
3398     // Scale == 2;
3399     Scale = 2;
3400     break;
3401   case MVT::i32:
3402     // Scale == 4;
3403     Scale = 4;
3404     break;
3405   }
3406
3407   if ((V & (Scale - 1)) != 0)
3408     return false;
3409   V /= Scale;
3410   return V == (V & ((1LL << 5) - 1));
3411 }
3412
3413 static bool isLegalT2AddressImmediate(int64_t V, EVT VT,
3414                                       const ARMSubtarget *Subtarget) {
3415   bool isNeg = false;
3416   if (V < 0) {
3417     isNeg = true;
3418     V = - V;
3419   }
3420
3421   switch (VT.getSimpleVT().SimpleTy) {
3422   default: return false;
3423   case MVT::i1:
3424   case MVT::i8:
3425   case MVT::i16:
3426   case MVT::i32:
3427     // + imm12 or - imm8
3428     if (isNeg)
3429       return V == (V & ((1LL << 8) - 1));
3430     return V == (V & ((1LL << 12) - 1));
3431   case MVT::f32:
3432   case MVT::f64:
3433     // Same as ARM mode. FIXME: NEON?
3434     if (!Subtarget->hasVFP2())
3435       return false;
3436     if ((V & 3) != 0)
3437       return false;
3438     V >>= 2;
3439     return V == (V & ((1LL << 8) - 1));
3440   }
3441 }
3442
3443 /// isLegalAddressImmediate - Return true if the integer value can be used
3444 /// as the offset of the target addressing mode for load / store of the
3445 /// given type.
3446 static bool isLegalAddressImmediate(int64_t V, EVT VT,
3447                                     const ARMSubtarget *Subtarget) {
3448   if (V == 0)
3449     return true;
3450
3451   if (!VT.isSimple())
3452     return false;
3453
3454   if (Subtarget->isThumb1Only())
3455     return isLegalT1AddressImmediate(V, VT);
3456   else if (Subtarget->isThumb2())
3457     return isLegalT2AddressImmediate(V, VT, Subtarget);
3458
3459   // ARM mode.
3460   if (V < 0)
3461     V = - V;
3462   switch (VT.getSimpleVT().SimpleTy) {
3463   default: return false;
3464   case MVT::i1:
3465   case MVT::i8:
3466   case MVT::i32:
3467     // +- imm12
3468     return V == (V & ((1LL << 12) - 1));
3469   case MVT::i16:
3470     // +- imm8
3471     return V == (V & ((1LL << 8) - 1));
3472   case MVT::f32:
3473   case MVT::f64:
3474     if (!Subtarget->hasVFP2()) // FIXME: NEON?
3475       return false;
3476     if ((V & 3) != 0)
3477       return false;
3478     V >>= 2;
3479     return V == (V & ((1LL << 8) - 1));
3480   }
3481 }
3482
3483 bool ARMTargetLowering::isLegalT2ScaledAddressingMode(const AddrMode &AM,
3484                                                       EVT VT) const {
3485   int Scale = AM.Scale;
3486   if (Scale < 0)
3487     return false;
3488
3489   switch (VT.getSimpleVT().SimpleTy) {
3490   default: return false;
3491   case MVT::i1:
3492   case MVT::i8:
3493   case MVT::i16:
3494   case MVT::i32:
3495     if (Scale == 1)
3496       return true;
3497     // r + r << imm
3498     Scale = Scale & ~1;
3499     return Scale == 2 || Scale == 4 || Scale == 8;
3500   case MVT::i64:
3501     // r + r
3502     if (((unsigned)AM.HasBaseReg + Scale) <= 2)
3503       return true;
3504     return false;
3505   case MVT::isVoid:
3506     // Note, we allow "void" uses (basically, uses that aren't loads or
3507     // stores), because arm allows folding a scale into many arithmetic
3508     // operations.  This should be made more precise and revisited later.
3509
3510     // Allow r << imm, but the imm has to be a multiple of two.
3511     if (Scale & 1) return false;
3512     return isPowerOf2_32(Scale);
3513   }
3514 }
3515
3516 /// isLegalAddressingMode - Return true if the addressing mode represented
3517 /// by AM is legal for this target, for a load/store of the specified type.
3518 bool ARMTargetLowering::isLegalAddressingMode(const AddrMode &AM,
3519                                               const Type *Ty) const {
3520   EVT VT = getValueType(Ty, true);
3521   if (!isLegalAddressImmediate(AM.BaseOffs, VT, Subtarget))
3522     return false;
3523
3524   // Can never fold addr of global into load/store.
3525   if (AM.BaseGV)
3526     return false;
3527
3528   switch (AM.Scale) {
3529   case 0:  // no scale reg, must be "r+i" or "r", or "i".
3530     break;
3531   case 1:
3532     if (Subtarget->isThumb1Only())
3533       return false;
3534     // FALL THROUGH.
3535   default:
3536     // ARM doesn't support any R+R*scale+imm addr modes.
3537     if (AM.BaseOffs)
3538       return false;
3539
3540     if (!VT.isSimple())
3541       return false;
3542
3543     if (Subtarget->isThumb2())
3544       return isLegalT2ScaledAddressingMode(AM, VT);
3545
3546     int Scale = AM.Scale;
3547     switch (VT.getSimpleVT().SimpleTy) {
3548     default: return false;
3549     case MVT::i1:
3550     case MVT::i8:
3551     case MVT::i32:
3552       if (Scale < 0) Scale = -Scale;
3553       if (Scale == 1)
3554         return true;
3555       // r + r << imm
3556       return isPowerOf2_32(Scale & ~1);
3557     case MVT::i16:
3558     case MVT::i64:
3559       // r + r
3560       if (((unsigned)AM.HasBaseReg + Scale) <= 2)
3561         return true;
3562       return false;
3563
3564     case MVT::isVoid:
3565       // Note, we allow "void" uses (basically, uses that aren't loads or
3566       // stores), because arm allows folding a scale into many arithmetic
3567       // operations.  This should be made more precise and revisited later.
3568
3569       // Allow r << imm, but the imm has to be a multiple of two.
3570       if (Scale & 1) return false;
3571       return isPowerOf2_32(Scale);
3572     }
3573     break;
3574   }
3575   return true;
3576 }
3577
3578 static bool getARMIndexedAddressParts(SDNode *Ptr, EVT VT,
3579                                       bool isSEXTLoad, SDValue &Base,
3580                                       SDValue &Offset, bool &isInc,
3581                                       SelectionDAG &DAG) {
3582   if (Ptr->getOpcode() != ISD::ADD && Ptr->getOpcode() != ISD::SUB)
3583     return false;
3584
3585   if (VT == MVT::i16 || ((VT == MVT::i8 || VT == MVT::i1) && isSEXTLoad)) {
3586     // AddressingMode 3
3587     Base = Ptr->getOperand(0);
3588     if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Ptr->getOperand(1))) {
3589       int RHSC = (int)RHS->getZExtValue();
3590       if (RHSC < 0 && RHSC > -256) {
3591         assert(Ptr->getOpcode() == ISD::ADD);
3592         isInc = false;
3593         Offset = DAG.getConstant(-RHSC, RHS->getValueType(0));
3594         return true;
3595       }
3596     }
3597     isInc = (Ptr->getOpcode() == ISD::ADD);
3598     Offset = Ptr->getOperand(1);
3599     return true;
3600   } else if (VT == MVT::i32 || VT == MVT::i8 || VT == MVT::i1) {
3601     // AddressingMode 2
3602     if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Ptr->getOperand(1))) {
3603       int RHSC = (int)RHS->getZExtValue();
3604       if (RHSC < 0 && RHSC > -0x1000) {
3605         assert(Ptr->getOpcode() == ISD::ADD);
3606         isInc = false;
3607         Offset = DAG.getConstant(-RHSC, RHS->getValueType(0));
3608         Base = Ptr->getOperand(0);
3609         return true;
3610       }
3611     }
3612
3613     if (Ptr->getOpcode() == ISD::ADD) {
3614       isInc = true;
3615       ARM_AM::ShiftOpc ShOpcVal= ARM_AM::getShiftOpcForNode(Ptr->getOperand(0));
3616       if (ShOpcVal != ARM_AM::no_shift) {
3617         Base = Ptr->getOperand(1);
3618         Offset = Ptr->getOperand(0);
3619       } else {
3620         Base = Ptr->getOperand(0);
3621         Offset = Ptr->getOperand(1);
3622       }
3623       return true;
3624     }
3625
3626     isInc = (Ptr->getOpcode() == ISD::ADD);
3627     Base = Ptr->getOperand(0);
3628     Offset = Ptr->getOperand(1);
3629     return true;
3630   }
3631
3632   // FIXME: Use FLDM / FSTM to emulate indexed FP load / store.
3633   return false;
3634 }
3635
3636 static bool getT2IndexedAddressParts(SDNode *Ptr, EVT VT,
3637                                      bool isSEXTLoad, SDValue &Base,
3638                                      SDValue &Offset, bool &isInc,
3639                                      SelectionDAG &DAG) {
3640   if (Ptr->getOpcode() != ISD::ADD && Ptr->getOpcode() != ISD::SUB)
3641     return false;
3642
3643   Base = Ptr->getOperand(0);
3644   if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Ptr->getOperand(1))) {
3645     int RHSC = (int)RHS->getZExtValue();
3646     if (RHSC < 0 && RHSC > -0x100) { // 8 bits.
3647       assert(Ptr->getOpcode() == ISD::ADD);
3648       isInc = false;
3649       Offset = DAG.getConstant(-RHSC, RHS->getValueType(0));
3650       return true;
3651     } else if (RHSC > 0 && RHSC < 0x100) { // 8 bit, no zero.
3652       isInc = Ptr->getOpcode() == ISD::ADD;
3653       Offset = DAG.getConstant(RHSC, RHS->getValueType(0));
3654       return true;
3655     }
3656   }
3657
3658   return false;
3659 }
3660
3661 /// getPreIndexedAddressParts - returns true by value, base pointer and
3662 /// offset pointer and addressing mode by reference if the node's address
3663 /// can be legally represented as pre-indexed load / store address.
3664 bool
3665 ARMTargetLowering::getPreIndexedAddressParts(SDNode *N, SDValue &Base,
3666                                              SDValue &Offset,
3667                                              ISD::MemIndexedMode &AM,
3668                                              SelectionDAG &DAG) const {
3669   if (Subtarget->isThumb1Only())
3670     return false;
3671
3672   EVT VT;
3673   SDValue Ptr;
3674   bool isSEXTLoad = false;
3675   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
3676     Ptr = LD->getBasePtr();
3677     VT  = LD->getMemoryVT();
3678     isSEXTLoad = LD->getExtensionType() == ISD::SEXTLOAD;
3679   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
3680     Ptr = ST->getBasePtr();
3681     VT  = ST->getMemoryVT();
3682   } else
3683     return false;
3684
3685   bool isInc;
3686   bool isLegal = false;
3687   if (Subtarget->isThumb2())
3688     isLegal = getT2IndexedAddressParts(Ptr.getNode(), VT, isSEXTLoad, Base,
3689                                        Offset, isInc, DAG);
3690   else
3691     isLegal = getARMIndexedAddressParts(Ptr.getNode(), VT, isSEXTLoad, Base,
3692                                         Offset, isInc, DAG);
3693   if (!isLegal)
3694     return false;
3695
3696   AM = isInc ? ISD::PRE_INC : ISD::PRE_DEC;
3697   return true;
3698 }
3699
3700 /// getPostIndexedAddressParts - returns true by value, base pointer and
3701 /// offset pointer and addressing mode by reference if this node can be
3702 /// combined with a load / store to form a post-indexed load / store.
3703 bool ARMTargetLowering::getPostIndexedAddressParts(SDNode *N, SDNode *Op,
3704                                                    SDValue &Base,
3705                                                    SDValue &Offset,
3706                                                    ISD::MemIndexedMode &AM,
3707                                                    SelectionDAG &DAG) const {
3708   if (Subtarget->isThumb1Only())
3709     return false;
3710
3711   EVT VT;
3712   SDValue Ptr;
3713   bool isSEXTLoad = false;
3714   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
3715     VT  = LD->getMemoryVT();
3716     isSEXTLoad = LD->getExtensionType() == ISD::SEXTLOAD;
3717   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
3718     VT  = ST->getMemoryVT();
3719   } else
3720     return false;
3721
3722   bool isInc;
3723   bool isLegal = false;
3724   if (Subtarget->isThumb2())
3725     isLegal = getT2IndexedAddressParts(Op, VT, isSEXTLoad, Base, Offset,
3726                                         isInc, DAG);
3727   else
3728     isLegal = getARMIndexedAddressParts(Op, VT, isSEXTLoad, Base, Offset,
3729                                         isInc, DAG);
3730   if (!isLegal)
3731     return false;
3732
3733   AM = isInc ? ISD::POST_INC : ISD::POST_DEC;
3734   return true;
3735 }
3736
3737 void ARMTargetLowering::computeMaskedBitsForTargetNode(const SDValue Op,
3738                                                        const APInt &Mask,
3739                                                        APInt &KnownZero,
3740                                                        APInt &KnownOne,
3741                                                        const SelectionDAG &DAG,
3742                                                        unsigned Depth) const {
3743   KnownZero = KnownOne = APInt(Mask.getBitWidth(), 0);
3744   switch (Op.getOpcode()) {
3745   default: break;
3746   case ARMISD::CMOV: {
3747     // Bits are known zero/one if known on the LHS and RHS.
3748     DAG.ComputeMaskedBits(Op.getOperand(0), Mask, KnownZero, KnownOne, Depth+1);
3749     if (KnownZero == 0 && KnownOne == 0) return;
3750
3751     APInt KnownZeroRHS, KnownOneRHS;
3752     DAG.ComputeMaskedBits(Op.getOperand(1), Mask,
3753                           KnownZeroRHS, KnownOneRHS, Depth+1);
3754     KnownZero &= KnownZeroRHS;
3755     KnownOne  &= KnownOneRHS;
3756     return;
3757   }
3758   }
3759 }
3760
3761 //===----------------------------------------------------------------------===//
3762 //                           ARM Inline Assembly Support
3763 //===----------------------------------------------------------------------===//
3764
3765 /// getConstraintType - Given a constraint letter, return the type of
3766 /// constraint it is for this target.
3767 ARMTargetLowering::ConstraintType
3768 ARMTargetLowering::getConstraintType(const std::string &Constraint) const {
3769   if (Constraint.size() == 1) {
3770     switch (Constraint[0]) {
3771     default:  break;
3772     case 'l': return C_RegisterClass;
3773     case 'w': return C_RegisterClass;
3774     }
3775   }
3776   return TargetLowering::getConstraintType(Constraint);
3777 }
3778
3779 std::pair<unsigned, const TargetRegisterClass*>
3780 ARMTargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
3781                                                 EVT VT) const {
3782   if (Constraint.size() == 1) {
3783     // GCC RS6000 Constraint Letters
3784     switch (Constraint[0]) {
3785     case 'l':
3786       if (Subtarget->isThumb1Only())
3787         return std::make_pair(0U, ARM::tGPRRegisterClass);
3788       else
3789         return std::make_pair(0U, ARM::GPRRegisterClass);
3790     case 'r':
3791       return std::make_pair(0U, ARM::GPRRegisterClass);
3792     case 'w':
3793       if (VT == MVT::f32)
3794         return std::make_pair(0U, ARM::SPRRegisterClass);
3795       if (VT == MVT::f64)
3796         return std::make_pair(0U, ARM::DPRRegisterClass);
3797       break;
3798     }
3799   }
3800   return TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
3801 }
3802
3803 std::vector<unsigned> ARMTargetLowering::
3804 getRegClassForInlineAsmConstraint(const std::string &Constraint,
3805                                   EVT VT) const {
3806   if (Constraint.size() != 1)
3807     return std::vector<unsigned>();
3808
3809   switch (Constraint[0]) {      // GCC ARM Constraint Letters
3810   default: break;
3811   case 'l':
3812     return make_vector<unsigned>(ARM::R0, ARM::R1, ARM::R2, ARM::R3,
3813                                  ARM::R4, ARM::R5, ARM::R6, ARM::R7,
3814                                  0);
3815   case 'r':
3816     return make_vector<unsigned>(ARM::R0, ARM::R1, ARM::R2, ARM::R3,
3817                                  ARM::R4, ARM::R5, ARM::R6, ARM::R7,
3818                                  ARM::R8, ARM::R9, ARM::R10, ARM::R11,
3819                                  ARM::R12, ARM::LR, 0);
3820   case 'w':
3821     if (VT == MVT::f32)
3822       return make_vector<unsigned>(ARM::S0, ARM::S1, ARM::S2, ARM::S3,
3823                                    ARM::S4, ARM::S5, ARM::S6, ARM::S7,
3824                                    ARM::S8, ARM::S9, ARM::S10, ARM::S11,
3825                                    ARM::S12,ARM::S13,ARM::S14,ARM::S15,
3826                                    ARM::S16,ARM::S17,ARM::S18,ARM::S19,
3827                                    ARM::S20,ARM::S21,ARM::S22,ARM::S23,
3828                                    ARM::S24,ARM::S25,ARM::S26,ARM::S27,
3829                                    ARM::S28,ARM::S29,ARM::S30,ARM::S31, 0);
3830     if (VT == MVT::f64)
3831       return make_vector<unsigned>(ARM::D0, ARM::D1, ARM::D2, ARM::D3,
3832                                    ARM::D4, ARM::D5, ARM::D6, ARM::D7,
3833                                    ARM::D8, ARM::D9, ARM::D10,ARM::D11,
3834                                    ARM::D12,ARM::D13,ARM::D14,ARM::D15, 0);
3835       break;
3836   }
3837
3838   return std::vector<unsigned>();
3839 }
3840
3841 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
3842 /// vector.  If it is invalid, don't add anything to Ops.
3843 void ARMTargetLowering::LowerAsmOperandForConstraint(SDValue Op,
3844                                                      char Constraint,
3845                                                      bool hasMemory,
3846                                                      std::vector<SDValue>&Ops,
3847                                                      SelectionDAG &DAG) const {
3848   SDValue Result(0, 0);
3849
3850   switch (Constraint) {
3851   default: break;
3852   case 'I': case 'J': case 'K': case 'L':
3853   case 'M': case 'N': case 'O':
3854     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op);
3855     if (!C)
3856       return;
3857
3858     int64_t CVal64 = C->getSExtValue();
3859     int CVal = (int) CVal64;
3860     // None of these constraints allow values larger than 32 bits.  Check
3861     // that the value fits in an int.
3862     if (CVal != CVal64)
3863       return;
3864
3865     switch (Constraint) {
3866       case 'I':
3867         if (Subtarget->isThumb1Only()) {
3868           // This must be a constant between 0 and 255, for ADD
3869           // immediates.
3870           if (CVal >= 0 && CVal <= 255)
3871             break;
3872         } else if (Subtarget->isThumb2()) {
3873           // A constant that can be used as an immediate value in a
3874           // data-processing instruction.
3875           if (ARM_AM::getT2SOImmVal(CVal) != -1)
3876             break;
3877         } else {
3878           // A constant that can be used as an immediate value in a
3879           // data-processing instruction.
3880           if (ARM_AM::getSOImmVal(CVal) != -1)
3881             break;
3882         }
3883         return;
3884
3885       case 'J':
3886         if (Subtarget->isThumb()) {  // FIXME thumb2
3887           // This must be a constant between -255 and -1, for negated ADD
3888           // immediates. This can be used in GCC with an "n" modifier that
3889           // prints the negated value, for use with SUB instructions. It is
3890           // not useful otherwise but is implemented for compatibility.
3891           if (CVal >= -255 && CVal <= -1)
3892             break;
3893         } else {
3894           // This must be a constant between -4095 and 4095. It is not clear
3895           // what this constraint is intended for. Implemented for
3896           // compatibility with GCC.
3897           if (CVal >= -4095 && CVal <= 4095)
3898             break;
3899         }
3900         return;
3901
3902       case 'K':
3903         if (Subtarget->isThumb1Only()) {
3904           // A 32-bit value where only one byte has a nonzero value. Exclude
3905           // zero to match GCC. This constraint is used by GCC internally for
3906           // constants that can be loaded with a move/shift combination.
3907           // It is not useful otherwise but is implemented for compatibility.
3908           if (CVal != 0 && ARM_AM::isThumbImmShiftedVal(CVal))
3909             break;
3910         } else if (Subtarget->isThumb2()) {
3911           // A constant whose bitwise inverse can be used as an immediate
3912           // value in a data-processing instruction. This can be used in GCC
3913           // with a "B" modifier that prints the inverted value, for use with
3914           // BIC and MVN instructions. It is not useful otherwise but is
3915           // implemented for compatibility.
3916           if (ARM_AM::getT2SOImmVal(~CVal) != -1)
3917             break;
3918         } else {
3919           // A constant whose bitwise inverse can be used as an immediate
3920           // value in a data-processing instruction. This can be used in GCC
3921           // with a "B" modifier that prints the inverted value, for use with
3922           // BIC and MVN instructions. It is not useful otherwise but is
3923           // implemented for compatibility.
3924           if (ARM_AM::getSOImmVal(~CVal) != -1)
3925             break;
3926         }
3927         return;
3928
3929       case 'L':
3930         if (Subtarget->isThumb1Only()) {
3931           // This must be a constant between -7 and 7,
3932           // for 3-operand ADD/SUB immediate instructions.
3933           if (CVal >= -7 && CVal < 7)
3934             break;
3935         } else if (Subtarget->isThumb2()) {
3936           // A constant whose negation can be used as an immediate value in a
3937           // data-processing instruction. This can be used in GCC with an "n"
3938           // modifier that prints the negated value, for use with SUB
3939           // instructions. It is not useful otherwise but is implemented for
3940           // compatibility.
3941           if (ARM_AM::getT2SOImmVal(-CVal) != -1)
3942             break;
3943         } else {
3944           // A constant whose negation can be used as an immediate value in a
3945           // data-processing instruction. This can be used in GCC with an "n"
3946           // modifier that prints the negated value, for use with SUB
3947           // instructions. It is not useful otherwise but is implemented for
3948           // compatibility.
3949           if (ARM_AM::getSOImmVal(-CVal) != -1)
3950             break;
3951         }
3952         return;
3953
3954       case 'M':
3955         if (Subtarget->isThumb()) { // FIXME thumb2
3956           // This must be a multiple of 4 between 0 and 1020, for
3957           // ADD sp + immediate.
3958           if ((CVal >= 0 && CVal <= 1020) && ((CVal & 3) == 0))
3959             break;
3960         } else {
3961           // A power of two or a constant between 0 and 32.  This is used in
3962           // GCC for the shift amount on shifted register operands, but it is
3963           // useful in general for any shift amounts.
3964           if ((CVal >= 0 && CVal <= 32) || ((CVal & (CVal - 1)) == 0))
3965             break;
3966         }
3967         return;
3968
3969       case 'N':
3970         if (Subtarget->isThumb()) {  // FIXME thumb2
3971           // This must be a constant between 0 and 31, for shift amounts.
3972           if (CVal >= 0 && CVal <= 31)
3973             break;
3974         }
3975         return;
3976
3977       case 'O':
3978         if (Subtarget->isThumb()) {  // FIXME thumb2
3979           // This must be a multiple of 4 between -508 and 508, for
3980           // ADD/SUB sp = sp + immediate.
3981           if ((CVal >= -508 && CVal <= 508) && ((CVal & 3) == 0))
3982             break;
3983         }
3984         return;
3985     }
3986     Result = DAG.getTargetConstant(CVal, Op.getValueType());
3987     break;
3988   }
3989
3990   if (Result.getNode()) {
3991     Ops.push_back(Result);
3992     return;
3993   }
3994   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, hasMemory,
3995                                                       Ops, DAG);
3996 }