lib/Target/ARM/ARMISelLowering.cpp

   1 //===-- ARMISelLowering.cpp - ARM DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that ARM uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #define DEBUG_TYPE "arm-isel"
  16 #include "ARM.h"
  17 #include "ARMAddressingModes.h"
  18 #include "ARMCallingConv.h"
  19 #include "ARMConstantPoolValue.h"
  20 #include "ARMISelLowering.h"
  21 #include "ARMMachineFunctionInfo.h"
  22 #include "ARMPerfectShuffle.h"
  23 #include "ARMRegisterInfo.h"
  24 #include "ARMSubtarget.h"
  25 #include "ARMTargetMachine.h"
  26 #include "ARMTargetObjectFile.h"
  27 #include "llvm/CallingConv.h"
  28 #include "llvm/Constants.h"
  29 #include "llvm/Function.h"
  30 #include "llvm/GlobalValue.h"
  31 #include "llvm/Instruction.h"
  32 #include "llvm/Instructions.h"
  33 #include "llvm/Intrinsics.h"
  34 #include "llvm/Type.h"
  35 #include "llvm/CodeGen/CallingConvLower.h"
  36 #include "llvm/CodeGen/MachineBasicBlock.h"
  37 #include "llvm/CodeGen/MachineFrameInfo.h"
  38 #include "llvm/CodeGen/MachineFunction.h"
  39 #include "llvm/CodeGen/MachineInstrBuilder.h"
  40 #include "llvm/CodeGen/MachineRegisterInfo.h"
  41 #include "llvm/CodeGen/PseudoSourceValue.h"
  42 #include "llvm/CodeGen/SelectionDAG.h"
  43 #include "llvm/MC/MCSectionMachO.h"
  44 #include "llvm/Target/TargetOptions.h"
  45 #include "llvm/ADT/VectorExtras.h"
  46 #include "llvm/ADT/Statistic.h"
  47 #include "llvm/Support/CommandLine.h"
  48 #include "llvm/Support/ErrorHandling.h"
  49 #include "llvm/Support/MathExtras.h"
  50 #include "llvm/Support/raw_ostream.h"
  51 #include <sstream>
  52 using namespace llvm;
  53
  54 STATISTIC(NumTailCalls, "Number of tail calls");
  55
  56 // This option should go away when tail calls fully work.
  57 static cl::opt<bool>
  58 EnableARMTailCalls("arm-tail-calls", cl::Hidden,
  59   cl::desc("Generate tail calls (TEMPORARY OPTION)."),
  60   cl::init(false));
  61
  62 static cl::opt<bool>
  63 EnableARMLongCalls("arm-long-calls", cl::Hidden,
  64   cl::desc("Generate calls via indirect call instructions"),
  65   cl::init(false));
  66
  67 static cl::opt<bool>
  68 ARMInterworking("arm-interworking", cl::Hidden,
  69   cl::desc("Enable / disable ARM interworking (for debugging only)"),
  70   cl::init(true));
  71
  72 void ARMTargetLowering::addTypeForNEON(EVT VT, EVT PromotedLdStVT,
  73                                        EVT PromotedBitwiseVT) {
  74   if (VT != PromotedLdStVT) {
  75     setOperationAction(ISD::LOAD, VT.getSimpleVT(), Promote);
  76     AddPromotedToType (ISD::LOAD, VT.getSimpleVT(),
  77                        PromotedLdStVT.getSimpleVT());
  78
  79     setOperationAction(ISD::STORE, VT.getSimpleVT(), Promote);
  80     AddPromotedToType (ISD::STORE, VT.getSimpleVT(),
  81                        PromotedLdStVT.getSimpleVT());
  82   }
  83
  84   EVT ElemTy = VT.getVectorElementType();
  85   if (ElemTy != MVT::i64 && ElemTy != MVT::f64)
  86     setOperationAction(ISD::VSETCC, VT.getSimpleVT(), Custom);
  87   setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT.getSimpleVT(), Custom);
  88   if (ElemTy != MVT::i32) {
  89     setOperationAction(ISD::SINT_TO_FP, VT.getSimpleVT(), Expand);
  90     setOperationAction(ISD::UINT_TO_FP, VT.getSimpleVT(), Expand);
  91     setOperationAction(ISD::FP_TO_SINT, VT.getSimpleVT(), Expand);
  92     setOperationAction(ISD::FP_TO_UINT, VT.getSimpleVT(), Expand);
  93   }
  94   setOperationAction(ISD::BUILD_VECTOR, VT.getSimpleVT(), Custom);
  95   setOperationAction(ISD::VECTOR_SHUFFLE, VT.getSimpleVT(), Custom);
  96   setOperationAction(ISD::CONCAT_VECTORS, VT.getSimpleVT(), Legal);
  97   setOperationAction(ISD::EXTRACT_SUBVECTOR, VT.getSimpleVT(), Expand);
  98   setOperationAction(ISD::SELECT, VT.getSimpleVT(), Expand);
  99   setOperationAction(ISD::SELECT_CC, VT.getSimpleVT(), Expand);
 100   if (VT.isInteger()) {
 101     setOperationAction(ISD::SHL, VT.getSimpleVT(), Custom);
 102     setOperationAction(ISD::SRA, VT.getSimpleVT(), Custom);
 103     setOperationAction(ISD::SRL, VT.getSimpleVT(), Custom);
 104     setOperationAction(ISD::OR, VT.getSimpleVT(), Custom);
 105     setLoadExtAction(ISD::SEXTLOAD, VT.getSimpleVT(), Expand);
 106     setLoadExtAction(ISD::ZEXTLOAD, VT.getSimpleVT(), Expand);
 107     for (unsigned InnerVT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 108          InnerVT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++InnerVT)
 109       setTruncStoreAction(VT.getSimpleVT(),
 110                           (MVT::SimpleValueType)InnerVT, Expand);
 111   }
 112   setLoadExtAction(ISD::EXTLOAD, VT.getSimpleVT(), Expand);
 113
 114   // Promote all bit-wise operations.
 115   if (VT.isInteger() && VT != PromotedBitwiseVT) {
 116     setOperationAction(ISD::AND, VT.getSimpleVT(), Promote);
 117     AddPromotedToType (ISD::AND, VT.getSimpleVT(),
 118                        PromotedBitwiseVT.getSimpleVT());
 119     setOperationAction(ISD::OR,  VT.getSimpleVT(), Promote);
 120     AddPromotedToType (ISD::OR,  VT.getSimpleVT(),
 121                        PromotedBitwiseVT.getSimpleVT());
 122     setOperationAction(ISD::XOR, VT.getSimpleVT(), Promote);
 123     AddPromotedToType (ISD::XOR, VT.getSimpleVT(),
 124                        PromotedBitwiseVT.getSimpleVT());
 125   }
 126
 127   // Neon does not support vector divide/remainder operations.
 128   setOperationAction(ISD::SDIV, VT.getSimpleVT(), Expand);
 129   setOperationAction(ISD::UDIV, VT.getSimpleVT(), Expand);
 130   setOperationAction(ISD::FDIV, VT.getSimpleVT(), Expand);
 131   setOperationAction(ISD::SREM, VT.getSimpleVT(), Expand);
 132   setOperationAction(ISD::UREM, VT.getSimpleVT(), Expand);
 133   setOperationAction(ISD::FREM, VT.getSimpleVT(), Expand);
 134 }
 135
 136 void ARMTargetLowering::addDRTypeForNEON(EVT VT) {
 137   addRegisterClass(VT, ARM::DPRRegisterClass);
 138   addTypeForNEON(VT, MVT::f64, MVT::v2i32);
 139 }
 140
 141 void ARMTargetLowering::addQRTypeForNEON(EVT VT) {
 142   addRegisterClass(VT, ARM::QPRRegisterClass);
 143   addTypeForNEON(VT, MVT::v2f64, MVT::v4i32);
 144 }
 145
 146 static TargetLoweringObjectFile *createTLOF(TargetMachine &TM) {
 147   if (TM.getSubtarget<ARMSubtarget>().isTargetDarwin())
 148     return new TargetLoweringObjectFileMachO();
 149
 150   return new ARMElfTargetObjectFile();
 151 }
 152
 153 ARMTargetLowering::ARMTargetLowering(TargetMachine &TM)
 154     : TargetLowering(TM, createTLOF(TM)) {
 155   Subtarget = &TM.getSubtarget<ARMSubtarget>();
 156   RegInfo = TM.getRegisterInfo();
 157   Itins = TM.getInstrItineraryData();
 158
 159   if (Subtarget->isTargetDarwin()) {
 160     // Uses VFP for Thumb libfuncs if available.
 161     if (Subtarget->isThumb() && Subtarget->hasVFP2()) {
 162       // Single-precision floating-point arithmetic.
 163       setLibcallName(RTLIB::ADD_F32, "__addsf3vfp");
 164       setLibcallName(RTLIB::SUB_F32, "__subsf3vfp");
 165       setLibcallName(RTLIB::MUL_F32, "__mulsf3vfp");
 166       setLibcallName(RTLIB::DIV_F32, "__divsf3vfp");
 167
 168       // Double-precision floating-point arithmetic.
 169       setLibcallName(RTLIB::ADD_F64, "__adddf3vfp");
 170       setLibcallName(RTLIB::SUB_F64, "__subdf3vfp");
 171       setLibcallName(RTLIB::MUL_F64, "__muldf3vfp");
 172       setLibcallName(RTLIB::DIV_F64, "__divdf3vfp");
 173
 174       // Single-precision comparisons.
 175       setLibcallName(RTLIB::OEQ_F32, "__eqsf2vfp");
 176       setLibcallName(RTLIB::UNE_F32, "__nesf2vfp");
 177       setLibcallName(RTLIB::OLT_F32, "__ltsf2vfp");
 178       setLibcallName(RTLIB::OLE_F32, "__lesf2vfp");
 179       setLibcallName(RTLIB::OGE_F32, "__gesf2vfp");
 180       setLibcallName(RTLIB::OGT_F32, "__gtsf2vfp");
 181       setLibcallName(RTLIB::UO_F32,  "__unordsf2vfp");
 182       setLibcallName(RTLIB::O_F32,   "__unordsf2vfp");
 183
 184       setCmpLibcallCC(RTLIB::OEQ_F32, ISD::SETNE);
 185       setCmpLibcallCC(RTLIB::UNE_F32, ISD::SETNE);
 186       setCmpLibcallCC(RTLIB::OLT_F32, ISD::SETNE);
 187       setCmpLibcallCC(RTLIB::OLE_F32, ISD::SETNE);
 188       setCmpLibcallCC(RTLIB::OGE_F32, ISD::SETNE);
 189       setCmpLibcallCC(RTLIB::OGT_F32, ISD::SETNE);
 190       setCmpLibcallCC(RTLIB::UO_F32,  ISD::SETNE);
 191       setCmpLibcallCC(RTLIB::O_F32,   ISD::SETEQ);
 192
 193       // Double-precision comparisons.
 194       setLibcallName(RTLIB::OEQ_F64, "__eqdf2vfp");
 195       setLibcallName(RTLIB::UNE_F64, "__nedf2vfp");
 196       setLibcallName(RTLIB::OLT_F64, "__ltdf2vfp");
 197       setLibcallName(RTLIB::OLE_F64, "__ledf2vfp");
 198       setLibcallName(RTLIB::OGE_F64, "__gedf2vfp");
 199       setLibcallName(RTLIB::OGT_F64, "__gtdf2vfp");
 200       setLibcallName(RTLIB::UO_F64,  "__unorddf2vfp");
 201       setLibcallName(RTLIB::O_F64,   "__unorddf2vfp");
 202
 203       setCmpLibcallCC(RTLIB::OEQ_F64, ISD::SETNE);
 204       setCmpLibcallCC(RTLIB::UNE_F64, ISD::SETNE);
 205       setCmpLibcallCC(RTLIB::OLT_F64, ISD::SETNE);
 206       setCmpLibcallCC(RTLIB::OLE_F64, ISD::SETNE);
 207       setCmpLibcallCC(RTLIB::OGE_F64, ISD::SETNE);
 208       setCmpLibcallCC(RTLIB::OGT_F64, ISD::SETNE);
 209       setCmpLibcallCC(RTLIB::UO_F64,  ISD::SETNE);
 210       setCmpLibcallCC(RTLIB::O_F64,   ISD::SETEQ);
 211
 212       // Floating-point to integer conversions.
 213       // i64 conversions are done via library routines even when generating VFP
 214       // instructions, so use the same ones.
 215       setLibcallName(RTLIB::FPTOSINT_F64_I32, "__fixdfsivfp");
 216       setLibcallName(RTLIB::FPTOUINT_F64_I32, "__fixunsdfsivfp");
 217       setLibcallName(RTLIB::FPTOSINT_F32_I32, "__fixsfsivfp");
 218       setLibcallName(RTLIB::FPTOUINT_F32_I32, "__fixunssfsivfp");
 219
 220       // Conversions between floating types.
 221       setLibcallName(RTLIB::FPROUND_F64_F32, "__truncdfsf2vfp");
 222       setLibcallName(RTLIB::FPEXT_F32_F64,   "__extendsfdf2vfp");
 223
 224       // Integer to floating-point conversions.
 225       // i64 conversions are done via library routines even when generating VFP
 226       // instructions, so use the same ones.
 227       // FIXME: There appears to be some naming inconsistency in ARM libgcc:
 228       // e.g., __floatunsidf vs. __floatunssidfvfp.
 229       setLibcallName(RTLIB::SINTTOFP_I32_F64, "__floatsidfvfp");
 230       setLibcallName(RTLIB::UINTTOFP_I32_F64, "__floatunssidfvfp");
 231       setLibcallName(RTLIB::SINTTOFP_I32_F32, "__floatsisfvfp");
 232       setLibcallName(RTLIB::UINTTOFP_I32_F32, "__floatunssisfvfp");
 233     }
 234   }
 235
 236   // These libcalls are not available in 32-bit.
 237   setLibcallName(RTLIB::SHL_I128, 0);
 238   setLibcallName(RTLIB::SRL_I128, 0);
 239   setLibcallName(RTLIB::SRA_I128, 0);
 240
 241   if (Subtarget->isAAPCS_ABI()) {
 242     // Double-precision floating-point arithmetic helper functions
 243     // RTABI chapter 4.1.2, Table 2
 244     setLibcallName(RTLIB::ADD_F64, "__aeabi_dadd");
 245     setLibcallName(RTLIB::DIV_F64, "__aeabi_ddiv");
 246     setLibcallName(RTLIB::MUL_F64, "__aeabi_dmul");
 247     setLibcallName(RTLIB::SUB_F64, "__aeabi_dsub");
 248     setLibcallCallingConv(RTLIB::ADD_F64, CallingConv::ARM_AAPCS);
 249     setLibcallCallingConv(RTLIB::DIV_F64, CallingConv::ARM_AAPCS);
 250     setLibcallCallingConv(RTLIB::MUL_F64, CallingConv::ARM_AAPCS);
 251     setLibcallCallingConv(RTLIB::SUB_F64, CallingConv::ARM_AAPCS);
 252
 253     // Double-precision floating-point comparison helper functions
 254     // RTABI chapter 4.1.2, Table 3
 255     setLibcallName(RTLIB::OEQ_F64, "__aeabi_dcmpeq");
 256     setCmpLibcallCC(RTLIB::OEQ_F64, ISD::SETNE);
 257     setLibcallName(RTLIB::UNE_F64, "__aeabi_dcmpeq");
 258     setCmpLibcallCC(RTLIB::UNE_F64, ISD::SETEQ);
 259     setLibcallName(RTLIB::OLT_F64, "__aeabi_dcmplt");
 260     setCmpLibcallCC(RTLIB::OLT_F64, ISD::SETNE);
 261     setLibcallName(RTLIB::OLE_F64, "__aeabi_dcmple");
 262     setCmpLibcallCC(RTLIB::OLE_F64, ISD::SETNE);
 263     setLibcallName(RTLIB::OGE_F64, "__aeabi_dcmpge");
 264     setCmpLibcallCC(RTLIB::OGE_F64, ISD::SETNE);
 265     setLibcallName(RTLIB::OGT_F64, "__aeabi_dcmpgt");
 266     setCmpLibcallCC(RTLIB::OGT_F64, ISD::SETNE);
 267     setLibcallName(RTLIB::UO_F64,  "__aeabi_dcmpun");
 268     setCmpLibcallCC(RTLIB::UO_F64,  ISD::SETNE);
 269     setLibcallName(RTLIB::O_F64,   "__aeabi_dcmpun");
 270     setCmpLibcallCC(RTLIB::O_F64,   ISD::SETEQ);
 271     setLibcallCallingConv(RTLIB::OEQ_F64, CallingConv::ARM_AAPCS);
 272     setLibcallCallingConv(RTLIB::UNE_F64, CallingConv::ARM_AAPCS);
 273     setLibcallCallingConv(RTLIB::OLT_F64, CallingConv::ARM_AAPCS);
 274     setLibcallCallingConv(RTLIB::OLE_F64, CallingConv::ARM_AAPCS);
 275     setLibcallCallingConv(RTLIB::OGE_F64, CallingConv::ARM_AAPCS);
 276     setLibcallCallingConv(RTLIB::OGT_F64, CallingConv::ARM_AAPCS);
 277     setLibcallCallingConv(RTLIB::UO_F64, CallingConv::ARM_AAPCS);
 278     setLibcallCallingConv(RTLIB::O_F64, CallingConv::ARM_AAPCS);
 279
 280     // Single-precision floating-point arithmetic helper functions
 281     // RTABI chapter 4.1.2, Table 4
 282     setLibcallName(RTLIB::ADD_F32, "__aeabi_fadd");
 283     setLibcallName(RTLIB::DIV_F32, "__aeabi_fdiv");
 284     setLibcallName(RTLIB::MUL_F32, "__aeabi_fmul");
 285     setLibcallName(RTLIB::SUB_F32, "__aeabi_fsub");
 286     setLibcallCallingConv(RTLIB::ADD_F32, CallingConv::ARM_AAPCS);
 287     setLibcallCallingConv(RTLIB::DIV_F32, CallingConv::ARM_AAPCS);
 288     setLibcallCallingConv(RTLIB::MUL_F32, CallingConv::ARM_AAPCS);
 289     setLibcallCallingConv(RTLIB::SUB_F32, CallingConv::ARM_AAPCS);
 290
 291     // Single-precision floating-point comparison helper functions
 292     // RTABI chapter 4.1.2, Table 5
 293     setLibcallName(RTLIB::OEQ_F32, "__aeabi_fcmpeq");
 294     setCmpLibcallCC(RTLIB::OEQ_F32, ISD::SETNE);
 295     setLibcallName(RTLIB::UNE_F32, "__aeabi_fcmpeq");
 296     setCmpLibcallCC(RTLIB::UNE_F32, ISD::SETEQ);
 297     setLibcallName(RTLIB::OLT_F32, "__aeabi_fcmplt");
 298     setCmpLibcallCC(RTLIB::OLT_F32, ISD::SETNE);
 299     setLibcallName(RTLIB::OLE_F32, "__aeabi_fcmple");
 300     setCmpLibcallCC(RTLIB::OLE_F32, ISD::SETNE);
 301     setLibcallName(RTLIB::OGE_F32, "__aeabi_fcmpge");
 302     setCmpLibcallCC(RTLIB::OGE_F32, ISD::SETNE);
 303     setLibcallName(RTLIB::OGT_F32, "__aeabi_fcmpgt");
 304     setCmpLibcallCC(RTLIB::OGT_F32, ISD::SETNE);
 305     setLibcallName(RTLIB::UO_F32,  "__aeabi_fcmpun");
 306     setCmpLibcallCC(RTLIB::UO_F32,  ISD::SETNE);
 307     setLibcallName(RTLIB::O_F32,   "__aeabi_fcmpun");
 308     setCmpLibcallCC(RTLIB::O_F32,   ISD::SETEQ);
 309     setLibcallCallingConv(RTLIB::OEQ_F32, CallingConv::ARM_AAPCS);
 310     setLibcallCallingConv(RTLIB::UNE_F32, CallingConv::ARM_AAPCS);
 311     setLibcallCallingConv(RTLIB::OLT_F32, CallingConv::ARM_AAPCS);
 312     setLibcallCallingConv(RTLIB::OLE_F32, CallingConv::ARM_AAPCS);
 313     setLibcallCallingConv(RTLIB::OGE_F32, CallingConv::ARM_AAPCS);
 314     setLibcallCallingConv(RTLIB::OGT_F32, CallingConv::ARM_AAPCS);
 315     setLibcallCallingConv(RTLIB::UO_F32, CallingConv::ARM_AAPCS);
 316     setLibcallCallingConv(RTLIB::O_F32, CallingConv::ARM_AAPCS);
 317
 318     // Floating-point to integer conversions.
 319     // RTABI chapter 4.1.2, Table 6
 320     setLibcallName(RTLIB::FPTOSINT_F64_I32, "__aeabi_d2iz");
 321     setLibcallName(RTLIB::FPTOUINT_F64_I32, "__aeabi_d2uiz");
 322     setLibcallName(RTLIB::FPTOSINT_F64_I64, "__aeabi_d2lz");
 323     setLibcallName(RTLIB::FPTOUINT_F64_I64, "__aeabi_d2ulz");
 324     setLibcallName(RTLIB::FPTOSINT_F32_I32, "__aeabi_f2iz");
 325     setLibcallName(RTLIB::FPTOUINT_F32_I32, "__aeabi_f2uiz");
 326     setLibcallName(RTLIB::FPTOSINT_F32_I64, "__aeabi_f2lz");
 327     setLibcallName(RTLIB::FPTOUINT_F32_I64, "__aeabi_f2ulz");
 328     setLibcallCallingConv(RTLIB::FPTOSINT_F64_I32, CallingConv::ARM_AAPCS);
 329     setLibcallCallingConv(RTLIB::FPTOUINT_F64_I32, CallingConv::ARM_AAPCS);
 330     setLibcallCallingConv(RTLIB::FPTOSINT_F64_I64, CallingConv::ARM_AAPCS);
 331     setLibcallCallingConv(RTLIB::FPTOUINT_F64_I64, CallingConv::ARM_AAPCS);
 332     setLibcallCallingConv(RTLIB::FPTOSINT_F32_I32, CallingConv::ARM_AAPCS);
 333     setLibcallCallingConv(RTLIB::FPTOUINT_F32_I32, CallingConv::ARM_AAPCS);
 334     setLibcallCallingConv(RTLIB::FPTOSINT_F32_I64, CallingConv::ARM_AAPCS);
 335     setLibcallCallingConv(RTLIB::FPTOUINT_F32_I64, CallingConv::ARM_AAPCS);
 336
 337     // Conversions between floating types.
 338     // RTABI chapter 4.1.2, Table 7
 339     setLibcallName(RTLIB::FPROUND_F64_F32, "__aeabi_d2f");
 340     setLibcallName(RTLIB::FPEXT_F32_F64,   "__aeabi_f2d");
 341     setLibcallCallingConv(RTLIB::FPROUND_F64_F32, CallingConv::ARM_AAPCS);
 342     setLibcallCallingConv(RTLIB::FPEXT_F32_F64, CallingConv::ARM_AAPCS);
 343
 344     // Integer to floating-point conversions.
 345     // RTABI chapter 4.1.2, Table 8
 346     setLibcallName(RTLIB::SINTTOFP_I32_F64, "__aeabi_i2d");
 347     setLibcallName(RTLIB::UINTTOFP_I32_F64, "__aeabi_ui2d");
 348     setLibcallName(RTLIB::SINTTOFP_I64_F64, "__aeabi_l2d");
 349     setLibcallName(RTLIB::UINTTOFP_I64_F64, "__aeabi_ul2d");
 350     setLibcallName(RTLIB::SINTTOFP_I32_F32, "__aeabi_i2f");
 351     setLibcallName(RTLIB::UINTTOFP_I32_F32, "__aeabi_ui2f");
 352     setLibcallName(RTLIB::SINTTOFP_I64_F32, "__aeabi_l2f");
 353     setLibcallName(RTLIB::UINTTOFP_I64_F32, "__aeabi_ul2f");
 354     setLibcallCallingConv(RTLIB::SINTTOFP_I32_F64, CallingConv::ARM_AAPCS);
 355     setLibcallCallingConv(RTLIB::UINTTOFP_I32_F64, CallingConv::ARM_AAPCS);
 356     setLibcallCallingConv(RTLIB::SINTTOFP_I64_F64, CallingConv::ARM_AAPCS);
 357     setLibcallCallingConv(RTLIB::UINTTOFP_I64_F64, CallingConv::ARM_AAPCS);
 358     setLibcallCallingConv(RTLIB::SINTTOFP_I32_F32, CallingConv::ARM_AAPCS);
 359     setLibcallCallingConv(RTLIB::UINTTOFP_I32_F32, CallingConv::ARM_AAPCS);
 360     setLibcallCallingConv(RTLIB::SINTTOFP_I64_F32, CallingConv::ARM_AAPCS);
 361     setLibcallCallingConv(RTLIB::UINTTOFP_I64_F32, CallingConv::ARM_AAPCS);
 362
 363     // Long long helper functions
 364     // RTABI chapter 4.2, Table 9
 365     setLibcallName(RTLIB::MUL_I64,  "__aeabi_lmul");
 366     setLibcallName(RTLIB::SDIV_I64, "__aeabi_ldivmod");
 367     setLibcallName(RTLIB::UDIV_I64, "__aeabi_uldivmod");
 368     setLibcallName(RTLIB::SHL_I64, "__aeabi_llsl");
 369     setLibcallName(RTLIB::SRL_I64, "__aeabi_llsr");
 370     setLibcallName(RTLIB::SRA_I64, "__aeabi_lasr");
 371     setLibcallCallingConv(RTLIB::MUL_I64, CallingConv::ARM_AAPCS);
 372     setLibcallCallingConv(RTLIB::SDIV_I64, CallingConv::ARM_AAPCS);
 373     setLibcallCallingConv(RTLIB::UDIV_I64, CallingConv::ARM_AAPCS);
 374     setLibcallCallingConv(RTLIB::SHL_I64, CallingConv::ARM_AAPCS);
 375     setLibcallCallingConv(RTLIB::SRL_I64, CallingConv::ARM_AAPCS);
 376     setLibcallCallingConv(RTLIB::SRA_I64, CallingConv::ARM_AAPCS);
 377
 378     // Integer division functions
 379     // RTABI chapter 4.3.1
 380     setLibcallName(RTLIB::SDIV_I8,  "__aeabi_idiv");
 381     setLibcallName(RTLIB::SDIV_I16, "__aeabi_idiv");
 382     setLibcallName(RTLIB::SDIV_I32, "__aeabi_idiv");
 383     setLibcallName(RTLIB::UDIV_I8,  "__aeabi_uidiv");
 384     setLibcallName(RTLIB::UDIV_I16, "__aeabi_uidiv");
 385     setLibcallName(RTLIB::UDIV_I32, "__aeabi_uidiv");
 386     setLibcallCallingConv(RTLIB::SDIV_I8, CallingConv::ARM_AAPCS);
 387     setLibcallCallingConv(RTLIB::SDIV_I16, CallingConv::ARM_AAPCS);
 388     setLibcallCallingConv(RTLIB::SDIV_I32, CallingConv::ARM_AAPCS);
 389     setLibcallCallingConv(RTLIB::UDIV_I8, CallingConv::ARM_AAPCS);
 390     setLibcallCallingConv(RTLIB::UDIV_I16, CallingConv::ARM_AAPCS);
 391     setLibcallCallingConv(RTLIB::UDIV_I32, CallingConv::ARM_AAPCS);
 392   }
 393
 394   if (Subtarget->isThumb1Only())
 395     addRegisterClass(MVT::i32, ARM::tGPRRegisterClass);
 396   else
 397     addRegisterClass(MVT::i32, ARM::GPRRegisterClass);
 398   if (!UseSoftFloat && Subtarget->hasVFP2() && !Subtarget->isThumb1Only()) {
 399     addRegisterClass(MVT::f32, ARM::SPRRegisterClass);
 400     if (!Subtarget->isFPOnlySP())
 401       addRegisterClass(MVT::f64, ARM::DPRRegisterClass);
 402
 403     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 404   }
 405
 406   if (Subtarget->hasNEON()) {
 407     addDRTypeForNEON(MVT::v2f32);
 408     addDRTypeForNEON(MVT::v8i8);
 409     addDRTypeForNEON(MVT::v4i16);
 410     addDRTypeForNEON(MVT::v2i32);
 411     addDRTypeForNEON(MVT::v1i64);
 412
 413     addQRTypeForNEON(MVT::v4f32);
 414     addQRTypeForNEON(MVT::v2f64);
 415     addQRTypeForNEON(MVT::v16i8);
 416     addQRTypeForNEON(MVT::v8i16);
 417     addQRTypeForNEON(MVT::v4i32);
 418     addQRTypeForNEON(MVT::v2i64);
 419
 420     // v2f64 is legal so that QR subregs can be extracted as f64 elements, but
 421     // neither Neon nor VFP support any arithmetic operations on it.
 422     setOperationAction(ISD::FADD, MVT::v2f64, Expand);
 423     setOperationAction(ISD::FSUB, MVT::v2f64, Expand);
 424     setOperationAction(ISD::FMUL, MVT::v2f64, Expand);
 425     setOperationAction(ISD::FDIV, MVT::v2f64, Expand);
 426     setOperationAction(ISD::FREM, MVT::v2f64, Expand);
 427     setOperationAction(ISD::FCOPYSIGN, MVT::v2f64, Expand);
 428     setOperationAction(ISD::VSETCC, MVT::v2f64, Expand);
 429     setOperationAction(ISD::FNEG, MVT::v2f64, Expand);
 430     setOperationAction(ISD::FABS, MVT::v2f64, Expand);
 431     setOperationAction(ISD::FSQRT, MVT::v2f64, Expand);
 432     setOperationAction(ISD::FSIN, MVT::v2f64, Expand);
 433     setOperationAction(ISD::FCOS, MVT::v2f64, Expand);
 434     setOperationAction(ISD::FPOWI, MVT::v2f64, Expand);
 435     setOperationAction(ISD::FPOW, MVT::v2f64, Expand);
 436     setOperationAction(ISD::FLOG, MVT::v2f64, Expand);
 437     setOperationAction(ISD::FLOG2, MVT::v2f64, Expand);
 438     setOperationAction(ISD::FLOG10, MVT::v2f64, Expand);
 439     setOperationAction(ISD::FEXP, MVT::v2f64, Expand);
 440     setOperationAction(ISD::FEXP2, MVT::v2f64, Expand);
 441     setOperationAction(ISD::FCEIL, MVT::v2f64, Expand);
 442     setOperationAction(ISD::FTRUNC, MVT::v2f64, Expand);
 443     setOperationAction(ISD::FRINT, MVT::v2f64, Expand);
 444     setOperationAction(ISD::FNEARBYINT, MVT::v2f64, Expand);
 445     setOperationAction(ISD::FFLOOR, MVT::v2f64, Expand);
 446
 447     setTruncStoreAction(MVT::v2f64, MVT::v2f32, Expand);
 448
 449     // Neon does not support some operations on v1i64 and v2i64 types.
 450     setOperationAction(ISD::MUL, MVT::v1i64, Expand);
 451     // Custom handling for some quad-vector types to detect VMULL.
 452     setOperationAction(ISD::MUL, MVT::v8i16, Custom);
 453     setOperationAction(ISD::MUL, MVT::v4i32, Custom);
 454     setOperationAction(ISD::MUL, MVT::v2i64, Custom);
 455     setOperationAction(ISD::VSETCC, MVT::v1i64, Expand);
 456     setOperationAction(ISD::VSETCC, MVT::v2i64, Expand);
 457
 458     setTargetDAGCombine(ISD::INTRINSIC_WO_CHAIN);
 459     setTargetDAGCombine(ISD::SHL);
 460     setTargetDAGCombine(ISD::SRL);
 461     setTargetDAGCombine(ISD::SRA);
 462     setTargetDAGCombine(ISD::SIGN_EXTEND);
 463     setTargetDAGCombine(ISD::ZERO_EXTEND);
 464     setTargetDAGCombine(ISD::ANY_EXTEND);
 465     setTargetDAGCombine(ISD::SELECT_CC);
 466     setTargetDAGCombine(ISD::BUILD_VECTOR);
 467     setTargetDAGCombine(ISD::VECTOR_SHUFFLE);
 468   }
 469
 470   computeRegisterProperties();
 471
 472   // ARM does not have f32 extending load.
 473   setLoadExtAction(ISD::EXTLOAD, MVT::f32, Expand);
 474
 475   // ARM does not have i1 sign extending load.
 476   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Promote);
 477
 478   // ARM supports all 4 flavors of integer indexed load / store.
 479   if (!Subtarget->isThumb1Only()) {
 480     for (unsigned im = (unsigned)ISD::PRE_INC;
 481          im != (unsigned)ISD::LAST_INDEXED_MODE; ++im) {
 482       setIndexedLoadAction(im,  MVT::i1,  Legal);
 483       setIndexedLoadAction(im,  MVT::i8,  Legal);
 484       setIndexedLoadAction(im,  MVT::i16, Legal);
 485       setIndexedLoadAction(im,  MVT::i32, Legal);
 486       setIndexedStoreAction(im, MVT::i1,  Legal);
 487       setIndexedStoreAction(im, MVT::i8,  Legal);
 488       setIndexedStoreAction(im, MVT::i16, Legal);
 489       setIndexedStoreAction(im, MVT::i32, Legal);
 490     }
 491   }
 492
 493   // i64 operation support.
 494   if (Subtarget->isThumb1Only()) {
 495     setOperationAction(ISD::MUL,     MVT::i64, Expand);
 496     setOperationAction(ISD::MULHU,   MVT::i32, Expand);
 497     setOperationAction(ISD::MULHS,   MVT::i32, Expand);
 498     setOperationAction(ISD::UMUL_LOHI, MVT::i32, Expand);
 499     setOperationAction(ISD::SMUL_LOHI, MVT::i32, Expand);
 500   } else {
 501     setOperationAction(ISD::MUL,     MVT::i64, Expand);
 502     setOperationAction(ISD::MULHU,   MVT::i32, Expand);
 503     if (!Subtarget->hasV6Ops())
 504       setOperationAction(ISD::MULHS, MVT::i32, Expand);
 505   }
 506   setOperationAction(ISD::SHL_PARTS, MVT::i32, Custom);
 507   setOperationAction(ISD::SRA_PARTS, MVT::i32, Custom);
 508   setOperationAction(ISD::SRL_PARTS, MVT::i32, Custom);
 509   setOperationAction(ISD::SRL,       MVT::i64, Custom);
 510   setOperationAction(ISD::SRA,       MVT::i64, Custom);
 511
 512   // ARM does not have ROTL.
 513   setOperationAction(ISD::ROTL,  MVT::i32, Expand);
 514   setOperationAction(ISD::CTTZ,  MVT::i32, Custom);
 515   setOperationAction(ISD::CTPOP, MVT::i32, Expand);
 516   if (!Subtarget->hasV5TOps() || Subtarget->isThumb1Only())
 517     setOperationAction(ISD::CTLZ, MVT::i32, Expand);
 518
 519   // Only ARMv6 has BSWAP.
 520   if (!Subtarget->hasV6Ops())
 521     setOperationAction(ISD::BSWAP, MVT::i32, Expand);
 522
 523   // These are expanded into libcalls.
 524   if (!Subtarget->hasDivide()) {
 525     // v7M has a hardware divider
 526     setOperationAction(ISD::SDIV,  MVT::i32, Expand);
 527     setOperationAction(ISD::UDIV,  MVT::i32, Expand);
 528   }
 529   setOperationAction(ISD::SREM,  MVT::i32, Expand);
 530   setOperationAction(ISD::UREM,  MVT::i32, Expand);
 531   setOperationAction(ISD::SDIVREM, MVT::i32, Expand);
 532   setOperationAction(ISD::UDIVREM, MVT::i32, Expand);
 533
 534   setOperationAction(ISD::GlobalAddress, MVT::i32,   Custom);
 535   setOperationAction(ISD::ConstantPool,  MVT::i32,   Custom);
 536   setOperationAction(ISD::GLOBAL_OFFSET_TABLE, MVT::i32, Custom);
 537   setOperationAction(ISD::GlobalTLSAddress, MVT::i32, Custom);
 538   setOperationAction(ISD::BlockAddress, MVT::i32, Custom);
 539
 540   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 541
 542   // Use the default implementation.
 543   setOperationAction(ISD::VASTART,            MVT::Other, Custom);
 544   setOperationAction(ISD::VAARG,              MVT::Other, Expand);
 545   setOperationAction(ISD::VACOPY,             MVT::Other, Expand);
 546   setOperationAction(ISD::VAEND,              MVT::Other, Expand);
 547   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
 548   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
 549   setOperationAction(ISD::EHSELECTION,        MVT::i32,   Expand);
 550   // FIXME: Shouldn't need this, since no register is used, but the legalizer
 551   // doesn't yet know how to not do that for SjLj.
 552   setExceptionSelectorRegister(ARM::R0);
 553   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Expand);
 554   // ARMv6 Thumb1 (except for CPUs that support dmb / dsb) and earlier use
 555   // the default expansion.
 556   if (Subtarget->hasDataBarrier() ||
 557       (Subtarget->hasV6Ops() && !Subtarget->isThumb1Only())) {
 558     // membarrier needs custom lowering; the rest are legal and handled
 559     // normally.
 560     setOperationAction(ISD::MEMBARRIER, MVT::Other, Custom);
 561   } else {
 562     // Set them all for expansion, which will force libcalls.
 563     setOperationAction(ISD::MEMBARRIER, MVT::Other, Expand);
 564     setOperationAction(ISD::ATOMIC_CMP_SWAP,  MVT::i8,  Expand);
 565     setOperationAction(ISD::ATOMIC_CMP_SWAP,  MVT::i16, Expand);
 566     setOperationAction(ISD::ATOMIC_CMP_SWAP,  MVT::i32, Expand);
 567     setOperationAction(ISD::ATOMIC_SWAP,      MVT::i8,  Expand);
 568     setOperationAction(ISD::ATOMIC_SWAP,      MVT::i16, Expand);
 569     setOperationAction(ISD::ATOMIC_SWAP,      MVT::i32, Expand);
 570     setOperationAction(ISD::ATOMIC_LOAD_ADD,  MVT::i8,  Expand);
 571     setOperationAction(ISD::ATOMIC_LOAD_ADD,  MVT::i16, Expand);
 572     setOperationAction(ISD::ATOMIC_LOAD_ADD,  MVT::i32, Expand);
 573     setOperationAction(ISD::ATOMIC_LOAD_SUB,  MVT::i8,  Expand);
 574     setOperationAction(ISD::ATOMIC_LOAD_SUB,  MVT::i16, Expand);
 575     setOperationAction(ISD::ATOMIC_LOAD_SUB,  MVT::i32, Expand);
 576     setOperationAction(ISD::ATOMIC_LOAD_AND,  MVT::i8,  Expand);
 577     setOperationAction(ISD::ATOMIC_LOAD_AND,  MVT::i16, Expand);
 578     setOperationAction(ISD::ATOMIC_LOAD_AND,  MVT::i32, Expand);
 579     setOperationAction(ISD::ATOMIC_LOAD_OR,   MVT::i8,  Expand);
 580     setOperationAction(ISD::ATOMIC_LOAD_OR,   MVT::i16, Expand);
 581     setOperationAction(ISD::ATOMIC_LOAD_OR,   MVT::i32, Expand);
 582     setOperationAction(ISD::ATOMIC_LOAD_XOR,  MVT::i8,  Expand);
 583     setOperationAction(ISD::ATOMIC_LOAD_XOR,  MVT::i16, Expand);
 584     setOperationAction(ISD::ATOMIC_LOAD_XOR,  MVT::i32, Expand);
 585     setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i8,  Expand);
 586     setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i16, Expand);
 587     setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i32, Expand);
 588     // Since the libcalls include locking, fold in the fences
 589     setShouldFoldAtomicFences(true);
 590   }
 591   // 64-bit versions are always libcalls (for now)
 592   setOperationAction(ISD::ATOMIC_CMP_SWAP,  MVT::i64, Expand);
 593   setOperationAction(ISD::ATOMIC_SWAP,      MVT::i64, Expand);
 594   setOperationAction(ISD::ATOMIC_LOAD_ADD,  MVT::i64, Expand);
 595   setOperationAction(ISD::ATOMIC_LOAD_SUB,  MVT::i64, Expand);
 596   setOperationAction(ISD::ATOMIC_LOAD_AND,  MVT::i64, Expand);
 597   setOperationAction(ISD::ATOMIC_LOAD_OR,   MVT::i64, Expand);
 598   setOperationAction(ISD::ATOMIC_LOAD_XOR,  MVT::i64, Expand);
 599   setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i64, Expand);
 600
 601     setOperationAction(ISD::PREFETCH,   MVT::Other, Custom);
 602
 603   // Requires SXTB/SXTH, available on v6 and up in both ARM and Thumb modes.
 604   if (!Subtarget->hasV6Ops()) {
 605     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16, Expand);
 606     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8,  Expand);
 607   }
 608   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1, Expand);
 609
 610   if (!UseSoftFloat && Subtarget->hasVFP2() && !Subtarget->isThumb1Only()) {
 611     // Turn f64->i64 into VMOVRRD, i64 -> f64 to VMOVDRR
 612     // iff target supports vfp2.
 613     setOperationAction(ISD::BIT_CONVERT, MVT::i64, Custom);
 614     setOperationAction(ISD::FLT_ROUNDS_, MVT::i32, Custom);
 615   }
 616
 617   // We want to custom lower some of our intrinsics.
 618   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 619   if (Subtarget->isTargetDarwin()) {
 620     setOperationAction(ISD::EH_SJLJ_SETJMP, MVT::i32, Custom);
 621     setOperationAction(ISD::EH_SJLJ_LONGJMP, MVT::Other, Custom);
 622     setOperationAction(ISD::EH_SJLJ_DISPATCHSETUP, MVT::Other, Custom);
 623   }
 624
 625   setOperationAction(ISD::SETCC,     MVT::i32, Expand);
 626   setOperationAction(ISD::SETCC,     MVT::f32, Expand);
 627   setOperationAction(ISD::SETCC,     MVT::f64, Expand);
 628   setOperationAction(ISD::SELECT,    MVT::i32, Custom);
 629   setOperationAction(ISD::SELECT,    MVT::f32, Custom);
 630   setOperationAction(ISD::SELECT,    MVT::f64, Custom);
 631   setOperationAction(ISD::SELECT_CC, MVT::i32, Custom);
 632   setOperationAction(ISD::SELECT_CC, MVT::f32, Custom);
 633   setOperationAction(ISD::SELECT_CC, MVT::f64, Custom);
 634
 635   setOperationAction(ISD::BRCOND,    MVT::Other, Expand);
 636   setOperationAction(ISD::BR_CC,     MVT::i32,   Custom);
 637   setOperationAction(ISD::BR_CC,     MVT::f32,   Custom);
 638   setOperationAction(ISD::BR_CC,     MVT::f64,   Custom);
 639   setOperationAction(ISD::BR_JT,     MVT::Other, Custom);
 640
 641   // We don't support sin/cos/fmod/copysign/pow
 642   setOperationAction(ISD::FSIN,      MVT::f64, Expand);
 643   setOperationAction(ISD::FSIN,      MVT::f32, Expand);
 644   setOperationAction(ISD::FCOS,      MVT::f32, Expand);
 645   setOperationAction(ISD::FCOS,      MVT::f64, Expand);
 646   setOperationAction(ISD::FREM,      MVT::f64, Expand);
 647   setOperationAction(ISD::FREM,      MVT::f32, Expand);
 648   if (!UseSoftFloat && Subtarget->hasVFP2() && !Subtarget->isThumb1Only()) {
 649     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 650     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 651   }
 652   setOperationAction(ISD::FPOW,      MVT::f64, Expand);
 653   setOperationAction(ISD::FPOW,      MVT::f32, Expand);
 654
 655   // Various VFP goodness
 656   if (!UseSoftFloat && !Subtarget->isThumb1Only()) {
 657     // int <-> fp are custom expanded into bit_convert + ARMISD ops.
 658     if (Subtarget->hasVFP2()) {
 659       setOperationAction(ISD::SINT_TO_FP, MVT::i32, Custom);
 660       setOperationAction(ISD::UINT_TO_FP, MVT::i32, Custom);
 661       setOperationAction(ISD::FP_TO_UINT, MVT::i32, Custom);
 662       setOperationAction(ISD::FP_TO_SINT, MVT::i32, Custom);
 663     }
 664     // Special handling for half-precision FP.
 665     if (!Subtarget->hasFP16()) {
 666       setOperationAction(ISD::FP16_TO_FP32, MVT::f32, Expand);
 667       setOperationAction(ISD::FP32_TO_FP16, MVT::i32, Expand);
 668     }
 669   }
 670
 671   // We have target-specific dag combine patterns for the following nodes:
 672   // ARMISD::VMOVRRD  - No need to call setTargetDAGCombine
 673   setTargetDAGCombine(ISD::ADD);
 674   setTargetDAGCombine(ISD::SUB);
 675   setTargetDAGCombine(ISD::MUL);
 676
 677   if (Subtarget->hasV6T2Ops())
 678     setTargetDAGCombine(ISD::OR);
 679
 680   setStackPointerRegisterToSaveRestore(ARM::SP);
 681
 682   if (UseSoftFloat || Subtarget->isThumb1Only() || !Subtarget->hasVFP2())
 683     setSchedulingPreference(Sched::RegPressure);
 684   else
 685     setSchedulingPreference(Sched::Hybrid);
 686
 687   maxStoresPerMemcpy = 1;   //// temporary - rewrite interface to use type
 688
 689   // On ARM arguments smaller than 4 bytes are extended, so all arguments
 690   // are at least 4 bytes aligned.
 691   setMinStackArgumentAlignment(4);
 692
 693   benefitFromCodePlacementOpt = true;
 694 }
 695
 696 std::pair<const TargetRegisterClass*, uint8_t>
 697 ARMTargetLowering::findRepresentativeClass(EVT VT) const{
 698   const TargetRegisterClass *RRC = 0;
 699   uint8_t Cost = 1;
 700   switch (VT.getSimpleVT().SimpleTy) {
 701   default:
 702     return TargetLowering::findRepresentativeClass(VT);
 703   // Use DPR as representative register class for all floating point
 704   // and vector types. Since there are 32 SPR registers and 32 DPR registers so
 705   // the cost is 1 for both f32 and f64.
 706   case MVT::f32: case MVT::f64: case MVT::v8i8: case MVT::v4i16:
 707   case MVT::v2i32: case MVT::v1i64: case MVT::v2f32:
 708     RRC = ARM::DPRRegisterClass;
 709     break;
 710   case MVT::v16i8: case MVT::v8i16: case MVT::v4i32: case MVT::v2i64:
 711   case MVT::v4f32: case MVT::v2f64:
 712     RRC = ARM::DPRRegisterClass;
 713     Cost = 2;
 714     break;
 715   case MVT::v4i64:
 716     RRC = ARM::DPRRegisterClass;
 717     Cost = 4;
 718     break;
 719   case MVT::v8i64:
 720     RRC = ARM::DPRRegisterClass;
 721     Cost = 8;
 722     break;
 723   }
 724   return std::make_pair(RRC, Cost);
 725 }
 726
 727 const char *ARMTargetLowering::getTargetNodeName(unsigned Opcode) const {
 728   switch (Opcode) {
 729   default: return 0;
 730   case ARMISD::Wrapper:       return "ARMISD::Wrapper";
 731   case ARMISD::WrapperJT:     return "ARMISD::WrapperJT";
 732   case ARMISD::CALL:          return "ARMISD::CALL";
 733   case ARMISD::CALL_PRED:     return "ARMISD::CALL_PRED";
 734   case ARMISD::CALL_NOLINK:   return "ARMISD::CALL_NOLINK";
 735   case ARMISD::tCALL:         return "ARMISD::tCALL";
 736   case ARMISD::BRCOND:        return "ARMISD::BRCOND";
 737   case ARMISD::BR_JT:         return "ARMISD::BR_JT";
 738   case ARMISD::BR2_JT:        return "ARMISD::BR2_JT";
 739   case ARMISD::RET_FLAG:      return "ARMISD::RET_FLAG";
 740   case ARMISD::PIC_ADD:       return "ARMISD::PIC_ADD";
 741   case ARMISD::CMP:           return "ARMISD::CMP";
 742   case ARMISD::CMPZ:          return "ARMISD::CMPZ";
 743   case ARMISD::CMPFP:         return "ARMISD::CMPFP";
 744   case ARMISD::CMPFPw0:       return "ARMISD::CMPFPw0";
 745   case ARMISD::BCC_i64:       return "ARMISD::BCC_i64";
 746   case ARMISD::FMSTAT:        return "ARMISD::FMSTAT";
 747   case ARMISD::CMOV:          return "ARMISD::CMOV";
 748   case ARMISD::CNEG:          return "ARMISD::CNEG";
 749
 750   case ARMISD::RBIT:          return "ARMISD::RBIT";
 751
 752   case ARMISD::FTOSI:         return "ARMISD::FTOSI";
 753   case ARMISD::FTOUI:         return "ARMISD::FTOUI";
 754   case ARMISD::SITOF:         return "ARMISD::SITOF";
 755   case ARMISD::UITOF:         return "ARMISD::UITOF";
 756
 757   case ARMISD::SRL_FLAG:      return "ARMISD::SRL_FLAG";
 758   case ARMISD::SRA_FLAG:      return "ARMISD::SRA_FLAG";
 759   case ARMISD::RRX:           return "ARMISD::RRX";
 760
 761   case ARMISD::VMOVRRD:       return "ARMISD::VMOVRRD";
 762   case ARMISD::VMOVDRR:       return "ARMISD::VMOVDRR";
 763
 764   case ARMISD::EH_SJLJ_SETJMP: return "ARMISD::EH_SJLJ_SETJMP";
 765   case ARMISD::EH_SJLJ_LONGJMP:return "ARMISD::EH_SJLJ_LONGJMP";
 766   case ARMISD::EH_SJLJ_DISPATCHSETUP:return "ARMISD::EH_SJLJ_DISPATCHSETUP";
 767
 768   case ARMISD::TC_RETURN:     return "ARMISD::TC_RETURN";
 769
 770   case ARMISD::THREAD_POINTER:return "ARMISD::THREAD_POINTER";
 771
 772   case ARMISD::DYN_ALLOC:     return "ARMISD::DYN_ALLOC";
 773
 774   case ARMISD::MEMBARRIER:    return "ARMISD::MEMBARRIER";
 775   case ARMISD::MEMBARRIER_MCR: return "ARMISD::MEMBARRIER_MCR";
 776
 777   case ARMISD::PRELOAD:       return "ARMISD::PRELOAD";
 778
 779   case ARMISD::VCEQ:          return "ARMISD::VCEQ";
 780   case ARMISD::VCGE:          return "ARMISD::VCGE";
 781   case ARMISD::VCGEU:         return "ARMISD::VCGEU";
 782   case ARMISD::VCGT:          return "ARMISD::VCGT";
 783   case ARMISD::VCGTU:         return "ARMISD::VCGTU";
 784   case ARMISD::VTST:          return "ARMISD::VTST";
 785
 786   case ARMISD::VSHL:          return "ARMISD::VSHL";
 787   case ARMISD::VSHRs:         return "ARMISD::VSHRs";
 788   case ARMISD::VSHRu:         return "ARMISD::VSHRu";
 789   case ARMISD::VSHLLs:        return "ARMISD::VSHLLs";
 790   case ARMISD::VSHLLu:        return "ARMISD::VSHLLu";
 791   case ARMISD::VSHLLi:        return "ARMISD::VSHLLi";
 792   case ARMISD::VSHRN:         return "ARMISD::VSHRN";
 793   case ARMISD::VRSHRs:        return "ARMISD::VRSHRs";
 794   case ARMISD::VRSHRu:        return "ARMISD::VRSHRu";
 795   case ARMISD::VRSHRN:        return "ARMISD::VRSHRN";
 796   case ARMISD::VQSHLs:        return "ARMISD::VQSHLs";
 797   case ARMISD::VQSHLu:        return "ARMISD::VQSHLu";
 798   case ARMISD::VQSHLsu:       return "ARMISD::VQSHLsu";
 799   case ARMISD::VQSHRNs:       return "ARMISD::VQSHRNs";
 800   case ARMISD::VQSHRNu:       return "ARMISD::VQSHRNu";
 801   case ARMISD::VQSHRNsu:      return "ARMISD::VQSHRNsu";
 802   case ARMISD::VQRSHRNs:      return "ARMISD::VQRSHRNs";
 803   case ARMISD::VQRSHRNu:      return "ARMISD::VQRSHRNu";
 804   case ARMISD::VQRSHRNsu:     return "ARMISD::VQRSHRNsu";
 805   case ARMISD::VGETLANEu:     return "ARMISD::VGETLANEu";
 806   case ARMISD::VGETLANEs:     return "ARMISD::VGETLANEs";
 807   case ARMISD::VMOVIMM:       return "ARMISD::VMOVIMM";
 808   case ARMISD::VMVNIMM:       return "ARMISD::VMVNIMM";
 809   case ARMISD::VDUP:          return "ARMISD::VDUP";
 810   case ARMISD::VDUPLANE:      return "ARMISD::VDUPLANE";
 811   case ARMISD::VEXT:          return "ARMISD::VEXT";
 812   case ARMISD::VREV64:        return "ARMISD::VREV64";
 813   case ARMISD::VREV32:        return "ARMISD::VREV32";
 814   case ARMISD::VREV16:        return "ARMISD::VREV16";
 815   case ARMISD::VZIP:          return "ARMISD::VZIP";
 816   case ARMISD::VUZP:          return "ARMISD::VUZP";
 817   case ARMISD::VTRN:          return "ARMISD::VTRN";
 818   case ARMISD::VMULLs:        return "ARMISD::VMULLs";
 819   case ARMISD::VMULLu:        return "ARMISD::VMULLu";
 820   case ARMISD::BUILD_VECTOR:  return "ARMISD::BUILD_VECTOR";
 821   case ARMISD::FMAX:          return "ARMISD::FMAX";
 822   case ARMISD::FMIN:          return "ARMISD::FMIN";
 823   case ARMISD::BFI:           return "ARMISD::BFI";
 824   case ARMISD::VORRIMM:        return "ARMISD::VORRIMM";
 825   }
 826 }
 827
 828 /// getRegClassFor - Return the register class that should be used for the
 829 /// specified value type.
 830 TargetRegisterClass *ARMTargetLowering::getRegClassFor(EVT VT) const {
 831   // Map v4i64 to QQ registers but do not make the type legal. Similarly map
 832   // v8i64 to QQQQ registers. v4i64 and v8i64 are only used for REG_SEQUENCE to
 833   // load / store 4 to 8 consecutive D registers.
 834   if (Subtarget->hasNEON()) {
 835     if (VT == MVT::v4i64)
 836       return ARM::QQPRRegisterClass;
 837     else if (VT == MVT::v8i64)
 838       return ARM::QQQQPRRegisterClass;
 839   }
 840   return TargetLowering::getRegClassFor(VT);
 841 }
 842
 843 // Create a fast isel object.
 844 FastISel *
 845 ARMTargetLowering::createFastISel(FunctionLoweringInfo &funcInfo) const {
 846   return ARM::createFastISel(funcInfo);
 847 }
 848
 849 /// getFunctionAlignment - Return the Log2 alignment of this function.
 850 unsigned ARMTargetLowering::getFunctionAlignment(const Function *F) const {
 851   return getTargetMachine().getSubtarget<ARMSubtarget>().isThumb() ? 1 : 2;
 852 }
 853
 854 /// getMaximalGlobalOffset - Returns the maximal possible offset which can
 855 /// be used for loads / stores from the global.
 856 unsigned ARMTargetLowering::getMaximalGlobalOffset() const {
 857   return (Subtarget->isThumb1Only() ? 127 : 4095);
 858 }
 859
 860 Sched::Preference ARMTargetLowering::getSchedulingPreference(SDNode *N) const {
 861   unsigned NumVals = N->getNumValues();
 862   if (!NumVals)
 863     return Sched::RegPressure;
 864
 865   for (unsigned i = 0; i != NumVals; ++i) {
 866     EVT VT = N->getValueType(i);
 867     if (VT == MVT::Flag || VT == MVT::Other)
 868       continue;
 869     if (VT.isFloatingPoint() || VT.isVector())
 870       return Sched::Latency;
 871   }
 872
 873   if (!N->isMachineOpcode())
 874     return Sched::RegPressure;
 875
 876   // Load are scheduled for latency even if there instruction itinerary
 877   // is not available.
 878   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
 879   const TargetInstrDesc &TID = TII->get(N->getMachineOpcode());
 880
 881   if (TID.getNumDefs() == 0)
 882     return Sched::RegPressure;
 883   if (!Itins->isEmpty() &&
 884       Itins->getOperandCycle(TID.getSchedClass(), 0) > 2)
 885     return Sched::Latency;
 886
 887   return Sched::RegPressure;
 888 }
 889
 890 unsigned
 891 ARMTargetLowering::getRegPressureLimit(const TargetRegisterClass *RC,
 892                                        MachineFunction &MF) const {
 893   switch (RC->getID()) {
 894   default:
 895     return 0;
 896   case ARM::tGPRRegClassID:
 897     return RegInfo->hasFP(MF) ? 4 : 5;
 898   case ARM::GPRRegClassID: {
 899     unsigned FP = RegInfo->hasFP(MF) ? 1 : 0;
 900     return 10 - FP - (Subtarget->isR9Reserved() ? 1 : 0);
 901   }
 902   case ARM::SPRRegClassID:  // Currently not used as 'rep' register class.
 903   case ARM::DPRRegClassID:
 904     return 32 - 10;
 905   }
 906 }
 907
 908 //===----------------------------------------------------------------------===//
 909 // Lowering Code
 910 //===----------------------------------------------------------------------===//
 911
 912 /// IntCCToARMCC - Convert a DAG integer condition code to an ARM CC
 913 static ARMCC::CondCodes IntCCToARMCC(ISD::CondCode CC) {
 914   switch (CC) {
 915   default: llvm_unreachable("Unknown condition code!");
 916   case ISD::SETNE:  return ARMCC::NE;
 917   case ISD::SETEQ:  return ARMCC::EQ;
 918   case ISD::SETGT:  return ARMCC::GT;
 919   case ISD::SETGE:  return ARMCC::GE;
 920   case ISD::SETLT:  return ARMCC::LT;
 921   case ISD::SETLE:  return ARMCC::LE;
 922   case ISD::SETUGT: return ARMCC::HI;
 923   case ISD::SETUGE: return ARMCC::HS;
 924   case ISD::SETULT: return ARMCC::LO;
 925   case ISD::SETULE: return ARMCC::LS;
 926   }
 927 }
 928
 929 /// FPCCToARMCC - Convert a DAG fp condition code to an ARM CC.
 930 static void FPCCToARMCC(ISD::CondCode CC, ARMCC::CondCodes &CondCode,
 931                         ARMCC::CondCodes &CondCode2) {
 932   CondCode2 = ARMCC::AL;
 933   switch (CC) {
 934   default: llvm_unreachable("Unknown FP condition!");
 935   case ISD::SETEQ:
 936   case ISD::SETOEQ: CondCode = ARMCC::EQ; break;
 937   case ISD::SETGT:
 938   case ISD::SETOGT: CondCode = ARMCC::GT; break;
 939   case ISD::SETGE:
 940   case ISD::SETOGE: CondCode = ARMCC::GE; break;
 941   case ISD::SETOLT: CondCode = ARMCC::MI; break;
 942   case ISD::SETOLE: CondCode = ARMCC::LS; break;
 943   case ISD::SETONE: CondCode = ARMCC::MI; CondCode2 = ARMCC::GT; break;
 944   case ISD::SETO:   CondCode = ARMCC::VC; break;
 945   case ISD::SETUO:  CondCode = ARMCC::VS; break;
 946   case ISD::SETUEQ: CondCode = ARMCC::EQ; CondCode2 = ARMCC::VS; break;
 947   case ISD::SETUGT: CondCode = ARMCC::HI; break;
 948   case ISD::SETUGE: CondCode = ARMCC::PL; break;
 949   case ISD::SETLT:
 950   case ISD::SETULT: CondCode = ARMCC::LT; break;
 951   case ISD::SETLE:
 952   case ISD::SETULE: CondCode = ARMCC::LE; break;
 953   case ISD::SETNE:
 954   case ISD::SETUNE: CondCode = ARMCC::NE; break;
 955   }
 956 }
 957
 958 //===----------------------------------------------------------------------===//
 959 //                      Calling Convention Implementation
 960 //===----------------------------------------------------------------------===//
 961
 962 #include "ARMGenCallingConv.inc"
 963
 964 /// CCAssignFnForNode - Selects the correct CCAssignFn for a the
 965 /// given CallingConvention value.
 966 CCAssignFn *ARMTargetLowering::CCAssignFnForNode(CallingConv::ID CC,
 967                                                  bool Return,
 968                                                  bool isVarArg) const {
 969   switch (CC) {
 970   default:
 971     llvm_unreachable("Unsupported calling convention");
 972   case CallingConv::Fast:
 973     if (Subtarget->hasVFP2() && !isVarArg) {
 974       if (!Subtarget->isAAPCS_ABI())
 975         return (Return ? RetFastCC_ARM_APCS : FastCC_ARM_APCS);
 976       // For AAPCS ABI targets, just use VFP variant of the calling convention.
 977       return (Return ? RetCC_ARM_AAPCS_VFP : CC_ARM_AAPCS_VFP);
 978     }
 979     // Fallthrough
 980   case CallingConv::C: {
 981     // Use target triple & subtarget features to do actual dispatch.
 982     if (!Subtarget->isAAPCS_ABI())
 983       return (Return ? RetCC_ARM_APCS : CC_ARM_APCS);
 984     else if (Subtarget->hasVFP2() &&
 985              FloatABIType == FloatABI::Hard && !isVarArg)
 986       return (Return ? RetCC_ARM_AAPCS_VFP : CC_ARM_AAPCS_VFP);
 987     return (Return ? RetCC_ARM_AAPCS : CC_ARM_AAPCS);
 988   }
 989   case CallingConv::ARM_AAPCS_VFP:
 990     return (Return ? RetCC_ARM_AAPCS_VFP : CC_ARM_AAPCS_VFP);
 991   case CallingConv::ARM_AAPCS:
 992     return (Return ? RetCC_ARM_AAPCS : CC_ARM_AAPCS);
 993   case CallingConv::ARM_APCS:
 994     return (Return ? RetCC_ARM_APCS : CC_ARM_APCS);
 995   }
 996 }
 997
 998 /// LowerCallResult - Lower the result values of a call into the
 999 /// appropriate copies out of appropriate physical registers.
1000 SDValue
1001 ARMTargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
1002                                    CallingConv::ID CallConv, bool isVarArg,
1003                                    const SmallVectorImpl<ISD::InputArg> &Ins,
1004                                    DebugLoc dl, SelectionDAG &DAG,
1005                                    SmallVectorImpl<SDValue> &InVals) const {
1006
1007   // Assign locations to each value returned by this call.
1008   SmallVector<CCValAssign, 16> RVLocs;
1009   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1010                  RVLocs, *DAG.getContext());
1011   CCInfo.AnalyzeCallResult(Ins,
1012                            CCAssignFnForNode(CallConv, /* Return*/ true,
1013                                              isVarArg));
1014
1015   // Copy all of the result registers out of their specified physreg.
1016   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1017     CCValAssign VA = RVLocs[i];
1018
1019     SDValue Val;
1020     if (VA.needsCustom()) {
1021       // Handle f64 or half of a v2f64.
1022       SDValue Lo = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), MVT::i32,
1023                                       InFlag);
1024       Chain = Lo.getValue(1);
1025       InFlag = Lo.getValue(2);
1026       VA = RVLocs[++i]; // skip ahead to next loc
1027       SDValue Hi = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), MVT::i32,
1028                                       InFlag);
1029       Chain = Hi.getValue(1);
1030       InFlag = Hi.getValue(2);
1031       Val = DAG.getNode(ARMISD::VMOVDRR, dl, MVT::f64, Lo, Hi);
1032
1033       if (VA.getLocVT() == MVT::v2f64) {
1034         SDValue Vec = DAG.getNode(ISD::UNDEF, dl, MVT::v2f64);
1035         Vec = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64, Vec, Val,
1036                           DAG.getConstant(0, MVT::i32));
1037
1038         VA = RVLocs[++i]; // skip ahead to next loc
1039         Lo = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), MVT::i32, InFlag);
1040         Chain = Lo.getValue(1);
1041         InFlag = Lo.getValue(2);
1042         VA = RVLocs[++i]; // skip ahead to next loc
1043         Hi = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), MVT::i32, InFlag);
1044         Chain = Hi.getValue(1);
1045         InFlag = Hi.getValue(2);
1046         Val = DAG.getNode(ARMISD::VMOVDRR, dl, MVT::f64, Lo, Hi);
1047         Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64, Vec, Val,
1048                           DAG.getConstant(1, MVT::i32));
1049       }
1050     } else {
1051       Val = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), VA.getLocVT(),
1052                                InFlag);
1053       Chain = Val.getValue(1);
1054       InFlag = Val.getValue(2);
1055     }
1056
1057     switch (VA.getLocInfo()) {
1058     default: llvm_unreachable("Unknown loc info!");
1059     case CCValAssign::Full: break;
1060     case CCValAssign::BCvt:
1061       Val = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getValVT(), Val);
1062       break;
1063     }
1064
1065     InVals.push_back(Val);
1066   }
1067
1068   return Chain;
1069 }
1070
1071 /// CreateCopyOfByValArgument - Make a copy of an aggregate at address specified
1072 /// by "Src" to address "Dst" of size "Size".  Alignment information is
1073 /// specified by the specific parameter attribute.  The copy will be passed as
1074 /// a byval function parameter.
1075 /// Sometimes what we are copying is the end of a larger object, the part that
1076 /// does not fit in registers.
1077 static SDValue
1078 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
1079                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
1080                           DebugLoc dl) {
1081   SDValue SizeNode = DAG.getConstant(Flags.getByValSize(), MVT::i32);
1082   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
1083                        /*isVolatile=*/false, /*AlwaysInline=*/false,
1084                        MachinePointerInfo(0), MachinePointerInfo(0));
1085 }
1086
1087 /// LowerMemOpCallTo - Store the argument to the stack.
1088 SDValue
1089 ARMTargetLowering::LowerMemOpCallTo(SDValue Chain,
1090                                     SDValue StackPtr, SDValue Arg,
1091                                     DebugLoc dl, SelectionDAG &DAG,
1092                                     const CCValAssign &VA,
1093                                     ISD::ArgFlagsTy Flags) const {
1094   unsigned LocMemOffset = VA.getLocMemOffset();
1095   SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset);
1096   PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
1097   if (Flags.isByVal())
1098     return CreateCopyOfByValArgument(Arg, PtrOff, Chain, Flags, DAG, dl);
1099
1100   return DAG.getStore(Chain, dl, Arg, PtrOff,
1101                       MachinePointerInfo::getStack(LocMemOffset),
1102                       false, false, 0);
1103 }
1104
1105 void ARMTargetLowering::PassF64ArgInRegs(DebugLoc dl, SelectionDAG &DAG,
1106                                          SDValue Chain, SDValue &Arg,
1107                                          RegsToPassVector &RegsToPass,
1108                                          CCValAssign &VA, CCValAssign &NextVA,
1109                                          SDValue &StackPtr,
1110                                          SmallVector<SDValue, 8> &MemOpChains,
1111                                          ISD::ArgFlagsTy Flags) const {
1112
1113   SDValue fmrrd = DAG.getNode(ARMISD::VMOVRRD, dl,
1114                               DAG.getVTList(MVT::i32, MVT::i32), Arg);
1115   RegsToPass.push_back(std::make_pair(VA.getLocReg(), fmrrd));
1116
1117   if (NextVA.isRegLoc())
1118     RegsToPass.push_back(std::make_pair(NextVA.getLocReg(), fmrrd.getValue(1)));
1119   else {
1120     assert(NextVA.isMemLoc());
1121     if (StackPtr.getNode() == 0)
1122       StackPtr = DAG.getCopyFromReg(Chain, dl, ARM::SP, getPointerTy());
1123
1124     MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, fmrrd.getValue(1),
1125                                            dl, DAG, NextVA,
1126                                            Flags));
1127   }
1128 }
1129
1130 /// LowerCall - Lowering a call into a callseq_start <-
1131 /// ARMISD:CALL <- callseq_end chain. Also add input and output parameter
1132 /// nodes.
1133 SDValue
1134 ARMTargetLowering::LowerCall(SDValue Chain, SDValue Callee,
1135                              CallingConv::ID CallConv, bool isVarArg,
1136                              bool &isTailCall,
1137                              const SmallVectorImpl<ISD::OutputArg> &Outs,
1138                              const SmallVectorImpl<SDValue> &OutVals,
1139                              const SmallVectorImpl<ISD::InputArg> &Ins,
1140                              DebugLoc dl, SelectionDAG &DAG,
1141                              SmallVectorImpl<SDValue> &InVals) const {
1142   MachineFunction &MF = DAG.getMachineFunction();
1143   bool IsStructRet    = (Outs.empty()) ? false : Outs[0].Flags.isSRet();
1144   bool IsSibCall = false;
1145   // Temporarily disable tail calls so things don't break.
1146   if (!EnableARMTailCalls)
1147     isTailCall = false;
1148   if (isTailCall) {
1149     // Check if it's really possible to do a tail call.
1150     isTailCall = IsEligibleForTailCallOptimization(Callee, CallConv,
1151                     isVarArg, IsStructRet, MF.getFunction()->hasStructRetAttr(),
1152                                                    Outs, OutVals, Ins, DAG);
1153     // We don't support GuaranteedTailCallOpt for ARM, only automatically
1154     // detected sibcalls.
1155     if (isTailCall) {
1156       ++NumTailCalls;
1157       IsSibCall = true;
1158     }
1159   }
1160
1161   // Analyze operands of the call, assigning locations to each operand.
1162   SmallVector<CCValAssign, 16> ArgLocs;
1163   CCState CCInfo(CallConv, isVarArg, getTargetMachine(), ArgLocs,
1164                  *DAG.getContext());
1165   CCInfo.AnalyzeCallOperands(Outs,
1166                              CCAssignFnForNode(CallConv, /* Return*/ false,
1167                                                isVarArg));
1168
1169   // Get a count of how many bytes are to be pushed on the stack.
1170   unsigned NumBytes = CCInfo.getNextStackOffset();
1171
1172   // For tail calls, memory operands are available in our caller's stack.
1173   if (IsSibCall)
1174     NumBytes = 0;
1175
1176   // Adjust the stack pointer for the new arguments...
1177   // These operations are automatically eliminated by the prolog/epilog pass
1178   if (!IsSibCall)
1179     Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
1180
1181   SDValue StackPtr = DAG.getCopyFromReg(Chain, dl, ARM::SP, getPointerTy());
1182
1183   RegsToPassVector RegsToPass;
1184   SmallVector<SDValue, 8> MemOpChains;
1185
1186   // Walk the register/memloc assignments, inserting copies/loads.  In the case
1187   // of tail call optimization, arguments are handled later.
1188   for (unsigned i = 0, realArgIdx = 0, e = ArgLocs.size();
1189        i != e;
1190        ++i, ++realArgIdx) {
1191     CCValAssign &VA = ArgLocs[i];
1192     SDValue Arg = OutVals[realArgIdx];
1193     ISD::ArgFlagsTy Flags = Outs[realArgIdx].Flags;
1194
1195     // Promote the value if needed.
1196     switch (VA.getLocInfo()) {
1197     default: llvm_unreachable("Unknown loc info!");
1198     case CCValAssign::Full: break;
1199     case CCValAssign::SExt:
1200       Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, VA.getLocVT(), Arg);
1201       break;
1202     case CCValAssign::ZExt:
1203       Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, VA.getLocVT(), Arg);
1204       break;
1205     case CCValAssign::AExt:
1206       Arg = DAG.getNode(ISD::ANY_EXTEND, dl, VA.getLocVT(), Arg);
1207       break;
1208     case CCValAssign::BCvt:
1209       Arg = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getLocVT(), Arg);
1210       break;
1211     }
1212
1213     // f64 and v2f64 might be passed in i32 pairs and must be split into pieces
1214     if (VA.needsCustom()) {
1215       if (VA.getLocVT() == MVT::v2f64) {
1216         SDValue Op0 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Arg,
1217                                   DAG.getConstant(0, MVT::i32));
1218         SDValue Op1 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Arg,
1219                                   DAG.getConstant(1, MVT::i32));
1220
1221         PassF64ArgInRegs(dl, DAG, Chain, Op0, RegsToPass,
1222                          VA, ArgLocs[++i], StackPtr, MemOpChains, Flags);
1223
1224         VA = ArgLocs[++i]; // skip ahead to next loc
1225         if (VA.isRegLoc()) {
1226           PassF64ArgInRegs(dl, DAG, Chain, Op1, RegsToPass,
1227                            VA, ArgLocs[++i], StackPtr, MemOpChains, Flags);
1228         } else {
1229           assert(VA.isMemLoc());
1230
1231           MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Op1,
1232                                                  dl, DAG, VA, Flags));
1233         }
1234       } else {
1235         PassF64ArgInRegs(dl, DAG, Chain, Arg, RegsToPass, VA, ArgLocs[++i],
1236                          StackPtr, MemOpChains, Flags);
1237       }
1238     } else if (VA.isRegLoc()) {
1239       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
1240     } else if (!IsSibCall) {
1241       assert(VA.isMemLoc());
1242
1243       MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Arg,
1244                                              dl, DAG, VA, Flags));
1245     }
1246   }
1247
1248   if (!MemOpChains.empty())
1249     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1250                         &MemOpChains[0], MemOpChains.size());
1251
1252   // Build a sequence of copy-to-reg nodes chained together with token chain
1253   // and flag operands which copy the outgoing args into the appropriate regs.
1254   SDValue InFlag;
1255   // Tail call byval lowering might overwrite argument registers so in case of
1256   // tail call optimization the copies to registers are lowered later.
1257   if (!isTailCall)
1258     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1259       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
1260                                RegsToPass[i].second, InFlag);
1261       InFlag = Chain.getValue(1);
1262     }
1263
1264   // For tail calls lower the arguments to the 'real' stack slot.
1265   if (isTailCall) {
1266     // Force all the incoming stack arguments to be loaded from the stack
1267     // before any new outgoing arguments are stored to the stack, because the
1268     // outgoing stack slots may alias the incoming argument stack slots, and
1269     // the alias isn't otherwise explicit. This is slightly more conservative
1270     // than necessary, because it means that each store effectively depends
1271     // on every argument instead of just those arguments it would clobber.
1272
1273     // Do not flag preceeding copytoreg stuff together with the following stuff.
1274     InFlag = SDValue();
1275     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1276       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
1277                                RegsToPass[i].second, InFlag);
1278       InFlag = Chain.getValue(1);
1279     }
1280     InFlag =SDValue();
1281   }
1282
1283   // If the callee is a GlobalAddress/ExternalSymbol node (quite common, every
1284   // direct call is) turn it into a TargetGlobalAddress/TargetExternalSymbol
1285   // node so that legalize doesn't hack it.
1286   bool isDirect = false;
1287   bool isARMFunc = false;
1288   bool isLocalARMFunc = false;
1289   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1290
1291   if (EnableARMLongCalls) {
1292     assert (getTargetMachine().getRelocationModel() == Reloc::Static
1293             && "long-calls with non-static relocation model!");
1294     // Handle a global address or an external symbol. If it's not one of
1295     // those, the target's already in a register, so we don't need to do
1296     // anything extra.
1297     if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
1298       const GlobalValue *GV = G->getGlobal();
1299       // Create a constant pool entry for the callee address
1300       unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1301       ARMConstantPoolValue *CPV = new ARMConstantPoolValue(GV,
1302                                                            ARMPCLabelIndex,
1303                                                            ARMCP::CPValue, 0);
1304       // Get the address of the callee into a register
1305       SDValue CPAddr = DAG.getTargetConstantPool(CPV, getPointerTy(), 4);
1306       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1307       Callee = DAG.getLoad(getPointerTy(), dl,
1308                            DAG.getEntryNode(), CPAddr,
1309                            MachinePointerInfo::getConstantPool(),
1310                            false, false, 0);
1311     } else if (ExternalSymbolSDNode *S=dyn_cast<ExternalSymbolSDNode>(Callee)) {
1312       const char *Sym = S->getSymbol();
1313
1314       // Create a constant pool entry for the callee address
1315       unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1316       ARMConstantPoolValue *CPV = new ARMConstantPoolValue(*DAG.getContext(),
1317                                                        Sym, ARMPCLabelIndex, 0);
1318       // Get the address of the callee into a register
1319       SDValue CPAddr = DAG.getTargetConstantPool(CPV, getPointerTy(), 4);
1320       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1321       Callee = DAG.getLoad(getPointerTy(), dl,
1322                            DAG.getEntryNode(), CPAddr,
1323                            MachinePointerInfo::getConstantPool(),
1324                            false, false, 0);
1325     }
1326   } else if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
1327     const GlobalValue *GV = G->getGlobal();
1328     isDirect = true;
1329     bool isExt = GV->isDeclaration() || GV->isWeakForLinker();
1330     bool isStub = (isExt && Subtarget->isTargetDarwin()) &&
1331                    getTargetMachine().getRelocationModel() != Reloc::Static;
1332     isARMFunc = !Subtarget->isThumb() || isStub;
1333     // ARM call to a local ARM function is predicable.
1334     isLocalARMFunc = !Subtarget->isThumb() && (!isExt || !ARMInterworking);
1335     // tBX takes a register source operand.
1336     if (isARMFunc && Subtarget->isThumb1Only() && !Subtarget->hasV5TOps()) {
1337       unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1338       ARMConstantPoolValue *CPV = new ARMConstantPoolValue(GV,
1339                                                            ARMPCLabelIndex,
1340                                                            ARMCP::CPValue, 4);
1341       SDValue CPAddr = DAG.getTargetConstantPool(CPV, getPointerTy(), 4);
1342       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1343       Callee = DAG.getLoad(getPointerTy(), dl,
1344                            DAG.getEntryNode(), CPAddr,
1345                            MachinePointerInfo::getConstantPool(),
1346                            false, false, 0);
1347       SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1348       Callee = DAG.getNode(ARMISD::PIC_ADD, dl,
1349                            getPointerTy(), Callee, PICLabel);
1350     } else {
1351       // On ELF targets for PIC code, direct calls should go through the PLT
1352       unsigned OpFlags = 0;
1353       if (Subtarget->isTargetELF() &&
1354                   getTargetMachine().getRelocationModel() == Reloc::PIC_)
1355         OpFlags = ARMII::MO_PLT;
1356       Callee = DAG.getTargetGlobalAddress(GV, dl, getPointerTy(), 0, OpFlags);
1357     }
1358   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
1359     isDirect = true;
1360     bool isStub = Subtarget->isTargetDarwin() &&
1361                   getTargetMachine().getRelocationModel() != Reloc::Static;
1362     isARMFunc = !Subtarget->isThumb() || isStub;
1363     // tBX takes a register source operand.
1364     const char *Sym = S->getSymbol();
1365     if (isARMFunc && Subtarget->isThumb1Only() && !Subtarget->hasV5TOps()) {
1366       unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1367       ARMConstantPoolValue *CPV = new ARMConstantPoolValue(*DAG.getContext(),
1368                                                        Sym, ARMPCLabelIndex, 4);
1369       SDValue CPAddr = DAG.getTargetConstantPool(CPV, getPointerTy(), 4);
1370       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1371       Callee = DAG.getLoad(getPointerTy(), dl,
1372                            DAG.getEntryNode(), CPAddr,
1373                            MachinePointerInfo::getConstantPool(),
1374                            false, false, 0);
1375       SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1376       Callee = DAG.getNode(ARMISD::PIC_ADD, dl,
1377                            getPointerTy(), Callee, PICLabel);
1378     } else {
1379       unsigned OpFlags = 0;
1380       // On ELF targets for PIC code, direct calls should go through the PLT
1381       if (Subtarget->isTargetELF() &&
1382                   getTargetMachine().getRelocationModel() == Reloc::PIC_)
1383         OpFlags = ARMII::MO_PLT;
1384       Callee = DAG.getTargetExternalSymbol(Sym, getPointerTy(), OpFlags);
1385     }
1386   }
1387
1388   // FIXME: handle tail calls differently.
1389   unsigned CallOpc;
1390   if (Subtarget->isThumb()) {
1391     if ((!isDirect || isARMFunc) && !Subtarget->hasV5TOps())
1392       CallOpc = ARMISD::CALL_NOLINK;
1393     else
1394       CallOpc = isARMFunc ? ARMISD::CALL : ARMISD::tCALL;
1395   } else {
1396     CallOpc = (isDirect || Subtarget->hasV5TOps())
1397       ? (isLocalARMFunc ? ARMISD::CALL_PRED : ARMISD::CALL)
1398       : ARMISD::CALL_NOLINK;
1399   }
1400
1401   std::vector<SDValue> Ops;
1402   Ops.push_back(Chain);
1403   Ops.push_back(Callee);
1404
1405   // Add argument registers to the end of the list so that they are known live
1406   // into the call.
1407   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
1408     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
1409                                   RegsToPass[i].second.getValueType()));
1410
1411   if (InFlag.getNode())
1412     Ops.push_back(InFlag);
1413
1414   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
1415   if (isTailCall)
1416     return DAG.getNode(ARMISD::TC_RETURN, dl, NodeTys, &Ops[0], Ops.size());
1417
1418   // Returns a chain and a flag for retval copy to use.
1419   Chain = DAG.getNode(CallOpc, dl, NodeTys, &Ops[0], Ops.size());
1420   InFlag = Chain.getValue(1);
1421
1422   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
1423                              DAG.getIntPtrConstant(0, true), InFlag);
1424   if (!Ins.empty())
1425     InFlag = Chain.getValue(1);
1426
1427   // Handle result values, copying them out of physregs into vregs that we
1428   // return.
1429   return LowerCallResult(Chain, InFlag, CallConv, isVarArg, Ins,
1430                          dl, DAG, InVals);
1431 }
1432
1433 /// MatchingStackOffset - Return true if the given stack call argument is
1434 /// already available in the same position (relatively) of the caller's
1435 /// incoming argument stack.
1436 static
1437 bool MatchingStackOffset(SDValue Arg, unsigned Offset, ISD::ArgFlagsTy Flags,
1438                          MachineFrameInfo *MFI, const MachineRegisterInfo *MRI,
1439                          const ARMInstrInfo *TII) {
1440   unsigned Bytes = Arg.getValueType().getSizeInBits() / 8;
1441   int FI = INT_MAX;
1442   if (Arg.getOpcode() == ISD::CopyFromReg) {
1443     unsigned VR = cast<RegisterSDNode>(Arg.getOperand(1))->getReg();
1444     if (!VR || TargetRegisterInfo::isPhysicalRegister(VR))
1445       return false;
1446     MachineInstr *Def = MRI->getVRegDef(VR);
1447     if (!Def)
1448       return false;
1449     if (!Flags.isByVal()) {
1450       if (!TII->isLoadFromStackSlot(Def, FI))
1451         return false;
1452     } else {
1453       return false;
1454     }
1455   } else if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Arg)) {
1456     if (Flags.isByVal())
1457       // ByVal argument is passed in as a pointer but it's now being
1458       // dereferenced. e.g.
1459       // define @foo(%struct.X* %A) {
1460       //   tail call @bar(%struct.X* byval %A)
1461       // }
1462       return false;
1463     SDValue Ptr = Ld->getBasePtr();
1464     FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr);
1465     if (!FINode)
1466       return false;
1467     FI = FINode->getIndex();
1468   } else
1469     return false;
1470
1471   assert(FI != INT_MAX);
1472   if (!MFI->isFixedObjectIndex(FI))
1473     return false;
1474   return Offset == MFI->getObjectOffset(FI) && Bytes == MFI->getObjectSize(FI);
1475 }
1476
1477 /// IsEligibleForTailCallOptimization - Check whether the call is eligible
1478 /// for tail call optimization. Targets which want to do tail call
1479 /// optimization should implement this function.
1480 bool
1481 ARMTargetLowering::IsEligibleForTailCallOptimization(SDValue Callee,
1482                                                      CallingConv::ID CalleeCC,
1483                                                      bool isVarArg,
1484                                                      bool isCalleeStructRet,
1485                                                      bool isCallerStructRet,
1486                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
1487                                     const SmallVectorImpl<SDValue> &OutVals,
1488                                     const SmallVectorImpl<ISD::InputArg> &Ins,
1489                                                      SelectionDAG& DAG) const {
1490   const Function *CallerF = DAG.getMachineFunction().getFunction();
1491   CallingConv::ID CallerCC = CallerF->getCallingConv();
1492   bool CCMatch = CallerCC == CalleeCC;
1493
1494   // Look for obvious safe cases to perform tail call optimization that do not
1495   // require ABI changes. This is what gcc calls sibcall.
1496
1497   // Do not sibcall optimize vararg calls unless the call site is not passing
1498   // any arguments.
1499   if (isVarArg && !Outs.empty())
1500     return false;
1501
1502   // Also avoid sibcall optimization if either caller or callee uses struct
1503   // return semantics.
1504   if (isCalleeStructRet || isCallerStructRet)
1505     return false;
1506
1507   // FIXME: Completely disable sibcall for Thumb1 since Thumb1RegisterInfo::
1508   // emitEpilogue is not ready for them.
1509   // Doing this is tricky, since the LDM/POP instruction on Thumb doesn't take
1510   // LR.  This means if we need to reload LR, it takes an extra instructions,
1511   // which outweighs the value of the tail call; but here we don't know yet
1512   // whether LR is going to be used.  Probably the right approach is to
1513   // generate the tail call here and turn it back into CALL/RET in
1514   // emitEpilogue if LR is used.
1515   if (Subtarget->isThumb1Only())
1516     return false;
1517
1518   // For the moment, we can only do this to functions defined in this
1519   // compilation, or to indirect calls.  A Thumb B to an ARM function,
1520   // or vice versa, is not easily fixed up in the linker unlike BL.
1521   // (We could do this by loading the address of the callee into a register;
1522   // that is an extra instruction over the direct call and burns a register
1523   // as well, so is not likely to be a win.)
1524
1525   // It might be safe to remove this restriction on non-Darwin.
1526
1527   // Thumb1 PIC calls to external symbols use BX, so they can be tail calls,
1528   // but we need to make sure there are enough registers; the only valid
1529   // registers are the 4 used for parameters.  We don't currently do this
1530   // case.
1531   if (isa<ExternalSymbolSDNode>(Callee))
1532       return false;
1533
1534   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
1535     const GlobalValue *GV = G->getGlobal();
1536     if (GV->isDeclaration() || GV->isWeakForLinker())
1537       return false;
1538   }
1539
1540   // If the calling conventions do not match, then we'd better make sure the
1541   // results are returned in the same way as what the caller expects.
1542   if (!CCMatch) {
1543     SmallVector<CCValAssign, 16> RVLocs1;
1544     CCState CCInfo1(CalleeCC, false, getTargetMachine(),
1545                     RVLocs1, *DAG.getContext());
1546     CCInfo1.AnalyzeCallResult(Ins, CCAssignFnForNode(CalleeCC, true, isVarArg));
1547
1548     SmallVector<CCValAssign, 16> RVLocs2;
1549     CCState CCInfo2(CallerCC, false, getTargetMachine(),
1550                     RVLocs2, *DAG.getContext());
1551     CCInfo2.AnalyzeCallResult(Ins, CCAssignFnForNode(CallerCC, true, isVarArg));
1552
1553     if (RVLocs1.size() != RVLocs2.size())
1554       return false;
1555     for (unsigned i = 0, e = RVLocs1.size(); i != e; ++i) {
1556       if (RVLocs1[i].isRegLoc() != RVLocs2[i].isRegLoc())
1557         return false;
1558       if (RVLocs1[i].getLocInfo() != RVLocs2[i].getLocInfo())
1559         return false;
1560       if (RVLocs1[i].isRegLoc()) {
1561         if (RVLocs1[i].getLocReg() != RVLocs2[i].getLocReg())
1562           return false;
1563       } else {
1564         if (RVLocs1[i].getLocMemOffset() != RVLocs2[i].getLocMemOffset())
1565           return false;
1566       }
1567     }
1568   }
1569
1570   // If the callee takes no arguments then go on to check the results of the
1571   // call.
1572   if (!Outs.empty()) {
1573     // Check if stack adjustment is needed. For now, do not do this if any
1574     // argument is passed on the stack.
1575     SmallVector<CCValAssign, 16> ArgLocs;
1576     CCState CCInfo(CalleeCC, isVarArg, getTargetMachine(),
1577                    ArgLocs, *DAG.getContext());
1578     CCInfo.AnalyzeCallOperands(Outs,
1579                                CCAssignFnForNode(CalleeCC, false, isVarArg));
1580     if (CCInfo.getNextStackOffset()) {
1581       MachineFunction &MF = DAG.getMachineFunction();
1582
1583       // Check if the arguments are already laid out in the right way as
1584       // the caller's fixed stack objects.
1585       MachineFrameInfo *MFI = MF.getFrameInfo();
1586       const MachineRegisterInfo *MRI = &MF.getRegInfo();
1587       const ARMInstrInfo *TII =
1588         ((ARMTargetMachine&)getTargetMachine()).getInstrInfo();
1589       for (unsigned i = 0, realArgIdx = 0, e = ArgLocs.size();
1590            i != e;
1591            ++i, ++realArgIdx) {
1592         CCValAssign &VA = ArgLocs[i];
1593         EVT RegVT = VA.getLocVT();
1594         SDValue Arg = OutVals[realArgIdx];
1595         ISD::ArgFlagsTy Flags = Outs[realArgIdx].Flags;
1596         if (VA.getLocInfo() == CCValAssign::Indirect)
1597           return false;
1598         if (VA.needsCustom()) {
1599           // f64 and vector types are split into multiple registers or
1600           // register/stack-slot combinations.  The types will not match
1601           // the registers; give up on memory f64 refs until we figure
1602           // out what to do about this.
1603           if (!VA.isRegLoc())
1604             return false;
1605           if (!ArgLocs[++i].isRegLoc())
1606             return false;
1607           if (RegVT == MVT::v2f64) {
1608             if (!ArgLocs[++i].isRegLoc())
1609               return false;
1610             if (!ArgLocs[++i].isRegLoc())
1611               return false;
1612           }
1613         } else if (!VA.isRegLoc()) {
1614           if (!MatchingStackOffset(Arg, VA.getLocMemOffset(), Flags,
1615                                    MFI, MRI, TII))
1616             return false;
1617         }
1618       }
1619     }
1620   }
1621
1622   return true;
1623 }
1624
1625 SDValue
1626 ARMTargetLowering::LowerReturn(SDValue Chain,
1627                                CallingConv::ID CallConv, bool isVarArg,
1628                                const SmallVectorImpl<ISD::OutputArg> &Outs,
1629                                const SmallVectorImpl<SDValue> &OutVals,
1630                                DebugLoc dl, SelectionDAG &DAG) const {
1631
1632   // CCValAssign - represent the assignment of the return value to a location.
1633   SmallVector<CCValAssign, 16> RVLocs;
1634
1635   // CCState - Info about the registers and stack slots.
1636   CCState CCInfo(CallConv, isVarArg, getTargetMachine(), RVLocs,
1637                  *DAG.getContext());
1638
1639   // Analyze outgoing return values.
1640   CCInfo.AnalyzeReturn(Outs, CCAssignFnForNode(CallConv, /* Return */ true,
1641                                                isVarArg));
1642
1643   // If this is the first return lowered for this function, add
1644   // the regs to the liveout set for the function.
1645   if (DAG.getMachineFunction().getRegInfo().liveout_empty()) {
1646     for (unsigned i = 0; i != RVLocs.size(); ++i)
1647       if (RVLocs[i].isRegLoc())
1648         DAG.getMachineFunction().getRegInfo().addLiveOut(RVLocs[i].getLocReg());
1649   }
1650
1651   SDValue Flag;
1652
1653   // Copy the result values into the output registers.
1654   for (unsigned i = 0, realRVLocIdx = 0;
1655        i != RVLocs.size();
1656        ++i, ++realRVLocIdx) {
1657     CCValAssign &VA = RVLocs[i];
1658     assert(VA.isRegLoc() && "Can only return in registers!");
1659
1660     SDValue Arg = OutVals[realRVLocIdx];
1661
1662     switch (VA.getLocInfo()) {
1663     default: llvm_unreachable("Unknown loc info!");
1664     case CCValAssign::Full: break;
1665     case CCValAssign::BCvt:
1666       Arg = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getLocVT(), Arg);
1667       break;
1668     }
1669
1670     if (VA.needsCustom()) {
1671       if (VA.getLocVT() == MVT::v2f64) {
1672         // Extract the first half and return it in two registers.
1673         SDValue Half = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Arg,
1674                                    DAG.getConstant(0, MVT::i32));
1675         SDValue HalfGPRs = DAG.getNode(ARMISD::VMOVRRD, dl,
1676                                        DAG.getVTList(MVT::i32, MVT::i32), Half);
1677
1678         Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), HalfGPRs, Flag);
1679         Flag = Chain.getValue(1);
1680         VA = RVLocs[++i]; // skip ahead to next loc
1681         Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(),
1682                                  HalfGPRs.getValue(1), Flag);
1683         Flag = Chain.getValue(1);
1684         VA = RVLocs[++i]; // skip ahead to next loc
1685
1686         // Extract the 2nd half and fall through to handle it as an f64 value.
1687         Arg = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Arg,
1688                           DAG.getConstant(1, MVT::i32));
1689       }
1690       // Legalize ret f64 -> ret 2 x i32.  We always have fmrrd if f64 is
1691       // available.
1692       SDValue fmrrd = DAG.getNode(ARMISD::VMOVRRD, dl,
1693                                   DAG.getVTList(MVT::i32, MVT::i32), &Arg, 1);
1694       Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), fmrrd, Flag);
1695       Flag = Chain.getValue(1);
1696       VA = RVLocs[++i]; // skip ahead to next loc
1697       Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), fmrrd.getValue(1),
1698                                Flag);
1699     } else
1700       Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), Arg, Flag);
1701
1702     // Guarantee that all emitted copies are
1703     // stuck together, avoiding something bad.
1704     Flag = Chain.getValue(1);
1705   }
1706
1707   SDValue result;
1708   if (Flag.getNode())
1709     result = DAG.getNode(ARMISD::RET_FLAG, dl, MVT::Other, Chain, Flag);
1710   else // Return Void
1711     result = DAG.getNode(ARMISD::RET_FLAG, dl, MVT::Other, Chain);
1712
1713   return result;
1714 }
1715
1716 // ConstantPool, JumpTable, GlobalAddress, and ExternalSymbol are lowered as
1717 // their target counterpart wrapped in the ARMISD::Wrapper node. Suppose N is
1718 // one of the above mentioned nodes. It has to be wrapped because otherwise
1719 // Select(N) returns N. So the raw TargetGlobalAddress nodes, etc. can only
1720 // be used to form addressing mode. These wrapped nodes will be selected
1721 // into MOVi.
1722 static SDValue LowerConstantPool(SDValue Op, SelectionDAG &DAG) {
1723   EVT PtrVT = Op.getValueType();
1724   // FIXME there is no actual debug info here
1725   DebugLoc dl = Op.getDebugLoc();
1726   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
1727   SDValue Res;
1728   if (CP->isMachineConstantPoolEntry())
1729     Res = DAG.getTargetConstantPool(CP->getMachineCPVal(), PtrVT,
1730                                     CP->getAlignment());
1731   else
1732     Res = DAG.getTargetConstantPool(CP->getConstVal(), PtrVT,
1733                                     CP->getAlignment());
1734   return DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, Res);
1735 }
1736
1737 unsigned ARMTargetLowering::getJumpTableEncoding() const {
1738   return MachineJumpTableInfo::EK_Inline;
1739 }
1740
1741 SDValue ARMTargetLowering::LowerBlockAddress(SDValue Op,
1742                                              SelectionDAG &DAG) const {
1743   MachineFunction &MF = DAG.getMachineFunction();
1744   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1745   unsigned ARMPCLabelIndex = 0;
1746   DebugLoc DL = Op.getDebugLoc();
1747   EVT PtrVT = getPointerTy();
1748   const BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
1749   Reloc::Model RelocM = getTargetMachine().getRelocationModel();
1750   SDValue CPAddr;
1751   if (RelocM == Reloc::Static) {
1752     CPAddr = DAG.getTargetConstantPool(BA, PtrVT, 4);
1753   } else {
1754     unsigned PCAdj = Subtarget->isThumb() ? 4 : 8;
1755     ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1756     ARMConstantPoolValue *CPV = new ARMConstantPoolValue(BA, ARMPCLabelIndex,
1757                                                          ARMCP::CPBlockAddress,
1758                                                          PCAdj);
1759     CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1760   }
1761   CPAddr = DAG.getNode(ARMISD::Wrapper, DL, PtrVT, CPAddr);
1762   SDValue Result = DAG.getLoad(PtrVT, DL, DAG.getEntryNode(), CPAddr,
1763                                MachinePointerInfo::getConstantPool(),
1764                                false, false, 0);
1765   if (RelocM == Reloc::Static)
1766     return Result;
1767   SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1768   return DAG.getNode(ARMISD::PIC_ADD, DL, PtrVT, Result, PICLabel);
1769 }
1770
1771 // Lower ISD::GlobalTLSAddress using the "general dynamic" model
1772 SDValue
1773 ARMTargetLowering::LowerToTLSGeneralDynamicModel(GlobalAddressSDNode *GA,
1774                                                  SelectionDAG &DAG) const {
1775   DebugLoc dl = GA->getDebugLoc();
1776   EVT PtrVT = getPointerTy();
1777   unsigned char PCAdj = Subtarget->isThumb() ? 4 : 8;
1778   MachineFunction &MF = DAG.getMachineFunction();
1779   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1780   unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1781   ARMConstantPoolValue *CPV =
1782     new ARMConstantPoolValue(GA->getGlobal(), ARMPCLabelIndex,
1783                              ARMCP::CPValue, PCAdj, "tlsgd", true);
1784   SDValue Argument = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1785   Argument = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, Argument);
1786   Argument = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Argument,
1787                          MachinePointerInfo::getConstantPool(),
1788                          false, false, 0);
1789   SDValue Chain = Argument.getValue(1);
1790
1791   SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1792   Argument = DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Argument, PICLabel);
1793
1794   // call __tls_get_addr.
1795   ArgListTy Args;
1796   ArgListEntry Entry;
1797   Entry.Node = Argument;
1798   Entry.Ty = (const Type *) Type::getInt32Ty(*DAG.getContext());
1799   Args.push_back(Entry);
1800   // FIXME: is there useful debug info available here?
1801   std::pair<SDValue, SDValue> CallResult =
1802     LowerCallTo(Chain, (const Type *) Type::getInt32Ty(*DAG.getContext()),
1803                 false, false, false, false,
1804                 0, CallingConv::C, false, /*isReturnValueUsed=*/true,
1805                 DAG.getExternalSymbol("__tls_get_addr", PtrVT), Args, DAG, dl);
1806   return CallResult.first;
1807 }
1808
1809 // Lower ISD::GlobalTLSAddress using the "initial exec" or
1810 // "local exec" model.
1811 SDValue
1812 ARMTargetLowering::LowerToTLSExecModels(GlobalAddressSDNode *GA,
1813                                         SelectionDAG &DAG) const {
1814   const GlobalValue *GV = GA->getGlobal();
1815   DebugLoc dl = GA->getDebugLoc();
1816   SDValue Offset;
1817   SDValue Chain = DAG.getEntryNode();
1818   EVT PtrVT = getPointerTy();
1819   // Get the Thread Pointer
1820   SDValue ThreadPointer = DAG.getNode(ARMISD::THREAD_POINTER, dl, PtrVT);
1821
1822   if (GV->isDeclaration()) {
1823     MachineFunction &MF = DAG.getMachineFunction();
1824     ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1825     unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1826     // Initial exec model.
1827     unsigned char PCAdj = Subtarget->isThumb() ? 4 : 8;
1828     ARMConstantPoolValue *CPV =
1829       new ARMConstantPoolValue(GA->getGlobal(), ARMPCLabelIndex,
1830                                ARMCP::CPValue, PCAdj, "gottpoff", true);
1831     Offset = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1832     Offset = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, Offset);
1833     Offset = DAG.getLoad(PtrVT, dl, Chain, Offset,
1834                          MachinePointerInfo::getConstantPool(),
1835                          false, false, 0);
1836     Chain = Offset.getValue(1);
1837
1838     SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1839     Offset = DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Offset, PICLabel);
1840
1841     Offset = DAG.getLoad(PtrVT, dl, Chain, Offset,
1842                          MachinePointerInfo::getConstantPool(),
1843                          false, false, 0);
1844   } else {
1845     // local exec model
1846     ARMConstantPoolValue *CPV = new ARMConstantPoolValue(GV, "tpoff");
1847     Offset = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1848     Offset = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, Offset);
1849     Offset = DAG.getLoad(PtrVT, dl, Chain, Offset,
1850                          MachinePointerInfo::getConstantPool(),
1851                          false, false, 0);
1852   }
1853
1854   // The address of the thread local variable is the add of the thread
1855   // pointer with the offset of the variable.
1856   return DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, Offset);
1857 }
1858
1859 SDValue
1860 ARMTargetLowering::LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const {
1861   // TODO: implement the "local dynamic" model
1862   assert(Subtarget->isTargetELF() &&
1863          "TLS not implemented for non-ELF targets");
1864   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
1865   // If the relocation model is PIC, use the "General Dynamic" TLS Model,
1866   // otherwise use the "Local Exec" TLS Model
1867   if (getTargetMachine().getRelocationModel() == Reloc::PIC_)
1868     return LowerToTLSGeneralDynamicModel(GA, DAG);
1869   else
1870     return LowerToTLSExecModels(GA, DAG);
1871 }
1872
1873 SDValue ARMTargetLowering::LowerGlobalAddressELF(SDValue Op,
1874                                                  SelectionDAG &DAG) const {
1875   EVT PtrVT = getPointerTy();
1876   DebugLoc dl = Op.getDebugLoc();
1877   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
1878   Reloc::Model RelocM = getTargetMachine().getRelocationModel();
1879   if (RelocM == Reloc::PIC_) {
1880     bool UseGOTOFF = GV->hasLocalLinkage() || GV->hasHiddenVisibility();
1881     ARMConstantPoolValue *CPV =
1882       new ARMConstantPoolValue(GV, UseGOTOFF ? "GOTOFF" : "GOT");
1883     SDValue CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1884     CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1885     SDValue Result = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(),
1886                                  CPAddr,
1887                                  MachinePointerInfo::getConstantPool(),
1888                                  false, false, 0);
1889     SDValue Chain = Result.getValue(1);
1890     SDValue GOT = DAG.getGLOBAL_OFFSET_TABLE(PtrVT);
1891     Result = DAG.getNode(ISD::ADD, dl, PtrVT, Result, GOT);
1892     if (!UseGOTOFF)
1893       Result = DAG.getLoad(PtrVT, dl, Chain, Result,
1894                            MachinePointerInfo::getGOT(), false, false, 0);
1895     return Result;
1896   } else {
1897     // If we have T2 ops, we can materialize the address directly via movt/movw
1898     // pair. This is always cheaper.
1899     if (Subtarget->useMovt()) {
1900       return DAG.getNode(ARMISD::Wrapper, dl, PtrVT,
1901                          DAG.getTargetGlobalAddress(GV, dl, PtrVT));
1902     } else {
1903       SDValue CPAddr = DAG.getTargetConstantPool(GV, PtrVT, 4);
1904       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1905       return DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), CPAddr,
1906                          MachinePointerInfo::getConstantPool(),
1907                          false, false, 0);
1908     }
1909   }
1910 }
1911
1912 SDValue ARMTargetLowering::LowerGlobalAddressDarwin(SDValue Op,
1913                                                     SelectionDAG &DAG) const {
1914   MachineFunction &MF = DAG.getMachineFunction();
1915   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1916   unsigned ARMPCLabelIndex = 0;
1917   EVT PtrVT = getPointerTy();
1918   DebugLoc dl = Op.getDebugLoc();
1919   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
1920   Reloc::Model RelocM = getTargetMachine().getRelocationModel();
1921   SDValue CPAddr;
1922   if (RelocM == Reloc::Static)
1923     CPAddr = DAG.getTargetConstantPool(GV, PtrVT, 4);
1924   else {
1925     ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1926     unsigned PCAdj = (RelocM != Reloc::PIC_) ? 0 : (Subtarget->isThumb()?4:8);
1927     ARMConstantPoolValue *CPV =
1928       new ARMConstantPoolValue(GV, ARMPCLabelIndex, ARMCP::CPValue, PCAdj);
1929     CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1930   }
1931   CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1932
1933   SDValue Result = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), CPAddr,
1934                                MachinePointerInfo::getConstantPool(),
1935                                false, false, 0);
1936   SDValue Chain = Result.getValue(1);
1937
1938   if (RelocM == Reloc::PIC_) {
1939     SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1940     Result = DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Result, PICLabel);
1941   }
1942
1943   if (Subtarget->GVIsIndirectSymbol(GV, RelocM))
1944     Result = DAG.getLoad(PtrVT, dl, Chain, Result, MachinePointerInfo::getGOT(),
1945                          false, false, 0);
1946
1947   return Result;
1948 }
1949
1950 SDValue ARMTargetLowering::LowerGLOBAL_OFFSET_TABLE(SDValue Op,
1951                                                     SelectionDAG &DAG) const {
1952   assert(Subtarget->isTargetELF() &&
1953          "GLOBAL OFFSET TABLE not implemented for non-ELF targets");
1954   MachineFunction &MF = DAG.getMachineFunction();
1955   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1956   unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1957   EVT PtrVT = getPointerTy();
1958   DebugLoc dl = Op.getDebugLoc();
1959   unsigned PCAdj = Subtarget->isThumb() ? 4 : 8;
1960   ARMConstantPoolValue *CPV = new ARMConstantPoolValue(*DAG.getContext(),
1961                                                        "_GLOBAL_OFFSET_TABLE_",
1962                                                        ARMPCLabelIndex, PCAdj);
1963   SDValue CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1964   CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1965   SDValue Result = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), CPAddr,
1966                                MachinePointerInfo::getConstantPool(),
1967                                false, false, 0);
1968   SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1969   return DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Result, PICLabel);
1970 }
1971
1972 SDValue
1973 ARMTargetLowering::LowerEH_SJLJ_DISPATCHSETUP(SDValue Op, SelectionDAG &DAG)
1974   const {
1975   DebugLoc dl = Op.getDebugLoc();
1976   return DAG.getNode(ARMISD::EH_SJLJ_DISPATCHSETUP, dl, MVT::Other,
1977                      Op.getOperand(0), Op.getOperand(1));
1978 }
1979
1980 SDValue
1981 ARMTargetLowering::LowerEH_SJLJ_SETJMP(SDValue Op, SelectionDAG &DAG) const {
1982   DebugLoc dl = Op.getDebugLoc();
1983   SDValue Val = DAG.getConstant(0, MVT::i32);
1984   return DAG.getNode(ARMISD::EH_SJLJ_SETJMP, dl, MVT::i32, Op.getOperand(0),
1985                      Op.getOperand(1), Val);
1986 }
1987
1988 SDValue
1989 ARMTargetLowering::LowerEH_SJLJ_LONGJMP(SDValue Op, SelectionDAG &DAG) const {
1990   DebugLoc dl = Op.getDebugLoc();
1991   return DAG.getNode(ARMISD::EH_SJLJ_LONGJMP, dl, MVT::Other, Op.getOperand(0),
1992                      Op.getOperand(1), DAG.getConstant(0, MVT::i32));
1993 }
1994
1995 SDValue
1996 ARMTargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG,
1997                                           const ARMSubtarget *Subtarget) const {
1998   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
1999   DebugLoc dl = Op.getDebugLoc();
2000   switch (IntNo) {
2001   default: return SDValue();    // Don't custom lower most intrinsics.
2002   case Intrinsic::arm_thread_pointer: {
2003     EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2004     return DAG.getNode(ARMISD::THREAD_POINTER, dl, PtrVT);
2005   }
2006   case Intrinsic::eh_sjlj_lsda: {
2007     MachineFunction &MF = DAG.getMachineFunction();
2008     ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
2009     unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
2010     EVT PtrVT = getPointerTy();
2011     DebugLoc dl = Op.getDebugLoc();
2012     Reloc::Model RelocM = getTargetMachine().getRelocationModel();
2013     SDValue CPAddr;
2014     unsigned PCAdj = (RelocM != Reloc::PIC_)
2015       ? 0 : (Subtarget->isThumb() ? 4 : 8);
2016     ARMConstantPoolValue *CPV =
2017       new ARMConstantPoolValue(MF.getFunction(), ARMPCLabelIndex,
2018                                ARMCP::CPLSDA, PCAdj);
2019     CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
2020     CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
2021     SDValue Result =
2022       DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), CPAddr,
2023                   MachinePointerInfo::getConstantPool(),
2024                   false, false, 0);
2025
2026     if (RelocM == Reloc::PIC_) {
2027       SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
2028       Result = DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Result, PICLabel);
2029     }
2030     return Result;
2031   }
2032   }
2033 }
2034
2035 static SDValue LowerMEMBARRIER(SDValue Op, SelectionDAG &DAG,
2036                                const ARMSubtarget *Subtarget) {
2037   DebugLoc dl = Op.getDebugLoc();
2038   if (!Subtarget->hasDataBarrier()) {
2039     // Some ARMv6 cpus can support data barriers with an mcr instruction.
2040     // Thumb1 and pre-v6 ARM mode use a libcall instead and should never get
2041     // here.
2042     assert(Subtarget->hasV6Ops() && !Subtarget->isThumb1Only() &&
2043            "Unexpected ISD::MEMBARRIER encountered. Should be libcall!");
2044     return DAG.getNode(ARMISD::MEMBARRIER_MCR, dl, MVT::Other, Op.getOperand(0),
2045                        DAG.getConstant(0, MVT::i32));
2046   }
2047
2048   SDValue Op5 = Op.getOperand(5);
2049   bool isDeviceBarrier = cast<ConstantSDNode>(Op5)->getZExtValue() != 0;
2050   unsigned isLL = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
2051   unsigned isLS = cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue();
2052   bool isOnlyStoreBarrier = (isLL == 0 && isLS == 0);
2053
2054   ARM_MB::MemBOpt DMBOpt;
2055   if (isDeviceBarrier)
2056     DMBOpt = isOnlyStoreBarrier ? ARM_MB::ST : ARM_MB::SY;
2057   else
2058     DMBOpt = isOnlyStoreBarrier ? ARM_MB::ISHST : ARM_MB::ISH;
2059   return DAG.getNode(ARMISD::MEMBARRIER, dl, MVT::Other, Op.getOperand(0),
2060                      DAG.getConstant(DMBOpt, MVT::i32));
2061 }
2062
2063 static SDValue LowerPREFETCH(SDValue Op, SelectionDAG &DAG,
2064                              const ARMSubtarget *Subtarget) {
2065   // ARM pre v5TE and Thumb1 does not have preload instructions.
2066   if (!(Subtarget->isThumb2() ||
2067         (!Subtarget->isThumb1Only() && Subtarget->hasV5TEOps())))
2068     // Just preserve the chain.
2069     return Op.getOperand(0);
2070
2071   DebugLoc dl = Op.getDebugLoc();
2072   unsigned Flavor = cast<ConstantSDNode>(Op.getOperand(3))->getZExtValue();
2073   if (Flavor != 3) {
2074     if (!Subtarget->hasV7Ops())
2075       return Op.getOperand(0);
2076     else if (Flavor == 2 && !Subtarget->hasMPExtension())
2077       return Op.getOperand(0);
2078   }
2079
2080   if (Subtarget->isThumb())
2081     // Invert the bits.
2082     Flavor = ~Flavor & 0x3;
2083
2084   return DAG.getNode(ARMISD::PRELOAD, dl, MVT::Other, Op.getOperand(0),
2085                      Op.getOperand(1), DAG.getConstant(Flavor, MVT::i32));
2086 }
2087
2088 static SDValue LowerVASTART(SDValue Op, SelectionDAG &DAG) {
2089   MachineFunction &MF = DAG.getMachineFunction();
2090   ARMFunctionInfo *FuncInfo = MF.getInfo<ARMFunctionInfo>();
2091
2092   // vastart just stores the address of the VarArgsFrameIndex slot into the
2093   // memory location argument.
2094   DebugLoc dl = Op.getDebugLoc();
2095   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2096   SDValue FR = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(), PtrVT);
2097   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
2098   return DAG.getStore(Op.getOperand(0), dl, FR, Op.getOperand(1),
2099                       MachinePointerInfo(SV), false, false, 0);
2100 }
2101
2102 SDValue
2103 ARMTargetLowering::GetF64FormalArgument(CCValAssign &VA, CCValAssign &NextVA,
2104                                         SDValue &Root, SelectionDAG &DAG,
2105                                         DebugLoc dl) const {
2106   MachineFunction &MF = DAG.getMachineFunction();
2107   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
2108
2109   TargetRegisterClass *RC;
2110   if (AFI->isThumb1OnlyFunction())
2111     RC = ARM::tGPRRegisterClass;
2112   else
2113     RC = ARM::GPRRegisterClass;
2114
2115   // Transform the arguments stored in physical registers into virtual ones.
2116   unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
2117   SDValue ArgValue = DAG.getCopyFromReg(Root, dl, Reg, MVT::i32);
2118
2119   SDValue ArgValue2;
2120   if (NextVA.isMemLoc()) {
2121     MachineFrameInfo *MFI = MF.getFrameInfo();
2122     int FI = MFI->CreateFixedObject(4, NextVA.getLocMemOffset(), true);
2123
2124     // Create load node to retrieve arguments from the stack.
2125     SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
2126     ArgValue2 = DAG.getLoad(MVT::i32, dl, Root, FIN,
2127                             MachinePointerInfo::getFixedStack(FI),
2128                             false, false, 0);
2129   } else {
2130     Reg = MF.addLiveIn(NextVA.getLocReg(), RC);
2131     ArgValue2 = DAG.getCopyFromReg(Root, dl, Reg, MVT::i32);
2132   }
2133
2134   return DAG.getNode(ARMISD::VMOVDRR, dl, MVT::f64, ArgValue, ArgValue2);
2135 }
2136
2137 SDValue
2138 ARMTargetLowering::LowerFormalArguments(SDValue Chain,
2139                                         CallingConv::ID CallConv, bool isVarArg,
2140                                         const SmallVectorImpl<ISD::InputArg>
2141                                           &Ins,
2142                                         DebugLoc dl, SelectionDAG &DAG,
2143                                         SmallVectorImpl<SDValue> &InVals)
2144                                           const {
2145
2146   MachineFunction &MF = DAG.getMachineFunction();
2147   MachineFrameInfo *MFI = MF.getFrameInfo();
2148
2149   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
2150
2151   // Assign locations to all of the incoming arguments.
2152   SmallVector<CCValAssign, 16> ArgLocs;
2153   CCState CCInfo(CallConv, isVarArg, getTargetMachine(), ArgLocs,
2154                  *DAG.getContext());
2155   CCInfo.AnalyzeFormalArguments(Ins,
2156                                 CCAssignFnForNode(CallConv, /* Return*/ false,
2157                                                   isVarArg));
2158
2159   SmallVector<SDValue, 16> ArgValues;
2160
2161   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2162     CCValAssign &VA = ArgLocs[i];
2163
2164     // Arguments stored in registers.
2165     if (VA.isRegLoc()) {
2166       EVT RegVT = VA.getLocVT();
2167
2168       SDValue ArgValue;
2169       if (VA.needsCustom()) {
2170         // f64 and vector types are split up into multiple registers or
2171         // combinations of registers and stack slots.
2172         if (VA.getLocVT() == MVT::v2f64) {
2173           SDValue ArgValue1 = GetF64FormalArgument(VA, ArgLocs[++i],
2174                                                    Chain, DAG, dl);
2175           VA = ArgLocs[++i]; // skip ahead to next loc
2176           SDValue ArgValue2;
2177           if (VA.isMemLoc()) {
2178             int FI = MFI->CreateFixedObject(8, VA.getLocMemOffset(), true);
2179             SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
2180             ArgValue2 = DAG.getLoad(MVT::f64, dl, Chain, FIN,
2181                                     MachinePointerInfo::getFixedStack(FI),
2182                                     false, false, 0);
2183           } else {
2184             ArgValue2 = GetF64FormalArgument(VA, ArgLocs[++i],
2185                                              Chain, DAG, dl);
2186           }
2187           ArgValue = DAG.getNode(ISD::UNDEF, dl, MVT::v2f64);
2188           ArgValue = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64,
2189                                  ArgValue, ArgValue1, DAG.getIntPtrConstant(0));
2190           ArgValue = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64,
2191                                  ArgValue, ArgValue2, DAG.getIntPtrConstant(1));
2192         } else
2193           ArgValue = GetF64FormalArgument(VA, ArgLocs[++i], Chain, DAG, dl);
2194
2195       } else {
2196         TargetRegisterClass *RC;
2197
2198         if (RegVT == MVT::f32)
2199           RC = ARM::SPRRegisterClass;
2200         else if (RegVT == MVT::f64)
2201           RC = ARM::DPRRegisterClass;
2202         else if (RegVT == MVT::v2f64)
2203           RC = ARM::QPRRegisterClass;
2204         else if (RegVT == MVT::i32)
2205           RC = (AFI->isThumb1OnlyFunction() ?
2206                 ARM::tGPRRegisterClass : ARM::GPRRegisterClass);
2207         else
2208           llvm_unreachable("RegVT not supported by FORMAL_ARGUMENTS Lowering");
2209
2210         // Transform the arguments in physical registers into virtual ones.
2211         unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
2212         ArgValue = DAG.getCopyFromReg(Chain, dl, Reg, RegVT);
2213       }
2214
2215       // If this is an 8 or 16-bit value, it is really passed promoted
2216       // to 32 bits.  Insert an assert[sz]ext to capture this, then
2217       // truncate to the right size.
2218       switch (VA.getLocInfo()) {
2219       default: llvm_unreachable("Unknown loc info!");
2220       case CCValAssign::Full: break;
2221       case CCValAssign::BCvt:
2222         ArgValue = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getValVT(), ArgValue);
2223         break;
2224       case CCValAssign::SExt:
2225         ArgValue = DAG.getNode(ISD::AssertSext, dl, RegVT, ArgValue,
2226                                DAG.getValueType(VA.getValVT()));
2227         ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
2228         break;
2229       case CCValAssign::ZExt:
2230         ArgValue = DAG.getNode(ISD::AssertZext, dl, RegVT, ArgValue,
2231                                DAG.getValueType(VA.getValVT()));
2232         ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
2233         break;
2234       }
2235
2236       InVals.push_back(ArgValue);
2237
2238     } else { // VA.isRegLoc()
2239
2240       // sanity check
2241       assert(VA.isMemLoc());
2242       assert(VA.getValVT() != MVT::i64 && "i64 should already be lowered");
2243
2244       unsigned ArgSize = VA.getLocVT().getSizeInBits()/8;
2245       int FI = MFI->CreateFixedObject(ArgSize, VA.getLocMemOffset(), true);
2246
2247       // Create load nodes to retrieve arguments from the stack.
2248       SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
2249       InVals.push_back(DAG.getLoad(VA.getValVT(), dl, Chain, FIN,
2250                                    MachinePointerInfo::getFixedStack(FI),
2251                                    false, false, 0));
2252     }
2253   }
2254
2255   // varargs
2256   if (isVarArg) {
2257     static const unsigned GPRArgRegs[] = {
2258       ARM::R0, ARM::R1, ARM::R2, ARM::R3
2259     };
2260
2261     unsigned NumGPRs = CCInfo.getFirstUnallocated
2262       (GPRArgRegs, sizeof(GPRArgRegs) / sizeof(GPRArgRegs[0]));
2263
2264     unsigned Align = MF.getTarget().getFrameInfo()->getStackAlignment();
2265     unsigned VARegSize = (4 - NumGPRs) * 4;
2266     unsigned VARegSaveSize = (VARegSize + Align - 1) & ~(Align - 1);
2267     unsigned ArgOffset = CCInfo.getNextStackOffset();
2268     if (VARegSaveSize) {
2269       // If this function is vararg, store any remaining integer argument regs
2270       // to their spots on the stack so that they may be loaded by deferencing
2271       // the result of va_next.
2272       AFI->setVarArgsRegSaveSize(VARegSaveSize);
2273       AFI->setVarArgsFrameIndex(
2274         MFI->CreateFixedObject(VARegSaveSize,
2275                                ArgOffset + VARegSaveSize - VARegSize,
2276                                false));
2277       SDValue FIN = DAG.getFrameIndex(AFI->getVarArgsFrameIndex(),
2278                                       getPointerTy());
2279
2280       SmallVector<SDValue, 4> MemOps;
2281       for (; NumGPRs < 4; ++NumGPRs) {
2282         TargetRegisterClass *RC;
2283         if (AFI->isThumb1OnlyFunction())
2284           RC = ARM::tGPRRegisterClass;
2285         else
2286           RC = ARM::GPRRegisterClass;
2287
2288         unsigned VReg = MF.addLiveIn(GPRArgRegs[NumGPRs], RC);
2289         SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::i32);
2290         SDValue Store =
2291           DAG.getStore(Val.getValue(1), dl, Val, FIN,
2292                MachinePointerInfo::getFixedStack(AFI->getVarArgsFrameIndex()),
2293                        false, false, 0);
2294         MemOps.push_back(Store);
2295         FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), FIN,
2296                           DAG.getConstant(4, getPointerTy()));
2297       }
2298       if (!MemOps.empty())
2299         Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
2300                             &MemOps[0], MemOps.size());
2301     } else
2302       // This will point to the next argument passed via stack.
2303       AFI->setVarArgsFrameIndex(MFI->CreateFixedObject(4, ArgOffset, true));
2304   }
2305
2306   return Chain;
2307 }
2308
2309 /// isFloatingPointZero - Return true if this is +0.0.
2310 static bool isFloatingPointZero(SDValue Op) {
2311   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(Op))
2312     return CFP->getValueAPF().isPosZero();
2313   else if (ISD::isEXTLoad(Op.getNode()) || ISD::isNON_EXTLoad(Op.getNode())) {
2314     // Maybe this has already been legalized into the constant pool?
2315     if (Op.getOperand(1).getOpcode() == ARMISD::Wrapper) {
2316       SDValue WrapperOp = Op.getOperand(1).getOperand(0);
2317       if (ConstantPoolSDNode *CP = dyn_cast<ConstantPoolSDNode>(WrapperOp))
2318         if (const ConstantFP *CFP = dyn_cast<ConstantFP>(CP->getConstVal()))
2319           return CFP->getValueAPF().isPosZero();
2320     }
2321   }
2322   return false;
2323 }
2324
2325 /// Returns appropriate ARM CMP (cmp) and corresponding condition code for
2326 /// the given operands.
2327 SDValue
2328 ARMTargetLowering::getARMCmp(SDValue LHS, SDValue RHS, ISD::CondCode CC,
2329                              SDValue &ARMcc, SelectionDAG &DAG,
2330                              DebugLoc dl) const {
2331   if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS.getNode())) {
2332     unsigned C = RHSC->getZExtValue();
2333     if (!isLegalICmpImmediate(C)) {
2334       // Constant does not fit, try adjusting it by one?
2335       switch (CC) {
2336       default: break;
2337       case ISD::SETLT:
2338       case ISD::SETGE:
2339         if (C != 0x80000000 && isLegalICmpImmediate(C-1)) {
2340           CC = (CC == ISD::SETLT) ? ISD::SETLE : ISD::SETGT;
2341           RHS = DAG.getConstant(C-1, MVT::i32);
2342         }
2343         break;
2344       case ISD::SETULT:
2345       case ISD::SETUGE:
2346         if (C != 0 && isLegalICmpImmediate(C-1)) {
2347           CC = (CC == ISD::SETULT) ? ISD::SETULE : ISD::SETUGT;
2348           RHS = DAG.getConstant(C-1, MVT::i32);
2349         }
2350         break;
2351       case ISD::SETLE:
2352       case ISD::SETGT:
2353         if (C != 0x7fffffff && isLegalICmpImmediate(C+1)) {
2354           CC = (CC == ISD::SETLE) ? ISD::SETLT : ISD::SETGE;
2355           RHS = DAG.getConstant(C+1, MVT::i32);
2356         }
2357         break;
2358       case ISD::SETULE:
2359       case ISD::SETUGT:
2360         if (C != 0xffffffff && isLegalICmpImmediate(C+1)) {
2361           CC = (CC == ISD::SETULE) ? ISD::SETULT : ISD::SETUGE;
2362           RHS = DAG.getConstant(C+1, MVT::i32);
2363         }
2364         break;
2365       }
2366     }
2367   }
2368
2369   ARMCC::CondCodes CondCode = IntCCToARMCC(CC);
2370   ARMISD::NodeType CompareType;
2371   switch (CondCode) {
2372   default:
2373     CompareType = ARMISD::CMP;
2374     break;
2375   case ARMCC::EQ:
2376   case ARMCC::NE:
2377     // Uses only Z Flag
2378     CompareType = ARMISD::CMPZ;
2379     break;
2380   }
2381   ARMcc = DAG.getConstant(CondCode, MVT::i32);
2382   return DAG.getNode(CompareType, dl, MVT::Flag, LHS, RHS);
2383 }
2384
2385 /// Returns a appropriate VFP CMP (fcmp{s|d}+fmstat) for the given operands.
2386 SDValue
2387 ARMTargetLowering::getVFPCmp(SDValue LHS, SDValue RHS, SelectionDAG &DAG,
2388                              DebugLoc dl) const {
2389   SDValue Cmp;
2390   if (!isFloatingPointZero(RHS))
2391     Cmp = DAG.getNode(ARMISD::CMPFP, dl, MVT::Flag, LHS, RHS);
2392   else
2393     Cmp = DAG.getNode(ARMISD::CMPFPw0, dl, MVT::Flag, LHS);
2394   return DAG.getNode(ARMISD::FMSTAT, dl, MVT::Flag, Cmp);
2395 }
2396
2397 SDValue ARMTargetLowering::LowerSELECT(SDValue Op, SelectionDAG &DAG) const {
2398   SDValue Cond = Op.getOperand(0);
2399   SDValue SelectTrue = Op.getOperand(1);
2400   SDValue SelectFalse = Op.getOperand(2);
2401   DebugLoc dl = Op.getDebugLoc();
2402
2403   // Convert:
2404   //
2405   //   (select (cmov 1, 0, cond), t, f) -> (cmov t, f, cond)
2406   //   (select (cmov 0, 1, cond), t, f) -> (cmov f, t, cond)
2407   //
2408   if (Cond.getOpcode() == ARMISD::CMOV && Cond.hasOneUse()) {
2409     const ConstantSDNode *CMOVTrue =
2410       dyn_cast<ConstantSDNode>(Cond.getOperand(0));
2411     const ConstantSDNode *CMOVFalse =
2412       dyn_cast<ConstantSDNode>(Cond.getOperand(1));
2413
2414     if (CMOVTrue && CMOVFalse) {
2415       unsigned CMOVTrueVal = CMOVTrue->getZExtValue();
2416       unsigned CMOVFalseVal = CMOVFalse->getZExtValue();
2417
2418       SDValue True;
2419       SDValue False;
2420       if (CMOVTrueVal == 1 && CMOVFalseVal == 0) {
2421         True = SelectTrue;
2422         False = SelectFalse;
2423       } else if (CMOVTrueVal == 0 && CMOVFalseVal == 1) {
2424         True = SelectFalse;
2425         False = SelectTrue;
2426       }
2427
2428       if (True.getNode() && False.getNode()) {
2429         EVT VT = Cond.getValueType();
2430         SDValue ARMcc = Cond.getOperand(2);
2431         SDValue CCR = Cond.getOperand(3);
2432         SDValue Cmp = Cond.getOperand(4);
2433         return DAG.getNode(ARMISD::CMOV, dl, VT, True, False, ARMcc, CCR, Cmp);
2434       }
2435     }
2436   }
2437
2438   return DAG.getSelectCC(dl, Cond,
2439                          DAG.getConstant(0, Cond.getValueType()),
2440                          SelectTrue, SelectFalse, ISD::SETNE);
2441 }
2442
2443 SDValue ARMTargetLowering::LowerSELECT_CC(SDValue Op, SelectionDAG &DAG) const {
2444   EVT VT = Op.getValueType();
2445   SDValue LHS = Op.getOperand(0);
2446   SDValue RHS = Op.getOperand(1);
2447   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(4))->get();
2448   SDValue TrueVal = Op.getOperand(2);
2449   SDValue FalseVal = Op.getOperand(3);
2450   DebugLoc dl = Op.getDebugLoc();
2451
2452   if (LHS.getValueType() == MVT::i32) {
2453     SDValue ARMcc;
2454     SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2455     SDValue Cmp = getARMCmp(LHS, RHS, CC, ARMcc, DAG, dl);
2456     return DAG.getNode(ARMISD::CMOV, dl, VT, FalseVal, TrueVal, ARMcc, CCR,Cmp);
2457   }
2458
2459   ARMCC::CondCodes CondCode, CondCode2;
2460   FPCCToARMCC(CC, CondCode, CondCode2);
2461
2462   SDValue ARMcc = DAG.getConstant(CondCode, MVT::i32);
2463   SDValue Cmp = getVFPCmp(LHS, RHS, DAG, dl);
2464   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2465   SDValue Result = DAG.getNode(ARMISD::CMOV, dl, VT, FalseVal, TrueVal,
2466                                ARMcc, CCR, Cmp);
2467   if (CondCode2 != ARMCC::AL) {
2468     SDValue ARMcc2 = DAG.getConstant(CondCode2, MVT::i32);
2469     // FIXME: Needs another CMP because flag can have but one use.
2470     SDValue Cmp2 = getVFPCmp(LHS, RHS, DAG, dl);
2471     Result = DAG.getNode(ARMISD::CMOV, dl, VT,
2472                          Result, TrueVal, ARMcc2, CCR, Cmp2);
2473   }
2474   return Result;
2475 }
2476
2477 /// canChangeToInt - Given the fp compare operand, return true if it is suitable
2478 /// to morph to an integer compare sequence.
2479 static bool canChangeToInt(SDValue Op, bool &SeenZero,
2480                            const ARMSubtarget *Subtarget) {
2481   SDNode *N = Op.getNode();
2482   if (!N->hasOneUse())
2483     // Otherwise it requires moving the value from fp to integer registers.
2484     return false;
2485   if (!N->getNumValues())
2486     return false;
2487   EVT VT = Op.getValueType();
2488   if (VT != MVT::f32 && !Subtarget->isFPBrccSlow())
2489     // f32 case is generally profitable. f64 case only makes sense when vcmpe +
2490     // vmrs are very slow, e.g. cortex-a8.
2491     return false;
2492
2493   if (isFloatingPointZero(Op)) {
2494     SeenZero = true;
2495     return true;
2496   }
2497   return ISD::isNormalLoad(N);
2498 }
2499
2500 static SDValue bitcastf32Toi32(SDValue Op, SelectionDAG &DAG) {
2501   if (isFloatingPointZero(Op))
2502     return DAG.getConstant(0, MVT::i32);
2503
2504   if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Op))
2505     return DAG.getLoad(MVT::i32, Op.getDebugLoc(),
2506                        Ld->getChain(), Ld->getBasePtr(), Ld->getPointerInfo(),
2507                        Ld->isVolatile(), Ld->isNonTemporal(),
2508                        Ld->getAlignment());
2509
2510   llvm_unreachable("Unknown VFP cmp argument!");
2511 }
2512
2513 static void expandf64Toi32(SDValue Op, SelectionDAG &DAG,
2514                            SDValue &RetVal1, SDValue &RetVal2) {
2515   if (isFloatingPointZero(Op)) {
2516     RetVal1 = DAG.getConstant(0, MVT::i32);
2517     RetVal2 = DAG.getConstant(0, MVT::i32);
2518     return;
2519   }
2520
2521   if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Op)) {
2522     SDValue Ptr = Ld->getBasePtr();
2523     RetVal1 = DAG.getLoad(MVT::i32, Op.getDebugLoc(),
2524                           Ld->getChain(), Ptr,
2525                           Ld->getPointerInfo(),
2526                           Ld->isVolatile(), Ld->isNonTemporal(),
2527                           Ld->getAlignment());
2528
2529     EVT PtrType = Ptr.getValueType();
2530     unsigned NewAlign = MinAlign(Ld->getAlignment(), 4);
2531     SDValue NewPtr = DAG.getNode(ISD::ADD, Op.getDebugLoc(),
2532                                  PtrType, Ptr, DAG.getConstant(4, PtrType));
2533     RetVal2 = DAG.getLoad(MVT::i32, Op.getDebugLoc(),
2534                           Ld->getChain(), NewPtr,
2535                           Ld->getPointerInfo().getWithOffset(4),
2536                           Ld->isVolatile(), Ld->isNonTemporal(),
2537                           NewAlign);
2538     return;
2539   }
2540
2541   llvm_unreachable("Unknown VFP cmp argument!");
2542 }
2543
2544 /// OptimizeVFPBrcond - With -enable-unsafe-fp-math, it's legal to optimize some
2545 /// f32 and even f64 comparisons to integer ones.
2546 SDValue
2547 ARMTargetLowering::OptimizeVFPBrcond(SDValue Op, SelectionDAG &DAG) const {
2548   SDValue Chain = Op.getOperand(0);
2549   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(1))->get();
2550   SDValue LHS = Op.getOperand(2);
2551   SDValue RHS = Op.getOperand(3);
2552   SDValue Dest = Op.getOperand(4);
2553   DebugLoc dl = Op.getDebugLoc();
2554
2555   bool SeenZero = false;
2556   if (canChangeToInt(LHS, SeenZero, Subtarget) &&
2557       canChangeToInt(RHS, SeenZero, Subtarget) &&
2558       // If one of the operand is zero, it's safe to ignore the NaN case since
2559       // we only care about equality comparisons.
2560       (SeenZero || (DAG.isKnownNeverNaN(LHS) && DAG.isKnownNeverNaN(RHS)))) {
2561     // If unsafe fp math optimization is enabled and there are no othter uses of
2562     // the CMP operands, and the condition code is EQ oe NE, we can optimize it
2563     // to an integer comparison.
2564     if (CC == ISD::SETOEQ)
2565       CC = ISD::SETEQ;
2566     else if (CC == ISD::SETUNE)
2567       CC = ISD::SETNE;
2568
2569     SDValue ARMcc;
2570     if (LHS.getValueType() == MVT::f32) {
2571       LHS = bitcastf32Toi32(LHS, DAG);
2572       RHS = bitcastf32Toi32(RHS, DAG);
2573       SDValue Cmp = getARMCmp(LHS, RHS, CC, ARMcc, DAG, dl);
2574       SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2575       return DAG.getNode(ARMISD::BRCOND, dl, MVT::Other,
2576                          Chain, Dest, ARMcc, CCR, Cmp);
2577     }
2578
2579     SDValue LHS1, LHS2;
2580     SDValue RHS1, RHS2;
2581     expandf64Toi32(LHS, DAG, LHS1, LHS2);
2582     expandf64Toi32(RHS, DAG, RHS1, RHS2);
2583     ARMCC::CondCodes CondCode = IntCCToARMCC(CC);
2584     ARMcc = DAG.getConstant(CondCode, MVT::i32);
2585     SDVTList VTList = DAG.getVTList(MVT::Other, MVT::Flag);
2586     SDValue Ops[] = { Chain, ARMcc, LHS1, LHS2, RHS1, RHS2, Dest };
2587     return DAG.getNode(ARMISD::BCC_i64, dl, VTList, Ops, 7);
2588   }
2589
2590   return SDValue();
2591 }
2592
2593 SDValue ARMTargetLowering::LowerBR_CC(SDValue Op, SelectionDAG &DAG) const {
2594   SDValue Chain = Op.getOperand(0);
2595   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(1))->get();
2596   SDValue LHS = Op.getOperand(2);
2597   SDValue RHS = Op.getOperand(3);
2598   SDValue Dest = Op.getOperand(4);
2599   DebugLoc dl = Op.getDebugLoc();
2600
2601   if (LHS.getValueType() == MVT::i32) {
2602     SDValue ARMcc;
2603     SDValue Cmp = getARMCmp(LHS, RHS, CC, ARMcc, DAG, dl);
2604     SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2605     return DAG.getNode(ARMISD::BRCOND, dl, MVT::Other,
2606                        Chain, Dest, ARMcc, CCR, Cmp);
2607   }
2608
2609   assert(LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64);
2610
2611   if (UnsafeFPMath &&
2612       (CC == ISD::SETEQ || CC == ISD::SETOEQ ||
2613        CC == ISD::SETNE || CC == ISD::SETUNE)) {
2614     SDValue Result = OptimizeVFPBrcond(Op, DAG);
2615     if (Result.getNode())
2616       return Result;
2617   }
2618
2619   ARMCC::CondCodes CondCode, CondCode2;
2620   FPCCToARMCC(CC, CondCode, CondCode2);
2621
2622   SDValue ARMcc = DAG.getConstant(CondCode, MVT::i32);
2623   SDValue Cmp = getVFPCmp(LHS, RHS, DAG, dl);
2624   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2625   SDVTList VTList = DAG.getVTList(MVT::Other, MVT::Flag);
2626   SDValue Ops[] = { Chain, Dest, ARMcc, CCR, Cmp };
2627   SDValue Res = DAG.getNode(ARMISD::BRCOND, dl, VTList, Ops, 5);
2628   if (CondCode2 != ARMCC::AL) {
2629     ARMcc = DAG.getConstant(CondCode2, MVT::i32);
2630     SDValue Ops[] = { Res, Dest, ARMcc, CCR, Res.getValue(1) };
2631     Res = DAG.getNode(ARMISD::BRCOND, dl, VTList, Ops, 5);
2632   }
2633   return Res;
2634 }
2635
2636 SDValue ARMTargetLowering::LowerBR_JT(SDValue Op, SelectionDAG &DAG) const {
2637   SDValue Chain = Op.getOperand(0);
2638   SDValue Table = Op.getOperand(1);
2639   SDValue Index = Op.getOperand(2);
2640   DebugLoc dl = Op.getDebugLoc();
2641
2642   EVT PTy = getPointerTy();
2643   JumpTableSDNode *JT = cast<JumpTableSDNode>(Table);
2644   ARMFunctionInfo *AFI = DAG.getMachineFunction().getInfo<ARMFunctionInfo>();
2645   SDValue UId = DAG.getConstant(AFI->createJumpTableUId(), PTy);
2646   SDValue JTI = DAG.getTargetJumpTable(JT->getIndex(), PTy);
2647   Table = DAG.getNode(ARMISD::WrapperJT, dl, MVT::i32, JTI, UId);
2648   Index = DAG.getNode(ISD::MUL, dl, PTy, Index, DAG.getConstant(4, PTy));
2649   SDValue Addr = DAG.getNode(ISD::ADD, dl, PTy, Index, Table);
2650   if (Subtarget->isThumb2()) {
2651     // Thumb2 uses a two-level jump. That is, it jumps into the jump table
2652     // which does another jump to the destination. This also makes it easier
2653     // to translate it to TBB / TBH later.
2654     // FIXME: This might not work if the function is extremely large.
2655     return DAG.getNode(ARMISD::BR2_JT, dl, MVT::Other, Chain,
2656                        Addr, Op.getOperand(2), JTI, UId);
2657   }
2658   if (getTargetMachine().getRelocationModel() == Reloc::PIC_) {
2659     Addr = DAG.getLoad((EVT)MVT::i32, dl, Chain, Addr,
2660                        MachinePointerInfo::getJumpTable(),
2661                        false, false, 0);
2662     Chain = Addr.getValue(1);
2663     Addr = DAG.getNode(ISD::ADD, dl, PTy, Addr, Table);
2664     return DAG.getNode(ARMISD::BR_JT, dl, MVT::Other, Chain, Addr, JTI, UId);
2665   } else {
2666     Addr = DAG.getLoad(PTy, dl, Chain, Addr,
2667                        MachinePointerInfo::getJumpTable(), false, false, 0);
2668     Chain = Addr.getValue(1);
2669     return DAG.getNode(ARMISD::BR_JT, dl, MVT::Other, Chain, Addr, JTI, UId);
2670   }
2671 }
2672
2673 static SDValue LowerFP_TO_INT(SDValue Op, SelectionDAG &DAG) {
2674   DebugLoc dl = Op.getDebugLoc();
2675   unsigned Opc;
2676
2677   switch (Op.getOpcode()) {
2678   default:
2679     assert(0 && "Invalid opcode!");
2680   case ISD::FP_TO_SINT:
2681     Opc = ARMISD::FTOSI;
2682     break;
2683   case ISD::FP_TO_UINT:
2684     Opc = ARMISD::FTOUI;
2685     break;
2686   }
2687   Op = DAG.getNode(Opc, dl, MVT::f32, Op.getOperand(0));
2688   return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i32, Op);
2689 }
2690
2691 static SDValue LowerINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
2692   EVT VT = Op.getValueType();
2693   DebugLoc dl = Op.getDebugLoc();
2694   unsigned Opc;
2695
2696   switch (Op.getOpcode()) {
2697   default:
2698     assert(0 && "Invalid opcode!");
2699   case ISD::SINT_TO_FP:
2700     Opc = ARMISD::SITOF;
2701     break;
2702   case ISD::UINT_TO_FP:
2703     Opc = ARMISD::UITOF;
2704     break;
2705   }
2706
2707   Op = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::f32, Op.getOperand(0));
2708   return DAG.getNode(Opc, dl, VT, Op);
2709 }
2710
2711 SDValue ARMTargetLowering::LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) const {
2712   // Implement fcopysign with a fabs and a conditional fneg.
2713   SDValue Tmp0 = Op.getOperand(0);
2714   SDValue Tmp1 = Op.getOperand(1);
2715   DebugLoc dl = Op.getDebugLoc();
2716   EVT VT = Op.getValueType();
2717   EVT SrcVT = Tmp1.getValueType();
2718   SDValue AbsVal = DAG.getNode(ISD::FABS, dl, VT, Tmp0);
2719   SDValue ARMcc = DAG.getConstant(ARMCC::LT, MVT::i32);
2720   SDValue FP0 = DAG.getConstantFP(0.0, SrcVT);
2721   SDValue Cmp = getVFPCmp(Tmp1, FP0, DAG, dl);
2722   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2723   return DAG.getNode(ARMISD::CNEG, dl, VT, AbsVal, AbsVal, ARMcc, CCR, Cmp);
2724 }
2725
2726 SDValue ARMTargetLowering::LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) const{
2727   MachineFunction &MF = DAG.getMachineFunction();
2728   MachineFrameInfo *MFI = MF.getFrameInfo();
2729   MFI->setReturnAddressIsTaken(true);
2730
2731   EVT VT = Op.getValueType();
2732   DebugLoc dl = Op.getDebugLoc();
2733   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
2734   if (Depth) {
2735     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
2736     SDValue Offset = DAG.getConstant(4, MVT::i32);
2737     return DAG.getLoad(VT, dl, DAG.getEntryNode(),
2738                        DAG.getNode(ISD::ADD, dl, VT, FrameAddr, Offset),
2739                        MachinePointerInfo(), false, false, 0);
2740   }
2741
2742   // Return LR, which contains the return address. Mark it an implicit live-in.
2743   unsigned Reg = MF.addLiveIn(ARM::LR, getRegClassFor(MVT::i32));
2744   return DAG.getCopyFromReg(DAG.getEntryNode(), dl, Reg, VT);
2745 }
2746
2747 SDValue ARMTargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const {
2748   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
2749   MFI->setFrameAddressIsTaken(true);
2750
2751   EVT VT = Op.getValueType();
2752   DebugLoc dl = Op.getDebugLoc();  // FIXME probably not meaningful
2753   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
2754   unsigned FrameReg = (Subtarget->isThumb() || Subtarget->isTargetDarwin())
2755     ? ARM::R7 : ARM::R11;
2756   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, VT);
2757   while (Depth--)
2758     FrameAddr = DAG.getLoad(VT, dl, DAG.getEntryNode(), FrameAddr,
2759                             MachinePointerInfo(),
2760                             false, false, 0);
2761   return FrameAddr;
2762 }
2763
2764 /// ExpandBIT_CONVERT - If the target supports VFP, this function is called to
2765 /// expand a bit convert where either the source or destination type is i64 to
2766 /// use a VMOVDRR or VMOVRRD node.  This should not be done when the non-i64
2767 /// operand type is illegal (e.g., v2f32 for a target that doesn't support
2768 /// vectors), since the legalizer won't know what to do with that.
2769 static SDValue ExpandBIT_CONVERT(SDNode *N, SelectionDAG &DAG) {
2770   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
2771   DebugLoc dl = N->getDebugLoc();
2772   SDValue Op = N->getOperand(0);
2773
2774   // This function is only supposed to be called for i64 types, either as the
2775   // source or destination of the bit convert.
2776   EVT SrcVT = Op.getValueType();
2777   EVT DstVT = N->getValueType(0);
2778   assert((SrcVT == MVT::i64 || DstVT == MVT::i64) &&
2779          "ExpandBIT_CONVERT called for non-i64 type");
2780
2781   // Turn i64->f64 into VMOVDRR.
2782   if (SrcVT == MVT::i64 && TLI.isTypeLegal(DstVT)) {
2783     SDValue Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, Op,
2784                              DAG.getConstant(0, MVT::i32));
2785     SDValue Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, Op,
2786                              DAG.getConstant(1, MVT::i32));
2787     return DAG.getNode(ISD::BIT_CONVERT, dl, DstVT,
2788                        DAG.getNode(ARMISD::VMOVDRR, dl, MVT::f64, Lo, Hi));
2789   }
2790
2791   // Turn f64->i64 into VMOVRRD.
2792   if (DstVT == MVT::i64 && TLI.isTypeLegal(SrcVT)) {
2793     SDValue Cvt = DAG.getNode(ARMISD::VMOVRRD, dl,
2794                               DAG.getVTList(MVT::i32, MVT::i32), &Op, 1);
2795     // Merge the pieces into a single i64 value.
2796     return DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, Cvt, Cvt.getValue(1));
2797   }
2798
2799   return SDValue();
2800 }
2801
2802 /// getZeroVector - Returns a vector of specified type with all zero elements.
2803 /// Zero vectors are used to represent vector negation and in those cases
2804 /// will be implemented with the NEON VNEG instruction.  However, VNEG does
2805 /// not support i64 elements, so sometimes the zero vectors will need to be
2806 /// explicitly constructed.  Regardless, use a canonical VMOV to create the
2807 /// zero vector.
2808 static SDValue getZeroVector(EVT VT, SelectionDAG &DAG, DebugLoc dl) {
2809   assert(VT.isVector() && "Expected a vector type");
2810   // The canonical modified immediate encoding of a zero vector is....0!
2811   SDValue EncodedVal = DAG.getTargetConstant(0, MVT::i32);
2812   EVT VmovVT = VT.is128BitVector() ? MVT::v4i32 : MVT::v2i32;
2813   SDValue Vmov = DAG.getNode(ARMISD::VMOVIMM, dl, VmovVT, EncodedVal);
2814   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vmov);
2815 }
2816
2817 /// LowerShiftRightParts - Lower SRA_PARTS, which returns two
2818 /// i32 values and take a 2 x i32 value to shift plus a shift amount.
2819 SDValue ARMTargetLowering::LowerShiftRightParts(SDValue Op,
2820                                                 SelectionDAG &DAG) const {
2821   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
2822   EVT VT = Op.getValueType();
2823   unsigned VTBits = VT.getSizeInBits();
2824   DebugLoc dl = Op.getDebugLoc();
2825   SDValue ShOpLo = Op.getOperand(0);
2826   SDValue ShOpHi = Op.getOperand(1);
2827   SDValue ShAmt  = Op.getOperand(2);
2828   SDValue ARMcc;
2829   unsigned Opc = (Op.getOpcode() == ISD::SRA_PARTS) ? ISD::SRA : ISD::SRL;
2830
2831   assert(Op.getOpcode() == ISD::SRA_PARTS || Op.getOpcode() == ISD::SRL_PARTS);
2832
2833   SDValue RevShAmt = DAG.getNode(ISD::SUB, dl, MVT::i32,
2834                                  DAG.getConstant(VTBits, MVT::i32), ShAmt);
2835   SDValue Tmp1 = DAG.getNode(ISD::SRL, dl, VT, ShOpLo, ShAmt);
2836   SDValue ExtraShAmt = DAG.getNode(ISD::SUB, dl, MVT::i32, ShAmt,
2837                                    DAG.getConstant(VTBits, MVT::i32));
2838   SDValue Tmp2 = DAG.getNode(ISD::SHL, dl, VT, ShOpHi, RevShAmt);
2839   SDValue FalseVal = DAG.getNode(ISD::OR, dl, VT, Tmp1, Tmp2);
2840   SDValue TrueVal = DAG.getNode(Opc, dl, VT, ShOpHi, ExtraShAmt);
2841
2842   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2843   SDValue Cmp = getARMCmp(ExtraShAmt, DAG.getConstant(0, MVT::i32), ISD::SETGE,
2844                           ARMcc, DAG, dl);
2845   SDValue Hi = DAG.getNode(Opc, dl, VT, ShOpHi, ShAmt);
2846   SDValue Lo = DAG.getNode(ARMISD::CMOV, dl, VT, FalseVal, TrueVal, ARMcc,
2847                            CCR, Cmp);
2848
2849   SDValue Ops[2] = { Lo, Hi };
2850   return DAG.getMergeValues(Ops, 2, dl);
2851 }
2852
2853 /// LowerShiftLeftParts - Lower SHL_PARTS, which returns two
2854 /// i32 values and take a 2 x i32 value to shift plus a shift amount.
2855 SDValue ARMTargetLowering::LowerShiftLeftParts(SDValue Op,
2856                                                SelectionDAG &DAG) const {
2857   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
2858   EVT VT = Op.getValueType();
2859   unsigned VTBits = VT.getSizeInBits();
2860   DebugLoc dl = Op.getDebugLoc();
2861   SDValue ShOpLo = Op.getOperand(0);
2862   SDValue ShOpHi = Op.getOperand(1);
2863   SDValue ShAmt  = Op.getOperand(2);
2864   SDValue ARMcc;
2865
2866   assert(Op.getOpcode() == ISD::SHL_PARTS);
2867   SDValue RevShAmt = DAG.getNode(ISD::SUB, dl, MVT::i32,
2868                                  DAG.getConstant(VTBits, MVT::i32), ShAmt);
2869   SDValue Tmp1 = DAG.getNode(ISD::SRL, dl, VT, ShOpLo, RevShAmt);
2870   SDValue ExtraShAmt = DAG.getNode(ISD::SUB, dl, MVT::i32, ShAmt,
2871                                    DAG.getConstant(VTBits, MVT::i32));
2872   SDValue Tmp2 = DAG.getNode(ISD::SHL, dl, VT, ShOpHi, ShAmt);
2873   SDValue Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ExtraShAmt);
2874
2875   SDValue FalseVal = DAG.getNode(ISD::OR, dl, VT, Tmp1, Tmp2);
2876   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2877   SDValue Cmp = getARMCmp(ExtraShAmt, DAG.getConstant(0, MVT::i32), ISD::SETGE,
2878                           ARMcc, DAG, dl);
2879   SDValue Lo = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ShAmt);
2880   SDValue Hi = DAG.getNode(ARMISD::CMOV, dl, VT, FalseVal, Tmp3, ARMcc,
2881                            CCR, Cmp);
2882
2883   SDValue Ops[2] = { Lo, Hi };
2884   return DAG.getMergeValues(Ops, 2, dl);
2885 }
2886
2887 SDValue ARMTargetLowering::LowerFLT_ROUNDS_(SDValue Op,
2888                                             SelectionDAG &DAG) const {
2889   // The rounding mode is in bits 23:22 of the FPSCR.
2890   // The ARM rounding mode value to FLT_ROUNDS mapping is 0->1, 1->2, 2->3, 3->0
2891   // The formula we use to implement this is (((FPSCR + 1 << 22) >> 22) & 3)
2892   // so that the shift + and get folded into a bitfield extract.
2893   DebugLoc dl = Op.getDebugLoc();
2894   SDValue FPSCR = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, MVT::i32,
2895                               DAG.getConstant(Intrinsic::arm_get_fpscr,
2896                                               MVT::i32));
2897   SDValue FltRounds = DAG.getNode(ISD::ADD, dl, MVT::i32, FPSCR,
2898                                   DAG.getConstant(1U << 22, MVT::i32));
2899   SDValue RMODE = DAG.getNode(ISD::SRL, dl, MVT::i32, FltRounds,
2900                               DAG.getConstant(22, MVT::i32));
2901   return DAG.getNode(ISD::AND, dl, MVT::i32, RMODE,
2902                      DAG.getConstant(3, MVT::i32));
2903 }
2904
2905 static SDValue LowerCTTZ(SDNode *N, SelectionDAG &DAG,
2906                          const ARMSubtarget *ST) {
2907   EVT VT = N->getValueType(0);
2908   DebugLoc dl = N->getDebugLoc();
2909
2910   if (!ST->hasV6T2Ops())
2911     return SDValue();
2912
2913   SDValue rbit = DAG.getNode(ARMISD::RBIT, dl, VT, N->getOperand(0));
2914   return DAG.getNode(ISD::CTLZ, dl, VT, rbit);
2915 }
2916
2917 static SDValue LowerShift(SDNode *N, SelectionDAG &DAG,
2918                           const ARMSubtarget *ST) {
2919   EVT VT = N->getValueType(0);
2920   DebugLoc dl = N->getDebugLoc();
2921
2922   // Lower vector shifts on NEON to use VSHL.
2923   if (VT.isVector()) {
2924     assert(ST->hasNEON() && "unexpected vector shift");
2925
2926     // Left shifts translate directly to the vshiftu intrinsic.
2927     if (N->getOpcode() == ISD::SHL)
2928       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
2929                          DAG.getConstant(Intrinsic::arm_neon_vshiftu, MVT::i32),
2930                          N->getOperand(0), N->getOperand(1));
2931
2932     assert((N->getOpcode() == ISD::SRA ||
2933             N->getOpcode() == ISD::SRL) && "unexpected vector shift opcode");
2934
2935     // NEON uses the same intrinsics for both left and right shifts.  For
2936     // right shifts, the shift amounts are negative, so negate the vector of
2937     // shift amounts.
2938     EVT ShiftVT = N->getOperand(1).getValueType();
2939     SDValue NegatedCount = DAG.getNode(ISD::SUB, dl, ShiftVT,
2940                                        getZeroVector(ShiftVT, DAG, dl),
2941                                        N->getOperand(1));
2942     Intrinsic::ID vshiftInt = (N->getOpcode() == ISD::SRA ?
2943                                Intrinsic::arm_neon_vshifts :
2944                                Intrinsic::arm_neon_vshiftu);
2945     return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
2946                        DAG.getConstant(vshiftInt, MVT::i32),
2947                        N->getOperand(0), NegatedCount);
2948   }
2949
2950   // We can get here for a node like i32 = ISD::SHL i32, i64
2951   if (VT != MVT::i64)
2952     return SDValue();
2953
2954   assert((N->getOpcode() == ISD::SRL || N->getOpcode() == ISD::SRA) &&
2955          "Unknown shift to lower!");
2956
2957   // We only lower SRA, SRL of 1 here, all others use generic lowering.
2958   if (!isa<ConstantSDNode>(N->getOperand(1)) ||
2959       cast<ConstantSDNode>(N->getOperand(1))->getZExtValue() != 1)
2960     return SDValue();
2961
2962   // If we are in thumb mode, we don't have RRX.
2963   if (ST->isThumb1Only()) return SDValue();
2964
2965   // Okay, we have a 64-bit SRA or SRL of 1.  Lower this to an RRX expr.
2966   SDValue Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(0),
2967                            DAG.getConstant(0, MVT::i32));
2968   SDValue Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(0),
2969                            DAG.getConstant(1, MVT::i32));
2970
2971   // First, build a SRA_FLAG/SRL_FLAG op, which shifts the top part by one and
2972   // captures the result into a carry flag.
2973   unsigned Opc = N->getOpcode() == ISD::SRL ? ARMISD::SRL_FLAG:ARMISD::SRA_FLAG;
2974   Hi = DAG.getNode(Opc, dl, DAG.getVTList(MVT::i32, MVT::Flag), &Hi, 1);
2975
2976   // The low part is an ARMISD::RRX operand, which shifts the carry in.
2977   Lo = DAG.getNode(ARMISD::RRX, dl, MVT::i32, Lo, Hi.getValue(1));
2978
2979   // Merge the pieces into a single i64 value.
2980  return DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, Lo, Hi);
2981 }
2982
2983 static SDValue LowerVSETCC(SDValue Op, SelectionDAG &DAG) {
2984   SDValue TmpOp0, TmpOp1;
2985   bool Invert = false;
2986   bool Swap = false;
2987   unsigned Opc = 0;
2988
2989   SDValue Op0 = Op.getOperand(0);
2990   SDValue Op1 = Op.getOperand(1);
2991   SDValue CC = Op.getOperand(2);
2992   EVT VT = Op.getValueType();
2993   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
2994   DebugLoc dl = Op.getDebugLoc();
2995
2996   if (Op.getOperand(1).getValueType().isFloatingPoint()) {
2997     switch (SetCCOpcode) {
2998     default: llvm_unreachable("Illegal FP comparison"); break;
2999     case ISD::SETUNE:
3000     case ISD::SETNE:  Invert = true; // Fallthrough
3001     case ISD::SETOEQ:
3002     case ISD::SETEQ:  Opc = ARMISD::VCEQ; break;
3003     case ISD::SETOLT:
3004     case ISD::SETLT: Swap = true; // Fallthrough
3005     case ISD::SETOGT:
3006     case ISD::SETGT:  Opc = ARMISD::VCGT; break;
3007     case ISD::SETOLE:
3008     case ISD::SETLE:  Swap = true; // Fallthrough
3009     case ISD::SETOGE:
3010     case ISD::SETGE: Opc = ARMISD::VCGE; break;
3011     case ISD::SETUGE: Swap = true; // Fallthrough
3012     case ISD::SETULE: Invert = true; Opc = ARMISD::VCGT; break;
3013     case ISD::SETUGT: Swap = true; // Fallthrough
3014     case ISD::SETULT: Invert = true; Opc = ARMISD::VCGE; break;
3015     case ISD::SETUEQ: Invert = true; // Fallthrough
3016     case ISD::SETONE:
3017       // Expand this to (OLT | OGT).
3018       TmpOp0 = Op0;
3019       TmpOp1 = Op1;
3020       Opc = ISD::OR;
3021       Op0 = DAG.getNode(ARMISD::VCGT, dl, VT, TmpOp1, TmpOp0);
3022       Op1 = DAG.getNode(ARMISD::VCGT, dl, VT, TmpOp0, TmpOp1);
3023       break;
3024     case ISD::SETUO: Invert = true; // Fallthrough
3025     case ISD::SETO:
3026       // Expand this to (OLT | OGE).
3027       TmpOp0 = Op0;
3028       TmpOp1 = Op1;
3029       Opc = ISD::OR;
3030       Op0 = DAG.getNode(ARMISD::VCGT, dl, VT, TmpOp1, TmpOp0);
3031       Op1 = DAG.getNode(ARMISD::VCGE, dl, VT, TmpOp0, TmpOp1);
3032       break;
3033     }
3034   } else {
3035     // Integer comparisons.
3036     switch (SetCCOpcode) {
3037     default: llvm_unreachable("Illegal integer comparison"); break;
3038     case ISD::SETNE:  Invert = true;
3039     case ISD::SETEQ:  Opc = ARMISD::VCEQ; break;
3040     case ISD::SETLT:  Swap = true;
3041     case ISD::SETGT:  Opc = ARMISD::VCGT; break;
3042     case ISD::SETLE:  Swap = true;
3043     case ISD::SETGE:  Opc = ARMISD::VCGE; break;
3044     case ISD::SETULT: Swap = true;
3045     case ISD::SETUGT: Opc = ARMISD::VCGTU; break;
3046     case ISD::SETULE: Swap = true;
3047     case ISD::SETUGE: Opc = ARMISD::VCGEU; break;
3048     }
3049
3050     // Detect VTST (Vector Test Bits) = icmp ne (and (op0, op1), zero).
3051     if (Opc == ARMISD::VCEQ) {
3052
3053       SDValue AndOp;
3054       if (ISD::isBuildVectorAllZeros(Op1.getNode()))
3055         AndOp = Op0;
3056       else if (ISD::isBuildVectorAllZeros(Op0.getNode()))
3057         AndOp = Op1;
3058
3059       // Ignore bitconvert.
3060       if (AndOp.getNode() && AndOp.getOpcode() == ISD::BIT_CONVERT)
3061         AndOp = AndOp.getOperand(0);
3062
3063       if (AndOp.getNode() && AndOp.getOpcode() == ISD::AND) {
3064         Opc = ARMISD::VTST;
3065         Op0 = DAG.getNode(ISD::BIT_CONVERT, dl, VT, AndOp.getOperand(0));
3066         Op1 = DAG.getNode(ISD::BIT_CONVERT, dl, VT, AndOp.getOperand(1));
3067         Invert = !Invert;
3068       }
3069     }
3070   }
3071
3072   if (Swap)
3073     std::swap(Op0, Op1);
3074
3075   SDValue Result = DAG.getNode(Opc, dl, VT, Op0, Op1);
3076
3077   if (Invert)
3078     Result = DAG.getNOT(dl, Result, VT);
3079
3080   return Result;
3081 }
3082
3083 /// isNEONModifiedImm - Check if the specified splat value corresponds to a
3084 /// valid vector constant for a NEON instruction with a "modified immediate"
3085 /// operand (e.g., VMOV).  If so, return the encoded value.
3086 static SDValue isNEONModifiedImm(uint64_t SplatBits, uint64_t SplatUndef,
3087                                  unsigned SplatBitSize, SelectionDAG &DAG,
3088                                  EVT &VT, bool is128Bits, bool isVMOV) {
3089   unsigned OpCmode, Imm;
3090
3091   // SplatBitSize is set to the smallest size that splats the vector, so a
3092   // zero vector will always have SplatBitSize == 8.  However, NEON modified
3093   // immediate instructions others than VMOV do not support the 8-bit encoding
3094   // of a zero vector, and the default encoding of zero is supposed to be the
3095   // 32-bit version.
3096   if (SplatBits == 0)
3097     SplatBitSize = 32;
3098
3099   switch (SplatBitSize) {
3100   case 8:
3101     if (!isVMOV)
3102       return SDValue();
3103     // Any 1-byte value is OK.  Op=0, Cmode=1110.
3104     assert((SplatBits & ~0xff) == 0 && "one byte splat value is too big");
3105     OpCmode = 0xe;
3106     Imm = SplatBits;
3107     VT = is128Bits ? MVT::v16i8 : MVT::v8i8;
3108     break;
3109
3110   case 16:
3111     // NEON's 16-bit VMOV supports splat values where only one byte is nonzero.
3112     VT = is128Bits ? MVT::v8i16 : MVT::v4i16;
3113     if ((SplatBits & ~0xff) == 0) {
3114       // Value = 0x00nn: Op=x, Cmode=100x.
3115       OpCmode = 0x8;
3116       Imm = SplatBits;
3117       break;
3118     }
3119     if ((SplatBits & ~0xff00) == 0) {
3120       // Value = 0xnn00: Op=x, Cmode=101x.
3121       OpCmode = 0xa;
3122       Imm = SplatBits >> 8;
3123       break;
3124     }
3125     return SDValue();
3126
3127   case 32:
3128     // NEON's 32-bit VMOV supports splat values where:
3129     // * only one byte is nonzero, or
3130     // * the least significant byte is 0xff and the second byte is nonzero, or
3131     // * the least significant 2 bytes are 0xff and the third is nonzero.
3132     VT = is128Bits ? MVT::v4i32 : MVT::v2i32;
3133     if ((SplatBits & ~0xff) == 0) {
3134       // Value = 0x000000nn: Op=x, Cmode=000x.
3135       OpCmode = 0;
3136       Imm = SplatBits;
3137       break;
3138     }
3139     if ((SplatBits & ~0xff00) == 0) {
3140       // Value = 0x0000nn00: Op=x, Cmode=001x.
3141       OpCmode = 0x2;
3142       Imm = SplatBits >> 8;
3143       break;
3144     }
3145     if ((SplatBits & ~0xff0000) == 0) {
3146       // Value = 0x00nn0000: Op=x, Cmode=010x.
3147       OpCmode = 0x4;
3148       Imm = SplatBits >> 16;
3149       break;
3150     }
3151     if ((SplatBits & ~0xff000000) == 0) {
3152       // Value = 0xnn000000: Op=x, Cmode=011x.
3153       OpCmode = 0x6;
3154       Imm = SplatBits >> 24;
3155       break;
3156     }
3157
3158     if ((SplatBits & ~0xffff) == 0 &&
3159         ((SplatBits | SplatUndef) & 0xff) == 0xff) {
3160       // Value = 0x0000nnff: Op=x, Cmode=1100.
3161       OpCmode = 0xc;
3162       Imm = SplatBits >> 8;
3163       SplatBits |= 0xff;
3164       break;
3165     }
3166
3167     if ((SplatBits & ~0xffffff) == 0 &&
3168         ((SplatBits | SplatUndef) & 0xffff) == 0xffff) {
3169       // Value = 0x00nnffff: Op=x, Cmode=1101.
3170       OpCmode = 0xd;
3171       Imm = SplatBits >> 16;
3172       SplatBits |= 0xffff;
3173       break;
3174     }
3175
3176     // Note: there are a few 32-bit splat values (specifically: 00ffff00,
3177     // ff000000, ff0000ff, and ffff00ff) that are valid for VMOV.I64 but not
3178     // VMOV.I32.  A (very) minor optimization would be to replicate the value
3179     // and fall through here to test for a valid 64-bit splat.  But, then the
3180     // caller would also need to check and handle the change in size.
3181     return SDValue();
3182
3183   case 64: {
3184     if (!isVMOV)
3185       return SDValue();
3186     // NEON has a 64-bit VMOV splat where each byte is either 0 or 0xff.
3187     uint64_t BitMask = 0xff;
3188     uint64_t Val = 0;
3189     unsigned ImmMask = 1;
3190     Imm = 0;
3191     for (int ByteNum = 0; ByteNum < 8; ++ByteNum) {
3192       if (((SplatBits | SplatUndef) & BitMask) == BitMask) {
3193         Val |= BitMask;
3194         Imm |= ImmMask;
3195       } else if ((SplatBits & BitMask) != 0) {
3196         return SDValue();
3197       }
3198       BitMask <<= 8;
3199       ImmMask <<= 1;
3200     }
3201     // Op=1, Cmode=1110.
3202     OpCmode = 0x1e;
3203     SplatBits = Val;
3204     VT = is128Bits ? MVT::v2i64 : MVT::v1i64;
3205     break;
3206   }
3207
3208   default:
3209     llvm_unreachable("unexpected size for isNEONModifiedImm");
3210     return SDValue();
3211   }
3212
3213   unsigned EncodedVal = ARM_AM::createNEONModImm(OpCmode, Imm);
3214   return DAG.getTargetConstant(EncodedVal, MVT::i32);
3215 }
3216
3217 static bool isVEXTMask(const SmallVectorImpl<int> &M, EVT VT,
3218                        bool &ReverseVEXT, unsigned &Imm) {
3219   unsigned NumElts = VT.getVectorNumElements();
3220   ReverseVEXT = false;
3221
3222   // Assume that the first shuffle index is not UNDEF.  Fail if it is.
3223   if (M[0] < 0)
3224     return false;
3225
3226   Imm = M[0];
3227
3228   // If this is a VEXT shuffle, the immediate value is the index of the first
3229   // element.  The other shuffle indices must be the successive elements after
3230   // the first one.
3231   unsigned ExpectedElt = Imm;
3232   for (unsigned i = 1; i < NumElts; ++i) {
3233     // Increment the expected index.  If it wraps around, it may still be
3234     // a VEXT but the source vectors must be swapped.
3235     ExpectedElt += 1;
3236     if (ExpectedElt == NumElts * 2) {
3237       ExpectedElt = 0;
3238       ReverseVEXT = true;
3239     }
3240
3241     if (M[i] < 0) continue; // ignore UNDEF indices
3242     if (ExpectedElt != static_cast<unsigned>(M[i]))
3243       return false;
3244   }
3245
3246   // Adjust the index value if the source operands will be swapped.
3247   if (ReverseVEXT)
3248     Imm -= NumElts;
3249
3250   return true;
3251 }
3252
3253 /// isVREVMask - Check if a vector shuffle corresponds to a VREV
3254 /// instruction with the specified blocksize.  (The order of the elements
3255 /// within each block of the vector is reversed.)
3256 static bool isVREVMask(const SmallVectorImpl<int> &M, EVT VT,
3257                        unsigned BlockSize) {
3258   assert((BlockSize==16 || BlockSize==32 || BlockSize==64) &&
3259          "Only possible block sizes for VREV are: 16, 32, 64");
3260
3261   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3262   if (EltSz == 64)
3263     return false;
3264
3265   unsigned NumElts = VT.getVectorNumElements();
3266   unsigned BlockElts = M[0] + 1;
3267   // If the first shuffle index is UNDEF, be optimistic.
3268   if (M[0] < 0)
3269     BlockElts = BlockSize / EltSz;
3270
3271   if (BlockSize <= EltSz || BlockSize != BlockElts * EltSz)
3272     return false;
3273
3274   for (unsigned i = 0; i < NumElts; ++i) {
3275     if (M[i] < 0) continue; // ignore UNDEF indices
3276     if ((unsigned) M[i] != (i - i%BlockElts) + (BlockElts - 1 - i%BlockElts))
3277       return false;
3278   }
3279
3280   return true;
3281 }
3282
3283 static bool isVTRNMask(const SmallVectorImpl<int> &M, EVT VT,
3284                        unsigned &WhichResult) {
3285   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3286   if (EltSz == 64)
3287     return false;
3288
3289   unsigned NumElts = VT.getVectorNumElements();
3290   WhichResult = (M[0] == 0 ? 0 : 1);
3291   for (unsigned i = 0; i < NumElts; i += 2) {
3292     if ((M[i] >= 0 && (unsigned) M[i] != i + WhichResult) ||
3293         (M[i+1] >= 0 && (unsigned) M[i+1] != i + NumElts + WhichResult))
3294       return false;
3295   }
3296   return true;
3297 }
3298
3299 /// isVTRN_v_undef_Mask - Special case of isVTRNMask for canonical form of
3300 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
3301 /// Mask is e.g., <0, 0, 2, 2> instead of <0, 4, 2, 6>.
3302 static bool isVTRN_v_undef_Mask(const SmallVectorImpl<int> &M, EVT VT,
3303                                 unsigned &WhichResult) {
3304   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3305   if (EltSz == 64)
3306     return false;
3307
3308   unsigned NumElts = VT.getVectorNumElements();
3309   WhichResult = (M[0] == 0 ? 0 : 1);
3310   for (unsigned i = 0; i < NumElts; i += 2) {
3311     if ((M[i] >= 0 && (unsigned) M[i] != i + WhichResult) ||
3312         (M[i+1] >= 0 && (unsigned) M[i+1] != i + WhichResult))
3313       return false;
3314   }
3315   return true;
3316 }
3317
3318 static bool isVUZPMask(const SmallVectorImpl<int> &M, EVT VT,
3319                        unsigned &WhichResult) {
3320   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3321   if (EltSz == 64)
3322     return false;
3323
3324   unsigned NumElts = VT.getVectorNumElements();
3325   WhichResult = (M[0] == 0 ? 0 : 1);
3326   for (unsigned i = 0; i != NumElts; ++i) {
3327     if (M[i] < 0) continue; // ignore UNDEF indices
3328     if ((unsigned) M[i] != 2 * i + WhichResult)
3329       return false;
3330   }
3331
3332   // VUZP.32 for 64-bit vectors is a pseudo-instruction alias for VTRN.32.
3333   if (VT.is64BitVector() && EltSz == 32)
3334     return false;
3335
3336   return true;
3337 }
3338
3339 /// isVUZP_v_undef_Mask - Special case of isVUZPMask for canonical form of
3340 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
3341 /// Mask is e.g., <0, 2, 0, 2> instead of <0, 2, 4, 6>,
3342 static bool isVUZP_v_undef_Mask(const SmallVectorImpl<int> &M, EVT VT,
3343                                 unsigned &WhichResult) {
3344   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3345   if (EltSz == 64)
3346     return false;
3347
3348   unsigned Half = VT.getVectorNumElements() / 2;
3349   WhichResult = (M[0] == 0 ? 0 : 1);
3350   for (unsigned j = 0; j != 2; ++j) {
3351     unsigned Idx = WhichResult;
3352     for (unsigned i = 0; i != Half; ++i) {
3353       int MIdx = M[i + j * Half];
3354       if (MIdx >= 0 && (unsigned) MIdx != Idx)
3355         return false;
3356       Idx += 2;
3357     }
3358   }
3359
3360   // VUZP.32 for 64-bit vectors is a pseudo-instruction alias for VTRN.32.
3361   if (VT.is64BitVector() && EltSz == 32)
3362     return false;
3363
3364   return true;
3365 }
3366
3367 static bool isVZIPMask(const SmallVectorImpl<int> &M, EVT VT,
3368                        unsigned &WhichResult) {
3369   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3370   if (EltSz == 64)
3371     return false;
3372
3373   unsigned NumElts = VT.getVectorNumElements();
3374   WhichResult = (M[0] == 0 ? 0 : 1);
3375   unsigned Idx = WhichResult * NumElts / 2;
3376   for (unsigned i = 0; i != NumElts; i += 2) {
3377     if ((M[i] >= 0 && (unsigned) M[i] != Idx) ||
3378         (M[i+1] >= 0 && (unsigned) M[i+1] != Idx + NumElts))
3379       return false;
3380     Idx += 1;
3381   }
3382
3383   // VZIP.32 for 64-bit vectors is a pseudo-instruction alias for VTRN.32.
3384   if (VT.is64BitVector() && EltSz == 32)
3385     return false;
3386
3387   return true;
3388 }
3389
3390 /// isVZIP_v_undef_Mask - Special case of isVZIPMask for canonical form of
3391 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
3392 /// Mask is e.g., <0, 0, 1, 1> instead of <0, 4, 1, 5>.
3393 static bool isVZIP_v_undef_Mask(const SmallVectorImpl<int> &M, EVT VT,
3394                                 unsigned &WhichResult) {
3395   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3396   if (EltSz == 64)
3397     return false;
3398
3399   unsigned NumElts = VT.getVectorNumElements();
3400   WhichResult = (M[0] == 0 ? 0 : 1);
3401   unsigned Idx = WhichResult * NumElts / 2;
3402   for (unsigned i = 0; i != NumElts; i += 2) {
3403     if ((M[i] >= 0 && (unsigned) M[i] != Idx) ||
3404         (M[i+1] >= 0 && (unsigned) M[i+1] != Idx))
3405       return false;
3406     Idx += 1;
3407   }
3408
3409   // VZIP.32 for 64-bit vectors is a pseudo-instruction alias for VTRN.32.
3410   if (VT.is64BitVector() && EltSz == 32)
3411     return false;
3412
3413   return true;
3414 }
3415
3416 // If N is an integer constant that can be moved into a register in one
3417 // instruction, return an SDValue of such a constant (will become a MOV
3418 // instruction).  Otherwise return null.
3419 static SDValue IsSingleInstrConstant(SDValue N, SelectionDAG &DAG,
3420                                      const ARMSubtarget *ST, DebugLoc dl) {
3421   uint64_t Val;
3422   if (!isa<ConstantSDNode>(N))
3423     return SDValue();
3424   Val = cast<ConstantSDNode>(N)->getZExtValue();
3425
3426   if (ST->isThumb1Only()) {
3427     if (Val <= 255 || ~Val <= 255)
3428       return DAG.getConstant(Val, MVT::i32);
3429   } else {
3430     if (ARM_AM::getSOImmVal(Val) != -1 || ARM_AM::getSOImmVal(~Val) != -1)
3431       return DAG.getConstant(Val, MVT::i32);
3432   }
3433   return SDValue();
3434 }
3435
3436 static SDValue LowerOR(SDValue Op, SelectionDAG &DAG) {
3437   SDValue Op1 = Op.getOperand(1);
3438   while (Op1.getOpcode() == ISD::BIT_CONVERT && Op1.getOperand(0) != Op1)
3439     Op1 = Op1.getOperand(0);
3440   if (Op1.getOpcode() != ARMISD::VMOVIMM) return Op;
3441
3442   ConstantSDNode* TargetConstant = cast<ConstantSDNode>(Op1.getOperand(0));
3443   uint32_t ConstVal = TargetConstant->getZExtValue();
3444
3445   // FIXME: VORRIMM only supports immediate encodings of 16 and 32 bit size.
3446   // In theory for VMOVIMMs whose value is already encoded as with an
3447   // 8 bit encoding, we could re-encode it as a 16 or 32 bit immediate.
3448   EVT VorrVT = Op1.getValueType();
3449   EVT EltVT = VorrVT.getVectorElementType();
3450   if (EltVT != MVT::i16 && EltVT != MVT::i32) return Op;
3451
3452   ConstVal |= 0x0100;
3453   SDValue OrConst = DAG.getTargetConstant(ConstVal, MVT::i32);
3454
3455   DebugLoc dl = Op.getDebugLoc();
3456   EVT VT = Op.getValueType();
3457   SDValue toTy = DAG.getNode(ISD::BIT_CONVERT, dl, VorrVT, Op.getOperand(0));
3458   SDValue Vorr = DAG.getNode(ARMISD::VORRIMM, dl, VorrVT, toTy, OrConst);
3459   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vorr);
3460 }
3461
3462 // If this is a case we can't handle, return null and let the default
3463 // expansion code take care of it.
3464 static SDValue LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG,
3465                                  const ARMSubtarget *ST) {
3466   BuildVectorSDNode *BVN = cast<BuildVectorSDNode>(Op.getNode());
3467   DebugLoc dl = Op.getDebugLoc();
3468   EVT VT = Op.getValueType();
3469
3470   APInt SplatBits, SplatUndef;
3471   unsigned SplatBitSize;
3472   bool HasAnyUndefs;
3473   if (BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize, HasAnyUndefs)) {
3474     if (SplatBitSize <= 64) {
3475       // Check if an immediate VMOV works.
3476       EVT VmovVT;
3477       SDValue Val = isNEONModifiedImm(SplatBits.getZExtValue(),
3478                                       SplatUndef.getZExtValue(), SplatBitSize,
3479                                       DAG, VmovVT, VT.is128BitVector(), true);
3480       if (Val.getNode()) {
3481         SDValue Vmov = DAG.getNode(ARMISD::VMOVIMM, dl, VmovVT, Val);
3482         return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vmov);
3483       }
3484
3485       // Try an immediate VMVN.
3486       uint64_t NegatedImm = (SplatBits.getZExtValue() ^
3487                              ((1LL << SplatBitSize) - 1));
3488       Val = isNEONModifiedImm(NegatedImm,
3489                                       SplatUndef.getZExtValue(), SplatBitSize,
3490                                       DAG, VmovVT, VT.is128BitVector(), false);
3491       if (Val.getNode()) {
3492         SDValue Vmov = DAG.getNode(ARMISD::VMVNIMM, dl, VmovVT, Val);
3493         return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vmov);
3494       }
3495     }
3496   }
3497
3498   // Scan through the operands to see if only one value is used.
3499   unsigned NumElts = VT.getVectorNumElements();
3500   bool isOnlyLowElement = true;
3501   bool usesOnlyOneValue = true;
3502   bool isConstant = true;
3503   SDValue Value;
3504   for (unsigned i = 0; i < NumElts; ++i) {
3505     SDValue V = Op.getOperand(i);
3506     if (V.getOpcode() == ISD::UNDEF)
3507       continue;
3508     if (i > 0)
3509       isOnlyLowElement = false;
3510     if (!isa<ConstantFPSDNode>(V) && !isa<ConstantSDNode>(V))
3511       isConstant = false;
3512
3513     if (!Value.getNode())
3514       Value = V;
3515     else if (V != Value)
3516       usesOnlyOneValue = false;
3517   }
3518
3519   if (!Value.getNode())
3520     return DAG.getUNDEF(VT);
3521
3522   if (isOnlyLowElement)
3523     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Value);
3524
3525   unsigned EltSize = VT.getVectorElementType().getSizeInBits();
3526
3527   // Use VDUP for non-constant splats.  For f32 constant splats, reduce to
3528   // i32 and try again.
3529   if (usesOnlyOneValue && EltSize <= 32) {
3530     if (!isConstant)
3531       return DAG.getNode(ARMISD::VDUP, dl, VT, Value);
3532     if (VT.getVectorElementType().isFloatingPoint()) {
3533       SmallVector<SDValue, 8> Ops;
3534       for (unsigned i = 0; i < NumElts; ++i)
3535         Ops.push_back(DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i32,
3536                                   Op.getOperand(i)));
3537       SDValue Val = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, &Ops[0],
3538                                 NumElts);
3539       Val = LowerBUILD_VECTOR(Val, DAG, ST);
3540       if (Val.getNode())
3541         return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Val);
3542     }
3543     SDValue Val = IsSingleInstrConstant(Value, DAG, ST, dl);
3544     if (Val.getNode())
3545       return DAG.getNode(ARMISD::VDUP, dl, VT, Val);
3546   }
3547
3548   // If all elements are constants and the case above didn't get hit, fall back
3549   // to the default expansion, which will generate a load from the constant
3550   // pool.
3551   if (isConstant)
3552     return SDValue();
3553
3554   // Vectors with 32- or 64-bit elements can be built by directly assigning
3555   // the subregisters.  Lower it to an ARMISD::BUILD_VECTOR so the operands
3556   // will be legalized.
3557   if (EltSize >= 32) {
3558     // Do the expansion with floating-point types, since that is what the VFP
3559     // registers are defined to use, and since i64 is not legal.
3560     EVT EltVT = EVT::getFloatingPointVT(EltSize);
3561     EVT VecVT = EVT::getVectorVT(*DAG.getContext(), EltVT, NumElts);
3562     SmallVector<SDValue, 8> Ops;
3563     for (unsigned i = 0; i < NumElts; ++i)
3564       Ops.push_back(DAG.getNode(ISD::BIT_CONVERT, dl, EltVT, Op.getOperand(i)));
3565     SDValue Val = DAG.getNode(ARMISD::BUILD_VECTOR, dl, VecVT, &Ops[0],NumElts);
3566     return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Val);
3567   }
3568
3569   return SDValue();
3570 }
3571
3572 /// isShuffleMaskLegal - Targets can use this to indicate that they only
3573 /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
3574 /// By default, if a target supports the VECTOR_SHUFFLE node, all mask values
3575 /// are assumed to be legal.
3576 bool
3577 ARMTargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
3578                                       EVT VT) const {
3579   if (VT.getVectorNumElements() == 4 &&
3580       (VT.is128BitVector() || VT.is64BitVector())) {
3581     unsigned PFIndexes[4];
3582     for (unsigned i = 0; i != 4; ++i) {
3583       if (M[i] < 0)
3584         PFIndexes[i] = 8;
3585       else
3586         PFIndexes[i] = M[i];
3587     }
3588
3589     // Compute the index in the perfect shuffle table.
3590     unsigned PFTableIndex =
3591       PFIndexes[0]*9*9*9+PFIndexes[1]*9*9+PFIndexes[2]*9+PFIndexes[3];
3592     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
3593     unsigned Cost = (PFEntry >> 30);
3594
3595     if (Cost <= 4)
3596       return true;
3597   }
3598
3599   bool ReverseVEXT;
3600   unsigned Imm, WhichResult;
3601
3602   unsigned EltSize = VT.getVectorElementType().getSizeInBits();
3603   return (EltSize >= 32 ||
3604           ShuffleVectorSDNode::isSplatMask(&M[0], VT) ||
3605           isVREVMask(M, VT, 64) ||
3606           isVREVMask(M, VT, 32) ||
3607           isVREVMask(M, VT, 16) ||
3608           isVEXTMask(M, VT, ReverseVEXT, Imm) ||
3609           isVTRNMask(M, VT, WhichResult) ||
3610           isVUZPMask(M, VT, WhichResult) ||
3611           isVZIPMask(M, VT, WhichResult) ||
3612           isVTRN_v_undef_Mask(M, VT, WhichResult) ||
3613           isVUZP_v_undef_Mask(M, VT, WhichResult) ||
3614           isVZIP_v_undef_Mask(M, VT, WhichResult));
3615 }
3616
3617 /// GeneratePerfectShuffle - Given an entry in the perfect-shuffle table, emit
3618 /// the specified operations to build the shuffle.
3619 static SDValue GeneratePerfectShuffle(unsigned PFEntry, SDValue LHS,
3620                                       SDValue RHS, SelectionDAG &DAG,
3621                                       DebugLoc dl) {
3622   unsigned OpNum = (PFEntry >> 26) & 0x0F;
3623   unsigned LHSID = (PFEntry >> 13) & ((1 << 13)-1);
3624   unsigned RHSID = (PFEntry >>  0) & ((1 << 13)-1);
3625
3626   enum {
3627     OP_COPY = 0, // Copy, used for things like <u,u,u,3> to say it is <0,1,2,3>
3628     OP_VREV,
3629     OP_VDUP0,
3630     OP_VDUP1,
3631     OP_VDUP2,
3632     OP_VDUP3,
3633     OP_VEXT1,
3634     OP_VEXT2,
3635     OP_VEXT3,
3636     OP_VUZPL, // VUZP, left result
3637     OP_VUZPR, // VUZP, right result
3638     OP_VZIPL, // VZIP, left result
3639     OP_VZIPR, // VZIP, right result
3640     OP_VTRNL, // VTRN, left result
3641     OP_VTRNR  // VTRN, right result
3642   };
3643
3644   if (OpNum == OP_COPY) {
3645     if (LHSID == (1*9+2)*9+3) return LHS;
3646     assert(LHSID == ((4*9+5)*9+6)*9+7 && "Illegal OP_COPY!");
3647     return RHS;
3648   }
3649
3650   SDValue OpLHS, OpRHS;
3651   OpLHS = GeneratePerfectShuffle(PerfectShuffleTable[LHSID], LHS, RHS, DAG, dl);
3652   OpRHS = GeneratePerfectShuffle(PerfectShuffleTable[RHSID], LHS, RHS, DAG, dl);
3653   EVT VT = OpLHS.getValueType();
3654
3655   switch (OpNum) {
3656   default: llvm_unreachable("Unknown shuffle opcode!");
3657   case OP_VREV:
3658     return DAG.getNode(ARMISD::VREV64, dl, VT, OpLHS);
3659   case OP_VDUP0:
3660   case OP_VDUP1:
3661   case OP_VDUP2:
3662   case OP_VDUP3:
3663     return DAG.getNode(ARMISD::VDUPLANE, dl, VT,
3664                        OpLHS, DAG.getConstant(OpNum-OP_VDUP0, MVT::i32));
3665   case OP_VEXT1:
3666   case OP_VEXT2:
3667   case OP_VEXT3:
3668     return DAG.getNode(ARMISD::VEXT, dl, VT,
3669                        OpLHS, OpRHS,
3670                        DAG.getConstant(OpNum-OP_VEXT1+1, MVT::i32));
3671   case OP_VUZPL:
3672   case OP_VUZPR:
3673     return DAG.getNode(ARMISD::VUZP, dl, DAG.getVTList(VT, VT),
3674                        OpLHS, OpRHS).getValue(OpNum-OP_VUZPL);
3675   case OP_VZIPL:
3676   case OP_VZIPR:
3677     return DAG.getNode(ARMISD::VZIP, dl, DAG.getVTList(VT, VT),
3678                        OpLHS, OpRHS).getValue(OpNum-OP_VZIPL);
3679   case OP_VTRNL:
3680   case OP_VTRNR:
3681     return DAG.getNode(ARMISD::VTRN, dl, DAG.getVTList(VT, VT),
3682                        OpLHS, OpRHS).getValue(OpNum-OP_VTRNL);
3683   }
3684 }
3685
3686 static SDValue LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) {
3687   SDValue V1 = Op.getOperand(0);
3688   SDValue V2 = Op.getOperand(1);
3689   DebugLoc dl = Op.getDebugLoc();
3690   EVT VT = Op.getValueType();
3691   ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(Op.getNode());
3692   SmallVector<int, 8> ShuffleMask;
3693
3694   // Convert shuffles that are directly supported on NEON to target-specific
3695   // DAG nodes, instead of keeping them as shuffles and matching them again
3696   // during code selection.  This is more efficient and avoids the possibility
3697   // of inconsistencies between legalization and selection.
3698   // FIXME: floating-point vectors should be canonicalized to integer vectors
3699   // of the same time so that they get CSEd properly.
3700   SVN->getMask(ShuffleMask);
3701
3702   unsigned EltSize = VT.getVectorElementType().getSizeInBits();
3703   if (EltSize <= 32) {
3704     if (ShuffleVectorSDNode::isSplatMask(&ShuffleMask[0], VT)) {
3705       int Lane = SVN->getSplatIndex();
3706       // If this is undef splat, generate it via "just" vdup, if possible.
3707       if (Lane == -1) Lane = 0;
3708
3709       if (Lane == 0 && V1.getOpcode() == ISD::SCALAR_TO_VECTOR) {
3710         return DAG.getNode(ARMISD::VDUP, dl, VT, V1.getOperand(0));
3711       }
3712       return DAG.getNode(ARMISD::VDUPLANE, dl, VT, V1,
3713                          DAG.getConstant(Lane, MVT::i32));
3714     }
3715
3716     bool ReverseVEXT;
3717     unsigned Imm;
3718     if (isVEXTMask(ShuffleMask, VT, ReverseVEXT, Imm)) {
3719       if (ReverseVEXT)
3720         std::swap(V1, V2);
3721       return DAG.getNode(ARMISD::VEXT, dl, VT, V1, V2,
3722                          DAG.getConstant(Imm, MVT::i32));
3723     }
3724
3725     if (isVREVMask(ShuffleMask, VT, 64))
3726       return DAG.getNode(ARMISD::VREV64, dl, VT, V1);
3727     if (isVREVMask(ShuffleMask, VT, 32))
3728       return DAG.getNode(ARMISD::VREV32, dl, VT, V1);
3729     if (isVREVMask(ShuffleMask, VT, 16))
3730       return DAG.getNode(ARMISD::VREV16, dl, VT, V1);
3731
3732     // Check for Neon shuffles that modify both input vectors in place.
3733     // If both results are used, i.e., if there are two shuffles with the same
3734     // source operands and with masks corresponding to both results of one of
3735     // these operations, DAG memoization will ensure that a single node is
3736     // used for both shuffles.
3737     unsigned WhichResult;
3738     if (isVTRNMask(ShuffleMask, VT, WhichResult))
3739       return DAG.getNode(ARMISD::VTRN, dl, DAG.getVTList(VT, VT),
3740                          V1, V2).getValue(WhichResult);
3741     if (isVUZPMask(ShuffleMask, VT, WhichResult))
3742       return DAG.getNode(ARMISD::VUZP, dl, DAG.getVTList(VT, VT),
3743                          V1, V2).getValue(WhichResult);
3744     if (isVZIPMask(ShuffleMask, VT, WhichResult))
3745       return DAG.getNode(ARMISD::VZIP, dl, DAG.getVTList(VT, VT),
3746                          V1, V2).getValue(WhichResult);
3747
3748     if (isVTRN_v_undef_Mask(ShuffleMask, VT, WhichResult))
3749       return DAG.getNode(ARMISD::VTRN, dl, DAG.getVTList(VT, VT),
3750                          V1, V1).getValue(WhichResult);
3751     if (isVUZP_v_undef_Mask(ShuffleMask, VT, WhichResult))
3752       return DAG.getNode(ARMISD::VUZP, dl, DAG.getVTList(VT, VT),
3753                          V1, V1).getValue(WhichResult);
3754     if (isVZIP_v_undef_Mask(ShuffleMask, VT, WhichResult))
3755       return DAG.getNode(ARMISD::VZIP, dl, DAG.getVTList(VT, VT),
3756                          V1, V1).getValue(WhichResult);
3757   }
3758
3759   // If the shuffle is not directly supported and it has 4 elements, use
3760   // the PerfectShuffle-generated table to synthesize it from other shuffles.
3761   unsigned NumElts = VT.getVectorNumElements();
3762   if (NumElts == 4) {
3763     unsigned PFIndexes[4];
3764     for (unsigned i = 0; i != 4; ++i) {
3765       if (ShuffleMask[i] < 0)
3766         PFIndexes[i] = 8;
3767       else
3768         PFIndexes[i] = ShuffleMask[i];
3769     }
3770
3771     // Compute the index in the perfect shuffle table.
3772     unsigned PFTableIndex =
3773       PFIndexes[0]*9*9*9+PFIndexes[1]*9*9+PFIndexes[2]*9+PFIndexes[3];
3774     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
3775     unsigned Cost = (PFEntry >> 30);
3776
3777     if (Cost <= 4)
3778       return GeneratePerfectShuffle(PFEntry, V1, V2, DAG, dl);
3779   }
3780
3781   // Implement shuffles with 32- or 64-bit elements as ARMISD::BUILD_VECTORs.
3782   if (EltSize >= 32) {
3783     // Do the expansion with floating-point types, since that is what the VFP
3784     // registers are defined to use, and since i64 is not legal.
3785     EVT EltVT = EVT::getFloatingPointVT(EltSize);
3786     EVT VecVT = EVT::getVectorVT(*DAG.getContext(), EltVT, NumElts);
3787     V1 = DAG.getNode(ISD::BIT_CONVERT, dl, VecVT, V1);
3788     V2 = DAG.getNode(ISD::BIT_CONVERT, dl, VecVT, V2);
3789     SmallVector<SDValue, 8> Ops;
3790     for (unsigned i = 0; i < NumElts; ++i) {
3791       if (ShuffleMask[i] < 0)
3792         Ops.push_back(DAG.getUNDEF(EltVT));
3793       else
3794         Ops.push_back(DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, EltVT,
3795                                   ShuffleMask[i] < (int)NumElts ? V1 : V2,
3796                                   DAG.getConstant(ShuffleMask[i] & (NumElts-1),
3797                                                   MVT::i32)));
3798     }
3799     SDValue Val = DAG.getNode(ARMISD::BUILD_VECTOR, dl, VecVT, &Ops[0],NumElts);
3800     return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Val);
3801   }
3802
3803   return SDValue();
3804 }
3805
3806 static SDValue LowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) {
3807   // EXTRACT_VECTOR_ELT is legal only for immediate indexes.
3808   SDValue Lane = Op.getOperand(1);
3809   if (!isa<ConstantSDNode>(Lane))
3810     return SDValue();
3811
3812   SDValue Vec = Op.getOperand(0);
3813   if (Op.getValueType() == MVT::i32 &&
3814       Vec.getValueType().getVectorElementType().getSizeInBits() < 32) {
3815     DebugLoc dl = Op.getDebugLoc();
3816     return DAG.getNode(ARMISD::VGETLANEu, dl, MVT::i32, Vec, Lane);
3817   }
3818
3819   return Op;
3820 }
3821
3822 static SDValue LowerCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) {
3823   // The only time a CONCAT_VECTORS operation can have legal types is when
3824   // two 64-bit vectors are concatenated to a 128-bit vector.
3825   assert(Op.getValueType().is128BitVector() && Op.getNumOperands() == 2 &&
3826          "unexpected CONCAT_VECTORS");
3827   DebugLoc dl = Op.getDebugLoc();
3828   SDValue Val = DAG.getUNDEF(MVT::v2f64);
3829   SDValue Op0 = Op.getOperand(0);
3830   SDValue Op1 = Op.getOperand(1);
3831   if (Op0.getOpcode() != ISD::UNDEF)
3832     Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64, Val,
3833                       DAG.getNode(ISD::BIT_CONVERT, dl, MVT::f64, Op0),
3834                       DAG.getIntPtrConstant(0));
3835   if (Op1.getOpcode() != ISD::UNDEF)
3836     Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64, Val,
3837                       DAG.getNode(ISD::BIT_CONVERT, dl, MVT::f64, Op1),
3838                       DAG.getIntPtrConstant(1));
3839   return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Val);
3840 }
3841
3842 /// SkipExtension - For a node that is either a SIGN_EXTEND, ZERO_EXTEND, or
3843 /// an extending load, return the unextended value.
3844 static SDValue SkipExtension(SDNode *N, SelectionDAG &DAG) {
3845   if (N->getOpcode() == ISD::SIGN_EXTEND || N->getOpcode() == ISD::ZERO_EXTEND)
3846     return N->getOperand(0);
3847   LoadSDNode *LD = cast<LoadSDNode>(N);
3848   return DAG.getLoad(LD->getMemoryVT(), N->getDebugLoc(), LD->getChain(),
3849                      LD->getBasePtr(), LD->getPointerInfo(), LD->isVolatile(),
3850                      LD->isNonTemporal(), LD->getAlignment());
3851 }
3852
3853 static SDValue LowerMUL(SDValue Op, SelectionDAG &DAG) {
3854   // Multiplications are only custom-lowered for 128-bit vectors so that
3855   // VMULL can be detected.  Otherwise v2i64 multiplications are not legal.
3856   EVT VT = Op.getValueType();
3857   assert(VT.is128BitVector() && "unexpected type for custom-lowering ISD::MUL");
3858   SDNode *N0 = Op.getOperand(0).getNode();
3859   SDNode *N1 = Op.getOperand(1).getNode();
3860   unsigned NewOpc = 0;
3861   if ((N0->getOpcode() == ISD::SIGN_EXTEND || ISD::isSEXTLoad(N0)) &&
3862       (N1->getOpcode() == ISD::SIGN_EXTEND || ISD::isSEXTLoad(N1))) {
3863     NewOpc = ARMISD::VMULLs;
3864   } else if ((N0->getOpcode() == ISD::ZERO_EXTEND || ISD::isZEXTLoad(N0)) &&
3865              (N1->getOpcode() == ISD::ZERO_EXTEND || ISD::isZEXTLoad(N1))) {
3866     NewOpc = ARMISD::VMULLu;
3867   } else if (VT == MVT::v2i64) {
3868     // Fall through to expand this.  It is not legal.
3869     return SDValue();
3870   } else {
3871     // Other vector multiplications are legal.
3872     return Op;
3873   }
3874
3875   // Legalize to a VMULL instruction.
3876   DebugLoc DL = Op.getDebugLoc();
3877   SDValue Op0 = SkipExtension(N0, DAG);
3878   SDValue Op1 = SkipExtension(N1, DAG);
3879
3880   assert(Op0.getValueType().is64BitVector() &&
3881          Op1.getValueType().is64BitVector() &&
3882          "unexpected types for extended operands to VMULL");
3883   return DAG.getNode(NewOpc, DL, VT, Op0, Op1);
3884 }
3885
3886 SDValue ARMTargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) const {
3887   switch (Op.getOpcode()) {
3888   default: llvm_unreachable("Don't know how to custom lower this!");
3889   case ISD::ConstantPool:  return LowerConstantPool(Op, DAG);
3890   case ISD::BlockAddress:  return LowerBlockAddress(Op, DAG);
3891   case ISD::GlobalAddress:
3892     return Subtarget->isTargetDarwin() ? LowerGlobalAddressDarwin(Op, DAG) :
3893       LowerGlobalAddressELF(Op, DAG);
3894   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
3895   case ISD::SELECT:        return LowerSELECT(Op, DAG);
3896   case ISD::SELECT_CC:     return LowerSELECT_CC(Op, DAG);
3897   case ISD::BR_CC:         return LowerBR_CC(Op, DAG);
3898   case ISD::BR_JT:         return LowerBR_JT(Op, DAG);
3899   case ISD::VASTART:       return LowerVASTART(Op, DAG);
3900   case ISD::MEMBARRIER:    return LowerMEMBARRIER(Op, DAG, Subtarget);
3901   case ISD::PREFETCH:      return LowerPREFETCH(Op, DAG, Subtarget);
3902   case ISD::SINT_TO_FP:
3903   case ISD::UINT_TO_FP:    return LowerINT_TO_FP(Op, DAG);
3904   case ISD::FP_TO_SINT:
3905   case ISD::FP_TO_UINT:    return LowerFP_TO_INT(Op, DAG);
3906   case ISD::FCOPYSIGN:     return LowerFCOPYSIGN(Op, DAG);
3907   case ISD::RETURNADDR:    return LowerRETURNADDR(Op, DAG);
3908   case ISD::FRAMEADDR:     return LowerFRAMEADDR(Op, DAG);
3909   case ISD::GLOBAL_OFFSET_TABLE: return LowerGLOBAL_OFFSET_TABLE(Op, DAG);
3910   case ISD::EH_SJLJ_SETJMP: return LowerEH_SJLJ_SETJMP(Op, DAG);
3911   case ISD::EH_SJLJ_LONGJMP: return LowerEH_SJLJ_LONGJMP(Op, DAG);
3912   case ISD::EH_SJLJ_DISPATCHSETUP: return LowerEH_SJLJ_DISPATCHSETUP(Op, DAG);
3913   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG,
3914                                                                Subtarget);
3915   case ISD::BIT_CONVERT:   return ExpandBIT_CONVERT(Op.getNode(), DAG);
3916   case ISD::SHL:
3917   case ISD::SRL:
3918   case ISD::SRA:           return LowerShift(Op.getNode(), DAG, Subtarget);
3919   case ISD::SHL_PARTS:     return LowerShiftLeftParts(Op, DAG);
3920   case ISD::SRL_PARTS:
3921   case ISD::SRA_PARTS:     return LowerShiftRightParts(Op, DAG);
3922   case ISD::CTTZ:          return LowerCTTZ(Op.getNode(), DAG, Subtarget);
3923   case ISD::VSETCC:        return LowerVSETCC(Op, DAG);
3924   case ISD::BUILD_VECTOR:  return LowerBUILD_VECTOR(Op, DAG, Subtarget);
3925   case ISD::VECTOR_SHUFFLE: return LowerVECTOR_SHUFFLE(Op, DAG);
3926   case ISD::EXTRACT_VECTOR_ELT: return LowerEXTRACT_VECTOR_ELT(Op, DAG);
3927   case ISD::CONCAT_VECTORS: return LowerCONCAT_VECTORS(Op, DAG);
3928   case ISD::FLT_ROUNDS_:   return LowerFLT_ROUNDS_(Op, DAG);
3929   case ISD::MUL:           return LowerMUL(Op, DAG);
3930   case ISD::OR:            return LowerOR(Op, DAG);
3931   }
3932   return SDValue();
3933 }
3934
3935 /// ReplaceNodeResults - Replace the results of node with an illegal result
3936 /// type with new values built out of custom code.
3937 void ARMTargetLowering::ReplaceNodeResults(SDNode *N,
3938                                            SmallVectorImpl<SDValue>&Results,
3939                                            SelectionDAG &DAG) const {
3940   SDValue Res;
3941   switch (N->getOpcode()) {
3942   default:
3943     llvm_unreachable("Don't know how to custom expand this!");
3944     break;
3945   case ISD::BIT_CONVERT:
3946     Res = ExpandBIT_CONVERT(N, DAG);
3947     break;
3948   case ISD::SRL:
3949   case ISD::SRA:
3950     Res = LowerShift(N, DAG, Subtarget);
3951     break;
3952   }
3953   if (Res.getNode())
3954     Results.push_back(Res);
3955 }
3956
3957 //===----------------------------------------------------------------------===//
3958 //                           ARM Scheduler Hooks
3959 //===----------------------------------------------------------------------===//
3960
3961 MachineBasicBlock *
3962 ARMTargetLowering::EmitAtomicCmpSwap(MachineInstr *MI,
3963                                      MachineBasicBlock *BB,
3964                                      unsigned Size) const {
3965   unsigned dest    = MI->getOperand(0).getReg();
3966   unsigned ptr     = MI->getOperand(1).getReg();
3967   unsigned oldval  = MI->getOperand(2).getReg();
3968   unsigned newval  = MI->getOperand(3).getReg();
3969   unsigned scratch = BB->getParent()->getRegInfo()
3970     .createVirtualRegister(ARM::GPRRegisterClass);
3971   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
3972   DebugLoc dl = MI->getDebugLoc();
3973   bool isThumb2 = Subtarget->isThumb2();
3974
3975   unsigned ldrOpc, strOpc;
3976   switch (Size) {
3977   default: llvm_unreachable("unsupported size for AtomicCmpSwap!");
3978   case 1:
3979     ldrOpc = isThumb2 ? ARM::t2LDREXB : ARM::LDREXB;
3980     strOpc = isThumb2 ? ARM::t2LDREXB : ARM::STREXB;
3981     break;
3982   case 2:
3983     ldrOpc = isThumb2 ? ARM::t2LDREXH : ARM::LDREXH;
3984     strOpc = isThumb2 ? ARM::t2STREXH : ARM::STREXH;
3985     break;
3986   case 4:
3987     ldrOpc = isThumb2 ? ARM::t2LDREX : ARM::LDREX;
3988     strOpc = isThumb2 ? ARM::t2STREX : ARM::STREX;
3989     break;
3990   }
3991
3992   MachineFunction *MF = BB->getParent();
3993   const BasicBlock *LLVM_BB = BB->getBasicBlock();
3994   MachineFunction::iterator It = BB;
3995   ++It; // insert the new blocks after the current block
3996
3997   MachineBasicBlock *loop1MBB = MF->CreateMachineBasicBlock(LLVM_BB);
3998   MachineBasicBlock *loop2MBB = MF->CreateMachineBasicBlock(LLVM_BB);
3999   MachineBasicBlock *exitMBB = MF->CreateMachineBasicBlock(LLVM_BB);
4000   MF->insert(It, loop1MBB);
4001   MF->insert(It, loop2MBB);
4002   MF->insert(It, exitMBB);
4003
4004   // Transfer the remainder of BB and its successor edges to exitMBB.
4005   exitMBB->splice(exitMBB->begin(), BB,
4006                   llvm::next(MachineBasicBlock::iterator(MI)),
4007                   BB->end());
4008   exitMBB->transferSuccessorsAndUpdatePHIs(BB);
4009
4010   //  thisMBB:
4011   //   ...
4012   //   fallthrough --> loop1MBB
4013   BB->addSuccessor(loop1MBB);
4014
4015   // loop1MBB:
4016   //   ldrex dest, [ptr]
4017   //   cmp dest, oldval
4018   //   bne exitMBB
4019   BB = loop1MBB;
4020   AddDefaultPred(BuildMI(BB, dl, TII->get(ldrOpc), dest).addReg(ptr));
4021   AddDefaultPred(BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2CMPrr : ARM::CMPrr))
4022                  .addReg(dest).addReg(oldval));
4023   BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2Bcc : ARM::Bcc))
4024     .addMBB(exitMBB).addImm(ARMCC::NE).addReg(ARM::CPSR);
4025   BB->addSuccessor(loop2MBB);
4026   BB->addSuccessor(exitMBB);
4027
4028   // loop2MBB:
4029   //   strex scratch, newval, [ptr]
4030   //   cmp scratch, #0
4031   //   bne loop1MBB
4032   BB = loop2MBB;
4033   AddDefaultPred(BuildMI(BB, dl, TII->get(strOpc), scratch).addReg(newval)
4034                  .addReg(ptr));
4035   AddDefaultPred(BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2CMPri : ARM::CMPri))
4036                  .addReg(scratch).addImm(0));
4037   BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2Bcc : ARM::Bcc))
4038     .addMBB(loop1MBB).addImm(ARMCC::NE).addReg(ARM::CPSR);
4039   BB->addSuccessor(loop1MBB);
4040   BB->addSuccessor(exitMBB);
4041
4042   //  exitMBB:
4043   //   ...
4044   BB = exitMBB;
4045
4046   MI->eraseFromParent();   // The instruction is gone now.
4047
4048   return BB;
4049 }
4050
4051 MachineBasicBlock *
4052 ARMTargetLowering::EmitAtomicBinary(MachineInstr *MI, MachineBasicBlock *BB,
4053                                     unsigned Size, unsigned BinOpcode) const {
4054   // This also handles ATOMIC_SWAP, indicated by BinOpcode==0.
4055   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
4056
4057   const BasicBlock *LLVM_BB = BB->getBasicBlock();
4058   MachineFunction *MF = BB->getParent();
4059   MachineFunction::iterator It = BB;
4060   ++It;
4061
4062   unsigned dest = MI->getOperand(0).getReg();
4063   unsigned ptr = MI->getOperand(1).getReg();
4064   unsigned incr = MI->getOperand(2).getReg();
4065   DebugLoc dl = MI->getDebugLoc();
4066
4067   bool isThumb2 = Subtarget->isThumb2();
4068   unsigned ldrOpc, strOpc;
4069   switch (Size) {
4070   default: llvm_unreachable("unsupported size for AtomicCmpSwap!");
4071   case 1:
4072     ldrOpc = isThumb2 ? ARM::t2LDREXB : ARM::LDREXB;
4073     strOpc = isThumb2 ? ARM::t2STREXB : ARM::STREXB;
4074     break;
4075   case 2:
4076     ldrOpc = isThumb2 ? ARM::t2LDREXH : ARM::LDREXH;
4077     strOpc = isThumb2 ? ARM::t2STREXH : ARM::STREXH;
4078     break;
4079   case 4:
4080     ldrOpc = isThumb2 ? ARM::t2LDREX : ARM::LDREX;
4081     strOpc = isThumb2 ? ARM::t2STREX : ARM::STREX;
4082     break;
4083   }
4084
4085   MachineBasicBlock *loopMBB = MF->CreateMachineBasicBlock(LLVM_BB);
4086   MachineBasicBlock *exitMBB = MF->CreateMachineBasicBlock(LLVM_BB);
4087   MF->insert(It, loopMBB);
4088   MF->insert(It, exitMBB);
4089
4090   // Transfer the remainder of BB and its successor edges to exitMBB.
4091   exitMBB->splice(exitMBB->begin(), BB,
4092                   llvm::next(MachineBasicBlock::iterator(MI)),
4093                   BB->end());
4094   exitMBB->transferSuccessorsAndUpdatePHIs(BB);
4095
4096   MachineRegisterInfo &RegInfo = MF->getRegInfo();
4097   unsigned scratch = RegInfo.createVirtualRegister(ARM::GPRRegisterClass);
4098   unsigned scratch2 = (!BinOpcode) ? incr :
4099     RegInfo.createVirtualRegister(ARM::GPRRegisterClass);
4100
4101   //  thisMBB:
4102   //   ...
4103   //   fallthrough --> loopMBB
4104   BB->addSuccessor(loopMBB);
4105
4106   //  loopMBB:
4107   //   ldrex dest, ptr
4108   //   <binop> scratch2, dest, incr
4109   //   strex scratch, scratch2, ptr
4110   //   cmp scratch, #0
4111   //   bne- loopMBB
4112   //   fallthrough --> exitMBB
4113   BB = loopMBB;
4114   AddDefaultPred(BuildMI(BB, dl, TII->get(ldrOpc), dest).addReg(ptr));
4115   if (BinOpcode) {
4116     // operand order needs to go the other way for NAND
4117     if (BinOpcode == ARM::BICrr || BinOpcode == ARM::t2BICrr)
4118       AddDefaultPred(BuildMI(BB, dl, TII->get(BinOpcode), scratch2).
4119                      addReg(incr).addReg(dest)).addReg(0);
4120     else
4121       AddDefaultPred(BuildMI(BB, dl, TII->get(BinOpcode), scratch2).
4122                      addReg(dest).addReg(incr)).addReg(0);
4123   }
4124
4125   AddDefaultPred(BuildMI(BB, dl, TII->get(strOpc), scratch).addReg(scratch2)
4126                  .addReg(ptr));
4127   AddDefaultPred(BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2CMPri : ARM::CMPri))
4128                  .addReg(scratch).addImm(0));
4129   BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2Bcc : ARM::Bcc))
4130     .addMBB(loopMBB).addImm(ARMCC::NE).addReg(ARM::CPSR);
4131
4132   BB->addSuccessor(loopMBB);
4133   BB->addSuccessor(exitMBB);
4134
4135   //  exitMBB:
4136   //   ...
4137   BB = exitMBB;
4138
4139   MI->eraseFromParent();   // The instruction is gone now.
4140
4141   return BB;
4142 }
4143
4144 static
4145 MachineBasicBlock *OtherSucc(MachineBasicBlock *MBB, MachineBasicBlock *Succ) {
4146   for (MachineBasicBlock::succ_iterator I = MBB->succ_begin(),
4147        E = MBB->succ_end(); I != E; ++I)
4148     if (*I != Succ)
4149       return *I;
4150   llvm_unreachable("Expecting a BB with two successors!");
4151 }
4152
4153 MachineBasicBlock *
4154 ARMTargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
4155                                                MachineBasicBlock *BB) const {
4156   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
4157   DebugLoc dl = MI->getDebugLoc();
4158   bool isThumb2 = Subtarget->isThumb2();
4159   switch (MI->getOpcode()) {
4160   default:
4161     MI->dump();
4162     llvm_unreachable("Unexpected instr type to insert");
4163
4164   case ARM::ATOMIC_LOAD_ADD_I8:
4165      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2ADDrr : ARM::ADDrr);
4166   case ARM::ATOMIC_LOAD_ADD_I16:
4167      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2ADDrr : ARM::ADDrr);
4168   case ARM::ATOMIC_LOAD_ADD_I32:
4169      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2ADDrr : ARM::ADDrr);
4170
4171   case ARM::ATOMIC_LOAD_AND_I8:
4172      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2ANDrr : ARM::ANDrr);
4173   case ARM::ATOMIC_LOAD_AND_I16:
4174      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2ANDrr : ARM::ANDrr);
4175   case ARM::ATOMIC_LOAD_AND_I32:
4176      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2ANDrr : ARM::ANDrr);
4177
4178   case ARM::ATOMIC_LOAD_OR_I8:
4179      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2ORRrr : ARM::ORRrr);
4180   case ARM::ATOMIC_LOAD_OR_I16:
4181      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2ORRrr : ARM::ORRrr);
4182   case ARM::ATOMIC_LOAD_OR_I32:
4183      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2ORRrr : ARM::ORRrr);
4184
4185   case ARM::ATOMIC_LOAD_XOR_I8:
4186      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2EORrr : ARM::EORrr);
4187   case ARM::ATOMIC_LOAD_XOR_I16:
4188      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2EORrr : ARM::EORrr);
4189   case ARM::ATOMIC_LOAD_XOR_I32:
4190      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2EORrr : ARM::EORrr);
4191
4192   case ARM::ATOMIC_LOAD_NAND_I8:
4193      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2BICrr : ARM::BICrr);
4194   case ARM::ATOMIC_LOAD_NAND_I16:
4195      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2BICrr : ARM::BICrr);
4196   case ARM::ATOMIC_LOAD_NAND_I32:
4197      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2BICrr : ARM::BICrr);
4198
4199   case ARM::ATOMIC_LOAD_SUB_I8:
4200      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2SUBrr : ARM::SUBrr);
4201   case ARM::ATOMIC_LOAD_SUB_I16:
4202      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2SUBrr : ARM::SUBrr);
4203   case ARM::ATOMIC_LOAD_SUB_I32:
4204      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2SUBrr : ARM::SUBrr);
4205
4206   case ARM::ATOMIC_SWAP_I8:  return EmitAtomicBinary(MI, BB, 1, 0);
4207   case ARM::ATOMIC_SWAP_I16: return EmitAtomicBinary(MI, BB, 2, 0);
4208   case ARM::ATOMIC_SWAP_I32: return EmitAtomicBinary(MI, BB, 4, 0);
4209
4210   case ARM::ATOMIC_CMP_SWAP_I8:  return EmitAtomicCmpSwap(MI, BB, 1);
4211   case ARM::ATOMIC_CMP_SWAP_I16: return EmitAtomicCmpSwap(MI, BB, 2);
4212   case ARM::ATOMIC_CMP_SWAP_I32: return EmitAtomicCmpSwap(MI, BB, 4);
4213
4214   case ARM::tMOVCCr_pseudo: {
4215     // To "insert" a SELECT_CC instruction, we actually have to insert the
4216     // diamond control-flow pattern.  The incoming instruction knows the
4217     // destination vreg to set, the condition code register to branch on, the
4218     // true/false values to select between, and a branch opcode to use.
4219     const BasicBlock *LLVM_BB = BB->getBasicBlock();
4220     MachineFunction::iterator It = BB;
4221     ++It;
4222
4223     //  thisMBB:
4224     //  ...
4225     //   TrueVal = ...
4226     //   cmpTY ccX, r1, r2
4227     //   bCC copy1MBB
4228     //   fallthrough --> copy0MBB
4229     MachineBasicBlock *thisMBB  = BB;
4230     MachineFunction *F = BB->getParent();
4231     MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
4232     MachineBasicBlock *sinkMBB  = F->CreateMachineBasicBlock(LLVM_BB);
4233     F->insert(It, copy0MBB);
4234     F->insert(It, sinkMBB);
4235
4236     // Transfer the remainder of BB and its successor edges to sinkMBB.
4237     sinkMBB->splice(sinkMBB->begin(), BB,
4238                     llvm::next(MachineBasicBlock::iterator(MI)),
4239                     BB->end());
4240     sinkMBB->transferSuccessorsAndUpdatePHIs(BB);
4241
4242     BB->addSuccessor(copy0MBB);
4243     BB->addSuccessor(sinkMBB);
4244
4245     BuildMI(BB, dl, TII->get(ARM::tBcc)).addMBB(sinkMBB)
4246       .addImm(MI->getOperand(3).getImm()).addReg(MI->getOperand(4).getReg());
4247
4248     //  copy0MBB:
4249     //   %FalseValue = ...
4250     //   # fallthrough to sinkMBB
4251     BB = copy0MBB;
4252
4253     // Update machine-CFG edges
4254     BB->addSuccessor(sinkMBB);
4255
4256     //  sinkMBB:
4257     //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
4258     //  ...
4259     BB = sinkMBB;
4260     BuildMI(*BB, BB->begin(), dl,
4261             TII->get(ARM::PHI), MI->getOperand(0).getReg())
4262       .addReg(MI->getOperand(1).getReg()).addMBB(copy0MBB)
4263       .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
4264
4265     MI->eraseFromParent();   // The pseudo instruction is gone now.
4266     return BB;
4267   }
4268
4269   case ARM::BCCi64:
4270   case ARM::BCCZi64: {
4271     // Compare both parts that make up the double comparison separately for
4272     // equality.
4273     bool RHSisZero = MI->getOpcode() == ARM::BCCZi64;
4274
4275     unsigned LHS1 = MI->getOperand(1).getReg();
4276     unsigned LHS2 = MI->getOperand(2).getReg();
4277     if (RHSisZero) {
4278       AddDefaultPred(BuildMI(BB, dl,
4279                              TII->get(isThumb2 ? ARM::t2CMPri : ARM::CMPri))
4280                      .addReg(LHS1).addImm(0));
4281       BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2CMPri : ARM::CMPri))
4282         .addReg(LHS2).addImm(0)
4283         .addImm(ARMCC::EQ).addReg(ARM::CPSR);
4284     } else {
4285       unsigned RHS1 = MI->getOperand(3).getReg();
4286       unsigned RHS2 = MI->getOperand(4).getReg();
4287       AddDefaultPred(BuildMI(BB, dl,
4288                              TII->get(isThumb2 ? ARM::t2CMPrr : ARM::CMPrr))
4289                      .addReg(LHS1).addReg(RHS1));
4290       BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2CMPrr : ARM::CMPrr))
4291         .addReg(LHS2).addReg(RHS2)
4292         .addImm(ARMCC::EQ).addReg(ARM::CPSR);
4293     }
4294
4295     MachineBasicBlock *destMBB = MI->getOperand(RHSisZero ? 3 : 5).getMBB();
4296     MachineBasicBlock *exitMBB = OtherSucc(BB, destMBB);
4297     if (MI->getOperand(0).getImm() == ARMCC::NE)
4298       std::swap(destMBB, exitMBB);
4299
4300     BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2Bcc : ARM::Bcc))
4301       .addMBB(destMBB).addImm(ARMCC::EQ).addReg(ARM::CPSR);
4302     BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2B : ARM::B))
4303       .addMBB(exitMBB);
4304
4305     MI->eraseFromParent();   // The pseudo instruction is gone now.
4306     return BB;
4307   }
4308   }
4309 }
4310
4311 //===----------------------------------------------------------------------===//
4312 //                           ARM Optimization Hooks
4313 //===----------------------------------------------------------------------===//
4314
4315 static
4316 SDValue combineSelectAndUse(SDNode *N, SDValue Slct, SDValue OtherOp,
4317                             TargetLowering::DAGCombinerInfo &DCI) {
4318   SelectionDAG &DAG = DCI.DAG;
4319   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
4320   EVT VT = N->getValueType(0);
4321   unsigned Opc = N->getOpcode();
4322   bool isSlctCC = Slct.getOpcode() == ISD::SELECT_CC;
4323   SDValue LHS = isSlctCC ? Slct.getOperand(2) : Slct.getOperand(1);
4324   SDValue RHS = isSlctCC ? Slct.getOperand(3) : Slct.getOperand(2);
4325   ISD::CondCode CC = ISD::SETCC_INVALID;
4326
4327   if (isSlctCC) {
4328     CC = cast<CondCodeSDNode>(Slct.getOperand(4))->get();
4329   } else {
4330     SDValue CCOp = Slct.getOperand(0);
4331     if (CCOp.getOpcode() == ISD::SETCC)
4332       CC = cast<CondCodeSDNode>(CCOp.getOperand(2))->get();
4333   }
4334
4335   bool DoXform = false;
4336   bool InvCC = false;
4337   assert ((Opc == ISD::ADD || (Opc == ISD::SUB && Slct == N->getOperand(1))) &&
4338           "Bad input!");
4339
4340   if (LHS.getOpcode() == ISD::Constant &&
4341       cast<ConstantSDNode>(LHS)->isNullValue()) {
4342     DoXform = true;
4343   } else if (CC != ISD::SETCC_INVALID &&
4344              RHS.getOpcode() == ISD::Constant &&
4345              cast<ConstantSDNode>(RHS)->isNullValue()) {
4346     std::swap(LHS, RHS);
4347     SDValue Op0 = Slct.getOperand(0);
4348     EVT OpVT = isSlctCC ? Op0.getValueType() :
4349                           Op0.getOperand(0).getValueType();
4350     bool isInt = OpVT.isInteger();
4351     CC = ISD::getSetCCInverse(CC, isInt);
4352
4353     if (!TLI.isCondCodeLegal(CC, OpVT))
4354       return SDValue();         // Inverse operator isn't legal.
4355
4356     DoXform = true;
4357     InvCC = true;
4358   }
4359
4360   if (DoXform) {
4361     SDValue Result = DAG.getNode(Opc, RHS.getDebugLoc(), VT, OtherOp, RHS);
4362     if (isSlctCC)
4363       return DAG.getSelectCC(N->getDebugLoc(), OtherOp, Result,
4364                              Slct.getOperand(0), Slct.getOperand(1), CC);
4365     SDValue CCOp = Slct.getOperand(0);
4366     if (InvCC)
4367       CCOp = DAG.getSetCC(Slct.getDebugLoc(), CCOp.getValueType(),
4368                           CCOp.getOperand(0), CCOp.getOperand(1), CC);
4369     return DAG.getNode(ISD::SELECT, N->getDebugLoc(), VT,
4370                        CCOp, OtherOp, Result);
4371   }
4372   return SDValue();
4373 }
4374
4375 /// PerformADDCombineWithOperands - Try DAG combinations for an ADD with
4376 /// operands N0 and N1.  This is a helper for PerformADDCombine that is
4377 /// called with the default operands, and if that fails, with commuted
4378 /// operands.
4379 static SDValue PerformADDCombineWithOperands(SDNode *N, SDValue N0, SDValue N1,
4380                                          TargetLowering::DAGCombinerInfo &DCI) {
4381   // fold (add (select cc, 0, c), x) -> (select cc, x, (add, x, c))
4382   if (N0.getOpcode() == ISD::SELECT && N0.getNode()->hasOneUse()) {
4383     SDValue Result = combineSelectAndUse(N, N0, N1, DCI);
4384     if (Result.getNode()) return Result;
4385   }
4386   return SDValue();
4387 }
4388
4389 /// PerformADDCombine - Target-specific dag combine xforms for ISD::ADD.
4390 ///
4391 static SDValue PerformADDCombine(SDNode *N,
4392                                  TargetLowering::DAGCombinerInfo &DCI) {
4393   SDValue N0 = N->getOperand(0);
4394   SDValue N1 = N->getOperand(1);
4395
4396   // First try with the default operand order.
4397   SDValue Result = PerformADDCombineWithOperands(N, N0, N1, DCI);
4398   if (Result.getNode())
4399     return Result;
4400
4401   // If that didn't work, try again with the operands commuted.
4402   return PerformADDCombineWithOperands(N, N1, N0, DCI);
4403 }
4404
4405 /// PerformSUBCombine - Target-specific dag combine xforms for ISD::SUB.
4406 ///
4407 static SDValue PerformSUBCombine(SDNode *N,
4408                                  TargetLowering::DAGCombinerInfo &DCI) {
4409   SDValue N0 = N->getOperand(0);
4410   SDValue N1 = N->getOperand(1);
4411
4412   // fold (sub x, (select cc, 0, c)) -> (select cc, x, (sub, x, c))
4413   if (N1.getOpcode() == ISD::SELECT && N1.getNode()->hasOneUse()) {
4414     SDValue Result = combineSelectAndUse(N, N1, N0, DCI);
4415     if (Result.getNode()) return Result;
4416   }
4417
4418   return SDValue();
4419 }
4420
4421 static SDValue PerformMULCombine(SDNode *N,
4422                                  TargetLowering::DAGCombinerInfo &DCI,
4423                                  const ARMSubtarget *Subtarget) {
4424   SelectionDAG &DAG = DCI.DAG;
4425
4426   if (Subtarget->isThumb1Only())
4427     return SDValue();
4428
4429   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
4430     return SDValue();
4431
4432   EVT VT = N->getValueType(0);
4433   if (VT != MVT::i32)
4434     return SDValue();
4435
4436   ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1));
4437   if (!C)
4438     return SDValue();
4439
4440   uint64_t MulAmt = C->getZExtValue();
4441   unsigned ShiftAmt = CountTrailingZeros_64(MulAmt);
4442   ShiftAmt = ShiftAmt & (32 - 1);
4443   SDValue V = N->getOperand(0);
4444   DebugLoc DL = N->getDebugLoc();
4445
4446   SDValue Res;
4447   MulAmt >>= ShiftAmt;
4448   if (isPowerOf2_32(MulAmt - 1)) {
4449     // (mul x, 2^N + 1) => (add (shl x, N), x)
4450     Res = DAG.getNode(ISD::ADD, DL, VT,
4451                       V, DAG.getNode(ISD::SHL, DL, VT,
4452                                      V, DAG.getConstant(Log2_32(MulAmt-1),
4453                                                         MVT::i32)));
4454   } else if (isPowerOf2_32(MulAmt + 1)) {
4455     // (mul x, 2^N - 1) => (sub (shl x, N), x)
4456     Res = DAG.getNode(ISD::SUB, DL, VT,
4457                       DAG.getNode(ISD::SHL, DL, VT,
4458                                   V, DAG.getConstant(Log2_32(MulAmt+1),
4459                                                      MVT::i32)),
4460                                                      V);
4461   } else
4462     return SDValue();
4463
4464   if (ShiftAmt != 0)
4465     Res = DAG.getNode(ISD::SHL, DL, VT, Res,
4466                       DAG.getConstant(ShiftAmt, MVT::i32));
4467
4468   // Do not add new nodes to DAG combiner worklist.
4469   DCI.CombineTo(N, Res, false);
4470   return SDValue();
4471 }
4472
4473 /// PerformORCombine - Target-specific dag combine xforms for ISD::OR
4474 static SDValue PerformORCombine(SDNode *N,
4475                                 TargetLowering::DAGCombinerInfo &DCI,
4476                                 const ARMSubtarget *Subtarget) {
4477   // Try to use the ARM/Thumb2 BFI (bitfield insert) instruction when
4478   // reasonable.
4479
4480   // BFI is only available on V6T2+
4481   if (Subtarget->isThumb1Only() || !Subtarget->hasV6T2Ops())
4482     return SDValue();
4483
4484   SelectionDAG &DAG = DCI.DAG;
4485   SDValue N0 = N->getOperand(0), N1 = N->getOperand(1);
4486   DebugLoc DL = N->getDebugLoc();
4487   // 1) or (and A, mask), val => ARMbfi A, val, mask
4488   //      iff (val & mask) == val
4489   //
4490   // 2) or (and A, mask), (and B, mask2) => ARMbfi A, (lsr B, amt), mask
4491   //  2a) iff isBitFieldInvertedMask(mask) && isBitFieldInvertedMask(~mask2)
4492   //          && CountPopulation_32(mask) == CountPopulation_32(~mask2)
4493   //  2b) iff isBitFieldInvertedMask(~mask) && isBitFieldInvertedMask(mask2)
4494   //          && CountPopulation_32(mask) == CountPopulation_32(~mask2)
4495   //  (i.e., copy a bitfield value into another bitfield of the same width)
4496   if (N0.getOpcode() != ISD::AND)
4497     return SDValue();
4498
4499   EVT VT = N->getValueType(0);
4500   if (VT != MVT::i32)
4501     return SDValue();
4502
4503
4504   // The value and the mask need to be constants so we can verify this is
4505   // actually a bitfield set. If the mask is 0xffff, we can do better
4506   // via a movt instruction, so don't use BFI in that case.
4507   ConstantSDNode *C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
4508   if (!C)
4509     return SDValue();
4510   unsigned Mask = C->getZExtValue();
4511   if (Mask == 0xffff)
4512     return SDValue();
4513   SDValue Res;
4514   // Case (1): or (and A, mask), val => ARMbfi A, val, mask
4515   if ((C = dyn_cast<ConstantSDNode>(N1))) {
4516     unsigned Val = C->getZExtValue();
4517     if (!ARM::isBitFieldInvertedMask(Mask) || (Val & ~Mask) != Val)
4518       return SDValue();
4519     Val >>= CountTrailingZeros_32(~Mask);
4520
4521     Res = DAG.getNode(ARMISD::BFI, DL, VT, N0.getOperand(0),
4522                       DAG.getConstant(Val, MVT::i32),
4523                       DAG.getConstant(Mask, MVT::i32));
4524
4525     // Do not add new nodes to DAG combiner worklist.
4526     DCI.CombineTo(N, Res, false);
4527   } else if (N1.getOpcode() == ISD::AND) {
4528     // case (2) or (and A, mask), (and B, mask2) => ARMbfi A, (lsr B, amt), mask
4529     C = dyn_cast<ConstantSDNode>(N1.getOperand(1));
4530     if (!C)
4531       return SDValue();
4532     unsigned Mask2 = C->getZExtValue();
4533
4534     if (ARM::isBitFieldInvertedMask(Mask) &&
4535         ARM::isBitFieldInvertedMask(~Mask2) &&
4536         (CountPopulation_32(Mask) == CountPopulation_32(~Mask2))) {
4537       // The pack halfword instruction works better for masks that fit it,
4538       // so use that when it's available.
4539       if (Subtarget->hasT2ExtractPack() &&
4540           (Mask == 0xffff || Mask == 0xffff0000))
4541         return SDValue();
4542       // 2a
4543       unsigned lsb = CountTrailingZeros_32(Mask2);
4544       Res = DAG.getNode(ISD::SRL, DL, VT, N1.getOperand(0),
4545                         DAG.getConstant(lsb, MVT::i32));
4546       Res = DAG.getNode(ARMISD::BFI, DL, VT, N0.getOperand(0), Res,
4547                         DAG.getConstant(Mask, MVT::i32));
4548       // Do not add new nodes to DAG combiner worklist.
4549       DCI.CombineTo(N, Res, false);
4550     } else if (ARM::isBitFieldInvertedMask(~Mask) &&
4551                ARM::isBitFieldInvertedMask(Mask2) &&
4552                (CountPopulation_32(~Mask) == CountPopulation_32(Mask2))) {
4553       // The pack halfword instruction works better for masks that fit it,
4554       // so use that when it's available.
4555       if (Subtarget->hasT2ExtractPack() &&
4556           (Mask2 == 0xffff || Mask2 == 0xffff0000))
4557         return SDValue();
4558       // 2b
4559       unsigned lsb = CountTrailingZeros_32(Mask);
4560       Res = DAG.getNode(ISD::SRL, DL, VT, N0.getOperand(0),
4561                         DAG.getConstant(lsb, MVT::i32));
4562       Res = DAG.getNode(ARMISD::BFI, DL, VT, N1.getOperand(0), Res,
4563                                 DAG.getConstant(Mask2, MVT::i32));
4564       // Do not add new nodes to DAG combiner worklist.
4565       DCI.CombineTo(N, Res, false);
4566     }
4567   }
4568
4569   return SDValue();
4570 }
4571
4572 /// PerformVMOVRRDCombine - Target-specific dag combine xforms for
4573 /// ARMISD::VMOVRRD.
4574 static SDValue PerformVMOVRRDCombine(SDNode *N,
4575                                      TargetLowering::DAGCombinerInfo &DCI) {
4576   // vmovrrd(vmovdrr x, y) -> x,y
4577   SDValue InDouble = N->getOperand(0);
4578   if (InDouble.getOpcode() == ARMISD::VMOVDRR)
4579     return DCI.CombineTo(N, InDouble.getOperand(0), InDouble.getOperand(1));
4580   return SDValue();
4581 }
4582
4583 /// PerformVMOVDRRCombine - Target-specific dag combine xforms for
4584 /// ARMISD::VMOVDRR.  This is also used for BUILD_VECTORs with 2 operands.
4585 static SDValue PerformVMOVDRRCombine(SDNode *N, SelectionDAG &DAG) {
4586   // N=vmovrrd(X); vmovdrr(N:0, N:1) -> bit_convert(X)
4587   SDValue Op0 = N->getOperand(0);
4588   SDValue Op1 = N->getOperand(1);
4589   if (Op0.getOpcode() == ISD::BIT_CONVERT)
4590     Op0 = Op0.getOperand(0);
4591   if (Op1.getOpcode() == ISD::BIT_CONVERT)
4592     Op1 = Op1.getOperand(0);
4593   if (Op0.getOpcode() == ARMISD::VMOVRRD &&
4594       Op0.getNode() == Op1.getNode() &&
4595       Op0.getResNo() == 0 && Op1.getResNo() == 1)
4596     return DAG.getNode(ISD::BIT_CONVERT, N->getDebugLoc(),
4597                        N->getValueType(0), Op0.getOperand(0));
4598   return SDValue();
4599 }
4600
4601 /// PerformBUILD_VECTORCombine - Target-specific dag combine xforms for
4602 /// ISD::BUILD_VECTOR.
4603 static SDValue PerformBUILD_VECTORCombine(SDNode *N, SelectionDAG &DAG) {
4604   // build_vector(N=ARMISD::VMOVRRD(X), N:1) -> bit_convert(X):
4605   // VMOVRRD is introduced when legalizing i64 types.  It forces the i64 value
4606   // into a pair of GPRs, which is fine when the value is used as a scalar,
4607   // but if the i64 value is converted to a vector, we need to undo the VMOVRRD.
4608   if (N->getNumOperands() == 2)
4609     return PerformVMOVDRRCombine(N, DAG);
4610
4611   return SDValue();
4612 }
4613
4614 /// PerformVECTOR_SHUFFLECombine - Target-specific dag combine xforms for
4615 /// ISD::VECTOR_SHUFFLE.
4616 static SDValue PerformVECTOR_SHUFFLECombine(SDNode *N, SelectionDAG &DAG) {
4617   // The LLVM shufflevector instruction does not require the shuffle mask
4618   // length to match the operand vector length, but ISD::VECTOR_SHUFFLE does
4619   // have that requirement.  When translating to ISD::VECTOR_SHUFFLE, if the
4620   // operands do not match the mask length, they are extended by concatenating
4621   // them with undef vectors.  That is probably the right thing for other
4622   // targets, but for NEON it is better to concatenate two double-register
4623   // size vector operands into a single quad-register size vector.  Do that
4624   // transformation here:
4625   //   shuffle(concat(v1, undef), concat(v2, undef)) ->
4626   //   shuffle(concat(v1, v2), undef)
4627   SDValue Op0 = N->getOperand(0);
4628   SDValue Op1 = N->getOperand(1);
4629   if (Op0.getOpcode() != ISD::CONCAT_VECTORS ||
4630       Op1.getOpcode() != ISD::CONCAT_VECTORS ||
4631       Op0.getNumOperands() != 2 ||
4632       Op1.getNumOperands() != 2)
4633     return SDValue();
4634   SDValue Concat0Op1 = Op0.getOperand(1);
4635   SDValue Concat1Op1 = Op1.getOperand(1);
4636   if (Concat0Op1.getOpcode() != ISD::UNDEF ||
4637       Concat1Op1.getOpcode() != ISD::UNDEF)
4638     return SDValue();
4639   // Skip the transformation if any of the types are illegal.
4640   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
4641   EVT VT = N->getValueType(0);
4642   if (!TLI.isTypeLegal(VT) ||
4643       !TLI.isTypeLegal(Concat0Op1.getValueType()) ||
4644       !TLI.isTypeLegal(Concat1Op1.getValueType()))
4645     return SDValue();
4646
4647   SDValue NewConcat = DAG.getNode(ISD::CONCAT_VECTORS, N->getDebugLoc(), VT,
4648                                   Op0.getOperand(0), Op1.getOperand(0));
4649   // Translate the shuffle mask.
4650   SmallVector<int, 16> NewMask;
4651   unsigned NumElts = VT.getVectorNumElements();
4652   unsigned HalfElts = NumElts/2;
4653   ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(N);
4654   for (unsigned n = 0; n < NumElts; ++n) {
4655     int MaskElt = SVN->getMaskElt(n);
4656     int NewElt = -1;
4657     if (MaskElt < (int)HalfElts)
4658       NewElt = MaskElt;
4659     else if (MaskElt >= (int)NumElts && MaskElt < (int)(NumElts + HalfElts))
4660       NewElt = HalfElts + MaskElt - NumElts;
4661     NewMask.push_back(NewElt);
4662   }
4663   return DAG.getVectorShuffle(VT, N->getDebugLoc(), NewConcat,
4664                               DAG.getUNDEF(VT), NewMask.data());
4665 }
4666
4667 /// PerformVDUPLANECombine - Target-specific dag combine xforms for
4668 /// ARMISD::VDUPLANE.
4669 static SDValue PerformVDUPLANECombine(SDNode *N, SelectionDAG &DAG) {
4670   // If the source is already a VMOVIMM or VMVNIMM splat, the VDUPLANE is
4671   // redundant.
4672   SDValue Op = N->getOperand(0);
4673   EVT VT = N->getValueType(0);
4674
4675   // Ignore bit_converts.
4676   while (Op.getOpcode() == ISD::BIT_CONVERT)
4677     Op = Op.getOperand(0);
4678   if (Op.getOpcode() != ARMISD::VMOVIMM && Op.getOpcode() != ARMISD::VMVNIMM)
4679     return SDValue();
4680
4681   // Make sure the VMOV element size is not bigger than the VDUPLANE elements.
4682   unsigned EltSize = Op.getValueType().getVectorElementType().getSizeInBits();
4683   // The canonical VMOV for a zero vector uses a 32-bit element size.
4684   unsigned Imm = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
4685   unsigned EltBits;
4686   if (ARM_AM::decodeNEONModImm(Imm, EltBits) == 0)
4687     EltSize = 8;
4688   if (EltSize > VT.getVectorElementType().getSizeInBits())
4689     return SDValue();
4690
4691   return DAG.getNode(ISD::BIT_CONVERT, N->getDebugLoc(), VT, Op);
4692 }
4693
4694 /// getVShiftImm - Check if this is a valid build_vector for the immediate
4695 /// operand of a vector shift operation, where all the elements of the
4696 /// build_vector must have the same constant integer value.
4697 static bool getVShiftImm(SDValue Op, unsigned ElementBits, int64_t &Cnt) {
4698   // Ignore bit_converts.
4699   while (Op.getOpcode() == ISD::BIT_CONVERT)
4700     Op = Op.getOperand(0);
4701   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(Op.getNode());
4702   APInt SplatBits, SplatUndef;
4703   unsigned SplatBitSize;
4704   bool HasAnyUndefs;
4705   if (! BVN || ! BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize,
4706                                       HasAnyUndefs, ElementBits) ||
4707       SplatBitSize > ElementBits)
4708     return false;
4709   Cnt = SplatBits.getSExtValue();
4710   return true;
4711 }
4712
4713 /// isVShiftLImm - Check if this is a valid build_vector for the immediate
4714 /// operand of a vector shift left operation.  That value must be in the range:
4715 ///   0 <= Value < ElementBits for a left shift; or
4716 ///   0 <= Value <= ElementBits for a long left shift.
4717 static bool isVShiftLImm(SDValue Op, EVT VT, bool isLong, int64_t &Cnt) {
4718   assert(VT.isVector() && "vector shift count is not a vector type");
4719   unsigned ElementBits = VT.getVectorElementType().getSizeInBits();
4720   if (! getVShiftImm(Op, ElementBits, Cnt))
4721     return false;
4722   return (Cnt >= 0 && (isLong ? Cnt-1 : Cnt) < ElementBits);
4723 }
4724
4725 /// isVShiftRImm - Check if this is a valid build_vector for the immediate
4726 /// operand of a vector shift right operation.  For a shift opcode, the value
4727 /// is positive, but for an intrinsic the value count must be negative. The
4728 /// absolute value must be in the range:
4729 ///   1 <= |Value| <= ElementBits for a right shift; or
4730 ///   1 <= |Value| <= ElementBits/2 for a narrow right shift.
4731 static bool isVShiftRImm(SDValue Op, EVT VT, bool isNarrow, bool isIntrinsic,
4732                          int64_t &Cnt) {
4733   assert(VT.isVector() && "vector shift count is not a vector type");
4734   unsigned ElementBits = VT.getVectorElementType().getSizeInBits();
4735   if (! getVShiftImm(Op, ElementBits, Cnt))
4736     return false;
4737   if (isIntrinsic)
4738     Cnt = -Cnt;
4739   return (Cnt >= 1 && Cnt <= (isNarrow ? ElementBits/2 : ElementBits));
4740 }
4741
4742 /// PerformIntrinsicCombine - ARM-specific DAG combining for intrinsics.
4743 static SDValue PerformIntrinsicCombine(SDNode *N, SelectionDAG &DAG) {
4744   unsigned IntNo = cast<ConstantSDNode>(N->getOperand(0))->getZExtValue();
4745   switch (IntNo) {
4746   default:
4747     // Don't do anything for most intrinsics.
4748     break;
4749
4750   // Vector shifts: check for immediate versions and lower them.
4751   // Note: This is done during DAG combining instead of DAG legalizing because
4752   // the build_vectors for 64-bit vector element shift counts are generally
4753   // not legal, and it is hard to see their values after they get legalized to
4754   // loads from a constant pool.
4755   case Intrinsic::arm_neon_vshifts:
4756   case Intrinsic::arm_neon_vshiftu:
4757   case Intrinsic::arm_neon_vshiftls:
4758   case Intrinsic::arm_neon_vshiftlu:
4759   case Intrinsic::arm_neon_vshiftn:
4760   case Intrinsic::arm_neon_vrshifts:
4761   case Intrinsic::arm_neon_vrshiftu:
4762   case Intrinsic::arm_neon_vrshiftn:
4763   case Intrinsic::arm_neon_vqshifts:
4764   case Intrinsic::arm_neon_vqshiftu:
4765   case Intrinsic::arm_neon_vqshiftsu:
4766   case Intrinsic::arm_neon_vqshiftns:
4767   case Intrinsic::arm_neon_vqshiftnu:
4768   case Intrinsic::arm_neon_vqshiftnsu:
4769   case Intrinsic::arm_neon_vqrshiftns:
4770   case Intrinsic::arm_neon_vqrshiftnu:
4771   case Intrinsic::arm_neon_vqrshiftnsu: {
4772     EVT VT = N->getOperand(1).getValueType();
4773     int64_t Cnt;
4774     unsigned VShiftOpc = 0;
4775
4776     switch (IntNo) {
4777     case Intrinsic::arm_neon_vshifts:
4778     case Intrinsic::arm_neon_vshiftu:
4779       if (isVShiftLImm(N->getOperand(2), VT, false, Cnt)) {
4780         VShiftOpc = ARMISD::VSHL;
4781         break;
4782       }
4783       if (isVShiftRImm(N->getOperand(2), VT, false, true, Cnt)) {
4784         VShiftOpc = (IntNo == Intrinsic::arm_neon_vshifts ?
4785                      ARMISD::VSHRs : ARMISD::VSHRu);
4786         break;
4787       }
4788       return SDValue();
4789
4790     case Intrinsic::arm_neon_vshiftls:
4791     case Intrinsic::arm_neon_vshiftlu:
4792       if (isVShiftLImm(N->getOperand(2), VT, true, Cnt))
4793         break;
4794       llvm_unreachable("invalid shift count for vshll intrinsic");
4795
4796     case Intrinsic::arm_neon_vrshifts:
4797     case Intrinsic::arm_neon_vrshiftu:
4798       if (isVShiftRImm(N->getOperand(2), VT, false, true, Cnt))
4799         break;
4800       return SDValue();
4801
4802     case Intrinsic::arm_neon_vqshifts:
4803     case Intrinsic::arm_neon_vqshiftu:
4804       if (isVShiftLImm(N->getOperand(2), VT, false, Cnt))
4805         break;
4806       return SDValue();
4807
4808     case Intrinsic::arm_neon_vqshiftsu:
4809       if (isVShiftLImm(N->getOperand(2), VT, false, Cnt))
4810         break;
4811       llvm_unreachable("invalid shift count for vqshlu intrinsic");
4812
4813     case Intrinsic::arm_neon_vshiftn:
4814     case Intrinsic::arm_neon_vrshiftn:
4815     case Intrinsic::arm_neon_vqshiftns:
4816     case Intrinsic::arm_neon_vqshiftnu:
4817     case Intrinsic::arm_neon_vqshiftnsu:
4818     case Intrinsic::arm_neon_vqrshiftns:
4819     case Intrinsic::arm_neon_vqrshiftnu:
4820     case Intrinsic::arm_neon_vqrshiftnsu:
4821       // Narrowing shifts require an immediate right shift.
4822       if (isVShiftRImm(N->getOperand(2), VT, true, true, Cnt))
4823         break;
4824       llvm_unreachable("invalid shift count for narrowing vector shift "
4825                        "intrinsic");
4826
4827     default:
4828       llvm_unreachable("unhandled vector shift");
4829     }
4830
4831     switch (IntNo) {
4832     case Intrinsic::arm_neon_vshifts:
4833     case Intrinsic::arm_neon_vshiftu:
4834       // Opcode already set above.
4835       break;
4836     case Intrinsic::arm_neon_vshiftls:
4837     case Intrinsic::arm_neon_vshiftlu:
4838       if (Cnt == VT.getVectorElementType().getSizeInBits())
4839         VShiftOpc = ARMISD::VSHLLi;
4840       else
4841         VShiftOpc = (IntNo == Intrinsic::arm_neon_vshiftls ?
4842                      ARMISD::VSHLLs : ARMISD::VSHLLu);
4843       break;
4844     case Intrinsic::arm_neon_vshiftn:
4845       VShiftOpc = ARMISD::VSHRN; break;
4846     case Intrinsic::arm_neon_vrshifts:
4847       VShiftOpc = ARMISD::VRSHRs; break;
4848     case Intrinsic::arm_neon_vrshiftu:
4849       VShiftOpc = ARMISD::VRSHRu; break;
4850     case Intrinsic::arm_neon_vrshiftn:
4851       VShiftOpc = ARMISD::VRSHRN; break;
4852     case Intrinsic::arm_neon_vqshifts:
4853       VShiftOpc = ARMISD::VQSHLs; break;
4854     case Intrinsic::arm_neon_vqshiftu:
4855       VShiftOpc = ARMISD::VQSHLu; break;
4856     case Intrinsic::arm_neon_vqshiftsu:
4857       VShiftOpc = ARMISD::VQSHLsu; break;
4858     case Intrinsic::arm_neon_vqshiftns:
4859       VShiftOpc = ARMISD::VQSHRNs; break;
4860     case Intrinsic::arm_neon_vqshiftnu:
4861       VShiftOpc = ARMISD::VQSHRNu; break;
4862     case Intrinsic::arm_neon_vqshiftnsu:
4863       VShiftOpc = ARMISD::VQSHRNsu; break;
4864     case Intrinsic::arm_neon_vqrshiftns:
4865       VShiftOpc = ARMISD::VQRSHRNs; break;
4866     case Intrinsic::arm_neon_vqrshiftnu:
4867       VShiftOpc = ARMISD::VQRSHRNu; break;
4868     case Intrinsic::arm_neon_vqrshiftnsu:
4869       VShiftOpc = ARMISD::VQRSHRNsu; break;
4870     }
4871
4872     return DAG.getNode(VShiftOpc, N->getDebugLoc(), N->getValueType(0),
4873                        N->getOperand(1), DAG.getConstant(Cnt, MVT::i32));
4874   }
4875
4876   case Intrinsic::arm_neon_vshiftins: {
4877     EVT VT = N->getOperand(1).getValueType();
4878     int64_t Cnt;
4879     unsigned VShiftOpc = 0;
4880
4881     if (isVShiftLImm(N->getOperand(3), VT, false, Cnt))
4882       VShiftOpc = ARMISD::VSLI;
4883     else if (isVShiftRImm(N->getOperand(3), VT, false, true, Cnt))
4884       VShiftOpc = ARMISD::VSRI;
4885     else {
4886       llvm_unreachable("invalid shift count for vsli/vsri intrinsic");
4887     }
4888
4889     return DAG.getNode(VShiftOpc, N->getDebugLoc(), N->getValueType(0),
4890                        N->getOperand(1), N->getOperand(2),
4891                        DAG.getConstant(Cnt, MVT::i32));
4892   }
4893
4894   case Intrinsic::arm_neon_vqrshifts:
4895   case Intrinsic::arm_neon_vqrshiftu:
4896     // No immediate versions of these to check for.
4897     break;
4898   }
4899
4900   return SDValue();
4901 }
4902
4903 /// PerformShiftCombine - Checks for immediate versions of vector shifts and
4904 /// lowers them.  As with the vector shift intrinsics, this is done during DAG
4905 /// combining instead of DAG legalizing because the build_vectors for 64-bit
4906 /// vector element shift counts are generally not legal, and it is hard to see
4907 /// their values after they get legalized to loads from a constant pool.
4908 static SDValue PerformShiftCombine(SDNode *N, SelectionDAG &DAG,
4909                                    const ARMSubtarget *ST) {
4910   EVT VT = N->getValueType(0);
4911
4912   // Nothing to be done for scalar shifts.
4913   if (! VT.isVector())
4914     return SDValue();
4915
4916   assert(ST->hasNEON() && "unexpected vector shift");
4917   int64_t Cnt;
4918
4919   switch (N->getOpcode()) {
4920   default: llvm_unreachable("unexpected shift opcode");
4921
4922   case ISD::SHL:
4923     if (isVShiftLImm(N->getOperand(1), VT, false, Cnt))
4924       return DAG.getNode(ARMISD::VSHL, N->getDebugLoc(), VT, N->getOperand(0),
4925                          DAG.getConstant(Cnt, MVT::i32));
4926     break;
4927
4928   case ISD::SRA:
4929   case ISD::SRL:
4930     if (isVShiftRImm(N->getOperand(1), VT, false, false, Cnt)) {
4931       unsigned VShiftOpc = (N->getOpcode() == ISD::SRA ?
4932                             ARMISD::VSHRs : ARMISD::VSHRu);
4933       return DAG.getNode(VShiftOpc, N->getDebugLoc(), VT, N->getOperand(0),
4934                          DAG.getConstant(Cnt, MVT::i32));
4935     }
4936   }
4937   return SDValue();
4938 }
4939
4940 /// PerformExtendCombine - Target-specific DAG combining for ISD::SIGN_EXTEND,
4941 /// ISD::ZERO_EXTEND, and ISD::ANY_EXTEND.
4942 static SDValue PerformExtendCombine(SDNode *N, SelectionDAG &DAG,
4943                                     const ARMSubtarget *ST) {
4944   SDValue N0 = N->getOperand(0);
4945
4946   // Check for sign- and zero-extensions of vector extract operations of 8-
4947   // and 16-bit vector elements.  NEON supports these directly.  They are
4948   // handled during DAG combining because type legalization will promote them
4949   // to 32-bit types and it is messy to recognize the operations after that.
4950   if (ST->hasNEON() && N0.getOpcode() == ISD::EXTRACT_VECTOR_ELT) {
4951     SDValue Vec = N0.getOperand(0);
4952     SDValue Lane = N0.getOperand(1);
4953     EVT VT = N->getValueType(0);
4954     EVT EltVT = N0.getValueType();
4955     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
4956
4957     if (VT == MVT::i32 &&
4958         (EltVT == MVT::i8 || EltVT == MVT::i16) &&
4959         TLI.isTypeLegal(Vec.getValueType()) &&
4960         isa<ConstantSDNode>(Lane)) {
4961
4962       unsigned Opc = 0;
4963       switch (N->getOpcode()) {
4964       default: llvm_unreachable("unexpected opcode");
4965       case ISD::SIGN_EXTEND:
4966         Opc = ARMISD::VGETLANEs;
4967         break;
4968       case ISD::ZERO_EXTEND:
4969       case ISD::ANY_EXTEND:
4970         Opc = ARMISD::VGETLANEu;
4971         break;
4972       }
4973       return DAG.getNode(Opc, N->getDebugLoc(), VT, Vec, Lane);
4974     }
4975   }
4976
4977   return SDValue();
4978 }
4979
4980 /// PerformSELECT_CCCombine - Target-specific DAG combining for ISD::SELECT_CC
4981 /// to match f32 max/min patterns to use NEON vmax/vmin instructions.
4982 static SDValue PerformSELECT_CCCombine(SDNode *N, SelectionDAG &DAG,
4983                                        const ARMSubtarget *ST) {
4984   // If the target supports NEON, try to use vmax/vmin instructions for f32
4985   // selects like "x < y ? x : y".  Unless the NoNaNsFPMath option is set,
4986   // be careful about NaNs:  NEON's vmax/vmin return NaN if either operand is
4987   // a NaN; only do the transformation when it matches that behavior.
4988
4989   // For now only do this when using NEON for FP operations; if using VFP, it
4990   // is not obvious that the benefit outweighs the cost of switching to the
4991   // NEON pipeline.
4992   if (!ST->hasNEON() || !ST->useNEONForSinglePrecisionFP() ||
4993       N->getValueType(0) != MVT::f32)
4994     return SDValue();
4995
4996   SDValue CondLHS = N->getOperand(0);
4997   SDValue CondRHS = N->getOperand(1);
4998   SDValue LHS = N->getOperand(2);
4999   SDValue RHS = N->getOperand(3);
5000   ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(4))->get();
5001
5002   unsigned Opcode = 0;
5003   bool IsReversed;
5004   if (DAG.isEqualTo(LHS, CondLHS) && DAG.isEqualTo(RHS, CondRHS)) {
5005     IsReversed = false; // x CC y ? x : y
5006   } else if (DAG.isEqualTo(LHS, CondRHS) && DAG.isEqualTo(RHS, CondLHS)) {
5007     IsReversed = true ; // x CC y ? y : x
5008   } else {
5009     return SDValue();
5010   }
5011
5012   bool IsUnordered;
5013   switch (CC) {
5014   default: break;
5015   case ISD::SETOLT:
5016   case ISD::SETOLE:
5017   case ISD::SETLT:
5018   case ISD::SETLE:
5019   case ISD::SETULT:
5020   case ISD::SETULE:
5021     // If LHS is NaN, an ordered comparison will be false and the result will
5022     // be the RHS, but vmin(NaN, RHS) = NaN.  Avoid this by checking that LHS
5023     // != NaN.  Likewise, for unordered comparisons, check for RHS != NaN.
5024     IsUnordered = (CC == ISD::SETULT || CC == ISD::SETULE);
5025     if (!DAG.isKnownNeverNaN(IsUnordered ? RHS : LHS))
5026       break;
5027     // For less-than-or-equal comparisons, "+0 <= -0" will be true but vmin
5028     // will return -0, so vmin can only be used for unsafe math or if one of
5029     // the operands is known to be nonzero.
5030     if ((CC == ISD::SETLE || CC == ISD::SETOLE || CC == ISD::SETULE) &&
5031         !UnsafeFPMath &&
5032         !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
5033       break;
5034     Opcode = IsReversed ? ARMISD::FMAX : ARMISD::FMIN;
5035     break;
5036
5037   case ISD::SETOGT:
5038   case ISD::SETOGE:
5039   case ISD::SETGT:
5040   case ISD::SETGE:
5041   case ISD::SETUGT:
5042   case ISD::SETUGE:
5043     // If LHS is NaN, an ordered comparison will be false and the result will
5044     // be the RHS, but vmax(NaN, RHS) = NaN.  Avoid this by checking that LHS
5045     // != NaN.  Likewise, for unordered comparisons, check for RHS != NaN.
5046     IsUnordered = (CC == ISD::SETUGT || CC == ISD::SETUGE);
5047     if (!DAG.isKnownNeverNaN(IsUnordered ? RHS : LHS))
5048       break;
5049     // For greater-than-or-equal comparisons, "-0 >= +0" will be true but vmax
5050     // will return +0, so vmax can only be used for unsafe math or if one of
5051     // the operands is known to be nonzero.
5052     if ((CC == ISD::SETGE || CC == ISD::SETOGE || CC == ISD::SETUGE) &&
5053         !UnsafeFPMath &&
5054         !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
5055       break;
5056     Opcode = IsReversed ? ARMISD::FMIN : ARMISD::FMAX;
5057     break;
5058   }
5059
5060   if (!Opcode)
5061     return SDValue();
5062   return DAG.getNode(Opcode, N->getDebugLoc(), N->getValueType(0), LHS, RHS);
5063 }
5064
5065 SDValue ARMTargetLowering::PerformDAGCombine(SDNode *N,
5066                                              DAGCombinerInfo &DCI) const {
5067   switch (N->getOpcode()) {
5068   default: break;
5069   case ISD::ADD:        return PerformADDCombine(N, DCI);
5070   case ISD::SUB:        return PerformSUBCombine(N, DCI);
5071   case ISD::MUL:        return PerformMULCombine(N, DCI, Subtarget);
5072   case ISD::OR:         return PerformORCombine(N, DCI, Subtarget);
5073   case ARMISD::VMOVRRD: return PerformVMOVRRDCombine(N, DCI);
5074   case ARMISD::VMOVDRR: return PerformVMOVDRRCombine(N, DCI.DAG);
5075   case ISD::BUILD_VECTOR: return PerformBUILD_VECTORCombine(N, DCI.DAG);
5076   case ISD::VECTOR_SHUFFLE: return PerformVECTOR_SHUFFLECombine(N, DCI.DAG);
5077   case ARMISD::VDUPLANE: return PerformVDUPLANECombine(N, DCI.DAG);
5078   case ISD::INTRINSIC_WO_CHAIN: return PerformIntrinsicCombine(N, DCI.DAG);
5079   case ISD::SHL:
5080   case ISD::SRA:
5081   case ISD::SRL:        return PerformShiftCombine(N, DCI.DAG, Subtarget);
5082   case ISD::SIGN_EXTEND:
5083   case ISD::ZERO_EXTEND:
5084   case ISD::ANY_EXTEND: return PerformExtendCombine(N, DCI.DAG, Subtarget);
5085   case ISD::SELECT_CC:  return PerformSELECT_CCCombine(N, DCI.DAG, Subtarget);
5086   }
5087   return SDValue();
5088 }
5089
5090 bool ARMTargetLowering::allowsUnalignedMemoryAccesses(EVT VT) const {
5091   if (!Subtarget->allowsUnalignedMem())
5092     return false;
5093
5094   switch (VT.getSimpleVT().SimpleTy) {
5095   default:
5096     return false;
5097   case MVT::i8:
5098   case MVT::i16:
5099   case MVT::i32:
5100     return true;
5101   // FIXME: VLD1 etc with standard alignment is legal.
5102   }
5103 }
5104
5105 static bool isLegalT1AddressImmediate(int64_t V, EVT VT) {
5106   if (V < 0)
5107     return false;
5108
5109   unsigned Scale = 1;
5110   switch (VT.getSimpleVT().SimpleTy) {
5111   default: return false;
5112   case MVT::i1:
5113   case MVT::i8:
5114     // Scale == 1;
5115     break;
5116   case MVT::i16:
5117     // Scale == 2;
5118     Scale = 2;
5119     break;
5120   case MVT::i32:
5121     // Scale == 4;
5122     Scale = 4;
5123     break;
5124   }
5125
5126   if ((V & (Scale - 1)) != 0)
5127     return false;
5128   V /= Scale;
5129   return V == (V & ((1LL << 5) - 1));
5130 }
5131
5132 static bool isLegalT2AddressImmediate(int64_t V, EVT VT,
5133                                       const ARMSubtarget *Subtarget) {
5134   bool isNeg = false;
5135   if (V < 0) {
5136     isNeg = true;
5137     V = - V;
5138   }
5139
5140   switch (VT.getSimpleVT().SimpleTy) {
5141   default: return false;
5142   case MVT::i1:
5143   case MVT::i8:
5144   case MVT::i16:
5145   case MVT::i32:
5146     // + imm12 or - imm8
5147     if (isNeg)
5148       return V == (V & ((1LL << 8) - 1));
5149     return V == (V & ((1LL << 12) - 1));
5150   case MVT::f32:
5151   case MVT::f64:
5152     // Same as ARM mode. FIXME: NEON?
5153     if (!Subtarget->hasVFP2())
5154       return false;
5155     if ((V & 3) != 0)
5156       return false;
5157     V >>= 2;
5158     return V == (V & ((1LL << 8) - 1));
5159   }
5160 }
5161
5162 /// isLegalAddressImmediate - Return true if the integer value can be used
5163 /// as the offset of the target addressing mode for load / store of the
5164 /// given type.
5165 static bool isLegalAddressImmediate(int64_t V, EVT VT,
5166                                     const ARMSubtarget *Subtarget) {
5167   if (V == 0)
5168     return true;
5169
5170   if (!VT.isSimple())
5171     return false;
5172
5173   if (Subtarget->isThumb1Only())
5174     return isLegalT1AddressImmediate(V, VT);
5175   else if (Subtarget->isThumb2())
5176     return isLegalT2AddressImmediate(V, VT, Subtarget);
5177
5178   // ARM mode.
5179   if (V < 0)
5180     V = - V;
5181   switch (VT.getSimpleVT().SimpleTy) {
5182   default: return false;
5183   case MVT::i1:
5184   case MVT::i8:
5185   case MVT::i32:
5186     // +- imm12
5187     return V == (V & ((1LL << 12) - 1));
5188   case MVT::i16:
5189     // +- imm8
5190     return V == (V & ((1LL << 8) - 1));
5191   case MVT::f32:
5192   case MVT::f64:
5193     if (!Subtarget->hasVFP2()) // FIXME: NEON?
5194       return false;
5195     if ((V & 3) != 0)
5196       return false;
5197     V >>= 2;
5198     return V == (V & ((1LL << 8) - 1));
5199   }
5200 }
5201
5202 bool ARMTargetLowering::isLegalT2ScaledAddressingMode(const AddrMode &AM,
5203                                                       EVT VT) const {
5204   int Scale = AM.Scale;
5205   if (Scale < 0)
5206     return false;
5207
5208   switch (VT.getSimpleVT().SimpleTy) {
5209   default: return false;
5210   case MVT::i1:
5211   case MVT::i8:
5212   case MVT::i16:
5213   case MVT::i32:
5214     if (Scale == 1)
5215       return true;
5216     // r + r << imm
5217     Scale = Scale & ~1;
5218     return Scale == 2 || Scale == 4 || Scale == 8;
5219   case MVT::i64:
5220     // r + r
5221     if (((unsigned)AM.HasBaseReg + Scale) <= 2)
5222       return true;
5223     return false;
5224   case MVT::isVoid:
5225     // Note, we allow "void" uses (basically, uses that aren't loads or
5226     // stores), because arm allows folding a scale into many arithmetic
5227     // operations.  This should be made more precise and revisited later.
5228
5229     // Allow r << imm, but the imm has to be a multiple of two.
5230     if (Scale & 1) return false;
5231     return isPowerOf2_32(Scale);
5232   }
5233 }
5234
5235 /// isLegalAddressingMode - Return true if the addressing mode represented
5236 /// by AM is legal for this target, for a load/store of the specified type.
5237 bool ARMTargetLowering::isLegalAddressingMode(const AddrMode &AM,
5238                                               const Type *Ty) const {
5239   EVT VT = getValueType(Ty, true);
5240   if (!isLegalAddressImmediate(AM.BaseOffs, VT, Subtarget))
5241     return false;
5242
5243   // Can never fold addr of global into load/store.
5244   if (AM.BaseGV)
5245     return false;
5246
5247   switch (AM.Scale) {
5248   case 0:  // no scale reg, must be "r+i" or "r", or "i".
5249     break;
5250   case 1:
5251     if (Subtarget->isThumb1Only())
5252       return false;
5253     // FALL THROUGH.
5254   default:
5255     // ARM doesn't support any R+R*scale+imm addr modes.
5256     if (AM.BaseOffs)
5257       return false;
5258
5259     if (!VT.isSimple())
5260       return false;
5261
5262     if (Subtarget->isThumb2())
5263       return isLegalT2ScaledAddressingMode(AM, VT);
5264
5265     int Scale = AM.Scale;
5266     switch (VT.getSimpleVT().SimpleTy) {
5267     default: return false;
5268     case MVT::i1:
5269     case MVT::i8:
5270     case MVT::i32:
5271       if (Scale < 0) Scale = -Scale;
5272       if (Scale == 1)
5273         return true;
5274       // r + r << imm
5275       return isPowerOf2_32(Scale & ~1);
5276     case MVT::i16:
5277     case MVT::i64:
5278       // r + r
5279       if (((unsigned)AM.HasBaseReg + Scale) <= 2)
5280         return true;
5281       return false;
5282
5283     case MVT::isVoid:
5284       // Note, we allow "void" uses (basically, uses that aren't loads or
5285       // stores), because arm allows folding a scale into many arithmetic
5286       // operations.  This should be made more precise and revisited later.
5287
5288       // Allow r << imm, but the imm has to be a multiple of two.
5289       if (Scale & 1) return false;
5290       return isPowerOf2_32(Scale);
5291     }
5292     break;
5293   }
5294   return true;
5295 }
5296
5297 /// isLegalICmpImmediate - Return true if the specified immediate is legal
5298 /// icmp immediate, that is the target has icmp instructions which can compare
5299 /// a register against the immediate without having to materialize the
5300 /// immediate into a register.
5301 bool ARMTargetLowering::isLegalICmpImmediate(int64_t Imm) const {
5302   if (!Subtarget->isThumb())
5303     return ARM_AM::getSOImmVal(Imm) != -1;
5304   if (Subtarget->isThumb2())
5305     return ARM_AM::getT2SOImmVal(Imm) != -1;
5306   return Imm >= 0 && Imm <= 255;
5307 }
5308
5309 static bool getARMIndexedAddressParts(SDNode *Ptr, EVT VT,
5310                                       bool isSEXTLoad, SDValue &Base,
5311                                       SDValue &Offset, bool &isInc,
5312                                       SelectionDAG &DAG) {
5313   if (Ptr->getOpcode() != ISD::ADD && Ptr->getOpcode() != ISD::SUB)
5314     return false;
5315
5316   if (VT == MVT::i16 || ((VT == MVT::i8 || VT == MVT::i1) && isSEXTLoad)) {
5317     // AddressingMode 3
5318     Base = Ptr->getOperand(0);
5319     if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Ptr->getOperand(1))) {
5320       int RHSC = (int)RHS->getZExtValue();
5321       if (RHSC < 0 && RHSC > -256) {
5322         assert(Ptr->getOpcode() == ISD::ADD);
5323         isInc = false;
5324         Offset = DAG.getConstant(-RHSC, RHS->getValueType(0));
5325         return true;
5326       }
5327     }
5328     isInc = (Ptr->getOpcode() == ISD::ADD);
5329     Offset = Ptr->getOperand(1);
5330     return true;
5331   } else if (VT == MVT::i32 || VT == MVT::i8 || VT == MVT::i1) {
5332     // AddressingMode 2
5333     if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Ptr->getOperand(1))) {
5334       int RHSC = (int)RHS->getZExtValue();
5335       if (RHSC < 0 && RHSC > -0x1000) {
5336         assert(Ptr->getOpcode() == ISD::ADD);
5337         isInc = false;
5338         Offset = DAG.getConstant(-RHSC, RHS->getValueType(0));
5339         Base = Ptr->getOperand(0);
5340         return true;
5341       }
5342     }
5343
5344     if (Ptr->getOpcode() == ISD::ADD) {
5345       isInc = true;
5346       ARM_AM::ShiftOpc ShOpcVal= ARM_AM::getShiftOpcForNode(Ptr->getOperand(0));
5347       if (ShOpcVal != ARM_AM::no_shift) {
5348         Base = Ptr->getOperand(1);
5349         Offset = Ptr->getOperand(0);
5350       } else {
5351         Base = Ptr->getOperand(0);
5352         Offset = Ptr->getOperand(1);
5353       }
5354       return true;
5355     }
5356
5357     isInc = (Ptr->getOpcode() == ISD::ADD);
5358     Base = Ptr->getOperand(0);
5359     Offset = Ptr->getOperand(1);
5360     return true;
5361   }
5362
5363   // FIXME: Use VLDM / VSTM to emulate indexed FP load / store.
5364   return false;
5365 }
5366
5367 static bool getT2IndexedAddressParts(SDNode *Ptr, EVT VT,
5368                                      bool isSEXTLoad, SDValue &Base,
5369                                      SDValue &Offset, bool &isInc,
5370                                      SelectionDAG &DAG) {
5371   if (Ptr->getOpcode() != ISD::ADD && Ptr->getOpcode() != ISD::SUB)
5372     return false;
5373
5374   Base = Ptr->getOperand(0);
5375   if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Ptr->getOperand(1))) {
5376     int RHSC = (int)RHS->getZExtValue();
5377     if (RHSC < 0 && RHSC > -0x100) { // 8 bits.
5378       assert(Ptr->getOpcode() == ISD::ADD);
5379       isInc = false;
5380       Offset = DAG.getConstant(-RHSC, RHS->getValueType(0));
5381       return true;
5382     } else if (RHSC > 0 && RHSC < 0x100) { // 8 bit, no zero.
5383       isInc = Ptr->getOpcode() == ISD::ADD;
5384       Offset = DAG.getConstant(RHSC, RHS->getValueType(0));
5385       return true;
5386     }
5387   }
5388
5389   return false;
5390 }
5391
5392 /// getPreIndexedAddressParts - returns true by value, base pointer and
5393 /// offset pointer and addressing mode by reference if the node's address
5394 /// can be legally represented as pre-indexed load / store address.
5395 bool
5396 ARMTargetLowering::getPreIndexedAddressParts(SDNode *N, SDValue &Base,
5397                                              SDValue &Offset,
5398                                              ISD::MemIndexedMode &AM,
5399                                              SelectionDAG &DAG) const {
5400   if (Subtarget->isThumb1Only())
5401     return false;
5402
5403   EVT VT;
5404   SDValue Ptr;
5405   bool isSEXTLoad = false;
5406   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
5407     Ptr = LD->getBasePtr();
5408     VT  = LD->getMemoryVT();
5409     isSEXTLoad = LD->getExtensionType() == ISD::SEXTLOAD;
5410   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
5411     Ptr = ST->getBasePtr();
5412     VT  = ST->getMemoryVT();
5413   } else
5414     return false;
5415
5416   bool isInc;
5417   bool isLegal = false;
5418   if (Subtarget->isThumb2())
5419     isLegal = getT2IndexedAddressParts(Ptr.getNode(), VT, isSEXTLoad, Base,
5420                                        Offset, isInc, DAG);
5421   else
5422     isLegal = getARMIndexedAddressParts(Ptr.getNode(), VT, isSEXTLoad, Base,
5423                                         Offset, isInc, DAG);
5424   if (!isLegal)
5425     return false;
5426
5427   AM = isInc ? ISD::PRE_INC : ISD::PRE_DEC;
5428   return true;
5429 }
5430
5431 /// getPostIndexedAddressParts - returns true by value, base pointer and
5432 /// offset pointer and addressing mode by reference if this node can be
5433 /// combined with a load / store to form a post-indexed load / store.
5434 bool ARMTargetLowering::getPostIndexedAddressParts(SDNode *N, SDNode *Op,
5435                                                    SDValue &Base,
5436                                                    SDValue &Offset,
5437                                                    ISD::MemIndexedMode &AM,
5438                                                    SelectionDAG &DAG) const {
5439   if (Subtarget->isThumb1Only())
5440     return false;
5441
5442   EVT VT;
5443   SDValue Ptr;
5444   bool isSEXTLoad = false;
5445   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
5446     VT  = LD->getMemoryVT();
5447     Ptr = LD->getBasePtr();
5448     isSEXTLoad = LD->getExtensionType() == ISD::SEXTLOAD;
5449   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
5450     VT  = ST->getMemoryVT();
5451     Ptr = ST->getBasePtr();
5452   } else
5453     return false;
5454
5455   bool isInc;
5456   bool isLegal = false;
5457   if (Subtarget->isThumb2())
5458     isLegal = getT2IndexedAddressParts(Op, VT, isSEXTLoad, Base, Offset,
5459                                        isInc, DAG);
5460   else
5461     isLegal = getARMIndexedAddressParts(Op, VT, isSEXTLoad, Base, Offset,
5462                                         isInc, DAG);
5463   if (!isLegal)
5464     return false;
5465
5466   if (Ptr != Base) {
5467     // Swap base ptr and offset to catch more post-index load / store when
5468     // it's legal. In Thumb2 mode, offset must be an immediate.
5469     if (Ptr == Offset && Op->getOpcode() == ISD::ADD &&
5470         !Subtarget->isThumb2())
5471       std::swap(Base, Offset);
5472
5473     // Post-indexed load / store update the base pointer.
5474     if (Ptr != Base)
5475       return false;
5476   }
5477
5478   AM = isInc ? ISD::POST_INC : ISD::POST_DEC;
5479   return true;
5480 }
5481
5482 void ARMTargetLowering::computeMaskedBitsForTargetNode(const SDValue Op,
5483                                                        const APInt &Mask,
5484                                                        APInt &KnownZero,
5485                                                        APInt &KnownOne,
5486                                                        const SelectionDAG &DAG,
5487                                                        unsigned Depth) const {
5488   KnownZero = KnownOne = APInt(Mask.getBitWidth(), 0);
5489   switch (Op.getOpcode()) {
5490   default: break;
5491   case ARMISD::CMOV: {
5492     // Bits are known zero/one if known on the LHS and RHS.
5493     DAG.ComputeMaskedBits(Op.getOperand(0), Mask, KnownZero, KnownOne, Depth+1);
5494     if (KnownZero == 0 && KnownOne == 0) return;
5495
5496     APInt KnownZeroRHS, KnownOneRHS;
5497     DAG.ComputeMaskedBits(Op.getOperand(1), Mask,
5498                           KnownZeroRHS, KnownOneRHS, Depth+1);
5499     KnownZero &= KnownZeroRHS;
5500     KnownOne  &= KnownOneRHS;
5501     return;
5502   }
5503   }
5504 }
5505
5506 //===----------------------------------------------------------------------===//
5507 //                           ARM Inline Assembly Support
5508 //===----------------------------------------------------------------------===//
5509
5510 /// getConstraintType - Given a constraint letter, return the type of
5511 /// constraint it is for this target.
5512 ARMTargetLowering::ConstraintType
5513 ARMTargetLowering::getConstraintType(const std::string &Constraint) const {
5514   if (Constraint.size() == 1) {
5515     switch (Constraint[0]) {
5516     default:  break;
5517     case 'l': return C_RegisterClass;
5518     case 'w': return C_RegisterClass;
5519     }
5520   }
5521   return TargetLowering::getConstraintType(Constraint);
5522 }
5523
5524 /// Examine constraint type and operand type and determine a weight value.
5525 /// This object must already have been set up with the operand type
5526 /// and the current alternative constraint selected.
5527 TargetLowering::ConstraintWeight
5528 ARMTargetLowering::getSingleConstraintMatchWeight(
5529     AsmOperandInfo &info, const char *constraint) const {
5530   ConstraintWeight weight = CW_Invalid;
5531   Value *CallOperandVal = info.CallOperandVal;
5532     // If we don't have a value, we can't do a match,
5533     // but allow it at the lowest weight.
5534   if (CallOperandVal == NULL)
5535     return CW_Default;
5536   const Type *type = CallOperandVal->getType();
5537   // Look at the constraint type.
5538   switch (*constraint) {
5539   default:
5540     weight = TargetLowering::getSingleConstraintMatchWeight(info, constraint);
5541     break;
5542   case 'l':
5543     if (type->isIntegerTy()) {
5544       if (Subtarget->isThumb())
5545         weight = CW_SpecificReg;
5546       else
5547         weight = CW_Register;
5548     }
5549     break;
5550   case 'w':
5551     if (type->isFloatingPointTy())
5552       weight = CW_Register;
5553     break;
5554   }
5555   return weight;
5556 }
5557
5558 std::pair<unsigned, const TargetRegisterClass*>
5559 ARMTargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
5560                                                 EVT VT) const {
5561   if (Constraint.size() == 1) {
5562     // GCC ARM Constraint Letters
5563     switch (Constraint[0]) {
5564     case 'l':
5565       if (Subtarget->isThumb())
5566         return std::make_pair(0U, ARM::tGPRRegisterClass);
5567       else
5568         return std::make_pair(0U, ARM::GPRRegisterClass);
5569     case 'r':
5570       return std::make_pair(0U, ARM::GPRRegisterClass);
5571     case 'w':
5572       if (VT == MVT::f32)
5573         return std::make_pair(0U, ARM::SPRRegisterClass);
5574       if (VT.getSizeInBits() == 64)
5575         return std::make_pair(0U, ARM::DPRRegisterClass);
5576       if (VT.getSizeInBits() == 128)
5577         return std::make_pair(0U, ARM::QPRRegisterClass);
5578       break;
5579     }
5580   }
5581   if (StringRef("{cc}").equals_lower(Constraint))
5582     return std::make_pair(unsigned(ARM::CPSR), ARM::CCRRegisterClass);
5583
5584   return TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
5585 }
5586
5587 std::vector<unsigned> ARMTargetLowering::
5588 getRegClassForInlineAsmConstraint(const std::string &Constraint,
5589                                   EVT VT) const {
5590   if (Constraint.size() != 1)
5591     return std::vector<unsigned>();
5592
5593   switch (Constraint[0]) {      // GCC ARM Constraint Letters
5594   default: break;
5595   case 'l':
5596     return make_vector<unsigned>(ARM::R0, ARM::R1, ARM::R2, ARM::R3,
5597                                  ARM::R4, ARM::R5, ARM::R6, ARM::R7,
5598                                  0);
5599   case 'r':
5600     return make_vector<unsigned>(ARM::R0, ARM::R1, ARM::R2, ARM::R3,
5601                                  ARM::R4, ARM::R5, ARM::R6, ARM::R7,
5602                                  ARM::R8, ARM::R9, ARM::R10, ARM::R11,
5603                                  ARM::R12, ARM::LR, 0);
5604   case 'w':
5605     if (VT == MVT::f32)
5606       return make_vector<unsigned>(ARM::S0, ARM::S1, ARM::S2, ARM::S3,
5607                                    ARM::S4, ARM::S5, ARM::S6, ARM::S7,
5608                                    ARM::S8, ARM::S9, ARM::S10, ARM::S11,
5609                                    ARM::S12,ARM::S13,ARM::S14,ARM::S15,
5610                                    ARM::S16,ARM::S17,ARM::S18,ARM::S19,
5611                                    ARM::S20,ARM::S21,ARM::S22,ARM::S23,
5612                                    ARM::S24,ARM::S25,ARM::S26,ARM::S27,
5613                                    ARM::S28,ARM::S29,ARM::S30,ARM::S31, 0);
5614     if (VT.getSizeInBits() == 64)
5615       return make_vector<unsigned>(ARM::D0, ARM::D1, ARM::D2, ARM::D3,
5616                                    ARM::D4, ARM::D5, ARM::D6, ARM::D7,
5617                                    ARM::D8, ARM::D9, ARM::D10,ARM::D11,
5618                                    ARM::D12,ARM::D13,ARM::D14,ARM::D15, 0);
5619     if (VT.getSizeInBits() == 128)
5620       return make_vector<unsigned>(ARM::Q0, ARM::Q1, ARM::Q2, ARM::Q3,
5621                                    ARM::Q4, ARM::Q5, ARM::Q6, ARM::Q7, 0);
5622       break;
5623   }
5624
5625   return std::vector<unsigned>();
5626 }
5627
5628 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
5629 /// vector.  If it is invalid, don't add anything to Ops.
5630 void ARMTargetLowering::LowerAsmOperandForConstraint(SDValue Op,
5631                                                      char Constraint,
5632                                                      std::vector<SDValue>&Ops,
5633                                                      SelectionDAG &DAG) const {
5634   SDValue Result(0, 0);
5635
5636   switch (Constraint) {
5637   default: break;
5638   case 'I': case 'J': case 'K': case 'L':
5639   case 'M': case 'N': case 'O':
5640     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op);
5641     if (!C)
5642       return;
5643
5644     int64_t CVal64 = C->getSExtValue();
5645     int CVal = (int) CVal64;
5646     // None of these constraints allow values larger than 32 bits.  Check
5647     // that the value fits in an int.
5648     if (CVal != CVal64)
5649       return;
5650
5651     switch (Constraint) {
5652       case 'I':
5653         if (Subtarget->isThumb1Only()) {
5654           // This must be a constant between 0 and 255, for ADD
5655           // immediates.
5656           if (CVal >= 0 && CVal <= 255)
5657             break;
5658         } else if (Subtarget->isThumb2()) {
5659           // A constant that can be used as an immediate value in a
5660           // data-processing instruction.
5661           if (ARM_AM::getT2SOImmVal(CVal) != -1)
5662             break;
5663         } else {
5664           // A constant that can be used as an immediate value in a
5665           // data-processing instruction.
5666           if (ARM_AM::getSOImmVal(CVal) != -1)
5667             break;
5668         }
5669         return;
5670
5671       case 'J':
5672         if (Subtarget->isThumb()) {  // FIXME thumb2
5673           // This must be a constant between -255 and -1, for negated ADD
5674           // immediates. This can be used in GCC with an "n" modifier that
5675           // prints the negated value, for use with SUB instructions. It is
5676           // not useful otherwise but is implemented for compatibility.
5677           if (CVal >= -255 && CVal <= -1)
5678             break;
5679         } else {
5680           // This must be a constant between -4095 and 4095. It is not clear
5681           // what this constraint is intended for. Implemented for
5682           // compatibility with GCC.
5683           if (CVal >= -4095 && CVal <= 4095)
5684             break;
5685         }
5686         return;
5687
5688       case 'K':
5689         if (Subtarget->isThumb1Only()) {
5690           // A 32-bit value where only one byte has a nonzero value. Exclude
5691           // zero to match GCC. This constraint is used by GCC internally for
5692           // constants that can be loaded with a move/shift combination.
5693           // It is not useful otherwise but is implemented for compatibility.
5694           if (CVal != 0 && ARM_AM::isThumbImmShiftedVal(CVal))
5695             break;
5696         } else if (Subtarget->isThumb2()) {
5697           // A constant whose bitwise inverse can be used as an immediate
5698           // value in a data-processing instruction. This can be used in GCC
5699           // with a "B" modifier that prints the inverted value, for use with
5700           // BIC and MVN instructions. It is not useful otherwise but is
5701           // implemented for compatibility.
5702           if (ARM_AM::getT2SOImmVal(~CVal) != -1)
5703             break;
5704         } else {
5705           // A constant whose bitwise inverse can be used as an immediate
5706           // value in a data-processing instruction. This can be used in GCC
5707           // with a "B" modifier that prints the inverted value, for use with
5708           // BIC and MVN instructions. It is not useful otherwise but is
5709           // implemented for compatibility.
5710           if (ARM_AM::getSOImmVal(~CVal) != -1)
5711             break;
5712         }
5713         return;
5714
5715       case 'L':
5716         if (Subtarget->isThumb1Only()) {
5717           // This must be a constant between -7 and 7,
5718           // for 3-operand ADD/SUB immediate instructions.
5719           if (CVal >= -7 && CVal < 7)
5720             break;
5721         } else if (Subtarget->isThumb2()) {
5722           // A constant whose negation can be used as an immediate value in a
5723           // data-processing instruction. This can be used in GCC with an "n"
5724           // modifier that prints the negated value, for use with SUB
5725           // instructions. It is not useful otherwise but is implemented for
5726           // compatibility.
5727           if (ARM_AM::getT2SOImmVal(-CVal) != -1)
5728             break;
5729         } else {
5730           // A constant whose negation can be used as an immediate value in a
5731           // data-processing instruction. This can be used in GCC with an "n"
5732           // modifier that prints the negated value, for use with SUB
5733           // instructions. It is not useful otherwise but is implemented for
5734           // compatibility.
5735           if (ARM_AM::getSOImmVal(-CVal) != -1)
5736             break;
5737         }
5738         return;
5739
5740       case 'M':
5741         if (Subtarget->isThumb()) { // FIXME thumb2
5742           // This must be a multiple of 4 between 0 and 1020, for
5743           // ADD sp + immediate.
5744           if ((CVal >= 0 && CVal <= 1020) && ((CVal & 3) == 0))
5745             break;
5746         } else {
5747           // A power of two or a constant between 0 and 32.  This is used in
5748           // GCC for the shift amount on shifted register operands, but it is
5749           // useful in general for any shift amounts.
5750           if ((CVal >= 0 && CVal <= 32) || ((CVal & (CVal - 1)) == 0))
5751             break;
5752         }
5753         return;
5754
5755       case 'N':
5756         if (Subtarget->isThumb()) {  // FIXME thumb2
5757           // This must be a constant between 0 and 31, for shift amounts.
5758           if (CVal >= 0 && CVal <= 31)
5759             break;
5760         }
5761         return;
5762
5763       case 'O':
5764         if (Subtarget->isThumb()) {  // FIXME thumb2
5765           // This must be a multiple of 4 between -508 and 508, for
5766           // ADD/SUB sp = sp + immediate.
5767           if ((CVal >= -508 && CVal <= 508) && ((CVal & 3) == 0))
5768             break;
5769         }
5770         return;
5771     }
5772     Result = DAG.getTargetConstant(CVal, Op.getValueType());
5773     break;
5774   }
5775
5776   if (Result.getNode()) {
5777     Ops.push_back(Result);
5778     return;
5779   }
5780   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, Ops, DAG);
5781 }
5782
5783 bool
5784 ARMTargetLowering::isOffsetFoldingLegal(const GlobalAddressSDNode *GA) const {
5785   // The ARM target isn't yet aware of offsets.
5786   return false;
5787 }
5788
5789 int ARM::getVFPf32Imm(const APFloat &FPImm) {
5790   APInt Imm = FPImm.bitcastToAPInt();
5791   uint32_t Sign = Imm.lshr(31).getZExtValue() & 1;
5792   int32_t Exp = (Imm.lshr(23).getSExtValue() & 0xff) - 127;  // -126 to 127
5793   int64_t Mantissa = Imm.getZExtValue() & 0x7fffff;  // 23 bits
5794
5795   // We can handle 4 bits of mantissa.
5796   // mantissa = (16+UInt(e:f:g:h))/16.
5797   if (Mantissa & 0x7ffff)
5798     return -1;
5799   Mantissa >>= 19;
5800   if ((Mantissa & 0xf) != Mantissa)
5801     return -1;
5802
5803   // We can handle 3 bits of exponent: exp == UInt(NOT(b):c:d)-3
5804   if (Exp < -3 || Exp > 4)
5805     return -1;
5806   Exp = ((Exp+3) & 0x7) ^ 4;
5807
5808   return ((int)Sign << 7) | (Exp << 4) | Mantissa;
5809 }
5810
5811 int ARM::getVFPf64Imm(const APFloat &FPImm) {
5812   APInt Imm = FPImm.bitcastToAPInt();
5813   uint64_t Sign = Imm.lshr(63).getZExtValue() & 1;
5814   int64_t Exp = (Imm.lshr(52).getSExtValue() & 0x7ff) - 1023;   // -1022 to 1023
5815   uint64_t Mantissa = Imm.getZExtValue() & 0xfffffffffffffLL;
5816
5817   // We can handle 4 bits of mantissa.
5818   // mantissa = (16+UInt(e:f:g:h))/16.
5819   if (Mantissa & 0xffffffffffffLL)
5820     return -1;
5821   Mantissa >>= 48;
5822   if ((Mantissa & 0xf) != Mantissa)
5823     return -1;
5824
5825   // We can handle 3 bits of exponent: exp == UInt(NOT(b):c:d)-3
5826   if (Exp < -3 || Exp > 4)
5827     return -1;
5828   Exp = ((Exp+3) & 0x7) ^ 4;
5829
5830   return ((int)Sign << 7) | (Exp << 4) | Mantissa;
5831 }
5832
5833 bool ARM::isBitFieldInvertedMask(unsigned v) {
5834   if (v == 0xffffffff)
5835     return 0;
5836   // there can be 1's on either or both "outsides", all the "inside"
5837   // bits must be 0's
5838   unsigned int lsb = 0, msb = 31;
5839   while (v & (1 << msb)) --msb;
5840   while (v & (1 << lsb)) ++lsb;
5841   for (unsigned int i = lsb; i <= msb; ++i) {
5842     if (v & (1 << i))
5843       return 0;
5844   }
5845   return 1;
5846 }
5847
5848 /// isFPImmLegal - Returns true if the target can instruction select the
5849 /// specified FP immediate natively. If false, the legalizer will
5850 /// materialize the FP immediate as a load from a constant pool.
5851 bool ARMTargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
5852   if (!Subtarget->hasVFP3())
5853     return false;
5854   if (VT == MVT::f32)
5855     return ARM::getVFPf32Imm(Imm) != -1;
5856   if (VT == MVT::f64)
5857     return ARM::getVFPf64Imm(Imm) != -1;
5858   return false;
5859 }
5860
5861 /// getTgtMemIntrinsic - Represent NEON load and store intrinsics as
5862 /// MemIntrinsicNodes.  The associated MachineMemOperands record the alignment
5863 /// specified in the intrinsic calls.
5864 bool ARMTargetLowering::getTgtMemIntrinsic(IntrinsicInfo &Info,
5865                                            const CallInst &I,
5866                                            unsigned Intrinsic) const {
5867   switch (Intrinsic) {
5868   case Intrinsic::arm_neon_vld1:
5869   case Intrinsic::arm_neon_vld2:
5870   case Intrinsic::arm_neon_vld3:
5871   case Intrinsic::arm_neon_vld4:
5872   case Intrinsic::arm_neon_vld2lane:
5873   case Intrinsic::arm_neon_vld3lane:
5874   case Intrinsic::arm_neon_vld4lane: {
5875     Info.opc = ISD::INTRINSIC_W_CHAIN;
5876     // Conservatively set memVT to the entire set of vectors loaded.
5877     uint64_t NumElts = getTargetData()->getTypeAllocSize(I.getType()) / 8;
5878     Info.memVT = EVT::getVectorVT(I.getType()->getContext(), MVT::i64, NumElts);
5879     Info.ptrVal = I.getArgOperand(0);
5880     Info.offset = 0;
5881     Value *AlignArg = I.getArgOperand(I.getNumArgOperands() - 1);
5882     Info.align = cast<ConstantInt>(AlignArg)->getZExtValue();
5883     Info.vol = false; // volatile loads with NEON intrinsics not supported
5884     Info.readMem = true;
5885     Info.writeMem = false;
5886     return true;
5887   }
5888   case Intrinsic::arm_neon_vst1:
5889   case Intrinsic::arm_neon_vst2:
5890   case Intrinsic::arm_neon_vst3:
5891   case Intrinsic::arm_neon_vst4:
5892   case Intrinsic::arm_neon_vst2lane:
5893   case Intrinsic::arm_neon_vst3lane:
5894   case Intrinsic::arm_neon_vst4lane: {
5895     Info.opc = ISD::INTRINSIC_VOID;
5896     // Conservatively set memVT to the entire set of vectors stored.
5897     unsigned NumElts = 0;
5898     for (unsigned ArgI = 1, ArgE = I.getNumArgOperands(); ArgI < ArgE; ++ArgI) {
5899       const Type *ArgTy = I.getArgOperand(ArgI)->getType();
5900       if (!ArgTy->isVectorTy())
5901         break;
5902       NumElts += getTargetData()->getTypeAllocSize(ArgTy) / 8;
5903     }
5904     Info.memVT = EVT::getVectorVT(I.getType()->getContext(), MVT::i64, NumElts);
5905     Info.ptrVal = I.getArgOperand(0);
5906     Info.offset = 0;
5907     Value *AlignArg = I.getArgOperand(I.getNumArgOperands() - 1);
5908     Info.align = cast<ConstantInt>(AlignArg)->getZExtValue();
5909     Info.vol = false; // volatile stores with NEON intrinsics not supported
5910     Info.readMem = false;
5911     Info.writeMem = true;
5912     return true;
5913   }
5914   default:
5915     break;
5916   }
5917
5918   return false;
5919 }