lib/Target/ARM/ARMISelLowering.cpp

   1 //===-- ARMISelLowering.cpp - ARM DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that ARM uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #define DEBUG_TYPE "arm-isel"
  16 #include "ARM.h"
  17 #include "ARMAddressingModes.h"
  18 #include "ARMCallingConv.h"
  19 #include "ARMConstantPoolValue.h"
  20 #include "ARMISelLowering.h"
  21 #include "ARMMachineFunctionInfo.h"
  22 #include "ARMPerfectShuffle.h"
  23 #include "ARMRegisterInfo.h"
  24 #include "ARMSubtarget.h"
  25 #include "ARMTargetMachine.h"
  26 #include "ARMTargetObjectFile.h"
  27 #include "llvm/CallingConv.h"
  28 #include "llvm/Constants.h"
  29 #include "llvm/Function.h"
  30 #include "llvm/GlobalValue.h"
  31 #include "llvm/Instruction.h"
  32 #include "llvm/Instructions.h"
  33 #include "llvm/Intrinsics.h"
  34 #include "llvm/Type.h"
  35 #include "llvm/CodeGen/CallingConvLower.h"
  36 #include "llvm/CodeGen/MachineBasicBlock.h"
  37 #include "llvm/CodeGen/MachineFrameInfo.h"
  38 #include "llvm/CodeGen/MachineFunction.h"
  39 #include "llvm/CodeGen/MachineInstrBuilder.h"
  40 #include "llvm/CodeGen/MachineRegisterInfo.h"
  41 #include "llvm/CodeGen/PseudoSourceValue.h"
  42 #include "llvm/CodeGen/SelectionDAG.h"
  43 #include "llvm/MC/MCSectionMachO.h"
  44 #include "llvm/Target/TargetOptions.h"
  45 #include "llvm/ADT/VectorExtras.h"
  46 #include "llvm/ADT/Statistic.h"
  47 #include "llvm/Support/CommandLine.h"
  48 #include "llvm/Support/ErrorHandling.h"
  49 #include "llvm/Support/MathExtras.h"
  50 #include "llvm/Support/raw_ostream.h"
  51 #include <sstream>
  52 using namespace llvm;
  53
  54 STATISTIC(NumTailCalls, "Number of tail calls");
  55
  56 // This option should go away when tail calls fully work.
  57 static cl::opt<bool>
  58 EnableARMTailCalls("arm-tail-calls", cl::Hidden,
  59   cl::desc("Generate tail calls (TEMPORARY OPTION)."),
  60   cl::init(false));
  61
  62 static cl::opt<bool>
  63 EnableARMLongCalls("arm-long-calls", cl::Hidden,
  64   cl::desc("Generate calls via indirect call instructions"),
  65   cl::init(false));
  66
  67 static cl::opt<bool>
  68 ARMInterworking("arm-interworking", cl::Hidden,
  69   cl::desc("Enable / disable ARM interworking (for debugging only)"),
  70   cl::init(true));
  71
  72 void ARMTargetLowering::addTypeForNEON(EVT VT, EVT PromotedLdStVT,
  73                                        EVT PromotedBitwiseVT) {
  74   if (VT != PromotedLdStVT) {
  75     setOperationAction(ISD::LOAD, VT.getSimpleVT(), Promote);
  76     AddPromotedToType (ISD::LOAD, VT.getSimpleVT(),
  77                        PromotedLdStVT.getSimpleVT());
  78
  79     setOperationAction(ISD::STORE, VT.getSimpleVT(), Promote);
  80     AddPromotedToType (ISD::STORE, VT.getSimpleVT(),
  81                        PromotedLdStVT.getSimpleVT());
  82   }
  83
  84   EVT ElemTy = VT.getVectorElementType();
  85   if (ElemTy != MVT::i64 && ElemTy != MVT::f64)
  86     setOperationAction(ISD::VSETCC, VT.getSimpleVT(), Custom);
  87   setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT.getSimpleVT(), Custom);
  88   if (ElemTy != MVT::i32) {
  89     setOperationAction(ISD::SINT_TO_FP, VT.getSimpleVT(), Expand);
  90     setOperationAction(ISD::UINT_TO_FP, VT.getSimpleVT(), Expand);
  91     setOperationAction(ISD::FP_TO_SINT, VT.getSimpleVT(), Expand);
  92     setOperationAction(ISD::FP_TO_UINT, VT.getSimpleVT(), Expand);
  93   }
  94   setOperationAction(ISD::BUILD_VECTOR, VT.getSimpleVT(), Custom);
  95   setOperationAction(ISD::VECTOR_SHUFFLE, VT.getSimpleVT(), Custom);
  96   setOperationAction(ISD::CONCAT_VECTORS, VT.getSimpleVT(), Legal);
  97   setOperationAction(ISD::EXTRACT_SUBVECTOR, VT.getSimpleVT(), Expand);
  98   setOperationAction(ISD::SELECT, VT.getSimpleVT(), Expand);
  99   setOperationAction(ISD::SELECT_CC, VT.getSimpleVT(), Expand);
 100   if (VT.isInteger()) {
 101     setOperationAction(ISD::SHL, VT.getSimpleVT(), Custom);
 102     setOperationAction(ISD::SRA, VT.getSimpleVT(), Custom);
 103     setOperationAction(ISD::SRL, VT.getSimpleVT(), Custom);
 104     setLoadExtAction(ISD::SEXTLOAD, VT.getSimpleVT(), Expand);
 105     setLoadExtAction(ISD::ZEXTLOAD, VT.getSimpleVT(), Expand);
 106     for (unsigned InnerVT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 107          InnerVT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++InnerVT)
 108       setTruncStoreAction(VT.getSimpleVT(),
 109                           (MVT::SimpleValueType)InnerVT, Expand);
 110   }
 111   setLoadExtAction(ISD::EXTLOAD, VT.getSimpleVT(), Expand);
 112
 113   // Promote all bit-wise operations.
 114   if (VT.isInteger() && VT != PromotedBitwiseVT) {
 115     setOperationAction(ISD::AND, VT.getSimpleVT(), Promote);
 116     AddPromotedToType (ISD::AND, VT.getSimpleVT(),
 117                        PromotedBitwiseVT.getSimpleVT());
 118     setOperationAction(ISD::OR,  VT.getSimpleVT(), Promote);
 119     AddPromotedToType (ISD::OR,  VT.getSimpleVT(),
 120                        PromotedBitwiseVT.getSimpleVT());
 121     setOperationAction(ISD::XOR, VT.getSimpleVT(), Promote);
 122     AddPromotedToType (ISD::XOR, VT.getSimpleVT(),
 123                        PromotedBitwiseVT.getSimpleVT());
 124   }
 125
 126   // Neon does not support vector divide/remainder operations.
 127   setOperationAction(ISD::SDIV, VT.getSimpleVT(), Expand);
 128   setOperationAction(ISD::UDIV, VT.getSimpleVT(), Expand);
 129   setOperationAction(ISD::FDIV, VT.getSimpleVT(), Expand);
 130   setOperationAction(ISD::SREM, VT.getSimpleVT(), Expand);
 131   setOperationAction(ISD::UREM, VT.getSimpleVT(), Expand);
 132   setOperationAction(ISD::FREM, VT.getSimpleVT(), Expand);
 133 }
 134
 135 void ARMTargetLowering::addDRTypeForNEON(EVT VT) {
 136   addRegisterClass(VT, ARM::DPRRegisterClass);
 137   addTypeForNEON(VT, MVT::f64, MVT::v2i32);
 138 }
 139
 140 void ARMTargetLowering::addQRTypeForNEON(EVT VT) {
 141   addRegisterClass(VT, ARM::QPRRegisterClass);
 142   addTypeForNEON(VT, MVT::v2f64, MVT::v4i32);
 143 }
 144
 145 static TargetLoweringObjectFile *createTLOF(TargetMachine &TM) {
 146   if (TM.getSubtarget<ARMSubtarget>().isTargetDarwin())
 147     return new TargetLoweringObjectFileMachO();
 148
 149   return new ARMElfTargetObjectFile();
 150 }
 151
 152 ARMTargetLowering::ARMTargetLowering(TargetMachine &TM)
 153     : TargetLowering(TM, createTLOF(TM)) {
 154   Subtarget = &TM.getSubtarget<ARMSubtarget>();
 155   RegInfo = TM.getRegisterInfo();
 156   Itins = TM.getInstrItineraryData();
 157
 158   if (Subtarget->isTargetDarwin()) {
 159     // Uses VFP for Thumb libfuncs if available.
 160     if (Subtarget->isThumb() && Subtarget->hasVFP2()) {
 161       // Single-precision floating-point arithmetic.
 162       setLibcallName(RTLIB::ADD_F32, "__addsf3vfp");
 163       setLibcallName(RTLIB::SUB_F32, "__subsf3vfp");
 164       setLibcallName(RTLIB::MUL_F32, "__mulsf3vfp");
 165       setLibcallName(RTLIB::DIV_F32, "__divsf3vfp");
 166
 167       // Double-precision floating-point arithmetic.
 168       setLibcallName(RTLIB::ADD_F64, "__adddf3vfp");
 169       setLibcallName(RTLIB::SUB_F64, "__subdf3vfp");
 170       setLibcallName(RTLIB::MUL_F64, "__muldf3vfp");
 171       setLibcallName(RTLIB::DIV_F64, "__divdf3vfp");
 172
 173       // Single-precision comparisons.
 174       setLibcallName(RTLIB::OEQ_F32, "__eqsf2vfp");
 175       setLibcallName(RTLIB::UNE_F32, "__nesf2vfp");
 176       setLibcallName(RTLIB::OLT_F32, "__ltsf2vfp");
 177       setLibcallName(RTLIB::OLE_F32, "__lesf2vfp");
 178       setLibcallName(RTLIB::OGE_F32, "__gesf2vfp");
 179       setLibcallName(RTLIB::OGT_F32, "__gtsf2vfp");
 180       setLibcallName(RTLIB::UO_F32,  "__unordsf2vfp");
 181       setLibcallName(RTLIB::O_F32,   "__unordsf2vfp");
 182
 183       setCmpLibcallCC(RTLIB::OEQ_F32, ISD::SETNE);
 184       setCmpLibcallCC(RTLIB::UNE_F32, ISD::SETNE);
 185       setCmpLibcallCC(RTLIB::OLT_F32, ISD::SETNE);
 186       setCmpLibcallCC(RTLIB::OLE_F32, ISD::SETNE);
 187       setCmpLibcallCC(RTLIB::OGE_F32, ISD::SETNE);
 188       setCmpLibcallCC(RTLIB::OGT_F32, ISD::SETNE);
 189       setCmpLibcallCC(RTLIB::UO_F32,  ISD::SETNE);
 190       setCmpLibcallCC(RTLIB::O_F32,   ISD::SETEQ);
 191
 192       // Double-precision comparisons.
 193       setLibcallName(RTLIB::OEQ_F64, "__eqdf2vfp");
 194       setLibcallName(RTLIB::UNE_F64, "__nedf2vfp");
 195       setLibcallName(RTLIB::OLT_F64, "__ltdf2vfp");
 196       setLibcallName(RTLIB::OLE_F64, "__ledf2vfp");
 197       setLibcallName(RTLIB::OGE_F64, "__gedf2vfp");
 198       setLibcallName(RTLIB::OGT_F64, "__gtdf2vfp");
 199       setLibcallName(RTLIB::UO_F64,  "__unorddf2vfp");
 200       setLibcallName(RTLIB::O_F64,   "__unorddf2vfp");
 201
 202       setCmpLibcallCC(RTLIB::OEQ_F64, ISD::SETNE);
 203       setCmpLibcallCC(RTLIB::UNE_F64, ISD::SETNE);
 204       setCmpLibcallCC(RTLIB::OLT_F64, ISD::SETNE);
 205       setCmpLibcallCC(RTLIB::OLE_F64, ISD::SETNE);
 206       setCmpLibcallCC(RTLIB::OGE_F64, ISD::SETNE);
 207       setCmpLibcallCC(RTLIB::OGT_F64, ISD::SETNE);
 208       setCmpLibcallCC(RTLIB::UO_F64,  ISD::SETNE);
 209       setCmpLibcallCC(RTLIB::O_F64,   ISD::SETEQ);
 210
 211       // Floating-point to integer conversions.
 212       // i64 conversions are done via library routines even when generating VFP
 213       // instructions, so use the same ones.
 214       setLibcallName(RTLIB::FPTOSINT_F64_I32, "__fixdfsivfp");
 215       setLibcallName(RTLIB::FPTOUINT_F64_I32, "__fixunsdfsivfp");
 216       setLibcallName(RTLIB::FPTOSINT_F32_I32, "__fixsfsivfp");
 217       setLibcallName(RTLIB::FPTOUINT_F32_I32, "__fixunssfsivfp");
 218
 219       // Conversions between floating types.
 220       setLibcallName(RTLIB::FPROUND_F64_F32, "__truncdfsf2vfp");
 221       setLibcallName(RTLIB::FPEXT_F32_F64,   "__extendsfdf2vfp");
 222
 223       // Integer to floating-point conversions.
 224       // i64 conversions are done via library routines even when generating VFP
 225       // instructions, so use the same ones.
 226       // FIXME: There appears to be some naming inconsistency in ARM libgcc:
 227       // e.g., __floatunsidf vs. __floatunssidfvfp.
 228       setLibcallName(RTLIB::SINTTOFP_I32_F64, "__floatsidfvfp");
 229       setLibcallName(RTLIB::UINTTOFP_I32_F64, "__floatunssidfvfp");
 230       setLibcallName(RTLIB::SINTTOFP_I32_F32, "__floatsisfvfp");
 231       setLibcallName(RTLIB::UINTTOFP_I32_F32, "__floatunssisfvfp");
 232     }
 233   }
 234
 235   // These libcalls are not available in 32-bit.
 236   setLibcallName(RTLIB::SHL_I128, 0);
 237   setLibcallName(RTLIB::SRL_I128, 0);
 238   setLibcallName(RTLIB::SRA_I128, 0);
 239
 240   if (Subtarget->isAAPCS_ABI()) {
 241     // Double-precision floating-point arithmetic helper functions
 242     // RTABI chapter 4.1.2, Table 2
 243     setLibcallName(RTLIB::ADD_F64, "__aeabi_dadd");
 244     setLibcallName(RTLIB::DIV_F64, "__aeabi_ddiv");
 245     setLibcallName(RTLIB::MUL_F64, "__aeabi_dmul");
 246     setLibcallName(RTLIB::SUB_F64, "__aeabi_dsub");
 247     setLibcallCallingConv(RTLIB::ADD_F64, CallingConv::ARM_AAPCS);
 248     setLibcallCallingConv(RTLIB::DIV_F64, CallingConv::ARM_AAPCS);
 249     setLibcallCallingConv(RTLIB::MUL_F64, CallingConv::ARM_AAPCS);
 250     setLibcallCallingConv(RTLIB::SUB_F64, CallingConv::ARM_AAPCS);
 251
 252     // Double-precision floating-point comparison helper functions
 253     // RTABI chapter 4.1.2, Table 3
 254     setLibcallName(RTLIB::OEQ_F64, "__aeabi_dcmpeq");
 255     setCmpLibcallCC(RTLIB::OEQ_F64, ISD::SETNE);
 256     setLibcallName(RTLIB::UNE_F64, "__aeabi_dcmpeq");
 257     setCmpLibcallCC(RTLIB::UNE_F64, ISD::SETEQ);
 258     setLibcallName(RTLIB::OLT_F64, "__aeabi_dcmplt");
 259     setCmpLibcallCC(RTLIB::OLT_F64, ISD::SETNE);
 260     setLibcallName(RTLIB::OLE_F64, "__aeabi_dcmple");
 261     setCmpLibcallCC(RTLIB::OLE_F64, ISD::SETNE);
 262     setLibcallName(RTLIB::OGE_F64, "__aeabi_dcmpge");
 263     setCmpLibcallCC(RTLIB::OGE_F64, ISD::SETNE);
 264     setLibcallName(RTLIB::OGT_F64, "__aeabi_dcmpgt");
 265     setCmpLibcallCC(RTLIB::OGT_F64, ISD::SETNE);
 266     setLibcallName(RTLIB::UO_F64,  "__aeabi_dcmpun");
 267     setCmpLibcallCC(RTLIB::UO_F64,  ISD::SETNE);
 268     setLibcallName(RTLIB::O_F64,   "__aeabi_dcmpun");
 269     setCmpLibcallCC(RTLIB::O_F64,   ISD::SETEQ);
 270     setLibcallCallingConv(RTLIB::OEQ_F64, CallingConv::ARM_AAPCS);
 271     setLibcallCallingConv(RTLIB::UNE_F64, CallingConv::ARM_AAPCS);
 272     setLibcallCallingConv(RTLIB::OLT_F64, CallingConv::ARM_AAPCS);
 273     setLibcallCallingConv(RTLIB::OLE_F64, CallingConv::ARM_AAPCS);
 274     setLibcallCallingConv(RTLIB::OGE_F64, CallingConv::ARM_AAPCS);
 275     setLibcallCallingConv(RTLIB::OGT_F64, CallingConv::ARM_AAPCS);
 276     setLibcallCallingConv(RTLIB::UO_F64, CallingConv::ARM_AAPCS);
 277     setLibcallCallingConv(RTLIB::O_F64, CallingConv::ARM_AAPCS);
 278
 279     // Single-precision floating-point arithmetic helper functions
 280     // RTABI chapter 4.1.2, Table 4
 281     setLibcallName(RTLIB::ADD_F32, "__aeabi_fadd");
 282     setLibcallName(RTLIB::DIV_F32, "__aeabi_fdiv");
 283     setLibcallName(RTLIB::MUL_F32, "__aeabi_fmul");
 284     setLibcallName(RTLIB::SUB_F32, "__aeabi_fsub");
 285     setLibcallCallingConv(RTLIB::ADD_F32, CallingConv::ARM_AAPCS);
 286     setLibcallCallingConv(RTLIB::DIV_F32, CallingConv::ARM_AAPCS);
 287     setLibcallCallingConv(RTLIB::MUL_F32, CallingConv::ARM_AAPCS);
 288     setLibcallCallingConv(RTLIB::SUB_F32, CallingConv::ARM_AAPCS);
 289
 290     // Single-precision floating-point comparison helper functions
 291     // RTABI chapter 4.1.2, Table 5
 292     setLibcallName(RTLIB::OEQ_F32, "__aeabi_fcmpeq");
 293     setCmpLibcallCC(RTLIB::OEQ_F32, ISD::SETNE);
 294     setLibcallName(RTLIB::UNE_F32, "__aeabi_fcmpeq");
 295     setCmpLibcallCC(RTLIB::UNE_F32, ISD::SETEQ);
 296     setLibcallName(RTLIB::OLT_F32, "__aeabi_fcmplt");
 297     setCmpLibcallCC(RTLIB::OLT_F32, ISD::SETNE);
 298     setLibcallName(RTLIB::OLE_F32, "__aeabi_fcmple");
 299     setCmpLibcallCC(RTLIB::OLE_F32, ISD::SETNE);
 300     setLibcallName(RTLIB::OGE_F32, "__aeabi_fcmpge");
 301     setCmpLibcallCC(RTLIB::OGE_F32, ISD::SETNE);
 302     setLibcallName(RTLIB::OGT_F32, "__aeabi_fcmpgt");
 303     setCmpLibcallCC(RTLIB::OGT_F32, ISD::SETNE);
 304     setLibcallName(RTLIB::UO_F32,  "__aeabi_fcmpun");
 305     setCmpLibcallCC(RTLIB::UO_F32,  ISD::SETNE);
 306     setLibcallName(RTLIB::O_F32,   "__aeabi_fcmpun");
 307     setCmpLibcallCC(RTLIB::O_F32,   ISD::SETEQ);
 308     setLibcallCallingConv(RTLIB::OEQ_F32, CallingConv::ARM_AAPCS);
 309     setLibcallCallingConv(RTLIB::UNE_F32, CallingConv::ARM_AAPCS);
 310     setLibcallCallingConv(RTLIB::OLT_F32, CallingConv::ARM_AAPCS);
 311     setLibcallCallingConv(RTLIB::OLE_F32, CallingConv::ARM_AAPCS);
 312     setLibcallCallingConv(RTLIB::OGE_F32, CallingConv::ARM_AAPCS);
 313     setLibcallCallingConv(RTLIB::OGT_F32, CallingConv::ARM_AAPCS);
 314     setLibcallCallingConv(RTLIB::UO_F32, CallingConv::ARM_AAPCS);
 315     setLibcallCallingConv(RTLIB::O_F32, CallingConv::ARM_AAPCS);
 316
 317     // Floating-point to integer conversions.
 318     // RTABI chapter 4.1.2, Table 6
 319     setLibcallName(RTLIB::FPTOSINT_F64_I32, "__aeabi_d2iz");
 320     setLibcallName(RTLIB::FPTOUINT_F64_I32, "__aeabi_d2uiz");
 321     setLibcallName(RTLIB::FPTOSINT_F64_I64, "__aeabi_d2lz");
 322     setLibcallName(RTLIB::FPTOUINT_F64_I64, "__aeabi_d2ulz");
 323     setLibcallName(RTLIB::FPTOSINT_F32_I32, "__aeabi_f2iz");
 324     setLibcallName(RTLIB::FPTOUINT_F32_I32, "__aeabi_f2uiz");
 325     setLibcallName(RTLIB::FPTOSINT_F32_I64, "__aeabi_f2lz");
 326     setLibcallName(RTLIB::FPTOUINT_F32_I64, "__aeabi_f2ulz");
 327     setLibcallCallingConv(RTLIB::FPTOSINT_F64_I32, CallingConv::ARM_AAPCS);
 328     setLibcallCallingConv(RTLIB::FPTOUINT_F64_I32, CallingConv::ARM_AAPCS);
 329     setLibcallCallingConv(RTLIB::FPTOSINT_F64_I64, CallingConv::ARM_AAPCS);
 330     setLibcallCallingConv(RTLIB::FPTOUINT_F64_I64, CallingConv::ARM_AAPCS);
 331     setLibcallCallingConv(RTLIB::FPTOSINT_F32_I32, CallingConv::ARM_AAPCS);
 332     setLibcallCallingConv(RTLIB::FPTOUINT_F32_I32, CallingConv::ARM_AAPCS);
 333     setLibcallCallingConv(RTLIB::FPTOSINT_F32_I64, CallingConv::ARM_AAPCS);
 334     setLibcallCallingConv(RTLIB::FPTOUINT_F32_I64, CallingConv::ARM_AAPCS);
 335
 336     // Conversions between floating types.
 337     // RTABI chapter 4.1.2, Table 7
 338     setLibcallName(RTLIB::FPROUND_F64_F32, "__aeabi_d2f");
 339     setLibcallName(RTLIB::FPEXT_F32_F64,   "__aeabi_f2d");
 340     setLibcallCallingConv(RTLIB::FPROUND_F64_F32, CallingConv::ARM_AAPCS);
 341     setLibcallCallingConv(RTLIB::FPEXT_F32_F64, CallingConv::ARM_AAPCS);
 342
 343     // Integer to floating-point conversions.
 344     // RTABI chapter 4.1.2, Table 8
 345     setLibcallName(RTLIB::SINTTOFP_I32_F64, "__aeabi_i2d");
 346     setLibcallName(RTLIB::UINTTOFP_I32_F64, "__aeabi_ui2d");
 347     setLibcallName(RTLIB::SINTTOFP_I64_F64, "__aeabi_l2d");
 348     setLibcallName(RTLIB::UINTTOFP_I64_F64, "__aeabi_ul2d");
 349     setLibcallName(RTLIB::SINTTOFP_I32_F32, "__aeabi_i2f");
 350     setLibcallName(RTLIB::UINTTOFP_I32_F32, "__aeabi_ui2f");
 351     setLibcallName(RTLIB::SINTTOFP_I64_F32, "__aeabi_l2f");
 352     setLibcallName(RTLIB::UINTTOFP_I64_F32, "__aeabi_ul2f");
 353     setLibcallCallingConv(RTLIB::SINTTOFP_I32_F64, CallingConv::ARM_AAPCS);
 354     setLibcallCallingConv(RTLIB::UINTTOFP_I32_F64, CallingConv::ARM_AAPCS);
 355     setLibcallCallingConv(RTLIB::SINTTOFP_I64_F64, CallingConv::ARM_AAPCS);
 356     setLibcallCallingConv(RTLIB::UINTTOFP_I64_F64, CallingConv::ARM_AAPCS);
 357     setLibcallCallingConv(RTLIB::SINTTOFP_I32_F32, CallingConv::ARM_AAPCS);
 358     setLibcallCallingConv(RTLIB::UINTTOFP_I32_F32, CallingConv::ARM_AAPCS);
 359     setLibcallCallingConv(RTLIB::SINTTOFP_I64_F32, CallingConv::ARM_AAPCS);
 360     setLibcallCallingConv(RTLIB::UINTTOFP_I64_F32, CallingConv::ARM_AAPCS);
 361
 362     // Long long helper functions
 363     // RTABI chapter 4.2, Table 9
 364     setLibcallName(RTLIB::MUL_I64,  "__aeabi_lmul");
 365     setLibcallName(RTLIB::SDIV_I64, "__aeabi_ldivmod");
 366     setLibcallName(RTLIB::UDIV_I64, "__aeabi_uldivmod");
 367     setLibcallName(RTLIB::SHL_I64, "__aeabi_llsl");
 368     setLibcallName(RTLIB::SRL_I64, "__aeabi_llsr");
 369     setLibcallName(RTLIB::SRA_I64, "__aeabi_lasr");
 370     setLibcallCallingConv(RTLIB::MUL_I64, CallingConv::ARM_AAPCS);
 371     setLibcallCallingConv(RTLIB::SDIV_I64, CallingConv::ARM_AAPCS);
 372     setLibcallCallingConv(RTLIB::UDIV_I64, CallingConv::ARM_AAPCS);
 373     setLibcallCallingConv(RTLIB::SHL_I64, CallingConv::ARM_AAPCS);
 374     setLibcallCallingConv(RTLIB::SRL_I64, CallingConv::ARM_AAPCS);
 375     setLibcallCallingConv(RTLIB::SRA_I64, CallingConv::ARM_AAPCS);
 376
 377     // Integer division functions
 378     // RTABI chapter 4.3.1
 379     setLibcallName(RTLIB::SDIV_I8,  "__aeabi_idiv");
 380     setLibcallName(RTLIB::SDIV_I16, "__aeabi_idiv");
 381     setLibcallName(RTLIB::SDIV_I32, "__aeabi_idiv");
 382     setLibcallName(RTLIB::UDIV_I8,  "__aeabi_uidiv");
 383     setLibcallName(RTLIB::UDIV_I16, "__aeabi_uidiv");
 384     setLibcallName(RTLIB::UDIV_I32, "__aeabi_uidiv");
 385     setLibcallCallingConv(RTLIB::SDIV_I8, CallingConv::ARM_AAPCS);
 386     setLibcallCallingConv(RTLIB::SDIV_I16, CallingConv::ARM_AAPCS);
 387     setLibcallCallingConv(RTLIB::SDIV_I32, CallingConv::ARM_AAPCS);
 388     setLibcallCallingConv(RTLIB::UDIV_I8, CallingConv::ARM_AAPCS);
 389     setLibcallCallingConv(RTLIB::UDIV_I16, CallingConv::ARM_AAPCS);
 390     setLibcallCallingConv(RTLIB::UDIV_I32, CallingConv::ARM_AAPCS);
 391   }
 392
 393   if (Subtarget->isThumb1Only())
 394     addRegisterClass(MVT::i32, ARM::tGPRRegisterClass);
 395   else
 396     addRegisterClass(MVT::i32, ARM::GPRRegisterClass);
 397   if (!UseSoftFloat && Subtarget->hasVFP2() && !Subtarget->isThumb1Only()) {
 398     addRegisterClass(MVT::f32, ARM::SPRRegisterClass);
 399     if (!Subtarget->isFPOnlySP())
 400       addRegisterClass(MVT::f64, ARM::DPRRegisterClass);
 401
 402     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 403   }
 404
 405   if (Subtarget->hasNEON()) {
 406     addDRTypeForNEON(MVT::v2f32);
 407     addDRTypeForNEON(MVT::v8i8);
 408     addDRTypeForNEON(MVT::v4i16);
 409     addDRTypeForNEON(MVT::v2i32);
 410     addDRTypeForNEON(MVT::v1i64);
 411
 412     addQRTypeForNEON(MVT::v4f32);
 413     addQRTypeForNEON(MVT::v2f64);
 414     addQRTypeForNEON(MVT::v16i8);
 415     addQRTypeForNEON(MVT::v8i16);
 416     addQRTypeForNEON(MVT::v4i32);
 417     addQRTypeForNEON(MVT::v2i64);
 418
 419     // v2f64 is legal so that QR subregs can be extracted as f64 elements, but
 420     // neither Neon nor VFP support any arithmetic operations on it.
 421     setOperationAction(ISD::FADD, MVT::v2f64, Expand);
 422     setOperationAction(ISD::FSUB, MVT::v2f64, Expand);
 423     setOperationAction(ISD::FMUL, MVT::v2f64, Expand);
 424     setOperationAction(ISD::FDIV, MVT::v2f64, Expand);
 425     setOperationAction(ISD::FREM, MVT::v2f64, Expand);
 426     setOperationAction(ISD::FCOPYSIGN, MVT::v2f64, Expand);
 427     setOperationAction(ISD::VSETCC, MVT::v2f64, Expand);
 428     setOperationAction(ISD::FNEG, MVT::v2f64, Expand);
 429     setOperationAction(ISD::FABS, MVT::v2f64, Expand);
 430     setOperationAction(ISD::FSQRT, MVT::v2f64, Expand);
 431     setOperationAction(ISD::FSIN, MVT::v2f64, Expand);
 432     setOperationAction(ISD::FCOS, MVT::v2f64, Expand);
 433     setOperationAction(ISD::FPOWI, MVT::v2f64, Expand);
 434     setOperationAction(ISD::FPOW, MVT::v2f64, Expand);
 435     setOperationAction(ISD::FLOG, MVT::v2f64, Expand);
 436     setOperationAction(ISD::FLOG2, MVT::v2f64, Expand);
 437     setOperationAction(ISD::FLOG10, MVT::v2f64, Expand);
 438     setOperationAction(ISD::FEXP, MVT::v2f64, Expand);
 439     setOperationAction(ISD::FEXP2, MVT::v2f64, Expand);
 440     setOperationAction(ISD::FCEIL, MVT::v2f64, Expand);
 441     setOperationAction(ISD::FTRUNC, MVT::v2f64, Expand);
 442     setOperationAction(ISD::FRINT, MVT::v2f64, Expand);
 443     setOperationAction(ISD::FNEARBYINT, MVT::v2f64, Expand);
 444     setOperationAction(ISD::FFLOOR, MVT::v2f64, Expand);
 445
 446     setTruncStoreAction(MVT::v2f64, MVT::v2f32, Expand);
 447
 448     // Neon does not support some operations on v1i64 and v2i64 types.
 449     setOperationAction(ISD::MUL, MVT::v1i64, Expand);
 450     // Custom handling for some quad-vector types to detect VMULL.
 451     setOperationAction(ISD::MUL, MVT::v8i16, Custom);
 452     setOperationAction(ISD::MUL, MVT::v4i32, Custom);
 453     setOperationAction(ISD::MUL, MVT::v2i64, Custom);
 454     setOperationAction(ISD::VSETCC, MVT::v1i64, Expand);
 455     setOperationAction(ISD::VSETCC, MVT::v2i64, Expand);
 456
 457     setTargetDAGCombine(ISD::INTRINSIC_WO_CHAIN);
 458     setTargetDAGCombine(ISD::SHL);
 459     setTargetDAGCombine(ISD::SRL);
 460     setTargetDAGCombine(ISD::SRA);
 461     setTargetDAGCombine(ISD::SIGN_EXTEND);
 462     setTargetDAGCombine(ISD::ZERO_EXTEND);
 463     setTargetDAGCombine(ISD::ANY_EXTEND);
 464     setTargetDAGCombine(ISD::SELECT_CC);
 465     setTargetDAGCombine(ISD::BUILD_VECTOR);
 466     setTargetDAGCombine(ISD::VECTOR_SHUFFLE);
 467   }
 468
 469   computeRegisterProperties();
 470
 471   // ARM does not have f32 extending load.
 472   setLoadExtAction(ISD::EXTLOAD, MVT::f32, Expand);
 473
 474   // ARM does not have i1 sign extending load.
 475   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Promote);
 476
 477   // ARM supports all 4 flavors of integer indexed load / store.
 478   if (!Subtarget->isThumb1Only()) {
 479     for (unsigned im = (unsigned)ISD::PRE_INC;
 480          im != (unsigned)ISD::LAST_INDEXED_MODE; ++im) {
 481       setIndexedLoadAction(im,  MVT::i1,  Legal);
 482       setIndexedLoadAction(im,  MVT::i8,  Legal);
 483       setIndexedLoadAction(im,  MVT::i16, Legal);
 484       setIndexedLoadAction(im,  MVT::i32, Legal);
 485       setIndexedStoreAction(im, MVT::i1,  Legal);
 486       setIndexedStoreAction(im, MVT::i8,  Legal);
 487       setIndexedStoreAction(im, MVT::i16, Legal);
 488       setIndexedStoreAction(im, MVT::i32, Legal);
 489     }
 490   }
 491
 492   // i64 operation support.
 493   if (Subtarget->isThumb1Only()) {
 494     setOperationAction(ISD::MUL,     MVT::i64, Expand);
 495     setOperationAction(ISD::MULHU,   MVT::i32, Expand);
 496     setOperationAction(ISD::MULHS,   MVT::i32, Expand);
 497     setOperationAction(ISD::UMUL_LOHI, MVT::i32, Expand);
 498     setOperationAction(ISD::SMUL_LOHI, MVT::i32, Expand);
 499   } else {
 500     setOperationAction(ISD::MUL,     MVT::i64, Expand);
 501     setOperationAction(ISD::MULHU,   MVT::i32, Expand);
 502     if (!Subtarget->hasV6Ops())
 503       setOperationAction(ISD::MULHS, MVT::i32, Expand);
 504   }
 505   setOperationAction(ISD::SHL_PARTS, MVT::i32, Custom);
 506   setOperationAction(ISD::SRA_PARTS, MVT::i32, Custom);
 507   setOperationAction(ISD::SRL_PARTS, MVT::i32, Custom);
 508   setOperationAction(ISD::SRL,       MVT::i64, Custom);
 509   setOperationAction(ISD::SRA,       MVT::i64, Custom);
 510
 511   // ARM does not have ROTL.
 512   setOperationAction(ISD::ROTL,  MVT::i32, Expand);
 513   setOperationAction(ISD::CTTZ,  MVT::i32, Custom);
 514   setOperationAction(ISD::CTPOP, MVT::i32, Expand);
 515   if (!Subtarget->hasV5TOps() || Subtarget->isThumb1Only())
 516     setOperationAction(ISD::CTLZ, MVT::i32, Expand);
 517
 518   // Only ARMv6 has BSWAP.
 519   if (!Subtarget->hasV6Ops())
 520     setOperationAction(ISD::BSWAP, MVT::i32, Expand);
 521
 522   // These are expanded into libcalls.
 523   if (!Subtarget->hasDivide()) {
 524     // v7M has a hardware divider
 525     setOperationAction(ISD::SDIV,  MVT::i32, Expand);
 526     setOperationAction(ISD::UDIV,  MVT::i32, Expand);
 527   }
 528   setOperationAction(ISD::SREM,  MVT::i32, Expand);
 529   setOperationAction(ISD::UREM,  MVT::i32, Expand);
 530   setOperationAction(ISD::SDIVREM, MVT::i32, Expand);
 531   setOperationAction(ISD::UDIVREM, MVT::i32, Expand);
 532
 533   setOperationAction(ISD::GlobalAddress, MVT::i32,   Custom);
 534   setOperationAction(ISD::ConstantPool,  MVT::i32,   Custom);
 535   setOperationAction(ISD::GLOBAL_OFFSET_TABLE, MVT::i32, Custom);
 536   setOperationAction(ISD::GlobalTLSAddress, MVT::i32, Custom);
 537   setOperationAction(ISD::BlockAddress, MVT::i32, Custom);
 538
 539   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 540
 541   // Use the default implementation.
 542   setOperationAction(ISD::VASTART,            MVT::Other, Custom);
 543   setOperationAction(ISD::VAARG,              MVT::Other, Expand);
 544   setOperationAction(ISD::VACOPY,             MVT::Other, Expand);
 545   setOperationAction(ISD::VAEND,              MVT::Other, Expand);
 546   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
 547   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
 548   setOperationAction(ISD::EHSELECTION,        MVT::i32,   Expand);
 549   // FIXME: Shouldn't need this, since no register is used, but the legalizer
 550   // doesn't yet know how to not do that for SjLj.
 551   setExceptionSelectorRegister(ARM::R0);
 552   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Expand);
 553   // ARMv6 Thumb1 (except for CPUs that support dmb / dsb) and earlier use
 554   // the default expansion.
 555   if (Subtarget->hasDataBarrier() ||
 556       (Subtarget->hasV6Ops() && !Subtarget->isThumb1Only())) {
 557     // membarrier needs custom lowering; the rest are legal and handled
 558     // normally.
 559     setOperationAction(ISD::MEMBARRIER, MVT::Other, Custom);
 560   } else {
 561     // Set them all for expansion, which will force libcalls.
 562     setOperationAction(ISD::MEMBARRIER, MVT::Other, Expand);
 563     setOperationAction(ISD::ATOMIC_CMP_SWAP,  MVT::i8,  Expand);
 564     setOperationAction(ISD::ATOMIC_CMP_SWAP,  MVT::i16, Expand);
 565     setOperationAction(ISD::ATOMIC_CMP_SWAP,  MVT::i32, Expand);
 566     setOperationAction(ISD::ATOMIC_SWAP,      MVT::i8,  Expand);
 567     setOperationAction(ISD::ATOMIC_SWAP,      MVT::i16, Expand);
 568     setOperationAction(ISD::ATOMIC_SWAP,      MVT::i32, Expand);
 569     setOperationAction(ISD::ATOMIC_LOAD_ADD,  MVT::i8,  Expand);
 570     setOperationAction(ISD::ATOMIC_LOAD_ADD,  MVT::i16, Expand);
 571     setOperationAction(ISD::ATOMIC_LOAD_ADD,  MVT::i32, Expand);
 572     setOperationAction(ISD::ATOMIC_LOAD_SUB,  MVT::i8,  Expand);
 573     setOperationAction(ISD::ATOMIC_LOAD_SUB,  MVT::i16, Expand);
 574     setOperationAction(ISD::ATOMIC_LOAD_SUB,  MVT::i32, Expand);
 575     setOperationAction(ISD::ATOMIC_LOAD_AND,  MVT::i8,  Expand);
 576     setOperationAction(ISD::ATOMIC_LOAD_AND,  MVT::i16, Expand);
 577     setOperationAction(ISD::ATOMIC_LOAD_AND,  MVT::i32, Expand);
 578     setOperationAction(ISD::ATOMIC_LOAD_OR,   MVT::i8,  Expand);
 579     setOperationAction(ISD::ATOMIC_LOAD_OR,   MVT::i16, Expand);
 580     setOperationAction(ISD::ATOMIC_LOAD_OR,   MVT::i32, Expand);
 581     setOperationAction(ISD::ATOMIC_LOAD_XOR,  MVT::i8,  Expand);
 582     setOperationAction(ISD::ATOMIC_LOAD_XOR,  MVT::i16, Expand);
 583     setOperationAction(ISD::ATOMIC_LOAD_XOR,  MVT::i32, Expand);
 584     setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i8,  Expand);
 585     setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i16, Expand);
 586     setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i32, Expand);
 587     // Since the libcalls include locking, fold in the fences
 588     setShouldFoldAtomicFences(true);
 589   }
 590   // 64-bit versions are always libcalls (for now)
 591   setOperationAction(ISD::ATOMIC_CMP_SWAP,  MVT::i64, Expand);
 592   setOperationAction(ISD::ATOMIC_SWAP,      MVT::i64, Expand);
 593   setOperationAction(ISD::ATOMIC_LOAD_ADD,  MVT::i64, Expand);
 594   setOperationAction(ISD::ATOMIC_LOAD_SUB,  MVT::i64, Expand);
 595   setOperationAction(ISD::ATOMIC_LOAD_AND,  MVT::i64, Expand);
 596   setOperationAction(ISD::ATOMIC_LOAD_OR,   MVT::i64, Expand);
 597   setOperationAction(ISD::ATOMIC_LOAD_XOR,  MVT::i64, Expand);
 598   setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i64, Expand);
 599
 600   setOperationAction(ISD::PREFETCH,         MVT::Other, Custom);
 601
 602   // Requires SXTB/SXTH, available on v6 and up in both ARM and Thumb modes.
 603   if (!Subtarget->hasV6Ops()) {
 604     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16, Expand);
 605     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8,  Expand);
 606   }
 607   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1, Expand);
 608
 609   if (!UseSoftFloat && Subtarget->hasVFP2() && !Subtarget->isThumb1Only()) {
 610     // Turn f64->i64 into VMOVRRD, i64 -> f64 to VMOVDRR
 611     // iff target supports vfp2.
 612     setOperationAction(ISD::BIT_CONVERT, MVT::i64, Custom);
 613     setOperationAction(ISD::FLT_ROUNDS_, MVT::i32, Custom);
 614   }
 615
 616   // We want to custom lower some of our intrinsics.
 617   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 618   if (Subtarget->isTargetDarwin()) {
 619     setOperationAction(ISD::EH_SJLJ_SETJMP, MVT::i32, Custom);
 620     setOperationAction(ISD::EH_SJLJ_LONGJMP, MVT::Other, Custom);
 621     setOperationAction(ISD::EH_SJLJ_DISPATCHSETUP, MVT::Other, Custom);
 622   }
 623
 624   setOperationAction(ISD::SETCC,     MVT::i32, Expand);
 625   setOperationAction(ISD::SETCC,     MVT::f32, Expand);
 626   setOperationAction(ISD::SETCC,     MVT::f64, Expand);
 627   setOperationAction(ISD::SELECT,    MVT::i32, Custom);
 628   setOperationAction(ISD::SELECT,    MVT::f32, Custom);
 629   setOperationAction(ISD::SELECT,    MVT::f64, Custom);
 630   setOperationAction(ISD::SELECT_CC, MVT::i32, Custom);
 631   setOperationAction(ISD::SELECT_CC, MVT::f32, Custom);
 632   setOperationAction(ISD::SELECT_CC, MVT::f64, Custom);
 633
 634   setOperationAction(ISD::BRCOND,    MVT::Other, Expand);
 635   setOperationAction(ISD::BR_CC,     MVT::i32,   Custom);
 636   setOperationAction(ISD::BR_CC,     MVT::f32,   Custom);
 637   setOperationAction(ISD::BR_CC,     MVT::f64,   Custom);
 638   setOperationAction(ISD::BR_JT,     MVT::Other, Custom);
 639
 640   // We don't support sin/cos/fmod/copysign/pow
 641   setOperationAction(ISD::FSIN,      MVT::f64, Expand);
 642   setOperationAction(ISD::FSIN,      MVT::f32, Expand);
 643   setOperationAction(ISD::FCOS,      MVT::f32, Expand);
 644   setOperationAction(ISD::FCOS,      MVT::f64, Expand);
 645   setOperationAction(ISD::FREM,      MVT::f64, Expand);
 646   setOperationAction(ISD::FREM,      MVT::f32, Expand);
 647   if (!UseSoftFloat && Subtarget->hasVFP2() && !Subtarget->isThumb1Only()) {
 648     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 649     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 650   }
 651   setOperationAction(ISD::FPOW,      MVT::f64, Expand);
 652   setOperationAction(ISD::FPOW,      MVT::f32, Expand);
 653
 654   // Various VFP goodness
 655   if (!UseSoftFloat && !Subtarget->isThumb1Only()) {
 656     // int <-> fp are custom expanded into bit_convert + ARMISD ops.
 657     if (Subtarget->hasVFP2()) {
 658       setOperationAction(ISD::SINT_TO_FP, MVT::i32, Custom);
 659       setOperationAction(ISD::UINT_TO_FP, MVT::i32, Custom);
 660       setOperationAction(ISD::FP_TO_UINT, MVT::i32, Custom);
 661       setOperationAction(ISD::FP_TO_SINT, MVT::i32, Custom);
 662     }
 663     // Special handling for half-precision FP.
 664     if (!Subtarget->hasFP16()) {
 665       setOperationAction(ISD::FP16_TO_FP32, MVT::f32, Expand);
 666       setOperationAction(ISD::FP32_TO_FP16, MVT::i32, Expand);
 667     }
 668   }
 669
 670   // We have target-specific dag combine patterns for the following nodes:
 671   // ARMISD::VMOVRRD  - No need to call setTargetDAGCombine
 672   setTargetDAGCombine(ISD::ADD);
 673   setTargetDAGCombine(ISD::SUB);
 674   setTargetDAGCombine(ISD::MUL);
 675
 676   if (Subtarget->hasV6T2Ops())
 677     setTargetDAGCombine(ISD::OR);
 678
 679   setStackPointerRegisterToSaveRestore(ARM::SP);
 680
 681   if (UseSoftFloat || Subtarget->isThumb1Only() || !Subtarget->hasVFP2())
 682     setSchedulingPreference(Sched::RegPressure);
 683   else
 684     setSchedulingPreference(Sched::Hybrid);
 685
 686   maxStoresPerMemcpy = 1;   //// temporary - rewrite interface to use type
 687
 688   // On ARM arguments smaller than 4 bytes are extended, so all arguments
 689   // are at least 4 bytes aligned.
 690   setMinStackArgumentAlignment(4);
 691
 692   benefitFromCodePlacementOpt = true;
 693 }
 694
 695 std::pair<const TargetRegisterClass*, uint8_t>
 696 ARMTargetLowering::findRepresentativeClass(EVT VT) const{
 697   const TargetRegisterClass *RRC = 0;
 698   uint8_t Cost = 1;
 699   switch (VT.getSimpleVT().SimpleTy) {
 700   default:
 701     return TargetLowering::findRepresentativeClass(VT);
 702   // Use DPR as representative register class for all floating point
 703   // and vector types. Since there are 32 SPR registers and 32 DPR registers so
 704   // the cost is 1 for both f32 and f64.
 705   case MVT::f32: case MVT::f64: case MVT::v8i8: case MVT::v4i16:
 706   case MVT::v2i32: case MVT::v1i64: case MVT::v2f32:
 707     RRC = ARM::DPRRegisterClass;
 708     break;
 709   case MVT::v16i8: case MVT::v8i16: case MVT::v4i32: case MVT::v2i64:
 710   case MVT::v4f32: case MVT::v2f64:
 711     RRC = ARM::DPRRegisterClass;
 712     Cost = 2;
 713     break;
 714   case MVT::v4i64:
 715     RRC = ARM::DPRRegisterClass;
 716     Cost = 4;
 717     break;
 718   case MVT::v8i64:
 719     RRC = ARM::DPRRegisterClass;
 720     Cost = 8;
 721     break;
 722   }
 723   return std::make_pair(RRC, Cost);
 724 }
 725
 726 const char *ARMTargetLowering::getTargetNodeName(unsigned Opcode) const {
 727   switch (Opcode) {
 728   default: return 0;
 729   case ARMISD::Wrapper:       return "ARMISD::Wrapper";
 730   case ARMISD::WrapperJT:     return "ARMISD::WrapperJT";
 731   case ARMISD::CALL:          return "ARMISD::CALL";
 732   case ARMISD::CALL_PRED:     return "ARMISD::CALL_PRED";
 733   case ARMISD::CALL_NOLINK:   return "ARMISD::CALL_NOLINK";
 734   case ARMISD::tCALL:         return "ARMISD::tCALL";
 735   case ARMISD::BRCOND:        return "ARMISD::BRCOND";
 736   case ARMISD::BR_JT:         return "ARMISD::BR_JT";
 737   case ARMISD::BR2_JT:        return "ARMISD::BR2_JT";
 738   case ARMISD::RET_FLAG:      return "ARMISD::RET_FLAG";
 739   case ARMISD::PIC_ADD:       return "ARMISD::PIC_ADD";
 740   case ARMISD::CMP:           return "ARMISD::CMP";
 741   case ARMISD::CMPZ:          return "ARMISD::CMPZ";
 742   case ARMISD::CMPFP:         return "ARMISD::CMPFP";
 743   case ARMISD::CMPFPw0:       return "ARMISD::CMPFPw0";
 744   case ARMISD::BCC_i64:       return "ARMISD::BCC_i64";
 745   case ARMISD::FMSTAT:        return "ARMISD::FMSTAT";
 746   case ARMISD::CMOV:          return "ARMISD::CMOV";
 747   case ARMISD::CNEG:          return "ARMISD::CNEG";
 748
 749   case ARMISD::RBIT:          return "ARMISD::RBIT";
 750
 751   case ARMISD::FTOSI:         return "ARMISD::FTOSI";
 752   case ARMISD::FTOUI:         return "ARMISD::FTOUI";
 753   case ARMISD::SITOF:         return "ARMISD::SITOF";
 754   case ARMISD::UITOF:         return "ARMISD::UITOF";
 755
 756   case ARMISD::SRL_FLAG:      return "ARMISD::SRL_FLAG";
 757   case ARMISD::SRA_FLAG:      return "ARMISD::SRA_FLAG";
 758   case ARMISD::RRX:           return "ARMISD::RRX";
 759
 760   case ARMISD::VMOVRRD:       return "ARMISD::VMOVRRD";
 761   case ARMISD::VMOVDRR:       return "ARMISD::VMOVDRR";
 762
 763   case ARMISD::EH_SJLJ_SETJMP: return "ARMISD::EH_SJLJ_SETJMP";
 764   case ARMISD::EH_SJLJ_LONGJMP:return "ARMISD::EH_SJLJ_LONGJMP";
 765   case ARMISD::EH_SJLJ_DISPATCHSETUP:return "ARMISD::EH_SJLJ_DISPATCHSETUP";
 766
 767   case ARMISD::TC_RETURN:     return "ARMISD::TC_RETURN";
 768
 769   case ARMISD::THREAD_POINTER:return "ARMISD::THREAD_POINTER";
 770
 771   case ARMISD::DYN_ALLOC:     return "ARMISD::DYN_ALLOC";
 772
 773   case ARMISD::MEMBARRIER:    return "ARMISD::MEMBARRIER";
 774   case ARMISD::MEMBARRIER_MCR: return "ARMISD::MEMBARRIER_MCR";
 775
 776   case ARMISD::PRELOAD:       return "ARMISD::PRELOAD";
 777
 778   case ARMISD::VCEQ:          return "ARMISD::VCEQ";
 779   case ARMISD::VCGE:          return "ARMISD::VCGE";
 780   case ARMISD::VCGEU:         return "ARMISD::VCGEU";
 781   case ARMISD::VCGT:          return "ARMISD::VCGT";
 782   case ARMISD::VCGTU:         return "ARMISD::VCGTU";
 783   case ARMISD::VTST:          return "ARMISD::VTST";
 784
 785   case ARMISD::VSHL:          return "ARMISD::VSHL";
 786   case ARMISD::VSHRs:         return "ARMISD::VSHRs";
 787   case ARMISD::VSHRu:         return "ARMISD::VSHRu";
 788   case ARMISD::VSHLLs:        return "ARMISD::VSHLLs";
 789   case ARMISD::VSHLLu:        return "ARMISD::VSHLLu";
 790   case ARMISD::VSHLLi:        return "ARMISD::VSHLLi";
 791   case ARMISD::VSHRN:         return "ARMISD::VSHRN";
 792   case ARMISD::VRSHRs:        return "ARMISD::VRSHRs";
 793   case ARMISD::VRSHRu:        return "ARMISD::VRSHRu";
 794   case ARMISD::VRSHRN:        return "ARMISD::VRSHRN";
 795   case ARMISD::VQSHLs:        return "ARMISD::VQSHLs";
 796   case ARMISD::VQSHLu:        return "ARMISD::VQSHLu";
 797   case ARMISD::VQSHLsu:       return "ARMISD::VQSHLsu";
 798   case ARMISD::VQSHRNs:       return "ARMISD::VQSHRNs";
 799   case ARMISD::VQSHRNu:       return "ARMISD::VQSHRNu";
 800   case ARMISD::VQSHRNsu:      return "ARMISD::VQSHRNsu";
 801   case ARMISD::VQRSHRNs:      return "ARMISD::VQRSHRNs";
 802   case ARMISD::VQRSHRNu:      return "ARMISD::VQRSHRNu";
 803   case ARMISD::VQRSHRNsu:     return "ARMISD::VQRSHRNsu";
 804   case ARMISD::VGETLANEu:     return "ARMISD::VGETLANEu";
 805   case ARMISD::VGETLANEs:     return "ARMISD::VGETLANEs";
 806   case ARMISD::VMOVIMM:       return "ARMISD::VMOVIMM";
 807   case ARMISD::VMVNIMM:       return "ARMISD::VMVNIMM";
 808   case ARMISD::VDUP:          return "ARMISD::VDUP";
 809   case ARMISD::VDUPLANE:      return "ARMISD::VDUPLANE";
 810   case ARMISD::VEXT:          return "ARMISD::VEXT";
 811   case ARMISD::VREV64:        return "ARMISD::VREV64";
 812   case ARMISD::VREV32:        return "ARMISD::VREV32";
 813   case ARMISD::VREV16:        return "ARMISD::VREV16";
 814   case ARMISD::VZIP:          return "ARMISD::VZIP";
 815   case ARMISD::VUZP:          return "ARMISD::VUZP";
 816   case ARMISD::VTRN:          return "ARMISD::VTRN";
 817   case ARMISD::VMULLs:        return "ARMISD::VMULLs";
 818   case ARMISD::VMULLu:        return "ARMISD::VMULLu";
 819   case ARMISD::BUILD_VECTOR:  return "ARMISD::BUILD_VECTOR";
 820   case ARMISD::FMAX:          return "ARMISD::FMAX";
 821   case ARMISD::FMIN:          return "ARMISD::FMIN";
 822   case ARMISD::BFI:           return "ARMISD::BFI";
 823   case ARMISD::VORRIMM:        return "ARMISD::VORRIMM";
 824   }
 825 }
 826
 827 /// getRegClassFor - Return the register class that should be used for the
 828 /// specified value type.
 829 TargetRegisterClass *ARMTargetLowering::getRegClassFor(EVT VT) const {
 830   // Map v4i64 to QQ registers but do not make the type legal. Similarly map
 831   // v8i64 to QQQQ registers. v4i64 and v8i64 are only used for REG_SEQUENCE to
 832   // load / store 4 to 8 consecutive D registers.
 833   if (Subtarget->hasNEON()) {
 834     if (VT == MVT::v4i64)
 835       return ARM::QQPRRegisterClass;
 836     else if (VT == MVT::v8i64)
 837       return ARM::QQQQPRRegisterClass;
 838   }
 839   return TargetLowering::getRegClassFor(VT);
 840 }
 841
 842 // Create a fast isel object.
 843 FastISel *
 844 ARMTargetLowering::createFastISel(FunctionLoweringInfo &funcInfo) const {
 845   return ARM::createFastISel(funcInfo);
 846 }
 847
 848 /// getFunctionAlignment - Return the Log2 alignment of this function.
 849 unsigned ARMTargetLowering::getFunctionAlignment(const Function *F) const {
 850   return getTargetMachine().getSubtarget<ARMSubtarget>().isThumb() ? 1 : 2;
 851 }
 852
 853 /// getMaximalGlobalOffset - Returns the maximal possible offset which can
 854 /// be used for loads / stores from the global.
 855 unsigned ARMTargetLowering::getMaximalGlobalOffset() const {
 856   return (Subtarget->isThumb1Only() ? 127 : 4095);
 857 }
 858
 859 Sched::Preference ARMTargetLowering::getSchedulingPreference(SDNode *N) const {
 860   unsigned NumVals = N->getNumValues();
 861   if (!NumVals)
 862     return Sched::RegPressure;
 863
 864   for (unsigned i = 0; i != NumVals; ++i) {
 865     EVT VT = N->getValueType(i);
 866     if (VT == MVT::Flag || VT == MVT::Other)
 867       continue;
 868     if (VT.isFloatingPoint() || VT.isVector())
 869       return Sched::Latency;
 870   }
 871
 872   if (!N->isMachineOpcode())
 873     return Sched::RegPressure;
 874
 875   // Load are scheduled for latency even if there instruction itinerary
 876   // is not available.
 877   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
 878   const TargetInstrDesc &TID = TII->get(N->getMachineOpcode());
 879
 880   if (TID.getNumDefs() == 0)
 881     return Sched::RegPressure;
 882   if (!Itins->isEmpty() &&
 883       Itins->getOperandCycle(TID.getSchedClass(), 0) > 2)
 884     return Sched::Latency;
 885
 886   return Sched::RegPressure;
 887 }
 888
 889 unsigned
 890 ARMTargetLowering::getRegPressureLimit(const TargetRegisterClass *RC,
 891                                        MachineFunction &MF) const {
 892   switch (RC->getID()) {
 893   default:
 894     return 0;
 895   case ARM::tGPRRegClassID:
 896     return RegInfo->hasFP(MF) ? 4 : 5;
 897   case ARM::GPRRegClassID: {
 898     unsigned FP = RegInfo->hasFP(MF) ? 1 : 0;
 899     return 10 - FP - (Subtarget->isR9Reserved() ? 1 : 0);
 900   }
 901   case ARM::SPRRegClassID:  // Currently not used as 'rep' register class.
 902   case ARM::DPRRegClassID:
 903     return 32 - 10;
 904   }
 905 }
 906
 907 //===----------------------------------------------------------------------===//
 908 // Lowering Code
 909 //===----------------------------------------------------------------------===//
 910
 911 /// IntCCToARMCC - Convert a DAG integer condition code to an ARM CC
 912 static ARMCC::CondCodes IntCCToARMCC(ISD::CondCode CC) {
 913   switch (CC) {
 914   default: llvm_unreachable("Unknown condition code!");
 915   case ISD::SETNE:  return ARMCC::NE;
 916   case ISD::SETEQ:  return ARMCC::EQ;
 917   case ISD::SETGT:  return ARMCC::GT;
 918   case ISD::SETGE:  return ARMCC::GE;
 919   case ISD::SETLT:  return ARMCC::LT;
 920   case ISD::SETLE:  return ARMCC::LE;
 921   case ISD::SETUGT: return ARMCC::HI;
 922   case ISD::SETUGE: return ARMCC::HS;
 923   case ISD::SETULT: return ARMCC::LO;
 924   case ISD::SETULE: return ARMCC::LS;
 925   }
 926 }
 927
 928 /// FPCCToARMCC - Convert a DAG fp condition code to an ARM CC.
 929 static void FPCCToARMCC(ISD::CondCode CC, ARMCC::CondCodes &CondCode,
 930                         ARMCC::CondCodes &CondCode2) {
 931   CondCode2 = ARMCC::AL;
 932   switch (CC) {
 933   default: llvm_unreachable("Unknown FP condition!");
 934   case ISD::SETEQ:
 935   case ISD::SETOEQ: CondCode = ARMCC::EQ; break;
 936   case ISD::SETGT:
 937   case ISD::SETOGT: CondCode = ARMCC::GT; break;
 938   case ISD::SETGE:
 939   case ISD::SETOGE: CondCode = ARMCC::GE; break;
 940   case ISD::SETOLT: CondCode = ARMCC::MI; break;
 941   case ISD::SETOLE: CondCode = ARMCC::LS; break;
 942   case ISD::SETONE: CondCode = ARMCC::MI; CondCode2 = ARMCC::GT; break;
 943   case ISD::SETO:   CondCode = ARMCC::VC; break;
 944   case ISD::SETUO:  CondCode = ARMCC::VS; break;
 945   case ISD::SETUEQ: CondCode = ARMCC::EQ; CondCode2 = ARMCC::VS; break;
 946   case ISD::SETUGT: CondCode = ARMCC::HI; break;
 947   case ISD::SETUGE: CondCode = ARMCC::PL; break;
 948   case ISD::SETLT:
 949   case ISD::SETULT: CondCode = ARMCC::LT; break;
 950   case ISD::SETLE:
 951   case ISD::SETULE: CondCode = ARMCC::LE; break;
 952   case ISD::SETNE:
 953   case ISD::SETUNE: CondCode = ARMCC::NE; break;
 954   }
 955 }
 956
 957 //===----------------------------------------------------------------------===//
 958 //                      Calling Convention Implementation
 959 //===----------------------------------------------------------------------===//
 960
 961 #include "ARMGenCallingConv.inc"
 962
 963 /// CCAssignFnForNode - Selects the correct CCAssignFn for a the
 964 /// given CallingConvention value.
 965 CCAssignFn *ARMTargetLowering::CCAssignFnForNode(CallingConv::ID CC,
 966                                                  bool Return,
 967                                                  bool isVarArg) const {
 968   switch (CC) {
 969   default:
 970     llvm_unreachable("Unsupported calling convention");
 971   case CallingConv::Fast:
 972     if (Subtarget->hasVFP2() && !isVarArg) {
 973       if (!Subtarget->isAAPCS_ABI())
 974         return (Return ? RetFastCC_ARM_APCS : FastCC_ARM_APCS);
 975       // For AAPCS ABI targets, just use VFP variant of the calling convention.
 976       return (Return ? RetCC_ARM_AAPCS_VFP : CC_ARM_AAPCS_VFP);
 977     }
 978     // Fallthrough
 979   case CallingConv::C: {
 980     // Use target triple & subtarget features to do actual dispatch.
 981     if (!Subtarget->isAAPCS_ABI())
 982       return (Return ? RetCC_ARM_APCS : CC_ARM_APCS);
 983     else if (Subtarget->hasVFP2() &&
 984              FloatABIType == FloatABI::Hard && !isVarArg)
 985       return (Return ? RetCC_ARM_AAPCS_VFP : CC_ARM_AAPCS_VFP);
 986     return (Return ? RetCC_ARM_AAPCS : CC_ARM_AAPCS);
 987   }
 988   case CallingConv::ARM_AAPCS_VFP:
 989     return (Return ? RetCC_ARM_AAPCS_VFP : CC_ARM_AAPCS_VFP);
 990   case CallingConv::ARM_AAPCS:
 991     return (Return ? RetCC_ARM_AAPCS : CC_ARM_AAPCS);
 992   case CallingConv::ARM_APCS:
 993     return (Return ? RetCC_ARM_APCS : CC_ARM_APCS);
 994   }
 995 }
 996
 997 /// LowerCallResult - Lower the result values of a call into the
 998 /// appropriate copies out of appropriate physical registers.
 999 SDValue
1000 ARMTargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
1001                                    CallingConv::ID CallConv, bool isVarArg,
1002                                    const SmallVectorImpl<ISD::InputArg> &Ins,
1003                                    DebugLoc dl, SelectionDAG &DAG,
1004                                    SmallVectorImpl<SDValue> &InVals) const {
1005
1006   // Assign locations to each value returned by this call.
1007   SmallVector<CCValAssign, 16> RVLocs;
1008   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1009                  RVLocs, *DAG.getContext());
1010   CCInfo.AnalyzeCallResult(Ins,
1011                            CCAssignFnForNode(CallConv, /* Return*/ true,
1012                                              isVarArg));
1013
1014   // Copy all of the result registers out of their specified physreg.
1015   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1016     CCValAssign VA = RVLocs[i];
1017
1018     SDValue Val;
1019     if (VA.needsCustom()) {
1020       // Handle f64 or half of a v2f64.
1021       SDValue Lo = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), MVT::i32,
1022                                       InFlag);
1023       Chain = Lo.getValue(1);
1024       InFlag = Lo.getValue(2);
1025       VA = RVLocs[++i]; // skip ahead to next loc
1026       SDValue Hi = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), MVT::i32,
1027                                       InFlag);
1028       Chain = Hi.getValue(1);
1029       InFlag = Hi.getValue(2);
1030       Val = DAG.getNode(ARMISD::VMOVDRR, dl, MVT::f64, Lo, Hi);
1031
1032       if (VA.getLocVT() == MVT::v2f64) {
1033         SDValue Vec = DAG.getNode(ISD::UNDEF, dl, MVT::v2f64);
1034         Vec = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64, Vec, Val,
1035                           DAG.getConstant(0, MVT::i32));
1036
1037         VA = RVLocs[++i]; // skip ahead to next loc
1038         Lo = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), MVT::i32, InFlag);
1039         Chain = Lo.getValue(1);
1040         InFlag = Lo.getValue(2);
1041         VA = RVLocs[++i]; // skip ahead to next loc
1042         Hi = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), MVT::i32, InFlag);
1043         Chain = Hi.getValue(1);
1044         InFlag = Hi.getValue(2);
1045         Val = DAG.getNode(ARMISD::VMOVDRR, dl, MVT::f64, Lo, Hi);
1046         Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64, Vec, Val,
1047                           DAG.getConstant(1, MVT::i32));
1048       }
1049     } else {
1050       Val = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), VA.getLocVT(),
1051                                InFlag);
1052       Chain = Val.getValue(1);
1053       InFlag = Val.getValue(2);
1054     }
1055
1056     switch (VA.getLocInfo()) {
1057     default: llvm_unreachable("Unknown loc info!");
1058     case CCValAssign::Full: break;
1059     case CCValAssign::BCvt:
1060       Val = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getValVT(), Val);
1061       break;
1062     }
1063
1064     InVals.push_back(Val);
1065   }
1066
1067   return Chain;
1068 }
1069
1070 /// CreateCopyOfByValArgument - Make a copy of an aggregate at address specified
1071 /// by "Src" to address "Dst" of size "Size".  Alignment information is
1072 /// specified by the specific parameter attribute.  The copy will be passed as
1073 /// a byval function parameter.
1074 /// Sometimes what we are copying is the end of a larger object, the part that
1075 /// does not fit in registers.
1076 static SDValue
1077 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
1078                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
1079                           DebugLoc dl) {
1080   SDValue SizeNode = DAG.getConstant(Flags.getByValSize(), MVT::i32);
1081   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
1082                        /*isVolatile=*/false, /*AlwaysInline=*/false,
1083                        MachinePointerInfo(0), MachinePointerInfo(0));
1084 }
1085
1086 /// LowerMemOpCallTo - Store the argument to the stack.
1087 SDValue
1088 ARMTargetLowering::LowerMemOpCallTo(SDValue Chain,
1089                                     SDValue StackPtr, SDValue Arg,
1090                                     DebugLoc dl, SelectionDAG &DAG,
1091                                     const CCValAssign &VA,
1092                                     ISD::ArgFlagsTy Flags) const {
1093   unsigned LocMemOffset = VA.getLocMemOffset();
1094   SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset);
1095   PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
1096   if (Flags.isByVal())
1097     return CreateCopyOfByValArgument(Arg, PtrOff, Chain, Flags, DAG, dl);
1098
1099   return DAG.getStore(Chain, dl, Arg, PtrOff,
1100                       MachinePointerInfo::getStack(LocMemOffset),
1101                       false, false, 0);
1102 }
1103
1104 void ARMTargetLowering::PassF64ArgInRegs(DebugLoc dl, SelectionDAG &DAG,
1105                                          SDValue Chain, SDValue &Arg,
1106                                          RegsToPassVector &RegsToPass,
1107                                          CCValAssign &VA, CCValAssign &NextVA,
1108                                          SDValue &StackPtr,
1109                                          SmallVector<SDValue, 8> &MemOpChains,
1110                                          ISD::ArgFlagsTy Flags) const {
1111
1112   SDValue fmrrd = DAG.getNode(ARMISD::VMOVRRD, dl,
1113                               DAG.getVTList(MVT::i32, MVT::i32), Arg);
1114   RegsToPass.push_back(std::make_pair(VA.getLocReg(), fmrrd));
1115
1116   if (NextVA.isRegLoc())
1117     RegsToPass.push_back(std::make_pair(NextVA.getLocReg(), fmrrd.getValue(1)));
1118   else {
1119     assert(NextVA.isMemLoc());
1120     if (StackPtr.getNode() == 0)
1121       StackPtr = DAG.getCopyFromReg(Chain, dl, ARM::SP, getPointerTy());
1122
1123     MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, fmrrd.getValue(1),
1124                                            dl, DAG, NextVA,
1125                                            Flags));
1126   }
1127 }
1128
1129 /// LowerCall - Lowering a call into a callseq_start <-
1130 /// ARMISD:CALL <- callseq_end chain. Also add input and output parameter
1131 /// nodes.
1132 SDValue
1133 ARMTargetLowering::LowerCall(SDValue Chain, SDValue Callee,
1134                              CallingConv::ID CallConv, bool isVarArg,
1135                              bool &isTailCall,
1136                              const SmallVectorImpl<ISD::OutputArg> &Outs,
1137                              const SmallVectorImpl<SDValue> &OutVals,
1138                              const SmallVectorImpl<ISD::InputArg> &Ins,
1139                              DebugLoc dl, SelectionDAG &DAG,
1140                              SmallVectorImpl<SDValue> &InVals) const {
1141   MachineFunction &MF = DAG.getMachineFunction();
1142   bool IsStructRet    = (Outs.empty()) ? false : Outs[0].Flags.isSRet();
1143   bool IsSibCall = false;
1144   // Temporarily disable tail calls so things don't break.
1145   if (!EnableARMTailCalls)
1146     isTailCall = false;
1147   if (isTailCall) {
1148     // Check if it's really possible to do a tail call.
1149     isTailCall = IsEligibleForTailCallOptimization(Callee, CallConv,
1150                     isVarArg, IsStructRet, MF.getFunction()->hasStructRetAttr(),
1151                                                    Outs, OutVals, Ins, DAG);
1152     // We don't support GuaranteedTailCallOpt for ARM, only automatically
1153     // detected sibcalls.
1154     if (isTailCall) {
1155       ++NumTailCalls;
1156       IsSibCall = true;
1157     }
1158   }
1159
1160   // Analyze operands of the call, assigning locations to each operand.
1161   SmallVector<CCValAssign, 16> ArgLocs;
1162   CCState CCInfo(CallConv, isVarArg, getTargetMachine(), ArgLocs,
1163                  *DAG.getContext());
1164   CCInfo.AnalyzeCallOperands(Outs,
1165                              CCAssignFnForNode(CallConv, /* Return*/ false,
1166                                                isVarArg));
1167
1168   // Get a count of how many bytes are to be pushed on the stack.
1169   unsigned NumBytes = CCInfo.getNextStackOffset();
1170
1171   // For tail calls, memory operands are available in our caller's stack.
1172   if (IsSibCall)
1173     NumBytes = 0;
1174
1175   // Adjust the stack pointer for the new arguments...
1176   // These operations are automatically eliminated by the prolog/epilog pass
1177   if (!IsSibCall)
1178     Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
1179
1180   SDValue StackPtr = DAG.getCopyFromReg(Chain, dl, ARM::SP, getPointerTy());
1181
1182   RegsToPassVector RegsToPass;
1183   SmallVector<SDValue, 8> MemOpChains;
1184
1185   // Walk the register/memloc assignments, inserting copies/loads.  In the case
1186   // of tail call optimization, arguments are handled later.
1187   for (unsigned i = 0, realArgIdx = 0, e = ArgLocs.size();
1188        i != e;
1189        ++i, ++realArgIdx) {
1190     CCValAssign &VA = ArgLocs[i];
1191     SDValue Arg = OutVals[realArgIdx];
1192     ISD::ArgFlagsTy Flags = Outs[realArgIdx].Flags;
1193
1194     // Promote the value if needed.
1195     switch (VA.getLocInfo()) {
1196     default: llvm_unreachable("Unknown loc info!");
1197     case CCValAssign::Full: break;
1198     case CCValAssign::SExt:
1199       Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, VA.getLocVT(), Arg);
1200       break;
1201     case CCValAssign::ZExt:
1202       Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, VA.getLocVT(), Arg);
1203       break;
1204     case CCValAssign::AExt:
1205       Arg = DAG.getNode(ISD::ANY_EXTEND, dl, VA.getLocVT(), Arg);
1206       break;
1207     case CCValAssign::BCvt:
1208       Arg = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getLocVT(), Arg);
1209       break;
1210     }
1211
1212     // f64 and v2f64 might be passed in i32 pairs and must be split into pieces
1213     if (VA.needsCustom()) {
1214       if (VA.getLocVT() == MVT::v2f64) {
1215         SDValue Op0 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Arg,
1216                                   DAG.getConstant(0, MVT::i32));
1217         SDValue Op1 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Arg,
1218                                   DAG.getConstant(1, MVT::i32));
1219
1220         PassF64ArgInRegs(dl, DAG, Chain, Op0, RegsToPass,
1221                          VA, ArgLocs[++i], StackPtr, MemOpChains, Flags);
1222
1223         VA = ArgLocs[++i]; // skip ahead to next loc
1224         if (VA.isRegLoc()) {
1225           PassF64ArgInRegs(dl, DAG, Chain, Op1, RegsToPass,
1226                            VA, ArgLocs[++i], StackPtr, MemOpChains, Flags);
1227         } else {
1228           assert(VA.isMemLoc());
1229
1230           MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Op1,
1231                                                  dl, DAG, VA, Flags));
1232         }
1233       } else {
1234         PassF64ArgInRegs(dl, DAG, Chain, Arg, RegsToPass, VA, ArgLocs[++i],
1235                          StackPtr, MemOpChains, Flags);
1236       }
1237     } else if (VA.isRegLoc()) {
1238       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
1239     } else if (!IsSibCall) {
1240       assert(VA.isMemLoc());
1241
1242       MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Arg,
1243                                              dl, DAG, VA, Flags));
1244     }
1245   }
1246
1247   if (!MemOpChains.empty())
1248     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1249                         &MemOpChains[0], MemOpChains.size());
1250
1251   // Build a sequence of copy-to-reg nodes chained together with token chain
1252   // and flag operands which copy the outgoing args into the appropriate regs.
1253   SDValue InFlag;
1254   // Tail call byval lowering might overwrite argument registers so in case of
1255   // tail call optimization the copies to registers are lowered later.
1256   if (!isTailCall)
1257     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1258       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
1259                                RegsToPass[i].second, InFlag);
1260       InFlag = Chain.getValue(1);
1261     }
1262
1263   // For tail calls lower the arguments to the 'real' stack slot.
1264   if (isTailCall) {
1265     // Force all the incoming stack arguments to be loaded from the stack
1266     // before any new outgoing arguments are stored to the stack, because the
1267     // outgoing stack slots may alias the incoming argument stack slots, and
1268     // the alias isn't otherwise explicit. This is slightly more conservative
1269     // than necessary, because it means that each store effectively depends
1270     // on every argument instead of just those arguments it would clobber.
1271
1272     // Do not flag preceeding copytoreg stuff together with the following stuff.
1273     InFlag = SDValue();
1274     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1275       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
1276                                RegsToPass[i].second, InFlag);
1277       InFlag = Chain.getValue(1);
1278     }
1279     InFlag =SDValue();
1280   }
1281
1282   // If the callee is a GlobalAddress/ExternalSymbol node (quite common, every
1283   // direct call is) turn it into a TargetGlobalAddress/TargetExternalSymbol
1284   // node so that legalize doesn't hack it.
1285   bool isDirect = false;
1286   bool isARMFunc = false;
1287   bool isLocalARMFunc = false;
1288   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1289
1290   if (EnableARMLongCalls) {
1291     assert (getTargetMachine().getRelocationModel() == Reloc::Static
1292             && "long-calls with non-static relocation model!");
1293     // Handle a global address or an external symbol. If it's not one of
1294     // those, the target's already in a register, so we don't need to do
1295     // anything extra.
1296     if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
1297       const GlobalValue *GV = G->getGlobal();
1298       // Create a constant pool entry for the callee address
1299       unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1300       ARMConstantPoolValue *CPV = new ARMConstantPoolValue(GV,
1301                                                            ARMPCLabelIndex,
1302                                                            ARMCP::CPValue, 0);
1303       // Get the address of the callee into a register
1304       SDValue CPAddr = DAG.getTargetConstantPool(CPV, getPointerTy(), 4);
1305       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1306       Callee = DAG.getLoad(getPointerTy(), dl,
1307                            DAG.getEntryNode(), CPAddr,
1308                            MachinePointerInfo::getConstantPool(),
1309                            false, false, 0);
1310     } else if (ExternalSymbolSDNode *S=dyn_cast<ExternalSymbolSDNode>(Callee)) {
1311       const char *Sym = S->getSymbol();
1312
1313       // Create a constant pool entry for the callee address
1314       unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1315       ARMConstantPoolValue *CPV = new ARMConstantPoolValue(*DAG.getContext(),
1316                                                        Sym, ARMPCLabelIndex, 0);
1317       // Get the address of the callee into a register
1318       SDValue CPAddr = DAG.getTargetConstantPool(CPV, getPointerTy(), 4);
1319       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1320       Callee = DAG.getLoad(getPointerTy(), dl,
1321                            DAG.getEntryNode(), CPAddr,
1322                            MachinePointerInfo::getConstantPool(),
1323                            false, false, 0);
1324     }
1325   } else if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
1326     const GlobalValue *GV = G->getGlobal();
1327     isDirect = true;
1328     bool isExt = GV->isDeclaration() || GV->isWeakForLinker();
1329     bool isStub = (isExt && Subtarget->isTargetDarwin()) &&
1330                    getTargetMachine().getRelocationModel() != Reloc::Static;
1331     isARMFunc = !Subtarget->isThumb() || isStub;
1332     // ARM call to a local ARM function is predicable.
1333     isLocalARMFunc = !Subtarget->isThumb() && (!isExt || !ARMInterworking);
1334     // tBX takes a register source operand.
1335     if (isARMFunc && Subtarget->isThumb1Only() && !Subtarget->hasV5TOps()) {
1336       unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1337       ARMConstantPoolValue *CPV = new ARMConstantPoolValue(GV,
1338                                                            ARMPCLabelIndex,
1339                                                            ARMCP::CPValue, 4);
1340       SDValue CPAddr = DAG.getTargetConstantPool(CPV, getPointerTy(), 4);
1341       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1342       Callee = DAG.getLoad(getPointerTy(), dl,
1343                            DAG.getEntryNode(), CPAddr,
1344                            MachinePointerInfo::getConstantPool(),
1345                            false, false, 0);
1346       SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1347       Callee = DAG.getNode(ARMISD::PIC_ADD, dl,
1348                            getPointerTy(), Callee, PICLabel);
1349     } else {
1350       // On ELF targets for PIC code, direct calls should go through the PLT
1351       unsigned OpFlags = 0;
1352       if (Subtarget->isTargetELF() &&
1353                   getTargetMachine().getRelocationModel() == Reloc::PIC_)
1354         OpFlags = ARMII::MO_PLT;
1355       Callee = DAG.getTargetGlobalAddress(GV, dl, getPointerTy(), 0, OpFlags);
1356     }
1357   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
1358     isDirect = true;
1359     bool isStub = Subtarget->isTargetDarwin() &&
1360                   getTargetMachine().getRelocationModel() != Reloc::Static;
1361     isARMFunc = !Subtarget->isThumb() || isStub;
1362     // tBX takes a register source operand.
1363     const char *Sym = S->getSymbol();
1364     if (isARMFunc && Subtarget->isThumb1Only() && !Subtarget->hasV5TOps()) {
1365       unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1366       ARMConstantPoolValue *CPV = new ARMConstantPoolValue(*DAG.getContext(),
1367                                                        Sym, ARMPCLabelIndex, 4);
1368       SDValue CPAddr = DAG.getTargetConstantPool(CPV, getPointerTy(), 4);
1369       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1370       Callee = DAG.getLoad(getPointerTy(), dl,
1371                            DAG.getEntryNode(), CPAddr,
1372                            MachinePointerInfo::getConstantPool(),
1373                            false, false, 0);
1374       SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1375       Callee = DAG.getNode(ARMISD::PIC_ADD, dl,
1376                            getPointerTy(), Callee, PICLabel);
1377     } else {
1378       unsigned OpFlags = 0;
1379       // On ELF targets for PIC code, direct calls should go through the PLT
1380       if (Subtarget->isTargetELF() &&
1381                   getTargetMachine().getRelocationModel() == Reloc::PIC_)
1382         OpFlags = ARMII::MO_PLT;
1383       Callee = DAG.getTargetExternalSymbol(Sym, getPointerTy(), OpFlags);
1384     }
1385   }
1386
1387   // FIXME: handle tail calls differently.
1388   unsigned CallOpc;
1389   if (Subtarget->isThumb()) {
1390     if ((!isDirect || isARMFunc) && !Subtarget->hasV5TOps())
1391       CallOpc = ARMISD::CALL_NOLINK;
1392     else
1393       CallOpc = isARMFunc ? ARMISD::CALL : ARMISD::tCALL;
1394   } else {
1395     CallOpc = (isDirect || Subtarget->hasV5TOps())
1396       ? (isLocalARMFunc ? ARMISD::CALL_PRED : ARMISD::CALL)
1397       : ARMISD::CALL_NOLINK;
1398   }
1399
1400   std::vector<SDValue> Ops;
1401   Ops.push_back(Chain);
1402   Ops.push_back(Callee);
1403
1404   // Add argument registers to the end of the list so that they are known live
1405   // into the call.
1406   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
1407     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
1408                                   RegsToPass[i].second.getValueType()));
1409
1410   if (InFlag.getNode())
1411     Ops.push_back(InFlag);
1412
1413   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
1414   if (isTailCall)
1415     return DAG.getNode(ARMISD::TC_RETURN, dl, NodeTys, &Ops[0], Ops.size());
1416
1417   // Returns a chain and a flag for retval copy to use.
1418   Chain = DAG.getNode(CallOpc, dl, NodeTys, &Ops[0], Ops.size());
1419   InFlag = Chain.getValue(1);
1420
1421   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
1422                              DAG.getIntPtrConstant(0, true), InFlag);
1423   if (!Ins.empty())
1424     InFlag = Chain.getValue(1);
1425
1426   // Handle result values, copying them out of physregs into vregs that we
1427   // return.
1428   return LowerCallResult(Chain, InFlag, CallConv, isVarArg, Ins,
1429                          dl, DAG, InVals);
1430 }
1431
1432 /// MatchingStackOffset - Return true if the given stack call argument is
1433 /// already available in the same position (relatively) of the caller's
1434 /// incoming argument stack.
1435 static
1436 bool MatchingStackOffset(SDValue Arg, unsigned Offset, ISD::ArgFlagsTy Flags,
1437                          MachineFrameInfo *MFI, const MachineRegisterInfo *MRI,
1438                          const ARMInstrInfo *TII) {
1439   unsigned Bytes = Arg.getValueType().getSizeInBits() / 8;
1440   int FI = INT_MAX;
1441   if (Arg.getOpcode() == ISD::CopyFromReg) {
1442     unsigned VR = cast<RegisterSDNode>(Arg.getOperand(1))->getReg();
1443     if (!VR || TargetRegisterInfo::isPhysicalRegister(VR))
1444       return false;
1445     MachineInstr *Def = MRI->getVRegDef(VR);
1446     if (!Def)
1447       return false;
1448     if (!Flags.isByVal()) {
1449       if (!TII->isLoadFromStackSlot(Def, FI))
1450         return false;
1451     } else {
1452       return false;
1453     }
1454   } else if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Arg)) {
1455     if (Flags.isByVal())
1456       // ByVal argument is passed in as a pointer but it's now being
1457       // dereferenced. e.g.
1458       // define @foo(%struct.X* %A) {
1459       //   tail call @bar(%struct.X* byval %A)
1460       // }
1461       return false;
1462     SDValue Ptr = Ld->getBasePtr();
1463     FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr);
1464     if (!FINode)
1465       return false;
1466     FI = FINode->getIndex();
1467   } else
1468     return false;
1469
1470   assert(FI != INT_MAX);
1471   if (!MFI->isFixedObjectIndex(FI))
1472     return false;
1473   return Offset == MFI->getObjectOffset(FI) && Bytes == MFI->getObjectSize(FI);
1474 }
1475
1476 /// IsEligibleForTailCallOptimization - Check whether the call is eligible
1477 /// for tail call optimization. Targets which want to do tail call
1478 /// optimization should implement this function.
1479 bool
1480 ARMTargetLowering::IsEligibleForTailCallOptimization(SDValue Callee,
1481                                                      CallingConv::ID CalleeCC,
1482                                                      bool isVarArg,
1483                                                      bool isCalleeStructRet,
1484                                                      bool isCallerStructRet,
1485                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
1486                                     const SmallVectorImpl<SDValue> &OutVals,
1487                                     const SmallVectorImpl<ISD::InputArg> &Ins,
1488                                                      SelectionDAG& DAG) const {
1489   const Function *CallerF = DAG.getMachineFunction().getFunction();
1490   CallingConv::ID CallerCC = CallerF->getCallingConv();
1491   bool CCMatch = CallerCC == CalleeCC;
1492
1493   // Look for obvious safe cases to perform tail call optimization that do not
1494   // require ABI changes. This is what gcc calls sibcall.
1495
1496   // Do not sibcall optimize vararg calls unless the call site is not passing
1497   // any arguments.
1498   if (isVarArg && !Outs.empty())
1499     return false;
1500
1501   // Also avoid sibcall optimization if either caller or callee uses struct
1502   // return semantics.
1503   if (isCalleeStructRet || isCallerStructRet)
1504     return false;
1505
1506   // FIXME: Completely disable sibcall for Thumb1 since Thumb1RegisterInfo::
1507   // emitEpilogue is not ready for them.
1508   // Doing this is tricky, since the LDM/POP instruction on Thumb doesn't take
1509   // LR.  This means if we need to reload LR, it takes an extra instructions,
1510   // which outweighs the value of the tail call; but here we don't know yet
1511   // whether LR is going to be used.  Probably the right approach is to
1512   // generate the tail call here and turn it back into CALL/RET in
1513   // emitEpilogue if LR is used.
1514   if (Subtarget->isThumb1Only())
1515     return false;
1516
1517   // For the moment, we can only do this to functions defined in this
1518   // compilation, or to indirect calls.  A Thumb B to an ARM function,
1519   // or vice versa, is not easily fixed up in the linker unlike BL.
1520   // (We could do this by loading the address of the callee into a register;
1521   // that is an extra instruction over the direct call and burns a register
1522   // as well, so is not likely to be a win.)
1523
1524   // It might be safe to remove this restriction on non-Darwin.
1525
1526   // Thumb1 PIC calls to external symbols use BX, so they can be tail calls,
1527   // but we need to make sure there are enough registers; the only valid
1528   // registers are the 4 used for parameters.  We don't currently do this
1529   // case.
1530   if (isa<ExternalSymbolSDNode>(Callee))
1531       return false;
1532
1533   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
1534     const GlobalValue *GV = G->getGlobal();
1535     if (GV->isDeclaration() || GV->isWeakForLinker())
1536       return false;
1537   }
1538
1539   // If the calling conventions do not match, then we'd better make sure the
1540   // results are returned in the same way as what the caller expects.
1541   if (!CCMatch) {
1542     SmallVector<CCValAssign, 16> RVLocs1;
1543     CCState CCInfo1(CalleeCC, false, getTargetMachine(),
1544                     RVLocs1, *DAG.getContext());
1545     CCInfo1.AnalyzeCallResult(Ins, CCAssignFnForNode(CalleeCC, true, isVarArg));
1546
1547     SmallVector<CCValAssign, 16> RVLocs2;
1548     CCState CCInfo2(CallerCC, false, getTargetMachine(),
1549                     RVLocs2, *DAG.getContext());
1550     CCInfo2.AnalyzeCallResult(Ins, CCAssignFnForNode(CallerCC, true, isVarArg));
1551
1552     if (RVLocs1.size() != RVLocs2.size())
1553       return false;
1554     for (unsigned i = 0, e = RVLocs1.size(); i != e; ++i) {
1555       if (RVLocs1[i].isRegLoc() != RVLocs2[i].isRegLoc())
1556         return false;
1557       if (RVLocs1[i].getLocInfo() != RVLocs2[i].getLocInfo())
1558         return false;
1559       if (RVLocs1[i].isRegLoc()) {
1560         if (RVLocs1[i].getLocReg() != RVLocs2[i].getLocReg())
1561           return false;
1562       } else {
1563         if (RVLocs1[i].getLocMemOffset() != RVLocs2[i].getLocMemOffset())
1564           return false;
1565       }
1566     }
1567   }
1568
1569   // If the callee takes no arguments then go on to check the results of the
1570   // call.
1571   if (!Outs.empty()) {
1572     // Check if stack adjustment is needed. For now, do not do this if any
1573     // argument is passed on the stack.
1574     SmallVector<CCValAssign, 16> ArgLocs;
1575     CCState CCInfo(CalleeCC, isVarArg, getTargetMachine(),
1576                    ArgLocs, *DAG.getContext());
1577     CCInfo.AnalyzeCallOperands(Outs,
1578                                CCAssignFnForNode(CalleeCC, false, isVarArg));
1579     if (CCInfo.getNextStackOffset()) {
1580       MachineFunction &MF = DAG.getMachineFunction();
1581
1582       // Check if the arguments are already laid out in the right way as
1583       // the caller's fixed stack objects.
1584       MachineFrameInfo *MFI = MF.getFrameInfo();
1585       const MachineRegisterInfo *MRI = &MF.getRegInfo();
1586       const ARMInstrInfo *TII =
1587         ((ARMTargetMachine&)getTargetMachine()).getInstrInfo();
1588       for (unsigned i = 0, realArgIdx = 0, e = ArgLocs.size();
1589            i != e;
1590            ++i, ++realArgIdx) {
1591         CCValAssign &VA = ArgLocs[i];
1592         EVT RegVT = VA.getLocVT();
1593         SDValue Arg = OutVals[realArgIdx];
1594         ISD::ArgFlagsTy Flags = Outs[realArgIdx].Flags;
1595         if (VA.getLocInfo() == CCValAssign::Indirect)
1596           return false;
1597         if (VA.needsCustom()) {
1598           // f64 and vector types are split into multiple registers or
1599           // register/stack-slot combinations.  The types will not match
1600           // the registers; give up on memory f64 refs until we figure
1601           // out what to do about this.
1602           if (!VA.isRegLoc())
1603             return false;
1604           if (!ArgLocs[++i].isRegLoc())
1605             return false;
1606           if (RegVT == MVT::v2f64) {
1607             if (!ArgLocs[++i].isRegLoc())
1608               return false;
1609             if (!ArgLocs[++i].isRegLoc())
1610               return false;
1611           }
1612         } else if (!VA.isRegLoc()) {
1613           if (!MatchingStackOffset(Arg, VA.getLocMemOffset(), Flags,
1614                                    MFI, MRI, TII))
1615             return false;
1616         }
1617       }
1618     }
1619   }
1620
1621   return true;
1622 }
1623
1624 SDValue
1625 ARMTargetLowering::LowerReturn(SDValue Chain,
1626                                CallingConv::ID CallConv, bool isVarArg,
1627                                const SmallVectorImpl<ISD::OutputArg> &Outs,
1628                                const SmallVectorImpl<SDValue> &OutVals,
1629                                DebugLoc dl, SelectionDAG &DAG) const {
1630
1631   // CCValAssign - represent the assignment of the return value to a location.
1632   SmallVector<CCValAssign, 16> RVLocs;
1633
1634   // CCState - Info about the registers and stack slots.
1635   CCState CCInfo(CallConv, isVarArg, getTargetMachine(), RVLocs,
1636                  *DAG.getContext());
1637
1638   // Analyze outgoing return values.
1639   CCInfo.AnalyzeReturn(Outs, CCAssignFnForNode(CallConv, /* Return */ true,
1640                                                isVarArg));
1641
1642   // If this is the first return lowered for this function, add
1643   // the regs to the liveout set for the function.
1644   if (DAG.getMachineFunction().getRegInfo().liveout_empty()) {
1645     for (unsigned i = 0; i != RVLocs.size(); ++i)
1646       if (RVLocs[i].isRegLoc())
1647         DAG.getMachineFunction().getRegInfo().addLiveOut(RVLocs[i].getLocReg());
1648   }
1649
1650   SDValue Flag;
1651
1652   // Copy the result values into the output registers.
1653   for (unsigned i = 0, realRVLocIdx = 0;
1654        i != RVLocs.size();
1655        ++i, ++realRVLocIdx) {
1656     CCValAssign &VA = RVLocs[i];
1657     assert(VA.isRegLoc() && "Can only return in registers!");
1658
1659     SDValue Arg = OutVals[realRVLocIdx];
1660
1661     switch (VA.getLocInfo()) {
1662     default: llvm_unreachable("Unknown loc info!");
1663     case CCValAssign::Full: break;
1664     case CCValAssign::BCvt:
1665       Arg = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getLocVT(), Arg);
1666       break;
1667     }
1668
1669     if (VA.needsCustom()) {
1670       if (VA.getLocVT() == MVT::v2f64) {
1671         // Extract the first half and return it in two registers.
1672         SDValue Half = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Arg,
1673                                    DAG.getConstant(0, MVT::i32));
1674         SDValue HalfGPRs = DAG.getNode(ARMISD::VMOVRRD, dl,
1675                                        DAG.getVTList(MVT::i32, MVT::i32), Half);
1676
1677         Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), HalfGPRs, Flag);
1678         Flag = Chain.getValue(1);
1679         VA = RVLocs[++i]; // skip ahead to next loc
1680         Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(),
1681                                  HalfGPRs.getValue(1), Flag);
1682         Flag = Chain.getValue(1);
1683         VA = RVLocs[++i]; // skip ahead to next loc
1684
1685         // Extract the 2nd half and fall through to handle it as an f64 value.
1686         Arg = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Arg,
1687                           DAG.getConstant(1, MVT::i32));
1688       }
1689       // Legalize ret f64 -> ret 2 x i32.  We always have fmrrd if f64 is
1690       // available.
1691       SDValue fmrrd = DAG.getNode(ARMISD::VMOVRRD, dl,
1692                                   DAG.getVTList(MVT::i32, MVT::i32), &Arg, 1);
1693       Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), fmrrd, Flag);
1694       Flag = Chain.getValue(1);
1695       VA = RVLocs[++i]; // skip ahead to next loc
1696       Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), fmrrd.getValue(1),
1697                                Flag);
1698     } else
1699       Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), Arg, Flag);
1700
1701     // Guarantee that all emitted copies are
1702     // stuck together, avoiding something bad.
1703     Flag = Chain.getValue(1);
1704   }
1705
1706   SDValue result;
1707   if (Flag.getNode())
1708     result = DAG.getNode(ARMISD::RET_FLAG, dl, MVT::Other, Chain, Flag);
1709   else // Return Void
1710     result = DAG.getNode(ARMISD::RET_FLAG, dl, MVT::Other, Chain);
1711
1712   return result;
1713 }
1714
1715 // ConstantPool, JumpTable, GlobalAddress, and ExternalSymbol are lowered as
1716 // their target counterpart wrapped in the ARMISD::Wrapper node. Suppose N is
1717 // one of the above mentioned nodes. It has to be wrapped because otherwise
1718 // Select(N) returns N. So the raw TargetGlobalAddress nodes, etc. can only
1719 // be used to form addressing mode. These wrapped nodes will be selected
1720 // into MOVi.
1721 static SDValue LowerConstantPool(SDValue Op, SelectionDAG &DAG) {
1722   EVT PtrVT = Op.getValueType();
1723   // FIXME there is no actual debug info here
1724   DebugLoc dl = Op.getDebugLoc();
1725   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
1726   SDValue Res;
1727   if (CP->isMachineConstantPoolEntry())
1728     Res = DAG.getTargetConstantPool(CP->getMachineCPVal(), PtrVT,
1729                                     CP->getAlignment());
1730   else
1731     Res = DAG.getTargetConstantPool(CP->getConstVal(), PtrVT,
1732                                     CP->getAlignment());
1733   return DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, Res);
1734 }
1735
1736 unsigned ARMTargetLowering::getJumpTableEncoding() const {
1737   return MachineJumpTableInfo::EK_Inline;
1738 }
1739
1740 SDValue ARMTargetLowering::LowerBlockAddress(SDValue Op,
1741                                              SelectionDAG &DAG) const {
1742   MachineFunction &MF = DAG.getMachineFunction();
1743   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1744   unsigned ARMPCLabelIndex = 0;
1745   DebugLoc DL = Op.getDebugLoc();
1746   EVT PtrVT = getPointerTy();
1747   const BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
1748   Reloc::Model RelocM = getTargetMachine().getRelocationModel();
1749   SDValue CPAddr;
1750   if (RelocM == Reloc::Static) {
1751     CPAddr = DAG.getTargetConstantPool(BA, PtrVT, 4);
1752   } else {
1753     unsigned PCAdj = Subtarget->isThumb() ? 4 : 8;
1754     ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1755     ARMConstantPoolValue *CPV = new ARMConstantPoolValue(BA, ARMPCLabelIndex,
1756                                                          ARMCP::CPBlockAddress,
1757                                                          PCAdj);
1758     CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1759   }
1760   CPAddr = DAG.getNode(ARMISD::Wrapper, DL, PtrVT, CPAddr);
1761   SDValue Result = DAG.getLoad(PtrVT, DL, DAG.getEntryNode(), CPAddr,
1762                                MachinePointerInfo::getConstantPool(),
1763                                false, false, 0);
1764   if (RelocM == Reloc::Static)
1765     return Result;
1766   SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1767   return DAG.getNode(ARMISD::PIC_ADD, DL, PtrVT, Result, PICLabel);
1768 }
1769
1770 // Lower ISD::GlobalTLSAddress using the "general dynamic" model
1771 SDValue
1772 ARMTargetLowering::LowerToTLSGeneralDynamicModel(GlobalAddressSDNode *GA,
1773                                                  SelectionDAG &DAG) const {
1774   DebugLoc dl = GA->getDebugLoc();
1775   EVT PtrVT = getPointerTy();
1776   unsigned char PCAdj = Subtarget->isThumb() ? 4 : 8;
1777   MachineFunction &MF = DAG.getMachineFunction();
1778   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1779   unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1780   ARMConstantPoolValue *CPV =
1781     new ARMConstantPoolValue(GA->getGlobal(), ARMPCLabelIndex,
1782                              ARMCP::CPValue, PCAdj, "tlsgd", true);
1783   SDValue Argument = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1784   Argument = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, Argument);
1785   Argument = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Argument,
1786                          MachinePointerInfo::getConstantPool(),
1787                          false, false, 0);
1788   SDValue Chain = Argument.getValue(1);
1789
1790   SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1791   Argument = DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Argument, PICLabel);
1792
1793   // call __tls_get_addr.
1794   ArgListTy Args;
1795   ArgListEntry Entry;
1796   Entry.Node = Argument;
1797   Entry.Ty = (const Type *) Type::getInt32Ty(*DAG.getContext());
1798   Args.push_back(Entry);
1799   // FIXME: is there useful debug info available here?
1800   std::pair<SDValue, SDValue> CallResult =
1801     LowerCallTo(Chain, (const Type *) Type::getInt32Ty(*DAG.getContext()),
1802                 false, false, false, false,
1803                 0, CallingConv::C, false, /*isReturnValueUsed=*/true,
1804                 DAG.getExternalSymbol("__tls_get_addr", PtrVT), Args, DAG, dl);
1805   return CallResult.first;
1806 }
1807
1808 // Lower ISD::GlobalTLSAddress using the "initial exec" or
1809 // "local exec" model.
1810 SDValue
1811 ARMTargetLowering::LowerToTLSExecModels(GlobalAddressSDNode *GA,
1812                                         SelectionDAG &DAG) const {
1813   const GlobalValue *GV = GA->getGlobal();
1814   DebugLoc dl = GA->getDebugLoc();
1815   SDValue Offset;
1816   SDValue Chain = DAG.getEntryNode();
1817   EVT PtrVT = getPointerTy();
1818   // Get the Thread Pointer
1819   SDValue ThreadPointer = DAG.getNode(ARMISD::THREAD_POINTER, dl, PtrVT);
1820
1821   if (GV->isDeclaration()) {
1822     MachineFunction &MF = DAG.getMachineFunction();
1823     ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1824     unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1825     // Initial exec model.
1826     unsigned char PCAdj = Subtarget->isThumb() ? 4 : 8;
1827     ARMConstantPoolValue *CPV =
1828       new ARMConstantPoolValue(GA->getGlobal(), ARMPCLabelIndex,
1829                                ARMCP::CPValue, PCAdj, "gottpoff", true);
1830     Offset = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1831     Offset = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, Offset);
1832     Offset = DAG.getLoad(PtrVT, dl, Chain, Offset,
1833                          MachinePointerInfo::getConstantPool(),
1834                          false, false, 0);
1835     Chain = Offset.getValue(1);
1836
1837     SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1838     Offset = DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Offset, PICLabel);
1839
1840     Offset = DAG.getLoad(PtrVT, dl, Chain, Offset,
1841                          MachinePointerInfo::getConstantPool(),
1842                          false, false, 0);
1843   } else {
1844     // local exec model
1845     ARMConstantPoolValue *CPV = new ARMConstantPoolValue(GV, "tpoff");
1846     Offset = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1847     Offset = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, Offset);
1848     Offset = DAG.getLoad(PtrVT, dl, Chain, Offset,
1849                          MachinePointerInfo::getConstantPool(),
1850                          false, false, 0);
1851   }
1852
1853   // The address of the thread local variable is the add of the thread
1854   // pointer with the offset of the variable.
1855   return DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, Offset);
1856 }
1857
1858 SDValue
1859 ARMTargetLowering::LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const {
1860   // TODO: implement the "local dynamic" model
1861   assert(Subtarget->isTargetELF() &&
1862          "TLS not implemented for non-ELF targets");
1863   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
1864   // If the relocation model is PIC, use the "General Dynamic" TLS Model,
1865   // otherwise use the "Local Exec" TLS Model
1866   if (getTargetMachine().getRelocationModel() == Reloc::PIC_)
1867     return LowerToTLSGeneralDynamicModel(GA, DAG);
1868   else
1869     return LowerToTLSExecModels(GA, DAG);
1870 }
1871
1872 SDValue ARMTargetLowering::LowerGlobalAddressELF(SDValue Op,
1873                                                  SelectionDAG &DAG) const {
1874   EVT PtrVT = getPointerTy();
1875   DebugLoc dl = Op.getDebugLoc();
1876   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
1877   Reloc::Model RelocM = getTargetMachine().getRelocationModel();
1878   if (RelocM == Reloc::PIC_) {
1879     bool UseGOTOFF = GV->hasLocalLinkage() || GV->hasHiddenVisibility();
1880     ARMConstantPoolValue *CPV =
1881       new ARMConstantPoolValue(GV, UseGOTOFF ? "GOTOFF" : "GOT");
1882     SDValue CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1883     CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1884     SDValue Result = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(),
1885                                  CPAddr,
1886                                  MachinePointerInfo::getConstantPool(),
1887                                  false, false, 0);
1888     SDValue Chain = Result.getValue(1);
1889     SDValue GOT = DAG.getGLOBAL_OFFSET_TABLE(PtrVT);
1890     Result = DAG.getNode(ISD::ADD, dl, PtrVT, Result, GOT);
1891     if (!UseGOTOFF)
1892       Result = DAG.getLoad(PtrVT, dl, Chain, Result,
1893                            MachinePointerInfo::getGOT(), false, false, 0);
1894     return Result;
1895   } else {
1896     // If we have T2 ops, we can materialize the address directly via movt/movw
1897     // pair. This is always cheaper.
1898     if (Subtarget->useMovt()) {
1899       return DAG.getNode(ARMISD::Wrapper, dl, PtrVT,
1900                          DAG.getTargetGlobalAddress(GV, dl, PtrVT));
1901     } else {
1902       SDValue CPAddr = DAG.getTargetConstantPool(GV, PtrVT, 4);
1903       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1904       return DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), CPAddr,
1905                          MachinePointerInfo::getConstantPool(),
1906                          false, false, 0);
1907     }
1908   }
1909 }
1910
1911 SDValue ARMTargetLowering::LowerGlobalAddressDarwin(SDValue Op,
1912                                                     SelectionDAG &DAG) const {
1913   MachineFunction &MF = DAG.getMachineFunction();
1914   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1915   unsigned ARMPCLabelIndex = 0;
1916   EVT PtrVT = getPointerTy();
1917   DebugLoc dl = Op.getDebugLoc();
1918   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
1919   Reloc::Model RelocM = getTargetMachine().getRelocationModel();
1920   SDValue CPAddr;
1921   if (RelocM == Reloc::Static)
1922     CPAddr = DAG.getTargetConstantPool(GV, PtrVT, 4);
1923   else {
1924     ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1925     unsigned PCAdj = (RelocM != Reloc::PIC_) ? 0 : (Subtarget->isThumb()?4:8);
1926     ARMConstantPoolValue *CPV =
1927       new ARMConstantPoolValue(GV, ARMPCLabelIndex, ARMCP::CPValue, PCAdj);
1928     CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1929   }
1930   CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1931
1932   SDValue Result = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), CPAddr,
1933                                MachinePointerInfo::getConstantPool(),
1934                                false, false, 0);
1935   SDValue Chain = Result.getValue(1);
1936
1937   if (RelocM == Reloc::PIC_) {
1938     SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1939     Result = DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Result, PICLabel);
1940   }
1941
1942   if (Subtarget->GVIsIndirectSymbol(GV, RelocM))
1943     Result = DAG.getLoad(PtrVT, dl, Chain, Result, MachinePointerInfo::getGOT(),
1944                          false, false, 0);
1945
1946   return Result;
1947 }
1948
1949 SDValue ARMTargetLowering::LowerGLOBAL_OFFSET_TABLE(SDValue Op,
1950                                                     SelectionDAG &DAG) const {
1951   assert(Subtarget->isTargetELF() &&
1952          "GLOBAL OFFSET TABLE not implemented for non-ELF targets");
1953   MachineFunction &MF = DAG.getMachineFunction();
1954   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1955   unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1956   EVT PtrVT = getPointerTy();
1957   DebugLoc dl = Op.getDebugLoc();
1958   unsigned PCAdj = Subtarget->isThumb() ? 4 : 8;
1959   ARMConstantPoolValue *CPV = new ARMConstantPoolValue(*DAG.getContext(),
1960                                                        "_GLOBAL_OFFSET_TABLE_",
1961                                                        ARMPCLabelIndex, PCAdj);
1962   SDValue CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1963   CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1964   SDValue Result = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), CPAddr,
1965                                MachinePointerInfo::getConstantPool(),
1966                                false, false, 0);
1967   SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1968   return DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Result, PICLabel);
1969 }
1970
1971 SDValue
1972 ARMTargetLowering::LowerEH_SJLJ_DISPATCHSETUP(SDValue Op, SelectionDAG &DAG)
1973   const {
1974   DebugLoc dl = Op.getDebugLoc();
1975   return DAG.getNode(ARMISD::EH_SJLJ_DISPATCHSETUP, dl, MVT::Other,
1976                      Op.getOperand(0), Op.getOperand(1));
1977 }
1978
1979 SDValue
1980 ARMTargetLowering::LowerEH_SJLJ_SETJMP(SDValue Op, SelectionDAG &DAG) const {
1981   DebugLoc dl = Op.getDebugLoc();
1982   SDValue Val = DAG.getConstant(0, MVT::i32);
1983   return DAG.getNode(ARMISD::EH_SJLJ_SETJMP, dl, MVT::i32, Op.getOperand(0),
1984                      Op.getOperand(1), Val);
1985 }
1986
1987 SDValue
1988 ARMTargetLowering::LowerEH_SJLJ_LONGJMP(SDValue Op, SelectionDAG &DAG) const {
1989   DebugLoc dl = Op.getDebugLoc();
1990   return DAG.getNode(ARMISD::EH_SJLJ_LONGJMP, dl, MVT::Other, Op.getOperand(0),
1991                      Op.getOperand(1), DAG.getConstant(0, MVT::i32));
1992 }
1993
1994 SDValue
1995 ARMTargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG,
1996                                           const ARMSubtarget *Subtarget) const {
1997   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
1998   DebugLoc dl = Op.getDebugLoc();
1999   switch (IntNo) {
2000   default: return SDValue();    // Don't custom lower most intrinsics.
2001   case Intrinsic::arm_thread_pointer: {
2002     EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2003     return DAG.getNode(ARMISD::THREAD_POINTER, dl, PtrVT);
2004   }
2005   case Intrinsic::eh_sjlj_lsda: {
2006     MachineFunction &MF = DAG.getMachineFunction();
2007     ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
2008     unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
2009     EVT PtrVT = getPointerTy();
2010     DebugLoc dl = Op.getDebugLoc();
2011     Reloc::Model RelocM = getTargetMachine().getRelocationModel();
2012     SDValue CPAddr;
2013     unsigned PCAdj = (RelocM != Reloc::PIC_)
2014       ? 0 : (Subtarget->isThumb() ? 4 : 8);
2015     ARMConstantPoolValue *CPV =
2016       new ARMConstantPoolValue(MF.getFunction(), ARMPCLabelIndex,
2017                                ARMCP::CPLSDA, PCAdj);
2018     CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
2019     CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
2020     SDValue Result =
2021       DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), CPAddr,
2022                   MachinePointerInfo::getConstantPool(),
2023                   false, false, 0);
2024
2025     if (RelocM == Reloc::PIC_) {
2026       SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
2027       Result = DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Result, PICLabel);
2028     }
2029     return Result;
2030   }
2031   }
2032 }
2033
2034 static SDValue LowerMEMBARRIER(SDValue Op, SelectionDAG &DAG,
2035                                const ARMSubtarget *Subtarget) {
2036   DebugLoc dl = Op.getDebugLoc();
2037   if (!Subtarget->hasDataBarrier()) {
2038     // Some ARMv6 cpus can support data barriers with an mcr instruction.
2039     // Thumb1 and pre-v6 ARM mode use a libcall instead and should never get
2040     // here.
2041     assert(Subtarget->hasV6Ops() && !Subtarget->isThumb1Only() &&
2042            "Unexpected ISD::MEMBARRIER encountered. Should be libcall!");
2043     return DAG.getNode(ARMISD::MEMBARRIER_MCR, dl, MVT::Other, Op.getOperand(0),
2044                        DAG.getConstant(0, MVT::i32));
2045   }
2046
2047   SDValue Op5 = Op.getOperand(5);
2048   bool isDeviceBarrier = cast<ConstantSDNode>(Op5)->getZExtValue() != 0;
2049   unsigned isLL = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
2050   unsigned isLS = cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue();
2051   bool isOnlyStoreBarrier = (isLL == 0 && isLS == 0);
2052
2053   ARM_MB::MemBOpt DMBOpt;
2054   if (isDeviceBarrier)
2055     DMBOpt = isOnlyStoreBarrier ? ARM_MB::ST : ARM_MB::SY;
2056   else
2057     DMBOpt = isOnlyStoreBarrier ? ARM_MB::ISHST : ARM_MB::ISH;
2058   return DAG.getNode(ARMISD::MEMBARRIER, dl, MVT::Other, Op.getOperand(0),
2059                      DAG.getConstant(DMBOpt, MVT::i32));
2060 }
2061
2062 static SDValue LowerPREFETCH(SDValue Op, SelectionDAG &DAG,
2063                              const ARMSubtarget *Subtarget) {
2064   // ARM pre v5TE and Thumb1 does not have preload instructions.
2065   if (!(Subtarget->isThumb2() ||
2066         (!Subtarget->isThumb1Only() && Subtarget->hasV5TEOps())))
2067     // Just preserve the chain.
2068     return Op.getOperand(0);
2069
2070   DebugLoc dl = Op.getDebugLoc();
2071   unsigned isRead = ~cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue() & 1;
2072   if (!isRead &&
2073       (!Subtarget->hasV7Ops() || !Subtarget->hasMPExtension()))
2074     // ARMv7 with MP extension has PLDW.
2075     return Op.getOperand(0);
2076
2077   if (Subtarget->isThumb())
2078     // Invert the bits.
2079     isRead = ~isRead & 1;
2080   unsigned isData = Subtarget->isThumb() ? 0 : 1;
2081
2082   // Currently there is no intrinsic that matches pli.
2083   return DAG.getNode(ARMISD::PRELOAD, dl, MVT::Other, Op.getOperand(0),
2084                      Op.getOperand(1), DAG.getConstant(isRead, MVT::i32),
2085                      DAG.getConstant(isData, MVT::i32));
2086 }
2087
2088 static SDValue LowerVASTART(SDValue Op, SelectionDAG &DAG) {
2089   MachineFunction &MF = DAG.getMachineFunction();
2090   ARMFunctionInfo *FuncInfo = MF.getInfo<ARMFunctionInfo>();
2091
2092   // vastart just stores the address of the VarArgsFrameIndex slot into the
2093   // memory location argument.
2094   DebugLoc dl = Op.getDebugLoc();
2095   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2096   SDValue FR = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(), PtrVT);
2097   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
2098   return DAG.getStore(Op.getOperand(0), dl, FR, Op.getOperand(1),
2099                       MachinePointerInfo(SV), false, false, 0);
2100 }
2101
2102 SDValue
2103 ARMTargetLowering::GetF64FormalArgument(CCValAssign &VA, CCValAssign &NextVA,
2104                                         SDValue &Root, SelectionDAG &DAG,
2105                                         DebugLoc dl) const {
2106   MachineFunction &MF = DAG.getMachineFunction();
2107   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
2108
2109   TargetRegisterClass *RC;
2110   if (AFI->isThumb1OnlyFunction())
2111     RC = ARM::tGPRRegisterClass;
2112   else
2113     RC = ARM::GPRRegisterClass;
2114
2115   // Transform the arguments stored in physical registers into virtual ones.
2116   unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
2117   SDValue ArgValue = DAG.getCopyFromReg(Root, dl, Reg, MVT::i32);
2118
2119   SDValue ArgValue2;
2120   if (NextVA.isMemLoc()) {
2121     MachineFrameInfo *MFI = MF.getFrameInfo();
2122     int FI = MFI->CreateFixedObject(4, NextVA.getLocMemOffset(), true);
2123
2124     // Create load node to retrieve arguments from the stack.
2125     SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
2126     ArgValue2 = DAG.getLoad(MVT::i32, dl, Root, FIN,
2127                             MachinePointerInfo::getFixedStack(FI),
2128                             false, false, 0);
2129   } else {
2130     Reg = MF.addLiveIn(NextVA.getLocReg(), RC);
2131     ArgValue2 = DAG.getCopyFromReg(Root, dl, Reg, MVT::i32);
2132   }
2133
2134   return DAG.getNode(ARMISD::VMOVDRR, dl, MVT::f64, ArgValue, ArgValue2);
2135 }
2136
2137 SDValue
2138 ARMTargetLowering::LowerFormalArguments(SDValue Chain,
2139                                         CallingConv::ID CallConv, bool isVarArg,
2140                                         const SmallVectorImpl<ISD::InputArg>
2141                                           &Ins,
2142                                         DebugLoc dl, SelectionDAG &DAG,
2143                                         SmallVectorImpl<SDValue> &InVals)
2144                                           const {
2145
2146   MachineFunction &MF = DAG.getMachineFunction();
2147   MachineFrameInfo *MFI = MF.getFrameInfo();
2148
2149   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
2150
2151   // Assign locations to all of the incoming arguments.
2152   SmallVector<CCValAssign, 16> ArgLocs;
2153   CCState CCInfo(CallConv, isVarArg, getTargetMachine(), ArgLocs,
2154                  *DAG.getContext());
2155   CCInfo.AnalyzeFormalArguments(Ins,
2156                                 CCAssignFnForNode(CallConv, /* Return*/ false,
2157                                                   isVarArg));
2158
2159   SmallVector<SDValue, 16> ArgValues;
2160
2161   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2162     CCValAssign &VA = ArgLocs[i];
2163
2164     // Arguments stored in registers.
2165     if (VA.isRegLoc()) {
2166       EVT RegVT = VA.getLocVT();
2167
2168       SDValue ArgValue;
2169       if (VA.needsCustom()) {
2170         // f64 and vector types are split up into multiple registers or
2171         // combinations of registers and stack slots.
2172         if (VA.getLocVT() == MVT::v2f64) {
2173           SDValue ArgValue1 = GetF64FormalArgument(VA, ArgLocs[++i],
2174                                                    Chain, DAG, dl);
2175           VA = ArgLocs[++i]; // skip ahead to next loc
2176           SDValue ArgValue2;
2177           if (VA.isMemLoc()) {
2178             int FI = MFI->CreateFixedObject(8, VA.getLocMemOffset(), true);
2179             SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
2180             ArgValue2 = DAG.getLoad(MVT::f64, dl, Chain, FIN,
2181                                     MachinePointerInfo::getFixedStack(FI),
2182                                     false, false, 0);
2183           } else {
2184             ArgValue2 = GetF64FormalArgument(VA, ArgLocs[++i],
2185                                              Chain, DAG, dl);
2186           }
2187           ArgValue = DAG.getNode(ISD::UNDEF, dl, MVT::v2f64);
2188           ArgValue = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64,
2189                                  ArgValue, ArgValue1, DAG.getIntPtrConstant(0));
2190           ArgValue = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64,
2191                                  ArgValue, ArgValue2, DAG.getIntPtrConstant(1));
2192         } else
2193           ArgValue = GetF64FormalArgument(VA, ArgLocs[++i], Chain, DAG, dl);
2194
2195       } else {
2196         TargetRegisterClass *RC;
2197
2198         if (RegVT == MVT::f32)
2199           RC = ARM::SPRRegisterClass;
2200         else if (RegVT == MVT::f64)
2201           RC = ARM::DPRRegisterClass;
2202         else if (RegVT == MVT::v2f64)
2203           RC = ARM::QPRRegisterClass;
2204         else if (RegVT == MVT::i32)
2205           RC = (AFI->isThumb1OnlyFunction() ?
2206                 ARM::tGPRRegisterClass : ARM::GPRRegisterClass);
2207         else
2208           llvm_unreachable("RegVT not supported by FORMAL_ARGUMENTS Lowering");
2209
2210         // Transform the arguments in physical registers into virtual ones.
2211         unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
2212         ArgValue = DAG.getCopyFromReg(Chain, dl, Reg, RegVT);
2213       }
2214
2215       // If this is an 8 or 16-bit value, it is really passed promoted
2216       // to 32 bits.  Insert an assert[sz]ext to capture this, then
2217       // truncate to the right size.
2218       switch (VA.getLocInfo()) {
2219       default: llvm_unreachable("Unknown loc info!");
2220       case CCValAssign::Full: break;
2221       case CCValAssign::BCvt:
2222         ArgValue = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getValVT(), ArgValue);
2223         break;
2224       case CCValAssign::SExt:
2225         ArgValue = DAG.getNode(ISD::AssertSext, dl, RegVT, ArgValue,
2226                                DAG.getValueType(VA.getValVT()));
2227         ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
2228         break;
2229       case CCValAssign::ZExt:
2230         ArgValue = DAG.getNode(ISD::AssertZext, dl, RegVT, ArgValue,
2231                                DAG.getValueType(VA.getValVT()));
2232         ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
2233         break;
2234       }
2235
2236       InVals.push_back(ArgValue);
2237
2238     } else { // VA.isRegLoc()
2239
2240       // sanity check
2241       assert(VA.isMemLoc());
2242       assert(VA.getValVT() != MVT::i64 && "i64 should already be lowered");
2243
2244       unsigned ArgSize = VA.getLocVT().getSizeInBits()/8;
2245       int FI = MFI->CreateFixedObject(ArgSize, VA.getLocMemOffset(), true);
2246
2247       // Create load nodes to retrieve arguments from the stack.
2248       SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
2249       InVals.push_back(DAG.getLoad(VA.getValVT(), dl, Chain, FIN,
2250                                    MachinePointerInfo::getFixedStack(FI),
2251                                    false, false, 0));
2252     }
2253   }
2254
2255   // varargs
2256   if (isVarArg) {
2257     static const unsigned GPRArgRegs[] = {
2258       ARM::R0, ARM::R1, ARM::R2, ARM::R3
2259     };
2260
2261     unsigned NumGPRs = CCInfo.getFirstUnallocated
2262       (GPRArgRegs, sizeof(GPRArgRegs) / sizeof(GPRArgRegs[0]));
2263
2264     unsigned Align = MF.getTarget().getFrameInfo()->getStackAlignment();
2265     unsigned VARegSize = (4 - NumGPRs) * 4;
2266     unsigned VARegSaveSize = (VARegSize + Align - 1) & ~(Align - 1);
2267     unsigned ArgOffset = CCInfo.getNextStackOffset();
2268     if (VARegSaveSize) {
2269       // If this function is vararg, store any remaining integer argument regs
2270       // to their spots on the stack so that they may be loaded by deferencing
2271       // the result of va_next.
2272       AFI->setVarArgsRegSaveSize(VARegSaveSize);
2273       AFI->setVarArgsFrameIndex(
2274         MFI->CreateFixedObject(VARegSaveSize,
2275                                ArgOffset + VARegSaveSize - VARegSize,
2276                                false));
2277       SDValue FIN = DAG.getFrameIndex(AFI->getVarArgsFrameIndex(),
2278                                       getPointerTy());
2279
2280       SmallVector<SDValue, 4> MemOps;
2281       for (; NumGPRs < 4; ++NumGPRs) {
2282         TargetRegisterClass *RC;
2283         if (AFI->isThumb1OnlyFunction())
2284           RC = ARM::tGPRRegisterClass;
2285         else
2286           RC = ARM::GPRRegisterClass;
2287
2288         unsigned VReg = MF.addLiveIn(GPRArgRegs[NumGPRs], RC);
2289         SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::i32);
2290         SDValue Store =
2291           DAG.getStore(Val.getValue(1), dl, Val, FIN,
2292                MachinePointerInfo::getFixedStack(AFI->getVarArgsFrameIndex()),
2293                        false, false, 0);
2294         MemOps.push_back(Store);
2295         FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), FIN,
2296                           DAG.getConstant(4, getPointerTy()));
2297       }
2298       if (!MemOps.empty())
2299         Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
2300                             &MemOps[0], MemOps.size());
2301     } else
2302       // This will point to the next argument passed via stack.
2303       AFI->setVarArgsFrameIndex(MFI->CreateFixedObject(4, ArgOffset, true));
2304   }
2305
2306   return Chain;
2307 }
2308
2309 /// isFloatingPointZero - Return true if this is +0.0.
2310 static bool isFloatingPointZero(SDValue Op) {
2311   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(Op))
2312     return CFP->getValueAPF().isPosZero();
2313   else if (ISD::isEXTLoad(Op.getNode()) || ISD::isNON_EXTLoad(Op.getNode())) {
2314     // Maybe this has already been legalized into the constant pool?
2315     if (Op.getOperand(1).getOpcode() == ARMISD::Wrapper) {
2316       SDValue WrapperOp = Op.getOperand(1).getOperand(0);
2317       if (ConstantPoolSDNode *CP = dyn_cast<ConstantPoolSDNode>(WrapperOp))
2318         if (const ConstantFP *CFP = dyn_cast<ConstantFP>(CP->getConstVal()))
2319           return CFP->getValueAPF().isPosZero();
2320     }
2321   }
2322   return false;
2323 }
2324
2325 /// Returns appropriate ARM CMP (cmp) and corresponding condition code for
2326 /// the given operands.
2327 SDValue
2328 ARMTargetLowering::getARMCmp(SDValue LHS, SDValue RHS, ISD::CondCode CC,
2329                              SDValue &ARMcc, SelectionDAG &DAG,
2330                              DebugLoc dl) const {
2331   if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS.getNode())) {
2332     unsigned C = RHSC->getZExtValue();
2333     if (!isLegalICmpImmediate(C)) {
2334       // Constant does not fit, try adjusting it by one?
2335       switch (CC) {
2336       default: break;
2337       case ISD::SETLT:
2338       case ISD::SETGE:
2339         if (C != 0x80000000 && isLegalICmpImmediate(C-1)) {
2340           CC = (CC == ISD::SETLT) ? ISD::SETLE : ISD::SETGT;
2341           RHS = DAG.getConstant(C-1, MVT::i32);
2342         }
2343         break;
2344       case ISD::SETULT:
2345       case ISD::SETUGE:
2346         if (C != 0 && isLegalICmpImmediate(C-1)) {
2347           CC = (CC == ISD::SETULT) ? ISD::SETULE : ISD::SETUGT;
2348           RHS = DAG.getConstant(C-1, MVT::i32);
2349         }
2350         break;
2351       case ISD::SETLE:
2352       case ISD::SETGT:
2353         if (C != 0x7fffffff && isLegalICmpImmediate(C+1)) {
2354           CC = (CC == ISD::SETLE) ? ISD::SETLT : ISD::SETGE;
2355           RHS = DAG.getConstant(C+1, MVT::i32);
2356         }
2357         break;
2358       case ISD::SETULE:
2359       case ISD::SETUGT:
2360         if (C != 0xffffffff && isLegalICmpImmediate(C+1)) {
2361           CC = (CC == ISD::SETULE) ? ISD::SETULT : ISD::SETUGE;
2362           RHS = DAG.getConstant(C+1, MVT::i32);
2363         }
2364         break;
2365       }
2366     }
2367   }
2368
2369   ARMCC::CondCodes CondCode = IntCCToARMCC(CC);
2370   ARMISD::NodeType CompareType;
2371   switch (CondCode) {
2372   default:
2373     CompareType = ARMISD::CMP;
2374     break;
2375   case ARMCC::EQ:
2376   case ARMCC::NE:
2377     // Uses only Z Flag
2378     CompareType = ARMISD::CMPZ;
2379     break;
2380   }
2381   ARMcc = DAG.getConstant(CondCode, MVT::i32);
2382   return DAG.getNode(CompareType, dl, MVT::Flag, LHS, RHS);
2383 }
2384
2385 /// Returns a appropriate VFP CMP (fcmp{s|d}+fmstat) for the given operands.
2386 SDValue
2387 ARMTargetLowering::getVFPCmp(SDValue LHS, SDValue RHS, SelectionDAG &DAG,
2388                              DebugLoc dl) const {
2389   SDValue Cmp;
2390   if (!isFloatingPointZero(RHS))
2391     Cmp = DAG.getNode(ARMISD::CMPFP, dl, MVT::Flag, LHS, RHS);
2392   else
2393     Cmp = DAG.getNode(ARMISD::CMPFPw0, dl, MVT::Flag, LHS);
2394   return DAG.getNode(ARMISD::FMSTAT, dl, MVT::Flag, Cmp);
2395 }
2396
2397 SDValue ARMTargetLowering::LowerSELECT(SDValue Op, SelectionDAG &DAG) const {
2398   SDValue Cond = Op.getOperand(0);
2399   SDValue SelectTrue = Op.getOperand(1);
2400   SDValue SelectFalse = Op.getOperand(2);
2401   DebugLoc dl = Op.getDebugLoc();
2402
2403   // Convert:
2404   //
2405   //   (select (cmov 1, 0, cond), t, f) -> (cmov t, f, cond)
2406   //   (select (cmov 0, 1, cond), t, f) -> (cmov f, t, cond)
2407   //
2408   if (Cond.getOpcode() == ARMISD::CMOV && Cond.hasOneUse()) {
2409     const ConstantSDNode *CMOVTrue =
2410       dyn_cast<ConstantSDNode>(Cond.getOperand(0));
2411     const ConstantSDNode *CMOVFalse =
2412       dyn_cast<ConstantSDNode>(Cond.getOperand(1));
2413
2414     if (CMOVTrue && CMOVFalse) {
2415       unsigned CMOVTrueVal = CMOVTrue->getZExtValue();
2416       unsigned CMOVFalseVal = CMOVFalse->getZExtValue();
2417
2418       SDValue True;
2419       SDValue False;
2420       if (CMOVTrueVal == 1 && CMOVFalseVal == 0) {
2421         True = SelectTrue;
2422         False = SelectFalse;
2423       } else if (CMOVTrueVal == 0 && CMOVFalseVal == 1) {
2424         True = SelectFalse;
2425         False = SelectTrue;
2426       }
2427
2428       if (True.getNode() && False.getNode()) {
2429         EVT VT = Cond.getValueType();
2430         SDValue ARMcc = Cond.getOperand(2);
2431         SDValue CCR = Cond.getOperand(3);
2432         SDValue Cmp = Cond.getOperand(4);
2433         return DAG.getNode(ARMISD::CMOV, dl, VT, True, False, ARMcc, CCR, Cmp);
2434       }
2435     }
2436   }
2437
2438   return DAG.getSelectCC(dl, Cond,
2439                          DAG.getConstant(0, Cond.getValueType()),
2440                          SelectTrue, SelectFalse, ISD::SETNE);
2441 }
2442
2443 SDValue ARMTargetLowering::LowerSELECT_CC(SDValue Op, SelectionDAG &DAG) const {
2444   EVT VT = Op.getValueType();
2445   SDValue LHS = Op.getOperand(0);
2446   SDValue RHS = Op.getOperand(1);
2447   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(4))->get();
2448   SDValue TrueVal = Op.getOperand(2);
2449   SDValue FalseVal = Op.getOperand(3);
2450   DebugLoc dl = Op.getDebugLoc();
2451
2452   if (LHS.getValueType() == MVT::i32) {
2453     SDValue ARMcc;
2454     SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2455     SDValue Cmp = getARMCmp(LHS, RHS, CC, ARMcc, DAG, dl);
2456     return DAG.getNode(ARMISD::CMOV, dl, VT, FalseVal, TrueVal, ARMcc, CCR,Cmp);
2457   }
2458
2459   ARMCC::CondCodes CondCode, CondCode2;
2460   FPCCToARMCC(CC, CondCode, CondCode2);
2461
2462   SDValue ARMcc = DAG.getConstant(CondCode, MVT::i32);
2463   SDValue Cmp = getVFPCmp(LHS, RHS, DAG, dl);
2464   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2465   SDValue Result = DAG.getNode(ARMISD::CMOV, dl, VT, FalseVal, TrueVal,
2466                                ARMcc, CCR, Cmp);
2467   if (CondCode2 != ARMCC::AL) {
2468     SDValue ARMcc2 = DAG.getConstant(CondCode2, MVT::i32);
2469     // FIXME: Needs another CMP because flag can have but one use.
2470     SDValue Cmp2 = getVFPCmp(LHS, RHS, DAG, dl);
2471     Result = DAG.getNode(ARMISD::CMOV, dl, VT,
2472                          Result, TrueVal, ARMcc2, CCR, Cmp2);
2473   }
2474   return Result;
2475 }
2476
2477 /// canChangeToInt - Given the fp compare operand, return true if it is suitable
2478 /// to morph to an integer compare sequence.
2479 static bool canChangeToInt(SDValue Op, bool &SeenZero,
2480                            const ARMSubtarget *Subtarget) {
2481   SDNode *N = Op.getNode();
2482   if (!N->hasOneUse())
2483     // Otherwise it requires moving the value from fp to integer registers.
2484     return false;
2485   if (!N->getNumValues())
2486     return false;
2487   EVT VT = Op.getValueType();
2488   if (VT != MVT::f32 && !Subtarget->isFPBrccSlow())
2489     // f32 case is generally profitable. f64 case only makes sense when vcmpe +
2490     // vmrs are very slow, e.g. cortex-a8.
2491     return false;
2492
2493   if (isFloatingPointZero(Op)) {
2494     SeenZero = true;
2495     return true;
2496   }
2497   return ISD::isNormalLoad(N);
2498 }
2499
2500 static SDValue bitcastf32Toi32(SDValue Op, SelectionDAG &DAG) {
2501   if (isFloatingPointZero(Op))
2502     return DAG.getConstant(0, MVT::i32);
2503
2504   if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Op))
2505     return DAG.getLoad(MVT::i32, Op.getDebugLoc(),
2506                        Ld->getChain(), Ld->getBasePtr(), Ld->getPointerInfo(),
2507                        Ld->isVolatile(), Ld->isNonTemporal(),
2508                        Ld->getAlignment());
2509
2510   llvm_unreachable("Unknown VFP cmp argument!");
2511 }
2512
2513 static void expandf64Toi32(SDValue Op, SelectionDAG &DAG,
2514                            SDValue &RetVal1, SDValue &RetVal2) {
2515   if (isFloatingPointZero(Op)) {
2516     RetVal1 = DAG.getConstant(0, MVT::i32);
2517     RetVal2 = DAG.getConstant(0, MVT::i32);
2518     return;
2519   }
2520
2521   if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Op)) {
2522     SDValue Ptr = Ld->getBasePtr();
2523     RetVal1 = DAG.getLoad(MVT::i32, Op.getDebugLoc(),
2524                           Ld->getChain(), Ptr,
2525                           Ld->getPointerInfo(),
2526                           Ld->isVolatile(), Ld->isNonTemporal(),
2527                           Ld->getAlignment());
2528
2529     EVT PtrType = Ptr.getValueType();
2530     unsigned NewAlign = MinAlign(Ld->getAlignment(), 4);
2531     SDValue NewPtr = DAG.getNode(ISD::ADD, Op.getDebugLoc(),
2532                                  PtrType, Ptr, DAG.getConstant(4, PtrType));
2533     RetVal2 = DAG.getLoad(MVT::i32, Op.getDebugLoc(),
2534                           Ld->getChain(), NewPtr,
2535                           Ld->getPointerInfo().getWithOffset(4),
2536                           Ld->isVolatile(), Ld->isNonTemporal(),
2537                           NewAlign);
2538     return;
2539   }
2540
2541   llvm_unreachable("Unknown VFP cmp argument!");
2542 }
2543
2544 /// OptimizeVFPBrcond - With -enable-unsafe-fp-math, it's legal to optimize some
2545 /// f32 and even f64 comparisons to integer ones.
2546 SDValue
2547 ARMTargetLowering::OptimizeVFPBrcond(SDValue Op, SelectionDAG &DAG) const {
2548   SDValue Chain = Op.getOperand(0);
2549   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(1))->get();
2550   SDValue LHS = Op.getOperand(2);
2551   SDValue RHS = Op.getOperand(3);
2552   SDValue Dest = Op.getOperand(4);
2553   DebugLoc dl = Op.getDebugLoc();
2554
2555   bool SeenZero = false;
2556   if (canChangeToInt(LHS, SeenZero, Subtarget) &&
2557       canChangeToInt(RHS, SeenZero, Subtarget) &&
2558       // If one of the operand is zero, it's safe to ignore the NaN case since
2559       // we only care about equality comparisons.
2560       (SeenZero || (DAG.isKnownNeverNaN(LHS) && DAG.isKnownNeverNaN(RHS)))) {
2561     // If unsafe fp math optimization is enabled and there are no othter uses of
2562     // the CMP operands, and the condition code is EQ oe NE, we can optimize it
2563     // to an integer comparison.
2564     if (CC == ISD::SETOEQ)
2565       CC = ISD::SETEQ;
2566     else if (CC == ISD::SETUNE)
2567       CC = ISD::SETNE;
2568
2569     SDValue ARMcc;
2570     if (LHS.getValueType() == MVT::f32) {
2571       LHS = bitcastf32Toi32(LHS, DAG);
2572       RHS = bitcastf32Toi32(RHS, DAG);
2573       SDValue Cmp = getARMCmp(LHS, RHS, CC, ARMcc, DAG, dl);
2574       SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2575       return DAG.getNode(ARMISD::BRCOND, dl, MVT::Other,
2576                          Chain, Dest, ARMcc, CCR, Cmp);
2577     }
2578
2579     SDValue LHS1, LHS2;
2580     SDValue RHS1, RHS2;
2581     expandf64Toi32(LHS, DAG, LHS1, LHS2);
2582     expandf64Toi32(RHS, DAG, RHS1, RHS2);
2583     ARMCC::CondCodes CondCode = IntCCToARMCC(CC);
2584     ARMcc = DAG.getConstant(CondCode, MVT::i32);
2585     SDVTList VTList = DAG.getVTList(MVT::Other, MVT::Flag);
2586     SDValue Ops[] = { Chain, ARMcc, LHS1, LHS2, RHS1, RHS2, Dest };
2587     return DAG.getNode(ARMISD::BCC_i64, dl, VTList, Ops, 7);
2588   }
2589
2590   return SDValue();
2591 }
2592
2593 SDValue ARMTargetLowering::LowerBR_CC(SDValue Op, SelectionDAG &DAG) const {
2594   SDValue Chain = Op.getOperand(0);
2595   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(1))->get();
2596   SDValue LHS = Op.getOperand(2);
2597   SDValue RHS = Op.getOperand(3);
2598   SDValue Dest = Op.getOperand(4);
2599   DebugLoc dl = Op.getDebugLoc();
2600
2601   if (LHS.getValueType() == MVT::i32) {
2602     SDValue ARMcc;
2603     SDValue Cmp = getARMCmp(LHS, RHS, CC, ARMcc, DAG, dl);
2604     SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2605     return DAG.getNode(ARMISD::BRCOND, dl, MVT::Other,
2606                        Chain, Dest, ARMcc, CCR, Cmp);
2607   }
2608
2609   assert(LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64);
2610
2611   if (UnsafeFPMath &&
2612       (CC == ISD::SETEQ || CC == ISD::SETOEQ ||
2613        CC == ISD::SETNE || CC == ISD::SETUNE)) {
2614     SDValue Result = OptimizeVFPBrcond(Op, DAG);
2615     if (Result.getNode())
2616       return Result;
2617   }
2618
2619   ARMCC::CondCodes CondCode, CondCode2;
2620   FPCCToARMCC(CC, CondCode, CondCode2);
2621
2622   SDValue ARMcc = DAG.getConstant(CondCode, MVT::i32);
2623   SDValue Cmp = getVFPCmp(LHS, RHS, DAG, dl);
2624   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2625   SDVTList VTList = DAG.getVTList(MVT::Other, MVT::Flag);
2626   SDValue Ops[] = { Chain, Dest, ARMcc, CCR, Cmp };
2627   SDValue Res = DAG.getNode(ARMISD::BRCOND, dl, VTList, Ops, 5);
2628   if (CondCode2 != ARMCC::AL) {
2629     ARMcc = DAG.getConstant(CondCode2, MVT::i32);
2630     SDValue Ops[] = { Res, Dest, ARMcc, CCR, Res.getValue(1) };
2631     Res = DAG.getNode(ARMISD::BRCOND, dl, VTList, Ops, 5);
2632   }
2633   return Res;
2634 }
2635
2636 SDValue ARMTargetLowering::LowerBR_JT(SDValue Op, SelectionDAG &DAG) const {
2637   SDValue Chain = Op.getOperand(0);
2638   SDValue Table = Op.getOperand(1);
2639   SDValue Index = Op.getOperand(2);
2640   DebugLoc dl = Op.getDebugLoc();
2641
2642   EVT PTy = getPointerTy();
2643   JumpTableSDNode *JT = cast<JumpTableSDNode>(Table);
2644   ARMFunctionInfo *AFI = DAG.getMachineFunction().getInfo<ARMFunctionInfo>();
2645   SDValue UId = DAG.getConstant(AFI->createJumpTableUId(), PTy);
2646   SDValue JTI = DAG.getTargetJumpTable(JT->getIndex(), PTy);
2647   Table = DAG.getNode(ARMISD::WrapperJT, dl, MVT::i32, JTI, UId);
2648   Index = DAG.getNode(ISD::MUL, dl, PTy, Index, DAG.getConstant(4, PTy));
2649   SDValue Addr = DAG.getNode(ISD::ADD, dl, PTy, Index, Table);
2650   if (Subtarget->isThumb2()) {
2651     // Thumb2 uses a two-level jump. That is, it jumps into the jump table
2652     // which does another jump to the destination. This also makes it easier
2653     // to translate it to TBB / TBH later.
2654     // FIXME: This might not work if the function is extremely large.
2655     return DAG.getNode(ARMISD::BR2_JT, dl, MVT::Other, Chain,
2656                        Addr, Op.getOperand(2), JTI, UId);
2657   }
2658   if (getTargetMachine().getRelocationModel() == Reloc::PIC_) {
2659     Addr = DAG.getLoad((EVT)MVT::i32, dl, Chain, Addr,
2660                        MachinePointerInfo::getJumpTable(),
2661                        false, false, 0);
2662     Chain = Addr.getValue(1);
2663     Addr = DAG.getNode(ISD::ADD, dl, PTy, Addr, Table);
2664     return DAG.getNode(ARMISD::BR_JT, dl, MVT::Other, Chain, Addr, JTI, UId);
2665   } else {
2666     Addr = DAG.getLoad(PTy, dl, Chain, Addr,
2667                        MachinePointerInfo::getJumpTable(), false, false, 0);
2668     Chain = Addr.getValue(1);
2669     return DAG.getNode(ARMISD::BR_JT, dl, MVT::Other, Chain, Addr, JTI, UId);
2670   }
2671 }
2672
2673 static SDValue LowerFP_TO_INT(SDValue Op, SelectionDAG &DAG) {
2674   DebugLoc dl = Op.getDebugLoc();
2675   unsigned Opc;
2676
2677   switch (Op.getOpcode()) {
2678   default:
2679     assert(0 && "Invalid opcode!");
2680   case ISD::FP_TO_SINT:
2681     Opc = ARMISD::FTOSI;
2682     break;
2683   case ISD::FP_TO_UINT:
2684     Opc = ARMISD::FTOUI;
2685     break;
2686   }
2687   Op = DAG.getNode(Opc, dl, MVT::f32, Op.getOperand(0));
2688   return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i32, Op);
2689 }
2690
2691 static SDValue LowerINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
2692   EVT VT = Op.getValueType();
2693   DebugLoc dl = Op.getDebugLoc();
2694   unsigned Opc;
2695
2696   switch (Op.getOpcode()) {
2697   default:
2698     assert(0 && "Invalid opcode!");
2699   case ISD::SINT_TO_FP:
2700     Opc = ARMISD::SITOF;
2701     break;
2702   case ISD::UINT_TO_FP:
2703     Opc = ARMISD::UITOF;
2704     break;
2705   }
2706
2707   Op = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::f32, Op.getOperand(0));
2708   return DAG.getNode(Opc, dl, VT, Op);
2709 }
2710
2711 SDValue ARMTargetLowering::LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) const {
2712   // Implement fcopysign with a fabs and a conditional fneg.
2713   SDValue Tmp0 = Op.getOperand(0);
2714   SDValue Tmp1 = Op.getOperand(1);
2715   DebugLoc dl = Op.getDebugLoc();
2716   EVT VT = Op.getValueType();
2717   EVT SrcVT = Tmp1.getValueType();
2718   SDValue AbsVal = DAG.getNode(ISD::FABS, dl, VT, Tmp0);
2719   SDValue ARMcc = DAG.getConstant(ARMCC::LT, MVT::i32);
2720   SDValue FP0 = DAG.getConstantFP(0.0, SrcVT);
2721   SDValue Cmp = getVFPCmp(Tmp1, FP0, DAG, dl);
2722   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2723   return DAG.getNode(ARMISD::CNEG, dl, VT, AbsVal, AbsVal, ARMcc, CCR, Cmp);
2724 }
2725
2726 SDValue ARMTargetLowering::LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) const{
2727   MachineFunction &MF = DAG.getMachineFunction();
2728   MachineFrameInfo *MFI = MF.getFrameInfo();
2729   MFI->setReturnAddressIsTaken(true);
2730
2731   EVT VT = Op.getValueType();
2732   DebugLoc dl = Op.getDebugLoc();
2733   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
2734   if (Depth) {
2735     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
2736     SDValue Offset = DAG.getConstant(4, MVT::i32);
2737     return DAG.getLoad(VT, dl, DAG.getEntryNode(),
2738                        DAG.getNode(ISD::ADD, dl, VT, FrameAddr, Offset),
2739                        MachinePointerInfo(), false, false, 0);
2740   }
2741
2742   // Return LR, which contains the return address. Mark it an implicit live-in.
2743   unsigned Reg = MF.addLiveIn(ARM::LR, getRegClassFor(MVT::i32));
2744   return DAG.getCopyFromReg(DAG.getEntryNode(), dl, Reg, VT);
2745 }
2746
2747 SDValue ARMTargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const {
2748   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
2749   MFI->setFrameAddressIsTaken(true);
2750
2751   EVT VT = Op.getValueType();
2752   DebugLoc dl = Op.getDebugLoc();  // FIXME probably not meaningful
2753   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
2754   unsigned FrameReg = (Subtarget->isThumb() || Subtarget->isTargetDarwin())
2755     ? ARM::R7 : ARM::R11;
2756   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, VT);
2757   while (Depth--)
2758     FrameAddr = DAG.getLoad(VT, dl, DAG.getEntryNode(), FrameAddr,
2759                             MachinePointerInfo(),
2760                             false, false, 0);
2761   return FrameAddr;
2762 }
2763
2764 /// ExpandBIT_CONVERT - If the target supports VFP, this function is called to
2765 /// expand a bit convert where either the source or destination type is i64 to
2766 /// use a VMOVDRR or VMOVRRD node.  This should not be done when the non-i64
2767 /// operand type is illegal (e.g., v2f32 for a target that doesn't support
2768 /// vectors), since the legalizer won't know what to do with that.
2769 static SDValue ExpandBIT_CONVERT(SDNode *N, SelectionDAG &DAG) {
2770   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
2771   DebugLoc dl = N->getDebugLoc();
2772   SDValue Op = N->getOperand(0);
2773
2774   // This function is only supposed to be called for i64 types, either as the
2775   // source or destination of the bit convert.
2776   EVT SrcVT = Op.getValueType();
2777   EVT DstVT = N->getValueType(0);
2778   assert((SrcVT == MVT::i64 || DstVT == MVT::i64) &&
2779          "ExpandBIT_CONVERT called for non-i64 type");
2780
2781   // Turn i64->f64 into VMOVDRR.
2782   if (SrcVT == MVT::i64 && TLI.isTypeLegal(DstVT)) {
2783     SDValue Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, Op,
2784                              DAG.getConstant(0, MVT::i32));
2785     SDValue Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, Op,
2786                              DAG.getConstant(1, MVT::i32));
2787     return DAG.getNode(ISD::BIT_CONVERT, dl, DstVT,
2788                        DAG.getNode(ARMISD::VMOVDRR, dl, MVT::f64, Lo, Hi));
2789   }
2790
2791   // Turn f64->i64 into VMOVRRD.
2792   if (DstVT == MVT::i64 && TLI.isTypeLegal(SrcVT)) {
2793     SDValue Cvt = DAG.getNode(ARMISD::VMOVRRD, dl,
2794                               DAG.getVTList(MVT::i32, MVT::i32), &Op, 1);
2795     // Merge the pieces into a single i64 value.
2796     return DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, Cvt, Cvt.getValue(1));
2797   }
2798
2799   return SDValue();
2800 }
2801
2802 /// getZeroVector - Returns a vector of specified type with all zero elements.
2803 /// Zero vectors are used to represent vector negation and in those cases
2804 /// will be implemented with the NEON VNEG instruction.  However, VNEG does
2805 /// not support i64 elements, so sometimes the zero vectors will need to be
2806 /// explicitly constructed.  Regardless, use a canonical VMOV to create the
2807 /// zero vector.
2808 static SDValue getZeroVector(EVT VT, SelectionDAG &DAG, DebugLoc dl) {
2809   assert(VT.isVector() && "Expected a vector type");
2810   // The canonical modified immediate encoding of a zero vector is....0!
2811   SDValue EncodedVal = DAG.getTargetConstant(0, MVT::i32);
2812   EVT VmovVT = VT.is128BitVector() ? MVT::v4i32 : MVT::v2i32;
2813   SDValue Vmov = DAG.getNode(ARMISD::VMOVIMM, dl, VmovVT, EncodedVal);
2814   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vmov);
2815 }
2816
2817 /// LowerShiftRightParts - Lower SRA_PARTS, which returns two
2818 /// i32 values and take a 2 x i32 value to shift plus a shift amount.
2819 SDValue ARMTargetLowering::LowerShiftRightParts(SDValue Op,
2820                                                 SelectionDAG &DAG) const {
2821   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
2822   EVT VT = Op.getValueType();
2823   unsigned VTBits = VT.getSizeInBits();
2824   DebugLoc dl = Op.getDebugLoc();
2825   SDValue ShOpLo = Op.getOperand(0);
2826   SDValue ShOpHi = Op.getOperand(1);
2827   SDValue ShAmt  = Op.getOperand(2);
2828   SDValue ARMcc;
2829   unsigned Opc = (Op.getOpcode() == ISD::SRA_PARTS) ? ISD::SRA : ISD::SRL;
2830
2831   assert(Op.getOpcode() == ISD::SRA_PARTS || Op.getOpcode() == ISD::SRL_PARTS);
2832
2833   SDValue RevShAmt = DAG.getNode(ISD::SUB, dl, MVT::i32,
2834                                  DAG.getConstant(VTBits, MVT::i32), ShAmt);
2835   SDValue Tmp1 = DAG.getNode(ISD::SRL, dl, VT, ShOpLo, ShAmt);
2836   SDValue ExtraShAmt = DAG.getNode(ISD::SUB, dl, MVT::i32, ShAmt,
2837                                    DAG.getConstant(VTBits, MVT::i32));
2838   SDValue Tmp2 = DAG.getNode(ISD::SHL, dl, VT, ShOpHi, RevShAmt);
2839   SDValue FalseVal = DAG.getNode(ISD::OR, dl, VT, Tmp1, Tmp2);
2840   SDValue TrueVal = DAG.getNode(Opc, dl, VT, ShOpHi, ExtraShAmt);
2841
2842   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2843   SDValue Cmp = getARMCmp(ExtraShAmt, DAG.getConstant(0, MVT::i32), ISD::SETGE,
2844                           ARMcc, DAG, dl);
2845   SDValue Hi = DAG.getNode(Opc, dl, VT, ShOpHi, ShAmt);
2846   SDValue Lo = DAG.getNode(ARMISD::CMOV, dl, VT, FalseVal, TrueVal, ARMcc,
2847                            CCR, Cmp);
2848
2849   SDValue Ops[2] = { Lo, Hi };
2850   return DAG.getMergeValues(Ops, 2, dl);
2851 }
2852
2853 /// LowerShiftLeftParts - Lower SHL_PARTS, which returns two
2854 /// i32 values and take a 2 x i32 value to shift plus a shift amount.
2855 SDValue ARMTargetLowering::LowerShiftLeftParts(SDValue Op,
2856                                                SelectionDAG &DAG) const {
2857   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
2858   EVT VT = Op.getValueType();
2859   unsigned VTBits = VT.getSizeInBits();
2860   DebugLoc dl = Op.getDebugLoc();
2861   SDValue ShOpLo = Op.getOperand(0);
2862   SDValue ShOpHi = Op.getOperand(1);
2863   SDValue ShAmt  = Op.getOperand(2);
2864   SDValue ARMcc;
2865
2866   assert(Op.getOpcode() == ISD::SHL_PARTS);
2867   SDValue RevShAmt = DAG.getNode(ISD::SUB, dl, MVT::i32,
2868                                  DAG.getConstant(VTBits, MVT::i32), ShAmt);
2869   SDValue Tmp1 = DAG.getNode(ISD::SRL, dl, VT, ShOpLo, RevShAmt);
2870   SDValue ExtraShAmt = DAG.getNode(ISD::SUB, dl, MVT::i32, ShAmt,
2871                                    DAG.getConstant(VTBits, MVT::i32));
2872   SDValue Tmp2 = DAG.getNode(ISD::SHL, dl, VT, ShOpHi, ShAmt);
2873   SDValue Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ExtraShAmt);
2874
2875   SDValue FalseVal = DAG.getNode(ISD::OR, dl, VT, Tmp1, Tmp2);
2876   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2877   SDValue Cmp = getARMCmp(ExtraShAmt, DAG.getConstant(0, MVT::i32), ISD::SETGE,
2878                           ARMcc, DAG, dl);
2879   SDValue Lo = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ShAmt);
2880   SDValue Hi = DAG.getNode(ARMISD::CMOV, dl, VT, FalseVal, Tmp3, ARMcc,
2881                            CCR, Cmp);
2882
2883   SDValue Ops[2] = { Lo, Hi };
2884   return DAG.getMergeValues(Ops, 2, dl);
2885 }
2886
2887 SDValue ARMTargetLowering::LowerFLT_ROUNDS_(SDValue Op,
2888                                             SelectionDAG &DAG) const {
2889   // The rounding mode is in bits 23:22 of the FPSCR.
2890   // The ARM rounding mode value to FLT_ROUNDS mapping is 0->1, 1->2, 2->3, 3->0
2891   // The formula we use to implement this is (((FPSCR + 1 << 22) >> 22) & 3)
2892   // so that the shift + and get folded into a bitfield extract.
2893   DebugLoc dl = Op.getDebugLoc();
2894   SDValue FPSCR = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, MVT::i32,
2895                               DAG.getConstant(Intrinsic::arm_get_fpscr,
2896                                               MVT::i32));
2897   SDValue FltRounds = DAG.getNode(ISD::ADD, dl, MVT::i32, FPSCR,
2898                                   DAG.getConstant(1U << 22, MVT::i32));
2899   SDValue RMODE = DAG.getNode(ISD::SRL, dl, MVT::i32, FltRounds,
2900                               DAG.getConstant(22, MVT::i32));
2901   return DAG.getNode(ISD::AND, dl, MVT::i32, RMODE,
2902                      DAG.getConstant(3, MVT::i32));
2903 }
2904
2905 static SDValue LowerCTTZ(SDNode *N, SelectionDAG &DAG,
2906                          const ARMSubtarget *ST) {
2907   EVT VT = N->getValueType(0);
2908   DebugLoc dl = N->getDebugLoc();
2909
2910   if (!ST->hasV6T2Ops())
2911     return SDValue();
2912
2913   SDValue rbit = DAG.getNode(ARMISD::RBIT, dl, VT, N->getOperand(0));
2914   return DAG.getNode(ISD::CTLZ, dl, VT, rbit);
2915 }
2916
2917 static SDValue LowerShift(SDNode *N, SelectionDAG &DAG,
2918                           const ARMSubtarget *ST) {
2919   EVT VT = N->getValueType(0);
2920   DebugLoc dl = N->getDebugLoc();
2921
2922   // Lower vector shifts on NEON to use VSHL.
2923   if (VT.isVector()) {
2924     assert(ST->hasNEON() && "unexpected vector shift");
2925
2926     // Left shifts translate directly to the vshiftu intrinsic.
2927     if (N->getOpcode() == ISD::SHL)
2928       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
2929                          DAG.getConstant(Intrinsic::arm_neon_vshiftu, MVT::i32),
2930                          N->getOperand(0), N->getOperand(1));
2931
2932     assert((N->getOpcode() == ISD::SRA ||
2933             N->getOpcode() == ISD::SRL) && "unexpected vector shift opcode");
2934
2935     // NEON uses the same intrinsics for both left and right shifts.  For
2936     // right shifts, the shift amounts are negative, so negate the vector of
2937     // shift amounts.
2938     EVT ShiftVT = N->getOperand(1).getValueType();
2939     SDValue NegatedCount = DAG.getNode(ISD::SUB, dl, ShiftVT,
2940                                        getZeroVector(ShiftVT, DAG, dl),
2941                                        N->getOperand(1));
2942     Intrinsic::ID vshiftInt = (N->getOpcode() == ISD::SRA ?
2943                                Intrinsic::arm_neon_vshifts :
2944                                Intrinsic::arm_neon_vshiftu);
2945     return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
2946                        DAG.getConstant(vshiftInt, MVT::i32),
2947                        N->getOperand(0), NegatedCount);
2948   }
2949
2950   // We can get here for a node like i32 = ISD::SHL i32, i64
2951   if (VT != MVT::i64)
2952     return SDValue();
2953
2954   assert((N->getOpcode() == ISD::SRL || N->getOpcode() == ISD::SRA) &&
2955          "Unknown shift to lower!");
2956
2957   // We only lower SRA, SRL of 1 here, all others use generic lowering.
2958   if (!isa<ConstantSDNode>(N->getOperand(1)) ||
2959       cast<ConstantSDNode>(N->getOperand(1))->getZExtValue() != 1)
2960     return SDValue();
2961
2962   // If we are in thumb mode, we don't have RRX.
2963   if (ST->isThumb1Only()) return SDValue();
2964
2965   // Okay, we have a 64-bit SRA or SRL of 1.  Lower this to an RRX expr.
2966   SDValue Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(0),
2967                            DAG.getConstant(0, MVT::i32));
2968   SDValue Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(0),
2969                            DAG.getConstant(1, MVT::i32));
2970
2971   // First, build a SRA_FLAG/SRL_FLAG op, which shifts the top part by one and
2972   // captures the result into a carry flag.
2973   unsigned Opc = N->getOpcode() == ISD::SRL ? ARMISD::SRL_FLAG:ARMISD::SRA_FLAG;
2974   Hi = DAG.getNode(Opc, dl, DAG.getVTList(MVT::i32, MVT::Flag), &Hi, 1);
2975
2976   // The low part is an ARMISD::RRX operand, which shifts the carry in.
2977   Lo = DAG.getNode(ARMISD::RRX, dl, MVT::i32, Lo, Hi.getValue(1));
2978
2979   // Merge the pieces into a single i64 value.
2980  return DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, Lo, Hi);
2981 }
2982
2983 static SDValue LowerVSETCC(SDValue Op, SelectionDAG &DAG) {
2984   SDValue TmpOp0, TmpOp1;
2985   bool Invert = false;
2986   bool Swap = false;
2987   unsigned Opc = 0;
2988
2989   SDValue Op0 = Op.getOperand(0);
2990   SDValue Op1 = Op.getOperand(1);
2991   SDValue CC = Op.getOperand(2);
2992   EVT VT = Op.getValueType();
2993   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
2994   DebugLoc dl = Op.getDebugLoc();
2995
2996   if (Op.getOperand(1).getValueType().isFloatingPoint()) {
2997     switch (SetCCOpcode) {
2998     default: llvm_unreachable("Illegal FP comparison"); break;
2999     case ISD::SETUNE:
3000     case ISD::SETNE:  Invert = true; // Fallthrough
3001     case ISD::SETOEQ:
3002     case ISD::SETEQ:  Opc = ARMISD::VCEQ; break;
3003     case ISD::SETOLT:
3004     case ISD::SETLT: Swap = true; // Fallthrough
3005     case ISD::SETOGT:
3006     case ISD::SETGT:  Opc = ARMISD::VCGT; break;
3007     case ISD::SETOLE:
3008     case ISD::SETLE:  Swap = true; // Fallthrough
3009     case ISD::SETOGE:
3010     case ISD::SETGE: Opc = ARMISD::VCGE; break;
3011     case ISD::SETUGE: Swap = true; // Fallthrough
3012     case ISD::SETULE: Invert = true; Opc = ARMISD::VCGT; break;
3013     case ISD::SETUGT: Swap = true; // Fallthrough
3014     case ISD::SETULT: Invert = true; Opc = ARMISD::VCGE; break;
3015     case ISD::SETUEQ: Invert = true; // Fallthrough
3016     case ISD::SETONE:
3017       // Expand this to (OLT | OGT).
3018       TmpOp0 = Op0;
3019       TmpOp1 = Op1;
3020       Opc = ISD::OR;
3021       Op0 = DAG.getNode(ARMISD::VCGT, dl, VT, TmpOp1, TmpOp0);
3022       Op1 = DAG.getNode(ARMISD::VCGT, dl, VT, TmpOp0, TmpOp1);
3023       break;
3024     case ISD::SETUO: Invert = true; // Fallthrough
3025     case ISD::SETO:
3026       // Expand this to (OLT | OGE).
3027       TmpOp0 = Op0;
3028       TmpOp1 = Op1;
3029       Opc = ISD::OR;
3030       Op0 = DAG.getNode(ARMISD::VCGT, dl, VT, TmpOp1, TmpOp0);
3031       Op1 = DAG.getNode(ARMISD::VCGE, dl, VT, TmpOp0, TmpOp1);
3032       break;
3033     }
3034   } else {
3035     // Integer comparisons.
3036     switch (SetCCOpcode) {
3037     default: llvm_unreachable("Illegal integer comparison"); break;
3038     case ISD::SETNE:  Invert = true;
3039     case ISD::SETEQ:  Opc = ARMISD::VCEQ; break;
3040     case ISD::SETLT:  Swap = true;
3041     case ISD::SETGT:  Opc = ARMISD::VCGT; break;
3042     case ISD::SETLE:  Swap = true;
3043     case ISD::SETGE:  Opc = ARMISD::VCGE; break;
3044     case ISD::SETULT: Swap = true;
3045     case ISD::SETUGT: Opc = ARMISD::VCGTU; break;
3046     case ISD::SETULE: Swap = true;
3047     case ISD::SETUGE: Opc = ARMISD::VCGEU; break;
3048     }
3049
3050     // Detect VTST (Vector Test Bits) = icmp ne (and (op0, op1), zero).
3051     if (Opc == ARMISD::VCEQ) {
3052
3053       SDValue AndOp;
3054       if (ISD::isBuildVectorAllZeros(Op1.getNode()))
3055         AndOp = Op0;
3056       else if (ISD::isBuildVectorAllZeros(Op0.getNode()))
3057         AndOp = Op1;
3058
3059       // Ignore bitconvert.
3060       if (AndOp.getNode() && AndOp.getOpcode() == ISD::BIT_CONVERT)
3061         AndOp = AndOp.getOperand(0);
3062
3063       if (AndOp.getNode() && AndOp.getOpcode() == ISD::AND) {
3064         Opc = ARMISD::VTST;
3065         Op0 = DAG.getNode(ISD::BIT_CONVERT, dl, VT, AndOp.getOperand(0));
3066         Op1 = DAG.getNode(ISD::BIT_CONVERT, dl, VT, AndOp.getOperand(1));
3067         Invert = !Invert;
3068       }
3069     }
3070   }
3071
3072   if (Swap)
3073     std::swap(Op0, Op1);
3074
3075   SDValue Result = DAG.getNode(Opc, dl, VT, Op0, Op1);
3076
3077   if (Invert)
3078     Result = DAG.getNOT(dl, Result, VT);
3079
3080   return Result;
3081 }
3082
3083 /// isNEONModifiedImm - Check if the specified splat value corresponds to a
3084 /// valid vector constant for a NEON instruction with a "modified immediate"
3085 /// operand (e.g., VMOV).  If so, return the encoded value.
3086 static SDValue isNEONModifiedImm(uint64_t SplatBits, uint64_t SplatUndef,
3087                                  unsigned SplatBitSize, SelectionDAG &DAG,
3088                                  EVT &VT, bool is128Bits, bool isVMOV) {
3089   unsigned OpCmode, Imm;
3090
3091   // SplatBitSize is set to the smallest size that splats the vector, so a
3092   // zero vector will always have SplatBitSize == 8.  However, NEON modified
3093   // immediate instructions others than VMOV do not support the 8-bit encoding
3094   // of a zero vector, and the default encoding of zero is supposed to be the
3095   // 32-bit version.
3096   if (SplatBits == 0)
3097     SplatBitSize = 32;
3098
3099   switch (SplatBitSize) {
3100   case 8:
3101     if (!isVMOV)
3102       return SDValue();
3103     // Any 1-byte value is OK.  Op=0, Cmode=1110.
3104     assert((SplatBits & ~0xff) == 0 && "one byte splat value is too big");
3105     OpCmode = 0xe;
3106     Imm = SplatBits;
3107     VT = is128Bits ? MVT::v16i8 : MVT::v8i8;
3108     break;
3109
3110   case 16:
3111     // NEON's 16-bit VMOV supports splat values where only one byte is nonzero.
3112     VT = is128Bits ? MVT::v8i16 : MVT::v4i16;
3113     if ((SplatBits & ~0xff) == 0) {
3114       // Value = 0x00nn: Op=x, Cmode=100x.
3115       OpCmode = 0x8;
3116       Imm = SplatBits;
3117       break;
3118     }
3119     if ((SplatBits & ~0xff00) == 0) {
3120       // Value = 0xnn00: Op=x, Cmode=101x.
3121       OpCmode = 0xa;
3122       Imm = SplatBits >> 8;
3123       break;
3124     }
3125     return SDValue();
3126
3127   case 32:
3128     // NEON's 32-bit VMOV supports splat values where:
3129     // * only one byte is nonzero, or
3130     // * the least significant byte is 0xff and the second byte is nonzero, or
3131     // * the least significant 2 bytes are 0xff and the third is nonzero.
3132     VT = is128Bits ? MVT::v4i32 : MVT::v2i32;
3133     if ((SplatBits & ~0xff) == 0) {
3134       // Value = 0x000000nn: Op=x, Cmode=000x.
3135       OpCmode = 0;
3136       Imm = SplatBits;
3137       break;
3138     }
3139     if ((SplatBits & ~0xff00) == 0) {
3140       // Value = 0x0000nn00: Op=x, Cmode=001x.
3141       OpCmode = 0x2;
3142       Imm = SplatBits >> 8;
3143       break;
3144     }
3145     if ((SplatBits & ~0xff0000) == 0) {
3146       // Value = 0x00nn0000: Op=x, Cmode=010x.
3147       OpCmode = 0x4;
3148       Imm = SplatBits >> 16;
3149       break;
3150     }
3151     if ((SplatBits & ~0xff000000) == 0) {
3152       // Value = 0xnn000000: Op=x, Cmode=011x.
3153       OpCmode = 0x6;
3154       Imm = SplatBits >> 24;
3155       break;
3156     }
3157
3158     if ((SplatBits & ~0xffff) == 0 &&
3159         ((SplatBits | SplatUndef) & 0xff) == 0xff) {
3160       // Value = 0x0000nnff: Op=x, Cmode=1100.
3161       OpCmode = 0xc;
3162       Imm = SplatBits >> 8;
3163       SplatBits |= 0xff;
3164       break;
3165     }
3166
3167     if ((SplatBits & ~0xffffff) == 0 &&
3168         ((SplatBits | SplatUndef) & 0xffff) == 0xffff) {
3169       // Value = 0x00nnffff: Op=x, Cmode=1101.
3170       OpCmode = 0xd;
3171       Imm = SplatBits >> 16;
3172       SplatBits |= 0xffff;
3173       break;
3174     }
3175
3176     // Note: there are a few 32-bit splat values (specifically: 00ffff00,
3177     // ff000000, ff0000ff, and ffff00ff) that are valid for VMOV.I64 but not
3178     // VMOV.I32.  A (very) minor optimization would be to replicate the value
3179     // and fall through here to test for a valid 64-bit splat.  But, then the
3180     // caller would also need to check and handle the change in size.
3181     return SDValue();
3182
3183   case 64: {
3184     if (!isVMOV)
3185       return SDValue();
3186     // NEON has a 64-bit VMOV splat where each byte is either 0 or 0xff.
3187     uint64_t BitMask = 0xff;
3188     uint64_t Val = 0;
3189     unsigned ImmMask = 1;
3190     Imm = 0;
3191     for (int ByteNum = 0; ByteNum < 8; ++ByteNum) {
3192       if (((SplatBits | SplatUndef) & BitMask) == BitMask) {
3193         Val |= BitMask;
3194         Imm |= ImmMask;
3195       } else if ((SplatBits & BitMask) != 0) {
3196         return SDValue();
3197       }
3198       BitMask <<= 8;
3199       ImmMask <<= 1;
3200     }
3201     // Op=1, Cmode=1110.
3202     OpCmode = 0x1e;
3203     SplatBits = Val;
3204     VT = is128Bits ? MVT::v2i64 : MVT::v1i64;
3205     break;
3206   }
3207
3208   default:
3209     llvm_unreachable("unexpected size for isNEONModifiedImm");
3210     return SDValue();
3211   }
3212
3213   unsigned EncodedVal = ARM_AM::createNEONModImm(OpCmode, Imm);
3214   return DAG.getTargetConstant(EncodedVal, MVT::i32);
3215 }
3216
3217 static bool isVEXTMask(const SmallVectorImpl<int> &M, EVT VT,
3218                        bool &ReverseVEXT, unsigned &Imm) {
3219   unsigned NumElts = VT.getVectorNumElements();
3220   ReverseVEXT = false;
3221
3222   // Assume that the first shuffle index is not UNDEF.  Fail if it is.
3223   if (M[0] < 0)
3224     return false;
3225
3226   Imm = M[0];
3227
3228   // If this is a VEXT shuffle, the immediate value is the index of the first
3229   // element.  The other shuffle indices must be the successive elements after
3230   // the first one.
3231   unsigned ExpectedElt = Imm;
3232   for (unsigned i = 1; i < NumElts; ++i) {
3233     // Increment the expected index.  If it wraps around, it may still be
3234     // a VEXT but the source vectors must be swapped.
3235     ExpectedElt += 1;
3236     if (ExpectedElt == NumElts * 2) {
3237       ExpectedElt = 0;
3238       ReverseVEXT = true;
3239     }
3240
3241     if (M[i] < 0) continue; // ignore UNDEF indices
3242     if (ExpectedElt != static_cast<unsigned>(M[i]))
3243       return false;
3244   }
3245
3246   // Adjust the index value if the source operands will be swapped.
3247   if (ReverseVEXT)
3248     Imm -= NumElts;
3249
3250   return true;
3251 }
3252
3253 /// isVREVMask - Check if a vector shuffle corresponds to a VREV
3254 /// instruction with the specified blocksize.  (The order of the elements
3255 /// within each block of the vector is reversed.)
3256 static bool isVREVMask(const SmallVectorImpl<int> &M, EVT VT,
3257                        unsigned BlockSize) {
3258   assert((BlockSize==16 || BlockSize==32 || BlockSize==64) &&
3259          "Only possible block sizes for VREV are: 16, 32, 64");
3260
3261   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3262   if (EltSz == 64)
3263     return false;
3264
3265   unsigned NumElts = VT.getVectorNumElements();
3266   unsigned BlockElts = M[0] + 1;
3267   // If the first shuffle index is UNDEF, be optimistic.
3268   if (M[0] < 0)
3269     BlockElts = BlockSize / EltSz;
3270
3271   if (BlockSize <= EltSz || BlockSize != BlockElts * EltSz)
3272     return false;
3273
3274   for (unsigned i = 0; i < NumElts; ++i) {
3275     if (M[i] < 0) continue; // ignore UNDEF indices
3276     if ((unsigned) M[i] != (i - i%BlockElts) + (BlockElts - 1 - i%BlockElts))
3277       return false;
3278   }
3279
3280   return true;
3281 }
3282
3283 static bool isVTRNMask(const SmallVectorImpl<int> &M, EVT VT,
3284                        unsigned &WhichResult) {
3285   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3286   if (EltSz == 64)
3287     return false;
3288
3289   unsigned NumElts = VT.getVectorNumElements();
3290   WhichResult = (M[0] == 0 ? 0 : 1);
3291   for (unsigned i = 0; i < NumElts; i += 2) {
3292     if ((M[i] >= 0 && (unsigned) M[i] != i + WhichResult) ||
3293         (M[i+1] >= 0 && (unsigned) M[i+1] != i + NumElts + WhichResult))
3294       return false;
3295   }
3296   return true;
3297 }
3298
3299 /// isVTRN_v_undef_Mask - Special case of isVTRNMask for canonical form of
3300 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
3301 /// Mask is e.g., <0, 0, 2, 2> instead of <0, 4, 2, 6>.
3302 static bool isVTRN_v_undef_Mask(const SmallVectorImpl<int> &M, EVT VT,
3303                                 unsigned &WhichResult) {
3304   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3305   if (EltSz == 64)
3306     return false;
3307
3308   unsigned NumElts = VT.getVectorNumElements();
3309   WhichResult = (M[0] == 0 ? 0 : 1);
3310   for (unsigned i = 0; i < NumElts; i += 2) {
3311     if ((M[i] >= 0 && (unsigned) M[i] != i + WhichResult) ||
3312         (M[i+1] >= 0 && (unsigned) M[i+1] != i + WhichResult))
3313       return false;
3314   }
3315   return true;
3316 }
3317
3318 static bool isVUZPMask(const SmallVectorImpl<int> &M, EVT VT,
3319                        unsigned &WhichResult) {
3320   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3321   if (EltSz == 64)
3322     return false;
3323
3324   unsigned NumElts = VT.getVectorNumElements();
3325   WhichResult = (M[0] == 0 ? 0 : 1);
3326   for (unsigned i = 0; i != NumElts; ++i) {
3327     if (M[i] < 0) continue; // ignore UNDEF indices
3328     if ((unsigned) M[i] != 2 * i + WhichResult)
3329       return false;
3330   }
3331
3332   // VUZP.32 for 64-bit vectors is a pseudo-instruction alias for VTRN.32.
3333   if (VT.is64BitVector() && EltSz == 32)
3334     return false;
3335
3336   return true;
3337 }
3338
3339 /// isVUZP_v_undef_Mask - Special case of isVUZPMask for canonical form of
3340 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
3341 /// Mask is e.g., <0, 2, 0, 2> instead of <0, 2, 4, 6>,
3342 static bool isVUZP_v_undef_Mask(const SmallVectorImpl<int> &M, EVT VT,
3343                                 unsigned &WhichResult) {
3344   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3345   if (EltSz == 64)
3346     return false;
3347
3348   unsigned Half = VT.getVectorNumElements() / 2;
3349   WhichResult = (M[0] == 0 ? 0 : 1);
3350   for (unsigned j = 0; j != 2; ++j) {
3351     unsigned Idx = WhichResult;
3352     for (unsigned i = 0; i != Half; ++i) {
3353       int MIdx = M[i + j * Half];
3354       if (MIdx >= 0 && (unsigned) MIdx != Idx)
3355         return false;
3356       Idx += 2;
3357     }
3358   }
3359
3360   // VUZP.32 for 64-bit vectors is a pseudo-instruction alias for VTRN.32.
3361   if (VT.is64BitVector() && EltSz == 32)
3362     return false;
3363
3364   return true;
3365 }
3366
3367 static bool isVZIPMask(const SmallVectorImpl<int> &M, EVT VT,
3368                        unsigned &WhichResult) {
3369   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3370   if (EltSz == 64)
3371     return false;
3372
3373   unsigned NumElts = VT.getVectorNumElements();
3374   WhichResult = (M[0] == 0 ? 0 : 1);
3375   unsigned Idx = WhichResult * NumElts / 2;
3376   for (unsigned i = 0; i != NumElts; i += 2) {
3377     if ((M[i] >= 0 && (unsigned) M[i] != Idx) ||
3378         (M[i+1] >= 0 && (unsigned) M[i+1] != Idx + NumElts))
3379       return false;
3380     Idx += 1;
3381   }
3382
3383   // VZIP.32 for 64-bit vectors is a pseudo-instruction alias for VTRN.32.
3384   if (VT.is64BitVector() && EltSz == 32)
3385     return false;
3386
3387   return true;
3388 }
3389
3390 /// isVZIP_v_undef_Mask - Special case of isVZIPMask for canonical form of
3391 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
3392 /// Mask is e.g., <0, 0, 1, 1> instead of <0, 4, 1, 5>.
3393 static bool isVZIP_v_undef_Mask(const SmallVectorImpl<int> &M, EVT VT,
3394                                 unsigned &WhichResult) {
3395   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3396   if (EltSz == 64)
3397     return false;
3398
3399   unsigned NumElts = VT.getVectorNumElements();
3400   WhichResult = (M[0] == 0 ? 0 : 1);
3401   unsigned Idx = WhichResult * NumElts / 2;
3402   for (unsigned i = 0; i != NumElts; i += 2) {
3403     if ((M[i] >= 0 && (unsigned) M[i] != Idx) ||
3404         (M[i+1] >= 0 && (unsigned) M[i+1] != Idx))
3405       return false;
3406     Idx += 1;
3407   }
3408
3409   // VZIP.32 for 64-bit vectors is a pseudo-instruction alias for VTRN.32.
3410   if (VT.is64BitVector() && EltSz == 32)
3411     return false;
3412
3413   return true;
3414 }
3415
3416 // If N is an integer constant that can be moved into a register in one
3417 // instruction, return an SDValue of such a constant (will become a MOV
3418 // instruction).  Otherwise return null.
3419 static SDValue IsSingleInstrConstant(SDValue N, SelectionDAG &DAG,
3420                                      const ARMSubtarget *ST, DebugLoc dl) {
3421   uint64_t Val;
3422   if (!isa<ConstantSDNode>(N))
3423     return SDValue();
3424   Val = cast<ConstantSDNode>(N)->getZExtValue();
3425
3426   if (ST->isThumb1Only()) {
3427     if (Val <= 255 || ~Val <= 255)
3428       return DAG.getConstant(Val, MVT::i32);
3429   } else {
3430     if (ARM_AM::getSOImmVal(Val) != -1 || ARM_AM::getSOImmVal(~Val) != -1)
3431       return DAG.getConstant(Val, MVT::i32);
3432   }
3433   return SDValue();
3434 }
3435
3436 // If this is a case we can't handle, return null and let the default
3437 // expansion code take care of it.
3438 static SDValue LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG,
3439                                  const ARMSubtarget *ST) {
3440   BuildVectorSDNode *BVN = cast<BuildVectorSDNode>(Op.getNode());
3441   DebugLoc dl = Op.getDebugLoc();
3442   EVT VT = Op.getValueType();
3443
3444   APInt SplatBits, SplatUndef;
3445   unsigned SplatBitSize;
3446   bool HasAnyUndefs;
3447   if (BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize, HasAnyUndefs)) {
3448     if (SplatBitSize <= 64) {
3449       // Check if an immediate VMOV works.
3450       EVT VmovVT;
3451       SDValue Val = isNEONModifiedImm(SplatBits.getZExtValue(),
3452                                       SplatUndef.getZExtValue(), SplatBitSize,
3453                                       DAG, VmovVT, VT.is128BitVector(), true);
3454       if (Val.getNode()) {
3455         SDValue Vmov = DAG.getNode(ARMISD::VMOVIMM, dl, VmovVT, Val);
3456         return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vmov);
3457       }
3458
3459       // Try an immediate VMVN.
3460       uint64_t NegatedImm = (SplatBits.getZExtValue() ^
3461                              ((1LL << SplatBitSize) - 1));
3462       Val = isNEONModifiedImm(NegatedImm,
3463                                       SplatUndef.getZExtValue(), SplatBitSize,
3464                                       DAG, VmovVT, VT.is128BitVector(), false);
3465       if (Val.getNode()) {
3466         SDValue Vmov = DAG.getNode(ARMISD::VMVNIMM, dl, VmovVT, Val);
3467         return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vmov);
3468       }
3469     }
3470   }
3471
3472   // Scan through the operands to see if only one value is used.
3473   unsigned NumElts = VT.getVectorNumElements();
3474   bool isOnlyLowElement = true;
3475   bool usesOnlyOneValue = true;
3476   bool isConstant = true;
3477   SDValue Value;
3478   for (unsigned i = 0; i < NumElts; ++i) {
3479     SDValue V = Op.getOperand(i);
3480     if (V.getOpcode() == ISD::UNDEF)
3481       continue;
3482     if (i > 0)
3483       isOnlyLowElement = false;
3484     if (!isa<ConstantFPSDNode>(V) && !isa<ConstantSDNode>(V))
3485       isConstant = false;
3486
3487     if (!Value.getNode())
3488       Value = V;
3489     else if (V != Value)
3490       usesOnlyOneValue = false;
3491   }
3492
3493   if (!Value.getNode())
3494     return DAG.getUNDEF(VT);
3495
3496   if (isOnlyLowElement)
3497     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Value);
3498
3499   unsigned EltSize = VT.getVectorElementType().getSizeInBits();
3500
3501   // Use VDUP for non-constant splats.  For f32 constant splats, reduce to
3502   // i32 and try again.
3503   if (usesOnlyOneValue && EltSize <= 32) {
3504     if (!isConstant)
3505       return DAG.getNode(ARMISD::VDUP, dl, VT, Value);
3506     if (VT.getVectorElementType().isFloatingPoint()) {
3507       SmallVector<SDValue, 8> Ops;
3508       for (unsigned i = 0; i < NumElts; ++i)
3509         Ops.push_back(DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i32,
3510                                   Op.getOperand(i)));
3511       SDValue Val = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, &Ops[0],
3512                                 NumElts);
3513       Val = LowerBUILD_VECTOR(Val, DAG, ST);
3514       if (Val.getNode())
3515         return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Val);
3516     }
3517     SDValue Val = IsSingleInstrConstant(Value, DAG, ST, dl);
3518     if (Val.getNode())
3519       return DAG.getNode(ARMISD::VDUP, dl, VT, Val);
3520   }
3521
3522   // If all elements are constants and the case above didn't get hit, fall back
3523   // to the default expansion, which will generate a load from the constant
3524   // pool.
3525   if (isConstant)
3526     return SDValue();
3527
3528   // Vectors with 32- or 64-bit elements can be built by directly assigning
3529   // the subregisters.  Lower it to an ARMISD::BUILD_VECTOR so the operands
3530   // will be legalized.
3531   if (EltSize >= 32) {
3532     // Do the expansion with floating-point types, since that is what the VFP
3533     // registers are defined to use, and since i64 is not legal.
3534     EVT EltVT = EVT::getFloatingPointVT(EltSize);
3535     EVT VecVT = EVT::getVectorVT(*DAG.getContext(), EltVT, NumElts);
3536     SmallVector<SDValue, 8> Ops;
3537     for (unsigned i = 0; i < NumElts; ++i)
3538       Ops.push_back(DAG.getNode(ISD::BIT_CONVERT, dl, EltVT, Op.getOperand(i)));
3539     SDValue Val = DAG.getNode(ARMISD::BUILD_VECTOR, dl, VecVT, &Ops[0],NumElts);
3540     return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Val);
3541   }
3542
3543   return SDValue();
3544 }
3545
3546 /// isShuffleMaskLegal - Targets can use this to indicate that they only
3547 /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
3548 /// By default, if a target supports the VECTOR_SHUFFLE node, all mask values
3549 /// are assumed to be legal.
3550 bool
3551 ARMTargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
3552                                       EVT VT) const {
3553   if (VT.getVectorNumElements() == 4 &&
3554       (VT.is128BitVector() || VT.is64BitVector())) {
3555     unsigned PFIndexes[4];
3556     for (unsigned i = 0; i != 4; ++i) {
3557       if (M[i] < 0)
3558         PFIndexes[i] = 8;
3559       else
3560         PFIndexes[i] = M[i];
3561     }
3562
3563     // Compute the index in the perfect shuffle table.
3564     unsigned PFTableIndex =
3565       PFIndexes[0]*9*9*9+PFIndexes[1]*9*9+PFIndexes[2]*9+PFIndexes[3];
3566     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
3567     unsigned Cost = (PFEntry >> 30);
3568
3569     if (Cost <= 4)
3570       return true;
3571   }
3572
3573   bool ReverseVEXT;
3574   unsigned Imm, WhichResult;
3575
3576   unsigned EltSize = VT.getVectorElementType().getSizeInBits();
3577   return (EltSize >= 32 ||
3578           ShuffleVectorSDNode::isSplatMask(&M[0], VT) ||
3579           isVREVMask(M, VT, 64) ||
3580           isVREVMask(M, VT, 32) ||
3581           isVREVMask(M, VT, 16) ||
3582           isVEXTMask(M, VT, ReverseVEXT, Imm) ||
3583           isVTRNMask(M, VT, WhichResult) ||
3584           isVUZPMask(M, VT, WhichResult) ||
3585           isVZIPMask(M, VT, WhichResult) ||
3586           isVTRN_v_undef_Mask(M, VT, WhichResult) ||
3587           isVUZP_v_undef_Mask(M, VT, WhichResult) ||
3588           isVZIP_v_undef_Mask(M, VT, WhichResult));
3589 }
3590
3591 /// GeneratePerfectShuffle - Given an entry in the perfect-shuffle table, emit
3592 /// the specified operations to build the shuffle.
3593 static SDValue GeneratePerfectShuffle(unsigned PFEntry, SDValue LHS,
3594                                       SDValue RHS, SelectionDAG &DAG,
3595                                       DebugLoc dl) {
3596   unsigned OpNum = (PFEntry >> 26) & 0x0F;
3597   unsigned LHSID = (PFEntry >> 13) & ((1 << 13)-1);
3598   unsigned RHSID = (PFEntry >>  0) & ((1 << 13)-1);
3599
3600   enum {
3601     OP_COPY = 0, // Copy, used for things like <u,u,u,3> to say it is <0,1,2,3>
3602     OP_VREV,
3603     OP_VDUP0,
3604     OP_VDUP1,
3605     OP_VDUP2,
3606     OP_VDUP3,
3607     OP_VEXT1,
3608     OP_VEXT2,
3609     OP_VEXT3,
3610     OP_VUZPL, // VUZP, left result
3611     OP_VUZPR, // VUZP, right result
3612     OP_VZIPL, // VZIP, left result
3613     OP_VZIPR, // VZIP, right result
3614     OP_VTRNL, // VTRN, left result
3615     OP_VTRNR  // VTRN, right result
3616   };
3617
3618   if (OpNum == OP_COPY) {
3619     if (LHSID == (1*9+2)*9+3) return LHS;
3620     assert(LHSID == ((4*9+5)*9+6)*9+7 && "Illegal OP_COPY!");
3621     return RHS;
3622   }
3623
3624   SDValue OpLHS, OpRHS;
3625   OpLHS = GeneratePerfectShuffle(PerfectShuffleTable[LHSID], LHS, RHS, DAG, dl);
3626   OpRHS = GeneratePerfectShuffle(PerfectShuffleTable[RHSID], LHS, RHS, DAG, dl);
3627   EVT VT = OpLHS.getValueType();
3628
3629   switch (OpNum) {
3630   default: llvm_unreachable("Unknown shuffle opcode!");
3631   case OP_VREV:
3632     return DAG.getNode(ARMISD::VREV64, dl, VT, OpLHS);
3633   case OP_VDUP0:
3634   case OP_VDUP1:
3635   case OP_VDUP2:
3636   case OP_VDUP3:
3637     return DAG.getNode(ARMISD::VDUPLANE, dl, VT,
3638                        OpLHS, DAG.getConstant(OpNum-OP_VDUP0, MVT::i32));
3639   case OP_VEXT1:
3640   case OP_VEXT2:
3641   case OP_VEXT3:
3642     return DAG.getNode(ARMISD::VEXT, dl, VT,
3643                        OpLHS, OpRHS,
3644                        DAG.getConstant(OpNum-OP_VEXT1+1, MVT::i32));
3645   case OP_VUZPL:
3646   case OP_VUZPR:
3647     return DAG.getNode(ARMISD::VUZP, dl, DAG.getVTList(VT, VT),
3648                        OpLHS, OpRHS).getValue(OpNum-OP_VUZPL);
3649   case OP_VZIPL:
3650   case OP_VZIPR:
3651     return DAG.getNode(ARMISD::VZIP, dl, DAG.getVTList(VT, VT),
3652                        OpLHS, OpRHS).getValue(OpNum-OP_VZIPL);
3653   case OP_VTRNL:
3654   case OP_VTRNR:
3655     return DAG.getNode(ARMISD::VTRN, dl, DAG.getVTList(VT, VT),
3656                        OpLHS, OpRHS).getValue(OpNum-OP_VTRNL);
3657   }
3658 }
3659
3660 static SDValue LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) {
3661   SDValue V1 = Op.getOperand(0);
3662   SDValue V2 = Op.getOperand(1);
3663   DebugLoc dl = Op.getDebugLoc();
3664   EVT VT = Op.getValueType();
3665   ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(Op.getNode());
3666   SmallVector<int, 8> ShuffleMask;
3667
3668   // Convert shuffles that are directly supported on NEON to target-specific
3669   // DAG nodes, instead of keeping them as shuffles and matching them again
3670   // during code selection.  This is more efficient and avoids the possibility
3671   // of inconsistencies between legalization and selection.
3672   // FIXME: floating-point vectors should be canonicalized to integer vectors
3673   // of the same time so that they get CSEd properly.
3674   SVN->getMask(ShuffleMask);
3675
3676   unsigned EltSize = VT.getVectorElementType().getSizeInBits();
3677   if (EltSize <= 32) {
3678     if (ShuffleVectorSDNode::isSplatMask(&ShuffleMask[0], VT)) {
3679       int Lane = SVN->getSplatIndex();
3680       // If this is undef splat, generate it via "just" vdup, if possible.
3681       if (Lane == -1) Lane = 0;
3682
3683       if (Lane == 0 && V1.getOpcode() == ISD::SCALAR_TO_VECTOR) {
3684         return DAG.getNode(ARMISD::VDUP, dl, VT, V1.getOperand(0));
3685       }
3686       return DAG.getNode(ARMISD::VDUPLANE, dl, VT, V1,
3687                          DAG.getConstant(Lane, MVT::i32));
3688     }
3689
3690     bool ReverseVEXT;
3691     unsigned Imm;
3692     if (isVEXTMask(ShuffleMask, VT, ReverseVEXT, Imm)) {
3693       if (ReverseVEXT)
3694         std::swap(V1, V2);
3695       return DAG.getNode(ARMISD::VEXT, dl, VT, V1, V2,
3696                          DAG.getConstant(Imm, MVT::i32));
3697     }
3698
3699     if (isVREVMask(ShuffleMask, VT, 64))
3700       return DAG.getNode(ARMISD::VREV64, dl, VT, V1);
3701     if (isVREVMask(ShuffleMask, VT, 32))
3702       return DAG.getNode(ARMISD::VREV32, dl, VT, V1);
3703     if (isVREVMask(ShuffleMask, VT, 16))
3704       return DAG.getNode(ARMISD::VREV16, dl, VT, V1);
3705
3706     // Check for Neon shuffles that modify both input vectors in place.
3707     // If both results are used, i.e., if there are two shuffles with the same
3708     // source operands and with masks corresponding to both results of one of
3709     // these operations, DAG memoization will ensure that a single node is
3710     // used for both shuffles.
3711     unsigned WhichResult;
3712     if (isVTRNMask(ShuffleMask, VT, WhichResult))
3713       return DAG.getNode(ARMISD::VTRN, dl, DAG.getVTList(VT, VT),
3714                          V1, V2).getValue(WhichResult);
3715     if (isVUZPMask(ShuffleMask, VT, WhichResult))
3716       return DAG.getNode(ARMISD::VUZP, dl, DAG.getVTList(VT, VT),
3717                          V1, V2).getValue(WhichResult);
3718     if (isVZIPMask(ShuffleMask, VT, WhichResult))
3719       return DAG.getNode(ARMISD::VZIP, dl, DAG.getVTList(VT, VT),
3720                          V1, V2).getValue(WhichResult);
3721
3722     if (isVTRN_v_undef_Mask(ShuffleMask, VT, WhichResult))
3723       return DAG.getNode(ARMISD::VTRN, dl, DAG.getVTList(VT, VT),
3724                          V1, V1).getValue(WhichResult);
3725     if (isVUZP_v_undef_Mask(ShuffleMask, VT, WhichResult))
3726       return DAG.getNode(ARMISD::VUZP, dl, DAG.getVTList(VT, VT),
3727                          V1, V1).getValue(WhichResult);
3728     if (isVZIP_v_undef_Mask(ShuffleMask, VT, WhichResult))
3729       return DAG.getNode(ARMISD::VZIP, dl, DAG.getVTList(VT, VT),
3730                          V1, V1).getValue(WhichResult);
3731   }
3732
3733   // If the shuffle is not directly supported and it has 4 elements, use
3734   // the PerfectShuffle-generated table to synthesize it from other shuffles.
3735   unsigned NumElts = VT.getVectorNumElements();
3736   if (NumElts == 4) {
3737     unsigned PFIndexes[4];
3738     for (unsigned i = 0; i != 4; ++i) {
3739       if (ShuffleMask[i] < 0)
3740         PFIndexes[i] = 8;
3741       else
3742         PFIndexes[i] = ShuffleMask[i];
3743     }
3744
3745     // Compute the index in the perfect shuffle table.
3746     unsigned PFTableIndex =
3747       PFIndexes[0]*9*9*9+PFIndexes[1]*9*9+PFIndexes[2]*9+PFIndexes[3];
3748     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
3749     unsigned Cost = (PFEntry >> 30);
3750
3751     if (Cost <= 4)
3752       return GeneratePerfectShuffle(PFEntry, V1, V2, DAG, dl);
3753   }
3754
3755   // Implement shuffles with 32- or 64-bit elements as ARMISD::BUILD_VECTORs.
3756   if (EltSize >= 32) {
3757     // Do the expansion with floating-point types, since that is what the VFP
3758     // registers are defined to use, and since i64 is not legal.
3759     EVT EltVT = EVT::getFloatingPointVT(EltSize);
3760     EVT VecVT = EVT::getVectorVT(*DAG.getContext(), EltVT, NumElts);
3761     V1 = DAG.getNode(ISD::BIT_CONVERT, dl, VecVT, V1);
3762     V2 = DAG.getNode(ISD::BIT_CONVERT, dl, VecVT, V2);
3763     SmallVector<SDValue, 8> Ops;
3764     for (unsigned i = 0; i < NumElts; ++i) {
3765       if (ShuffleMask[i] < 0)
3766         Ops.push_back(DAG.getUNDEF(EltVT));
3767       else
3768         Ops.push_back(DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, EltVT,
3769                                   ShuffleMask[i] < (int)NumElts ? V1 : V2,
3770                                   DAG.getConstant(ShuffleMask[i] & (NumElts-1),
3771                                                   MVT::i32)));
3772     }
3773     SDValue Val = DAG.getNode(ARMISD::BUILD_VECTOR, dl, VecVT, &Ops[0],NumElts);
3774     return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Val);
3775   }
3776
3777   return SDValue();
3778 }
3779
3780 static SDValue LowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) {
3781   // EXTRACT_VECTOR_ELT is legal only for immediate indexes.
3782   SDValue Lane = Op.getOperand(1);
3783   if (!isa<ConstantSDNode>(Lane))
3784     return SDValue();
3785
3786   SDValue Vec = Op.getOperand(0);
3787   if (Op.getValueType() == MVT::i32 &&
3788       Vec.getValueType().getVectorElementType().getSizeInBits() < 32) {
3789     DebugLoc dl = Op.getDebugLoc();
3790     return DAG.getNode(ARMISD::VGETLANEu, dl, MVT::i32, Vec, Lane);
3791   }
3792
3793   return Op;
3794 }
3795
3796 static SDValue LowerCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) {
3797   // The only time a CONCAT_VECTORS operation can have legal types is when
3798   // two 64-bit vectors are concatenated to a 128-bit vector.
3799   assert(Op.getValueType().is128BitVector() && Op.getNumOperands() == 2 &&
3800          "unexpected CONCAT_VECTORS");
3801   DebugLoc dl = Op.getDebugLoc();
3802   SDValue Val = DAG.getUNDEF(MVT::v2f64);
3803   SDValue Op0 = Op.getOperand(0);
3804   SDValue Op1 = Op.getOperand(1);
3805   if (Op0.getOpcode() != ISD::UNDEF)
3806     Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64, Val,
3807                       DAG.getNode(ISD::BIT_CONVERT, dl, MVT::f64, Op0),
3808                       DAG.getIntPtrConstant(0));
3809   if (Op1.getOpcode() != ISD::UNDEF)
3810     Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64, Val,
3811                       DAG.getNode(ISD::BIT_CONVERT, dl, MVT::f64, Op1),
3812                       DAG.getIntPtrConstant(1));
3813   return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Val);
3814 }
3815
3816 /// SkipExtension - For a node that is either a SIGN_EXTEND, ZERO_EXTEND, or
3817 /// an extending load, return the unextended value.
3818 static SDValue SkipExtension(SDNode *N, SelectionDAG &DAG) {
3819   if (N->getOpcode() == ISD::SIGN_EXTEND || N->getOpcode() == ISD::ZERO_EXTEND)
3820     return N->getOperand(0);
3821   LoadSDNode *LD = cast<LoadSDNode>(N);
3822   return DAG.getLoad(LD->getMemoryVT(), N->getDebugLoc(), LD->getChain(),
3823                      LD->getBasePtr(), LD->getPointerInfo(), LD->isVolatile(),
3824                      LD->isNonTemporal(), LD->getAlignment());
3825 }
3826
3827 static SDValue LowerMUL(SDValue Op, SelectionDAG &DAG) {
3828   // Multiplications are only custom-lowered for 128-bit vectors so that
3829   // VMULL can be detected.  Otherwise v2i64 multiplications are not legal.
3830   EVT VT = Op.getValueType();
3831   assert(VT.is128BitVector() && "unexpected type for custom-lowering ISD::MUL");
3832   SDNode *N0 = Op.getOperand(0).getNode();
3833   SDNode *N1 = Op.getOperand(1).getNode();
3834   unsigned NewOpc = 0;
3835   if ((N0->getOpcode() == ISD::SIGN_EXTEND || ISD::isSEXTLoad(N0)) &&
3836       (N1->getOpcode() == ISD::SIGN_EXTEND || ISD::isSEXTLoad(N1))) {
3837     NewOpc = ARMISD::VMULLs;
3838   } else if ((N0->getOpcode() == ISD::ZERO_EXTEND || ISD::isZEXTLoad(N0)) &&
3839              (N1->getOpcode() == ISD::ZERO_EXTEND || ISD::isZEXTLoad(N1))) {
3840     NewOpc = ARMISD::VMULLu;
3841   } else if (VT == MVT::v2i64) {
3842     // Fall through to expand this.  It is not legal.
3843     return SDValue();
3844   } else {
3845     // Other vector multiplications are legal.
3846     return Op;
3847   }
3848
3849   // Legalize to a VMULL instruction.
3850   DebugLoc DL = Op.getDebugLoc();
3851   SDValue Op0 = SkipExtension(N0, DAG);
3852   SDValue Op1 = SkipExtension(N1, DAG);
3853
3854   assert(Op0.getValueType().is64BitVector() &&
3855          Op1.getValueType().is64BitVector() &&
3856          "unexpected types for extended operands to VMULL");
3857   return DAG.getNode(NewOpc, DL, VT, Op0, Op1);
3858 }
3859
3860 SDValue ARMTargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) const {
3861   switch (Op.getOpcode()) {
3862   default: llvm_unreachable("Don't know how to custom lower this!");
3863   case ISD::ConstantPool:  return LowerConstantPool(Op, DAG);
3864   case ISD::BlockAddress:  return LowerBlockAddress(Op, DAG);
3865   case ISD::GlobalAddress:
3866     return Subtarget->isTargetDarwin() ? LowerGlobalAddressDarwin(Op, DAG) :
3867       LowerGlobalAddressELF(Op, DAG);
3868   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
3869   case ISD::SELECT:        return LowerSELECT(Op, DAG);
3870   case ISD::SELECT_CC:     return LowerSELECT_CC(Op, DAG);
3871   case ISD::BR_CC:         return LowerBR_CC(Op, DAG);
3872   case ISD::BR_JT:         return LowerBR_JT(Op, DAG);
3873   case ISD::VASTART:       return LowerVASTART(Op, DAG);
3874   case ISD::MEMBARRIER:    return LowerMEMBARRIER(Op, DAG, Subtarget);
3875   case ISD::PREFETCH:      return LowerPREFETCH(Op, DAG, Subtarget);
3876   case ISD::SINT_TO_FP:
3877   case ISD::UINT_TO_FP:    return LowerINT_TO_FP(Op, DAG);
3878   case ISD::FP_TO_SINT:
3879   case ISD::FP_TO_UINT:    return LowerFP_TO_INT(Op, DAG);
3880   case ISD::FCOPYSIGN:     return LowerFCOPYSIGN(Op, DAG);
3881   case ISD::RETURNADDR:    return LowerRETURNADDR(Op, DAG);
3882   case ISD::FRAMEADDR:     return LowerFRAMEADDR(Op, DAG);
3883   case ISD::GLOBAL_OFFSET_TABLE: return LowerGLOBAL_OFFSET_TABLE(Op, DAG);
3884   case ISD::EH_SJLJ_SETJMP: return LowerEH_SJLJ_SETJMP(Op, DAG);
3885   case ISD::EH_SJLJ_LONGJMP: return LowerEH_SJLJ_LONGJMP(Op, DAG);
3886   case ISD::EH_SJLJ_DISPATCHSETUP: return LowerEH_SJLJ_DISPATCHSETUP(Op, DAG);
3887   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG,
3888                                                                Subtarget);
3889   case ISD::BIT_CONVERT:   return ExpandBIT_CONVERT(Op.getNode(), DAG);
3890   case ISD::SHL:
3891   case ISD::SRL:
3892   case ISD::SRA:           return LowerShift(Op.getNode(), DAG, Subtarget);
3893   case ISD::SHL_PARTS:     return LowerShiftLeftParts(Op, DAG);
3894   case ISD::SRL_PARTS:
3895   case ISD::SRA_PARTS:     return LowerShiftRightParts(Op, DAG);
3896   case ISD::CTTZ:          return LowerCTTZ(Op.getNode(), DAG, Subtarget);
3897   case ISD::VSETCC:        return LowerVSETCC(Op, DAG);
3898   case ISD::BUILD_VECTOR:  return LowerBUILD_VECTOR(Op, DAG, Subtarget);
3899   case ISD::VECTOR_SHUFFLE: return LowerVECTOR_SHUFFLE(Op, DAG);
3900   case ISD::EXTRACT_VECTOR_ELT: return LowerEXTRACT_VECTOR_ELT(Op, DAG);
3901   case ISD::CONCAT_VECTORS: return LowerCONCAT_VECTORS(Op, DAG);
3902   case ISD::FLT_ROUNDS_:   return LowerFLT_ROUNDS_(Op, DAG);
3903   case ISD::MUL:           return LowerMUL(Op, DAG);
3904   }
3905   return SDValue();
3906 }
3907
3908 /// ReplaceNodeResults - Replace the results of node with an illegal result
3909 /// type with new values built out of custom code.
3910 void ARMTargetLowering::ReplaceNodeResults(SDNode *N,
3911                                            SmallVectorImpl<SDValue>&Results,
3912                                            SelectionDAG &DAG) const {
3913   SDValue Res;
3914   switch (N->getOpcode()) {
3915   default:
3916     llvm_unreachable("Don't know how to custom expand this!");
3917     break;
3918   case ISD::BIT_CONVERT:
3919     Res = ExpandBIT_CONVERT(N, DAG);
3920     break;
3921   case ISD::SRL:
3922   case ISD::SRA:
3923     Res = LowerShift(N, DAG, Subtarget);
3924     break;
3925   }
3926   if (Res.getNode())
3927     Results.push_back(Res);
3928 }
3929
3930 //===----------------------------------------------------------------------===//
3931 //                           ARM Scheduler Hooks
3932 //===----------------------------------------------------------------------===//
3933
3934 MachineBasicBlock *
3935 ARMTargetLowering::EmitAtomicCmpSwap(MachineInstr *MI,
3936                                      MachineBasicBlock *BB,
3937                                      unsigned Size) const {
3938   unsigned dest    = MI->getOperand(0).getReg();
3939   unsigned ptr     = MI->getOperand(1).getReg();
3940   unsigned oldval  = MI->getOperand(2).getReg();
3941   unsigned newval  = MI->getOperand(3).getReg();
3942   unsigned scratch = BB->getParent()->getRegInfo()
3943     .createVirtualRegister(ARM::GPRRegisterClass);
3944   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
3945   DebugLoc dl = MI->getDebugLoc();
3946   bool isThumb2 = Subtarget->isThumb2();
3947
3948   unsigned ldrOpc, strOpc;
3949   switch (Size) {
3950   default: llvm_unreachable("unsupported size for AtomicCmpSwap!");
3951   case 1:
3952     ldrOpc = isThumb2 ? ARM::t2LDREXB : ARM::LDREXB;
3953     strOpc = isThumb2 ? ARM::t2LDREXB : ARM::STREXB;
3954     break;
3955   case 2:
3956     ldrOpc = isThumb2 ? ARM::t2LDREXH : ARM::LDREXH;
3957     strOpc = isThumb2 ? ARM::t2STREXH : ARM::STREXH;
3958     break;
3959   case 4:
3960     ldrOpc = isThumb2 ? ARM::t2LDREX : ARM::LDREX;
3961     strOpc = isThumb2 ? ARM::t2STREX : ARM::STREX;
3962     break;
3963   }
3964
3965   MachineFunction *MF = BB->getParent();
3966   const BasicBlock *LLVM_BB = BB->getBasicBlock();
3967   MachineFunction::iterator It = BB;
3968   ++It; // insert the new blocks after the current block
3969
3970   MachineBasicBlock *loop1MBB = MF->CreateMachineBasicBlock(LLVM_BB);
3971   MachineBasicBlock *loop2MBB = MF->CreateMachineBasicBlock(LLVM_BB);
3972   MachineBasicBlock *exitMBB = MF->CreateMachineBasicBlock(LLVM_BB);
3973   MF->insert(It, loop1MBB);
3974   MF->insert(It, loop2MBB);
3975   MF->insert(It, exitMBB);
3976
3977   // Transfer the remainder of BB and its successor edges to exitMBB.
3978   exitMBB->splice(exitMBB->begin(), BB,
3979                   llvm::next(MachineBasicBlock::iterator(MI)),
3980                   BB->end());
3981   exitMBB->transferSuccessorsAndUpdatePHIs(BB);
3982
3983   //  thisMBB:
3984   //   ...
3985   //   fallthrough --> loop1MBB
3986   BB->addSuccessor(loop1MBB);
3987
3988   // loop1MBB:
3989   //   ldrex dest, [ptr]
3990   //   cmp dest, oldval
3991   //   bne exitMBB
3992   BB = loop1MBB;
3993   AddDefaultPred(BuildMI(BB, dl, TII->get(ldrOpc), dest).addReg(ptr));
3994   AddDefaultPred(BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2CMPrr : ARM::CMPrr))
3995                  .addReg(dest).addReg(oldval));
3996   BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2Bcc : ARM::Bcc))
3997     .addMBB(exitMBB).addImm(ARMCC::NE).addReg(ARM::CPSR);
3998   BB->addSuccessor(loop2MBB);
3999   BB->addSuccessor(exitMBB);
4000
4001   // loop2MBB:
4002   //   strex scratch, newval, [ptr]
4003   //   cmp scratch, #0
4004   //   bne loop1MBB
4005   BB = loop2MBB;
4006   AddDefaultPred(BuildMI(BB, dl, TII->get(strOpc), scratch).addReg(newval)
4007                  .addReg(ptr));
4008   AddDefaultPred(BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2CMPri : ARM::CMPri))
4009                  .addReg(scratch).addImm(0));
4010   BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2Bcc : ARM::Bcc))
4011     .addMBB(loop1MBB).addImm(ARMCC::NE).addReg(ARM::CPSR);
4012   BB->addSuccessor(loop1MBB);
4013   BB->addSuccessor(exitMBB);
4014
4015   //  exitMBB:
4016   //   ...
4017   BB = exitMBB;
4018
4019   MI->eraseFromParent();   // The instruction is gone now.
4020
4021   return BB;
4022 }
4023
4024 MachineBasicBlock *
4025 ARMTargetLowering::EmitAtomicBinary(MachineInstr *MI, MachineBasicBlock *BB,
4026                                     unsigned Size, unsigned BinOpcode) const {
4027   // This also handles ATOMIC_SWAP, indicated by BinOpcode==0.
4028   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
4029
4030   const BasicBlock *LLVM_BB = BB->getBasicBlock();
4031   MachineFunction *MF = BB->getParent();
4032   MachineFunction::iterator It = BB;
4033   ++It;
4034
4035   unsigned dest = MI->getOperand(0).getReg();
4036   unsigned ptr = MI->getOperand(1).getReg();
4037   unsigned incr = MI->getOperand(2).getReg();
4038   DebugLoc dl = MI->getDebugLoc();
4039
4040   bool isThumb2 = Subtarget->isThumb2();
4041   unsigned ldrOpc, strOpc;
4042   switch (Size) {
4043   default: llvm_unreachable("unsupported size for AtomicCmpSwap!");
4044   case 1:
4045     ldrOpc = isThumb2 ? ARM::t2LDREXB : ARM::LDREXB;
4046     strOpc = isThumb2 ? ARM::t2STREXB : ARM::STREXB;
4047     break;
4048   case 2:
4049     ldrOpc = isThumb2 ? ARM::t2LDREXH : ARM::LDREXH;
4050     strOpc = isThumb2 ? ARM::t2STREXH : ARM::STREXH;
4051     break;
4052   case 4:
4053     ldrOpc = isThumb2 ? ARM::t2LDREX : ARM::LDREX;
4054     strOpc = isThumb2 ? ARM::t2STREX : ARM::STREX;
4055     break;
4056   }
4057
4058   MachineBasicBlock *loopMBB = MF->CreateMachineBasicBlock(LLVM_BB);
4059   MachineBasicBlock *exitMBB = MF->CreateMachineBasicBlock(LLVM_BB);
4060   MF->insert(It, loopMBB);
4061   MF->insert(It, exitMBB);
4062
4063   // Transfer the remainder of BB and its successor edges to exitMBB.
4064   exitMBB->splice(exitMBB->begin(), BB,
4065                   llvm::next(MachineBasicBlock::iterator(MI)),
4066                   BB->end());
4067   exitMBB->transferSuccessorsAndUpdatePHIs(BB);
4068
4069   MachineRegisterInfo &RegInfo = MF->getRegInfo();
4070   unsigned scratch = RegInfo.createVirtualRegister(ARM::GPRRegisterClass);
4071   unsigned scratch2 = (!BinOpcode) ? incr :
4072     RegInfo.createVirtualRegister(ARM::GPRRegisterClass);
4073
4074   //  thisMBB:
4075   //   ...
4076   //   fallthrough --> loopMBB
4077   BB->addSuccessor(loopMBB);
4078
4079   //  loopMBB:
4080   //   ldrex dest, ptr
4081   //   <binop> scratch2, dest, incr
4082   //   strex scratch, scratch2, ptr
4083   //   cmp scratch, #0
4084   //   bne- loopMBB
4085   //   fallthrough --> exitMBB
4086   BB = loopMBB;
4087   AddDefaultPred(BuildMI(BB, dl, TII->get(ldrOpc), dest).addReg(ptr));
4088   if (BinOpcode) {
4089     // operand order needs to go the other way for NAND
4090     if (BinOpcode == ARM::BICrr || BinOpcode == ARM::t2BICrr)
4091       AddDefaultPred(BuildMI(BB, dl, TII->get(BinOpcode), scratch2).
4092                      addReg(incr).addReg(dest)).addReg(0);
4093     else
4094       AddDefaultPred(BuildMI(BB, dl, TII->get(BinOpcode), scratch2).
4095                      addReg(dest).addReg(incr)).addReg(0);
4096   }
4097
4098   AddDefaultPred(BuildMI(BB, dl, TII->get(strOpc), scratch).addReg(scratch2)
4099                  .addReg(ptr));
4100   AddDefaultPred(BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2CMPri : ARM::CMPri))
4101                  .addReg(scratch).addImm(0));
4102   BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2Bcc : ARM::Bcc))
4103     .addMBB(loopMBB).addImm(ARMCC::NE).addReg(ARM::CPSR);
4104
4105   BB->addSuccessor(loopMBB);
4106   BB->addSuccessor(exitMBB);
4107
4108   //  exitMBB:
4109   //   ...
4110   BB = exitMBB;
4111
4112   MI->eraseFromParent();   // The instruction is gone now.
4113
4114   return BB;
4115 }
4116
4117 static
4118 MachineBasicBlock *OtherSucc(MachineBasicBlock *MBB, MachineBasicBlock *Succ) {
4119   for (MachineBasicBlock::succ_iterator I = MBB->succ_begin(),
4120        E = MBB->succ_end(); I != E; ++I)
4121     if (*I != Succ)
4122       return *I;
4123   llvm_unreachable("Expecting a BB with two successors!");
4124 }
4125
4126 MachineBasicBlock *
4127 ARMTargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
4128                                                MachineBasicBlock *BB) const {
4129   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
4130   DebugLoc dl = MI->getDebugLoc();
4131   bool isThumb2 = Subtarget->isThumb2();
4132   switch (MI->getOpcode()) {
4133   default:
4134     MI->dump();
4135     llvm_unreachable("Unexpected instr type to insert");
4136
4137   case ARM::ATOMIC_LOAD_ADD_I8:
4138      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2ADDrr : ARM::ADDrr);
4139   case ARM::ATOMIC_LOAD_ADD_I16:
4140      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2ADDrr : ARM::ADDrr);
4141   case ARM::ATOMIC_LOAD_ADD_I32:
4142      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2ADDrr : ARM::ADDrr);
4143
4144   case ARM::ATOMIC_LOAD_AND_I8:
4145      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2ANDrr : ARM::ANDrr);
4146   case ARM::ATOMIC_LOAD_AND_I16:
4147      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2ANDrr : ARM::ANDrr);
4148   case ARM::ATOMIC_LOAD_AND_I32:
4149      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2ANDrr : ARM::ANDrr);
4150
4151   case ARM::ATOMIC_LOAD_OR_I8:
4152      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2ORRrr : ARM::ORRrr);
4153   case ARM::ATOMIC_LOAD_OR_I16:
4154      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2ORRrr : ARM::ORRrr);
4155   case ARM::ATOMIC_LOAD_OR_I32:
4156      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2ORRrr : ARM::ORRrr);
4157
4158   case ARM::ATOMIC_LOAD_XOR_I8:
4159      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2EORrr : ARM::EORrr);
4160   case ARM::ATOMIC_LOAD_XOR_I16:
4161      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2EORrr : ARM::EORrr);
4162   case ARM::ATOMIC_LOAD_XOR_I32:
4163      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2EORrr : ARM::EORrr);
4164
4165   case ARM::ATOMIC_LOAD_NAND_I8:
4166      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2BICrr : ARM::BICrr);
4167   case ARM::ATOMIC_LOAD_NAND_I16:
4168      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2BICrr : ARM::BICrr);
4169   case ARM::ATOMIC_LOAD_NAND_I32:
4170      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2BICrr : ARM::BICrr);
4171
4172   case ARM::ATOMIC_LOAD_SUB_I8:
4173      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2SUBrr : ARM::SUBrr);
4174   case ARM::ATOMIC_LOAD_SUB_I16:
4175      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2SUBrr : ARM::SUBrr);
4176   case ARM::ATOMIC_LOAD_SUB_I32:
4177      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2SUBrr : ARM::SUBrr);
4178
4179   case ARM::ATOMIC_SWAP_I8:  return EmitAtomicBinary(MI, BB, 1, 0);
4180   case ARM::ATOMIC_SWAP_I16: return EmitAtomicBinary(MI, BB, 2, 0);
4181   case ARM::ATOMIC_SWAP_I32: return EmitAtomicBinary(MI, BB, 4, 0);
4182
4183   case ARM::ATOMIC_CMP_SWAP_I8:  return EmitAtomicCmpSwap(MI, BB, 1);
4184   case ARM::ATOMIC_CMP_SWAP_I16: return EmitAtomicCmpSwap(MI, BB, 2);
4185   case ARM::ATOMIC_CMP_SWAP_I32: return EmitAtomicCmpSwap(MI, BB, 4);
4186
4187   case ARM::tMOVCCr_pseudo: {
4188     // To "insert" a SELECT_CC instruction, we actually have to insert the
4189     // diamond control-flow pattern.  The incoming instruction knows the
4190     // destination vreg to set, the condition code register to branch on, the
4191     // true/false values to select between, and a branch opcode to use.
4192     const BasicBlock *LLVM_BB = BB->getBasicBlock();
4193     MachineFunction::iterator It = BB;
4194     ++It;
4195
4196     //  thisMBB:
4197     //  ...
4198     //   TrueVal = ...
4199     //   cmpTY ccX, r1, r2
4200     //   bCC copy1MBB
4201     //   fallthrough --> copy0MBB
4202     MachineBasicBlock *thisMBB  = BB;
4203     MachineFunction *F = BB->getParent();
4204     MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
4205     MachineBasicBlock *sinkMBB  = F->CreateMachineBasicBlock(LLVM_BB);
4206     F->insert(It, copy0MBB);
4207     F->insert(It, sinkMBB);
4208
4209     // Transfer the remainder of BB and its successor edges to sinkMBB.
4210     sinkMBB->splice(sinkMBB->begin(), BB,
4211                     llvm::next(MachineBasicBlock::iterator(MI)),
4212                     BB->end());
4213     sinkMBB->transferSuccessorsAndUpdatePHIs(BB);
4214
4215     BB->addSuccessor(copy0MBB);
4216     BB->addSuccessor(sinkMBB);
4217
4218     BuildMI(BB, dl, TII->get(ARM::tBcc)).addMBB(sinkMBB)
4219       .addImm(MI->getOperand(3).getImm()).addReg(MI->getOperand(4).getReg());
4220
4221     //  copy0MBB:
4222     //   %FalseValue = ...
4223     //   # fallthrough to sinkMBB
4224     BB = copy0MBB;
4225
4226     // Update machine-CFG edges
4227     BB->addSuccessor(sinkMBB);
4228
4229     //  sinkMBB:
4230     //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
4231     //  ...
4232     BB = sinkMBB;
4233     BuildMI(*BB, BB->begin(), dl,
4234             TII->get(ARM::PHI), MI->getOperand(0).getReg())
4235       .addReg(MI->getOperand(1).getReg()).addMBB(copy0MBB)
4236       .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
4237
4238     MI->eraseFromParent();   // The pseudo instruction is gone now.
4239     return BB;
4240   }
4241
4242   case ARM::BCCi64:
4243   case ARM::BCCZi64: {
4244     // Compare both parts that make up the double comparison separately for
4245     // equality.
4246     bool RHSisZero = MI->getOpcode() == ARM::BCCZi64;
4247
4248     unsigned LHS1 = MI->getOperand(1).getReg();
4249     unsigned LHS2 = MI->getOperand(2).getReg();
4250     if (RHSisZero) {
4251       AddDefaultPred(BuildMI(BB, dl,
4252                              TII->get(isThumb2 ? ARM::t2CMPri : ARM::CMPri))
4253                      .addReg(LHS1).addImm(0));
4254       BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2CMPri : ARM::CMPri))
4255         .addReg(LHS2).addImm(0)
4256         .addImm(ARMCC::EQ).addReg(ARM::CPSR);
4257     } else {
4258       unsigned RHS1 = MI->getOperand(3).getReg();
4259       unsigned RHS2 = MI->getOperand(4).getReg();
4260       AddDefaultPred(BuildMI(BB, dl,
4261                              TII->get(isThumb2 ? ARM::t2CMPrr : ARM::CMPrr))
4262                      .addReg(LHS1).addReg(RHS1));
4263       BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2CMPrr : ARM::CMPrr))
4264         .addReg(LHS2).addReg(RHS2)
4265         .addImm(ARMCC::EQ).addReg(ARM::CPSR);
4266     }
4267
4268     MachineBasicBlock *destMBB = MI->getOperand(RHSisZero ? 3 : 5).getMBB();
4269     MachineBasicBlock *exitMBB = OtherSucc(BB, destMBB);
4270     if (MI->getOperand(0).getImm() == ARMCC::NE)
4271       std::swap(destMBB, exitMBB);
4272
4273     BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2Bcc : ARM::Bcc))
4274       .addMBB(destMBB).addImm(ARMCC::EQ).addReg(ARM::CPSR);
4275     BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2B : ARM::B))
4276       .addMBB(exitMBB);
4277
4278     MI->eraseFromParent();   // The pseudo instruction is gone now.
4279     return BB;
4280   }
4281   }
4282 }
4283
4284 //===----------------------------------------------------------------------===//
4285 //                           ARM Optimization Hooks
4286 //===----------------------------------------------------------------------===//
4287
4288 static
4289 SDValue combineSelectAndUse(SDNode *N, SDValue Slct, SDValue OtherOp,
4290                             TargetLowering::DAGCombinerInfo &DCI) {
4291   SelectionDAG &DAG = DCI.DAG;
4292   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
4293   EVT VT = N->getValueType(0);
4294   unsigned Opc = N->getOpcode();
4295   bool isSlctCC = Slct.getOpcode() == ISD::SELECT_CC;
4296   SDValue LHS = isSlctCC ? Slct.getOperand(2) : Slct.getOperand(1);
4297   SDValue RHS = isSlctCC ? Slct.getOperand(3) : Slct.getOperand(2);
4298   ISD::CondCode CC = ISD::SETCC_INVALID;
4299
4300   if (isSlctCC) {
4301     CC = cast<CondCodeSDNode>(Slct.getOperand(4))->get();
4302   } else {
4303     SDValue CCOp = Slct.getOperand(0);
4304     if (CCOp.getOpcode() == ISD::SETCC)
4305       CC = cast<CondCodeSDNode>(CCOp.getOperand(2))->get();
4306   }
4307
4308   bool DoXform = false;
4309   bool InvCC = false;
4310   assert ((Opc == ISD::ADD || (Opc == ISD::SUB && Slct == N->getOperand(1))) &&
4311           "Bad input!");
4312
4313   if (LHS.getOpcode() == ISD::Constant &&
4314       cast<ConstantSDNode>(LHS)->isNullValue()) {
4315     DoXform = true;
4316   } else if (CC != ISD::SETCC_INVALID &&
4317              RHS.getOpcode() == ISD::Constant &&
4318              cast<ConstantSDNode>(RHS)->isNullValue()) {
4319     std::swap(LHS, RHS);
4320     SDValue Op0 = Slct.getOperand(0);
4321     EVT OpVT = isSlctCC ? Op0.getValueType() :
4322                           Op0.getOperand(0).getValueType();
4323     bool isInt = OpVT.isInteger();
4324     CC = ISD::getSetCCInverse(CC, isInt);
4325
4326     if (!TLI.isCondCodeLegal(CC, OpVT))
4327       return SDValue();         // Inverse operator isn't legal.
4328
4329     DoXform = true;
4330     InvCC = true;
4331   }
4332
4333   if (DoXform) {
4334     SDValue Result = DAG.getNode(Opc, RHS.getDebugLoc(), VT, OtherOp, RHS);
4335     if (isSlctCC)
4336       return DAG.getSelectCC(N->getDebugLoc(), OtherOp, Result,
4337                              Slct.getOperand(0), Slct.getOperand(1), CC);
4338     SDValue CCOp = Slct.getOperand(0);
4339     if (InvCC)
4340       CCOp = DAG.getSetCC(Slct.getDebugLoc(), CCOp.getValueType(),
4341                           CCOp.getOperand(0), CCOp.getOperand(1), CC);
4342     return DAG.getNode(ISD::SELECT, N->getDebugLoc(), VT,
4343                        CCOp, OtherOp, Result);
4344   }
4345   return SDValue();
4346 }
4347
4348 /// PerformADDCombineWithOperands - Try DAG combinations for an ADD with
4349 /// operands N0 and N1.  This is a helper for PerformADDCombine that is
4350 /// called with the default operands, and if that fails, with commuted
4351 /// operands.
4352 static SDValue PerformADDCombineWithOperands(SDNode *N, SDValue N0, SDValue N1,
4353                                          TargetLowering::DAGCombinerInfo &DCI) {
4354   // fold (add (select cc, 0, c), x) -> (select cc, x, (add, x, c))
4355   if (N0.getOpcode() == ISD::SELECT && N0.getNode()->hasOneUse()) {
4356     SDValue Result = combineSelectAndUse(N, N0, N1, DCI);
4357     if (Result.getNode()) return Result;
4358   }
4359   return SDValue();
4360 }
4361
4362 /// PerformADDCombine - Target-specific dag combine xforms for ISD::ADD.
4363 ///
4364 static SDValue PerformADDCombine(SDNode *N,
4365                                  TargetLowering::DAGCombinerInfo &DCI) {
4366   SDValue N0 = N->getOperand(0);
4367   SDValue N1 = N->getOperand(1);
4368
4369   // First try with the default operand order.
4370   SDValue Result = PerformADDCombineWithOperands(N, N0, N1, DCI);
4371   if (Result.getNode())
4372     return Result;
4373
4374   // If that didn't work, try again with the operands commuted.
4375   return PerformADDCombineWithOperands(N, N1, N0, DCI);
4376 }
4377
4378 /// PerformSUBCombine - Target-specific dag combine xforms for ISD::SUB.
4379 ///
4380 static SDValue PerformSUBCombine(SDNode *N,
4381                                  TargetLowering::DAGCombinerInfo &DCI) {
4382   SDValue N0 = N->getOperand(0);
4383   SDValue N1 = N->getOperand(1);
4384
4385   // fold (sub x, (select cc, 0, c)) -> (select cc, x, (sub, x, c))
4386   if (N1.getOpcode() == ISD::SELECT && N1.getNode()->hasOneUse()) {
4387     SDValue Result = combineSelectAndUse(N, N1, N0, DCI);
4388     if (Result.getNode()) return Result;
4389   }
4390
4391   return SDValue();
4392 }
4393
4394 static SDValue PerformMULCombine(SDNode *N,
4395                                  TargetLowering::DAGCombinerInfo &DCI,
4396                                  const ARMSubtarget *Subtarget) {
4397   SelectionDAG &DAG = DCI.DAG;
4398
4399   if (Subtarget->isThumb1Only())
4400     return SDValue();
4401
4402   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
4403     return SDValue();
4404
4405   EVT VT = N->getValueType(0);
4406   if (VT != MVT::i32)
4407     return SDValue();
4408
4409   ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1));
4410   if (!C)
4411     return SDValue();
4412
4413   uint64_t MulAmt = C->getZExtValue();
4414   unsigned ShiftAmt = CountTrailingZeros_64(MulAmt);
4415   ShiftAmt = ShiftAmt & (32 - 1);
4416   SDValue V = N->getOperand(0);
4417   DebugLoc DL = N->getDebugLoc();
4418
4419   SDValue Res;
4420   MulAmt >>= ShiftAmt;
4421   if (isPowerOf2_32(MulAmt - 1)) {
4422     // (mul x, 2^N + 1) => (add (shl x, N), x)
4423     Res = DAG.getNode(ISD::ADD, DL, VT,
4424                       V, DAG.getNode(ISD::SHL, DL, VT,
4425                                      V, DAG.getConstant(Log2_32(MulAmt-1),
4426                                                         MVT::i32)));
4427   } else if (isPowerOf2_32(MulAmt + 1)) {
4428     // (mul x, 2^N - 1) => (sub (shl x, N), x)
4429     Res = DAG.getNode(ISD::SUB, DL, VT,
4430                       DAG.getNode(ISD::SHL, DL, VT,
4431                                   V, DAG.getConstant(Log2_32(MulAmt+1),
4432                                                      MVT::i32)),
4433                                                      V);
4434   } else
4435     return SDValue();
4436
4437   if (ShiftAmt != 0)
4438     Res = DAG.getNode(ISD::SHL, DL, VT, Res,
4439                       DAG.getConstant(ShiftAmt, MVT::i32));
4440
4441   // Do not add new nodes to DAG combiner worklist.
4442   DCI.CombineTo(N, Res, false);
4443   return SDValue();
4444 }
4445
4446 /// PerformORCombine - Target-specific dag combine xforms for ISD::OR
4447 static SDValue PerformORCombine(SDNode *N,
4448                                 TargetLowering::DAGCombinerInfo &DCI,
4449                                 const ARMSubtarget *Subtarget) {
4450   // Attempt to use immediate-form VORR
4451   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(N->getOperand(1));
4452   DebugLoc dl = N->getDebugLoc();
4453   EVT VT = N->getValueType(0);
4454   SelectionDAG &DAG = DCI.DAG;
4455
4456   APInt SplatBits, SplatUndef;
4457   unsigned SplatBitSize;
4458   bool HasAnyUndefs;
4459   if (BVN && Subtarget->hasNEON() &&
4460       BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize, HasAnyUndefs)) {
4461     if (SplatBitSize <= 64) {
4462       EVT VorrVT;
4463       SDValue Val = isNEONModifiedImm(SplatBits.getZExtValue(),
4464                                       SplatUndef.getZExtValue(), SplatBitSize,
4465                                       DAG, VorrVT, VT.is128BitVector(), false);
4466       if (Val.getNode()) {
4467         SDValue Input =
4468           DAG.getNode(ISD::BIT_CONVERT, dl, VorrVT, N->getOperand(0));
4469         SDValue Vorr = DAG.getNode(ARMISD::VORRIMM, dl, VorrVT, Input, Val);
4470         return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vorr);
4471       }
4472     }
4473   }
4474
4475   // Try to use the ARM/Thumb2 BFI (bitfield insert) instruction when
4476   // reasonable.
4477
4478   // BFI is only available on V6T2+
4479   if (Subtarget->isThumb1Only() || !Subtarget->hasV6T2Ops())
4480     return SDValue();
4481
4482   SDValue N0 = N->getOperand(0), N1 = N->getOperand(1);
4483   DebugLoc DL = N->getDebugLoc();
4484   // 1) or (and A, mask), val => ARMbfi A, val, mask
4485   //      iff (val & mask) == val
4486   //
4487   // 2) or (and A, mask), (and B, mask2) => ARMbfi A, (lsr B, amt), mask
4488   //  2a) iff isBitFieldInvertedMask(mask) && isBitFieldInvertedMask(~mask2)
4489   //          && CountPopulation_32(mask) == CountPopulation_32(~mask2)
4490   //  2b) iff isBitFieldInvertedMask(~mask) && isBitFieldInvertedMask(mask2)
4491   //          && CountPopulation_32(mask) == CountPopulation_32(~mask2)
4492   //  (i.e., copy a bitfield value into another bitfield of the same width)
4493   if (N0.getOpcode() != ISD::AND)
4494     return SDValue();
4495
4496   if (VT != MVT::i32)
4497     return SDValue();
4498
4499
4500   // The value and the mask need to be constants so we can verify this is
4501   // actually a bitfield set. If the mask is 0xffff, we can do better
4502   // via a movt instruction, so don't use BFI in that case.
4503   ConstantSDNode *C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
4504   if (!C)
4505     return SDValue();
4506   unsigned Mask = C->getZExtValue();
4507   if (Mask == 0xffff)
4508     return SDValue();
4509   SDValue Res;
4510   // Case (1): or (and A, mask), val => ARMbfi A, val, mask
4511   if ((C = dyn_cast<ConstantSDNode>(N1))) {
4512     unsigned Val = C->getZExtValue();
4513     if (!ARM::isBitFieldInvertedMask(Mask) || (Val & ~Mask) != Val)
4514       return SDValue();
4515     Val >>= CountTrailingZeros_32(~Mask);
4516
4517     Res = DAG.getNode(ARMISD::BFI, DL, VT, N0.getOperand(0),
4518                       DAG.getConstant(Val, MVT::i32),
4519                       DAG.getConstant(Mask, MVT::i32));
4520
4521     // Do not add new nodes to DAG combiner worklist.
4522     DCI.CombineTo(N, Res, false);
4523   } else if (N1.getOpcode() == ISD::AND) {
4524     // case (2) or (and A, mask), (and B, mask2) => ARMbfi A, (lsr B, amt), mask
4525     C = dyn_cast<ConstantSDNode>(N1.getOperand(1));
4526     if (!C)
4527       return SDValue();
4528     unsigned Mask2 = C->getZExtValue();
4529
4530     if (ARM::isBitFieldInvertedMask(Mask) &&
4531         ARM::isBitFieldInvertedMask(~Mask2) &&
4532         (CountPopulation_32(Mask) == CountPopulation_32(~Mask2))) {
4533       // The pack halfword instruction works better for masks that fit it,
4534       // so use that when it's available.
4535       if (Subtarget->hasT2ExtractPack() &&
4536           (Mask == 0xffff || Mask == 0xffff0000))
4537         return SDValue();
4538       // 2a
4539       unsigned lsb = CountTrailingZeros_32(Mask2);
4540       Res = DAG.getNode(ISD::SRL, DL, VT, N1.getOperand(0),
4541                         DAG.getConstant(lsb, MVT::i32));
4542       Res = DAG.getNode(ARMISD::BFI, DL, VT, N0.getOperand(0), Res,
4543                         DAG.getConstant(Mask, MVT::i32));
4544       // Do not add new nodes to DAG combiner worklist.
4545       DCI.CombineTo(N, Res, false);
4546     } else if (ARM::isBitFieldInvertedMask(~Mask) &&
4547                ARM::isBitFieldInvertedMask(Mask2) &&
4548                (CountPopulation_32(~Mask) == CountPopulation_32(Mask2))) {
4549       // The pack halfword instruction works better for masks that fit it,
4550       // so use that when it's available.
4551       if (Subtarget->hasT2ExtractPack() &&
4552           (Mask2 == 0xffff || Mask2 == 0xffff0000))
4553         return SDValue();
4554       // 2b
4555       unsigned lsb = CountTrailingZeros_32(Mask);
4556       Res = DAG.getNode(ISD::SRL, DL, VT, N0.getOperand(0),
4557                         DAG.getConstant(lsb, MVT::i32));
4558       Res = DAG.getNode(ARMISD::BFI, DL, VT, N1.getOperand(0), Res,
4559                                 DAG.getConstant(Mask2, MVT::i32));
4560       // Do not add new nodes to DAG combiner worklist.
4561       DCI.CombineTo(N, Res, false);
4562     }
4563   }
4564
4565   return SDValue();
4566 }
4567
4568 /// PerformVMOVRRDCombine - Target-specific dag combine xforms for
4569 /// ARMISD::VMOVRRD.
4570 static SDValue PerformVMOVRRDCombine(SDNode *N,
4571                                      TargetLowering::DAGCombinerInfo &DCI) {
4572   // vmovrrd(vmovdrr x, y) -> x,y
4573   SDValue InDouble = N->getOperand(0);
4574   if (InDouble.getOpcode() == ARMISD::VMOVDRR)
4575     return DCI.CombineTo(N, InDouble.getOperand(0), InDouble.getOperand(1));
4576   return SDValue();
4577 }
4578
4579 /// PerformVMOVDRRCombine - Target-specific dag combine xforms for
4580 /// ARMISD::VMOVDRR.  This is also used for BUILD_VECTORs with 2 operands.
4581 static SDValue PerformVMOVDRRCombine(SDNode *N, SelectionDAG &DAG) {
4582   // N=vmovrrd(X); vmovdrr(N:0, N:1) -> bit_convert(X)
4583   SDValue Op0 = N->getOperand(0);
4584   SDValue Op1 = N->getOperand(1);
4585   if (Op0.getOpcode() == ISD::BIT_CONVERT)
4586     Op0 = Op0.getOperand(0);
4587   if (Op1.getOpcode() == ISD::BIT_CONVERT)
4588     Op1 = Op1.getOperand(0);
4589   if (Op0.getOpcode() == ARMISD::VMOVRRD &&
4590       Op0.getNode() == Op1.getNode() &&
4591       Op0.getResNo() == 0 && Op1.getResNo() == 1)
4592     return DAG.getNode(ISD::BIT_CONVERT, N->getDebugLoc(),
4593                        N->getValueType(0), Op0.getOperand(0));
4594   return SDValue();
4595 }
4596
4597 /// PerformBUILD_VECTORCombine - Target-specific dag combine xforms for
4598 /// ISD::BUILD_VECTOR.
4599 static SDValue PerformBUILD_VECTORCombine(SDNode *N, SelectionDAG &DAG) {
4600   // build_vector(N=ARMISD::VMOVRRD(X), N:1) -> bit_convert(X):
4601   // VMOVRRD is introduced when legalizing i64 types.  It forces the i64 value
4602   // into a pair of GPRs, which is fine when the value is used as a scalar,
4603   // but if the i64 value is converted to a vector, we need to undo the VMOVRRD.
4604   if (N->getNumOperands() == 2)
4605     return PerformVMOVDRRCombine(N, DAG);
4606
4607   return SDValue();
4608 }
4609
4610 /// PerformVECTOR_SHUFFLECombine - Target-specific dag combine xforms for
4611 /// ISD::VECTOR_SHUFFLE.
4612 static SDValue PerformVECTOR_SHUFFLECombine(SDNode *N, SelectionDAG &DAG) {
4613   // The LLVM shufflevector instruction does not require the shuffle mask
4614   // length to match the operand vector length, but ISD::VECTOR_SHUFFLE does
4615   // have that requirement.  When translating to ISD::VECTOR_SHUFFLE, if the
4616   // operands do not match the mask length, they are extended by concatenating
4617   // them with undef vectors.  That is probably the right thing for other
4618   // targets, but for NEON it is better to concatenate two double-register
4619   // size vector operands into a single quad-register size vector.  Do that
4620   // transformation here:
4621   //   shuffle(concat(v1, undef), concat(v2, undef)) ->
4622   //   shuffle(concat(v1, v2), undef)
4623   SDValue Op0 = N->getOperand(0);
4624   SDValue Op1 = N->getOperand(1);
4625   if (Op0.getOpcode() != ISD::CONCAT_VECTORS ||
4626       Op1.getOpcode() != ISD::CONCAT_VECTORS ||
4627       Op0.getNumOperands() != 2 ||
4628       Op1.getNumOperands() != 2)
4629     return SDValue();
4630   SDValue Concat0Op1 = Op0.getOperand(1);
4631   SDValue Concat1Op1 = Op1.getOperand(1);
4632   if (Concat0Op1.getOpcode() != ISD::UNDEF ||
4633       Concat1Op1.getOpcode() != ISD::UNDEF)
4634     return SDValue();
4635   // Skip the transformation if any of the types are illegal.
4636   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
4637   EVT VT = N->getValueType(0);
4638   if (!TLI.isTypeLegal(VT) ||
4639       !TLI.isTypeLegal(Concat0Op1.getValueType()) ||
4640       !TLI.isTypeLegal(Concat1Op1.getValueType()))
4641     return SDValue();
4642
4643   SDValue NewConcat = DAG.getNode(ISD::CONCAT_VECTORS, N->getDebugLoc(), VT,
4644                                   Op0.getOperand(0), Op1.getOperand(0));
4645   // Translate the shuffle mask.
4646   SmallVector<int, 16> NewMask;
4647   unsigned NumElts = VT.getVectorNumElements();
4648   unsigned HalfElts = NumElts/2;
4649   ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(N);
4650   for (unsigned n = 0; n < NumElts; ++n) {
4651     int MaskElt = SVN->getMaskElt(n);
4652     int NewElt = -1;
4653     if (MaskElt < (int)HalfElts)
4654       NewElt = MaskElt;
4655     else if (MaskElt >= (int)NumElts && MaskElt < (int)(NumElts + HalfElts))
4656       NewElt = HalfElts + MaskElt - NumElts;
4657     NewMask.push_back(NewElt);
4658   }
4659   return DAG.getVectorShuffle(VT, N->getDebugLoc(), NewConcat,
4660                               DAG.getUNDEF(VT), NewMask.data());
4661 }
4662
4663 /// PerformVDUPLANECombine - Target-specific dag combine xforms for
4664 /// ARMISD::VDUPLANE.
4665 static SDValue PerformVDUPLANECombine(SDNode *N, SelectionDAG &DAG) {
4666   // If the source is already a VMOVIMM or VMVNIMM splat, the VDUPLANE is
4667   // redundant.
4668   SDValue Op = N->getOperand(0);
4669   EVT VT = N->getValueType(0);
4670
4671   // Ignore bit_converts.
4672   while (Op.getOpcode() == ISD::BIT_CONVERT)
4673     Op = Op.getOperand(0);
4674   if (Op.getOpcode() != ARMISD::VMOVIMM && Op.getOpcode() != ARMISD::VMVNIMM)
4675     return SDValue();
4676
4677   // Make sure the VMOV element size is not bigger than the VDUPLANE elements.
4678   unsigned EltSize = Op.getValueType().getVectorElementType().getSizeInBits();
4679   // The canonical VMOV for a zero vector uses a 32-bit element size.
4680   unsigned Imm = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
4681   unsigned EltBits;
4682   if (ARM_AM::decodeNEONModImm(Imm, EltBits) == 0)
4683     EltSize = 8;
4684   if (EltSize > VT.getVectorElementType().getSizeInBits())
4685     return SDValue();
4686
4687   return DAG.getNode(ISD::BIT_CONVERT, N->getDebugLoc(), VT, Op);
4688 }
4689
4690 /// getVShiftImm - Check if this is a valid build_vector for the immediate
4691 /// operand of a vector shift operation, where all the elements of the
4692 /// build_vector must have the same constant integer value.
4693 static bool getVShiftImm(SDValue Op, unsigned ElementBits, int64_t &Cnt) {
4694   // Ignore bit_converts.
4695   while (Op.getOpcode() == ISD::BIT_CONVERT)
4696     Op = Op.getOperand(0);
4697   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(Op.getNode());
4698   APInt SplatBits, SplatUndef;
4699   unsigned SplatBitSize;
4700   bool HasAnyUndefs;
4701   if (! BVN || ! BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize,
4702                                       HasAnyUndefs, ElementBits) ||
4703       SplatBitSize > ElementBits)
4704     return false;
4705   Cnt = SplatBits.getSExtValue();
4706   return true;
4707 }
4708
4709 /// isVShiftLImm - Check if this is a valid build_vector for the immediate
4710 /// operand of a vector shift left operation.  That value must be in the range:
4711 ///   0 <= Value < ElementBits for a left shift; or
4712 ///   0 <= Value <= ElementBits for a long left shift.
4713 static bool isVShiftLImm(SDValue Op, EVT VT, bool isLong, int64_t &Cnt) {
4714   assert(VT.isVector() && "vector shift count is not a vector type");
4715   unsigned ElementBits = VT.getVectorElementType().getSizeInBits();
4716   if (! getVShiftImm(Op, ElementBits, Cnt))
4717     return false;
4718   return (Cnt >= 0 && (isLong ? Cnt-1 : Cnt) < ElementBits);
4719 }
4720
4721 /// isVShiftRImm - Check if this is a valid build_vector for the immediate
4722 /// operand of a vector shift right operation.  For a shift opcode, the value
4723 /// is positive, but for an intrinsic the value count must be negative. The
4724 /// absolute value must be in the range:
4725 ///   1 <= |Value| <= ElementBits for a right shift; or
4726 ///   1 <= |Value| <= ElementBits/2 for a narrow right shift.
4727 static bool isVShiftRImm(SDValue Op, EVT VT, bool isNarrow, bool isIntrinsic,
4728                          int64_t &Cnt) {
4729   assert(VT.isVector() && "vector shift count is not a vector type");
4730   unsigned ElementBits = VT.getVectorElementType().getSizeInBits();
4731   if (! getVShiftImm(Op, ElementBits, Cnt))
4732     return false;
4733   if (isIntrinsic)
4734     Cnt = -Cnt;
4735   return (Cnt >= 1 && Cnt <= (isNarrow ? ElementBits/2 : ElementBits));
4736 }
4737
4738 /// PerformIntrinsicCombine - ARM-specific DAG combining for intrinsics.
4739 static SDValue PerformIntrinsicCombine(SDNode *N, SelectionDAG &DAG) {
4740   unsigned IntNo = cast<ConstantSDNode>(N->getOperand(0))->getZExtValue();
4741   switch (IntNo) {
4742   default:
4743     // Don't do anything for most intrinsics.
4744     break;
4745
4746   // Vector shifts: check for immediate versions and lower them.
4747   // Note: This is done during DAG combining instead of DAG legalizing because
4748   // the build_vectors for 64-bit vector element shift counts are generally
4749   // not legal, and it is hard to see their values after they get legalized to
4750   // loads from a constant pool.
4751   case Intrinsic::arm_neon_vshifts:
4752   case Intrinsic::arm_neon_vshiftu:
4753   case Intrinsic::arm_neon_vshiftls:
4754   case Intrinsic::arm_neon_vshiftlu:
4755   case Intrinsic::arm_neon_vshiftn:
4756   case Intrinsic::arm_neon_vrshifts:
4757   case Intrinsic::arm_neon_vrshiftu:
4758   case Intrinsic::arm_neon_vrshiftn:
4759   case Intrinsic::arm_neon_vqshifts:
4760   case Intrinsic::arm_neon_vqshiftu:
4761   case Intrinsic::arm_neon_vqshiftsu:
4762   case Intrinsic::arm_neon_vqshiftns:
4763   case Intrinsic::arm_neon_vqshiftnu:
4764   case Intrinsic::arm_neon_vqshiftnsu:
4765   case Intrinsic::arm_neon_vqrshiftns:
4766   case Intrinsic::arm_neon_vqrshiftnu:
4767   case Intrinsic::arm_neon_vqrshiftnsu: {
4768     EVT VT = N->getOperand(1).getValueType();
4769     int64_t Cnt;
4770     unsigned VShiftOpc = 0;
4771
4772     switch (IntNo) {
4773     case Intrinsic::arm_neon_vshifts:
4774     case Intrinsic::arm_neon_vshiftu:
4775       if (isVShiftLImm(N->getOperand(2), VT, false, Cnt)) {
4776         VShiftOpc = ARMISD::VSHL;
4777         break;
4778       }
4779       if (isVShiftRImm(N->getOperand(2), VT, false, true, Cnt)) {
4780         VShiftOpc = (IntNo == Intrinsic::arm_neon_vshifts ?
4781                      ARMISD::VSHRs : ARMISD::VSHRu);
4782         break;
4783       }
4784       return SDValue();
4785
4786     case Intrinsic::arm_neon_vshiftls:
4787     case Intrinsic::arm_neon_vshiftlu:
4788       if (isVShiftLImm(N->getOperand(2), VT, true, Cnt))
4789         break;
4790       llvm_unreachable("invalid shift count for vshll intrinsic");
4791
4792     case Intrinsic::arm_neon_vrshifts:
4793     case Intrinsic::arm_neon_vrshiftu:
4794       if (isVShiftRImm(N->getOperand(2), VT, false, true, Cnt))
4795         break;
4796       return SDValue();
4797
4798     case Intrinsic::arm_neon_vqshifts:
4799     case Intrinsic::arm_neon_vqshiftu:
4800       if (isVShiftLImm(N->getOperand(2), VT, false, Cnt))
4801         break;
4802       return SDValue();
4803
4804     case Intrinsic::arm_neon_vqshiftsu:
4805       if (isVShiftLImm(N->getOperand(2), VT, false, Cnt))
4806         break;
4807       llvm_unreachable("invalid shift count for vqshlu intrinsic");
4808
4809     case Intrinsic::arm_neon_vshiftn:
4810     case Intrinsic::arm_neon_vrshiftn:
4811     case Intrinsic::arm_neon_vqshiftns:
4812     case Intrinsic::arm_neon_vqshiftnu:
4813     case Intrinsic::arm_neon_vqshiftnsu:
4814     case Intrinsic::arm_neon_vqrshiftns:
4815     case Intrinsic::arm_neon_vqrshiftnu:
4816     case Intrinsic::arm_neon_vqrshiftnsu:
4817       // Narrowing shifts require an immediate right shift.
4818       if (isVShiftRImm(N->getOperand(2), VT, true, true, Cnt))
4819         break;
4820       llvm_unreachable("invalid shift count for narrowing vector shift "
4821                        "intrinsic");
4822
4823     default:
4824       llvm_unreachable("unhandled vector shift");
4825     }
4826
4827     switch (IntNo) {
4828     case Intrinsic::arm_neon_vshifts:
4829     case Intrinsic::arm_neon_vshiftu:
4830       // Opcode already set above.
4831       break;
4832     case Intrinsic::arm_neon_vshiftls:
4833     case Intrinsic::arm_neon_vshiftlu:
4834       if (Cnt == VT.getVectorElementType().getSizeInBits())
4835         VShiftOpc = ARMISD::VSHLLi;
4836       else
4837         VShiftOpc = (IntNo == Intrinsic::arm_neon_vshiftls ?
4838                      ARMISD::VSHLLs : ARMISD::VSHLLu);
4839       break;
4840     case Intrinsic::arm_neon_vshiftn:
4841       VShiftOpc = ARMISD::VSHRN; break;
4842     case Intrinsic::arm_neon_vrshifts:
4843       VShiftOpc = ARMISD::VRSHRs; break;
4844     case Intrinsic::arm_neon_vrshiftu:
4845       VShiftOpc = ARMISD::VRSHRu; break;
4846     case Intrinsic::arm_neon_vrshiftn:
4847       VShiftOpc = ARMISD::VRSHRN; break;
4848     case Intrinsic::arm_neon_vqshifts:
4849       VShiftOpc = ARMISD::VQSHLs; break;
4850     case Intrinsic::arm_neon_vqshiftu:
4851       VShiftOpc = ARMISD::VQSHLu; break;
4852     case Intrinsic::arm_neon_vqshiftsu:
4853       VShiftOpc = ARMISD::VQSHLsu; break;
4854     case Intrinsic::arm_neon_vqshiftns:
4855       VShiftOpc = ARMISD::VQSHRNs; break;
4856     case Intrinsic::arm_neon_vqshiftnu:
4857       VShiftOpc = ARMISD::VQSHRNu; break;
4858     case Intrinsic::arm_neon_vqshiftnsu:
4859       VShiftOpc = ARMISD::VQSHRNsu; break;
4860     case Intrinsic::arm_neon_vqrshiftns:
4861       VShiftOpc = ARMISD::VQRSHRNs; break;
4862     case Intrinsic::arm_neon_vqrshiftnu:
4863       VShiftOpc = ARMISD::VQRSHRNu; break;
4864     case Intrinsic::arm_neon_vqrshiftnsu:
4865       VShiftOpc = ARMISD::VQRSHRNsu; break;
4866     }
4867
4868     return DAG.getNode(VShiftOpc, N->getDebugLoc(), N->getValueType(0),
4869                        N->getOperand(1), DAG.getConstant(Cnt, MVT::i32));
4870   }
4871
4872   case Intrinsic::arm_neon_vshiftins: {
4873     EVT VT = N->getOperand(1).getValueType();
4874     int64_t Cnt;
4875     unsigned VShiftOpc = 0;
4876
4877     if (isVShiftLImm(N->getOperand(3), VT, false, Cnt))
4878       VShiftOpc = ARMISD::VSLI;
4879     else if (isVShiftRImm(N->getOperand(3), VT, false, true, Cnt))
4880       VShiftOpc = ARMISD::VSRI;
4881     else {
4882       llvm_unreachable("invalid shift count for vsli/vsri intrinsic");
4883     }
4884
4885     return DAG.getNode(VShiftOpc, N->getDebugLoc(), N->getValueType(0),
4886                        N->getOperand(1), N->getOperand(2),
4887                        DAG.getConstant(Cnt, MVT::i32));
4888   }
4889
4890   case Intrinsic::arm_neon_vqrshifts:
4891   case Intrinsic::arm_neon_vqrshiftu:
4892     // No immediate versions of these to check for.
4893     break;
4894   }
4895
4896   return SDValue();
4897 }
4898
4899 /// PerformShiftCombine - Checks for immediate versions of vector shifts and
4900 /// lowers them.  As with the vector shift intrinsics, this is done during DAG
4901 /// combining instead of DAG legalizing because the build_vectors for 64-bit
4902 /// vector element shift counts are generally not legal, and it is hard to see
4903 /// their values after they get legalized to loads from a constant pool.
4904 static SDValue PerformShiftCombine(SDNode *N, SelectionDAG &DAG,
4905                                    const ARMSubtarget *ST) {
4906   EVT VT = N->getValueType(0);
4907
4908   // Nothing to be done for scalar shifts.
4909   if (! VT.isVector())
4910     return SDValue();
4911
4912   assert(ST->hasNEON() && "unexpected vector shift");
4913   int64_t Cnt;
4914
4915   switch (N->getOpcode()) {
4916   default: llvm_unreachable("unexpected shift opcode");
4917
4918   case ISD::SHL:
4919     if (isVShiftLImm(N->getOperand(1), VT, false, Cnt))
4920       return DAG.getNode(ARMISD::VSHL, N->getDebugLoc(), VT, N->getOperand(0),
4921                          DAG.getConstant(Cnt, MVT::i32));
4922     break;
4923
4924   case ISD::SRA:
4925   case ISD::SRL:
4926     if (isVShiftRImm(N->getOperand(1), VT, false, false, Cnt)) {
4927       unsigned VShiftOpc = (N->getOpcode() == ISD::SRA ?
4928                             ARMISD::VSHRs : ARMISD::VSHRu);
4929       return DAG.getNode(VShiftOpc, N->getDebugLoc(), VT, N->getOperand(0),
4930                          DAG.getConstant(Cnt, MVT::i32));
4931     }
4932   }
4933   return SDValue();
4934 }
4935
4936 /// PerformExtendCombine - Target-specific DAG combining for ISD::SIGN_EXTEND,
4937 /// ISD::ZERO_EXTEND, and ISD::ANY_EXTEND.
4938 static SDValue PerformExtendCombine(SDNode *N, SelectionDAG &DAG,
4939                                     const ARMSubtarget *ST) {
4940   SDValue N0 = N->getOperand(0);
4941
4942   // Check for sign- and zero-extensions of vector extract operations of 8-
4943   // and 16-bit vector elements.  NEON supports these directly.  They are
4944   // handled during DAG combining because type legalization will promote them
4945   // to 32-bit types and it is messy to recognize the operations after that.
4946   if (ST->hasNEON() && N0.getOpcode() == ISD::EXTRACT_VECTOR_ELT) {
4947     SDValue Vec = N0.getOperand(0);
4948     SDValue Lane = N0.getOperand(1);
4949     EVT VT = N->getValueType(0);
4950     EVT EltVT = N0.getValueType();
4951     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
4952
4953     if (VT == MVT::i32 &&
4954         (EltVT == MVT::i8 || EltVT == MVT::i16) &&
4955         TLI.isTypeLegal(Vec.getValueType()) &&
4956         isa<ConstantSDNode>(Lane)) {
4957
4958       unsigned Opc = 0;
4959       switch (N->getOpcode()) {
4960       default: llvm_unreachable("unexpected opcode");
4961       case ISD::SIGN_EXTEND:
4962         Opc = ARMISD::VGETLANEs;
4963         break;
4964       case ISD::ZERO_EXTEND:
4965       case ISD::ANY_EXTEND:
4966         Opc = ARMISD::VGETLANEu;
4967         break;
4968       }
4969       return DAG.getNode(Opc, N->getDebugLoc(), VT, Vec, Lane);
4970     }
4971   }
4972
4973   return SDValue();
4974 }
4975
4976 /// PerformSELECT_CCCombine - Target-specific DAG combining for ISD::SELECT_CC
4977 /// to match f32 max/min patterns to use NEON vmax/vmin instructions.
4978 static SDValue PerformSELECT_CCCombine(SDNode *N, SelectionDAG &DAG,
4979                                        const ARMSubtarget *ST) {
4980   // If the target supports NEON, try to use vmax/vmin instructions for f32
4981   // selects like "x < y ? x : y".  Unless the NoNaNsFPMath option is set,
4982   // be careful about NaNs:  NEON's vmax/vmin return NaN if either operand is
4983   // a NaN; only do the transformation when it matches that behavior.
4984
4985   // For now only do this when using NEON for FP operations; if using VFP, it
4986   // is not obvious that the benefit outweighs the cost of switching to the
4987   // NEON pipeline.
4988   if (!ST->hasNEON() || !ST->useNEONForSinglePrecisionFP() ||
4989       N->getValueType(0) != MVT::f32)
4990     return SDValue();
4991
4992   SDValue CondLHS = N->getOperand(0);
4993   SDValue CondRHS = N->getOperand(1);
4994   SDValue LHS = N->getOperand(2);
4995   SDValue RHS = N->getOperand(3);
4996   ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(4))->get();
4997
4998   unsigned Opcode = 0;
4999   bool IsReversed;
5000   if (DAG.isEqualTo(LHS, CondLHS) && DAG.isEqualTo(RHS, CondRHS)) {
5001     IsReversed = false; // x CC y ? x : y
5002   } else if (DAG.isEqualTo(LHS, CondRHS) && DAG.isEqualTo(RHS, CondLHS)) {
5003     IsReversed = true ; // x CC y ? y : x
5004   } else {
5005     return SDValue();
5006   }
5007
5008   bool IsUnordered;
5009   switch (CC) {
5010   default: break;
5011   case ISD::SETOLT:
5012   case ISD::SETOLE:
5013   case ISD::SETLT:
5014   case ISD::SETLE:
5015   case ISD::SETULT:
5016   case ISD::SETULE:
5017     // If LHS is NaN, an ordered comparison will be false and the result will
5018     // be the RHS, but vmin(NaN, RHS) = NaN.  Avoid this by checking that LHS
5019     // != NaN.  Likewise, for unordered comparisons, check for RHS != NaN.
5020     IsUnordered = (CC == ISD::SETULT || CC == ISD::SETULE);
5021     if (!DAG.isKnownNeverNaN(IsUnordered ? RHS : LHS))
5022       break;
5023     // For less-than-or-equal comparisons, "+0 <= -0" will be true but vmin
5024     // will return -0, so vmin can only be used for unsafe math or if one of
5025     // the operands is known to be nonzero.
5026     if ((CC == ISD::SETLE || CC == ISD::SETOLE || CC == ISD::SETULE) &&
5027         !UnsafeFPMath &&
5028         !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
5029       break;
5030     Opcode = IsReversed ? ARMISD::FMAX : ARMISD::FMIN;
5031     break;
5032
5033   case ISD::SETOGT:
5034   case ISD::SETOGE:
5035   case ISD::SETGT:
5036   case ISD::SETGE:
5037   case ISD::SETUGT:
5038   case ISD::SETUGE:
5039     // If LHS is NaN, an ordered comparison will be false and the result will
5040     // be the RHS, but vmax(NaN, RHS) = NaN.  Avoid this by checking that LHS
5041     // != NaN.  Likewise, for unordered comparisons, check for RHS != NaN.
5042     IsUnordered = (CC == ISD::SETUGT || CC == ISD::SETUGE);
5043     if (!DAG.isKnownNeverNaN(IsUnordered ? RHS : LHS))
5044       break;
5045     // For greater-than-or-equal comparisons, "-0 >= +0" will be true but vmax
5046     // will return +0, so vmax can only be used for unsafe math or if one of
5047     // the operands is known to be nonzero.
5048     if ((CC == ISD::SETGE || CC == ISD::SETOGE || CC == ISD::SETUGE) &&
5049         !UnsafeFPMath &&
5050         !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
5051       break;
5052     Opcode = IsReversed ? ARMISD::FMIN : ARMISD::FMAX;
5053     break;
5054   }
5055
5056   if (!Opcode)
5057     return SDValue();
5058   return DAG.getNode(Opcode, N->getDebugLoc(), N->getValueType(0), LHS, RHS);
5059 }
5060
5061 SDValue ARMTargetLowering::PerformDAGCombine(SDNode *N,
5062                                              DAGCombinerInfo &DCI) const {
5063   switch (N->getOpcode()) {
5064   default: break;
5065   case ISD::ADD:        return PerformADDCombine(N, DCI);
5066   case ISD::SUB:        return PerformSUBCombine(N, DCI);
5067   case ISD::MUL:        return PerformMULCombine(N, DCI, Subtarget);
5068   case ISD::OR:         return PerformORCombine(N, DCI, Subtarget);
5069   case ARMISD::VMOVRRD: return PerformVMOVRRDCombine(N, DCI);
5070   case ARMISD::VMOVDRR: return PerformVMOVDRRCombine(N, DCI.DAG);
5071   case ISD::BUILD_VECTOR: return PerformBUILD_VECTORCombine(N, DCI.DAG);
5072   case ISD::VECTOR_SHUFFLE: return PerformVECTOR_SHUFFLECombine(N, DCI.DAG);
5073   case ARMISD::VDUPLANE: return PerformVDUPLANECombine(N, DCI.DAG);
5074   case ISD::INTRINSIC_WO_CHAIN: return PerformIntrinsicCombine(N, DCI.DAG);
5075   case ISD::SHL:
5076   case ISD::SRA:
5077   case ISD::SRL:        return PerformShiftCombine(N, DCI.DAG, Subtarget);
5078   case ISD::SIGN_EXTEND:
5079   case ISD::ZERO_EXTEND:
5080   case ISD::ANY_EXTEND: return PerformExtendCombine(N, DCI.DAG, Subtarget);
5081   case ISD::SELECT_CC:  return PerformSELECT_CCCombine(N, DCI.DAG, Subtarget);
5082   }
5083   return SDValue();
5084 }
5085
5086 bool ARMTargetLowering::allowsUnalignedMemoryAccesses(EVT VT) const {
5087   if (!Subtarget->allowsUnalignedMem())
5088     return false;
5089
5090   switch (VT.getSimpleVT().SimpleTy) {
5091   default:
5092     return false;
5093   case MVT::i8:
5094   case MVT::i16:
5095   case MVT::i32:
5096     return true;
5097   // FIXME: VLD1 etc with standard alignment is legal.
5098   }
5099 }
5100
5101 static bool isLegalT1AddressImmediate(int64_t V, EVT VT) {
5102   if (V < 0)
5103     return false;
5104
5105   unsigned Scale = 1;
5106   switch (VT.getSimpleVT().SimpleTy) {
5107   default: return false;
5108   case MVT::i1:
5109   case MVT::i8:
5110     // Scale == 1;
5111     break;
5112   case MVT::i16:
5113     // Scale == 2;
5114     Scale = 2;
5115     break;
5116   case MVT::i32:
5117     // Scale == 4;
5118     Scale = 4;
5119     break;
5120   }
5121
5122   if ((V & (Scale - 1)) != 0)
5123     return false;
5124   V /= Scale;
5125   return V == (V & ((1LL << 5) - 1));
5126 }
5127
5128 static bool isLegalT2AddressImmediate(int64_t V, EVT VT,
5129                                       const ARMSubtarget *Subtarget) {
5130   bool isNeg = false;
5131   if (V < 0) {
5132     isNeg = true;
5133     V = - V;
5134   }
5135
5136   switch (VT.getSimpleVT().SimpleTy) {
5137   default: return false;
5138   case MVT::i1:
5139   case MVT::i8:
5140   case MVT::i16:
5141   case MVT::i32:
5142     // + imm12 or - imm8
5143     if (isNeg)
5144       return V == (V & ((1LL << 8) - 1));
5145     return V == (V & ((1LL << 12) - 1));
5146   case MVT::f32:
5147   case MVT::f64:
5148     // Same as ARM mode. FIXME: NEON?
5149     if (!Subtarget->hasVFP2())
5150       return false;
5151     if ((V & 3) != 0)
5152       return false;
5153     V >>= 2;
5154     return V == (V & ((1LL << 8) - 1));
5155   }
5156 }
5157
5158 /// isLegalAddressImmediate - Return true if the integer value can be used
5159 /// as the offset of the target addressing mode for load / store of the
5160 /// given type.
5161 static bool isLegalAddressImmediate(int64_t V, EVT VT,
5162                                     const ARMSubtarget *Subtarget) {
5163   if (V == 0)
5164     return true;
5165
5166   if (!VT.isSimple())
5167     return false;
5168
5169   if (Subtarget->isThumb1Only())
5170     return isLegalT1AddressImmediate(V, VT);
5171   else if (Subtarget->isThumb2())
5172     return isLegalT2AddressImmediate(V, VT, Subtarget);
5173
5174   // ARM mode.
5175   if (V < 0)
5176     V = - V;
5177   switch (VT.getSimpleVT().SimpleTy) {
5178   default: return false;
5179   case MVT::i1:
5180   case MVT::i8:
5181   case MVT::i32:
5182     // +- imm12
5183     return V == (V & ((1LL << 12) - 1));
5184   case MVT::i16:
5185     // +- imm8
5186     return V == (V & ((1LL << 8) - 1));
5187   case MVT::f32:
5188   case MVT::f64:
5189     if (!Subtarget->hasVFP2()) // FIXME: NEON?
5190       return false;
5191     if ((V & 3) != 0)
5192       return false;
5193     V >>= 2;
5194     return V == (V & ((1LL << 8) - 1));
5195   }
5196 }
5197
5198 bool ARMTargetLowering::isLegalT2ScaledAddressingMode(const AddrMode &AM,
5199                                                       EVT VT) const {
5200   int Scale = AM.Scale;
5201   if (Scale < 0)
5202     return false;
5203
5204   switch (VT.getSimpleVT().SimpleTy) {
5205   default: return false;
5206   case MVT::i1:
5207   case MVT::i8:
5208   case MVT::i16:
5209   case MVT::i32:
5210     if (Scale == 1)
5211       return true;
5212     // r + r << imm
5213     Scale = Scale & ~1;
5214     return Scale == 2 || Scale == 4 || Scale == 8;
5215   case MVT::i64:
5216     // r + r
5217     if (((unsigned)AM.HasBaseReg + Scale) <= 2)
5218       return true;
5219     return false;
5220   case MVT::isVoid:
5221     // Note, we allow "void" uses (basically, uses that aren't loads or
5222     // stores), because arm allows folding a scale into many arithmetic
5223     // operations.  This should be made more precise and revisited later.
5224
5225     // Allow r << imm, but the imm has to be a multiple of two.
5226     if (Scale & 1) return false;
5227     return isPowerOf2_32(Scale);
5228   }
5229 }
5230
5231 /// isLegalAddressingMode - Return true if the addressing mode represented
5232 /// by AM is legal for this target, for a load/store of the specified type.
5233 bool ARMTargetLowering::isLegalAddressingMode(const AddrMode &AM,
5234                                               const Type *Ty) const {
5235   EVT VT = getValueType(Ty, true);
5236   if (!isLegalAddressImmediate(AM.BaseOffs, VT, Subtarget))
5237     return false;
5238
5239   // Can never fold addr of global into load/store.
5240   if (AM.BaseGV)
5241     return false;
5242
5243   switch (AM.Scale) {
5244   case 0:  // no scale reg, must be "r+i" or "r", or "i".
5245     break;
5246   case 1:
5247     if (Subtarget->isThumb1Only())
5248       return false;
5249     // FALL THROUGH.
5250   default:
5251     // ARM doesn't support any R+R*scale+imm addr modes.
5252     if (AM.BaseOffs)
5253       return false;
5254
5255     if (!VT.isSimple())
5256       return false;
5257
5258     if (Subtarget->isThumb2())
5259       return isLegalT2ScaledAddressingMode(AM, VT);
5260
5261     int Scale = AM.Scale;
5262     switch (VT.getSimpleVT().SimpleTy) {
5263     default: return false;
5264     case MVT::i1:
5265     case MVT::i8:
5266     case MVT::i32:
5267       if (Scale < 0) Scale = -Scale;
5268       if (Scale == 1)
5269         return true;
5270       // r + r << imm
5271       return isPowerOf2_32(Scale & ~1);
5272     case MVT::i16:
5273     case MVT::i64:
5274       // r + r
5275       if (((unsigned)AM.HasBaseReg + Scale) <= 2)
5276         return true;
5277       return false;
5278
5279     case MVT::isVoid:
5280       // Note, we allow "void" uses (basically, uses that aren't loads or
5281       // stores), because arm allows folding a scale into many arithmetic
5282       // operations.  This should be made more precise and revisited later.
5283
5284       // Allow r << imm, but the imm has to be a multiple of two.
5285       if (Scale & 1) return false;
5286       return isPowerOf2_32(Scale);
5287     }
5288     break;
5289   }
5290   return true;
5291 }
5292
5293 /// isLegalICmpImmediate - Return true if the specified immediate is legal
5294 /// icmp immediate, that is the target has icmp instructions which can compare
5295 /// a register against the immediate without having to materialize the
5296 /// immediate into a register.
5297 bool ARMTargetLowering::isLegalICmpImmediate(int64_t Imm) const {
5298   if (!Subtarget->isThumb())
5299     return ARM_AM::getSOImmVal(Imm) != -1;
5300   if (Subtarget->isThumb2())
5301     return ARM_AM::getT2SOImmVal(Imm) != -1;
5302   return Imm >= 0 && Imm <= 255;
5303 }
5304
5305 static bool getARMIndexedAddressParts(SDNode *Ptr, EVT VT,
5306                                       bool isSEXTLoad, SDValue &Base,
5307                                       SDValue &Offset, bool &isInc,
5308                                       SelectionDAG &DAG) {
5309   if (Ptr->getOpcode() != ISD::ADD && Ptr->getOpcode() != ISD::SUB)
5310     return false;
5311
5312   if (VT == MVT::i16 || ((VT == MVT::i8 || VT == MVT::i1) && isSEXTLoad)) {
5313     // AddressingMode 3
5314     Base = Ptr->getOperand(0);
5315     if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Ptr->getOperand(1))) {
5316       int RHSC = (int)RHS->getZExtValue();
5317       if (RHSC < 0 && RHSC > -256) {
5318         assert(Ptr->getOpcode() == ISD::ADD);
5319         isInc = false;
5320         Offset = DAG.getConstant(-RHSC, RHS->getValueType(0));
5321         return true;
5322       }
5323     }
5324     isInc = (Ptr->getOpcode() == ISD::ADD);
5325     Offset = Ptr->getOperand(1);
5326     return true;
5327   } else if (VT == MVT::i32 || VT == MVT::i8 || VT == MVT::i1) {
5328     // AddressingMode 2
5329     if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Ptr->getOperand(1))) {
5330       int RHSC = (int)RHS->getZExtValue();
5331       if (RHSC < 0 && RHSC > -0x1000) {
5332         assert(Ptr->getOpcode() == ISD::ADD);
5333         isInc = false;
5334         Offset = DAG.getConstant(-RHSC, RHS->getValueType(0));
5335         Base = Ptr->getOperand(0);
5336         return true;
5337       }
5338     }
5339
5340     if (Ptr->getOpcode() == ISD::ADD) {
5341       isInc = true;
5342       ARM_AM::ShiftOpc ShOpcVal= ARM_AM::getShiftOpcForNode(Ptr->getOperand(0));
5343       if (ShOpcVal != ARM_AM::no_shift) {
5344         Base = Ptr->getOperand(1);
5345         Offset = Ptr->getOperand(0);
5346       } else {
5347         Base = Ptr->getOperand(0);
5348         Offset = Ptr->getOperand(1);
5349       }
5350       return true;
5351     }
5352
5353     isInc = (Ptr->getOpcode() == ISD::ADD);
5354     Base = Ptr->getOperand(0);
5355     Offset = Ptr->getOperand(1);
5356     return true;
5357   }
5358
5359   // FIXME: Use VLDM / VSTM to emulate indexed FP load / store.
5360   return false;
5361 }
5362
5363 static bool getT2IndexedAddressParts(SDNode *Ptr, EVT VT,
5364                                      bool isSEXTLoad, SDValue &Base,
5365                                      SDValue &Offset, bool &isInc,
5366                                      SelectionDAG &DAG) {
5367   if (Ptr->getOpcode() != ISD::ADD && Ptr->getOpcode() != ISD::SUB)
5368     return false;
5369
5370   Base = Ptr->getOperand(0);
5371   if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Ptr->getOperand(1))) {
5372     int RHSC = (int)RHS->getZExtValue();
5373     if (RHSC < 0 && RHSC > -0x100) { // 8 bits.
5374       assert(Ptr->getOpcode() == ISD::ADD);
5375       isInc = false;
5376       Offset = DAG.getConstant(-RHSC, RHS->getValueType(0));
5377       return true;
5378     } else if (RHSC > 0 && RHSC < 0x100) { // 8 bit, no zero.
5379       isInc = Ptr->getOpcode() == ISD::ADD;
5380       Offset = DAG.getConstant(RHSC, RHS->getValueType(0));
5381       return true;
5382     }
5383   }
5384
5385   return false;
5386 }
5387
5388 /// getPreIndexedAddressParts - returns true by value, base pointer and
5389 /// offset pointer and addressing mode by reference if the node's address
5390 /// can be legally represented as pre-indexed load / store address.
5391 bool
5392 ARMTargetLowering::getPreIndexedAddressParts(SDNode *N, SDValue &Base,
5393                                              SDValue &Offset,
5394                                              ISD::MemIndexedMode &AM,
5395                                              SelectionDAG &DAG) const {
5396   if (Subtarget->isThumb1Only())
5397     return false;
5398
5399   EVT VT;
5400   SDValue Ptr;
5401   bool isSEXTLoad = false;
5402   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
5403     Ptr = LD->getBasePtr();
5404     VT  = LD->getMemoryVT();
5405     isSEXTLoad = LD->getExtensionType() == ISD::SEXTLOAD;
5406   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
5407     Ptr = ST->getBasePtr();
5408     VT  = ST->getMemoryVT();
5409   } else
5410     return false;
5411
5412   bool isInc;
5413   bool isLegal = false;
5414   if (Subtarget->isThumb2())
5415     isLegal = getT2IndexedAddressParts(Ptr.getNode(), VT, isSEXTLoad, Base,
5416                                        Offset, isInc, DAG);
5417   else
5418     isLegal = getARMIndexedAddressParts(Ptr.getNode(), VT, isSEXTLoad, Base,
5419                                         Offset, isInc, DAG);
5420   if (!isLegal)
5421     return false;
5422
5423   AM = isInc ? ISD::PRE_INC : ISD::PRE_DEC;
5424   return true;
5425 }
5426
5427 /// getPostIndexedAddressParts - returns true by value, base pointer and
5428 /// offset pointer and addressing mode by reference if this node can be
5429 /// combined with a load / store to form a post-indexed load / store.
5430 bool ARMTargetLowering::getPostIndexedAddressParts(SDNode *N, SDNode *Op,
5431                                                    SDValue &Base,
5432                                                    SDValue &Offset,
5433                                                    ISD::MemIndexedMode &AM,
5434                                                    SelectionDAG &DAG) const {
5435   if (Subtarget->isThumb1Only())
5436     return false;
5437
5438   EVT VT;
5439   SDValue Ptr;
5440   bool isSEXTLoad = false;
5441   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
5442     VT  = LD->getMemoryVT();
5443     Ptr = LD->getBasePtr();
5444     isSEXTLoad = LD->getExtensionType() == ISD::SEXTLOAD;
5445   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
5446     VT  = ST->getMemoryVT();
5447     Ptr = ST->getBasePtr();
5448   } else
5449     return false;
5450
5451   bool isInc;
5452   bool isLegal = false;
5453   if (Subtarget->isThumb2())
5454     isLegal = getT2IndexedAddressParts(Op, VT, isSEXTLoad, Base, Offset,
5455                                        isInc, DAG);
5456   else
5457     isLegal = getARMIndexedAddressParts(Op, VT, isSEXTLoad, Base, Offset,
5458                                         isInc, DAG);
5459   if (!isLegal)
5460     return false;
5461
5462   if (Ptr != Base) {
5463     // Swap base ptr and offset to catch more post-index load / store when
5464     // it's legal. In Thumb2 mode, offset must be an immediate.
5465     if (Ptr == Offset && Op->getOpcode() == ISD::ADD &&
5466         !Subtarget->isThumb2())
5467       std::swap(Base, Offset);
5468
5469     // Post-indexed load / store update the base pointer.
5470     if (Ptr != Base)
5471       return false;
5472   }
5473
5474   AM = isInc ? ISD::POST_INC : ISD::POST_DEC;
5475   return true;
5476 }
5477
5478 void ARMTargetLowering::computeMaskedBitsForTargetNode(const SDValue Op,
5479                                                        const APInt &Mask,
5480                                                        APInt &KnownZero,
5481                                                        APInt &KnownOne,
5482                                                        const SelectionDAG &DAG,
5483                                                        unsigned Depth) const {
5484   KnownZero = KnownOne = APInt(Mask.getBitWidth(), 0);
5485   switch (Op.getOpcode()) {
5486   default: break;
5487   case ARMISD::CMOV: {
5488     // Bits are known zero/one if known on the LHS and RHS.
5489     DAG.ComputeMaskedBits(Op.getOperand(0), Mask, KnownZero, KnownOne, Depth+1);
5490     if (KnownZero == 0 && KnownOne == 0) return;
5491
5492     APInt KnownZeroRHS, KnownOneRHS;
5493     DAG.ComputeMaskedBits(Op.getOperand(1), Mask,
5494                           KnownZeroRHS, KnownOneRHS, Depth+1);
5495     KnownZero &= KnownZeroRHS;
5496     KnownOne  &= KnownOneRHS;
5497     return;
5498   }
5499   }
5500 }
5501
5502 //===----------------------------------------------------------------------===//
5503 //                           ARM Inline Assembly Support
5504 //===----------------------------------------------------------------------===//
5505
5506 /// getConstraintType - Given a constraint letter, return the type of
5507 /// constraint it is for this target.
5508 ARMTargetLowering::ConstraintType
5509 ARMTargetLowering::getConstraintType(const std::string &Constraint) const {
5510   if (Constraint.size() == 1) {
5511     switch (Constraint[0]) {
5512     default:  break;
5513     case 'l': return C_RegisterClass;
5514     case 'w': return C_RegisterClass;
5515     }
5516   }
5517   return TargetLowering::getConstraintType(Constraint);
5518 }
5519
5520 /// Examine constraint type and operand type and determine a weight value.
5521 /// This object must already have been set up with the operand type
5522 /// and the current alternative constraint selected.
5523 TargetLowering::ConstraintWeight
5524 ARMTargetLowering::getSingleConstraintMatchWeight(
5525     AsmOperandInfo &info, const char *constraint) const {
5526   ConstraintWeight weight = CW_Invalid;
5527   Value *CallOperandVal = info.CallOperandVal;
5528     // If we don't have a value, we can't do a match,
5529     // but allow it at the lowest weight.
5530   if (CallOperandVal == NULL)
5531     return CW_Default;
5532   const Type *type = CallOperandVal->getType();
5533   // Look at the constraint type.
5534   switch (*constraint) {
5535   default:
5536     weight = TargetLowering::getSingleConstraintMatchWeight(info, constraint);
5537     break;
5538   case 'l':
5539     if (type->isIntegerTy()) {
5540       if (Subtarget->isThumb())
5541         weight = CW_SpecificReg;
5542       else
5543         weight = CW_Register;
5544     }
5545     break;
5546   case 'w':
5547     if (type->isFloatingPointTy())
5548       weight = CW_Register;
5549     break;
5550   }
5551   return weight;
5552 }
5553
5554 std::pair<unsigned, const TargetRegisterClass*>
5555 ARMTargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
5556                                                 EVT VT) const {
5557   if (Constraint.size() == 1) {
5558     // GCC ARM Constraint Letters
5559     switch (Constraint[0]) {
5560     case 'l':
5561       if (Subtarget->isThumb())
5562         return std::make_pair(0U, ARM::tGPRRegisterClass);
5563       else
5564         return std::make_pair(0U, ARM::GPRRegisterClass);
5565     case 'r':
5566       return std::make_pair(0U, ARM::GPRRegisterClass);
5567     case 'w':
5568       if (VT == MVT::f32)
5569         return std::make_pair(0U, ARM::SPRRegisterClass);
5570       if (VT.getSizeInBits() == 64)
5571         return std::make_pair(0U, ARM::DPRRegisterClass);
5572       if (VT.getSizeInBits() == 128)
5573         return std::make_pair(0U, ARM::QPRRegisterClass);
5574       break;
5575     }
5576   }
5577   if (StringRef("{cc}").equals_lower(Constraint))
5578     return std::make_pair(unsigned(ARM::CPSR), ARM::CCRRegisterClass);
5579
5580   return TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
5581 }
5582
5583 std::vector<unsigned> ARMTargetLowering::
5584 getRegClassForInlineAsmConstraint(const std::string &Constraint,
5585                                   EVT VT) const {
5586   if (Constraint.size() != 1)
5587     return std::vector<unsigned>();
5588
5589   switch (Constraint[0]) {      // GCC ARM Constraint Letters
5590   default: break;
5591   case 'l':
5592     return make_vector<unsigned>(ARM::R0, ARM::R1, ARM::R2, ARM::R3,
5593                                  ARM::R4, ARM::R5, ARM::R6, ARM::R7,
5594                                  0);
5595   case 'r':
5596     return make_vector<unsigned>(ARM::R0, ARM::R1, ARM::R2, ARM::R3,
5597                                  ARM::R4, ARM::R5, ARM::R6, ARM::R7,
5598                                  ARM::R8, ARM::R9, ARM::R10, ARM::R11,
5599                                  ARM::R12, ARM::LR, 0);
5600   case 'w':
5601     if (VT == MVT::f32)
5602       return make_vector<unsigned>(ARM::S0, ARM::S1, ARM::S2, ARM::S3,
5603                                    ARM::S4, ARM::S5, ARM::S6, ARM::S7,
5604                                    ARM::S8, ARM::S9, ARM::S10, ARM::S11,
5605                                    ARM::S12,ARM::S13,ARM::S14,ARM::S15,
5606                                    ARM::S16,ARM::S17,ARM::S18,ARM::S19,
5607                                    ARM::S20,ARM::S21,ARM::S22,ARM::S23,
5608                                    ARM::S24,ARM::S25,ARM::S26,ARM::S27,
5609                                    ARM::S28,ARM::S29,ARM::S30,ARM::S31, 0);
5610     if (VT.getSizeInBits() == 64)
5611       return make_vector<unsigned>(ARM::D0, ARM::D1, ARM::D2, ARM::D3,
5612                                    ARM::D4, ARM::D5, ARM::D6, ARM::D7,
5613                                    ARM::D8, ARM::D9, ARM::D10,ARM::D11,
5614                                    ARM::D12,ARM::D13,ARM::D14,ARM::D15, 0);
5615     if (VT.getSizeInBits() == 128)
5616       return make_vector<unsigned>(ARM::Q0, ARM::Q1, ARM::Q2, ARM::Q3,
5617                                    ARM::Q4, ARM::Q5, ARM::Q6, ARM::Q7, 0);
5618       break;
5619   }
5620
5621   return std::vector<unsigned>();
5622 }
5623
5624 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
5625 /// vector.  If it is invalid, don't add anything to Ops.
5626 void ARMTargetLowering::LowerAsmOperandForConstraint(SDValue Op,
5627                                                      char Constraint,
5628                                                      std::vector<SDValue>&Ops,
5629                                                      SelectionDAG &DAG) const {
5630   SDValue Result(0, 0);
5631
5632   switch (Constraint) {
5633   default: break;
5634   case 'I': case 'J': case 'K': case 'L':
5635   case 'M': case 'N': case 'O':
5636     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op);
5637     if (!C)
5638       return;
5639
5640     int64_t CVal64 = C->getSExtValue();
5641     int CVal = (int) CVal64;
5642     // None of these constraints allow values larger than 32 bits.  Check
5643     // that the value fits in an int.
5644     if (CVal != CVal64)
5645       return;
5646
5647     switch (Constraint) {
5648       case 'I':
5649         if (Subtarget->isThumb1Only()) {
5650           // This must be a constant between 0 and 255, for ADD
5651           // immediates.
5652           if (CVal >= 0 && CVal <= 255)
5653             break;
5654         } else if (Subtarget->isThumb2()) {
5655           // A constant that can be used as an immediate value in a
5656           // data-processing instruction.
5657           if (ARM_AM::getT2SOImmVal(CVal) != -1)
5658             break;
5659         } else {
5660           // A constant that can be used as an immediate value in a
5661           // data-processing instruction.
5662           if (ARM_AM::getSOImmVal(CVal) != -1)
5663             break;
5664         }
5665         return;
5666
5667       case 'J':
5668         if (Subtarget->isThumb()) {  // FIXME thumb2
5669           // This must be a constant between -255 and -1, for negated ADD
5670           // immediates. This can be used in GCC with an "n" modifier that
5671           // prints the negated value, for use with SUB instructions. It is
5672           // not useful otherwise but is implemented for compatibility.
5673           if (CVal >= -255 && CVal <= -1)
5674             break;
5675         } else {
5676           // This must be a constant between -4095 and 4095. It is not clear
5677           // what this constraint is intended for. Implemented for
5678           // compatibility with GCC.
5679           if (CVal >= -4095 && CVal <= 4095)
5680             break;
5681         }
5682         return;
5683
5684       case 'K':
5685         if (Subtarget->isThumb1Only()) {
5686           // A 32-bit value where only one byte has a nonzero value. Exclude
5687           // zero to match GCC. This constraint is used by GCC internally for
5688           // constants that can be loaded with a move/shift combination.
5689           // It is not useful otherwise but is implemented for compatibility.
5690           if (CVal != 0 && ARM_AM::isThumbImmShiftedVal(CVal))
5691             break;
5692         } else if (Subtarget->isThumb2()) {
5693           // A constant whose bitwise inverse can be used as an immediate
5694           // value in a data-processing instruction. This can be used in GCC
5695           // with a "B" modifier that prints the inverted value, for use with
5696           // BIC and MVN instructions. It is not useful otherwise but is
5697           // implemented for compatibility.
5698           if (ARM_AM::getT2SOImmVal(~CVal) != -1)
5699             break;
5700         } else {
5701           // A constant whose bitwise inverse can be used as an immediate
5702           // value in a data-processing instruction. This can be used in GCC
5703           // with a "B" modifier that prints the inverted value, for use with
5704           // BIC and MVN instructions. It is not useful otherwise but is
5705           // implemented for compatibility.
5706           if (ARM_AM::getSOImmVal(~CVal) != -1)
5707             break;
5708         }
5709         return;
5710
5711       case 'L':
5712         if (Subtarget->isThumb1Only()) {
5713           // This must be a constant between -7 and 7,
5714           // for 3-operand ADD/SUB immediate instructions.
5715           if (CVal >= -7 && CVal < 7)
5716             break;
5717         } else if (Subtarget->isThumb2()) {
5718           // A constant whose negation can be used as an immediate value in a
5719           // data-processing instruction. This can be used in GCC with an "n"
5720           // modifier that prints the negated value, for use with SUB
5721           // instructions. It is not useful otherwise but is implemented for
5722           // compatibility.
5723           if (ARM_AM::getT2SOImmVal(-CVal) != -1)
5724             break;
5725         } else {
5726           // A constant whose negation can be used as an immediate value in a
5727           // data-processing instruction. This can be used in GCC with an "n"
5728           // modifier that prints the negated value, for use with SUB
5729           // instructions. It is not useful otherwise but is implemented for
5730           // compatibility.
5731           if (ARM_AM::getSOImmVal(-CVal) != -1)
5732             break;
5733         }
5734         return;
5735
5736       case 'M':
5737         if (Subtarget->isThumb()) { // FIXME thumb2
5738           // This must be a multiple of 4 between 0 and 1020, for
5739           // ADD sp + immediate.
5740           if ((CVal >= 0 && CVal <= 1020) && ((CVal & 3) == 0))
5741             break;
5742         } else {
5743           // A power of two or a constant between 0 and 32.  This is used in
5744           // GCC for the shift amount on shifted register operands, but it is
5745           // useful in general for any shift amounts.
5746           if ((CVal >= 0 && CVal <= 32) || ((CVal & (CVal - 1)) == 0))
5747             break;
5748         }
5749         return;
5750
5751       case 'N':
5752         if (Subtarget->isThumb()) {  // FIXME thumb2
5753           // This must be a constant between 0 and 31, for shift amounts.
5754           if (CVal >= 0 && CVal <= 31)
5755             break;
5756         }
5757         return;
5758
5759       case 'O':
5760         if (Subtarget->isThumb()) {  // FIXME thumb2
5761           // This must be a multiple of 4 between -508 and 508, for
5762           // ADD/SUB sp = sp + immediate.
5763           if ((CVal >= -508 && CVal <= 508) && ((CVal & 3) == 0))
5764             break;
5765         }
5766         return;
5767     }
5768     Result = DAG.getTargetConstant(CVal, Op.getValueType());
5769     break;
5770   }
5771
5772   if (Result.getNode()) {
5773     Ops.push_back(Result);
5774     return;
5775   }
5776   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, Ops, DAG);
5777 }
5778
5779 bool
5780 ARMTargetLowering::isOffsetFoldingLegal(const GlobalAddressSDNode *GA) const {
5781   // The ARM target isn't yet aware of offsets.
5782   return false;
5783 }
5784
5785 int ARM::getVFPf32Imm(const APFloat &FPImm) {
5786   APInt Imm = FPImm.bitcastToAPInt();
5787   uint32_t Sign = Imm.lshr(31).getZExtValue() & 1;
5788   int32_t Exp = (Imm.lshr(23).getSExtValue() & 0xff) - 127;  // -126 to 127
5789   int64_t Mantissa = Imm.getZExtValue() & 0x7fffff;  // 23 bits
5790
5791   // We can handle 4 bits of mantissa.
5792   // mantissa = (16+UInt(e:f:g:h))/16.
5793   if (Mantissa & 0x7ffff)
5794     return -1;
5795   Mantissa >>= 19;
5796   if ((Mantissa & 0xf) != Mantissa)
5797     return -1;
5798
5799   // We can handle 3 bits of exponent: exp == UInt(NOT(b):c:d)-3
5800   if (Exp < -3 || Exp > 4)
5801     return -1;
5802   Exp = ((Exp+3) & 0x7) ^ 4;
5803
5804   return ((int)Sign << 7) | (Exp << 4) | Mantissa;
5805 }
5806
5807 int ARM::getVFPf64Imm(const APFloat &FPImm) {
5808   APInt Imm = FPImm.bitcastToAPInt();
5809   uint64_t Sign = Imm.lshr(63).getZExtValue() & 1;
5810   int64_t Exp = (Imm.lshr(52).getSExtValue() & 0x7ff) - 1023;   // -1022 to 1023
5811   uint64_t Mantissa = Imm.getZExtValue() & 0xfffffffffffffLL;
5812
5813   // We can handle 4 bits of mantissa.
5814   // mantissa = (16+UInt(e:f:g:h))/16.
5815   if (Mantissa & 0xffffffffffffLL)
5816     return -1;
5817   Mantissa >>= 48;
5818   if ((Mantissa & 0xf) != Mantissa)
5819     return -1;
5820
5821   // We can handle 3 bits of exponent: exp == UInt(NOT(b):c:d)-3
5822   if (Exp < -3 || Exp > 4)
5823     return -1;
5824   Exp = ((Exp+3) & 0x7) ^ 4;
5825
5826   return ((int)Sign << 7) | (Exp << 4) | Mantissa;
5827 }
5828
5829 bool ARM::isBitFieldInvertedMask(unsigned v) {
5830   if (v == 0xffffffff)
5831     return 0;
5832   // there can be 1's on either or both "outsides", all the "inside"
5833   // bits must be 0's
5834   unsigned int lsb = 0, msb = 31;
5835   while (v & (1 << msb)) --msb;
5836   while (v & (1 << lsb)) ++lsb;
5837   for (unsigned int i = lsb; i <= msb; ++i) {
5838     if (v & (1 << i))
5839       return 0;
5840   }
5841   return 1;
5842 }
5843
5844 /// isFPImmLegal - Returns true if the target can instruction select the
5845 /// specified FP immediate natively. If false, the legalizer will
5846 /// materialize the FP immediate as a load from a constant pool.
5847 bool ARMTargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
5848   if (!Subtarget->hasVFP3())
5849     return false;
5850   if (VT == MVT::f32)
5851     return ARM::getVFPf32Imm(Imm) != -1;
5852   if (VT == MVT::f64)
5853     return ARM::getVFPf64Imm(Imm) != -1;
5854   return false;
5855 }
5856
5857 /// getTgtMemIntrinsic - Represent NEON load and store intrinsics as
5858 /// MemIntrinsicNodes.  The associated MachineMemOperands record the alignment
5859 /// specified in the intrinsic calls.
5860 bool ARMTargetLowering::getTgtMemIntrinsic(IntrinsicInfo &Info,
5861                                            const CallInst &I,
5862                                            unsigned Intrinsic) const {
5863   switch (Intrinsic) {
5864   case Intrinsic::arm_neon_vld1:
5865   case Intrinsic::arm_neon_vld2:
5866   case Intrinsic::arm_neon_vld3:
5867   case Intrinsic::arm_neon_vld4:
5868   case Intrinsic::arm_neon_vld2lane:
5869   case Intrinsic::arm_neon_vld3lane:
5870   case Intrinsic::arm_neon_vld4lane: {
5871     Info.opc = ISD::INTRINSIC_W_CHAIN;
5872     // Conservatively set memVT to the entire set of vectors loaded.
5873     uint64_t NumElts = getTargetData()->getTypeAllocSize(I.getType()) / 8;
5874     Info.memVT = EVT::getVectorVT(I.getType()->getContext(), MVT::i64, NumElts);
5875     Info.ptrVal = I.getArgOperand(0);
5876     Info.offset = 0;
5877     Value *AlignArg = I.getArgOperand(I.getNumArgOperands() - 1);
5878     Info.align = cast<ConstantInt>(AlignArg)->getZExtValue();
5879     Info.vol = false; // volatile loads with NEON intrinsics not supported
5880     Info.readMem = true;
5881     Info.writeMem = false;
5882     return true;
5883   }
5884   case Intrinsic::arm_neon_vst1:
5885   case Intrinsic::arm_neon_vst2:
5886   case Intrinsic::arm_neon_vst3:
5887   case Intrinsic::arm_neon_vst4:
5888   case Intrinsic::arm_neon_vst2lane:
5889   case Intrinsic::arm_neon_vst3lane:
5890   case Intrinsic::arm_neon_vst4lane: {
5891     Info.opc = ISD::INTRINSIC_VOID;
5892     // Conservatively set memVT to the entire set of vectors stored.
5893     unsigned NumElts = 0;
5894     for (unsigned ArgI = 1, ArgE = I.getNumArgOperands(); ArgI < ArgE; ++ArgI) {
5895       const Type *ArgTy = I.getArgOperand(ArgI)->getType();
5896       if (!ArgTy->isVectorTy())
5897         break;
5898       NumElts += getTargetData()->getTypeAllocSize(ArgTy) / 8;
5899     }
5900     Info.memVT = EVT::getVectorVT(I.getType()->getContext(), MVT::i64, NumElts);
5901     Info.ptrVal = I.getArgOperand(0);
5902     Info.offset = 0;
5903     Value *AlignArg = I.getArgOperand(I.getNumArgOperands() - 1);
5904     Info.align = cast<ConstantInt>(AlignArg)->getZExtValue();
5905     Info.vol = false; // volatile stores with NEON intrinsics not supported
5906     Info.readMem = false;
5907     Info.writeMem = true;
5908     return true;
5909   }
5910   default:
5911     break;
5912   }
5913
5914   return false;
5915 }