lib/Target/ARM/ARMISelDAGToDAG.cpp

   1 //===-- ARMISelDAGToDAG.cpp - A dag to dag inst selector for ARM ----------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines an instruction selector for the ARM target.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "ARM.h"
  15 #include "ARMBaseInstrInfo.h"
  16 #include "ARMTargetMachine.h"
  17 #include "MCTargetDesc/ARMAddressingModes.h"
  18 #include "llvm/CodeGen/MachineFrameInfo.h"
  19 #include "llvm/CodeGen/MachineFunction.h"
  20 #include "llvm/CodeGen/MachineInstrBuilder.h"
  21 #include "llvm/CodeGen/MachineRegisterInfo.h"
  22 #include "llvm/CodeGen/SelectionDAG.h"
  23 #include "llvm/CodeGen/SelectionDAGISel.h"
  24 #include "llvm/IR/CallingConv.h"
  25 #include "llvm/IR/Constants.h"
  26 #include "llvm/IR/DerivedTypes.h"
  27 #include "llvm/IR/Function.h"
  28 #include "llvm/IR/Intrinsics.h"
  29 #include "llvm/IR/LLVMContext.h"
  30 #include "llvm/Support/CommandLine.h"
  31 #include "llvm/Support/Compiler.h"
  32 #include "llvm/Support/Debug.h"
  33 #include "llvm/Support/ErrorHandling.h"
  34 #include "llvm/Target/TargetLowering.h"
  35 #include "llvm/Target/TargetOptions.h"
  36
  37 using namespace llvm;
  38
  39 #define DEBUG_TYPE "arm-isel"
  40
  41 static cl::opt<bool>
  42 DisableShifterOp("disable-shifter-op", cl::Hidden,
  43   cl::desc("Disable isel of shifter-op"),
  44   cl::init(false));
  45
  46 static cl::opt<bool>
  47 CheckVMLxHazard("check-vmlx-hazard", cl::Hidden,
  48   cl::desc("Check fp vmla / vmls hazard at isel time"),
  49   cl::init(true));
  50
  51 //===--------------------------------------------------------------------===//
  52 /// ARMDAGToDAGISel - ARM specific code to select ARM machine
  53 /// instructions for SelectionDAG operations.
  54 ///
  55 namespace {
  56
  57 enum AddrMode2Type {
  58   AM2_BASE, // Simple AM2 (+-imm12)
  59   AM2_SHOP  // Shifter-op AM2
  60 };
  61
  62 class ARMDAGToDAGISel : public SelectionDAGISel {
  63   /// Subtarget - Keep a pointer to the ARMSubtarget around so that we can
  64   /// make the right decision when generating code for different targets.
  65   const ARMSubtarget *Subtarget;
  66
  67 public:
  68   explicit ARMDAGToDAGISel(ARMBaseTargetMachine &tm, CodeGenOpt::Level OptLevel)
  69       : SelectionDAGISel(tm, OptLevel) {}
  70
  71   bool runOnMachineFunction(MachineFunction &MF) override {
  72     // Reset the subtarget each time through.
  73     Subtarget = &MF.getTarget().getSubtarget<ARMSubtarget>();
  74     SelectionDAGISel::runOnMachineFunction(MF);
  75     return true;
  76   }
  77
  78   const char *getPassName() const override {
  79     return "ARM Instruction Selection";
  80   }
  81
  82   void PreprocessISelDAG() override;
  83
  84   /// getI32Imm - Return a target constant of type i32 with the specified
  85   /// value.
  86   inline SDValue getI32Imm(unsigned Imm) {
  87     return CurDAG->getTargetConstant(Imm, MVT::i32);
  88   }
  89
  90   SDNode *Select(SDNode *N) override;
  91
  92
  93   bool hasNoVMLxHazardUse(SDNode *N) const;
  94   bool isShifterOpProfitable(const SDValue &Shift,
  95                              ARM_AM::ShiftOpc ShOpcVal, unsigned ShAmt);
  96   bool SelectRegShifterOperand(SDValue N, SDValue &A,
  97                                SDValue &B, SDValue &C,
  98                                bool CheckProfitability = true);
  99   bool SelectImmShifterOperand(SDValue N, SDValue &A,
 100                                SDValue &B, bool CheckProfitability = true);
 101   bool SelectShiftRegShifterOperand(SDValue N, SDValue &A,
 102                                     SDValue &B, SDValue &C) {
 103     // Don't apply the profitability check
 104     return SelectRegShifterOperand(N, A, B, C, false);
 105   }
 106   bool SelectShiftImmShifterOperand(SDValue N, SDValue &A,
 107                                     SDValue &B) {
 108     // Don't apply the profitability check
 109     return SelectImmShifterOperand(N, A, B, false);
 110   }
 111
 112   bool SelectAddrModeImm12(SDValue N, SDValue &Base, SDValue &OffImm);
 113   bool SelectLdStSOReg(SDValue N, SDValue &Base, SDValue &Offset, SDValue &Opc);
 114
 115   AddrMode2Type SelectAddrMode2Worker(SDValue N, SDValue &Base,
 116                                       SDValue &Offset, SDValue &Opc);
 117   bool SelectAddrMode2Base(SDValue N, SDValue &Base, SDValue &Offset,
 118                            SDValue &Opc) {
 119     return SelectAddrMode2Worker(N, Base, Offset, Opc) == AM2_BASE;
 120   }
 121
 122   bool SelectAddrMode2ShOp(SDValue N, SDValue &Base, SDValue &Offset,
 123                            SDValue &Opc) {
 124     return SelectAddrMode2Worker(N, Base, Offset, Opc) == AM2_SHOP;
 125   }
 126
 127   bool SelectAddrMode2(SDValue N, SDValue &Base, SDValue &Offset,
 128                        SDValue &Opc) {
 129     SelectAddrMode2Worker(N, Base, Offset, Opc);
 130 //    return SelectAddrMode2ShOp(N, Base, Offset, Opc);
 131     // This always matches one way or another.
 132     return true;
 133   }
 134
 135   bool SelectCMOVPred(SDValue N, SDValue &Pred, SDValue &Reg) {
 136     const ConstantSDNode *CN = cast<ConstantSDNode>(N);
 137     Pred = CurDAG->getTargetConstant(CN->getZExtValue(), MVT::i32);
 138     Reg = CurDAG->getRegister(ARM::CPSR, MVT::i32);
 139     return true;
 140   }
 141
 142   bool SelectAddrMode2OffsetReg(SDNode *Op, SDValue N,
 143                              SDValue &Offset, SDValue &Opc);
 144   bool SelectAddrMode2OffsetImm(SDNode *Op, SDValue N,
 145                              SDValue &Offset, SDValue &Opc);
 146   bool SelectAddrMode2OffsetImmPre(SDNode *Op, SDValue N,
 147                              SDValue &Offset, SDValue &Opc);
 148   bool SelectAddrOffsetNone(SDValue N, SDValue &Base);
 149   bool SelectAddrMode3(SDValue N, SDValue &Base,
 150                        SDValue &Offset, SDValue &Opc);
 151   bool SelectAddrMode3Offset(SDNode *Op, SDValue N,
 152                              SDValue &Offset, SDValue &Opc);
 153   bool SelectAddrMode5(SDValue N, SDValue &Base,
 154                        SDValue &Offset);
 155   bool SelectAddrMode6(SDNode *Parent, SDValue N, SDValue &Addr,SDValue &Align);
 156   bool SelectAddrMode6Offset(SDNode *Op, SDValue N, SDValue &Offset);
 157
 158   bool SelectAddrModePC(SDValue N, SDValue &Offset, SDValue &Label);
 159
 160   // Thumb Addressing Modes:
 161   bool SelectThumbAddrModeRR(SDValue N, SDValue &Base, SDValue &Offset);
 162   bool SelectThumbAddrModeRI(SDValue N, SDValue &Base, SDValue &Offset,
 163                              unsigned Scale);
 164   bool SelectThumbAddrModeRI5S1(SDValue N, SDValue &Base, SDValue &Offset);
 165   bool SelectThumbAddrModeRI5S2(SDValue N, SDValue &Base, SDValue &Offset);
 166   bool SelectThumbAddrModeRI5S4(SDValue N, SDValue &Base, SDValue &Offset);
 167   bool SelectThumbAddrModeImm5S(SDValue N, unsigned Scale, SDValue &Base,
 168                                 SDValue &OffImm);
 169   bool SelectThumbAddrModeImm5S1(SDValue N, SDValue &Base,
 170                                  SDValue &OffImm);
 171   bool SelectThumbAddrModeImm5S2(SDValue N, SDValue &Base,
 172                                  SDValue &OffImm);
 173   bool SelectThumbAddrModeImm5S4(SDValue N, SDValue &Base,
 174                                  SDValue &OffImm);
 175   bool SelectThumbAddrModeSP(SDValue N, SDValue &Base, SDValue &OffImm);
 176
 177   // Thumb 2 Addressing Modes:
 178   bool SelectT2ShifterOperandReg(SDValue N,
 179                                  SDValue &BaseReg, SDValue &Opc);
 180   bool SelectT2AddrModeImm12(SDValue N, SDValue &Base, SDValue &OffImm);
 181   bool SelectT2AddrModeImm8(SDValue N, SDValue &Base,
 182                             SDValue &OffImm);
 183   bool SelectT2AddrModeImm8Offset(SDNode *Op, SDValue N,
 184                                  SDValue &OffImm);
 185   bool SelectT2AddrModeSoReg(SDValue N, SDValue &Base,
 186                              SDValue &OffReg, SDValue &ShImm);
 187   bool SelectT2AddrModeExclusive(SDValue N, SDValue &Base, SDValue &OffImm);
 188
 189   inline bool is_so_imm(unsigned Imm) const {
 190     return ARM_AM::getSOImmVal(Imm) != -1;
 191   }
 192
 193   inline bool is_so_imm_not(unsigned Imm) const {
 194     return ARM_AM::getSOImmVal(~Imm) != -1;
 195   }
 196
 197   inline bool is_t2_so_imm(unsigned Imm) const {
 198     return ARM_AM::getT2SOImmVal(Imm) != -1;
 199   }
 200
 201   inline bool is_t2_so_imm_not(unsigned Imm) const {
 202     return ARM_AM::getT2SOImmVal(~Imm) != -1;
 203   }
 204
 205   // Include the pieces autogenerated from the target description.
 206 #include "ARMGenDAGISel.inc"
 207
 208 private:
 209   /// SelectARMIndexedLoad - Indexed (pre/post inc/dec) load matching code for
 210   /// ARM.
 211   SDNode *SelectARMIndexedLoad(SDNode *N);
 212   SDNode *SelectT2IndexedLoad(SDNode *N);
 213
 214   /// SelectVLD - Select NEON load intrinsics.  NumVecs should be
 215   /// 1, 2, 3 or 4.  The opcode arrays specify the instructions used for
 216   /// loads of D registers and even subregs and odd subregs of Q registers.
 217   /// For NumVecs <= 2, QOpcodes1 is not used.
 218   SDNode *SelectVLD(SDNode *N, bool isUpdating, unsigned NumVecs,
 219                     const uint16_t *DOpcodes,
 220                     const uint16_t *QOpcodes0, const uint16_t *QOpcodes1);
 221
 222   /// SelectVST - Select NEON store intrinsics.  NumVecs should
 223   /// be 1, 2, 3 or 4.  The opcode arrays specify the instructions used for
 224   /// stores of D registers and even subregs and odd subregs of Q registers.
 225   /// For NumVecs <= 2, QOpcodes1 is not used.
 226   SDNode *SelectVST(SDNode *N, bool isUpdating, unsigned NumVecs,
 227                     const uint16_t *DOpcodes,
 228                     const uint16_t *QOpcodes0, const uint16_t *QOpcodes1);
 229
 230   /// SelectVLDSTLane - Select NEON load/store lane intrinsics.  NumVecs should
 231   /// be 2, 3 or 4.  The opcode arrays specify the instructions used for
 232   /// load/store of D registers and Q registers.
 233   SDNode *SelectVLDSTLane(SDNode *N, bool IsLoad,
 234                           bool isUpdating, unsigned NumVecs,
 235                           const uint16_t *DOpcodes, const uint16_t *QOpcodes);
 236
 237   /// SelectVLDDup - Select NEON load-duplicate intrinsics.  NumVecs
 238   /// should be 2, 3 or 4.  The opcode array specifies the instructions used
 239   /// for loading D registers.  (Q registers are not supported.)
 240   SDNode *SelectVLDDup(SDNode *N, bool isUpdating, unsigned NumVecs,
 241                        const uint16_t *Opcodes);
 242
 243   /// SelectVTBL - Select NEON VTBL and VTBX intrinsics.  NumVecs should be 2,
 244   /// 3 or 4.  These are custom-selected so that a REG_SEQUENCE can be
 245   /// generated to force the table registers to be consecutive.
 246   SDNode *SelectVTBL(SDNode *N, bool IsExt, unsigned NumVecs, unsigned Opc);
 247
 248   /// SelectV6T2BitfieldExtractOp - Select SBFX/UBFX instructions for ARM.
 249   SDNode *SelectV6T2BitfieldExtractOp(SDNode *N, bool isSigned);
 250
 251   // Select special operations if node forms integer ABS pattern
 252   SDNode *SelectABSOp(SDNode *N);
 253
 254   SDNode *SelectInlineAsm(SDNode *N);
 255
 256   SDNode *SelectConcatVector(SDNode *N);
 257
 258   /// SelectInlineAsmMemoryOperand - Implement addressing mode selection for
 259   /// inline asm expressions.
 260   bool SelectInlineAsmMemoryOperand(const SDValue &Op, char ConstraintCode,
 261                                     std::vector<SDValue> &OutOps) override;
 262
 263   // Form pairs of consecutive R, S, D, or Q registers.
 264   SDNode *createGPRPairNode(EVT VT, SDValue V0, SDValue V1);
 265   SDNode *createSRegPairNode(EVT VT, SDValue V0, SDValue V1);
 266   SDNode *createDRegPairNode(EVT VT, SDValue V0, SDValue V1);
 267   SDNode *createQRegPairNode(EVT VT, SDValue V0, SDValue V1);
 268
 269   // Form sequences of 4 consecutive S, D, or Q registers.
 270   SDNode *createQuadSRegsNode(EVT VT, SDValue V0, SDValue V1, SDValue V2, SDValue V3);
 271   SDNode *createQuadDRegsNode(EVT VT, SDValue V0, SDValue V1, SDValue V2, SDValue V3);
 272   SDNode *createQuadQRegsNode(EVT VT, SDValue V0, SDValue V1, SDValue V2, SDValue V3);
 273
 274   // Get the alignment operand for a NEON VLD or VST instruction.
 275   SDValue GetVLDSTAlign(SDValue Align, unsigned NumVecs, bool is64BitVector);
 276 };
 277 }
 278
 279 /// isInt32Immediate - This method tests to see if the node is a 32-bit constant
 280 /// operand. If so Imm will receive the 32-bit value.
 281 static bool isInt32Immediate(SDNode *N, unsigned &Imm) {
 282   if (N->getOpcode() == ISD::Constant && N->getValueType(0) == MVT::i32) {
 283     Imm = cast<ConstantSDNode>(N)->getZExtValue();
 284     return true;
 285   }
 286   return false;
 287 }
 288
 289 // isInt32Immediate - This method tests to see if a constant operand.
 290 // If so Imm will receive the 32 bit value.
 291 static bool isInt32Immediate(SDValue N, unsigned &Imm) {
 292   return isInt32Immediate(N.getNode(), Imm);
 293 }
 294
 295 // isOpcWithIntImmediate - This method tests to see if the node is a specific
 296 // opcode and that it has a immediate integer right operand.
 297 // If so Imm will receive the 32 bit value.
 298 static bool isOpcWithIntImmediate(SDNode *N, unsigned Opc, unsigned& Imm) {
 299   return N->getOpcode() == Opc &&
 300          isInt32Immediate(N->getOperand(1).getNode(), Imm);
 301 }
 302
 303 /// \brief Check whether a particular node is a constant value representable as
 304 /// (N * Scale) where (N in [\p RangeMin, \p RangeMax).
 305 ///
 306 /// \param ScaledConstant [out] - On success, the pre-scaled constant value.
 307 static bool isScaledConstantInRange(SDValue Node, int Scale,
 308                                     int RangeMin, int RangeMax,
 309                                     int &ScaledConstant) {
 310   assert(Scale > 0 && "Invalid scale!");
 311
 312   // Check that this is a constant.
 313   const ConstantSDNode *C = dyn_cast<ConstantSDNode>(Node);
 314   if (!C)
 315     return false;
 316
 317   ScaledConstant = (int) C->getZExtValue();
 318   if ((ScaledConstant % Scale) != 0)
 319     return false;
 320
 321   ScaledConstant /= Scale;
 322   return ScaledConstant >= RangeMin && ScaledConstant < RangeMax;
 323 }
 324
 325 void ARMDAGToDAGISel::PreprocessISelDAG() {
 326   if (!Subtarget->hasV6T2Ops())
 327     return;
 328
 329   bool isThumb2 = Subtarget->isThumb();
 330   for (SelectionDAG::allnodes_iterator I = CurDAG->allnodes_begin(),
 331        E = CurDAG->allnodes_end(); I != E; ) {
 332     SDNode *N = I++;  // Preincrement iterator to avoid invalidation issues.
 333
 334     if (N->getOpcode() != ISD::ADD)
 335       continue;
 336
 337     // Look for (add X1, (and (srl X2, c1), c2)) where c2 is constant with
 338     // leading zeros, followed by consecutive set bits, followed by 1 or 2
 339     // trailing zeros, e.g. 1020.
 340     // Transform the expression to
 341     // (add X1, (shl (and (srl X2, c1), (c2>>tz)), tz)) where tz is the number
 342     // of trailing zeros of c2. The left shift would be folded as an shifter
 343     // operand of 'add' and the 'and' and 'srl' would become a bits extraction
 344     // node (UBFX).
 345
 346     SDValue N0 = N->getOperand(0);
 347     SDValue N1 = N->getOperand(1);
 348     unsigned And_imm = 0;
 349     if (!isOpcWithIntImmediate(N1.getNode(), ISD::AND, And_imm)) {
 350       if (isOpcWithIntImmediate(N0.getNode(), ISD::AND, And_imm))
 351         std::swap(N0, N1);
 352     }
 353     if (!And_imm)
 354       continue;
 355
 356     // Check if the AND mask is an immediate of the form: 000.....1111111100
 357     unsigned TZ = countTrailingZeros(And_imm);
 358     if (TZ != 1 && TZ != 2)
 359       // Be conservative here. Shifter operands aren't always free. e.g. On
 360       // Swift, left shifter operand of 1 / 2 for free but others are not.
 361       // e.g.
 362       //  ubfx   r3, r1, #16, #8
 363       //  ldr.w  r3, [r0, r3, lsl #2]
 364       // vs.
 365       //  mov.w  r9, #1020
 366       //  and.w  r2, r9, r1, lsr #14
 367       //  ldr    r2, [r0, r2]
 368       continue;
 369     And_imm >>= TZ;
 370     if (And_imm & (And_imm + 1))
 371       continue;
 372
 373     // Look for (and (srl X, c1), c2).
 374     SDValue Srl = N1.getOperand(0);
 375     unsigned Srl_imm = 0;
 376     if (!isOpcWithIntImmediate(Srl.getNode(), ISD::SRL, Srl_imm) ||
 377         (Srl_imm <= 2))
 378       continue;
 379
 380     // Make sure first operand is not a shifter operand which would prevent
 381     // folding of the left shift.
 382     SDValue CPTmp0;
 383     SDValue CPTmp1;
 384     SDValue CPTmp2;
 385     if (isThumb2) {
 386       if (SelectT2ShifterOperandReg(N0, CPTmp0, CPTmp1))
 387         continue;
 388     } else {
 389       if (SelectImmShifterOperand(N0, CPTmp0, CPTmp1) ||
 390           SelectRegShifterOperand(N0, CPTmp0, CPTmp1, CPTmp2))
 391         continue;
 392     }
 393
 394     // Now make the transformation.
 395     Srl = CurDAG->getNode(ISD::SRL, SDLoc(Srl), MVT::i32,
 396                           Srl.getOperand(0),
 397                           CurDAG->getConstant(Srl_imm+TZ, MVT::i32));
 398     N1 = CurDAG->getNode(ISD::AND, SDLoc(N1), MVT::i32,
 399                          Srl, CurDAG->getConstant(And_imm, MVT::i32));
 400     N1 = CurDAG->getNode(ISD::SHL, SDLoc(N1), MVT::i32,
 401                          N1, CurDAG->getConstant(TZ, MVT::i32));
 402     CurDAG->UpdateNodeOperands(N, N0, N1);
 403   }
 404 }
 405
 406 /// hasNoVMLxHazardUse - Return true if it's desirable to select a FP MLA / MLS
 407 /// node. VFP / NEON fp VMLA / VMLS instructions have special RAW hazards (at
 408 /// least on current ARM implementations) which should be avoidded.
 409 bool ARMDAGToDAGISel::hasNoVMLxHazardUse(SDNode *N) const {
 410   if (OptLevel == CodeGenOpt::None)
 411     return true;
 412
 413   if (!CheckVMLxHazard)
 414     return true;
 415
 416   if (!Subtarget->isCortexA7() && !Subtarget->isCortexA8() &&
 417       !Subtarget->isCortexA9() && !Subtarget->isSwift())
 418     return true;
 419
 420   if (!N->hasOneUse())
 421     return false;
 422
 423   SDNode *Use = *N->use_begin();
 424   if (Use->getOpcode() == ISD::CopyToReg)
 425     return true;
 426   if (Use->isMachineOpcode()) {
 427     const ARMBaseInstrInfo *TII = static_cast<const ARMBaseInstrInfo *>(
 428         CurDAG->getSubtarget().getInstrInfo());
 429
 430     const MCInstrDesc &MCID = TII->get(Use->getMachineOpcode());
 431     if (MCID.mayStore())
 432       return true;
 433     unsigned Opcode = MCID.getOpcode();
 434     if (Opcode == ARM::VMOVRS || Opcode == ARM::VMOVRRD)
 435       return true;
 436     // vmlx feeding into another vmlx. We actually want to unfold
 437     // the use later in the MLxExpansion pass. e.g.
 438     // vmla
 439     // vmla (stall 8 cycles)
 440     //
 441     // vmul (5 cycles)
 442     // vadd (5 cycles)
 443     // vmla
 444     // This adds up to about 18 - 19 cycles.
 445     //
 446     // vmla
 447     // vmul (stall 4 cycles)
 448     // vadd adds up to about 14 cycles.
 449     return TII->isFpMLxInstruction(Opcode);
 450   }
 451
 452   return false;
 453 }
 454
 455 bool ARMDAGToDAGISel::isShifterOpProfitable(const SDValue &Shift,
 456                                             ARM_AM::ShiftOpc ShOpcVal,
 457                                             unsigned ShAmt) {
 458   if (!Subtarget->isLikeA9() && !Subtarget->isSwift())
 459     return true;
 460   if (Shift.hasOneUse())
 461     return true;
 462   // R << 2 is free.
 463   return ShOpcVal == ARM_AM::lsl &&
 464          (ShAmt == 2 || (Subtarget->isSwift() && ShAmt == 1));
 465 }
 466
 467 bool ARMDAGToDAGISel::SelectImmShifterOperand(SDValue N,
 468                                               SDValue &BaseReg,
 469                                               SDValue &Opc,
 470                                               bool CheckProfitability) {
 471   if (DisableShifterOp)
 472     return false;
 473
 474   ARM_AM::ShiftOpc ShOpcVal = ARM_AM::getShiftOpcForNode(N.getOpcode());
 475
 476   // Don't match base register only case. That is matched to a separate
 477   // lower complexity pattern with explicit register operand.
 478   if (ShOpcVal == ARM_AM::no_shift) return false;
 479
 480   BaseReg = N.getOperand(0);
 481   unsigned ShImmVal = 0;
 482   ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(N.getOperand(1));
 483   if (!RHS) return false;
 484   ShImmVal = RHS->getZExtValue() & 31;
 485   Opc = CurDAG->getTargetConstant(ARM_AM::getSORegOpc(ShOpcVal, ShImmVal),
 486                                   MVT::i32);
 487   return true;
 488 }
 489
 490 bool ARMDAGToDAGISel::SelectRegShifterOperand(SDValue N,
 491                                               SDValue &BaseReg,
 492                                               SDValue &ShReg,
 493                                               SDValue &Opc,
 494                                               bool CheckProfitability) {
 495   if (DisableShifterOp)
 496     return false;
 497
 498   ARM_AM::ShiftOpc ShOpcVal = ARM_AM::getShiftOpcForNode(N.getOpcode());
 499
 500   // Don't match base register only case. That is matched to a separate
 501   // lower complexity pattern with explicit register operand.
 502   if (ShOpcVal == ARM_AM::no_shift) return false;
 503
 504   BaseReg = N.getOperand(0);
 505   unsigned ShImmVal = 0;
 506   ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(N.getOperand(1));
 507   if (RHS) return false;
 508
 509   ShReg = N.getOperand(1);
 510   if (CheckProfitability && !isShifterOpProfitable(N, ShOpcVal, ShImmVal))
 511     return false;
 512   Opc = CurDAG->getTargetConstant(ARM_AM::getSORegOpc(ShOpcVal, ShImmVal),
 513                                   MVT::i32);
 514   return true;
 515 }
 516
 517
 518 bool ARMDAGToDAGISel::SelectAddrModeImm12(SDValue N,
 519                                           SDValue &Base,
 520                                           SDValue &OffImm) {
 521   // Match simple R + imm12 operands.
 522
 523   // Base only.
 524   if (N.getOpcode() != ISD::ADD && N.getOpcode() != ISD::SUB &&
 525       !CurDAG->isBaseWithConstantOffset(N)) {
 526     if (N.getOpcode() == ISD::FrameIndex) {
 527       // Match frame index.
 528       int FI = cast<FrameIndexSDNode>(N)->getIndex();
 529       Base = CurDAG->getTargetFrameIndex(FI, TLI->getPointerTy());
 530       OffImm  = CurDAG->getTargetConstant(0, MVT::i32);
 531       return true;
 532     }
 533
 534     if (N.getOpcode() == ARMISD::Wrapper &&
 535         N.getOperand(0).getOpcode() != ISD::TargetGlobalAddress) {
 536       Base = N.getOperand(0);
 537     } else
 538       Base = N;
 539     OffImm  = CurDAG->getTargetConstant(0, MVT::i32);
 540     return true;
 541   }
 542
 543   if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(N.getOperand(1))) {
 544     int RHSC = (int)RHS->getSExtValue();
 545     if (N.getOpcode() == ISD::SUB)
 546       RHSC = -RHSC;
 547
 548     if (RHSC > -0x1000 && RHSC < 0x1000) { // 12 bits
 549       Base   = N.getOperand(0);
 550       if (Base.getOpcode() == ISD::FrameIndex) {
 551         int FI = cast<FrameIndexSDNode>(Base)->getIndex();
 552         Base = CurDAG->getTargetFrameIndex(FI, TLI->getPointerTy());
 553       }
 554       OffImm = CurDAG->getTargetConstant(RHSC, MVT::i32);
 555       return true;
 556     }
 557   }
 558
 559   // Base only.
 560   Base = N;
 561   OffImm  = CurDAG->getTargetConstant(0, MVT::i32);
 562   return true;
 563 }
 564
 565
 566
 567 bool ARMDAGToDAGISel::SelectLdStSOReg(SDValue N, SDValue &Base, SDValue &Offset,
 568                                       SDValue &Opc) {
 569   if (N.getOpcode() == ISD::MUL &&
 570       ((!Subtarget->isLikeA9() && !Subtarget->isSwift()) || N.hasOneUse())) {
 571     if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(N.getOperand(1))) {
 572       // X * [3,5,9] -> X + X * [2,4,8] etc.
 573       int RHSC = (int)RHS->getZExtValue();
 574       if (RHSC & 1) {
 575         RHSC = RHSC & ~1;
 576         ARM_AM::AddrOpc AddSub = ARM_AM::add;
 577         if (RHSC < 0) {
 578           AddSub = ARM_AM::sub;
 579           RHSC = - RHSC;
 580         }
 581         if (isPowerOf2_32(RHSC)) {
 582           unsigned ShAmt = Log2_32(RHSC);
 583           Base = Offset = N.getOperand(0);
 584           Opc = CurDAG->getTargetConstant(ARM_AM::getAM2Opc(AddSub, ShAmt,
 585                                                             ARM_AM::lsl),
 586                                           MVT::i32);
 587           return true;
 588         }
 589       }
 590     }
 591   }
 592
 593   if (N.getOpcode() != ISD::ADD && N.getOpcode() != ISD::SUB &&
 594       // ISD::OR that is equivalent to an ISD::ADD.
 595       !CurDAG->isBaseWithConstantOffset(N))
 596     return false;
 597
 598   // Leave simple R +/- imm12 operands for LDRi12
 599   if (N.getOpcode() == ISD::ADD || N.getOpcode() == ISD::OR) {
 600     int RHSC;
 601     if (isScaledConstantInRange(N.getOperand(1), /*Scale=*/1,
 602                                 -0x1000+1, 0x1000, RHSC)) // 12 bits.
 603       return false;
 604   }
 605
 606   // Otherwise this is R +/- [possibly shifted] R.
 607   ARM_AM::AddrOpc AddSub = N.getOpcode() == ISD::SUB ? ARM_AM::sub:ARM_AM::add;
 608   ARM_AM::ShiftOpc ShOpcVal =
 609     ARM_AM::getShiftOpcForNode(N.getOperand(1).getOpcode());
 610   unsigned ShAmt = 0;
 611
 612   Base   = N.getOperand(0);
 613   Offset = N.getOperand(1);
 614
 615   if (ShOpcVal != ARM_AM::no_shift) {
 616     // Check to see if the RHS of the shift is a constant, if not, we can't fold
 617     // it.
 618     if (ConstantSDNode *Sh =
 619            dyn_cast<ConstantSDNode>(N.getOperand(1).getOperand(1))) {
 620       ShAmt = Sh->getZExtValue();
 621       if (isShifterOpProfitable(Offset, ShOpcVal, ShAmt))
 622         Offset = N.getOperand(1).getOperand(0);
 623       else {
 624         ShAmt = 0;
 625         ShOpcVal = ARM_AM::no_shift;
 626       }
 627     } else {
 628       ShOpcVal = ARM_AM::no_shift;
 629     }
 630   }
 631
 632   // Try matching (R shl C) + (R).
 633   if (N.getOpcode() != ISD::SUB && ShOpcVal == ARM_AM::no_shift &&
 634       !(Subtarget->isLikeA9() || Subtarget->isSwift() ||
 635         N.getOperand(0).hasOneUse())) {
 636     ShOpcVal = ARM_AM::getShiftOpcForNode(N.getOperand(0).getOpcode());
 637     if (ShOpcVal != ARM_AM::no_shift) {
 638       // Check to see if the RHS of the shift is a constant, if not, we can't
 639       // fold it.
 640       if (ConstantSDNode *Sh =
 641           dyn_cast<ConstantSDNode>(N.getOperand(0).getOperand(1))) {
 642         ShAmt = Sh->getZExtValue();
 643         if (isShifterOpProfitable(N.getOperand(0), ShOpcVal, ShAmt)) {
 644           Offset = N.getOperand(0).getOperand(0);
 645           Base = N.getOperand(1);
 646         } else {
 647           ShAmt = 0;
 648           ShOpcVal = ARM_AM::no_shift;
 649         }
 650       } else {
 651         ShOpcVal = ARM_AM::no_shift;
 652       }
 653     }
 654   }
 655
 656   Opc = CurDAG->getTargetConstant(ARM_AM::getAM2Opc(AddSub, ShAmt, ShOpcVal),
 657                                   MVT::i32);
 658   return true;
 659 }
 660
 661
 662 //-----
 663
 664 AddrMode2Type ARMDAGToDAGISel::SelectAddrMode2Worker(SDValue N,
 665                                                      SDValue &Base,
 666                                                      SDValue &Offset,
 667                                                      SDValue &Opc) {
 668   if (N.getOpcode() == ISD::MUL &&
 669       (!(Subtarget->isLikeA9() || Subtarget->isSwift()) || N.hasOneUse())) {
 670     if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(N.getOperand(1))) {
 671       // X * [3,5,9] -> X + X * [2,4,8] etc.
 672       int RHSC = (int)RHS->getZExtValue();
 673       if (RHSC & 1) {
 674         RHSC = RHSC & ~1;
 675         ARM_AM::AddrOpc AddSub = ARM_AM::add;
 676         if (RHSC < 0) {
 677           AddSub = ARM_AM::sub;
 678           RHSC = - RHSC;
 679         }
 680         if (isPowerOf2_32(RHSC)) {
 681           unsigned ShAmt = Log2_32(RHSC);
 682           Base = Offset = N.getOperand(0);
 683           Opc = CurDAG->getTargetConstant(ARM_AM::getAM2Opc(AddSub, ShAmt,
 684                                                             ARM_AM::lsl),
 685                                           MVT::i32);
 686           return AM2_SHOP;
 687         }
 688       }
 689     }
 690   }
 691
 692   if (N.getOpcode() != ISD::ADD && N.getOpcode() != ISD::SUB &&
 693       // ISD::OR that is equivalent to an ADD.
 694       !CurDAG->isBaseWithConstantOffset(N)) {
 695     Base = N;
 696     if (N.getOpcode() == ISD::FrameIndex) {
 697       int FI = cast<FrameIndexSDNode>(N)->getIndex();
 698       Base = CurDAG->getTargetFrameIndex(FI, TLI->getPointerTy());
 699     } else if (N.getOpcode() == ARMISD::Wrapper &&
 700                N.getOperand(0).getOpcode() != ISD::TargetGlobalAddress) {
 701       Base = N.getOperand(0);
 702     }
 703     Offset = CurDAG->getRegister(0, MVT::i32);
 704     Opc = CurDAG->getTargetConstant(ARM_AM::getAM2Opc(ARM_AM::add, 0,
 705                                                       ARM_AM::no_shift),
 706                                     MVT::i32);
 707     return AM2_BASE;
 708   }
 709
 710   // Match simple R +/- imm12 operands.
 711   if (N.getOpcode() != ISD::SUB) {
 712     int RHSC;
 713     if (isScaledConstantInRange(N.getOperand(1), /*Scale=*/1,
 714                                 -0x1000+1, 0x1000, RHSC)) { // 12 bits.
 715       Base = N.getOperand(0);
 716       if (Base.getOpcode() == ISD::FrameIndex) {
 717         int FI = cast<FrameIndexSDNode>(Base)->getIndex();
 718         Base = CurDAG->getTargetFrameIndex(FI, TLI->getPointerTy());
 719       }
 720       Offset = CurDAG->getRegister(0, MVT::i32);
 721
 722       ARM_AM::AddrOpc AddSub = ARM_AM::add;
 723       if (RHSC < 0) {
 724         AddSub = ARM_AM::sub;
 725         RHSC = - RHSC;
 726       }
 727       Opc = CurDAG->getTargetConstant(ARM_AM::getAM2Opc(AddSub, RHSC,
 728                                                         ARM_AM::no_shift),
 729                                       MVT::i32);
 730       return AM2_BASE;
 731     }
 732   }
 733
 734   if ((Subtarget->isLikeA9() || Subtarget->isSwift()) && !N.hasOneUse()) {
 735     // Compute R +/- (R << N) and reuse it.
 736     Base = N;
 737     Offset = CurDAG->getRegister(0, MVT::i32);
 738     Opc = CurDAG->getTargetConstant(ARM_AM::getAM2Opc(ARM_AM::add, 0,
 739                                                       ARM_AM::no_shift),
 740                                     MVT::i32);
 741     return AM2_BASE;
 742   }
 743
 744   // Otherwise this is R +/- [possibly shifted] R.
 745   ARM_AM::AddrOpc AddSub = N.getOpcode() != ISD::SUB ? ARM_AM::add:ARM_AM::sub;
 746   ARM_AM::ShiftOpc ShOpcVal =
 747     ARM_AM::getShiftOpcForNode(N.getOperand(1).getOpcode());
 748   unsigned ShAmt = 0;
 749
 750   Base   = N.getOperand(0);
 751   Offset = N.getOperand(1);
 752
 753   if (ShOpcVal != ARM_AM::no_shift) {
 754     // Check to see if the RHS of the shift is a constant, if not, we can't fold
 755     // it.
 756     if (ConstantSDNode *Sh =
 757            dyn_cast<ConstantSDNode>(N.getOperand(1).getOperand(1))) {
 758       ShAmt = Sh->getZExtValue();
 759       if (isShifterOpProfitable(Offset, ShOpcVal, ShAmt))
 760         Offset = N.getOperand(1).getOperand(0);
 761       else {
 762         ShAmt = 0;
 763         ShOpcVal = ARM_AM::no_shift;
 764       }
 765     } else {
 766       ShOpcVal = ARM_AM::no_shift;
 767     }
 768   }
 769
 770   // Try matching (R shl C) + (R).
 771   if (N.getOpcode() != ISD::SUB && ShOpcVal == ARM_AM::no_shift &&
 772       !(Subtarget->isLikeA9() || Subtarget->isSwift() ||
 773         N.getOperand(0).hasOneUse())) {
 774     ShOpcVal = ARM_AM::getShiftOpcForNode(N.getOperand(0).getOpcode());
 775     if (ShOpcVal != ARM_AM::no_shift) {
 776       // Check to see if the RHS of the shift is a constant, if not, we can't
 777       // fold it.
 778       if (ConstantSDNode *Sh =
 779           dyn_cast<ConstantSDNode>(N.getOperand(0).getOperand(1))) {
 780         ShAmt = Sh->getZExtValue();
 781         if (isShifterOpProfitable(N.getOperand(0), ShOpcVal, ShAmt)) {
 782           Offset = N.getOperand(0).getOperand(0);
 783           Base = N.getOperand(1);
 784         } else {
 785           ShAmt = 0;
 786           ShOpcVal = ARM_AM::no_shift;
 787         }
 788       } else {
 789         ShOpcVal = ARM_AM::no_shift;
 790       }
 791     }
 792   }
 793
 794   Opc = CurDAG->getTargetConstant(ARM_AM::getAM2Opc(AddSub, ShAmt, ShOpcVal),
 795                                   MVT::i32);
 796   return AM2_SHOP;
 797 }
 798
 799 bool ARMDAGToDAGISel::SelectAddrMode2OffsetReg(SDNode *Op, SDValue N,
 800                                             SDValue &Offset, SDValue &Opc) {
 801   unsigned Opcode = Op->getOpcode();
 802   ISD::MemIndexedMode AM = (Opcode == ISD::LOAD)
 803     ? cast<LoadSDNode>(Op)->getAddressingMode()
 804     : cast<StoreSDNode>(Op)->getAddressingMode();
 805   ARM_AM::AddrOpc AddSub = (AM == ISD::PRE_INC || AM == ISD::POST_INC)
 806     ? ARM_AM::add : ARM_AM::sub;
 807   int Val;
 808   if (isScaledConstantInRange(N, /*Scale=*/1, 0, 0x1000, Val))
 809     return false;
 810
 811   Offset = N;
 812   ARM_AM::ShiftOpc ShOpcVal = ARM_AM::getShiftOpcForNode(N.getOpcode());
 813   unsigned ShAmt = 0;
 814   if (ShOpcVal != ARM_AM::no_shift) {
 815     // Check to see if the RHS of the shift is a constant, if not, we can't fold
 816     // it.
 817     if (ConstantSDNode *Sh = dyn_cast<ConstantSDNode>(N.getOperand(1))) {
 818       ShAmt = Sh->getZExtValue();
 819       if (isShifterOpProfitable(N, ShOpcVal, ShAmt))
 820         Offset = N.getOperand(0);
 821       else {
 822         ShAmt = 0;
 823         ShOpcVal = ARM_AM::no_shift;
 824       }
 825     } else {
 826       ShOpcVal = ARM_AM::no_shift;
 827     }
 828   }
 829
 830   Opc = CurDAG->getTargetConstant(ARM_AM::getAM2Opc(AddSub, ShAmt, ShOpcVal),
 831                                   MVT::i32);
 832   return true;
 833 }
 834
 835 bool ARMDAGToDAGISel::SelectAddrMode2OffsetImmPre(SDNode *Op, SDValue N,
 836                                             SDValue &Offset, SDValue &Opc) {
 837   unsigned Opcode = Op->getOpcode();
 838   ISD::MemIndexedMode AM = (Opcode == ISD::LOAD)
 839     ? cast<LoadSDNode>(Op)->getAddressingMode()
 840     : cast<StoreSDNode>(Op)->getAddressingMode();
 841   ARM_AM::AddrOpc AddSub = (AM == ISD::PRE_INC || AM == ISD::POST_INC)
 842     ? ARM_AM::add : ARM_AM::sub;
 843   int Val;
 844   if (isScaledConstantInRange(N, /*Scale=*/1, 0, 0x1000, Val)) { // 12 bits.
 845     if (AddSub == ARM_AM::sub) Val *= -1;
 846     Offset = CurDAG->getRegister(0, MVT::i32);
 847     Opc = CurDAG->getTargetConstant(Val, MVT::i32);
 848     return true;
 849   }
 850
 851   return false;
 852 }
 853
 854
 855 bool ARMDAGToDAGISel::SelectAddrMode2OffsetImm(SDNode *Op, SDValue N,
 856                                             SDValue &Offset, SDValue &Opc) {
 857   unsigned Opcode = Op->getOpcode();
 858   ISD::MemIndexedMode AM = (Opcode == ISD::LOAD)
 859     ? cast<LoadSDNode>(Op)->getAddressingMode()
 860     : cast<StoreSDNode>(Op)->getAddressingMode();
 861   ARM_AM::AddrOpc AddSub = (AM == ISD::PRE_INC || AM == ISD::POST_INC)
 862     ? ARM_AM::add : ARM_AM::sub;
 863   int Val;
 864   if (isScaledConstantInRange(N, /*Scale=*/1, 0, 0x1000, Val)) { // 12 bits.
 865     Offset = CurDAG->getRegister(0, MVT::i32);
 866     Opc = CurDAG->getTargetConstant(ARM_AM::getAM2Opc(AddSub, Val,
 867                                                       ARM_AM::no_shift),
 868                                     MVT::i32);
 869     return true;
 870   }
 871
 872   return false;
 873 }
 874
 875 bool ARMDAGToDAGISel::SelectAddrOffsetNone(SDValue N, SDValue &Base) {
 876   Base = N;
 877   return true;
 878 }
 879
 880 bool ARMDAGToDAGISel::SelectAddrMode3(SDValue N,
 881                                       SDValue &Base, SDValue &Offset,
 882                                       SDValue &Opc) {
 883   if (N.getOpcode() == ISD::SUB) {
 884     // X - C  is canonicalize to X + -C, no need to handle it here.
 885     Base = N.getOperand(0);
 886     Offset = N.getOperand(1);
 887     Opc = CurDAG->getTargetConstant(ARM_AM::getAM3Opc(ARM_AM::sub, 0),MVT::i32);
 888     return true;
 889   }
 890
 891   if (!CurDAG->isBaseWithConstantOffset(N)) {
 892     Base = N;
 893     if (N.getOpcode() == ISD::FrameIndex) {
 894       int FI = cast<FrameIndexSDNode>(N)->getIndex();
 895       Base = CurDAG->getTargetFrameIndex(FI, TLI->getPointerTy());
 896     }
 897     Offset = CurDAG->getRegister(0, MVT::i32);
 898     Opc = CurDAG->getTargetConstant(ARM_AM::getAM3Opc(ARM_AM::add, 0),MVT::i32);
 899     return true;
 900   }
 901
 902   // If the RHS is +/- imm8, fold into addr mode.
 903   int RHSC;
 904   if (isScaledConstantInRange(N.getOperand(1), /*Scale=*/1,
 905                               -256 + 1, 256, RHSC)) { // 8 bits.
 906     Base = N.getOperand(0);
 907     if (Base.getOpcode() == ISD::FrameIndex) {
 908       int FI = cast<FrameIndexSDNode>(Base)->getIndex();
 909       Base = CurDAG->getTargetFrameIndex(FI, TLI->getPointerTy());
 910     }
 911     Offset = CurDAG->getRegister(0, MVT::i32);
 912
 913     ARM_AM::AddrOpc AddSub = ARM_AM::add;
 914     if (RHSC < 0) {
 915       AddSub = ARM_AM::sub;
 916       RHSC = -RHSC;
 917     }
 918     Opc = CurDAG->getTargetConstant(ARM_AM::getAM3Opc(AddSub, RHSC),MVT::i32);
 919     return true;
 920   }
 921
 922   Base = N.getOperand(0);
 923   Offset = N.getOperand(1);
 924   Opc = CurDAG->getTargetConstant(ARM_AM::getAM3Opc(ARM_AM::add, 0), MVT::i32);
 925   return true;
 926 }
 927
 928 bool ARMDAGToDAGISel::SelectAddrMode3Offset(SDNode *Op, SDValue N,
 929                                             SDValue &Offset, SDValue &Opc) {
 930   unsigned Opcode = Op->getOpcode();
 931   ISD::MemIndexedMode AM = (Opcode == ISD::LOAD)
 932     ? cast<LoadSDNode>(Op)->getAddressingMode()
 933     : cast<StoreSDNode>(Op)->getAddressingMode();
 934   ARM_AM::AddrOpc AddSub = (AM == ISD::PRE_INC || AM == ISD::POST_INC)
 935     ? ARM_AM::add : ARM_AM::sub;
 936   int Val;
 937   if (isScaledConstantInRange(N, /*Scale=*/1, 0, 256, Val)) { // 12 bits.
 938     Offset = CurDAG->getRegister(0, MVT::i32);
 939     Opc = CurDAG->getTargetConstant(ARM_AM::getAM3Opc(AddSub, Val), MVT::i32);
 940     return true;
 941   }
 942
 943   Offset = N;
 944   Opc = CurDAG->getTargetConstant(ARM_AM::getAM3Opc(AddSub, 0), MVT::i32);
 945   return true;
 946 }
 947
 948 bool ARMDAGToDAGISel::SelectAddrMode5(SDValue N,
 949                                       SDValue &Base, SDValue &Offset) {
 950   if (!CurDAG->isBaseWithConstantOffset(N)) {
 951     Base = N;
 952     if (N.getOpcode() == ISD::FrameIndex) {
 953       int FI = cast<FrameIndexSDNode>(N)->getIndex();
 954       Base = CurDAG->getTargetFrameIndex(FI, TLI->getPointerTy());
 955     } else if (N.getOpcode() == ARMISD::Wrapper &&
 956                N.getOperand(0).getOpcode() != ISD::TargetGlobalAddress) {
 957       Base = N.getOperand(0);
 958     }
 959     Offset = CurDAG->getTargetConstant(ARM_AM::getAM5Opc(ARM_AM::add, 0),
 960                                        MVT::i32);
 961     return true;
 962   }
 963
 964   // If the RHS is +/- imm8, fold into addr mode.
 965   int RHSC;
 966   if (isScaledConstantInRange(N.getOperand(1), /*Scale=*/4,
 967                               -256 + 1, 256, RHSC)) {
 968     Base = N.getOperand(0);
 969     if (Base.getOpcode() == ISD::FrameIndex) {
 970       int FI = cast<FrameIndexSDNode>(Base)->getIndex();
 971       Base = CurDAG->getTargetFrameIndex(FI, TLI->getPointerTy());
 972     }
 973
 974     ARM_AM::AddrOpc AddSub = ARM_AM::add;
 975     if (RHSC < 0) {
 976       AddSub = ARM_AM::sub;
 977       RHSC = -RHSC;
 978     }
 979     Offset = CurDAG->getTargetConstant(ARM_AM::getAM5Opc(AddSub, RHSC),
 980                                        MVT::i32);
 981     return true;
 982   }
 983
 984   Base = N;
 985   Offset = CurDAG->getTargetConstant(ARM_AM::getAM5Opc(ARM_AM::add, 0),
 986                                      MVT::i32);
 987   return true;
 988 }
 989
 990 bool ARMDAGToDAGISel::SelectAddrMode6(SDNode *Parent, SDValue N, SDValue &Addr,
 991                                       SDValue &Align) {
 992   Addr = N;
 993
 994   unsigned Alignment = 0;
 995   if (LSBaseSDNode *LSN = dyn_cast<LSBaseSDNode>(Parent)) {
 996     // This case occurs only for VLD1-lane/dup and VST1-lane instructions.
 997     // The maximum alignment is equal to the memory size being referenced.
 998     unsigned LSNAlign = LSN->getAlignment();
 999     unsigned MemSize = LSN->getMemoryVT().getSizeInBits() / 8;
1000     if (LSNAlign >= MemSize && MemSize > 1)
1001       Alignment = MemSize;
1002   } else {
1003     // All other uses of addrmode6 are for intrinsics.  For now just record
1004     // the raw alignment value; it will be refined later based on the legal
1005     // alignment operands for the intrinsic.
1006     Alignment = cast<MemIntrinsicSDNode>(Parent)->getAlignment();
1007   }
1008
1009   Align = CurDAG->getTargetConstant(Alignment, MVT::i32);
1010   return true;
1011 }
1012
1013 bool ARMDAGToDAGISel::SelectAddrMode6Offset(SDNode *Op, SDValue N,
1014                                             SDValue &Offset) {
1015   LSBaseSDNode *LdSt = cast<LSBaseSDNode>(Op);
1016   ISD::MemIndexedMode AM = LdSt->getAddressingMode();
1017   if (AM != ISD::POST_INC)
1018     return false;
1019   Offset = N;
1020   if (ConstantSDNode *NC = dyn_cast<ConstantSDNode>(N)) {
1021     if (NC->getZExtValue() * 8 == LdSt->getMemoryVT().getSizeInBits())
1022       Offset = CurDAG->getRegister(0, MVT::i32);
1023   }
1024   return true;
1025 }
1026
1027 bool ARMDAGToDAGISel::SelectAddrModePC(SDValue N,
1028                                        SDValue &Offset, SDValue &Label) {
1029   if (N.getOpcode() == ARMISD::PIC_ADD && N.hasOneUse()) {
1030     Offset = N.getOperand(0);
1031     SDValue N1 = N.getOperand(1);
1032     Label = CurDAG->getTargetConstant(cast<ConstantSDNode>(N1)->getZExtValue(),
1033                                       MVT::i32);
1034     return true;
1035   }
1036
1037   return false;
1038 }
1039
1040
1041 //===----------------------------------------------------------------------===//
1042 //                         Thumb Addressing Modes
1043 //===----------------------------------------------------------------------===//
1044
1045 bool ARMDAGToDAGISel::SelectThumbAddrModeRR(SDValue N,
1046                                             SDValue &Base, SDValue &Offset){
1047   if (N.getOpcode() != ISD::ADD && !CurDAG->isBaseWithConstantOffset(N)) {
1048     ConstantSDNode *NC = dyn_cast<ConstantSDNode>(N);
1049     if (!NC || !NC->isNullValue())
1050       return false;
1051
1052     Base = Offset = N;
1053     return true;
1054   }
1055
1056   Base = N.getOperand(0);
1057   Offset = N.getOperand(1);
1058   return true;
1059 }
1060
1061 bool
1062 ARMDAGToDAGISel::SelectThumbAddrModeRI(SDValue N, SDValue &Base,
1063                                        SDValue &Offset, unsigned Scale) {
1064   if (Scale == 4) {
1065     SDValue TmpBase, TmpOffImm;
1066     if (SelectThumbAddrModeSP(N, TmpBase, TmpOffImm))
1067       return false;  // We want to select tLDRspi / tSTRspi instead.
1068
1069     if (N.getOpcode() == ARMISD::Wrapper &&
1070         N.getOperand(0).getOpcode() == ISD::TargetConstantPool)
1071       return false;  // We want to select tLDRpci instead.
1072   }
1073
1074   if (!CurDAG->isBaseWithConstantOffset(N))
1075     return false;
1076
1077   // Thumb does not have [sp, r] address mode.
1078   RegisterSDNode *LHSR = dyn_cast<RegisterSDNode>(N.getOperand(0));
1079   RegisterSDNode *RHSR = dyn_cast<RegisterSDNode>(N.getOperand(1));
1080   if ((LHSR && LHSR->getReg() == ARM::SP) ||
1081       (RHSR && RHSR->getReg() == ARM::SP))
1082     return false;
1083
1084   // FIXME: Why do we explicitly check for a match here and then return false?
1085   // Presumably to allow something else to match, but shouldn't this be
1086   // documented?
1087   int RHSC;
1088   if (isScaledConstantInRange(N.getOperand(1), Scale, 0, 32, RHSC))
1089     return false;
1090
1091   Base = N.getOperand(0);
1092   Offset = N.getOperand(1);
1093   return true;
1094 }
1095
1096 bool
1097 ARMDAGToDAGISel::SelectThumbAddrModeRI5S1(SDValue N,
1098                                           SDValue &Base,
1099                                           SDValue &Offset) {
1100   return SelectThumbAddrModeRI(N, Base, Offset, 1);
1101 }
1102
1103 bool
1104 ARMDAGToDAGISel::SelectThumbAddrModeRI5S2(SDValue N,
1105                                           SDValue &Base,
1106                                           SDValue &Offset) {
1107   return SelectThumbAddrModeRI(N, Base, Offset, 2);
1108 }
1109
1110 bool
1111 ARMDAGToDAGISel::SelectThumbAddrModeRI5S4(SDValue N,
1112                                           SDValue &Base,
1113                                           SDValue &Offset) {
1114   return SelectThumbAddrModeRI(N, Base, Offset, 4);
1115 }
1116
1117 bool
1118 ARMDAGToDAGISel::SelectThumbAddrModeImm5S(SDValue N, unsigned Scale,
1119                                           SDValue &Base, SDValue &OffImm) {
1120   if (Scale == 4) {
1121     SDValue TmpBase, TmpOffImm;
1122     if (SelectThumbAddrModeSP(N, TmpBase, TmpOffImm))
1123       return false;  // We want to select tLDRspi / tSTRspi instead.
1124
1125     if (N.getOpcode() == ARMISD::Wrapper &&
1126         N.getOperand(0).getOpcode() == ISD::TargetConstantPool)
1127       return false;  // We want to select tLDRpci instead.
1128   }
1129
1130   if (!CurDAG->isBaseWithConstantOffset(N)) {
1131     if (N.getOpcode() == ARMISD::Wrapper &&
1132         N.getOperand(0).getOpcode() != ISD::TargetGlobalAddress) {
1133       Base = N.getOperand(0);
1134     } else {
1135       Base = N;
1136     }
1137
1138     OffImm = CurDAG->getTargetConstant(0, MVT::i32);
1139     return true;
1140   }
1141
1142   RegisterSDNode *LHSR = dyn_cast<RegisterSDNode>(N.getOperand(0));
1143   RegisterSDNode *RHSR = dyn_cast<RegisterSDNode>(N.getOperand(1));
1144   if ((LHSR && LHSR->getReg() == ARM::SP) ||
1145       (RHSR && RHSR->getReg() == ARM::SP)) {
1146     ConstantSDNode *LHS = dyn_cast<ConstantSDNode>(N.getOperand(0));
1147     ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(N.getOperand(1));
1148     unsigned LHSC = LHS ? LHS->getZExtValue() : 0;
1149     unsigned RHSC = RHS ? RHS->getZExtValue() : 0;
1150
1151     // Thumb does not have [sp, #imm5] address mode for non-zero imm5.
1152     if (LHSC != 0 || RHSC != 0) return false;
1153
1154     Base = N;
1155     OffImm = CurDAG->getTargetConstant(0, MVT::i32);
1156     return true;
1157   }
1158
1159   // If the RHS is + imm5 * scale, fold into addr mode.
1160   int RHSC;
1161   if (isScaledConstantInRange(N.getOperand(1), Scale, 0, 32, RHSC)) {
1162     Base = N.getOperand(0);
1163     OffImm = CurDAG->getTargetConstant(RHSC, MVT::i32);
1164     return true;
1165   }
1166
1167   Base = N.getOperand(0);
1168   OffImm = CurDAG->getTargetConstant(0, MVT::i32);
1169   return true;
1170 }
1171
1172 bool
1173 ARMDAGToDAGISel::SelectThumbAddrModeImm5S4(SDValue N, SDValue &Base,
1174                                            SDValue &OffImm) {
1175   return SelectThumbAddrModeImm5S(N, 4, Base, OffImm);
1176 }
1177
1178 bool
1179 ARMDAGToDAGISel::SelectThumbAddrModeImm5S2(SDValue N, SDValue &Base,
1180                                            SDValue &OffImm) {
1181   return SelectThumbAddrModeImm5S(N, 2, Base, OffImm);
1182 }
1183
1184 bool
1185 ARMDAGToDAGISel::SelectThumbAddrModeImm5S1(SDValue N, SDValue &Base,
1186                                            SDValue &OffImm) {
1187   return SelectThumbAddrModeImm5S(N, 1, Base, OffImm);
1188 }
1189
1190 bool ARMDAGToDAGISel::SelectThumbAddrModeSP(SDValue N,
1191                                             SDValue &Base, SDValue &OffImm) {
1192   if (N.getOpcode() == ISD::FrameIndex) {
1193     int FI = cast<FrameIndexSDNode>(N)->getIndex();
1194     Base = CurDAG->getTargetFrameIndex(FI, TLI->getPointerTy());
1195     OffImm = CurDAG->getTargetConstant(0, MVT::i32);
1196     return true;
1197   }
1198
1199   if (!CurDAG->isBaseWithConstantOffset(N))
1200     return false;
1201
1202   RegisterSDNode *LHSR = dyn_cast<RegisterSDNode>(N.getOperand(0));
1203   if (N.getOperand(0).getOpcode() == ISD::FrameIndex ||
1204       (LHSR && LHSR->getReg() == ARM::SP)) {
1205     // If the RHS is + imm8 * scale, fold into addr mode.
1206     int RHSC;
1207     if (isScaledConstantInRange(N.getOperand(1), /*Scale=*/4, 0, 256, RHSC)) {
1208       Base = N.getOperand(0);
1209       if (Base.getOpcode() == ISD::FrameIndex) {
1210         int FI = cast<FrameIndexSDNode>(Base)->getIndex();
1211         Base = CurDAG->getTargetFrameIndex(FI, TLI->getPointerTy());
1212       }
1213       OffImm = CurDAG->getTargetConstant(RHSC, MVT::i32);
1214       return true;
1215     }
1216   }
1217
1218   return false;
1219 }
1220
1221
1222 //===----------------------------------------------------------------------===//
1223 //                        Thumb 2 Addressing Modes
1224 //===----------------------------------------------------------------------===//
1225
1226
1227 bool ARMDAGToDAGISel::SelectT2ShifterOperandReg(SDValue N, SDValue &BaseReg,
1228                                                 SDValue &Opc) {
1229   if (DisableShifterOp)
1230     return false;
1231
1232   ARM_AM::ShiftOpc ShOpcVal = ARM_AM::getShiftOpcForNode(N.getOpcode());
1233
1234   // Don't match base register only case. That is matched to a separate
1235   // lower complexity pattern with explicit register operand.
1236   if (ShOpcVal == ARM_AM::no_shift) return false;
1237
1238   BaseReg = N.getOperand(0);
1239   unsigned ShImmVal = 0;
1240   if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(N.getOperand(1))) {
1241     ShImmVal = RHS->getZExtValue() & 31;
1242     Opc = getI32Imm(ARM_AM::getSORegOpc(ShOpcVal, ShImmVal));
1243     return true;
1244   }
1245
1246   return false;
1247 }
1248
1249 bool ARMDAGToDAGISel::SelectT2AddrModeImm12(SDValue N,
1250                                             SDValue &Base, SDValue &OffImm) {
1251   // Match simple R + imm12 operands.
1252
1253   // Base only.
1254   if (N.getOpcode() != ISD::ADD && N.getOpcode() != ISD::SUB &&
1255       !CurDAG->isBaseWithConstantOffset(N)) {
1256     if (N.getOpcode() == ISD::FrameIndex) {
1257       // Match frame index.
1258       int FI = cast<FrameIndexSDNode>(N)->getIndex();
1259       Base = CurDAG->getTargetFrameIndex(FI, TLI->getPointerTy());
1260       OffImm  = CurDAG->getTargetConstant(0, MVT::i32);
1261       return true;
1262     }
1263
1264     if (N.getOpcode() == ARMISD::Wrapper &&
1265         N.getOperand(0).getOpcode() != ISD::TargetGlobalAddress) {
1266       Base = N.getOperand(0);
1267       if (Base.getOpcode() == ISD::TargetConstantPool)
1268         return false;  // We want to select t2LDRpci instead.
1269     } else
1270       Base = N;
1271     OffImm  = CurDAG->getTargetConstant(0, MVT::i32);
1272     return true;
1273   }
1274
1275   if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(N.getOperand(1))) {
1276     if (SelectT2AddrModeImm8(N, Base, OffImm))
1277       // Let t2LDRi8 handle (R - imm8).
1278       return false;
1279
1280     int RHSC = (int)RHS->getZExtValue();
1281     if (N.getOpcode() == ISD::SUB)
1282       RHSC = -RHSC;
1283
1284     if (RHSC >= 0 && RHSC < 0x1000) { // 12 bits (unsigned)
1285       Base   = N.getOperand(0);
1286       if (Base.getOpcode() == ISD::FrameIndex) {
1287         int FI = cast<FrameIndexSDNode>(Base)->getIndex();
1288         Base = CurDAG->getTargetFrameIndex(FI, TLI->getPointerTy());
1289       }
1290       OffImm = CurDAG->getTargetConstant(RHSC, MVT::i32);
1291       return true;
1292     }
1293   }
1294
1295   // Base only.
1296   Base = N;
1297   OffImm  = CurDAG->getTargetConstant(0, MVT::i32);
1298   return true;
1299 }
1300
1301 bool ARMDAGToDAGISel::SelectT2AddrModeImm8(SDValue N,
1302                                            SDValue &Base, SDValue &OffImm) {
1303   // Match simple R - imm8 operands.
1304   if (N.getOpcode() != ISD::ADD && N.getOpcode() != ISD::SUB &&
1305       !CurDAG->isBaseWithConstantOffset(N))
1306     return false;
1307
1308   if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(N.getOperand(1))) {
1309     int RHSC = (int)RHS->getSExtValue();
1310     if (N.getOpcode() == ISD::SUB)
1311       RHSC = -RHSC;
1312
1313     if ((RHSC >= -255) && (RHSC < 0)) { // 8 bits (always negative)
1314       Base = N.getOperand(0);
1315       if (Base.getOpcode() == ISD::FrameIndex) {
1316         int FI = cast<FrameIndexSDNode>(Base)->getIndex();
1317         Base = CurDAG->getTargetFrameIndex(FI, TLI->getPointerTy());
1318       }
1319       OffImm = CurDAG->getTargetConstant(RHSC, MVT::i32);
1320       return true;
1321     }
1322   }
1323
1324   return false;
1325 }
1326
1327 bool ARMDAGToDAGISel::SelectT2AddrModeImm8Offset(SDNode *Op, SDValue N,
1328                                                  SDValue &OffImm){
1329   unsigned Opcode = Op->getOpcode();
1330   ISD::MemIndexedMode AM = (Opcode == ISD::LOAD)
1331     ? cast<LoadSDNode>(Op)->getAddressingMode()
1332     : cast<StoreSDNode>(Op)->getAddressingMode();
1333   int RHSC;
1334   if (isScaledConstantInRange(N, /*Scale=*/1, 0, 0x100, RHSC)) { // 8 bits.
1335     OffImm = ((AM == ISD::PRE_INC) || (AM == ISD::POST_INC))
1336       ? CurDAG->getTargetConstant(RHSC, MVT::i32)
1337       : CurDAG->getTargetConstant(-RHSC, MVT::i32);
1338     return true;
1339   }
1340
1341   return false;
1342 }
1343
1344 bool ARMDAGToDAGISel::SelectT2AddrModeSoReg(SDValue N,
1345                                             SDValue &Base,
1346                                             SDValue &OffReg, SDValue &ShImm) {
1347   // (R - imm8) should be handled by t2LDRi8. The rest are handled by t2LDRi12.
1348   if (N.getOpcode() != ISD::ADD && !CurDAG->isBaseWithConstantOffset(N))
1349     return false;
1350
1351   // Leave (R + imm12) for t2LDRi12, (R - imm8) for t2LDRi8.
1352   if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(N.getOperand(1))) {
1353     int RHSC = (int)RHS->getZExtValue();
1354     if (RHSC >= 0 && RHSC < 0x1000) // 12 bits (unsigned)
1355       return false;
1356     else if (RHSC < 0 && RHSC >= -255) // 8 bits
1357       return false;
1358   }
1359
1360   // Look for (R + R) or (R + (R << [1,2,3])).
1361   unsigned ShAmt = 0;
1362   Base   = N.getOperand(0);
1363   OffReg = N.getOperand(1);
1364
1365   // Swap if it is ((R << c) + R).
1366   ARM_AM::ShiftOpc ShOpcVal = ARM_AM::getShiftOpcForNode(OffReg.getOpcode());
1367   if (ShOpcVal != ARM_AM::lsl) {
1368     ShOpcVal = ARM_AM::getShiftOpcForNode(Base.getOpcode());
1369     if (ShOpcVal == ARM_AM::lsl)
1370       std::swap(Base, OffReg);
1371   }
1372
1373   if (ShOpcVal == ARM_AM::lsl) {
1374     // Check to see if the RHS of the shift is a constant, if not, we can't fold
1375     // it.
1376     if (ConstantSDNode *Sh = dyn_cast<ConstantSDNode>(OffReg.getOperand(1))) {
1377       ShAmt = Sh->getZExtValue();
1378       if (ShAmt < 4 && isShifterOpProfitable(OffReg, ShOpcVal, ShAmt))
1379         OffReg = OffReg.getOperand(0);
1380       else {
1381         ShAmt = 0;
1382       }
1383     }
1384   }
1385
1386   ShImm = CurDAG->getTargetConstant(ShAmt, MVT::i32);
1387
1388   return true;
1389 }
1390
1391 bool ARMDAGToDAGISel::SelectT2AddrModeExclusive(SDValue N, SDValue &Base,
1392                                                 SDValue &OffImm) {
1393   // This *must* succeed since it's used for the irreplaceable ldrex and strex
1394   // instructions.
1395   Base = N;
1396   OffImm = CurDAG->getTargetConstant(0, MVT::i32);
1397
1398   if (N.getOpcode() != ISD::ADD || !CurDAG->isBaseWithConstantOffset(N))
1399     return true;
1400
1401   ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(N.getOperand(1));
1402   if (!RHS)
1403     return true;
1404
1405   uint32_t RHSC = (int)RHS->getZExtValue();
1406   if (RHSC > 1020 || RHSC % 4 != 0)
1407     return true;
1408
1409   Base = N.getOperand(0);
1410   if (Base.getOpcode() == ISD::FrameIndex) {
1411     int FI = cast<FrameIndexSDNode>(Base)->getIndex();
1412     Base = CurDAG->getTargetFrameIndex(FI, TLI->getPointerTy());
1413   }
1414
1415   OffImm = CurDAG->getTargetConstant(RHSC / 4, MVT::i32);
1416   return true;
1417 }
1418
1419 //===--------------------------------------------------------------------===//
1420
1421 /// getAL - Returns a ARMCC::AL immediate node.
1422 static inline SDValue getAL(SelectionDAG *CurDAG) {
1423   return CurDAG->getTargetConstant((uint64_t)ARMCC::AL, MVT::i32);
1424 }
1425
1426 SDNode *ARMDAGToDAGISel::SelectARMIndexedLoad(SDNode *N) {
1427   LoadSDNode *LD = cast<LoadSDNode>(N);
1428   ISD::MemIndexedMode AM = LD->getAddressingMode();
1429   if (AM == ISD::UNINDEXED)
1430     return nullptr;
1431
1432   EVT LoadedVT = LD->getMemoryVT();
1433   SDValue Offset, AMOpc;
1434   bool isPre = (AM == ISD::PRE_INC) || (AM == ISD::PRE_DEC);
1435   unsigned Opcode = 0;
1436   bool Match = false;
1437   if (LoadedVT == MVT::i32 && isPre &&
1438       SelectAddrMode2OffsetImmPre(N, LD->getOffset(), Offset, AMOpc)) {
1439     Opcode = ARM::LDR_PRE_IMM;
1440     Match = true;
1441   } else if (LoadedVT == MVT::i32 && !isPre &&
1442       SelectAddrMode2OffsetImm(N, LD->getOffset(), Offset, AMOpc)) {
1443     Opcode = ARM::LDR_POST_IMM;
1444     Match = true;
1445   } else if (LoadedVT == MVT::i32 &&
1446       SelectAddrMode2OffsetReg(N, LD->getOffset(), Offset, AMOpc)) {
1447     Opcode = isPre ? ARM::LDR_PRE_REG : ARM::LDR_POST_REG;
1448     Match = true;
1449
1450   } else if (LoadedVT == MVT::i16 &&
1451              SelectAddrMode3Offset(N, LD->getOffset(), Offset, AMOpc)) {
1452     Match = true;
1453     Opcode = (LD->getExtensionType() == ISD::SEXTLOAD)
1454       ? (isPre ? ARM::LDRSH_PRE : ARM::LDRSH_POST)
1455       : (isPre ? ARM::LDRH_PRE : ARM::LDRH_POST);
1456   } else if (LoadedVT == MVT::i8 || LoadedVT == MVT::i1) {
1457     if (LD->getExtensionType() == ISD::SEXTLOAD) {
1458       if (SelectAddrMode3Offset(N, LD->getOffset(), Offset, AMOpc)) {
1459         Match = true;
1460         Opcode = isPre ? ARM::LDRSB_PRE : ARM::LDRSB_POST;
1461       }
1462     } else {
1463       if (isPre &&
1464           SelectAddrMode2OffsetImmPre(N, LD->getOffset(), Offset, AMOpc)) {
1465         Match = true;
1466         Opcode = ARM::LDRB_PRE_IMM;
1467       } else if (!isPre &&
1468                   SelectAddrMode2OffsetImm(N, LD->getOffset(), Offset, AMOpc)) {
1469         Match = true;
1470         Opcode = ARM::LDRB_POST_IMM;
1471       } else if (SelectAddrMode2OffsetReg(N, LD->getOffset(), Offset, AMOpc)) {
1472         Match = true;
1473         Opcode = isPre ? ARM::LDRB_PRE_REG : ARM::LDRB_POST_REG;
1474       }
1475     }
1476   }
1477
1478   if (Match) {
1479     if (Opcode == ARM::LDR_PRE_IMM || Opcode == ARM::LDRB_PRE_IMM) {
1480       SDValue Chain = LD->getChain();
1481       SDValue Base = LD->getBasePtr();
1482       SDValue Ops[]= { Base, AMOpc, getAL(CurDAG),
1483                        CurDAG->getRegister(0, MVT::i32), Chain };
1484       return CurDAG->getMachineNode(Opcode, SDLoc(N), MVT::i32,
1485                                     MVT::i32, MVT::Other, Ops);
1486     } else {
1487       SDValue Chain = LD->getChain();
1488       SDValue Base = LD->getBasePtr();
1489       SDValue Ops[]= { Base, Offset, AMOpc, getAL(CurDAG),
1490                        CurDAG->getRegister(0, MVT::i32), Chain };
1491       return CurDAG->getMachineNode(Opcode, SDLoc(N), MVT::i32,
1492                                     MVT::i32, MVT::Other, Ops);
1493     }
1494   }
1495
1496   return nullptr;
1497 }
1498
1499 SDNode *ARMDAGToDAGISel::SelectT2IndexedLoad(SDNode *N) {
1500   LoadSDNode *LD = cast<LoadSDNode>(N);
1501   ISD::MemIndexedMode AM = LD->getAddressingMode();
1502   if (AM == ISD::UNINDEXED)
1503     return nullptr;
1504
1505   EVT LoadedVT = LD->getMemoryVT();
1506   bool isSExtLd = LD->getExtensionType() == ISD::SEXTLOAD;
1507   SDValue Offset;
1508   bool isPre = (AM == ISD::PRE_INC) || (AM == ISD::PRE_DEC);
1509   unsigned Opcode = 0;
1510   bool Match = false;
1511   if (SelectT2AddrModeImm8Offset(N, LD->getOffset(), Offset)) {
1512     switch (LoadedVT.getSimpleVT().SimpleTy) {
1513     case MVT::i32:
1514       Opcode = isPre ? ARM::t2LDR_PRE : ARM::t2LDR_POST;
1515       break;
1516     case MVT::i16:
1517       if (isSExtLd)
1518         Opcode = isPre ? ARM::t2LDRSH_PRE : ARM::t2LDRSH_POST;
1519       else
1520         Opcode = isPre ? ARM::t2LDRH_PRE : ARM::t2LDRH_POST;
1521       break;
1522     case MVT::i8:
1523     case MVT::i1:
1524       if (isSExtLd)
1525         Opcode = isPre ? ARM::t2LDRSB_PRE : ARM::t2LDRSB_POST;
1526       else
1527         Opcode = isPre ? ARM::t2LDRB_PRE : ARM::t2LDRB_POST;
1528       break;
1529     default:
1530       return nullptr;
1531     }
1532     Match = true;
1533   }
1534
1535   if (Match) {
1536     SDValue Chain = LD->getChain();
1537     SDValue Base = LD->getBasePtr();
1538     SDValue Ops[]= { Base, Offset, getAL(CurDAG),
1539                      CurDAG->getRegister(0, MVT::i32), Chain };
1540     return CurDAG->getMachineNode(Opcode, SDLoc(N), MVT::i32, MVT::i32,
1541                                   MVT::Other, Ops);
1542   }
1543
1544   return nullptr;
1545 }
1546
1547 /// \brief Form a GPRPair pseudo register from a pair of GPR regs.
1548 SDNode *ARMDAGToDAGISel::createGPRPairNode(EVT VT, SDValue V0, SDValue V1) {
1549   SDLoc dl(V0.getNode());
1550   SDValue RegClass =
1551     CurDAG->getTargetConstant(ARM::GPRPairRegClassID, MVT::i32);
1552   SDValue SubReg0 = CurDAG->getTargetConstant(ARM::gsub_0, MVT::i32);
1553   SDValue SubReg1 = CurDAG->getTargetConstant(ARM::gsub_1, MVT::i32);
1554   const SDValue Ops[] = { RegClass, V0, SubReg0, V1, SubReg1 };
1555   return CurDAG->getMachineNode(TargetOpcode::REG_SEQUENCE, dl, VT, Ops);
1556 }
1557
1558 /// \brief Form a D register from a pair of S registers.
1559 SDNode *ARMDAGToDAGISel::createSRegPairNode(EVT VT, SDValue V0, SDValue V1) {
1560   SDLoc dl(V0.getNode());
1561   SDValue RegClass =
1562     CurDAG->getTargetConstant(ARM::DPR_VFP2RegClassID, MVT::i32);
1563   SDValue SubReg0 = CurDAG->getTargetConstant(ARM::ssub_0, MVT::i32);
1564   SDValue SubReg1 = CurDAG->getTargetConstant(ARM::ssub_1, MVT::i32);
1565   const SDValue Ops[] = { RegClass, V0, SubReg0, V1, SubReg1 };
1566   return CurDAG->getMachineNode(TargetOpcode::REG_SEQUENCE, dl, VT, Ops);
1567 }
1568
1569 /// \brief Form a quad register from a pair of D registers.
1570 SDNode *ARMDAGToDAGISel::createDRegPairNode(EVT VT, SDValue V0, SDValue V1) {
1571   SDLoc dl(V0.getNode());
1572   SDValue RegClass = CurDAG->getTargetConstant(ARM::QPRRegClassID, MVT::i32);
1573   SDValue SubReg0 = CurDAG->getTargetConstant(ARM::dsub_0, MVT::i32);
1574   SDValue SubReg1 = CurDAG->getTargetConstant(ARM::dsub_1, MVT::i32);
1575   const SDValue Ops[] = { RegClass, V0, SubReg0, V1, SubReg1 };
1576   return CurDAG->getMachineNode(TargetOpcode::REG_SEQUENCE, dl, VT, Ops);
1577 }
1578
1579 /// \brief Form 4 consecutive D registers from a pair of Q registers.
1580 SDNode *ARMDAGToDAGISel::createQRegPairNode(EVT VT, SDValue V0, SDValue V1) {
1581   SDLoc dl(V0.getNode());
1582   SDValue RegClass = CurDAG->getTargetConstant(ARM::QQPRRegClassID, MVT::i32);
1583   SDValue SubReg0 = CurDAG->getTargetConstant(ARM::qsub_0, MVT::i32);
1584   SDValue SubReg1 = CurDAG->getTargetConstant(ARM::qsub_1, MVT::i32);
1585   const SDValue Ops[] = { RegClass, V0, SubReg0, V1, SubReg1 };
1586   return CurDAG->getMachineNode(TargetOpcode::REG_SEQUENCE, dl, VT, Ops);
1587 }
1588
1589 /// \brief Form 4 consecutive S registers.
1590 SDNode *ARMDAGToDAGISel::createQuadSRegsNode(EVT VT, SDValue V0, SDValue V1,
1591                                    SDValue V2, SDValue V3) {
1592   SDLoc dl(V0.getNode());
1593   SDValue RegClass =
1594     CurDAG->getTargetConstant(ARM::QPR_VFP2RegClassID, MVT::i32);
1595   SDValue SubReg0 = CurDAG->getTargetConstant(ARM::ssub_0, MVT::i32);
1596   SDValue SubReg1 = CurDAG->getTargetConstant(ARM::ssub_1, MVT::i32);
1597   SDValue SubReg2 = CurDAG->getTargetConstant(ARM::ssub_2, MVT::i32);
1598   SDValue SubReg3 = CurDAG->getTargetConstant(ARM::ssub_3, MVT::i32);
1599   const SDValue Ops[] = { RegClass, V0, SubReg0, V1, SubReg1,
1600                                     V2, SubReg2, V3, SubReg3 };
1601   return CurDAG->getMachineNode(TargetOpcode::REG_SEQUENCE, dl, VT, Ops);
1602 }
1603
1604 /// \brief Form 4 consecutive D registers.
1605 SDNode *ARMDAGToDAGISel::createQuadDRegsNode(EVT VT, SDValue V0, SDValue V1,
1606                                    SDValue V2, SDValue V3) {
1607   SDLoc dl(V0.getNode());
1608   SDValue RegClass = CurDAG->getTargetConstant(ARM::QQPRRegClassID, MVT::i32);
1609   SDValue SubReg0 = CurDAG->getTargetConstant(ARM::dsub_0, MVT::i32);
1610   SDValue SubReg1 = CurDAG->getTargetConstant(ARM::dsub_1, MVT::i32);
1611   SDValue SubReg2 = CurDAG->getTargetConstant(ARM::dsub_2, MVT::i32);
1612   SDValue SubReg3 = CurDAG->getTargetConstant(ARM::dsub_3, MVT::i32);
1613   const SDValue Ops[] = { RegClass, V0, SubReg0, V1, SubReg1,
1614                                     V2, SubReg2, V3, SubReg3 };
1615   return CurDAG->getMachineNode(TargetOpcode::REG_SEQUENCE, dl, VT, Ops);
1616 }
1617
1618 /// \brief Form 4 consecutive Q registers.
1619 SDNode *ARMDAGToDAGISel::createQuadQRegsNode(EVT VT, SDValue V0, SDValue V1,
1620                                    SDValue V2, SDValue V3) {
1621   SDLoc dl(V0.getNode());
1622   SDValue RegClass = CurDAG->getTargetConstant(ARM::QQQQPRRegClassID, MVT::i32);
1623   SDValue SubReg0 = CurDAG->getTargetConstant(ARM::qsub_0, MVT::i32);
1624   SDValue SubReg1 = CurDAG->getTargetConstant(ARM::qsub_1, MVT::i32);
1625   SDValue SubReg2 = CurDAG->getTargetConstant(ARM::qsub_2, MVT::i32);
1626   SDValue SubReg3 = CurDAG->getTargetConstant(ARM::qsub_3, MVT::i32);
1627   const SDValue Ops[] = { RegClass, V0, SubReg0, V1, SubReg1,
1628                                     V2, SubReg2, V3, SubReg3 };
1629   return CurDAG->getMachineNode(TargetOpcode::REG_SEQUENCE, dl, VT, Ops);
1630 }
1631
1632 /// GetVLDSTAlign - Get the alignment (in bytes) for the alignment operand
1633 /// of a NEON VLD or VST instruction.  The supported values depend on the
1634 /// number of registers being loaded.
1635 SDValue ARMDAGToDAGISel::GetVLDSTAlign(SDValue Align, unsigned NumVecs,
1636                                        bool is64BitVector) {
1637   unsigned NumRegs = NumVecs;
1638   if (!is64BitVector && NumVecs < 3)
1639     NumRegs *= 2;
1640
1641   unsigned Alignment = cast<ConstantSDNode>(Align)->getZExtValue();
1642   if (Alignment >= 32 && NumRegs == 4)
1643     Alignment = 32;
1644   else if (Alignment >= 16 && (NumRegs == 2 || NumRegs == 4))
1645     Alignment = 16;
1646   else if (Alignment >= 8)
1647     Alignment = 8;
1648   else
1649     Alignment = 0;
1650
1651   return CurDAG->getTargetConstant(Alignment, MVT::i32);
1652 }
1653
1654 static bool isVLDfixed(unsigned Opc)
1655 {
1656   switch (Opc) {
1657   default: return false;
1658   case ARM::VLD1d8wb_fixed : return true;
1659   case ARM::VLD1d16wb_fixed : return true;
1660   case ARM::VLD1d64Qwb_fixed : return true;
1661   case ARM::VLD1d32wb_fixed : return true;
1662   case ARM::VLD1d64wb_fixed : return true;
1663   case ARM::VLD1d64TPseudoWB_fixed : return true;
1664   case ARM::VLD1d64QPseudoWB_fixed : return true;
1665   case ARM::VLD1q8wb_fixed : return true;
1666   case ARM::VLD1q16wb_fixed : return true;
1667   case ARM::VLD1q32wb_fixed : return true;
1668   case ARM::VLD1q64wb_fixed : return true;
1669   case ARM::VLD2d8wb_fixed : return true;
1670   case ARM::VLD2d16wb_fixed : return true;
1671   case ARM::VLD2d32wb_fixed : return true;
1672   case ARM::VLD2q8PseudoWB_fixed : return true;
1673   case ARM::VLD2q16PseudoWB_fixed : return true;
1674   case ARM::VLD2q32PseudoWB_fixed : return true;
1675   case ARM::VLD2DUPd8wb_fixed : return true;
1676   case ARM::VLD2DUPd16wb_fixed : return true;
1677   case ARM::VLD2DUPd32wb_fixed : return true;
1678   }
1679 }
1680
1681 static bool isVSTfixed(unsigned Opc)
1682 {
1683   switch (Opc) {
1684   default: return false;
1685   case ARM::VST1d8wb_fixed : return true;
1686   case ARM::VST1d16wb_fixed : return true;
1687   case ARM::VST1d32wb_fixed : return true;
1688   case ARM::VST1d64wb_fixed : return true;
1689   case ARM::VST1q8wb_fixed : return true;
1690   case ARM::VST1q16wb_fixed : return true;
1691   case ARM::VST1q32wb_fixed : return true;
1692   case ARM::VST1q64wb_fixed : return true;
1693   case ARM::VST1d64TPseudoWB_fixed : return true;
1694   case ARM::VST1d64QPseudoWB_fixed : return true;
1695   case ARM::VST2d8wb_fixed : return true;
1696   case ARM::VST2d16wb_fixed : return true;
1697   case ARM::VST2d32wb_fixed : return true;
1698   case ARM::VST2q8PseudoWB_fixed : return true;
1699   case ARM::VST2q16PseudoWB_fixed : return true;
1700   case ARM::VST2q32PseudoWB_fixed : return true;
1701   }
1702 }
1703
1704 // Get the register stride update opcode of a VLD/VST instruction that
1705 // is otherwise equivalent to the given fixed stride updating instruction.
1706 static unsigned getVLDSTRegisterUpdateOpcode(unsigned Opc) {
1707   assert((isVLDfixed(Opc) || isVSTfixed(Opc))
1708     && "Incorrect fixed stride updating instruction.");
1709   switch (Opc) {
1710   default: break;
1711   case ARM::VLD1d8wb_fixed: return ARM::VLD1d8wb_register;
1712   case ARM::VLD1d16wb_fixed: return ARM::VLD1d16wb_register;
1713   case ARM::VLD1d32wb_fixed: return ARM::VLD1d32wb_register;
1714   case ARM::VLD1d64wb_fixed: return ARM::VLD1d64wb_register;
1715   case ARM::VLD1q8wb_fixed: return ARM::VLD1q8wb_register;
1716   case ARM::VLD1q16wb_fixed: return ARM::VLD1q16wb_register;
1717   case ARM::VLD1q32wb_fixed: return ARM::VLD1q32wb_register;
1718   case ARM::VLD1q64wb_fixed: return ARM::VLD1q64wb_register;
1719   case ARM::VLD1d64Twb_fixed: return ARM::VLD1d64Twb_register;
1720   case ARM::VLD1d64Qwb_fixed: return ARM::VLD1d64Qwb_register;
1721   case ARM::VLD1d64TPseudoWB_fixed: return ARM::VLD1d64TPseudoWB_register;
1722   case ARM::VLD1d64QPseudoWB_fixed: return ARM::VLD1d64QPseudoWB_register;
1723
1724   case ARM::VST1d8wb_fixed: return ARM::VST1d8wb_register;
1725   case ARM::VST1d16wb_fixed: return ARM::VST1d16wb_register;
1726   case ARM::VST1d32wb_fixed: return ARM::VST1d32wb_register;
1727   case ARM::VST1d64wb_fixed: return ARM::VST1d64wb_register;
1728   case ARM::VST1q8wb_fixed: return ARM::VST1q8wb_register;
1729   case ARM::VST1q16wb_fixed: return ARM::VST1q16wb_register;
1730   case ARM::VST1q32wb_fixed: return ARM::VST1q32wb_register;
1731   case ARM::VST1q64wb_fixed: return ARM::VST1q64wb_register;
1732   case ARM::VST1d64TPseudoWB_fixed: return ARM::VST1d64TPseudoWB_register;
1733   case ARM::VST1d64QPseudoWB_fixed: return ARM::VST1d64QPseudoWB_register;
1734
1735   case ARM::VLD2d8wb_fixed: return ARM::VLD2d8wb_register;
1736   case ARM::VLD2d16wb_fixed: return ARM::VLD2d16wb_register;
1737   case ARM::VLD2d32wb_fixed: return ARM::VLD2d32wb_register;
1738   case ARM::VLD2q8PseudoWB_fixed: return ARM::VLD2q8PseudoWB_register;
1739   case ARM::VLD2q16PseudoWB_fixed: return ARM::VLD2q16PseudoWB_register;
1740   case ARM::VLD2q32PseudoWB_fixed: return ARM::VLD2q32PseudoWB_register;
1741
1742   case ARM::VST2d8wb_fixed: return ARM::VST2d8wb_register;
1743   case ARM::VST2d16wb_fixed: return ARM::VST2d16wb_register;
1744   case ARM::VST2d32wb_fixed: return ARM::VST2d32wb_register;
1745   case ARM::VST2q8PseudoWB_fixed: return ARM::VST2q8PseudoWB_register;
1746   case ARM::VST2q16PseudoWB_fixed: return ARM::VST2q16PseudoWB_register;
1747   case ARM::VST2q32PseudoWB_fixed: return ARM::VST2q32PseudoWB_register;
1748
1749   case ARM::VLD2DUPd8wb_fixed: return ARM::VLD2DUPd8wb_register;
1750   case ARM::VLD2DUPd16wb_fixed: return ARM::VLD2DUPd16wb_register;
1751   case ARM::VLD2DUPd32wb_fixed: return ARM::VLD2DUPd32wb_register;
1752   }
1753   return Opc; // If not one we handle, return it unchanged.
1754 }
1755
1756 SDNode *ARMDAGToDAGISel::SelectVLD(SDNode *N, bool isUpdating, unsigned NumVecs,
1757                                    const uint16_t *DOpcodes,
1758                                    const uint16_t *QOpcodes0,
1759                                    const uint16_t *QOpcodes1) {
1760   assert(NumVecs >= 1 && NumVecs <= 4 && "VLD NumVecs out-of-range");
1761   SDLoc dl(N);
1762
1763   SDValue MemAddr, Align;
1764   unsigned AddrOpIdx = isUpdating ? 1 : 2;
1765   if (!SelectAddrMode6(N, N->getOperand(AddrOpIdx), MemAddr, Align))
1766     return nullptr;
1767
1768   SDValue Chain = N->getOperand(0);
1769   EVT VT = N->getValueType(0);
1770   bool is64BitVector = VT.is64BitVector();
1771   Align = GetVLDSTAlign(Align, NumVecs, is64BitVector);
1772
1773   unsigned OpcodeIndex;
1774   switch (VT.getSimpleVT().SimpleTy) {
1775   default: llvm_unreachable("unhandled vld type");
1776     // Double-register operations:
1777   case MVT::v8i8:  OpcodeIndex = 0; break;
1778   case MVT::v4i16: OpcodeIndex = 1; break;
1779   case MVT::v2f32:
1780   case MVT::v2i32: OpcodeIndex = 2; break;
1781   case MVT::v1i64: OpcodeIndex = 3; break;
1782     // Quad-register operations:
1783   case MVT::v16i8: OpcodeIndex = 0; break;
1784   case MVT::v8i16: OpcodeIndex = 1; break;
1785   case MVT::v4f32:
1786   case MVT::v4i32: OpcodeIndex = 2; break;
1787   case MVT::v2i64: OpcodeIndex = 3;
1788     assert(NumVecs == 1 && "v2i64 type only supported for VLD1");
1789     break;
1790   }
1791
1792   EVT ResTy;
1793   if (NumVecs == 1)
1794     ResTy = VT;
1795   else {
1796     unsigned ResTyElts = (NumVecs == 3) ? 4 : NumVecs;
1797     if (!is64BitVector)
1798       ResTyElts *= 2;
1799     ResTy = EVT::getVectorVT(*CurDAG->getContext(), MVT::i64, ResTyElts);
1800   }
1801   std::vector<EVT> ResTys;
1802   ResTys.push_back(ResTy);
1803   if (isUpdating)
1804     ResTys.push_back(MVT::i32);
1805   ResTys.push_back(MVT::Other);
1806
1807   SDValue Pred = getAL(CurDAG);
1808   SDValue Reg0 = CurDAG->getRegister(0, MVT::i32);
1809   SDNode *VLd;
1810   SmallVector<SDValue, 7> Ops;
1811
1812   // Double registers and VLD1/VLD2 quad registers are directly supported.
1813   if (is64BitVector || NumVecs <= 2) {
1814     unsigned Opc = (is64BitVector ? DOpcodes[OpcodeIndex] :
1815                     QOpcodes0[OpcodeIndex]);
1816     Ops.push_back(MemAddr);
1817     Ops.push_back(Align);
1818     if (isUpdating) {
1819       SDValue Inc = N->getOperand(AddrOpIdx + 1);
1820       // FIXME: VLD1/VLD2 fixed increment doesn't need Reg0. Remove the reg0
1821       // case entirely when the rest are updated to that form, too.
1822       if ((NumVecs <= 2) && !isa<ConstantSDNode>(Inc.getNode()))
1823         Opc = getVLDSTRegisterUpdateOpcode(Opc);
1824       // FIXME: We use a VLD1 for v1i64 even if the pseudo says vld2/3/4, so
1825       // check for that explicitly too. Horribly hacky, but temporary.
1826       if ((NumVecs > 2 && !isVLDfixed(Opc)) ||
1827           !isa<ConstantSDNode>(Inc.getNode()))
1828         Ops.push_back(isa<ConstantSDNode>(Inc.getNode()) ? Reg0 : Inc);
1829     }
1830     Ops.push_back(Pred);
1831     Ops.push_back(Reg0);
1832     Ops.push_back(Chain);
1833     VLd = CurDAG->getMachineNode(Opc, dl, ResTys, Ops);
1834
1835   } else {
1836     // Otherwise, quad registers are loaded with two separate instructions,
1837     // where one loads the even registers and the other loads the odd registers.
1838     EVT AddrTy = MemAddr.getValueType();
1839
1840     // Load the even subregs.  This is always an updating load, so that it
1841     // provides the address to the second load for the odd subregs.
1842     SDValue ImplDef =
1843       SDValue(CurDAG->getMachineNode(TargetOpcode::IMPLICIT_DEF, dl, ResTy), 0);
1844     const SDValue OpsA[] = { MemAddr, Align, Reg0, ImplDef, Pred, Reg0, Chain };
1845     SDNode *VLdA = CurDAG->getMachineNode(QOpcodes0[OpcodeIndex], dl,
1846                                           ResTy, AddrTy, MVT::Other, OpsA);
1847     Chain = SDValue(VLdA, 2);
1848
1849     // Load the odd subregs.
1850     Ops.push_back(SDValue(VLdA, 1));
1851     Ops.push_back(Align);
1852     if (isUpdating) {
1853       SDValue Inc = N->getOperand(AddrOpIdx + 1);
1854       assert(isa<ConstantSDNode>(Inc.getNode()) &&
1855              "only constant post-increment update allowed for VLD3/4");
1856       (void)Inc;
1857       Ops.push_back(Reg0);
1858     }
1859     Ops.push_back(SDValue(VLdA, 0));
1860     Ops.push_back(Pred);
1861     Ops.push_back(Reg0);
1862     Ops.push_back(Chain);
1863     VLd = CurDAG->getMachineNode(QOpcodes1[OpcodeIndex], dl, ResTys, Ops);
1864   }
1865
1866   // Transfer memoperands.
1867   MachineSDNode::mmo_iterator MemOp = MF->allocateMemRefsArray(1);
1868   MemOp[0] = cast<MemIntrinsicSDNode>(N)->getMemOperand();
1869   cast<MachineSDNode>(VLd)->setMemRefs(MemOp, MemOp + 1);
1870
1871   if (NumVecs == 1)
1872     return VLd;
1873
1874   // Extract out the subregisters.
1875   SDValue SuperReg = SDValue(VLd, 0);
1876   assert(ARM::dsub_7 == ARM::dsub_0+7 &&
1877          ARM::qsub_3 == ARM::qsub_0+3 && "Unexpected subreg numbering");
1878   unsigned Sub0 = (is64BitVector ? ARM::dsub_0 : ARM::qsub_0);
1879   for (unsigned Vec = 0; Vec < NumVecs; ++Vec)
1880     ReplaceUses(SDValue(N, Vec),
1881                 CurDAG->getTargetExtractSubreg(Sub0 + Vec, dl, VT, SuperReg));
1882   ReplaceUses(SDValue(N, NumVecs), SDValue(VLd, 1));
1883   if (isUpdating)
1884     ReplaceUses(SDValue(N, NumVecs + 1), SDValue(VLd, 2));
1885   return nullptr;
1886 }
1887
1888 SDNode *ARMDAGToDAGISel::SelectVST(SDNode *N, bool isUpdating, unsigned NumVecs,
1889                                    const uint16_t *DOpcodes,
1890                                    const uint16_t *QOpcodes0,
1891                                    const uint16_t *QOpcodes1) {
1892   assert(NumVecs >= 1 && NumVecs <= 4 && "VST NumVecs out-of-range");
1893   SDLoc dl(N);
1894
1895   SDValue MemAddr, Align;
1896   unsigned AddrOpIdx = isUpdating ? 1 : 2;
1897   unsigned Vec0Idx = 3; // AddrOpIdx + (isUpdating ? 2 : 1)
1898   if (!SelectAddrMode6(N, N->getOperand(AddrOpIdx), MemAddr, Align))
1899     return nullptr;
1900
1901   MachineSDNode::mmo_iterator MemOp = MF->allocateMemRefsArray(1);
1902   MemOp[0] = cast<MemIntrinsicSDNode>(N)->getMemOperand();
1903
1904   SDValue Chain = N->getOperand(0);
1905   EVT VT = N->getOperand(Vec0Idx).getValueType();
1906   bool is64BitVector = VT.is64BitVector();
1907   Align = GetVLDSTAlign(Align, NumVecs, is64BitVector);
1908
1909   unsigned OpcodeIndex;
1910   switch (VT.getSimpleVT().SimpleTy) {
1911   default: llvm_unreachable("unhandled vst type");
1912     // Double-register operations:
1913   case MVT::v8i8:  OpcodeIndex = 0; break;
1914   case MVT::v4i16: OpcodeIndex = 1; break;
1915   case MVT::v2f32:
1916   case MVT::v2i32: OpcodeIndex = 2; break;
1917   case MVT::v1i64: OpcodeIndex = 3; break;
1918     // Quad-register operations:
1919   case MVT::v16i8: OpcodeIndex = 0; break;
1920   case MVT::v8i16: OpcodeIndex = 1; break;
1921   case MVT::v4f32:
1922   case MVT::v4i32: OpcodeIndex = 2; break;
1923   case MVT::v2i64: OpcodeIndex = 3;
1924     assert(NumVecs == 1 && "v2i64 type only supported for VST1");
1925     break;
1926   }
1927
1928   std::vector<EVT> ResTys;
1929   if (isUpdating)
1930     ResTys.push_back(MVT::i32);
1931   ResTys.push_back(MVT::Other);
1932
1933   SDValue Pred = getAL(CurDAG);
1934   SDValue Reg0 = CurDAG->getRegister(0, MVT::i32);
1935   SmallVector<SDValue, 7> Ops;
1936
1937   // Double registers and VST1/VST2 quad registers are directly supported.
1938   if (is64BitVector || NumVecs <= 2) {
1939     SDValue SrcReg;
1940     if (NumVecs == 1) {
1941       SrcReg = N->getOperand(Vec0Idx);
1942     } else if (is64BitVector) {
1943       // Form a REG_SEQUENCE to force register allocation.
1944       SDValue V0 = N->getOperand(Vec0Idx + 0);
1945       SDValue V1 = N->getOperand(Vec0Idx + 1);
1946       if (NumVecs == 2)
1947         SrcReg = SDValue(createDRegPairNode(MVT::v2i64, V0, V1), 0);
1948       else {
1949         SDValue V2 = N->getOperand(Vec0Idx + 2);
1950         // If it's a vst3, form a quad D-register and leave the last part as
1951         // an undef.
1952         SDValue V3 = (NumVecs == 3)
1953           ? SDValue(CurDAG->getMachineNode(TargetOpcode::IMPLICIT_DEF,dl,VT), 0)
1954           : N->getOperand(Vec0Idx + 3);
1955         SrcReg = SDValue(createQuadDRegsNode(MVT::v4i64, V0, V1, V2, V3), 0);
1956       }
1957     } else {
1958       // Form a QQ register.
1959       SDValue Q0 = N->getOperand(Vec0Idx);
1960       SDValue Q1 = N->getOperand(Vec0Idx + 1);
1961       SrcReg = SDValue(createQRegPairNode(MVT::v4i64, Q0, Q1), 0);
1962     }
1963
1964     unsigned Opc = (is64BitVector ? DOpcodes[OpcodeIndex] :
1965                     QOpcodes0[OpcodeIndex]);
1966     Ops.push_back(MemAddr);
1967     Ops.push_back(Align);
1968     if (isUpdating) {
1969       SDValue Inc = N->getOperand(AddrOpIdx + 1);
1970       // FIXME: VST1/VST2 fixed increment doesn't need Reg0. Remove the reg0
1971       // case entirely when the rest are updated to that form, too.
1972       if (NumVecs <= 2 && !isa<ConstantSDNode>(Inc.getNode()))
1973         Opc = getVLDSTRegisterUpdateOpcode(Opc);
1974       // FIXME: We use a VST1 for v1i64 even if the pseudo says vld2/3/4, so
1975       // check for that explicitly too. Horribly hacky, but temporary.
1976       if  (!isa<ConstantSDNode>(Inc.getNode()))
1977         Ops.push_back(Inc);
1978       else if (NumVecs > 2 && !isVSTfixed(Opc))
1979         Ops.push_back(Reg0);
1980     }
1981     Ops.push_back(SrcReg);
1982     Ops.push_back(Pred);
1983     Ops.push_back(Reg0);
1984     Ops.push_back(Chain);
1985     SDNode *VSt = CurDAG->getMachineNode(Opc, dl, ResTys, Ops);
1986
1987     // Transfer memoperands.
1988     cast<MachineSDNode>(VSt)->setMemRefs(MemOp, MemOp + 1);
1989
1990     return VSt;
1991   }
1992
1993   // Otherwise, quad registers are stored with two separate instructions,
1994   // where one stores the even registers and the other stores the odd registers.
1995
1996   // Form the QQQQ REG_SEQUENCE.
1997   SDValue V0 = N->getOperand(Vec0Idx + 0);
1998   SDValue V1 = N->getOperand(Vec0Idx + 1);
1999   SDValue V2 = N->getOperand(Vec0Idx + 2);
2000   SDValue V3 = (NumVecs == 3)
2001     ? SDValue(CurDAG->getMachineNode(TargetOpcode::IMPLICIT_DEF, dl, VT), 0)
2002     : N->getOperand(Vec0Idx + 3);
2003   SDValue RegSeq = SDValue(createQuadQRegsNode(MVT::v8i64, V0, V1, V2, V3), 0);
2004
2005   // Store the even D registers.  This is always an updating store, so that it
2006   // provides the address to the second store for the odd subregs.
2007   const SDValue OpsA[] = { MemAddr, Align, Reg0, RegSeq, Pred, Reg0, Chain };
2008   SDNode *VStA = CurDAG->getMachineNode(QOpcodes0[OpcodeIndex], dl,
2009                                         MemAddr.getValueType(),
2010                                         MVT::Other, OpsA);
2011   cast<MachineSDNode>(VStA)->setMemRefs(MemOp, MemOp + 1);
2012   Chain = SDValue(VStA, 1);
2013
2014   // Store the odd D registers.
2015   Ops.push_back(SDValue(VStA, 0));
2016   Ops.push_back(Align);
2017   if (isUpdating) {
2018     SDValue Inc = N->getOperand(AddrOpIdx + 1);
2019     assert(isa<ConstantSDNode>(Inc.getNode()) &&
2020            "only constant post-increment update allowed for VST3/4");
2021     (void)Inc;
2022     Ops.push_back(Reg0);
2023   }
2024   Ops.push_back(RegSeq);
2025   Ops.push_back(Pred);
2026   Ops.push_back(Reg0);
2027   Ops.push_back(Chain);
2028   SDNode *VStB = CurDAG->getMachineNode(QOpcodes1[OpcodeIndex], dl, ResTys,
2029                                         Ops);
2030   cast<MachineSDNode>(VStB)->setMemRefs(MemOp, MemOp + 1);
2031   return VStB;
2032 }
2033
2034 SDNode *ARMDAGToDAGISel::SelectVLDSTLane(SDNode *N, bool IsLoad,
2035                                          bool isUpdating, unsigned NumVecs,
2036                                          const uint16_t *DOpcodes,
2037                                          const uint16_t *QOpcodes) {
2038   assert(NumVecs >=2 && NumVecs <= 4 && "VLDSTLane NumVecs out-of-range");
2039   SDLoc dl(N);
2040
2041   SDValue MemAddr, Align;
2042   unsigned AddrOpIdx = isUpdating ? 1 : 2;
2043   unsigned Vec0Idx = 3; // AddrOpIdx + (isUpdating ? 2 : 1)
2044   if (!SelectAddrMode6(N, N->getOperand(AddrOpIdx), MemAddr, Align))
2045     return nullptr;
2046
2047   MachineSDNode::mmo_iterator MemOp = MF->allocateMemRefsArray(1);
2048   MemOp[0] = cast<MemIntrinsicSDNode>(N)->getMemOperand();
2049
2050   SDValue Chain = N->getOperand(0);
2051   unsigned Lane =
2052     cast<ConstantSDNode>(N->getOperand(Vec0Idx + NumVecs))->getZExtValue();
2053   EVT VT = N->getOperand(Vec0Idx).getValueType();
2054   bool is64BitVector = VT.is64BitVector();
2055
2056   unsigned Alignment = 0;
2057   if (NumVecs != 3) {
2058     Alignment = cast<ConstantSDNode>(Align)->getZExtValue();
2059     unsigned NumBytes = NumVecs * VT.getVectorElementType().getSizeInBits()/8;
2060     if (Alignment > NumBytes)
2061       Alignment = NumBytes;
2062     if (Alignment < 8 && Alignment < NumBytes)
2063       Alignment = 0;
2064     // Alignment must be a power of two; make sure of that.
2065     Alignment = (Alignment & -Alignment);
2066     if (Alignment == 1)
2067       Alignment = 0;
2068   }
2069   Align = CurDAG->getTargetConstant(Alignment, MVT::i32);
2070
2071   unsigned OpcodeIndex;
2072   switch (VT.getSimpleVT().SimpleTy) {
2073   default: llvm_unreachable("unhandled vld/vst lane type");
2074     // Double-register operations:
2075   case MVT::v8i8:  OpcodeIndex = 0; break;
2076   case MVT::v4i16: OpcodeIndex = 1; break;
2077   case MVT::v2f32:
2078   case MVT::v2i32: OpcodeIndex = 2; break;
2079     // Quad-register operations:
2080   case MVT::v8i16: OpcodeIndex = 0; break;
2081   case MVT::v4f32:
2082   case MVT::v4i32: OpcodeIndex = 1; break;
2083   }
2084
2085   std::vector<EVT> ResTys;
2086   if (IsLoad) {
2087     unsigned ResTyElts = (NumVecs == 3) ? 4 : NumVecs;
2088     if (!is64BitVector)
2089       ResTyElts *= 2;
2090     ResTys.push_back(EVT::getVectorVT(*CurDAG->getContext(),
2091                                       MVT::i64, ResTyElts));
2092   }
2093   if (isUpdating)
2094     ResTys.push_back(MVT::i32);
2095   ResTys.push_back(MVT::Other);
2096
2097   SDValue Pred = getAL(CurDAG);
2098   SDValue Reg0 = CurDAG->getRegister(0, MVT::i32);
2099
2100   SmallVector<SDValue, 8> Ops;
2101   Ops.push_back(MemAddr);
2102   Ops.push_back(Align);
2103   if (isUpdating) {
2104     SDValue Inc = N->getOperand(AddrOpIdx + 1);
2105     Ops.push_back(isa<ConstantSDNode>(Inc.getNode()) ? Reg0 : Inc);
2106   }
2107
2108   SDValue SuperReg;
2109   SDValue V0 = N->getOperand(Vec0Idx + 0);
2110   SDValue V1 = N->getOperand(Vec0Idx + 1);
2111   if (NumVecs == 2) {
2112     if (is64BitVector)
2113       SuperReg = SDValue(createDRegPairNode(MVT::v2i64, V0, V1), 0);
2114     else
2115       SuperReg = SDValue(createQRegPairNode(MVT::v4i64, V0, V1), 0);
2116   } else {
2117     SDValue V2 = N->getOperand(Vec0Idx + 2);
2118     SDValue V3 = (NumVecs == 3)
2119       ? SDValue(CurDAG->getMachineNode(TargetOpcode::IMPLICIT_DEF, dl, VT), 0)
2120       : N->getOperand(Vec0Idx + 3);
2121     if (is64BitVector)
2122       SuperReg = SDValue(createQuadDRegsNode(MVT::v4i64, V0, V1, V2, V3), 0);
2123     else
2124       SuperReg = SDValue(createQuadQRegsNode(MVT::v8i64, V0, V1, V2, V3), 0);
2125   }
2126   Ops.push_back(SuperReg);
2127   Ops.push_back(getI32Imm(Lane));
2128   Ops.push_back(Pred);
2129   Ops.push_back(Reg0);
2130   Ops.push_back(Chain);
2131
2132   unsigned Opc = (is64BitVector ? DOpcodes[OpcodeIndex] :
2133                                   QOpcodes[OpcodeIndex]);
2134   SDNode *VLdLn = CurDAG->getMachineNode(Opc, dl, ResTys, Ops);
2135   cast<MachineSDNode>(VLdLn)->setMemRefs(MemOp, MemOp + 1);
2136   if (!IsLoad)
2137     return VLdLn;
2138
2139   // Extract the subregisters.
2140   SuperReg = SDValue(VLdLn, 0);
2141   assert(ARM::dsub_7 == ARM::dsub_0+7 &&
2142          ARM::qsub_3 == ARM::qsub_0+3 && "Unexpected subreg numbering");
2143   unsigned Sub0 = is64BitVector ? ARM::dsub_0 : ARM::qsub_0;
2144   for (unsigned Vec = 0; Vec < NumVecs; ++Vec)
2145     ReplaceUses(SDValue(N, Vec),
2146                 CurDAG->getTargetExtractSubreg(Sub0 + Vec, dl, VT, SuperReg));
2147   ReplaceUses(SDValue(N, NumVecs), SDValue(VLdLn, 1));
2148   if (isUpdating)
2149     ReplaceUses(SDValue(N, NumVecs + 1), SDValue(VLdLn, 2));
2150   return nullptr;
2151 }
2152
2153 SDNode *ARMDAGToDAGISel::SelectVLDDup(SDNode *N, bool isUpdating,
2154                                       unsigned NumVecs,
2155                                       const uint16_t *Opcodes) {
2156   assert(NumVecs >=2 && NumVecs <= 4 && "VLDDup NumVecs out-of-range");
2157   SDLoc dl(N);
2158
2159   SDValue MemAddr, Align;
2160   if (!SelectAddrMode6(N, N->getOperand(1), MemAddr, Align))
2161     return nullptr;
2162
2163   MachineSDNode::mmo_iterator MemOp = MF->allocateMemRefsArray(1);
2164   MemOp[0] = cast<MemIntrinsicSDNode>(N)->getMemOperand();
2165
2166   SDValue Chain = N->getOperand(0);
2167   EVT VT = N->getValueType(0);
2168
2169   unsigned Alignment = 0;
2170   if (NumVecs != 3) {
2171     Alignment = cast<ConstantSDNode>(Align)->getZExtValue();
2172     unsigned NumBytes = NumVecs * VT.getVectorElementType().getSizeInBits()/8;
2173     if (Alignment > NumBytes)
2174       Alignment = NumBytes;
2175     if (Alignment < 8 && Alignment < NumBytes)
2176       Alignment = 0;
2177     // Alignment must be a power of two; make sure of that.
2178     Alignment = (Alignment & -Alignment);
2179     if (Alignment == 1)
2180       Alignment = 0;
2181   }
2182   Align = CurDAG->getTargetConstant(Alignment, MVT::i32);
2183
2184   unsigned OpcodeIndex;
2185   switch (VT.getSimpleVT().SimpleTy) {
2186   default: llvm_unreachable("unhandled vld-dup type");
2187   case MVT::v8i8:  OpcodeIndex = 0; break;
2188   case MVT::v4i16: OpcodeIndex = 1; break;
2189   case MVT::v2f32:
2190   case MVT::v2i32: OpcodeIndex = 2; break;
2191   }
2192
2193   SDValue Pred = getAL(CurDAG);
2194   SDValue Reg0 = CurDAG->getRegister(0, MVT::i32);
2195   SDValue SuperReg;
2196   unsigned Opc = Opcodes[OpcodeIndex];
2197   SmallVector<SDValue, 6> Ops;
2198   Ops.push_back(MemAddr);
2199   Ops.push_back(Align);
2200   if (isUpdating) {
2201     // fixed-stride update instructions don't have an explicit writeback
2202     // operand. It's implicit in the opcode itself.
2203     SDValue Inc = N->getOperand(2);
2204     if (!isa<ConstantSDNode>(Inc.getNode()))
2205       Ops.push_back(Inc);
2206     // FIXME: VLD3 and VLD4 haven't been updated to that form yet.
2207     else if (NumVecs > 2)
2208       Ops.push_back(Reg0);
2209   }
2210   Ops.push_back(Pred);
2211   Ops.push_back(Reg0);
2212   Ops.push_back(Chain);
2213
2214   unsigned ResTyElts = (NumVecs == 3) ? 4 : NumVecs;
2215   std::vector<EVT> ResTys;
2216   ResTys.push_back(EVT::getVectorVT(*CurDAG->getContext(), MVT::i64,ResTyElts));
2217   if (isUpdating)
2218     ResTys.push_back(MVT::i32);
2219   ResTys.push_back(MVT::Other);
2220   SDNode *VLdDup = CurDAG->getMachineNode(Opc, dl, ResTys, Ops);
2221   cast<MachineSDNode>(VLdDup)->setMemRefs(MemOp, MemOp + 1);
2222   SuperReg = SDValue(VLdDup, 0);
2223
2224   // Extract the subregisters.
2225   assert(ARM::dsub_7 == ARM::dsub_0+7 && "Unexpected subreg numbering");
2226   unsigned SubIdx = ARM::dsub_0;
2227   for (unsigned Vec = 0; Vec < NumVecs; ++Vec)
2228     ReplaceUses(SDValue(N, Vec),
2229                 CurDAG->getTargetExtractSubreg(SubIdx+Vec, dl, VT, SuperReg));
2230   ReplaceUses(SDValue(N, NumVecs), SDValue(VLdDup, 1));
2231   if (isUpdating)
2232     ReplaceUses(SDValue(N, NumVecs + 1), SDValue(VLdDup, 2));
2233   return nullptr;
2234 }
2235
2236 SDNode *ARMDAGToDAGISel::SelectVTBL(SDNode *N, bool IsExt, unsigned NumVecs,
2237                                     unsigned Opc) {
2238   assert(NumVecs >= 2 && NumVecs <= 4 && "VTBL NumVecs out-of-range");
2239   SDLoc dl(N);
2240   EVT VT = N->getValueType(0);
2241   unsigned FirstTblReg = IsExt ? 2 : 1;
2242
2243   // Form a REG_SEQUENCE to force register allocation.
2244   SDValue RegSeq;
2245   SDValue V0 = N->getOperand(FirstTblReg + 0);
2246   SDValue V1 = N->getOperand(FirstTblReg + 1);
2247   if (NumVecs == 2)
2248     RegSeq = SDValue(createDRegPairNode(MVT::v16i8, V0, V1), 0);
2249   else {
2250     SDValue V2 = N->getOperand(FirstTblReg + 2);
2251     // If it's a vtbl3, form a quad D-register and leave the last part as
2252     // an undef.
2253     SDValue V3 = (NumVecs == 3)
2254       ? SDValue(CurDAG->getMachineNode(TargetOpcode::IMPLICIT_DEF, dl, VT), 0)
2255       : N->getOperand(FirstTblReg + 3);
2256     RegSeq = SDValue(createQuadDRegsNode(MVT::v4i64, V0, V1, V2, V3), 0);
2257   }
2258
2259   SmallVector<SDValue, 6> Ops;
2260   if (IsExt)
2261     Ops.push_back(N->getOperand(1));
2262   Ops.push_back(RegSeq);
2263   Ops.push_back(N->getOperand(FirstTblReg + NumVecs));
2264   Ops.push_back(getAL(CurDAG)); // predicate
2265   Ops.push_back(CurDAG->getRegister(0, MVT::i32)); // predicate register
2266   return CurDAG->getMachineNode(Opc, dl, VT, Ops);
2267 }
2268
2269 SDNode *ARMDAGToDAGISel::SelectV6T2BitfieldExtractOp(SDNode *N,
2270                                                      bool isSigned) {
2271   if (!Subtarget->hasV6T2Ops())
2272     return nullptr;
2273
2274   unsigned Opc = isSigned
2275     ? (Subtarget->isThumb() ? ARM::t2SBFX : ARM::SBFX)
2276     : (Subtarget->isThumb() ? ARM::t2UBFX : ARM::UBFX);
2277
2278   // For unsigned extracts, check for a shift right and mask
2279   unsigned And_imm = 0;
2280   if (N->getOpcode() == ISD::AND) {
2281     if (isOpcWithIntImmediate(N, ISD::AND, And_imm)) {
2282
2283       // The immediate is a mask of the low bits iff imm & (imm+1) == 0
2284       if (And_imm & (And_imm + 1))
2285         return nullptr;
2286
2287       unsigned Srl_imm = 0;
2288       if (isOpcWithIntImmediate(N->getOperand(0).getNode(), ISD::SRL,
2289                                 Srl_imm)) {
2290         assert(Srl_imm > 0 && Srl_imm < 32 && "bad amount in shift node!");
2291
2292         // Note: The width operand is encoded as width-1.
2293         unsigned Width = CountTrailingOnes_32(And_imm) - 1;
2294         unsigned LSB = Srl_imm;
2295
2296         SDValue Reg0 = CurDAG->getRegister(0, MVT::i32);
2297
2298         if ((LSB + Width + 1) == N->getValueType(0).getSizeInBits()) {
2299           // It's cheaper to use a right shift to extract the top bits.
2300           if (Subtarget->isThumb()) {
2301             Opc = isSigned ? ARM::t2ASRri : ARM::t2LSRri;
2302             SDValue Ops[] = { N->getOperand(0).getOperand(0),
2303                               CurDAG->getTargetConstant(LSB, MVT::i32),
2304                               getAL(CurDAG), Reg0, Reg0 };
2305             return CurDAG->SelectNodeTo(N, Opc, MVT::i32, Ops);
2306           }
2307
2308           // ARM models shift instructions as MOVsi with shifter operand.
2309           ARM_AM::ShiftOpc ShOpcVal = ARM_AM::getShiftOpcForNode(ISD::SRL);
2310           SDValue ShOpc =
2311             CurDAG->getTargetConstant(ARM_AM::getSORegOpc(ShOpcVal, LSB),
2312                                       MVT::i32);
2313           SDValue Ops[] = { N->getOperand(0).getOperand(0), ShOpc,
2314                             getAL(CurDAG), Reg0, Reg0 };
2315           return CurDAG->SelectNodeTo(N, ARM::MOVsi, MVT::i32, Ops);
2316         }
2317
2318         SDValue Ops[] = { N->getOperand(0).getOperand(0),
2319                           CurDAG->getTargetConstant(LSB, MVT::i32),
2320                           CurDAG->getTargetConstant(Width, MVT::i32),
2321                           getAL(CurDAG), Reg0 };
2322         return CurDAG->SelectNodeTo(N, Opc, MVT::i32, Ops);
2323       }
2324     }
2325     return nullptr;
2326   }
2327
2328   // Otherwise, we're looking for a shift of a shift
2329   unsigned Shl_imm = 0;
2330   if (isOpcWithIntImmediate(N->getOperand(0).getNode(), ISD::SHL, Shl_imm)) {
2331     assert(Shl_imm > 0 && Shl_imm < 32 && "bad amount in shift node!");
2332     unsigned Srl_imm = 0;
2333     if (isInt32Immediate(N->getOperand(1), Srl_imm)) {
2334       assert(Srl_imm > 0 && Srl_imm < 32 && "bad amount in shift node!");
2335       // Note: The width operand is encoded as width-1.
2336       unsigned Width = 32 - Srl_imm - 1;
2337       int LSB = Srl_imm - Shl_imm;
2338       if (LSB < 0)
2339         return nullptr;
2340       SDValue Reg0 = CurDAG->getRegister(0, MVT::i32);
2341       SDValue Ops[] = { N->getOperand(0).getOperand(0),
2342                         CurDAG->getTargetConstant(LSB, MVT::i32),
2343                         CurDAG->getTargetConstant(Width, MVT::i32),
2344                         getAL(CurDAG), Reg0 };
2345       return CurDAG->SelectNodeTo(N, Opc, MVT::i32, Ops);
2346     }
2347   }
2348
2349   if (N->getOpcode() == ISD::SIGN_EXTEND_INREG) {
2350     unsigned Width = cast<VTSDNode>(N->getOperand(1))->getVT().getSizeInBits();
2351     unsigned LSB = 0;
2352     if (!isOpcWithIntImmediate(N->getOperand(0).getNode(), ISD::SRL, LSB) &&
2353         !isOpcWithIntImmediate(N->getOperand(0).getNode(), ISD::SRA, LSB))
2354       return nullptr;
2355
2356     if (LSB + Width > 32)
2357       return nullptr;
2358
2359     SDValue Reg0 = CurDAG->getRegister(0, MVT::i32);
2360     SDValue Ops[] = { N->getOperand(0).getOperand(0),
2361                       CurDAG->getTargetConstant(LSB, MVT::i32),
2362                       CurDAG->getTargetConstant(Width - 1, MVT::i32),
2363                       getAL(CurDAG), Reg0 };
2364     return CurDAG->SelectNodeTo(N, Opc, MVT::i32, Ops);
2365   }
2366
2367   return nullptr;
2368 }
2369
2370 /// Target-specific DAG combining for ISD::XOR.
2371 /// Target-independent combining lowers SELECT_CC nodes of the form
2372 /// select_cc setg[ge] X,  0,  X, -X
2373 /// select_cc setgt    X, -1,  X, -X
2374 /// select_cc setl[te] X,  0, -X,  X
2375 /// select_cc setlt    X,  1, -X,  X
2376 /// which represent Integer ABS into:
2377 /// Y = sra (X, size(X)-1); xor (add (X, Y), Y)
2378 /// ARM instruction selection detects the latter and matches it to
2379 /// ARM::ABS or ARM::t2ABS machine node.
2380 SDNode *ARMDAGToDAGISel::SelectABSOp(SDNode *N){
2381   SDValue XORSrc0 = N->getOperand(0);
2382   SDValue XORSrc1 = N->getOperand(1);
2383   EVT VT = N->getValueType(0);
2384
2385   if (Subtarget->isThumb1Only())
2386     return nullptr;
2387
2388   if (XORSrc0.getOpcode() != ISD::ADD || XORSrc1.getOpcode() != ISD::SRA)
2389     return nullptr;
2390
2391   SDValue ADDSrc0 = XORSrc0.getOperand(0);
2392   SDValue ADDSrc1 = XORSrc0.getOperand(1);
2393   SDValue SRASrc0 = XORSrc1.getOperand(0);
2394   SDValue SRASrc1 = XORSrc1.getOperand(1);
2395   ConstantSDNode *SRAConstant =  dyn_cast<ConstantSDNode>(SRASrc1);
2396   EVT XType = SRASrc0.getValueType();
2397   unsigned Size = XType.getSizeInBits() - 1;
2398
2399   if (ADDSrc1 == XORSrc1 && ADDSrc0 == SRASrc0 &&
2400       XType.isInteger() && SRAConstant != nullptr &&
2401       Size == SRAConstant->getZExtValue()) {
2402     unsigned Opcode = Subtarget->isThumb2() ? ARM::t2ABS : ARM::ABS;
2403     return CurDAG->SelectNodeTo(N, Opcode, VT, ADDSrc0);
2404   }
2405
2406   return nullptr;
2407 }
2408
2409 SDNode *ARMDAGToDAGISel::SelectConcatVector(SDNode *N) {
2410   // The only time a CONCAT_VECTORS operation can have legal types is when
2411   // two 64-bit vectors are concatenated to a 128-bit vector.
2412   EVT VT = N->getValueType(0);
2413   if (!VT.is128BitVector() || N->getNumOperands() != 2)
2414     llvm_unreachable("unexpected CONCAT_VECTORS");
2415   return createDRegPairNode(VT, N->getOperand(0), N->getOperand(1));
2416 }
2417
2418 SDNode *ARMDAGToDAGISel::Select(SDNode *N) {
2419   SDLoc dl(N);
2420
2421   if (N->isMachineOpcode()) {
2422     N->setNodeId(-1);
2423     return nullptr;   // Already selected.
2424   }
2425
2426   switch (N->getOpcode()) {
2427   default: break;
2428   case ISD::INLINEASM: {
2429     SDNode *ResNode = SelectInlineAsm(N);
2430     if (ResNode)
2431       return ResNode;
2432     break;
2433   }
2434   case ISD::XOR: {
2435     // Select special operations if XOR node forms integer ABS pattern
2436     SDNode *ResNode = SelectABSOp(N);
2437     if (ResNode)
2438       return ResNode;
2439     // Other cases are autogenerated.
2440     break;
2441   }
2442   case ISD::Constant: {
2443     unsigned Val = cast<ConstantSDNode>(N)->getZExtValue();
2444     bool UseCP = true;
2445     if (Subtarget->useMovt(*MF))
2446       // Thumb2-aware targets have the MOVT instruction, so all immediates can
2447       // be done with MOV + MOVT, at worst.
2448       UseCP = false;
2449     else {
2450       if (Subtarget->isThumb()) {
2451         UseCP = (Val > 255 &&                                  // MOV
2452                  ~Val > 255 &&                                 // MOV + MVN
2453                  !ARM_AM::isThumbImmShiftedVal(Val) &&         // MOV + LSL
2454                  !(Subtarget->hasV6T2Ops() && Val <= 0xffff)); // MOVW
2455       } else
2456         UseCP = (ARM_AM::getSOImmVal(Val) == -1 &&             // MOV
2457                  ARM_AM::getSOImmVal(~Val) == -1 &&            // MVN
2458                  !ARM_AM::isSOImmTwoPartVal(Val) &&            // two instrs.
2459                  !(Subtarget->hasV6T2Ops() && Val <= 0xffff)); // MOVW
2460     }
2461
2462     if (UseCP) {
2463       SDValue CPIdx = CurDAG->getTargetConstantPool(
2464           ConstantInt::get(Type::getInt32Ty(*CurDAG->getContext()), Val),
2465           TLI->getPointerTy());
2466
2467       SDNode *ResNode;
2468       if (Subtarget->isThumb()) {
2469         SDValue Pred = getAL(CurDAG);
2470         SDValue PredReg = CurDAG->getRegister(0, MVT::i32);
2471         SDValue Ops[] = { CPIdx, Pred, PredReg, CurDAG->getEntryNode() };
2472         ResNode = CurDAG->getMachineNode(ARM::tLDRpci, dl, MVT::i32, MVT::Other,
2473                                          Ops);
2474       } else {
2475         SDValue Ops[] = {
2476           CPIdx,
2477           CurDAG->getTargetConstant(0, MVT::i32),
2478           getAL(CurDAG),
2479           CurDAG->getRegister(0, MVT::i32),
2480           CurDAG->getEntryNode()
2481         };
2482         ResNode=CurDAG->getMachineNode(ARM::LDRcp, dl, MVT::i32, MVT::Other,
2483                                        Ops);
2484       }
2485       ReplaceUses(SDValue(N, 0), SDValue(ResNode, 0));
2486       return nullptr;
2487     }
2488
2489     // Other cases are autogenerated.
2490     break;
2491   }
2492   case ISD::FrameIndex: {
2493     // Selects to ADDri FI, 0 which in turn will become ADDri SP, imm.
2494     int FI = cast<FrameIndexSDNode>(N)->getIndex();
2495     SDValue TFI = CurDAG->getTargetFrameIndex(FI, TLI->getPointerTy());
2496     if (Subtarget->isThumb1Only()) {
2497       return CurDAG->SelectNodeTo(N, ARM::tADDframe, MVT::i32, TFI,
2498                                   CurDAG->getTargetConstant(0, MVT::i32));
2499     } else {
2500       unsigned Opc = ((Subtarget->isThumb() && Subtarget->hasThumb2()) ?
2501                       ARM::t2ADDri : ARM::ADDri);
2502       SDValue Ops[] = { TFI, CurDAG->getTargetConstant(0, MVT::i32),
2503                         getAL(CurDAG), CurDAG->getRegister(0, MVT::i32),
2504                         CurDAG->getRegister(0, MVT::i32) };
2505       return CurDAG->SelectNodeTo(N, Opc, MVT::i32, Ops);
2506     }
2507   }
2508   case ISD::SRL:
2509     if (SDNode *I = SelectV6T2BitfieldExtractOp(N, false))
2510       return I;
2511     break;
2512   case ISD::SIGN_EXTEND_INREG:
2513   case ISD::SRA:
2514     if (SDNode *I = SelectV6T2BitfieldExtractOp(N, true))
2515       return I;
2516     break;
2517   case ISD::MUL:
2518     if (Subtarget->isThumb1Only())
2519       break;
2520     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1))) {
2521       unsigned RHSV = C->getZExtValue();
2522       if (!RHSV) break;
2523       if (isPowerOf2_32(RHSV-1)) {  // 2^n+1?
2524         unsigned ShImm = Log2_32(RHSV-1);
2525         if (ShImm >= 32)
2526           break;
2527         SDValue V = N->getOperand(0);
2528         ShImm = ARM_AM::getSORegOpc(ARM_AM::lsl, ShImm);
2529         SDValue ShImmOp = CurDAG->getTargetConstant(ShImm, MVT::i32);
2530         SDValue Reg0 = CurDAG->getRegister(0, MVT::i32);
2531         if (Subtarget->isThumb()) {
2532           SDValue Ops[] = { V, V, ShImmOp, getAL(CurDAG), Reg0, Reg0 };
2533           return CurDAG->SelectNodeTo(N, ARM::t2ADDrs, MVT::i32, Ops);
2534         } else {
2535           SDValue Ops[] = { V, V, Reg0, ShImmOp, getAL(CurDAG), Reg0, Reg0 };
2536           return CurDAG->SelectNodeTo(N, ARM::ADDrsi, MVT::i32, Ops);
2537         }
2538       }
2539       if (isPowerOf2_32(RHSV+1)) {  // 2^n-1?
2540         unsigned ShImm = Log2_32(RHSV+1);
2541         if (ShImm >= 32)
2542           break;
2543         SDValue V = N->getOperand(0);
2544         ShImm = ARM_AM::getSORegOpc(ARM_AM::lsl, ShImm);
2545         SDValue ShImmOp = CurDAG->getTargetConstant(ShImm, MVT::i32);
2546         SDValue Reg0 = CurDAG->getRegister(0, MVT::i32);
2547         if (Subtarget->isThumb()) {
2548           SDValue Ops[] = { V, V, ShImmOp, getAL(CurDAG), Reg0, Reg0 };
2549           return CurDAG->SelectNodeTo(N, ARM::t2RSBrs, MVT::i32, Ops);
2550         } else {
2551           SDValue Ops[] = { V, V, Reg0, ShImmOp, getAL(CurDAG), Reg0, Reg0 };
2552           return CurDAG->SelectNodeTo(N, ARM::RSBrsi, MVT::i32, Ops);
2553         }
2554       }
2555     }
2556     break;
2557   case ISD::AND: {
2558     // Check for unsigned bitfield extract
2559     if (SDNode *I = SelectV6T2BitfieldExtractOp(N, false))
2560       return I;
2561
2562     // (and (or x, c2), c1) and top 16-bits of c1 and c2 match, lower 16-bits
2563     // of c1 are 0xffff, and lower 16-bit of c2 are 0. That is, the top 16-bits
2564     // are entirely contributed by c2 and lower 16-bits are entirely contributed
2565     // by x. That's equal to (or (and x, 0xffff), (and c1, 0xffff0000)).
2566     // Select it to: "movt x, ((c1 & 0xffff) >> 16)
2567     EVT VT = N->getValueType(0);
2568     if (VT != MVT::i32)
2569       break;
2570     unsigned Opc = (Subtarget->isThumb() && Subtarget->hasThumb2())
2571       ? ARM::t2MOVTi16
2572       : (Subtarget->hasV6T2Ops() ? ARM::MOVTi16 : 0);
2573     if (!Opc)
2574       break;
2575     SDValue N0 = N->getOperand(0), N1 = N->getOperand(1);
2576     ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
2577     if (!N1C)
2578       break;
2579     if (N0.getOpcode() == ISD::OR && N0.getNode()->hasOneUse()) {
2580       SDValue N2 = N0.getOperand(1);
2581       ConstantSDNode *N2C = dyn_cast<ConstantSDNode>(N2);
2582       if (!N2C)
2583         break;
2584       unsigned N1CVal = N1C->getZExtValue();
2585       unsigned N2CVal = N2C->getZExtValue();
2586       if ((N1CVal & 0xffff0000U) == (N2CVal & 0xffff0000U) &&
2587           (N1CVal & 0xffffU) == 0xffffU &&
2588           (N2CVal & 0xffffU) == 0x0U) {
2589         SDValue Imm16 = CurDAG->getTargetConstant((N2CVal & 0xFFFF0000U) >> 16,
2590                                                   MVT::i32);
2591         SDValue Ops[] = { N0.getOperand(0), Imm16,
2592                           getAL(CurDAG), CurDAG->getRegister(0, MVT::i32) };
2593         return CurDAG->getMachineNode(Opc, dl, VT, Ops);
2594       }
2595     }
2596     break;
2597   }
2598   case ARMISD::VMOVRRD:
2599     return CurDAG->getMachineNode(ARM::VMOVRRD, dl, MVT::i32, MVT::i32,
2600                                   N->getOperand(0), getAL(CurDAG),
2601                                   CurDAG->getRegister(0, MVT::i32));
2602   case ISD::UMUL_LOHI: {
2603     if (Subtarget->isThumb1Only())
2604       break;
2605     if (Subtarget->isThumb()) {
2606       SDValue Ops[] = { N->getOperand(0), N->getOperand(1),
2607                         getAL(CurDAG), CurDAG->getRegister(0, MVT::i32) };
2608       return CurDAG->getMachineNode(ARM::t2UMULL, dl, MVT::i32, MVT::i32, Ops);
2609     } else {
2610       SDValue Ops[] = { N->getOperand(0), N->getOperand(1),
2611                         getAL(CurDAG), CurDAG->getRegister(0, MVT::i32),
2612                         CurDAG->getRegister(0, MVT::i32) };
2613       return CurDAG->getMachineNode(Subtarget->hasV6Ops() ?
2614                                     ARM::UMULL : ARM::UMULLv5,
2615                                     dl, MVT::i32, MVT::i32, Ops);
2616     }
2617   }
2618   case ISD::SMUL_LOHI: {
2619     if (Subtarget->isThumb1Only())
2620       break;
2621     if (Subtarget->isThumb()) {
2622       SDValue Ops[] = { N->getOperand(0), N->getOperand(1),
2623                         getAL(CurDAG), CurDAG->getRegister(0, MVT::i32) };
2624       return CurDAG->getMachineNode(ARM::t2SMULL, dl, MVT::i32, MVT::i32, Ops);
2625     } else {
2626       SDValue Ops[] = { N->getOperand(0), N->getOperand(1),
2627                         getAL(CurDAG), CurDAG->getRegister(0, MVT::i32),
2628                         CurDAG->getRegister(0, MVT::i32) };
2629       return CurDAG->getMachineNode(Subtarget->hasV6Ops() ?
2630                                     ARM::SMULL : ARM::SMULLv5,
2631                                     dl, MVT::i32, MVT::i32, Ops);
2632     }
2633   }
2634   case ARMISD::UMLAL:{
2635     if (Subtarget->isThumb()) {
2636       SDValue Ops[] = { N->getOperand(0), N->getOperand(1), N->getOperand(2),
2637                         N->getOperand(3), getAL(CurDAG),
2638                         CurDAG->getRegister(0, MVT::i32)};
2639       return CurDAG->getMachineNode(ARM::t2UMLAL, dl, MVT::i32, MVT::i32, Ops);
2640     }else{
2641       SDValue Ops[] = { N->getOperand(0), N->getOperand(1), N->getOperand(2),
2642                         N->getOperand(3), getAL(CurDAG),
2643                         CurDAG->getRegister(0, MVT::i32),
2644                         CurDAG->getRegister(0, MVT::i32) };
2645       return CurDAG->getMachineNode(Subtarget->hasV6Ops() ?
2646                                       ARM::UMLAL : ARM::UMLALv5,
2647                                       dl, MVT::i32, MVT::i32, Ops);
2648     }
2649   }
2650   case ARMISD::SMLAL:{
2651     if (Subtarget->isThumb()) {
2652       SDValue Ops[] = { N->getOperand(0), N->getOperand(1), N->getOperand(2),
2653                         N->getOperand(3), getAL(CurDAG),
2654                         CurDAG->getRegister(0, MVT::i32)};
2655       return CurDAG->getMachineNode(ARM::t2SMLAL, dl, MVT::i32, MVT::i32, Ops);
2656     }else{
2657       SDValue Ops[] = { N->getOperand(0), N->getOperand(1), N->getOperand(2),
2658                         N->getOperand(3), getAL(CurDAG),
2659                         CurDAG->getRegister(0, MVT::i32),
2660                         CurDAG->getRegister(0, MVT::i32) };
2661       return CurDAG->getMachineNode(Subtarget->hasV6Ops() ?
2662                                       ARM::SMLAL : ARM::SMLALv5,
2663                                       dl, MVT::i32, MVT::i32, Ops);
2664     }
2665   }
2666   case ISD::LOAD: {
2667     SDNode *ResNode = nullptr;
2668     if (Subtarget->isThumb() && Subtarget->hasThumb2())
2669       ResNode = SelectT2IndexedLoad(N);
2670     else
2671       ResNode = SelectARMIndexedLoad(N);
2672     if (ResNode)
2673       return ResNode;
2674     // Other cases are autogenerated.
2675     break;
2676   }
2677   case ARMISD::BRCOND: {
2678     // Pattern: (ARMbrcond:void (bb:Other):$dst, (imm:i32):$cc)
2679     // Emits: (Bcc:void (bb:Other):$dst, (imm:i32):$cc)
2680     // Pattern complexity = 6  cost = 1  size = 0
2681
2682     // Pattern: (ARMbrcond:void (bb:Other):$dst, (imm:i32):$cc)
2683     // Emits: (tBcc:void (bb:Other):$dst, (imm:i32):$cc)
2684     // Pattern complexity = 6  cost = 1  size = 0
2685
2686     // Pattern: (ARMbrcond:void (bb:Other):$dst, (imm:i32):$cc)
2687     // Emits: (t2Bcc:void (bb:Other):$dst, (imm:i32):$cc)
2688     // Pattern complexity = 6  cost = 1  size = 0
2689
2690     unsigned Opc = Subtarget->isThumb() ?
2691       ((Subtarget->hasThumb2()) ? ARM::t2Bcc : ARM::tBcc) : ARM::Bcc;
2692     SDValue Chain = N->getOperand(0);
2693     SDValue N1 = N->getOperand(1);
2694     SDValue N2 = N->getOperand(2);
2695     SDValue N3 = N->getOperand(3);
2696     SDValue InFlag = N->getOperand(4);
2697     assert(N1.getOpcode() == ISD::BasicBlock);
2698     assert(N2.getOpcode() == ISD::Constant);
2699     assert(N3.getOpcode() == ISD::Register);
2700
2701     SDValue Tmp2 = CurDAG->getTargetConstant(((unsigned)
2702                                cast<ConstantSDNode>(N2)->getZExtValue()),
2703                                MVT::i32);
2704     SDValue Ops[] = { N1, Tmp2, N3, Chain, InFlag };
2705     SDNode *ResNode = CurDAG->getMachineNode(Opc, dl, MVT::Other,
2706                                              MVT::Glue, Ops);
2707     Chain = SDValue(ResNode, 0);
2708     if (N->getNumValues() == 2) {
2709       InFlag = SDValue(ResNode, 1);
2710       ReplaceUses(SDValue(N, 1), InFlag);
2711     }
2712     ReplaceUses(SDValue(N, 0),
2713                 SDValue(Chain.getNode(), Chain.getResNo()));
2714     return nullptr;
2715   }
2716   case ARMISD::VZIP: {
2717     unsigned Opc = 0;
2718     EVT VT = N->getValueType(0);
2719     switch (VT.getSimpleVT().SimpleTy) {
2720     default: return nullptr;
2721     case MVT::v8i8:  Opc = ARM::VZIPd8; break;
2722     case MVT::v4i16: Opc = ARM::VZIPd16; break;
2723     case MVT::v2f32:
2724     // vzip.32 Dd, Dm is a pseudo-instruction expanded to vtrn.32 Dd, Dm.
2725     case MVT::v2i32: Opc = ARM::VTRNd32; break;
2726     case MVT::v16i8: Opc = ARM::VZIPq8; break;
2727     case MVT::v8i16: Opc = ARM::VZIPq16; break;
2728     case MVT::v4f32:
2729     case MVT::v4i32: Opc = ARM::VZIPq32; break;
2730     }
2731     SDValue Pred = getAL(CurDAG);
2732     SDValue PredReg = CurDAG->getRegister(0, MVT::i32);
2733     SDValue Ops[] = { N->getOperand(0), N->getOperand(1), Pred, PredReg };
2734     return CurDAG->getMachineNode(Opc, dl, VT, VT, Ops);
2735   }
2736   case ARMISD::VUZP: {
2737     unsigned Opc = 0;
2738     EVT VT = N->getValueType(0);
2739     switch (VT.getSimpleVT().SimpleTy) {
2740     default: return nullptr;
2741     case MVT::v8i8:  Opc = ARM::VUZPd8; break;
2742     case MVT::v4i16: Opc = ARM::VUZPd16; break;
2743     case MVT::v2f32:
2744     // vuzp.32 Dd, Dm is a pseudo-instruction expanded to vtrn.32 Dd, Dm.
2745     case MVT::v2i32: Opc = ARM::VTRNd32; break;
2746     case MVT::v16i8: Opc = ARM::VUZPq8; break;
2747     case MVT::v8i16: Opc = ARM::VUZPq16; break;
2748     case MVT::v4f32:
2749     case MVT::v4i32: Opc = ARM::VUZPq32; break;
2750     }
2751     SDValue Pred = getAL(CurDAG);
2752     SDValue PredReg = CurDAG->getRegister(0, MVT::i32);
2753     SDValue Ops[] = { N->getOperand(0), N->getOperand(1), Pred, PredReg };
2754     return CurDAG->getMachineNode(Opc, dl, VT, VT, Ops);
2755   }
2756   case ARMISD::VTRN: {
2757     unsigned Opc = 0;
2758     EVT VT = N->getValueType(0);
2759     switch (VT.getSimpleVT().SimpleTy) {
2760     default: return nullptr;
2761     case MVT::v8i8:  Opc = ARM::VTRNd8; break;
2762     case MVT::v4i16: Opc = ARM::VTRNd16; break;
2763     case MVT::v2f32:
2764     case MVT::v2i32: Opc = ARM::VTRNd32; break;
2765     case MVT::v16i8: Opc = ARM::VTRNq8; break;
2766     case MVT::v8i16: Opc = ARM::VTRNq16; break;
2767     case MVT::v4f32:
2768     case MVT::v4i32: Opc = ARM::VTRNq32; break;
2769     }
2770     SDValue Pred = getAL(CurDAG);
2771     SDValue PredReg = CurDAG->getRegister(0, MVT::i32);
2772     SDValue Ops[] = { N->getOperand(0), N->getOperand(1), Pred, PredReg };
2773     return CurDAG->getMachineNode(Opc, dl, VT, VT, Ops);
2774   }
2775   case ARMISD::BUILD_VECTOR: {
2776     EVT VecVT = N->getValueType(0);
2777     EVT EltVT = VecVT.getVectorElementType();
2778     unsigned NumElts = VecVT.getVectorNumElements();
2779     if (EltVT == MVT::f64) {
2780       assert(NumElts == 2 && "unexpected type for BUILD_VECTOR");
2781       return createDRegPairNode(VecVT, N->getOperand(0), N->getOperand(1));
2782     }
2783     assert(EltVT == MVT::f32 && "unexpected type for BUILD_VECTOR");
2784     if (NumElts == 2)
2785       return createSRegPairNode(VecVT, N->getOperand(0), N->getOperand(1));
2786     assert(NumElts == 4 && "unexpected type for BUILD_VECTOR");
2787     return createQuadSRegsNode(VecVT, N->getOperand(0), N->getOperand(1),
2788                      N->getOperand(2), N->getOperand(3));
2789   }
2790
2791   case ARMISD::VLD2DUP: {
2792     static const uint16_t Opcodes[] = { ARM::VLD2DUPd8, ARM::VLD2DUPd16,
2793                                         ARM::VLD2DUPd32 };
2794     return SelectVLDDup(N, false, 2, Opcodes);
2795   }
2796
2797   case ARMISD::VLD3DUP: {
2798     static const uint16_t Opcodes[] = { ARM::VLD3DUPd8Pseudo,
2799                                         ARM::VLD3DUPd16Pseudo,
2800                                         ARM::VLD3DUPd32Pseudo };
2801     return SelectVLDDup(N, false, 3, Opcodes);
2802   }
2803
2804   case ARMISD::VLD4DUP: {
2805     static const uint16_t Opcodes[] = { ARM::VLD4DUPd8Pseudo,
2806                                         ARM::VLD4DUPd16Pseudo,
2807                                         ARM::VLD4DUPd32Pseudo };
2808     return SelectVLDDup(N, false, 4, Opcodes);
2809   }
2810
2811   case ARMISD::VLD2DUP_UPD: {
2812     static const uint16_t Opcodes[] = { ARM::VLD2DUPd8wb_fixed,
2813                                         ARM::VLD2DUPd16wb_fixed,
2814                                         ARM::VLD2DUPd32wb_fixed };
2815     return SelectVLDDup(N, true, 2, Opcodes);
2816   }
2817
2818   case ARMISD::VLD3DUP_UPD: {
2819     static const uint16_t Opcodes[] = { ARM::VLD3DUPd8Pseudo_UPD,
2820                                         ARM::VLD3DUPd16Pseudo_UPD,
2821                                         ARM::VLD3DUPd32Pseudo_UPD };
2822     return SelectVLDDup(N, true, 3, Opcodes);
2823   }
2824
2825   case ARMISD::VLD4DUP_UPD: {
2826     static const uint16_t Opcodes[] = { ARM::VLD4DUPd8Pseudo_UPD,
2827                                         ARM::VLD4DUPd16Pseudo_UPD,
2828                                         ARM::VLD4DUPd32Pseudo_UPD };
2829     return SelectVLDDup(N, true, 4, Opcodes);
2830   }
2831
2832   case ARMISD::VLD1_UPD: {
2833     static const uint16_t DOpcodes[] = { ARM::VLD1d8wb_fixed,
2834                                          ARM::VLD1d16wb_fixed,
2835                                          ARM::VLD1d32wb_fixed,
2836                                          ARM::VLD1d64wb_fixed };
2837     static const uint16_t QOpcodes[] = { ARM::VLD1q8wb_fixed,
2838                                          ARM::VLD1q16wb_fixed,
2839                                          ARM::VLD1q32wb_fixed,
2840                                          ARM::VLD1q64wb_fixed };
2841     return SelectVLD(N, true, 1, DOpcodes, QOpcodes, nullptr);
2842   }
2843
2844   case ARMISD::VLD2_UPD: {
2845     static const uint16_t DOpcodes[] = { ARM::VLD2d8wb_fixed,
2846                                          ARM::VLD2d16wb_fixed,
2847                                          ARM::VLD2d32wb_fixed,
2848                                          ARM::VLD1q64wb_fixed};
2849     static const uint16_t QOpcodes[] = { ARM::VLD2q8PseudoWB_fixed,
2850                                          ARM::VLD2q16PseudoWB_fixed,
2851                                          ARM::VLD2q32PseudoWB_fixed };
2852     return SelectVLD(N, true, 2, DOpcodes, QOpcodes, nullptr);
2853   }
2854
2855   case ARMISD::VLD3_UPD: {
2856     static const uint16_t DOpcodes[] = { ARM::VLD3d8Pseudo_UPD,
2857                                          ARM::VLD3d16Pseudo_UPD,
2858                                          ARM::VLD3d32Pseudo_UPD,
2859                                          ARM::VLD1d64TPseudoWB_fixed};
2860     static const uint16_t QOpcodes0[] = { ARM::VLD3q8Pseudo_UPD,
2861                                           ARM::VLD3q16Pseudo_UPD,
2862                                           ARM::VLD3q32Pseudo_UPD };
2863     static const uint16_t QOpcodes1[] = { ARM::VLD3q8oddPseudo_UPD,
2864                                           ARM::VLD3q16oddPseudo_UPD,
2865                                           ARM::VLD3q32oddPseudo_UPD };
2866     return SelectVLD(N, true, 3, DOpcodes, QOpcodes0, QOpcodes1);
2867   }
2868
2869   case ARMISD::VLD4_UPD: {
2870     static const uint16_t DOpcodes[] = { ARM::VLD4d8Pseudo_UPD,
2871                                          ARM::VLD4d16Pseudo_UPD,
2872                                          ARM::VLD4d32Pseudo_UPD,
2873                                          ARM::VLD1d64QPseudoWB_fixed};
2874     static const uint16_t QOpcodes0[] = { ARM::VLD4q8Pseudo_UPD,
2875                                           ARM::VLD4q16Pseudo_UPD,
2876                                           ARM::VLD4q32Pseudo_UPD };
2877     static const uint16_t QOpcodes1[] = { ARM::VLD4q8oddPseudo_UPD,
2878                                           ARM::VLD4q16oddPseudo_UPD,
2879                                           ARM::VLD4q32oddPseudo_UPD };
2880     return SelectVLD(N, true, 4, DOpcodes, QOpcodes0, QOpcodes1);
2881   }
2882
2883   case ARMISD::VLD2LN_UPD: {
2884     static const uint16_t DOpcodes[] = { ARM::VLD2LNd8Pseudo_UPD,
2885                                          ARM::VLD2LNd16Pseudo_UPD,
2886                                          ARM::VLD2LNd32Pseudo_UPD };
2887     static const uint16_t QOpcodes[] = { ARM::VLD2LNq16Pseudo_UPD,
2888                                          ARM::VLD2LNq32Pseudo_UPD };
2889     return SelectVLDSTLane(N, true, true, 2, DOpcodes, QOpcodes);
2890   }
2891
2892   case ARMISD::VLD3LN_UPD: {
2893     static const uint16_t DOpcodes[] = { ARM::VLD3LNd8Pseudo_UPD,
2894                                          ARM::VLD3LNd16Pseudo_UPD,
2895                                          ARM::VLD3LNd32Pseudo_UPD };
2896     static const uint16_t QOpcodes[] = { ARM::VLD3LNq16Pseudo_UPD,
2897                                          ARM::VLD3LNq32Pseudo_UPD };
2898     return SelectVLDSTLane(N, true, true, 3, DOpcodes, QOpcodes);
2899   }
2900
2901   case ARMISD::VLD4LN_UPD: {
2902     static const uint16_t DOpcodes[] = { ARM::VLD4LNd8Pseudo_UPD,
2903                                          ARM::VLD4LNd16Pseudo_UPD,
2904                                          ARM::VLD4LNd32Pseudo_UPD };
2905     static const uint16_t QOpcodes[] = { ARM::VLD4LNq16Pseudo_UPD,
2906                                          ARM::VLD4LNq32Pseudo_UPD };
2907     return SelectVLDSTLane(N, true, true, 4, DOpcodes, QOpcodes);
2908   }
2909
2910   case ARMISD::VST1_UPD: {
2911     static const uint16_t DOpcodes[] = { ARM::VST1d8wb_fixed,
2912                                          ARM::VST1d16wb_fixed,
2913                                          ARM::VST1d32wb_fixed,
2914                                          ARM::VST1d64wb_fixed };
2915     static const uint16_t QOpcodes[] = { ARM::VST1q8wb_fixed,
2916                                          ARM::VST1q16wb_fixed,
2917                                          ARM::VST1q32wb_fixed,
2918                                          ARM::VST1q64wb_fixed };
2919     return SelectVST(N, true, 1, DOpcodes, QOpcodes, nullptr);
2920   }
2921
2922   case ARMISD::VST2_UPD: {
2923     static const uint16_t DOpcodes[] = { ARM::VST2d8wb_fixed,
2924                                          ARM::VST2d16wb_fixed,
2925                                          ARM::VST2d32wb_fixed,
2926                                          ARM::VST1q64wb_fixed};
2927     static const uint16_t QOpcodes[] = { ARM::VST2q8PseudoWB_fixed,
2928                                          ARM::VST2q16PseudoWB_fixed,
2929                                          ARM::VST2q32PseudoWB_fixed };
2930     return SelectVST(N, true, 2, DOpcodes, QOpcodes, nullptr);
2931   }
2932
2933   case ARMISD::VST3_UPD: {
2934     static const uint16_t DOpcodes[] = { ARM::VST3d8Pseudo_UPD,
2935                                          ARM::VST3d16Pseudo_UPD,
2936                                          ARM::VST3d32Pseudo_UPD,
2937                                          ARM::VST1d64TPseudoWB_fixed};
2938     static const uint16_t QOpcodes0[] = { ARM::VST3q8Pseudo_UPD,
2939                                           ARM::VST3q16Pseudo_UPD,
2940                                           ARM::VST3q32Pseudo_UPD };
2941     static const uint16_t QOpcodes1[] = { ARM::VST3q8oddPseudo_UPD,
2942                                           ARM::VST3q16oddPseudo_UPD,
2943                                           ARM::VST3q32oddPseudo_UPD };
2944     return SelectVST(N, true, 3, DOpcodes, QOpcodes0, QOpcodes1);
2945   }
2946
2947   case ARMISD::VST4_UPD: {
2948     static const uint16_t DOpcodes[] = { ARM::VST4d8Pseudo_UPD,
2949                                          ARM::VST4d16Pseudo_UPD,
2950                                          ARM::VST4d32Pseudo_UPD,
2951                                          ARM::VST1d64QPseudoWB_fixed};
2952     static const uint16_t QOpcodes0[] = { ARM::VST4q8Pseudo_UPD,
2953                                           ARM::VST4q16Pseudo_UPD,
2954                                           ARM::VST4q32Pseudo_UPD };
2955     static const uint16_t QOpcodes1[] = { ARM::VST4q8oddPseudo_UPD,
2956                                           ARM::VST4q16oddPseudo_UPD,
2957                                           ARM::VST4q32oddPseudo_UPD };
2958     return SelectVST(N, true, 4, DOpcodes, QOpcodes0, QOpcodes1);
2959   }
2960
2961   case ARMISD::VST2LN_UPD: {
2962     static const uint16_t DOpcodes[] = { ARM::VST2LNd8Pseudo_UPD,
2963                                          ARM::VST2LNd16Pseudo_UPD,
2964                                          ARM::VST2LNd32Pseudo_UPD };
2965     static const uint16_t QOpcodes[] = { ARM::VST2LNq16Pseudo_UPD,
2966                                          ARM::VST2LNq32Pseudo_UPD };
2967     return SelectVLDSTLane(N, false, true, 2, DOpcodes, QOpcodes);
2968   }
2969
2970   case ARMISD::VST3LN_UPD: {
2971     static const uint16_t DOpcodes[] = { ARM::VST3LNd8Pseudo_UPD,
2972                                          ARM::VST3LNd16Pseudo_UPD,
2973                                          ARM::VST3LNd32Pseudo_UPD };
2974     static const uint16_t QOpcodes[] = { ARM::VST3LNq16Pseudo_UPD,
2975                                          ARM::VST3LNq32Pseudo_UPD };
2976     return SelectVLDSTLane(N, false, true, 3, DOpcodes, QOpcodes);
2977   }
2978
2979   case ARMISD::VST4LN_UPD: {
2980     static const uint16_t DOpcodes[] = { ARM::VST4LNd8Pseudo_UPD,
2981                                          ARM::VST4LNd16Pseudo_UPD,
2982                                          ARM::VST4LNd32Pseudo_UPD };
2983     static const uint16_t QOpcodes[] = { ARM::VST4LNq16Pseudo_UPD,
2984                                          ARM::VST4LNq32Pseudo_UPD };
2985     return SelectVLDSTLane(N, false, true, 4, DOpcodes, QOpcodes);
2986   }
2987
2988   case ISD::INTRINSIC_VOID:
2989   case ISD::INTRINSIC_W_CHAIN: {
2990     unsigned IntNo = cast<ConstantSDNode>(N->getOperand(1))->getZExtValue();
2991     switch (IntNo) {
2992     default:
2993       break;
2994
2995     case Intrinsic::arm_ldaexd:
2996     case Intrinsic::arm_ldrexd: {
2997       SDLoc dl(N);
2998       SDValue Chain = N->getOperand(0);
2999       SDValue MemAddr = N->getOperand(2);
3000       bool isThumb = Subtarget->isThumb() && Subtarget->hasThumb2();
3001
3002       bool IsAcquire = IntNo == Intrinsic::arm_ldaexd;
3003       unsigned NewOpc = isThumb ? (IsAcquire ? ARM::t2LDAEXD : ARM::t2LDREXD)
3004                                 : (IsAcquire ? ARM::LDAEXD : ARM::LDREXD);
3005
3006       // arm_ldrexd returns a i64 value in {i32, i32}
3007       std::vector<EVT> ResTys;
3008       if (isThumb) {
3009         ResTys.push_back(MVT::i32);
3010         ResTys.push_back(MVT::i32);
3011       } else
3012         ResTys.push_back(MVT::Untyped);
3013       ResTys.push_back(MVT::Other);
3014
3015       // Place arguments in the right order.
3016       SmallVector<SDValue, 7> Ops;
3017       Ops.push_back(MemAddr);
3018       Ops.push_back(getAL(CurDAG));
3019       Ops.push_back(CurDAG->getRegister(0, MVT::i32));
3020       Ops.push_back(Chain);
3021       SDNode *Ld = CurDAG->getMachineNode(NewOpc, dl, ResTys, Ops);
3022       // Transfer memoperands.
3023       MachineSDNode::mmo_iterator MemOp = MF->allocateMemRefsArray(1);
3024       MemOp[0] = cast<MemIntrinsicSDNode>(N)->getMemOperand();
3025       cast<MachineSDNode>(Ld)->setMemRefs(MemOp, MemOp + 1);
3026
3027       // Remap uses.
3028       SDValue OutChain = isThumb ? SDValue(Ld, 2) : SDValue(Ld, 1);
3029       if (!SDValue(N, 0).use_empty()) {
3030         SDValue Result;
3031         if (isThumb)
3032           Result = SDValue(Ld, 0);
3033         else {
3034           SDValue SubRegIdx = CurDAG->getTargetConstant(ARM::gsub_0, MVT::i32);
3035           SDNode *ResNode = CurDAG->getMachineNode(TargetOpcode::EXTRACT_SUBREG,
3036               dl, MVT::i32, SDValue(Ld, 0), SubRegIdx);
3037           Result = SDValue(ResNode,0);
3038         }
3039         ReplaceUses(SDValue(N, 0), Result);
3040       }
3041       if (!SDValue(N, 1).use_empty()) {
3042         SDValue Result;
3043         if (isThumb)
3044           Result = SDValue(Ld, 1);
3045         else {
3046           SDValue SubRegIdx = CurDAG->getTargetConstant(ARM::gsub_1, MVT::i32);
3047           SDNode *ResNode = CurDAG->getMachineNode(TargetOpcode::EXTRACT_SUBREG,
3048               dl, MVT::i32, SDValue(Ld, 0), SubRegIdx);
3049           Result = SDValue(ResNode,0);
3050         }
3051         ReplaceUses(SDValue(N, 1), Result);
3052       }
3053       ReplaceUses(SDValue(N, 2), OutChain);
3054       return nullptr;
3055     }
3056     case Intrinsic::arm_stlexd:
3057     case Intrinsic::arm_strexd: {
3058       SDLoc dl(N);
3059       SDValue Chain = N->getOperand(0);
3060       SDValue Val0 = N->getOperand(2);
3061       SDValue Val1 = N->getOperand(3);
3062       SDValue MemAddr = N->getOperand(4);
3063
3064       // Store exclusive double return a i32 value which is the return status
3065       // of the issued store.
3066       EVT ResTys[] = { MVT::i32, MVT::Other };
3067
3068       bool isThumb = Subtarget->isThumb() && Subtarget->hasThumb2();
3069       // Place arguments in the right order.
3070       SmallVector<SDValue, 7> Ops;
3071       if (isThumb) {
3072         Ops.push_back(Val0);
3073         Ops.push_back(Val1);
3074       } else
3075         // arm_strexd uses GPRPair.
3076         Ops.push_back(SDValue(createGPRPairNode(MVT::Untyped, Val0, Val1), 0));
3077       Ops.push_back(MemAddr);
3078       Ops.push_back(getAL(CurDAG));
3079       Ops.push_back(CurDAG->getRegister(0, MVT::i32));
3080       Ops.push_back(Chain);
3081
3082       bool IsRelease = IntNo == Intrinsic::arm_stlexd;
3083       unsigned NewOpc = isThumb ? (IsRelease ? ARM::t2STLEXD : ARM::t2STREXD)
3084                                 : (IsRelease ? ARM::STLEXD : ARM::STREXD);
3085
3086       SDNode *St = CurDAG->getMachineNode(NewOpc, dl, ResTys, Ops);
3087       // Transfer memoperands.
3088       MachineSDNode::mmo_iterator MemOp = MF->allocateMemRefsArray(1);
3089       MemOp[0] = cast<MemIntrinsicSDNode>(N)->getMemOperand();
3090       cast<MachineSDNode>(St)->setMemRefs(MemOp, MemOp + 1);
3091
3092       return St;
3093     }
3094
3095     case Intrinsic::arm_neon_vld1: {
3096       static const uint16_t DOpcodes[] = { ARM::VLD1d8, ARM::VLD1d16,
3097                                            ARM::VLD1d32, ARM::VLD1d64 };
3098       static const uint16_t QOpcodes[] = { ARM::VLD1q8, ARM::VLD1q16,
3099                                            ARM::VLD1q32, ARM::VLD1q64};
3100       return SelectVLD(N, false, 1, DOpcodes, QOpcodes, nullptr);
3101     }
3102
3103     case Intrinsic::arm_neon_vld2: {
3104       static const uint16_t DOpcodes[] = { ARM::VLD2d8, ARM::VLD2d16,
3105                                            ARM::VLD2d32, ARM::VLD1q64 };
3106       static const uint16_t QOpcodes[] = { ARM::VLD2q8Pseudo, ARM::VLD2q16Pseudo,
3107                                            ARM::VLD2q32Pseudo };
3108       return SelectVLD(N, false, 2, DOpcodes, QOpcodes, nullptr);
3109     }
3110
3111     case Intrinsic::arm_neon_vld3: {
3112       static const uint16_t DOpcodes[] = { ARM::VLD3d8Pseudo,
3113                                            ARM::VLD3d16Pseudo,
3114                                            ARM::VLD3d32Pseudo,
3115                                            ARM::VLD1d64TPseudo };
3116       static const uint16_t QOpcodes0[] = { ARM::VLD3q8Pseudo_UPD,
3117                                             ARM::VLD3q16Pseudo_UPD,
3118                                             ARM::VLD3q32Pseudo_UPD };
3119       static const uint16_t QOpcodes1[] = { ARM::VLD3q8oddPseudo,
3120                                             ARM::VLD3q16oddPseudo,
3121                                             ARM::VLD3q32oddPseudo };
3122       return SelectVLD(N, false, 3, DOpcodes, QOpcodes0, QOpcodes1);
3123     }
3124
3125     case Intrinsic::arm_neon_vld4: {
3126       static const uint16_t DOpcodes[] = { ARM::VLD4d8Pseudo,
3127                                            ARM::VLD4d16Pseudo,
3128                                            ARM::VLD4d32Pseudo,
3129                                            ARM::VLD1d64QPseudo };
3130       static const uint16_t QOpcodes0[] = { ARM::VLD4q8Pseudo_UPD,
3131                                             ARM::VLD4q16Pseudo_UPD,
3132                                             ARM::VLD4q32Pseudo_UPD };
3133       static const uint16_t QOpcodes1[] = { ARM::VLD4q8oddPseudo,
3134                                             ARM::VLD4q16oddPseudo,
3135                                             ARM::VLD4q32oddPseudo };
3136       return SelectVLD(N, false, 4, DOpcodes, QOpcodes0, QOpcodes1);
3137     }
3138
3139     case Intrinsic::arm_neon_vld2lane: {
3140       static const uint16_t DOpcodes[] = { ARM::VLD2LNd8Pseudo,
3141                                            ARM::VLD2LNd16Pseudo,
3142                                            ARM::VLD2LNd32Pseudo };
3143       static const uint16_t QOpcodes[] = { ARM::VLD2LNq16Pseudo,
3144                                            ARM::VLD2LNq32Pseudo };
3145       return SelectVLDSTLane(N, true, false, 2, DOpcodes, QOpcodes);
3146     }
3147
3148     case Intrinsic::arm_neon_vld3lane: {
3149       static const uint16_t DOpcodes[] = { ARM::VLD3LNd8Pseudo,
3150                                            ARM::VLD3LNd16Pseudo,
3151                                            ARM::VLD3LNd32Pseudo };
3152       static const uint16_t QOpcodes[] = { ARM::VLD3LNq16Pseudo,
3153                                            ARM::VLD3LNq32Pseudo };
3154       return SelectVLDSTLane(N, true, false, 3, DOpcodes, QOpcodes);
3155     }
3156
3157     case Intrinsic::arm_neon_vld4lane: {
3158       static const uint16_t DOpcodes[] = { ARM::VLD4LNd8Pseudo,
3159                                            ARM::VLD4LNd16Pseudo,
3160                                            ARM::VLD4LNd32Pseudo };
3161       static const uint16_t QOpcodes[] = { ARM::VLD4LNq16Pseudo,
3162                                            ARM::VLD4LNq32Pseudo };
3163       return SelectVLDSTLane(N, true, false, 4, DOpcodes, QOpcodes);
3164     }
3165
3166     case Intrinsic::arm_neon_vst1: {
3167       static const uint16_t DOpcodes[] = { ARM::VST1d8, ARM::VST1d16,
3168                                            ARM::VST1d32, ARM::VST1d64 };
3169       static const uint16_t QOpcodes[] = { ARM::VST1q8, ARM::VST1q16,
3170                                            ARM::VST1q32, ARM::VST1q64 };
3171       return SelectVST(N, false, 1, DOpcodes, QOpcodes, nullptr);
3172     }
3173
3174     case Intrinsic::arm_neon_vst2: {
3175       static const uint16_t DOpcodes[] = { ARM::VST2d8, ARM::VST2d16,
3176                                            ARM::VST2d32, ARM::VST1q64 };
3177       static uint16_t QOpcodes[] = { ARM::VST2q8Pseudo, ARM::VST2q16Pseudo,
3178                                      ARM::VST2q32Pseudo };
3179       return SelectVST(N, false, 2, DOpcodes, QOpcodes, nullptr);
3180     }
3181
3182     case Intrinsic::arm_neon_vst3: {
3183       static const uint16_t DOpcodes[] = { ARM::VST3d8Pseudo,
3184                                            ARM::VST3d16Pseudo,
3185                                            ARM::VST3d32Pseudo,
3186                                            ARM::VST1d64TPseudo };
3187       static const uint16_t QOpcodes0[] = { ARM::VST3q8Pseudo_UPD,
3188                                             ARM::VST3q16Pseudo_UPD,
3189                                             ARM::VST3q32Pseudo_UPD };
3190       static const uint16_t QOpcodes1[] = { ARM::VST3q8oddPseudo,
3191                                             ARM::VST3q16oddPseudo,
3192                                             ARM::VST3q32oddPseudo };
3193       return SelectVST(N, false, 3, DOpcodes, QOpcodes0, QOpcodes1);
3194     }
3195
3196     case Intrinsic::arm_neon_vst4: {
3197       static const uint16_t DOpcodes[] = { ARM::VST4d8Pseudo,
3198                                            ARM::VST4d16Pseudo,
3199                                            ARM::VST4d32Pseudo,
3200                                            ARM::VST1d64QPseudo };
3201       static const uint16_t QOpcodes0[] = { ARM::VST4q8Pseudo_UPD,
3202                                             ARM::VST4q16Pseudo_UPD,
3203                                             ARM::VST4q32Pseudo_UPD };
3204       static const uint16_t QOpcodes1[] = { ARM::VST4q8oddPseudo,
3205                                             ARM::VST4q16oddPseudo,
3206                                             ARM::VST4q32oddPseudo };
3207       return SelectVST(N, false, 4, DOpcodes, QOpcodes0, QOpcodes1);
3208     }
3209
3210     case Intrinsic::arm_neon_vst2lane: {
3211       static const uint16_t DOpcodes[] = { ARM::VST2LNd8Pseudo,
3212                                            ARM::VST2LNd16Pseudo,
3213                                            ARM::VST2LNd32Pseudo };
3214       static const uint16_t QOpcodes[] = { ARM::VST2LNq16Pseudo,
3215                                            ARM::VST2LNq32Pseudo };
3216       return SelectVLDSTLane(N, false, false, 2, DOpcodes, QOpcodes);
3217     }
3218
3219     case Intrinsic::arm_neon_vst3lane: {
3220       static const uint16_t DOpcodes[] = { ARM::VST3LNd8Pseudo,
3221                                            ARM::VST3LNd16Pseudo,
3222                                            ARM::VST3LNd32Pseudo };
3223       static const uint16_t QOpcodes[] = { ARM::VST3LNq16Pseudo,
3224                                            ARM::VST3LNq32Pseudo };
3225       return SelectVLDSTLane(N, false, false, 3, DOpcodes, QOpcodes);
3226     }
3227
3228     case Intrinsic::arm_neon_vst4lane: {
3229       static const uint16_t DOpcodes[] = { ARM::VST4LNd8Pseudo,
3230                                            ARM::VST4LNd16Pseudo,
3231                                            ARM::VST4LNd32Pseudo };
3232       static const uint16_t QOpcodes[] = { ARM::VST4LNq16Pseudo,
3233                                            ARM::VST4LNq32Pseudo };
3234       return SelectVLDSTLane(N, false, false, 4, DOpcodes, QOpcodes);
3235     }
3236     }
3237     break;
3238   }
3239
3240   case ISD::INTRINSIC_WO_CHAIN: {
3241     unsigned IntNo = cast<ConstantSDNode>(N->getOperand(0))->getZExtValue();
3242     switch (IntNo) {
3243     default:
3244       break;
3245
3246     case Intrinsic::arm_neon_vtbl2:
3247       return SelectVTBL(N, false, 2, ARM::VTBL2);
3248     case Intrinsic::arm_neon_vtbl3:
3249       return SelectVTBL(N, false, 3, ARM::VTBL3Pseudo);
3250     case Intrinsic::arm_neon_vtbl4:
3251       return SelectVTBL(N, false, 4, ARM::VTBL4Pseudo);
3252
3253     case Intrinsic::arm_neon_vtbx2:
3254       return SelectVTBL(N, true, 2, ARM::VTBX2);
3255     case Intrinsic::arm_neon_vtbx3:
3256       return SelectVTBL(N, true, 3, ARM::VTBX3Pseudo);
3257     case Intrinsic::arm_neon_vtbx4:
3258       return SelectVTBL(N, true, 4, ARM::VTBX4Pseudo);
3259     }
3260     break;
3261   }
3262
3263   case ARMISD::VTBL1: {
3264     SDLoc dl(N);
3265     EVT VT = N->getValueType(0);
3266     SmallVector<SDValue, 6> Ops;
3267
3268     Ops.push_back(N->getOperand(0));
3269     Ops.push_back(N->getOperand(1));
3270     Ops.push_back(getAL(CurDAG));                    // Predicate
3271     Ops.push_back(CurDAG->getRegister(0, MVT::i32)); // Predicate Register
3272     return CurDAG->getMachineNode(ARM::VTBL1, dl, VT, Ops);
3273   }
3274   case ARMISD::VTBL2: {
3275     SDLoc dl(N);
3276     EVT VT = N->getValueType(0);
3277
3278     // Form a REG_SEQUENCE to force register allocation.
3279     SDValue V0 = N->getOperand(0);
3280     SDValue V1 = N->getOperand(1);
3281     SDValue RegSeq = SDValue(createDRegPairNode(MVT::v16i8, V0, V1), 0);
3282
3283     SmallVector<SDValue, 6> Ops;
3284     Ops.push_back(RegSeq);
3285     Ops.push_back(N->getOperand(2));
3286     Ops.push_back(getAL(CurDAG));                    // Predicate
3287     Ops.push_back(CurDAG->getRegister(0, MVT::i32)); // Predicate Register
3288     return CurDAG->getMachineNode(ARM::VTBL2, dl, VT, Ops);
3289   }
3290
3291   case ISD::CONCAT_VECTORS:
3292     return SelectConcatVector(N);
3293   }
3294
3295   return SelectCode(N);
3296 }
3297
3298 SDNode *ARMDAGToDAGISel::SelectInlineAsm(SDNode *N){
3299   std::vector<SDValue> AsmNodeOperands;
3300   unsigned Flag, Kind;
3301   bool Changed = false;
3302   unsigned NumOps = N->getNumOperands();
3303
3304   // Normally, i64 data is bounded to two arbitrary GRPs for "%r" constraint.
3305   // However, some instrstions (e.g. ldrexd/strexd in ARM mode) require
3306   // (even/even+1) GPRs and use %n and %Hn to refer to the individual regs
3307   // respectively. Since there is no constraint to explicitly specify a
3308   // reg pair, we use GPRPair reg class for "%r" for 64-bit data. For Thumb,
3309   // the 64-bit data may be referred by H, Q, R modifiers, so we still pack
3310   // them into a GPRPair.
3311
3312   SDLoc dl(N);
3313   SDValue Glue = N->getGluedNode() ? N->getOperand(NumOps-1)
3314                                    : SDValue(nullptr,0);
3315
3316   SmallVector<bool, 8> OpChanged;
3317   // Glue node will be appended late.
3318   for(unsigned i = 0, e = N->getGluedNode() ? NumOps - 1 : NumOps; i < e; ++i) {
3319     SDValue op = N->getOperand(i);
3320     AsmNodeOperands.push_back(op);
3321
3322     if (i < InlineAsm::Op_FirstOperand)
3323       continue;
3324
3325     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(i))) {
3326       Flag = C->getZExtValue();
3327       Kind = InlineAsm::getKind(Flag);
3328     }
3329     else
3330       continue;
3331
3332     // Immediate operands to inline asm in the SelectionDAG are modeled with
3333     // two operands. The first is a constant of value InlineAsm::Kind_Imm, and
3334     // the second is a constant with the value of the immediate. If we get here
3335     // and we have a Kind_Imm, skip the next operand, and continue.
3336     if (Kind == InlineAsm::Kind_Imm) {
3337       SDValue op = N->getOperand(++i);
3338       AsmNodeOperands.push_back(op);
3339       continue;
3340     }
3341
3342     unsigned NumRegs = InlineAsm::getNumOperandRegisters(Flag);
3343     if (NumRegs)
3344       OpChanged.push_back(false);
3345
3346     unsigned DefIdx = 0;
3347     bool IsTiedToChangedOp = false;
3348     // If it's a use that is tied with a previous def, it has no
3349     // reg class constraint.
3350     if (Changed && InlineAsm::isUseOperandTiedToDef(Flag, DefIdx))
3351       IsTiedToChangedOp = OpChanged[DefIdx];
3352
3353     if (Kind != InlineAsm::Kind_RegUse && Kind != InlineAsm::Kind_RegDef
3354         && Kind != InlineAsm::Kind_RegDefEarlyClobber)
3355       continue;
3356
3357     unsigned RC;
3358     bool HasRC = InlineAsm::hasRegClassConstraint(Flag, RC);
3359     if ((!IsTiedToChangedOp && (!HasRC || RC != ARM::GPRRegClassID))
3360         || NumRegs != 2)
3361       continue;
3362
3363     assert((i+2 < NumOps) && "Invalid number of operands in inline asm");
3364     SDValue V0 = N->getOperand(i+1);
3365     SDValue V1 = N->getOperand(i+2);
3366     unsigned Reg0 = cast<RegisterSDNode>(V0)->getReg();
3367     unsigned Reg1 = cast<RegisterSDNode>(V1)->getReg();
3368     SDValue PairedReg;
3369     MachineRegisterInfo &MRI = MF->getRegInfo();
3370
3371     if (Kind == InlineAsm::Kind_RegDef ||
3372         Kind == InlineAsm::Kind_RegDefEarlyClobber) {
3373       // Replace the two GPRs with 1 GPRPair and copy values from GPRPair to
3374       // the original GPRs.
3375
3376       unsigned GPVR = MRI.createVirtualRegister(&ARM::GPRPairRegClass);
3377       PairedReg = CurDAG->getRegister(GPVR, MVT::Untyped);
3378       SDValue Chain = SDValue(N,0);
3379
3380       SDNode *GU = N->getGluedUser();
3381       SDValue RegCopy = CurDAG->getCopyFromReg(Chain, dl, GPVR, MVT::Untyped,
3382                                                Chain.getValue(1));
3383
3384       // Extract values from a GPRPair reg and copy to the original GPR reg.
3385       SDValue Sub0 = CurDAG->getTargetExtractSubreg(ARM::gsub_0, dl, MVT::i32,
3386                                                     RegCopy);
3387       SDValue Sub1 = CurDAG->getTargetExtractSubreg(ARM::gsub_1, dl, MVT::i32,
3388                                                     RegCopy);
3389       SDValue T0 = CurDAG->getCopyToReg(Sub0, dl, Reg0, Sub0,
3390                                         RegCopy.getValue(1));
3391       SDValue T1 = CurDAG->getCopyToReg(Sub1, dl, Reg1, Sub1, T0.getValue(1));
3392
3393       // Update the original glue user.
3394       std::vector<SDValue> Ops(GU->op_begin(), GU->op_end()-1);
3395       Ops.push_back(T1.getValue(1));
3396       CurDAG->UpdateNodeOperands(GU, Ops);
3397     }
3398     else {
3399       // For Kind  == InlineAsm::Kind_RegUse, we first copy two GPRs into a
3400       // GPRPair and then pass the GPRPair to the inline asm.
3401       SDValue Chain = AsmNodeOperands[InlineAsm::Op_InputChain];
3402
3403       // As REG_SEQ doesn't take RegisterSDNode, we copy them first.
3404       SDValue T0 = CurDAG->getCopyFromReg(Chain, dl, Reg0, MVT::i32,
3405                                           Chain.getValue(1));
3406       SDValue T1 = CurDAG->getCopyFromReg(Chain, dl, Reg1, MVT::i32,
3407                                           T0.getValue(1));
3408       SDValue Pair = SDValue(createGPRPairNode(MVT::Untyped, T0, T1), 0);
3409
3410       // Copy REG_SEQ into a GPRPair-typed VR and replace the original two
3411       // i32 VRs of inline asm with it.
3412       unsigned GPVR = MRI.createVirtualRegister(&ARM::GPRPairRegClass);
3413       PairedReg = CurDAG->getRegister(GPVR, MVT::Untyped);
3414       Chain = CurDAG->getCopyToReg(T1, dl, GPVR, Pair, T1.getValue(1));
3415
3416       AsmNodeOperands[InlineAsm::Op_InputChain] = Chain;
3417       Glue = Chain.getValue(1);
3418     }
3419
3420     Changed = true;
3421
3422     if(PairedReg.getNode()) {
3423       OpChanged[OpChanged.size() -1 ] = true;
3424       Flag = InlineAsm::getFlagWord(Kind, 1 /* RegNum*/);
3425       if (IsTiedToChangedOp)
3426         Flag = InlineAsm::getFlagWordForMatchingOp(Flag, DefIdx);
3427       else
3428         Flag = InlineAsm::getFlagWordForRegClass(Flag, ARM::GPRPairRegClassID);
3429       // Replace the current flag.
3430       AsmNodeOperands[AsmNodeOperands.size() -1] = CurDAG->getTargetConstant(
3431           Flag, MVT::i32);
3432       // Add the new register node and skip the original two GPRs.
3433       AsmNodeOperands.push_back(PairedReg);
3434       // Skip the next two GPRs.
3435       i += 2;
3436     }
3437   }
3438
3439   if (Glue.getNode())
3440     AsmNodeOperands.push_back(Glue);
3441   if (!Changed)
3442     return nullptr;
3443
3444   SDValue New = CurDAG->getNode(ISD::INLINEASM, SDLoc(N),
3445       CurDAG->getVTList(MVT::Other, MVT::Glue), AsmNodeOperands);
3446   New->setNodeId(-1);
3447   return New.getNode();
3448 }
3449
3450
3451 bool ARMDAGToDAGISel::
3452 SelectInlineAsmMemoryOperand(const SDValue &Op, char ConstraintCode,
3453                              std::vector<SDValue> &OutOps) {
3454   assert(ConstraintCode == 'm' && "unexpected asm memory constraint");
3455   // Require the address to be in a register.  That is safe for all ARM
3456   // variants and it is hard to do anything much smarter without knowing
3457   // how the operand is used.
3458   OutOps.push_back(Op);
3459   return false;
3460 }
3461
3462 /// createARMISelDag - This pass converts a legalized DAG into a
3463 /// ARM-specific DAG, ready for instruction scheduling.
3464 ///
3465 FunctionPass *llvm::createARMISelDag(ARMBaseTargetMachine &TM,
3466                                      CodeGenOpt::Level OptLevel) {
3467   return new ARMDAGToDAGISel(TM, OptLevel);
3468 }