lib/Target/ARM/ARMISelDAGToDAG.cpp

   1 //===-- ARMISelDAGToDAG.cpp - A dag to dag inst selector for ARM ----------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines an instruction selector for the ARM target.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "ARM.h"
  15 #include "ARMAddressingModes.h"
  16 #include "ARMConstantPoolValue.h"
  17 #include "ARMISelLowering.h"
  18 #include "ARMTargetMachine.h"
  19 #include "llvm/CallingConv.h"
  20 #include "llvm/Constants.h"
  21 #include "llvm/DerivedTypes.h"
  22 #include "llvm/Function.h"
  23 #include "llvm/Intrinsics.h"
  24 #include "llvm/LLVMContext.h"
  25 #include "llvm/CodeGen/MachineFrameInfo.h"
  26 #include "llvm/CodeGen/MachineFunction.h"
  27 #include "llvm/CodeGen/MachineInstrBuilder.h"
  28 #include "llvm/CodeGen/SelectionDAG.h"
  29 #include "llvm/CodeGen/SelectionDAGISel.h"
  30 #include "llvm/Target/TargetLowering.h"
  31 #include "llvm/Target/TargetOptions.h"
  32 #include "llvm/Support/Compiler.h"
  33 #include "llvm/Support/Debug.h"
  34 #include "llvm/Support/ErrorHandling.h"
  35 #include "llvm/Support/raw_ostream.h"
  36
  37 using namespace llvm;
  38
  39 //===--------------------------------------------------------------------===//
  40 /// ARMDAGToDAGISel - ARM specific code to select ARM machine
  41 /// instructions for SelectionDAG operations.
  42 ///
  43 namespace {
  44 class ARMDAGToDAGISel : public SelectionDAGISel {
  45   ARMBaseTargetMachine &TM;
  46
  47   /// Subtarget - Keep a pointer to the ARMSubtarget around so that we can
  48   /// make the right decision when generating code for different targets.
  49   const ARMSubtarget *Subtarget;
  50
  51 public:
  52   explicit ARMDAGToDAGISel(ARMBaseTargetMachine &tm,
  53                            CodeGenOpt::Level OptLevel)
  54     : SelectionDAGISel(tm, OptLevel), TM(tm),
  55     Subtarget(&TM.getSubtarget<ARMSubtarget>()) {
  56   }
  57
  58   virtual const char *getPassName() const {
  59     return "ARM Instruction Selection";
  60   }
  61
  62   /// getI32Imm - Return a target constant of type i32 with the specified
  63   /// value.
  64   inline SDValue getI32Imm(unsigned Imm) {
  65     return CurDAG->getTargetConstant(Imm, MVT::i32);
  66   }
  67
  68   SDNode *Select(SDValue Op);
  69   virtual void InstructionSelect();
  70   bool SelectShifterOperandReg(SDValue Op, SDValue N, SDValue &A,
  71                                SDValue &B, SDValue &C);
  72   bool SelectAddrMode2(SDValue Op, SDValue N, SDValue &Base,
  73                        SDValue &Offset, SDValue &Opc);
  74   bool SelectAddrMode2Offset(SDValue Op, SDValue N,
  75                              SDValue &Offset, SDValue &Opc);
  76   bool SelectAddrMode3(SDValue Op, SDValue N, SDValue &Base,
  77                        SDValue &Offset, SDValue &Opc);
  78   bool SelectAddrMode3Offset(SDValue Op, SDValue N,
  79                              SDValue &Offset, SDValue &Opc);
  80   bool SelectAddrMode4(SDValue Op, SDValue N, SDValue &Addr,
  81                        SDValue &Mode);
  82   bool SelectAddrMode5(SDValue Op, SDValue N, SDValue &Base,
  83                        SDValue &Offset);
  84   bool SelectAddrMode6(SDValue Op, SDValue N, SDValue &Addr, SDValue &Update,
  85                        SDValue &Opc);
  86
  87   bool SelectAddrModePC(SDValue Op, SDValue N, SDValue &Offset,
  88                         SDValue &Label);
  89
  90   bool SelectThumbAddrModeRR(SDValue Op, SDValue N, SDValue &Base,
  91                              SDValue &Offset);
  92   bool SelectThumbAddrModeRI5(SDValue Op, SDValue N, unsigned Scale,
  93                               SDValue &Base, SDValue &OffImm,
  94                               SDValue &Offset);
  95   bool SelectThumbAddrModeS1(SDValue Op, SDValue N, SDValue &Base,
  96                              SDValue &OffImm, SDValue &Offset);
  97   bool SelectThumbAddrModeS2(SDValue Op, SDValue N, SDValue &Base,
  98                              SDValue &OffImm, SDValue &Offset);
  99   bool SelectThumbAddrModeS4(SDValue Op, SDValue N, SDValue &Base,
 100                              SDValue &OffImm, SDValue &Offset);
 101   bool SelectThumbAddrModeSP(SDValue Op, SDValue N, SDValue &Base,
 102                              SDValue &OffImm);
 103
 104   bool SelectT2ShifterOperandReg(SDValue Op, SDValue N,
 105                                  SDValue &BaseReg, SDValue &Opc);
 106   bool SelectT2AddrModeImm12(SDValue Op, SDValue N, SDValue &Base,
 107                              SDValue &OffImm);
 108   bool SelectT2AddrModeImm8(SDValue Op, SDValue N, SDValue &Base,
 109                             SDValue &OffImm);
 110   bool SelectT2AddrModeImm8Offset(SDValue Op, SDValue N,
 111                                  SDValue &OffImm);
 112   bool SelectT2AddrModeImm8s4(SDValue Op, SDValue N, SDValue &Base,
 113                               SDValue &OffImm);
 114   bool SelectT2AddrModeSoReg(SDValue Op, SDValue N, SDValue &Base,
 115                              SDValue &OffReg, SDValue &ShImm);
 116
 117   // Include the pieces autogenerated from the target description.
 118 #include "ARMGenDAGISel.inc"
 119
 120 private:
 121   /// SelectARMIndexedLoad - Indexed (pre/post inc/dec) load matching code for
 122   /// ARM.
 123   SDNode *SelectARMIndexedLoad(SDValue Op);
 124   SDNode *SelectT2IndexedLoad(SDValue Op);
 125
 126   /// SelectDYN_ALLOC - Select dynamic alloc for Thumb.
 127   SDNode *SelectDYN_ALLOC(SDValue Op);
 128
 129   /// SelectV6T2BitfieldExtractOp - Select SBFX/UBFX instructions for ARM.
 130   SDNode *SelectV6T2BitfieldExtractOp(SDValue Op, unsigned Opc);
 131
 132   /// SelectInlineAsmMemoryOperand - Implement addressing mode selection for
 133   /// inline asm expressions.
 134   virtual bool SelectInlineAsmMemoryOperand(const SDValue &Op,
 135                                             char ConstraintCode,
 136                                             std::vector<SDValue> &OutOps);
 137
 138   /// PairDRegs - Insert a pair of double registers into an implicit def to
 139   /// form a quad register.
 140   SDNode *PairDRegs(EVT VT, SDValue V0, SDValue V1);
 141 };
 142 }
 143
 144 /// isInt32Immediate - This method tests to see if the node is a 32-bit constant
 145 /// operand. If so Imm will receive the 32-bit value.
 146 static bool isInt32Immediate(SDNode *N, unsigned &Imm) {
 147   if (N->getOpcode() == ISD::Constant && N->getValueType(0) == MVT::i32) {
 148     Imm = cast<ConstantSDNode>(N)->getZExtValue();
 149     return true;
 150   }
 151   return false;
 152 }
 153
 154 // isInt32Immediate - This method tests to see if a constant operand.
 155 // If so Imm will receive the 32 bit value.
 156 static bool isInt32Immediate(SDValue N, unsigned &Imm) {
 157   return isInt32Immediate(N.getNode(), Imm);
 158 }
 159
 160 // isOpcWithIntImmediate - This method tests to see if the node is a specific
 161 // opcode and that it has a immediate integer right operand.
 162 // If so Imm will receive the 32 bit value.
 163 static bool isOpcWithIntImmediate(SDNode *N, unsigned Opc, unsigned& Imm) {
 164   return N->getOpcode() == Opc &&
 165          isInt32Immediate(N->getOperand(1).getNode(), Imm);
 166 }
 167
 168
 169 void ARMDAGToDAGISel::InstructionSelect() {
 170   DEBUG(BB->dump());
 171
 172   SelectRoot(*CurDAG);
 173   CurDAG->RemoveDeadNodes();
 174 }
 175
 176 bool ARMDAGToDAGISel::SelectShifterOperandReg(SDValue Op,
 177                                               SDValue N,
 178                                               SDValue &BaseReg,
 179                                               SDValue &ShReg,
 180                                               SDValue &Opc) {
 181   ARM_AM::ShiftOpc ShOpcVal = ARM_AM::getShiftOpcForNode(N);
 182
 183   // Don't match base register only case. That is matched to a separate
 184   // lower complexity pattern with explicit register operand.
 185   if (ShOpcVal == ARM_AM::no_shift) return false;
 186
 187   BaseReg = N.getOperand(0);
 188   unsigned ShImmVal = 0;
 189   if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(N.getOperand(1))) {
 190     ShReg = CurDAG->getRegister(0, MVT::i32);
 191     ShImmVal = RHS->getZExtValue() & 31;
 192   } else {
 193     ShReg = N.getOperand(1);
 194   }
 195   Opc = CurDAG->getTargetConstant(ARM_AM::getSORegOpc(ShOpcVal, ShImmVal),
 196                                   MVT::i32);
 197   return true;
 198 }
 199
 200 bool ARMDAGToDAGISel::SelectAddrMode2(SDValue Op, SDValue N,
 201                                       SDValue &Base, SDValue &Offset,
 202                                       SDValue &Opc) {
 203   if (N.getOpcode() == ISD::MUL) {
 204     if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(N.getOperand(1))) {
 205       // X * [3,5,9] -> X + X * [2,4,8] etc.
 206       int RHSC = (int)RHS->getZExtValue();
 207       if (RHSC & 1) {
 208         RHSC = RHSC & ~1;
 209         ARM_AM::AddrOpc AddSub = ARM_AM::add;
 210         if (RHSC < 0) {
 211           AddSub = ARM_AM::sub;
 212           RHSC = - RHSC;
 213         }
 214         if (isPowerOf2_32(RHSC)) {
 215           unsigned ShAmt = Log2_32(RHSC);
 216           Base = Offset = N.getOperand(0);
 217           Opc = CurDAG->getTargetConstant(ARM_AM::getAM2Opc(AddSub, ShAmt,
 218                                                             ARM_AM::lsl),
 219                                           MVT::i32);
 220           return true;
 221         }
 222       }
 223     }
 224   }
 225
 226   if (N.getOpcode() != ISD::ADD && N.getOpcode() != ISD::SUB) {
 227     Base = N;
 228     if (N.getOpcode() == ISD::FrameIndex) {
 229       int FI = cast<FrameIndexSDNode>(N)->getIndex();
 230       Base = CurDAG->getTargetFrameIndex(FI, TLI.getPointerTy());
 231     } else if (N.getOpcode() == ARMISD::Wrapper) {
 232       Base = N.getOperand(0);
 233     }
 234     Offset = CurDAG->getRegister(0, MVT::i32);
 235     Opc = CurDAG->getTargetConstant(ARM_AM::getAM2Opc(ARM_AM::add, 0,
 236                                                       ARM_AM::no_shift),
 237                                     MVT::i32);
 238     return true;
 239   }
 240
 241   // Match simple R +/- imm12 operands.
 242   if (N.getOpcode() == ISD::ADD)
 243     if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(N.getOperand(1))) {
 244       int RHSC = (int)RHS->getZExtValue();
 245       if ((RHSC >= 0 && RHSC < 0x1000) ||
 246           (RHSC < 0 && RHSC > -0x1000)) { // 12 bits.
 247         Base = N.getOperand(0);
 248         if (Base.getOpcode() == ISD::FrameIndex) {
 249           int FI = cast<FrameIndexSDNode>(Base)->getIndex();
 250           Base = CurDAG->getTargetFrameIndex(FI, TLI.getPointerTy());
 251         }
 252         Offset = CurDAG->getRegister(0, MVT::i32);
 253
 254         ARM_AM::AddrOpc AddSub = ARM_AM::add;
 255         if (RHSC < 0) {
 256           AddSub = ARM_AM::sub;
 257           RHSC = - RHSC;
 258         }
 259         Opc = CurDAG->getTargetConstant(ARM_AM::getAM2Opc(AddSub, RHSC,
 260                                                           ARM_AM::no_shift),
 261                                         MVT::i32);
 262         return true;
 263       }
 264     }
 265
 266   // Otherwise this is R +/- [possibly shifted] R
 267   ARM_AM::AddrOpc AddSub = N.getOpcode() == ISD::ADD ? ARM_AM::add:ARM_AM::sub;
 268   ARM_AM::ShiftOpc ShOpcVal = ARM_AM::getShiftOpcForNode(N.getOperand(1));
 269   unsigned ShAmt = 0;
 270
 271   Base   = N.getOperand(0);
 272   Offset = N.getOperand(1);
 273
 274   if (ShOpcVal != ARM_AM::no_shift) {
 275     // Check to see if the RHS of the shift is a constant, if not, we can't fold
 276     // it.
 277     if (ConstantSDNode *Sh =
 278            dyn_cast<ConstantSDNode>(N.getOperand(1).getOperand(1))) {
 279       ShAmt = Sh->getZExtValue();
 280       Offset = N.getOperand(1).getOperand(0);
 281     } else {
 282       ShOpcVal = ARM_AM::no_shift;
 283     }
 284   }
 285
 286   // Try matching (R shl C) + (R).
 287   if (N.getOpcode() == ISD::ADD && ShOpcVal == ARM_AM::no_shift) {
 288     ShOpcVal = ARM_AM::getShiftOpcForNode(N.getOperand(0));
 289     if (ShOpcVal != ARM_AM::no_shift) {
 290       // Check to see if the RHS of the shift is a constant, if not, we can't
 291       // fold it.
 292       if (ConstantSDNode *Sh =
 293           dyn_cast<ConstantSDNode>(N.getOperand(0).getOperand(1))) {
 294         ShAmt = Sh->getZExtValue();
 295         Offset = N.getOperand(0).getOperand(0);
 296         Base = N.getOperand(1);
 297       } else {
 298         ShOpcVal = ARM_AM::no_shift;
 299       }
 300     }
 301   }
 302
 303   Opc = CurDAG->getTargetConstant(ARM_AM::getAM2Opc(AddSub, ShAmt, ShOpcVal),
 304                                   MVT::i32);
 305   return true;
 306 }
 307
 308 bool ARMDAGToDAGISel::SelectAddrMode2Offset(SDValue Op, SDValue N,
 309                                             SDValue &Offset, SDValue &Opc) {
 310   unsigned Opcode = Op.getOpcode();
 311   ISD::MemIndexedMode AM = (Opcode == ISD::LOAD)
 312     ? cast<LoadSDNode>(Op)->getAddressingMode()
 313     : cast<StoreSDNode>(Op)->getAddressingMode();
 314   ARM_AM::AddrOpc AddSub = (AM == ISD::PRE_INC || AM == ISD::POST_INC)
 315     ? ARM_AM::add : ARM_AM::sub;
 316   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N)) {
 317     int Val = (int)C->getZExtValue();
 318     if (Val >= 0 && Val < 0x1000) { // 12 bits.
 319       Offset = CurDAG->getRegister(0, MVT::i32);
 320       Opc = CurDAG->getTargetConstant(ARM_AM::getAM2Opc(AddSub, Val,
 321                                                         ARM_AM::no_shift),
 322                                       MVT::i32);
 323       return true;
 324     }
 325   }
 326
 327   Offset = N;
 328   ARM_AM::ShiftOpc ShOpcVal = ARM_AM::getShiftOpcForNode(N);
 329   unsigned ShAmt = 0;
 330   if (ShOpcVal != ARM_AM::no_shift) {
 331     // Check to see if the RHS of the shift is a constant, if not, we can't fold
 332     // it.
 333     if (ConstantSDNode *Sh = dyn_cast<ConstantSDNode>(N.getOperand(1))) {
 334       ShAmt = Sh->getZExtValue();
 335       Offset = N.getOperand(0);
 336     } else {
 337       ShOpcVal = ARM_AM::no_shift;
 338     }
 339   }
 340
 341   Opc = CurDAG->getTargetConstant(ARM_AM::getAM2Opc(AddSub, ShAmt, ShOpcVal),
 342                                   MVT::i32);
 343   return true;
 344 }
 345
 346
 347 bool ARMDAGToDAGISel::SelectAddrMode3(SDValue Op, SDValue N,
 348                                       SDValue &Base, SDValue &Offset,
 349                                       SDValue &Opc) {
 350   if (N.getOpcode() == ISD::SUB) {
 351     // X - C  is canonicalize to X + -C, no need to handle it here.
 352     Base = N.getOperand(0);
 353     Offset = N.getOperand(1);
 354     Opc = CurDAG->getTargetConstant(ARM_AM::getAM3Opc(ARM_AM::sub, 0),MVT::i32);
 355     return true;
 356   }
 357
 358   if (N.getOpcode() != ISD::ADD) {
 359     Base = N;
 360     if (N.getOpcode() == ISD::FrameIndex) {
 361       int FI = cast<FrameIndexSDNode>(N)->getIndex();
 362       Base = CurDAG->getTargetFrameIndex(FI, TLI.getPointerTy());
 363     }
 364     Offset = CurDAG->getRegister(0, MVT::i32);
 365     Opc = CurDAG->getTargetConstant(ARM_AM::getAM3Opc(ARM_AM::add, 0),MVT::i32);
 366     return true;
 367   }
 368
 369   // If the RHS is +/- imm8, fold into addr mode.
 370   if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(N.getOperand(1))) {
 371     int RHSC = (int)RHS->getZExtValue();
 372     if ((RHSC >= 0 && RHSC < 256) ||
 373         (RHSC < 0 && RHSC > -256)) { // note -256 itself isn't allowed.
 374       Base = N.getOperand(0);
 375       if (Base.getOpcode() == ISD::FrameIndex) {
 376         int FI = cast<FrameIndexSDNode>(Base)->getIndex();
 377         Base = CurDAG->getTargetFrameIndex(FI, TLI.getPointerTy());
 378       }
 379       Offset = CurDAG->getRegister(0, MVT::i32);
 380
 381       ARM_AM::AddrOpc AddSub = ARM_AM::add;
 382       if (RHSC < 0) {
 383         AddSub = ARM_AM::sub;
 384         RHSC = - RHSC;
 385       }
 386       Opc = CurDAG->getTargetConstant(ARM_AM::getAM3Opc(AddSub, RHSC),MVT::i32);
 387       return true;
 388     }
 389   }
 390
 391   Base = N.getOperand(0);
 392   Offset = N.getOperand(1);
 393   Opc = CurDAG->getTargetConstant(ARM_AM::getAM3Opc(ARM_AM::add, 0), MVT::i32);
 394   return true;
 395 }
 396
 397 bool ARMDAGToDAGISel::SelectAddrMode3Offset(SDValue Op, SDValue N,
 398                                             SDValue &Offset, SDValue &Opc) {
 399   unsigned Opcode = Op.getOpcode();
 400   ISD::MemIndexedMode AM = (Opcode == ISD::LOAD)
 401     ? cast<LoadSDNode>(Op)->getAddressingMode()
 402     : cast<StoreSDNode>(Op)->getAddressingMode();
 403   ARM_AM::AddrOpc AddSub = (AM == ISD::PRE_INC || AM == ISD::POST_INC)
 404     ? ARM_AM::add : ARM_AM::sub;
 405   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N)) {
 406     int Val = (int)C->getZExtValue();
 407     if (Val >= 0 && Val < 256) {
 408       Offset = CurDAG->getRegister(0, MVT::i32);
 409       Opc = CurDAG->getTargetConstant(ARM_AM::getAM3Opc(AddSub, Val), MVT::i32);
 410       return true;
 411     }
 412   }
 413
 414   Offset = N;
 415   Opc = CurDAG->getTargetConstant(ARM_AM::getAM3Opc(AddSub, 0), MVT::i32);
 416   return true;
 417 }
 418
 419 bool ARMDAGToDAGISel::SelectAddrMode4(SDValue Op, SDValue N,
 420                                       SDValue &Addr, SDValue &Mode) {
 421   Addr = N;
 422   Mode = CurDAG->getTargetConstant(0, MVT::i32);
 423   return true;
 424 }
 425
 426 bool ARMDAGToDAGISel::SelectAddrMode5(SDValue Op, SDValue N,
 427                                       SDValue &Base, SDValue &Offset) {
 428   if (N.getOpcode() != ISD::ADD) {
 429     Base = N;
 430     if (N.getOpcode() == ISD::FrameIndex) {
 431       int FI = cast<FrameIndexSDNode>(N)->getIndex();
 432       Base = CurDAG->getTargetFrameIndex(FI, TLI.getPointerTy());
 433     } else if (N.getOpcode() == ARMISD::Wrapper) {
 434       Base = N.getOperand(0);
 435     }
 436     Offset = CurDAG->getTargetConstant(ARM_AM::getAM5Opc(ARM_AM::add, 0),
 437                                        MVT::i32);
 438     return true;
 439   }
 440
 441   // If the RHS is +/- imm8, fold into addr mode.
 442   if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(N.getOperand(1))) {
 443     int RHSC = (int)RHS->getZExtValue();
 444     if ((RHSC & 3) == 0) {  // The constant is implicitly multiplied by 4.
 445       RHSC >>= 2;
 446       if ((RHSC >= 0 && RHSC < 256) ||
 447           (RHSC < 0 && RHSC > -256)) { // note -256 itself isn't allowed.
 448         Base = N.getOperand(0);
 449         if (Base.getOpcode() == ISD::FrameIndex) {
 450           int FI = cast<FrameIndexSDNode>(Base)->getIndex();
 451           Base = CurDAG->getTargetFrameIndex(FI, TLI.getPointerTy());
 452         }
 453
 454         ARM_AM::AddrOpc AddSub = ARM_AM::add;
 455         if (RHSC < 0) {
 456           AddSub = ARM_AM::sub;
 457           RHSC = - RHSC;
 458         }
 459         Offset = CurDAG->getTargetConstant(ARM_AM::getAM5Opc(AddSub, RHSC),
 460                                            MVT::i32);
 461         return true;
 462       }
 463     }
 464   }
 465
 466   Base = N;
 467   Offset = CurDAG->getTargetConstant(ARM_AM::getAM5Opc(ARM_AM::add, 0),
 468                                      MVT::i32);
 469   return true;
 470 }
 471
 472 bool ARMDAGToDAGISel::SelectAddrMode6(SDValue Op, SDValue N,
 473                                       SDValue &Addr, SDValue &Update,
 474                                       SDValue &Opc) {
 475   Addr = N;
 476   // Default to no writeback.
 477   Update = CurDAG->getRegister(0, MVT::i32);
 478   Opc = CurDAG->getTargetConstant(ARM_AM::getAM6Opc(false), MVT::i32);
 479   return true;
 480 }
 481
 482 bool ARMDAGToDAGISel::SelectAddrModePC(SDValue Op, SDValue N,
 483                                        SDValue &Offset, SDValue &Label) {
 484   if (N.getOpcode() == ARMISD::PIC_ADD && N.hasOneUse()) {
 485     Offset = N.getOperand(0);
 486     SDValue N1 = N.getOperand(1);
 487     Label  = CurDAG->getTargetConstant(cast<ConstantSDNode>(N1)->getZExtValue(),
 488                                        MVT::i32);
 489     return true;
 490   }
 491   return false;
 492 }
 493
 494 bool ARMDAGToDAGISel::SelectThumbAddrModeRR(SDValue Op, SDValue N,
 495                                             SDValue &Base, SDValue &Offset){
 496   // FIXME dl should come from the parent load or store, not the address
 497   DebugLoc dl = Op.getDebugLoc();
 498   if (N.getOpcode() != ISD::ADD) {
 499     ConstantSDNode *NC = dyn_cast<ConstantSDNode>(N);
 500     if (!NC || NC->getZExtValue() != 0)
 501       return false;
 502
 503     Base = Offset = N;
 504     return true;
 505   }
 506
 507   Base = N.getOperand(0);
 508   Offset = N.getOperand(1);
 509   return true;
 510 }
 511
 512 bool
 513 ARMDAGToDAGISel::SelectThumbAddrModeRI5(SDValue Op, SDValue N,
 514                                         unsigned Scale, SDValue &Base,
 515                                         SDValue &OffImm, SDValue &Offset) {
 516   if (Scale == 4) {
 517     SDValue TmpBase, TmpOffImm;
 518     if (SelectThumbAddrModeSP(Op, N, TmpBase, TmpOffImm))
 519       return false;  // We want to select tLDRspi / tSTRspi instead.
 520     if (N.getOpcode() == ARMISD::Wrapper &&
 521         N.getOperand(0).getOpcode() == ISD::TargetConstantPool)
 522       return false;  // We want to select tLDRpci instead.
 523   }
 524
 525   if (N.getOpcode() != ISD::ADD) {
 526     Base = (N.getOpcode() == ARMISD::Wrapper) ? N.getOperand(0) : N;
 527     Offset = CurDAG->getRegister(0, MVT::i32);
 528     OffImm = CurDAG->getTargetConstant(0, MVT::i32);
 529     return true;
 530   }
 531
 532   // Thumb does not have [sp, r] address mode.
 533   RegisterSDNode *LHSR = dyn_cast<RegisterSDNode>(N.getOperand(0));
 534   RegisterSDNode *RHSR = dyn_cast<RegisterSDNode>(N.getOperand(1));
 535   if ((LHSR && LHSR->getReg() == ARM::SP) ||
 536       (RHSR && RHSR->getReg() == ARM::SP)) {
 537     Base = N;
 538     Offset = CurDAG->getRegister(0, MVT::i32);
 539     OffImm = CurDAG->getTargetConstant(0, MVT::i32);
 540     return true;
 541   }
 542
 543   // If the RHS is + imm5 * scale, fold into addr mode.
 544   if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(N.getOperand(1))) {
 545     int RHSC = (int)RHS->getZExtValue();
 546     if ((RHSC & (Scale-1)) == 0) {  // The constant is implicitly multiplied.
 547       RHSC /= Scale;
 548       if (RHSC >= 0 && RHSC < 32) {
 549         Base = N.getOperand(0);
 550         Offset = CurDAG->getRegister(0, MVT::i32);
 551         OffImm = CurDAG->getTargetConstant(RHSC, MVT::i32);
 552         return true;
 553       }
 554     }
 555   }
 556
 557   Base = N.getOperand(0);
 558   Offset = N.getOperand(1);
 559   OffImm = CurDAG->getTargetConstant(0, MVT::i32);
 560   return true;
 561 }
 562
 563 bool ARMDAGToDAGISel::SelectThumbAddrModeS1(SDValue Op, SDValue N,
 564                                             SDValue &Base, SDValue &OffImm,
 565                                             SDValue &Offset) {
 566   return SelectThumbAddrModeRI5(Op, N, 1, Base, OffImm, Offset);
 567 }
 568
 569 bool ARMDAGToDAGISel::SelectThumbAddrModeS2(SDValue Op, SDValue N,
 570                                             SDValue &Base, SDValue &OffImm,
 571                                             SDValue &Offset) {
 572   return SelectThumbAddrModeRI5(Op, N, 2, Base, OffImm, Offset);
 573 }
 574
 575 bool ARMDAGToDAGISel::SelectThumbAddrModeS4(SDValue Op, SDValue N,
 576                                             SDValue &Base, SDValue &OffImm,
 577                                             SDValue &Offset) {
 578   return SelectThumbAddrModeRI5(Op, N, 4, Base, OffImm, Offset);
 579 }
 580
 581 bool ARMDAGToDAGISel::SelectThumbAddrModeSP(SDValue Op, SDValue N,
 582                                            SDValue &Base, SDValue &OffImm) {
 583   if (N.getOpcode() == ISD::FrameIndex) {
 584     int FI = cast<FrameIndexSDNode>(N)->getIndex();
 585     Base = CurDAG->getTargetFrameIndex(FI, TLI.getPointerTy());
 586     OffImm = CurDAG->getTargetConstant(0, MVT::i32);
 587     return true;
 588   }
 589
 590   if (N.getOpcode() != ISD::ADD)
 591     return false;
 592
 593   RegisterSDNode *LHSR = dyn_cast<RegisterSDNode>(N.getOperand(0));
 594   if (N.getOperand(0).getOpcode() == ISD::FrameIndex ||
 595       (LHSR && LHSR->getReg() == ARM::SP)) {
 596     // If the RHS is + imm8 * scale, fold into addr mode.
 597     if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(N.getOperand(1))) {
 598       int RHSC = (int)RHS->getZExtValue();
 599       if ((RHSC & 3) == 0) {  // The constant is implicitly multiplied.
 600         RHSC >>= 2;
 601         if (RHSC >= 0 && RHSC < 256) {
 602           Base = N.getOperand(0);
 603           if (Base.getOpcode() == ISD::FrameIndex) {
 604             int FI = cast<FrameIndexSDNode>(Base)->getIndex();
 605             Base = CurDAG->getTargetFrameIndex(FI, TLI.getPointerTy());
 606           }
 607           OffImm = CurDAG->getTargetConstant(RHSC, MVT::i32);
 608           return true;
 609         }
 610       }
 611     }
 612   }
 613
 614   return false;
 615 }
 616
 617 bool ARMDAGToDAGISel::SelectT2ShifterOperandReg(SDValue Op, SDValue N,
 618                                                 SDValue &BaseReg,
 619                                                 SDValue &Opc) {
 620   ARM_AM::ShiftOpc ShOpcVal = ARM_AM::getShiftOpcForNode(N);
 621
 622   // Don't match base register only case. That is matched to a separate
 623   // lower complexity pattern with explicit register operand.
 624   if (ShOpcVal == ARM_AM::no_shift) return false;
 625
 626   BaseReg = N.getOperand(0);
 627   unsigned ShImmVal = 0;
 628   if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(N.getOperand(1))) {
 629     ShImmVal = RHS->getZExtValue() & 31;
 630     Opc = getI32Imm(ARM_AM::getSORegOpc(ShOpcVal, ShImmVal));
 631     return true;
 632   }
 633
 634   return false;
 635 }
 636
 637 bool ARMDAGToDAGISel::SelectT2AddrModeImm12(SDValue Op, SDValue N,
 638                                             SDValue &Base, SDValue &OffImm) {
 639   // Match simple R + imm12 operands.
 640
 641   // Base only.
 642   if (N.getOpcode() != ISD::ADD && N.getOpcode() != ISD::SUB) {
 643     if (N.getOpcode() == ISD::FrameIndex) {
 644       // Match frame index...
 645       int FI = cast<FrameIndexSDNode>(N)->getIndex();
 646       Base = CurDAG->getTargetFrameIndex(FI, TLI.getPointerTy());
 647       OffImm  = CurDAG->getTargetConstant(0, MVT::i32);
 648       return true;
 649     } else if (N.getOpcode() == ARMISD::Wrapper) {
 650       Base = N.getOperand(0);
 651       if (Base.getOpcode() == ISD::TargetConstantPool)
 652         return false;  // We want to select t2LDRpci instead.
 653     } else
 654       Base = N;
 655     OffImm  = CurDAG->getTargetConstant(0, MVT::i32);
 656     return true;
 657   }
 658
 659   if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(N.getOperand(1))) {
 660     if (SelectT2AddrModeImm8(Op, N, Base, OffImm))
 661       // Let t2LDRi8 handle (R - imm8).
 662       return false;
 663
 664     int RHSC = (int)RHS->getZExtValue();
 665     if (N.getOpcode() == ISD::SUB)
 666       RHSC = -RHSC;
 667
 668     if (RHSC >= 0 && RHSC < 0x1000) { // 12 bits (unsigned)
 669       Base   = N.getOperand(0);
 670       if (Base.getOpcode() == ISD::FrameIndex) {
 671         int FI = cast<FrameIndexSDNode>(Base)->getIndex();
 672         Base = CurDAG->getTargetFrameIndex(FI, TLI.getPointerTy());
 673       }
 674       OffImm = CurDAG->getTargetConstant(RHSC, MVT::i32);
 675       return true;
 676     }
 677   }
 678
 679   // Base only.
 680   Base = N;
 681   OffImm  = CurDAG->getTargetConstant(0, MVT::i32);
 682   return true;
 683 }
 684
 685 bool ARMDAGToDAGISel::SelectT2AddrModeImm8(SDValue Op, SDValue N,
 686                                            SDValue &Base, SDValue &OffImm) {
 687   // Match simple R - imm8 operands.
 688   if (N.getOpcode() == ISD::ADD || N.getOpcode() == ISD::SUB) {
 689     if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(N.getOperand(1))) {
 690       int RHSC = (int)RHS->getSExtValue();
 691       if (N.getOpcode() == ISD::SUB)
 692         RHSC = -RHSC;
 693
 694       if ((RHSC >= -255) && (RHSC < 0)) { // 8 bits (always negative)
 695         Base = N.getOperand(0);
 696         if (Base.getOpcode() == ISD::FrameIndex) {
 697           int FI = cast<FrameIndexSDNode>(Base)->getIndex();
 698           Base = CurDAG->getTargetFrameIndex(FI, TLI.getPointerTy());
 699         }
 700         OffImm = CurDAG->getTargetConstant(RHSC, MVT::i32);
 701         return true;
 702       }
 703     }
 704   }
 705
 706   return false;
 707 }
 708
 709 bool ARMDAGToDAGISel::SelectT2AddrModeImm8Offset(SDValue Op, SDValue N,
 710                                                  SDValue &OffImm){
 711   unsigned Opcode = Op.getOpcode();
 712   ISD::MemIndexedMode AM = (Opcode == ISD::LOAD)
 713     ? cast<LoadSDNode>(Op)->getAddressingMode()
 714     : cast<StoreSDNode>(Op)->getAddressingMode();
 715   if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(N)) {
 716     int RHSC = (int)RHS->getZExtValue();
 717     if (RHSC >= 0 && RHSC < 0x100) { // 8 bits.
 718       OffImm = ((AM == ISD::PRE_INC) || (AM == ISD::POST_INC))
 719         ? CurDAG->getTargetConstant(RHSC, MVT::i32)
 720         : CurDAG->getTargetConstant(-RHSC, MVT::i32);
 721       return true;
 722     }
 723   }
 724
 725   return false;
 726 }
 727
 728 bool ARMDAGToDAGISel::SelectT2AddrModeImm8s4(SDValue Op, SDValue N,
 729                                              SDValue &Base, SDValue &OffImm) {
 730   if (N.getOpcode() == ISD::ADD) {
 731     if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(N.getOperand(1))) {
 732       int RHSC = (int)RHS->getZExtValue();
 733       if (((RHSC & 0x3) == 0) &&
 734           ((RHSC >= 0 && RHSC < 0x400) || (RHSC < 0 && RHSC > -0x400))) { // 8 bits.
 735         Base   = N.getOperand(0);
 736         OffImm = CurDAG->getTargetConstant(RHSC, MVT::i32);
 737         return true;
 738       }
 739     }
 740   } else if (N.getOpcode() == ISD::SUB) {
 741     if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(N.getOperand(1))) {
 742       int RHSC = (int)RHS->getZExtValue();
 743       if (((RHSC & 0x3) == 0) && (RHSC >= 0 && RHSC < 0x400)) { // 8 bits.
 744         Base   = N.getOperand(0);
 745         OffImm = CurDAG->getTargetConstant(-RHSC, MVT::i32);
 746         return true;
 747       }
 748     }
 749   }
 750
 751   return false;
 752 }
 753
 754 bool ARMDAGToDAGISel::SelectT2AddrModeSoReg(SDValue Op, SDValue N,
 755                                             SDValue &Base,
 756                                             SDValue &OffReg, SDValue &ShImm) {
 757   // (R - imm8) should be handled by t2LDRi8. The rest are handled by t2LDRi12.
 758   if (N.getOpcode() != ISD::ADD)
 759     return false;
 760
 761   // Leave (R + imm12) for t2LDRi12, (R - imm8) for t2LDRi8.
 762   if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(N.getOperand(1))) {
 763     int RHSC = (int)RHS->getZExtValue();
 764     if (RHSC >= 0 && RHSC < 0x1000) // 12 bits (unsigned)
 765       return false;
 766     else if (RHSC < 0 && RHSC >= -255) // 8 bits
 767       return false;
 768   }
 769
 770   // Look for (R + R) or (R + (R << [1,2,3])).
 771   unsigned ShAmt = 0;
 772   Base   = N.getOperand(0);
 773   OffReg = N.getOperand(1);
 774
 775   // Swap if it is ((R << c) + R).
 776   ARM_AM::ShiftOpc ShOpcVal = ARM_AM::getShiftOpcForNode(OffReg);
 777   if (ShOpcVal != ARM_AM::lsl) {
 778     ShOpcVal = ARM_AM::getShiftOpcForNode(Base);
 779     if (ShOpcVal == ARM_AM::lsl)
 780       std::swap(Base, OffReg);
 781   }
 782
 783   if (ShOpcVal == ARM_AM::lsl) {
 784     // Check to see if the RHS of the shift is a constant, if not, we can't fold
 785     // it.
 786     if (ConstantSDNode *Sh = dyn_cast<ConstantSDNode>(OffReg.getOperand(1))) {
 787       ShAmt = Sh->getZExtValue();
 788       if (ShAmt >= 4) {
 789         ShAmt = 0;
 790         ShOpcVal = ARM_AM::no_shift;
 791       } else
 792         OffReg = OffReg.getOperand(0);
 793     } else {
 794       ShOpcVal = ARM_AM::no_shift;
 795     }
 796   }
 797
 798   ShImm = CurDAG->getTargetConstant(ShAmt, MVT::i32);
 799
 800   return true;
 801 }
 802
 803 //===--------------------------------------------------------------------===//
 804
 805 /// getAL - Returns a ARMCC::AL immediate node.
 806 static inline SDValue getAL(SelectionDAG *CurDAG) {
 807   return CurDAG->getTargetConstant((uint64_t)ARMCC::AL, MVT::i32);
 808 }
 809
 810 SDNode *ARMDAGToDAGISel::SelectARMIndexedLoad(SDValue Op) {
 811   LoadSDNode *LD = cast<LoadSDNode>(Op);
 812   ISD::MemIndexedMode AM = LD->getAddressingMode();
 813   if (AM == ISD::UNINDEXED)
 814     return NULL;
 815
 816   EVT LoadedVT = LD->getMemoryVT();
 817   SDValue Offset, AMOpc;
 818   bool isPre = (AM == ISD::PRE_INC) || (AM == ISD::PRE_DEC);
 819   unsigned Opcode = 0;
 820   bool Match = false;
 821   if (LoadedVT == MVT::i32 &&
 822       SelectAddrMode2Offset(Op, LD->getOffset(), Offset, AMOpc)) {
 823     Opcode = isPre ? ARM::LDR_PRE : ARM::LDR_POST;
 824     Match = true;
 825   } else if (LoadedVT == MVT::i16 &&
 826              SelectAddrMode3Offset(Op, LD->getOffset(), Offset, AMOpc)) {
 827     Match = true;
 828     Opcode = (LD->getExtensionType() == ISD::SEXTLOAD)
 829       ? (isPre ? ARM::LDRSH_PRE : ARM::LDRSH_POST)
 830       : (isPre ? ARM::LDRH_PRE : ARM::LDRH_POST);
 831   } else if (LoadedVT == MVT::i8 || LoadedVT == MVT::i1) {
 832     if (LD->getExtensionType() == ISD::SEXTLOAD) {
 833       if (SelectAddrMode3Offset(Op, LD->getOffset(), Offset, AMOpc)) {
 834         Match = true;
 835         Opcode = isPre ? ARM::LDRSB_PRE : ARM::LDRSB_POST;
 836       }
 837     } else {
 838       if (SelectAddrMode2Offset(Op, LD->getOffset(), Offset, AMOpc)) {
 839         Match = true;
 840         Opcode = isPre ? ARM::LDRB_PRE : ARM::LDRB_POST;
 841       }
 842     }
 843   }
 844
 845   if (Match) {
 846     SDValue Chain = LD->getChain();
 847     SDValue Base = LD->getBasePtr();
 848     SDValue Ops[]= { Base, Offset, AMOpc, getAL(CurDAG),
 849                      CurDAG->getRegister(0, MVT::i32), Chain };
 850     return CurDAG->getMachineNode(Opcode, Op.getDebugLoc(), MVT::i32, MVT::i32,
 851                                   MVT::Other, Ops, 6);
 852   }
 853
 854   return NULL;
 855 }
 856
 857 SDNode *ARMDAGToDAGISel::SelectT2IndexedLoad(SDValue Op) {
 858   LoadSDNode *LD = cast<LoadSDNode>(Op);
 859   ISD::MemIndexedMode AM = LD->getAddressingMode();
 860   if (AM == ISD::UNINDEXED)
 861     return NULL;
 862
 863   EVT LoadedVT = LD->getMemoryVT();
 864   bool isSExtLd = LD->getExtensionType() == ISD::SEXTLOAD;
 865   SDValue Offset;
 866   bool isPre = (AM == ISD::PRE_INC) || (AM == ISD::PRE_DEC);
 867   unsigned Opcode = 0;
 868   bool Match = false;
 869   if (SelectT2AddrModeImm8Offset(Op, LD->getOffset(), Offset)) {
 870     switch (LoadedVT.getSimpleVT().SimpleTy) {
 871     case MVT::i32:
 872       Opcode = isPre ? ARM::t2LDR_PRE : ARM::t2LDR_POST;
 873       break;
 874     case MVT::i16:
 875       if (isSExtLd)
 876         Opcode = isPre ? ARM::t2LDRSH_PRE : ARM::t2LDRSH_POST;
 877       else
 878         Opcode = isPre ? ARM::t2LDRH_PRE : ARM::t2LDRH_POST;
 879       break;
 880     case MVT::i8:
 881     case MVT::i1:
 882       if (isSExtLd)
 883         Opcode = isPre ? ARM::t2LDRSB_PRE : ARM::t2LDRSB_POST;
 884       else
 885         Opcode = isPre ? ARM::t2LDRB_PRE : ARM::t2LDRB_POST;
 886       break;
 887     default:
 888       return NULL;
 889     }
 890     Match = true;
 891   }
 892
 893   if (Match) {
 894     SDValue Chain = LD->getChain();
 895     SDValue Base = LD->getBasePtr();
 896     SDValue Ops[]= { Base, Offset, getAL(CurDAG),
 897                      CurDAG->getRegister(0, MVT::i32), Chain };
 898     return CurDAG->getMachineNode(Opcode, Op.getDebugLoc(), MVT::i32, MVT::i32,
 899                                   MVT::Other, Ops, 5);
 900   }
 901
 902   return NULL;
 903 }
 904
 905 SDNode *ARMDAGToDAGISel::SelectDYN_ALLOC(SDValue Op) {
 906   SDNode *N = Op.getNode();
 907   DebugLoc dl = N->getDebugLoc();
 908   EVT VT = Op.getValueType();
 909   SDValue Chain = Op.getOperand(0);
 910   SDValue Size = Op.getOperand(1);
 911   SDValue Align = Op.getOperand(2);
 912   SDValue SP = CurDAG->getRegister(ARM::SP, MVT::i32);
 913   int32_t AlignVal = cast<ConstantSDNode>(Align)->getSExtValue();
 914   if (AlignVal < 0)
 915     // We need to align the stack. Use Thumb1 tAND which is the only thumb
 916     // instruction that can read and write SP. This matches to a pseudo
 917     // instruction that has a chain to ensure the result is written back to
 918     // the stack pointer.
 919     SP = SDValue(CurDAG->getMachineNode(ARM::tANDsp, dl, VT, SP, Align), 0);
 920
 921   bool isC = isa<ConstantSDNode>(Size);
 922   uint32_t C = isC ? cast<ConstantSDNode>(Size)->getZExtValue() : ~0UL;
 923   // Handle the most common case for both Thumb1 and Thumb2:
 924   // tSUBspi - immediate is between 0 ... 508 inclusive.
 925   if (C <= 508 && ((C & 3) == 0))
 926     // FIXME: tSUBspi encode scale 4 implicitly.
 927     return CurDAG->SelectNodeTo(N, ARM::tSUBspi_, VT, MVT::Other, SP,
 928                                 CurDAG->getTargetConstant(C/4, MVT::i32),
 929                                 Chain);
 930
 931   if (Subtarget->isThumb1Only()) {
 932     // Use tADDspr since Thumb1 does not have a sub r, sp, r. ARMISelLowering
 933     // should have negated the size operand already. FIXME: We can't insert
 934     // new target independent node at this stage so we are forced to negate
 935     // it earlier. Is there a better solution?
 936     return CurDAG->SelectNodeTo(N, ARM::tADDspr_, VT, MVT::Other, SP, Size,
 937                                 Chain);
 938   } else if (Subtarget->isThumb2()) {
 939     if (isC && Predicate_t2_so_imm(Size.getNode())) {
 940       // t2SUBrSPi
 941       SDValue Ops[] = { SP, CurDAG->getTargetConstant(C, MVT::i32), Chain };
 942       return CurDAG->SelectNodeTo(N, ARM::t2SUBrSPi_, VT, MVT::Other, Ops, 3);
 943     } else if (isC && Predicate_imm0_4095(Size.getNode())) {
 944       // t2SUBrSPi12
 945       SDValue Ops[] = { SP, CurDAG->getTargetConstant(C, MVT::i32), Chain };
 946       return CurDAG->SelectNodeTo(N, ARM::t2SUBrSPi12_, VT, MVT::Other, Ops, 3);
 947     } else {
 948       // t2SUBrSPs
 949       SDValue Ops[] = { SP, Size,
 950                         getI32Imm(ARM_AM::getSORegOpc(ARM_AM::lsl,0)), Chain };
 951       return CurDAG->SelectNodeTo(N, ARM::t2SUBrSPs_, VT, MVT::Other, Ops, 4);
 952     }
 953   }
 954
 955   // FIXME: Add ADD / SUB sp instructions for ARM.
 956   return 0;
 957 }
 958
 959 /// PairDRegs - Insert a pair of double registers into an implicit def to
 960 /// form a quad register.
 961 SDNode *ARMDAGToDAGISel::PairDRegs(EVT VT, SDValue V0, SDValue V1) {
 962   DebugLoc dl = V0.getNode()->getDebugLoc();
 963   SDValue Undef =
 964     SDValue(CurDAG->getMachineNode(TargetInstrInfo::IMPLICIT_DEF, dl, VT), 0);
 965   SDValue SubReg0 = CurDAG->getTargetConstant(ARM::DSUBREG_0, MVT::i32);
 966   SDValue SubReg1 = CurDAG->getTargetConstant(ARM::DSUBREG_1, MVT::i32);
 967   SDNode *Pair = CurDAG->getMachineNode(TargetInstrInfo::INSERT_SUBREG, dl,
 968                                         VT, Undef, V0, SubReg0);
 969   return CurDAG->getMachineNode(TargetInstrInfo::INSERT_SUBREG, dl,
 970                                 VT, SDValue(Pair, 0), V1, SubReg1);
 971 }
 972
 973 SDNode *ARMDAGToDAGISel::SelectV6T2BitfieldExtractOp(SDValue Op,
 974                                                      unsigned Opc) {
 975   if (!Subtarget->hasV6T2Ops())
 976     return NULL;
 977
 978   unsigned Shl_imm = 0;
 979   if (isOpcWithIntImmediate(Op.getOperand(0).getNode(), ISD::SHL, Shl_imm)){
 980     assert(Shl_imm > 0 && Shl_imm < 32 && "bad amount in shift node!");
 981     unsigned Srl_imm = 0;
 982     if (isInt32Immediate(Op.getOperand(1), Srl_imm)) {
 983       assert(Srl_imm > 0 && Srl_imm < 32 && "bad amount in shift node!");
 984       unsigned Width = 32 - Srl_imm;
 985       int LSB = Srl_imm - Shl_imm;
 986       if ((LSB + Width) > 32)
 987         return NULL;
 988       SDValue Reg0 = CurDAG->getRegister(0, MVT::i32);
 989       SDValue Ops[] = { Op.getOperand(0).getOperand(0),
 990                         CurDAG->getTargetConstant(LSB, MVT::i32),
 991                         CurDAG->getTargetConstant(Width, MVT::i32),
 992                         getAL(CurDAG), Reg0 };
 993       return CurDAG->SelectNodeTo(Op.getNode(), Opc, MVT::i32, Ops, 5);
 994     }
 995   }
 996   return NULL;
 997 }
 998
 999 SDNode *ARMDAGToDAGISel::Select(SDValue Op) {
1000   SDNode *N = Op.getNode();
1001   DebugLoc dl = N->getDebugLoc();
1002
1003   if (N->isMachineOpcode())
1004     return NULL;   // Already selected.
1005
1006   switch (N->getOpcode()) {
1007   default: break;
1008   case ISD::Constant: {
1009     unsigned Val = cast<ConstantSDNode>(N)->getZExtValue();
1010     bool UseCP = true;
1011     if (Subtarget->hasThumb2())
1012       // Thumb2-aware targets have the MOVT instruction, so all immediates can
1013       // be done with MOV + MOVT, at worst.
1014       UseCP = 0;
1015     else {
1016       if (Subtarget->isThumb()) {
1017         UseCP = (Val > 255 &&                          // MOV
1018                  ~Val > 255 &&                         // MOV + MVN
1019                  !ARM_AM::isThumbImmShiftedVal(Val));  // MOV + LSL
1020       } else
1021         UseCP = (ARM_AM::getSOImmVal(Val) == -1 &&     // MOV
1022                  ARM_AM::getSOImmVal(~Val) == -1 &&    // MVN
1023                  !ARM_AM::isSOImmTwoPartVal(Val));     // two instrs.
1024     }
1025
1026     if (UseCP) {
1027       SDValue CPIdx =
1028         CurDAG->getTargetConstantPool(ConstantInt::get(
1029                                   Type::getInt32Ty(*CurDAG->getContext()), Val),
1030                                       TLI.getPointerTy());
1031
1032       SDNode *ResNode;
1033       if (Subtarget->isThumb1Only()) {
1034         SDValue Pred = CurDAG->getTargetConstant(0xEULL, MVT::i32);
1035         SDValue PredReg = CurDAG->getRegister(0, MVT::i32);
1036         SDValue Ops[] = { CPIdx, Pred, PredReg, CurDAG->getEntryNode() };
1037         ResNode = CurDAG->getMachineNode(ARM::tLDRcp, dl, MVT::i32, MVT::Other,
1038                                          Ops, 4);
1039       } else {
1040         SDValue Ops[] = {
1041           CPIdx,
1042           CurDAG->getRegister(0, MVT::i32),
1043           CurDAG->getTargetConstant(0, MVT::i32),
1044           getAL(CurDAG),
1045           CurDAG->getRegister(0, MVT::i32),
1046           CurDAG->getEntryNode()
1047         };
1048         ResNode=CurDAG->getMachineNode(ARM::LDRcp, dl, MVT::i32, MVT::Other,
1049                                        Ops, 6);
1050       }
1051       ReplaceUses(Op, SDValue(ResNode, 0));
1052       return NULL;
1053     }
1054
1055     // Other cases are autogenerated.
1056     break;
1057   }
1058   case ISD::FrameIndex: {
1059     // Selects to ADDri FI, 0 which in turn will become ADDri SP, imm.
1060     int FI = cast<FrameIndexSDNode>(N)->getIndex();
1061     SDValue TFI = CurDAG->getTargetFrameIndex(FI, TLI.getPointerTy());
1062     if (Subtarget->isThumb1Only()) {
1063       return CurDAG->SelectNodeTo(N, ARM::tADDrSPi, MVT::i32, TFI,
1064                                   CurDAG->getTargetConstant(0, MVT::i32));
1065     } else {
1066       unsigned Opc = ((Subtarget->isThumb() && Subtarget->hasThumb2()) ?
1067                       ARM::t2ADDri : ARM::ADDri);
1068       SDValue Ops[] = { TFI, CurDAG->getTargetConstant(0, MVT::i32),
1069                         getAL(CurDAG), CurDAG->getRegister(0, MVT::i32),
1070                         CurDAG->getRegister(0, MVT::i32) };
1071       return CurDAG->SelectNodeTo(N, Opc, MVT::i32, Ops, 5);
1072     }
1073   }
1074   case ARMISD::DYN_ALLOC:
1075     return SelectDYN_ALLOC(Op);
1076   case ISD::SRL:
1077     if (SDNode *I = SelectV6T2BitfieldExtractOp(Op,
1078                       Subtarget->isThumb() ? ARM::t2UBFX : ARM::UBFX))
1079       return I;
1080     break;
1081   case ISD::SRA:
1082     if (SDNode *I = SelectV6T2BitfieldExtractOp(Op,
1083                       Subtarget->isThumb() ? ARM::t2SBFX : ARM::SBFX))
1084       return I;
1085     break;
1086   case ISD::MUL:
1087     if (Subtarget->isThumb1Only())
1088       break;
1089     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
1090       unsigned RHSV = C->getZExtValue();
1091       if (!RHSV) break;
1092       if (isPowerOf2_32(RHSV-1)) {  // 2^n+1?
1093         unsigned ShImm = Log2_32(RHSV-1);
1094         if (ShImm >= 32)
1095           break;
1096         SDValue V = Op.getOperand(0);
1097         ShImm = ARM_AM::getSORegOpc(ARM_AM::lsl, ShImm);
1098         SDValue ShImmOp = CurDAG->getTargetConstant(ShImm, MVT::i32);
1099         SDValue Reg0 = CurDAG->getRegister(0, MVT::i32);
1100         if (Subtarget->isThumb()) {
1101           SDValue Ops[] = { V, V, ShImmOp, getAL(CurDAG), Reg0, Reg0 };
1102           return CurDAG->SelectNodeTo(N, ARM::t2ADDrs, MVT::i32, Ops, 6);
1103         } else {
1104           SDValue Ops[] = { V, V, Reg0, ShImmOp, getAL(CurDAG), Reg0, Reg0 };
1105           return CurDAG->SelectNodeTo(N, ARM::ADDrs, MVT::i32, Ops, 7);
1106         }
1107       }
1108       if (isPowerOf2_32(RHSV+1)) {  // 2^n-1?
1109         unsigned ShImm = Log2_32(RHSV+1);
1110         if (ShImm >= 32)
1111           break;
1112         SDValue V = Op.getOperand(0);
1113         ShImm = ARM_AM::getSORegOpc(ARM_AM::lsl, ShImm);
1114         SDValue ShImmOp = CurDAG->getTargetConstant(ShImm, MVT::i32);
1115         SDValue Reg0 = CurDAG->getRegister(0, MVT::i32);
1116         if (Subtarget->isThumb()) {
1117           SDValue Ops[] = { V, V, ShImmOp, getAL(CurDAG), Reg0 };
1118           return CurDAG->SelectNodeTo(N, ARM::t2RSBrs, MVT::i32, Ops, 5);
1119         } else {
1120           SDValue Ops[] = { V, V, Reg0, ShImmOp, getAL(CurDAG), Reg0, Reg0 };
1121           return CurDAG->SelectNodeTo(N, ARM::RSBrs, MVT::i32, Ops, 7);
1122         }
1123       }
1124     }
1125     break;
1126   case ARMISD::FMRRD:
1127     return CurDAG->getMachineNode(ARM::FMRRD, dl, MVT::i32, MVT::i32,
1128                                   Op.getOperand(0), getAL(CurDAG),
1129                                   CurDAG->getRegister(0, MVT::i32));
1130   case ISD::UMUL_LOHI: {
1131     if (Subtarget->isThumb1Only())
1132       break;
1133     if (Subtarget->isThumb()) {
1134       SDValue Ops[] = { Op.getOperand(0), Op.getOperand(1),
1135                         getAL(CurDAG), CurDAG->getRegister(0, MVT::i32),
1136                         CurDAG->getRegister(0, MVT::i32) };
1137       return CurDAG->getMachineNode(ARM::t2UMULL, dl, MVT::i32, MVT::i32, Ops,4);
1138     } else {
1139       SDValue Ops[] = { Op.getOperand(0), Op.getOperand(1),
1140                         getAL(CurDAG), CurDAG->getRegister(0, MVT::i32),
1141                         CurDAG->getRegister(0, MVT::i32) };
1142       return CurDAG->getMachineNode(ARM::UMULL, dl, MVT::i32, MVT::i32, Ops, 5);
1143     }
1144   }
1145   case ISD::SMUL_LOHI: {
1146     if (Subtarget->isThumb1Only())
1147       break;
1148     if (Subtarget->isThumb()) {
1149       SDValue Ops[] = { Op.getOperand(0), Op.getOperand(1),
1150                         getAL(CurDAG), CurDAG->getRegister(0, MVT::i32) };
1151       return CurDAG->getMachineNode(ARM::t2SMULL, dl, MVT::i32, MVT::i32, Ops,4);
1152     } else {
1153       SDValue Ops[] = { Op.getOperand(0), Op.getOperand(1),
1154                         getAL(CurDAG), CurDAG->getRegister(0, MVT::i32),
1155                         CurDAG->getRegister(0, MVT::i32) };
1156       return CurDAG->getMachineNode(ARM::SMULL, dl, MVT::i32, MVT::i32, Ops, 5);
1157     }
1158   }
1159   case ISD::LOAD: {
1160     SDNode *ResNode = 0;
1161     if (Subtarget->isThumb() && Subtarget->hasThumb2())
1162       ResNode = SelectT2IndexedLoad(Op);
1163     else
1164       ResNode = SelectARMIndexedLoad(Op);
1165     if (ResNode)
1166       return ResNode;
1167     // Other cases are autogenerated.
1168     break;
1169   }
1170   case ARMISD::BRCOND: {
1171     // Pattern: (ARMbrcond:void (bb:Other):$dst, (imm:i32):$cc)
1172     // Emits: (Bcc:void (bb:Other):$dst, (imm:i32):$cc)
1173     // Pattern complexity = 6  cost = 1  size = 0
1174
1175     // Pattern: (ARMbrcond:void (bb:Other):$dst, (imm:i32):$cc)
1176     // Emits: (tBcc:void (bb:Other):$dst, (imm:i32):$cc)
1177     // Pattern complexity = 6  cost = 1  size = 0
1178
1179     // Pattern: (ARMbrcond:void (bb:Other):$dst, (imm:i32):$cc)
1180     // Emits: (t2Bcc:void (bb:Other):$dst, (imm:i32):$cc)
1181     // Pattern complexity = 6  cost = 1  size = 0
1182
1183     unsigned Opc = Subtarget->isThumb() ?
1184       ((Subtarget->hasThumb2()) ? ARM::t2Bcc : ARM::tBcc) : ARM::Bcc;
1185     SDValue Chain = Op.getOperand(0);
1186     SDValue N1 = Op.getOperand(1);
1187     SDValue N2 = Op.getOperand(2);
1188     SDValue N3 = Op.getOperand(3);
1189     SDValue InFlag = Op.getOperand(4);
1190     assert(N1.getOpcode() == ISD::BasicBlock);
1191     assert(N2.getOpcode() == ISD::Constant);
1192     assert(N3.getOpcode() == ISD::Register);
1193
1194     SDValue Tmp2 = CurDAG->getTargetConstant(((unsigned)
1195                                cast<ConstantSDNode>(N2)->getZExtValue()),
1196                                MVT::i32);
1197     SDValue Ops[] = { N1, Tmp2, N3, Chain, InFlag };
1198     SDNode *ResNode = CurDAG->getMachineNode(Opc, dl, MVT::Other,
1199                                              MVT::Flag, Ops, 5);
1200     Chain = SDValue(ResNode, 0);
1201     if (Op.getNode()->getNumValues() == 2) {
1202       InFlag = SDValue(ResNode, 1);
1203       ReplaceUses(SDValue(Op.getNode(), 1), InFlag);
1204     }
1205     ReplaceUses(SDValue(Op.getNode(), 0), SDValue(Chain.getNode(), Chain.getResNo()));
1206     return NULL;
1207   }
1208   case ARMISD::CMOV: {
1209     EVT VT = Op.getValueType();
1210     SDValue N0 = Op.getOperand(0);
1211     SDValue N1 = Op.getOperand(1);
1212     SDValue N2 = Op.getOperand(2);
1213     SDValue N3 = Op.getOperand(3);
1214     SDValue InFlag = Op.getOperand(4);
1215     assert(N2.getOpcode() == ISD::Constant);
1216     assert(N3.getOpcode() == ISD::Register);
1217
1218     if (!Subtarget->isThumb1Only() && VT == MVT::i32) {
1219       // Pattern: (ARMcmov:i32 GPR:i32:$false, so_reg:i32:$true, (imm:i32):$cc)
1220       // Emits: (MOVCCs:i32 GPR:i32:$false, so_reg:i32:$true, (imm:i32):$cc)
1221       // Pattern complexity = 18  cost = 1  size = 0
1222       SDValue CPTmp0;
1223       SDValue CPTmp1;
1224       SDValue CPTmp2;
1225       if (Subtarget->isThumb()) {
1226         if (SelectT2ShifterOperandReg(Op, N1, CPTmp0, CPTmp1)) {
1227           unsigned SOVal = cast<ConstantSDNode>(CPTmp1)->getZExtValue();
1228           unsigned SOShOp = ARM_AM::getSORegShOp(SOVal);
1229           unsigned Opc = 0;
1230           switch (SOShOp) {
1231           case ARM_AM::lsl: Opc = ARM::t2MOVCClsl; break;
1232           case ARM_AM::lsr: Opc = ARM::t2MOVCClsr; break;
1233           case ARM_AM::asr: Opc = ARM::t2MOVCCasr; break;
1234           case ARM_AM::ror: Opc = ARM::t2MOVCCror; break;
1235           default:
1236             llvm_unreachable("Unknown so_reg opcode!");
1237             break;
1238           }
1239           SDValue SOShImm =
1240             CurDAG->getTargetConstant(ARM_AM::getSORegOffset(SOVal), MVT::i32);
1241           SDValue Tmp2 = CurDAG->getTargetConstant(((unsigned)
1242                                    cast<ConstantSDNode>(N2)->getZExtValue()),
1243                                    MVT::i32);
1244           SDValue Ops[] = { N0, CPTmp0, SOShImm, Tmp2, N3, InFlag };
1245           return CurDAG->SelectNodeTo(Op.getNode(), Opc, MVT::i32,Ops, 6);
1246         }
1247       } else {
1248         if (SelectShifterOperandReg(Op, N1, CPTmp0, CPTmp1, CPTmp2)) {
1249           SDValue Tmp2 = CurDAG->getTargetConstant(((unsigned)
1250                                    cast<ConstantSDNode>(N2)->getZExtValue()),
1251                                    MVT::i32);
1252           SDValue Ops[] = { N0, CPTmp0, CPTmp1, CPTmp2, Tmp2, N3, InFlag };
1253           return CurDAG->SelectNodeTo(Op.getNode(),
1254                                       ARM::MOVCCs, MVT::i32, Ops, 7);
1255         }
1256       }
1257
1258       // Pattern: (ARMcmov:i32 GPR:i32:$false,
1259       //             (imm:i32)<<P:Predicate_so_imm>>:$true,
1260       //             (imm:i32):$cc)
1261       // Emits: (MOVCCi:i32 GPR:i32:$false,
1262       //           (so_imm:i32 (imm:i32):$true), (imm:i32):$cc)
1263       // Pattern complexity = 10  cost = 1  size = 0
1264       if (N3.getOpcode() == ISD::Constant) {
1265         if (Subtarget->isThumb()) {
1266           if (Predicate_t2_so_imm(N3.getNode())) {
1267             SDValue Tmp1 = CurDAG->getTargetConstant(((unsigned)
1268                                      cast<ConstantSDNode>(N1)->getZExtValue()),
1269                                      MVT::i32);
1270             SDValue Tmp2 = CurDAG->getTargetConstant(((unsigned)
1271                                      cast<ConstantSDNode>(N2)->getZExtValue()),
1272                                      MVT::i32);
1273             SDValue Ops[] = { N0, Tmp1, Tmp2, N3, InFlag };
1274             return CurDAG->SelectNodeTo(Op.getNode(),
1275                                         ARM::t2MOVCCi, MVT::i32, Ops, 5);
1276           }
1277         } else {
1278           if (Predicate_so_imm(N3.getNode())) {
1279             SDValue Tmp1 = CurDAG->getTargetConstant(((unsigned)
1280                                      cast<ConstantSDNode>(N1)->getZExtValue()),
1281                                      MVT::i32);
1282             SDValue Tmp2 = CurDAG->getTargetConstant(((unsigned)
1283                                      cast<ConstantSDNode>(N2)->getZExtValue()),
1284                                      MVT::i32);
1285             SDValue Ops[] = { N0, Tmp1, Tmp2, N3, InFlag };
1286             return CurDAG->SelectNodeTo(Op.getNode(),
1287                                         ARM::MOVCCi, MVT::i32, Ops, 5);
1288           }
1289         }
1290       }
1291     }
1292
1293     // Pattern: (ARMcmov:i32 GPR:i32:$false, GPR:i32:$true, (imm:i32):$cc)
1294     // Emits: (MOVCCr:i32 GPR:i32:$false, GPR:i32:$true, (imm:i32):$cc)
1295     // Pattern complexity = 6  cost = 1  size = 0
1296     //
1297     // Pattern: (ARMcmov:i32 GPR:i32:$false, GPR:i32:$true, (imm:i32):$cc)
1298     // Emits: (tMOVCCr:i32 GPR:i32:$false, GPR:i32:$true, (imm:i32):$cc)
1299     // Pattern complexity = 6  cost = 11  size = 0
1300     //
1301     // Also FCPYScc and FCPYDcc.
1302     SDValue Tmp2 = CurDAG->getTargetConstant(((unsigned)
1303                                cast<ConstantSDNode>(N2)->getZExtValue()),
1304                                MVT::i32);
1305     SDValue Ops[] = { N0, N1, Tmp2, N3, InFlag };
1306     unsigned Opc = 0;
1307     switch (VT.getSimpleVT().SimpleTy) {
1308     default: assert(false && "Illegal conditional move type!");
1309       break;
1310     case MVT::i32:
1311       Opc = Subtarget->isThumb()
1312         ? (Subtarget->hasThumb2() ? ARM::t2MOVCCr : ARM::tMOVCCr_pseudo)
1313         : ARM::MOVCCr;
1314       break;
1315     case MVT::f32:
1316       Opc = ARM::FCPYScc;
1317       break;
1318     case MVT::f64:
1319       Opc = ARM::FCPYDcc;
1320       break;
1321     }
1322     return CurDAG->SelectNodeTo(Op.getNode(), Opc, VT, Ops, 5);
1323   }
1324   case ARMISD::CNEG: {
1325     EVT VT = Op.getValueType();
1326     SDValue N0 = Op.getOperand(0);
1327     SDValue N1 = Op.getOperand(1);
1328     SDValue N2 = Op.getOperand(2);
1329     SDValue N3 = Op.getOperand(3);
1330     SDValue InFlag = Op.getOperand(4);
1331     assert(N2.getOpcode() == ISD::Constant);
1332     assert(N3.getOpcode() == ISD::Register);
1333
1334     SDValue Tmp2 = CurDAG->getTargetConstant(((unsigned)
1335                                cast<ConstantSDNode>(N2)->getZExtValue()),
1336                                MVT::i32);
1337     SDValue Ops[] = { N0, N1, Tmp2, N3, InFlag };
1338     unsigned Opc = 0;
1339     switch (VT.getSimpleVT().SimpleTy) {
1340     default: assert(false && "Illegal conditional move type!");
1341       break;
1342     case MVT::f32:
1343       Opc = ARM::FNEGScc;
1344       break;
1345     case MVT::f64:
1346       Opc = ARM::FNEGDcc;
1347       break;
1348     }
1349     return CurDAG->SelectNodeTo(Op.getNode(), Opc, VT, Ops, 5);
1350   }
1351
1352   case ARMISD::VZIP: {
1353     unsigned Opc = 0;
1354     EVT VT = N->getValueType(0);
1355     switch (VT.getSimpleVT().SimpleTy) {
1356     default: return NULL;
1357     case MVT::v8i8:  Opc = ARM::VZIPd8; break;
1358     case MVT::v4i16: Opc = ARM::VZIPd16; break;
1359     case MVT::v2f32:
1360     case MVT::v2i32: Opc = ARM::VZIPd32; break;
1361     case MVT::v16i8: Opc = ARM::VZIPq8; break;
1362     case MVT::v8i16: Opc = ARM::VZIPq16; break;
1363     case MVT::v4f32:
1364     case MVT::v4i32: Opc = ARM::VZIPq32; break;
1365     }
1366     return CurDAG->getMachineNode(Opc, dl, VT, VT,
1367                                   N->getOperand(0), N->getOperand(1));
1368   }
1369   case ARMISD::VUZP: {
1370     unsigned Opc = 0;
1371     EVT VT = N->getValueType(0);
1372     switch (VT.getSimpleVT().SimpleTy) {
1373     default: return NULL;
1374     case MVT::v8i8:  Opc = ARM::VUZPd8; break;
1375     case MVT::v4i16: Opc = ARM::VUZPd16; break;
1376     case MVT::v2f32:
1377     case MVT::v2i32: Opc = ARM::VUZPd32; break;
1378     case MVT::v16i8: Opc = ARM::VUZPq8; break;
1379     case MVT::v8i16: Opc = ARM::VUZPq16; break;
1380     case MVT::v4f32:
1381     case MVT::v4i32: Opc = ARM::VUZPq32; break;
1382     }
1383     return CurDAG->getMachineNode(Opc, dl, VT, VT,
1384                                   N->getOperand(0), N->getOperand(1));
1385   }
1386   case ARMISD::VTRN: {
1387     unsigned Opc = 0;
1388     EVT VT = N->getValueType(0);
1389     switch (VT.getSimpleVT().SimpleTy) {
1390     default: return NULL;
1391     case MVT::v8i8:  Opc = ARM::VTRNd8; break;
1392     case MVT::v4i16: Opc = ARM::VTRNd16; break;
1393     case MVT::v2f32:
1394     case MVT::v2i32: Opc = ARM::VTRNd32; break;
1395     case MVT::v16i8: Opc = ARM::VTRNq8; break;
1396     case MVT::v8i16: Opc = ARM::VTRNq16; break;
1397     case MVT::v4f32:
1398     case MVT::v4i32: Opc = ARM::VTRNq32; break;
1399     }
1400     return CurDAG->getMachineNode(Opc, dl, VT, VT,
1401                                   N->getOperand(0), N->getOperand(1));
1402   }
1403
1404   case ISD::INTRINSIC_VOID:
1405   case ISD::INTRINSIC_W_CHAIN: {
1406     unsigned IntNo = cast<ConstantSDNode>(N->getOperand(1))->getZExtValue();
1407     EVT VT = N->getValueType(0);
1408     unsigned Opc = 0;
1409
1410     switch (IntNo) {
1411     default:
1412       break;
1413
1414     case Intrinsic::arm_neon_vld2: {
1415       SDValue MemAddr, MemUpdate, MemOpc;
1416       if (!SelectAddrMode6(Op, N->getOperand(2), MemAddr, MemUpdate, MemOpc))
1417         return NULL;
1418       SDValue Chain = N->getOperand(0);
1419       if (VT.is64BitVector()) {
1420         switch (VT.getSimpleVT().SimpleTy) {
1421         default: llvm_unreachable("unhandled vld2 type");
1422         case MVT::v8i8:  Opc = ARM::VLD2d8; break;
1423         case MVT::v4i16: Opc = ARM::VLD2d16; break;
1424         case MVT::v2f32:
1425         case MVT::v2i32: Opc = ARM::VLD2d32; break;
1426         case MVT::v1i64: Opc = ARM::VLD2d64; break;
1427         }
1428         const SDValue Ops[] = { MemAddr, MemUpdate, MemOpc, Chain };
1429         return CurDAG->getMachineNode(Opc, dl, VT, VT, MVT::Other, Ops, 4);
1430       }
1431       // Quad registers are loaded as pairs of double registers.
1432       EVT RegVT;
1433       switch (VT.getSimpleVT().SimpleTy) {
1434       default: llvm_unreachable("unhandled vld2 type");
1435       case MVT::v16i8: Opc = ARM::VLD2q8; RegVT = MVT::v8i8; break;
1436       case MVT::v8i16: Opc = ARM::VLD2q16; RegVT = MVT::v4i16; break;
1437       case MVT::v4f32: Opc = ARM::VLD2q32; RegVT = MVT::v2f32; break;
1438       case MVT::v4i32: Opc = ARM::VLD2q32; RegVT = MVT::v2i32; break;
1439       }
1440       const SDValue Ops[] = { MemAddr, MemUpdate, MemOpc, Chain };
1441       std::vector<EVT> ResTys(4, RegVT);
1442       ResTys.push_back(MVT::Other);
1443       SDNode *VLd = CurDAG->getMachineNode(Opc, dl, ResTys, Ops, 4);
1444       SDNode *Q0 = PairDRegs(VT, SDValue(VLd, 0), SDValue(VLd, 1));
1445       SDNode *Q1 = PairDRegs(VT, SDValue(VLd, 2), SDValue(VLd, 3));
1446       ReplaceUses(SDValue(N, 0), SDValue(Q0, 0));
1447       ReplaceUses(SDValue(N, 1), SDValue(Q1, 0));
1448       ReplaceUses(SDValue(N, 2), SDValue(VLd, 4));
1449       return NULL;
1450     }
1451
1452     case Intrinsic::arm_neon_vld3: {
1453       SDValue MemAddr, MemUpdate, MemOpc;
1454       if (!SelectAddrMode6(Op, N->getOperand(2), MemAddr, MemUpdate, MemOpc))
1455         return NULL;
1456       SDValue Chain = N->getOperand(0);
1457       if (VT.is64BitVector()) {
1458         switch (VT.getSimpleVT().SimpleTy) {
1459         default: llvm_unreachable("unhandled vld3 type");
1460         case MVT::v8i8:  Opc = ARM::VLD3d8; break;
1461         case MVT::v4i16: Opc = ARM::VLD3d16; break;
1462         case MVT::v2f32:
1463         case MVT::v2i32: Opc = ARM::VLD3d32; break;
1464         case MVT::v1i64: Opc = ARM::VLD3d64; break;
1465         }
1466         const SDValue Ops[] = { MemAddr, MemUpdate, MemOpc, Chain };
1467         return CurDAG->getMachineNode(Opc, dl, VT, VT, VT, MVT::Other, Ops, 4);
1468       }
1469       // Quad registers are loaded with two separate instructions, where one
1470       // loads the even registers and the other loads the odd registers.
1471       EVT RegVT;
1472       unsigned Opc2 = 0;
1473       switch (VT.getSimpleVT().SimpleTy) {
1474       default: llvm_unreachable("unhandled vld3 type");
1475       case MVT::v16i8:
1476         Opc = ARM::VLD3q8a;  Opc2 = ARM::VLD3q8b;  RegVT = MVT::v8i8; break;
1477       case MVT::v8i16:
1478         Opc = ARM::VLD3q16a; Opc2 = ARM::VLD3q16b; RegVT = MVT::v4i16; break;
1479       case MVT::v4f32:
1480         Opc = ARM::VLD3q32a; Opc2 = ARM::VLD3q32b; RegVT = MVT::v2f32; break;
1481       case MVT::v4i32:
1482         Opc = ARM::VLD3q32a; Opc2 = ARM::VLD3q32b; RegVT = MVT::v2i32; break;
1483       }
1484       // Enable writeback to the address register.
1485       MemOpc = CurDAG->getTargetConstant(ARM_AM::getAM6Opc(true), MVT::i32);
1486
1487       std::vector<EVT> ResTys(3, RegVT);
1488       ResTys.push_back(MemAddr.getValueType());
1489       ResTys.push_back(MVT::Other);
1490
1491       const SDValue OpsA[] = { MemAddr, MemUpdate, MemOpc, Chain };
1492       SDNode *VLdA = CurDAG->getMachineNode(Opc, dl, ResTys, OpsA, 4);
1493       Chain = SDValue(VLdA, 4);
1494
1495       const SDValue OpsB[] = { SDValue(VLdA, 3), MemUpdate, MemOpc, Chain };
1496       SDNode *VLdB = CurDAG->getMachineNode(Opc2, dl, ResTys, OpsB, 4);
1497       Chain = SDValue(VLdB, 4);
1498
1499       SDNode *Q0 = PairDRegs(VT, SDValue(VLdA, 0), SDValue(VLdB, 0));
1500       SDNode *Q1 = PairDRegs(VT, SDValue(VLdA, 1), SDValue(VLdB, 1));
1501       SDNode *Q2 = PairDRegs(VT, SDValue(VLdA, 2), SDValue(VLdB, 2));
1502       ReplaceUses(SDValue(N, 0), SDValue(Q0, 0));
1503       ReplaceUses(SDValue(N, 1), SDValue(Q1, 0));
1504       ReplaceUses(SDValue(N, 2), SDValue(Q2, 0));
1505       ReplaceUses(SDValue(N, 3), Chain);
1506       return NULL;
1507     }
1508
1509     case Intrinsic::arm_neon_vld4: {
1510       SDValue MemAddr, MemUpdate, MemOpc;
1511       if (!SelectAddrMode6(Op, N->getOperand(2), MemAddr, MemUpdate, MemOpc))
1512         return NULL;
1513       SDValue Chain = N->getOperand(0);
1514       if (VT.is64BitVector()) {
1515         switch (VT.getSimpleVT().SimpleTy) {
1516         default: llvm_unreachable("unhandled vld4 type");
1517         case MVT::v8i8:  Opc = ARM::VLD4d8; break;
1518         case MVT::v4i16: Opc = ARM::VLD4d16; break;
1519         case MVT::v2f32:
1520         case MVT::v2i32: Opc = ARM::VLD4d32; break;
1521         case MVT::v1i64: Opc = ARM::VLD4d64; break;
1522         }
1523         const SDValue Ops[] = { MemAddr, MemUpdate, MemOpc, Chain };
1524         std::vector<EVT> ResTys(4, VT);
1525         ResTys.push_back(MVT::Other);
1526         return CurDAG->getMachineNode(Opc, dl, ResTys, Ops, 4);
1527       }
1528       // Quad registers are loaded with two separate instructions, where one
1529       // loads the even registers and the other loads the odd registers.
1530       EVT RegVT;
1531       unsigned Opc2 = 0;
1532       switch (VT.getSimpleVT().SimpleTy) {
1533       default: llvm_unreachable("unhandled vld4 type");
1534       case MVT::v16i8:
1535         Opc = ARM::VLD4q8a;  Opc2 = ARM::VLD4q8b;  RegVT = MVT::v8i8; break;
1536       case MVT::v8i16:
1537         Opc = ARM::VLD4q16a; Opc2 = ARM::VLD4q16b; RegVT = MVT::v4i16; break;
1538       case MVT::v4f32:
1539         Opc = ARM::VLD4q32a; Opc2 = ARM::VLD4q32b; RegVT = MVT::v2f32; break;
1540       case MVT::v4i32:
1541         Opc = ARM::VLD4q32a; Opc2 = ARM::VLD4q32b; RegVT = MVT::v2i32; break;
1542       }
1543       // Enable writeback to the address register.
1544       MemOpc = CurDAG->getTargetConstant(ARM_AM::getAM6Opc(true), MVT::i32);
1545
1546       std::vector<EVT> ResTys(4, RegVT);
1547       ResTys.push_back(MemAddr.getValueType());
1548       ResTys.push_back(MVT::Other);
1549
1550       const SDValue OpsA[] = { MemAddr, MemUpdate, MemOpc, Chain };
1551       SDNode *VLdA = CurDAG->getMachineNode(Opc, dl, ResTys, OpsA, 4);
1552       Chain = SDValue(VLdA, 5);
1553
1554       const SDValue OpsB[] = { SDValue(VLdA, 4), MemUpdate, MemOpc, Chain };
1555       SDNode *VLdB = CurDAG->getMachineNode(Opc2, dl, ResTys, OpsB, 4);
1556       Chain = SDValue(VLdB, 5);
1557
1558       SDNode *Q0 = PairDRegs(VT, SDValue(VLdA, 0), SDValue(VLdB, 0));
1559       SDNode *Q1 = PairDRegs(VT, SDValue(VLdA, 1), SDValue(VLdB, 1));
1560       SDNode *Q2 = PairDRegs(VT, SDValue(VLdA, 2), SDValue(VLdB, 2));
1561       SDNode *Q3 = PairDRegs(VT, SDValue(VLdA, 3), SDValue(VLdB, 3));
1562       ReplaceUses(SDValue(N, 0), SDValue(Q0, 0));
1563       ReplaceUses(SDValue(N, 1), SDValue(Q1, 0));
1564       ReplaceUses(SDValue(N, 2), SDValue(Q2, 0));
1565       ReplaceUses(SDValue(N, 3), SDValue(Q3, 0));
1566       ReplaceUses(SDValue(N, 4), Chain);
1567       return NULL;
1568     }
1569
1570     case Intrinsic::arm_neon_vld2lane: {
1571       SDValue MemAddr, MemUpdate, MemOpc;
1572       if (!SelectAddrMode6(Op, N->getOperand(2), MemAddr, MemUpdate, MemOpc))
1573         return NULL;
1574       SDValue Chain = N->getOperand(0);
1575       unsigned Lane = cast<ConstantSDNode>(N->getOperand(5))->getZExtValue();
1576       if (VT.is64BitVector()) {
1577         switch (VT.getSimpleVT().SimpleTy) {
1578         default: llvm_unreachable("unhandled vld2lane type");
1579         case MVT::v8i8:  Opc = ARM::VLD2LNd8; break;
1580         case MVT::v4i16: Opc = ARM::VLD2LNd16; break;
1581         case MVT::v2f32:
1582         case MVT::v2i32: Opc = ARM::VLD2LNd32; break;
1583         }
1584         const SDValue Ops[] = { MemAddr, MemUpdate, MemOpc,
1585                                 N->getOperand(3), N->getOperand(4),
1586                                 getI32Imm(Lane), Chain };
1587         return CurDAG->getMachineNode(Opc, dl, VT, VT, MVT::Other, Ops, 7);
1588       }
1589       // Quad registers are handled by extracting subregs, doing the load,
1590       // and then inserting the results as subregs.
1591       EVT RegVT;
1592       unsigned Opc2 = 0;
1593       switch (VT.getSimpleVT().SimpleTy) {
1594       default: llvm_unreachable("unhandled vld2lane type");
1595       case MVT::v8i16:
1596         Opc = ARM::VLD2LNq16a;
1597         Opc2 = ARM::VLD2LNq16b;
1598         RegVT = MVT::v4i16;
1599         break;
1600       case MVT::v4f32:
1601         Opc = ARM::VLD2LNq32a;
1602         Opc2 = ARM::VLD2LNq32b;
1603         RegVT = MVT::v2f32;
1604         break;
1605       case MVT::v4i32:
1606         Opc = ARM::VLD2LNq32a;
1607         Opc2 = ARM::VLD2LNq32b;
1608         RegVT = MVT::v2i32;
1609         break;
1610       }
1611       unsigned NumElts = RegVT.getVectorNumElements();
1612       int SubregIdx = (Lane < NumElts) ? ARM::DSUBREG_0 : ARM::DSUBREG_1;
1613
1614       SDValue D0 = CurDAG->getTargetExtractSubreg(SubregIdx, dl, RegVT,
1615                                                   N->getOperand(3));
1616       SDValue D1 = CurDAG->getTargetExtractSubreg(SubregIdx, dl, RegVT,
1617                                                   N->getOperand(4));
1618       const SDValue Ops[] = { MemAddr, MemUpdate, MemOpc, D0, D1,
1619                               getI32Imm(Lane % NumElts), Chain };
1620       SDNode *VLdLn = CurDAG->getMachineNode((Lane < NumElts) ? Opc : Opc2,
1621                                              dl, RegVT, RegVT, MVT::Other,
1622                                              Ops, 7);
1623       SDValue Q0 = CurDAG->getTargetInsertSubreg(SubregIdx, dl, VT,
1624                                                  N->getOperand(3),
1625                                                  SDValue(VLdLn, 0));
1626       SDValue Q1 = CurDAG->getTargetInsertSubreg(SubregIdx, dl, VT,
1627                                                  N->getOperand(4),
1628                                                  SDValue(VLdLn, 1));
1629       Chain = SDValue(VLdLn, 2);
1630       ReplaceUses(SDValue(N, 0), Q0);
1631       ReplaceUses(SDValue(N, 1), Q1);
1632       ReplaceUses(SDValue(N, 2), Chain);
1633       return NULL;
1634     }
1635
1636     case Intrinsic::arm_neon_vld3lane: {
1637       SDValue MemAddr, MemUpdate, MemOpc;
1638       if (!SelectAddrMode6(Op, N->getOperand(2), MemAddr, MemUpdate, MemOpc))
1639         return NULL;
1640       SDValue Chain = N->getOperand(0);
1641       unsigned Lane = cast<ConstantSDNode>(N->getOperand(6))->getZExtValue();
1642       if (VT.is64BitVector()) {
1643         switch (VT.getSimpleVT().SimpleTy) {
1644         default: llvm_unreachable("unhandled vld3lane type");
1645         case MVT::v8i8:  Opc = ARM::VLD3LNd8; break;
1646         case MVT::v4i16: Opc = ARM::VLD3LNd16; break;
1647         case MVT::v2f32:
1648         case MVT::v2i32: Opc = ARM::VLD3LNd32; break;
1649         }
1650         const SDValue Ops[] = { MemAddr, MemUpdate, MemOpc,
1651                                 N->getOperand(3), N->getOperand(4),
1652                                 N->getOperand(5), getI32Imm(Lane), Chain };
1653         return CurDAG->getMachineNode(Opc, dl, VT, VT, VT, MVT::Other, Ops, 8);
1654       }
1655       // Quad registers are handled by extracting subregs, doing the load,
1656       // and then inserting the results as subregs.
1657       EVT RegVT;
1658       unsigned Opc2 = 0;
1659       switch (VT.getSimpleVT().SimpleTy) {
1660       default: llvm_unreachable("unhandled vld3lane type");
1661       case MVT::v8i16:
1662         Opc = ARM::VLD3LNq16a;
1663         Opc2 = ARM::VLD3LNq16b;
1664         RegVT = MVT::v4i16;
1665         break;
1666       case MVT::v4f32:
1667         Opc = ARM::VLD3LNq32a;
1668         Opc2 = ARM::VLD3LNq32b;
1669         RegVT = MVT::v2f32;
1670         break;
1671       case MVT::v4i32:
1672         Opc = ARM::VLD3LNq32a;
1673         Opc2 = ARM::VLD3LNq32b;
1674         RegVT = MVT::v2i32;
1675         break;
1676       }
1677       unsigned NumElts = RegVT.getVectorNumElements();
1678       int SubregIdx = (Lane < NumElts) ? ARM::DSUBREG_0 : ARM::DSUBREG_1;
1679
1680       SDValue D0 = CurDAG->getTargetExtractSubreg(SubregIdx, dl, RegVT,
1681                                                   N->getOperand(3));
1682       SDValue D1 = CurDAG->getTargetExtractSubreg(SubregIdx, dl, RegVT,
1683                                                   N->getOperand(4));
1684       SDValue D2 = CurDAG->getTargetExtractSubreg(SubregIdx, dl, RegVT,
1685                                                   N->getOperand(5));
1686       const SDValue Ops[] = { MemAddr, MemUpdate, MemOpc, D0, D1, D2,
1687                               getI32Imm(Lane % NumElts), Chain };
1688       SDNode *VLdLn = CurDAG->getMachineNode((Lane < NumElts) ? Opc : Opc2,
1689                                              dl, RegVT, RegVT, RegVT,
1690                                              MVT::Other, Ops, 8);
1691       SDValue Q0 = CurDAG->getTargetInsertSubreg(SubregIdx, dl, VT,
1692                                                  N->getOperand(3),
1693                                                  SDValue(VLdLn, 0));
1694       SDValue Q1 = CurDAG->getTargetInsertSubreg(SubregIdx, dl, VT,
1695                                                  N->getOperand(4),
1696                                                  SDValue(VLdLn, 1));
1697       SDValue Q2 = CurDAG->getTargetInsertSubreg(SubregIdx, dl, VT,
1698                                                  N->getOperand(5),
1699                                                  SDValue(VLdLn, 2));
1700       Chain = SDValue(VLdLn, 3);
1701       ReplaceUses(SDValue(N, 0), Q0);
1702       ReplaceUses(SDValue(N, 1), Q1);
1703       ReplaceUses(SDValue(N, 2), Q2);
1704       ReplaceUses(SDValue(N, 3), Chain);
1705       return NULL;
1706     }
1707
1708     case Intrinsic::arm_neon_vld4lane: {
1709       SDValue MemAddr, MemUpdate, MemOpc;
1710       if (!SelectAddrMode6(Op, N->getOperand(2), MemAddr, MemUpdate, MemOpc))
1711         return NULL;
1712       SDValue Chain = N->getOperand(0);
1713       unsigned Lane = cast<ConstantSDNode>(N->getOperand(7))->getZExtValue();
1714       if (VT.is64BitVector()) {
1715         switch (VT.getSimpleVT().SimpleTy) {
1716         default: llvm_unreachable("unhandled vld4lane type");
1717         case MVT::v8i8:  Opc = ARM::VLD4LNd8; break;
1718         case MVT::v4i16: Opc = ARM::VLD4LNd16; break;
1719         case MVT::v2f32:
1720         case MVT::v2i32: Opc = ARM::VLD4LNd32; break;
1721         }
1722         const SDValue Ops[] = { MemAddr, MemUpdate, MemOpc,
1723                                 N->getOperand(3), N->getOperand(4),
1724                                 N->getOperand(5), N->getOperand(6),
1725                                 getI32Imm(Lane), Chain };
1726         std::vector<EVT> ResTys(4, VT);
1727         ResTys.push_back(MVT::Other);
1728         return CurDAG->getMachineNode(Opc, dl, ResTys, Ops, 9);
1729       }
1730       // Quad registers are handled by extracting subregs, doing the load,
1731       // and then inserting the results as subregs.
1732       EVT RegVT;
1733       unsigned Opc2 = 0;
1734       switch (VT.getSimpleVT().SimpleTy) {
1735       default: llvm_unreachable("unhandled vld4lane type");
1736       case MVT::v8i16:
1737         Opc = ARM::VLD4LNq16a;
1738         Opc2 = ARM::VLD4LNq16b;
1739         RegVT = MVT::v4i16;
1740         break;
1741       case MVT::v4f32:
1742         Opc = ARM::VLD4LNq32a;
1743         Opc2 = ARM::VLD4LNq32b;
1744         RegVT = MVT::v2f32;
1745         break;
1746       case MVT::v4i32:
1747         Opc = ARM::VLD4LNq32a;
1748         Opc2 = ARM::VLD4LNq32b;
1749         RegVT = MVT::v2i32;
1750         break;
1751       }
1752       unsigned NumElts = RegVT.getVectorNumElements();
1753       int SubregIdx = (Lane < NumElts) ? ARM::DSUBREG_0 : ARM::DSUBREG_1;
1754
1755       SDValue D0 = CurDAG->getTargetExtractSubreg(SubregIdx, dl, RegVT,
1756                                                   N->getOperand(3));
1757       SDValue D1 = CurDAG->getTargetExtractSubreg(SubregIdx, dl, RegVT,
1758                                                   N->getOperand(4));
1759       SDValue D2 = CurDAG->getTargetExtractSubreg(SubregIdx, dl, RegVT,
1760                                                   N->getOperand(5));
1761       SDValue D3 = CurDAG->getTargetExtractSubreg(SubregIdx, dl, RegVT,
1762                                                   N->getOperand(6));
1763       const SDValue Ops[] = { MemAddr, MemUpdate, MemOpc, D0, D1, D2, D3,
1764                               getI32Imm(Lane % NumElts), Chain };
1765       std::vector<EVT> ResTys(4, RegVT);
1766       ResTys.push_back(MVT::Other);
1767       SDNode *VLdLn = CurDAG->getMachineNode((Lane < NumElts) ? Opc : Opc2,
1768                                              dl, ResTys, Ops, 9);
1769       SDValue Q0 = CurDAG->getTargetInsertSubreg(SubregIdx, dl, VT,
1770                                                  N->getOperand(3),
1771                                                  SDValue(VLdLn, 0));
1772       SDValue Q1 = CurDAG->getTargetInsertSubreg(SubregIdx, dl, VT,
1773                                                  N->getOperand(4),
1774                                                  SDValue(VLdLn, 1));
1775       SDValue Q2 = CurDAG->getTargetInsertSubreg(SubregIdx, dl, VT,
1776                                                  N->getOperand(5),
1777                                                  SDValue(VLdLn, 2));
1778       SDValue Q3 = CurDAG->getTargetInsertSubreg(SubregIdx, dl, VT,
1779                                                  N->getOperand(6),
1780                                                  SDValue(VLdLn, 3));
1781       Chain = SDValue(VLdLn, 4);
1782       ReplaceUses(SDValue(N, 0), Q0);
1783       ReplaceUses(SDValue(N, 1), Q1);
1784       ReplaceUses(SDValue(N, 2), Q2);
1785       ReplaceUses(SDValue(N, 3), Q3);
1786       ReplaceUses(SDValue(N, 4), Chain);
1787       return NULL;
1788     }
1789
1790     case Intrinsic::arm_neon_vst2: {
1791       SDValue MemAddr, MemUpdate, MemOpc;
1792       if (!SelectAddrMode6(Op, N->getOperand(2), MemAddr, MemUpdate, MemOpc))
1793         return NULL;
1794       SDValue Chain = N->getOperand(0);
1795       VT = N->getOperand(3).getValueType();
1796       if (VT.is64BitVector()) {
1797         switch (VT.getSimpleVT().SimpleTy) {
1798         default: llvm_unreachable("unhandled vst2 type");
1799         case MVT::v8i8:  Opc = ARM::VST2d8; break;
1800         case MVT::v4i16: Opc = ARM::VST2d16; break;
1801         case MVT::v2f32:
1802         case MVT::v2i32: Opc = ARM::VST2d32; break;
1803         case MVT::v1i64: Opc = ARM::VST2d64; break;
1804         }
1805         const SDValue Ops[] = { MemAddr, MemUpdate, MemOpc,
1806                                 N->getOperand(3), N->getOperand(4), Chain };
1807         return CurDAG->getMachineNode(Opc, dl, MVT::Other, Ops, 6);
1808       }
1809       // Quad registers are stored as pairs of double registers.
1810       EVT RegVT;
1811       switch (VT.getSimpleVT().SimpleTy) {
1812       default: llvm_unreachable("unhandled vst2 type");
1813       case MVT::v16i8: Opc = ARM::VST2q8; RegVT = MVT::v8i8; break;
1814       case MVT::v8i16: Opc = ARM::VST2q16; RegVT = MVT::v4i16; break;
1815       case MVT::v4f32: Opc = ARM::VST2q32; RegVT = MVT::v2f32; break;
1816       case MVT::v4i32: Opc = ARM::VST2q32; RegVT = MVT::v2i32; break;
1817       }
1818       SDValue D0 = CurDAG->getTargetExtractSubreg(ARM::DSUBREG_0, dl, RegVT,
1819                                                   N->getOperand(3));
1820       SDValue D1 = CurDAG->getTargetExtractSubreg(ARM::DSUBREG_1, dl, RegVT,
1821                                                   N->getOperand(3));
1822       SDValue D2 = CurDAG->getTargetExtractSubreg(ARM::DSUBREG_0, dl, RegVT,
1823                                                   N->getOperand(4));
1824       SDValue D3 = CurDAG->getTargetExtractSubreg(ARM::DSUBREG_1, dl, RegVT,
1825                                                   N->getOperand(4));
1826       const SDValue Ops[] = { MemAddr, MemUpdate, MemOpc,
1827                               D0, D1, D2, D3, Chain };
1828       return CurDAG->getMachineNode(Opc, dl, MVT::Other, Ops, 8);
1829     }
1830
1831     case Intrinsic::arm_neon_vst3: {
1832       SDValue MemAddr, MemUpdate, MemOpc;
1833       if (!SelectAddrMode6(Op, N->getOperand(2), MemAddr, MemUpdate, MemOpc))
1834         return NULL;
1835       SDValue Chain = N->getOperand(0);
1836       VT = N->getOperand(3).getValueType();
1837       if (VT.is64BitVector()) {
1838         switch (VT.getSimpleVT().SimpleTy) {
1839         default: llvm_unreachable("unhandled vst3 type");
1840         case MVT::v8i8:  Opc = ARM::VST3d8; break;
1841         case MVT::v4i16: Opc = ARM::VST3d16; break;
1842         case MVT::v2f32:
1843         case MVT::v2i32: Opc = ARM::VST3d32; break;
1844         case MVT::v1i64: Opc = ARM::VST3d64; break;
1845         }
1846         const SDValue Ops[] = { MemAddr, MemUpdate, MemOpc,
1847                                 N->getOperand(3), N->getOperand(4),
1848                                 N->getOperand(5), Chain };
1849         return CurDAG->getMachineNode(Opc, dl, MVT::Other, Ops, 7);
1850       }
1851       // Quad registers are stored with two separate instructions, where one
1852       // stores the even registers and the other stores the odd registers.
1853       EVT RegVT;
1854       unsigned Opc2 = 0;
1855       switch (VT.getSimpleVT().SimpleTy) {
1856       default: llvm_unreachable("unhandled vst3 type");
1857       case MVT::v16i8:
1858         Opc = ARM::VST3q8a;  Opc2 = ARM::VST3q8b;  RegVT = MVT::v8i8; break;
1859       case MVT::v8i16:
1860         Opc = ARM::VST3q16a; Opc2 = ARM::VST3q16b; RegVT = MVT::v4i16; break;
1861       case MVT::v4f32:
1862         Opc = ARM::VST3q32a; Opc2 = ARM::VST3q32b; RegVT = MVT::v2f32; break;
1863       case MVT::v4i32:
1864         Opc = ARM::VST3q32a; Opc2 = ARM::VST3q32b; RegVT = MVT::v2i32; break;
1865       }
1866       // Enable writeback to the address register.
1867       MemOpc = CurDAG->getTargetConstant(ARM_AM::getAM6Opc(true), MVT::i32);
1868
1869       SDValue D0 = CurDAG->getTargetExtractSubreg(ARM::DSUBREG_0, dl, RegVT,
1870                                                   N->getOperand(3));
1871       SDValue D2 = CurDAG->getTargetExtractSubreg(ARM::DSUBREG_0, dl, RegVT,
1872                                                   N->getOperand(4));
1873       SDValue D4 = CurDAG->getTargetExtractSubreg(ARM::DSUBREG_0, dl, RegVT,
1874                                                   N->getOperand(5));
1875       const SDValue OpsA[] = { MemAddr, MemUpdate, MemOpc, D0, D2, D4, Chain };
1876       SDNode *VStA = CurDAG->getMachineNode(Opc, dl, MemAddr.getValueType(),
1877                                             MVT::Other, OpsA, 7);
1878       Chain = SDValue(VStA, 1);
1879
1880       SDValue D1 = CurDAG->getTargetExtractSubreg(ARM::DSUBREG_1, dl, RegVT,
1881                                                   N->getOperand(3));
1882       SDValue D3 = CurDAG->getTargetExtractSubreg(ARM::DSUBREG_1, dl, RegVT,
1883                                                   N->getOperand(4));
1884       SDValue D5 = CurDAG->getTargetExtractSubreg(ARM::DSUBREG_1, dl, RegVT,
1885                                                   N->getOperand(5));
1886       MemAddr = SDValue(VStA, 0);
1887       const SDValue OpsB[] = { MemAddr, MemUpdate, MemOpc, D1, D3, D5, Chain };
1888       SDNode *VStB = CurDAG->getMachineNode(Opc2, dl, MemAddr.getValueType(),
1889                                             MVT::Other, OpsB, 7);
1890       Chain = SDValue(VStB, 1);
1891       ReplaceUses(SDValue(N, 0), Chain);
1892       return NULL;
1893     }
1894
1895     case Intrinsic::arm_neon_vst4: {
1896       SDValue MemAddr, MemUpdate, MemOpc;
1897       if (!SelectAddrMode6(Op, N->getOperand(2), MemAddr, MemUpdate, MemOpc))
1898         return NULL;
1899       SDValue Chain = N->getOperand(0);
1900       VT = N->getOperand(3).getValueType();
1901       if (VT.is64BitVector()) {
1902         switch (VT.getSimpleVT().SimpleTy) {
1903         default: llvm_unreachable("unhandled vst4 type");
1904         case MVT::v8i8:  Opc = ARM::VST4d8; break;
1905         case MVT::v4i16: Opc = ARM::VST4d16; break;
1906         case MVT::v2f32:
1907         case MVT::v2i32: Opc = ARM::VST4d32; break;
1908         case MVT::v1i64: Opc = ARM::VST4d64; break;
1909         }
1910         const SDValue Ops[] = { MemAddr, MemUpdate, MemOpc,
1911                                 N->getOperand(3), N->getOperand(4),
1912                                 N->getOperand(5), N->getOperand(6), Chain };
1913         return CurDAG->getMachineNode(Opc, dl, MVT::Other, Ops, 8);
1914       }
1915       // Quad registers are stored with two separate instructions, where one
1916       // stores the even registers and the other stores the odd registers.
1917       EVT RegVT;
1918       unsigned Opc2 = 0;
1919       switch (VT.getSimpleVT().SimpleTy) {
1920       default: llvm_unreachable("unhandled vst4 type");
1921       case MVT::v16i8:
1922         Opc = ARM::VST4q8a;  Opc2 = ARM::VST4q8b;  RegVT = MVT::v8i8; break;
1923       case MVT::v8i16:
1924         Opc = ARM::VST4q16a; Opc2 = ARM::VST4q16b; RegVT = MVT::v4i16; break;
1925       case MVT::v4f32:
1926         Opc = ARM::VST4q32a; Opc2 = ARM::VST4q32b; RegVT = MVT::v2f32; break;
1927       case MVT::v4i32:
1928         Opc = ARM::VST4q32a; Opc2 = ARM::VST4q32b; RegVT = MVT::v2i32; break;
1929       }
1930       // Enable writeback to the address register.
1931       MemOpc = CurDAG->getTargetConstant(ARM_AM::getAM6Opc(true), MVT::i32);
1932
1933       SDValue D0 = CurDAG->getTargetExtractSubreg(ARM::DSUBREG_0, dl, RegVT,
1934                                                   N->getOperand(3));
1935       SDValue D2 = CurDAG->getTargetExtractSubreg(ARM::DSUBREG_0, dl, RegVT,
1936                                                   N->getOperand(4));
1937       SDValue D4 = CurDAG->getTargetExtractSubreg(ARM::DSUBREG_0, dl, RegVT,
1938                                                   N->getOperand(5));
1939       SDValue D6 = CurDAG->getTargetExtractSubreg(ARM::DSUBREG_0, dl, RegVT,
1940                                                   N->getOperand(6));
1941       const SDValue OpsA[] = { MemAddr, MemUpdate, MemOpc,
1942                                D0, D2, D4, D6, Chain };
1943       SDNode *VStA = CurDAG->getMachineNode(Opc, dl, MemAddr.getValueType(),
1944                                             MVT::Other, OpsA, 8);
1945       Chain = SDValue(VStA, 1);
1946
1947       SDValue D1 = CurDAG->getTargetExtractSubreg(ARM::DSUBREG_1, dl, RegVT,
1948                                                   N->getOperand(3));
1949       SDValue D3 = CurDAG->getTargetExtractSubreg(ARM::DSUBREG_1, dl, RegVT,
1950                                                   N->getOperand(4));
1951       SDValue D5 = CurDAG->getTargetExtractSubreg(ARM::DSUBREG_1, dl, RegVT,
1952                                                   N->getOperand(5));
1953       SDValue D7 = CurDAG->getTargetExtractSubreg(ARM::DSUBREG_1, dl, RegVT,
1954                                                   N->getOperand(6));
1955       MemAddr = SDValue(VStA, 0);
1956       const SDValue OpsB[] = { MemAddr, MemUpdate, MemOpc,
1957                                D1, D3, D5, D7, Chain };
1958       SDNode *VStB = CurDAG->getMachineNode(Opc2, dl, MemAddr.getValueType(),
1959                                             MVT::Other, OpsB, 8);
1960       Chain = SDValue(VStB, 1);
1961       ReplaceUses(SDValue(N, 0), Chain);
1962       return NULL;
1963     }
1964
1965     case Intrinsic::arm_neon_vst2lane: {
1966       SDValue MemAddr, MemUpdate, MemOpc;
1967       if (!SelectAddrMode6(Op, N->getOperand(2), MemAddr, MemUpdate, MemOpc))
1968         return NULL;
1969       SDValue Chain = N->getOperand(0);
1970       unsigned Lane = cast<ConstantSDNode>(N->getOperand(5))->getZExtValue();
1971       VT = N->getOperand(3).getValueType();
1972       if (VT.is64BitVector()) {
1973         switch (VT.getSimpleVT().SimpleTy) {
1974         default: llvm_unreachable("unhandled vst2lane type");
1975         case MVT::v8i8:  Opc = ARM::VST2LNd8; break;
1976         case MVT::v4i16: Opc = ARM::VST2LNd16; break;
1977         case MVT::v2f32:
1978         case MVT::v2i32: Opc = ARM::VST2LNd32; break;
1979         }
1980         const SDValue Ops[] = { MemAddr, MemUpdate, MemOpc,
1981                                 N->getOperand(3), N->getOperand(4),
1982                                 getI32Imm(Lane), Chain };
1983         return CurDAG->getMachineNode(Opc, dl, MVT::Other, Ops, 7);
1984       }
1985       // Quad registers are handled by extracting subregs and then doing
1986       // the store.
1987       EVT RegVT;
1988       unsigned Opc2 = 0;
1989       switch (VT.getSimpleVT().SimpleTy) {
1990       default: llvm_unreachable("unhandled vst2lane type");
1991       case MVT::v8i16:
1992         Opc = ARM::VST2LNq16a;
1993         Opc2 = ARM::VST2LNq16b;
1994         RegVT = MVT::v4i16;
1995         break;
1996       case MVT::v4f32:
1997         Opc = ARM::VST2LNq32a;
1998         Opc2 = ARM::VST2LNq32b;
1999         RegVT = MVT::v2f32;
2000         break;
2001       case MVT::v4i32:
2002         Opc = ARM::VST2LNq32a;
2003         Opc2 = ARM::VST2LNq32b;
2004         RegVT = MVT::v2i32;
2005         break;
2006       }
2007       unsigned NumElts = RegVT.getVectorNumElements();
2008       int SubregIdx = (Lane < NumElts) ? ARM::DSUBREG_0 : ARM::DSUBREG_1;
2009
2010       SDValue D0 = CurDAG->getTargetExtractSubreg(SubregIdx, dl, RegVT,
2011                                                   N->getOperand(3));
2012       SDValue D1 = CurDAG->getTargetExtractSubreg(SubregIdx, dl, RegVT,
2013                                                   N->getOperand(4));
2014       const SDValue Ops[] = { MemAddr, MemUpdate, MemOpc, D0, D1,
2015                               getI32Imm(Lane % NumElts), Chain };
2016       return CurDAG->getMachineNode((Lane < NumElts) ? Opc : Opc2,
2017                                     dl, MVT::Other, Ops, 7);
2018     }
2019
2020     case Intrinsic::arm_neon_vst3lane: {
2021       SDValue MemAddr, MemUpdate, MemOpc;
2022       if (!SelectAddrMode6(Op, N->getOperand(2), MemAddr, MemUpdate, MemOpc))
2023         return NULL;
2024       SDValue Chain = N->getOperand(0);
2025       unsigned Lane = cast<ConstantSDNode>(N->getOperand(6))->getZExtValue();
2026       VT = N->getOperand(3).getValueType();
2027       if (VT.is64BitVector()) {
2028         switch (VT.getSimpleVT().SimpleTy) {
2029         default: llvm_unreachable("unhandled vst3lane type");
2030         case MVT::v8i8:  Opc = ARM::VST3LNd8; break;
2031         case MVT::v4i16: Opc = ARM::VST3LNd16; break;
2032         case MVT::v2f32:
2033         case MVT::v2i32: Opc = ARM::VST3LNd32; break;
2034         }
2035         const SDValue Ops[] = { MemAddr, MemUpdate, MemOpc,
2036                                 N->getOperand(3), N->getOperand(4),
2037                                 N->getOperand(5), getI32Imm(Lane), Chain };
2038         return CurDAG->getMachineNode(Opc, dl, MVT::Other, Ops, 8);
2039       }
2040       // Quad registers are handled by extracting subregs and then doing
2041       // the store.
2042       EVT RegVT;
2043       unsigned Opc2 = 0;
2044       switch (VT.getSimpleVT().SimpleTy) {
2045       default: llvm_unreachable("unhandled vst3lane type");
2046       case MVT::v8i16:
2047         Opc = ARM::VST3LNq16a;
2048         Opc2 = ARM::VST3LNq16b;
2049         RegVT = MVT::v4i16;
2050         break;
2051       case MVT::v4f32:
2052         Opc = ARM::VST3LNq32a;
2053         Opc2 = ARM::VST3LNq32b;
2054         RegVT = MVT::v2f32;
2055         break;
2056       case MVT::v4i32:
2057         Opc = ARM::VST3LNq32a;
2058         Opc2 = ARM::VST3LNq32b;
2059         RegVT = MVT::v2i32;
2060         break;
2061       }
2062       unsigned NumElts = RegVT.getVectorNumElements();
2063       int SubregIdx = (Lane < NumElts) ? ARM::DSUBREG_0 : ARM::DSUBREG_1;
2064
2065       SDValue D0 = CurDAG->getTargetExtractSubreg(SubregIdx, dl, RegVT,
2066                                                   N->getOperand(3));
2067       SDValue D1 = CurDAG->getTargetExtractSubreg(SubregIdx, dl, RegVT,
2068                                                   N->getOperand(4));
2069       SDValue D2 = CurDAG->getTargetExtractSubreg(SubregIdx, dl, RegVT,
2070                                                   N->getOperand(5));
2071       const SDValue Ops[] = { MemAddr, MemUpdate, MemOpc, D0, D1, D2,
2072                               getI32Imm(Lane % NumElts), Chain };
2073       return CurDAG->getMachineNode((Lane < NumElts) ? Opc : Opc2,
2074                                     dl, MVT::Other, Ops, 8);
2075     }
2076
2077     case Intrinsic::arm_neon_vst4lane: {
2078       SDValue MemAddr, MemUpdate, MemOpc;
2079       if (!SelectAddrMode6(Op, N->getOperand(2), MemAddr, MemUpdate, MemOpc))
2080         return NULL;
2081       SDValue Chain = N->getOperand(0);
2082       unsigned Lane = cast<ConstantSDNode>(N->getOperand(7))->getZExtValue();
2083       VT = N->getOperand(3).getValueType();
2084       if (VT.is64BitVector()) {
2085         switch (VT.getSimpleVT().SimpleTy) {
2086         default: llvm_unreachable("unhandled vst4lane type");
2087         case MVT::v8i8:  Opc = ARM::VST4LNd8; break;
2088         case MVT::v4i16: Opc = ARM::VST4LNd16; break;
2089         case MVT::v2f32:
2090         case MVT::v2i32: Opc = ARM::VST4LNd32; break;
2091         }
2092         const SDValue Ops[] = { MemAddr, MemUpdate, MemOpc,
2093                                 N->getOperand(3), N->getOperand(4),
2094                                 N->getOperand(5), N->getOperand(6),
2095                                 getI32Imm(Lane), Chain };
2096         return CurDAG->getMachineNode(Opc, dl, MVT::Other, Ops, 9);
2097       }
2098       // Quad registers are handled by extracting subregs and then doing
2099       // the store.
2100       EVT RegVT;
2101       unsigned Opc2 = 0;
2102       switch (VT.getSimpleVT().SimpleTy) {
2103       default: llvm_unreachable("unhandled vst4lane type");
2104       case MVT::v8i16:
2105         Opc = ARM::VST4LNq16a;
2106         Opc2 = ARM::VST4LNq16b;
2107         RegVT = MVT::v4i16;
2108         break;
2109       case MVT::v4f32:
2110         Opc = ARM::VST4LNq32a;
2111         Opc2 = ARM::VST4LNq32b;
2112         RegVT = MVT::v2f32;
2113         break;
2114       case MVT::v4i32:
2115         Opc = ARM::VST4LNq32a;
2116         Opc2 = ARM::VST4LNq32b;
2117         RegVT = MVT::v2i32;
2118         break;
2119       }
2120       unsigned NumElts = RegVT.getVectorNumElements();
2121       int SubregIdx = (Lane < NumElts) ? ARM::DSUBREG_0 : ARM::DSUBREG_1;
2122
2123       SDValue D0 = CurDAG->getTargetExtractSubreg(SubregIdx, dl, RegVT,
2124                                                   N->getOperand(3));
2125       SDValue D1 = CurDAG->getTargetExtractSubreg(SubregIdx, dl, RegVT,
2126                                                   N->getOperand(4));
2127       SDValue D2 = CurDAG->getTargetExtractSubreg(SubregIdx, dl, RegVT,
2128                                                   N->getOperand(5));
2129       SDValue D3 = CurDAG->getTargetExtractSubreg(SubregIdx, dl, RegVT,
2130                                                   N->getOperand(6));
2131       const SDValue Ops[] = { MemAddr, MemUpdate, MemOpc, D0, D1, D2, D3,
2132                               getI32Imm(Lane % NumElts), Chain };
2133       return CurDAG->getMachineNode((Lane < NumElts) ? Opc : Opc2,
2134                                     dl, MVT::Other, Ops, 9);
2135     }
2136     }
2137   }
2138   }
2139
2140   return SelectCode(Op);
2141 }
2142
2143 bool ARMDAGToDAGISel::
2144 SelectInlineAsmMemoryOperand(const SDValue &Op, char ConstraintCode,
2145                              std::vector<SDValue> &OutOps) {
2146   assert(ConstraintCode == 'm' && "unexpected asm memory constraint");
2147   // Require the address to be in a register.  That is safe for all ARM
2148   // variants and it is hard to do anything much smarter without knowing
2149   // how the operand is used.
2150   OutOps.push_back(Op);
2151   return false;
2152 }
2153
2154 /// createARMISelDag - This pass converts a legalized DAG into a
2155 /// ARM-specific DAG, ready for instruction scheduling.
2156 ///
2157 FunctionPass *llvm::createARMISelDag(ARMBaseTargetMachine &TM,
2158                                      CodeGenOpt::Level OptLevel) {
2159   return new ARMDAGToDAGISel(TM, OptLevel);
2160 }