lib/Target/ARM/ARMFastISel.cpp

   1 //===-- ARMFastISel.cpp - ARM FastISel implementation ---------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the ARM-specific support for the FastISel class. Some
  11 // of the target-specific code is generated by tablegen in the file
  12 // ARMGenFastISel.inc, which is #included here.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 #include "ARM.h"
  17 #include "ARMBaseInstrInfo.h"
  18 #include "ARMCallingConv.h"
  19 #include "ARMRegisterInfo.h"
  20 #include "ARMTargetMachine.h"
  21 #include "ARMSubtarget.h"
  22 #include "ARMConstantPoolValue.h"
  23 #include "MCTargetDesc/ARMAddressingModes.h"
  24 #include "llvm/CallingConv.h"
  25 #include "llvm/DerivedTypes.h"
  26 #include "llvm/GlobalVariable.h"
  27 #include "llvm/Instructions.h"
  28 #include "llvm/IntrinsicInst.h"
  29 #include "llvm/Module.h"
  30 #include "llvm/Operator.h"
  31 #include "llvm/CodeGen/Analysis.h"
  32 #include "llvm/CodeGen/FastISel.h"
  33 #include "llvm/CodeGen/FunctionLoweringInfo.h"
  34 #include "llvm/CodeGen/MachineInstrBuilder.h"
  35 #include "llvm/CodeGen/MachineModuleInfo.h"
  36 #include "llvm/CodeGen/MachineConstantPool.h"
  37 #include "llvm/CodeGen/MachineFrameInfo.h"
  38 #include "llvm/CodeGen/MachineMemOperand.h"
  39 #include "llvm/CodeGen/MachineRegisterInfo.h"
  40 #include "llvm/Support/CallSite.h"
  41 #include "llvm/Support/CommandLine.h"
  42 #include "llvm/Support/ErrorHandling.h"
  43 #include "llvm/Support/GetElementPtrTypeIterator.h"
  44 #include "llvm/Target/TargetData.h"
  45 #include "llvm/Target/TargetInstrInfo.h"
  46 #include "llvm/Target/TargetLowering.h"
  47 #include "llvm/Target/TargetMachine.h"
  48 #include "llvm/Target/TargetOptions.h"
  49 using namespace llvm;
  50
  51 static cl::opt<bool>
  52 DisableARMFastISel("disable-arm-fast-isel",
  53                     cl::desc("Turn off experimental ARM fast-isel support"),
  54                     cl::init(false), cl::Hidden);
  55
  56 extern cl::opt<bool> EnableARMLongCalls;
  57
  58 namespace {
  59
  60   // All possible address modes, plus some.
  61   typedef struct Address {
  62     enum {
  63       RegBase,
  64       FrameIndexBase
  65     } BaseType;
  66
  67     union {
  68       unsigned Reg;
  69       int FI;
  70     } Base;
  71
  72     int Offset;
  73
  74     // Innocuous defaults for our address.
  75     Address()
  76      : BaseType(RegBase), Offset(0) {
  77        Base.Reg = 0;
  78      }
  79   } Address;
  80
  81 class ARMFastISel : public FastISel {
  82
  83   /// Subtarget - Keep a pointer to the ARMSubtarget around so that we can
  84   /// make the right decision when generating code for different targets.
  85   const ARMSubtarget *Subtarget;
  86   const TargetMachine &TM;
  87   const TargetInstrInfo &TII;
  88   const TargetLowering &TLI;
  89   ARMFunctionInfo *AFI;
  90
  91   // Convenience variables to avoid some queries.
  92   bool isThumb2;
  93   LLVMContext *Context;
  94
  95   public:
  96     explicit ARMFastISel(FunctionLoweringInfo &funcInfo)
  97     : FastISel(funcInfo),
  98       TM(funcInfo.MF->getTarget()),
  99       TII(*TM.getInstrInfo()),
 100       TLI(*TM.getTargetLowering()) {
 101       Subtarget = &TM.getSubtarget<ARMSubtarget>();
 102       AFI = funcInfo.MF->getInfo<ARMFunctionInfo>();
 103       isThumb2 = AFI->isThumbFunction();
 104       Context = &funcInfo.Fn->getContext();
 105     }
 106
 107     // Code from FastISel.cpp.
 108     virtual unsigned FastEmitInst_(unsigned MachineInstOpcode,
 109                                    const TargetRegisterClass *RC);
 110     virtual unsigned FastEmitInst_r(unsigned MachineInstOpcode,
 111                                     const TargetRegisterClass *RC,
 112                                     unsigned Op0, bool Op0IsKill);
 113     virtual unsigned FastEmitInst_rr(unsigned MachineInstOpcode,
 114                                      const TargetRegisterClass *RC,
 115                                      unsigned Op0, bool Op0IsKill,
 116                                      unsigned Op1, bool Op1IsKill);
 117     virtual unsigned FastEmitInst_rrr(unsigned MachineInstOpcode,
 118                                       const TargetRegisterClass *RC,
 119                                       unsigned Op0, bool Op0IsKill,
 120                                       unsigned Op1, bool Op1IsKill,
 121                                       unsigned Op2, bool Op2IsKill);
 122     virtual unsigned FastEmitInst_ri(unsigned MachineInstOpcode,
 123                                      const TargetRegisterClass *RC,
 124                                      unsigned Op0, bool Op0IsKill,
 125                                      uint64_t Imm);
 126     virtual unsigned FastEmitInst_rf(unsigned MachineInstOpcode,
 127                                      const TargetRegisterClass *RC,
 128                                      unsigned Op0, bool Op0IsKill,
 129                                      const ConstantFP *FPImm);
 130     virtual unsigned FastEmitInst_rri(unsigned MachineInstOpcode,
 131                                       const TargetRegisterClass *RC,
 132                                       unsigned Op0, bool Op0IsKill,
 133                                       unsigned Op1, bool Op1IsKill,
 134                                       uint64_t Imm);
 135     virtual unsigned FastEmitInst_i(unsigned MachineInstOpcode,
 136                                     const TargetRegisterClass *RC,
 137                                     uint64_t Imm);
 138     virtual unsigned FastEmitInst_ii(unsigned MachineInstOpcode,
 139                                      const TargetRegisterClass *RC,
 140                                      uint64_t Imm1, uint64_t Imm2);
 141
 142     virtual unsigned FastEmitInst_extractsubreg(MVT RetVT,
 143                                                 unsigned Op0, bool Op0IsKill,
 144                                                 uint32_t Idx);
 145
 146     // Backend specific FastISel code.
 147     virtual bool TargetSelectInstruction(const Instruction *I);
 148     virtual unsigned TargetMaterializeConstant(const Constant *C);
 149     virtual unsigned TargetMaterializeAlloca(const AllocaInst *AI);
 150     virtual bool TryToFoldLoad(MachineInstr *MI, unsigned OpNo,
 151                                const LoadInst *LI);
 152
 153   #include "ARMGenFastISel.inc"
 154
 155     // Instruction selection routines.
 156   private:
 157     bool SelectLoad(const Instruction *I);
 158     bool SelectStore(const Instruction *I);
 159     bool SelectBranch(const Instruction *I);
 160     bool SelectCmp(const Instruction *I);
 161     bool SelectFPExt(const Instruction *I);
 162     bool SelectFPTrunc(const Instruction *I);
 163     bool SelectBinaryOp(const Instruction *I, unsigned ISDOpcode);
 164     bool SelectSIToFP(const Instruction *I);
 165     bool SelectFPToSI(const Instruction *I);
 166     bool SelectSDiv(const Instruction *I);
 167     bool SelectSRem(const Instruction *I);
 168     bool SelectCall(const Instruction *I, const char *IntrMemName);
 169     bool SelectIntrinsicCall(const IntrinsicInst &I);
 170     bool SelectSelect(const Instruction *I);
 171     bool SelectRet(const Instruction *I);
 172     bool SelectTrunc(const Instruction *I);
 173     bool SelectIntExt(const Instruction *I);
 174
 175     // Utility routines.
 176   private:
 177     bool isTypeLegal(Type *Ty, MVT &VT);
 178     bool isLoadTypeLegal(Type *Ty, MVT &VT);
 179     bool ARMEmitCmp(const Value *Src1Value, const Value *Src2Value,
 180                     bool isZExt);
 181     bool ARMEmitLoad(EVT VT, unsigned &ResultReg, Address &Addr, bool isZExt,
 182                      bool allocReg);
 183
 184     bool ARMEmitStore(EVT VT, unsigned SrcReg, Address &Addr);
 185     bool ARMComputeAddress(const Value *Obj, Address &Addr);
 186     void ARMSimplifyAddress(Address &Addr, EVT VT, bool useAM3);
 187     bool ARMIsMemCpySmall(uint64_t Len);
 188     bool ARMTryEmitSmallMemCpy(Address Dest, Address Src, uint64_t Len);
 189     unsigned ARMEmitIntExt(EVT SrcVT, unsigned SrcReg, EVT DestVT, bool isZExt);
 190     unsigned ARMMaterializeFP(const ConstantFP *CFP, EVT VT);
 191     unsigned ARMMaterializeInt(const Constant *C, EVT VT);
 192     unsigned ARMMaterializeGV(const GlobalValue *GV, EVT VT);
 193     unsigned ARMMoveToFPReg(EVT VT, unsigned SrcReg);
 194     unsigned ARMMoveToIntReg(EVT VT, unsigned SrcReg);
 195     unsigned ARMSelectCallOp(const GlobalValue *GV);
 196
 197     // Call handling routines.
 198   private:
 199     bool FastEmitExtend(ISD::NodeType Opc, EVT DstVT, unsigned Src, EVT SrcVT,
 200                         unsigned &ResultReg);
 201     CCAssignFn *CCAssignFnForCall(CallingConv::ID CC, bool Return);
 202     bool ProcessCallArgs(SmallVectorImpl<Value*> &Args,
 203                          SmallVectorImpl<unsigned> &ArgRegs,
 204                          SmallVectorImpl<MVT> &ArgVTs,
 205                          SmallVectorImpl<ISD::ArgFlagsTy> &ArgFlags,
 206                          SmallVectorImpl<unsigned> &RegArgs,
 207                          CallingConv::ID CC,
 208                          unsigned &NumBytes);
 209     bool FinishCall(MVT RetVT, SmallVectorImpl<unsigned> &UsedRegs,
 210                     const Instruction *I, CallingConv::ID CC,
 211                     unsigned &NumBytes);
 212     bool ARMEmitLibcall(const Instruction *I, RTLIB::Libcall Call);
 213
 214     // OptionalDef handling routines.
 215   private:
 216     bool isARMNEONPred(const MachineInstr *MI);
 217     bool DefinesOptionalPredicate(MachineInstr *MI, bool *CPSR);
 218     const MachineInstrBuilder &AddOptionalDefs(const MachineInstrBuilder &MIB);
 219     void AddLoadStoreOperands(EVT VT, Address &Addr,
 220                               const MachineInstrBuilder &MIB,
 221                               unsigned Flags, bool useAM3);
 222 };
 223
 224 } // end anonymous namespace
 225
 226 #include "ARMGenCallingConv.inc"
 227
 228 // DefinesOptionalPredicate - This is different from DefinesPredicate in that
 229 // we don't care about implicit defs here, just places we'll need to add a
 230 // default CCReg argument. Sets CPSR if we're setting CPSR instead of CCR.
 231 bool ARMFastISel::DefinesOptionalPredicate(MachineInstr *MI, bool *CPSR) {
 232   const MCInstrDesc &MCID = MI->getDesc();
 233   if (!MCID.hasOptionalDef())
 234     return false;
 235
 236   // Look to see if our OptionalDef is defining CPSR or CCR.
 237   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
 238     const MachineOperand &MO = MI->getOperand(i);
 239     if (!MO.isReg() || !MO.isDef()) continue;
 240     if (MO.getReg() == ARM::CPSR)
 241       *CPSR = true;
 242   }
 243   return true;
 244 }
 245
 246 bool ARMFastISel::isARMNEONPred(const MachineInstr *MI) {
 247   const MCInstrDesc &MCID = MI->getDesc();
 248
 249   // If we're a thumb2 or not NEON function we were handled via isPredicable.
 250   if ((MCID.TSFlags & ARMII::DomainMask) != ARMII::DomainNEON ||
 251        AFI->isThumb2Function())
 252     return false;
 253
 254   for (unsigned i = 0, e = MCID.getNumOperands(); i != e; ++i)
 255     if (MCID.OpInfo[i].isPredicate())
 256       return true;
 257
 258   return false;
 259 }
 260
 261 // If the machine is predicable go ahead and add the predicate operands, if
 262 // it needs default CC operands add those.
 263 // TODO: If we want to support thumb1 then we'll need to deal with optional
 264 // CPSR defs that need to be added before the remaining operands. See s_cc_out
 265 // for descriptions why.
 266 const MachineInstrBuilder &
 267 ARMFastISel::AddOptionalDefs(const MachineInstrBuilder &MIB) {
 268   MachineInstr *MI = &*MIB;
 269
 270   // Do we use a predicate? or...
 271   // Are we NEON in ARM mode and have a predicate operand? If so, I know
 272   // we're not predicable but add it anyways.
 273   if (TII.isPredicable(MI) || isARMNEONPred(MI))
 274     AddDefaultPred(MIB);
 275
 276   // Do we optionally set a predicate?  Preds is size > 0 iff the predicate
 277   // defines CPSR. All other OptionalDefines in ARM are the CCR register.
 278   bool CPSR = false;
 279   if (DefinesOptionalPredicate(MI, &CPSR)) {
 280     if (CPSR)
 281       AddDefaultT1CC(MIB);
 282     else
 283       AddDefaultCC(MIB);
 284   }
 285   return MIB;
 286 }
 287
 288 unsigned ARMFastISel::FastEmitInst_(unsigned MachineInstOpcode,
 289                                     const TargetRegisterClass* RC) {
 290   unsigned ResultReg = createResultReg(RC);
 291   const MCInstrDesc &II = TII.get(MachineInstOpcode);
 292
 293   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II, ResultReg));
 294   return ResultReg;
 295 }
 296
 297 unsigned ARMFastISel::FastEmitInst_r(unsigned MachineInstOpcode,
 298                                      const TargetRegisterClass *RC,
 299                                      unsigned Op0, bool Op0IsKill) {
 300   unsigned ResultReg = createResultReg(RC);
 301   const MCInstrDesc &II = TII.get(MachineInstOpcode);
 302
 303   if (II.getNumDefs() >= 1)
 304     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II, ResultReg)
 305                    .addReg(Op0, Op0IsKill * RegState::Kill));
 306   else {
 307     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II)
 308                    .addReg(Op0, Op0IsKill * RegState::Kill));
 309     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 310                    TII.get(TargetOpcode::COPY), ResultReg)
 311                    .addReg(II.ImplicitDefs[0]));
 312   }
 313   return ResultReg;
 314 }
 315
 316 unsigned ARMFastISel::FastEmitInst_rr(unsigned MachineInstOpcode,
 317                                       const TargetRegisterClass *RC,
 318                                       unsigned Op0, bool Op0IsKill,
 319                                       unsigned Op1, bool Op1IsKill) {
 320   unsigned ResultReg = createResultReg(RC);
 321   const MCInstrDesc &II = TII.get(MachineInstOpcode);
 322
 323   if (II.getNumDefs() >= 1)
 324     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II, ResultReg)
 325                    .addReg(Op0, Op0IsKill * RegState::Kill)
 326                    .addReg(Op1, Op1IsKill * RegState::Kill));
 327   else {
 328     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II)
 329                    .addReg(Op0, Op0IsKill * RegState::Kill)
 330                    .addReg(Op1, Op1IsKill * RegState::Kill));
 331     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 332                            TII.get(TargetOpcode::COPY), ResultReg)
 333                    .addReg(II.ImplicitDefs[0]));
 334   }
 335   return ResultReg;
 336 }
 337
 338 unsigned ARMFastISel::FastEmitInst_rrr(unsigned MachineInstOpcode,
 339                                        const TargetRegisterClass *RC,
 340                                        unsigned Op0, bool Op0IsKill,
 341                                        unsigned Op1, bool Op1IsKill,
 342                                        unsigned Op2, bool Op2IsKill) {
 343   unsigned ResultReg = createResultReg(RC);
 344   const MCInstrDesc &II = TII.get(MachineInstOpcode);
 345
 346   if (II.getNumDefs() >= 1)
 347     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II, ResultReg)
 348                    .addReg(Op0, Op0IsKill * RegState::Kill)
 349                    .addReg(Op1, Op1IsKill * RegState::Kill)
 350                    .addReg(Op2, Op2IsKill * RegState::Kill));
 351   else {
 352     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II)
 353                    .addReg(Op0, Op0IsKill * RegState::Kill)
 354                    .addReg(Op1, Op1IsKill * RegState::Kill)
 355                    .addReg(Op2, Op2IsKill * RegState::Kill));
 356     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 357                            TII.get(TargetOpcode::COPY), ResultReg)
 358                    .addReg(II.ImplicitDefs[0]));
 359   }
 360   return ResultReg;
 361 }
 362
 363 unsigned ARMFastISel::FastEmitInst_ri(unsigned MachineInstOpcode,
 364                                       const TargetRegisterClass *RC,
 365                                       unsigned Op0, bool Op0IsKill,
 366                                       uint64_t Imm) {
 367   unsigned ResultReg = createResultReg(RC);
 368   const MCInstrDesc &II = TII.get(MachineInstOpcode);
 369
 370   if (II.getNumDefs() >= 1)
 371     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II, ResultReg)
 372                    .addReg(Op0, Op0IsKill * RegState::Kill)
 373                    .addImm(Imm));
 374   else {
 375     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II)
 376                    .addReg(Op0, Op0IsKill * RegState::Kill)
 377                    .addImm(Imm));
 378     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 379                            TII.get(TargetOpcode::COPY), ResultReg)
 380                    .addReg(II.ImplicitDefs[0]));
 381   }
 382   return ResultReg;
 383 }
 384
 385 unsigned ARMFastISel::FastEmitInst_rf(unsigned MachineInstOpcode,
 386                                       const TargetRegisterClass *RC,
 387                                       unsigned Op0, bool Op0IsKill,
 388                                       const ConstantFP *FPImm) {
 389   unsigned ResultReg = createResultReg(RC);
 390   const MCInstrDesc &II = TII.get(MachineInstOpcode);
 391
 392   if (II.getNumDefs() >= 1)
 393     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II, ResultReg)
 394                    .addReg(Op0, Op0IsKill * RegState::Kill)
 395                    .addFPImm(FPImm));
 396   else {
 397     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II)
 398                    .addReg(Op0, Op0IsKill * RegState::Kill)
 399                    .addFPImm(FPImm));
 400     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 401                            TII.get(TargetOpcode::COPY), ResultReg)
 402                    .addReg(II.ImplicitDefs[0]));
 403   }
 404   return ResultReg;
 405 }
 406
 407 unsigned ARMFastISel::FastEmitInst_rri(unsigned MachineInstOpcode,
 408                                        const TargetRegisterClass *RC,
 409                                        unsigned Op0, bool Op0IsKill,
 410                                        unsigned Op1, bool Op1IsKill,
 411                                        uint64_t Imm) {
 412   unsigned ResultReg = createResultReg(RC);
 413   const MCInstrDesc &II = TII.get(MachineInstOpcode);
 414
 415   if (II.getNumDefs() >= 1)
 416     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II, ResultReg)
 417                    .addReg(Op0, Op0IsKill * RegState::Kill)
 418                    .addReg(Op1, Op1IsKill * RegState::Kill)
 419                    .addImm(Imm));
 420   else {
 421     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II)
 422                    .addReg(Op0, Op0IsKill * RegState::Kill)
 423                    .addReg(Op1, Op1IsKill * RegState::Kill)
 424                    .addImm(Imm));
 425     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 426                            TII.get(TargetOpcode::COPY), ResultReg)
 427                    .addReg(II.ImplicitDefs[0]));
 428   }
 429   return ResultReg;
 430 }
 431
 432 unsigned ARMFastISel::FastEmitInst_i(unsigned MachineInstOpcode,
 433                                      const TargetRegisterClass *RC,
 434                                      uint64_t Imm) {
 435   unsigned ResultReg = createResultReg(RC);
 436   const MCInstrDesc &II = TII.get(MachineInstOpcode);
 437
 438   if (II.getNumDefs() >= 1)
 439     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II, ResultReg)
 440                    .addImm(Imm));
 441   else {
 442     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II)
 443                    .addImm(Imm));
 444     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 445                            TII.get(TargetOpcode::COPY), ResultReg)
 446                    .addReg(II.ImplicitDefs[0]));
 447   }
 448   return ResultReg;
 449 }
 450
 451 unsigned ARMFastISel::FastEmitInst_ii(unsigned MachineInstOpcode,
 452                                       const TargetRegisterClass *RC,
 453                                       uint64_t Imm1, uint64_t Imm2) {
 454   unsigned ResultReg = createResultReg(RC);
 455   const MCInstrDesc &II = TII.get(MachineInstOpcode);
 456
 457   if (II.getNumDefs() >= 1)
 458     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II, ResultReg)
 459                     .addImm(Imm1).addImm(Imm2));
 460   else {
 461     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II)
 462                     .addImm(Imm1).addImm(Imm2));
 463     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 464                             TII.get(TargetOpcode::COPY),
 465                             ResultReg)
 466                     .addReg(II.ImplicitDefs[0]));
 467   }
 468   return ResultReg;
 469 }
 470
 471 unsigned ARMFastISel::FastEmitInst_extractsubreg(MVT RetVT,
 472                                                  unsigned Op0, bool Op0IsKill,
 473                                                  uint32_t Idx) {
 474   unsigned ResultReg = createResultReg(TLI.getRegClassFor(RetVT));
 475   assert(TargetRegisterInfo::isVirtualRegister(Op0) &&
 476          "Cannot yet extract from physregs");
 477   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt,
 478                          DL, TII.get(TargetOpcode::COPY), ResultReg)
 479                  .addReg(Op0, getKillRegState(Op0IsKill), Idx));
 480   return ResultReg;
 481 }
 482
 483 // TODO: Don't worry about 64-bit now, but when this is fixed remove the
 484 // checks from the various callers.
 485 unsigned ARMFastISel::ARMMoveToFPReg(EVT VT, unsigned SrcReg) {
 486   if (VT == MVT::f64) return 0;
 487
 488   unsigned MoveReg = createResultReg(TLI.getRegClassFor(VT));
 489   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 490                           TII.get(ARM::VMOVRS), MoveReg)
 491                   .addReg(SrcReg));
 492   return MoveReg;
 493 }
 494
 495 unsigned ARMFastISel::ARMMoveToIntReg(EVT VT, unsigned SrcReg) {
 496   if (VT == MVT::i64) return 0;
 497
 498   unsigned MoveReg = createResultReg(TLI.getRegClassFor(VT));
 499   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 500                           TII.get(ARM::VMOVSR), MoveReg)
 501                   .addReg(SrcReg));
 502   return MoveReg;
 503 }
 504
 505 // For double width floating point we need to materialize two constants
 506 // (the high and the low) into integer registers then use a move to get
 507 // the combined constant into an FP reg.
 508 unsigned ARMFastISel::ARMMaterializeFP(const ConstantFP *CFP, EVT VT) {
 509   const APFloat Val = CFP->getValueAPF();
 510   bool is64bit = VT == MVT::f64;
 511
 512   // This checks to see if we can use VFP3 instructions to materialize
 513   // a constant, otherwise we have to go through the constant pool.
 514   if (TLI.isFPImmLegal(Val, VT)) {
 515     int Imm;
 516     unsigned Opc;
 517     if (is64bit) {
 518       Imm = ARM_AM::getFP64Imm(Val);
 519       Opc = ARM::FCONSTD;
 520     } else {
 521       Imm = ARM_AM::getFP32Imm(Val);
 522       Opc = ARM::FCONSTS;
 523     }
 524     unsigned DestReg = createResultReg(TLI.getRegClassFor(VT));
 525     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(Opc),
 526                             DestReg)
 527                     .addImm(Imm));
 528     return DestReg;
 529   }
 530
 531   // Require VFP2 for loading fp constants.
 532   if (!Subtarget->hasVFP2()) return false;
 533
 534   // MachineConstantPool wants an explicit alignment.
 535   unsigned Align = TD.getPrefTypeAlignment(CFP->getType());
 536   if (Align == 0) {
 537     // TODO: Figure out if this is correct.
 538     Align = TD.getTypeAllocSize(CFP->getType());
 539   }
 540   unsigned Idx = MCP.getConstantPoolIndex(cast<Constant>(CFP), Align);
 541   unsigned DestReg = createResultReg(TLI.getRegClassFor(VT));
 542   unsigned Opc = is64bit ? ARM::VLDRD : ARM::VLDRS;
 543
 544   // The extra reg is for addrmode5.
 545   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(Opc),
 546                           DestReg)
 547                   .addConstantPoolIndex(Idx)
 548                   .addReg(0));
 549   return DestReg;
 550 }
 551
 552 unsigned ARMFastISel::ARMMaterializeInt(const Constant *C, EVT VT) {
 553
 554   if (VT != MVT::i32 && VT != MVT::i16 && VT != MVT::i8 && VT != MVT::i1)
 555     return false;
 556
 557   // If we can do this in a single instruction without a constant pool entry
 558   // do so now.
 559   const ConstantInt *CI = cast<ConstantInt>(C);
 560   if (Subtarget->hasV6T2Ops() && isUInt<16>(CI->getZExtValue())) {
 561     unsigned Opc = isThumb2 ? ARM::t2MOVi16 : ARM::MOVi16;
 562     unsigned ImmReg = createResultReg(TLI.getRegClassFor(MVT::i32));
 563     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 564                             TII.get(Opc), ImmReg)
 565                     .addImm(CI->getZExtValue()));
 566     return ImmReg;
 567   }
 568
 569   // Use MVN to emit negative constants.
 570   if (VT == MVT::i32 && Subtarget->hasV6T2Ops() && CI->isNegative()) {
 571     unsigned Imm = (unsigned)~(CI->getSExtValue());
 572     bool UseImm = isThumb2 ? (ARM_AM::getT2SOImmVal(Imm) != -1) :
 573       (ARM_AM::getSOImmVal(Imm) != -1);
 574     if (UseImm) {
 575       unsigned Opc = isThumb2 ? ARM::t2MVNi : ARM::MVNi;
 576       unsigned ImmReg = createResultReg(TLI.getRegClassFor(MVT::i32));
 577       AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 578                               TII.get(Opc), ImmReg)
 579                       .addImm(Imm));
 580       return ImmReg;
 581     }
 582   }
 583
 584   // Load from constant pool.  For now 32-bit only.
 585   if (VT != MVT::i32)
 586     return false;
 587
 588   unsigned DestReg = createResultReg(TLI.getRegClassFor(VT));
 589
 590   // MachineConstantPool wants an explicit alignment.
 591   unsigned Align = TD.getPrefTypeAlignment(C->getType());
 592   if (Align == 0) {
 593     // TODO: Figure out if this is correct.
 594     Align = TD.getTypeAllocSize(C->getType());
 595   }
 596   unsigned Idx = MCP.getConstantPoolIndex(C, Align);
 597
 598   if (isThumb2)
 599     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 600                             TII.get(ARM::t2LDRpci), DestReg)
 601                     .addConstantPoolIndex(Idx));
 602   else
 603     // The extra immediate is for addrmode2.
 604     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 605                             TII.get(ARM::LDRcp), DestReg)
 606                     .addConstantPoolIndex(Idx)
 607                     .addImm(0));
 608
 609   return DestReg;
 610 }
 611
 612 unsigned ARMFastISel::ARMMaterializeGV(const GlobalValue *GV, EVT VT) {
 613   // For now 32-bit only.
 614   if (VT != MVT::i32) return 0;
 615
 616   Reloc::Model RelocM = TM.getRelocationModel();
 617
 618   // TODO: Need more magic for ARM PIC.
 619   if (!isThumb2 && (RelocM == Reloc::PIC_)) return 0;
 620
 621   // MachineConstantPool wants an explicit alignment.
 622   unsigned Align = TD.getPrefTypeAlignment(GV->getType());
 623   if (Align == 0) {
 624     // TODO: Figure out if this is correct.
 625     Align = TD.getTypeAllocSize(GV->getType());
 626   }
 627
 628   // Grab index.
 629   unsigned PCAdj = (RelocM != Reloc::PIC_) ? 0 : (Subtarget->isThumb() ? 4 : 8);
 630   unsigned Id = AFI->createPICLabelUId();
 631   ARMConstantPoolValue *CPV = ARMConstantPoolConstant::Create(GV, Id,
 632                                                               ARMCP::CPValue,
 633                                                               PCAdj);
 634   unsigned Idx = MCP.getConstantPoolIndex(CPV, Align);
 635
 636   // Load value.
 637   MachineInstrBuilder MIB;
 638   unsigned DestReg = createResultReg(TLI.getRegClassFor(VT));
 639   if (isThumb2) {
 640     unsigned Opc = (RelocM != Reloc::PIC_) ? ARM::t2LDRpci : ARM::t2LDRpci_pic;
 641     MIB = BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(Opc), DestReg)
 642           .addConstantPoolIndex(Idx);
 643     if (RelocM == Reloc::PIC_)
 644       MIB.addImm(Id);
 645   } else {
 646     // The extra immediate is for addrmode2.
 647     MIB = BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(ARM::LDRcp),
 648                   DestReg)
 649           .addConstantPoolIndex(Idx)
 650           .addImm(0);
 651   }
 652   AddOptionalDefs(MIB);
 653
 654   if (Subtarget->GVIsIndirectSymbol(GV, RelocM)) {
 655     unsigned NewDestReg = createResultReg(TLI.getRegClassFor(VT));
 656     if (isThumb2)
 657       MIB = BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 658                     TII.get(ARM::t2LDRi12), NewDestReg)
 659             .addReg(DestReg)
 660             .addImm(0);
 661     else
 662       MIB = BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(ARM::LDRi12),
 663                     NewDestReg)
 664             .addReg(DestReg)
 665             .addImm(0);
 666     DestReg = NewDestReg;
 667     AddOptionalDefs(MIB);
 668   }
 669
 670   return DestReg;
 671 }
 672
 673 unsigned ARMFastISel::TargetMaterializeConstant(const Constant *C) {
 674   EVT VT = TLI.getValueType(C->getType(), true);
 675
 676   // Only handle simple types.
 677   if (!VT.isSimple()) return 0;
 678
 679   if (const ConstantFP *CFP = dyn_cast<ConstantFP>(C))
 680     return ARMMaterializeFP(CFP, VT);
 681   else if (const GlobalValue *GV = dyn_cast<GlobalValue>(C))
 682     return ARMMaterializeGV(GV, VT);
 683   else if (isa<ConstantInt>(C))
 684     return ARMMaterializeInt(C, VT);
 685
 686   return 0;
 687 }
 688
 689 unsigned ARMFastISel::TargetMaterializeAlloca(const AllocaInst *AI) {
 690   // Don't handle dynamic allocas.
 691   if (!FuncInfo.StaticAllocaMap.count(AI)) return 0;
 692
 693   MVT VT;
 694   if (!isLoadTypeLegal(AI->getType(), VT)) return false;
 695
 696   DenseMap<const AllocaInst*, int>::iterator SI =
 697     FuncInfo.StaticAllocaMap.find(AI);
 698
 699   // This will get lowered later into the correct offsets and registers
 700   // via rewriteXFrameIndex.
 701   if (SI != FuncInfo.StaticAllocaMap.end()) {
 702     TargetRegisterClass* RC = TLI.getRegClassFor(VT);
 703     unsigned ResultReg = createResultReg(RC);
 704     unsigned Opc = isThumb2 ? ARM::t2ADDri : ARM::ADDri;
 705     AddOptionalDefs(BuildMI(*FuncInfo.MBB, *FuncInfo.InsertPt, DL,
 706                             TII.get(Opc), ResultReg)
 707                             .addFrameIndex(SI->second)
 708                             .addImm(0));
 709     return ResultReg;
 710   }
 711
 712   return 0;
 713 }
 714
 715 bool ARMFastISel::isTypeLegal(Type *Ty, MVT &VT) {
 716   EVT evt = TLI.getValueType(Ty, true);
 717
 718   // Only handle simple types.
 719   if (evt == MVT::Other || !evt.isSimple()) return false;
 720   VT = evt.getSimpleVT();
 721
 722   // Handle all legal types, i.e. a register that will directly hold this
 723   // value.
 724   return TLI.isTypeLegal(VT);
 725 }
 726
 727 bool ARMFastISel::isLoadTypeLegal(Type *Ty, MVT &VT) {
 728   if (isTypeLegal(Ty, VT)) return true;
 729
 730   // If this is a type than can be sign or zero-extended to a basic operation
 731   // go ahead and accept it now.
 732   if (VT == MVT::i1 || VT == MVT::i8 || VT == MVT::i16)
 733     return true;
 734
 735   return false;
 736 }
 737
 738 // Computes the address to get to an object.
 739 bool ARMFastISel::ARMComputeAddress(const Value *Obj, Address &Addr) {
 740   // Some boilerplate from the X86 FastISel.
 741   const User *U = NULL;
 742   unsigned Opcode = Instruction::UserOp1;
 743   if (const Instruction *I = dyn_cast<Instruction>(Obj)) {
 744     // Don't walk into other basic blocks unless the object is an alloca from
 745     // another block, otherwise it may not have a virtual register assigned.
 746     if (FuncInfo.StaticAllocaMap.count(static_cast<const AllocaInst *>(Obj)) ||
 747         FuncInfo.MBBMap[I->getParent()] == FuncInfo.MBB) {
 748       Opcode = I->getOpcode();
 749       U = I;
 750     }
 751   } else if (const ConstantExpr *C = dyn_cast<ConstantExpr>(Obj)) {
 752     Opcode = C->getOpcode();
 753     U = C;
 754   }
 755
 756   if (PointerType *Ty = dyn_cast<PointerType>(Obj->getType()))
 757     if (Ty->getAddressSpace() > 255)
 758       // Fast instruction selection doesn't support the special
 759       // address spaces.
 760       return false;
 761
 762   switch (Opcode) {
 763     default:
 764     break;
 765     case Instruction::BitCast: {
 766       // Look through bitcasts.
 767       return ARMComputeAddress(U->getOperand(0), Addr);
 768     }
 769     case Instruction::IntToPtr: {
 770       // Look past no-op inttoptrs.
 771       if (TLI.getValueType(U->getOperand(0)->getType()) == TLI.getPointerTy())
 772         return ARMComputeAddress(U->getOperand(0), Addr);
 773       break;
 774     }
 775     case Instruction::PtrToInt: {
 776       // Look past no-op ptrtoints.
 777       if (TLI.getValueType(U->getType()) == TLI.getPointerTy())
 778         return ARMComputeAddress(U->getOperand(0), Addr);
 779       break;
 780     }
 781     case Instruction::GetElementPtr: {
 782       Address SavedAddr = Addr;
 783       int TmpOffset = Addr.Offset;
 784
 785       // Iterate through the GEP folding the constants into offsets where
 786       // we can.
 787       gep_type_iterator GTI = gep_type_begin(U);
 788       for (User::const_op_iterator i = U->op_begin() + 1, e = U->op_end();
 789            i != e; ++i, ++GTI) {
 790         const Value *Op = *i;
 791         if (StructType *STy = dyn_cast<StructType>(*GTI)) {
 792           const StructLayout *SL = TD.getStructLayout(STy);
 793           unsigned Idx = cast<ConstantInt>(Op)->getZExtValue();
 794           TmpOffset += SL->getElementOffset(Idx);
 795         } else {
 796           uint64_t S = TD.getTypeAllocSize(GTI.getIndexedType());
 797           for (;;) {
 798             if (const ConstantInt *CI = dyn_cast<ConstantInt>(Op)) {
 799               // Constant-offset addressing.
 800               TmpOffset += CI->getSExtValue() * S;
 801               break;
 802             }
 803             if (isa<AddOperator>(Op) &&
 804                 (!isa<Instruction>(Op) ||
 805                  FuncInfo.MBBMap[cast<Instruction>(Op)->getParent()]
 806                  == FuncInfo.MBB) &&
 807                 isa<ConstantInt>(cast<AddOperator>(Op)->getOperand(1))) {
 808               // An add (in the same block) with a constant operand. Fold the
 809               // constant.
 810               ConstantInt *CI =
 811               cast<ConstantInt>(cast<AddOperator>(Op)->getOperand(1));
 812               TmpOffset += CI->getSExtValue() * S;
 813               // Iterate on the other operand.
 814               Op = cast<AddOperator>(Op)->getOperand(0);
 815               continue;
 816             }
 817             // Unsupported
 818             goto unsupported_gep;
 819           }
 820         }
 821       }
 822
 823       // Try to grab the base operand now.
 824       Addr.Offset = TmpOffset;
 825       if (ARMComputeAddress(U->getOperand(0), Addr)) return true;
 826
 827       // We failed, restore everything and try the other options.
 828       Addr = SavedAddr;
 829
 830       unsupported_gep:
 831       break;
 832     }
 833     case Instruction::Alloca: {
 834       const AllocaInst *AI = cast<AllocaInst>(Obj);
 835       DenseMap<const AllocaInst*, int>::iterator SI =
 836         FuncInfo.StaticAllocaMap.find(AI);
 837       if (SI != FuncInfo.StaticAllocaMap.end()) {
 838         Addr.BaseType = Address::FrameIndexBase;
 839         Addr.Base.FI = SI->second;
 840         return true;
 841       }
 842       break;
 843     }
 844   }
 845
 846   // Materialize the global variable's address into a reg which can
 847   // then be used later to load the variable.
 848   if (const GlobalValue *GV = dyn_cast<GlobalValue>(Obj)) {
 849     unsigned Tmp = ARMMaterializeGV(GV, TLI.getValueType(Obj->getType()));
 850     if (Tmp == 0) return false;
 851
 852     Addr.Base.Reg = Tmp;
 853     return true;
 854   }
 855
 856   // Try to get this in a register if nothing else has worked.
 857   if (Addr.Base.Reg == 0) Addr.Base.Reg = getRegForValue(Obj);
 858   return Addr.Base.Reg != 0;
 859 }
 860
 861 void ARMFastISel::ARMSimplifyAddress(Address &Addr, EVT VT, bool useAM3) {
 862
 863   assert(VT.isSimple() && "Non-simple types are invalid here!");
 864
 865   bool needsLowering = false;
 866   switch (VT.getSimpleVT().SimpleTy) {
 867     default:
 868       assert(false && "Unhandled load/store type!");
 869       break;
 870     case MVT::i1:
 871     case MVT::i8:
 872     case MVT::i16:
 873     case MVT::i32:
 874       if (!useAM3) {
 875         // Integer loads/stores handle 12-bit offsets.
 876         needsLowering = ((Addr.Offset & 0xfff) != Addr.Offset);
 877         // Handle negative offsets.
 878         if (needsLowering && isThumb2)
 879           needsLowering = !(Subtarget->hasV6T2Ops() && Addr.Offset < 0 &&
 880                             Addr.Offset > -256);
 881       } else {
 882         // ARM halfword load/stores and signed byte loads use +/-imm8 offsets.
 883         needsLowering = (Addr.Offset > 255 || Addr.Offset < -255);
 884       }
 885       break;
 886     case MVT::f32:
 887     case MVT::f64:
 888       // Floating point operands handle 8-bit offsets.
 889       needsLowering = ((Addr.Offset & 0xff) != Addr.Offset);
 890       break;
 891   }
 892
 893   // If this is a stack pointer and the offset needs to be simplified then
 894   // put the alloca address into a register, set the base type back to
 895   // register and continue. This should almost never happen.
 896   if (needsLowering && Addr.BaseType == Address::FrameIndexBase) {
 897     TargetRegisterClass *RC = isThumb2 ? ARM::tGPRRegisterClass :
 898                               ARM::GPRRegisterClass;
 899     unsigned ResultReg = createResultReg(RC);
 900     unsigned Opc = isThumb2 ? ARM::t2ADDri : ARM::ADDri;
 901     AddOptionalDefs(BuildMI(*FuncInfo.MBB, *FuncInfo.InsertPt, DL,
 902                             TII.get(Opc), ResultReg)
 903                             .addFrameIndex(Addr.Base.FI)
 904                             .addImm(0));
 905     Addr.Base.Reg = ResultReg;
 906     Addr.BaseType = Address::RegBase;
 907   }
 908
 909   // Since the offset is too large for the load/store instruction
 910   // get the reg+offset into a register.
 911   if (needsLowering) {
 912     Addr.Base.Reg = FastEmit_ri_(MVT::i32, ISD::ADD, Addr.Base.Reg,
 913                                  /*Op0IsKill*/false, Addr.Offset, MVT::i32);
 914     Addr.Offset = 0;
 915   }
 916 }
 917
 918 void ARMFastISel::AddLoadStoreOperands(EVT VT, Address &Addr,
 919                                        const MachineInstrBuilder &MIB,
 920                                        unsigned Flags, bool useAM3) {
 921   // addrmode5 output depends on the selection dag addressing dividing the
 922   // offset by 4 that it then later multiplies. Do this here as well.
 923   if (VT.getSimpleVT().SimpleTy == MVT::f32 ||
 924       VT.getSimpleVT().SimpleTy == MVT::f64)
 925     Addr.Offset /= 4;
 926
 927   // Frame base works a bit differently. Handle it separately.
 928   if (Addr.BaseType == Address::FrameIndexBase) {
 929     int FI = Addr.Base.FI;
 930     int Offset = Addr.Offset;
 931     MachineMemOperand *MMO =
 932           FuncInfo.MF->getMachineMemOperand(
 933                                   MachinePointerInfo::getFixedStack(FI, Offset),
 934                                   Flags,
 935                                   MFI.getObjectSize(FI),
 936                                   MFI.getObjectAlignment(FI));
 937     // Now add the rest of the operands.
 938     MIB.addFrameIndex(FI);
 939
 940     // ARM halfword load/stores and signed byte loads need an additional operand.
 941     if (useAM3) {
 942       signed Imm = (Addr.Offset < 0) ? (0x100 | -Addr.Offset) : Addr.Offset;
 943       MIB.addReg(0);
 944       MIB.addImm(Imm);
 945     } else {
 946       MIB.addImm(Addr.Offset);
 947     }
 948     MIB.addMemOperand(MMO);
 949   } else {
 950     // Now add the rest of the operands.
 951     MIB.addReg(Addr.Base.Reg);
 952
 953     // ARM halfword load/stores and signed byte loads need an additional operand.
 954     if (useAM3) {
 955       signed Imm = (Addr.Offset < 0) ? (0x100 | -Addr.Offset) : Addr.Offset;
 956       MIB.addReg(0);
 957       MIB.addImm(Imm);
 958     } else {
 959       MIB.addImm(Addr.Offset);
 960     }
 961   }
 962   AddOptionalDefs(MIB);
 963 }
 964
 965 bool ARMFastISel::ARMEmitLoad(EVT VT, unsigned &ResultReg, Address &Addr,
 966                               bool isZExt = true, bool allocReg = true) {
 967   assert(VT.isSimple() && "Non-simple types are invalid here!");
 968   unsigned Opc;
 969   bool useAM3 = false;
 970   TargetRegisterClass *RC;
 971   switch (VT.getSimpleVT().SimpleTy) {
 972     // This is mostly going to be Neon/vector support.
 973     default: return false;
 974     case MVT::i1:
 975     case MVT::i8:
 976       if (isThumb2) {
 977         if (Addr.Offset < 0 && Addr.Offset > -256 && Subtarget->hasV6T2Ops())
 978           Opc = isZExt ? ARM::t2LDRBi8 : ARM::t2LDRSBi8;
 979         else
 980           Opc = isZExt ? ARM::t2LDRBi12 : ARM::t2LDRSBi12;
 981       } else {
 982         if (isZExt) {
 983           Opc = ARM::LDRBi12;
 984         } else {
 985           Opc = ARM::LDRSB;
 986           useAM3 = true;
 987         }
 988       }
 989       RC = ARM::GPRRegisterClass;
 990       break;
 991     case MVT::i16:
 992       if (isThumb2) {
 993         if (Addr.Offset < 0 && Addr.Offset > -256 && Subtarget->hasV6T2Ops())
 994           Opc = isZExt ? ARM::t2LDRHi8 : ARM::t2LDRSHi8;
 995         else
 996           Opc = isZExt ? ARM::t2LDRHi12 : ARM::t2LDRSHi12;
 997       } else {
 998         Opc = isZExt ? ARM::LDRH : ARM::LDRSH;
 999         useAM3 = true;
1000       }
1001       RC = ARM::GPRRegisterClass;
1002       break;
1003     case MVT::i32:
1004       if (isThumb2) {
1005         if (Addr.Offset < 0 && Addr.Offset > -256 && Subtarget->hasV6T2Ops())
1006           Opc = ARM::t2LDRi8;
1007         else
1008           Opc = ARM::t2LDRi12;
1009       } else {
1010         Opc = ARM::LDRi12;
1011       }
1012       RC = ARM::GPRRegisterClass;
1013       break;
1014     case MVT::f32:
1015       Opc = ARM::VLDRS;
1016       RC = TLI.getRegClassFor(VT);
1017       break;
1018     case MVT::f64:
1019       Opc = ARM::VLDRD;
1020       RC = TLI.getRegClassFor(VT);
1021       break;
1022   }
1023   // Simplify this down to something we can handle.
1024   ARMSimplifyAddress(Addr, VT, useAM3);
1025
1026   // Create the base instruction, then add the operands.
1027   if (allocReg)
1028     ResultReg = createResultReg(RC);
1029   assert (ResultReg > 255 && "Expected an allocated virtual register.");
1030   MachineInstrBuilder MIB = BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
1031                                     TII.get(Opc), ResultReg);
1032   AddLoadStoreOperands(VT, Addr, MIB, MachineMemOperand::MOLoad, useAM3);
1033   return true;
1034 }
1035
1036 bool ARMFastISel::SelectLoad(const Instruction *I) {
1037   // Atomic loads need special handling.
1038   if (cast<LoadInst>(I)->isAtomic())
1039     return false;
1040
1041   // Verify we have a legal type before going any further.
1042   MVT VT;
1043   if (!isLoadTypeLegal(I->getType(), VT))
1044     return false;
1045
1046   // See if we can handle this address.
1047   Address Addr;
1048   if (!ARMComputeAddress(I->getOperand(0), Addr)) return false;
1049
1050   unsigned ResultReg;
1051   if (!ARMEmitLoad(VT, ResultReg, Addr)) return false;
1052   UpdateValueMap(I, ResultReg);
1053   return true;
1054 }
1055
1056 bool ARMFastISel::ARMEmitStore(EVT VT, unsigned SrcReg, Address &Addr) {
1057   unsigned StrOpc;
1058   bool useAM3 = false;
1059   switch (VT.getSimpleVT().SimpleTy) {
1060     // This is mostly going to be Neon/vector support.
1061     default: return false;
1062     case MVT::i1: {
1063       unsigned Res = createResultReg(isThumb2 ? ARM::tGPRRegisterClass :
1064                                                ARM::GPRRegisterClass);
1065       unsigned Opc = isThumb2 ? ARM::t2ANDri : ARM::ANDri;
1066       AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
1067                               TII.get(Opc), Res)
1068                       .addReg(SrcReg).addImm(1));
1069       SrcReg = Res;
1070     } // Fallthrough here.
1071     case MVT::i8:
1072       if (isThumb2) {
1073         if (Addr.Offset < 0 && Addr.Offset > -256 && Subtarget->hasV6T2Ops())
1074           StrOpc = ARM::t2STRBi8;
1075         else
1076           StrOpc = ARM::t2STRBi12;
1077       } else {
1078         StrOpc = ARM::STRBi12;
1079       }
1080       break;
1081     case MVT::i16:
1082       if (isThumb2) {
1083         if (Addr.Offset < 0 && Addr.Offset > -256 && Subtarget->hasV6T2Ops())
1084           StrOpc = ARM::t2STRHi8;
1085         else
1086           StrOpc = ARM::t2STRHi12;
1087       } else {
1088         StrOpc = ARM::STRH;
1089         useAM3 = true;
1090       }
1091       break;
1092     case MVT::i32:
1093       if (isThumb2) {
1094         if (Addr.Offset < 0 && Addr.Offset > -256 && Subtarget->hasV6T2Ops())
1095           StrOpc = ARM::t2STRi8;
1096         else
1097           StrOpc = ARM::t2STRi12;
1098       } else {
1099         StrOpc = ARM::STRi12;
1100       }
1101       break;
1102     case MVT::f32:
1103       if (!Subtarget->hasVFP2()) return false;
1104       StrOpc = ARM::VSTRS;
1105       break;
1106     case MVT::f64:
1107       if (!Subtarget->hasVFP2()) return false;
1108       StrOpc = ARM::VSTRD;
1109       break;
1110   }
1111   // Simplify this down to something we can handle.
1112   ARMSimplifyAddress(Addr, VT, useAM3);
1113
1114   // Create the base instruction, then add the operands.
1115   MachineInstrBuilder MIB = BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
1116                                     TII.get(StrOpc))
1117                             .addReg(SrcReg, getKillRegState(true));
1118   AddLoadStoreOperands(VT, Addr, MIB, MachineMemOperand::MOStore, useAM3);
1119   return true;
1120 }
1121
1122 bool ARMFastISel::SelectStore(const Instruction *I) {
1123   Value *Op0 = I->getOperand(0);
1124   unsigned SrcReg = 0;
1125
1126   // Atomic stores need special handling.
1127   if (cast<StoreInst>(I)->isAtomic())
1128     return false;
1129
1130   // Verify we have a legal type before going any further.
1131   MVT VT;
1132   if (!isLoadTypeLegal(I->getOperand(0)->getType(), VT))
1133     return false;
1134
1135   // Get the value to be stored into a register.
1136   SrcReg = getRegForValue(Op0);
1137   if (SrcReg == 0) return false;
1138
1139   // See if we can handle this address.
1140   Address Addr;
1141   if (!ARMComputeAddress(I->getOperand(1), Addr))
1142     return false;
1143
1144   if (!ARMEmitStore(VT, SrcReg, Addr)) return false;
1145   return true;
1146 }
1147
1148 static ARMCC::CondCodes getComparePred(CmpInst::Predicate Pred) {
1149   switch (Pred) {
1150     // Needs two compares...
1151     case CmpInst::FCMP_ONE:
1152     case CmpInst::FCMP_UEQ:
1153     default:
1154       // AL is our "false" for now. The other two need more compares.
1155       return ARMCC::AL;
1156     case CmpInst::ICMP_EQ:
1157     case CmpInst::FCMP_OEQ:
1158       return ARMCC::EQ;
1159     case CmpInst::ICMP_SGT:
1160     case CmpInst::FCMP_OGT:
1161       return ARMCC::GT;
1162     case CmpInst::ICMP_SGE:
1163     case CmpInst::FCMP_OGE:
1164       return ARMCC::GE;
1165     case CmpInst::ICMP_UGT:
1166     case CmpInst::FCMP_UGT:
1167       return ARMCC::HI;
1168     case CmpInst::FCMP_OLT:
1169       return ARMCC::MI;
1170     case CmpInst::ICMP_ULE:
1171     case CmpInst::FCMP_OLE:
1172       return ARMCC::LS;
1173     case CmpInst::FCMP_ORD:
1174       return ARMCC::VC;
1175     case CmpInst::FCMP_UNO:
1176       return ARMCC::VS;
1177     case CmpInst::FCMP_UGE:
1178       return ARMCC::PL;
1179     case CmpInst::ICMP_SLT:
1180     case CmpInst::FCMP_ULT:
1181       return ARMCC::LT;
1182     case CmpInst::ICMP_SLE:
1183     case CmpInst::FCMP_ULE:
1184       return ARMCC::LE;
1185     case CmpInst::FCMP_UNE:
1186     case CmpInst::ICMP_NE:
1187       return ARMCC::NE;
1188     case CmpInst::ICMP_UGE:
1189       return ARMCC::HS;
1190     case CmpInst::ICMP_ULT:
1191       return ARMCC::LO;
1192   }
1193 }
1194
1195 bool ARMFastISel::SelectBranch(const Instruction *I) {
1196   const BranchInst *BI = cast<BranchInst>(I);
1197   MachineBasicBlock *TBB = FuncInfo.MBBMap[BI->getSuccessor(0)];
1198   MachineBasicBlock *FBB = FuncInfo.MBBMap[BI->getSuccessor(1)];
1199
1200   // Simple branch support.
1201
1202   // If we can, avoid recomputing the compare - redoing it could lead to wonky
1203   // behavior.
1204   if (const CmpInst *CI = dyn_cast<CmpInst>(BI->getCondition())) {
1205     if (CI->hasOneUse() && (CI->getParent() == I->getParent())) {
1206
1207       // Get the compare predicate.
1208       // Try to take advantage of fallthrough opportunities.
1209       CmpInst::Predicate Predicate = CI->getPredicate();
1210       if (FuncInfo.MBB->isLayoutSuccessor(TBB)) {
1211         std::swap(TBB, FBB);
1212         Predicate = CmpInst::getInversePredicate(Predicate);
1213       }
1214
1215       ARMCC::CondCodes ARMPred = getComparePred(Predicate);
1216
1217       // We may not handle every CC for now.
1218       if (ARMPred == ARMCC::AL) return false;
1219
1220       // Emit the compare.
1221       if (!ARMEmitCmp(CI->getOperand(0), CI->getOperand(1), CI->isUnsigned()))
1222         return false;
1223
1224       unsigned BrOpc = isThumb2 ? ARM::t2Bcc : ARM::Bcc;
1225       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(BrOpc))
1226       .addMBB(TBB).addImm(ARMPred).addReg(ARM::CPSR);
1227       FastEmitBranch(FBB, DL);
1228       FuncInfo.MBB->addSuccessor(TBB);
1229       return true;
1230     }
1231   } else if (TruncInst *TI = dyn_cast<TruncInst>(BI->getCondition())) {
1232     MVT SourceVT;
1233     if (TI->hasOneUse() && TI->getParent() == I->getParent() &&
1234         (isLoadTypeLegal(TI->getOperand(0)->getType(), SourceVT))) {
1235       unsigned TstOpc = isThumb2 ? ARM::t2TSTri : ARM::TSTri;
1236       unsigned OpReg = getRegForValue(TI->getOperand(0));
1237       AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
1238                               TII.get(TstOpc))
1239                       .addReg(OpReg).addImm(1));
1240
1241       unsigned CCMode = ARMCC::NE;
1242       if (FuncInfo.MBB->isLayoutSuccessor(TBB)) {
1243         std::swap(TBB, FBB);
1244         CCMode = ARMCC::EQ;
1245       }
1246
1247       unsigned BrOpc = isThumb2 ? ARM::t2Bcc : ARM::Bcc;
1248       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(BrOpc))
1249       .addMBB(TBB).addImm(CCMode).addReg(ARM::CPSR);
1250
1251       FastEmitBranch(FBB, DL);
1252       FuncInfo.MBB->addSuccessor(TBB);
1253       return true;
1254     }
1255   } else if (const ConstantInt *CI =
1256              dyn_cast<ConstantInt>(BI->getCondition())) {
1257     uint64_t Imm = CI->getZExtValue();
1258     MachineBasicBlock *Target = (Imm == 0) ? FBB : TBB;
1259     FastEmitBranch(Target, DL);
1260     return true;
1261   }
1262
1263   unsigned CmpReg = getRegForValue(BI->getCondition());
1264   if (CmpReg == 0) return false;
1265
1266   // We've been divorced from our compare!  Our block was split, and
1267   // now our compare lives in a predecessor block.  We musn't
1268   // re-compare here, as the children of the compare aren't guaranteed
1269   // live across the block boundary (we *could* check for this).
1270   // Regardless, the compare has been done in the predecessor block,
1271   // and it left a value for us in a virtual register.  Ergo, we test
1272   // the one-bit value left in the virtual register.
1273   unsigned TstOpc = isThumb2 ? ARM::t2TSTri : ARM::TSTri;
1274   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(TstOpc))
1275                   .addReg(CmpReg).addImm(1));
1276
1277   unsigned CCMode = ARMCC::NE;
1278   if (FuncInfo.MBB->isLayoutSuccessor(TBB)) {
1279     std::swap(TBB, FBB);
1280     CCMode = ARMCC::EQ;
1281   }
1282
1283   unsigned BrOpc = isThumb2 ? ARM::t2Bcc : ARM::Bcc;
1284   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(BrOpc))
1285                   .addMBB(TBB).addImm(CCMode).addReg(ARM::CPSR);
1286   FastEmitBranch(FBB, DL);
1287   FuncInfo.MBB->addSuccessor(TBB);
1288   return true;
1289 }
1290
1291 bool ARMFastISel::ARMEmitCmp(const Value *Src1Value, const Value *Src2Value,
1292                              bool isZExt) {
1293   Type *Ty = Src1Value->getType();
1294   EVT SrcVT = TLI.getValueType(Ty, true);
1295   if (!SrcVT.isSimple()) return false;
1296
1297   bool isFloat = (Ty->isFloatTy() || Ty->isDoubleTy());
1298   if (isFloat && !Subtarget->hasVFP2())
1299     return false;
1300
1301   // Check to see if the 2nd operand is a constant that we can encode directly
1302   // in the compare.
1303   int Imm = 0;
1304   bool UseImm = false;
1305   bool isNegativeImm = false;
1306   // FIXME: At -O0 we don't have anything that canonicalizes operand order.
1307   // Thus, Src1Value may be a ConstantInt, but we're missing it.
1308   if (const ConstantInt *ConstInt = dyn_cast<ConstantInt>(Src2Value)) {
1309     if (SrcVT == MVT::i32 || SrcVT == MVT::i16 || SrcVT == MVT::i8 ||
1310         SrcVT == MVT::i1) {
1311       const APInt &CIVal = ConstInt->getValue();
1312       Imm = (isZExt) ? (int)CIVal.getZExtValue() : (int)CIVal.getSExtValue();
1313       if (Imm < 0) {
1314         isNegativeImm = true;
1315         Imm = -Imm;
1316       }
1317       UseImm = isThumb2 ? (ARM_AM::getT2SOImmVal(Imm) != -1) :
1318         (ARM_AM::getSOImmVal(Imm) != -1);
1319     }
1320   } else if (const ConstantFP *ConstFP = dyn_cast<ConstantFP>(Src2Value)) {
1321     if (SrcVT == MVT::f32 || SrcVT == MVT::f64)
1322       if (ConstFP->isZero() && !ConstFP->isNegative())
1323         UseImm = true;
1324   }
1325
1326   unsigned CmpOpc;
1327   bool isICmp = true;
1328   bool needsExt = false;
1329   switch (SrcVT.getSimpleVT().SimpleTy) {
1330     default: return false;
1331     // TODO: Verify compares.
1332     case MVT::f32:
1333       isICmp = false;
1334       CmpOpc = UseImm ? ARM::VCMPEZS : ARM::VCMPES;
1335       break;
1336     case MVT::f64:
1337       isICmp = false;
1338       CmpOpc = UseImm ? ARM::VCMPEZD : ARM::VCMPED;
1339       break;
1340     case MVT::i1:
1341     case MVT::i8:
1342     case MVT::i16:
1343       needsExt = true;
1344     // Intentional fall-through.
1345     case MVT::i32:
1346       if (isThumb2) {
1347         if (!UseImm)
1348           CmpOpc = ARM::t2CMPrr;
1349         else
1350           CmpOpc = isNegativeImm ? ARM::t2CMNzri : ARM::t2CMPri;
1351       } else {
1352         if (!UseImm)
1353           CmpOpc = ARM::CMPrr;
1354         else
1355           CmpOpc = isNegativeImm ? ARM::CMNzri : ARM::CMPri;
1356       }
1357       break;
1358   }
1359
1360   unsigned SrcReg1 = getRegForValue(Src1Value);
1361   if (SrcReg1 == 0) return false;
1362
1363   unsigned SrcReg2;
1364   if (!UseImm) {
1365     SrcReg2 = getRegForValue(Src2Value);
1366     if (SrcReg2 == 0) return false;
1367   }
1368
1369   // We have i1, i8, or i16, we need to either zero extend or sign extend.
1370   if (needsExt) {
1371     unsigned ResultReg;
1372     ResultReg = ARMEmitIntExt(SrcVT, SrcReg1, MVT::i32, isZExt);
1373     if (ResultReg == 0) return false;
1374     SrcReg1 = ResultReg;
1375     if (!UseImm) {
1376       ResultReg = ARMEmitIntExt(SrcVT, SrcReg2, MVT::i32, isZExt);
1377       if (ResultReg == 0) return false;
1378       SrcReg2 = ResultReg;
1379     }
1380   }
1381
1382   if (!UseImm) {
1383     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
1384                             TII.get(CmpOpc))
1385                     .addReg(SrcReg1).addReg(SrcReg2));
1386   } else {
1387     MachineInstrBuilder MIB;
1388     MIB = BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(CmpOpc))
1389       .addReg(SrcReg1);
1390
1391     // Only add immediate for icmp as the immediate for fcmp is an implicit 0.0.
1392     if (isICmp)
1393       MIB.addImm(Imm);
1394     AddOptionalDefs(MIB);
1395   }
1396
1397   // For floating point we need to move the result to a comparison register
1398   // that we can then use for branches.
1399   if (Ty->isFloatTy() || Ty->isDoubleTy())
1400     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
1401                             TII.get(ARM::FMSTAT)));
1402   return true;
1403 }
1404
1405 bool ARMFastISel::SelectCmp(const Instruction *I) {
1406   const CmpInst *CI = cast<CmpInst>(I);
1407   Type *Ty = CI->getOperand(0)->getType();
1408
1409   // Get the compare predicate.
1410   ARMCC::CondCodes ARMPred = getComparePred(CI->getPredicate());
1411
1412   // We may not handle every CC for now.
1413   if (ARMPred == ARMCC::AL) return false;
1414
1415   // Emit the compare.
1416   if (!ARMEmitCmp(CI->getOperand(0), CI->getOperand(1), CI->isUnsigned()))
1417     return false;
1418
1419   // Now set a register based on the comparison. Explicitly set the predicates
1420   // here.
1421   unsigned MovCCOpc = isThumb2 ? ARM::t2MOVCCi : ARM::MOVCCi;
1422   TargetRegisterClass *RC = isThumb2 ? ARM::rGPRRegisterClass
1423                                     : ARM::GPRRegisterClass;
1424   unsigned DestReg = createResultReg(RC);
1425   Constant *Zero = ConstantInt::get(Type::getInt32Ty(*Context), 0);
1426   unsigned ZeroReg = TargetMaterializeConstant(Zero);
1427   bool isFloat = (Ty->isFloatTy() || Ty->isDoubleTy());
1428   unsigned CondReg = isFloat ? ARM::FPSCR : ARM::CPSR;
1429   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(MovCCOpc), DestReg)
1430           .addReg(ZeroReg).addImm(1)
1431           .addImm(ARMPred).addReg(CondReg);
1432
1433   UpdateValueMap(I, DestReg);
1434   return true;
1435 }
1436
1437 bool ARMFastISel::SelectFPExt(const Instruction *I) {
1438   // Make sure we have VFP and that we're extending float to double.
1439   if (!Subtarget->hasVFP2()) return false;
1440
1441   Value *V = I->getOperand(0);
1442   if (!I->getType()->isDoubleTy() ||
1443       !V->getType()->isFloatTy()) return false;
1444
1445   unsigned Op = getRegForValue(V);
1446   if (Op == 0) return false;
1447
1448   unsigned Result = createResultReg(ARM::DPRRegisterClass);
1449   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
1450                           TII.get(ARM::VCVTDS), Result)
1451                   .addReg(Op));
1452   UpdateValueMap(I, Result);
1453   return true;
1454 }
1455
1456 bool ARMFastISel::SelectFPTrunc(const Instruction *I) {
1457   // Make sure we have VFP and that we're truncating double to float.
1458   if (!Subtarget->hasVFP2()) return false;
1459
1460   Value *V = I->getOperand(0);
1461   if (!(I->getType()->isFloatTy() &&
1462         V->getType()->isDoubleTy())) return false;
1463
1464   unsigned Op = getRegForValue(V);
1465   if (Op == 0) return false;
1466
1467   unsigned Result = createResultReg(ARM::SPRRegisterClass);
1468   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
1469                           TII.get(ARM::VCVTSD), Result)
1470                   .addReg(Op));
1471   UpdateValueMap(I, Result);
1472   return true;
1473 }
1474
1475 bool ARMFastISel::SelectSIToFP(const Instruction *I) {
1476   // Make sure we have VFP.
1477   if (!Subtarget->hasVFP2()) return false;
1478
1479   MVT DstVT;
1480   Type *Ty = I->getType();
1481   if (!isTypeLegal(Ty, DstVT))
1482     return false;
1483
1484   Value *Src = I->getOperand(0);
1485   EVT SrcVT = TLI.getValueType(Src->getType(), true);
1486   if (SrcVT != MVT::i32 && SrcVT != MVT::i16 && SrcVT != MVT::i8)
1487     return false;
1488
1489   unsigned SrcReg = getRegForValue(Src);
1490   if (SrcReg == 0) return false;
1491
1492   // Handle sign-extension.
1493   if (SrcVT == MVT::i16 || SrcVT == MVT::i8) {
1494     EVT DestVT = MVT::i32;
1495     unsigned ResultReg = ARMEmitIntExt(SrcVT, SrcReg, DestVT, /*isZExt*/ false);
1496     if (ResultReg == 0) return false;
1497     SrcReg = ResultReg;
1498   }
1499
1500   // The conversion routine works on fp-reg to fp-reg and the operand above
1501   // was an integer, move it to the fp registers if possible.
1502   unsigned FP = ARMMoveToFPReg(MVT::f32, SrcReg);
1503   if (FP == 0) return false;
1504
1505   unsigned Opc;
1506   if (Ty->isFloatTy()) Opc = ARM::VSITOS;
1507   else if (Ty->isDoubleTy()) Opc = ARM::VSITOD;
1508   else return false;
1509
1510   unsigned ResultReg = createResultReg(TLI.getRegClassFor(DstVT));
1511   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(Opc),
1512                           ResultReg)
1513                   .addReg(FP));
1514   UpdateValueMap(I, ResultReg);
1515   return true;
1516 }
1517
1518 bool ARMFastISel::SelectFPToSI(const Instruction *I) {
1519   // Make sure we have VFP.
1520   if (!Subtarget->hasVFP2()) return false;
1521
1522   MVT DstVT;
1523   Type *RetTy = I->getType();
1524   if (!isTypeLegal(RetTy, DstVT))
1525     return false;
1526
1527   unsigned Op = getRegForValue(I->getOperand(0));
1528   if (Op == 0) return false;
1529
1530   unsigned Opc;
1531   Type *OpTy = I->getOperand(0)->getType();
1532   if (OpTy->isFloatTy()) Opc = ARM::VTOSIZS;
1533   else if (OpTy->isDoubleTy()) Opc = ARM::VTOSIZD;
1534   else return false;
1535
1536   // f64->s32 or f32->s32 both need an intermediate f32 reg.
1537   unsigned ResultReg = createResultReg(TLI.getRegClassFor(MVT::f32));
1538   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(Opc),
1539                           ResultReg)
1540                   .addReg(Op));
1541
1542   // This result needs to be in an integer register, but the conversion only
1543   // takes place in fp-regs.
1544   unsigned IntReg = ARMMoveToIntReg(DstVT, ResultReg);
1545   if (IntReg == 0) return false;
1546
1547   UpdateValueMap(I, IntReg);
1548   return true;
1549 }
1550
1551 bool ARMFastISel::SelectSelect(const Instruction *I) {
1552   MVT VT;
1553   if (!isTypeLegal(I->getType(), VT))
1554     return false;
1555
1556   // Things need to be register sized for register moves.
1557   if (VT != MVT::i32) return false;
1558   const TargetRegisterClass *RC = TLI.getRegClassFor(VT);
1559
1560   unsigned CondReg = getRegForValue(I->getOperand(0));
1561   if (CondReg == 0) return false;
1562   unsigned Op1Reg = getRegForValue(I->getOperand(1));
1563   if (Op1Reg == 0) return false;
1564
1565   // Check to see if we can use an immediate in the conditional move.
1566   int Imm = 0;
1567   bool UseImm = false;
1568   bool isNegativeImm = false;
1569   if (const ConstantInt *ConstInt = dyn_cast<ConstantInt>(I->getOperand(2))) {
1570     assert (VT == MVT::i32 && "Expecting an i32.");
1571     Imm = (int)ConstInt->getValue().getZExtValue();
1572     if (Imm < 0) {
1573       isNegativeImm = true;
1574       Imm = ~Imm;
1575     }
1576     UseImm = isThumb2 ? (ARM_AM::getT2SOImmVal(Imm) != -1) :
1577       (ARM_AM::getSOImmVal(Imm) != -1);
1578   }
1579
1580   unsigned Op2Reg;
1581   if (!UseImm) {
1582     Op2Reg = getRegForValue(I->getOperand(2));
1583     if (Op2Reg == 0) return false;
1584   }
1585
1586   unsigned CmpOpc = isThumb2 ? ARM::t2CMPri : ARM::CMPri;
1587   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(CmpOpc))
1588                   .addReg(CondReg).addImm(0));
1589
1590   unsigned MovCCOpc;
1591   if (!UseImm) {
1592     MovCCOpc = isThumb2 ? ARM::t2MOVCCr : ARM::MOVCCr;
1593   } else {
1594     if (!isNegativeImm) {
1595       MovCCOpc = isThumb2 ? ARM::t2MOVCCi : ARM::MOVCCi;
1596     } else {
1597       MovCCOpc = isThumb2 ? ARM::t2MVNCCi : ARM::MVNCCi;
1598     }
1599   }
1600   unsigned ResultReg = createResultReg(RC);
1601   if (!UseImm)
1602     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(MovCCOpc), ResultReg)
1603     .addReg(Op2Reg).addReg(Op1Reg).addImm(ARMCC::NE).addReg(ARM::CPSR);
1604   else
1605     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(MovCCOpc), ResultReg)
1606     .addReg(Op1Reg).addImm(Imm).addImm(ARMCC::EQ).addReg(ARM::CPSR);
1607   UpdateValueMap(I, ResultReg);
1608   return true;
1609 }
1610
1611 bool ARMFastISel::SelectSDiv(const Instruction *I) {
1612   MVT VT;
1613   Type *Ty = I->getType();
1614   if (!isTypeLegal(Ty, VT))
1615     return false;
1616
1617   // If we have integer div support we should have selected this automagically.
1618   // In case we have a real miss go ahead and return false and we'll pick
1619   // it up later.
1620   if (Subtarget->hasDivide()) return false;
1621
1622   // Otherwise emit a libcall.
1623   RTLIB::Libcall LC = RTLIB::UNKNOWN_LIBCALL;
1624   if (VT == MVT::i8)
1625     LC = RTLIB::SDIV_I8;
1626   else if (VT == MVT::i16)
1627     LC = RTLIB::SDIV_I16;
1628   else if (VT == MVT::i32)
1629     LC = RTLIB::SDIV_I32;
1630   else if (VT == MVT::i64)
1631     LC = RTLIB::SDIV_I64;
1632   else if (VT == MVT::i128)
1633     LC = RTLIB::SDIV_I128;
1634   assert(LC != RTLIB::UNKNOWN_LIBCALL && "Unsupported SDIV!");
1635
1636   return ARMEmitLibcall(I, LC);
1637 }
1638
1639 bool ARMFastISel::SelectSRem(const Instruction *I) {
1640   MVT VT;
1641   Type *Ty = I->getType();
1642   if (!isTypeLegal(Ty, VT))
1643     return false;
1644
1645   RTLIB::Libcall LC = RTLIB::UNKNOWN_LIBCALL;
1646   if (VT == MVT::i8)
1647     LC = RTLIB::SREM_I8;
1648   else if (VT == MVT::i16)
1649     LC = RTLIB::SREM_I16;
1650   else if (VT == MVT::i32)
1651     LC = RTLIB::SREM_I32;
1652   else if (VT == MVT::i64)
1653     LC = RTLIB::SREM_I64;
1654   else if (VT == MVT::i128)
1655     LC = RTLIB::SREM_I128;
1656   assert(LC != RTLIB::UNKNOWN_LIBCALL && "Unsupported SREM!");
1657
1658   return ARMEmitLibcall(I, LC);
1659 }
1660
1661 bool ARMFastISel::SelectBinaryOp(const Instruction *I, unsigned ISDOpcode) {
1662   EVT VT  = TLI.getValueType(I->getType(), true);
1663
1664   // We can get here in the case when we want to use NEON for our fp
1665   // operations, but can't figure out how to. Just use the vfp instructions
1666   // if we have them.
1667   // FIXME: It'd be nice to use NEON instructions.
1668   Type *Ty = I->getType();
1669   bool isFloat = (Ty->isDoubleTy() || Ty->isFloatTy());
1670   if (isFloat && !Subtarget->hasVFP2())
1671     return false;
1672
1673   unsigned Opc;
1674   bool is64bit = VT == MVT::f64 || VT == MVT::i64;
1675   switch (ISDOpcode) {
1676     default: return false;
1677     case ISD::FADD:
1678       Opc = is64bit ? ARM::VADDD : ARM::VADDS;
1679       break;
1680     case ISD::FSUB:
1681       Opc = is64bit ? ARM::VSUBD : ARM::VSUBS;
1682       break;
1683     case ISD::FMUL:
1684       Opc = is64bit ? ARM::VMULD : ARM::VMULS;
1685       break;
1686   }
1687   unsigned Op1 = getRegForValue(I->getOperand(0));
1688   if (Op1 == 0) return false;
1689
1690   unsigned Op2 = getRegForValue(I->getOperand(1));
1691   if (Op2 == 0) return false;
1692
1693   unsigned ResultReg = createResultReg(TLI.getRegClassFor(VT));
1694   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
1695                           TII.get(Opc), ResultReg)
1696                   .addReg(Op1).addReg(Op2));
1697   UpdateValueMap(I, ResultReg);
1698   return true;
1699 }
1700
1701 // Call Handling Code
1702
1703 bool ARMFastISel::FastEmitExtend(ISD::NodeType Opc, EVT DstVT, unsigned Src,
1704                                  EVT SrcVT, unsigned &ResultReg) {
1705   unsigned RR = FastEmit_r(SrcVT.getSimpleVT(), DstVT.getSimpleVT(), Opc,
1706                            Src, /*TODO: Kill=*/false);
1707
1708   if (RR != 0) {
1709     ResultReg = RR;
1710     return true;
1711   } else
1712     return false;
1713 }
1714
1715 // This is largely taken directly from CCAssignFnForNode - we don't support
1716 // varargs in FastISel so that part has been removed.
1717 // TODO: We may not support all of this.
1718 CCAssignFn *ARMFastISel::CCAssignFnForCall(CallingConv::ID CC, bool Return) {
1719   switch (CC) {
1720   default:
1721     llvm_unreachable("Unsupported calling convention");
1722   case CallingConv::Fast:
1723     // Ignore fastcc. Silence compiler warnings.
1724     (void)RetFastCC_ARM_APCS;
1725     (void)FastCC_ARM_APCS;
1726     // Fallthrough
1727   case CallingConv::C:
1728     // Use target triple & subtarget features to do actual dispatch.
1729     if (Subtarget->isAAPCS_ABI()) {
1730       if (Subtarget->hasVFP2() &&
1731           FloatABIType == FloatABI::Hard)
1732         return (Return ? RetCC_ARM_AAPCS_VFP: CC_ARM_AAPCS_VFP);
1733       else
1734         return (Return ? RetCC_ARM_AAPCS: CC_ARM_AAPCS);
1735     } else
1736         return (Return ? RetCC_ARM_APCS: CC_ARM_APCS);
1737   case CallingConv::ARM_AAPCS_VFP:
1738     return (Return ? RetCC_ARM_AAPCS_VFP: CC_ARM_AAPCS_VFP);
1739   case CallingConv::ARM_AAPCS:
1740     return (Return ? RetCC_ARM_AAPCS: CC_ARM_AAPCS);
1741   case CallingConv::ARM_APCS:
1742     return (Return ? RetCC_ARM_APCS: CC_ARM_APCS);
1743   }
1744 }
1745
1746 bool ARMFastISel::ProcessCallArgs(SmallVectorImpl<Value*> &Args,
1747                                   SmallVectorImpl<unsigned> &ArgRegs,
1748                                   SmallVectorImpl<MVT> &ArgVTs,
1749                                   SmallVectorImpl<ISD::ArgFlagsTy> &ArgFlags,
1750                                   SmallVectorImpl<unsigned> &RegArgs,
1751                                   CallingConv::ID CC,
1752                                   unsigned &NumBytes) {
1753   SmallVector<CCValAssign, 16> ArgLocs;
1754   CCState CCInfo(CC, false, *FuncInfo.MF, TM, ArgLocs, *Context);
1755   CCInfo.AnalyzeCallOperands(ArgVTs, ArgFlags, CCAssignFnForCall(CC, false));
1756
1757   // Get a count of how many bytes are to be pushed on the stack.
1758   NumBytes = CCInfo.getNextStackOffset();
1759
1760   // Issue CALLSEQ_START
1761   unsigned AdjStackDown = TII.getCallFrameSetupOpcode();
1762   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
1763                           TII.get(AdjStackDown))
1764                   .addImm(NumBytes));
1765
1766   // Process the args.
1767   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1768     CCValAssign &VA = ArgLocs[i];
1769     unsigned Arg = ArgRegs[VA.getValNo()];
1770     MVT ArgVT = ArgVTs[VA.getValNo()];
1771
1772     // We don't handle NEON/vector parameters yet.
1773     if (ArgVT.isVector() || ArgVT.getSizeInBits() > 64)
1774       return false;
1775
1776     // Handle arg promotion, etc.
1777     switch (VA.getLocInfo()) {
1778       case CCValAssign::Full: break;
1779       case CCValAssign::SExt: {
1780         EVT DestVT = VA.getLocVT();
1781         unsigned ResultReg = ARMEmitIntExt(ArgVT, Arg, DestVT,
1782                                            /*isZExt*/false);
1783         assert (ResultReg != 0 && "Failed to emit a sext");
1784         Arg = ResultReg;
1785         break;
1786       }
1787       case CCValAssign::AExt:
1788         // Intentional fall-through.  Handle AExt and ZExt.
1789       case CCValAssign::ZExt: {
1790         EVT DestVT = VA.getLocVT();
1791         unsigned ResultReg = ARMEmitIntExt(ArgVT, Arg, DestVT,
1792                                            /*isZExt*/true);
1793         assert (ResultReg != 0 && "Failed to emit a sext");
1794         Arg = ResultReg;
1795         break;
1796       }
1797       case CCValAssign::BCvt: {
1798         unsigned BC = FastEmit_r(ArgVT, VA.getLocVT(), ISD::BITCAST, Arg,
1799                                  /*TODO: Kill=*/false);
1800         assert(BC != 0 && "Failed to emit a bitcast!");
1801         Arg = BC;
1802         ArgVT = VA.getLocVT();
1803         break;
1804       }
1805       default: llvm_unreachable("Unknown arg promotion!");
1806     }
1807
1808     // Now copy/store arg to correct locations.
1809     if (VA.isRegLoc() && !VA.needsCustom()) {
1810       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(TargetOpcode::COPY),
1811               VA.getLocReg())
1812         .addReg(Arg);
1813       RegArgs.push_back(VA.getLocReg());
1814     } else if (VA.needsCustom()) {
1815       // TODO: We need custom lowering for vector (v2f64) args.
1816       if (VA.getLocVT() != MVT::f64) return false;
1817
1818       CCValAssign &NextVA = ArgLocs[++i];
1819
1820       // TODO: Only handle register args for now.
1821       if(!(VA.isRegLoc() && NextVA.isRegLoc())) return false;
1822
1823       AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
1824                               TII.get(ARM::VMOVRRD), VA.getLocReg())
1825                       .addReg(NextVA.getLocReg(), RegState::Define)
1826                       .addReg(Arg));
1827       RegArgs.push_back(VA.getLocReg());
1828       RegArgs.push_back(NextVA.getLocReg());
1829     } else {
1830       assert(VA.isMemLoc());
1831       // Need to store on the stack.
1832       Address Addr;
1833       Addr.BaseType = Address::RegBase;
1834       Addr.Base.Reg = ARM::SP;
1835       Addr.Offset = VA.getLocMemOffset();
1836
1837       if (!ARMEmitStore(ArgVT, Arg, Addr)) return false;
1838     }
1839   }
1840   return true;
1841 }
1842
1843 bool ARMFastISel::FinishCall(MVT RetVT, SmallVectorImpl<unsigned> &UsedRegs,
1844                              const Instruction *I, CallingConv::ID CC,
1845                              unsigned &NumBytes) {
1846   // Issue CALLSEQ_END
1847   unsigned AdjStackUp = TII.getCallFrameDestroyOpcode();
1848   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
1849                           TII.get(AdjStackUp))
1850                   .addImm(NumBytes).addImm(0));
1851
1852   // Now the return value.
1853   if (RetVT != MVT::isVoid) {
1854     SmallVector<CCValAssign, 16> RVLocs;
1855     CCState CCInfo(CC, false, *FuncInfo.MF, TM, RVLocs, *Context);
1856     CCInfo.AnalyzeCallResult(RetVT, CCAssignFnForCall(CC, true));
1857
1858     // Copy all of the result registers out of their specified physreg.
1859     if (RVLocs.size() == 2 && RetVT == MVT::f64) {
1860       // For this move we copy into two registers and then move into the
1861       // double fp reg we want.
1862       EVT DestVT = RVLocs[0].getValVT();
1863       TargetRegisterClass* DstRC = TLI.getRegClassFor(DestVT);
1864       unsigned ResultReg = createResultReg(DstRC);
1865       AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
1866                               TII.get(ARM::VMOVDRR), ResultReg)
1867                       .addReg(RVLocs[0].getLocReg())
1868                       .addReg(RVLocs[1].getLocReg()));
1869
1870       UsedRegs.push_back(RVLocs[0].getLocReg());
1871       UsedRegs.push_back(RVLocs[1].getLocReg());
1872
1873       // Finally update the result.
1874       UpdateValueMap(I, ResultReg);
1875     } else {
1876       assert(RVLocs.size() == 1 &&"Can't handle non-double multi-reg retvals!");
1877       EVT CopyVT = RVLocs[0].getValVT();
1878
1879       // Special handling for extended integers.
1880       if (RetVT == MVT::i1 || RetVT == MVT::i8 || RetVT == MVT::i16)
1881         CopyVT = MVT::i32;
1882
1883       TargetRegisterClass* DstRC = TLI.getRegClassFor(CopyVT);
1884
1885       unsigned ResultReg = createResultReg(DstRC);
1886       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(TargetOpcode::COPY),
1887               ResultReg).addReg(RVLocs[0].getLocReg());
1888       UsedRegs.push_back(RVLocs[0].getLocReg());
1889
1890       // Finally update the result.
1891       UpdateValueMap(I, ResultReg);
1892     }
1893   }
1894
1895   return true;
1896 }
1897
1898 bool ARMFastISel::SelectRet(const Instruction *I) {
1899   const ReturnInst *Ret = cast<ReturnInst>(I);
1900   const Function &F = *I->getParent()->getParent();
1901
1902   if (!FuncInfo.CanLowerReturn)
1903     return false;
1904
1905   if (F.isVarArg())
1906     return false;
1907
1908   CallingConv::ID CC = F.getCallingConv();
1909   if (Ret->getNumOperands() > 0) {
1910     SmallVector<ISD::OutputArg, 4> Outs;
1911     GetReturnInfo(F.getReturnType(), F.getAttributes().getRetAttributes(),
1912                   Outs, TLI);
1913
1914     // Analyze operands of the call, assigning locations to each operand.
1915     SmallVector<CCValAssign, 16> ValLocs;
1916     CCState CCInfo(CC, F.isVarArg(), *FuncInfo.MF, TM, ValLocs,I->getContext());
1917     CCInfo.AnalyzeReturn(Outs, CCAssignFnForCall(CC, true /* is Ret */));
1918
1919     const Value *RV = Ret->getOperand(0);
1920     unsigned Reg = getRegForValue(RV);
1921     if (Reg == 0)
1922       return false;
1923
1924     // Only handle a single return value for now.
1925     if (ValLocs.size() != 1)
1926       return false;
1927
1928     CCValAssign &VA = ValLocs[0];
1929
1930     // Don't bother handling odd stuff for now.
1931     if (VA.getLocInfo() != CCValAssign::Full)
1932       return false;
1933     // Only handle register returns for now.
1934     if (!VA.isRegLoc())
1935       return false;
1936
1937     unsigned SrcReg = Reg + VA.getValNo();
1938     EVT RVVT = TLI.getValueType(RV->getType());
1939     EVT DestVT = VA.getValVT();
1940     // Special handling for extended integers.
1941     if (RVVT != DestVT) {
1942       if (RVVT != MVT::i1 && RVVT != MVT::i8 && RVVT != MVT::i16)
1943         return false;
1944
1945       if (!Outs[0].Flags.isZExt() && !Outs[0].Flags.isSExt())
1946         return false;
1947
1948       assert(DestVT == MVT::i32 && "ARM should always ext to i32");
1949
1950       bool isZExt = Outs[0].Flags.isZExt();
1951       unsigned ResultReg = ARMEmitIntExt(RVVT, SrcReg, DestVT, isZExt);
1952       if (ResultReg == 0) return false;
1953       SrcReg = ResultReg;
1954     }
1955
1956     // Make the copy.
1957     unsigned DstReg = VA.getLocReg();
1958     const TargetRegisterClass* SrcRC = MRI.getRegClass(SrcReg);
1959     // Avoid a cross-class copy. This is very unlikely.
1960     if (!SrcRC->contains(DstReg))
1961       return false;
1962     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(TargetOpcode::COPY),
1963             DstReg).addReg(SrcReg);
1964
1965     // Mark the register as live out of the function.
1966     MRI.addLiveOut(VA.getLocReg());
1967   }
1968
1969   unsigned RetOpc = isThumb2 ? ARM::tBX_RET : ARM::BX_RET;
1970   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
1971                           TII.get(RetOpc)));
1972   return true;
1973 }
1974
1975 unsigned ARMFastISel::ARMSelectCallOp(const GlobalValue *GV) {
1976
1977   // Darwin needs the r9 versions of the opcodes.
1978   bool isDarwin = Subtarget->isTargetDarwin();
1979   if (isThumb2) {
1980     return isDarwin ? ARM::tBLr9 : ARM::tBL;
1981   } else  {
1982     return isDarwin ? ARM::BLr9 : ARM::BL;
1983   }
1984 }
1985
1986 // A quick function that will emit a call for a named libcall in F with the
1987 // vector of passed arguments for the Instruction in I. We can assume that we
1988 // can emit a call for any libcall we can produce. This is an abridged version
1989 // of the full call infrastructure since we won't need to worry about things
1990 // like computed function pointers or strange arguments at call sites.
1991 // TODO: Try to unify this and the normal call bits for ARM, then try to unify
1992 // with X86.
1993 bool ARMFastISel::ARMEmitLibcall(const Instruction *I, RTLIB::Libcall Call) {
1994   CallingConv::ID CC = TLI.getLibcallCallingConv(Call);
1995
1996   // Handle *simple* calls for now.
1997   Type *RetTy = I->getType();
1998   MVT RetVT;
1999   if (RetTy->isVoidTy())
2000     RetVT = MVT::isVoid;
2001   else if (!isTypeLegal(RetTy, RetVT))
2002     return false;
2003
2004   // TODO: For now if we have long calls specified we don't handle the call.
2005   if (EnableARMLongCalls) return false;
2006
2007   // Set up the argument vectors.
2008   SmallVector<Value*, 8> Args;
2009   SmallVector<unsigned, 8> ArgRegs;
2010   SmallVector<MVT, 8> ArgVTs;
2011   SmallVector<ISD::ArgFlagsTy, 8> ArgFlags;
2012   Args.reserve(I->getNumOperands());
2013   ArgRegs.reserve(I->getNumOperands());
2014   ArgVTs.reserve(I->getNumOperands());
2015   ArgFlags.reserve(I->getNumOperands());
2016   for (unsigned i = 0; i < I->getNumOperands(); ++i) {
2017     Value *Op = I->getOperand(i);
2018     unsigned Arg = getRegForValue(Op);
2019     if (Arg == 0) return false;
2020
2021     Type *ArgTy = Op->getType();
2022     MVT ArgVT;
2023     if (!isTypeLegal(ArgTy, ArgVT)) return false;
2024
2025     ISD::ArgFlagsTy Flags;
2026     unsigned OriginalAlignment = TD.getABITypeAlignment(ArgTy);
2027     Flags.setOrigAlign(OriginalAlignment);
2028
2029     Args.push_back(Op);
2030     ArgRegs.push_back(Arg);
2031     ArgVTs.push_back(ArgVT);
2032     ArgFlags.push_back(Flags);
2033   }
2034
2035   // Handle the arguments now that we've gotten them.
2036   SmallVector<unsigned, 4> RegArgs;
2037   unsigned NumBytes;
2038   if (!ProcessCallArgs(Args, ArgRegs, ArgVTs, ArgFlags, RegArgs, CC, NumBytes))
2039     return false;
2040
2041   // Issue the call, BLr9 for darwin, BL otherwise.
2042   // TODO: Turn this into the table of arm call ops.
2043   MachineInstrBuilder MIB;
2044   unsigned CallOpc = ARMSelectCallOp(NULL);
2045   if(isThumb2)
2046     // Explicitly adding the predicate here.
2047     MIB = AddDefaultPred(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
2048                          TII.get(CallOpc)))
2049                          .addExternalSymbol(TLI.getLibcallName(Call));
2050   else
2051     // Explicitly adding the predicate here.
2052     MIB = AddDefaultPred(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
2053                          TII.get(CallOpc))
2054           .addExternalSymbol(TLI.getLibcallName(Call)));
2055
2056   // Add implicit physical register uses to the call.
2057   for (unsigned i = 0, e = RegArgs.size(); i != e; ++i)
2058     MIB.addReg(RegArgs[i]);
2059
2060   // Finish off the call including any return values.
2061   SmallVector<unsigned, 4> UsedRegs;
2062   if (!FinishCall(RetVT, UsedRegs, I, CC, NumBytes)) return false;
2063
2064   // Set all unused physreg defs as dead.
2065   static_cast<MachineInstr *>(MIB)->setPhysRegsDeadExcept(UsedRegs, TRI);
2066
2067   return true;
2068 }
2069
2070 bool ARMFastISel::SelectCall(const Instruction *I,
2071                              const char *IntrMemName = 0) {
2072   const CallInst *CI = cast<CallInst>(I);
2073   const Value *Callee = CI->getCalledValue();
2074
2075   // Can't handle inline asm.
2076   if (isa<InlineAsm>(Callee)) return false;
2077
2078   // Only handle global variable Callees.
2079   const GlobalValue *GV = dyn_cast<GlobalValue>(Callee);
2080   if (!GV)
2081     return false;
2082
2083   // Check the calling convention.
2084   ImmutableCallSite CS(CI);
2085   CallingConv::ID CC = CS.getCallingConv();
2086
2087   // TODO: Avoid some calling conventions?
2088
2089   // Let SDISel handle vararg functions.
2090   PointerType *PT = cast<PointerType>(CS.getCalledValue()->getType());
2091   FunctionType *FTy = cast<FunctionType>(PT->getElementType());
2092   if (FTy->isVarArg())
2093     return false;
2094
2095   // Handle *simple* calls for now.
2096   Type *RetTy = I->getType();
2097   MVT RetVT;
2098   if (RetTy->isVoidTy())
2099     RetVT = MVT::isVoid;
2100   else if (!isTypeLegal(RetTy, RetVT) && RetVT != MVT::i16 &&
2101            RetVT != MVT::i8  && RetVT != MVT::i1)
2102     return false;
2103
2104   // TODO: For now if we have long calls specified we don't handle the call.
2105   if (EnableARMLongCalls) return false;
2106
2107   // Set up the argument vectors.
2108   SmallVector<Value*, 8> Args;
2109   SmallVector<unsigned, 8> ArgRegs;
2110   SmallVector<MVT, 8> ArgVTs;
2111   SmallVector<ISD::ArgFlagsTy, 8> ArgFlags;
2112   Args.reserve(CS.arg_size());
2113   ArgRegs.reserve(CS.arg_size());
2114   ArgVTs.reserve(CS.arg_size());
2115   ArgFlags.reserve(CS.arg_size());
2116   for (ImmutableCallSite::arg_iterator i = CS.arg_begin(), e = CS.arg_end();
2117        i != e; ++i) {
2118     // If we're lowering a memory intrinsic instead of a regular call, skip the
2119     // last two arguments, which shouldn't be passed to the underlying function.
2120     if (IntrMemName && e-i <= 2)
2121       break;
2122
2123     unsigned Arg = getRegForValue(*i);
2124     if (Arg == 0)
2125       return false;
2126     ISD::ArgFlagsTy Flags;
2127     unsigned AttrInd = i - CS.arg_begin() + 1;
2128     if (CS.paramHasAttr(AttrInd, Attribute::SExt))
2129       Flags.setSExt();
2130     if (CS.paramHasAttr(AttrInd, Attribute::ZExt))
2131       Flags.setZExt();
2132
2133     // FIXME: Only handle *easy* calls for now.
2134     if (CS.paramHasAttr(AttrInd, Attribute::InReg) ||
2135         CS.paramHasAttr(AttrInd, Attribute::StructRet) ||
2136         CS.paramHasAttr(AttrInd, Attribute::Nest) ||
2137         CS.paramHasAttr(AttrInd, Attribute::ByVal))
2138       return false;
2139
2140     Type *ArgTy = (*i)->getType();
2141     MVT ArgVT;
2142     if (!isTypeLegal(ArgTy, ArgVT) && ArgVT != MVT::i16 && ArgVT != MVT::i8 &&
2143         ArgVT != MVT::i1)
2144       return false;
2145     unsigned OriginalAlignment = TD.getABITypeAlignment(ArgTy);
2146     Flags.setOrigAlign(OriginalAlignment);
2147
2148     Args.push_back(*i);
2149     ArgRegs.push_back(Arg);
2150     ArgVTs.push_back(ArgVT);
2151     ArgFlags.push_back(Flags);
2152   }
2153
2154   // Handle the arguments now that we've gotten them.
2155   SmallVector<unsigned, 4> RegArgs;
2156   unsigned NumBytes;
2157   if (!ProcessCallArgs(Args, ArgRegs, ArgVTs, ArgFlags, RegArgs, CC, NumBytes))
2158     return false;
2159
2160   // Issue the call, BLr9 for darwin, BL otherwise.
2161   // TODO: Turn this into the table of arm call ops.
2162   MachineInstrBuilder MIB;
2163   unsigned CallOpc = ARMSelectCallOp(GV);
2164   // Explicitly adding the predicate here.
2165   if(isThumb2) {
2166     // Explicitly adding the predicate here.
2167     MIB = AddDefaultPred(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
2168                                  TII.get(CallOpc)));
2169     if (!IntrMemName)
2170       MIB.addGlobalAddress(GV, 0, 0);
2171     else
2172       MIB.addExternalSymbol(IntrMemName, 0);
2173   } else {
2174     if (!IntrMemName)
2175       // Explicitly adding the predicate here.
2176       MIB = AddDefaultPred(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
2177                                    TII.get(CallOpc))
2178             .addGlobalAddress(GV, 0, 0));
2179     else
2180       MIB = AddDefaultPred(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
2181                                    TII.get(CallOpc))
2182             .addExternalSymbol(IntrMemName, 0));
2183   }
2184
2185   // Add implicit physical register uses to the call.
2186   for (unsigned i = 0, e = RegArgs.size(); i != e; ++i)
2187     MIB.addReg(RegArgs[i]);
2188
2189   // Finish off the call including any return values.
2190   SmallVector<unsigned, 4> UsedRegs;
2191   if (!FinishCall(RetVT, UsedRegs, I, CC, NumBytes)) return false;
2192
2193   // Set all unused physreg defs as dead.
2194   static_cast<MachineInstr *>(MIB)->setPhysRegsDeadExcept(UsedRegs, TRI);
2195
2196   return true;
2197 }
2198
2199 bool ARMFastISel::ARMIsMemCpySmall(uint64_t Len) {
2200   return Len <= 16;
2201 }
2202
2203 bool ARMFastISel::ARMTryEmitSmallMemCpy(Address Dest, Address Src, uint64_t Len) {
2204   // Make sure we don't bloat code by inlining very large memcpy's.
2205   if (!ARMIsMemCpySmall(Len))
2206     return false;
2207
2208   // We don't care about alignment here since we just emit integer accesses.
2209   while (Len) {
2210     MVT VT;
2211     if (Len >= 4)
2212       VT = MVT::i32;
2213     else if (Len >= 2)
2214       VT = MVT::i16;
2215     else {
2216       assert(Len == 1);
2217       VT = MVT::i8;
2218     }
2219
2220     bool RV;
2221     unsigned ResultReg;
2222     RV = ARMEmitLoad(VT, ResultReg, Src);
2223     assert (RV = true && "Should be able to handle this load.");
2224     RV = ARMEmitStore(VT, ResultReg, Dest);
2225     assert (RV = true && "Should be able to handle this store.");
2226
2227     unsigned Size = VT.getSizeInBits()/8;
2228     Len -= Size;
2229     Dest.Offset += Size;
2230     Src.Offset += Size;
2231   }
2232
2233   return true;
2234 }
2235
2236 bool ARMFastISel::SelectIntrinsicCall(const IntrinsicInst &I) {
2237   // FIXME: Handle more intrinsics.
2238   switch (I.getIntrinsicID()) {
2239   default: return false;
2240   case Intrinsic::memcpy:
2241   case Intrinsic::memmove: {
2242     const MemTransferInst &MTI = cast<MemTransferInst>(I);
2243     // Don't handle volatile.
2244     if (MTI.isVolatile())
2245       return false;
2246
2247     // Disable inlining for memmove before calls to ComputeAddress.  Otherwise,
2248     // we would emit dead code because we don't currently handle memmoves.
2249     bool isMemCpy = (I.getIntrinsicID() == Intrinsic::memcpy);
2250     if (isa<ConstantInt>(MTI.getLength()) && isMemCpy) {
2251       // Small memcpy's are common enough that we want to do them without a call
2252       // if possible.
2253       uint64_t Len = cast<ConstantInt>(MTI.getLength())->getZExtValue();
2254       if (ARMIsMemCpySmall(Len)) {
2255         Address Dest, Src;
2256         if (!ARMComputeAddress(MTI.getRawDest(), Dest) ||
2257             !ARMComputeAddress(MTI.getRawSource(), Src))
2258           return false;
2259         if (ARMTryEmitSmallMemCpy(Dest, Src, Len))
2260           return true;
2261       }
2262     }
2263
2264     if (!MTI.getLength()->getType()->isIntegerTy(32))
2265       return false;
2266
2267     if (MTI.getSourceAddressSpace() > 255 || MTI.getDestAddressSpace() > 255)
2268       return false;
2269
2270     const char *IntrMemName = isa<MemCpyInst>(I) ? "memcpy" : "memmove";
2271     return SelectCall(&I, IntrMemName);
2272   }
2273   case Intrinsic::memset: {
2274     const MemSetInst &MSI = cast<MemSetInst>(I);
2275     // Don't handle volatile.
2276     if (MSI.isVolatile())
2277       return false;
2278
2279     if (!MSI.getLength()->getType()->isIntegerTy(32))
2280       return false;
2281
2282     if (MSI.getDestAddressSpace() > 255)
2283       return false;
2284
2285     return SelectCall(&I, "memset");
2286   }
2287   }
2288   return false;
2289 }
2290
2291 bool ARMFastISel::SelectTrunc(const Instruction *I) {
2292   // The high bits for a type smaller than the register size are assumed to be
2293   // undefined.
2294   Value *Op = I->getOperand(0);
2295
2296   EVT SrcVT, DestVT;
2297   SrcVT = TLI.getValueType(Op->getType(), true);
2298   DestVT = TLI.getValueType(I->getType(), true);
2299
2300   if (SrcVT != MVT::i32 && SrcVT != MVT::i16 && SrcVT != MVT::i8)
2301     return false;
2302   if (DestVT != MVT::i16 && DestVT != MVT::i8 && DestVT != MVT::i1)
2303     return false;
2304
2305   unsigned SrcReg = getRegForValue(Op);
2306   if (!SrcReg) return false;
2307
2308   // Because the high bits are undefined, a truncate doesn't generate
2309   // any code.
2310   UpdateValueMap(I, SrcReg);
2311   return true;
2312 }
2313
2314 unsigned ARMFastISel::ARMEmitIntExt(EVT SrcVT, unsigned SrcReg, EVT DestVT,
2315                                     bool isZExt) {
2316   if (DestVT != MVT::i32 && DestVT != MVT::i16 && DestVT != MVT::i8)
2317     return 0;
2318
2319   unsigned Opc;
2320   bool isBoolZext = false;
2321   if (!SrcVT.isSimple()) return 0;
2322   switch (SrcVT.getSimpleVT().SimpleTy) {
2323   default: return 0;
2324   case MVT::i16:
2325     if (!Subtarget->hasV6Ops()) return 0;
2326     if (isZExt)
2327       Opc = isThumb2 ? ARM::t2UXTH : ARM::UXTH;
2328     else
2329       Opc = isThumb2 ? ARM::t2SXTH : ARM::SXTH;
2330     break;
2331   case MVT::i8:
2332     if (!Subtarget->hasV6Ops()) return 0;
2333     if (isZExt)
2334       Opc = isThumb2 ? ARM::t2UXTB : ARM::UXTB;
2335     else
2336       Opc = isThumb2 ? ARM::t2SXTB : ARM::SXTB;
2337     break;
2338   case MVT::i1:
2339     if (isZExt) {
2340       Opc = isThumb2 ? ARM::t2ANDri : ARM::ANDri;
2341       isBoolZext = true;
2342       break;
2343     }
2344     return 0;
2345   }
2346
2347   unsigned ResultReg = createResultReg(TLI.getRegClassFor(MVT::i32));
2348   MachineInstrBuilder MIB;
2349   MIB = BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(Opc), ResultReg)
2350         .addReg(SrcReg);
2351   if (isBoolZext)
2352     MIB.addImm(1);
2353   else
2354     MIB.addImm(0);
2355   AddOptionalDefs(MIB);
2356   return ResultReg;
2357 }
2358
2359 bool ARMFastISel::SelectIntExt(const Instruction *I) {
2360   // On ARM, in general, integer casts don't involve legal types; this code
2361   // handles promotable integers.
2362   Type *DestTy = I->getType();
2363   Value *Src = I->getOperand(0);
2364   Type *SrcTy = Src->getType();
2365
2366   EVT SrcVT, DestVT;
2367   SrcVT = TLI.getValueType(SrcTy, true);
2368   DestVT = TLI.getValueType(DestTy, true);
2369
2370   bool isZExt = isa<ZExtInst>(I);
2371   unsigned SrcReg = getRegForValue(Src);
2372   if (!SrcReg) return false;
2373
2374   unsigned ResultReg = ARMEmitIntExt(SrcVT, SrcReg, DestVT, isZExt);
2375   if (ResultReg == 0) return false;
2376   UpdateValueMap(I, ResultReg);
2377   return true;
2378 }
2379
2380 // TODO: SoftFP support.
2381 bool ARMFastISel::TargetSelectInstruction(const Instruction *I) {
2382
2383   switch (I->getOpcode()) {
2384     case Instruction::Load:
2385       return SelectLoad(I);
2386     case Instruction::Store:
2387       return SelectStore(I);
2388     case Instruction::Br:
2389       return SelectBranch(I);
2390     case Instruction::ICmp:
2391     case Instruction::FCmp:
2392       return SelectCmp(I);
2393     case Instruction::FPExt:
2394       return SelectFPExt(I);
2395     case Instruction::FPTrunc:
2396       return SelectFPTrunc(I);
2397     case Instruction::SIToFP:
2398       return SelectSIToFP(I);
2399     case Instruction::FPToSI:
2400       return SelectFPToSI(I);
2401     case Instruction::FAdd:
2402       return SelectBinaryOp(I, ISD::FADD);
2403     case Instruction::FSub:
2404       return SelectBinaryOp(I, ISD::FSUB);
2405     case Instruction::FMul:
2406       return SelectBinaryOp(I, ISD::FMUL);
2407     case Instruction::SDiv:
2408       return SelectSDiv(I);
2409     case Instruction::SRem:
2410       return SelectSRem(I);
2411     case Instruction::Call:
2412       if (const IntrinsicInst *II = dyn_cast<IntrinsicInst>(I))
2413         return SelectIntrinsicCall(*II);
2414       return SelectCall(I);
2415     case Instruction::Select:
2416       return SelectSelect(I);
2417     case Instruction::Ret:
2418       return SelectRet(I);
2419     case Instruction::Trunc:
2420       return SelectTrunc(I);
2421     case Instruction::ZExt:
2422     case Instruction::SExt:
2423       return SelectIntExt(I);
2424     default: break;
2425   }
2426   return false;
2427 }
2428
2429 /// TryToFoldLoad - The specified machine instr operand is a vreg, and that
2430 /// vreg is being provided by the specified load instruction.  If possible,
2431 /// try to fold the load as an operand to the instruction, returning true if
2432 /// successful.
2433 bool ARMFastISel::TryToFoldLoad(MachineInstr *MI, unsigned OpNo,
2434                                 const LoadInst *LI) {
2435   // Verify we have a legal type before going any further.
2436   MVT VT;
2437   if (!isLoadTypeLegal(LI->getType(), VT))
2438     return false;
2439
2440   // Combine load followed by zero- or sign-extend.
2441   // ldrb r1, [r0]       ldrb r1, [r0]
2442   // uxtb r2, r1     =>
2443   // mov  r3, r2         mov  r3, r1
2444   bool isZExt = true;
2445   switch(MI->getOpcode()) {
2446     default: return false;
2447     case ARM::SXTH:
2448     case ARM::t2SXTH:
2449       isZExt = false;
2450     case ARM::UXTH:
2451     case ARM::t2UXTH:
2452       if (VT != MVT::i16)
2453         return false;
2454     break;
2455     case ARM::SXTB:
2456     case ARM::t2SXTB:
2457       isZExt = false;
2458     case ARM::UXTB:
2459     case ARM::t2UXTB:
2460       if (VT != MVT::i8)
2461         return false;
2462     break;
2463   }
2464   // See if we can handle this address.
2465   Address Addr;
2466   if (!ARMComputeAddress(LI->getOperand(0), Addr)) return false;
2467
2468   unsigned ResultReg = MI->getOperand(0).getReg();
2469   if (!ARMEmitLoad(VT, ResultReg, Addr, isZExt, false))
2470     return false;
2471   MI->eraseFromParent();
2472   return true;
2473 }
2474
2475 namespace llvm {
2476   llvm::FastISel *ARM::createFastISel(FunctionLoweringInfo &funcInfo) {
2477     // Completely untested on non-darwin.
2478     const TargetMachine &TM = funcInfo.MF->getTarget();
2479
2480     // Darwin and thumb1 only for now.
2481     const ARMSubtarget *Subtarget = &TM.getSubtarget<ARMSubtarget>();
2482     if (Subtarget->isTargetDarwin() && !Subtarget->isThumb1Only() &&
2483         !DisableARMFastISel)
2484       return new ARMFastISel(funcInfo);
2485     return 0;
2486   }
2487 }