lib/Target/ARM/ARMFastISel.cpp

   1 //===-- ARMFastISel.cpp - ARM FastISel implementation ---------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the ARM-specific support for the FastISel class. Some
  11 // of the target-specific code is generated by tablegen in the file
  12 // ARMGenFastISel.inc, which is #included here.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 #include "ARM.h"
  17 #include "ARMBaseInstrInfo.h"
  18 #include "ARMCallingConv.h"
  19 #include "ARMConstantPoolValue.h"
  20 #include "ARMSubtarget.h"
  21 #include "ARMTargetMachine.h"
  22 #include "MCTargetDesc/ARMAddressingModes.h"
  23 #include "llvm/CallingConv.h"
  24 #include "llvm/CodeGen/Analysis.h"
  25 #include "llvm/CodeGen/FastISel.h"
  26 #include "llvm/CodeGen/FunctionLoweringInfo.h"
  27 #include "llvm/CodeGen/MachineConstantPool.h"
  28 #include "llvm/CodeGen/MachineFrameInfo.h"
  29 #include "llvm/CodeGen/MachineInstrBuilder.h"
  30 #include "llvm/CodeGen/MachineMemOperand.h"
  31 #include "llvm/CodeGen/MachineModuleInfo.h"
  32 #include "llvm/CodeGen/MachineRegisterInfo.h"
  33 #include "llvm/DataLayout.h"
  34 #include "llvm/DerivedTypes.h"
  35 #include "llvm/GlobalVariable.h"
  36 #include "llvm/Instructions.h"
  37 #include "llvm/IntrinsicInst.h"
  38 #include "llvm/Module.h"
  39 #include "llvm/Operator.h"
  40 #include "llvm/Support/CallSite.h"
  41 #include "llvm/Support/CommandLine.h"
  42 #include "llvm/Support/ErrorHandling.h"
  43 #include "llvm/Support/GetElementPtrTypeIterator.h"
  44 #include "llvm/Target/TargetInstrInfo.h"
  45 #include "llvm/Target/TargetLowering.h"
  46 #include "llvm/Target/TargetMachine.h"
  47 #include "llvm/Target/TargetOptions.h"
  48 using namespace llvm;
  49
  50 extern cl::opt<bool> EnableARMLongCalls;
  51
  52 namespace {
  53
  54   // All possible address modes, plus some.
  55   typedef struct Address {
  56     enum {
  57       RegBase,
  58       FrameIndexBase
  59     } BaseType;
  60
  61     union {
  62       unsigned Reg;
  63       int FI;
  64     } Base;
  65
  66     int Offset;
  67
  68     // Innocuous defaults for our address.
  69     Address()
  70      : BaseType(RegBase), Offset(0) {
  71        Base.Reg = 0;
  72      }
  73   } Address;
  74
  75 class ARMFastISel : public FastISel {
  76
  77   /// Subtarget - Keep a pointer to the ARMSubtarget around so that we can
  78   /// make the right decision when generating code for different targets.
  79   const ARMSubtarget *Subtarget;
  80   const TargetMachine &TM;
  81   const TargetInstrInfo &TII;
  82   const TargetLowering &TLI;
  83   ARMFunctionInfo *AFI;
  84
  85   // Convenience variables to avoid some queries.
  86   bool isThumb2;
  87   LLVMContext *Context;
  88
  89   public:
  90     explicit ARMFastISel(FunctionLoweringInfo &funcInfo,
  91                          const TargetLibraryInfo *libInfo)
  92     : FastISel(funcInfo, libInfo),
  93       TM(funcInfo.MF->getTarget()),
  94       TII(*TM.getInstrInfo()),
  95       TLI(*TM.getTargetLowering()) {
  96       Subtarget = &TM.getSubtarget<ARMSubtarget>();
  97       AFI = funcInfo.MF->getInfo<ARMFunctionInfo>();
  98       isThumb2 = AFI->isThumbFunction();
  99       Context = &funcInfo.Fn->getContext();
 100     }
 101
 102     // Code from FastISel.cpp.
 103   private:
 104     unsigned FastEmitInst_(unsigned MachineInstOpcode,
 105                            const TargetRegisterClass *RC);
 106     unsigned FastEmitInst_r(unsigned MachineInstOpcode,
 107                             const TargetRegisterClass *RC,
 108                             unsigned Op0, bool Op0IsKill);
 109     unsigned FastEmitInst_rr(unsigned MachineInstOpcode,
 110                              const TargetRegisterClass *RC,
 111                              unsigned Op0, bool Op0IsKill,
 112                              unsigned Op1, bool Op1IsKill);
 113     unsigned FastEmitInst_rrr(unsigned MachineInstOpcode,
 114                               const TargetRegisterClass *RC,
 115                               unsigned Op0, bool Op0IsKill,
 116                               unsigned Op1, bool Op1IsKill,
 117                               unsigned Op2, bool Op2IsKill);
 118     unsigned FastEmitInst_ri(unsigned MachineInstOpcode,
 119                              const TargetRegisterClass *RC,
 120                              unsigned Op0, bool Op0IsKill,
 121                              uint64_t Imm);
 122     unsigned FastEmitInst_rf(unsigned MachineInstOpcode,
 123                              const TargetRegisterClass *RC,
 124                              unsigned Op0, bool Op0IsKill,
 125                              const ConstantFP *FPImm);
 126     unsigned FastEmitInst_rri(unsigned MachineInstOpcode,
 127                               const TargetRegisterClass *RC,
 128                               unsigned Op0, bool Op0IsKill,
 129                               unsigned Op1, bool Op1IsKill,
 130                               uint64_t Imm);
 131     unsigned FastEmitInst_i(unsigned MachineInstOpcode,
 132                             const TargetRegisterClass *RC,
 133                             uint64_t Imm);
 134     unsigned FastEmitInst_ii(unsigned MachineInstOpcode,
 135                              const TargetRegisterClass *RC,
 136                              uint64_t Imm1, uint64_t Imm2);
 137
 138     unsigned FastEmitInst_extractsubreg(MVT RetVT,
 139                                         unsigned Op0, bool Op0IsKill,
 140                                         uint32_t Idx);
 141
 142     // Backend specific FastISel code.
 143   private:
 144     virtual bool TargetSelectInstruction(const Instruction *I);
 145     virtual unsigned TargetMaterializeConstant(const Constant *C);
 146     virtual unsigned TargetMaterializeAlloca(const AllocaInst *AI);
 147     virtual bool TryToFoldLoad(MachineInstr *MI, unsigned OpNo,
 148                                const LoadInst *LI);
 149   private:
 150   #include "ARMGenFastISel.inc"
 151
 152     // Instruction selection routines.
 153   private:
 154     bool SelectLoad(const Instruction *I);
 155     bool SelectStore(const Instruction *I);
 156     bool SelectBranch(const Instruction *I);
 157     bool SelectIndirectBr(const Instruction *I);
 158     bool SelectCmp(const Instruction *I);
 159     bool SelectFPExt(const Instruction *I);
 160     bool SelectFPTrunc(const Instruction *I);
 161     bool SelectBinaryIntOp(const Instruction *I, unsigned ISDOpcode);
 162     bool SelectBinaryFPOp(const Instruction *I, unsigned ISDOpcode);
 163     bool SelectIToFP(const Instruction *I, bool isSigned);
 164     bool SelectFPToI(const Instruction *I, bool isSigned);
 165     bool SelectDiv(const Instruction *I, bool isSigned);
 166     bool SelectRem(const Instruction *I, bool isSigned);
 167     bool SelectCall(const Instruction *I, const char *IntrMemName);
 168     bool SelectIntrinsicCall(const IntrinsicInst &I);
 169     bool SelectSelect(const Instruction *I);
 170     bool SelectRet(const Instruction *I);
 171     bool SelectTrunc(const Instruction *I);
 172     bool SelectIntExt(const Instruction *I);
 173     bool SelectShift(const Instruction *I, ARM_AM::ShiftOpc ShiftTy);
 174
 175     // Utility routines.
 176   private:
 177     bool isTypeLegal(Type *Ty, MVT &VT);
 178     bool isLoadTypeLegal(Type *Ty, MVT &VT);
 179     bool ARMEmitCmp(const Value *Src1Value, const Value *Src2Value,
 180                     bool isZExt);
 181     bool ARMEmitLoad(MVT VT, unsigned &ResultReg, Address &Addr,
 182                      unsigned Alignment = 0, bool isZExt = true,
 183                      bool allocReg = true);
 184     bool ARMEmitStore(MVT VT, unsigned SrcReg, Address &Addr,
 185                       unsigned Alignment = 0);
 186     bool ARMComputeAddress(const Value *Obj, Address &Addr);
 187     void ARMSimplifyAddress(Address &Addr, EVT VT, bool useAM3);
 188     bool ARMIsMemCpySmall(uint64_t Len);
 189     bool ARMTryEmitSmallMemCpy(Address Dest, Address Src, uint64_t Len,
 190                                unsigned Alignment);
 191     unsigned ARMEmitIntExt(MVT SrcVT, unsigned SrcReg, MVT DestVT, bool isZExt);
 192     unsigned ARMMaterializeFP(const ConstantFP *CFP, MVT VT);
 193     unsigned ARMMaterializeInt(const Constant *C, MVT VT);
 194     unsigned ARMMaterializeGV(const GlobalValue *GV, MVT VT);
 195     unsigned ARMMoveToFPReg(MVT VT, unsigned SrcReg);
 196     unsigned ARMMoveToIntReg(MVT VT, unsigned SrcReg);
 197     unsigned ARMSelectCallOp(bool UseReg);
 198     unsigned ARMLowerPICELF(const GlobalValue *GV, unsigned Align, MVT VT);
 199
 200     // Call handling routines.
 201   private:
 202     CCAssignFn *CCAssignFnForCall(CallingConv::ID CC,
 203                                   bool Return,
 204                                   bool isVarArg);
 205     bool ProcessCallArgs(SmallVectorImpl<Value*> &Args,
 206                          SmallVectorImpl<unsigned> &ArgRegs,
 207                          SmallVectorImpl<MVT> &ArgVTs,
 208                          SmallVectorImpl<ISD::ArgFlagsTy> &ArgFlags,
 209                          SmallVectorImpl<unsigned> &RegArgs,
 210                          CallingConv::ID CC,
 211                          unsigned &NumBytes,
 212                          bool isVarArg);
 213     unsigned getLibcallReg(const Twine &Name);
 214     bool FinishCall(MVT RetVT, SmallVectorImpl<unsigned> &UsedRegs,
 215                     const Instruction *I, CallingConv::ID CC,
 216                     unsigned &NumBytes, bool isVarArg);
 217     bool ARMEmitLibcall(const Instruction *I, RTLIB::Libcall Call);
 218
 219     // OptionalDef handling routines.
 220   private:
 221     bool isARMNEONPred(const MachineInstr *MI);
 222     bool DefinesOptionalPredicate(MachineInstr *MI, bool *CPSR);
 223     const MachineInstrBuilder &AddOptionalDefs(const MachineInstrBuilder &MIB);
 224     void AddLoadStoreOperands(EVT VT, Address &Addr,
 225                               const MachineInstrBuilder &MIB,
 226                               unsigned Flags, bool useAM3);
 227 };
 228
 229 } // end anonymous namespace
 230
 231 #include "ARMGenCallingConv.inc"
 232
 233 // DefinesOptionalPredicate - This is different from DefinesPredicate in that
 234 // we don't care about implicit defs here, just places we'll need to add a
 235 // default CCReg argument. Sets CPSR if we're setting CPSR instead of CCR.
 236 bool ARMFastISel::DefinesOptionalPredicate(MachineInstr *MI, bool *CPSR) {
 237   if (!MI->hasOptionalDef())
 238     return false;
 239
 240   // Look to see if our OptionalDef is defining CPSR or CCR.
 241   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
 242     const MachineOperand &MO = MI->getOperand(i);
 243     if (!MO.isReg() || !MO.isDef()) continue;
 244     if (MO.getReg() == ARM::CPSR)
 245       *CPSR = true;
 246   }
 247   return true;
 248 }
 249
 250 bool ARMFastISel::isARMNEONPred(const MachineInstr *MI) {
 251   const MCInstrDesc &MCID = MI->getDesc();
 252
 253   // If we're a thumb2 or not NEON function we were handled via isPredicable.
 254   if ((MCID.TSFlags & ARMII::DomainMask) != ARMII::DomainNEON ||
 255        AFI->isThumb2Function())
 256     return false;
 257
 258   for (unsigned i = 0, e = MCID.getNumOperands(); i != e; ++i)
 259     if (MCID.OpInfo[i].isPredicate())
 260       return true;
 261
 262   return false;
 263 }
 264
 265 // If the machine is predicable go ahead and add the predicate operands, if
 266 // it needs default CC operands add those.
 267 // TODO: If we want to support thumb1 then we'll need to deal with optional
 268 // CPSR defs that need to be added before the remaining operands. See s_cc_out
 269 // for descriptions why.
 270 const MachineInstrBuilder &
 271 ARMFastISel::AddOptionalDefs(const MachineInstrBuilder &MIB) {
 272   MachineInstr *MI = &*MIB;
 273
 274   // Do we use a predicate? or...
 275   // Are we NEON in ARM mode and have a predicate operand? If so, I know
 276   // we're not predicable but add it anyways.
 277   if (TII.isPredicable(MI) || isARMNEONPred(MI))
 278     AddDefaultPred(MIB);
 279
 280   // Do we optionally set a predicate?  Preds is size > 0 iff the predicate
 281   // defines CPSR. All other OptionalDefines in ARM are the CCR register.
 282   bool CPSR = false;
 283   if (DefinesOptionalPredicate(MI, &CPSR)) {
 284     if (CPSR)
 285       AddDefaultT1CC(MIB);
 286     else
 287       AddDefaultCC(MIB);
 288   }
 289   return MIB;
 290 }
 291
 292 unsigned ARMFastISel::FastEmitInst_(unsigned MachineInstOpcode,
 293                                     const TargetRegisterClass* RC) {
 294   unsigned ResultReg = createResultReg(RC);
 295   const MCInstrDesc &II = TII.get(MachineInstOpcode);
 296
 297   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II, ResultReg));
 298   return ResultReg;
 299 }
 300
 301 unsigned ARMFastISel::FastEmitInst_r(unsigned MachineInstOpcode,
 302                                      const TargetRegisterClass *RC,
 303                                      unsigned Op0, bool Op0IsKill) {
 304   unsigned ResultReg = createResultReg(RC);
 305   const MCInstrDesc &II = TII.get(MachineInstOpcode);
 306
 307   if (II.getNumDefs() >= 1) {
 308     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II, ResultReg)
 309                    .addReg(Op0, Op0IsKill * RegState::Kill));
 310   } else {
 311     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II)
 312                    .addReg(Op0, Op0IsKill * RegState::Kill));
 313     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 314                    TII.get(TargetOpcode::COPY), ResultReg)
 315                    .addReg(II.ImplicitDefs[0]));
 316   }
 317   return ResultReg;
 318 }
 319
 320 unsigned ARMFastISel::FastEmitInst_rr(unsigned MachineInstOpcode,
 321                                       const TargetRegisterClass *RC,
 322                                       unsigned Op0, bool Op0IsKill,
 323                                       unsigned Op1, bool Op1IsKill) {
 324   unsigned ResultReg = createResultReg(RC);
 325   const MCInstrDesc &II = TII.get(MachineInstOpcode);
 326
 327   if (II.getNumDefs() >= 1) {
 328     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II, ResultReg)
 329                    .addReg(Op0, Op0IsKill * RegState::Kill)
 330                    .addReg(Op1, Op1IsKill * RegState::Kill));
 331   } else {
 332     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II)
 333                    .addReg(Op0, Op0IsKill * RegState::Kill)
 334                    .addReg(Op1, Op1IsKill * RegState::Kill));
 335     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 336                            TII.get(TargetOpcode::COPY), ResultReg)
 337                    .addReg(II.ImplicitDefs[0]));
 338   }
 339   return ResultReg;
 340 }
 341
 342 unsigned ARMFastISel::FastEmitInst_rrr(unsigned MachineInstOpcode,
 343                                        const TargetRegisterClass *RC,
 344                                        unsigned Op0, bool Op0IsKill,
 345                                        unsigned Op1, bool Op1IsKill,
 346                                        unsigned Op2, bool Op2IsKill) {
 347   unsigned ResultReg = createResultReg(RC);
 348   const MCInstrDesc &II = TII.get(MachineInstOpcode);
 349
 350   if (II.getNumDefs() >= 1) {
 351     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II, ResultReg)
 352                    .addReg(Op0, Op0IsKill * RegState::Kill)
 353                    .addReg(Op1, Op1IsKill * RegState::Kill)
 354                    .addReg(Op2, Op2IsKill * RegState::Kill));
 355   } else {
 356     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II)
 357                    .addReg(Op0, Op0IsKill * RegState::Kill)
 358                    .addReg(Op1, Op1IsKill * RegState::Kill)
 359                    .addReg(Op2, Op2IsKill * RegState::Kill));
 360     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 361                            TII.get(TargetOpcode::COPY), ResultReg)
 362                    .addReg(II.ImplicitDefs[0]));
 363   }
 364   return ResultReg;
 365 }
 366
 367 unsigned ARMFastISel::FastEmitInst_ri(unsigned MachineInstOpcode,
 368                                       const TargetRegisterClass *RC,
 369                                       unsigned Op0, bool Op0IsKill,
 370                                       uint64_t Imm) {
 371   unsigned ResultReg = createResultReg(RC);
 372   const MCInstrDesc &II = TII.get(MachineInstOpcode);
 373
 374   if (II.getNumDefs() >= 1) {
 375     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II, ResultReg)
 376                    .addReg(Op0, Op0IsKill * RegState::Kill)
 377                    .addImm(Imm));
 378   } else {
 379     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II)
 380                    .addReg(Op0, Op0IsKill * RegState::Kill)
 381                    .addImm(Imm));
 382     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 383                            TII.get(TargetOpcode::COPY), ResultReg)
 384                    .addReg(II.ImplicitDefs[0]));
 385   }
 386   return ResultReg;
 387 }
 388
 389 unsigned ARMFastISel::FastEmitInst_rf(unsigned MachineInstOpcode,
 390                                       const TargetRegisterClass *RC,
 391                                       unsigned Op0, bool Op0IsKill,
 392                                       const ConstantFP *FPImm) {
 393   unsigned ResultReg = createResultReg(RC);
 394   const MCInstrDesc &II = TII.get(MachineInstOpcode);
 395
 396   if (II.getNumDefs() >= 1) {
 397     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II, ResultReg)
 398                    .addReg(Op0, Op0IsKill * RegState::Kill)
 399                    .addFPImm(FPImm));
 400   } else {
 401     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II)
 402                    .addReg(Op0, Op0IsKill * RegState::Kill)
 403                    .addFPImm(FPImm));
 404     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 405                            TII.get(TargetOpcode::COPY), ResultReg)
 406                    .addReg(II.ImplicitDefs[0]));
 407   }
 408   return ResultReg;
 409 }
 410
 411 unsigned ARMFastISel::FastEmitInst_rri(unsigned MachineInstOpcode,
 412                                        const TargetRegisterClass *RC,
 413                                        unsigned Op0, bool Op0IsKill,
 414                                        unsigned Op1, bool Op1IsKill,
 415                                        uint64_t Imm) {
 416   unsigned ResultReg = createResultReg(RC);
 417   const MCInstrDesc &II = TII.get(MachineInstOpcode);
 418
 419   if (II.getNumDefs() >= 1) {
 420     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II, ResultReg)
 421                    .addReg(Op0, Op0IsKill * RegState::Kill)
 422                    .addReg(Op1, Op1IsKill * RegState::Kill)
 423                    .addImm(Imm));
 424   } else {
 425     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II)
 426                    .addReg(Op0, Op0IsKill * RegState::Kill)
 427                    .addReg(Op1, Op1IsKill * RegState::Kill)
 428                    .addImm(Imm));
 429     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 430                            TII.get(TargetOpcode::COPY), ResultReg)
 431                    .addReg(II.ImplicitDefs[0]));
 432   }
 433   return ResultReg;
 434 }
 435
 436 unsigned ARMFastISel::FastEmitInst_i(unsigned MachineInstOpcode,
 437                                      const TargetRegisterClass *RC,
 438                                      uint64_t Imm) {
 439   unsigned ResultReg = createResultReg(RC);
 440   const MCInstrDesc &II = TII.get(MachineInstOpcode);
 441
 442   if (II.getNumDefs() >= 1) {
 443     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II, ResultReg)
 444                    .addImm(Imm));
 445   } else {
 446     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II)
 447                    .addImm(Imm));
 448     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 449                            TII.get(TargetOpcode::COPY), ResultReg)
 450                    .addReg(II.ImplicitDefs[0]));
 451   }
 452   return ResultReg;
 453 }
 454
 455 unsigned ARMFastISel::FastEmitInst_ii(unsigned MachineInstOpcode,
 456                                       const TargetRegisterClass *RC,
 457                                       uint64_t Imm1, uint64_t Imm2) {
 458   unsigned ResultReg = createResultReg(RC);
 459   const MCInstrDesc &II = TII.get(MachineInstOpcode);
 460
 461   if (II.getNumDefs() >= 1) {
 462     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II, ResultReg)
 463                     .addImm(Imm1).addImm(Imm2));
 464   } else {
 465     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II)
 466                     .addImm(Imm1).addImm(Imm2));
 467     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 468                             TII.get(TargetOpcode::COPY),
 469                             ResultReg)
 470                     .addReg(II.ImplicitDefs[0]));
 471   }
 472   return ResultReg;
 473 }
 474
 475 unsigned ARMFastISel::FastEmitInst_extractsubreg(MVT RetVT,
 476                                                  unsigned Op0, bool Op0IsKill,
 477                                                  uint32_t Idx) {
 478   unsigned ResultReg = createResultReg(TLI.getRegClassFor(RetVT));
 479   assert(TargetRegisterInfo::isVirtualRegister(Op0) &&
 480          "Cannot yet extract from physregs");
 481
 482   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt,
 483                           DL, TII.get(TargetOpcode::COPY), ResultReg)
 484                   .addReg(Op0, getKillRegState(Op0IsKill), Idx));
 485   return ResultReg;
 486 }
 487
 488 // TODO: Don't worry about 64-bit now, but when this is fixed remove the
 489 // checks from the various callers.
 490 unsigned ARMFastISel::ARMMoveToFPReg(MVT VT, unsigned SrcReg) {
 491   if (VT == MVT::f64) return 0;
 492
 493   unsigned MoveReg = createResultReg(TLI.getRegClassFor(VT));
 494   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 495                           TII.get(ARM::VMOVSR), MoveReg)
 496                   .addReg(SrcReg));
 497   return MoveReg;
 498 }
 499
 500 unsigned ARMFastISel::ARMMoveToIntReg(MVT VT, unsigned SrcReg) {
 501   if (VT == MVT::i64) return 0;
 502
 503   unsigned MoveReg = createResultReg(TLI.getRegClassFor(VT));
 504   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 505                           TII.get(ARM::VMOVRS), MoveReg)
 506                   .addReg(SrcReg));
 507   return MoveReg;
 508 }
 509
 510 // For double width floating point we need to materialize two constants
 511 // (the high and the low) into integer registers then use a move to get
 512 // the combined constant into an FP reg.
 513 unsigned ARMFastISel::ARMMaterializeFP(const ConstantFP *CFP, MVT VT) {
 514   const APFloat Val = CFP->getValueAPF();
 515   bool is64bit = VT == MVT::f64;
 516
 517   // This checks to see if we can use VFP3 instructions to materialize
 518   // a constant, otherwise we have to go through the constant pool.
 519   if (TLI.isFPImmLegal(Val, VT)) {
 520     int Imm;
 521     unsigned Opc;
 522     if (is64bit) {
 523       Imm = ARM_AM::getFP64Imm(Val);
 524       Opc = ARM::FCONSTD;
 525     } else {
 526       Imm = ARM_AM::getFP32Imm(Val);
 527       Opc = ARM::FCONSTS;
 528     }
 529     unsigned DestReg = createResultReg(TLI.getRegClassFor(VT));
 530     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(Opc),
 531                             DestReg)
 532                     .addImm(Imm));
 533     return DestReg;
 534   }
 535
 536   // Require VFP2 for loading fp constants.
 537   if (!Subtarget->hasVFP2()) return false;
 538
 539   // MachineConstantPool wants an explicit alignment.
 540   unsigned Align = TD.getPrefTypeAlignment(CFP->getType());
 541   if (Align == 0) {
 542     // TODO: Figure out if this is correct.
 543     Align = TD.getTypeAllocSize(CFP->getType());
 544   }
 545   unsigned Idx = MCP.getConstantPoolIndex(cast<Constant>(CFP), Align);
 546   unsigned DestReg = createResultReg(TLI.getRegClassFor(VT));
 547   unsigned Opc = is64bit ? ARM::VLDRD : ARM::VLDRS;
 548
 549   // The extra reg is for addrmode5.
 550   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(Opc),
 551                           DestReg)
 552                   .addConstantPoolIndex(Idx)
 553                   .addReg(0));
 554   return DestReg;
 555 }
 556
 557 unsigned ARMFastISel::ARMMaterializeInt(const Constant *C, MVT VT) {
 558
 559   if (VT != MVT::i32 && VT != MVT::i16 && VT != MVT::i8 && VT != MVT::i1)
 560     return false;
 561
 562   // If we can do this in a single instruction without a constant pool entry
 563   // do so now.
 564   const ConstantInt *CI = cast<ConstantInt>(C);
 565   if (Subtarget->hasV6T2Ops() && isUInt<16>(CI->getZExtValue())) {
 566     unsigned Opc = isThumb2 ? ARM::t2MOVi16 : ARM::MOVi16;
 567     const TargetRegisterClass *RC = isThumb2 ? &ARM::rGPRRegClass :
 568       &ARM::GPRRegClass;
 569     unsigned ImmReg = createResultReg(RC);
 570     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 571                             TII.get(Opc), ImmReg)
 572                     .addImm(CI->getZExtValue()));
 573     return ImmReg;
 574   }
 575
 576   // Use MVN to emit negative constants.
 577   if (VT == MVT::i32 && Subtarget->hasV6T2Ops() && CI->isNegative()) {
 578     unsigned Imm = (unsigned)~(CI->getSExtValue());
 579     bool UseImm = isThumb2 ? (ARM_AM::getT2SOImmVal(Imm) != -1) :
 580       (ARM_AM::getSOImmVal(Imm) != -1);
 581     if (UseImm) {
 582       unsigned Opc = isThumb2 ? ARM::t2MVNi : ARM::MVNi;
 583       unsigned ImmReg = createResultReg(TLI.getRegClassFor(MVT::i32));
 584       AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 585                               TII.get(Opc), ImmReg)
 586                       .addImm(Imm));
 587       return ImmReg;
 588     }
 589   }
 590
 591   // Load from constant pool.  For now 32-bit only.
 592   if (VT != MVT::i32)
 593     return false;
 594
 595   unsigned DestReg = createResultReg(TLI.getRegClassFor(VT));
 596
 597   // MachineConstantPool wants an explicit alignment.
 598   unsigned Align = TD.getPrefTypeAlignment(C->getType());
 599   if (Align == 0) {
 600     // TODO: Figure out if this is correct.
 601     Align = TD.getTypeAllocSize(C->getType());
 602   }
 603   unsigned Idx = MCP.getConstantPoolIndex(C, Align);
 604
 605   if (isThumb2)
 606     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 607                             TII.get(ARM::t2LDRpci), DestReg)
 608                     .addConstantPoolIndex(Idx));
 609   else
 610     // The extra immediate is for addrmode2.
 611     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 612                             TII.get(ARM::LDRcp), DestReg)
 613                     .addConstantPoolIndex(Idx)
 614                     .addImm(0));
 615
 616   return DestReg;
 617 }
 618
 619 unsigned ARMFastISel::ARMMaterializeGV(const GlobalValue *GV, MVT VT) {
 620   // For now 32-bit only.
 621   if (VT != MVT::i32) return 0;
 622
 623   Reloc::Model RelocM = TM.getRelocationModel();
 624   bool IsIndirect = Subtarget->GVIsIndirectSymbol(GV, RelocM);
 625   const TargetRegisterClass *RC = isThumb2 ?
 626     (const TargetRegisterClass*)&ARM::rGPRRegClass :
 627     (const TargetRegisterClass*)&ARM::GPRRegClass;
 628   unsigned DestReg = createResultReg(RC);
 629
 630   // Use movw+movt when possible, it avoids constant pool entries.
 631   // Darwin targets don't support movt with Reloc::Static, see
 632   // ARMTargetLowering::LowerGlobalAddressDarwin.  Other targets only support
 633   // static movt relocations.
 634   if (Subtarget->useMovt() &&
 635       Subtarget->isTargetDarwin() == (RelocM != Reloc::Static)) {
 636     unsigned Opc;
 637     switch (RelocM) {
 638     case Reloc::PIC_:
 639       Opc = isThumb2 ? ARM::t2MOV_ga_pcrel : ARM::MOV_ga_pcrel;
 640       break;
 641     case Reloc::DynamicNoPIC:
 642       Opc = isThumb2 ? ARM::t2MOV_ga_dyn : ARM::MOV_ga_dyn;
 643       break;
 644     default:
 645       Opc = isThumb2 ? ARM::t2MOVi32imm : ARM::MOVi32imm;
 646       break;
 647     }
 648     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(Opc),
 649                             DestReg).addGlobalAddress(GV));
 650   } else {
 651     // MachineConstantPool wants an explicit alignment.
 652     unsigned Align = TD.getPrefTypeAlignment(GV->getType());
 653     if (Align == 0) {
 654       // TODO: Figure out if this is correct.
 655       Align = TD.getTypeAllocSize(GV->getType());
 656     }
 657
 658     if (Subtarget->isTargetELF() && RelocM == Reloc::PIC_)
 659       return ARMLowerPICELF(GV, Align, VT);
 660
 661     // Grab index.
 662     unsigned PCAdj = (RelocM != Reloc::PIC_) ? 0 :
 663       (Subtarget->isThumb() ? 4 : 8);
 664     unsigned Id = AFI->createPICLabelUId();
 665     ARMConstantPoolValue *CPV = ARMConstantPoolConstant::Create(GV, Id,
 666                                                                 ARMCP::CPValue,
 667                                                                 PCAdj);
 668     unsigned Idx = MCP.getConstantPoolIndex(CPV, Align);
 669
 670     // Load value.
 671     MachineInstrBuilder MIB;
 672     if (isThumb2) {
 673       unsigned Opc = (RelocM!=Reloc::PIC_) ? ARM::t2LDRpci : ARM::t2LDRpci_pic;
 674       MIB = BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(Opc), DestReg)
 675         .addConstantPoolIndex(Idx);
 676       if (RelocM == Reloc::PIC_)
 677         MIB.addImm(Id);
 678       AddOptionalDefs(MIB);
 679     } else {
 680       // The extra immediate is for addrmode2.
 681       MIB = BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(ARM::LDRcp),
 682                     DestReg)
 683         .addConstantPoolIndex(Idx)
 684         .addImm(0);
 685       AddOptionalDefs(MIB);
 686
 687       if (RelocM == Reloc::PIC_) {
 688         unsigned Opc = IsIndirect ? ARM::PICLDR : ARM::PICADD;
 689         unsigned NewDestReg = createResultReg(TLI.getRegClassFor(VT));
 690
 691         MachineInstrBuilder MIB = BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt,
 692                                           DL, TII.get(Opc), NewDestReg)
 693                                   .addReg(DestReg)
 694                                   .addImm(Id);
 695         AddOptionalDefs(MIB);
 696         return NewDestReg;
 697       }
 698     }
 699   }
 700
 701   if (IsIndirect) {
 702     MachineInstrBuilder MIB;
 703     unsigned NewDestReg = createResultReg(TLI.getRegClassFor(VT));
 704     if (isThumb2)
 705       MIB = BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 706                     TII.get(ARM::t2LDRi12), NewDestReg)
 707             .addReg(DestReg)
 708             .addImm(0);
 709     else
 710       MIB = BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(ARM::LDRi12),
 711                     NewDestReg)
 712             .addReg(DestReg)
 713             .addImm(0);
 714     DestReg = NewDestReg;
 715     AddOptionalDefs(MIB);
 716   }
 717
 718   return DestReg;
 719 }
 720
 721 unsigned ARMFastISel::TargetMaterializeConstant(const Constant *C) {
 722   MVT VT = TLI.getSimpleValueType(C->getType(), true);
 723
 724   if (const ConstantFP *CFP = dyn_cast<ConstantFP>(C))
 725     return ARMMaterializeFP(CFP, VT);
 726   else if (const GlobalValue *GV = dyn_cast<GlobalValue>(C))
 727     return ARMMaterializeGV(GV, VT);
 728   else if (isa<ConstantInt>(C))
 729     return ARMMaterializeInt(C, VT);
 730
 731   return 0;
 732 }
 733
 734 // TODO: unsigned ARMFastISel::TargetMaterializeFloatZero(const ConstantFP *CF);
 735
 736 unsigned ARMFastISel::TargetMaterializeAlloca(const AllocaInst *AI) {
 737   // Don't handle dynamic allocas.
 738   if (!FuncInfo.StaticAllocaMap.count(AI)) return 0;
 739
 740   MVT VT;
 741   if (!isLoadTypeLegal(AI->getType(), VT)) return 0;
 742
 743   DenseMap<const AllocaInst*, int>::iterator SI =
 744     FuncInfo.StaticAllocaMap.find(AI);
 745
 746   // This will get lowered later into the correct offsets and registers
 747   // via rewriteXFrameIndex.
 748   if (SI != FuncInfo.StaticAllocaMap.end()) {
 749     const TargetRegisterClass* RC = TLI.getRegClassFor(VT);
 750     unsigned ResultReg = createResultReg(RC);
 751     unsigned Opc = isThumb2 ? ARM::t2ADDri : ARM::ADDri;
 752     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 753                             TII.get(Opc), ResultReg)
 754                             .addFrameIndex(SI->second)
 755                             .addImm(0));
 756     return ResultReg;
 757   }
 758
 759   return 0;
 760 }
 761
 762 bool ARMFastISel::isTypeLegal(Type *Ty, MVT &VT) {
 763   EVT evt = TLI.getValueType(Ty, true);
 764
 765   // Only handle simple types.
 766   if (evt == MVT::Other || !evt.isSimple()) return false;
 767   VT = evt.getSimpleVT();
 768
 769   // Handle all legal types, i.e. a register that will directly hold this
 770   // value.
 771   return TLI.isTypeLegal(VT);
 772 }
 773
 774 bool ARMFastISel::isLoadTypeLegal(Type *Ty, MVT &VT) {
 775   if (isTypeLegal(Ty, VT)) return true;
 776
 777   // If this is a type than can be sign or zero-extended to a basic operation
 778   // go ahead and accept it now.
 779   if (VT == MVT::i1 || VT == MVT::i8 || VT == MVT::i16)
 780     return true;
 781
 782   return false;
 783 }
 784
 785 // Computes the address to get to an object.
 786 bool ARMFastISel::ARMComputeAddress(const Value *Obj, Address &Addr) {
 787   // Some boilerplate from the X86 FastISel.
 788   const User *U = NULL;
 789   unsigned Opcode = Instruction::UserOp1;
 790   if (const Instruction *I = dyn_cast<Instruction>(Obj)) {
 791     // Don't walk into other basic blocks unless the object is an alloca from
 792     // another block, otherwise it may not have a virtual register assigned.
 793     if (FuncInfo.StaticAllocaMap.count(static_cast<const AllocaInst *>(Obj)) ||
 794         FuncInfo.MBBMap[I->getParent()] == FuncInfo.MBB) {
 795       Opcode = I->getOpcode();
 796       U = I;
 797     }
 798   } else if (const ConstantExpr *C = dyn_cast<ConstantExpr>(Obj)) {
 799     Opcode = C->getOpcode();
 800     U = C;
 801   }
 802
 803   if (PointerType *Ty = dyn_cast<PointerType>(Obj->getType()))
 804     if (Ty->getAddressSpace() > 255)
 805       // Fast instruction selection doesn't support the special
 806       // address spaces.
 807       return false;
 808
 809   switch (Opcode) {
 810     default:
 811     break;
 812     case Instruction::BitCast: {
 813       // Look through bitcasts.
 814       return ARMComputeAddress(U->getOperand(0), Addr);
 815     }
 816     case Instruction::IntToPtr: {
 817       // Look past no-op inttoptrs.
 818       if (TLI.getValueType(U->getOperand(0)->getType()) == TLI.getPointerTy())
 819         return ARMComputeAddress(U->getOperand(0), Addr);
 820       break;
 821     }
 822     case Instruction::PtrToInt: {
 823       // Look past no-op ptrtoints.
 824       if (TLI.getValueType(U->getType()) == TLI.getPointerTy())
 825         return ARMComputeAddress(U->getOperand(0), Addr);
 826       break;
 827     }
 828     case Instruction::GetElementPtr: {
 829       Address SavedAddr = Addr;
 830       int TmpOffset = Addr.Offset;
 831
 832       // Iterate through the GEP folding the constants into offsets where
 833       // we can.
 834       gep_type_iterator GTI = gep_type_begin(U);
 835       for (User::const_op_iterator i = U->op_begin() + 1, e = U->op_end();
 836            i != e; ++i, ++GTI) {
 837         const Value *Op = *i;
 838         if (StructType *STy = dyn_cast<StructType>(*GTI)) {
 839           const StructLayout *SL = TD.getStructLayout(STy);
 840           unsigned Idx = cast<ConstantInt>(Op)->getZExtValue();
 841           TmpOffset += SL->getElementOffset(Idx);
 842         } else {
 843           uint64_t S = TD.getTypeAllocSize(GTI.getIndexedType());
 844           for (;;) {
 845             if (const ConstantInt *CI = dyn_cast<ConstantInt>(Op)) {
 846               // Constant-offset addressing.
 847               TmpOffset += CI->getSExtValue() * S;
 848               break;
 849             }
 850             if (isa<AddOperator>(Op) &&
 851                 (!isa<Instruction>(Op) ||
 852                  FuncInfo.MBBMap[cast<Instruction>(Op)->getParent()]
 853                  == FuncInfo.MBB) &&
 854                 isa<ConstantInt>(cast<AddOperator>(Op)->getOperand(1))) {
 855               // An add (in the same block) with a constant operand. Fold the
 856               // constant.
 857               ConstantInt *CI =
 858               cast<ConstantInt>(cast<AddOperator>(Op)->getOperand(1));
 859               TmpOffset += CI->getSExtValue() * S;
 860               // Iterate on the other operand.
 861               Op = cast<AddOperator>(Op)->getOperand(0);
 862               continue;
 863             }
 864             // Unsupported
 865             goto unsupported_gep;
 866           }
 867         }
 868       }
 869
 870       // Try to grab the base operand now.
 871       Addr.Offset = TmpOffset;
 872       if (ARMComputeAddress(U->getOperand(0), Addr)) return true;
 873
 874       // We failed, restore everything and try the other options.
 875       Addr = SavedAddr;
 876
 877       unsupported_gep:
 878       break;
 879     }
 880     case Instruction::Alloca: {
 881       const AllocaInst *AI = cast<AllocaInst>(Obj);
 882       DenseMap<const AllocaInst*, int>::iterator SI =
 883         FuncInfo.StaticAllocaMap.find(AI);
 884       if (SI != FuncInfo.StaticAllocaMap.end()) {
 885         Addr.BaseType = Address::FrameIndexBase;
 886         Addr.Base.FI = SI->second;
 887         return true;
 888       }
 889       break;
 890     }
 891   }
 892
 893   // Try to get this in a register if nothing else has worked.
 894   if (Addr.Base.Reg == 0) Addr.Base.Reg = getRegForValue(Obj);
 895   return Addr.Base.Reg != 0;
 896 }
 897
 898 void ARMFastISel::ARMSimplifyAddress(Address &Addr, EVT VT, bool useAM3) {
 899
 900   assert(VT.isSimple() && "Non-simple types are invalid here!");
 901
 902   bool needsLowering = false;
 903   switch (VT.getSimpleVT().SimpleTy) {
 904     default: llvm_unreachable("Unhandled load/store type!");
 905     case MVT::i1:
 906     case MVT::i8:
 907     case MVT::i16:
 908     case MVT::i32:
 909       if (!useAM3) {
 910         // Integer loads/stores handle 12-bit offsets.
 911         needsLowering = ((Addr.Offset & 0xfff) != Addr.Offset);
 912         // Handle negative offsets.
 913         if (needsLowering && isThumb2)
 914           needsLowering = !(Subtarget->hasV6T2Ops() && Addr.Offset < 0 &&
 915                             Addr.Offset > -256);
 916       } else {
 917         // ARM halfword load/stores and signed byte loads use +/-imm8 offsets.
 918         needsLowering = (Addr.Offset > 255 || Addr.Offset < -255);
 919       }
 920       break;
 921     case MVT::f32:
 922     case MVT::f64:
 923       // Floating point operands handle 8-bit offsets.
 924       needsLowering = ((Addr.Offset & 0xff) != Addr.Offset);
 925       break;
 926   }
 927
 928   // If this is a stack pointer and the offset needs to be simplified then
 929   // put the alloca address into a register, set the base type back to
 930   // register and continue. This should almost never happen.
 931   if (needsLowering && Addr.BaseType == Address::FrameIndexBase) {
 932     const TargetRegisterClass *RC = isThumb2 ?
 933       (const TargetRegisterClass*)&ARM::tGPRRegClass :
 934       (const TargetRegisterClass*)&ARM::GPRRegClass;
 935     unsigned ResultReg = createResultReg(RC);
 936     unsigned Opc = isThumb2 ? ARM::t2ADDri : ARM::ADDri;
 937     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 938                             TII.get(Opc), ResultReg)
 939                             .addFrameIndex(Addr.Base.FI)
 940                             .addImm(0));
 941     Addr.Base.Reg = ResultReg;
 942     Addr.BaseType = Address::RegBase;
 943   }
 944
 945   // Since the offset is too large for the load/store instruction
 946   // get the reg+offset into a register.
 947   if (needsLowering) {
 948     Addr.Base.Reg = FastEmit_ri_(MVT::i32, ISD::ADD, Addr.Base.Reg,
 949                                  /*Op0IsKill*/false, Addr.Offset, MVT::i32);
 950     Addr.Offset = 0;
 951   }
 952 }
 953
 954 void ARMFastISel::AddLoadStoreOperands(EVT VT, Address &Addr,
 955                                        const MachineInstrBuilder &MIB,
 956                                        unsigned Flags, bool useAM3) {
 957   // addrmode5 output depends on the selection dag addressing dividing the
 958   // offset by 4 that it then later multiplies. Do this here as well.
 959   if (VT.getSimpleVT().SimpleTy == MVT::f32 ||
 960       VT.getSimpleVT().SimpleTy == MVT::f64)
 961     Addr.Offset /= 4;
 962
 963   // Frame base works a bit differently. Handle it separately.
 964   if (Addr.BaseType == Address::FrameIndexBase) {
 965     int FI = Addr.Base.FI;
 966     int Offset = Addr.Offset;
 967     MachineMemOperand *MMO =
 968           FuncInfo.MF->getMachineMemOperand(
 969                                   MachinePointerInfo::getFixedStack(FI, Offset),
 970                                   Flags,
 971                                   MFI.getObjectSize(FI),
 972                                   MFI.getObjectAlignment(FI));
 973     // Now add the rest of the operands.
 974     MIB.addFrameIndex(FI);
 975
 976     // ARM halfword load/stores and signed byte loads need an additional
 977     // operand.
 978     if (useAM3) {
 979       signed Imm = (Addr.Offset < 0) ? (0x100 | -Addr.Offset) : Addr.Offset;
 980       MIB.addReg(0);
 981       MIB.addImm(Imm);
 982     } else {
 983       MIB.addImm(Addr.Offset);
 984     }
 985     MIB.addMemOperand(MMO);
 986   } else {
 987     // Now add the rest of the operands.
 988     MIB.addReg(Addr.Base.Reg);
 989
 990     // ARM halfword load/stores and signed byte loads need an additional
 991     // operand.
 992     if (useAM3) {
 993       signed Imm = (Addr.Offset < 0) ? (0x100 | -Addr.Offset) : Addr.Offset;
 994       MIB.addReg(0);
 995       MIB.addImm(Imm);
 996     } else {
 997       MIB.addImm(Addr.Offset);
 998     }
 999   }
1000   AddOptionalDefs(MIB);
1001 }
1002
1003 bool ARMFastISel::ARMEmitLoad(MVT VT, unsigned &ResultReg, Address &Addr,
1004                               unsigned Alignment, bool isZExt, bool allocReg) {
1005   unsigned Opc;
1006   bool useAM3 = false;
1007   bool needVMOV = false;
1008   const TargetRegisterClass *RC;
1009   switch (VT.SimpleTy) {
1010     // This is mostly going to be Neon/vector support.
1011     default: return false;
1012     case MVT::i1:
1013     case MVT::i8:
1014       if (isThumb2) {
1015         if (Addr.Offset < 0 && Addr.Offset > -256 && Subtarget->hasV6T2Ops())
1016           Opc = isZExt ? ARM::t2LDRBi8 : ARM::t2LDRSBi8;
1017         else
1018           Opc = isZExt ? ARM::t2LDRBi12 : ARM::t2LDRSBi12;
1019       } else {
1020         if (isZExt) {
1021           Opc = ARM::LDRBi12;
1022         } else {
1023           Opc = ARM::LDRSB;
1024           useAM3 = true;
1025         }
1026       }
1027       RC = &ARM::GPRRegClass;
1028       break;
1029     case MVT::i16:
1030       if (Alignment && Alignment < 2 && !Subtarget->allowsUnalignedMem())
1031         return false;
1032
1033       if (isThumb2) {
1034         if (Addr.Offset < 0 && Addr.Offset > -256 && Subtarget->hasV6T2Ops())
1035           Opc = isZExt ? ARM::t2LDRHi8 : ARM::t2LDRSHi8;
1036         else
1037           Opc = isZExt ? ARM::t2LDRHi12 : ARM::t2LDRSHi12;
1038       } else {
1039         Opc = isZExt ? ARM::LDRH : ARM::LDRSH;
1040         useAM3 = true;
1041       }
1042       RC = &ARM::GPRRegClass;
1043       break;
1044     case MVT::i32:
1045       if (Alignment && Alignment < 4 && !Subtarget->allowsUnalignedMem())
1046         return false;
1047
1048       if (isThumb2) {
1049         if (Addr.Offset < 0 && Addr.Offset > -256 && Subtarget->hasV6T2Ops())
1050           Opc = ARM::t2LDRi8;
1051         else
1052           Opc = ARM::t2LDRi12;
1053       } else {
1054         Opc = ARM::LDRi12;
1055       }
1056       RC = &ARM::GPRRegClass;
1057       break;
1058     case MVT::f32:
1059       if (!Subtarget->hasVFP2()) return false;
1060       // Unaligned loads need special handling. Floats require word-alignment.
1061       if (Alignment && Alignment < 4) {
1062         needVMOV = true;
1063         VT = MVT::i32;
1064         Opc = isThumb2 ? ARM::t2LDRi12 : ARM::LDRi12;
1065         RC = &ARM::GPRRegClass;
1066       } else {
1067         Opc = ARM::VLDRS;
1068         RC = TLI.getRegClassFor(VT);
1069       }
1070       break;
1071     case MVT::f64:
1072       if (!Subtarget->hasVFP2()) return false;
1073       // FIXME: Unaligned loads need special handling.  Doublewords require
1074       // word-alignment.
1075       if (Alignment && Alignment < 4)
1076         return false;
1077
1078       Opc = ARM::VLDRD;
1079       RC = TLI.getRegClassFor(VT);
1080       break;
1081   }
1082   // Simplify this down to something we can handle.
1083   ARMSimplifyAddress(Addr, VT, useAM3);
1084
1085   // Create the base instruction, then add the operands.
1086   if (allocReg)
1087     ResultReg = createResultReg(RC);
1088   assert (ResultReg > 255 && "Expected an allocated virtual register.");
1089   MachineInstrBuilder MIB = BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
1090                                     TII.get(Opc), ResultReg);
1091   AddLoadStoreOperands(VT, Addr, MIB, MachineMemOperand::MOLoad, useAM3);
1092
1093   // If we had an unaligned load of a float we've converted it to an regular
1094   // load.  Now we must move from the GRP to the FP register.
1095   if (needVMOV) {
1096     unsigned MoveReg = createResultReg(TLI.getRegClassFor(MVT::f32));
1097     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
1098                             TII.get(ARM::VMOVSR), MoveReg)
1099                     .addReg(ResultReg));
1100     ResultReg = MoveReg;
1101   }
1102   return true;
1103 }
1104
1105 bool ARMFastISel::SelectLoad(const Instruction *I) {
1106   // Atomic loads need special handling.
1107   if (cast<LoadInst>(I)->isAtomic())
1108     return false;
1109
1110   // Verify we have a legal type before going any further.
1111   MVT VT;
1112   if (!isLoadTypeLegal(I->getType(), VT))
1113     return false;
1114
1115   // See if we can handle this address.
1116   Address Addr;
1117   if (!ARMComputeAddress(I->getOperand(0), Addr)) return false;
1118
1119   unsigned ResultReg;
1120   if (!ARMEmitLoad(VT, ResultReg, Addr, cast<LoadInst>(I)->getAlignment()))
1121     return false;
1122   UpdateValueMap(I, ResultReg);
1123   return true;
1124 }
1125
1126 bool ARMFastISel::ARMEmitStore(MVT VT, unsigned SrcReg, Address &Addr,
1127                                unsigned Alignment) {
1128   unsigned StrOpc;
1129   bool useAM3 = false;
1130   switch (VT.SimpleTy) {
1131     // This is mostly going to be Neon/vector support.
1132     default: return false;
1133     case MVT::i1: {
1134       unsigned Res = createResultReg(isThumb2 ?
1135         (const TargetRegisterClass*)&ARM::tGPRRegClass :
1136         (const TargetRegisterClass*)&ARM::GPRRegClass);
1137       unsigned Opc = isThumb2 ? ARM::t2ANDri : ARM::ANDri;
1138       AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
1139                               TII.get(Opc), Res)
1140                       .addReg(SrcReg).addImm(1));
1141       SrcReg = Res;
1142     } // Fallthrough here.
1143     case MVT::i8:
1144       if (isThumb2) {
1145         if (Addr.Offset < 0 && Addr.Offset > -256 && Subtarget->hasV6T2Ops())
1146           StrOpc = ARM::t2STRBi8;
1147         else
1148           StrOpc = ARM::t2STRBi12;
1149       } else {
1150         StrOpc = ARM::STRBi12;
1151       }
1152       break;
1153     case MVT::i16:
1154       if (Alignment && Alignment < 2 && !Subtarget->allowsUnalignedMem())
1155         return false;
1156
1157       if (isThumb2) {
1158         if (Addr.Offset < 0 && Addr.Offset > -256 && Subtarget->hasV6T2Ops())
1159           StrOpc = ARM::t2STRHi8;
1160         else
1161           StrOpc = ARM::t2STRHi12;
1162       } else {
1163         StrOpc = ARM::STRH;
1164         useAM3 = true;
1165       }
1166       break;
1167     case MVT::i32:
1168       if (Alignment && Alignment < 4 && !Subtarget->allowsUnalignedMem())
1169         return false;
1170
1171       if (isThumb2) {
1172         if (Addr.Offset < 0 && Addr.Offset > -256 && Subtarget->hasV6T2Ops())
1173           StrOpc = ARM::t2STRi8;
1174         else
1175           StrOpc = ARM::t2STRi12;
1176       } else {
1177         StrOpc = ARM::STRi12;
1178       }
1179       break;
1180     case MVT::f32:
1181       if (!Subtarget->hasVFP2()) return false;
1182       // Unaligned stores need special handling. Floats require word-alignment.
1183       if (Alignment && Alignment < 4) {
1184         unsigned MoveReg = createResultReg(TLI.getRegClassFor(MVT::i32));
1185         AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
1186                                 TII.get(ARM::VMOVRS), MoveReg)
1187                         .addReg(SrcReg));
1188         SrcReg = MoveReg;
1189         VT = MVT::i32;
1190         StrOpc = isThumb2 ? ARM::t2STRi12 : ARM::STRi12;
1191       } else {
1192         StrOpc = ARM::VSTRS;
1193       }
1194       break;
1195     case MVT::f64:
1196       if (!Subtarget->hasVFP2()) return false;
1197       // FIXME: Unaligned stores need special handling.  Doublewords require
1198       // word-alignment.
1199       if (Alignment && Alignment < 4)
1200           return false;
1201
1202       StrOpc = ARM::VSTRD;
1203       break;
1204   }
1205   // Simplify this down to something we can handle.
1206   ARMSimplifyAddress(Addr, VT, useAM3);
1207
1208   // Create the base instruction, then add the operands.
1209   MachineInstrBuilder MIB = BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
1210                                     TII.get(StrOpc))
1211                             .addReg(SrcReg);
1212   AddLoadStoreOperands(VT, Addr, MIB, MachineMemOperand::MOStore, useAM3);
1213   return true;
1214 }
1215
1216 bool ARMFastISel::SelectStore(const Instruction *I) {
1217   Value *Op0 = I->getOperand(0);
1218   unsigned SrcReg = 0;
1219
1220   // Atomic stores need special handling.
1221   if (cast<StoreInst>(I)->isAtomic())
1222     return false;
1223
1224   // Verify we have a legal type before going any further.
1225   MVT VT;
1226   if (!isLoadTypeLegal(I->getOperand(0)->getType(), VT))
1227     return false;
1228
1229   // Get the value to be stored into a register.
1230   SrcReg = getRegForValue(Op0);
1231   if (SrcReg == 0) return false;
1232
1233   // See if we can handle this address.
1234   Address Addr;
1235   if (!ARMComputeAddress(I->getOperand(1), Addr))
1236     return false;
1237
1238   if (!ARMEmitStore(VT, SrcReg, Addr, cast<StoreInst>(I)->getAlignment()))
1239     return false;
1240   return true;
1241 }
1242
1243 static ARMCC::CondCodes getComparePred(CmpInst::Predicate Pred) {
1244   switch (Pred) {
1245     // Needs two compares...
1246     case CmpInst::FCMP_ONE:
1247     case CmpInst::FCMP_UEQ:
1248     default:
1249       // AL is our "false" for now. The other two need more compares.
1250       return ARMCC::AL;
1251     case CmpInst::ICMP_EQ:
1252     case CmpInst::FCMP_OEQ:
1253       return ARMCC::EQ;
1254     case CmpInst::ICMP_SGT:
1255     case CmpInst::FCMP_OGT:
1256       return ARMCC::GT;
1257     case CmpInst::ICMP_SGE:
1258     case CmpInst::FCMP_OGE:
1259       return ARMCC::GE;
1260     case CmpInst::ICMP_UGT:
1261     case CmpInst::FCMP_UGT:
1262       return ARMCC::HI;
1263     case CmpInst::FCMP_OLT:
1264       return ARMCC::MI;
1265     case CmpInst::ICMP_ULE:
1266     case CmpInst::FCMP_OLE:
1267       return ARMCC::LS;
1268     case CmpInst::FCMP_ORD:
1269       return ARMCC::VC;
1270     case CmpInst::FCMP_UNO:
1271       return ARMCC::VS;
1272     case CmpInst::FCMP_UGE:
1273       return ARMCC::PL;
1274     case CmpInst::ICMP_SLT:
1275     case CmpInst::FCMP_ULT:
1276       return ARMCC::LT;
1277     case CmpInst::ICMP_SLE:
1278     case CmpInst::FCMP_ULE:
1279       return ARMCC::LE;
1280     case CmpInst::FCMP_UNE:
1281     case CmpInst::ICMP_NE:
1282       return ARMCC::NE;
1283     case CmpInst::ICMP_UGE:
1284       return ARMCC::HS;
1285     case CmpInst::ICMP_ULT:
1286       return ARMCC::LO;
1287   }
1288 }
1289
1290 bool ARMFastISel::SelectBranch(const Instruction *I) {
1291   const BranchInst *BI = cast<BranchInst>(I);
1292   MachineBasicBlock *TBB = FuncInfo.MBBMap[BI->getSuccessor(0)];
1293   MachineBasicBlock *FBB = FuncInfo.MBBMap[BI->getSuccessor(1)];
1294
1295   // Simple branch support.
1296
1297   // If we can, avoid recomputing the compare - redoing it could lead to wonky
1298   // behavior.
1299   if (const CmpInst *CI = dyn_cast<CmpInst>(BI->getCondition())) {
1300     if (CI->hasOneUse() && (CI->getParent() == I->getParent())) {
1301
1302       // Get the compare predicate.
1303       // Try to take advantage of fallthrough opportunities.
1304       CmpInst::Predicate Predicate = CI->getPredicate();
1305       if (FuncInfo.MBB->isLayoutSuccessor(TBB)) {
1306         std::swap(TBB, FBB);
1307         Predicate = CmpInst::getInversePredicate(Predicate);
1308       }
1309
1310       ARMCC::CondCodes ARMPred = getComparePred(Predicate);
1311
1312       // We may not handle every CC for now.
1313       if (ARMPred == ARMCC::AL) return false;
1314
1315       // Emit the compare.
1316       if (!ARMEmitCmp(CI->getOperand(0), CI->getOperand(1), CI->isUnsigned()))
1317         return false;
1318
1319       unsigned BrOpc = isThumb2 ? ARM::t2Bcc : ARM::Bcc;
1320       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(BrOpc))
1321       .addMBB(TBB).addImm(ARMPred).addReg(ARM::CPSR);
1322       FastEmitBranch(FBB, DL);
1323       FuncInfo.MBB->addSuccessor(TBB);
1324       return true;
1325     }
1326   } else if (TruncInst *TI = dyn_cast<TruncInst>(BI->getCondition())) {
1327     MVT SourceVT;
1328     if (TI->hasOneUse() && TI->getParent() == I->getParent() &&
1329         (isLoadTypeLegal(TI->getOperand(0)->getType(), SourceVT))) {
1330       unsigned TstOpc = isThumb2 ? ARM::t2TSTri : ARM::TSTri;
1331       unsigned OpReg = getRegForValue(TI->getOperand(0));
1332       AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
1333                               TII.get(TstOpc))
1334                       .addReg(OpReg).addImm(1));
1335
1336       unsigned CCMode = ARMCC::NE;
1337       if (FuncInfo.MBB->isLayoutSuccessor(TBB)) {
1338         std::swap(TBB, FBB);
1339         CCMode = ARMCC::EQ;
1340       }
1341
1342       unsigned BrOpc = isThumb2 ? ARM::t2Bcc : ARM::Bcc;
1343       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(BrOpc))
1344       .addMBB(TBB).addImm(CCMode).addReg(ARM::CPSR);
1345
1346       FastEmitBranch(FBB, DL);
1347       FuncInfo.MBB->addSuccessor(TBB);
1348       return true;
1349     }
1350   } else if (const ConstantInt *CI =
1351              dyn_cast<ConstantInt>(BI->getCondition())) {
1352     uint64_t Imm = CI->getZExtValue();
1353     MachineBasicBlock *Target = (Imm == 0) ? FBB : TBB;
1354     FastEmitBranch(Target, DL);
1355     return true;
1356   }
1357
1358   unsigned CmpReg = getRegForValue(BI->getCondition());
1359   if (CmpReg == 0) return false;
1360
1361   // We've been divorced from our compare!  Our block was split, and
1362   // now our compare lives in a predecessor block.  We musn't
1363   // re-compare here, as the children of the compare aren't guaranteed
1364   // live across the block boundary (we *could* check for this).
1365   // Regardless, the compare has been done in the predecessor block,
1366   // and it left a value for us in a virtual register.  Ergo, we test
1367   // the one-bit value left in the virtual register.
1368   unsigned TstOpc = isThumb2 ? ARM::t2TSTri : ARM::TSTri;
1369   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(TstOpc))
1370                   .addReg(CmpReg).addImm(1));
1371
1372   unsigned CCMode = ARMCC::NE;
1373   if (FuncInfo.MBB->isLayoutSuccessor(TBB)) {
1374     std::swap(TBB, FBB);
1375     CCMode = ARMCC::EQ;
1376   }
1377
1378   unsigned BrOpc = isThumb2 ? ARM::t2Bcc : ARM::Bcc;
1379   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(BrOpc))
1380                   .addMBB(TBB).addImm(CCMode).addReg(ARM::CPSR);
1381   FastEmitBranch(FBB, DL);
1382   FuncInfo.MBB->addSuccessor(TBB);
1383   return true;
1384 }
1385
1386 bool ARMFastISel::SelectIndirectBr(const Instruction *I) {
1387   unsigned AddrReg = getRegForValue(I->getOperand(0));
1388   if (AddrReg == 0) return false;
1389
1390   unsigned Opc = isThumb2 ? ARM::tBRIND : ARM::BX;
1391   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(Opc))
1392                   .addReg(AddrReg));
1393
1394   const IndirectBrInst *IB = cast<IndirectBrInst>(I);
1395   for (unsigned i = 0, e = IB->getNumSuccessors(); i != e; ++i)
1396     FuncInfo.MBB->addSuccessor(FuncInfo.MBBMap[IB->getSuccessor(i)]);
1397
1398   return true;
1399 }
1400
1401 bool ARMFastISel::ARMEmitCmp(const Value *Src1Value, const Value *Src2Value,
1402                              bool isZExt) {
1403   Type *Ty = Src1Value->getType();
1404   MVT SrcVT = TLI.getSimpleValueType(Ty, true);
1405
1406   bool isFloat = (Ty->isFloatTy() || Ty->isDoubleTy());
1407   if (isFloat && !Subtarget->hasVFP2())
1408     return false;
1409
1410   // Check to see if the 2nd operand is a constant that we can encode directly
1411   // in the compare.
1412   int Imm = 0;
1413   bool UseImm = false;
1414   bool isNegativeImm = false;
1415   // FIXME: At -O0 we don't have anything that canonicalizes operand order.
1416   // Thus, Src1Value may be a ConstantInt, but we're missing it.
1417   if (const ConstantInt *ConstInt = dyn_cast<ConstantInt>(Src2Value)) {
1418     if (SrcVT == MVT::i32 || SrcVT == MVT::i16 || SrcVT == MVT::i8 ||
1419         SrcVT == MVT::i1) {
1420       const APInt &CIVal = ConstInt->getValue();
1421       Imm = (isZExt) ? (int)CIVal.getZExtValue() : (int)CIVal.getSExtValue();
1422       // For INT_MIN/LONG_MIN (i.e., 0x80000000) we need to use a cmp, rather
1423       // then a cmn, because there is no way to represent 2147483648 as a
1424       // signed 32-bit int.
1425       if (Imm < 0 && Imm != (int)0x80000000) {
1426         isNegativeImm = true;
1427         Imm = -Imm;
1428       }
1429       UseImm = isThumb2 ? (ARM_AM::getT2SOImmVal(Imm) != -1) :
1430         (ARM_AM::getSOImmVal(Imm) != -1);
1431     }
1432   } else if (const ConstantFP *ConstFP = dyn_cast<ConstantFP>(Src2Value)) {
1433     if (SrcVT == MVT::f32 || SrcVT == MVT::f64)
1434       if (ConstFP->isZero() && !ConstFP->isNegative())
1435         UseImm = true;
1436   }
1437
1438   unsigned CmpOpc;
1439   bool isICmp = true;
1440   bool needsExt = false;
1441   switch (SrcVT.SimpleTy) {
1442     default: return false;
1443     // TODO: Verify compares.
1444     case MVT::f32:
1445       isICmp = false;
1446       CmpOpc = UseImm ? ARM::VCMPEZS : ARM::VCMPES;
1447       break;
1448     case MVT::f64:
1449       isICmp = false;
1450       CmpOpc = UseImm ? ARM::VCMPEZD : ARM::VCMPED;
1451       break;
1452     case MVT::i1:
1453     case MVT::i8:
1454     case MVT::i16:
1455       needsExt = true;
1456     // Intentional fall-through.
1457     case MVT::i32:
1458       if (isThumb2) {
1459         if (!UseImm)
1460           CmpOpc = ARM::t2CMPrr;
1461         else
1462           CmpOpc = isNegativeImm ? ARM::t2CMNri : ARM::t2CMPri;
1463       } else {
1464         if (!UseImm)
1465           CmpOpc = ARM::CMPrr;
1466         else
1467           CmpOpc = isNegativeImm ? ARM::CMNri : ARM::CMPri;
1468       }
1469       break;
1470   }
1471
1472   unsigned SrcReg1 = getRegForValue(Src1Value);
1473   if (SrcReg1 == 0) return false;
1474
1475   unsigned SrcReg2 = 0;
1476   if (!UseImm) {
1477     SrcReg2 = getRegForValue(Src2Value);
1478     if (SrcReg2 == 0) return false;
1479   }
1480
1481   // We have i1, i8, or i16, we need to either zero extend or sign extend.
1482   if (needsExt) {
1483     SrcReg1 = ARMEmitIntExt(SrcVT, SrcReg1, MVT::i32, isZExt);
1484     if (SrcReg1 == 0) return false;
1485     if (!UseImm) {
1486       SrcReg2 = ARMEmitIntExt(SrcVT, SrcReg2, MVT::i32, isZExt);
1487       if (SrcReg2 == 0) return false;
1488     }
1489   }
1490
1491   if (!UseImm) {
1492     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
1493                             TII.get(CmpOpc))
1494                     .addReg(SrcReg1).addReg(SrcReg2));
1495   } else {
1496     MachineInstrBuilder MIB;
1497     MIB = BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(CmpOpc))
1498       .addReg(SrcReg1);
1499
1500     // Only add immediate for icmp as the immediate for fcmp is an implicit 0.0.
1501     if (isICmp)
1502       MIB.addImm(Imm);
1503     AddOptionalDefs(MIB);
1504   }
1505
1506   // For floating point we need to move the result to a comparison register
1507   // that we can then use for branches.
1508   if (Ty->isFloatTy() || Ty->isDoubleTy())
1509     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
1510                             TII.get(ARM::FMSTAT)));
1511   return true;
1512 }
1513
1514 bool ARMFastISel::SelectCmp(const Instruction *I) {
1515   const CmpInst *CI = cast<CmpInst>(I);
1516
1517   // Get the compare predicate.
1518   ARMCC::CondCodes ARMPred = getComparePred(CI->getPredicate());
1519
1520   // We may not handle every CC for now.
1521   if (ARMPred == ARMCC::AL) return false;
1522
1523   // Emit the compare.
1524   if (!ARMEmitCmp(CI->getOperand(0), CI->getOperand(1), CI->isUnsigned()))
1525     return false;
1526
1527   // Now set a register based on the comparison. Explicitly set the predicates
1528   // here.
1529   unsigned MovCCOpc = isThumb2 ? ARM::t2MOVCCi : ARM::MOVCCi;
1530   const TargetRegisterClass *RC = isThumb2 ?
1531     (const TargetRegisterClass*)&ARM::rGPRRegClass :
1532     (const TargetRegisterClass*)&ARM::GPRRegClass;
1533   unsigned DestReg = createResultReg(RC);
1534   Constant *Zero = ConstantInt::get(Type::getInt32Ty(*Context), 0);
1535   unsigned ZeroReg = TargetMaterializeConstant(Zero);
1536   // ARMEmitCmp emits a FMSTAT when necessary, so it's always safe to use CPSR.
1537   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(MovCCOpc), DestReg)
1538           .addReg(ZeroReg).addImm(1)
1539           .addImm(ARMPred).addReg(ARM::CPSR);
1540
1541   UpdateValueMap(I, DestReg);
1542   return true;
1543 }
1544
1545 bool ARMFastISel::SelectFPExt(const Instruction *I) {
1546   // Make sure we have VFP and that we're extending float to double.
1547   if (!Subtarget->hasVFP2()) return false;
1548
1549   Value *V = I->getOperand(0);
1550   if (!I->getType()->isDoubleTy() ||
1551       !V->getType()->isFloatTy()) return false;
1552
1553   unsigned Op = getRegForValue(V);
1554   if (Op == 0) return false;
1555
1556   unsigned Result = createResultReg(&ARM::DPRRegClass);
1557   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
1558                           TII.get(ARM::VCVTDS), Result)
1559                   .addReg(Op));
1560   UpdateValueMap(I, Result);
1561   return true;
1562 }
1563
1564 bool ARMFastISel::SelectFPTrunc(const Instruction *I) {
1565   // Make sure we have VFP and that we're truncating double to float.
1566   if (!Subtarget->hasVFP2()) return false;
1567
1568   Value *V = I->getOperand(0);
1569   if (!(I->getType()->isFloatTy() &&
1570         V->getType()->isDoubleTy())) return false;
1571
1572   unsigned Op = getRegForValue(V);
1573   if (Op == 0) return false;
1574
1575   unsigned Result = createResultReg(&ARM::SPRRegClass);
1576   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
1577                           TII.get(ARM::VCVTSD), Result)
1578                   .addReg(Op));
1579   UpdateValueMap(I, Result);
1580   return true;
1581 }
1582
1583 bool ARMFastISel::SelectIToFP(const Instruction *I, bool isSigned) {
1584   // Make sure we have VFP.
1585   if (!Subtarget->hasVFP2()) return false;
1586
1587   MVT DstVT;
1588   Type *Ty = I->getType();
1589   if (!isTypeLegal(Ty, DstVT))
1590     return false;
1591
1592   Value *Src = I->getOperand(0);
1593   MVT SrcVT = TLI.getSimpleValueType(Src->getType(), true);
1594   if (SrcVT != MVT::i32 && SrcVT != MVT::i16 && SrcVT != MVT::i8)
1595     return false;
1596
1597   unsigned SrcReg = getRegForValue(Src);
1598   if (SrcReg == 0) return false;
1599
1600   // Handle sign-extension.
1601   if (SrcVT == MVT::i16 || SrcVT == MVT::i8) {
1602     MVT DestVT = MVT::i32;
1603     SrcReg = ARMEmitIntExt(SrcVT, SrcReg, DestVT,
1604                                        /*isZExt*/!isSigned);
1605     if (SrcReg == 0) return false;
1606   }
1607
1608   // The conversion routine works on fp-reg to fp-reg and the operand above
1609   // was an integer, move it to the fp registers if possible.
1610   unsigned FP = ARMMoveToFPReg(MVT::f32, SrcReg);
1611   if (FP == 0) return false;
1612
1613   unsigned Opc;
1614   if (Ty->isFloatTy()) Opc = isSigned ? ARM::VSITOS : ARM::VUITOS;
1615   else if (Ty->isDoubleTy()) Opc = isSigned ? ARM::VSITOD : ARM::VUITOD;
1616   else return false;
1617
1618   unsigned ResultReg = createResultReg(TLI.getRegClassFor(DstVT));
1619   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(Opc),
1620                           ResultReg)
1621                   .addReg(FP));
1622   UpdateValueMap(I, ResultReg);
1623   return true;
1624 }
1625
1626 bool ARMFastISel::SelectFPToI(const Instruction *I, bool isSigned) {
1627   // Make sure we have VFP.
1628   if (!Subtarget->hasVFP2()) return false;
1629
1630   MVT DstVT;
1631   Type *RetTy = I->getType();
1632   if (!isTypeLegal(RetTy, DstVT))
1633     return false;
1634
1635   unsigned Op = getRegForValue(I->getOperand(0));
1636   if (Op == 0) return false;
1637
1638   unsigned Opc;
1639   Type *OpTy = I->getOperand(0)->getType();
1640   if (OpTy->isFloatTy()) Opc = isSigned ? ARM::VTOSIZS : ARM::VTOUIZS;
1641   else if (OpTy->isDoubleTy()) Opc = isSigned ? ARM::VTOSIZD : ARM::VTOUIZD;
1642   else return false;
1643
1644   // f64->s32/u32 or f32->s32/u32 both need an intermediate f32 reg.
1645   unsigned ResultReg = createResultReg(TLI.getRegClassFor(MVT::f32));
1646   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(Opc),
1647                           ResultReg)
1648                   .addReg(Op));
1649
1650   // This result needs to be in an integer register, but the conversion only
1651   // takes place in fp-regs.
1652   unsigned IntReg = ARMMoveToIntReg(DstVT, ResultReg);
1653   if (IntReg == 0) return false;
1654
1655   UpdateValueMap(I, IntReg);
1656   return true;
1657 }
1658
1659 bool ARMFastISel::SelectSelect(const Instruction *I) {
1660   MVT VT;
1661   if (!isTypeLegal(I->getType(), VT))
1662     return false;
1663
1664   // Things need to be register sized for register moves.
1665   if (VT != MVT::i32) return false;
1666
1667   unsigned CondReg = getRegForValue(I->getOperand(0));
1668   if (CondReg == 0) return false;
1669   unsigned Op1Reg = getRegForValue(I->getOperand(1));
1670   if (Op1Reg == 0) return false;
1671
1672   // Check to see if we can use an immediate in the conditional move.
1673   int Imm = 0;
1674   bool UseImm = false;
1675   bool isNegativeImm = false;
1676   if (const ConstantInt *ConstInt = dyn_cast<ConstantInt>(I->getOperand(2))) {
1677     assert (VT == MVT::i32 && "Expecting an i32.");
1678     Imm = (int)ConstInt->getValue().getZExtValue();
1679     if (Imm < 0) {
1680       isNegativeImm = true;
1681       Imm = ~Imm;
1682     }
1683     UseImm = isThumb2 ? (ARM_AM::getT2SOImmVal(Imm) != -1) :
1684       (ARM_AM::getSOImmVal(Imm) != -1);
1685   }
1686
1687   unsigned Op2Reg = 0;
1688   if (!UseImm) {
1689     Op2Reg = getRegForValue(I->getOperand(2));
1690     if (Op2Reg == 0) return false;
1691   }
1692
1693   unsigned CmpOpc = isThumb2 ? ARM::t2CMPri : ARM::CMPri;
1694   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(CmpOpc))
1695                   .addReg(CondReg).addImm(0));
1696
1697   unsigned MovCCOpc;
1698   const TargetRegisterClass *RC;
1699   if (!UseImm) {
1700     RC = isThumb2 ? &ARM::tGPRRegClass : &ARM::GPRRegClass;
1701     MovCCOpc = isThumb2 ? ARM::t2MOVCCr : ARM::MOVCCr;
1702   } else {
1703     RC = isThumb2 ? &ARM::rGPRRegClass : &ARM::GPRRegClass;
1704     if (!isNegativeImm)
1705       MovCCOpc = isThumb2 ? ARM::t2MOVCCi : ARM::MOVCCi;
1706     else
1707       MovCCOpc = isThumb2 ? ARM::t2MVNCCi : ARM::MVNCCi;
1708   }
1709   unsigned ResultReg = createResultReg(RC);
1710   if (!UseImm)
1711     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(MovCCOpc), ResultReg)
1712     .addReg(Op2Reg).addReg(Op1Reg).addImm(ARMCC::NE).addReg(ARM::CPSR);
1713   else
1714     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(MovCCOpc), ResultReg)
1715     .addReg(Op1Reg).addImm(Imm).addImm(ARMCC::EQ).addReg(ARM::CPSR);
1716   UpdateValueMap(I, ResultReg);
1717   return true;
1718 }
1719
1720 bool ARMFastISel::SelectDiv(const Instruction *I, bool isSigned) {
1721   MVT VT;
1722   Type *Ty = I->getType();
1723   if (!isTypeLegal(Ty, VT))
1724     return false;
1725
1726   // If we have integer div support we should have selected this automagically.
1727   // In case we have a real miss go ahead and return false and we'll pick
1728   // it up later.
1729   if (Subtarget->hasDivide()) return false;
1730
1731   // Otherwise emit a libcall.
1732   RTLIB::Libcall LC = RTLIB::UNKNOWN_LIBCALL;
1733   if (VT == MVT::i8)
1734     LC = isSigned ? RTLIB::SDIV_I8 : RTLIB::UDIV_I8;
1735   else if (VT == MVT::i16)
1736     LC = isSigned ? RTLIB::SDIV_I16 : RTLIB::UDIV_I16;
1737   else if (VT == MVT::i32)
1738     LC = isSigned ? RTLIB::SDIV_I32 : RTLIB::UDIV_I32;
1739   else if (VT == MVT::i64)
1740     LC = isSigned ? RTLIB::SDIV_I64 : RTLIB::UDIV_I64;
1741   else if (VT == MVT::i128)
1742     LC = isSigned ? RTLIB::SDIV_I128 : RTLIB::UDIV_I128;
1743   assert(LC != RTLIB::UNKNOWN_LIBCALL && "Unsupported SDIV!");
1744
1745   return ARMEmitLibcall(I, LC);
1746 }
1747
1748 bool ARMFastISel::SelectRem(const Instruction *I, bool isSigned) {
1749   MVT VT;
1750   Type *Ty = I->getType();
1751   if (!isTypeLegal(Ty, VT))
1752     return false;
1753
1754   RTLIB::Libcall LC = RTLIB::UNKNOWN_LIBCALL;
1755   if (VT == MVT::i8)
1756     LC = isSigned ? RTLIB::SREM_I8 : RTLIB::UREM_I8;
1757   else if (VT == MVT::i16)
1758     LC = isSigned ? RTLIB::SREM_I16 : RTLIB::UREM_I16;
1759   else if (VT == MVT::i32)
1760     LC = isSigned ? RTLIB::SREM_I32 : RTLIB::UREM_I32;
1761   else if (VT == MVT::i64)
1762     LC = isSigned ? RTLIB::SREM_I64 : RTLIB::UREM_I64;
1763   else if (VT == MVT::i128)
1764     LC = isSigned ? RTLIB::SREM_I128 : RTLIB::UREM_I128;
1765   assert(LC != RTLIB::UNKNOWN_LIBCALL && "Unsupported SREM!");
1766
1767   return ARMEmitLibcall(I, LC);
1768 }
1769
1770 bool ARMFastISel::SelectBinaryIntOp(const Instruction *I, unsigned ISDOpcode) {
1771   EVT DestVT  = TLI.getValueType(I->getType(), true);
1772
1773   // We can get here in the case when we have a binary operation on a non-legal
1774   // type and the target independent selector doesn't know how to handle it.
1775   if (DestVT != MVT::i16 && DestVT != MVT::i8 && DestVT != MVT::i1)
1776     return false;
1777
1778   unsigned Opc;
1779   switch (ISDOpcode) {
1780     default: return false;
1781     case ISD::ADD:
1782       Opc = isThumb2 ? ARM::t2ADDrr : ARM::ADDrr;
1783       break;
1784     case ISD::OR:
1785       Opc = isThumb2 ? ARM::t2ORRrr : ARM::ORRrr;
1786       break;
1787     case ISD::SUB:
1788       Opc = isThumb2 ? ARM::t2SUBrr : ARM::SUBrr;
1789       break;
1790   }
1791
1792   unsigned SrcReg1 = getRegForValue(I->getOperand(0));
1793   if (SrcReg1 == 0) return false;
1794
1795   // TODO: Often the 2nd operand is an immediate, which can be encoded directly
1796   // in the instruction, rather then materializing the value in a register.
1797   unsigned SrcReg2 = getRegForValue(I->getOperand(1));
1798   if (SrcReg2 == 0) return false;
1799
1800   unsigned ResultReg = createResultReg(TLI.getRegClassFor(MVT::i32));
1801   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
1802                           TII.get(Opc), ResultReg)
1803                   .addReg(SrcReg1).addReg(SrcReg2));
1804   UpdateValueMap(I, ResultReg);
1805   return true;
1806 }
1807
1808 bool ARMFastISel::SelectBinaryFPOp(const Instruction *I, unsigned ISDOpcode) {
1809   MVT VT  = TLI.getSimpleValueType(I->getType(), true);
1810
1811   // We can get here in the case when we want to use NEON for our fp
1812   // operations, but can't figure out how to. Just use the vfp instructions
1813   // if we have them.
1814   // FIXME: It'd be nice to use NEON instructions.
1815   Type *Ty = I->getType();
1816   bool isFloat = (Ty->isDoubleTy() || Ty->isFloatTy());
1817   if (isFloat && !Subtarget->hasVFP2())
1818     return false;
1819
1820   unsigned Opc;
1821   bool is64bit = VT == MVT::f64 || VT == MVT::i64;
1822   switch (ISDOpcode) {
1823     default: return false;
1824     case ISD::FADD:
1825       Opc = is64bit ? ARM::VADDD : ARM::VADDS;
1826       break;
1827     case ISD::FSUB:
1828       Opc = is64bit ? ARM::VSUBD : ARM::VSUBS;
1829       break;
1830     case ISD::FMUL:
1831       Opc = is64bit ? ARM::VMULD : ARM::VMULS;
1832       break;
1833   }
1834   unsigned Op1 = getRegForValue(I->getOperand(0));
1835   if (Op1 == 0) return false;
1836
1837   unsigned Op2 = getRegForValue(I->getOperand(1));
1838   if (Op2 == 0) return false;
1839
1840   unsigned ResultReg = createResultReg(TLI.getRegClassFor(VT));
1841   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
1842                           TII.get(Opc), ResultReg)
1843                   .addReg(Op1).addReg(Op2));
1844   UpdateValueMap(I, ResultReg);
1845   return true;
1846 }
1847
1848 // Call Handling Code
1849
1850 // This is largely taken directly from CCAssignFnForNode
1851 // TODO: We may not support all of this.
1852 CCAssignFn *ARMFastISel::CCAssignFnForCall(CallingConv::ID CC,
1853                                            bool Return,
1854                                            bool isVarArg) {
1855   switch (CC) {
1856   default:
1857     llvm_unreachable("Unsupported calling convention");
1858   case CallingConv::Fast:
1859     if (Subtarget->hasVFP2() && !isVarArg) {
1860       if (!Subtarget->isAAPCS_ABI())
1861         return (Return ? RetFastCC_ARM_APCS : FastCC_ARM_APCS);
1862       // For AAPCS ABI targets, just use VFP variant of the calling convention.
1863       return (Return ? RetCC_ARM_AAPCS_VFP : CC_ARM_AAPCS_VFP);
1864     }
1865     // Fallthrough
1866   case CallingConv::C:
1867     // Use target triple & subtarget features to do actual dispatch.
1868     if (Subtarget->isAAPCS_ABI()) {
1869       if (Subtarget->hasVFP2() &&
1870           TM.Options.FloatABIType == FloatABI::Hard && !isVarArg)
1871         return (Return ? RetCC_ARM_AAPCS_VFP: CC_ARM_AAPCS_VFP);
1872       else
1873         return (Return ? RetCC_ARM_AAPCS: CC_ARM_AAPCS);
1874     } else
1875         return (Return ? RetCC_ARM_APCS: CC_ARM_APCS);
1876   case CallingConv::ARM_AAPCS_VFP:
1877     if (!isVarArg)
1878       return (Return ? RetCC_ARM_AAPCS_VFP: CC_ARM_AAPCS_VFP);
1879     // Fall through to soft float variant, variadic functions don't
1880     // use hard floating point ABI.
1881   case CallingConv::ARM_AAPCS:
1882     return (Return ? RetCC_ARM_AAPCS: CC_ARM_AAPCS);
1883   case CallingConv::ARM_APCS:
1884     return (Return ? RetCC_ARM_APCS: CC_ARM_APCS);
1885   case CallingConv::GHC:
1886     if (Return)
1887       llvm_unreachable("Can't return in GHC call convention");
1888     else
1889       return CC_ARM_APCS_GHC;
1890   }
1891 }
1892
1893 bool ARMFastISel::ProcessCallArgs(SmallVectorImpl<Value*> &Args,
1894                                   SmallVectorImpl<unsigned> &ArgRegs,
1895                                   SmallVectorImpl<MVT> &ArgVTs,
1896                                   SmallVectorImpl<ISD::ArgFlagsTy> &ArgFlags,
1897                                   SmallVectorImpl<unsigned> &RegArgs,
1898                                   CallingConv::ID CC,
1899                                   unsigned &NumBytes,
1900                                   bool isVarArg) {
1901   SmallVector<CCValAssign, 16> ArgLocs;
1902   CCState CCInfo(CC, isVarArg, *FuncInfo.MF, TM, ArgLocs, *Context);
1903   CCInfo.AnalyzeCallOperands(ArgVTs, ArgFlags,
1904                              CCAssignFnForCall(CC, false, isVarArg));
1905
1906   // Check that we can handle all of the arguments. If we can't, then bail out
1907   // now before we add code to the MBB.
1908   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1909     CCValAssign &VA = ArgLocs[i];
1910     MVT ArgVT = ArgVTs[VA.getValNo()];
1911
1912     // We don't handle NEON/vector parameters yet.
1913     if (ArgVT.isVector() || ArgVT.getSizeInBits() > 64)
1914       return false;
1915
1916     // Now copy/store arg to correct locations.
1917     if (VA.isRegLoc() && !VA.needsCustom()) {
1918       continue;
1919     } else if (VA.needsCustom()) {
1920       // TODO: We need custom lowering for vector (v2f64) args.
1921       if (VA.getLocVT() != MVT::f64 ||
1922           // TODO: Only handle register args for now.
1923           !VA.isRegLoc() || !ArgLocs[++i].isRegLoc())
1924         return false;
1925     } else {
1926       switch (static_cast<EVT>(ArgVT).getSimpleVT().SimpleTy) {
1927       default:
1928         return false;
1929       case MVT::i1:
1930       case MVT::i8:
1931       case MVT::i16:
1932       case MVT::i32:
1933         break;
1934       case MVT::f32:
1935         if (!Subtarget->hasVFP2())
1936           return false;
1937         break;
1938       case MVT::f64:
1939         if (!Subtarget->hasVFP2())
1940           return false;
1941         break;
1942       }
1943     }
1944   }
1945
1946   // At the point, we are able to handle the call's arguments in fast isel.
1947
1948   // Get a count of how many bytes are to be pushed on the stack.
1949   NumBytes = CCInfo.getNextStackOffset();
1950
1951   // Issue CALLSEQ_START
1952   unsigned AdjStackDown = TII.getCallFrameSetupOpcode();
1953   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
1954                           TII.get(AdjStackDown))
1955                   .addImm(NumBytes));
1956
1957   // Process the args.
1958   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1959     CCValAssign &VA = ArgLocs[i];
1960     unsigned Arg = ArgRegs[VA.getValNo()];
1961     MVT ArgVT = ArgVTs[VA.getValNo()];
1962
1963     assert((!ArgVT.isVector() && ArgVT.getSizeInBits() <= 64) &&
1964            "We don't handle NEON/vector parameters yet.");
1965
1966     // Handle arg promotion, etc.
1967     switch (VA.getLocInfo()) {
1968       case CCValAssign::Full: break;
1969       case CCValAssign::SExt: {
1970         MVT DestVT = VA.getLocVT();
1971         Arg = ARMEmitIntExt(ArgVT, Arg, DestVT, /*isZExt*/false);
1972         assert (Arg != 0 && "Failed to emit a sext");
1973         ArgVT = DestVT;
1974         break;
1975       }
1976       case CCValAssign::AExt:
1977         // Intentional fall-through.  Handle AExt and ZExt.
1978       case CCValAssign::ZExt: {
1979         MVT DestVT = VA.getLocVT();
1980         Arg = ARMEmitIntExt(ArgVT, Arg, DestVT, /*isZExt*/true);
1981         assert (Arg != 0 && "Failed to emit a sext");
1982         ArgVT = DestVT;
1983         break;
1984       }
1985       case CCValAssign::BCvt: {
1986         unsigned BC = FastEmit_r(ArgVT, VA.getLocVT(), ISD::BITCAST, Arg,
1987                                  /*TODO: Kill=*/false);
1988         assert(BC != 0 && "Failed to emit a bitcast!");
1989         Arg = BC;
1990         ArgVT = VA.getLocVT();
1991         break;
1992       }
1993       default: llvm_unreachable("Unknown arg promotion!");
1994     }
1995
1996     // Now copy/store arg to correct locations.
1997     if (VA.isRegLoc() && !VA.needsCustom()) {
1998       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(TargetOpcode::COPY),
1999               VA.getLocReg())
2000         .addReg(Arg);
2001       RegArgs.push_back(VA.getLocReg());
2002     } else if (VA.needsCustom()) {
2003       // TODO: We need custom lowering for vector (v2f64) args.
2004       assert(VA.getLocVT() == MVT::f64 &&
2005              "Custom lowering for v2f64 args not available");
2006
2007       CCValAssign &NextVA = ArgLocs[++i];
2008
2009       assert(VA.isRegLoc() && NextVA.isRegLoc() &&
2010              "We only handle register args!");
2011
2012       AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
2013                               TII.get(ARM::VMOVRRD), VA.getLocReg())
2014                       .addReg(NextVA.getLocReg(), RegState::Define)
2015                       .addReg(Arg));
2016       RegArgs.push_back(VA.getLocReg());
2017       RegArgs.push_back(NextVA.getLocReg());
2018     } else {
2019       assert(VA.isMemLoc());
2020       // Need to store on the stack.
2021       Address Addr;
2022       Addr.BaseType = Address::RegBase;
2023       Addr.Base.Reg = ARM::SP;
2024       Addr.Offset = VA.getLocMemOffset();
2025
2026       bool EmitRet = ARMEmitStore(ArgVT, Arg, Addr); (void)EmitRet;
2027       assert(EmitRet && "Could not emit a store for argument!");
2028     }
2029   }
2030
2031   return true;
2032 }
2033
2034 bool ARMFastISel::FinishCall(MVT RetVT, SmallVectorImpl<unsigned> &UsedRegs,
2035                              const Instruction *I, CallingConv::ID CC,
2036                              unsigned &NumBytes, bool isVarArg) {
2037   // Issue CALLSEQ_END
2038   unsigned AdjStackUp = TII.getCallFrameDestroyOpcode();
2039   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
2040                           TII.get(AdjStackUp))
2041                   .addImm(NumBytes).addImm(0));
2042
2043   // Now the return value.
2044   if (RetVT != MVT::isVoid) {
2045     SmallVector<CCValAssign, 16> RVLocs;
2046     CCState CCInfo(CC, isVarArg, *FuncInfo.MF, TM, RVLocs, *Context);
2047     CCInfo.AnalyzeCallResult(RetVT, CCAssignFnForCall(CC, true, isVarArg));
2048
2049     // Copy all of the result registers out of their specified physreg.
2050     if (RVLocs.size() == 2 && RetVT == MVT::f64) {
2051       // For this move we copy into two registers and then move into the
2052       // double fp reg we want.
2053       MVT DestVT = RVLocs[0].getValVT();
2054       const TargetRegisterClass* DstRC = TLI.getRegClassFor(DestVT);
2055       unsigned ResultReg = createResultReg(DstRC);
2056       AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
2057                               TII.get(ARM::VMOVDRR), ResultReg)
2058                       .addReg(RVLocs[0].getLocReg())
2059                       .addReg(RVLocs[1].getLocReg()));
2060
2061       UsedRegs.push_back(RVLocs[0].getLocReg());
2062       UsedRegs.push_back(RVLocs[1].getLocReg());
2063
2064       // Finally update the result.
2065       UpdateValueMap(I, ResultReg);
2066     } else {
2067       assert(RVLocs.size() == 1 &&"Can't handle non-double multi-reg retvals!");
2068       MVT CopyVT = RVLocs[0].getValVT();
2069
2070       // Special handling for extended integers.
2071       if (RetVT == MVT::i1 || RetVT == MVT::i8 || RetVT == MVT::i16)
2072         CopyVT = MVT::i32;
2073
2074       const TargetRegisterClass* DstRC = TLI.getRegClassFor(CopyVT);
2075
2076       unsigned ResultReg = createResultReg(DstRC);
2077       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(TargetOpcode::COPY),
2078               ResultReg).addReg(RVLocs[0].getLocReg());
2079       UsedRegs.push_back(RVLocs[0].getLocReg());
2080
2081       // Finally update the result.
2082       UpdateValueMap(I, ResultReg);
2083     }
2084   }
2085
2086   return true;
2087 }
2088
2089 bool ARMFastISel::SelectRet(const Instruction *I) {
2090   const ReturnInst *Ret = cast<ReturnInst>(I);
2091   const Function &F = *I->getParent()->getParent();
2092
2093   if (!FuncInfo.CanLowerReturn)
2094     return false;
2095
2096   CallingConv::ID CC = F.getCallingConv();
2097   if (Ret->getNumOperands() > 0) {
2098     SmallVector<ISD::OutputArg, 4> Outs;
2099     GetReturnInfo(F.getReturnType(), F.getAttributes().getRetAttributes(),
2100                   Outs, TLI);
2101
2102     // Analyze operands of the call, assigning locations to each operand.
2103     SmallVector<CCValAssign, 16> ValLocs;
2104     CCState CCInfo(CC, F.isVarArg(), *FuncInfo.MF, TM, ValLocs,I->getContext());
2105     CCInfo.AnalyzeReturn(Outs, CCAssignFnForCall(CC, true /* is Ret */,
2106                                                  F.isVarArg()));
2107
2108     const Value *RV = Ret->getOperand(0);
2109     unsigned Reg = getRegForValue(RV);
2110     if (Reg == 0)
2111       return false;
2112
2113     // Only handle a single return value for now.
2114     if (ValLocs.size() != 1)
2115       return false;
2116
2117     CCValAssign &VA = ValLocs[0];
2118
2119     // Don't bother handling odd stuff for now.
2120     if (VA.getLocInfo() != CCValAssign::Full)
2121       return false;
2122     // Only handle register returns for now.
2123     if (!VA.isRegLoc())
2124       return false;
2125
2126     unsigned SrcReg = Reg + VA.getValNo();
2127     MVT RVVT = TLI.getSimpleValueType(RV->getType());
2128     MVT DestVT = VA.getValVT();
2129     // Special handling for extended integers.
2130     if (RVVT != DestVT) {
2131       if (RVVT != MVT::i1 && RVVT != MVT::i8 && RVVT != MVT::i16)
2132         return false;
2133
2134       assert(DestVT == MVT::i32 && "ARM should always ext to i32");
2135
2136       // Perform extension if flagged as either zext or sext.  Otherwise, do
2137       // nothing.
2138       if (Outs[0].Flags.isZExt() || Outs[0].Flags.isSExt()) {
2139         SrcReg = ARMEmitIntExt(RVVT, SrcReg, DestVT, Outs[0].Flags.isZExt());
2140         if (SrcReg == 0) return false;
2141       }
2142     }
2143
2144     // Make the copy.
2145     unsigned DstReg = VA.getLocReg();
2146     const TargetRegisterClass* SrcRC = MRI.getRegClass(SrcReg);
2147     // Avoid a cross-class copy. This is very unlikely.
2148     if (!SrcRC->contains(DstReg))
2149       return false;
2150     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(TargetOpcode::COPY),
2151             DstReg).addReg(SrcReg);
2152
2153     // Mark the register as live out of the function.
2154     MRI.addLiveOut(VA.getLocReg());
2155   }
2156
2157   unsigned RetOpc = isThumb2 ? ARM::tBX_RET : ARM::BX_RET;
2158   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
2159                           TII.get(RetOpc)));
2160   return true;
2161 }
2162
2163 unsigned ARMFastISel::ARMSelectCallOp(bool UseReg) {
2164   if (UseReg)
2165     return isThumb2 ? ARM::tBLXr : ARM::BLX;
2166   else
2167     return isThumb2 ? ARM::tBL : ARM::BL;
2168 }
2169
2170 unsigned ARMFastISel::getLibcallReg(const Twine &Name) {
2171   GlobalValue *GV = new GlobalVariable(Type::getInt32Ty(*Context), false,
2172                                        GlobalValue::ExternalLinkage, 0, Name);
2173   return ARMMaterializeGV(GV, TLI.getSimpleValueType(GV->getType()));
2174 }
2175
2176 // A quick function that will emit a call for a named libcall in F with the
2177 // vector of passed arguments for the Instruction in I. We can assume that we
2178 // can emit a call for any libcall we can produce. This is an abridged version
2179 // of the full call infrastructure since we won't need to worry about things
2180 // like computed function pointers or strange arguments at call sites.
2181 // TODO: Try to unify this and the normal call bits for ARM, then try to unify
2182 // with X86.
2183 bool ARMFastISel::ARMEmitLibcall(const Instruction *I, RTLIB::Libcall Call) {
2184   CallingConv::ID CC = TLI.getLibcallCallingConv(Call);
2185
2186   // Handle *simple* calls for now.
2187   Type *RetTy = I->getType();
2188   MVT RetVT;
2189   if (RetTy->isVoidTy())
2190     RetVT = MVT::isVoid;
2191   else if (!isTypeLegal(RetTy, RetVT))
2192     return false;
2193
2194   // Can't handle non-double multi-reg retvals.
2195   if (RetVT != MVT::isVoid && RetVT != MVT::i32) {
2196     SmallVector<CCValAssign, 16> RVLocs;
2197     CCState CCInfo(CC, false, *FuncInfo.MF, TM, RVLocs, *Context);
2198     CCInfo.AnalyzeCallResult(RetVT, CCAssignFnForCall(CC, true, false));
2199     if (RVLocs.size() >= 2 && RetVT != MVT::f64)
2200       return false;
2201   }
2202
2203   // Set up the argument vectors.
2204   SmallVector<Value*, 8> Args;
2205   SmallVector<unsigned, 8> ArgRegs;
2206   SmallVector<MVT, 8> ArgVTs;
2207   SmallVector<ISD::ArgFlagsTy, 8> ArgFlags;
2208   Args.reserve(I->getNumOperands());
2209   ArgRegs.reserve(I->getNumOperands());
2210   ArgVTs.reserve(I->getNumOperands());
2211   ArgFlags.reserve(I->getNumOperands());
2212   for (unsigned i = 0; i < I->getNumOperands(); ++i) {
2213     Value *Op = I->getOperand(i);
2214     unsigned Arg = getRegForValue(Op);
2215     if (Arg == 0) return false;
2216
2217     Type *ArgTy = Op->getType();
2218     MVT ArgVT;
2219     if (!isTypeLegal(ArgTy, ArgVT)) return false;
2220
2221     ISD::ArgFlagsTy Flags;
2222     unsigned OriginalAlignment = TD.getABITypeAlignment(ArgTy);
2223     Flags.setOrigAlign(OriginalAlignment);
2224
2225     Args.push_back(Op);
2226     ArgRegs.push_back(Arg);
2227     ArgVTs.push_back(ArgVT);
2228     ArgFlags.push_back(Flags);
2229   }
2230
2231   // Handle the arguments now that we've gotten them.
2232   SmallVector<unsigned, 4> RegArgs;
2233   unsigned NumBytes;
2234   if (!ProcessCallArgs(Args, ArgRegs, ArgVTs, ArgFlags,
2235                        RegArgs, CC, NumBytes, false))
2236     return false;
2237
2238   unsigned CalleeReg = 0;
2239   if (EnableARMLongCalls) {
2240     CalleeReg = getLibcallReg(TLI.getLibcallName(Call));
2241     if (CalleeReg == 0) return false;
2242   }
2243
2244   // Issue the call.
2245   unsigned CallOpc = ARMSelectCallOp(EnableARMLongCalls);
2246   MachineInstrBuilder MIB = BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt,
2247                                     DL, TII.get(CallOpc));
2248   // BL / BLX don't take a predicate, but tBL / tBLX do.
2249   if (isThumb2)
2250     AddDefaultPred(MIB);
2251   if (EnableARMLongCalls)
2252     MIB.addReg(CalleeReg);
2253   else
2254     MIB.addExternalSymbol(TLI.getLibcallName(Call));
2255
2256   // Add implicit physical register uses to the call.
2257   for (unsigned i = 0, e = RegArgs.size(); i != e; ++i)
2258     MIB.addReg(RegArgs[i], RegState::Implicit);
2259
2260   // Add a register mask with the call-preserved registers.
2261   // Proper defs for return values will be added by setPhysRegsDeadExcept().
2262   MIB.addRegMask(TRI.getCallPreservedMask(CC));
2263
2264   // Finish off the call including any return values.
2265   SmallVector<unsigned, 4> UsedRegs;
2266   if (!FinishCall(RetVT, UsedRegs, I, CC, NumBytes, false)) return false;
2267
2268   // Set all unused physreg defs as dead.
2269   static_cast<MachineInstr *>(MIB)->setPhysRegsDeadExcept(UsedRegs, TRI);
2270
2271   return true;
2272 }
2273
2274 bool ARMFastISel::SelectCall(const Instruction *I,
2275                              const char *IntrMemName = 0) {
2276   const CallInst *CI = cast<CallInst>(I);
2277   const Value *Callee = CI->getCalledValue();
2278
2279   // Can't handle inline asm.
2280   if (isa<InlineAsm>(Callee)) return false;
2281
2282   // Allow SelectionDAG isel to handle tail calls.
2283   if (CI->isTailCall()) return false;
2284
2285   // Check the calling convention.
2286   ImmutableCallSite CS(CI);
2287   CallingConv::ID CC = CS.getCallingConv();
2288
2289   // TODO: Avoid some calling conventions?
2290
2291   PointerType *PT = cast<PointerType>(CS.getCalledValue()->getType());
2292   FunctionType *FTy = cast<FunctionType>(PT->getElementType());
2293   bool isVarArg = FTy->isVarArg();
2294
2295   // Handle *simple* calls for now.
2296   Type *RetTy = I->getType();
2297   MVT RetVT;
2298   if (RetTy->isVoidTy())
2299     RetVT = MVT::isVoid;
2300   else if (!isTypeLegal(RetTy, RetVT) && RetVT != MVT::i16 &&
2301            RetVT != MVT::i8  && RetVT != MVT::i1)
2302     return false;
2303
2304   // Can't handle non-double multi-reg retvals.
2305   if (RetVT != MVT::isVoid && RetVT != MVT::i1 && RetVT != MVT::i8 &&
2306       RetVT != MVT::i16 && RetVT != MVT::i32) {
2307     SmallVector<CCValAssign, 16> RVLocs;
2308     CCState CCInfo(CC, isVarArg, *FuncInfo.MF, TM, RVLocs, *Context);
2309     CCInfo.AnalyzeCallResult(RetVT, CCAssignFnForCall(CC, true, isVarArg));
2310     if (RVLocs.size() >= 2 && RetVT != MVT::f64)
2311       return false;
2312   }
2313
2314   // Set up the argument vectors.
2315   SmallVector<Value*, 8> Args;
2316   SmallVector<unsigned, 8> ArgRegs;
2317   SmallVector<MVT, 8> ArgVTs;
2318   SmallVector<ISD::ArgFlagsTy, 8> ArgFlags;
2319   unsigned arg_size = CS.arg_size();
2320   Args.reserve(arg_size);
2321   ArgRegs.reserve(arg_size);
2322   ArgVTs.reserve(arg_size);
2323   ArgFlags.reserve(arg_size);
2324   for (ImmutableCallSite::arg_iterator i = CS.arg_begin(), e = CS.arg_end();
2325        i != e; ++i) {
2326     // If we're lowering a memory intrinsic instead of a regular call, skip the
2327     // last two arguments, which shouldn't be passed to the underlying function.
2328     if (IntrMemName && e-i <= 2)
2329       break;
2330
2331     ISD::ArgFlagsTy Flags;
2332     unsigned AttrInd = i - CS.arg_begin() + 1;
2333     if (CS.paramHasAttr(AttrInd, Attributes::SExt))
2334       Flags.setSExt();
2335     if (CS.paramHasAttr(AttrInd, Attributes::ZExt))
2336       Flags.setZExt();
2337
2338     // FIXME: Only handle *easy* calls for now.
2339     if (CS.paramHasAttr(AttrInd, Attributes::InReg) ||
2340         CS.paramHasAttr(AttrInd, Attributes::StructRet) ||
2341         CS.paramHasAttr(AttrInd, Attributes::Nest) ||
2342         CS.paramHasAttr(AttrInd, Attributes::ByVal))
2343       return false;
2344
2345     Type *ArgTy = (*i)->getType();
2346     MVT ArgVT;
2347     if (!isTypeLegal(ArgTy, ArgVT) && ArgVT != MVT::i16 && ArgVT != MVT::i8 &&
2348         ArgVT != MVT::i1)
2349       return false;
2350
2351     unsigned Arg = getRegForValue(*i);
2352     if (Arg == 0)
2353       return false;
2354
2355     unsigned OriginalAlignment = TD.getABITypeAlignment(ArgTy);
2356     Flags.setOrigAlign(OriginalAlignment);
2357
2358     Args.push_back(*i);
2359     ArgRegs.push_back(Arg);
2360     ArgVTs.push_back(ArgVT);
2361     ArgFlags.push_back(Flags);
2362   }
2363
2364   // Handle the arguments now that we've gotten them.
2365   SmallVector<unsigned, 4> RegArgs;
2366   unsigned NumBytes;
2367   if (!ProcessCallArgs(Args, ArgRegs, ArgVTs, ArgFlags,
2368                        RegArgs, CC, NumBytes, isVarArg))
2369     return false;
2370
2371   bool UseReg = false;
2372   const GlobalValue *GV = dyn_cast<GlobalValue>(Callee);
2373   if (!GV || EnableARMLongCalls) UseReg = true;
2374
2375   unsigned CalleeReg = 0;
2376   if (UseReg) {
2377     if (IntrMemName)
2378       CalleeReg = getLibcallReg(IntrMemName);
2379     else
2380       CalleeReg = getRegForValue(Callee);
2381
2382     if (CalleeReg == 0) return false;
2383   }
2384
2385   // Issue the call.
2386   unsigned CallOpc = ARMSelectCallOp(UseReg);
2387   MachineInstrBuilder MIB = BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt,
2388                                     DL, TII.get(CallOpc));
2389
2390   // ARM calls don't take a predicate, but tBL / tBLX do.
2391   if(isThumb2)
2392     AddDefaultPred(MIB);
2393   if (UseReg)
2394     MIB.addReg(CalleeReg);
2395   else if (!IntrMemName)
2396     MIB.addGlobalAddress(GV, 0, 0);
2397   else
2398     MIB.addExternalSymbol(IntrMemName, 0);
2399
2400   // Add implicit physical register uses to the call.
2401   for (unsigned i = 0, e = RegArgs.size(); i != e; ++i)
2402     MIB.addReg(RegArgs[i], RegState::Implicit);
2403
2404   // Add a register mask with the call-preserved registers.
2405   // Proper defs for return values will be added by setPhysRegsDeadExcept().
2406   MIB.addRegMask(TRI.getCallPreservedMask(CC));
2407
2408   // Finish off the call including any return values.
2409   SmallVector<unsigned, 4> UsedRegs;
2410   if (!FinishCall(RetVT, UsedRegs, I, CC, NumBytes, isVarArg))
2411     return false;
2412
2413   // Set all unused physreg defs as dead.
2414   static_cast<MachineInstr *>(MIB)->setPhysRegsDeadExcept(UsedRegs, TRI);
2415
2416   return true;
2417 }
2418
2419 bool ARMFastISel::ARMIsMemCpySmall(uint64_t Len) {
2420   return Len <= 16;
2421 }
2422
2423 bool ARMFastISel::ARMTryEmitSmallMemCpy(Address Dest, Address Src,
2424                                         uint64_t Len, unsigned Alignment) {
2425   // Make sure we don't bloat code by inlining very large memcpy's.
2426   if (!ARMIsMemCpySmall(Len))
2427     return false;
2428
2429   while (Len) {
2430     MVT VT;
2431     if (!Alignment || Alignment >= 4) {
2432       if (Len >= 4)
2433         VT = MVT::i32;
2434       else if (Len >= 2)
2435         VT = MVT::i16;
2436       else {
2437         assert (Len == 1 && "Expected a length of 1!");
2438         VT = MVT::i8;
2439       }
2440     } else {
2441       // Bound based on alignment.
2442       if (Len >= 2 && Alignment == 2)
2443         VT = MVT::i16;
2444       else {
2445         assert (Alignment == 1 && "Expected an alignment of 1!");
2446         VT = MVT::i8;
2447       }
2448     }
2449
2450     bool RV;
2451     unsigned ResultReg;
2452     RV = ARMEmitLoad(VT, ResultReg, Src);
2453     assert (RV == true && "Should be able to handle this load.");
2454     RV = ARMEmitStore(VT, ResultReg, Dest);
2455     assert (RV == true && "Should be able to handle this store.");
2456     (void)RV;
2457
2458     unsigned Size = VT.getSizeInBits()/8;
2459     Len -= Size;
2460     Dest.Offset += Size;
2461     Src.Offset += Size;
2462   }
2463
2464   return true;
2465 }
2466
2467 bool ARMFastISel::SelectIntrinsicCall(const IntrinsicInst &I) {
2468   // FIXME: Handle more intrinsics.
2469   switch (I.getIntrinsicID()) {
2470   default: return false;
2471   case Intrinsic::frameaddress: {
2472     MachineFrameInfo *MFI = FuncInfo.MF->getFrameInfo();
2473     MFI->setFrameAddressIsTaken(true);
2474
2475     unsigned LdrOpc;
2476     const TargetRegisterClass *RC;
2477     if (isThumb2) {
2478       LdrOpc =  ARM::t2LDRi12;
2479       RC = (const TargetRegisterClass*)&ARM::tGPRRegClass;
2480     } else {
2481       LdrOpc =  ARM::LDRi12;
2482       RC = (const TargetRegisterClass*)&ARM::GPRRegClass;
2483     }
2484
2485     const ARMBaseRegisterInfo *RegInfo =
2486           static_cast<const ARMBaseRegisterInfo*>(TM.getRegisterInfo());
2487     unsigned FramePtr = RegInfo->getFrameRegister(*(FuncInfo.MF));
2488     unsigned SrcReg = FramePtr;
2489
2490     // Recursively load frame address
2491     // ldr r0 [fp]
2492     // ldr r0 [r0]
2493     // ldr r0 [r0]
2494     // ...
2495     unsigned DestReg;
2496     unsigned Depth = cast<ConstantInt>(I.getOperand(0))->getZExtValue();
2497     while (Depth--) {
2498       DestReg = createResultReg(RC);
2499       AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
2500                               TII.get(LdrOpc), DestReg)
2501                       .addReg(SrcReg).addImm(0));
2502       SrcReg = DestReg;
2503     }
2504     UpdateValueMap(&I, SrcReg);
2505     return true;
2506   }
2507   case Intrinsic::memcpy:
2508   case Intrinsic::memmove: {
2509     const MemTransferInst &MTI = cast<MemTransferInst>(I);
2510     // Don't handle volatile.
2511     if (MTI.isVolatile())
2512       return false;
2513
2514     // Disable inlining for memmove before calls to ComputeAddress.  Otherwise,
2515     // we would emit dead code because we don't currently handle memmoves.
2516     bool isMemCpy = (I.getIntrinsicID() == Intrinsic::memcpy);
2517     if (isa<ConstantInt>(MTI.getLength()) && isMemCpy) {
2518       // Small memcpy's are common enough that we want to do them without a call
2519       // if possible.
2520       uint64_t Len = cast<ConstantInt>(MTI.getLength())->getZExtValue();
2521       if (ARMIsMemCpySmall(Len)) {
2522         Address Dest, Src;
2523         if (!ARMComputeAddress(MTI.getRawDest(), Dest) ||
2524             !ARMComputeAddress(MTI.getRawSource(), Src))
2525           return false;
2526         unsigned Alignment = MTI.getAlignment();
2527         if (ARMTryEmitSmallMemCpy(Dest, Src, Len, Alignment))
2528           return true;
2529       }
2530     }
2531
2532     if (!MTI.getLength()->getType()->isIntegerTy(32))
2533       return false;
2534
2535     if (MTI.getSourceAddressSpace() > 255 || MTI.getDestAddressSpace() > 255)
2536       return false;
2537
2538     const char *IntrMemName = isa<MemCpyInst>(I) ? "memcpy" : "memmove";
2539     return SelectCall(&I, IntrMemName);
2540   }
2541   case Intrinsic::memset: {
2542     const MemSetInst &MSI = cast<MemSetInst>(I);
2543     // Don't handle volatile.
2544     if (MSI.isVolatile())
2545       return false;
2546
2547     if (!MSI.getLength()->getType()->isIntegerTy(32))
2548       return false;
2549
2550     if (MSI.getDestAddressSpace() > 255)
2551       return false;
2552
2553     return SelectCall(&I, "memset");
2554   }
2555   case Intrinsic::trap: {
2556     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(ARM::TRAP));
2557     return true;
2558   }
2559   }
2560 }
2561
2562 bool ARMFastISel::SelectTrunc(const Instruction *I) {
2563   // The high bits for a type smaller than the register size are assumed to be
2564   // undefined.
2565   Value *Op = I->getOperand(0);
2566
2567   EVT SrcVT, DestVT;
2568   SrcVT = TLI.getValueType(Op->getType(), true);
2569   DestVT = TLI.getValueType(I->getType(), true);
2570
2571   if (SrcVT != MVT::i32 && SrcVT != MVT::i16 && SrcVT != MVT::i8)
2572     return false;
2573   if (DestVT != MVT::i16 && DestVT != MVT::i8 && DestVT != MVT::i1)
2574     return false;
2575
2576   unsigned SrcReg = getRegForValue(Op);
2577   if (!SrcReg) return false;
2578
2579   // Because the high bits are undefined, a truncate doesn't generate
2580   // any code.
2581   UpdateValueMap(I, SrcReg);
2582   return true;
2583 }
2584
2585 unsigned ARMFastISel::ARMEmitIntExt(MVT SrcVT, unsigned SrcReg, MVT DestVT,
2586                                     bool isZExt) {
2587   if (DestVT != MVT::i32 && DestVT != MVT::i16 && DestVT != MVT::i8)
2588     return 0;
2589
2590   unsigned Opc;
2591   bool isBoolZext = false;
2592   const TargetRegisterClass *RC = TLI.getRegClassFor(MVT::i32);
2593   switch (SrcVT.SimpleTy) {
2594   default: return 0;
2595   case MVT::i16:
2596     if (!Subtarget->hasV6Ops()) return 0;
2597     RC = isThumb2 ? &ARM::rGPRRegClass : &ARM::GPRnopcRegClass;
2598     if (isZExt)
2599       Opc = isThumb2 ? ARM::t2UXTH : ARM::UXTH;
2600     else
2601       Opc = isThumb2 ? ARM::t2SXTH : ARM::SXTH;
2602     break;
2603   case MVT::i8:
2604     if (!Subtarget->hasV6Ops()) return 0;
2605     RC = isThumb2 ? &ARM::rGPRRegClass : &ARM::GPRnopcRegClass;
2606     if (isZExt)
2607       Opc = isThumb2 ? ARM::t2UXTB : ARM::UXTB;
2608     else
2609       Opc = isThumb2 ? ARM::t2SXTB : ARM::SXTB;
2610     break;
2611   case MVT::i1:
2612     if (isZExt) {
2613       RC = isThumb2 ? &ARM::rGPRRegClass : &ARM::GPRRegClass;
2614       Opc = isThumb2 ? ARM::t2ANDri : ARM::ANDri;
2615       isBoolZext = true;
2616       break;
2617     }
2618     return 0;
2619   }
2620
2621   unsigned ResultReg = createResultReg(RC);
2622   MachineInstrBuilder MIB;
2623   MIB = BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(Opc), ResultReg)
2624         .addReg(SrcReg);
2625   if (isBoolZext)
2626     MIB.addImm(1);
2627   else
2628     MIB.addImm(0);
2629   AddOptionalDefs(MIB);
2630   return ResultReg;
2631 }
2632
2633 bool ARMFastISel::SelectIntExt(const Instruction *I) {
2634   // On ARM, in general, integer casts don't involve legal types; this code
2635   // handles promotable integers.
2636   Type *DestTy = I->getType();
2637   Value *Src = I->getOperand(0);
2638   Type *SrcTy = Src->getType();
2639
2640   MVT SrcVT, DestVT;
2641   SrcVT = TLI.getSimpleValueType(SrcTy, true);
2642   DestVT = TLI.getSimpleValueType(DestTy, true);
2643
2644   bool isZExt = isa<ZExtInst>(I);
2645   unsigned SrcReg = getRegForValue(Src);
2646   if (!SrcReg) return false;
2647
2648   unsigned ResultReg = ARMEmitIntExt(SrcVT, SrcReg, DestVT, isZExt);
2649   if (ResultReg == 0) return false;
2650   UpdateValueMap(I, ResultReg);
2651   return true;
2652 }
2653
2654 bool ARMFastISel::SelectShift(const Instruction *I,
2655                               ARM_AM::ShiftOpc ShiftTy) {
2656   // We handle thumb2 mode by target independent selector
2657   // or SelectionDAG ISel.
2658   if (isThumb2)
2659     return false;
2660
2661   // Only handle i32 now.
2662   EVT DestVT = TLI.getValueType(I->getType(), true);
2663   if (DestVT != MVT::i32)
2664     return false;
2665
2666   unsigned Opc = ARM::MOVsr;
2667   unsigned ShiftImm;
2668   Value *Src2Value = I->getOperand(1);
2669   if (const ConstantInt *CI = dyn_cast<ConstantInt>(Src2Value)) {
2670     ShiftImm = CI->getZExtValue();
2671
2672     // Fall back to selection DAG isel if the shift amount
2673     // is zero or greater than the width of the value type.
2674     if (ShiftImm == 0 || ShiftImm >=32)
2675       return false;
2676
2677     Opc = ARM::MOVsi;
2678   }
2679
2680   Value *Src1Value = I->getOperand(0);
2681   unsigned Reg1 = getRegForValue(Src1Value);
2682   if (Reg1 == 0) return false;
2683
2684   unsigned Reg2 = 0;
2685   if (Opc == ARM::MOVsr) {
2686     Reg2 = getRegForValue(Src2Value);
2687     if (Reg2 == 0) return false;
2688   }
2689
2690   unsigned ResultReg = createResultReg(TLI.getRegClassFor(MVT::i32));
2691   if(ResultReg == 0) return false;
2692
2693   MachineInstrBuilder MIB = BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
2694                                     TII.get(Opc), ResultReg)
2695                             .addReg(Reg1);
2696
2697   if (Opc == ARM::MOVsi)
2698     MIB.addImm(ARM_AM::getSORegOpc(ShiftTy, ShiftImm));
2699   else if (Opc == ARM::MOVsr) {
2700     MIB.addReg(Reg2);
2701     MIB.addImm(ARM_AM::getSORegOpc(ShiftTy, 0));
2702   }
2703
2704   AddOptionalDefs(MIB);
2705   UpdateValueMap(I, ResultReg);
2706   return true;
2707 }
2708
2709 // TODO: SoftFP support.
2710 bool ARMFastISel::TargetSelectInstruction(const Instruction *I) {
2711
2712   switch (I->getOpcode()) {
2713     case Instruction::Load:
2714       return SelectLoad(I);
2715     case Instruction::Store:
2716       return SelectStore(I);
2717     case Instruction::Br:
2718       return SelectBranch(I);
2719     case Instruction::IndirectBr:
2720       return SelectIndirectBr(I);
2721     case Instruction::ICmp:
2722     case Instruction::FCmp:
2723       return SelectCmp(I);
2724     case Instruction::FPExt:
2725       return SelectFPExt(I);
2726     case Instruction::FPTrunc:
2727       return SelectFPTrunc(I);
2728     case Instruction::SIToFP:
2729       return SelectIToFP(I, /*isSigned*/ true);
2730     case Instruction::UIToFP:
2731       return SelectIToFP(I, /*isSigned*/ false);
2732     case Instruction::FPToSI:
2733       return SelectFPToI(I, /*isSigned*/ true);
2734     case Instruction::FPToUI:
2735       return SelectFPToI(I, /*isSigned*/ false);
2736     case Instruction::Add:
2737       return SelectBinaryIntOp(I, ISD::ADD);
2738     case Instruction::Or:
2739       return SelectBinaryIntOp(I, ISD::OR);
2740     case Instruction::Sub:
2741       return SelectBinaryIntOp(I, ISD::SUB);
2742     case Instruction::FAdd:
2743       return SelectBinaryFPOp(I, ISD::FADD);
2744     case Instruction::FSub:
2745       return SelectBinaryFPOp(I, ISD::FSUB);
2746     case Instruction::FMul:
2747       return SelectBinaryFPOp(I, ISD::FMUL);
2748     case Instruction::SDiv:
2749       return SelectDiv(I, /*isSigned*/ true);
2750     case Instruction::UDiv:
2751       return SelectDiv(I, /*isSigned*/ false);
2752     case Instruction::SRem:
2753       return SelectRem(I, /*isSigned*/ true);
2754     case Instruction::URem:
2755       return SelectRem(I, /*isSigned*/ false);
2756     case Instruction::Call:
2757       if (const IntrinsicInst *II = dyn_cast<IntrinsicInst>(I))
2758         return SelectIntrinsicCall(*II);
2759       return SelectCall(I);
2760     case Instruction::Select:
2761       return SelectSelect(I);
2762     case Instruction::Ret:
2763       return SelectRet(I);
2764     case Instruction::Trunc:
2765       return SelectTrunc(I);
2766     case Instruction::ZExt:
2767     case Instruction::SExt:
2768       return SelectIntExt(I);
2769     case Instruction::Shl:
2770       return SelectShift(I, ARM_AM::lsl);
2771     case Instruction::LShr:
2772       return SelectShift(I, ARM_AM::lsr);
2773     case Instruction::AShr:
2774       return SelectShift(I, ARM_AM::asr);
2775     default: break;
2776   }
2777   return false;
2778 }
2779
2780 /// TryToFoldLoad - The specified machine instr operand is a vreg, and that
2781 /// vreg is being provided by the specified load instruction.  If possible,
2782 /// try to fold the load as an operand to the instruction, returning true if
2783 /// successful.
2784 bool ARMFastISel::TryToFoldLoad(MachineInstr *MI, unsigned OpNo,
2785                                 const LoadInst *LI) {
2786   // Verify we have a legal type before going any further.
2787   MVT VT;
2788   if (!isLoadTypeLegal(LI->getType(), VT))
2789     return false;
2790
2791   // Combine load followed by zero- or sign-extend.
2792   // ldrb r1, [r0]       ldrb r1, [r0]
2793   // uxtb r2, r1     =>
2794   // mov  r3, r2         mov  r3, r1
2795   bool isZExt = true;
2796   switch(MI->getOpcode()) {
2797     default: return false;
2798     case ARM::SXTH:
2799     case ARM::t2SXTH:
2800       isZExt = false;
2801     case ARM::UXTH:
2802     case ARM::t2UXTH:
2803       if (VT != MVT::i16)
2804         return false;
2805     break;
2806     case ARM::SXTB:
2807     case ARM::t2SXTB:
2808       isZExt = false;
2809     case ARM::UXTB:
2810     case ARM::t2UXTB:
2811       if (VT != MVT::i8)
2812         return false;
2813     break;
2814   }
2815   // See if we can handle this address.
2816   Address Addr;
2817   if (!ARMComputeAddress(LI->getOperand(0), Addr)) return false;
2818
2819   unsigned ResultReg = MI->getOperand(0).getReg();
2820   if (!ARMEmitLoad(VT, ResultReg, Addr, LI->getAlignment(), isZExt, false))
2821     return false;
2822   MI->eraseFromParent();
2823   return true;
2824 }
2825
2826 unsigned ARMFastISel::ARMLowerPICELF(const GlobalValue *GV,
2827                                      unsigned Align, MVT VT) {
2828   bool UseGOTOFF = GV->hasLocalLinkage() || GV->hasHiddenVisibility();
2829   ARMConstantPoolConstant *CPV =
2830     ARMConstantPoolConstant::Create(GV, UseGOTOFF ? ARMCP::GOTOFF : ARMCP::GOT);
2831   unsigned Idx = MCP.getConstantPoolIndex(CPV, Align);
2832
2833   unsigned Opc;
2834   unsigned DestReg1 = createResultReg(TLI.getRegClassFor(VT));
2835   // Load value.
2836   if (isThumb2) {
2837     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
2838                             TII.get(ARM::t2LDRpci), DestReg1)
2839                     .addConstantPoolIndex(Idx));
2840     Opc = UseGOTOFF ? ARM::t2ADDrr : ARM::t2LDRs;
2841   } else {
2842     // The extra immediate is for addrmode2.
2843     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt,
2844                             DL, TII.get(ARM::LDRcp), DestReg1)
2845                     .addConstantPoolIndex(Idx).addImm(0));
2846     Opc = UseGOTOFF ? ARM::ADDrr : ARM::LDRrs;
2847   }
2848
2849   unsigned GlobalBaseReg = AFI->getGlobalBaseReg();
2850   if (GlobalBaseReg == 0) {
2851     GlobalBaseReg = MRI.createVirtualRegister(TLI.getRegClassFor(VT));
2852     AFI->setGlobalBaseReg(GlobalBaseReg);
2853   }
2854
2855   unsigned DestReg2 = createResultReg(TLI.getRegClassFor(VT));
2856   MachineInstrBuilder MIB = BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt,
2857                                     DL, TII.get(Opc), DestReg2)
2858                             .addReg(DestReg1)
2859                             .addReg(GlobalBaseReg);
2860   if (!UseGOTOFF)
2861     MIB.addImm(0);
2862   AddOptionalDefs(MIB);
2863
2864   return DestReg2;
2865 }
2866
2867 namespace llvm {
2868   FastISel *ARM::createFastISel(FunctionLoweringInfo &funcInfo,
2869                                 const TargetLibraryInfo *libInfo) {
2870     // Completely untested on non-iOS.
2871     const TargetMachine &TM = funcInfo.MF->getTarget();
2872
2873     // Darwin and thumb1 only for now.
2874     const ARMSubtarget *Subtarget = &TM.getSubtarget<ARMSubtarget>();
2875     if (Subtarget->isTargetIOS() && !Subtarget->isThumb1Only())
2876       return new ARMFastISel(funcInfo, libInfo);
2877     return 0;
2878   }
2879 }