lib/Target/ARM/ARMFastISel.cpp

   1 //===-- ARMFastISel.cpp - ARM FastISel implementation ---------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the ARM-specific support for the FastISel class. Some
  11 // of the target-specific code is generated by tablegen in the file
  12 // ARMGenFastISel.inc, which is #included here.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 #include "ARM.h"
  17 #include "ARMBaseInstrInfo.h"
  18 #include "ARMCallingConv.h"
  19 #include "ARMRegisterInfo.h"
  20 #include "ARMTargetMachine.h"
  21 #include "ARMSubtarget.h"
  22 #include "ARMConstantPoolValue.h"
  23 #include "MCTargetDesc/ARMAddressingModes.h"
  24 #include "llvm/CallingConv.h"
  25 #include "llvm/DerivedTypes.h"
  26 #include "llvm/GlobalVariable.h"
  27 #include "llvm/Instructions.h"
  28 #include "llvm/IntrinsicInst.h"
  29 #include "llvm/Module.h"
  30 #include "llvm/Operator.h"
  31 #include "llvm/CodeGen/Analysis.h"
  32 #include "llvm/CodeGen/FastISel.h"
  33 #include "llvm/CodeGen/FunctionLoweringInfo.h"
  34 #include "llvm/CodeGen/MachineInstrBuilder.h"
  35 #include "llvm/CodeGen/MachineModuleInfo.h"
  36 #include "llvm/CodeGen/MachineConstantPool.h"
  37 #include "llvm/CodeGen/MachineFrameInfo.h"
  38 #include "llvm/CodeGen/MachineMemOperand.h"
  39 #include "llvm/CodeGen/MachineRegisterInfo.h"
  40 #include "llvm/CodeGen/PseudoSourceValue.h"
  41 #include "llvm/Support/CallSite.h"
  42 #include "llvm/Support/CommandLine.h"
  43 #include "llvm/Support/ErrorHandling.h"
  44 #include "llvm/Support/GetElementPtrTypeIterator.h"
  45 #include "llvm/Target/TargetData.h"
  46 #include "llvm/Target/TargetInstrInfo.h"
  47 #include "llvm/Target/TargetLowering.h"
  48 #include "llvm/Target/TargetMachine.h"
  49 #include "llvm/Target/TargetOptions.h"
  50 using namespace llvm;
  51
  52 static cl::opt<bool>
  53 DisableARMFastISel("disable-arm-fast-isel",
  54                     cl::desc("Turn off experimental ARM fast-isel support"),
  55                     cl::init(false), cl::Hidden);
  56
  57 extern cl::opt<bool> EnableARMLongCalls;
  58
  59 namespace {
  60
  61   // All possible address modes, plus some.
  62   typedef struct Address {
  63     enum {
  64       RegBase,
  65       FrameIndexBase
  66     } BaseType;
  67
  68     union {
  69       unsigned Reg;
  70       int FI;
  71     } Base;
  72
  73     int Offset;
  74
  75     // Innocuous defaults for our address.
  76     Address()
  77      : BaseType(RegBase), Offset(0) {
  78        Base.Reg = 0;
  79      }
  80   } Address;
  81
  82 class ARMFastISel : public FastISel {
  83
  84   /// Subtarget - Keep a pointer to the ARMSubtarget around so that we can
  85   /// make the right decision when generating code for different targets.
  86   const ARMSubtarget *Subtarget;
  87   const TargetMachine &TM;
  88   const TargetInstrInfo &TII;
  89   const TargetLowering &TLI;
  90   ARMFunctionInfo *AFI;
  91
  92   // Convenience variables to avoid some queries.
  93   bool isThumb2;
  94   LLVMContext *Context;
  95
  96   public:
  97     explicit ARMFastISel(FunctionLoweringInfo &funcInfo)
  98     : FastISel(funcInfo),
  99       TM(funcInfo.MF->getTarget()),
 100       TII(*TM.getInstrInfo()),
 101       TLI(*TM.getTargetLowering()) {
 102       Subtarget = &TM.getSubtarget<ARMSubtarget>();
 103       AFI = funcInfo.MF->getInfo<ARMFunctionInfo>();
 104       isThumb2 = AFI->isThumbFunction();
 105       Context = &funcInfo.Fn->getContext();
 106     }
 107
 108     // Code from FastISel.cpp.
 109     virtual unsigned FastEmitInst_(unsigned MachineInstOpcode,
 110                                    const TargetRegisterClass *RC);
 111     virtual unsigned FastEmitInst_r(unsigned MachineInstOpcode,
 112                                     const TargetRegisterClass *RC,
 113                                     unsigned Op0, bool Op0IsKill);
 114     virtual unsigned FastEmitInst_rr(unsigned MachineInstOpcode,
 115                                      const TargetRegisterClass *RC,
 116                                      unsigned Op0, bool Op0IsKill,
 117                                      unsigned Op1, bool Op1IsKill);
 118     virtual unsigned FastEmitInst_rrr(unsigned MachineInstOpcode,
 119                                       const TargetRegisterClass *RC,
 120                                       unsigned Op0, bool Op0IsKill,
 121                                       unsigned Op1, bool Op1IsKill,
 122                                       unsigned Op2, bool Op2IsKill);
 123     virtual unsigned FastEmitInst_ri(unsigned MachineInstOpcode,
 124                                      const TargetRegisterClass *RC,
 125                                      unsigned Op0, bool Op0IsKill,
 126                                      uint64_t Imm);
 127     virtual unsigned FastEmitInst_rf(unsigned MachineInstOpcode,
 128                                      const TargetRegisterClass *RC,
 129                                      unsigned Op0, bool Op0IsKill,
 130                                      const ConstantFP *FPImm);
 131     virtual unsigned FastEmitInst_rri(unsigned MachineInstOpcode,
 132                                       const TargetRegisterClass *RC,
 133                                       unsigned Op0, bool Op0IsKill,
 134                                       unsigned Op1, bool Op1IsKill,
 135                                       uint64_t Imm);
 136     virtual unsigned FastEmitInst_i(unsigned MachineInstOpcode,
 137                                     const TargetRegisterClass *RC,
 138                                     uint64_t Imm);
 139     virtual unsigned FastEmitInst_ii(unsigned MachineInstOpcode,
 140                                      const TargetRegisterClass *RC,
 141                                      uint64_t Imm1, uint64_t Imm2);
 142
 143     virtual unsigned FastEmitInst_extractsubreg(MVT RetVT,
 144                                                 unsigned Op0, bool Op0IsKill,
 145                                                 uint32_t Idx);
 146
 147     // Backend specific FastISel code.
 148     virtual bool TargetSelectInstruction(const Instruction *I);
 149     virtual unsigned TargetMaterializeConstant(const Constant *C);
 150     virtual unsigned TargetMaterializeAlloca(const AllocaInst *AI);
 151
 152   #include "ARMGenFastISel.inc"
 153
 154     // Instruction selection routines.
 155   private:
 156     bool SelectLoad(const Instruction *I);
 157     bool SelectStore(const Instruction *I);
 158     bool SelectBranch(const Instruction *I);
 159     bool SelectCmp(const Instruction *I);
 160     bool SelectFPExt(const Instruction *I);
 161     bool SelectFPTrunc(const Instruction *I);
 162     bool SelectBinaryOp(const Instruction *I, unsigned ISDOpcode);
 163     bool SelectSIToFP(const Instruction *I);
 164     bool SelectFPToSI(const Instruction *I);
 165     bool SelectSDiv(const Instruction *I);
 166     bool SelectSRem(const Instruction *I);
 167     bool SelectCall(const Instruction *I);
 168     bool SelectSelect(const Instruction *I);
 169     bool SelectRet(const Instruction *I);
 170     bool SelectTrunc(const Instruction *I);
 171     bool SelectIntExt(const Instruction *I);
 172
 173     // Utility routines.
 174   private:
 175     bool isTypeLegal(Type *Ty, MVT &VT);
 176     bool isLoadTypeLegal(Type *Ty, MVT &VT);
 177     bool ARMEmitCmp(const Value *Src1Value, const Value *Src2Value,
 178                     bool isZExt);
 179     bool ARMEmitLoad(EVT VT, unsigned &ResultReg, Address &Addr);
 180     bool ARMEmitStore(EVT VT, unsigned SrcReg, Address &Addr);
 181     bool ARMComputeAddress(const Value *Obj, Address &Addr);
 182     void ARMSimplifyAddress(Address &Addr, EVT VT);
 183     unsigned ARMEmitIntExt(EVT SrcVT, unsigned SrcReg, EVT DestVT, bool isZExt);
 184     unsigned ARMMaterializeFP(const ConstantFP *CFP, EVT VT);
 185     unsigned ARMMaterializeInt(const Constant *C, EVT VT);
 186     unsigned ARMMaterializeGV(const GlobalValue *GV, EVT VT);
 187     unsigned ARMMoveToFPReg(EVT VT, unsigned SrcReg);
 188     unsigned ARMMoveToIntReg(EVT VT, unsigned SrcReg);
 189     unsigned ARMSelectCallOp(const GlobalValue *GV);
 190
 191     // Call handling routines.
 192   private:
 193     bool FastEmitExtend(ISD::NodeType Opc, EVT DstVT, unsigned Src, EVT SrcVT,
 194                         unsigned &ResultReg);
 195     CCAssignFn *CCAssignFnForCall(CallingConv::ID CC, bool Return);
 196     bool ProcessCallArgs(SmallVectorImpl<Value*> &Args,
 197                          SmallVectorImpl<unsigned> &ArgRegs,
 198                          SmallVectorImpl<MVT> &ArgVTs,
 199                          SmallVectorImpl<ISD::ArgFlagsTy> &ArgFlags,
 200                          SmallVectorImpl<unsigned> &RegArgs,
 201                          CallingConv::ID CC,
 202                          unsigned &NumBytes);
 203     bool FinishCall(MVT RetVT, SmallVectorImpl<unsigned> &UsedRegs,
 204                     const Instruction *I, CallingConv::ID CC,
 205                     unsigned &NumBytes);
 206     bool ARMEmitLibcall(const Instruction *I, RTLIB::Libcall Call);
 207
 208     // OptionalDef handling routines.
 209   private:
 210     bool isARMNEONPred(const MachineInstr *MI);
 211     bool DefinesOptionalPredicate(MachineInstr *MI, bool *CPSR);
 212     const MachineInstrBuilder &AddOptionalDefs(const MachineInstrBuilder &MIB);
 213     void AddLoadStoreOperands(EVT VT, Address &Addr,
 214                               const MachineInstrBuilder &MIB,
 215                               unsigned Flags);
 216 };
 217
 218 } // end anonymous namespace
 219
 220 #include "ARMGenCallingConv.inc"
 221
 222 // DefinesOptionalPredicate - This is different from DefinesPredicate in that
 223 // we don't care about implicit defs here, just places we'll need to add a
 224 // default CCReg argument. Sets CPSR if we're setting CPSR instead of CCR.
 225 bool ARMFastISel::DefinesOptionalPredicate(MachineInstr *MI, bool *CPSR) {
 226   const MCInstrDesc &MCID = MI->getDesc();
 227   if (!MCID.hasOptionalDef())
 228     return false;
 229
 230   // Look to see if our OptionalDef is defining CPSR or CCR.
 231   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
 232     const MachineOperand &MO = MI->getOperand(i);
 233     if (!MO.isReg() || !MO.isDef()) continue;
 234     if (MO.getReg() == ARM::CPSR)
 235       *CPSR = true;
 236   }
 237   return true;
 238 }
 239
 240 bool ARMFastISel::isARMNEONPred(const MachineInstr *MI) {
 241   const MCInstrDesc &MCID = MI->getDesc();
 242
 243   // If we're a thumb2 or not NEON function we were handled via isPredicable.
 244   if ((MCID.TSFlags & ARMII::DomainMask) != ARMII::DomainNEON ||
 245        AFI->isThumb2Function())
 246     return false;
 247
 248   for (unsigned i = 0, e = MCID.getNumOperands(); i != e; ++i)
 249     if (MCID.OpInfo[i].isPredicate())
 250       return true;
 251
 252   return false;
 253 }
 254
 255 // If the machine is predicable go ahead and add the predicate operands, if
 256 // it needs default CC operands add those.
 257 // TODO: If we want to support thumb1 then we'll need to deal with optional
 258 // CPSR defs that need to be added before the remaining operands. See s_cc_out
 259 // for descriptions why.
 260 const MachineInstrBuilder &
 261 ARMFastISel::AddOptionalDefs(const MachineInstrBuilder &MIB) {
 262   MachineInstr *MI = &*MIB;
 263
 264   // Do we use a predicate? or...
 265   // Are we NEON in ARM mode and have a predicate operand? If so, I know
 266   // we're not predicable but add it anyways.
 267   if (TII.isPredicable(MI) || isARMNEONPred(MI))
 268     AddDefaultPred(MIB);
 269
 270   // Do we optionally set a predicate?  Preds is size > 0 iff the predicate
 271   // defines CPSR. All other OptionalDefines in ARM are the CCR register.
 272   bool CPSR = false;
 273   if (DefinesOptionalPredicate(MI, &CPSR)) {
 274     if (CPSR)
 275       AddDefaultT1CC(MIB);
 276     else
 277       AddDefaultCC(MIB);
 278   }
 279   return MIB;
 280 }
 281
 282 unsigned ARMFastISel::FastEmitInst_(unsigned MachineInstOpcode,
 283                                     const TargetRegisterClass* RC) {
 284   unsigned ResultReg = createResultReg(RC);
 285   const MCInstrDesc &II = TII.get(MachineInstOpcode);
 286
 287   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II, ResultReg));
 288   return ResultReg;
 289 }
 290
 291 unsigned ARMFastISel::FastEmitInst_r(unsigned MachineInstOpcode,
 292                                      const TargetRegisterClass *RC,
 293                                      unsigned Op0, bool Op0IsKill) {
 294   unsigned ResultReg = createResultReg(RC);
 295   const MCInstrDesc &II = TII.get(MachineInstOpcode);
 296
 297   if (II.getNumDefs() >= 1)
 298     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II, ResultReg)
 299                    .addReg(Op0, Op0IsKill * RegState::Kill));
 300   else {
 301     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II)
 302                    .addReg(Op0, Op0IsKill * RegState::Kill));
 303     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 304                    TII.get(TargetOpcode::COPY), ResultReg)
 305                    .addReg(II.ImplicitDefs[0]));
 306   }
 307   return ResultReg;
 308 }
 309
 310 unsigned ARMFastISel::FastEmitInst_rr(unsigned MachineInstOpcode,
 311                                       const TargetRegisterClass *RC,
 312                                       unsigned Op0, bool Op0IsKill,
 313                                       unsigned Op1, bool Op1IsKill) {
 314   unsigned ResultReg = createResultReg(RC);
 315   const MCInstrDesc &II = TII.get(MachineInstOpcode);
 316
 317   if (II.getNumDefs() >= 1)
 318     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II, ResultReg)
 319                    .addReg(Op0, Op0IsKill * RegState::Kill)
 320                    .addReg(Op1, Op1IsKill * RegState::Kill));
 321   else {
 322     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II)
 323                    .addReg(Op0, Op0IsKill * RegState::Kill)
 324                    .addReg(Op1, Op1IsKill * RegState::Kill));
 325     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 326                            TII.get(TargetOpcode::COPY), ResultReg)
 327                    .addReg(II.ImplicitDefs[0]));
 328   }
 329   return ResultReg;
 330 }
 331
 332 unsigned ARMFastISel::FastEmitInst_rrr(unsigned MachineInstOpcode,
 333                                        const TargetRegisterClass *RC,
 334                                        unsigned Op0, bool Op0IsKill,
 335                                        unsigned Op1, bool Op1IsKill,
 336                                        unsigned Op2, bool Op2IsKill) {
 337   unsigned ResultReg = createResultReg(RC);
 338   const MCInstrDesc &II = TII.get(MachineInstOpcode);
 339
 340   if (II.getNumDefs() >= 1)
 341     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II, ResultReg)
 342                    .addReg(Op0, Op0IsKill * RegState::Kill)
 343                    .addReg(Op1, Op1IsKill * RegState::Kill)
 344                    .addReg(Op2, Op2IsKill * RegState::Kill));
 345   else {
 346     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II)
 347                    .addReg(Op0, Op0IsKill * RegState::Kill)
 348                    .addReg(Op1, Op1IsKill * RegState::Kill)
 349                    .addReg(Op2, Op2IsKill * RegState::Kill));
 350     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 351                            TII.get(TargetOpcode::COPY), ResultReg)
 352                    .addReg(II.ImplicitDefs[0]));
 353   }
 354   return ResultReg;
 355 }
 356
 357 unsigned ARMFastISel::FastEmitInst_ri(unsigned MachineInstOpcode,
 358                                       const TargetRegisterClass *RC,
 359                                       unsigned Op0, bool Op0IsKill,
 360                                       uint64_t Imm) {
 361   unsigned ResultReg = createResultReg(RC);
 362   const MCInstrDesc &II = TII.get(MachineInstOpcode);
 363
 364   if (II.getNumDefs() >= 1)
 365     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II, ResultReg)
 366                    .addReg(Op0, Op0IsKill * RegState::Kill)
 367                    .addImm(Imm));
 368   else {
 369     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II)
 370                    .addReg(Op0, Op0IsKill * RegState::Kill)
 371                    .addImm(Imm));
 372     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 373                            TII.get(TargetOpcode::COPY), ResultReg)
 374                    .addReg(II.ImplicitDefs[0]));
 375   }
 376   return ResultReg;
 377 }
 378
 379 unsigned ARMFastISel::FastEmitInst_rf(unsigned MachineInstOpcode,
 380                                       const TargetRegisterClass *RC,
 381                                       unsigned Op0, bool Op0IsKill,
 382                                       const ConstantFP *FPImm) {
 383   unsigned ResultReg = createResultReg(RC);
 384   const MCInstrDesc &II = TII.get(MachineInstOpcode);
 385
 386   if (II.getNumDefs() >= 1)
 387     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II, ResultReg)
 388                    .addReg(Op0, Op0IsKill * RegState::Kill)
 389                    .addFPImm(FPImm));
 390   else {
 391     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II)
 392                    .addReg(Op0, Op0IsKill * RegState::Kill)
 393                    .addFPImm(FPImm));
 394     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 395                            TII.get(TargetOpcode::COPY), ResultReg)
 396                    .addReg(II.ImplicitDefs[0]));
 397   }
 398   return ResultReg;
 399 }
 400
 401 unsigned ARMFastISel::FastEmitInst_rri(unsigned MachineInstOpcode,
 402                                        const TargetRegisterClass *RC,
 403                                        unsigned Op0, bool Op0IsKill,
 404                                        unsigned Op1, bool Op1IsKill,
 405                                        uint64_t Imm) {
 406   unsigned ResultReg = createResultReg(RC);
 407   const MCInstrDesc &II = TII.get(MachineInstOpcode);
 408
 409   if (II.getNumDefs() >= 1)
 410     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II, ResultReg)
 411                    .addReg(Op0, Op0IsKill * RegState::Kill)
 412                    .addReg(Op1, Op1IsKill * RegState::Kill)
 413                    .addImm(Imm));
 414   else {
 415     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II)
 416                    .addReg(Op0, Op0IsKill * RegState::Kill)
 417                    .addReg(Op1, Op1IsKill * RegState::Kill)
 418                    .addImm(Imm));
 419     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 420                            TII.get(TargetOpcode::COPY), ResultReg)
 421                    .addReg(II.ImplicitDefs[0]));
 422   }
 423   return ResultReg;
 424 }
 425
 426 unsigned ARMFastISel::FastEmitInst_i(unsigned MachineInstOpcode,
 427                                      const TargetRegisterClass *RC,
 428                                      uint64_t Imm) {
 429   unsigned ResultReg = createResultReg(RC);
 430   const MCInstrDesc &II = TII.get(MachineInstOpcode);
 431
 432   if (II.getNumDefs() >= 1)
 433     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II, ResultReg)
 434                    .addImm(Imm));
 435   else {
 436     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II)
 437                    .addImm(Imm));
 438     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 439                            TII.get(TargetOpcode::COPY), ResultReg)
 440                    .addReg(II.ImplicitDefs[0]));
 441   }
 442   return ResultReg;
 443 }
 444
 445 unsigned ARMFastISel::FastEmitInst_ii(unsigned MachineInstOpcode,
 446                                       const TargetRegisterClass *RC,
 447                                       uint64_t Imm1, uint64_t Imm2) {
 448   unsigned ResultReg = createResultReg(RC);
 449   const MCInstrDesc &II = TII.get(MachineInstOpcode);
 450
 451   if (II.getNumDefs() >= 1)
 452     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II, ResultReg)
 453                     .addImm(Imm1).addImm(Imm2));
 454   else {
 455     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II)
 456                     .addImm(Imm1).addImm(Imm2));
 457     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 458                             TII.get(TargetOpcode::COPY),
 459                             ResultReg)
 460                     .addReg(II.ImplicitDefs[0]));
 461   }
 462   return ResultReg;
 463 }
 464
 465 unsigned ARMFastISel::FastEmitInst_extractsubreg(MVT RetVT,
 466                                                  unsigned Op0, bool Op0IsKill,
 467                                                  uint32_t Idx) {
 468   unsigned ResultReg = createResultReg(TLI.getRegClassFor(RetVT));
 469   assert(TargetRegisterInfo::isVirtualRegister(Op0) &&
 470          "Cannot yet extract from physregs");
 471   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt,
 472                          DL, TII.get(TargetOpcode::COPY), ResultReg)
 473                  .addReg(Op0, getKillRegState(Op0IsKill), Idx));
 474   return ResultReg;
 475 }
 476
 477 // TODO: Don't worry about 64-bit now, but when this is fixed remove the
 478 // checks from the various callers.
 479 unsigned ARMFastISel::ARMMoveToFPReg(EVT VT, unsigned SrcReg) {
 480   if (VT == MVT::f64) return 0;
 481
 482   unsigned MoveReg = createResultReg(TLI.getRegClassFor(VT));
 483   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 484                           TII.get(ARM::VMOVRS), MoveReg)
 485                   .addReg(SrcReg));
 486   return MoveReg;
 487 }
 488
 489 unsigned ARMFastISel::ARMMoveToIntReg(EVT VT, unsigned SrcReg) {
 490   if (VT == MVT::i64) return 0;
 491
 492   unsigned MoveReg = createResultReg(TLI.getRegClassFor(VT));
 493   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 494                           TII.get(ARM::VMOVSR), MoveReg)
 495                   .addReg(SrcReg));
 496   return MoveReg;
 497 }
 498
 499 // For double width floating point we need to materialize two constants
 500 // (the high and the low) into integer registers then use a move to get
 501 // the combined constant into an FP reg.
 502 unsigned ARMFastISel::ARMMaterializeFP(const ConstantFP *CFP, EVT VT) {
 503   const APFloat Val = CFP->getValueAPF();
 504   bool is64bit = VT == MVT::f64;
 505
 506   // This checks to see if we can use VFP3 instructions to materialize
 507   // a constant, otherwise we have to go through the constant pool.
 508   if (TLI.isFPImmLegal(Val, VT)) {
 509     int Imm;
 510     unsigned Opc;
 511     if (is64bit) {
 512       Imm = ARM_AM::getFP64Imm(Val);
 513       Opc = ARM::FCONSTD;
 514     } else {
 515       Imm = ARM_AM::getFP32Imm(Val);
 516       Opc = ARM::FCONSTS;
 517     }
 518     unsigned DestReg = createResultReg(TLI.getRegClassFor(VT));
 519     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(Opc),
 520                             DestReg)
 521                     .addImm(Imm));
 522     return DestReg;
 523   }
 524
 525   // Require VFP2 for loading fp constants.
 526   if (!Subtarget->hasVFP2()) return false;
 527
 528   // MachineConstantPool wants an explicit alignment.
 529   unsigned Align = TD.getPrefTypeAlignment(CFP->getType());
 530   if (Align == 0) {
 531     // TODO: Figure out if this is correct.
 532     Align = TD.getTypeAllocSize(CFP->getType());
 533   }
 534   unsigned Idx = MCP.getConstantPoolIndex(cast<Constant>(CFP), Align);
 535   unsigned DestReg = createResultReg(TLI.getRegClassFor(VT));
 536   unsigned Opc = is64bit ? ARM::VLDRD : ARM::VLDRS;
 537
 538   // The extra reg is for addrmode5.
 539   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(Opc),
 540                           DestReg)
 541                   .addConstantPoolIndex(Idx)
 542                   .addReg(0));
 543   return DestReg;
 544 }
 545
 546 unsigned ARMFastISel::ARMMaterializeInt(const Constant *C, EVT VT) {
 547
 548   if (VT != MVT::i32 && VT != MVT::i16 && VT != MVT::i8 && VT != MVT::i1)
 549     return false;
 550
 551   // If we can do this in a single instruction without a constant pool entry
 552   // do so now.
 553   const ConstantInt *CI = cast<ConstantInt>(C);
 554   if (Subtarget->hasV6T2Ops() && isUInt<16>(CI->getZExtValue())) {
 555     EVT SrcVT = MVT::i32;
 556     unsigned Opc = isThumb2 ? ARM::t2MOVi16 : ARM::MOVi16;
 557     unsigned ImmReg = createResultReg(TLI.getRegClassFor(SrcVT));
 558     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 559                             TII.get(Opc), ImmReg)
 560                     .addImm(CI->getZExtValue()));
 561     return ImmReg;
 562   }
 563
 564   // For now 32-bit only.
 565   if (VT != MVT::i32)
 566     return false;
 567
 568   unsigned DestReg = createResultReg(TLI.getRegClassFor(VT));
 569
 570   // MachineConstantPool wants an explicit alignment.
 571   unsigned Align = TD.getPrefTypeAlignment(C->getType());
 572   if (Align == 0) {
 573     // TODO: Figure out if this is correct.
 574     Align = TD.getTypeAllocSize(C->getType());
 575   }
 576   unsigned Idx = MCP.getConstantPoolIndex(C, Align);
 577
 578   if (isThumb2)
 579     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 580                             TII.get(ARM::t2LDRpci), DestReg)
 581                     .addConstantPoolIndex(Idx));
 582   else
 583     // The extra immediate is for addrmode2.
 584     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 585                             TII.get(ARM::LDRcp), DestReg)
 586                     .addConstantPoolIndex(Idx)
 587                     .addImm(0));
 588
 589   return DestReg;
 590 }
 591
 592 unsigned ARMFastISel::ARMMaterializeGV(const GlobalValue *GV, EVT VT) {
 593   // For now 32-bit only.
 594   if (VT != MVT::i32) return 0;
 595
 596   Reloc::Model RelocM = TM.getRelocationModel();
 597
 598   // TODO: Need more magic for ARM PIC.
 599   if (!isThumb2 && (RelocM == Reloc::PIC_)) return 0;
 600
 601   // MachineConstantPool wants an explicit alignment.
 602   unsigned Align = TD.getPrefTypeAlignment(GV->getType());
 603   if (Align == 0) {
 604     // TODO: Figure out if this is correct.
 605     Align = TD.getTypeAllocSize(GV->getType());
 606   }
 607
 608   // Grab index.
 609   unsigned PCAdj = (RelocM != Reloc::PIC_) ? 0 : (Subtarget->isThumb() ? 4 : 8);
 610   unsigned Id = AFI->createPICLabelUId();
 611   ARMConstantPoolValue *CPV = ARMConstantPoolConstant::Create(GV, Id,
 612                                                               ARMCP::CPValue,
 613                                                               PCAdj);
 614   unsigned Idx = MCP.getConstantPoolIndex(CPV, Align);
 615
 616   // Load value.
 617   MachineInstrBuilder MIB;
 618   unsigned DestReg = createResultReg(TLI.getRegClassFor(VT));
 619   if (isThumb2) {
 620     unsigned Opc = (RelocM != Reloc::PIC_) ? ARM::t2LDRpci : ARM::t2LDRpci_pic;
 621     MIB = BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(Opc), DestReg)
 622           .addConstantPoolIndex(Idx);
 623     if (RelocM == Reloc::PIC_)
 624       MIB.addImm(Id);
 625   } else {
 626     // The extra immediate is for addrmode2.
 627     MIB = BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(ARM::LDRcp),
 628                   DestReg)
 629           .addConstantPoolIndex(Idx)
 630           .addImm(0);
 631   }
 632   AddOptionalDefs(MIB);
 633
 634   if (Subtarget->GVIsIndirectSymbol(GV, RelocM)) {
 635     unsigned NewDestReg = createResultReg(TLI.getRegClassFor(VT));
 636     if (isThumb2)
 637       MIB = BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 638                     TII.get(ARM::t2LDRi12), NewDestReg)
 639             .addReg(DestReg)
 640             .addImm(0);
 641     else
 642       MIB = BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(ARM::LDRi12),
 643                     NewDestReg)
 644             .addReg(DestReg)
 645             .addImm(0);
 646     DestReg = NewDestReg;
 647     AddOptionalDefs(MIB);
 648   }
 649
 650   return DestReg;
 651 }
 652
 653 unsigned ARMFastISel::TargetMaterializeConstant(const Constant *C) {
 654   EVT VT = TLI.getValueType(C->getType(), true);
 655
 656   // Only handle simple types.
 657   if (!VT.isSimple()) return 0;
 658
 659   if (const ConstantFP *CFP = dyn_cast<ConstantFP>(C))
 660     return ARMMaterializeFP(CFP, VT);
 661   else if (const GlobalValue *GV = dyn_cast<GlobalValue>(C))
 662     return ARMMaterializeGV(GV, VT);
 663   else if (isa<ConstantInt>(C))
 664     return ARMMaterializeInt(C, VT);
 665
 666   return 0;
 667 }
 668
 669 unsigned ARMFastISel::TargetMaterializeAlloca(const AllocaInst *AI) {
 670   // Don't handle dynamic allocas.
 671   if (!FuncInfo.StaticAllocaMap.count(AI)) return 0;
 672
 673   MVT VT;
 674   if (!isLoadTypeLegal(AI->getType(), VT)) return false;
 675
 676   DenseMap<const AllocaInst*, int>::iterator SI =
 677     FuncInfo.StaticAllocaMap.find(AI);
 678
 679   // This will get lowered later into the correct offsets and registers
 680   // via rewriteXFrameIndex.
 681   if (SI != FuncInfo.StaticAllocaMap.end()) {
 682     TargetRegisterClass* RC = TLI.getRegClassFor(VT);
 683     unsigned ResultReg = createResultReg(RC);
 684     unsigned Opc = isThumb2 ? ARM::t2ADDri : ARM::ADDri;
 685     AddOptionalDefs(BuildMI(*FuncInfo.MBB, *FuncInfo.InsertPt, DL,
 686                             TII.get(Opc), ResultReg)
 687                             .addFrameIndex(SI->second)
 688                             .addImm(0));
 689     return ResultReg;
 690   }
 691
 692   return 0;
 693 }
 694
 695 bool ARMFastISel::isTypeLegal(Type *Ty, MVT &VT) {
 696   EVT evt = TLI.getValueType(Ty, true);
 697
 698   // Only handle simple types.
 699   if (evt == MVT::Other || !evt.isSimple()) return false;
 700   VT = evt.getSimpleVT();
 701
 702   // Handle all legal types, i.e. a register that will directly hold this
 703   // value.
 704   return TLI.isTypeLegal(VT);
 705 }
 706
 707 bool ARMFastISel::isLoadTypeLegal(Type *Ty, MVT &VT) {
 708   if (isTypeLegal(Ty, VT)) return true;
 709
 710   // If this is a type than can be sign or zero-extended to a basic operation
 711   // go ahead and accept it now.
 712   if (VT == MVT::i8 || VT == MVT::i16)
 713     return true;
 714
 715   return false;
 716 }
 717
 718 // Computes the address to get to an object.
 719 bool ARMFastISel::ARMComputeAddress(const Value *Obj, Address &Addr) {
 720   // Some boilerplate from the X86 FastISel.
 721   const User *U = NULL;
 722   unsigned Opcode = Instruction::UserOp1;
 723   if (const Instruction *I = dyn_cast<Instruction>(Obj)) {
 724     // Don't walk into other basic blocks unless the object is an alloca from
 725     // another block, otherwise it may not have a virtual register assigned.
 726     if (FuncInfo.StaticAllocaMap.count(static_cast<const AllocaInst *>(Obj)) ||
 727         FuncInfo.MBBMap[I->getParent()] == FuncInfo.MBB) {
 728       Opcode = I->getOpcode();
 729       U = I;
 730     }
 731   } else if (const ConstantExpr *C = dyn_cast<ConstantExpr>(Obj)) {
 732     Opcode = C->getOpcode();
 733     U = C;
 734   }
 735
 736   if (PointerType *Ty = dyn_cast<PointerType>(Obj->getType()))
 737     if (Ty->getAddressSpace() > 255)
 738       // Fast instruction selection doesn't support the special
 739       // address spaces.
 740       return false;
 741
 742   switch (Opcode) {
 743     default:
 744     break;
 745     case Instruction::BitCast: {
 746       // Look through bitcasts.
 747       return ARMComputeAddress(U->getOperand(0), Addr);
 748     }
 749     case Instruction::IntToPtr: {
 750       // Look past no-op inttoptrs.
 751       if (TLI.getValueType(U->getOperand(0)->getType()) == TLI.getPointerTy())
 752         return ARMComputeAddress(U->getOperand(0), Addr);
 753       break;
 754     }
 755     case Instruction::PtrToInt: {
 756       // Look past no-op ptrtoints.
 757       if (TLI.getValueType(U->getType()) == TLI.getPointerTy())
 758         return ARMComputeAddress(U->getOperand(0), Addr);
 759       break;
 760     }
 761     case Instruction::GetElementPtr: {
 762       Address SavedAddr = Addr;
 763       int TmpOffset = Addr.Offset;
 764
 765       // Iterate through the GEP folding the constants into offsets where
 766       // we can.
 767       gep_type_iterator GTI = gep_type_begin(U);
 768       for (User::const_op_iterator i = U->op_begin() + 1, e = U->op_end();
 769            i != e; ++i, ++GTI) {
 770         const Value *Op = *i;
 771         if (StructType *STy = dyn_cast<StructType>(*GTI)) {
 772           const StructLayout *SL = TD.getStructLayout(STy);
 773           unsigned Idx = cast<ConstantInt>(Op)->getZExtValue();
 774           TmpOffset += SL->getElementOffset(Idx);
 775         } else {
 776           uint64_t S = TD.getTypeAllocSize(GTI.getIndexedType());
 777           for (;;) {
 778             if (const ConstantInt *CI = dyn_cast<ConstantInt>(Op)) {
 779               // Constant-offset addressing.
 780               TmpOffset += CI->getSExtValue() * S;
 781               break;
 782             }
 783             if (isa<AddOperator>(Op) &&
 784                 (!isa<Instruction>(Op) ||
 785                  FuncInfo.MBBMap[cast<Instruction>(Op)->getParent()]
 786                  == FuncInfo.MBB) &&
 787                 isa<ConstantInt>(cast<AddOperator>(Op)->getOperand(1))) {
 788               // An add (in the same block) with a constant operand. Fold the
 789               // constant.
 790               ConstantInt *CI =
 791               cast<ConstantInt>(cast<AddOperator>(Op)->getOperand(1));
 792               TmpOffset += CI->getSExtValue() * S;
 793               // Iterate on the other operand.
 794               Op = cast<AddOperator>(Op)->getOperand(0);
 795               continue;
 796             }
 797             // Unsupported
 798             goto unsupported_gep;
 799           }
 800         }
 801       }
 802
 803       // Try to grab the base operand now.
 804       Addr.Offset = TmpOffset;
 805       if (ARMComputeAddress(U->getOperand(0), Addr)) return true;
 806
 807       // We failed, restore everything and try the other options.
 808       Addr = SavedAddr;
 809
 810       unsupported_gep:
 811       break;
 812     }
 813     case Instruction::Alloca: {
 814       const AllocaInst *AI = cast<AllocaInst>(Obj);
 815       DenseMap<const AllocaInst*, int>::iterator SI =
 816         FuncInfo.StaticAllocaMap.find(AI);
 817       if (SI != FuncInfo.StaticAllocaMap.end()) {
 818         Addr.BaseType = Address::FrameIndexBase;
 819         Addr.Base.FI = SI->second;
 820         return true;
 821       }
 822       break;
 823     }
 824   }
 825
 826   // Materialize the global variable's address into a reg which can
 827   // then be used later to load the variable.
 828   if (const GlobalValue *GV = dyn_cast<GlobalValue>(Obj)) {
 829     unsigned Tmp = ARMMaterializeGV(GV, TLI.getValueType(Obj->getType()));
 830     if (Tmp == 0) return false;
 831
 832     Addr.Base.Reg = Tmp;
 833     return true;
 834   }
 835
 836   // Try to get this in a register if nothing else has worked.
 837   if (Addr.Base.Reg == 0) Addr.Base.Reg = getRegForValue(Obj);
 838   return Addr.Base.Reg != 0;
 839 }
 840
 841 void ARMFastISel::ARMSimplifyAddress(Address &Addr, EVT VT) {
 842
 843   assert(VT.isSimple() && "Non-simple types are invalid here!");
 844
 845   bool needsLowering = false;
 846   switch (VT.getSimpleVT().SimpleTy) {
 847     default:
 848       assert(false && "Unhandled load/store type!");
 849     case MVT::i16:
 850       if (isThumb2)
 851         // Integer loads/stores handle 12-bit offsets.
 852         needsLowering = ((Addr.Offset & 0xfff) != Addr.Offset);
 853       else
 854         // ARM i16 integer loads/stores handle +/-imm8 offsets.
 855         if (Addr.Offset > 255 || Addr.Offset < -255)
 856           needsLowering = true;
 857       break;
 858     case MVT::i1:
 859     case MVT::i8:
 860     case MVT::i32:
 861       // Integer loads/stores handle 12-bit offsets.
 862       needsLowering = ((Addr.Offset & 0xfff) != Addr.Offset);
 863       break;
 864     case MVT::f32:
 865     case MVT::f64:
 866       // Floating point operands handle 8-bit offsets.
 867       needsLowering = ((Addr.Offset & 0xff) != Addr.Offset);
 868       break;
 869   }
 870
 871   // If this is a stack pointer and the offset needs to be simplified then
 872   // put the alloca address into a register, set the base type back to
 873   // register and continue. This should almost never happen.
 874   if (needsLowering && Addr.BaseType == Address::FrameIndexBase) {
 875     TargetRegisterClass *RC = isThumb2 ? ARM::tGPRRegisterClass :
 876                               ARM::GPRRegisterClass;
 877     unsigned ResultReg = createResultReg(RC);
 878     unsigned Opc = isThumb2 ? ARM::t2ADDri : ARM::ADDri;
 879     AddOptionalDefs(BuildMI(*FuncInfo.MBB, *FuncInfo.InsertPt, DL,
 880                             TII.get(Opc), ResultReg)
 881                             .addFrameIndex(Addr.Base.FI)
 882                             .addImm(0));
 883     Addr.Base.Reg = ResultReg;
 884     Addr.BaseType = Address::RegBase;
 885   }
 886
 887   // Since the offset is too large for the load/store instruction
 888   // get the reg+offset into a register.
 889   if (needsLowering) {
 890     Addr.Base.Reg = FastEmit_ri_(MVT::i32, ISD::ADD, Addr.Base.Reg,
 891                                  /*Op0IsKill*/false, Addr.Offset, MVT::i32);
 892     Addr.Offset = 0;
 893   }
 894 }
 895
 896 void ARMFastISel::AddLoadStoreOperands(EVT VT, Address &Addr,
 897                                        const MachineInstrBuilder &MIB,
 898                                        unsigned Flags) {
 899   // addrmode5 output depends on the selection dag addressing dividing the
 900   // offset by 4 that it then later multiplies. Do this here as well.
 901   if (VT.getSimpleVT().SimpleTy == MVT::f32 ||
 902       VT.getSimpleVT().SimpleTy == MVT::f64)
 903     Addr.Offset /= 4;
 904
 905   // Frame base works a bit differently. Handle it separately.
 906   if (Addr.BaseType == Address::FrameIndexBase) {
 907     int FI = Addr.Base.FI;
 908     int Offset = Addr.Offset;
 909     MachineMemOperand *MMO =
 910           FuncInfo.MF->getMachineMemOperand(
 911                                   MachinePointerInfo::getFixedStack(FI, Offset),
 912                                   Flags,
 913                                   MFI.getObjectSize(FI),
 914                                   MFI.getObjectAlignment(FI));
 915     // Now add the rest of the operands.
 916     MIB.addFrameIndex(FI);
 917
 918     // ARM halfword load/stores need an additional operand.
 919     if (!isThumb2 && VT.getSimpleVT().SimpleTy == MVT::i16) MIB.addReg(0);
 920
 921     MIB.addImm(Addr.Offset);
 922     MIB.addMemOperand(MMO);
 923   } else {
 924     // Now add the rest of the operands.
 925     MIB.addReg(Addr.Base.Reg);
 926
 927     // ARM halfword load/stores need an additional operand.
 928     if (!isThumb2 && VT.getSimpleVT().SimpleTy == MVT::i16) MIB.addReg(0);
 929
 930     MIB.addImm(Addr.Offset);
 931   }
 932   AddOptionalDefs(MIB);
 933 }
 934
 935 bool ARMFastISel::ARMEmitLoad(EVT VT, unsigned &ResultReg, Address &Addr) {
 936
 937   assert(VT.isSimple() && "Non-simple types are invalid here!");
 938   unsigned Opc;
 939   TargetRegisterClass *RC;
 940   switch (VT.getSimpleVT().SimpleTy) {
 941     // This is mostly going to be Neon/vector support.
 942     default: return false;
 943     case MVT::i8:
 944       Opc = isThumb2 ? ARM::t2LDRBi12 : ARM::LDRBi12;
 945       RC = ARM::GPRRegisterClass;
 946       break;
 947     case MVT::i16:
 948       Opc = isThumb2 ? ARM::t2LDRHi12 : ARM::LDRH;
 949       RC = ARM::GPRRegisterClass;
 950       break;
 951     case MVT::i32:
 952       Opc = isThumb2 ? ARM::t2LDRi12 : ARM::LDRi12;
 953       RC = ARM::GPRRegisterClass;
 954       break;
 955     case MVT::f32:
 956       Opc = ARM::VLDRS;
 957       RC = TLI.getRegClassFor(VT);
 958       break;
 959     case MVT::f64:
 960       Opc = ARM::VLDRD;
 961       RC = TLI.getRegClassFor(VT);
 962       break;
 963   }
 964   // Simplify this down to something we can handle.
 965   ARMSimplifyAddress(Addr, VT);
 966
 967   // Create the base instruction, then add the operands.
 968   ResultReg = createResultReg(RC);
 969   MachineInstrBuilder MIB = BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 970                                     TII.get(Opc), ResultReg);
 971   AddLoadStoreOperands(VT, Addr, MIB, MachineMemOperand::MOLoad);
 972   return true;
 973 }
 974
 975 bool ARMFastISel::SelectLoad(const Instruction *I) {
 976   // Atomic loads need special handling.
 977   if (cast<LoadInst>(I)->isAtomic())
 978     return false;
 979
 980   // Verify we have a legal type before going any further.
 981   MVT VT;
 982   if (!isLoadTypeLegal(I->getType(), VT))
 983     return false;
 984
 985   // See if we can handle this address.
 986   Address Addr;
 987   if (!ARMComputeAddress(I->getOperand(0), Addr)) return false;
 988
 989   unsigned ResultReg;
 990   if (!ARMEmitLoad(VT, ResultReg, Addr)) return false;
 991   UpdateValueMap(I, ResultReg);
 992   return true;
 993 }
 994
 995 bool ARMFastISel::ARMEmitStore(EVT VT, unsigned SrcReg, Address &Addr) {
 996   unsigned StrOpc;
 997   switch (VT.getSimpleVT().SimpleTy) {
 998     // This is mostly going to be Neon/vector support.
 999     default: return false;
1000     case MVT::i1: {
1001       unsigned Res = createResultReg(isThumb2 ? ARM::tGPRRegisterClass :
1002                                                ARM::GPRRegisterClass);
1003       unsigned Opc = isThumb2 ? ARM::t2ANDri : ARM::ANDri;
1004       AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
1005                               TII.get(Opc), Res)
1006                       .addReg(SrcReg).addImm(1));
1007       SrcReg = Res;
1008     } // Fallthrough here.
1009     case MVT::i8:
1010       StrOpc = isThumb2 ? ARM::t2STRBi12 : ARM::STRBi12;
1011       break;
1012     case MVT::i16:
1013       StrOpc = isThumb2 ? ARM::t2STRHi12 : ARM::STRH;
1014       break;
1015     case MVT::i32:
1016       StrOpc = isThumb2 ? ARM::t2STRi12 : ARM::STRi12;
1017       break;
1018     case MVT::f32:
1019       if (!Subtarget->hasVFP2()) return false;
1020       StrOpc = ARM::VSTRS;
1021       break;
1022     case MVT::f64:
1023       if (!Subtarget->hasVFP2()) return false;
1024       StrOpc = ARM::VSTRD;
1025       break;
1026   }
1027   // Simplify this down to something we can handle.
1028   ARMSimplifyAddress(Addr, VT);
1029
1030   // Create the base instruction, then add the operands.
1031   MachineInstrBuilder MIB = BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
1032                                     TII.get(StrOpc))
1033                             .addReg(SrcReg, getKillRegState(true));
1034   AddLoadStoreOperands(VT, Addr, MIB, MachineMemOperand::MOStore);
1035   return true;
1036 }
1037
1038 bool ARMFastISel::SelectStore(const Instruction *I) {
1039   Value *Op0 = I->getOperand(0);
1040   unsigned SrcReg = 0;
1041
1042   // Atomic stores need special handling.
1043   if (cast<StoreInst>(I)->isAtomic())
1044     return false;
1045
1046   // Verify we have a legal type before going any further.
1047   MVT VT;
1048   if (!isLoadTypeLegal(I->getOperand(0)->getType(), VT))
1049     return false;
1050
1051   // Get the value to be stored into a register.
1052   SrcReg = getRegForValue(Op0);
1053   if (SrcReg == 0) return false;
1054
1055   // See if we can handle this address.
1056   Address Addr;
1057   if (!ARMComputeAddress(I->getOperand(1), Addr))
1058     return false;
1059
1060   if (!ARMEmitStore(VT, SrcReg, Addr)) return false;
1061   return true;
1062 }
1063
1064 static ARMCC::CondCodes getComparePred(CmpInst::Predicate Pred) {
1065   switch (Pred) {
1066     // Needs two compares...
1067     case CmpInst::FCMP_ONE:
1068     case CmpInst::FCMP_UEQ:
1069     default:
1070       // AL is our "false" for now. The other two need more compares.
1071       return ARMCC::AL;
1072     case CmpInst::ICMP_EQ:
1073     case CmpInst::FCMP_OEQ:
1074       return ARMCC::EQ;
1075     case CmpInst::ICMP_SGT:
1076     case CmpInst::FCMP_OGT:
1077       return ARMCC::GT;
1078     case CmpInst::ICMP_SGE:
1079     case CmpInst::FCMP_OGE:
1080       return ARMCC::GE;
1081     case CmpInst::ICMP_UGT:
1082     case CmpInst::FCMP_UGT:
1083       return ARMCC::HI;
1084     case CmpInst::FCMP_OLT:
1085       return ARMCC::MI;
1086     case CmpInst::ICMP_ULE:
1087     case CmpInst::FCMP_OLE:
1088       return ARMCC::LS;
1089     case CmpInst::FCMP_ORD:
1090       return ARMCC::VC;
1091     case CmpInst::FCMP_UNO:
1092       return ARMCC::VS;
1093     case CmpInst::FCMP_UGE:
1094       return ARMCC::PL;
1095     case CmpInst::ICMP_SLT:
1096     case CmpInst::FCMP_ULT:
1097       return ARMCC::LT;
1098     case CmpInst::ICMP_SLE:
1099     case CmpInst::FCMP_ULE:
1100       return ARMCC::LE;
1101     case CmpInst::FCMP_UNE:
1102     case CmpInst::ICMP_NE:
1103       return ARMCC::NE;
1104     case CmpInst::ICMP_UGE:
1105       return ARMCC::HS;
1106     case CmpInst::ICMP_ULT:
1107       return ARMCC::LO;
1108   }
1109 }
1110
1111 bool ARMFastISel::SelectBranch(const Instruction *I) {
1112   const BranchInst *BI = cast<BranchInst>(I);
1113   MachineBasicBlock *TBB = FuncInfo.MBBMap[BI->getSuccessor(0)];
1114   MachineBasicBlock *FBB = FuncInfo.MBBMap[BI->getSuccessor(1)];
1115
1116   // Simple branch support.
1117
1118   // If we can, avoid recomputing the compare - redoing it could lead to wonky
1119   // behavior.
1120   if (const CmpInst *CI = dyn_cast<CmpInst>(BI->getCondition())) {
1121     if (CI->hasOneUse() && (CI->getParent() == I->getParent())) {
1122
1123       // Get the compare predicate.
1124       // Try to take advantage of fallthrough opportunities.
1125       CmpInst::Predicate Predicate = CI->getPredicate();
1126       if (FuncInfo.MBB->isLayoutSuccessor(TBB)) {
1127         std::swap(TBB, FBB);
1128         Predicate = CmpInst::getInversePredicate(Predicate);
1129       }
1130
1131       ARMCC::CondCodes ARMPred = getComparePred(Predicate);
1132
1133       // We may not handle every CC for now.
1134       if (ARMPred == ARMCC::AL) return false;
1135
1136       // Emit the compare.
1137       if (!ARMEmitCmp(CI->getOperand(0), CI->getOperand(1), CI->isUnsigned()))
1138         return false;
1139
1140       unsigned BrOpc = isThumb2 ? ARM::t2Bcc : ARM::Bcc;
1141       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(BrOpc))
1142       .addMBB(TBB).addImm(ARMPred).addReg(ARM::CPSR);
1143       FastEmitBranch(FBB, DL);
1144       FuncInfo.MBB->addSuccessor(TBB);
1145       return true;
1146     }
1147   } else if (TruncInst *TI = dyn_cast<TruncInst>(BI->getCondition())) {
1148     MVT SourceVT;
1149     if (TI->hasOneUse() && TI->getParent() == I->getParent() &&
1150         (isLoadTypeLegal(TI->getOperand(0)->getType(), SourceVT))) {
1151       unsigned TstOpc = isThumb2 ? ARM::t2TSTri : ARM::TSTri;
1152       unsigned OpReg = getRegForValue(TI->getOperand(0));
1153       AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
1154                               TII.get(TstOpc))
1155                       .addReg(OpReg).addImm(1));
1156
1157       unsigned CCMode = ARMCC::NE;
1158       if (FuncInfo.MBB->isLayoutSuccessor(TBB)) {
1159         std::swap(TBB, FBB);
1160         CCMode = ARMCC::EQ;
1161       }
1162
1163       unsigned BrOpc = isThumb2 ? ARM::t2Bcc : ARM::Bcc;
1164       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(BrOpc))
1165       .addMBB(TBB).addImm(CCMode).addReg(ARM::CPSR);
1166
1167       FastEmitBranch(FBB, DL);
1168       FuncInfo.MBB->addSuccessor(TBB);
1169       return true;
1170     }
1171   } else if (const ConstantInt *CI =
1172              dyn_cast<ConstantInt>(BI->getCondition())) {
1173     uint64_t Imm = CI->getZExtValue();
1174     MachineBasicBlock *Target = (Imm == 0) ? FBB : TBB;
1175     FastEmitBranch(Target, DL);
1176     return true;
1177   }
1178
1179   unsigned CmpReg = getRegForValue(BI->getCondition());
1180   if (CmpReg == 0) return false;
1181
1182   // We've been divorced from our compare!  Our block was split, and
1183   // now our compare lives in a predecessor block.  We musn't
1184   // re-compare here, as the children of the compare aren't guaranteed
1185   // live across the block boundary (we *could* check for this).
1186   // Regardless, the compare has been done in the predecessor block,
1187   // and it left a value for us in a virtual register.  Ergo, we test
1188   // the one-bit value left in the virtual register.
1189   unsigned TstOpc = isThumb2 ? ARM::t2TSTri : ARM::TSTri;
1190   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(TstOpc))
1191                   .addReg(CmpReg).addImm(1));
1192
1193   unsigned CCMode = ARMCC::NE;
1194   if (FuncInfo.MBB->isLayoutSuccessor(TBB)) {
1195     std::swap(TBB, FBB);
1196     CCMode = ARMCC::EQ;
1197   }
1198
1199   unsigned BrOpc = isThumb2 ? ARM::t2Bcc : ARM::Bcc;
1200   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(BrOpc))
1201                   .addMBB(TBB).addImm(CCMode).addReg(ARM::CPSR);
1202   FastEmitBranch(FBB, DL);
1203   FuncInfo.MBB->addSuccessor(TBB);
1204   return true;
1205 }
1206
1207 bool ARMFastISel::ARMEmitCmp(const Value *Src1Value, const Value *Src2Value,
1208                              bool isZExt) {
1209   Type *Ty = Src1Value->getType();
1210   EVT SrcVT = TLI.getValueType(Ty, true);
1211   if (!SrcVT.isSimple()) return false;
1212
1213   bool isFloat = (Ty->isFloatTy() || Ty->isDoubleTy());
1214   if (isFloat && !Subtarget->hasVFP2())
1215     return false;
1216
1217   // Check to see if the 2nd operand is a constant that we can encode directly
1218   // in the compare.
1219   int EncodedImm = 0;
1220   bool EncodeImm = false;
1221   bool isNegativeImm = false;
1222   if (const ConstantInt *ConstInt = dyn_cast<ConstantInt>(Src2Value)) {
1223     if (SrcVT == MVT::i32 || SrcVT == MVT::i16 || SrcVT == MVT::i8 ||
1224         SrcVT == MVT::i1) {
1225       const APInt &CIVal = ConstInt->getValue();
1226       EncodedImm = (isZExt) ? (int)CIVal.getZExtValue() : (int)CIVal.getSExtValue();
1227       if (EncodedImm < 0) {
1228         isNegativeImm = true;
1229         EncodedImm = -EncodedImm;
1230       }
1231       EncodeImm = isThumb2 ? (ARM_AM::getT2SOImmVal(EncodedImm) != -1) :
1232         (ARM_AM::getSOImmVal(EncodedImm) != -1);
1233     }
1234   } else if (const ConstantFP *ConstFP = dyn_cast<ConstantFP>(Src2Value)) {
1235     if (SrcVT == MVT::f32 || SrcVT == MVT::f64)
1236       if (ConstFP->isZero() && !ConstFP->isNegative())
1237         EncodeImm = true;
1238   }
1239
1240   unsigned CmpOpc;
1241   bool isICmp = true;
1242   bool needsExt = false;
1243   switch (SrcVT.getSimpleVT().SimpleTy) {
1244     default: return false;
1245     // TODO: Verify compares.
1246     case MVT::f32:
1247       isICmp = false;
1248       CmpOpc = EncodeImm ? ARM::VCMPEZS : ARM::VCMPES;
1249       break;
1250     case MVT::f64:
1251       isICmp = false;
1252       CmpOpc = EncodeImm ? ARM::VCMPEZD : ARM::VCMPED;
1253       break;
1254     case MVT::i1:
1255     case MVT::i8:
1256     case MVT::i16:
1257       needsExt = true;
1258     // Intentional fall-through.
1259     case MVT::i32:
1260       if (isThumb2) {
1261         if (!EncodeImm)
1262           CmpOpc = ARM::t2CMPrr;
1263         else
1264           CmpOpc = isNegativeImm ? ARM::t2CMNzri : ARM::t2CMPri;
1265       } else {
1266         if (!EncodeImm)
1267           CmpOpc = ARM::CMPrr;
1268         else
1269           CmpOpc = isNegativeImm ? ARM::CMNzri : ARM::CMPri;
1270       }
1271       break;
1272   }
1273
1274   unsigned SrcReg1 = getRegForValue(Src1Value);
1275   if (SrcReg1 == 0) return false;
1276
1277   unsigned SrcReg2;
1278   if (!EncodeImm) {
1279     SrcReg2 = getRegForValue(Src2Value);
1280     if (SrcReg2 == 0) return false;
1281   }
1282
1283   // We have i1, i8, or i16, we need to either zero extend or sign extend.
1284   if (needsExt) {
1285     unsigned ResultReg;
1286     ResultReg = ARMEmitIntExt(SrcVT, SrcReg1, MVT::i32, isZExt);
1287     if (ResultReg == 0) return false;
1288     SrcReg1 = ResultReg;
1289     if (!EncodeImm) {
1290       ResultReg = ARMEmitIntExt(SrcVT, SrcReg2, MVT::i32, isZExt);
1291       if (ResultReg == 0) return false;
1292       SrcReg2 = ResultReg;
1293     }
1294   }
1295
1296   if (!EncodeImm) {
1297     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
1298                             TII.get(CmpOpc))
1299                     .addReg(SrcReg1).addReg(SrcReg2));
1300   } else {
1301     MachineInstrBuilder MIB;
1302     MIB = BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(CmpOpc))
1303       .addReg(SrcReg1);
1304
1305     // Only add immediate for icmp as the immediate for fcmp is an implicit 0.0.
1306     if (isICmp)
1307       MIB.addImm(EncodedImm);
1308     AddOptionalDefs(MIB);
1309   }
1310
1311   // For floating point we need to move the result to a comparison register
1312   // that we can then use for branches.
1313   if (Ty->isFloatTy() || Ty->isDoubleTy())
1314     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
1315                             TII.get(ARM::FMSTAT)));
1316   return true;
1317 }
1318
1319 bool ARMFastISel::SelectCmp(const Instruction *I) {
1320   const CmpInst *CI = cast<CmpInst>(I);
1321   Type *Ty = CI->getOperand(0)->getType();
1322
1323   // Get the compare predicate.
1324   ARMCC::CondCodes ARMPred = getComparePred(CI->getPredicate());
1325
1326   // We may not handle every CC for now.
1327   if (ARMPred == ARMCC::AL) return false;
1328
1329   // Emit the compare.
1330   if (!ARMEmitCmp(CI->getOperand(0), CI->getOperand(1), CI->isUnsigned()))
1331     return false;
1332
1333   // Now set a register based on the comparison. Explicitly set the predicates
1334   // here.
1335   unsigned MovCCOpc = isThumb2 ? ARM::t2MOVCCi : ARM::MOVCCi;
1336   TargetRegisterClass *RC = isThumb2 ? ARM::rGPRRegisterClass
1337                                     : ARM::GPRRegisterClass;
1338   unsigned DestReg = createResultReg(RC);
1339   Constant *Zero = ConstantInt::get(Type::getInt32Ty(*Context), 0);
1340   unsigned ZeroReg = TargetMaterializeConstant(Zero);
1341   bool isFloat = (Ty->isFloatTy() || Ty->isDoubleTy());
1342   unsigned CondReg = isFloat ? ARM::FPSCR : ARM::CPSR;
1343   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(MovCCOpc), DestReg)
1344           .addReg(ZeroReg).addImm(1)
1345           .addImm(ARMPred).addReg(CondReg);
1346
1347   UpdateValueMap(I, DestReg);
1348   return true;
1349 }
1350
1351 bool ARMFastISel::SelectFPExt(const Instruction *I) {
1352   // Make sure we have VFP and that we're extending float to double.
1353   if (!Subtarget->hasVFP2()) return false;
1354
1355   Value *V = I->getOperand(0);
1356   if (!I->getType()->isDoubleTy() ||
1357       !V->getType()->isFloatTy()) return false;
1358
1359   unsigned Op = getRegForValue(V);
1360   if (Op == 0) return false;
1361
1362   unsigned Result = createResultReg(ARM::DPRRegisterClass);
1363   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
1364                           TII.get(ARM::VCVTDS), Result)
1365                   .addReg(Op));
1366   UpdateValueMap(I, Result);
1367   return true;
1368 }
1369
1370 bool ARMFastISel::SelectFPTrunc(const Instruction *I) {
1371   // Make sure we have VFP and that we're truncating double to float.
1372   if (!Subtarget->hasVFP2()) return false;
1373
1374   Value *V = I->getOperand(0);
1375   if (!(I->getType()->isFloatTy() &&
1376         V->getType()->isDoubleTy())) return false;
1377
1378   unsigned Op = getRegForValue(V);
1379   if (Op == 0) return false;
1380
1381   unsigned Result = createResultReg(ARM::SPRRegisterClass);
1382   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
1383                           TII.get(ARM::VCVTSD), Result)
1384                   .addReg(Op));
1385   UpdateValueMap(I, Result);
1386   return true;
1387 }
1388
1389 bool ARMFastISel::SelectSIToFP(const Instruction *I) {
1390   // Make sure we have VFP.
1391   if (!Subtarget->hasVFP2()) return false;
1392
1393   MVT DstVT;
1394   Type *Ty = I->getType();
1395   if (!isTypeLegal(Ty, DstVT))
1396     return false;
1397
1398   Value *Src = I->getOperand(0);
1399   EVT SrcVT = TLI.getValueType(Src->getType(), true);
1400   if (SrcVT != MVT::i32 && SrcVT != MVT::i16 && SrcVT != MVT::i8)
1401     return false;
1402
1403   unsigned SrcReg = getRegForValue(Src);
1404   if (SrcReg == 0) return false;
1405
1406   // Handle sign-extension.
1407   if (SrcVT == MVT::i16 || SrcVT == MVT::i8) {
1408     EVT DestVT = MVT::i32;
1409     unsigned ResultReg = ARMEmitIntExt(SrcVT, SrcReg, DestVT, /*isZExt*/ false);
1410     if (ResultReg == 0) return false;
1411     SrcReg = ResultReg;
1412   }
1413
1414   // The conversion routine works on fp-reg to fp-reg and the operand above
1415   // was an integer, move it to the fp registers if possible.
1416   unsigned FP = ARMMoveToFPReg(MVT::f32, SrcReg);
1417   if (FP == 0) return false;
1418
1419   unsigned Opc;
1420   if (Ty->isFloatTy()) Opc = ARM::VSITOS;
1421   else if (Ty->isDoubleTy()) Opc = ARM::VSITOD;
1422   else return false;
1423
1424   unsigned ResultReg = createResultReg(TLI.getRegClassFor(DstVT));
1425   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(Opc),
1426                           ResultReg)
1427                   .addReg(FP));
1428   UpdateValueMap(I, ResultReg);
1429   return true;
1430 }
1431
1432 bool ARMFastISel::SelectFPToSI(const Instruction *I) {
1433   // Make sure we have VFP.
1434   if (!Subtarget->hasVFP2()) return false;
1435
1436   MVT DstVT;
1437   Type *RetTy = I->getType();
1438   if (!isTypeLegal(RetTy, DstVT))
1439     return false;
1440
1441   unsigned Op = getRegForValue(I->getOperand(0));
1442   if (Op == 0) return false;
1443
1444   unsigned Opc;
1445   Type *OpTy = I->getOperand(0)->getType();
1446   if (OpTy->isFloatTy()) Opc = ARM::VTOSIZS;
1447   else if (OpTy->isDoubleTy()) Opc = ARM::VTOSIZD;
1448   else return false;
1449
1450   // f64->s32 or f32->s32 both need an intermediate f32 reg.
1451   unsigned ResultReg = createResultReg(TLI.getRegClassFor(MVT::f32));
1452   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(Opc),
1453                           ResultReg)
1454                   .addReg(Op));
1455
1456   // This result needs to be in an integer register, but the conversion only
1457   // takes place in fp-regs.
1458   unsigned IntReg = ARMMoveToIntReg(DstVT, ResultReg);
1459   if (IntReg == 0) return false;
1460
1461   UpdateValueMap(I, IntReg);
1462   return true;
1463 }
1464
1465 bool ARMFastISel::SelectSelect(const Instruction *I) {
1466   MVT VT;
1467   if (!isTypeLegal(I->getType(), VT))
1468     return false;
1469
1470   // Things need to be register sized for register moves.
1471   if (VT != MVT::i32) return false;
1472   const TargetRegisterClass *RC = TLI.getRegClassFor(VT);
1473
1474   unsigned CondReg = getRegForValue(I->getOperand(0));
1475   if (CondReg == 0) return false;
1476   unsigned Op1Reg = getRegForValue(I->getOperand(1));
1477   if (Op1Reg == 0) return false;
1478   unsigned Op2Reg = getRegForValue(I->getOperand(2));
1479   if (Op2Reg == 0) return false;
1480
1481   unsigned CmpOpc = isThumb2 ? ARM::t2TSTri : ARM::TSTri;
1482   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(CmpOpc))
1483                   .addReg(CondReg).addImm(1));
1484   unsigned ResultReg = createResultReg(RC);
1485   unsigned MovCCOpc = isThumb2 ? ARM::t2MOVCCr : ARM::MOVCCr;
1486   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(MovCCOpc), ResultReg)
1487     .addReg(Op1Reg).addReg(Op2Reg)
1488     .addImm(ARMCC::EQ).addReg(ARM::CPSR);
1489   UpdateValueMap(I, ResultReg);
1490   return true;
1491 }
1492
1493 bool ARMFastISel::SelectSDiv(const Instruction *I) {
1494   MVT VT;
1495   Type *Ty = I->getType();
1496   if (!isTypeLegal(Ty, VT))
1497     return false;
1498
1499   // If we have integer div support we should have selected this automagically.
1500   // In case we have a real miss go ahead and return false and we'll pick
1501   // it up later.
1502   if (Subtarget->hasDivide()) return false;
1503
1504   // Otherwise emit a libcall.
1505   RTLIB::Libcall LC = RTLIB::UNKNOWN_LIBCALL;
1506   if (VT == MVT::i8)
1507     LC = RTLIB::SDIV_I8;
1508   else if (VT == MVT::i16)
1509     LC = RTLIB::SDIV_I16;
1510   else if (VT == MVT::i32)
1511     LC = RTLIB::SDIV_I32;
1512   else if (VT == MVT::i64)
1513     LC = RTLIB::SDIV_I64;
1514   else if (VT == MVT::i128)
1515     LC = RTLIB::SDIV_I128;
1516   assert(LC != RTLIB::UNKNOWN_LIBCALL && "Unsupported SDIV!");
1517
1518   return ARMEmitLibcall(I, LC);
1519 }
1520
1521 bool ARMFastISel::SelectSRem(const Instruction *I) {
1522   MVT VT;
1523   Type *Ty = I->getType();
1524   if (!isTypeLegal(Ty, VT))
1525     return false;
1526
1527   RTLIB::Libcall LC = RTLIB::UNKNOWN_LIBCALL;
1528   if (VT == MVT::i8)
1529     LC = RTLIB::SREM_I8;
1530   else if (VT == MVT::i16)
1531     LC = RTLIB::SREM_I16;
1532   else if (VT == MVT::i32)
1533     LC = RTLIB::SREM_I32;
1534   else if (VT == MVT::i64)
1535     LC = RTLIB::SREM_I64;
1536   else if (VT == MVT::i128)
1537     LC = RTLIB::SREM_I128;
1538   assert(LC != RTLIB::UNKNOWN_LIBCALL && "Unsupported SREM!");
1539
1540   return ARMEmitLibcall(I, LC);
1541 }
1542
1543 bool ARMFastISel::SelectBinaryOp(const Instruction *I, unsigned ISDOpcode) {
1544   EVT VT  = TLI.getValueType(I->getType(), true);
1545
1546   // We can get here in the case when we want to use NEON for our fp
1547   // operations, but can't figure out how to. Just use the vfp instructions
1548   // if we have them.
1549   // FIXME: It'd be nice to use NEON instructions.
1550   Type *Ty = I->getType();
1551   bool isFloat = (Ty->isDoubleTy() || Ty->isFloatTy());
1552   if (isFloat && !Subtarget->hasVFP2())
1553     return false;
1554
1555   unsigned Op1 = getRegForValue(I->getOperand(0));
1556   if (Op1 == 0) return false;
1557
1558   unsigned Op2 = getRegForValue(I->getOperand(1));
1559   if (Op2 == 0) return false;
1560
1561   unsigned Opc;
1562   bool is64bit = VT == MVT::f64 || VT == MVT::i64;
1563   switch (ISDOpcode) {
1564     default: return false;
1565     case ISD::FADD:
1566       Opc = is64bit ? ARM::VADDD : ARM::VADDS;
1567       break;
1568     case ISD::FSUB:
1569       Opc = is64bit ? ARM::VSUBD : ARM::VSUBS;
1570       break;
1571     case ISD::FMUL:
1572       Opc = is64bit ? ARM::VMULD : ARM::VMULS;
1573       break;
1574   }
1575   unsigned ResultReg = createResultReg(TLI.getRegClassFor(VT));
1576   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
1577                           TII.get(Opc), ResultReg)
1578                   .addReg(Op1).addReg(Op2));
1579   UpdateValueMap(I, ResultReg);
1580   return true;
1581 }
1582
1583 // Call Handling Code
1584
1585 bool ARMFastISel::FastEmitExtend(ISD::NodeType Opc, EVT DstVT, unsigned Src,
1586                                  EVT SrcVT, unsigned &ResultReg) {
1587   unsigned RR = FastEmit_r(SrcVT.getSimpleVT(), DstVT.getSimpleVT(), Opc,
1588                            Src, /*TODO: Kill=*/false);
1589
1590   if (RR != 0) {
1591     ResultReg = RR;
1592     return true;
1593   } else
1594     return false;
1595 }
1596
1597 // This is largely taken directly from CCAssignFnForNode - we don't support
1598 // varargs in FastISel so that part has been removed.
1599 // TODO: We may not support all of this.
1600 CCAssignFn *ARMFastISel::CCAssignFnForCall(CallingConv::ID CC, bool Return) {
1601   switch (CC) {
1602   default:
1603     llvm_unreachable("Unsupported calling convention");
1604   case CallingConv::Fast:
1605     // Ignore fastcc. Silence compiler warnings.
1606     (void)RetFastCC_ARM_APCS;
1607     (void)FastCC_ARM_APCS;
1608     // Fallthrough
1609   case CallingConv::C:
1610     // Use target triple & subtarget features to do actual dispatch.
1611     if (Subtarget->isAAPCS_ABI()) {
1612       if (Subtarget->hasVFP2() &&
1613           FloatABIType == FloatABI::Hard)
1614         return (Return ? RetCC_ARM_AAPCS_VFP: CC_ARM_AAPCS_VFP);
1615       else
1616         return (Return ? RetCC_ARM_AAPCS: CC_ARM_AAPCS);
1617     } else
1618         return (Return ? RetCC_ARM_APCS: CC_ARM_APCS);
1619   case CallingConv::ARM_AAPCS_VFP:
1620     return (Return ? RetCC_ARM_AAPCS_VFP: CC_ARM_AAPCS_VFP);
1621   case CallingConv::ARM_AAPCS:
1622     return (Return ? RetCC_ARM_AAPCS: CC_ARM_AAPCS);
1623   case CallingConv::ARM_APCS:
1624     return (Return ? RetCC_ARM_APCS: CC_ARM_APCS);
1625   }
1626 }
1627
1628 bool ARMFastISel::ProcessCallArgs(SmallVectorImpl<Value*> &Args,
1629                                   SmallVectorImpl<unsigned> &ArgRegs,
1630                                   SmallVectorImpl<MVT> &ArgVTs,
1631                                   SmallVectorImpl<ISD::ArgFlagsTy> &ArgFlags,
1632                                   SmallVectorImpl<unsigned> &RegArgs,
1633                                   CallingConv::ID CC,
1634                                   unsigned &NumBytes) {
1635   SmallVector<CCValAssign, 16> ArgLocs;
1636   CCState CCInfo(CC, false, *FuncInfo.MF, TM, ArgLocs, *Context);
1637   CCInfo.AnalyzeCallOperands(ArgVTs, ArgFlags, CCAssignFnForCall(CC, false));
1638
1639   // Get a count of how many bytes are to be pushed on the stack.
1640   NumBytes = CCInfo.getNextStackOffset();
1641
1642   // Issue CALLSEQ_START
1643   unsigned AdjStackDown = TII.getCallFrameSetupOpcode();
1644   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
1645                           TII.get(AdjStackDown))
1646                   .addImm(NumBytes));
1647
1648   // Process the args.
1649   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1650     CCValAssign &VA = ArgLocs[i];
1651     unsigned Arg = ArgRegs[VA.getValNo()];
1652     MVT ArgVT = ArgVTs[VA.getValNo()];
1653
1654     // We don't handle NEON/vector parameters yet.
1655     if (ArgVT.isVector() || ArgVT.getSizeInBits() > 64)
1656       return false;
1657
1658     // Handle arg promotion, etc.
1659     switch (VA.getLocInfo()) {
1660       case CCValAssign::Full: break;
1661       case CCValAssign::SExt: {
1662         EVT DestVT = VA.getLocVT();
1663         unsigned ResultReg = ARMEmitIntExt(ArgVT, Arg, DestVT,
1664                                            /*isZExt*/false);
1665         assert (ResultReg != 0 && "Failed to emit a sext");
1666         Arg = ResultReg;
1667         break;
1668       }
1669       case CCValAssign::AExt:
1670         // Intentional fall-through.  Handle AExt and ZExt.
1671       case CCValAssign::ZExt: {
1672         EVT DestVT = VA.getLocVT();
1673         unsigned ResultReg = ARMEmitIntExt(ArgVT, Arg, DestVT,
1674                                            /*isZExt*/true);
1675         assert (ResultReg != 0 && "Failed to emit a sext");
1676         Arg = ResultReg;
1677         break;
1678       }
1679       case CCValAssign::BCvt: {
1680         unsigned BC = FastEmit_r(ArgVT, VA.getLocVT(), ISD::BITCAST, Arg,
1681                                  /*TODO: Kill=*/false);
1682         assert(BC != 0 && "Failed to emit a bitcast!");
1683         Arg = BC;
1684         ArgVT = VA.getLocVT();
1685         break;
1686       }
1687       default: llvm_unreachable("Unknown arg promotion!");
1688     }
1689
1690     // Now copy/store arg to correct locations.
1691     if (VA.isRegLoc() && !VA.needsCustom()) {
1692       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(TargetOpcode::COPY),
1693               VA.getLocReg())
1694         .addReg(Arg);
1695       RegArgs.push_back(VA.getLocReg());
1696     } else if (VA.needsCustom()) {
1697       // TODO: We need custom lowering for vector (v2f64) args.
1698       if (VA.getLocVT() != MVT::f64) return false;
1699
1700       CCValAssign &NextVA = ArgLocs[++i];
1701
1702       // TODO: Only handle register args for now.
1703       if(!(VA.isRegLoc() && NextVA.isRegLoc())) return false;
1704
1705       AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
1706                               TII.get(ARM::VMOVRRD), VA.getLocReg())
1707                       .addReg(NextVA.getLocReg(), RegState::Define)
1708                       .addReg(Arg));
1709       RegArgs.push_back(VA.getLocReg());
1710       RegArgs.push_back(NextVA.getLocReg());
1711     } else {
1712       assert(VA.isMemLoc());
1713       // Need to store on the stack.
1714       Address Addr;
1715       Addr.BaseType = Address::RegBase;
1716       Addr.Base.Reg = ARM::SP;
1717       Addr.Offset = VA.getLocMemOffset();
1718
1719       if (!ARMEmitStore(ArgVT, Arg, Addr)) return false;
1720     }
1721   }
1722   return true;
1723 }
1724
1725 bool ARMFastISel::FinishCall(MVT RetVT, SmallVectorImpl<unsigned> &UsedRegs,
1726                              const Instruction *I, CallingConv::ID CC,
1727                              unsigned &NumBytes) {
1728   // Issue CALLSEQ_END
1729   unsigned AdjStackUp = TII.getCallFrameDestroyOpcode();
1730   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
1731                           TII.get(AdjStackUp))
1732                   .addImm(NumBytes).addImm(0));
1733
1734   // Now the return value.
1735   if (RetVT != MVT::isVoid) {
1736     SmallVector<CCValAssign, 16> RVLocs;
1737     CCState CCInfo(CC, false, *FuncInfo.MF, TM, RVLocs, *Context);
1738     CCInfo.AnalyzeCallResult(RetVT, CCAssignFnForCall(CC, true));
1739
1740     // Copy all of the result registers out of their specified physreg.
1741     if (RVLocs.size() == 2 && RetVT == MVT::f64) {
1742       // For this move we copy into two registers and then move into the
1743       // double fp reg we want.
1744       EVT DestVT = RVLocs[0].getValVT();
1745       TargetRegisterClass* DstRC = TLI.getRegClassFor(DestVT);
1746       unsigned ResultReg = createResultReg(DstRC);
1747       AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
1748                               TII.get(ARM::VMOVDRR), ResultReg)
1749                       .addReg(RVLocs[0].getLocReg())
1750                       .addReg(RVLocs[1].getLocReg()));
1751
1752       UsedRegs.push_back(RVLocs[0].getLocReg());
1753       UsedRegs.push_back(RVLocs[1].getLocReg());
1754
1755       // Finally update the result.
1756       UpdateValueMap(I, ResultReg);
1757     } else {
1758       assert(RVLocs.size() == 1 &&"Can't handle non-double multi-reg retvals!");
1759       EVT CopyVT = RVLocs[0].getValVT();
1760
1761       // Special handling for extended integers.
1762       if (RetVT == MVT::i1 || RetVT == MVT::i8 || RetVT == MVT::i16)
1763         CopyVT = MVT::i32;
1764
1765       TargetRegisterClass* DstRC = TLI.getRegClassFor(CopyVT);
1766
1767       unsigned ResultReg = createResultReg(DstRC);
1768       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(TargetOpcode::COPY),
1769               ResultReg).addReg(RVLocs[0].getLocReg());
1770       UsedRegs.push_back(RVLocs[0].getLocReg());
1771
1772       // Finally update the result.
1773       UpdateValueMap(I, ResultReg);
1774     }
1775   }
1776
1777   return true;
1778 }
1779
1780 bool ARMFastISel::SelectRet(const Instruction *I) {
1781   const ReturnInst *Ret = cast<ReturnInst>(I);
1782   const Function &F = *I->getParent()->getParent();
1783
1784   if (!FuncInfo.CanLowerReturn)
1785     return false;
1786
1787   if (F.isVarArg())
1788     return false;
1789
1790   CallingConv::ID CC = F.getCallingConv();
1791   if (Ret->getNumOperands() > 0) {
1792     SmallVector<ISD::OutputArg, 4> Outs;
1793     GetReturnInfo(F.getReturnType(), F.getAttributes().getRetAttributes(),
1794                   Outs, TLI);
1795
1796     // Analyze operands of the call, assigning locations to each operand.
1797     SmallVector<CCValAssign, 16> ValLocs;
1798     CCState CCInfo(CC, F.isVarArg(), *FuncInfo.MF, TM, ValLocs,I->getContext());
1799     CCInfo.AnalyzeReturn(Outs, CCAssignFnForCall(CC, true /* is Ret */));
1800
1801     const Value *RV = Ret->getOperand(0);
1802     unsigned Reg = getRegForValue(RV);
1803     if (Reg == 0)
1804       return false;
1805
1806     // Only handle a single return value for now.
1807     if (ValLocs.size() != 1)
1808       return false;
1809
1810     CCValAssign &VA = ValLocs[0];
1811
1812     // Don't bother handling odd stuff for now.
1813     if (VA.getLocInfo() != CCValAssign::Full)
1814       return false;
1815     // Only handle register returns for now.
1816     if (!VA.isRegLoc())
1817       return false;
1818
1819     unsigned SrcReg = Reg + VA.getValNo();
1820     EVT RVVT = TLI.getValueType(RV->getType());
1821     EVT DestVT = VA.getValVT();
1822     // Special handling for extended integers.
1823     if (RVVT != DestVT) {
1824       if (RVVT != MVT::i1 && RVVT != MVT::i8 && RVVT != MVT::i16)
1825         return false;
1826
1827       if (!Outs[0].Flags.isZExt() && !Outs[0].Flags.isSExt())
1828         return false;
1829
1830       assert(DestVT == MVT::i32 && "ARM should always ext to i32");
1831
1832       bool isZExt = Outs[0].Flags.isZExt();
1833       unsigned ResultReg = ARMEmitIntExt(RVVT, SrcReg, DestVT, isZExt);
1834       if (ResultReg == 0) return false;
1835       SrcReg = ResultReg;
1836     }
1837
1838     // Make the copy.
1839     unsigned DstReg = VA.getLocReg();
1840     const TargetRegisterClass* SrcRC = MRI.getRegClass(SrcReg);
1841     // Avoid a cross-class copy. This is very unlikely.
1842     if (!SrcRC->contains(DstReg))
1843       return false;
1844     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(TargetOpcode::COPY),
1845             DstReg).addReg(SrcReg);
1846
1847     // Mark the register as live out of the function.
1848     MRI.addLiveOut(VA.getLocReg());
1849   }
1850
1851   unsigned RetOpc = isThumb2 ? ARM::tBX_RET : ARM::BX_RET;
1852   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
1853                           TII.get(RetOpc)));
1854   return true;
1855 }
1856
1857 unsigned ARMFastISel::ARMSelectCallOp(const GlobalValue *GV) {
1858
1859   // Darwin needs the r9 versions of the opcodes.
1860   bool isDarwin = Subtarget->isTargetDarwin();
1861   if (isThumb2) {
1862     return isDarwin ? ARM::tBLr9 : ARM::tBL;
1863   } else  {
1864     return isDarwin ? ARM::BLr9 : ARM::BL;
1865   }
1866 }
1867
1868 // A quick function that will emit a call for a named libcall in F with the
1869 // vector of passed arguments for the Instruction in I. We can assume that we
1870 // can emit a call for any libcall we can produce. This is an abridged version
1871 // of the full call infrastructure since we won't need to worry about things
1872 // like computed function pointers or strange arguments at call sites.
1873 // TODO: Try to unify this and the normal call bits for ARM, then try to unify
1874 // with X86.
1875 bool ARMFastISel::ARMEmitLibcall(const Instruction *I, RTLIB::Libcall Call) {
1876   CallingConv::ID CC = TLI.getLibcallCallingConv(Call);
1877
1878   // Handle *simple* calls for now.
1879   Type *RetTy = I->getType();
1880   MVT RetVT;
1881   if (RetTy->isVoidTy())
1882     RetVT = MVT::isVoid;
1883   else if (!isTypeLegal(RetTy, RetVT))
1884     return false;
1885
1886   // TODO: For now if we have long calls specified we don't handle the call.
1887   if (EnableARMLongCalls) return false;
1888
1889   // Set up the argument vectors.
1890   SmallVector<Value*, 8> Args;
1891   SmallVector<unsigned, 8> ArgRegs;
1892   SmallVector<MVT, 8> ArgVTs;
1893   SmallVector<ISD::ArgFlagsTy, 8> ArgFlags;
1894   Args.reserve(I->getNumOperands());
1895   ArgRegs.reserve(I->getNumOperands());
1896   ArgVTs.reserve(I->getNumOperands());
1897   ArgFlags.reserve(I->getNumOperands());
1898   for (unsigned i = 0; i < I->getNumOperands(); ++i) {
1899     Value *Op = I->getOperand(i);
1900     unsigned Arg = getRegForValue(Op);
1901     if (Arg == 0) return false;
1902
1903     Type *ArgTy = Op->getType();
1904     MVT ArgVT;
1905     if (!isTypeLegal(ArgTy, ArgVT)) return false;
1906
1907     ISD::ArgFlagsTy Flags;
1908     unsigned OriginalAlignment = TD.getABITypeAlignment(ArgTy);
1909     Flags.setOrigAlign(OriginalAlignment);
1910
1911     Args.push_back(Op);
1912     ArgRegs.push_back(Arg);
1913     ArgVTs.push_back(ArgVT);
1914     ArgFlags.push_back(Flags);
1915   }
1916
1917   // Handle the arguments now that we've gotten them.
1918   SmallVector<unsigned, 4> RegArgs;
1919   unsigned NumBytes;
1920   if (!ProcessCallArgs(Args, ArgRegs, ArgVTs, ArgFlags, RegArgs, CC, NumBytes))
1921     return false;
1922
1923   // Issue the call, BLr9 for darwin, BL otherwise.
1924   // TODO: Turn this into the table of arm call ops.
1925   MachineInstrBuilder MIB;
1926   unsigned CallOpc = ARMSelectCallOp(NULL);
1927   if(isThumb2)
1928     // Explicitly adding the predicate here.
1929     MIB = AddDefaultPred(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
1930                          TII.get(CallOpc)))
1931                          .addExternalSymbol(TLI.getLibcallName(Call));
1932   else
1933     // Explicitly adding the predicate here.
1934     MIB = AddDefaultPred(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
1935                          TII.get(CallOpc))
1936           .addExternalSymbol(TLI.getLibcallName(Call)));
1937
1938   // Add implicit physical register uses to the call.
1939   for (unsigned i = 0, e = RegArgs.size(); i != e; ++i)
1940     MIB.addReg(RegArgs[i]);
1941
1942   // Finish off the call including any return values.
1943   SmallVector<unsigned, 4> UsedRegs;
1944   if (!FinishCall(RetVT, UsedRegs, I, CC, NumBytes)) return false;
1945
1946   // Set all unused physreg defs as dead.
1947   static_cast<MachineInstr *>(MIB)->setPhysRegsDeadExcept(UsedRegs, TRI);
1948
1949   return true;
1950 }
1951
1952 bool ARMFastISel::SelectCall(const Instruction *I) {
1953   const CallInst *CI = cast<CallInst>(I);
1954   const Value *Callee = CI->getCalledValue();
1955
1956   // Can't handle inline asm or worry about intrinsics yet.
1957   if (isa<InlineAsm>(Callee) || isa<IntrinsicInst>(CI)) return false;
1958
1959   // Only handle global variable Callees.
1960   const GlobalValue *GV = dyn_cast<GlobalValue>(Callee);
1961   if (!GV)
1962     return false;
1963
1964   // Check the calling convention.
1965   ImmutableCallSite CS(CI);
1966   CallingConv::ID CC = CS.getCallingConv();
1967
1968   // TODO: Avoid some calling conventions?
1969
1970   // Let SDISel handle vararg functions.
1971   PointerType *PT = cast<PointerType>(CS.getCalledValue()->getType());
1972   FunctionType *FTy = cast<FunctionType>(PT->getElementType());
1973   if (FTy->isVarArg())
1974     return false;
1975
1976   // Handle *simple* calls for now.
1977   Type *RetTy = I->getType();
1978   MVT RetVT;
1979   if (RetTy->isVoidTy())
1980     RetVT = MVT::isVoid;
1981   else if (!isTypeLegal(RetTy, RetVT) && RetVT != MVT::i16 &&
1982            RetVT != MVT::i8  && RetVT != MVT::i1)
1983     return false;
1984
1985   // TODO: For now if we have long calls specified we don't handle the call.
1986   if (EnableARMLongCalls) return false;
1987
1988   // Set up the argument vectors.
1989   SmallVector<Value*, 8> Args;
1990   SmallVector<unsigned, 8> ArgRegs;
1991   SmallVector<MVT, 8> ArgVTs;
1992   SmallVector<ISD::ArgFlagsTy, 8> ArgFlags;
1993   Args.reserve(CS.arg_size());
1994   ArgRegs.reserve(CS.arg_size());
1995   ArgVTs.reserve(CS.arg_size());
1996   ArgFlags.reserve(CS.arg_size());
1997   for (ImmutableCallSite::arg_iterator i = CS.arg_begin(), e = CS.arg_end();
1998        i != e; ++i) {
1999     unsigned Arg = getRegForValue(*i);
2000
2001     if (Arg == 0)
2002       return false;
2003     ISD::ArgFlagsTy Flags;
2004     unsigned AttrInd = i - CS.arg_begin() + 1;
2005     if (CS.paramHasAttr(AttrInd, Attribute::SExt))
2006       Flags.setSExt();
2007     if (CS.paramHasAttr(AttrInd, Attribute::ZExt))
2008       Flags.setZExt();
2009
2010     // FIXME: Only handle *easy* calls for now.
2011     if (CS.paramHasAttr(AttrInd, Attribute::InReg) ||
2012         CS.paramHasAttr(AttrInd, Attribute::StructRet) ||
2013         CS.paramHasAttr(AttrInd, Attribute::Nest) ||
2014         CS.paramHasAttr(AttrInd, Attribute::ByVal))
2015       return false;
2016
2017     Type *ArgTy = (*i)->getType();
2018     MVT ArgVT;
2019     if (!isTypeLegal(ArgTy, ArgVT) && ArgVT != MVT::i16 && ArgVT != MVT::i8 &&
2020         ArgVT != MVT::i1)
2021       return false;
2022     unsigned OriginalAlignment = TD.getABITypeAlignment(ArgTy);
2023     Flags.setOrigAlign(OriginalAlignment);
2024
2025     Args.push_back(*i);
2026     ArgRegs.push_back(Arg);
2027     ArgVTs.push_back(ArgVT);
2028     ArgFlags.push_back(Flags);
2029   }
2030
2031   // Handle the arguments now that we've gotten them.
2032   SmallVector<unsigned, 4> RegArgs;
2033   unsigned NumBytes;
2034   if (!ProcessCallArgs(Args, ArgRegs, ArgVTs, ArgFlags, RegArgs, CC, NumBytes))
2035     return false;
2036
2037   // Issue the call, BLr9 for darwin, BL otherwise.
2038   // TODO: Turn this into the table of arm call ops.
2039   MachineInstrBuilder MIB;
2040   unsigned CallOpc = ARMSelectCallOp(GV);
2041   // Explicitly adding the predicate here.
2042   if(isThumb2)
2043     // Explicitly adding the predicate here.
2044     MIB = AddDefaultPred(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
2045                          TII.get(CallOpc)))
2046           .addGlobalAddress(GV, 0, 0);
2047   else
2048     // Explicitly adding the predicate here.
2049     MIB = AddDefaultPred(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
2050                          TII.get(CallOpc))
2051           .addGlobalAddress(GV, 0, 0));
2052
2053   // Add implicit physical register uses to the call.
2054   for (unsigned i = 0, e = RegArgs.size(); i != e; ++i)
2055     MIB.addReg(RegArgs[i]);
2056
2057   // Finish off the call including any return values.
2058   SmallVector<unsigned, 4> UsedRegs;
2059   if (!FinishCall(RetVT, UsedRegs, I, CC, NumBytes)) return false;
2060
2061   // Set all unused physreg defs as dead.
2062   static_cast<MachineInstr *>(MIB)->setPhysRegsDeadExcept(UsedRegs, TRI);
2063
2064   return true;
2065 }
2066
2067 bool ARMFastISel::SelectTrunc(const Instruction *I) {
2068   // The high bits for a type smaller than the register size are assumed to be
2069   // undefined.
2070   Value *Op = I->getOperand(0);
2071
2072   EVT SrcVT, DestVT;
2073   SrcVT = TLI.getValueType(Op->getType(), true);
2074   DestVT = TLI.getValueType(I->getType(), true);
2075
2076   if (SrcVT != MVT::i32 && SrcVT != MVT::i16 && SrcVT != MVT::i8)
2077     return false;
2078   if (DestVT != MVT::i16 && DestVT != MVT::i8 && DestVT != MVT::i1)
2079     return false;
2080
2081   unsigned SrcReg = getRegForValue(Op);
2082   if (!SrcReg) return false;
2083
2084   // Because the high bits are undefined, a truncate doesn't generate
2085   // any code.
2086   UpdateValueMap(I, SrcReg);
2087   return true;
2088 }
2089
2090 unsigned ARMFastISel::ARMEmitIntExt(EVT SrcVT, unsigned SrcReg, EVT DestVT,
2091                                     bool isZExt) {
2092   if (DestVT != MVT::i32 && DestVT != MVT::i16 && DestVT != MVT::i8)
2093     return 0;
2094
2095   unsigned Opc;
2096   bool isBoolZext = false;
2097   if (!SrcVT.isSimple()) return 0;
2098   switch (SrcVT.getSimpleVT().SimpleTy) {
2099   default: return 0;
2100   case MVT::i16:
2101     if (!Subtarget->hasV6Ops()) return 0;
2102     if (isZExt)
2103       Opc = isThumb2 ? ARM::t2UXTH : ARM::UXTH;
2104     else
2105       Opc = isThumb2 ? ARM::t2SXTH : ARM::SXTH;
2106     break;
2107   case MVT::i8:
2108     if (!Subtarget->hasV6Ops()) return 0;
2109     if (isZExt)
2110       Opc = isThumb2 ? ARM::t2UXTB : ARM::UXTB;
2111     else
2112       Opc = isThumb2 ? ARM::t2SXTB : ARM::SXTB;
2113     break;
2114   case MVT::i1:
2115     if (isZExt) {
2116       Opc = isThumb2 ? ARM::t2ANDri : ARM::ANDri;
2117       isBoolZext = true;
2118       break;
2119     }
2120     return 0;
2121   }
2122
2123   unsigned ResultReg = createResultReg(TLI.getRegClassFor(MVT::i32));
2124   MachineInstrBuilder MIB;
2125   MIB = BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(Opc), ResultReg)
2126         .addReg(SrcReg);
2127   if (isBoolZext)
2128     MIB.addImm(1);
2129   else
2130     MIB.addImm(0);
2131   AddOptionalDefs(MIB);
2132   return ResultReg;
2133 }
2134
2135 bool ARMFastISel::SelectIntExt(const Instruction *I) {
2136   // On ARM, in general, integer casts don't involve legal types; this code
2137   // handles promotable integers.
2138   // FIXME: We could save an instruction in many cases by special-casing
2139   // load instructions.
2140   Type *DestTy = I->getType();
2141   Value *Src = I->getOperand(0);
2142   Type *SrcTy = Src->getType();
2143
2144   EVT SrcVT, DestVT;
2145   SrcVT = TLI.getValueType(SrcTy, true);
2146   DestVT = TLI.getValueType(DestTy, true);
2147
2148   bool isZExt = isa<ZExtInst>(I);
2149   unsigned SrcReg = getRegForValue(Src);
2150   if (!SrcReg) return false;
2151
2152   unsigned ResultReg = ARMEmitIntExt(SrcVT, SrcReg, DestVT, isZExt);
2153   if (ResultReg == 0) return false;
2154   UpdateValueMap(I, ResultReg);
2155   return true;
2156 }
2157
2158 // TODO: SoftFP support.
2159 bool ARMFastISel::TargetSelectInstruction(const Instruction *I) {
2160
2161   switch (I->getOpcode()) {
2162     case Instruction::Load:
2163       return SelectLoad(I);
2164     case Instruction::Store:
2165       return SelectStore(I);
2166     case Instruction::Br:
2167       return SelectBranch(I);
2168     case Instruction::ICmp:
2169     case Instruction::FCmp:
2170       return SelectCmp(I);
2171     case Instruction::FPExt:
2172       return SelectFPExt(I);
2173     case Instruction::FPTrunc:
2174       return SelectFPTrunc(I);
2175     case Instruction::SIToFP:
2176       return SelectSIToFP(I);
2177     case Instruction::FPToSI:
2178       return SelectFPToSI(I);
2179     case Instruction::FAdd:
2180       return SelectBinaryOp(I, ISD::FADD);
2181     case Instruction::FSub:
2182       return SelectBinaryOp(I, ISD::FSUB);
2183     case Instruction::FMul:
2184       return SelectBinaryOp(I, ISD::FMUL);
2185     case Instruction::SDiv:
2186       return SelectSDiv(I);
2187     case Instruction::SRem:
2188       return SelectSRem(I);
2189     case Instruction::Call:
2190       return SelectCall(I);
2191     case Instruction::Select:
2192       return SelectSelect(I);
2193     case Instruction::Ret:
2194       return SelectRet(I);
2195     case Instruction::Trunc:
2196       return SelectTrunc(I);
2197     case Instruction::ZExt:
2198     case Instruction::SExt:
2199       return SelectIntExt(I);
2200     default: break;
2201   }
2202   return false;
2203 }
2204
2205 namespace llvm {
2206   llvm::FastISel *ARM::createFastISel(FunctionLoweringInfo &funcInfo) {
2207     // Completely untested on non-darwin.
2208     const TargetMachine &TM = funcInfo.MF->getTarget();
2209
2210     // Darwin and thumb1 only for now.
2211     const ARMSubtarget *Subtarget = &TM.getSubtarget<ARMSubtarget>();
2212     if (Subtarget->isTargetDarwin() && !Subtarget->isThumb1Only() &&
2213         !DisableARMFastISel)
2214       return new ARMFastISel(funcInfo);
2215     return 0;
2216   }
2217 }