lib/Target/ARM/ARMExpandPseudoInsts.cpp

   1 //===-- ARMExpandPseudoInsts.cpp - Expand pseudo instructions -----*- C++ -*-=//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains a pass that expands pseudo instructions into target
  11 // instructions to allow proper scheduling, if-conversion, and other late
  12 // optimizations. This pass should be run after register allocation but before
  13 // the post-regalloc scheduling pass.
  14 //
  15 //===----------------------------------------------------------------------===//
  16
  17 #define DEBUG_TYPE "arm-pseudo"
  18 #include "ARM.h"
  19 #include "ARMBaseInstrInfo.h"
  20 #include "ARMBaseRegisterInfo.h"
  21 #include "ARMMachineFunctionInfo.h"
  22 #include "ARMRegisterInfo.h"
  23 #include "MCTargetDesc/ARMAddressingModes.h"
  24 #include "llvm/CodeGen/MachineFrameInfo.h"
  25 #include "llvm/CodeGen/MachineFunctionPass.h"
  26 #include "llvm/CodeGen/MachineInstrBuilder.h"
  27 #include "llvm/Target/TargetFrameLowering.h"
  28 #include "llvm/Target/TargetRegisterInfo.h"
  29 #include "llvm/Support/CommandLine.h"
  30 #include "llvm/Support/raw_ostream.h" // FIXME: for debug only. remove!
  31 using namespace llvm;
  32
  33 static cl::opt<bool>
  34 VerifyARMPseudo("verify-arm-pseudo-expand", cl::Hidden,
  35                 cl::desc("Verify machine code after expanding ARM pseudos"));
  36
  37 namespace {
  38   class ARMExpandPseudo : public MachineFunctionPass {
  39   public:
  40     static char ID;
  41     ARMExpandPseudo() : MachineFunctionPass(ID) {}
  42
  43     const ARMBaseInstrInfo *TII;
  44     const TargetRegisterInfo *TRI;
  45     const ARMSubtarget *STI;
  46     ARMFunctionInfo *AFI;
  47
  48     virtual bool runOnMachineFunction(MachineFunction &Fn);
  49
  50     virtual const char *getPassName() const {
  51       return "ARM pseudo instruction expansion pass";
  52     }
  53
  54   private:
  55     void TransferImpOps(MachineInstr &OldMI,
  56                         MachineInstrBuilder &UseMI, MachineInstrBuilder &DefMI);
  57     bool ExpandMI(MachineBasicBlock &MBB,
  58                   MachineBasicBlock::iterator MBBI);
  59     bool ExpandMBB(MachineBasicBlock &MBB);
  60     void ExpandVLD(MachineBasicBlock::iterator &MBBI);
  61     void ExpandVST(MachineBasicBlock::iterator &MBBI);
  62     void ExpandLaneOp(MachineBasicBlock::iterator &MBBI);
  63     void ExpandVTBL(MachineBasicBlock::iterator &MBBI,
  64                     unsigned Opc, bool IsExt);
  65     void ExpandMOV32BitImm(MachineBasicBlock &MBB,
  66                            MachineBasicBlock::iterator &MBBI);
  67   };
  68   char ARMExpandPseudo::ID = 0;
  69 }
  70
  71 /// TransferImpOps - Transfer implicit operands on the pseudo instruction to
  72 /// the instructions created from the expansion.
  73 void ARMExpandPseudo::TransferImpOps(MachineInstr &OldMI,
  74                                      MachineInstrBuilder &UseMI,
  75                                      MachineInstrBuilder &DefMI) {
  76   const MCInstrDesc &Desc = OldMI.getDesc();
  77   for (unsigned i = Desc.getNumOperands(), e = OldMI.getNumOperands();
  78        i != e; ++i) {
  79     const MachineOperand &MO = OldMI.getOperand(i);
  80     assert(MO.isReg() && MO.getReg());
  81     if (MO.isUse())
  82       UseMI.addOperand(MO);
  83     else
  84       DefMI.addOperand(MO);
  85   }
  86 }
  87
  88 namespace {
  89   // Constants for register spacing in NEON load/store instructions.
  90   // For quad-register load-lane and store-lane pseudo instructors, the
  91   // spacing is initially assumed to be EvenDblSpc, and that is changed to
  92   // OddDblSpc depending on the lane number operand.
  93   enum NEONRegSpacing {
  94     SingleSpc,
  95     EvenDblSpc,
  96     OddDblSpc
  97   };
  98
  99   // Entries for NEON load/store information table.  The table is sorted by
 100   // PseudoOpc for fast binary-search lookups.
 101   struct NEONLdStTableEntry {
 102     unsigned PseudoOpc;
 103     unsigned RealOpc;
 104     bool IsLoad;
 105     bool isUpdating;
 106     bool hasWritebackOperand;
 107     NEONRegSpacing RegSpacing;
 108     unsigned char NumRegs; // D registers loaded or stored
 109     unsigned char RegElts; // elements per D register; used for lane ops
 110     // FIXME: Temporary flag to denote whether the real instruction takes
 111     // a single register (like the encoding) or all of the registers in
 112     // the list (like the asm syntax and the isel DAG). When all definitions
 113     // are converted to take only the single encoded register, this will
 114     // go away.
 115     bool copyAllListRegs;
 116
 117     // Comparison methods for binary search of the table.
 118     bool operator<(const NEONLdStTableEntry &TE) const {
 119       return PseudoOpc < TE.PseudoOpc;
 120     }
 121     friend bool operator<(const NEONLdStTableEntry &TE, unsigned PseudoOpc) {
 122       return TE.PseudoOpc < PseudoOpc;
 123     }
 124     friend bool LLVM_ATTRIBUTE_UNUSED operator<(unsigned PseudoOpc,
 125                                                 const NEONLdStTableEntry &TE) {
 126       return PseudoOpc < TE.PseudoOpc;
 127     }
 128   };
 129 }
 130
 131 static const NEONLdStTableEntry NEONLdStTable[] = {
 132 { ARM::VLD1DUPq16Pseudo,     ARM::VLD1DUPq16,     true, false, false, SingleSpc, 2, 4,false},
 133 { ARM::VLD1DUPq16PseudoWB_fixed, ARM::VLD1DUPq16wb_fixed, true, true, true,  SingleSpc, 2, 4,false},
 134 { ARM::VLD1DUPq16PseudoWB_register, ARM::VLD1DUPq16wb_register, true, true, true,  SingleSpc, 2, 4,false},
 135 { ARM::VLD1DUPq32Pseudo,     ARM::VLD1DUPq32,     true, false, false, SingleSpc, 2, 2,false},
 136 { ARM::VLD1DUPq32PseudoWB_fixed, ARM::VLD1DUPq32wb_fixed, true, true, false,  SingleSpc, 2, 2,false},
 137 { ARM::VLD1DUPq32PseudoWB_register, ARM::VLD1DUPq32wb_register, true, true, true,  SingleSpc, 2, 2,false},
 138 { ARM::VLD1DUPq8Pseudo,      ARM::VLD1DUPq8,      true, false, false, SingleSpc, 2, 8,false},
 139 { ARM::VLD1DUPq8PseudoWB_fixed,  ARM::VLD1DUPq8wb_fixed, true, true, false,  SingleSpc, 2, 8,false},
 140 { ARM::VLD1DUPq8PseudoWB_register,  ARM::VLD1DUPq8wb_register, true, true, true,  SingleSpc, 2, 8,false},
 141
 142 { ARM::VLD1LNq16Pseudo,     ARM::VLD1LNd16,     true, false, false, EvenDblSpc, 1, 4 ,true},
 143 { ARM::VLD1LNq16Pseudo_UPD, ARM::VLD1LNd16_UPD, true, true, true,  EvenDblSpc, 1, 4 ,true},
 144 { ARM::VLD1LNq32Pseudo,     ARM::VLD1LNd32,     true, false, false, EvenDblSpc, 1, 2 ,true},
 145 { ARM::VLD1LNq32Pseudo_UPD, ARM::VLD1LNd32_UPD, true, true, true,  EvenDblSpc, 1, 2 ,true},
 146 { ARM::VLD1LNq8Pseudo,      ARM::VLD1LNd8,      true, false, false, EvenDblSpc, 1, 8 ,true},
 147 { ARM::VLD1LNq8Pseudo_UPD,  ARM::VLD1LNd8_UPD, true, true, true,  EvenDblSpc, 1, 8 ,true},
 148
 149 { ARM::VLD1d64QPseudo,      ARM::VLD1d64Q,     true,  false, false, SingleSpc,  4, 1 ,false},
 150 { ARM::VLD1d64TPseudo,      ARM::VLD1d64T,     true,  false, false, SingleSpc,  3, 1 ,false},
 151 { ARM::VLD1q16Pseudo,       ARM::VLD1q16,      true,  false, false, SingleSpc,  2, 4 ,false},
 152 { ARM::VLD1q16PseudoWB_fixed, ARM::VLD1q16wb_fixed,true,false,false,SingleSpc, 2, 4 ,false},
 153 { ARM::VLD1q16PseudoWB_register, ARM::VLD1q16wb_register, true, true, true, SingleSpc, 2, 4 ,false},
 154 { ARM::VLD1q32Pseudo,       ARM::VLD1q32,      true,  false, false, SingleSpc,  2, 2 ,false},
 155 { ARM::VLD1q32PseudoWB_fixed, ARM::VLD1q32wb_fixed,true,false, false,SingleSpc, 2, 2 ,false},
 156 { ARM::VLD1q32PseudoWB_register, ARM::VLD1q32wb_register, true, true, true, SingleSpc, 2, 2 ,false},
 157 { ARM::VLD1q64Pseudo,       ARM::VLD1q64,      true,  false, false, SingleSpc,  2, 1 ,false},
 158 { ARM::VLD1q64PseudoWB_fixed, ARM::VLD1q64wb_fixed,true,false, false,SingleSpc, 2, 2 ,false},
 159 { ARM::VLD1q64PseudoWB_register, ARM::VLD1q64wb_register, true, true, true, SingleSpc, 2, 1 ,false},
 160 { ARM::VLD1q8Pseudo,        ARM::VLD1q8,       true,  false, false, SingleSpc,  2, 8 ,false},
 161 { ARM::VLD1q8PseudoWB_fixed, ARM::VLD1q8wb_fixed,true,false, false, SingleSpc,  2, 8 ,false},
 162 { ARM::VLD1q8PseudoWB_register, ARM::VLD1q8wb_register,true,true, true,SingleSpc,2,8,false},
 163
 164 { ARM::VLD2DUPd16Pseudo,     ARM::VLD2DUPd16,     true, false, false, SingleSpc, 2, 4,true},
 165 { ARM::VLD2DUPd16Pseudo_UPD, ARM::VLD2DUPd16_UPD, true, true, true,  SingleSpc, 2, 4,true},
 166 { ARM::VLD2DUPd32Pseudo,     ARM::VLD2DUPd32,     true, false, false, SingleSpc, 2, 2,true},
 167 { ARM::VLD2DUPd32Pseudo_UPD, ARM::VLD2DUPd32_UPD, true, true, true,  SingleSpc, 2, 2,true},
 168 { ARM::VLD2DUPd8Pseudo,      ARM::VLD2DUPd8,      true, false, false, SingleSpc, 2, 8,true},
 169 { ARM::VLD2DUPd8Pseudo_UPD,  ARM::VLD2DUPd8_UPD, true, true, true,  SingleSpc, 2, 8,true},
 170
 171 { ARM::VLD2LNd16Pseudo,     ARM::VLD2LNd16,     true, false, false, SingleSpc,  2, 4 ,true},
 172 { ARM::VLD2LNd16Pseudo_UPD, ARM::VLD2LNd16_UPD, true, true, true,  SingleSpc,  2, 4 ,true},
 173 { ARM::VLD2LNd32Pseudo,     ARM::VLD2LNd32,     true, false, false, SingleSpc,  2, 2 ,true},
 174 { ARM::VLD2LNd32Pseudo_UPD, ARM::VLD2LNd32_UPD, true, true, true,  SingleSpc,  2, 2 ,true},
 175 { ARM::VLD2LNd8Pseudo,      ARM::VLD2LNd8,      true, false, false, SingleSpc,  2, 8 ,true},
 176 { ARM::VLD2LNd8Pseudo_UPD,  ARM::VLD2LNd8_UPD, true, true, true,  SingleSpc,  2, 8 ,true},
 177 { ARM::VLD2LNq16Pseudo,     ARM::VLD2LNq16,     true, false, false, EvenDblSpc, 2, 4 ,true},
 178 { ARM::VLD2LNq16Pseudo_UPD, ARM::VLD2LNq16_UPD, true, true, true,  EvenDblSpc, 2, 4 ,true},
 179 { ARM::VLD2LNq32Pseudo,     ARM::VLD2LNq32,     true, false, false, EvenDblSpc, 2, 2 ,true},
 180 { ARM::VLD2LNq32Pseudo_UPD, ARM::VLD2LNq32_UPD, true, true, true,  EvenDblSpc, 2, 2 ,true},
 181
 182 { ARM::VLD2d16Pseudo,       ARM::VLD2d16,      true,  false, false, SingleSpc,  2, 4 ,false},
 183 { ARM::VLD2d16PseudoWB_fixed,   ARM::VLD2d16wb_fixed, true, true, false,  SingleSpc,  2, 4 ,false},
 184 { ARM::VLD2d16PseudoWB_register,   ARM::VLD2d16wb_register, true, true, true,  SingleSpc,  2, 4 ,false},
 185 { ARM::VLD2d32Pseudo,       ARM::VLD2d32,      true,  false, false, SingleSpc,  2, 2 ,false},
 186 { ARM::VLD2d32PseudoWB_fixed,   ARM::VLD2d32wb_fixed, true, true, false,  SingleSpc,  2, 2 ,false},
 187 { ARM::VLD2d32PseudoWB_register,   ARM::VLD2d32wb_register, true, true, true,  SingleSpc,  2, 2 ,false},
 188 { ARM::VLD2d8Pseudo,        ARM::VLD2d8,       true,  false, false, SingleSpc,  2, 8 ,false},
 189 { ARM::VLD2d8PseudoWB_fixed,    ARM::VLD2d8wb_fixed, true, true, false,  SingleSpc,  2, 8 ,false},
 190 { ARM::VLD2d8PseudoWB_register,    ARM::VLD2d8wb_register, true, true, true,  SingleSpc,  2, 8 ,false},
 191
 192 { ARM::VLD2q16Pseudo,       ARM::VLD2q16,      true,  false, false, SingleSpc,  4, 4 ,false},
 193 { ARM::VLD2q16PseudoWB_fixed,   ARM::VLD2q16wb_fixed, true, true, false,  SingleSpc,  4, 4 ,false},
 194 { ARM::VLD2q16PseudoWB_register,   ARM::VLD2q16wb_register, true, true, true,  SingleSpc,  4, 4 ,false},
 195 { ARM::VLD2q32Pseudo,       ARM::VLD2q32,      true,  false, false, SingleSpc,  4, 2 ,false},
 196 { ARM::VLD2q32PseudoWB_fixed,   ARM::VLD2q32wb_fixed, true, true, false,  SingleSpc,  4, 2 ,false},
 197 { ARM::VLD2q32PseudoWB_register,   ARM::VLD2q32wb_register, true, true, true,  SingleSpc,  4, 2 ,false},
 198 { ARM::VLD2q8Pseudo,        ARM::VLD2q8,       true,  false, false, SingleSpc,  4, 8 ,false},
 199 { ARM::VLD2q8PseudoWB_fixed,    ARM::VLD2q8wb_fixed, true, true, false,  SingleSpc,  4, 8 ,false},
 200 { ARM::VLD2q8PseudoWB_register,    ARM::VLD2q8wb_register, true, true, true,  SingleSpc,  4, 8 ,false},
 201
 202 { ARM::VLD3DUPd16Pseudo,     ARM::VLD3DUPd16,     true, false, false, SingleSpc, 3, 4,true},
 203 { ARM::VLD3DUPd16Pseudo_UPD, ARM::VLD3DUPd16_UPD, true, true, true,  SingleSpc, 3, 4,true},
 204 { ARM::VLD3DUPd32Pseudo,     ARM::VLD3DUPd32,     true, false, false, SingleSpc, 3, 2,true},
 205 { ARM::VLD3DUPd32Pseudo_UPD, ARM::VLD3DUPd32_UPD, true, true, true,  SingleSpc, 3, 2,true},
 206 { ARM::VLD3DUPd8Pseudo,      ARM::VLD3DUPd8,      true, false, false, SingleSpc, 3, 8,true},
 207 { ARM::VLD3DUPd8Pseudo_UPD,  ARM::VLD3DUPd8_UPD, true, true, true,  SingleSpc, 3, 8,true},
 208
 209 { ARM::VLD3LNd16Pseudo,     ARM::VLD3LNd16,     true, false, false, SingleSpc,  3, 4 ,true},
 210 { ARM::VLD3LNd16Pseudo_UPD, ARM::VLD3LNd16_UPD, true, true, true,  SingleSpc,  3, 4 ,true},
 211 { ARM::VLD3LNd32Pseudo,     ARM::VLD3LNd32,     true, false, false, SingleSpc,  3, 2 ,true},
 212 { ARM::VLD3LNd32Pseudo_UPD, ARM::VLD3LNd32_UPD, true, true, true,  SingleSpc,  3, 2 ,true},
 213 { ARM::VLD3LNd8Pseudo,      ARM::VLD3LNd8,      true, false, false, SingleSpc,  3, 8 ,true},
 214 { ARM::VLD3LNd8Pseudo_UPD,  ARM::VLD3LNd8_UPD, true, true, true,  SingleSpc,  3, 8 ,true},
 215 { ARM::VLD3LNq16Pseudo,     ARM::VLD3LNq16,     true, false, false, EvenDblSpc, 3, 4 ,true},
 216 { ARM::VLD3LNq16Pseudo_UPD, ARM::VLD3LNq16_UPD, true, true, true,  EvenDblSpc, 3, 4 ,true},
 217 { ARM::VLD3LNq32Pseudo,     ARM::VLD3LNq32,     true, false, false, EvenDblSpc, 3, 2 ,true},
 218 { ARM::VLD3LNq32Pseudo_UPD, ARM::VLD3LNq32_UPD, true, true, true,  EvenDblSpc, 3, 2 ,true},
 219
 220 { ARM::VLD3d16Pseudo,       ARM::VLD3d16,      true,  false, false, SingleSpc,  3, 4 ,true},
 221 { ARM::VLD3d16Pseudo_UPD,   ARM::VLD3d16_UPD, true, true, true,  SingleSpc,  3, 4 ,true},
 222 { ARM::VLD3d32Pseudo,       ARM::VLD3d32,      true,  false, false, SingleSpc,  3, 2 ,true},
 223 { ARM::VLD3d32Pseudo_UPD,   ARM::VLD3d32_UPD, true, true, true,  SingleSpc,  3, 2 ,true},
 224 { ARM::VLD3d8Pseudo,        ARM::VLD3d8,       true,  false, false, SingleSpc,  3, 8 ,true},
 225 { ARM::VLD3d8Pseudo_UPD,    ARM::VLD3d8_UPD, true, true, true,  SingleSpc,  3, 8 ,true},
 226
 227 { ARM::VLD3q16Pseudo_UPD,    ARM::VLD3q16_UPD, true, true, true,  EvenDblSpc, 3, 4 ,true},
 228 { ARM::VLD3q16oddPseudo,     ARM::VLD3q16,     true,  false, false, OddDblSpc,  3, 4 ,true},
 229 { ARM::VLD3q16oddPseudo_UPD, ARM::VLD3q16_UPD, true, true, true,  OddDblSpc,  3, 4 ,true},
 230 { ARM::VLD3q32Pseudo_UPD,    ARM::VLD3q32_UPD, true, true, true,  EvenDblSpc, 3, 2 ,true},
 231 { ARM::VLD3q32oddPseudo,     ARM::VLD3q32,     true,  false, false, OddDblSpc,  3, 2 ,true},
 232 { ARM::VLD3q32oddPseudo_UPD, ARM::VLD3q32_UPD, true, true, true,  OddDblSpc,  3, 2 ,true},
 233 { ARM::VLD3q8Pseudo_UPD,     ARM::VLD3q8_UPD, true, true, true,  EvenDblSpc, 3, 8 ,true},
 234 { ARM::VLD3q8oddPseudo,      ARM::VLD3q8,      true,  false, false, OddDblSpc,  3, 8 ,true},
 235 { ARM::VLD3q8oddPseudo_UPD,  ARM::VLD3q8_UPD, true, true, true,  OddDblSpc,  3, 8 ,true},
 236
 237 { ARM::VLD4DUPd16Pseudo,     ARM::VLD4DUPd16,     true, false, false, SingleSpc, 4, 4,true},
 238 { ARM::VLD4DUPd16Pseudo_UPD, ARM::VLD4DUPd16_UPD, true, true, true,  SingleSpc, 4, 4,true},
 239 { ARM::VLD4DUPd32Pseudo,     ARM::VLD4DUPd32,     true, false, false, SingleSpc, 4, 2,true},
 240 { ARM::VLD4DUPd32Pseudo_UPD, ARM::VLD4DUPd32_UPD, true, true, true,  SingleSpc, 4, 2,true},
 241 { ARM::VLD4DUPd8Pseudo,      ARM::VLD4DUPd8,      true, false, false, SingleSpc, 4, 8,true},
 242 { ARM::VLD4DUPd8Pseudo_UPD,  ARM::VLD4DUPd8_UPD, true, true, true,  SingleSpc, 4, 8,true},
 243
 244 { ARM::VLD4LNd16Pseudo,     ARM::VLD4LNd16,     true, false, false, SingleSpc,  4, 4 ,true},
 245 { ARM::VLD4LNd16Pseudo_UPD, ARM::VLD4LNd16_UPD, true, true, true,  SingleSpc,  4, 4 ,true},
 246 { ARM::VLD4LNd32Pseudo,     ARM::VLD4LNd32,     true, false, false, SingleSpc,  4, 2 ,true},
 247 { ARM::VLD4LNd32Pseudo_UPD, ARM::VLD4LNd32_UPD, true, true, true,  SingleSpc,  4, 2 ,true},
 248 { ARM::VLD4LNd8Pseudo,      ARM::VLD4LNd8,      true, false, false, SingleSpc,  4, 8 ,true},
 249 { ARM::VLD4LNd8Pseudo_UPD,  ARM::VLD4LNd8_UPD, true, true, true,  SingleSpc,  4, 8 ,true},
 250 { ARM::VLD4LNq16Pseudo,     ARM::VLD4LNq16,     true, false, false, EvenDblSpc, 4, 4 ,true},
 251 { ARM::VLD4LNq16Pseudo_UPD, ARM::VLD4LNq16_UPD, true, true, true,  EvenDblSpc, 4, 4 ,true},
 252 { ARM::VLD4LNq32Pseudo,     ARM::VLD4LNq32,     true, false, false, EvenDblSpc, 4, 2 ,true},
 253 { ARM::VLD4LNq32Pseudo_UPD, ARM::VLD4LNq32_UPD, true, true, true,  EvenDblSpc, 4, 2 ,true},
 254
 255 { ARM::VLD4d16Pseudo,       ARM::VLD4d16,      true,  false, false, SingleSpc,  4, 4 ,true},
 256 { ARM::VLD4d16Pseudo_UPD,   ARM::VLD4d16_UPD, true, true, true,  SingleSpc,  4, 4 ,true},
 257 { ARM::VLD4d32Pseudo,       ARM::VLD4d32,      true,  false, false, SingleSpc,  4, 2 ,true},
 258 { ARM::VLD4d32Pseudo_UPD,   ARM::VLD4d32_UPD, true, true, true,  SingleSpc,  4, 2 ,true},
 259 { ARM::VLD4d8Pseudo,        ARM::VLD4d8,       true,  false, false, SingleSpc,  4, 8 ,true},
 260 { ARM::VLD4d8Pseudo_UPD,    ARM::VLD4d8_UPD, true, true, true,  SingleSpc,  4, 8 ,true},
 261
 262 { ARM::VLD4q16Pseudo_UPD,    ARM::VLD4q16_UPD, true, true, true,  EvenDblSpc, 4, 4 ,true},
 263 { ARM::VLD4q16oddPseudo,     ARM::VLD4q16,     true,  false, false, OddDblSpc,  4, 4 ,true},
 264 { ARM::VLD4q16oddPseudo_UPD, ARM::VLD4q16_UPD, true, true, true,  OddDblSpc,  4, 4 ,true},
 265 { ARM::VLD4q32Pseudo_UPD,    ARM::VLD4q32_UPD, true, true, true,  EvenDblSpc, 4, 2 ,true},
 266 { ARM::VLD4q32oddPseudo,     ARM::VLD4q32,     true,  false, false, OddDblSpc,  4, 2 ,true},
 267 { ARM::VLD4q32oddPseudo_UPD, ARM::VLD4q32_UPD, true, true, true,  OddDblSpc,  4, 2 ,true},
 268 { ARM::VLD4q8Pseudo_UPD,     ARM::VLD4q8_UPD, true, true, true,  EvenDblSpc, 4, 8 ,true},
 269 { ARM::VLD4q8oddPseudo,      ARM::VLD4q8,      true,  false, false, OddDblSpc,  4, 8 ,true},
 270 { ARM::VLD4q8oddPseudo_UPD,  ARM::VLD4q8_UPD, true, true, true,  OddDblSpc,  4, 8 ,true},
 271
 272 { ARM::VST1LNq16Pseudo,     ARM::VST1LNd16,    false, false, false, EvenDblSpc, 1, 4 ,true},
 273 { ARM::VST1LNq16Pseudo_UPD, ARM::VST1LNd16_UPD, false, true, true,  EvenDblSpc, 1, 4 ,true},
 274 { ARM::VST1LNq32Pseudo,     ARM::VST1LNd32,    false, false, false, EvenDblSpc, 1, 2 ,true},
 275 { ARM::VST1LNq32Pseudo_UPD, ARM::VST1LNd32_UPD, false, true, true,  EvenDblSpc, 1, 2 ,true},
 276 { ARM::VST1LNq8Pseudo,      ARM::VST1LNd8,     false, false, false, EvenDblSpc, 1, 8 ,true},
 277 { ARM::VST1LNq8Pseudo_UPD,  ARM::VST1LNd8_UPD, false, true, true,  EvenDblSpc, 1, 8 ,true},
 278
 279 { ARM::VST1d64QPseudo,      ARM::VST1d64Q,     false, false, false, SingleSpc,  4, 1 ,false},
 280 { ARM::VST1d64QPseudoWB_fixed,  ARM::VST1d64Qwb_fixed, false, true, false,  SingleSpc,  4, 1 ,false},
 281 { ARM::VST1d64QPseudoWB_register, ARM::VST1d64Qwb_register, false, true, true,  SingleSpc,  4, 1 ,false},
 282 { ARM::VST1d64TPseudo,      ARM::VST1d64T,     false, false, false, SingleSpc,  3, 1 ,false},
 283 { ARM::VST1d64TPseudoWB_fixed,  ARM::VST1d64Twb_fixed, false, true, false,  SingleSpc,  3, 1 ,false},
 284 { ARM::VST1d64TPseudoWB_register,  ARM::VST1d64Twb_register, false, true, true,  SingleSpc,  3, 1 ,false},
 285
 286 { ARM::VST1q16Pseudo,       ARM::VST1q16,      false, false, false, SingleSpc,  2, 4 ,false},
 287 { ARM::VST1q16PseudoWB_fixed,   ARM::VST1q16wb_fixed, false, true, false,  SingleSpc,  2, 4 ,false},
 288 { ARM::VST1q16PseudoWB_register,   ARM::VST1q16wb_register, false, true, true,  SingleSpc,  2, 4 ,false},
 289 { ARM::VST1q32Pseudo,       ARM::VST1q32,      false, false, false, SingleSpc,  2, 2 ,false},
 290 { ARM::VST1q32PseudoWB_fixed,   ARM::VST1q32wb_fixed, false, true, false,  SingleSpc,  2, 2 ,false},
 291 { ARM::VST1q32PseudoWB_register,   ARM::VST1q32wb_register, false, true, true,  SingleSpc,  2, 2 ,false},
 292 { ARM::VST1q64Pseudo,       ARM::VST1q64,      false, false, false, SingleSpc,  2, 1 ,false},
 293 { ARM::VST1q64PseudoWB_fixed,   ARM::VST1q64wb_fixed, false, true, false,  SingleSpc,  2, 1 ,false},
 294 { ARM::VST1q64PseudoWB_register,   ARM::VST1q64wb_register, false, true, true,  SingleSpc,  2, 1 ,false},
 295 { ARM::VST1q8Pseudo,        ARM::VST1q8,       false, false, false, SingleSpc,  2, 8 ,false},
 296 { ARM::VST1q8PseudoWB_fixed,    ARM::VST1q8wb_fixed, false, true, false,  SingleSpc,  2, 8 ,false},
 297 { ARM::VST1q8PseudoWB_register,    ARM::VST1q8wb_register, false, true, true,  SingleSpc,  2, 8 ,false},
 298
 299 { ARM::VST2LNd16Pseudo,     ARM::VST2LNd16,     false, false, false, SingleSpc, 2, 4 ,true},
 300 { ARM::VST2LNd16Pseudo_UPD, ARM::VST2LNd16_UPD, false, true, true,  SingleSpc, 2, 4 ,true},
 301 { ARM::VST2LNd32Pseudo,     ARM::VST2LNd32,     false, false, false, SingleSpc, 2, 2 ,true},
 302 { ARM::VST2LNd32Pseudo_UPD, ARM::VST2LNd32_UPD, false, true, true,  SingleSpc, 2, 2 ,true},
 303 { ARM::VST2LNd8Pseudo,      ARM::VST2LNd8,      false, false, false, SingleSpc, 2, 8 ,true},
 304 { ARM::VST2LNd8Pseudo_UPD,  ARM::VST2LNd8_UPD, false, true, true,  SingleSpc, 2, 8 ,true},
 305 { ARM::VST2LNq16Pseudo,     ARM::VST2LNq16,     false, false, false, EvenDblSpc, 2, 4,true},
 306 { ARM::VST2LNq16Pseudo_UPD, ARM::VST2LNq16_UPD, false, true, true,  EvenDblSpc, 2, 4,true},
 307 { ARM::VST2LNq32Pseudo,     ARM::VST2LNq32,     false, false, false, EvenDblSpc, 2, 2,true},
 308 { ARM::VST2LNq32Pseudo_UPD, ARM::VST2LNq32_UPD, false, true, true,  EvenDblSpc, 2, 2,true},
 309
 310 { ARM::VST2d16Pseudo,       ARM::VST2d16,      false, false, false, SingleSpc,  2, 4 ,false},
 311 { ARM::VST2d16PseudoWB_fixed,   ARM::VST2d16wb_fixed, false, true, false,  SingleSpc,  2, 4 ,false},
 312 { ARM::VST2d16PseudoWB_register,   ARM::VST2d16wb_register, false, true, true,  SingleSpc,  2, 4 ,false},
 313 { ARM::VST2d32Pseudo,       ARM::VST2d32,      false, false, false, SingleSpc,  2, 2 ,false},
 314 { ARM::VST2d32PseudoWB_fixed,   ARM::VST2d32wb_fixed, false, true, true,  SingleSpc,  2, 2 ,false},
 315 { ARM::VST2d32PseudoWB_register,   ARM::VST2d32wb_register, false, true, true,  SingleSpc,  2, 2 ,false},
 316 { ARM::VST2d8Pseudo,        ARM::VST2d8,       false, false, false, SingleSpc,  2, 8 ,false},
 317 { ARM::VST2d8PseudoWB_fixed,    ARM::VST2d8wb_fixed, false, true, false,  SingleSpc,  2, 8 ,false},
 318 { ARM::VST2d8PseudoWB_register,    ARM::VST2d8wb_register, false, true, true,  SingleSpc,  2, 8 ,false},
 319
 320 { ARM::VST2q16Pseudo,       ARM::VST2q16,      false, false, false, SingleSpc,  4, 4 ,false},
 321 { ARM::VST2q16PseudoWB_fixed,   ARM::VST2q16wb_fixed, false, true, false,  SingleSpc,  4, 4 ,false},
 322 { ARM::VST2q16PseudoWB_register,   ARM::VST2q16wb_register, false, true, true,  SingleSpc,  4, 4 ,false},
 323 { ARM::VST2q32Pseudo,       ARM::VST2q32,      false, false, false, SingleSpc,  4, 2 ,false},
 324 { ARM::VST2q32PseudoWB_fixed,   ARM::VST2q32wb_fixed, false, true, false,  SingleSpc,  4, 2 ,false},
 325 { ARM::VST2q32PseudoWB_register,   ARM::VST2q32wb_register, false, true, true,  SingleSpc,  4, 2 ,false},
 326 { ARM::VST2q8Pseudo,        ARM::VST2q8,       false, false, false, SingleSpc,  4, 8 ,false},
 327 { ARM::VST2q8PseudoWB_fixed,    ARM::VST2q8wb_fixed, false, true, false,  SingleSpc,  4, 8 ,false},
 328 { ARM::VST2q8PseudoWB_register,    ARM::VST2q8wb_register, false, true, true,  SingleSpc,  4, 8 ,false},
 329
 330 { ARM::VST3LNd16Pseudo,     ARM::VST3LNd16,     false, false, false, SingleSpc, 3, 4 ,true},
 331 { ARM::VST3LNd16Pseudo_UPD, ARM::VST3LNd16_UPD, false, true, true,  SingleSpc, 3, 4 ,true},
 332 { ARM::VST3LNd32Pseudo,     ARM::VST3LNd32,     false, false, false, SingleSpc, 3, 2 ,true},
 333 { ARM::VST3LNd32Pseudo_UPD, ARM::VST3LNd32_UPD, false, true, true,  SingleSpc, 3, 2 ,true},
 334 { ARM::VST3LNd8Pseudo,      ARM::VST3LNd8,      false, false, false, SingleSpc, 3, 8 ,true},
 335 { ARM::VST3LNd8Pseudo_UPD,  ARM::VST3LNd8_UPD, false, true, true,  SingleSpc, 3, 8 ,true},
 336 { ARM::VST3LNq16Pseudo,     ARM::VST3LNq16,     false, false, false, EvenDblSpc, 3, 4,true},
 337 { ARM::VST3LNq16Pseudo_UPD, ARM::VST3LNq16_UPD, false, true, true,  EvenDblSpc, 3, 4,true},
 338 { ARM::VST3LNq32Pseudo,     ARM::VST3LNq32,     false, false, false, EvenDblSpc, 3, 2,true},
 339 { ARM::VST3LNq32Pseudo_UPD, ARM::VST3LNq32_UPD, false, true, true,  EvenDblSpc, 3, 2,true},
 340
 341 { ARM::VST3d16Pseudo,       ARM::VST3d16,      false, false, false, SingleSpc,  3, 4 ,true},
 342 { ARM::VST3d16Pseudo_UPD,   ARM::VST3d16_UPD, false, true, true,  SingleSpc,  3, 4 ,true},
 343 { ARM::VST3d32Pseudo,       ARM::VST3d32,      false, false, false, SingleSpc,  3, 2 ,true},
 344 { ARM::VST3d32Pseudo_UPD,   ARM::VST3d32_UPD, false, true, true,  SingleSpc,  3, 2 ,true},
 345 { ARM::VST3d8Pseudo,        ARM::VST3d8,       false, false, false, SingleSpc,  3, 8 ,true},
 346 { ARM::VST3d8Pseudo_UPD,    ARM::VST3d8_UPD, false, true, true,  SingleSpc,  3, 8 ,true},
 347
 348 { ARM::VST3q16Pseudo_UPD,    ARM::VST3q16_UPD, false, true, true,  EvenDblSpc, 3, 4 ,true},
 349 { ARM::VST3q16oddPseudo,     ARM::VST3q16,     false, false, false, OddDblSpc,  3, 4 ,true},
 350 { ARM::VST3q16oddPseudo_UPD, ARM::VST3q16_UPD, false, true, true,  OddDblSpc,  3, 4 ,true},
 351 { ARM::VST3q32Pseudo_UPD,    ARM::VST3q32_UPD, false, true, true,  EvenDblSpc, 3, 2 ,true},
 352 { ARM::VST3q32oddPseudo,     ARM::VST3q32,     false, false, false, OddDblSpc,  3, 2 ,true},
 353 { ARM::VST3q32oddPseudo_UPD, ARM::VST3q32_UPD, false, true, true,  OddDblSpc,  3, 2 ,true},
 354 { ARM::VST3q8Pseudo_UPD,     ARM::VST3q8_UPD, false, true, true,  EvenDblSpc, 3, 8 ,true},
 355 { ARM::VST3q8oddPseudo,      ARM::VST3q8,      false, false, false, OddDblSpc,  3, 8 ,true},
 356 { ARM::VST3q8oddPseudo_UPD,  ARM::VST3q8_UPD, false, true, true,  OddDblSpc,  3, 8 ,true},
 357
 358 { ARM::VST4LNd16Pseudo,     ARM::VST4LNd16,     false, false, false, SingleSpc, 4, 4 ,true},
 359 { ARM::VST4LNd16Pseudo_UPD, ARM::VST4LNd16_UPD, false, true, true,  SingleSpc, 4, 4 ,true},
 360 { ARM::VST4LNd32Pseudo,     ARM::VST4LNd32,     false, false, false, SingleSpc, 4, 2 ,true},
 361 { ARM::VST4LNd32Pseudo_UPD, ARM::VST4LNd32_UPD, false, true, true,  SingleSpc, 4, 2 ,true},
 362 { ARM::VST4LNd8Pseudo,      ARM::VST4LNd8,      false, false, false, SingleSpc, 4, 8 ,true},
 363 { ARM::VST4LNd8Pseudo_UPD,  ARM::VST4LNd8_UPD, false, true, true,  SingleSpc, 4, 8 ,true},
 364 { ARM::VST4LNq16Pseudo,     ARM::VST4LNq16,     false, false, false, EvenDblSpc, 4, 4,true},
 365 { ARM::VST4LNq16Pseudo_UPD, ARM::VST4LNq16_UPD, false, true, true,  EvenDblSpc, 4, 4,true},
 366 { ARM::VST4LNq32Pseudo,     ARM::VST4LNq32,     false, false, false, EvenDblSpc, 4, 2,true},
 367 { ARM::VST4LNq32Pseudo_UPD, ARM::VST4LNq32_UPD, false, true, true,  EvenDblSpc, 4, 2,true},
 368
 369 { ARM::VST4d16Pseudo,       ARM::VST4d16,      false, false, false, SingleSpc,  4, 4 ,true},
 370 { ARM::VST4d16Pseudo_UPD,   ARM::VST4d16_UPD, false, true, true,  SingleSpc,  4, 4 ,true},
 371 { ARM::VST4d32Pseudo,       ARM::VST4d32,      false, false, false, SingleSpc,  4, 2 ,true},
 372 { ARM::VST4d32Pseudo_UPD,   ARM::VST4d32_UPD, false, true, true,  SingleSpc,  4, 2 ,true},
 373 { ARM::VST4d8Pseudo,        ARM::VST4d8,       false, false, false, SingleSpc,  4, 8 ,true},
 374 { ARM::VST4d8Pseudo_UPD,    ARM::VST4d8_UPD, false, true, true,  SingleSpc,  4, 8 ,true},
 375
 376 { ARM::VST4q16Pseudo_UPD,    ARM::VST4q16_UPD, false, true, true,  EvenDblSpc, 4, 4 ,true},
 377 { ARM::VST4q16oddPseudo,     ARM::VST4q16,     false, false, false, OddDblSpc,  4, 4 ,true},
 378 { ARM::VST4q16oddPseudo_UPD, ARM::VST4q16_UPD, false, true, true,  OddDblSpc,  4, 4 ,true},
 379 { ARM::VST4q32Pseudo_UPD,    ARM::VST4q32_UPD, false, true, true,  EvenDblSpc, 4, 2 ,true},
 380 { ARM::VST4q32oddPseudo,     ARM::VST4q32,     false, false, false, OddDblSpc,  4, 2 ,true},
 381 { ARM::VST4q32oddPseudo_UPD, ARM::VST4q32_UPD, false, true, true,  OddDblSpc,  4, 2 ,true},
 382 { ARM::VST4q8Pseudo_UPD,     ARM::VST4q8_UPD, false, true, true,  EvenDblSpc, 4, 8 ,true},
 383 { ARM::VST4q8oddPseudo,      ARM::VST4q8,      false, false, false, OddDblSpc,  4, 8 ,true},
 384 { ARM::VST4q8oddPseudo_UPD,  ARM::VST4q8_UPD, false, true, true,  OddDblSpc,  4, 8 ,true}
 385 };
 386
 387 /// LookupNEONLdSt - Search the NEONLdStTable for information about a NEON
 388 /// load or store pseudo instruction.
 389 static const NEONLdStTableEntry *LookupNEONLdSt(unsigned Opcode) {
 390   unsigned NumEntries = array_lengthof(NEONLdStTable);
 391
 392 #ifndef NDEBUG
 393   // Make sure the table is sorted.
 394   static bool TableChecked = false;
 395   if (!TableChecked) {
 396     for (unsigned i = 0; i != NumEntries-1; ++i)
 397       assert(NEONLdStTable[i] < NEONLdStTable[i+1] &&
 398              "NEONLdStTable is not sorted!");
 399     TableChecked = true;
 400   }
 401 #endif
 402
 403   const NEONLdStTableEntry *I =
 404     std::lower_bound(NEONLdStTable, NEONLdStTable + NumEntries, Opcode);
 405   if (I != NEONLdStTable + NumEntries && I->PseudoOpc == Opcode)
 406     return I;
 407   return NULL;
 408 }
 409
 410 /// GetDSubRegs - Get 4 D subregisters of a Q, QQ, or QQQQ register,
 411 /// corresponding to the specified register spacing.  Not all of the results
 412 /// are necessarily valid, e.g., a Q register only has 2 D subregisters.
 413 static void GetDSubRegs(unsigned Reg, NEONRegSpacing RegSpc,
 414                         const TargetRegisterInfo *TRI, unsigned &D0,
 415                         unsigned &D1, unsigned &D2, unsigned &D3) {
 416   if (RegSpc == SingleSpc) {
 417     D0 = TRI->getSubReg(Reg, ARM::dsub_0);
 418     D1 = TRI->getSubReg(Reg, ARM::dsub_1);
 419     D2 = TRI->getSubReg(Reg, ARM::dsub_2);
 420     D3 = TRI->getSubReg(Reg, ARM::dsub_3);
 421   } else if (RegSpc == EvenDblSpc) {
 422     D0 = TRI->getSubReg(Reg, ARM::dsub_0);
 423     D1 = TRI->getSubReg(Reg, ARM::dsub_2);
 424     D2 = TRI->getSubReg(Reg, ARM::dsub_4);
 425     D3 = TRI->getSubReg(Reg, ARM::dsub_6);
 426   } else {
 427     assert(RegSpc == OddDblSpc && "unknown register spacing");
 428     D0 = TRI->getSubReg(Reg, ARM::dsub_1);
 429     D1 = TRI->getSubReg(Reg, ARM::dsub_3);
 430     D2 = TRI->getSubReg(Reg, ARM::dsub_5);
 431     D3 = TRI->getSubReg(Reg, ARM::dsub_7);
 432   }
 433 }
 434
 435 /// ExpandVLD - Translate VLD pseudo instructions with Q, QQ or QQQQ register
 436 /// operands to real VLD instructions with D register operands.
 437 void ARMExpandPseudo::ExpandVLD(MachineBasicBlock::iterator &MBBI) {
 438   MachineInstr &MI = *MBBI;
 439   MachineBasicBlock &MBB = *MI.getParent();
 440
 441   const NEONLdStTableEntry *TableEntry = LookupNEONLdSt(MI.getOpcode());
 442   assert(TableEntry && TableEntry->IsLoad && "NEONLdStTable lookup failed");
 443   NEONRegSpacing RegSpc = TableEntry->RegSpacing;
 444   unsigned NumRegs = TableEntry->NumRegs;
 445
 446   MachineInstrBuilder MIB = BuildMI(MBB, MBBI, MI.getDebugLoc(),
 447                                     TII->get(TableEntry->RealOpc));
 448   unsigned OpIdx = 0;
 449
 450   bool DstIsDead = MI.getOperand(OpIdx).isDead();
 451   unsigned DstReg = MI.getOperand(OpIdx++).getReg();
 452   unsigned D0, D1, D2, D3;
 453   GetDSubRegs(DstReg, RegSpc, TRI, D0, D1, D2, D3);
 454   MIB.addReg(D0, RegState::Define | getDeadRegState(DstIsDead));
 455   if (NumRegs > 1 && TableEntry->copyAllListRegs)
 456     MIB.addReg(D1, RegState::Define | getDeadRegState(DstIsDead));
 457   if (NumRegs > 2 && TableEntry->copyAllListRegs)
 458     MIB.addReg(D2, RegState::Define | getDeadRegState(DstIsDead));
 459   if (NumRegs > 3 && TableEntry->copyAllListRegs)
 460     MIB.addReg(D3, RegState::Define | getDeadRegState(DstIsDead));
 461
 462   if (TableEntry->isUpdating)
 463     MIB.addOperand(MI.getOperand(OpIdx++));
 464
 465   // Copy the addrmode6 operands.
 466   MIB.addOperand(MI.getOperand(OpIdx++));
 467   MIB.addOperand(MI.getOperand(OpIdx++));
 468   // Copy the am6offset operand.
 469   if (TableEntry->hasWritebackOperand)
 470     MIB.addOperand(MI.getOperand(OpIdx++));
 471
 472   // For an instruction writing double-spaced subregs, the pseudo instruction
 473   // has an extra operand that is a use of the super-register.  Record the
 474   // operand index and skip over it.
 475   unsigned SrcOpIdx = 0;
 476   if (RegSpc == EvenDblSpc || RegSpc == OddDblSpc)
 477     SrcOpIdx = OpIdx++;
 478
 479   // Copy the predicate operands.
 480   MIB.addOperand(MI.getOperand(OpIdx++));
 481   MIB.addOperand(MI.getOperand(OpIdx++));
 482
 483   // Copy the super-register source operand used for double-spaced subregs over
 484   // to the new instruction as an implicit operand.
 485   if (SrcOpIdx != 0) {
 486     MachineOperand MO = MI.getOperand(SrcOpIdx);
 487     MO.setImplicit(true);
 488     MIB.addOperand(MO);
 489   }
 490   // Add an implicit def for the super-register.
 491   MIB.addReg(DstReg, RegState::ImplicitDefine | getDeadRegState(DstIsDead));
 492   TransferImpOps(MI, MIB, MIB);
 493
 494   // Transfer memoperands.
 495   MIB->setMemRefs(MI.memoperands_begin(), MI.memoperands_end());
 496
 497   MI.eraseFromParent();
 498 }
 499
 500 /// ExpandVST - Translate VST pseudo instructions with Q, QQ or QQQQ register
 501 /// operands to real VST instructions with D register operands.
 502 void ARMExpandPseudo::ExpandVST(MachineBasicBlock::iterator &MBBI) {
 503   MachineInstr &MI = *MBBI;
 504   MachineBasicBlock &MBB = *MI.getParent();
 505
 506   const NEONLdStTableEntry *TableEntry = LookupNEONLdSt(MI.getOpcode());
 507   assert(TableEntry && !TableEntry->IsLoad && "NEONLdStTable lookup failed");
 508   NEONRegSpacing RegSpc = TableEntry->RegSpacing;
 509   unsigned NumRegs = TableEntry->NumRegs;
 510
 511   MachineInstrBuilder MIB = BuildMI(MBB, MBBI, MI.getDebugLoc(),
 512                                     TII->get(TableEntry->RealOpc));
 513   unsigned OpIdx = 0;
 514   if (TableEntry->isUpdating)
 515     MIB.addOperand(MI.getOperand(OpIdx++));
 516
 517   // Copy the addrmode6 operands.
 518   MIB.addOperand(MI.getOperand(OpIdx++));
 519   MIB.addOperand(MI.getOperand(OpIdx++));
 520   // Copy the am6offset operand.
 521   if (TableEntry->hasWritebackOperand)
 522     MIB.addOperand(MI.getOperand(OpIdx++));
 523
 524   bool SrcIsKill = MI.getOperand(OpIdx).isKill();
 525   unsigned SrcReg = MI.getOperand(OpIdx++).getReg();
 526   unsigned D0, D1, D2, D3;
 527   GetDSubRegs(SrcReg, RegSpc, TRI, D0, D1, D2, D3);
 528   MIB.addReg(D0);
 529   if (NumRegs > 1 && TableEntry->copyAllListRegs)
 530     MIB.addReg(D1);
 531   if (NumRegs > 2 && TableEntry->copyAllListRegs)
 532     MIB.addReg(D2);
 533   if (NumRegs > 3 && TableEntry->copyAllListRegs)
 534     MIB.addReg(D3);
 535
 536   // Copy the predicate operands.
 537   MIB.addOperand(MI.getOperand(OpIdx++));
 538   MIB.addOperand(MI.getOperand(OpIdx++));
 539
 540   if (SrcIsKill) // Add an implicit kill for the super-reg.
 541     MIB->addRegisterKilled(SrcReg, TRI, true);
 542   TransferImpOps(MI, MIB, MIB);
 543
 544   // Transfer memoperands.
 545   MIB->setMemRefs(MI.memoperands_begin(), MI.memoperands_end());
 546
 547   MI.eraseFromParent();
 548 }
 549
 550 /// ExpandLaneOp - Translate VLD*LN and VST*LN instructions with Q, QQ or QQQQ
 551 /// register operands to real instructions with D register operands.
 552 void ARMExpandPseudo::ExpandLaneOp(MachineBasicBlock::iterator &MBBI) {
 553   MachineInstr &MI = *MBBI;
 554   MachineBasicBlock &MBB = *MI.getParent();
 555
 556   const NEONLdStTableEntry *TableEntry = LookupNEONLdSt(MI.getOpcode());
 557   assert(TableEntry && "NEONLdStTable lookup failed");
 558   NEONRegSpacing RegSpc = TableEntry->RegSpacing;
 559   unsigned NumRegs = TableEntry->NumRegs;
 560   unsigned RegElts = TableEntry->RegElts;
 561
 562   MachineInstrBuilder MIB = BuildMI(MBB, MBBI, MI.getDebugLoc(),
 563                                     TII->get(TableEntry->RealOpc));
 564   unsigned OpIdx = 0;
 565   // The lane operand is always the 3rd from last operand, before the 2
 566   // predicate operands.
 567   unsigned Lane = MI.getOperand(MI.getDesc().getNumOperands() - 3).getImm();
 568
 569   // Adjust the lane and spacing as needed for Q registers.
 570   assert(RegSpc != OddDblSpc && "unexpected register spacing for VLD/VST-lane");
 571   if (RegSpc == EvenDblSpc && Lane >= RegElts) {
 572     RegSpc = OddDblSpc;
 573     Lane -= RegElts;
 574   }
 575   assert(Lane < RegElts && "out of range lane for VLD/VST-lane");
 576
 577   unsigned D0 = 0, D1 = 0, D2 = 0, D3 = 0;
 578   unsigned DstReg = 0;
 579   bool DstIsDead = false;
 580   if (TableEntry->IsLoad) {
 581     DstIsDead = MI.getOperand(OpIdx).isDead();
 582     DstReg = MI.getOperand(OpIdx++).getReg();
 583     GetDSubRegs(DstReg, RegSpc, TRI, D0, D1, D2, D3);
 584     MIB.addReg(D0, RegState::Define | getDeadRegState(DstIsDead));
 585     if (NumRegs > 1)
 586       MIB.addReg(D1, RegState::Define | getDeadRegState(DstIsDead));
 587     if (NumRegs > 2)
 588       MIB.addReg(D2, RegState::Define | getDeadRegState(DstIsDead));
 589     if (NumRegs > 3)
 590       MIB.addReg(D3, RegState::Define | getDeadRegState(DstIsDead));
 591   }
 592
 593   if (TableEntry->isUpdating)
 594     MIB.addOperand(MI.getOperand(OpIdx++));
 595
 596   // Copy the addrmode6 operands.
 597   MIB.addOperand(MI.getOperand(OpIdx++));
 598   MIB.addOperand(MI.getOperand(OpIdx++));
 599   // Copy the am6offset operand.
 600   if (TableEntry->hasWritebackOperand)
 601     MIB.addOperand(MI.getOperand(OpIdx++));
 602
 603   // Grab the super-register source.
 604   MachineOperand MO = MI.getOperand(OpIdx++);
 605   if (!TableEntry->IsLoad)
 606     GetDSubRegs(MO.getReg(), RegSpc, TRI, D0, D1, D2, D3);
 607
 608   // Add the subregs as sources of the new instruction.
 609   unsigned SrcFlags = (getUndefRegState(MO.isUndef()) |
 610                        getKillRegState(MO.isKill()));
 611   MIB.addReg(D0, SrcFlags);
 612   if (NumRegs > 1)
 613     MIB.addReg(D1, SrcFlags);
 614   if (NumRegs > 2)
 615     MIB.addReg(D2, SrcFlags);
 616   if (NumRegs > 3)
 617     MIB.addReg(D3, SrcFlags);
 618
 619   // Add the lane number operand.
 620   MIB.addImm(Lane);
 621   OpIdx += 1;
 622
 623   // Copy the predicate operands.
 624   MIB.addOperand(MI.getOperand(OpIdx++));
 625   MIB.addOperand(MI.getOperand(OpIdx++));
 626
 627   // Copy the super-register source to be an implicit source.
 628   MO.setImplicit(true);
 629   MIB.addOperand(MO);
 630   if (TableEntry->IsLoad)
 631     // Add an implicit def for the super-register.
 632     MIB.addReg(DstReg, RegState::ImplicitDefine | getDeadRegState(DstIsDead));
 633   TransferImpOps(MI, MIB, MIB);
 634   MI.eraseFromParent();
 635 }
 636
 637 /// ExpandVTBL - Translate VTBL and VTBX pseudo instructions with Q or QQ
 638 /// register operands to real instructions with D register operands.
 639 void ARMExpandPseudo::ExpandVTBL(MachineBasicBlock::iterator &MBBI,
 640                                  unsigned Opc, bool IsExt) {
 641   MachineInstr &MI = *MBBI;
 642   MachineBasicBlock &MBB = *MI.getParent();
 643
 644   MachineInstrBuilder MIB = BuildMI(MBB, MBBI, MI.getDebugLoc(), TII->get(Opc));
 645   unsigned OpIdx = 0;
 646
 647   // Transfer the destination register operand.
 648   MIB.addOperand(MI.getOperand(OpIdx++));
 649   if (IsExt)
 650     MIB.addOperand(MI.getOperand(OpIdx++));
 651
 652   bool SrcIsKill = MI.getOperand(OpIdx).isKill();
 653   unsigned SrcReg = MI.getOperand(OpIdx++).getReg();
 654   unsigned D0, D1, D2, D3;
 655   GetDSubRegs(SrcReg, SingleSpc, TRI, D0, D1, D2, D3);
 656   MIB.addReg(D0);
 657
 658   // Copy the other source register operand.
 659   MIB.addOperand(MI.getOperand(OpIdx++));
 660
 661   // Copy the predicate operands.
 662   MIB.addOperand(MI.getOperand(OpIdx++));
 663   MIB.addOperand(MI.getOperand(OpIdx++));
 664
 665   if (SrcIsKill)  // Add an implicit kill for the super-reg.
 666     MIB->addRegisterKilled(SrcReg, TRI, true);
 667   TransferImpOps(MI, MIB, MIB);
 668   MI.eraseFromParent();
 669 }
 670
 671 void ARMExpandPseudo::ExpandMOV32BitImm(MachineBasicBlock &MBB,
 672                                         MachineBasicBlock::iterator &MBBI) {
 673   MachineInstr &MI = *MBBI;
 674   unsigned Opcode = MI.getOpcode();
 675   unsigned PredReg = 0;
 676   ARMCC::CondCodes Pred = llvm::getInstrPredicate(&MI, PredReg);
 677   unsigned DstReg = MI.getOperand(0).getReg();
 678   bool DstIsDead = MI.getOperand(0).isDead();
 679   bool isCC = Opcode == ARM::MOVCCi32imm || Opcode == ARM::t2MOVCCi32imm;
 680   const MachineOperand &MO = MI.getOperand(isCC ? 2 : 1);
 681   MachineInstrBuilder LO16, HI16;
 682
 683   if (!STI->hasV6T2Ops() &&
 684       (Opcode == ARM::MOVi32imm || Opcode == ARM::MOVCCi32imm)) {
 685     // Expand into a movi + orr.
 686     LO16 = BuildMI(MBB, MBBI, MI.getDebugLoc(), TII->get(ARM::MOVi), DstReg);
 687     HI16 = BuildMI(MBB, MBBI, MI.getDebugLoc(), TII->get(ARM::ORRri))
 688       .addReg(DstReg, RegState::Define | getDeadRegState(DstIsDead))
 689       .addReg(DstReg);
 690
 691     assert (MO.isImm() && "MOVi32imm w/ non-immediate source operand!");
 692     unsigned ImmVal = (unsigned)MO.getImm();
 693     unsigned SOImmValV1 = ARM_AM::getSOImmTwoPartFirst(ImmVal);
 694     unsigned SOImmValV2 = ARM_AM::getSOImmTwoPartSecond(ImmVal);
 695     LO16 = LO16.addImm(SOImmValV1);
 696     HI16 = HI16.addImm(SOImmValV2);
 697     LO16->setMemRefs(MI.memoperands_begin(), MI.memoperands_end());
 698     HI16->setMemRefs(MI.memoperands_begin(), MI.memoperands_end());
 699     LO16.addImm(Pred).addReg(PredReg).addReg(0);
 700     HI16.addImm(Pred).addReg(PredReg).addReg(0);
 701     TransferImpOps(MI, LO16, HI16);
 702     MI.eraseFromParent();
 703     return;
 704   }
 705
 706   unsigned LO16Opc = 0;
 707   unsigned HI16Opc = 0;
 708   if (Opcode == ARM::t2MOVi32imm || Opcode == ARM::t2MOVCCi32imm) {
 709     LO16Opc = ARM::t2MOVi16;
 710     HI16Opc = ARM::t2MOVTi16;
 711   } else {
 712     LO16Opc = ARM::MOVi16;
 713     HI16Opc = ARM::MOVTi16;
 714   }
 715
 716   LO16 = BuildMI(MBB, MBBI, MI.getDebugLoc(), TII->get(LO16Opc), DstReg);
 717   HI16 = BuildMI(MBB, MBBI, MI.getDebugLoc(), TII->get(HI16Opc))
 718     .addReg(DstReg, RegState::Define | getDeadRegState(DstIsDead))
 719     .addReg(DstReg);
 720
 721   if (MO.isImm()) {
 722     unsigned Imm = MO.getImm();
 723     unsigned Lo16 = Imm & 0xffff;
 724     unsigned Hi16 = (Imm >> 16) & 0xffff;
 725     LO16 = LO16.addImm(Lo16);
 726     HI16 = HI16.addImm(Hi16);
 727   } else {
 728     const GlobalValue *GV = MO.getGlobal();
 729     unsigned TF = MO.getTargetFlags();
 730     LO16 = LO16.addGlobalAddress(GV, MO.getOffset(), TF | ARMII::MO_LO16);
 731     HI16 = HI16.addGlobalAddress(GV, MO.getOffset(), TF | ARMII::MO_HI16);
 732   }
 733
 734   LO16->setMemRefs(MI.memoperands_begin(), MI.memoperands_end());
 735   HI16->setMemRefs(MI.memoperands_begin(), MI.memoperands_end());
 736   LO16.addImm(Pred).addReg(PredReg);
 737   HI16.addImm(Pred).addReg(PredReg);
 738
 739   TransferImpOps(MI, LO16, HI16);
 740   MI.eraseFromParent();
 741 }
 742
 743 bool ARMExpandPseudo::ExpandMI(MachineBasicBlock &MBB,
 744                                MachineBasicBlock::iterator MBBI) {
 745   MachineInstr &MI = *MBBI;
 746   unsigned Opcode = MI.getOpcode();
 747   switch (Opcode) {
 748     default:
 749       return false;
 750     case ARM::VMOVScc:
 751     case ARM::VMOVDcc: {
 752       unsigned newOpc = Opcode == ARM::VMOVScc ? ARM::VMOVS : ARM::VMOVD;
 753       BuildMI(MBB, MBBI, MI.getDebugLoc(), TII->get(newOpc),
 754               MI.getOperand(1).getReg())
 755         .addReg(MI.getOperand(2).getReg(),
 756                 getKillRegState(MI.getOperand(2).isKill()))
 757         .addImm(MI.getOperand(3).getImm()) // 'pred'
 758         .addReg(MI.getOperand(4).getReg());
 759
 760       MI.eraseFromParent();
 761       return true;
 762     }
 763     case ARM::t2MOVCCr:
 764     case ARM::MOVCCr: {
 765       unsigned Opc = AFI->isThumbFunction() ? ARM::t2MOVr : ARM::MOVr;
 766       BuildMI(MBB, MBBI, MI.getDebugLoc(), TII->get(Opc),
 767               MI.getOperand(1).getReg())
 768         .addReg(MI.getOperand(2).getReg(),
 769                 getKillRegState(MI.getOperand(2).isKill()))
 770         .addImm(MI.getOperand(3).getImm()) // 'pred'
 771         .addReg(MI.getOperand(4).getReg())
 772         .addReg(0); // 's' bit
 773
 774       MI.eraseFromParent();
 775       return true;
 776     }
 777     case ARM::MOVCCsi: {
 778       BuildMI(MBB, MBBI, MI.getDebugLoc(), TII->get(ARM::MOVsi),
 779               (MI.getOperand(1).getReg()))
 780         .addReg(MI.getOperand(2).getReg(),
 781                 getKillRegState(MI.getOperand(2).isKill()))
 782         .addImm(MI.getOperand(3).getImm())
 783         .addImm(MI.getOperand(4).getImm()) // 'pred'
 784         .addReg(MI.getOperand(5).getReg())
 785         .addReg(0); // 's' bit
 786
 787       MI.eraseFromParent();
 788       return true;
 789     }
 790
 791     case ARM::MOVCCsr: {
 792       BuildMI(MBB, MBBI, MI.getDebugLoc(), TII->get(ARM::MOVsr),
 793               (MI.getOperand(1).getReg()))
 794         .addReg(MI.getOperand(2).getReg(),
 795                 getKillRegState(MI.getOperand(2).isKill()))
 796         .addReg(MI.getOperand(3).getReg(),
 797                 getKillRegState(MI.getOperand(3).isKill()))
 798         .addImm(MI.getOperand(4).getImm())
 799         .addImm(MI.getOperand(5).getImm()) // 'pred'
 800         .addReg(MI.getOperand(6).getReg())
 801         .addReg(0); // 's' bit
 802
 803       MI.eraseFromParent();
 804       return true;
 805     }
 806     case ARM::MOVCCi16: {
 807       BuildMI(MBB, MBBI, MI.getDebugLoc(), TII->get(ARM::MOVi16),
 808               MI.getOperand(1).getReg())
 809         .addImm(MI.getOperand(2).getImm())
 810         .addImm(MI.getOperand(3).getImm()) // 'pred'
 811         .addReg(MI.getOperand(4).getReg());
 812
 813       MI.eraseFromParent();
 814       return true;
 815     }
 816     case ARM::t2MOVCCi:
 817     case ARM::MOVCCi: {
 818       unsigned Opc = AFI->isThumbFunction() ? ARM::t2MOVi : ARM::MOVi;
 819       BuildMI(MBB, MBBI, MI.getDebugLoc(), TII->get(Opc),
 820               MI.getOperand(1).getReg())
 821         .addImm(MI.getOperand(2).getImm())
 822         .addImm(MI.getOperand(3).getImm()) // 'pred'
 823         .addReg(MI.getOperand(4).getReg())
 824         .addReg(0); // 's' bit
 825
 826       MI.eraseFromParent();
 827       return true;
 828     }
 829     case ARM::MVNCCi: {
 830       BuildMI(MBB, MBBI, MI.getDebugLoc(), TII->get(ARM::MVNi),
 831               MI.getOperand(1).getReg())
 832         .addImm(MI.getOperand(2).getImm())
 833         .addImm(MI.getOperand(3).getImm()) // 'pred'
 834         .addReg(MI.getOperand(4).getReg())
 835         .addReg(0); // 's' bit
 836
 837       MI.eraseFromParent();
 838       return true;
 839     }
 840     case ARM::eh_sjlj_dispatchsetup: {
 841       MachineFunction &MF = *MI.getParent()->getParent();
 842       const ARMBaseInstrInfo *AII =
 843         static_cast<const ARMBaseInstrInfo*>(TII);
 844       const ARMBaseRegisterInfo &RI = AII->getRegisterInfo();
 845       // For functions using a base pointer, we rematerialize it (via the frame
 846       // pointer) here since eh.sjlj.setjmp and eh.sjlj.longjmp don't do it
 847       // for us. Otherwise, expand to nothing.
 848       if (RI.hasBasePointer(MF)) {
 849         int32_t NumBytes = AFI->getFramePtrSpillOffset();
 850         unsigned FramePtr = RI.getFrameRegister(MF);
 851         assert(MF.getTarget().getFrameLowering()->hasFP(MF) &&
 852                "base pointer without frame pointer?");
 853
 854         if (AFI->isThumb2Function()) {
 855           llvm::emitT2RegPlusImmediate(MBB, MBBI, MI.getDebugLoc(), ARM::R6,
 856                                        FramePtr, -NumBytes, ARMCC::AL, 0, *TII);
 857         } else if (AFI->isThumbFunction()) {
 858           llvm::emitThumbRegPlusImmediate(MBB, MBBI, MI.getDebugLoc(), ARM::R6,
 859                                           FramePtr, -NumBytes, *TII, RI);
 860         } else {
 861           llvm::emitARMRegPlusImmediate(MBB, MBBI, MI.getDebugLoc(), ARM::R6,
 862                                         FramePtr, -NumBytes, ARMCC::AL, 0,
 863                                         *TII);
 864         }
 865         // If there's dynamic realignment, adjust for it.
 866         if (RI.needsStackRealignment(MF)) {
 867           MachineFrameInfo  *MFI = MF.getFrameInfo();
 868           unsigned MaxAlign = MFI->getMaxAlignment();
 869           assert (!AFI->isThumb1OnlyFunction());
 870           // Emit bic r6, r6, MaxAlign
 871           unsigned bicOpc = AFI->isThumbFunction() ?
 872             ARM::t2BICri : ARM::BICri;
 873           AddDefaultCC(AddDefaultPred(BuildMI(MBB, MBBI, MI.getDebugLoc(),
 874                                               TII->get(bicOpc), ARM::R6)
 875                                       .addReg(ARM::R6, RegState::Kill)
 876                                       .addImm(MaxAlign-1)));
 877         }
 878
 879       }
 880       MI.eraseFromParent();
 881       return true;
 882     }
 883
 884     case ARM::MOVsrl_flag:
 885     case ARM::MOVsra_flag: {
 886       // These are just fancy MOVs insructions.
 887       AddDefaultPred(BuildMI(MBB, MBBI, MI.getDebugLoc(), TII->get(ARM::MOVsi),
 888                              MI.getOperand(0).getReg())
 889                      .addOperand(MI.getOperand(1))
 890                      .addImm(ARM_AM::getSORegOpc((Opcode == ARM::MOVsrl_flag ?
 891                                                   ARM_AM::lsr : ARM_AM::asr),
 892                                                  1)))
 893         .addReg(ARM::CPSR, RegState::Define);
 894       MI.eraseFromParent();
 895       return true;
 896     }
 897     case ARM::RRX: {
 898       // This encodes as "MOVs Rd, Rm, rrx
 899       MachineInstrBuilder MIB =
 900         AddDefaultPred(BuildMI(MBB, MBBI, MI.getDebugLoc(),TII->get(ARM::MOVsi),
 901                                MI.getOperand(0).getReg())
 902                        .addOperand(MI.getOperand(1))
 903                        .addImm(ARM_AM::getSORegOpc(ARM_AM::rrx, 0)))
 904         .addReg(0);
 905       TransferImpOps(MI, MIB, MIB);
 906       MI.eraseFromParent();
 907       return true;
 908     }
 909     case ARM::tTPsoft:
 910     case ARM::TPsoft: {
 911       MachineInstrBuilder MIB =
 912         BuildMI(MBB, MBBI, MI.getDebugLoc(),
 913                 TII->get(Opcode == ARM::tTPsoft ? ARM::tBL : ARM::BL))
 914         .addExternalSymbol("__aeabi_read_tp", 0);
 915
 916       MIB->setMemRefs(MI.memoperands_begin(), MI.memoperands_end());
 917       TransferImpOps(MI, MIB, MIB);
 918       MI.eraseFromParent();
 919       return true;
 920     }
 921     case ARM::tLDRpci_pic:
 922     case ARM::t2LDRpci_pic: {
 923       unsigned NewLdOpc = (Opcode == ARM::tLDRpci_pic)
 924         ? ARM::tLDRpci : ARM::t2LDRpci;
 925       unsigned DstReg = MI.getOperand(0).getReg();
 926       bool DstIsDead = MI.getOperand(0).isDead();
 927       MachineInstrBuilder MIB1 =
 928         AddDefaultPred(BuildMI(MBB, MBBI, MI.getDebugLoc(),
 929                                TII->get(NewLdOpc), DstReg)
 930                        .addOperand(MI.getOperand(1)));
 931       MIB1->setMemRefs(MI.memoperands_begin(), MI.memoperands_end());
 932       MachineInstrBuilder MIB2 = BuildMI(MBB, MBBI, MI.getDebugLoc(),
 933                                          TII->get(ARM::tPICADD))
 934         .addReg(DstReg, RegState::Define | getDeadRegState(DstIsDead))
 935         .addReg(DstReg)
 936         .addOperand(MI.getOperand(2));
 937       TransferImpOps(MI, MIB1, MIB2);
 938       MI.eraseFromParent();
 939       return true;
 940     }
 941
 942     case ARM::MOV_ga_dyn:
 943     case ARM::MOV_ga_pcrel:
 944     case ARM::MOV_ga_pcrel_ldr:
 945     case ARM::t2MOV_ga_dyn:
 946     case ARM::t2MOV_ga_pcrel: {
 947       // Expand into movw + movw. Also "add pc" / ldr [pc] in PIC mode.
 948       unsigned LabelId = AFI->createPICLabelUId();
 949       unsigned DstReg = MI.getOperand(0).getReg();
 950       bool DstIsDead = MI.getOperand(0).isDead();
 951       const MachineOperand &MO1 = MI.getOperand(1);
 952       const GlobalValue *GV = MO1.getGlobal();
 953       unsigned TF = MO1.getTargetFlags();
 954       bool isARM = (Opcode != ARM::t2MOV_ga_pcrel && Opcode!=ARM::t2MOV_ga_dyn);
 955       bool isPIC = (Opcode != ARM::MOV_ga_dyn && Opcode != ARM::t2MOV_ga_dyn);
 956       unsigned LO16Opc = isARM ? ARM::MOVi16_ga_pcrel : ARM::t2MOVi16_ga_pcrel;
 957       unsigned HI16Opc = isARM ? ARM::MOVTi16_ga_pcrel :ARM::t2MOVTi16_ga_pcrel;
 958       unsigned LO16TF = isPIC
 959         ? ARMII::MO_LO16_NONLAZY_PIC : ARMII::MO_LO16_NONLAZY;
 960       unsigned HI16TF = isPIC
 961         ? ARMII::MO_HI16_NONLAZY_PIC : ARMII::MO_HI16_NONLAZY;
 962       unsigned PICAddOpc = isARM
 963         ? (Opcode == ARM::MOV_ga_pcrel_ldr ? ARM::PICLDR : ARM::PICADD)
 964         : ARM::tPICADD;
 965       MachineInstrBuilder MIB1 = BuildMI(MBB, MBBI, MI.getDebugLoc(),
 966                                          TII->get(LO16Opc), DstReg)
 967         .addGlobalAddress(GV, MO1.getOffset(), TF | LO16TF)
 968         .addImm(LabelId);
 969       MachineInstrBuilder MIB2 = BuildMI(MBB, MBBI, MI.getDebugLoc(),
 970                                          TII->get(HI16Opc), DstReg)
 971         .addReg(DstReg)
 972         .addGlobalAddress(GV, MO1.getOffset(), TF | HI16TF)
 973         .addImm(LabelId);
 974       if (!isPIC) {
 975         TransferImpOps(MI, MIB1, MIB2);
 976         MI.eraseFromParent();
 977         return true;
 978       }
 979
 980       MachineInstrBuilder MIB3 = BuildMI(MBB, MBBI, MI.getDebugLoc(),
 981                                          TII->get(PICAddOpc))
 982         .addReg(DstReg, RegState::Define | getDeadRegState(DstIsDead))
 983         .addReg(DstReg).addImm(LabelId);
 984       if (isARM) {
 985         AddDefaultPred(MIB3);
 986         if (Opcode == ARM::MOV_ga_pcrel_ldr)
 987           MIB2->setMemRefs(MI.memoperands_begin(), MI.memoperands_end());
 988       }
 989       TransferImpOps(MI, MIB1, MIB3);
 990       MI.eraseFromParent();
 991       return true;
 992     }
 993
 994     case ARM::MOVi32imm:
 995     case ARM::MOVCCi32imm:
 996     case ARM::t2MOVi32imm:
 997     case ARM::t2MOVCCi32imm:
 998       ExpandMOV32BitImm(MBB, MBBI);
 999       return true;
1000
1001     case ARM::VLDMQIA: {
1002       unsigned NewOpc = ARM::VLDMDIA;
1003       MachineInstrBuilder MIB =
1004         BuildMI(MBB, MBBI, MI.getDebugLoc(), TII->get(NewOpc));
1005       unsigned OpIdx = 0;
1006
1007       // Grab the Q register destination.
1008       bool DstIsDead = MI.getOperand(OpIdx).isDead();
1009       unsigned DstReg = MI.getOperand(OpIdx++).getReg();
1010
1011       // Copy the source register.
1012       MIB.addOperand(MI.getOperand(OpIdx++));
1013
1014       // Copy the predicate operands.
1015       MIB.addOperand(MI.getOperand(OpIdx++));
1016       MIB.addOperand(MI.getOperand(OpIdx++));
1017
1018       // Add the destination operands (D subregs).
1019       unsigned D0 = TRI->getSubReg(DstReg, ARM::dsub_0);
1020       unsigned D1 = TRI->getSubReg(DstReg, ARM::dsub_1);
1021       MIB.addReg(D0, RegState::Define | getDeadRegState(DstIsDead))
1022         .addReg(D1, RegState::Define | getDeadRegState(DstIsDead));
1023
1024       // Add an implicit def for the super-register.
1025       MIB.addReg(DstReg, RegState::ImplicitDefine | getDeadRegState(DstIsDead));
1026       TransferImpOps(MI, MIB, MIB);
1027       MI.eraseFromParent();
1028       return true;
1029     }
1030
1031     case ARM::VSTMQIA: {
1032       unsigned NewOpc = ARM::VSTMDIA;
1033       MachineInstrBuilder MIB =
1034         BuildMI(MBB, MBBI, MI.getDebugLoc(), TII->get(NewOpc));
1035       unsigned OpIdx = 0;
1036
1037       // Grab the Q register source.
1038       bool SrcIsKill = MI.getOperand(OpIdx).isKill();
1039       unsigned SrcReg = MI.getOperand(OpIdx++).getReg();
1040
1041       // Copy the destination register.
1042       MIB.addOperand(MI.getOperand(OpIdx++));
1043
1044       // Copy the predicate operands.
1045       MIB.addOperand(MI.getOperand(OpIdx++));
1046       MIB.addOperand(MI.getOperand(OpIdx++));
1047
1048       // Add the source operands (D subregs).
1049       unsigned D0 = TRI->getSubReg(SrcReg, ARM::dsub_0);
1050       unsigned D1 = TRI->getSubReg(SrcReg, ARM::dsub_1);
1051       MIB.addReg(D0).addReg(D1);
1052
1053       if (SrcIsKill)      // Add an implicit kill for the Q register.
1054         MIB->addRegisterKilled(SrcReg, TRI, true);
1055
1056       TransferImpOps(MI, MIB, MIB);
1057       MI.eraseFromParent();
1058       return true;
1059     }
1060     case ARM::VDUPfqf:
1061     case ARM::VDUPfdf:{
1062       unsigned NewOpc = Opcode == ARM::VDUPfqf ? ARM::VDUPLN32q :
1063         ARM::VDUPLN32d;
1064       MachineInstrBuilder MIB =
1065         BuildMI(MBB, MBBI, MI.getDebugLoc(), TII->get(NewOpc));
1066       unsigned OpIdx = 0;
1067       unsigned SrcReg = MI.getOperand(1).getReg();
1068       unsigned Lane = getARMRegisterNumbering(SrcReg) & 1;
1069       unsigned DReg = TRI->getMatchingSuperReg(SrcReg,
1070                             Lane & 1 ? ARM::ssub_1 : ARM::ssub_0,
1071                             &ARM::DPR_VFP2RegClass);
1072       // The lane is [0,1] for the containing DReg superregister.
1073       // Copy the dst/src register operands.
1074       MIB.addOperand(MI.getOperand(OpIdx++));
1075       MIB.addReg(DReg);
1076       ++OpIdx;
1077       // Add the lane select operand.
1078       MIB.addImm(Lane);
1079       // Add the predicate operands.
1080       MIB.addOperand(MI.getOperand(OpIdx++));
1081       MIB.addOperand(MI.getOperand(OpIdx++));
1082
1083       TransferImpOps(MI, MIB, MIB);
1084       MI.eraseFromParent();
1085       return true;
1086     }
1087
1088     case ARM::VLD1q8Pseudo:
1089     case ARM::VLD1q16Pseudo:
1090     case ARM::VLD1q32Pseudo:
1091     case ARM::VLD1q64Pseudo:
1092     case ARM::VLD1q8PseudoWB_register:
1093     case ARM::VLD1q16PseudoWB_register:
1094     case ARM::VLD1q32PseudoWB_register:
1095     case ARM::VLD1q64PseudoWB_register:
1096     case ARM::VLD1q8PseudoWB_fixed:
1097     case ARM::VLD1q16PseudoWB_fixed:
1098     case ARM::VLD1q32PseudoWB_fixed:
1099     case ARM::VLD1q64PseudoWB_fixed:
1100     case ARM::VLD2d8Pseudo:
1101     case ARM::VLD2d16Pseudo:
1102     case ARM::VLD2d32Pseudo:
1103     case ARM::VLD2q8Pseudo:
1104     case ARM::VLD2q16Pseudo:
1105     case ARM::VLD2q32Pseudo:
1106     case ARM::VLD2d8PseudoWB_fixed:
1107     case ARM::VLD2d16PseudoWB_fixed:
1108     case ARM::VLD2d32PseudoWB_fixed:
1109     case ARM::VLD2q8PseudoWB_fixed:
1110     case ARM::VLD2q16PseudoWB_fixed:
1111     case ARM::VLD2q32PseudoWB_fixed:
1112     case ARM::VLD2d8PseudoWB_register:
1113     case ARM::VLD2d16PseudoWB_register:
1114     case ARM::VLD2d32PseudoWB_register:
1115     case ARM::VLD2q8PseudoWB_register:
1116     case ARM::VLD2q16PseudoWB_register:
1117     case ARM::VLD2q32PseudoWB_register:
1118     case ARM::VLD3d8Pseudo:
1119     case ARM::VLD3d16Pseudo:
1120     case ARM::VLD3d32Pseudo:
1121     case ARM::VLD1d64TPseudo:
1122     case ARM::VLD3d8Pseudo_UPD:
1123     case ARM::VLD3d16Pseudo_UPD:
1124     case ARM::VLD3d32Pseudo_UPD:
1125     case ARM::VLD3q8Pseudo_UPD:
1126     case ARM::VLD3q16Pseudo_UPD:
1127     case ARM::VLD3q32Pseudo_UPD:
1128     case ARM::VLD3q8oddPseudo:
1129     case ARM::VLD3q16oddPseudo:
1130     case ARM::VLD3q32oddPseudo:
1131     case ARM::VLD3q8oddPseudo_UPD:
1132     case ARM::VLD3q16oddPseudo_UPD:
1133     case ARM::VLD3q32oddPseudo_UPD:
1134     case ARM::VLD4d8Pseudo:
1135     case ARM::VLD4d16Pseudo:
1136     case ARM::VLD4d32Pseudo:
1137     case ARM::VLD1d64QPseudo:
1138     case ARM::VLD4d8Pseudo_UPD:
1139     case ARM::VLD4d16Pseudo_UPD:
1140     case ARM::VLD4d32Pseudo_UPD:
1141     case ARM::VLD4q8Pseudo_UPD:
1142     case ARM::VLD4q16Pseudo_UPD:
1143     case ARM::VLD4q32Pseudo_UPD:
1144     case ARM::VLD4q8oddPseudo:
1145     case ARM::VLD4q16oddPseudo:
1146     case ARM::VLD4q32oddPseudo:
1147     case ARM::VLD4q8oddPseudo_UPD:
1148     case ARM::VLD4q16oddPseudo_UPD:
1149     case ARM::VLD4q32oddPseudo_UPD:
1150     case ARM::VLD1DUPq8Pseudo:
1151     case ARM::VLD1DUPq16Pseudo:
1152     case ARM::VLD1DUPq32Pseudo:
1153     case ARM::VLD1DUPq8PseudoWB_fixed:
1154     case ARM::VLD1DUPq16PseudoWB_fixed:
1155     case ARM::VLD1DUPq32PseudoWB_fixed:
1156     case ARM::VLD1DUPq8PseudoWB_register:
1157     case ARM::VLD1DUPq16PseudoWB_register:
1158     case ARM::VLD1DUPq32PseudoWB_register:
1159     case ARM::VLD2DUPd8Pseudo:
1160     case ARM::VLD2DUPd16Pseudo:
1161     case ARM::VLD2DUPd32Pseudo:
1162     case ARM::VLD2DUPd8Pseudo_UPD:
1163     case ARM::VLD2DUPd16Pseudo_UPD:
1164     case ARM::VLD2DUPd32Pseudo_UPD:
1165     case ARM::VLD3DUPd8Pseudo:
1166     case ARM::VLD3DUPd16Pseudo:
1167     case ARM::VLD3DUPd32Pseudo:
1168     case ARM::VLD3DUPd8Pseudo_UPD:
1169     case ARM::VLD3DUPd16Pseudo_UPD:
1170     case ARM::VLD3DUPd32Pseudo_UPD:
1171     case ARM::VLD4DUPd8Pseudo:
1172     case ARM::VLD4DUPd16Pseudo:
1173     case ARM::VLD4DUPd32Pseudo:
1174     case ARM::VLD4DUPd8Pseudo_UPD:
1175     case ARM::VLD4DUPd16Pseudo_UPD:
1176     case ARM::VLD4DUPd32Pseudo_UPD:
1177       ExpandVLD(MBBI);
1178       return true;
1179
1180     case ARM::VST1q8Pseudo:
1181     case ARM::VST1q16Pseudo:
1182     case ARM::VST1q32Pseudo:
1183     case ARM::VST1q64Pseudo:
1184     case ARM::VST1q8PseudoWB_fixed:
1185     case ARM::VST1q16PseudoWB_fixed:
1186     case ARM::VST1q32PseudoWB_fixed:
1187     case ARM::VST1q64PseudoWB_fixed:
1188     case ARM::VST1q8PseudoWB_register:
1189     case ARM::VST1q16PseudoWB_register:
1190     case ARM::VST1q32PseudoWB_register:
1191     case ARM::VST1q64PseudoWB_register:
1192     case ARM::VST2d8Pseudo:
1193     case ARM::VST2d16Pseudo:
1194     case ARM::VST2d32Pseudo:
1195     case ARM::VST2q8Pseudo:
1196     case ARM::VST2q16Pseudo:
1197     case ARM::VST2q32Pseudo:
1198     case ARM::VST2d8PseudoWB_fixed:
1199     case ARM::VST2d16PseudoWB_fixed:
1200     case ARM::VST2d32PseudoWB_fixed:
1201     case ARM::VST2q8PseudoWB_fixed:
1202     case ARM::VST2q16PseudoWB_fixed:
1203     case ARM::VST2q32PseudoWB_fixed:
1204     case ARM::VST2d8PseudoWB_register:
1205     case ARM::VST2d16PseudoWB_register:
1206     case ARM::VST2d32PseudoWB_register:
1207     case ARM::VST2q8PseudoWB_register:
1208     case ARM::VST2q16PseudoWB_register:
1209     case ARM::VST2q32PseudoWB_register:
1210     case ARM::VST3d8Pseudo:
1211     case ARM::VST3d16Pseudo:
1212     case ARM::VST3d32Pseudo:
1213     case ARM::VST1d64TPseudo:
1214     case ARM::VST3d8Pseudo_UPD:
1215     case ARM::VST3d16Pseudo_UPD:
1216     case ARM::VST3d32Pseudo_UPD:
1217     case ARM::VST1d64TPseudoWB_fixed:
1218     case ARM::VST1d64TPseudoWB_register:
1219     case ARM::VST3q8Pseudo_UPD:
1220     case ARM::VST3q16Pseudo_UPD:
1221     case ARM::VST3q32Pseudo_UPD:
1222     case ARM::VST3q8oddPseudo:
1223     case ARM::VST3q16oddPseudo:
1224     case ARM::VST3q32oddPseudo:
1225     case ARM::VST3q8oddPseudo_UPD:
1226     case ARM::VST3q16oddPseudo_UPD:
1227     case ARM::VST3q32oddPseudo_UPD:
1228     case ARM::VST4d8Pseudo:
1229     case ARM::VST4d16Pseudo:
1230     case ARM::VST4d32Pseudo:
1231     case ARM::VST1d64QPseudo:
1232     case ARM::VST4d8Pseudo_UPD:
1233     case ARM::VST4d16Pseudo_UPD:
1234     case ARM::VST4d32Pseudo_UPD:
1235     case ARM::VST1d64QPseudoWB_fixed:
1236     case ARM::VST1d64QPseudoWB_register:
1237     case ARM::VST4q8Pseudo_UPD:
1238     case ARM::VST4q16Pseudo_UPD:
1239     case ARM::VST4q32Pseudo_UPD:
1240     case ARM::VST4q8oddPseudo:
1241     case ARM::VST4q16oddPseudo:
1242     case ARM::VST4q32oddPseudo:
1243     case ARM::VST4q8oddPseudo_UPD:
1244     case ARM::VST4q16oddPseudo_UPD:
1245     case ARM::VST4q32oddPseudo_UPD:
1246       ExpandVST(MBBI);
1247       return true;
1248
1249     case ARM::VLD1LNq8Pseudo:
1250     case ARM::VLD1LNq16Pseudo:
1251     case ARM::VLD1LNq32Pseudo:
1252     case ARM::VLD1LNq8Pseudo_UPD:
1253     case ARM::VLD1LNq16Pseudo_UPD:
1254     case ARM::VLD1LNq32Pseudo_UPD:
1255     case ARM::VLD2LNd8Pseudo:
1256     case ARM::VLD2LNd16Pseudo:
1257     case ARM::VLD2LNd32Pseudo:
1258     case ARM::VLD2LNq16Pseudo:
1259     case ARM::VLD2LNq32Pseudo:
1260     case ARM::VLD2LNd8Pseudo_UPD:
1261     case ARM::VLD2LNd16Pseudo_UPD:
1262     case ARM::VLD2LNd32Pseudo_UPD:
1263     case ARM::VLD2LNq16Pseudo_UPD:
1264     case ARM::VLD2LNq32Pseudo_UPD:
1265     case ARM::VLD3LNd8Pseudo:
1266     case ARM::VLD3LNd16Pseudo:
1267     case ARM::VLD3LNd32Pseudo:
1268     case ARM::VLD3LNq16Pseudo:
1269     case ARM::VLD3LNq32Pseudo:
1270     case ARM::VLD3LNd8Pseudo_UPD:
1271     case ARM::VLD3LNd16Pseudo_UPD:
1272     case ARM::VLD3LNd32Pseudo_UPD:
1273     case ARM::VLD3LNq16Pseudo_UPD:
1274     case ARM::VLD3LNq32Pseudo_UPD:
1275     case ARM::VLD4LNd8Pseudo:
1276     case ARM::VLD4LNd16Pseudo:
1277     case ARM::VLD4LNd32Pseudo:
1278     case ARM::VLD4LNq16Pseudo:
1279     case ARM::VLD4LNq32Pseudo:
1280     case ARM::VLD4LNd8Pseudo_UPD:
1281     case ARM::VLD4LNd16Pseudo_UPD:
1282     case ARM::VLD4LNd32Pseudo_UPD:
1283     case ARM::VLD4LNq16Pseudo_UPD:
1284     case ARM::VLD4LNq32Pseudo_UPD:
1285     case ARM::VST1LNq8Pseudo:
1286     case ARM::VST1LNq16Pseudo:
1287     case ARM::VST1LNq32Pseudo:
1288     case ARM::VST1LNq8Pseudo_UPD:
1289     case ARM::VST1LNq16Pseudo_UPD:
1290     case ARM::VST1LNq32Pseudo_UPD:
1291     case ARM::VST2LNd8Pseudo:
1292     case ARM::VST2LNd16Pseudo:
1293     case ARM::VST2LNd32Pseudo:
1294     case ARM::VST2LNq16Pseudo:
1295     case ARM::VST2LNq32Pseudo:
1296     case ARM::VST2LNd8Pseudo_UPD:
1297     case ARM::VST2LNd16Pseudo_UPD:
1298     case ARM::VST2LNd32Pseudo_UPD:
1299     case ARM::VST2LNq16Pseudo_UPD:
1300     case ARM::VST2LNq32Pseudo_UPD:
1301     case ARM::VST3LNd8Pseudo:
1302     case ARM::VST3LNd16Pseudo:
1303     case ARM::VST3LNd32Pseudo:
1304     case ARM::VST3LNq16Pseudo:
1305     case ARM::VST3LNq32Pseudo:
1306     case ARM::VST3LNd8Pseudo_UPD:
1307     case ARM::VST3LNd16Pseudo_UPD:
1308     case ARM::VST3LNd32Pseudo_UPD:
1309     case ARM::VST3LNq16Pseudo_UPD:
1310     case ARM::VST3LNq32Pseudo_UPD:
1311     case ARM::VST4LNd8Pseudo:
1312     case ARM::VST4LNd16Pseudo:
1313     case ARM::VST4LNd32Pseudo:
1314     case ARM::VST4LNq16Pseudo:
1315     case ARM::VST4LNq32Pseudo:
1316     case ARM::VST4LNd8Pseudo_UPD:
1317     case ARM::VST4LNd16Pseudo_UPD:
1318     case ARM::VST4LNd32Pseudo_UPD:
1319     case ARM::VST4LNq16Pseudo_UPD:
1320     case ARM::VST4LNq32Pseudo_UPD:
1321       ExpandLaneOp(MBBI);
1322       return true;
1323
1324     case ARM::VTBL2Pseudo: ExpandVTBL(MBBI, ARM::VTBL2, false); return true;
1325     case ARM::VTBL3Pseudo: ExpandVTBL(MBBI, ARM::VTBL3, false); return true;
1326     case ARM::VTBL4Pseudo: ExpandVTBL(MBBI, ARM::VTBL4, false); return true;
1327     case ARM::VTBX2Pseudo: ExpandVTBL(MBBI, ARM::VTBX2, true); return true;
1328     case ARM::VTBX3Pseudo: ExpandVTBL(MBBI, ARM::VTBX3, true); return true;
1329     case ARM::VTBX4Pseudo: ExpandVTBL(MBBI, ARM::VTBX4, true); return true;
1330   }
1331
1332   return false;
1333 }
1334
1335 bool ARMExpandPseudo::ExpandMBB(MachineBasicBlock &MBB) {
1336   bool Modified = false;
1337
1338   MachineBasicBlock::iterator MBBI = MBB.begin(), E = MBB.end();
1339   while (MBBI != E) {
1340     MachineBasicBlock::iterator NMBBI = llvm::next(MBBI);
1341     Modified |= ExpandMI(MBB, MBBI);
1342     MBBI = NMBBI;
1343   }
1344
1345   return Modified;
1346 }
1347
1348 bool ARMExpandPseudo::runOnMachineFunction(MachineFunction &MF) {
1349   const TargetMachine &TM = MF.getTarget();
1350   TII = static_cast<const ARMBaseInstrInfo*>(TM.getInstrInfo());
1351   TRI = TM.getRegisterInfo();
1352   STI = &TM.getSubtarget<ARMSubtarget>();
1353   AFI = MF.getInfo<ARMFunctionInfo>();
1354
1355   bool Modified = false;
1356   for (MachineFunction::iterator MFI = MF.begin(), E = MF.end(); MFI != E;
1357        ++MFI)
1358     Modified |= ExpandMBB(*MFI);
1359   if (VerifyARMPseudo)
1360     MF.verify(this, "After expanding ARM pseudo instructions.");
1361   return Modified;
1362 }
1363
1364 /// createARMExpandPseudoPass - returns an instance of the pseudo instruction
1365 /// expansion pass.
1366 FunctionPass *llvm::createARMExpandPseudoPass() {
1367   return new ARMExpandPseudo();
1368 }