lib/Target/ARM/ARMExpandPseudoInsts.cpp

   1 //===-- ARMExpandPseudoInsts.cpp - Expand pseudo instructions -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains a pass that expands pseudo instructions into target
  11 // instructions to allow proper scheduling, if-conversion, and other late
  12 // optimizations. This pass should be run after register allocation but before
  13 // the post-regalloc scheduling pass.
  14 //
  15 //===----------------------------------------------------------------------===//
  16
  17 #define DEBUG_TYPE "arm-pseudo"
  18 #include "ARM.h"
  19 #include "ARMBaseInstrInfo.h"
  20 #include "ARMBaseRegisterInfo.h"
  21 #include "ARMMachineFunctionInfo.h"
  22 #include "ARMRegisterInfo.h"
  23 #include "MCTargetDesc/ARMAddressingModes.h"
  24 #include "llvm/CodeGen/MachineFrameInfo.h"
  25 #include "llvm/CodeGen/MachineFunctionPass.h"
  26 #include "llvm/CodeGen/MachineInstrBuilder.h"
  27 #include "llvm/Target/TargetFrameLowering.h"
  28 #include "llvm/Target/TargetRegisterInfo.h"
  29 #include "llvm/Support/CommandLine.h"
  30 #include "llvm/Support/raw_ostream.h" // FIXME: for debug only. remove!
  31 using namespace llvm;
  32
  33 static cl::opt<bool>
  34 VerifyARMPseudo("verify-arm-pseudo-expand", cl::Hidden,
  35                 cl::desc("Verify machine code after expanding ARM pseudos"));
  36
  37 namespace {
  38   class ARMExpandPseudo : public MachineFunctionPass {
  39   public:
  40     static char ID;
  41     ARMExpandPseudo() : MachineFunctionPass(ID) {}
  42
  43     const ARMBaseInstrInfo *TII;
  44     const TargetRegisterInfo *TRI;
  45     const ARMSubtarget *STI;
  46     ARMFunctionInfo *AFI;
  47
  48     virtual bool runOnMachineFunction(MachineFunction &Fn);
  49
  50     virtual const char *getPassName() const {
  51       return "ARM pseudo instruction expansion pass";
  52     }
  53
  54   private:
  55     void TransferImpOps(MachineInstr &OldMI,
  56                         MachineInstrBuilder &UseMI, MachineInstrBuilder &DefMI);
  57     bool ExpandMI(MachineBasicBlock &MBB,
  58                   MachineBasicBlock::iterator MBBI);
  59     bool ExpandMBB(MachineBasicBlock &MBB);
  60     void ExpandVLD(MachineBasicBlock::iterator &MBBI);
  61     void ExpandVST(MachineBasicBlock::iterator &MBBI);
  62     void ExpandLaneOp(MachineBasicBlock::iterator &MBBI);
  63     void ExpandVTBL(MachineBasicBlock::iterator &MBBI,
  64                     unsigned Opc, bool IsExt);
  65     void ExpandMOV32BitImm(MachineBasicBlock &MBB,
  66                            MachineBasicBlock::iterator &MBBI);
  67   };
  68   char ARMExpandPseudo::ID = 0;
  69 }
  70
  71 /// TransferImpOps - Transfer implicit operands on the pseudo instruction to
  72 /// the instructions created from the expansion.
  73 void ARMExpandPseudo::TransferImpOps(MachineInstr &OldMI,
  74                                      MachineInstrBuilder &UseMI,
  75                                      MachineInstrBuilder &DefMI) {
  76   const MCInstrDesc &Desc = OldMI.getDesc();
  77   for (unsigned i = Desc.getNumOperands(), e = OldMI.getNumOperands();
  78        i != e; ++i) {
  79     const MachineOperand &MO = OldMI.getOperand(i);
  80     assert(MO.isReg() && MO.getReg());
  81     if (MO.isUse())
  82       UseMI.addOperand(MO);
  83     else
  84       DefMI.addOperand(MO);
  85   }
  86 }
  87
  88 namespace {
  89   // Constants for register spacing in NEON load/store instructions.
  90   // For quad-register load-lane and store-lane pseudo instructors, the
  91   // spacing is initially assumed to be EvenDblSpc, and that is changed to
  92   // OddDblSpc depending on the lane number operand.
  93   enum NEONRegSpacing {
  94     SingleSpc,
  95     EvenDblSpc,
  96     OddDblSpc
  97   };
  98
  99   // Entries for NEON load/store information table.  The table is sorted by
 100   // PseudoOpc for fast binary-search lookups.
 101   struct NEONLdStTableEntry {
 102     unsigned PseudoOpc;
 103     unsigned RealOpc;
 104     bool IsLoad;
 105     bool isUpdating;
 106     bool hasWritebackOperand;
 107     NEONRegSpacing RegSpacing;
 108     unsigned char NumRegs; // D registers loaded or stored
 109     unsigned char RegElts; // elements per D register; used for lane ops
 110     // FIXME: Temporary flag to denote whether the real instruction takes
 111     // a single register (like the encoding) or all of the registers in
 112     // the list (like the asm syntax and the isel DAG). When all definitions
 113     // are converted to take only the single encoded register, this will
 114     // go away.
 115     bool copyAllListRegs;
 116
 117     // Comparison methods for binary search of the table.
 118     bool operator<(const NEONLdStTableEntry &TE) const {
 119       return PseudoOpc < TE.PseudoOpc;
 120     }
 121     friend bool operator<(const NEONLdStTableEntry &TE, unsigned PseudoOpc) {
 122       return TE.PseudoOpc < PseudoOpc;
 123     }
 124     friend bool LLVM_ATTRIBUTE_UNUSED operator<(unsigned PseudoOpc,
 125                                                 const NEONLdStTableEntry &TE) {
 126       return PseudoOpc < TE.PseudoOpc;
 127     }
 128   };
 129 }
 130
 131 static const NEONLdStTableEntry NEONLdStTable[] = {
 132 { ARM::VLD1DUPq16Pseudo,     ARM::VLD1DUPq16,     true, false, false, SingleSpc, 2, 4,false},
 133 { ARM::VLD1DUPq16PseudoWB_fixed, ARM::VLD1DUPq16wb_fixed, true, true, true,  SingleSpc, 2, 4,false},
 134 { ARM::VLD1DUPq16PseudoWB_register, ARM::VLD1DUPq16wb_register, true, true, true,  SingleSpc, 2, 4,false},
 135 { ARM::VLD1DUPq32Pseudo,     ARM::VLD1DUPq32,     true, false, false, SingleSpc, 2, 2,false},
 136 { ARM::VLD1DUPq32PseudoWB_fixed, ARM::VLD1DUPq32wb_fixed, true, true, false,  SingleSpc, 2, 2,false},
 137 { ARM::VLD1DUPq32PseudoWB_register, ARM::VLD1DUPq32wb_register, true, true, true,  SingleSpc, 2, 2,false},
 138 { ARM::VLD1DUPq8Pseudo,      ARM::VLD1DUPq8,      true, false, false, SingleSpc, 2, 8,false},
 139 { ARM::VLD1DUPq8PseudoWB_fixed,  ARM::VLD1DUPq8wb_fixed, true, true, false,  SingleSpc, 2, 8,false},
 140 { ARM::VLD1DUPq8PseudoWB_register,  ARM::VLD1DUPq8wb_register, true, true, true,  SingleSpc, 2, 8,false},
 141
 142 { ARM::VLD1LNq16Pseudo,     ARM::VLD1LNd16,     true, false, false, EvenDblSpc, 1, 4 ,true},
 143 { ARM::VLD1LNq16Pseudo_UPD, ARM::VLD1LNd16_UPD, true, true, true,  EvenDblSpc, 1, 4 ,true},
 144 { ARM::VLD1LNq32Pseudo,     ARM::VLD1LNd32,     true, false, false, EvenDblSpc, 1, 2 ,true},
 145 { ARM::VLD1LNq32Pseudo_UPD, ARM::VLD1LNd32_UPD, true, true, true,  EvenDblSpc, 1, 2 ,true},
 146 { ARM::VLD1LNq8Pseudo,      ARM::VLD1LNd8,      true, false, false, EvenDblSpc, 1, 8 ,true},
 147 { ARM::VLD1LNq8Pseudo_UPD,  ARM::VLD1LNd8_UPD, true, true, true,  EvenDblSpc, 1, 8 ,true},
 148
 149 { ARM::VLD1d64QPseudo,      ARM::VLD1d64Q,     true,  false, false, SingleSpc,  4, 1 ,false},
 150 { ARM::VLD1d64TPseudo,      ARM::VLD1d64T,     true,  false, false, SingleSpc,  3, 1 ,false},
 151
 152 { ARM::VLD2DUPd16Pseudo,     ARM::VLD2DUPd16,     true, false, false, SingleSpc, 2, 4,false},
 153 { ARM::VLD2DUPd16PseudoWB_fixed, ARM::VLD2DUPd16wb_fixed, true, true, false,  SingleSpc, 2, 4,false},
 154 { ARM::VLD2DUPd16PseudoWB_register, ARM::VLD2DUPd16wb_register, true, true, true,  SingleSpc, 2, 4,false},
 155 { ARM::VLD2DUPd32Pseudo,     ARM::VLD2DUPd32,     true, false, false, SingleSpc, 2, 2,false},
 156 { ARM::VLD2DUPd32PseudoWB_fixed, ARM::VLD2DUPd32wb_fixed, true, true, false,  SingleSpc, 2, 2,false},
 157 { ARM::VLD2DUPd32PseudoWB_register, ARM::VLD2DUPd32wb_register, true, true, true,  SingleSpc, 2, 2,false},
 158 { ARM::VLD2DUPd8Pseudo,      ARM::VLD2DUPd8,      true, false, false, SingleSpc, 2, 8,false},
 159 { ARM::VLD2DUPd8PseudoWB_fixed,  ARM::VLD2DUPd8wb_fixed, true, true, false,  SingleSpc, 2, 8,false},
 160 { ARM::VLD2DUPd8PseudoWB_register,  ARM::VLD2DUPd8wb_register, true, true, true,  SingleSpc, 2, 8,false},
 161
 162 { ARM::VLD2LNd16Pseudo,     ARM::VLD2LNd16,     true, false, false, SingleSpc,  2, 4 ,true},
 163 { ARM::VLD2LNd16Pseudo_UPD, ARM::VLD2LNd16_UPD, true, true, true,  SingleSpc,  2, 4 ,true},
 164 { ARM::VLD2LNd32Pseudo,     ARM::VLD2LNd32,     true, false, false, SingleSpc,  2, 2 ,true},
 165 { ARM::VLD2LNd32Pseudo_UPD, ARM::VLD2LNd32_UPD, true, true, true,  SingleSpc,  2, 2 ,true},
 166 { ARM::VLD2LNd8Pseudo,      ARM::VLD2LNd8,      true, false, false, SingleSpc,  2, 8 ,true},
 167 { ARM::VLD2LNd8Pseudo_UPD,  ARM::VLD2LNd8_UPD, true, true, true,  SingleSpc,  2, 8 ,true},
 168 { ARM::VLD2LNq16Pseudo,     ARM::VLD2LNq16,     true, false, false, EvenDblSpc, 2, 4 ,true},
 169 { ARM::VLD2LNq16Pseudo_UPD, ARM::VLD2LNq16_UPD, true, true, true,  EvenDblSpc, 2, 4 ,true},
 170 { ARM::VLD2LNq32Pseudo,     ARM::VLD2LNq32,     true, false, false, EvenDblSpc, 2, 2 ,true},
 171 { ARM::VLD2LNq32Pseudo_UPD, ARM::VLD2LNq32_UPD, true, true, true,  EvenDblSpc, 2, 2 ,true},
 172
 173 { ARM::VLD2q16Pseudo,       ARM::VLD2q16,      true,  false, false, SingleSpc,  4, 4 ,false},
 174 { ARM::VLD2q16PseudoWB_fixed,   ARM::VLD2q16wb_fixed, true, true, false,  SingleSpc,  4, 4 ,false},
 175 { ARM::VLD2q16PseudoWB_register,   ARM::VLD2q16wb_register, true, true, true,  SingleSpc,  4, 4 ,false},
 176 { ARM::VLD2q32Pseudo,       ARM::VLD2q32,      true,  false, false, SingleSpc,  4, 2 ,false},
 177 { ARM::VLD2q32PseudoWB_fixed,   ARM::VLD2q32wb_fixed, true, true, false,  SingleSpc,  4, 2 ,false},
 178 { ARM::VLD2q32PseudoWB_register,   ARM::VLD2q32wb_register, true, true, true,  SingleSpc,  4, 2 ,false},
 179 { ARM::VLD2q8Pseudo,        ARM::VLD2q8,       true,  false, false, SingleSpc,  4, 8 ,false},
 180 { ARM::VLD2q8PseudoWB_fixed,    ARM::VLD2q8wb_fixed, true, true, false,  SingleSpc,  4, 8 ,false},
 181 { ARM::VLD2q8PseudoWB_register,    ARM::VLD2q8wb_register, true, true, true,  SingleSpc,  4, 8 ,false},
 182
 183 { ARM::VLD3DUPd16Pseudo,     ARM::VLD3DUPd16,     true, false, false, SingleSpc, 3, 4,true},
 184 { ARM::VLD3DUPd16Pseudo_UPD, ARM::VLD3DUPd16_UPD, true, true, true,  SingleSpc, 3, 4,true},
 185 { ARM::VLD3DUPd32Pseudo,     ARM::VLD3DUPd32,     true, false, false, SingleSpc, 3, 2,true},
 186 { ARM::VLD3DUPd32Pseudo_UPD, ARM::VLD3DUPd32_UPD, true, true, true,  SingleSpc, 3, 2,true},
 187 { ARM::VLD3DUPd8Pseudo,      ARM::VLD3DUPd8,      true, false, false, SingleSpc, 3, 8,true},
 188 { ARM::VLD3DUPd8Pseudo_UPD,  ARM::VLD3DUPd8_UPD, true, true, true,  SingleSpc, 3, 8,true},
 189
 190 { ARM::VLD3LNd16Pseudo,     ARM::VLD3LNd16,     true, false, false, SingleSpc,  3, 4 ,true},
 191 { ARM::VLD3LNd16Pseudo_UPD, ARM::VLD3LNd16_UPD, true, true, true,  SingleSpc,  3, 4 ,true},
 192 { ARM::VLD3LNd32Pseudo,     ARM::VLD3LNd32,     true, false, false, SingleSpc,  3, 2 ,true},
 193 { ARM::VLD3LNd32Pseudo_UPD, ARM::VLD3LNd32_UPD, true, true, true,  SingleSpc,  3, 2 ,true},
 194 { ARM::VLD3LNd8Pseudo,      ARM::VLD3LNd8,      true, false, false, SingleSpc,  3, 8 ,true},
 195 { ARM::VLD3LNd8Pseudo_UPD,  ARM::VLD3LNd8_UPD, true, true, true,  SingleSpc,  3, 8 ,true},
 196 { ARM::VLD3LNq16Pseudo,     ARM::VLD3LNq16,     true, false, false, EvenDblSpc, 3, 4 ,true},
 197 { ARM::VLD3LNq16Pseudo_UPD, ARM::VLD3LNq16_UPD, true, true, true,  EvenDblSpc, 3, 4 ,true},
 198 { ARM::VLD3LNq32Pseudo,     ARM::VLD3LNq32,     true, false, false, EvenDblSpc, 3, 2 ,true},
 199 { ARM::VLD3LNq32Pseudo_UPD, ARM::VLD3LNq32_UPD, true, true, true,  EvenDblSpc, 3, 2 ,true},
 200
 201 { ARM::VLD3d16Pseudo,       ARM::VLD3d16,      true,  false, false, SingleSpc,  3, 4 ,true},
 202 { ARM::VLD3d16Pseudo_UPD,   ARM::VLD3d16_UPD, true, true, true,  SingleSpc,  3, 4 ,true},
 203 { ARM::VLD3d32Pseudo,       ARM::VLD3d32,      true,  false, false, SingleSpc,  3, 2 ,true},
 204 { ARM::VLD3d32Pseudo_UPD,   ARM::VLD3d32_UPD, true, true, true,  SingleSpc,  3, 2 ,true},
 205 { ARM::VLD3d8Pseudo,        ARM::VLD3d8,       true,  false, false, SingleSpc,  3, 8 ,true},
 206 { ARM::VLD3d8Pseudo_UPD,    ARM::VLD3d8_UPD, true, true, true,  SingleSpc,  3, 8 ,true},
 207
 208 { ARM::VLD3q16Pseudo_UPD,    ARM::VLD3q16_UPD, true, true, true,  EvenDblSpc, 3, 4 ,true},
 209 { ARM::VLD3q16oddPseudo,     ARM::VLD3q16,     true,  false, false, OddDblSpc,  3, 4 ,true},
 210 { ARM::VLD3q16oddPseudo_UPD, ARM::VLD3q16_UPD, true, true, true,  OddDblSpc,  3, 4 ,true},
 211 { ARM::VLD3q32Pseudo_UPD,    ARM::VLD3q32_UPD, true, true, true,  EvenDblSpc, 3, 2 ,true},
 212 { ARM::VLD3q32oddPseudo,     ARM::VLD3q32,     true,  false, false, OddDblSpc,  3, 2 ,true},
 213 { ARM::VLD3q32oddPseudo_UPD, ARM::VLD3q32_UPD, true, true, true,  OddDblSpc,  3, 2 ,true},
 214 { ARM::VLD3q8Pseudo_UPD,     ARM::VLD3q8_UPD, true, true, true,  EvenDblSpc, 3, 8 ,true},
 215 { ARM::VLD3q8oddPseudo,      ARM::VLD3q8,      true,  false, false, OddDblSpc,  3, 8 ,true},
 216 { ARM::VLD3q8oddPseudo_UPD,  ARM::VLD3q8_UPD, true, true, true,  OddDblSpc,  3, 8 ,true},
 217
 218 { ARM::VLD4DUPd16Pseudo,     ARM::VLD4DUPd16,     true, false, false, SingleSpc, 4, 4,true},
 219 { ARM::VLD4DUPd16Pseudo_UPD, ARM::VLD4DUPd16_UPD, true, true, true,  SingleSpc, 4, 4,true},
 220 { ARM::VLD4DUPd32Pseudo,     ARM::VLD4DUPd32,     true, false, false, SingleSpc, 4, 2,true},
 221 { ARM::VLD4DUPd32Pseudo_UPD, ARM::VLD4DUPd32_UPD, true, true, true,  SingleSpc, 4, 2,true},
 222 { ARM::VLD4DUPd8Pseudo,      ARM::VLD4DUPd8,      true, false, false, SingleSpc, 4, 8,true},
 223 { ARM::VLD4DUPd8Pseudo_UPD,  ARM::VLD4DUPd8_UPD, true, true, true,  SingleSpc, 4, 8,true},
 224
 225 { ARM::VLD4LNd16Pseudo,     ARM::VLD4LNd16,     true, false, false, SingleSpc,  4, 4 ,true},
 226 { ARM::VLD4LNd16Pseudo_UPD, ARM::VLD4LNd16_UPD, true, true, true,  SingleSpc,  4, 4 ,true},
 227 { ARM::VLD4LNd32Pseudo,     ARM::VLD4LNd32,     true, false, false, SingleSpc,  4, 2 ,true},
 228 { ARM::VLD4LNd32Pseudo_UPD, ARM::VLD4LNd32_UPD, true, true, true,  SingleSpc,  4, 2 ,true},
 229 { ARM::VLD4LNd8Pseudo,      ARM::VLD4LNd8,      true, false, false, SingleSpc,  4, 8 ,true},
 230 { ARM::VLD4LNd8Pseudo_UPD,  ARM::VLD4LNd8_UPD, true, true, true,  SingleSpc,  4, 8 ,true},
 231 { ARM::VLD4LNq16Pseudo,     ARM::VLD4LNq16,     true, false, false, EvenDblSpc, 4, 4 ,true},
 232 { ARM::VLD4LNq16Pseudo_UPD, ARM::VLD4LNq16_UPD, true, true, true,  EvenDblSpc, 4, 4 ,true},
 233 { ARM::VLD4LNq32Pseudo,     ARM::VLD4LNq32,     true, false, false, EvenDblSpc, 4, 2 ,true},
 234 { ARM::VLD4LNq32Pseudo_UPD, ARM::VLD4LNq32_UPD, true, true, true,  EvenDblSpc, 4, 2 ,true},
 235
 236 { ARM::VLD4d16Pseudo,       ARM::VLD4d16,      true,  false, false, SingleSpc,  4, 4 ,true},
 237 { ARM::VLD4d16Pseudo_UPD,   ARM::VLD4d16_UPD, true, true, true,  SingleSpc,  4, 4 ,true},
 238 { ARM::VLD4d32Pseudo,       ARM::VLD4d32,      true,  false, false, SingleSpc,  4, 2 ,true},
 239 { ARM::VLD4d32Pseudo_UPD,   ARM::VLD4d32_UPD, true, true, true,  SingleSpc,  4, 2 ,true},
 240 { ARM::VLD4d8Pseudo,        ARM::VLD4d8,       true,  false, false, SingleSpc,  4, 8 ,true},
 241 { ARM::VLD4d8Pseudo_UPD,    ARM::VLD4d8_UPD, true, true, true,  SingleSpc,  4, 8 ,true},
 242
 243 { ARM::VLD4q16Pseudo_UPD,    ARM::VLD4q16_UPD, true, true, true,  EvenDblSpc, 4, 4 ,true},
 244 { ARM::VLD4q16oddPseudo,     ARM::VLD4q16,     true,  false, false, OddDblSpc,  4, 4 ,true},
 245 { ARM::VLD4q16oddPseudo_UPD, ARM::VLD4q16_UPD, true, true, true,  OddDblSpc,  4, 4 ,true},
 246 { ARM::VLD4q32Pseudo_UPD,    ARM::VLD4q32_UPD, true, true, true,  EvenDblSpc, 4, 2 ,true},
 247 { ARM::VLD4q32oddPseudo,     ARM::VLD4q32,     true,  false, false, OddDblSpc,  4, 2 ,true},
 248 { ARM::VLD4q32oddPseudo_UPD, ARM::VLD4q32_UPD, true, true, true,  OddDblSpc,  4, 2 ,true},
 249 { ARM::VLD4q8Pseudo_UPD,     ARM::VLD4q8_UPD, true, true, true,  EvenDblSpc, 4, 8 ,true},
 250 { ARM::VLD4q8oddPseudo,      ARM::VLD4q8,      true,  false, false, OddDblSpc,  4, 8 ,true},
 251 { ARM::VLD4q8oddPseudo_UPD,  ARM::VLD4q8_UPD, true, true, true,  OddDblSpc,  4, 8 ,true},
 252
 253 { ARM::VST1LNq16Pseudo,     ARM::VST1LNd16,    false, false, false, EvenDblSpc, 1, 4 ,true},
 254 { ARM::VST1LNq16Pseudo_UPD, ARM::VST1LNd16_UPD, false, true, true,  EvenDblSpc, 1, 4 ,true},
 255 { ARM::VST1LNq32Pseudo,     ARM::VST1LNd32,    false, false, false, EvenDblSpc, 1, 2 ,true},
 256 { ARM::VST1LNq32Pseudo_UPD, ARM::VST1LNd32_UPD, false, true, true,  EvenDblSpc, 1, 2 ,true},
 257 { ARM::VST1LNq8Pseudo,      ARM::VST1LNd8,     false, false, false, EvenDblSpc, 1, 8 ,true},
 258 { ARM::VST1LNq8Pseudo_UPD,  ARM::VST1LNd8_UPD, false, true, true,  EvenDblSpc, 1, 8 ,true},
 259
 260 { ARM::VST1d64QPseudo,      ARM::VST1d64Q,     false, false, false, SingleSpc,  4, 1 ,false},
 261 { ARM::VST1d64QPseudoWB_fixed,  ARM::VST1d64Qwb_fixed, false, true, false,  SingleSpc,  4, 1 ,false},
 262 { ARM::VST1d64QPseudoWB_register, ARM::VST1d64Qwb_register, false, true, true,  SingleSpc,  4, 1 ,false},
 263 { ARM::VST1d64TPseudo,      ARM::VST1d64T,     false, false, false, SingleSpc,  3, 1 ,false},
 264 { ARM::VST1d64TPseudoWB_fixed,  ARM::VST1d64Twb_fixed, false, true, false,  SingleSpc,  3, 1 ,false},
 265 { ARM::VST1d64TPseudoWB_register,  ARM::VST1d64Twb_register, false, true, true,  SingleSpc,  3, 1 ,false},
 266
 267 { ARM::VST2LNd16Pseudo,     ARM::VST2LNd16,     false, false, false, SingleSpc, 2, 4 ,true},
 268 { ARM::VST2LNd16Pseudo_UPD, ARM::VST2LNd16_UPD, false, true, true,  SingleSpc, 2, 4 ,true},
 269 { ARM::VST2LNd32Pseudo,     ARM::VST2LNd32,     false, false, false, SingleSpc, 2, 2 ,true},
 270 { ARM::VST2LNd32Pseudo_UPD, ARM::VST2LNd32_UPD, false, true, true,  SingleSpc, 2, 2 ,true},
 271 { ARM::VST2LNd8Pseudo,      ARM::VST2LNd8,      false, false, false, SingleSpc, 2, 8 ,true},
 272 { ARM::VST2LNd8Pseudo_UPD,  ARM::VST2LNd8_UPD, false, true, true,  SingleSpc, 2, 8 ,true},
 273 { ARM::VST2LNq16Pseudo,     ARM::VST2LNq16,     false, false, false, EvenDblSpc, 2, 4,true},
 274 { ARM::VST2LNq16Pseudo_UPD, ARM::VST2LNq16_UPD, false, true, true,  EvenDblSpc, 2, 4,true},
 275 { ARM::VST2LNq32Pseudo,     ARM::VST2LNq32,     false, false, false, EvenDblSpc, 2, 2,true},
 276 { ARM::VST2LNq32Pseudo_UPD, ARM::VST2LNq32_UPD, false, true, true,  EvenDblSpc, 2, 2,true},
 277
 278 { ARM::VST2q16Pseudo,       ARM::VST2q16,      false, false, false, SingleSpc,  4, 4 ,false},
 279 { ARM::VST2q16PseudoWB_fixed,   ARM::VST2q16wb_fixed, false, true, false,  SingleSpc,  4, 4 ,false},
 280 { ARM::VST2q16PseudoWB_register,   ARM::VST2q16wb_register, false, true, true,  SingleSpc,  4, 4 ,false},
 281 { ARM::VST2q32Pseudo,       ARM::VST2q32,      false, false, false, SingleSpc,  4, 2 ,false},
 282 { ARM::VST2q32PseudoWB_fixed,   ARM::VST2q32wb_fixed, false, true, false,  SingleSpc,  4, 2 ,false},
 283 { ARM::VST2q32PseudoWB_register,   ARM::VST2q32wb_register, false, true, true,  SingleSpc,  4, 2 ,false},
 284 { ARM::VST2q8Pseudo,        ARM::VST2q8,       false, false, false, SingleSpc,  4, 8 ,false},
 285 { ARM::VST2q8PseudoWB_fixed,    ARM::VST2q8wb_fixed, false, true, false,  SingleSpc,  4, 8 ,false},
 286 { ARM::VST2q8PseudoWB_register,    ARM::VST2q8wb_register, false, true, true,  SingleSpc,  4, 8 ,false},
 287
 288 { ARM::VST3LNd16Pseudo,     ARM::VST3LNd16,     false, false, false, SingleSpc, 3, 4 ,true},
 289 { ARM::VST3LNd16Pseudo_UPD, ARM::VST3LNd16_UPD, false, true, true,  SingleSpc, 3, 4 ,true},
 290 { ARM::VST3LNd32Pseudo,     ARM::VST3LNd32,     false, false, false, SingleSpc, 3, 2 ,true},
 291 { ARM::VST3LNd32Pseudo_UPD, ARM::VST3LNd32_UPD, false, true, true,  SingleSpc, 3, 2 ,true},
 292 { ARM::VST3LNd8Pseudo,      ARM::VST3LNd8,      false, false, false, SingleSpc, 3, 8 ,true},
 293 { ARM::VST3LNd8Pseudo_UPD,  ARM::VST3LNd8_UPD, false, true, true,  SingleSpc, 3, 8 ,true},
 294 { ARM::VST3LNq16Pseudo,     ARM::VST3LNq16,     false, false, false, EvenDblSpc, 3, 4,true},
 295 { ARM::VST3LNq16Pseudo_UPD, ARM::VST3LNq16_UPD, false, true, true,  EvenDblSpc, 3, 4,true},
 296 { ARM::VST3LNq32Pseudo,     ARM::VST3LNq32,     false, false, false, EvenDblSpc, 3, 2,true},
 297 { ARM::VST3LNq32Pseudo_UPD, ARM::VST3LNq32_UPD, false, true, true,  EvenDblSpc, 3, 2,true},
 298
 299 { ARM::VST3d16Pseudo,       ARM::VST3d16,      false, false, false, SingleSpc,  3, 4 ,true},
 300 { ARM::VST3d16Pseudo_UPD,   ARM::VST3d16_UPD, false, true, true,  SingleSpc,  3, 4 ,true},
 301 { ARM::VST3d32Pseudo,       ARM::VST3d32,      false, false, false, SingleSpc,  3, 2 ,true},
 302 { ARM::VST3d32Pseudo_UPD,   ARM::VST3d32_UPD, false, true, true,  SingleSpc,  3, 2 ,true},
 303 { ARM::VST3d8Pseudo,        ARM::VST3d8,       false, false, false, SingleSpc,  3, 8 ,true},
 304 { ARM::VST3d8Pseudo_UPD,    ARM::VST3d8_UPD, false, true, true,  SingleSpc,  3, 8 ,true},
 305
 306 { ARM::VST3q16Pseudo_UPD,    ARM::VST3q16_UPD, false, true, true,  EvenDblSpc, 3, 4 ,true},
 307 { ARM::VST3q16oddPseudo,     ARM::VST3q16,     false, false, false, OddDblSpc,  3, 4 ,true},
 308 { ARM::VST3q16oddPseudo_UPD, ARM::VST3q16_UPD, false, true, true,  OddDblSpc,  3, 4 ,true},
 309 { ARM::VST3q32Pseudo_UPD,    ARM::VST3q32_UPD, false, true, true,  EvenDblSpc, 3, 2 ,true},
 310 { ARM::VST3q32oddPseudo,     ARM::VST3q32,     false, false, false, OddDblSpc,  3, 2 ,true},
 311 { ARM::VST3q32oddPseudo_UPD, ARM::VST3q32_UPD, false, true, true,  OddDblSpc,  3, 2 ,true},
 312 { ARM::VST3q8Pseudo_UPD,     ARM::VST3q8_UPD, false, true, true,  EvenDblSpc, 3, 8 ,true},
 313 { ARM::VST3q8oddPseudo,      ARM::VST3q8,      false, false, false, OddDblSpc,  3, 8 ,true},
 314 { ARM::VST3q8oddPseudo_UPD,  ARM::VST3q8_UPD, false, true, true,  OddDblSpc,  3, 8 ,true},
 315
 316 { ARM::VST4LNd16Pseudo,     ARM::VST4LNd16,     false, false, false, SingleSpc, 4, 4 ,true},
 317 { ARM::VST4LNd16Pseudo_UPD, ARM::VST4LNd16_UPD, false, true, true,  SingleSpc, 4, 4 ,true},
 318 { ARM::VST4LNd32Pseudo,     ARM::VST4LNd32,     false, false, false, SingleSpc, 4, 2 ,true},
 319 { ARM::VST4LNd32Pseudo_UPD, ARM::VST4LNd32_UPD, false, true, true,  SingleSpc, 4, 2 ,true},
 320 { ARM::VST4LNd8Pseudo,      ARM::VST4LNd8,      false, false, false, SingleSpc, 4, 8 ,true},
 321 { ARM::VST4LNd8Pseudo_UPD,  ARM::VST4LNd8_UPD, false, true, true,  SingleSpc, 4, 8 ,true},
 322 { ARM::VST4LNq16Pseudo,     ARM::VST4LNq16,     false, false, false, EvenDblSpc, 4, 4,true},
 323 { ARM::VST4LNq16Pseudo_UPD, ARM::VST4LNq16_UPD, false, true, true,  EvenDblSpc, 4, 4,true},
 324 { ARM::VST4LNq32Pseudo,     ARM::VST4LNq32,     false, false, false, EvenDblSpc, 4, 2,true},
 325 { ARM::VST4LNq32Pseudo_UPD, ARM::VST4LNq32_UPD, false, true, true,  EvenDblSpc, 4, 2,true},
 326
 327 { ARM::VST4d16Pseudo,       ARM::VST4d16,      false, false, false, SingleSpc,  4, 4 ,true},
 328 { ARM::VST4d16Pseudo_UPD,   ARM::VST4d16_UPD, false, true, true,  SingleSpc,  4, 4 ,true},
 329 { ARM::VST4d32Pseudo,       ARM::VST4d32,      false, false, false, SingleSpc,  4, 2 ,true},
 330 { ARM::VST4d32Pseudo_UPD,   ARM::VST4d32_UPD, false, true, true,  SingleSpc,  4, 2 ,true},
 331 { ARM::VST4d8Pseudo,        ARM::VST4d8,       false, false, false, SingleSpc,  4, 8 ,true},
 332 { ARM::VST4d8Pseudo_UPD,    ARM::VST4d8_UPD, false, true, true,  SingleSpc,  4, 8 ,true},
 333
 334 { ARM::VST4q16Pseudo_UPD,    ARM::VST4q16_UPD, false, true, true,  EvenDblSpc, 4, 4 ,true},
 335 { ARM::VST4q16oddPseudo,     ARM::VST4q16,     false, false, false, OddDblSpc,  4, 4 ,true},
 336 { ARM::VST4q16oddPseudo_UPD, ARM::VST4q16_UPD, false, true, true,  OddDblSpc,  4, 4 ,true},
 337 { ARM::VST4q32Pseudo_UPD,    ARM::VST4q32_UPD, false, true, true,  EvenDblSpc, 4, 2 ,true},
 338 { ARM::VST4q32oddPseudo,     ARM::VST4q32,     false, false, false, OddDblSpc,  4, 2 ,true},
 339 { ARM::VST4q32oddPseudo_UPD, ARM::VST4q32_UPD, false, true, true,  OddDblSpc,  4, 2 ,true},
 340 { ARM::VST4q8Pseudo_UPD,     ARM::VST4q8_UPD, false, true, true,  EvenDblSpc, 4, 8 ,true},
 341 { ARM::VST4q8oddPseudo,      ARM::VST4q8,      false, false, false, OddDblSpc,  4, 8 ,true},
 342 { ARM::VST4q8oddPseudo_UPD,  ARM::VST4q8_UPD, false, true, true,  OddDblSpc,  4, 8 ,true}
 343 };
 344
 345 /// LookupNEONLdSt - Search the NEONLdStTable for information about a NEON
 346 /// load or store pseudo instruction.
 347 static const NEONLdStTableEntry *LookupNEONLdSt(unsigned Opcode) {
 348   unsigned NumEntries = array_lengthof(NEONLdStTable);
 349
 350 #ifndef NDEBUG
 351   // Make sure the table is sorted.
 352   static bool TableChecked = false;
 353   if (!TableChecked) {
 354     for (unsigned i = 0; i != NumEntries-1; ++i)
 355       assert(NEONLdStTable[i] < NEONLdStTable[i+1] &&
 356              "NEONLdStTable is not sorted!");
 357     TableChecked = true;
 358   }
 359 #endif
 360
 361   const NEONLdStTableEntry *I =
 362     std::lower_bound(NEONLdStTable, NEONLdStTable + NumEntries, Opcode);
 363   if (I != NEONLdStTable + NumEntries && I->PseudoOpc == Opcode)
 364     return I;
 365   return NULL;
 366 }
 367
 368 /// GetDSubRegs - Get 4 D subregisters of a Q, QQ, or QQQQ register,
 369 /// corresponding to the specified register spacing.  Not all of the results
 370 /// are necessarily valid, e.g., a Q register only has 2 D subregisters.
 371 static void GetDSubRegs(unsigned Reg, NEONRegSpacing RegSpc,
 372                         const TargetRegisterInfo *TRI, unsigned &D0,
 373                         unsigned &D1, unsigned &D2, unsigned &D3) {
 374   if (RegSpc == SingleSpc) {
 375     D0 = TRI->getSubReg(Reg, ARM::dsub_0);
 376     D1 = TRI->getSubReg(Reg, ARM::dsub_1);
 377     D2 = TRI->getSubReg(Reg, ARM::dsub_2);
 378     D3 = TRI->getSubReg(Reg, ARM::dsub_3);
 379   } else if (RegSpc == EvenDblSpc) {
 380     D0 = TRI->getSubReg(Reg, ARM::dsub_0);
 381     D1 = TRI->getSubReg(Reg, ARM::dsub_2);
 382     D2 = TRI->getSubReg(Reg, ARM::dsub_4);
 383     D3 = TRI->getSubReg(Reg, ARM::dsub_6);
 384   } else {
 385     assert(RegSpc == OddDblSpc && "unknown register spacing");
 386     D0 = TRI->getSubReg(Reg, ARM::dsub_1);
 387     D1 = TRI->getSubReg(Reg, ARM::dsub_3);
 388     D2 = TRI->getSubReg(Reg, ARM::dsub_5);
 389     D3 = TRI->getSubReg(Reg, ARM::dsub_7);
 390   }
 391 }
 392
 393 /// ExpandVLD - Translate VLD pseudo instructions with Q, QQ or QQQQ register
 394 /// operands to real VLD instructions with D register operands.
 395 void ARMExpandPseudo::ExpandVLD(MachineBasicBlock::iterator &MBBI) {
 396   MachineInstr &MI = *MBBI;
 397   MachineBasicBlock &MBB = *MI.getParent();
 398
 399   const NEONLdStTableEntry *TableEntry = LookupNEONLdSt(MI.getOpcode());
 400   assert(TableEntry && TableEntry->IsLoad && "NEONLdStTable lookup failed");
 401   NEONRegSpacing RegSpc = TableEntry->RegSpacing;
 402   unsigned NumRegs = TableEntry->NumRegs;
 403
 404   MachineInstrBuilder MIB = BuildMI(MBB, MBBI, MI.getDebugLoc(),
 405                                     TII->get(TableEntry->RealOpc));
 406   unsigned OpIdx = 0;
 407
 408   bool DstIsDead = MI.getOperand(OpIdx).isDead();
 409   unsigned DstReg = MI.getOperand(OpIdx++).getReg();
 410   unsigned D0, D1, D2, D3;
 411   GetDSubRegs(DstReg, RegSpc, TRI, D0, D1, D2, D3);
 412   MIB.addReg(D0, RegState::Define | getDeadRegState(DstIsDead));
 413   if (NumRegs > 1 && TableEntry->copyAllListRegs)
 414     MIB.addReg(D1, RegState::Define | getDeadRegState(DstIsDead));
 415   if (NumRegs > 2 && TableEntry->copyAllListRegs)
 416     MIB.addReg(D2, RegState::Define | getDeadRegState(DstIsDead));
 417   if (NumRegs > 3 && TableEntry->copyAllListRegs)
 418     MIB.addReg(D3, RegState::Define | getDeadRegState(DstIsDead));
 419
 420   if (TableEntry->isUpdating)
 421     MIB.addOperand(MI.getOperand(OpIdx++));
 422
 423   // Copy the addrmode6 operands.
 424   MIB.addOperand(MI.getOperand(OpIdx++));
 425   MIB.addOperand(MI.getOperand(OpIdx++));
 426   // Copy the am6offset operand.
 427   if (TableEntry->hasWritebackOperand)
 428     MIB.addOperand(MI.getOperand(OpIdx++));
 429
 430   // For an instruction writing double-spaced subregs, the pseudo instruction
 431   // has an extra operand that is a use of the super-register.  Record the
 432   // operand index and skip over it.
 433   unsigned SrcOpIdx = 0;
 434   if (RegSpc == EvenDblSpc || RegSpc == OddDblSpc)
 435     SrcOpIdx = OpIdx++;
 436
 437   // Copy the predicate operands.
 438   MIB.addOperand(MI.getOperand(OpIdx++));
 439   MIB.addOperand(MI.getOperand(OpIdx++));
 440
 441   // Copy the super-register source operand used for double-spaced subregs over
 442   // to the new instruction as an implicit operand.
 443   if (SrcOpIdx != 0) {
 444     MachineOperand MO = MI.getOperand(SrcOpIdx);
 445     MO.setImplicit(true);
 446     MIB.addOperand(MO);
 447   }
 448   // Add an implicit def for the super-register.
 449   MIB.addReg(DstReg, RegState::ImplicitDefine | getDeadRegState(DstIsDead));
 450   TransferImpOps(MI, MIB, MIB);
 451
 452   // Transfer memoperands.
 453   MIB->setMemRefs(MI.memoperands_begin(), MI.memoperands_end());
 454
 455   MI.eraseFromParent();
 456 }
 457
 458 /// ExpandVST - Translate VST pseudo instructions with Q, QQ or QQQQ register
 459 /// operands to real VST instructions with D register operands.
 460 void ARMExpandPseudo::ExpandVST(MachineBasicBlock::iterator &MBBI) {
 461   MachineInstr &MI = *MBBI;
 462   MachineBasicBlock &MBB = *MI.getParent();
 463
 464   const NEONLdStTableEntry *TableEntry = LookupNEONLdSt(MI.getOpcode());
 465   assert(TableEntry && !TableEntry->IsLoad && "NEONLdStTable lookup failed");
 466   NEONRegSpacing RegSpc = TableEntry->RegSpacing;
 467   unsigned NumRegs = TableEntry->NumRegs;
 468
 469   MachineInstrBuilder MIB = BuildMI(MBB, MBBI, MI.getDebugLoc(),
 470                                     TII->get(TableEntry->RealOpc));
 471   unsigned OpIdx = 0;
 472   if (TableEntry->isUpdating)
 473     MIB.addOperand(MI.getOperand(OpIdx++));
 474
 475   // Copy the addrmode6 operands.
 476   MIB.addOperand(MI.getOperand(OpIdx++));
 477   MIB.addOperand(MI.getOperand(OpIdx++));
 478   // Copy the am6offset operand.
 479   if (TableEntry->hasWritebackOperand)
 480     MIB.addOperand(MI.getOperand(OpIdx++));
 481
 482   bool SrcIsKill = MI.getOperand(OpIdx).isKill();
 483   unsigned SrcReg = MI.getOperand(OpIdx++).getReg();
 484   unsigned D0, D1, D2, D3;
 485   GetDSubRegs(SrcReg, RegSpc, TRI, D0, D1, D2, D3);
 486   MIB.addReg(D0);
 487   if (NumRegs > 1 && TableEntry->copyAllListRegs)
 488     MIB.addReg(D1);
 489   if (NumRegs > 2 && TableEntry->copyAllListRegs)
 490     MIB.addReg(D2);
 491   if (NumRegs > 3 && TableEntry->copyAllListRegs)
 492     MIB.addReg(D3);
 493
 494   // Copy the predicate operands.
 495   MIB.addOperand(MI.getOperand(OpIdx++));
 496   MIB.addOperand(MI.getOperand(OpIdx++));
 497
 498   if (SrcIsKill) // Add an implicit kill for the super-reg.
 499     MIB->addRegisterKilled(SrcReg, TRI, true);
 500   TransferImpOps(MI, MIB, MIB);
 501
 502   // Transfer memoperands.
 503   MIB->setMemRefs(MI.memoperands_begin(), MI.memoperands_end());
 504
 505   MI.eraseFromParent();
 506 }
 507
 508 /// ExpandLaneOp - Translate VLD*LN and VST*LN instructions with Q, QQ or QQQQ
 509 /// register operands to real instructions with D register operands.
 510 void ARMExpandPseudo::ExpandLaneOp(MachineBasicBlock::iterator &MBBI) {
 511   MachineInstr &MI = *MBBI;
 512   MachineBasicBlock &MBB = *MI.getParent();
 513
 514   const NEONLdStTableEntry *TableEntry = LookupNEONLdSt(MI.getOpcode());
 515   assert(TableEntry && "NEONLdStTable lookup failed");
 516   NEONRegSpacing RegSpc = TableEntry->RegSpacing;
 517   unsigned NumRegs = TableEntry->NumRegs;
 518   unsigned RegElts = TableEntry->RegElts;
 519
 520   MachineInstrBuilder MIB = BuildMI(MBB, MBBI, MI.getDebugLoc(),
 521                                     TII->get(TableEntry->RealOpc));
 522   unsigned OpIdx = 0;
 523   // The lane operand is always the 3rd from last operand, before the 2
 524   // predicate operands.
 525   unsigned Lane = MI.getOperand(MI.getDesc().getNumOperands() - 3).getImm();
 526
 527   // Adjust the lane and spacing as needed for Q registers.
 528   assert(RegSpc != OddDblSpc && "unexpected register spacing for VLD/VST-lane");
 529   if (RegSpc == EvenDblSpc && Lane >= RegElts) {
 530     RegSpc = OddDblSpc;
 531     Lane -= RegElts;
 532   }
 533   assert(Lane < RegElts && "out of range lane for VLD/VST-lane");
 534
 535   unsigned D0 = 0, D1 = 0, D2 = 0, D3 = 0;
 536   unsigned DstReg = 0;
 537   bool DstIsDead = false;
 538   if (TableEntry->IsLoad) {
 539     DstIsDead = MI.getOperand(OpIdx).isDead();
 540     DstReg = MI.getOperand(OpIdx++).getReg();
 541     GetDSubRegs(DstReg, RegSpc, TRI, D0, D1, D2, D3);
 542     MIB.addReg(D0, RegState::Define | getDeadRegState(DstIsDead));
 543     if (NumRegs > 1)
 544       MIB.addReg(D1, RegState::Define | getDeadRegState(DstIsDead));
 545     if (NumRegs > 2)
 546       MIB.addReg(D2, RegState::Define | getDeadRegState(DstIsDead));
 547     if (NumRegs > 3)
 548       MIB.addReg(D3, RegState::Define | getDeadRegState(DstIsDead));
 549   }
 550
 551   if (TableEntry->isUpdating)
 552     MIB.addOperand(MI.getOperand(OpIdx++));
 553
 554   // Copy the addrmode6 operands.
 555   MIB.addOperand(MI.getOperand(OpIdx++));
 556   MIB.addOperand(MI.getOperand(OpIdx++));
 557   // Copy the am6offset operand.
 558   if (TableEntry->hasWritebackOperand)
 559     MIB.addOperand(MI.getOperand(OpIdx++));
 560
 561   // Grab the super-register source.
 562   MachineOperand MO = MI.getOperand(OpIdx++);
 563   if (!TableEntry->IsLoad)
 564     GetDSubRegs(MO.getReg(), RegSpc, TRI, D0, D1, D2, D3);
 565
 566   // Add the subregs as sources of the new instruction.
 567   unsigned SrcFlags = (getUndefRegState(MO.isUndef()) |
 568                        getKillRegState(MO.isKill()));
 569   MIB.addReg(D0, SrcFlags);
 570   if (NumRegs > 1)
 571     MIB.addReg(D1, SrcFlags);
 572   if (NumRegs > 2)
 573     MIB.addReg(D2, SrcFlags);
 574   if (NumRegs > 3)
 575     MIB.addReg(D3, SrcFlags);
 576
 577   // Add the lane number operand.
 578   MIB.addImm(Lane);
 579   OpIdx += 1;
 580
 581   // Copy the predicate operands.
 582   MIB.addOperand(MI.getOperand(OpIdx++));
 583   MIB.addOperand(MI.getOperand(OpIdx++));
 584
 585   // Copy the super-register source to be an implicit source.
 586   MO.setImplicit(true);
 587   MIB.addOperand(MO);
 588   if (TableEntry->IsLoad)
 589     // Add an implicit def for the super-register.
 590     MIB.addReg(DstReg, RegState::ImplicitDefine | getDeadRegState(DstIsDead));
 591   TransferImpOps(MI, MIB, MIB);
 592   // Transfer memoperands.
 593   MIB->setMemRefs(MI.memoperands_begin(), MI.memoperands_end());
 594   MI.eraseFromParent();
 595 }
 596
 597 /// ExpandVTBL - Translate VTBL and VTBX pseudo instructions with Q or QQ
 598 /// register operands to real instructions with D register operands.
 599 void ARMExpandPseudo::ExpandVTBL(MachineBasicBlock::iterator &MBBI,
 600                                  unsigned Opc, bool IsExt) {
 601   MachineInstr &MI = *MBBI;
 602   MachineBasicBlock &MBB = *MI.getParent();
 603
 604   MachineInstrBuilder MIB = BuildMI(MBB, MBBI, MI.getDebugLoc(), TII->get(Opc));
 605   unsigned OpIdx = 0;
 606
 607   // Transfer the destination register operand.
 608   MIB.addOperand(MI.getOperand(OpIdx++));
 609   if (IsExt)
 610     MIB.addOperand(MI.getOperand(OpIdx++));
 611
 612   bool SrcIsKill = MI.getOperand(OpIdx).isKill();
 613   unsigned SrcReg = MI.getOperand(OpIdx++).getReg();
 614   unsigned D0, D1, D2, D3;
 615   GetDSubRegs(SrcReg, SingleSpc, TRI, D0, D1, D2, D3);
 616   MIB.addReg(D0);
 617
 618   // Copy the other source register operand.
 619   MIB.addOperand(MI.getOperand(OpIdx++));
 620
 621   // Copy the predicate operands.
 622   MIB.addOperand(MI.getOperand(OpIdx++));
 623   MIB.addOperand(MI.getOperand(OpIdx++));
 624
 625   if (SrcIsKill)  // Add an implicit kill for the super-reg.
 626     MIB->addRegisterKilled(SrcReg, TRI, true);
 627   TransferImpOps(MI, MIB, MIB);
 628   MI.eraseFromParent();
 629 }
 630
 631 void ARMExpandPseudo::ExpandMOV32BitImm(MachineBasicBlock &MBB,
 632                                         MachineBasicBlock::iterator &MBBI) {
 633   MachineInstr &MI = *MBBI;
 634   unsigned Opcode = MI.getOpcode();
 635   unsigned PredReg = 0;
 636   ARMCC::CondCodes Pred = llvm::getInstrPredicate(&MI, PredReg);
 637   unsigned DstReg = MI.getOperand(0).getReg();
 638   bool DstIsDead = MI.getOperand(0).isDead();
 639   bool isCC = Opcode == ARM::MOVCCi32imm || Opcode == ARM::t2MOVCCi32imm;
 640   const MachineOperand &MO = MI.getOperand(isCC ? 2 : 1);
 641   MachineInstrBuilder LO16, HI16;
 642
 643   if (!STI->hasV6T2Ops() &&
 644       (Opcode == ARM::MOVi32imm || Opcode == ARM::MOVCCi32imm)) {
 645     // Expand into a movi + orr.
 646     LO16 = BuildMI(MBB, MBBI, MI.getDebugLoc(), TII->get(ARM::MOVi), DstReg);
 647     HI16 = BuildMI(MBB, MBBI, MI.getDebugLoc(), TII->get(ARM::ORRri))
 648       .addReg(DstReg, RegState::Define | getDeadRegState(DstIsDead))
 649       .addReg(DstReg);
 650
 651     assert (MO.isImm() && "MOVi32imm w/ non-immediate source operand!");
 652     unsigned ImmVal = (unsigned)MO.getImm();
 653     unsigned SOImmValV1 = ARM_AM::getSOImmTwoPartFirst(ImmVal);
 654     unsigned SOImmValV2 = ARM_AM::getSOImmTwoPartSecond(ImmVal);
 655     LO16 = LO16.addImm(SOImmValV1);
 656     HI16 = HI16.addImm(SOImmValV2);
 657     LO16->setMemRefs(MI.memoperands_begin(), MI.memoperands_end());
 658     HI16->setMemRefs(MI.memoperands_begin(), MI.memoperands_end());
 659     LO16.addImm(Pred).addReg(PredReg).addReg(0);
 660     HI16.addImm(Pred).addReg(PredReg).addReg(0);
 661     TransferImpOps(MI, LO16, HI16);
 662     MI.eraseFromParent();
 663     return;
 664   }
 665
 666   unsigned LO16Opc = 0;
 667   unsigned HI16Opc = 0;
 668   if (Opcode == ARM::t2MOVi32imm || Opcode == ARM::t2MOVCCi32imm) {
 669     LO16Opc = ARM::t2MOVi16;
 670     HI16Opc = ARM::t2MOVTi16;
 671   } else {
 672     LO16Opc = ARM::MOVi16;
 673     HI16Opc = ARM::MOVTi16;
 674   }
 675
 676   LO16 = BuildMI(MBB, MBBI, MI.getDebugLoc(), TII->get(LO16Opc), DstReg);
 677   HI16 = BuildMI(MBB, MBBI, MI.getDebugLoc(), TII->get(HI16Opc))
 678     .addReg(DstReg, RegState::Define | getDeadRegState(DstIsDead))
 679     .addReg(DstReg);
 680
 681   if (MO.isImm()) {
 682     unsigned Imm = MO.getImm();
 683     unsigned Lo16 = Imm & 0xffff;
 684     unsigned Hi16 = (Imm >> 16) & 0xffff;
 685     LO16 = LO16.addImm(Lo16);
 686     HI16 = HI16.addImm(Hi16);
 687   } else {
 688     const GlobalValue *GV = MO.getGlobal();
 689     unsigned TF = MO.getTargetFlags();
 690     LO16 = LO16.addGlobalAddress(GV, MO.getOffset(), TF | ARMII::MO_LO16);
 691     HI16 = HI16.addGlobalAddress(GV, MO.getOffset(), TF | ARMII::MO_HI16);
 692   }
 693
 694   LO16->setMemRefs(MI.memoperands_begin(), MI.memoperands_end());
 695   HI16->setMemRefs(MI.memoperands_begin(), MI.memoperands_end());
 696   LO16.addImm(Pred).addReg(PredReg);
 697   HI16.addImm(Pred).addReg(PredReg);
 698
 699   TransferImpOps(MI, LO16, HI16);
 700   MI.eraseFromParent();
 701 }
 702
 703 bool ARMExpandPseudo::ExpandMI(MachineBasicBlock &MBB,
 704                                MachineBasicBlock::iterator MBBI) {
 705   MachineInstr &MI = *MBBI;
 706   unsigned Opcode = MI.getOpcode();
 707   switch (Opcode) {
 708     default:
 709       return false;
 710     case ARM::VMOVScc:
 711     case ARM::VMOVDcc: {
 712       unsigned newOpc = Opcode == ARM::VMOVScc ? ARM::VMOVS : ARM::VMOVD;
 713       BuildMI(MBB, MBBI, MI.getDebugLoc(), TII->get(newOpc),
 714               MI.getOperand(1).getReg())
 715         .addReg(MI.getOperand(2).getReg(),
 716                 getKillRegState(MI.getOperand(2).isKill()))
 717         .addImm(MI.getOperand(3).getImm()) // 'pred'
 718         .addReg(MI.getOperand(4).getReg());
 719
 720       MI.eraseFromParent();
 721       return true;
 722     }
 723     case ARM::t2MOVCCr:
 724     case ARM::MOVCCr: {
 725       unsigned Opc = AFI->isThumbFunction() ? ARM::t2MOVr : ARM::MOVr;
 726       BuildMI(MBB, MBBI, MI.getDebugLoc(), TII->get(Opc),
 727               MI.getOperand(1).getReg())
 728         .addReg(MI.getOperand(2).getReg(),
 729                 getKillRegState(MI.getOperand(2).isKill()))
 730         .addImm(MI.getOperand(3).getImm()) // 'pred'
 731         .addReg(MI.getOperand(4).getReg())
 732         .addReg(0); // 's' bit
 733
 734       MI.eraseFromParent();
 735       return true;
 736     }
 737     case ARM::MOVCCsi: {
 738       BuildMI(MBB, MBBI, MI.getDebugLoc(), TII->get(ARM::MOVsi),
 739               (MI.getOperand(1).getReg()))
 740         .addReg(MI.getOperand(2).getReg(),
 741                 getKillRegState(MI.getOperand(2).isKill()))
 742         .addImm(MI.getOperand(3).getImm())
 743         .addImm(MI.getOperand(4).getImm()) // 'pred'
 744         .addReg(MI.getOperand(5).getReg())
 745         .addReg(0); // 's' bit
 746
 747       MI.eraseFromParent();
 748       return true;
 749     }
 750
 751     case ARM::MOVCCsr: {
 752       BuildMI(MBB, MBBI, MI.getDebugLoc(), TII->get(ARM::MOVsr),
 753               (MI.getOperand(1).getReg()))
 754         .addReg(MI.getOperand(2).getReg(),
 755                 getKillRegState(MI.getOperand(2).isKill()))
 756         .addReg(MI.getOperand(3).getReg(),
 757                 getKillRegState(MI.getOperand(3).isKill()))
 758         .addImm(MI.getOperand(4).getImm())
 759         .addImm(MI.getOperand(5).getImm()) // 'pred'
 760         .addReg(MI.getOperand(6).getReg())
 761         .addReg(0); // 's' bit
 762
 763       MI.eraseFromParent();
 764       return true;
 765     }
 766     case ARM::MOVCCi16: {
 767       BuildMI(MBB, MBBI, MI.getDebugLoc(), TII->get(ARM::MOVi16),
 768               MI.getOperand(1).getReg())
 769         .addImm(MI.getOperand(2).getImm())
 770         .addImm(MI.getOperand(3).getImm()) // 'pred'
 771         .addReg(MI.getOperand(4).getReg());
 772
 773       MI.eraseFromParent();
 774       return true;
 775     }
 776     case ARM::t2MOVCCi:
 777     case ARM::MOVCCi: {
 778       unsigned Opc = AFI->isThumbFunction() ? ARM::t2MOVi : ARM::MOVi;
 779       BuildMI(MBB, MBBI, MI.getDebugLoc(), TII->get(Opc),
 780               MI.getOperand(1).getReg())
 781         .addImm(MI.getOperand(2).getImm())
 782         .addImm(MI.getOperand(3).getImm()) // 'pred'
 783         .addReg(MI.getOperand(4).getReg())
 784         .addReg(0); // 's' bit
 785
 786       MI.eraseFromParent();
 787       return true;
 788     }
 789     case ARM::MVNCCi: {
 790       BuildMI(MBB, MBBI, MI.getDebugLoc(), TII->get(ARM::MVNi),
 791               MI.getOperand(1).getReg())
 792         .addImm(MI.getOperand(2).getImm())
 793         .addImm(MI.getOperand(3).getImm()) // 'pred'
 794         .addReg(MI.getOperand(4).getReg())
 795         .addReg(0); // 's' bit
 796
 797       MI.eraseFromParent();
 798       return true;
 799     }
 800     case ARM::Int_eh_sjlj_dispatchsetup:
 801     case ARM::Int_eh_sjlj_dispatchsetup_nofp:
 802     case ARM::tInt_eh_sjlj_dispatchsetup: {
 803       MachineFunction &MF = *MI.getParent()->getParent();
 804       const ARMBaseInstrInfo *AII =
 805         static_cast<const ARMBaseInstrInfo*>(TII);
 806       const ARMBaseRegisterInfo &RI = AII->getRegisterInfo();
 807       // For functions using a base pointer, we rematerialize it (via the frame
 808       // pointer) here since eh.sjlj.setjmp and eh.sjlj.longjmp don't do it
 809       // for us. Otherwise, expand to nothing.
 810       if (RI.hasBasePointer(MF)) {
 811         int32_t NumBytes = AFI->getFramePtrSpillOffset();
 812         unsigned FramePtr = RI.getFrameRegister(MF);
 813         assert(MF.getTarget().getFrameLowering()->hasFP(MF) &&
 814                "base pointer without frame pointer?");
 815
 816         if (AFI->isThumb2Function()) {
 817           llvm::emitT2RegPlusImmediate(MBB, MBBI, MI.getDebugLoc(), ARM::R6,
 818                                        FramePtr, -NumBytes, ARMCC::AL, 0, *TII);
 819         } else if (AFI->isThumbFunction()) {
 820           llvm::emitThumbRegPlusImmediate(MBB, MBBI, MI.getDebugLoc(), ARM::R6,
 821                                           FramePtr, -NumBytes, *TII, RI);
 822         } else {
 823           llvm::emitARMRegPlusImmediate(MBB, MBBI, MI.getDebugLoc(), ARM::R6,
 824                                         FramePtr, -NumBytes, ARMCC::AL, 0,
 825                                         *TII);
 826         }
 827         // If there's dynamic realignment, adjust for it.
 828         if (RI.needsStackRealignment(MF)) {
 829           MachineFrameInfo  *MFI = MF.getFrameInfo();
 830           unsigned MaxAlign = MFI->getMaxAlignment();
 831           assert (!AFI->isThumb1OnlyFunction());
 832           // Emit bic r6, r6, MaxAlign
 833           unsigned bicOpc = AFI->isThumbFunction() ?
 834             ARM::t2BICri : ARM::BICri;
 835           AddDefaultCC(AddDefaultPred(BuildMI(MBB, MBBI, MI.getDebugLoc(),
 836                                               TII->get(bicOpc), ARM::R6)
 837                                       .addReg(ARM::R6, RegState::Kill)
 838                                       .addImm(MaxAlign-1)));
 839         }
 840
 841       }
 842       MI.eraseFromParent();
 843       return true;
 844     }
 845
 846     case ARM::MOVsrl_flag:
 847     case ARM::MOVsra_flag: {
 848       // These are just fancy MOVs insructions.
 849       AddDefaultPred(BuildMI(MBB, MBBI, MI.getDebugLoc(), TII->get(ARM::MOVsi),
 850                              MI.getOperand(0).getReg())
 851                      .addOperand(MI.getOperand(1))
 852                      .addImm(ARM_AM::getSORegOpc((Opcode == ARM::MOVsrl_flag ?
 853                                                   ARM_AM::lsr : ARM_AM::asr),
 854                                                  1)))
 855         .addReg(ARM::CPSR, RegState::Define);
 856       MI.eraseFromParent();
 857       return true;
 858     }
 859     case ARM::RRX: {
 860       // This encodes as "MOVs Rd, Rm, rrx
 861       MachineInstrBuilder MIB =
 862         AddDefaultPred(BuildMI(MBB, MBBI, MI.getDebugLoc(),TII->get(ARM::MOVsi),
 863                                MI.getOperand(0).getReg())
 864                        .addOperand(MI.getOperand(1))
 865                        .addImm(ARM_AM::getSORegOpc(ARM_AM::rrx, 0)))
 866         .addReg(0);
 867       TransferImpOps(MI, MIB, MIB);
 868       MI.eraseFromParent();
 869       return true;
 870     }
 871     case ARM::tTPsoft:
 872     case ARM::TPsoft: {
 873       MachineInstrBuilder MIB =
 874         BuildMI(MBB, MBBI, MI.getDebugLoc(),
 875                 TII->get(Opcode == ARM::tTPsoft ? ARM::tBL : ARM::BL))
 876         .addExternalSymbol("__aeabi_read_tp", 0);
 877
 878       MIB->setMemRefs(MI.memoperands_begin(), MI.memoperands_end());
 879       TransferImpOps(MI, MIB, MIB);
 880       MI.eraseFromParent();
 881       return true;
 882     }
 883     case ARM::tLDRpci_pic:
 884     case ARM::t2LDRpci_pic: {
 885       unsigned NewLdOpc = (Opcode == ARM::tLDRpci_pic)
 886         ? ARM::tLDRpci : ARM::t2LDRpci;
 887       unsigned DstReg = MI.getOperand(0).getReg();
 888       bool DstIsDead = MI.getOperand(0).isDead();
 889       MachineInstrBuilder MIB1 =
 890         AddDefaultPred(BuildMI(MBB, MBBI, MI.getDebugLoc(),
 891                                TII->get(NewLdOpc), DstReg)
 892                        .addOperand(MI.getOperand(1)));
 893       MIB1->setMemRefs(MI.memoperands_begin(), MI.memoperands_end());
 894       MachineInstrBuilder MIB2 = BuildMI(MBB, MBBI, MI.getDebugLoc(),
 895                                          TII->get(ARM::tPICADD))
 896         .addReg(DstReg, RegState::Define | getDeadRegState(DstIsDead))
 897         .addReg(DstReg)
 898         .addOperand(MI.getOperand(2));
 899       TransferImpOps(MI, MIB1, MIB2);
 900       MI.eraseFromParent();
 901       return true;
 902     }
 903
 904     case ARM::MOV_ga_dyn:
 905     case ARM::MOV_ga_pcrel:
 906     case ARM::MOV_ga_pcrel_ldr:
 907     case ARM::t2MOV_ga_dyn:
 908     case ARM::t2MOV_ga_pcrel: {
 909       // Expand into movw + movw. Also "add pc" / ldr [pc] in PIC mode.
 910       unsigned LabelId = AFI->createPICLabelUId();
 911       unsigned DstReg = MI.getOperand(0).getReg();
 912       bool DstIsDead = MI.getOperand(0).isDead();
 913       const MachineOperand &MO1 = MI.getOperand(1);
 914       const GlobalValue *GV = MO1.getGlobal();
 915       unsigned TF = MO1.getTargetFlags();
 916       bool isARM = (Opcode != ARM::t2MOV_ga_pcrel && Opcode!=ARM::t2MOV_ga_dyn);
 917       bool isPIC = (Opcode != ARM::MOV_ga_dyn && Opcode != ARM::t2MOV_ga_dyn);
 918       unsigned LO16Opc = isARM ? ARM::MOVi16_ga_pcrel : ARM::t2MOVi16_ga_pcrel;
 919       unsigned HI16Opc = isARM ? ARM::MOVTi16_ga_pcrel :ARM::t2MOVTi16_ga_pcrel;
 920       unsigned LO16TF = isPIC
 921         ? ARMII::MO_LO16_NONLAZY_PIC : ARMII::MO_LO16_NONLAZY;
 922       unsigned HI16TF = isPIC
 923         ? ARMII::MO_HI16_NONLAZY_PIC : ARMII::MO_HI16_NONLAZY;
 924       unsigned PICAddOpc = isARM
 925         ? (Opcode == ARM::MOV_ga_pcrel_ldr ? ARM::PICLDR : ARM::PICADD)
 926         : ARM::tPICADD;
 927       MachineInstrBuilder MIB1 = BuildMI(MBB, MBBI, MI.getDebugLoc(),
 928                                          TII->get(LO16Opc), DstReg)
 929         .addGlobalAddress(GV, MO1.getOffset(), TF | LO16TF)
 930         .addImm(LabelId);
 931       MachineInstrBuilder MIB2 = BuildMI(MBB, MBBI, MI.getDebugLoc(),
 932                                          TII->get(HI16Opc), DstReg)
 933         .addReg(DstReg)
 934         .addGlobalAddress(GV, MO1.getOffset(), TF | HI16TF)
 935         .addImm(LabelId);
 936       if (!isPIC) {
 937         TransferImpOps(MI, MIB1, MIB2);
 938         MI.eraseFromParent();
 939         return true;
 940       }
 941
 942       MachineInstrBuilder MIB3 = BuildMI(MBB, MBBI, MI.getDebugLoc(),
 943                                          TII->get(PICAddOpc))
 944         .addReg(DstReg, RegState::Define | getDeadRegState(DstIsDead))
 945         .addReg(DstReg).addImm(LabelId);
 946       if (isARM) {
 947         AddDefaultPred(MIB3);
 948         if (Opcode == ARM::MOV_ga_pcrel_ldr)
 949           MIB2->setMemRefs(MI.memoperands_begin(), MI.memoperands_end());
 950       }
 951       TransferImpOps(MI, MIB1, MIB3);
 952       MI.eraseFromParent();
 953       return true;
 954     }
 955
 956     case ARM::MOVi32imm:
 957     case ARM::MOVCCi32imm:
 958     case ARM::t2MOVi32imm:
 959     case ARM::t2MOVCCi32imm:
 960       ExpandMOV32BitImm(MBB, MBBI);
 961       return true;
 962
 963     case ARM::VLDMQIA: {
 964       unsigned NewOpc = ARM::VLDMDIA;
 965       MachineInstrBuilder MIB =
 966         BuildMI(MBB, MBBI, MI.getDebugLoc(), TII->get(NewOpc));
 967       unsigned OpIdx = 0;
 968
 969       // Grab the Q register destination.
 970       bool DstIsDead = MI.getOperand(OpIdx).isDead();
 971       unsigned DstReg = MI.getOperand(OpIdx++).getReg();
 972
 973       // Copy the source register.
 974       MIB.addOperand(MI.getOperand(OpIdx++));
 975
 976       // Copy the predicate operands.
 977       MIB.addOperand(MI.getOperand(OpIdx++));
 978       MIB.addOperand(MI.getOperand(OpIdx++));
 979
 980       // Add the destination operands (D subregs).
 981       unsigned D0 = TRI->getSubReg(DstReg, ARM::dsub_0);
 982       unsigned D1 = TRI->getSubReg(DstReg, ARM::dsub_1);
 983       MIB.addReg(D0, RegState::Define | getDeadRegState(DstIsDead))
 984         .addReg(D1, RegState::Define | getDeadRegState(DstIsDead));
 985
 986       // Add an implicit def for the super-register.
 987       MIB.addReg(DstReg, RegState::ImplicitDefine | getDeadRegState(DstIsDead));
 988       TransferImpOps(MI, MIB, MIB);
 989       MIB.setMemRefs(MI.memoperands_begin(), MI.memoperands_end());
 990       MI.eraseFromParent();
 991       return true;
 992     }
 993
 994     case ARM::VSTMQIA: {
 995       unsigned NewOpc = ARM::VSTMDIA;
 996       MachineInstrBuilder MIB =
 997         BuildMI(MBB, MBBI, MI.getDebugLoc(), TII->get(NewOpc));
 998       unsigned OpIdx = 0;
 999
1000       // Grab the Q register source.
1001       bool SrcIsKill = MI.getOperand(OpIdx).isKill();
1002       unsigned SrcReg = MI.getOperand(OpIdx++).getReg();
1003
1004       // Copy the destination register.
1005       MIB.addOperand(MI.getOperand(OpIdx++));
1006
1007       // Copy the predicate operands.
1008       MIB.addOperand(MI.getOperand(OpIdx++));
1009       MIB.addOperand(MI.getOperand(OpIdx++));
1010
1011       // Add the source operands (D subregs).
1012       unsigned D0 = TRI->getSubReg(SrcReg, ARM::dsub_0);
1013       unsigned D1 = TRI->getSubReg(SrcReg, ARM::dsub_1);
1014       MIB.addReg(D0).addReg(D1);
1015
1016       if (SrcIsKill)      // Add an implicit kill for the Q register.
1017         MIB->addRegisterKilled(SrcReg, TRI, true);
1018
1019       TransferImpOps(MI, MIB, MIB);
1020       MIB.setMemRefs(MI.memoperands_begin(), MI.memoperands_end());
1021       MI.eraseFromParent();
1022       return true;
1023     }
1024     case ARM::VDUPfqf:
1025     case ARM::VDUPfdf:{
1026       unsigned NewOpc = Opcode == ARM::VDUPfqf ? ARM::VDUPLN32q :
1027         ARM::VDUPLN32d;
1028       MachineInstrBuilder MIB =
1029         BuildMI(MBB, MBBI, MI.getDebugLoc(), TII->get(NewOpc));
1030       unsigned OpIdx = 0;
1031       unsigned SrcReg = MI.getOperand(1).getReg();
1032       unsigned Lane = getARMRegisterNumbering(SrcReg) & 1;
1033       unsigned DReg = TRI->getMatchingSuperReg(SrcReg,
1034                             Lane & 1 ? ARM::ssub_1 : ARM::ssub_0,
1035                             &ARM::DPR_VFP2RegClass);
1036       // The lane is [0,1] for the containing DReg superregister.
1037       // Copy the dst/src register operands.
1038       MIB.addOperand(MI.getOperand(OpIdx++));
1039       MIB.addReg(DReg);
1040       ++OpIdx;
1041       // Add the lane select operand.
1042       MIB.addImm(Lane);
1043       // Add the predicate operands.
1044       MIB.addOperand(MI.getOperand(OpIdx++));
1045       MIB.addOperand(MI.getOperand(OpIdx++));
1046
1047       TransferImpOps(MI, MIB, MIB);
1048       MI.eraseFromParent();
1049       return true;
1050     }
1051
1052     case ARM::VLD2q8Pseudo:
1053     case ARM::VLD2q16Pseudo:
1054     case ARM::VLD2q32Pseudo:
1055     case ARM::VLD2q8PseudoWB_fixed:
1056     case ARM::VLD2q16PseudoWB_fixed:
1057     case ARM::VLD2q32PseudoWB_fixed:
1058     case ARM::VLD2q8PseudoWB_register:
1059     case ARM::VLD2q16PseudoWB_register:
1060     case ARM::VLD2q32PseudoWB_register:
1061     case ARM::VLD3d8Pseudo:
1062     case ARM::VLD3d16Pseudo:
1063     case ARM::VLD3d32Pseudo:
1064     case ARM::VLD1d64TPseudo:
1065     case ARM::VLD3d8Pseudo_UPD:
1066     case ARM::VLD3d16Pseudo_UPD:
1067     case ARM::VLD3d32Pseudo_UPD:
1068     case ARM::VLD3q8Pseudo_UPD:
1069     case ARM::VLD3q16Pseudo_UPD:
1070     case ARM::VLD3q32Pseudo_UPD:
1071     case ARM::VLD3q8oddPseudo:
1072     case ARM::VLD3q16oddPseudo:
1073     case ARM::VLD3q32oddPseudo:
1074     case ARM::VLD3q8oddPseudo_UPD:
1075     case ARM::VLD3q16oddPseudo_UPD:
1076     case ARM::VLD3q32oddPseudo_UPD:
1077     case ARM::VLD4d8Pseudo:
1078     case ARM::VLD4d16Pseudo:
1079     case ARM::VLD4d32Pseudo:
1080     case ARM::VLD1d64QPseudo:
1081     case ARM::VLD4d8Pseudo_UPD:
1082     case ARM::VLD4d16Pseudo_UPD:
1083     case ARM::VLD4d32Pseudo_UPD:
1084     case ARM::VLD4q8Pseudo_UPD:
1085     case ARM::VLD4q16Pseudo_UPD:
1086     case ARM::VLD4q32Pseudo_UPD:
1087     case ARM::VLD4q8oddPseudo:
1088     case ARM::VLD4q16oddPseudo:
1089     case ARM::VLD4q32oddPseudo:
1090     case ARM::VLD4q8oddPseudo_UPD:
1091     case ARM::VLD4q16oddPseudo_UPD:
1092     case ARM::VLD4q32oddPseudo_UPD:
1093     case ARM::VLD1DUPq8Pseudo:
1094     case ARM::VLD1DUPq16Pseudo:
1095     case ARM::VLD1DUPq32Pseudo:
1096     case ARM::VLD1DUPq8PseudoWB_fixed:
1097     case ARM::VLD1DUPq16PseudoWB_fixed:
1098     case ARM::VLD1DUPq32PseudoWB_fixed:
1099     case ARM::VLD1DUPq8PseudoWB_register:
1100     case ARM::VLD1DUPq16PseudoWB_register:
1101     case ARM::VLD1DUPq32PseudoWB_register:
1102     case ARM::VLD2DUPd8Pseudo:
1103     case ARM::VLD2DUPd16Pseudo:
1104     case ARM::VLD2DUPd32Pseudo:
1105     case ARM::VLD2DUPd8PseudoWB_fixed:
1106     case ARM::VLD2DUPd16PseudoWB_fixed:
1107     case ARM::VLD2DUPd32PseudoWB_fixed:
1108     case ARM::VLD2DUPd8PseudoWB_register:
1109     case ARM::VLD2DUPd16PseudoWB_register:
1110     case ARM::VLD2DUPd32PseudoWB_register:
1111     case ARM::VLD3DUPd8Pseudo:
1112     case ARM::VLD3DUPd16Pseudo:
1113     case ARM::VLD3DUPd32Pseudo:
1114     case ARM::VLD3DUPd8Pseudo_UPD:
1115     case ARM::VLD3DUPd16Pseudo_UPD:
1116     case ARM::VLD3DUPd32Pseudo_UPD:
1117     case ARM::VLD4DUPd8Pseudo:
1118     case ARM::VLD4DUPd16Pseudo:
1119     case ARM::VLD4DUPd32Pseudo:
1120     case ARM::VLD4DUPd8Pseudo_UPD:
1121     case ARM::VLD4DUPd16Pseudo_UPD:
1122     case ARM::VLD4DUPd32Pseudo_UPD:
1123       ExpandVLD(MBBI);
1124       return true;
1125
1126     case ARM::VST2q8Pseudo:
1127     case ARM::VST2q16Pseudo:
1128     case ARM::VST2q32Pseudo:
1129     case ARM::VST2q8PseudoWB_fixed:
1130     case ARM::VST2q16PseudoWB_fixed:
1131     case ARM::VST2q32PseudoWB_fixed:
1132     case ARM::VST2q8PseudoWB_register:
1133     case ARM::VST2q16PseudoWB_register:
1134     case ARM::VST2q32PseudoWB_register:
1135     case ARM::VST3d8Pseudo:
1136     case ARM::VST3d16Pseudo:
1137     case ARM::VST3d32Pseudo:
1138     case ARM::VST1d64TPseudo:
1139     case ARM::VST3d8Pseudo_UPD:
1140     case ARM::VST3d16Pseudo_UPD:
1141     case ARM::VST3d32Pseudo_UPD:
1142     case ARM::VST1d64TPseudoWB_fixed:
1143     case ARM::VST1d64TPseudoWB_register:
1144     case ARM::VST3q8Pseudo_UPD:
1145     case ARM::VST3q16Pseudo_UPD:
1146     case ARM::VST3q32Pseudo_UPD:
1147     case ARM::VST3q8oddPseudo:
1148     case ARM::VST3q16oddPseudo:
1149     case ARM::VST3q32oddPseudo:
1150     case ARM::VST3q8oddPseudo_UPD:
1151     case ARM::VST3q16oddPseudo_UPD:
1152     case ARM::VST3q32oddPseudo_UPD:
1153     case ARM::VST4d8Pseudo:
1154     case ARM::VST4d16Pseudo:
1155     case ARM::VST4d32Pseudo:
1156     case ARM::VST1d64QPseudo:
1157     case ARM::VST4d8Pseudo_UPD:
1158     case ARM::VST4d16Pseudo_UPD:
1159     case ARM::VST4d32Pseudo_UPD:
1160     case ARM::VST1d64QPseudoWB_fixed:
1161     case ARM::VST1d64QPseudoWB_register:
1162     case ARM::VST4q8Pseudo_UPD:
1163     case ARM::VST4q16Pseudo_UPD:
1164     case ARM::VST4q32Pseudo_UPD:
1165     case ARM::VST4q8oddPseudo:
1166     case ARM::VST4q16oddPseudo:
1167     case ARM::VST4q32oddPseudo:
1168     case ARM::VST4q8oddPseudo_UPD:
1169     case ARM::VST4q16oddPseudo_UPD:
1170     case ARM::VST4q32oddPseudo_UPD:
1171       ExpandVST(MBBI);
1172       return true;
1173
1174     case ARM::VLD1LNq8Pseudo:
1175     case ARM::VLD1LNq16Pseudo:
1176     case ARM::VLD1LNq32Pseudo:
1177     case ARM::VLD1LNq8Pseudo_UPD:
1178     case ARM::VLD1LNq16Pseudo_UPD:
1179     case ARM::VLD1LNq32Pseudo_UPD:
1180     case ARM::VLD2LNd8Pseudo:
1181     case ARM::VLD2LNd16Pseudo:
1182     case ARM::VLD2LNd32Pseudo:
1183     case ARM::VLD2LNq16Pseudo:
1184     case ARM::VLD2LNq32Pseudo:
1185     case ARM::VLD2LNd8Pseudo_UPD:
1186     case ARM::VLD2LNd16Pseudo_UPD:
1187     case ARM::VLD2LNd32Pseudo_UPD:
1188     case ARM::VLD2LNq16Pseudo_UPD:
1189     case ARM::VLD2LNq32Pseudo_UPD:
1190     case ARM::VLD3LNd8Pseudo:
1191     case ARM::VLD3LNd16Pseudo:
1192     case ARM::VLD3LNd32Pseudo:
1193     case ARM::VLD3LNq16Pseudo:
1194     case ARM::VLD3LNq32Pseudo:
1195     case ARM::VLD3LNd8Pseudo_UPD:
1196     case ARM::VLD3LNd16Pseudo_UPD:
1197     case ARM::VLD3LNd32Pseudo_UPD:
1198     case ARM::VLD3LNq16Pseudo_UPD:
1199     case ARM::VLD3LNq32Pseudo_UPD:
1200     case ARM::VLD4LNd8Pseudo:
1201     case ARM::VLD4LNd16Pseudo:
1202     case ARM::VLD4LNd32Pseudo:
1203     case ARM::VLD4LNq16Pseudo:
1204     case ARM::VLD4LNq32Pseudo:
1205     case ARM::VLD4LNd8Pseudo_UPD:
1206     case ARM::VLD4LNd16Pseudo_UPD:
1207     case ARM::VLD4LNd32Pseudo_UPD:
1208     case ARM::VLD4LNq16Pseudo_UPD:
1209     case ARM::VLD4LNq32Pseudo_UPD:
1210     case ARM::VST1LNq8Pseudo:
1211     case ARM::VST1LNq16Pseudo:
1212     case ARM::VST1LNq32Pseudo:
1213     case ARM::VST1LNq8Pseudo_UPD:
1214     case ARM::VST1LNq16Pseudo_UPD:
1215     case ARM::VST1LNq32Pseudo_UPD:
1216     case ARM::VST2LNd8Pseudo:
1217     case ARM::VST2LNd16Pseudo:
1218     case ARM::VST2LNd32Pseudo:
1219     case ARM::VST2LNq16Pseudo:
1220     case ARM::VST2LNq32Pseudo:
1221     case ARM::VST2LNd8Pseudo_UPD:
1222     case ARM::VST2LNd16Pseudo_UPD:
1223     case ARM::VST2LNd32Pseudo_UPD:
1224     case ARM::VST2LNq16Pseudo_UPD:
1225     case ARM::VST2LNq32Pseudo_UPD:
1226     case ARM::VST3LNd8Pseudo:
1227     case ARM::VST3LNd16Pseudo:
1228     case ARM::VST3LNd32Pseudo:
1229     case ARM::VST3LNq16Pseudo:
1230     case ARM::VST3LNq32Pseudo:
1231     case ARM::VST3LNd8Pseudo_UPD:
1232     case ARM::VST3LNd16Pseudo_UPD:
1233     case ARM::VST3LNd32Pseudo_UPD:
1234     case ARM::VST3LNq16Pseudo_UPD:
1235     case ARM::VST3LNq32Pseudo_UPD:
1236     case ARM::VST4LNd8Pseudo:
1237     case ARM::VST4LNd16Pseudo:
1238     case ARM::VST4LNd32Pseudo:
1239     case ARM::VST4LNq16Pseudo:
1240     case ARM::VST4LNq32Pseudo:
1241     case ARM::VST4LNd8Pseudo_UPD:
1242     case ARM::VST4LNd16Pseudo_UPD:
1243     case ARM::VST4LNd32Pseudo_UPD:
1244     case ARM::VST4LNq16Pseudo_UPD:
1245     case ARM::VST4LNq32Pseudo_UPD:
1246       ExpandLaneOp(MBBI);
1247       return true;
1248
1249     case ARM::VTBL3Pseudo: ExpandVTBL(MBBI, ARM::VTBL3, false); return true;
1250     case ARM::VTBL4Pseudo: ExpandVTBL(MBBI, ARM::VTBL4, false); return true;
1251     case ARM::VTBX3Pseudo: ExpandVTBL(MBBI, ARM::VTBX3, true); return true;
1252     case ARM::VTBX4Pseudo: ExpandVTBL(MBBI, ARM::VTBX4, true); return true;
1253   }
1254 }
1255
1256 bool ARMExpandPseudo::ExpandMBB(MachineBasicBlock &MBB) {
1257   bool Modified = false;
1258
1259   MachineBasicBlock::iterator MBBI = MBB.begin(), E = MBB.end();
1260   while (MBBI != E) {
1261     MachineBasicBlock::iterator NMBBI = llvm::next(MBBI);
1262     Modified |= ExpandMI(MBB, MBBI);
1263     MBBI = NMBBI;
1264   }
1265
1266   return Modified;
1267 }
1268
1269 bool ARMExpandPseudo::runOnMachineFunction(MachineFunction &MF) {
1270   const TargetMachine &TM = MF.getTarget();
1271   TII = static_cast<const ARMBaseInstrInfo*>(TM.getInstrInfo());
1272   TRI = TM.getRegisterInfo();
1273   STI = &TM.getSubtarget<ARMSubtarget>();
1274   AFI = MF.getInfo<ARMFunctionInfo>();
1275
1276   bool Modified = false;
1277   for (MachineFunction::iterator MFI = MF.begin(), E = MF.end(); MFI != E;
1278        ++MFI)
1279     Modified |= ExpandMBB(*MFI);
1280   if (VerifyARMPseudo)
1281     MF.verify(this, "After expanding ARM pseudo instructions.");
1282   return Modified;
1283 }
1284
1285 /// createARMExpandPseudoPass - returns an instance of the pseudo instruction
1286 /// expansion pass.
1287 FunctionPass *llvm::createARMExpandPseudoPass() {
1288   return new ARMExpandPseudo();
1289 }