lib/Target/ARM/ARMCodeEmitter.cpp

   1 //===-- ARM/ARMCodeEmitter.cpp - Convert ARM code to machine code ---------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the pass that transforms the ARM machine instructions into
  11 // relocatable machine code.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #define DEBUG_TYPE "jit"
  16 #include "ARM.h"
  17 #include "ARMAddressingModes.h"
  18 #include "ARMConstantPoolValue.h"
  19 #include "ARMInstrInfo.h"
  20 #include "ARMRelocations.h"
  21 #include "ARMSubtarget.h"
  22 #include "ARMTargetMachine.h"
  23 #include "llvm/Constants.h"
  24 #include "llvm/DerivedTypes.h"
  25 #include "llvm/Function.h"
  26 #include "llvm/PassManager.h"
  27 #include "llvm/CodeGen/JITCodeEmitter.h"
  28 #include "llvm/CodeGen/MachineConstantPool.h"
  29 #include "llvm/CodeGen/MachineFunctionPass.h"
  30 #include "llvm/CodeGen/MachineInstr.h"
  31 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  32 #include "llvm/CodeGen/MachineModuleInfo.h"
  33 #include "llvm/CodeGen/Passes.h"
  34 #include "llvm/ADT/Statistic.h"
  35 #include "llvm/Support/Debug.h"
  36 #include "llvm/Support/ErrorHandling.h"
  37 #include "llvm/Support/raw_ostream.h"
  38 #ifndef NDEBUG
  39 #include <iomanip>
  40 #endif
  41 using namespace llvm;
  42
  43 STATISTIC(NumEmitted, "Number of machine instructions emitted");
  44
  45 namespace {
  46
  47   class ARMCodeEmitter : public MachineFunctionPass {
  48     ARMJITInfo                *JTI;
  49     const ARMInstrInfo        *II;
  50     const TargetData          *TD;
  51     const ARMSubtarget        *Subtarget;
  52     TargetMachine             &TM;
  53     JITCodeEmitter            &MCE;
  54     MachineModuleInfo *MMI;
  55     const std::vector<MachineConstantPoolEntry> *MCPEs;
  56     const std::vector<MachineJumpTableEntry> *MJTEs;
  57     bool IsPIC;
  58     bool IsThumb;
  59
  60     void getAnalysisUsage(AnalysisUsage &AU) const {
  61       AU.addRequired<MachineModuleInfo>();
  62       MachineFunctionPass::getAnalysisUsage(AU);
  63     }
  64
  65     static char ID;
  66   public:
  67     ARMCodeEmitter(TargetMachine &tm, JITCodeEmitter &mce)
  68       : MachineFunctionPass(ID), JTI(0),
  69         II((const ARMInstrInfo *)tm.getInstrInfo()),
  70         TD(tm.getTargetData()), TM(tm),
  71         MCE(mce), MCPEs(0), MJTEs(0),
  72         IsPIC(TM.getRelocationModel() == Reloc::PIC_), IsThumb(false) {}
  73
  74     /// getBinaryCodeForInstr - This function, generated by the
  75     /// CodeEmitterGenerator using TableGen, produces the binary encoding for
  76     /// machine instructions.
  77     unsigned getBinaryCodeForInstr(const MachineInstr &MI) const;
  78
  79     bool runOnMachineFunction(MachineFunction &MF);
  80
  81     virtual const char *getPassName() const {
  82       return "ARM Machine Code Emitter";
  83     }
  84
  85     void emitInstruction(const MachineInstr &MI);
  86
  87   private:
  88
  89     void emitWordLE(unsigned Binary);
  90     void emitDWordLE(uint64_t Binary);
  91     void emitConstPoolInstruction(const MachineInstr &MI);
  92     void emitMOVi32immInstruction(const MachineInstr &MI);
  93     void emitMOVi2piecesInstruction(const MachineInstr &MI);
  94     void emitLEApcrelJTInstruction(const MachineInstr &MI);
  95     void emitPseudoMoveInstruction(const MachineInstr &MI);
  96     void addPCLabel(unsigned LabelID);
  97     void emitPseudoInstruction(const MachineInstr &MI);
  98     unsigned getMachineSoRegOpValue(const MachineInstr &MI,
  99                                     const TargetInstrDesc &TID,
 100                                     const MachineOperand &MO,
 101                                     unsigned OpIdx);
 102
 103     unsigned getMachineSoImmOpValue(unsigned SoImm);
 104
 105     unsigned getAddrModeSBit(const MachineInstr &MI,
 106                              const TargetInstrDesc &TID) const;
 107
 108     void emitDataProcessingInstruction(const MachineInstr &MI,
 109                                        unsigned ImplicitRd = 0,
 110                                        unsigned ImplicitRn = 0);
 111
 112     void emitLoadStoreInstruction(const MachineInstr &MI,
 113                                   unsigned ImplicitRd = 0,
 114                                   unsigned ImplicitRn = 0);
 115
 116     void emitMiscLoadStoreInstruction(const MachineInstr &MI,
 117                                       unsigned ImplicitRn = 0);
 118
 119     void emitLoadStoreMultipleInstruction(const MachineInstr &MI);
 120
 121     void emitMulFrmInstruction(const MachineInstr &MI);
 122
 123     void emitExtendInstruction(const MachineInstr &MI);
 124
 125     void emitMiscArithInstruction(const MachineInstr &MI);
 126
 127     void emitSaturateInstruction(const MachineInstr &MI);
 128
 129     void emitBranchInstruction(const MachineInstr &MI);
 130
 131     void emitInlineJumpTable(unsigned JTIndex);
 132
 133     void emitMiscBranchInstruction(const MachineInstr &MI);
 134
 135     void emitVFPArithInstruction(const MachineInstr &MI);
 136
 137     void emitVFPConversionInstruction(const MachineInstr &MI);
 138
 139     void emitVFPLoadStoreInstruction(const MachineInstr &MI);
 140
 141     void emitVFPLoadStoreMultipleInstruction(const MachineInstr &MI);
 142
 143     void emitNEONLaneInstruction(const MachineInstr &MI);
 144     void emitNEONDupInstruction(const MachineInstr &MI);
 145     void emitNEON1RegModImmInstruction(const MachineInstr &MI);
 146     void emitNEON2RegInstruction(const MachineInstr &MI);
 147     void emitNEON3RegInstruction(const MachineInstr &MI);
 148
 149     /// getMachineOpValue - Return binary encoding of operand. If the machine
 150     /// operand requires relocation, record the relocation and return zero.
 151     unsigned getMachineOpValue(const MachineInstr &MI,
 152                                const MachineOperand &MO) const;
 153     unsigned getMachineOpValue(const MachineInstr &MI, unsigned OpIdx) const {
 154       return getMachineOpValue(MI, MI.getOperand(OpIdx));
 155     }
 156
 157     // FIXME: The legacy JIT ARMCodeEmitter doesn't rely on the the
 158     //  TableGen'erated getBinaryCodeForInstr() function to encode any
 159     //  operand values, instead querying getMachineOpValue() directly for
 160     //  each operand it needs to encode. Thus, any of the new encoder
 161     //  helper functions can simply return 0 as the values the return
 162     //  are already handled elsewhere. They are placeholders to allow this
 163     //  encoder to continue to function until the MC encoder is sufficiently
 164     //  far along that this one can be eliminated entirely.
 165     unsigned getCCOutOpValue(const MachineInstr &MI, unsigned Op)
 166       const { return 0; }
 167     unsigned getSOImmOpValue(const MachineInstr &MI, unsigned Op)
 168       const { return 0; }
 169     unsigned getSORegOpValue(const MachineInstr &MI, unsigned Op)
 170       const { return 0; }
 171     unsigned getRotImmOpValue(const MachineInstr &MI, unsigned Op)
 172       const { return 0; }
 173     unsigned getImmMinusOneOpValue(const MachineInstr &MI, unsigned Op)
 174       const { return 0; }
 175     unsigned getBitfieldInvertedMaskOpValue(const MachineInstr &MI,
 176                                             unsigned Op) const { return 0; }
 177     unsigned getAddrModeImm12OpValue(const MachineInstr &MI, unsigned Op)
 178       const {
 179         // {17-13} = reg
 180         // {12}    = (U)nsigned (add == '1', sub == '0')
 181         // {11-0}  = imm12
 182         const MachineOperand &MO  = MI.getOperand(Op);
 183         const MachineOperand &MO1 = MI.getOperand(Op + 1);
 184         if (!MO.isReg()) {
 185           emitConstPoolAddress(MO.getIndex(), ARM::reloc_arm_cp_entry);
 186           return 0;
 187         }
 188         unsigned Reg = getARMRegisterNumbering(MO.getReg());
 189         int32_t Imm12 = MO1.getImm();
 190         uint32_t Binary;
 191         Binary = Imm12 & 0xfff;
 192         if (Imm12 >= 0)
 193           Binary |= (1 << 12);
 194         Binary |= (Reg << 13);
 195         return Binary;
 196       }
 197
 198     /// getMovi32Value - Return binary encoding of operand for movw/movt. If the
 199     /// machine operand requires relocation, record the relocation and return
 200     /// zero.
 201     unsigned getMovi32Value(const MachineInstr &MI,const MachineOperand &MO,
 202                             unsigned Reloc);
 203
 204     /// getShiftOp - Return the shift opcode (bit[6:5]) of the immediate value.
 205     ///
 206     unsigned getShiftOp(unsigned Imm) const ;
 207
 208     /// Routines that handle operands which add machine relocations which are
 209     /// fixed up by the relocation stage.
 210     void emitGlobalAddress(const GlobalValue *GV, unsigned Reloc,
 211                            bool MayNeedFarStub,  bool Indirect,
 212                            intptr_t ACPV = 0) const;
 213     void emitExternalSymbolAddress(const char *ES, unsigned Reloc) const;
 214     void emitConstPoolAddress(unsigned CPI, unsigned Reloc) const;
 215     void emitJumpTableAddress(unsigned JTIndex, unsigned Reloc) const;
 216     void emitMachineBasicBlock(MachineBasicBlock *BB, unsigned Reloc,
 217                                intptr_t JTBase = 0) const;
 218   };
 219 }
 220
 221 char ARMCodeEmitter::ID = 0;
 222
 223 /// createARMJITCodeEmitterPass - Return a pass that emits the collected ARM
 224 /// code to the specified MCE object.
 225 FunctionPass *llvm::createARMJITCodeEmitterPass(ARMBaseTargetMachine &TM,
 226                                                 JITCodeEmitter &JCE) {
 227   return new ARMCodeEmitter(TM, JCE);
 228 }
 229
 230 bool ARMCodeEmitter::runOnMachineFunction(MachineFunction &MF) {
 231   assert((MF.getTarget().getRelocationModel() != Reloc::Default ||
 232           MF.getTarget().getRelocationModel() != Reloc::Static) &&
 233          "JIT relocation model must be set to static or default!");
 234   JTI = ((ARMTargetMachine &)MF.getTarget()).getJITInfo();
 235   II = ((const ARMTargetMachine &)MF.getTarget()).getInstrInfo();
 236   TD = ((const ARMTargetMachine &)MF.getTarget()).getTargetData();
 237   Subtarget = &TM.getSubtarget<ARMSubtarget>();
 238   MCPEs = &MF.getConstantPool()->getConstants();
 239   MJTEs = 0;
 240   if (MF.getJumpTableInfo()) MJTEs = &MF.getJumpTableInfo()->getJumpTables();
 241   IsPIC = TM.getRelocationModel() == Reloc::PIC_;
 242   IsThumb = MF.getInfo<ARMFunctionInfo>()->isThumbFunction();
 243   JTI->Initialize(MF, IsPIC);
 244   MMI = &getAnalysis<MachineModuleInfo>();
 245   MCE.setModuleInfo(MMI);
 246
 247   do {
 248     DEBUG(errs() << "JITTing function '"
 249           << MF.getFunction()->getName() << "'\n");
 250     MCE.startFunction(MF);
 251     for (MachineFunction::iterator MBB = MF.begin(), E = MF.end();
 252          MBB != E; ++MBB) {
 253       MCE.StartMachineBasicBlock(MBB);
 254       for (MachineBasicBlock::const_iterator I = MBB->begin(), E = MBB->end();
 255            I != E; ++I)
 256         emitInstruction(*I);
 257     }
 258   } while (MCE.finishFunction(MF));
 259
 260   return false;
 261 }
 262
 263 /// getShiftOp - Return the shift opcode (bit[6:5]) of the immediate value.
 264 ///
 265 unsigned ARMCodeEmitter::getShiftOp(unsigned Imm) const {
 266   switch (ARM_AM::getAM2ShiftOpc(Imm)) {
 267   default: llvm_unreachable("Unknown shift opc!");
 268   case ARM_AM::asr: return 2;
 269   case ARM_AM::lsl: return 0;
 270   case ARM_AM::lsr: return 1;
 271   case ARM_AM::ror:
 272   case ARM_AM::rrx: return 3;
 273   }
 274   return 0;
 275 }
 276
 277 /// getMovi32Value - Return binary encoding of operand for movw/movt. If the
 278 /// machine operand requires relocation, record the relocation and return zero.
 279 unsigned ARMCodeEmitter::getMovi32Value(const MachineInstr &MI,
 280                                         const MachineOperand &MO,
 281                                         unsigned Reloc) {
 282   assert(((Reloc == ARM::reloc_arm_movt) || (Reloc == ARM::reloc_arm_movw))
 283       && "Relocation to this function should be for movt or movw");
 284
 285   if (MO.isImm())
 286     return static_cast<unsigned>(MO.getImm());
 287   else if (MO.isGlobal())
 288     emitGlobalAddress(MO.getGlobal(), Reloc, true, false);
 289   else if (MO.isSymbol())
 290     emitExternalSymbolAddress(MO.getSymbolName(), Reloc);
 291   else if (MO.isMBB())
 292     emitMachineBasicBlock(MO.getMBB(), Reloc);
 293   else {
 294 #ifndef NDEBUG
 295     errs() << MO;
 296 #endif
 297     llvm_unreachable("Unsupported operand type for movw/movt");
 298   }
 299   return 0;
 300 }
 301
 302 /// getMachineOpValue - Return binary encoding of operand. If the machine
 303 /// operand requires relocation, record the relocation and return zero.
 304 unsigned ARMCodeEmitter::getMachineOpValue(const MachineInstr &MI,
 305                                            const MachineOperand &MO) const {
 306   if (MO.isReg())
 307     return getARMRegisterNumbering(MO.getReg());
 308   else if (MO.isImm())
 309     return static_cast<unsigned>(MO.getImm());
 310   else if (MO.isGlobal())
 311     emitGlobalAddress(MO.getGlobal(), ARM::reloc_arm_branch, true, false);
 312   else if (MO.isSymbol())
 313     emitExternalSymbolAddress(MO.getSymbolName(), ARM::reloc_arm_branch);
 314   else if (MO.isCPI()) {
 315     const TargetInstrDesc &TID = MI.getDesc();
 316     // For VFP load, the immediate offset is multiplied by 4.
 317     unsigned Reloc =  ((TID.TSFlags & ARMII::FormMask) == ARMII::VFPLdStFrm)
 318       ? ARM::reloc_arm_vfp_cp_entry : ARM::reloc_arm_cp_entry;
 319     emitConstPoolAddress(MO.getIndex(), Reloc);
 320   } else if (MO.isJTI())
 321     emitJumpTableAddress(MO.getIndex(), ARM::reloc_arm_relative);
 322   else if (MO.isMBB())
 323     emitMachineBasicBlock(MO.getMBB(), ARM::reloc_arm_branch);
 324   else {
 325 #ifndef NDEBUG
 326     errs() << MO;
 327 #endif
 328     llvm_unreachable(0);
 329   }
 330   return 0;
 331 }
 332
 333 /// emitGlobalAddress - Emit the specified address to the code stream.
 334 ///
 335 void ARMCodeEmitter::emitGlobalAddress(const GlobalValue *GV, unsigned Reloc,
 336                                        bool MayNeedFarStub, bool Indirect,
 337                                        intptr_t ACPV) const {
 338   MachineRelocation MR = Indirect
 339     ? MachineRelocation::getIndirectSymbol(MCE.getCurrentPCOffset(), Reloc,
 340                                            const_cast<GlobalValue *>(GV),
 341                                            ACPV, MayNeedFarStub)
 342     : MachineRelocation::getGV(MCE.getCurrentPCOffset(), Reloc,
 343                                const_cast<GlobalValue *>(GV), ACPV,
 344                                MayNeedFarStub);
 345   MCE.addRelocation(MR);
 346 }
 347
 348 /// emitExternalSymbolAddress - Arrange for the address of an external symbol to
 349 /// be emitted to the current location in the function, and allow it to be PC
 350 /// relative.
 351 void ARMCodeEmitter::
 352 emitExternalSymbolAddress(const char *ES, unsigned Reloc) const {
 353   MCE.addRelocation(MachineRelocation::getExtSym(MCE.getCurrentPCOffset(),
 354                                                  Reloc, ES));
 355 }
 356
 357 /// emitConstPoolAddress - Arrange for the address of an constant pool
 358 /// to be emitted to the current location in the function, and allow it to be PC
 359 /// relative.
 360 void ARMCodeEmitter::emitConstPoolAddress(unsigned CPI, unsigned Reloc) const {
 361   // Tell JIT emitter we'll resolve the address.
 362   MCE.addRelocation(MachineRelocation::getConstPool(MCE.getCurrentPCOffset(),
 363                                                     Reloc, CPI, 0, true));
 364 }
 365
 366 /// emitJumpTableAddress - Arrange for the address of a jump table to
 367 /// be emitted to the current location in the function, and allow it to be PC
 368 /// relative.
 369 void ARMCodeEmitter::
 370 emitJumpTableAddress(unsigned JTIndex, unsigned Reloc) const {
 371   MCE.addRelocation(MachineRelocation::getJumpTable(MCE.getCurrentPCOffset(),
 372                                                     Reloc, JTIndex, 0, true));
 373 }
 374
 375 /// emitMachineBasicBlock - Emit the specified address basic block.
 376 void ARMCodeEmitter::emitMachineBasicBlock(MachineBasicBlock *BB,
 377                                            unsigned Reloc,
 378                                            intptr_t JTBase) const {
 379   MCE.addRelocation(MachineRelocation::getBB(MCE.getCurrentPCOffset(),
 380                                              Reloc, BB, JTBase));
 381 }
 382
 383 void ARMCodeEmitter::emitWordLE(unsigned Binary) {
 384   DEBUG(errs() << "  0x";
 385         errs().write_hex(Binary) << "\n");
 386   MCE.emitWordLE(Binary);
 387 }
 388
 389 void ARMCodeEmitter::emitDWordLE(uint64_t Binary) {
 390   DEBUG(errs() << "  0x";
 391         errs().write_hex(Binary) << "\n");
 392   MCE.emitDWordLE(Binary);
 393 }
 394
 395 void ARMCodeEmitter::emitInstruction(const MachineInstr &MI) {
 396   DEBUG(errs() << "JIT: " << (void*)MCE.getCurrentPCValue() << ":\t" << MI);
 397
 398   MCE.processDebugLoc(MI.getDebugLoc(), true);
 399
 400   ++NumEmitted;  // Keep track of the # of mi's emitted
 401   switch (MI.getDesc().TSFlags & ARMII::FormMask) {
 402   default: {
 403     llvm_unreachable("Unhandled instruction encoding format!");
 404     break;
 405   }
 406   case ARMII::Pseudo:
 407     emitPseudoInstruction(MI);
 408     break;
 409   case ARMII::DPFrm:
 410   case ARMII::DPSoRegFrm:
 411     emitDataProcessingInstruction(MI);
 412     break;
 413   case ARMII::LdFrm:
 414   case ARMII::StFrm:
 415     emitLoadStoreInstruction(MI);
 416     break;
 417   case ARMII::LdMiscFrm:
 418   case ARMII::StMiscFrm:
 419     emitMiscLoadStoreInstruction(MI);
 420     break;
 421   case ARMII::LdStMulFrm:
 422     emitLoadStoreMultipleInstruction(MI);
 423     break;
 424   case ARMII::MulFrm:
 425     emitMulFrmInstruction(MI);
 426     break;
 427   case ARMII::ExtFrm:
 428     emitExtendInstruction(MI);
 429     break;
 430   case ARMII::ArithMiscFrm:
 431     emitMiscArithInstruction(MI);
 432     break;
 433   case ARMII::SatFrm:
 434     emitSaturateInstruction(MI);
 435     break;
 436   case ARMII::BrFrm:
 437     emitBranchInstruction(MI);
 438     break;
 439   case ARMII::BrMiscFrm:
 440     emitMiscBranchInstruction(MI);
 441     break;
 442   // VFP instructions.
 443   case ARMII::VFPUnaryFrm:
 444   case ARMII::VFPBinaryFrm:
 445     emitVFPArithInstruction(MI);
 446     break;
 447   case ARMII::VFPConv1Frm:
 448   case ARMII::VFPConv2Frm:
 449   case ARMII::VFPConv3Frm:
 450   case ARMII::VFPConv4Frm:
 451   case ARMII::VFPConv5Frm:
 452     emitVFPConversionInstruction(MI);
 453     break;
 454   case ARMII::VFPLdStFrm:
 455     emitVFPLoadStoreInstruction(MI);
 456     break;
 457   case ARMII::VFPLdStMulFrm:
 458     emitVFPLoadStoreMultipleInstruction(MI);
 459     break;
 460
 461   // NEON instructions.
 462   case ARMII::NGetLnFrm:
 463   case ARMII::NSetLnFrm:
 464     emitNEONLaneInstruction(MI);
 465     break;
 466   case ARMII::NDupFrm:
 467     emitNEONDupInstruction(MI);
 468     break;
 469   case ARMII::N1RegModImmFrm:
 470     emitNEON1RegModImmInstruction(MI);
 471     break;
 472   case ARMII::N2RegFrm:
 473     emitNEON2RegInstruction(MI);
 474     break;
 475   case ARMII::N3RegFrm:
 476     emitNEON3RegInstruction(MI);
 477     break;
 478   }
 479   MCE.processDebugLoc(MI.getDebugLoc(), false);
 480 }
 481
 482 void ARMCodeEmitter::emitConstPoolInstruction(const MachineInstr &MI) {
 483   unsigned CPI = MI.getOperand(0).getImm();       // CP instruction index.
 484   unsigned CPIndex = MI.getOperand(1).getIndex(); // Actual cp entry index.
 485   const MachineConstantPoolEntry &MCPE = (*MCPEs)[CPIndex];
 486
 487   // Remember the CONSTPOOL_ENTRY address for later relocation.
 488   JTI->addConstantPoolEntryAddr(CPI, MCE.getCurrentPCValue());
 489
 490   // Emit constpool island entry. In most cases, the actual values will be
 491   // resolved and relocated after code emission.
 492   if (MCPE.isMachineConstantPoolEntry()) {
 493     ARMConstantPoolValue *ACPV =
 494       static_cast<ARMConstantPoolValue*>(MCPE.Val.MachineCPVal);
 495
 496     DEBUG(errs() << "  ** ARM constant pool #" << CPI << " @ "
 497           << (void*)MCE.getCurrentPCValue() << " " << *ACPV << '\n');
 498
 499     assert(ACPV->isGlobalValue() && "unsupported constant pool value");
 500     const GlobalValue *GV = ACPV->getGV();
 501     if (GV) {
 502       Reloc::Model RelocM = TM.getRelocationModel();
 503       emitGlobalAddress(GV, ARM::reloc_arm_machine_cp_entry,
 504                         isa<Function>(GV),
 505                         Subtarget->GVIsIndirectSymbol(GV, RelocM),
 506                         (intptr_t)ACPV);
 507      } else  {
 508       emitExternalSymbolAddress(ACPV->getSymbol(), ARM::reloc_arm_absolute);
 509     }
 510     emitWordLE(0);
 511   } else {
 512     const Constant *CV = MCPE.Val.ConstVal;
 513
 514     DEBUG({
 515         errs() << "  ** Constant pool #" << CPI << " @ "
 516                << (void*)MCE.getCurrentPCValue() << " ";
 517         if (const Function *F = dyn_cast<Function>(CV))
 518           errs() << F->getName();
 519         else
 520           errs() << *CV;
 521         errs() << '\n';
 522       });
 523
 524     if (const GlobalValue *GV = dyn_cast<GlobalValue>(CV)) {
 525       emitGlobalAddress(GV, ARM::reloc_arm_absolute, isa<Function>(GV), false);
 526       emitWordLE(0);
 527     } else if (const ConstantInt *CI = dyn_cast<ConstantInt>(CV)) {
 528       uint32_t Val = uint32_t(*CI->getValue().getRawData());
 529       emitWordLE(Val);
 530     } else if (const ConstantFP *CFP = dyn_cast<ConstantFP>(CV)) {
 531       if (CFP->getType()->isFloatTy())
 532         emitWordLE(CFP->getValueAPF().bitcastToAPInt().getZExtValue());
 533       else if (CFP->getType()->isDoubleTy())
 534         emitDWordLE(CFP->getValueAPF().bitcastToAPInt().getZExtValue());
 535       else {
 536         llvm_unreachable("Unable to handle this constantpool entry!");
 537       }
 538     } else {
 539       llvm_unreachable("Unable to handle this constantpool entry!");
 540     }
 541   }
 542 }
 543
 544 void ARMCodeEmitter::emitMOVi32immInstruction(const MachineInstr &MI) {
 545   const MachineOperand &MO0 = MI.getOperand(0);
 546   const MachineOperand &MO1 = MI.getOperand(1);
 547
 548   // Emit the 'movw' instruction.
 549   unsigned Binary = 0x30 << 20;  // mov: Insts{27-20} = 0b00110000
 550
 551   unsigned Lo16 = getMovi32Value(MI, MO1, ARM::reloc_arm_movw) & 0xFFFF;
 552
 553   // Set the conditional execution predicate.
 554   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
 555
 556   // Encode Rd.
 557   Binary |= getMachineOpValue(MI, MO0) << ARMII::RegRdShift;
 558
 559   // Encode imm16 as imm4:imm12
 560   Binary |= Lo16 & 0xFFF; // Insts{11-0} = imm12
 561   Binary |= ((Lo16 >> 12) & 0xF) << 16; // Insts{19-16} = imm4
 562   emitWordLE(Binary);
 563
 564   unsigned Hi16 = getMovi32Value(MI, MO1, ARM::reloc_arm_movt) >> 16;
 565   // Emit the 'movt' instruction.
 566   Binary = 0x34 << 20; // movt: Insts{27-20} = 0b00110100
 567
 568   // Set the conditional execution predicate.
 569   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
 570
 571   // Encode Rd.
 572   Binary |= getMachineOpValue(MI, MO0) << ARMII::RegRdShift;
 573
 574   // Encode imm16 as imm4:imm1, same as movw above.
 575   Binary |= Hi16 & 0xFFF;
 576   Binary |= ((Hi16 >> 12) & 0xF) << 16;
 577   emitWordLE(Binary);
 578 }
 579
 580 void ARMCodeEmitter::emitMOVi2piecesInstruction(const MachineInstr &MI) {
 581   const MachineOperand &MO0 = MI.getOperand(0);
 582   const MachineOperand &MO1 = MI.getOperand(1);
 583   assert(MO1.isImm() && ARM_AM::isSOImmTwoPartVal(MO1.getImm()) &&
 584                                                   "Not a valid so_imm value!");
 585   unsigned V1 = ARM_AM::getSOImmTwoPartFirst(MO1.getImm());
 586   unsigned V2 = ARM_AM::getSOImmTwoPartSecond(MO1.getImm());
 587
 588   // Emit the 'mov' instruction.
 589   unsigned Binary = 0xd << 21;  // mov: Insts{24-21} = 0b1101
 590
 591   // Set the conditional execution predicate.
 592   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
 593
 594   // Encode Rd.
 595   Binary |= getMachineOpValue(MI, MO0) << ARMII::RegRdShift;
 596
 597   // Encode so_imm.
 598   // Set bit I(25) to identify this is the immediate form of <shifter_op>
 599   Binary |= 1 << ARMII::I_BitShift;
 600   Binary |= getMachineSoImmOpValue(V1);
 601   emitWordLE(Binary);
 602
 603   // Now the 'orr' instruction.
 604   Binary = 0xc << 21;  // orr: Insts{24-21} = 0b1100
 605
 606   // Set the conditional execution predicate.
 607   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
 608
 609   // Encode Rd.
 610   Binary |= getMachineOpValue(MI, MO0) << ARMII::RegRdShift;
 611
 612   // Encode Rn.
 613   Binary |= getMachineOpValue(MI, MO0) << ARMII::RegRnShift;
 614
 615   // Encode so_imm.
 616   // Set bit I(25) to identify this is the immediate form of <shifter_op>
 617   Binary |= 1 << ARMII::I_BitShift;
 618   Binary |= getMachineSoImmOpValue(V2);
 619   emitWordLE(Binary);
 620 }
 621
 622 void ARMCodeEmitter::emitLEApcrelJTInstruction(const MachineInstr &MI) {
 623   // It's basically add r, pc, (LJTI - $+8)
 624
 625   const TargetInstrDesc &TID = MI.getDesc();
 626
 627   // Emit the 'add' instruction.
 628   unsigned Binary = 0x4 << 21;  // add: Insts{24-31} = 0b0100
 629
 630   // Set the conditional execution predicate
 631   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
 632
 633   // Encode S bit if MI modifies CPSR.
 634   Binary |= getAddrModeSBit(MI, TID);
 635
 636   // Encode Rd.
 637   Binary |= getMachineOpValue(MI, 0) << ARMII::RegRdShift;
 638
 639   // Encode Rn which is PC.
 640   Binary |= getARMRegisterNumbering(ARM::PC) << ARMII::RegRnShift;
 641
 642   // Encode the displacement.
 643   Binary |= 1 << ARMII::I_BitShift;
 644   emitJumpTableAddress(MI.getOperand(1).getIndex(), ARM::reloc_arm_jt_base);
 645
 646   emitWordLE(Binary);
 647 }
 648
 649 void ARMCodeEmitter::emitPseudoMoveInstruction(const MachineInstr &MI) {
 650   unsigned Opcode = MI.getDesc().Opcode;
 651
 652   // Part of binary is determined by TableGn.
 653   unsigned Binary = getBinaryCodeForInstr(MI);
 654
 655   // Set the conditional execution predicate
 656   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
 657
 658   // Encode S bit if MI modifies CPSR.
 659   if (Opcode == ARM::MOVsrl_flag || Opcode == ARM::MOVsra_flag)
 660     Binary |= 1 << ARMII::S_BitShift;
 661
 662   // Encode register def if there is one.
 663   Binary |= getMachineOpValue(MI, 0) << ARMII::RegRdShift;
 664
 665   // Encode the shift operation.
 666   switch (Opcode) {
 667   default: break;
 668   case ARM::RRX:
 669     // rrx
 670     Binary |= 0x6 << 4;
 671     break;
 672   case ARM::MOVsrl_flag:
 673     // lsr #1
 674     Binary |= (0x2 << 4) | (1 << 7);
 675     break;
 676   case ARM::MOVsra_flag:
 677     // asr #1
 678     Binary |= (0x4 << 4) | (1 << 7);
 679     break;
 680   }
 681
 682   // Encode register Rm.
 683   Binary |= getMachineOpValue(MI, 1);
 684
 685   emitWordLE(Binary);
 686 }
 687
 688 void ARMCodeEmitter::addPCLabel(unsigned LabelID) {
 689   DEBUG(errs() << "  ** LPC" << LabelID << " @ "
 690         << (void*)MCE.getCurrentPCValue() << '\n');
 691   JTI->addPCLabelAddr(LabelID, MCE.getCurrentPCValue());
 692 }
 693
 694 void ARMCodeEmitter::emitPseudoInstruction(const MachineInstr &MI) {
 695   unsigned Opcode = MI.getDesc().Opcode;
 696   switch (Opcode) {
 697   default:
 698     llvm_unreachable("ARMCodeEmitter::emitPseudoInstruction");
 699   case ARM::BX:
 700   case ARM::BMOVPCRX:
 701   case ARM::BXr9:
 702   case ARM::BMOVPCRXr9: {
 703     // First emit mov lr, pc
 704     unsigned Binary = 0x01a0e00f;
 705     Binary |= II->getPredicate(&MI) << ARMII::CondShift;
 706     emitWordLE(Binary);
 707
 708     // and then emit the branch.
 709     emitMiscBranchInstruction(MI);
 710     break;
 711   }
 712   case TargetOpcode::INLINEASM: {
 713     // We allow inline assembler nodes with empty bodies - they can
 714     // implicitly define registers, which is ok for JIT.
 715     if (MI.getOperand(0).getSymbolName()[0]) {
 716       report_fatal_error("JIT does not support inline asm!");
 717     }
 718     break;
 719   }
 720   case TargetOpcode::PROLOG_LABEL:
 721   case TargetOpcode::EH_LABEL:
 722     MCE.emitLabel(MI.getOperand(0).getMCSymbol());
 723     break;
 724   case TargetOpcode::IMPLICIT_DEF:
 725   case TargetOpcode::KILL:
 726     // Do nothing.
 727     break;
 728   case ARM::CONSTPOOL_ENTRY:
 729     emitConstPoolInstruction(MI);
 730     break;
 731   case ARM::PICADD: {
 732     // Remember of the address of the PC label for relocation later.
 733     addPCLabel(MI.getOperand(2).getImm());
 734     // PICADD is just an add instruction that implicitly read pc.
 735     emitDataProcessingInstruction(MI, 0, ARM::PC);
 736     break;
 737   }
 738   case ARM::PICLDR:
 739   case ARM::PICLDRB:
 740   case ARM::PICSTR:
 741   case ARM::PICSTRB: {
 742     // Remember of the address of the PC label for relocation later.
 743     addPCLabel(MI.getOperand(2).getImm());
 744     // These are just load / store instructions that implicitly read pc.
 745     emitLoadStoreInstruction(MI, 0, ARM::PC);
 746     break;
 747   }
 748   case ARM::PICLDRH:
 749   case ARM::PICLDRSH:
 750   case ARM::PICLDRSB:
 751   case ARM::PICSTRH: {
 752     // Remember of the address of the PC label for relocation later.
 753     addPCLabel(MI.getOperand(2).getImm());
 754     // These are just load / store instructions that implicitly read pc.
 755     emitMiscLoadStoreInstruction(MI, ARM::PC);
 756     break;
 757   }
 758
 759   case ARM::MOVi32imm:
 760     emitMOVi32immInstruction(MI);
 761     break;
 762
 763   case ARM::MOVi2pieces:
 764     // Two instructions to materialize a constant.
 765     emitMOVi2piecesInstruction(MI);
 766     break;
 767   case ARM::LEApcrelJT:
 768     // Materialize jumptable address.
 769     emitLEApcrelJTInstruction(MI);
 770     break;
 771   case ARM::RRX:
 772   case ARM::MOVsrl_flag:
 773   case ARM::MOVsra_flag:
 774     emitPseudoMoveInstruction(MI);
 775     break;
 776   }
 777 }
 778
 779 unsigned ARMCodeEmitter::getMachineSoRegOpValue(const MachineInstr &MI,
 780                                                 const TargetInstrDesc &TID,
 781                                                 const MachineOperand &MO,
 782                                                 unsigned OpIdx) {
 783   unsigned Binary = getMachineOpValue(MI, MO);
 784
 785   const MachineOperand &MO1 = MI.getOperand(OpIdx + 1);
 786   const MachineOperand &MO2 = MI.getOperand(OpIdx + 2);
 787   ARM_AM::ShiftOpc SOpc = ARM_AM::getSORegShOp(MO2.getImm());
 788
 789   // Encode the shift opcode.
 790   unsigned SBits = 0;
 791   unsigned Rs = MO1.getReg();
 792   if (Rs) {
 793     // Set shift operand (bit[7:4]).
 794     // LSL - 0001
 795     // LSR - 0011
 796     // ASR - 0101
 797     // ROR - 0111
 798     // RRX - 0110 and bit[11:8] clear.
 799     switch (SOpc) {
 800     default: llvm_unreachable("Unknown shift opc!");
 801     case ARM_AM::lsl: SBits = 0x1; break;
 802     case ARM_AM::lsr: SBits = 0x3; break;
 803     case ARM_AM::asr: SBits = 0x5; break;
 804     case ARM_AM::ror: SBits = 0x7; break;
 805     case ARM_AM::rrx: SBits = 0x6; break;
 806     }
 807   } else {
 808     // Set shift operand (bit[6:4]).
 809     // LSL - 000
 810     // LSR - 010
 811     // ASR - 100
 812     // ROR - 110
 813     switch (SOpc) {
 814     default: llvm_unreachable("Unknown shift opc!");
 815     case ARM_AM::lsl: SBits = 0x0; break;
 816     case ARM_AM::lsr: SBits = 0x2; break;
 817     case ARM_AM::asr: SBits = 0x4; break;
 818     case ARM_AM::ror: SBits = 0x6; break;
 819     }
 820   }
 821   Binary |= SBits << 4;
 822   if (SOpc == ARM_AM::rrx)
 823     return Binary;
 824
 825   // Encode the shift operation Rs or shift_imm (except rrx).
 826   if (Rs) {
 827     // Encode Rs bit[11:8].
 828     assert(ARM_AM::getSORegOffset(MO2.getImm()) == 0);
 829     return Binary | (getARMRegisterNumbering(Rs) << ARMII::RegRsShift);
 830   }
 831
 832   // Encode shift_imm bit[11:7].
 833   return Binary | ARM_AM::getSORegOffset(MO2.getImm()) << 7;
 834 }
 835
 836 unsigned ARMCodeEmitter::getMachineSoImmOpValue(unsigned SoImm) {
 837   int SoImmVal = ARM_AM::getSOImmVal(SoImm);
 838   assert(SoImmVal != -1 && "Not a valid so_imm value!");
 839
 840   // Encode rotate_imm.
 841   unsigned Binary = (ARM_AM::getSOImmValRot((unsigned)SoImmVal) >> 1)
 842     << ARMII::SoRotImmShift;
 843
 844   // Encode immed_8.
 845   Binary |= ARM_AM::getSOImmValImm((unsigned)SoImmVal);
 846   return Binary;
 847 }
 848
 849 unsigned ARMCodeEmitter::getAddrModeSBit(const MachineInstr &MI,
 850                                          const TargetInstrDesc &TID) const {
 851   for (unsigned i = MI.getNumOperands(), e = TID.getNumOperands(); i != e; --i){
 852     const MachineOperand &MO = MI.getOperand(i-1);
 853     if (MO.isReg() && MO.isDef() && MO.getReg() == ARM::CPSR)
 854       return 1 << ARMII::S_BitShift;
 855   }
 856   return 0;
 857 }
 858
 859 void ARMCodeEmitter::emitDataProcessingInstruction(const MachineInstr &MI,
 860                                                    unsigned ImplicitRd,
 861                                                    unsigned ImplicitRn) {
 862   const TargetInstrDesc &TID = MI.getDesc();
 863
 864   // Part of binary is determined by TableGn.
 865   unsigned Binary = getBinaryCodeForInstr(MI);
 866
 867   // Set the conditional execution predicate
 868   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
 869
 870   // Encode S bit if MI modifies CPSR.
 871   Binary |= getAddrModeSBit(MI, TID);
 872
 873   // Encode register def if there is one.
 874   unsigned NumDefs = TID.getNumDefs();
 875   unsigned OpIdx = 0;
 876   if (NumDefs)
 877     Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRdShift;
 878   else if (ImplicitRd)
 879     // Special handling for implicit use (e.g. PC).
 880     Binary |= (getARMRegisterNumbering(ImplicitRd) << ARMII::RegRdShift);
 881
 882   if (TID.Opcode == ARM::MOVi16) {
 883       // Get immediate from MI.
 884       unsigned Lo16 = getMovi32Value(MI, MI.getOperand(OpIdx),
 885                       ARM::reloc_arm_movw);
 886       // Encode imm which is the same as in emitMOVi32immInstruction().
 887       Binary |= Lo16 & 0xFFF;
 888       Binary |= ((Lo16 >> 12) & 0xF) << 16;
 889       emitWordLE(Binary);
 890       return;
 891   } else if(TID.Opcode == ARM::MOVTi16) {
 892       unsigned Hi16 = (getMovi32Value(MI, MI.getOperand(OpIdx),
 893                        ARM::reloc_arm_movt) >> 16);
 894       Binary |= Hi16 & 0xFFF;
 895       Binary |= ((Hi16 >> 12) & 0xF) << 16;
 896       emitWordLE(Binary);
 897       return;
 898   } else if ((TID.Opcode == ARM::BFC) || (TID.Opcode == ARM::BFI)) {
 899       uint32_t v = ~MI.getOperand(2).getImm();
 900       int32_t lsb = CountTrailingZeros_32(v);
 901       int32_t msb = (32 - CountLeadingZeros_32(v)) - 1;
 902       // Instr{20-16} = msb, Instr{11-7} = lsb
 903       Binary |= (msb & 0x1F) << 16;
 904       Binary |= (lsb & 0x1F) << 7;
 905       emitWordLE(Binary);
 906       return;
 907   } else if ((TID.Opcode == ARM::UBFX) || (TID.Opcode == ARM::SBFX)) {
 908       // Encode Rn in Instr{0-3}
 909       Binary |= getMachineOpValue(MI, OpIdx++);
 910
 911       uint32_t lsb = MI.getOperand(OpIdx++).getImm();
 912       uint32_t widthm1 = MI.getOperand(OpIdx++).getImm() - 1;
 913
 914       // Instr{20-16} = widthm1, Instr{11-7} = lsb
 915       Binary |= (widthm1 & 0x1F) << 16;
 916       Binary |= (lsb & 0x1F) << 7;
 917       emitWordLE(Binary);
 918       return;
 919   }
 920
 921   // If this is a two-address operand, skip it. e.g. MOVCCr operand 1.
 922   if (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1)
 923     ++OpIdx;
 924
 925   // Encode first non-shifter register operand if there is one.
 926   bool isUnary = TID.TSFlags & ARMII::UnaryDP;
 927   if (!isUnary) {
 928     if (ImplicitRn)
 929       // Special handling for implicit use (e.g. PC).
 930       Binary |= (getARMRegisterNumbering(ImplicitRn) << ARMII::RegRnShift);
 931     else {
 932       Binary |= getMachineOpValue(MI, OpIdx) << ARMII::RegRnShift;
 933       ++OpIdx;
 934     }
 935   }
 936
 937   // Encode shifter operand.
 938   const MachineOperand &MO = MI.getOperand(OpIdx);
 939   if ((TID.TSFlags & ARMII::FormMask) == ARMII::DPSoRegFrm) {
 940     // Encode SoReg.
 941     emitWordLE(Binary | getMachineSoRegOpValue(MI, TID, MO, OpIdx));
 942     return;
 943   }
 944
 945   if (MO.isReg()) {
 946     // Encode register Rm.
 947     emitWordLE(Binary | getARMRegisterNumbering(MO.getReg()));
 948     return;
 949   }
 950
 951   // Encode so_imm.
 952   Binary |= getMachineSoImmOpValue((unsigned)MO.getImm());
 953
 954   emitWordLE(Binary);
 955 }
 956
 957 void ARMCodeEmitter::emitLoadStoreInstruction(const MachineInstr &MI,
 958                                               unsigned ImplicitRd,
 959                                               unsigned ImplicitRn) {
 960   const TargetInstrDesc &TID = MI.getDesc();
 961   unsigned Form = TID.TSFlags & ARMII::FormMask;
 962   bool IsPrePost = (TID.TSFlags & ARMII::IndexModeMask) != 0;
 963
 964   // Part of binary is determined by TableGn.
 965   unsigned Binary = getBinaryCodeForInstr(MI);
 966
 967   // If this is an LDRi12 or LDRcp, nothing more needs be done.
 968   if (MI.getOpcode() == ARM::LDRi12 || MI.getOpcode() == ARM::LDRcp) {
 969     emitWordLE(Binary);
 970     return;
 971   }
 972
 973   // Set the conditional execution predicate
 974   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
 975
 976   unsigned OpIdx = 0;
 977
 978   // Operand 0 of a pre- and post-indexed store is the address base
 979   // writeback. Skip it.
 980   bool Skipped = false;
 981   if (IsPrePost && Form == ARMII::StFrm) {
 982     ++OpIdx;
 983     Skipped = true;
 984   }
 985
 986   // Set first operand
 987   if (ImplicitRd)
 988     // Special handling for implicit use (e.g. PC).
 989     Binary |= (getARMRegisterNumbering(ImplicitRd) << ARMII::RegRdShift);
 990   else
 991     Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRdShift;
 992
 993   // Set second operand
 994   if (ImplicitRn)
 995     // Special handling for implicit use (e.g. PC).
 996     Binary |= (getARMRegisterNumbering(ImplicitRn) << ARMII::RegRnShift);
 997   else
 998     Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRnShift;
 999
1000   // If this is a two-address operand, skip it. e.g. LDR_PRE.
1001   if (!Skipped && TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1)
1002     ++OpIdx;
1003
1004   const MachineOperand &MO2 = MI.getOperand(OpIdx);
1005   unsigned AM2Opc = (ImplicitRn == ARM::PC)
1006     ? 0 : MI.getOperand(OpIdx+1).getImm();
1007
1008   // Set bit U(23) according to sign of immed value (positive or negative).
1009   Binary |= ((ARM_AM::getAM2Op(AM2Opc) == ARM_AM::add ? 1 : 0) <<
1010              ARMII::U_BitShift);
1011   if (!MO2.getReg()) { // is immediate
1012     if (ARM_AM::getAM2Offset(AM2Opc))
1013       // Set the value of offset_12 field
1014       Binary |= ARM_AM::getAM2Offset(AM2Opc);
1015     emitWordLE(Binary);
1016     return;
1017   }
1018
1019   // Set bit I(25), because this is not in immediate encoding.
1020   Binary |= 1 << ARMII::I_BitShift;
1021   assert(TargetRegisterInfo::isPhysicalRegister(MO2.getReg()));
1022   // Set bit[3:0] to the corresponding Rm register
1023   Binary |= getARMRegisterNumbering(MO2.getReg());
1024
1025   // If this instr is in scaled register offset/index instruction, set
1026   // shift_immed(bit[11:7]) and shift(bit[6:5]) fields.
1027   if (unsigned ShImm = ARM_AM::getAM2Offset(AM2Opc)) {
1028     Binary |= getShiftOp(AM2Opc) << ARMII::ShiftImmShift;  // shift
1029     Binary |= ShImm              << ARMII::ShiftShift;     // shift_immed
1030   }
1031
1032   emitWordLE(Binary);
1033 }
1034
1035 void ARMCodeEmitter::emitMiscLoadStoreInstruction(const MachineInstr &MI,
1036                                                   unsigned ImplicitRn) {
1037   const TargetInstrDesc &TID = MI.getDesc();
1038   unsigned Form = TID.TSFlags & ARMII::FormMask;
1039   bool IsPrePost = (TID.TSFlags & ARMII::IndexModeMask) != 0;
1040
1041   // Part of binary is determined by TableGn.
1042   unsigned Binary = getBinaryCodeForInstr(MI);
1043
1044   // Set the conditional execution predicate
1045   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1046
1047   unsigned OpIdx = 0;
1048
1049   // Operand 0 of a pre- and post-indexed store is the address base
1050   // writeback. Skip it.
1051   bool Skipped = false;
1052   if (IsPrePost && Form == ARMII::StMiscFrm) {
1053     ++OpIdx;
1054     Skipped = true;
1055   }
1056
1057   // Set first operand
1058   Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRdShift;
1059
1060   // Skip LDRD and STRD's second operand.
1061   if (TID.Opcode == ARM::LDRD || TID.Opcode == ARM::STRD)
1062     ++OpIdx;
1063
1064   // Set second operand
1065   if (ImplicitRn)
1066     // Special handling for implicit use (e.g. PC).
1067     Binary |= (getARMRegisterNumbering(ImplicitRn) << ARMII::RegRnShift);
1068   else
1069     Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRnShift;
1070
1071   // If this is a two-address operand, skip it. e.g. LDRH_POST.
1072   if (!Skipped && TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1)
1073     ++OpIdx;
1074
1075   const MachineOperand &MO2 = MI.getOperand(OpIdx);
1076   unsigned AM3Opc = (ImplicitRn == ARM::PC)
1077     ? 0 : MI.getOperand(OpIdx+1).getImm();
1078
1079   // Set bit U(23) according to sign of immed value (positive or negative)
1080   Binary |= ((ARM_AM::getAM3Op(AM3Opc) == ARM_AM::add ? 1 : 0) <<
1081              ARMII::U_BitShift);
1082
1083   // If this instr is in register offset/index encoding, set bit[3:0]
1084   // to the corresponding Rm register.
1085   if (MO2.getReg()) {
1086     Binary |= getARMRegisterNumbering(MO2.getReg());
1087     emitWordLE(Binary);
1088     return;
1089   }
1090
1091   // This instr is in immediate offset/index encoding, set bit 22 to 1.
1092   Binary |= 1 << ARMII::AM3_I_BitShift;
1093   if (unsigned ImmOffs = ARM_AM::getAM3Offset(AM3Opc)) {
1094     // Set operands
1095     Binary |= (ImmOffs >> 4) << ARMII::ImmHiShift;  // immedH
1096     Binary |= (ImmOffs & 0xF);                      // immedL
1097   }
1098
1099   emitWordLE(Binary);
1100 }
1101
1102 static unsigned getAddrModeUPBits(unsigned Mode) {
1103   unsigned Binary = 0;
1104
1105   // Set addressing mode by modifying bits U(23) and P(24)
1106   // IA - Increment after  - bit U = 1 and bit P = 0
1107   // IB - Increment before - bit U = 1 and bit P = 1
1108   // DA - Decrement after  - bit U = 0 and bit P = 0
1109   // DB - Decrement before - bit U = 0 and bit P = 1
1110   switch (Mode) {
1111   default: llvm_unreachable("Unknown addressing sub-mode!");
1112   case ARM_AM::da:                                     break;
1113   case ARM_AM::db: Binary |= 0x1 << ARMII::P_BitShift; break;
1114   case ARM_AM::ia: Binary |= 0x1 << ARMII::U_BitShift; break;
1115   case ARM_AM::ib: Binary |= 0x3 << ARMII::U_BitShift; break;
1116   }
1117
1118   return Binary;
1119 }
1120
1121 void ARMCodeEmitter::emitLoadStoreMultipleInstruction(const MachineInstr &MI) {
1122   const TargetInstrDesc &TID = MI.getDesc();
1123   bool IsUpdating = (TID.TSFlags & ARMII::IndexModeMask) != 0;
1124
1125   // Part of binary is determined by TableGn.
1126   unsigned Binary = getBinaryCodeForInstr(MI);
1127
1128   // Set the conditional execution predicate
1129   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1130
1131   // Skip operand 0 of an instruction with base register update.
1132   unsigned OpIdx = 0;
1133   if (IsUpdating)
1134     ++OpIdx;
1135
1136   // Set base address operand
1137   Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRnShift;
1138
1139   // Set addressing mode by modifying bits U(23) and P(24)
1140   const MachineOperand &MO = MI.getOperand(OpIdx++);
1141   Binary |= getAddrModeUPBits(ARM_AM::getAM4SubMode(MO.getImm()));
1142
1143   // Set bit W(21)
1144   if (IsUpdating)
1145     Binary |= 0x1 << ARMII::W_BitShift;
1146
1147   // Set registers
1148   for (unsigned i = OpIdx+2, e = MI.getNumOperands(); i != e; ++i) {
1149     const MachineOperand &MO = MI.getOperand(i);
1150     if (!MO.isReg() || MO.isImplicit())
1151       break;
1152     unsigned RegNum = getARMRegisterNumbering(MO.getReg());
1153     assert(TargetRegisterInfo::isPhysicalRegister(MO.getReg()) &&
1154            RegNum < 16);
1155     Binary |= 0x1 << RegNum;
1156   }
1157
1158   emitWordLE(Binary);
1159 }
1160
1161 void ARMCodeEmitter::emitMulFrmInstruction(const MachineInstr &MI) {
1162   const TargetInstrDesc &TID = MI.getDesc();
1163
1164   // Part of binary is determined by TableGn.
1165   unsigned Binary = getBinaryCodeForInstr(MI);
1166
1167   // Set the conditional execution predicate
1168   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1169
1170   // Encode S bit if MI modifies CPSR.
1171   Binary |= getAddrModeSBit(MI, TID);
1172
1173   // 32x32->64bit operations have two destination registers. The number
1174   // of register definitions will tell us if that's what we're dealing with.
1175   unsigned OpIdx = 0;
1176   if (TID.getNumDefs() == 2)
1177     Binary |= getMachineOpValue (MI, OpIdx++) << ARMII::RegRdLoShift;
1178
1179   // Encode Rd
1180   Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRdHiShift;
1181
1182   // Encode Rm
1183   Binary |= getMachineOpValue(MI, OpIdx++);
1184
1185   // Encode Rs
1186   Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRsShift;
1187
1188   // Many multiple instructions (e.g. MLA) have three src operands. Encode
1189   // it as Rn (for multiply, that's in the same offset as RdLo.
1190   if (TID.getNumOperands() > OpIdx &&
1191       !TID.OpInfo[OpIdx].isPredicate() &&
1192       !TID.OpInfo[OpIdx].isOptionalDef())
1193     Binary |= getMachineOpValue(MI, OpIdx) << ARMII::RegRdLoShift;
1194
1195   emitWordLE(Binary);
1196 }
1197
1198 void ARMCodeEmitter::emitExtendInstruction(const MachineInstr &MI) {
1199   const TargetInstrDesc &TID = MI.getDesc();
1200
1201   // Part of binary is determined by TableGn.
1202   unsigned Binary = getBinaryCodeForInstr(MI);
1203
1204   // Set the conditional execution predicate
1205   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1206
1207   unsigned OpIdx = 0;
1208
1209   // Encode Rd
1210   Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRdShift;
1211
1212   const MachineOperand &MO1 = MI.getOperand(OpIdx++);
1213   const MachineOperand &MO2 = MI.getOperand(OpIdx);
1214   if (MO2.isReg()) {
1215     // Two register operand form.
1216     // Encode Rn.
1217     Binary |= getMachineOpValue(MI, MO1) << ARMII::RegRnShift;
1218
1219     // Encode Rm.
1220     Binary |= getMachineOpValue(MI, MO2);
1221     ++OpIdx;
1222   } else {
1223     Binary |= getMachineOpValue(MI, MO1);
1224   }
1225
1226   // Encode rot imm (0, 8, 16, or 24) if it has a rotate immediate operand.
1227   if (MI.getOperand(OpIdx).isImm() &&
1228       !TID.OpInfo[OpIdx].isPredicate() &&
1229       !TID.OpInfo[OpIdx].isOptionalDef())
1230     Binary |= (getMachineOpValue(MI, OpIdx) / 8) << ARMII::ExtRotImmShift;
1231
1232   emitWordLE(Binary);
1233 }
1234
1235 void ARMCodeEmitter::emitMiscArithInstruction(const MachineInstr &MI) {
1236   const TargetInstrDesc &TID = MI.getDesc();
1237
1238   // Part of binary is determined by TableGn.
1239   unsigned Binary = getBinaryCodeForInstr(MI);
1240
1241   // Set the conditional execution predicate
1242   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1243
1244   unsigned OpIdx = 0;
1245
1246   // Encode Rd
1247   Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRdShift;
1248
1249   const MachineOperand &MO = MI.getOperand(OpIdx++);
1250   if (OpIdx == TID.getNumOperands() ||
1251       TID.OpInfo[OpIdx].isPredicate() ||
1252       TID.OpInfo[OpIdx].isOptionalDef()) {
1253     // Encode Rm and it's done.
1254     Binary |= getMachineOpValue(MI, MO);
1255     emitWordLE(Binary);
1256     return;
1257   }
1258
1259   // Encode Rn.
1260   Binary |= getMachineOpValue(MI, MO) << ARMII::RegRnShift;
1261
1262   // Encode Rm.
1263   Binary |= getMachineOpValue(MI, OpIdx++);
1264
1265   // Encode shift_imm.
1266   unsigned ShiftAmt = MI.getOperand(OpIdx).getImm();
1267   if (TID.Opcode == ARM::PKHTB) {
1268     assert(ShiftAmt != 0 && "PKHTB shift_imm is 0!");
1269     if (ShiftAmt == 32)
1270       ShiftAmt = 0;
1271   }
1272   assert(ShiftAmt < 32 && "shift_imm range is 0 to 31!");
1273   Binary |= ShiftAmt << ARMII::ShiftShift;
1274
1275   emitWordLE(Binary);
1276 }
1277
1278 void ARMCodeEmitter::emitSaturateInstruction(const MachineInstr &MI) {
1279   const TargetInstrDesc &TID = MI.getDesc();
1280
1281   // Part of binary is determined by TableGen.
1282   unsigned Binary = getBinaryCodeForInstr(MI);
1283
1284   // Set the conditional execution predicate
1285   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1286
1287   // Encode Rd
1288   Binary |= getMachineOpValue(MI, 0) << ARMII::RegRdShift;
1289
1290   // Encode saturate bit position.
1291   unsigned Pos = MI.getOperand(1).getImm();
1292   if (TID.Opcode == ARM::SSAT || TID.Opcode == ARM::SSAT16)
1293     Pos -= 1;
1294   assert((Pos < 16 || (Pos < 32 &&
1295                        TID.Opcode != ARM::SSAT16 &&
1296                        TID.Opcode != ARM::USAT16)) &&
1297          "saturate bit position out of range");
1298   Binary |= Pos << 16;
1299
1300   // Encode Rm
1301   Binary |= getMachineOpValue(MI, 2);
1302
1303   // Encode shift_imm.
1304   if (TID.getNumOperands() == 4) {
1305     unsigned ShiftOp = MI.getOperand(3).getImm();
1306     ARM_AM::ShiftOpc Opc = ARM_AM::getSORegShOp(ShiftOp);
1307     if (Opc == ARM_AM::asr)
1308       Binary |= (1 << 6);
1309     unsigned ShiftAmt = MI.getOperand(3).getImm();
1310     if (ShiftAmt == 32 && Opc == ARM_AM::asr)
1311       ShiftAmt = 0;
1312     assert(ShiftAmt < 32 && "shift_imm range is 0 to 31!");
1313     Binary |= ShiftAmt << ARMII::ShiftShift;
1314   }
1315
1316   emitWordLE(Binary);
1317 }
1318
1319 void ARMCodeEmitter::emitBranchInstruction(const MachineInstr &MI) {
1320   const TargetInstrDesc &TID = MI.getDesc();
1321
1322   if (TID.Opcode == ARM::TPsoft) {
1323     llvm_unreachable("ARM::TPsoft FIXME"); // FIXME
1324   }
1325
1326   // Part of binary is determined by TableGn.
1327   unsigned Binary = getBinaryCodeForInstr(MI);
1328
1329   // Set the conditional execution predicate
1330   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1331
1332   // Set signed_immed_24 field
1333   Binary |= getMachineOpValue(MI, 0);
1334
1335   emitWordLE(Binary);
1336 }
1337
1338 void ARMCodeEmitter::emitInlineJumpTable(unsigned JTIndex) {
1339   // Remember the base address of the inline jump table.
1340   uintptr_t JTBase = MCE.getCurrentPCValue();
1341   JTI->addJumpTableBaseAddr(JTIndex, JTBase);
1342   DEBUG(errs() << "  ** Jump Table #" << JTIndex << " @ " << (void*)JTBase
1343                << '\n');
1344
1345   // Now emit the jump table entries.
1346   const std::vector<MachineBasicBlock*> &MBBs = (*MJTEs)[JTIndex].MBBs;
1347   for (unsigned i = 0, e = MBBs.size(); i != e; ++i) {
1348     if (IsPIC)
1349       // DestBB address - JT base.
1350       emitMachineBasicBlock(MBBs[i], ARM::reloc_arm_pic_jt, JTBase);
1351     else
1352       // Absolute DestBB address.
1353       emitMachineBasicBlock(MBBs[i], ARM::reloc_arm_absolute);
1354     emitWordLE(0);
1355   }
1356 }
1357
1358 void ARMCodeEmitter::emitMiscBranchInstruction(const MachineInstr &MI) {
1359   const TargetInstrDesc &TID = MI.getDesc();
1360
1361   // Handle jump tables.
1362   if (TID.Opcode == ARM::BR_JTr || TID.Opcode == ARM::BR_JTadd) {
1363     // First emit a ldr pc, [] instruction.
1364     emitDataProcessingInstruction(MI, ARM::PC);
1365
1366     // Then emit the inline jump table.
1367     unsigned JTIndex =
1368       (TID.Opcode == ARM::BR_JTr)
1369       ? MI.getOperand(1).getIndex() : MI.getOperand(2).getIndex();
1370     emitInlineJumpTable(JTIndex);
1371     return;
1372   } else if (TID.Opcode == ARM::BR_JTm) {
1373     // First emit a ldr pc, [] instruction.
1374     emitLoadStoreInstruction(MI, ARM::PC);
1375
1376     // Then emit the inline jump table.
1377     emitInlineJumpTable(MI.getOperand(3).getIndex());
1378     return;
1379   }
1380
1381   // Part of binary is determined by TableGn.
1382   unsigned Binary = getBinaryCodeForInstr(MI);
1383
1384   // Set the conditional execution predicate
1385   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1386
1387   if (TID.Opcode == ARM::BX_RET || TID.Opcode == ARM::MOVPCLR)
1388     // The return register is LR.
1389     Binary |= getARMRegisterNumbering(ARM::LR);
1390   else
1391     // otherwise, set the return register
1392     Binary |= getMachineOpValue(MI, 0);
1393
1394   emitWordLE(Binary);
1395 }
1396
1397 static unsigned encodeVFPRd(const MachineInstr &MI, unsigned OpIdx) {
1398   unsigned RegD = MI.getOperand(OpIdx).getReg();
1399   unsigned Binary = 0;
1400   bool isSPVFP = ARM::SPRRegisterClass->contains(RegD);
1401   RegD = getARMRegisterNumbering(RegD);
1402   if (!isSPVFP)
1403     Binary |=   RegD               << ARMII::RegRdShift;
1404   else {
1405     Binary |= ((RegD & 0x1E) >> 1) << ARMII::RegRdShift;
1406     Binary |=  (RegD & 0x01)       << ARMII::D_BitShift;
1407   }
1408   return Binary;
1409 }
1410
1411 static unsigned encodeVFPRn(const MachineInstr &MI, unsigned OpIdx) {
1412   unsigned RegN = MI.getOperand(OpIdx).getReg();
1413   unsigned Binary = 0;
1414   bool isSPVFP = ARM::SPRRegisterClass->contains(RegN);
1415   RegN = getARMRegisterNumbering(RegN);
1416   if (!isSPVFP)
1417     Binary |=   RegN               << ARMII::RegRnShift;
1418   else {
1419     Binary |= ((RegN & 0x1E) >> 1) << ARMII::RegRnShift;
1420     Binary |=  (RegN & 0x01)       << ARMII::N_BitShift;
1421   }
1422   return Binary;
1423 }
1424
1425 static unsigned encodeVFPRm(const MachineInstr &MI, unsigned OpIdx) {
1426   unsigned RegM = MI.getOperand(OpIdx).getReg();
1427   unsigned Binary = 0;
1428   bool isSPVFP = ARM::SPRRegisterClass->contains(RegM);
1429   RegM = getARMRegisterNumbering(RegM);
1430   if (!isSPVFP)
1431     Binary |=   RegM;
1432   else {
1433     Binary |= ((RegM & 0x1E) >> 1);
1434     Binary |=  (RegM & 0x01)       << ARMII::M_BitShift;
1435   }
1436   return Binary;
1437 }
1438
1439 void ARMCodeEmitter::emitVFPArithInstruction(const MachineInstr &MI) {
1440   const TargetInstrDesc &TID = MI.getDesc();
1441
1442   // Part of binary is determined by TableGn.
1443   unsigned Binary = getBinaryCodeForInstr(MI);
1444
1445   // Set the conditional execution predicate
1446   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1447
1448   unsigned OpIdx = 0;
1449   assert((Binary & ARMII::D_BitShift) == 0 &&
1450          (Binary & ARMII::N_BitShift) == 0 &&
1451          (Binary & ARMII::M_BitShift) == 0 && "VFP encoding bug!");
1452
1453   // Encode Dd / Sd.
1454   Binary |= encodeVFPRd(MI, OpIdx++);
1455
1456   // If this is a two-address operand, skip it, e.g. FMACD.
1457   if (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1)
1458     ++OpIdx;
1459
1460   // Encode Dn / Sn.
1461   if ((TID.TSFlags & ARMII::FormMask) == ARMII::VFPBinaryFrm)
1462     Binary |= encodeVFPRn(MI, OpIdx++);
1463
1464   if (OpIdx == TID.getNumOperands() ||
1465       TID.OpInfo[OpIdx].isPredicate() ||
1466       TID.OpInfo[OpIdx].isOptionalDef()) {
1467     // FCMPEZD etc. has only one operand.
1468     emitWordLE(Binary);
1469     return;
1470   }
1471
1472   // Encode Dm / Sm.
1473   Binary |= encodeVFPRm(MI, OpIdx);
1474
1475   emitWordLE(Binary);
1476 }
1477
1478 void ARMCodeEmitter::emitVFPConversionInstruction(const MachineInstr &MI) {
1479   const TargetInstrDesc &TID = MI.getDesc();
1480   unsigned Form = TID.TSFlags & ARMII::FormMask;
1481
1482   // Part of binary is determined by TableGn.
1483   unsigned Binary = getBinaryCodeForInstr(MI);
1484
1485   // Set the conditional execution predicate
1486   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1487
1488   switch (Form) {
1489   default: break;
1490   case ARMII::VFPConv1Frm:
1491   case ARMII::VFPConv2Frm:
1492   case ARMII::VFPConv3Frm:
1493     // Encode Dd / Sd.
1494     Binary |= encodeVFPRd(MI, 0);
1495     break;
1496   case ARMII::VFPConv4Frm:
1497     // Encode Dn / Sn.
1498     Binary |= encodeVFPRn(MI, 0);
1499     break;
1500   case ARMII::VFPConv5Frm:
1501     // Encode Dm / Sm.
1502     Binary |= encodeVFPRm(MI, 0);
1503     break;
1504   }
1505
1506   switch (Form) {
1507   default: break;
1508   case ARMII::VFPConv1Frm:
1509     // Encode Dm / Sm.
1510     Binary |= encodeVFPRm(MI, 1);
1511     break;
1512   case ARMII::VFPConv2Frm:
1513   case ARMII::VFPConv3Frm:
1514     // Encode Dn / Sn.
1515     Binary |= encodeVFPRn(MI, 1);
1516     break;
1517   case ARMII::VFPConv4Frm:
1518   case ARMII::VFPConv5Frm:
1519     // Encode Dd / Sd.
1520     Binary |= encodeVFPRd(MI, 1);
1521     break;
1522   }
1523
1524   if (Form == ARMII::VFPConv5Frm)
1525     // Encode Dn / Sn.
1526     Binary |= encodeVFPRn(MI, 2);
1527   else if (Form == ARMII::VFPConv3Frm)
1528     // Encode Dm / Sm.
1529     Binary |= encodeVFPRm(MI, 2);
1530
1531   emitWordLE(Binary);
1532 }
1533
1534 void ARMCodeEmitter::emitVFPLoadStoreInstruction(const MachineInstr &MI) {
1535   // Part of binary is determined by TableGn.
1536   unsigned Binary = getBinaryCodeForInstr(MI);
1537
1538   // Set the conditional execution predicate
1539   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1540
1541   unsigned OpIdx = 0;
1542
1543   // Encode Dd / Sd.
1544   Binary |= encodeVFPRd(MI, OpIdx++);
1545
1546   // Encode address base.
1547   const MachineOperand &Base = MI.getOperand(OpIdx++);
1548   Binary |= getMachineOpValue(MI, Base) << ARMII::RegRnShift;
1549
1550   // If there is a non-zero immediate offset, encode it.
1551   if (Base.isReg()) {
1552     const MachineOperand &Offset = MI.getOperand(OpIdx);
1553     if (unsigned ImmOffs = ARM_AM::getAM5Offset(Offset.getImm())) {
1554       if (ARM_AM::getAM5Op(Offset.getImm()) == ARM_AM::add)
1555         Binary |= 1 << ARMII::U_BitShift;
1556       Binary |= ImmOffs;
1557       emitWordLE(Binary);
1558       return;
1559     }
1560   }
1561
1562   // If immediate offset is omitted, default to +0.
1563   Binary |= 1 << ARMII::U_BitShift;
1564
1565   emitWordLE(Binary);
1566 }
1567
1568 void
1569 ARMCodeEmitter::emitVFPLoadStoreMultipleInstruction(const MachineInstr &MI) {
1570   const TargetInstrDesc &TID = MI.getDesc();
1571   bool IsUpdating = (TID.TSFlags & ARMII::IndexModeMask) != 0;
1572
1573   // Part of binary is determined by TableGn.
1574   unsigned Binary = getBinaryCodeForInstr(MI);
1575
1576   // Set the conditional execution predicate
1577   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1578
1579   // Skip operand 0 of an instruction with base register update.
1580   unsigned OpIdx = 0;
1581   if (IsUpdating)
1582     ++OpIdx;
1583
1584   // Set base address operand
1585   Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRnShift;
1586
1587   // Set addressing mode by modifying bits U(23) and P(24)
1588   const MachineOperand &MO = MI.getOperand(OpIdx++);
1589   Binary |= getAddrModeUPBits(ARM_AM::getAM4SubMode(MO.getImm()));
1590
1591   // Set bit W(21)
1592   if (IsUpdating)
1593     Binary |= 0x1 << ARMII::W_BitShift;
1594
1595   // First register is encoded in Dd.
1596   Binary |= encodeVFPRd(MI, OpIdx+2);
1597
1598   // Count the number of registers.
1599   unsigned NumRegs = 1;
1600   for (unsigned i = OpIdx+3, e = MI.getNumOperands(); i != e; ++i) {
1601     const MachineOperand &MO = MI.getOperand(i);
1602     if (!MO.isReg() || MO.isImplicit())
1603       break;
1604     ++NumRegs;
1605   }
1606   // Bit 8 will be set if <list> is consecutive 64-bit registers (e.g., D0)
1607   // Otherwise, it will be 0, in the case of 32-bit registers.
1608   if(Binary & 0x100)
1609     Binary |= NumRegs * 2;
1610   else
1611     Binary |= NumRegs;
1612
1613   emitWordLE(Binary);
1614 }
1615
1616 static unsigned encodeNEONRd(const MachineInstr &MI, unsigned OpIdx) {
1617   unsigned RegD = MI.getOperand(OpIdx).getReg();
1618   unsigned Binary = 0;
1619   RegD = getARMRegisterNumbering(RegD);
1620   Binary |= (RegD & 0xf) << ARMII::RegRdShift;
1621   Binary |= ((RegD >> 4) & 1) << ARMII::D_BitShift;
1622   return Binary;
1623 }
1624
1625 static unsigned encodeNEONRn(const MachineInstr &MI, unsigned OpIdx) {
1626   unsigned RegN = MI.getOperand(OpIdx).getReg();
1627   unsigned Binary = 0;
1628   RegN = getARMRegisterNumbering(RegN);
1629   Binary |= (RegN & 0xf) << ARMII::RegRnShift;
1630   Binary |= ((RegN >> 4) & 1) << ARMII::N_BitShift;
1631   return Binary;
1632 }
1633
1634 static unsigned encodeNEONRm(const MachineInstr &MI, unsigned OpIdx) {
1635   unsigned RegM = MI.getOperand(OpIdx).getReg();
1636   unsigned Binary = 0;
1637   RegM = getARMRegisterNumbering(RegM);
1638   Binary |= (RegM & 0xf);
1639   Binary |= ((RegM >> 4) & 1) << ARMII::M_BitShift;
1640   return Binary;
1641 }
1642
1643 /// convertNEONDataProcToThumb - Convert the ARM mode encoding for a NEON
1644 /// data-processing instruction to the corresponding Thumb encoding.
1645 static unsigned convertNEONDataProcToThumb(unsigned Binary) {
1646   assert((Binary & 0xfe000000) == 0xf2000000 &&
1647          "not an ARM NEON data-processing instruction");
1648   unsigned UBit = (Binary >> 24) & 1;
1649   return 0xef000000 | (UBit << 28) | (Binary & 0xffffff);
1650 }
1651
1652 void ARMCodeEmitter::emitNEONLaneInstruction(const MachineInstr &MI) {
1653   unsigned Binary = getBinaryCodeForInstr(MI);
1654
1655   unsigned RegTOpIdx, RegNOpIdx, LnOpIdx;
1656   const TargetInstrDesc &TID = MI.getDesc();
1657   if ((TID.TSFlags & ARMII::FormMask) == ARMII::NGetLnFrm) {
1658     RegTOpIdx = 0;
1659     RegNOpIdx = 1;
1660     LnOpIdx = 2;
1661   } else { // ARMII::NSetLnFrm
1662     RegTOpIdx = 2;
1663     RegNOpIdx = 0;
1664     LnOpIdx = 3;
1665   }
1666
1667   // Set the conditional execution predicate
1668   Binary |= (IsThumb ? ARMCC::AL : II->getPredicate(&MI)) << ARMII::CondShift;
1669
1670   unsigned RegT = MI.getOperand(RegTOpIdx).getReg();
1671   RegT = getARMRegisterNumbering(RegT);
1672   Binary |= (RegT << ARMII::RegRdShift);
1673   Binary |= encodeNEONRn(MI, RegNOpIdx);
1674
1675   unsigned LaneShift;
1676   if ((Binary & (1 << 22)) != 0)
1677     LaneShift = 0; // 8-bit elements
1678   else if ((Binary & (1 << 5)) != 0)
1679     LaneShift = 1; // 16-bit elements
1680   else
1681     LaneShift = 2; // 32-bit elements
1682
1683   unsigned Lane = MI.getOperand(LnOpIdx).getImm() << LaneShift;
1684   unsigned Opc1 = Lane >> 2;
1685   unsigned Opc2 = Lane & 3;
1686   assert((Opc1 & 3) == 0 && "out-of-range lane number operand");
1687   Binary |= (Opc1 << 21);
1688   Binary |= (Opc2 << 5);
1689
1690   emitWordLE(Binary);
1691 }
1692
1693 void ARMCodeEmitter::emitNEONDupInstruction(const MachineInstr &MI) {
1694   unsigned Binary = getBinaryCodeForInstr(MI);
1695
1696   // Set the conditional execution predicate
1697   Binary |= (IsThumb ? ARMCC::AL : II->getPredicate(&MI)) << ARMII::CondShift;
1698
1699   unsigned RegT = MI.getOperand(1).getReg();
1700   RegT = getARMRegisterNumbering(RegT);
1701   Binary |= (RegT << ARMII::RegRdShift);
1702   Binary |= encodeNEONRn(MI, 0);
1703   emitWordLE(Binary);
1704 }
1705
1706 void ARMCodeEmitter::emitNEON1RegModImmInstruction(const MachineInstr &MI) {
1707   unsigned Binary = getBinaryCodeForInstr(MI);
1708   // Destination register is encoded in Dd.
1709   Binary |= encodeNEONRd(MI, 0);
1710   // Immediate fields: Op, Cmode, I, Imm3, Imm4
1711   unsigned Imm = MI.getOperand(1).getImm();
1712   unsigned Op = (Imm >> 12) & 1;
1713   unsigned Cmode = (Imm >> 8) & 0xf;
1714   unsigned I = (Imm >> 7) & 1;
1715   unsigned Imm3 = (Imm >> 4) & 0x7;
1716   unsigned Imm4 = Imm & 0xf;
1717   Binary |= (I << 24) | (Imm3 << 16) | (Cmode << 8) | (Op << 5) | Imm4;
1718   if (IsThumb)
1719     Binary = convertNEONDataProcToThumb(Binary);
1720   emitWordLE(Binary);
1721 }
1722
1723 void ARMCodeEmitter::emitNEON2RegInstruction(const MachineInstr &MI) {
1724   const TargetInstrDesc &TID = MI.getDesc();
1725   unsigned Binary = getBinaryCodeForInstr(MI);
1726   // Destination register is encoded in Dd; source register in Dm.
1727   unsigned OpIdx = 0;
1728   Binary |= encodeNEONRd(MI, OpIdx++);
1729   if (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1)
1730     ++OpIdx;
1731   Binary |= encodeNEONRm(MI, OpIdx);
1732   if (IsThumb)
1733     Binary = convertNEONDataProcToThumb(Binary);
1734   // FIXME: This does not handle VDUPfdf or VDUPfqf.
1735   emitWordLE(Binary);
1736 }
1737
1738 void ARMCodeEmitter::emitNEON3RegInstruction(const MachineInstr &MI) {
1739   const TargetInstrDesc &TID = MI.getDesc();
1740   unsigned Binary = getBinaryCodeForInstr(MI);
1741   // Destination register is encoded in Dd; source registers in Dn and Dm.
1742   unsigned OpIdx = 0;
1743   Binary |= encodeNEONRd(MI, OpIdx++);
1744   if (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1)
1745     ++OpIdx;
1746   Binary |= encodeNEONRn(MI, OpIdx++);
1747   if (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1)
1748     ++OpIdx;
1749   Binary |= encodeNEONRm(MI, OpIdx);
1750   if (IsThumb)
1751     Binary = convertNEONDataProcToThumb(Binary);
1752   // FIXME: This does not handle VMOVDneon or VMOVQ.
1753   emitWordLE(Binary);
1754 }
1755
1756 #include "ARMGenCodeEmitter.inc"