lib/Target/ARM/ARMCodeEmitter.cpp

   1 //===-- ARM/ARMCodeEmitter.cpp - Convert ARM code to machine code ---------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the pass that transforms the ARM machine instructions into
  11 // relocatable machine code.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #define DEBUG_TYPE "jit"
  16 #include "ARM.h"
  17 #include "ARMAddressingModes.h"
  18 #include "ARMConstantPoolValue.h"
  19 #include "ARMInstrInfo.h"
  20 #include "ARMRelocations.h"
  21 #include "ARMSubtarget.h"
  22 #include "ARMTargetMachine.h"
  23 #include "llvm/Constants.h"
  24 #include "llvm/DerivedTypes.h"
  25 #include "llvm/Function.h"
  26 #include "llvm/PassManager.h"
  27 #include "llvm/CodeGen/JITCodeEmitter.h"
  28 #include "llvm/CodeGen/MachineConstantPool.h"
  29 #include "llvm/CodeGen/MachineFunctionPass.h"
  30 #include "llvm/CodeGen/MachineInstr.h"
  31 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  32 #include "llvm/CodeGen/MachineModuleInfo.h"
  33 #include "llvm/CodeGen/Passes.h"
  34 #include "llvm/ADT/Statistic.h"
  35 #include "llvm/Support/Debug.h"
  36 #include "llvm/Support/ErrorHandling.h"
  37 #include "llvm/Support/raw_ostream.h"
  38 #ifndef NDEBUG
  39 #include <iomanip>
  40 #endif
  41 using namespace llvm;
  42
  43 STATISTIC(NumEmitted, "Number of machine instructions emitted");
  44
  45 namespace {
  46
  47   class ARMCodeEmitter : public MachineFunctionPass {
  48     ARMJITInfo                *JTI;
  49     const ARMInstrInfo        *II;
  50     const TargetData          *TD;
  51     const ARMSubtarget        *Subtarget;
  52     TargetMachine             &TM;
  53     JITCodeEmitter            &MCE;
  54     MachineModuleInfo *MMI;
  55     const std::vector<MachineConstantPoolEntry> *MCPEs;
  56     const std::vector<MachineJumpTableEntry> *MJTEs;
  57     bool IsPIC;
  58     bool IsThumb;
  59
  60     void getAnalysisUsage(AnalysisUsage &AU) const {
  61       AU.addRequired<MachineModuleInfo>();
  62       MachineFunctionPass::getAnalysisUsage(AU);
  63     }
  64
  65     static char ID;
  66   public:
  67     ARMCodeEmitter(TargetMachine &tm, JITCodeEmitter &mce)
  68       : MachineFunctionPass(ID), JTI(0),
  69         II((const ARMInstrInfo *)tm.getInstrInfo()),
  70         TD(tm.getTargetData()), TM(tm),
  71         MCE(mce), MCPEs(0), MJTEs(0),
  72         IsPIC(TM.getRelocationModel() == Reloc::PIC_), IsThumb(false) {}
  73
  74     /// getBinaryCodeForInstr - This function, generated by the
  75     /// CodeEmitterGenerator using TableGen, produces the binary encoding for
  76     /// machine instructions.
  77     unsigned getBinaryCodeForInstr(const MachineInstr &MI) const;
  78
  79     bool runOnMachineFunction(MachineFunction &MF);
  80
  81     virtual const char *getPassName() const {
  82       return "ARM Machine Code Emitter";
  83     }
  84
  85     void emitInstruction(const MachineInstr &MI);
  86
  87   private:
  88
  89     void emitWordLE(unsigned Binary);
  90     void emitDWordLE(uint64_t Binary);
  91     void emitConstPoolInstruction(const MachineInstr &MI);
  92     void emitMOVi32immInstruction(const MachineInstr &MI);
  93     void emitMOVi2piecesInstruction(const MachineInstr &MI);
  94     void emitLEApcrelJTInstruction(const MachineInstr &MI);
  95     void emitPseudoMoveInstruction(const MachineInstr &MI);
  96     void addPCLabel(unsigned LabelID);
  97     void emitPseudoInstruction(const MachineInstr &MI);
  98     unsigned getMachineSoRegOpValue(const MachineInstr &MI,
  99                                     const TargetInstrDesc &TID,
 100                                     const MachineOperand &MO,
 101                                     unsigned OpIdx);
 102
 103     unsigned getMachineSoImmOpValue(unsigned SoImm);
 104     unsigned getAddrModeSBit(const MachineInstr &MI,
 105                              const TargetInstrDesc &TID) const;
 106
 107     void emitDataProcessingInstruction(const MachineInstr &MI,
 108                                        unsigned ImplicitRd = 0,
 109                                        unsigned ImplicitRn = 0);
 110
 111     void emitLoadStoreInstruction(const MachineInstr &MI,
 112                                   unsigned ImplicitRd = 0,
 113                                   unsigned ImplicitRn = 0);
 114
 115     void emitMiscLoadStoreInstruction(const MachineInstr &MI,
 116                                       unsigned ImplicitRn = 0);
 117
 118     void emitLoadStoreMultipleInstruction(const MachineInstr &MI);
 119
 120     void emitMulFrmInstruction(const MachineInstr &MI);
 121
 122     void emitExtendInstruction(const MachineInstr &MI);
 123
 124     void emitMiscArithInstruction(const MachineInstr &MI);
 125
 126     void emitSaturateInstruction(const MachineInstr &MI);
 127
 128     void emitBranchInstruction(const MachineInstr &MI);
 129
 130     void emitInlineJumpTable(unsigned JTIndex);
 131
 132     void emitMiscBranchInstruction(const MachineInstr &MI);
 133
 134     void emitVFPArithInstruction(const MachineInstr &MI);
 135
 136     void emitVFPConversionInstruction(const MachineInstr &MI);
 137
 138     void emitVFPLoadStoreInstruction(const MachineInstr &MI);
 139
 140     void emitVFPLoadStoreMultipleInstruction(const MachineInstr &MI);
 141
 142     void emitNEONLaneInstruction(const MachineInstr &MI);
 143     void emitNEONDupInstruction(const MachineInstr &MI);
 144     void emitNEON1RegModImmInstruction(const MachineInstr &MI);
 145     void emitNEON2RegInstruction(const MachineInstr &MI);
 146     void emitNEON3RegInstruction(const MachineInstr &MI);
 147
 148     /// getMachineOpValue - Return binary encoding of operand. If the machine
 149     /// operand requires relocation, record the relocation and return zero.
 150     unsigned getMachineOpValue(const MachineInstr &MI,
 151                                const MachineOperand &MO) const;
 152     unsigned getMachineOpValue(const MachineInstr &MI, unsigned OpIdx) const {
 153       return getMachineOpValue(MI, MI.getOperand(OpIdx));
 154     }
 155
 156     // FIXME: The legacy JIT ARMCodeEmitter doesn't rely on the the
 157     //  TableGen'erated getBinaryCodeForInstr() function to encode any
 158     //  operand values, instead querying getMachineOpValue() directly for
 159     //  each operand it needs to encode. Thus, any of the new encoder
 160     //  helper functions can simply return 0 as the values the return
 161     //  are already handled elsewhere. They are placeholders to allow this
 162     //  encoder to continue to function until the MC encoder is sufficiently
 163     //  far along that this one can be eliminated entirely.
 164     unsigned NEONThumb2DataIPostEncoder(const MachineInstr &MI, unsigned Val)
 165       const { return 0; }
 166     unsigned NEONThumb2LoadStorePostEncoder(const MachineInstr &MI,unsigned Val)
 167       const { return 0; }
 168     unsigned NEONThumb2DupPostEncoder(const MachineInstr &MI,unsigned Val)
 169       const { return 0; }
 170     unsigned VFPThumb2PostEncoder(const MachineInstr&MI, unsigned Val)
 171       const { return 0; }
 172     unsigned getAdrLabelOpValue(const MachineInstr &MI, unsigned Op)
 173       const { return 0; }
 174     unsigned getThumbAdrLabelOpValue(const MachineInstr &MI, unsigned Op)
 175       const { return 0; }
 176     unsigned getThumbBLTargetOpValue(const MachineInstr &MI, unsigned Op)
 177       const { return 0; }
 178     unsigned getThumbBLXTargetOpValue(const MachineInstr &MI, unsigned Op)
 179       const { return 0; }
 180     unsigned getThumbBRTargetOpValue(const MachineInstr &MI, unsigned Op)
 181       const { return 0; }
 182     unsigned getThumbBCCTargetOpValue(const MachineInstr &MI, unsigned Op)
 183       const { return 0; }
 184     unsigned getThumbCBTargetOpValue(const MachineInstr &MI, unsigned Op)
 185       const { return 0; }
 186     unsigned getBranchTargetOpValue(const MachineInstr &MI, unsigned Op)
 187       const { return 0; }
 188     unsigned getUnconditionalBranchTargetOpValue(const MachineInstr &MI,
 189       unsigned Op) const { return 0; }
 190     unsigned getCCOutOpValue(const MachineInstr &MI, unsigned Op)
 191       const { return 0; }
 192     unsigned getSOImmOpValue(const MachineInstr &MI, unsigned Op)
 193       const { return 0; }
 194     unsigned getT2SOImmOpValue(const MachineInstr &MI, unsigned Op)
 195       const { return 0; }
 196     unsigned getSORegOpValue(const MachineInstr &MI, unsigned Op)
 197       const { return 0; }
 198     unsigned getThumbAddrModeRegRegOpValue(const MachineInstr &MI, unsigned Op)
 199       const { return 0; }
 200     unsigned getT2AddrModeImm12OpValue(const MachineInstr &MI, unsigned Op)
 201       const { return 0; }
 202     unsigned getT2AddrModeImm8OpValue(const MachineInstr &MI, unsigned Op)
 203       const { return 0; }
 204     unsigned getT2AddrModeImm8s4OpValue(const MachineInstr &MI, unsigned Op)
 205       const { return 0; }
 206     unsigned getT2AddrModeImm8OffsetOpValue(const MachineInstr &MI, unsigned Op)
 207       const { return 0; }
 208     unsigned getT2AddrModeImm12OffsetOpValue(const MachineInstr &MI,unsigned Op)
 209       const { return 0; }
 210     unsigned getT2AddrModeSORegOpValue(const MachineInstr &MI, unsigned Op)
 211       const { return 0; }
 212     unsigned getT2SORegOpValue(const MachineInstr &MI, unsigned Op)
 213       const { return 0; }
 214     unsigned getRotImmOpValue(const MachineInstr &MI, unsigned Op)
 215       const { return 0; }
 216     unsigned getImmMinusOneOpValue(const MachineInstr &MI, unsigned Op)
 217       const { return 0; }
 218     unsigned getT2AdrLabelOpValue(const MachineInstr &MI, unsigned Op)
 219       const { return 0; }
 220     unsigned getAddrMode6AddressOpValue(const MachineInstr &MI, unsigned Op)
 221       const { return 0; }
 222     unsigned getAddrMode6DupAddressOpValue(const MachineInstr &MI, unsigned Op)
 223       const { return 0; }
 224     unsigned getAddrMode6OffsetOpValue(const MachineInstr &MI, unsigned Op)
 225       const { return 0; }
 226     unsigned getBitfieldInvertedMaskOpValue(const MachineInstr &MI,
 227                                             unsigned Op) const { return 0; }
 228     unsigned getMsbOpValue(const MachineInstr &MI,
 229                            unsigned Op) const { return 0; }
 230     uint32_t getLdStmModeOpValue(const MachineInstr &MI, unsigned OpIdx)
 231       const {return 0; }
 232     uint32_t getLdStSORegOpValue(const MachineInstr &MI, unsigned OpIdx)
 233       const { return 0; }
 234
 235     unsigned getAddrModeImm12OpValue(const MachineInstr &MI, unsigned Op)
 236       const {
 237       // {17-13} = reg
 238       // {12}    = (U)nsigned (add == '1', sub == '0')
 239       // {11-0}  = imm12
 240       const MachineOperand &MO  = MI.getOperand(Op);
 241       const MachineOperand &MO1 = MI.getOperand(Op + 1);
 242       if (!MO.isReg()) {
 243         emitConstPoolAddress(MO.getIndex(), ARM::reloc_arm_cp_entry);
 244         return 0;
 245       }
 246       unsigned Reg = getARMRegisterNumbering(MO.getReg());
 247       int32_t Imm12 = MO1.getImm();
 248       uint32_t Binary;
 249       Binary = Imm12 & 0xfff;
 250       if (Imm12 >= 0)
 251         Binary |= (1 << 12);
 252       Binary |= (Reg << 13);
 253       return Binary;
 254     }
 255
 256     unsigned getHiLo16ImmOpValue(const MachineInstr &MI, unsigned Op) const {
 257       return 0;
 258     }
 259
 260     uint32_t getAddrMode2OpValue(const MachineInstr &MI, unsigned OpIdx)
 261       const { return 0;}
 262     uint32_t getAddrMode2OffsetOpValue(const MachineInstr &MI, unsigned OpIdx)
 263       const { return 0;}
 264     uint32_t getAddrMode3OffsetOpValue(const MachineInstr &MI, unsigned OpIdx)
 265       const { return 0;}
 266     uint32_t getAddrMode3OpValue(const MachineInstr &MI, unsigned Op)
 267       const { return 0; }
 268     uint32_t getAddrModeThumbSPOpValue(const MachineInstr &MI, unsigned Op)
 269       const { return 0; }
 270     uint32_t getAddrModeSOpValue(const MachineInstr &MI, unsigned Op)
 271       const { return 0; }
 272     uint32_t getAddrModeISOpValue(const MachineInstr &MI, unsigned Op)
 273       const { return 0; }
 274     uint32_t getAddrModePCOpValue(const MachineInstr &MI, unsigned Op)
 275       const { return 0; }
 276     uint32_t getAddrMode5OpValue(const MachineInstr &MI, unsigned Op) const {
 277       // {17-13} = reg
 278       // {12}    = (U)nsigned (add == '1', sub == '0')
 279       // {11-0}  = imm12
 280       const MachineOperand &MO  = MI.getOperand(Op);
 281       const MachineOperand &MO1 = MI.getOperand(Op + 1);
 282       if (!MO.isReg()) {
 283         emitConstPoolAddress(MO.getIndex(), ARM::reloc_arm_cp_entry);
 284         return 0;
 285       }
 286       unsigned Reg = getARMRegisterNumbering(MO.getReg());
 287       int32_t Imm12 = MO1.getImm();
 288
 289       // Special value for #-0
 290       if (Imm12 == INT32_MIN)
 291         Imm12 = 0;
 292
 293       // Immediate is always encoded as positive. The 'U' bit controls add vs
 294       // sub.
 295       bool isAdd = true;
 296       if (Imm12 < 0) {
 297         Imm12 = -Imm12;
 298         isAdd = false;
 299       }
 300
 301       uint32_t Binary = Imm12 & 0xfff;
 302       if (isAdd)
 303         Binary |= (1 << 12);
 304       Binary |= (Reg << 13);
 305       return Binary;
 306     }
 307     unsigned getNEONVcvtImm32OpValue(const MachineInstr &MI, unsigned Op)
 308       const { return 0; }
 309
 310     unsigned getRegisterListOpValue(const MachineInstr &MI, unsigned Op)
 311       const { return 0; }
 312
 313     /// getMovi32Value - Return binary encoding of operand for movw/movt. If the
 314     /// machine operand requires relocation, record the relocation and return
 315     /// zero.
 316     unsigned getMovi32Value(const MachineInstr &MI,const MachineOperand &MO,
 317                             unsigned Reloc);
 318
 319     /// getShiftOp - Return the shift opcode (bit[6:5]) of the immediate value.
 320     ///
 321     unsigned getShiftOp(unsigned Imm) const ;
 322
 323     /// Routines that handle operands which add machine relocations which are
 324     /// fixed up by the relocation stage.
 325     void emitGlobalAddress(const GlobalValue *GV, unsigned Reloc,
 326                            bool MayNeedFarStub,  bool Indirect,
 327                            intptr_t ACPV = 0) const;
 328     void emitExternalSymbolAddress(const char *ES, unsigned Reloc) const;
 329     void emitConstPoolAddress(unsigned CPI, unsigned Reloc) const;
 330     void emitJumpTableAddress(unsigned JTIndex, unsigned Reloc) const;
 331     void emitMachineBasicBlock(MachineBasicBlock *BB, unsigned Reloc,
 332                                intptr_t JTBase = 0) const;
 333   };
 334 }
 335
 336 char ARMCodeEmitter::ID = 0;
 337
 338 /// createARMJITCodeEmitterPass - Return a pass that emits the collected ARM
 339 /// code to the specified MCE object.
 340 FunctionPass *llvm::createARMJITCodeEmitterPass(ARMBaseTargetMachine &TM,
 341                                                 JITCodeEmitter &JCE) {
 342   return new ARMCodeEmitter(TM, JCE);
 343 }
 344
 345 bool ARMCodeEmitter::runOnMachineFunction(MachineFunction &MF) {
 346   assert((MF.getTarget().getRelocationModel() != Reloc::Default ||
 347           MF.getTarget().getRelocationModel() != Reloc::Static) &&
 348          "JIT relocation model must be set to static or default!");
 349   JTI = ((ARMTargetMachine &)MF.getTarget()).getJITInfo();
 350   II = ((const ARMTargetMachine &)MF.getTarget()).getInstrInfo();
 351   TD = ((const ARMTargetMachine &)MF.getTarget()).getTargetData();
 352   Subtarget = &TM.getSubtarget<ARMSubtarget>();
 353   MCPEs = &MF.getConstantPool()->getConstants();
 354   MJTEs = 0;
 355   if (MF.getJumpTableInfo()) MJTEs = &MF.getJumpTableInfo()->getJumpTables();
 356   IsPIC = TM.getRelocationModel() == Reloc::PIC_;
 357   IsThumb = MF.getInfo<ARMFunctionInfo>()->isThumbFunction();
 358   JTI->Initialize(MF, IsPIC);
 359   MMI = &getAnalysis<MachineModuleInfo>();
 360   MCE.setModuleInfo(MMI);
 361
 362   do {
 363     DEBUG(errs() << "JITTing function '"
 364           << MF.getFunction()->getName() << "'\n");
 365     MCE.startFunction(MF);
 366     for (MachineFunction::iterator MBB = MF.begin(), E = MF.end();
 367          MBB != E; ++MBB) {
 368       MCE.StartMachineBasicBlock(MBB);
 369       for (MachineBasicBlock::const_iterator I = MBB->begin(), E = MBB->end();
 370            I != E; ++I)
 371         emitInstruction(*I);
 372     }
 373   } while (MCE.finishFunction(MF));
 374
 375   return false;
 376 }
 377
 378 /// getShiftOp - Return the shift opcode (bit[6:5]) of the immediate value.
 379 ///
 380 unsigned ARMCodeEmitter::getShiftOp(unsigned Imm) const {
 381   switch (ARM_AM::getAM2ShiftOpc(Imm)) {
 382   default: llvm_unreachable("Unknown shift opc!");
 383   case ARM_AM::asr: return 2;
 384   case ARM_AM::lsl: return 0;
 385   case ARM_AM::lsr: return 1;
 386   case ARM_AM::ror:
 387   case ARM_AM::rrx: return 3;
 388   }
 389   return 0;
 390 }
 391
 392 /// getMovi32Value - Return binary encoding of operand for movw/movt. If the
 393 /// machine operand requires relocation, record the relocation and return zero.
 394 unsigned ARMCodeEmitter::getMovi32Value(const MachineInstr &MI,
 395                                         const MachineOperand &MO,
 396                                         unsigned Reloc) {
 397   assert(((Reloc == ARM::reloc_arm_movt) || (Reloc == ARM::reloc_arm_movw))
 398       && "Relocation to this function should be for movt or movw");
 399
 400   if (MO.isImm())
 401     return static_cast<unsigned>(MO.getImm());
 402   else if (MO.isGlobal())
 403     emitGlobalAddress(MO.getGlobal(), Reloc, true, false);
 404   else if (MO.isSymbol())
 405     emitExternalSymbolAddress(MO.getSymbolName(), Reloc);
 406   else if (MO.isMBB())
 407     emitMachineBasicBlock(MO.getMBB(), Reloc);
 408   else {
 409 #ifndef NDEBUG
 410     errs() << MO;
 411 #endif
 412     llvm_unreachable("Unsupported operand type for movw/movt");
 413   }
 414   return 0;
 415 }
 416
 417 /// getMachineOpValue - Return binary encoding of operand. If the machine
 418 /// operand requires relocation, record the relocation and return zero.
 419 unsigned ARMCodeEmitter::getMachineOpValue(const MachineInstr &MI,
 420                                            const MachineOperand &MO) const {
 421   if (MO.isReg())
 422     return getARMRegisterNumbering(MO.getReg());
 423   else if (MO.isImm())
 424     return static_cast<unsigned>(MO.getImm());
 425   else if (MO.isGlobal())
 426     emitGlobalAddress(MO.getGlobal(), ARM::reloc_arm_branch, true, false);
 427   else if (MO.isSymbol())
 428     emitExternalSymbolAddress(MO.getSymbolName(), ARM::reloc_arm_branch);
 429   else if (MO.isCPI()) {
 430     const TargetInstrDesc &TID = MI.getDesc();
 431     // For VFP load, the immediate offset is multiplied by 4.
 432     unsigned Reloc =  ((TID.TSFlags & ARMII::FormMask) == ARMII::VFPLdStFrm)
 433       ? ARM::reloc_arm_vfp_cp_entry : ARM::reloc_arm_cp_entry;
 434     emitConstPoolAddress(MO.getIndex(), Reloc);
 435   } else if (MO.isJTI())
 436     emitJumpTableAddress(MO.getIndex(), ARM::reloc_arm_relative);
 437   else if (MO.isMBB())
 438     emitMachineBasicBlock(MO.getMBB(), ARM::reloc_arm_branch);
 439   else
 440     llvm_unreachable("Unable to encode MachineOperand!");
 441   return 0;
 442 }
 443
 444 /// emitGlobalAddress - Emit the specified address to the code stream.
 445 ///
 446 void ARMCodeEmitter::emitGlobalAddress(const GlobalValue *GV, unsigned Reloc,
 447                                        bool MayNeedFarStub, bool Indirect,
 448                                        intptr_t ACPV) const {
 449   MachineRelocation MR = Indirect
 450     ? MachineRelocation::getIndirectSymbol(MCE.getCurrentPCOffset(), Reloc,
 451                                            const_cast<GlobalValue *>(GV),
 452                                            ACPV, MayNeedFarStub)
 453     : MachineRelocation::getGV(MCE.getCurrentPCOffset(), Reloc,
 454                                const_cast<GlobalValue *>(GV), ACPV,
 455                                MayNeedFarStub);
 456   MCE.addRelocation(MR);
 457 }
 458
 459 /// emitExternalSymbolAddress - Arrange for the address of an external symbol to
 460 /// be emitted to the current location in the function, and allow it to be PC
 461 /// relative.
 462 void ARMCodeEmitter::
 463 emitExternalSymbolAddress(const char *ES, unsigned Reloc) const {
 464   MCE.addRelocation(MachineRelocation::getExtSym(MCE.getCurrentPCOffset(),
 465                                                  Reloc, ES));
 466 }
 467
 468 /// emitConstPoolAddress - Arrange for the address of an constant pool
 469 /// to be emitted to the current location in the function, and allow it to be PC
 470 /// relative.
 471 void ARMCodeEmitter::emitConstPoolAddress(unsigned CPI, unsigned Reloc) const {
 472   // Tell JIT emitter we'll resolve the address.
 473   MCE.addRelocation(MachineRelocation::getConstPool(MCE.getCurrentPCOffset(),
 474                                                     Reloc, CPI, 0, true));
 475 }
 476
 477 /// emitJumpTableAddress - Arrange for the address of a jump table to
 478 /// be emitted to the current location in the function, and allow it to be PC
 479 /// relative.
 480 void ARMCodeEmitter::
 481 emitJumpTableAddress(unsigned JTIndex, unsigned Reloc) const {
 482   MCE.addRelocation(MachineRelocation::getJumpTable(MCE.getCurrentPCOffset(),
 483                                                     Reloc, JTIndex, 0, true));
 484 }
 485
 486 /// emitMachineBasicBlock - Emit the specified address basic block.
 487 void ARMCodeEmitter::emitMachineBasicBlock(MachineBasicBlock *BB,
 488                                            unsigned Reloc,
 489                                            intptr_t JTBase) const {
 490   MCE.addRelocation(MachineRelocation::getBB(MCE.getCurrentPCOffset(),
 491                                              Reloc, BB, JTBase));
 492 }
 493
 494 void ARMCodeEmitter::emitWordLE(unsigned Binary) {
 495   DEBUG(errs() << "  0x";
 496         errs().write_hex(Binary) << "\n");
 497   MCE.emitWordLE(Binary);
 498 }
 499
 500 void ARMCodeEmitter::emitDWordLE(uint64_t Binary) {
 501   DEBUG(errs() << "  0x";
 502         errs().write_hex(Binary) << "\n");
 503   MCE.emitDWordLE(Binary);
 504 }
 505
 506 void ARMCodeEmitter::emitInstruction(const MachineInstr &MI) {
 507   DEBUG(errs() << "JIT: " << (void*)MCE.getCurrentPCValue() << ":\t" << MI);
 508
 509   MCE.processDebugLoc(MI.getDebugLoc(), true);
 510
 511   ++NumEmitted;  // Keep track of the # of mi's emitted
 512   switch (MI.getDesc().TSFlags & ARMII::FormMask) {
 513   default: {
 514     llvm_unreachable("Unhandled instruction encoding format!");
 515     break;
 516   }
 517   case ARMII::MiscFrm:
 518     if (MI.getOpcode() == ARM::LEApcrelJT) {
 519       // Materialize jumptable address.
 520       emitLEApcrelJTInstruction(MI);
 521       break;
 522     }
 523     llvm_unreachable("Unhandled instruction encoding!");
 524     break;
 525   case ARMII::Pseudo:
 526     emitPseudoInstruction(MI);
 527     break;
 528   case ARMII::DPFrm:
 529   case ARMII::DPSoRegFrm:
 530     emitDataProcessingInstruction(MI);
 531     break;
 532   case ARMII::LdFrm:
 533   case ARMII::StFrm:
 534     emitLoadStoreInstruction(MI);
 535     break;
 536   case ARMII::LdMiscFrm:
 537   case ARMII::StMiscFrm:
 538     emitMiscLoadStoreInstruction(MI);
 539     break;
 540   case ARMII::LdStMulFrm:
 541     emitLoadStoreMultipleInstruction(MI);
 542     break;
 543   case ARMII::MulFrm:
 544     emitMulFrmInstruction(MI);
 545     break;
 546   case ARMII::ExtFrm:
 547     emitExtendInstruction(MI);
 548     break;
 549   case ARMII::ArithMiscFrm:
 550     emitMiscArithInstruction(MI);
 551     break;
 552   case ARMII::SatFrm:
 553     emitSaturateInstruction(MI);
 554     break;
 555   case ARMII::BrFrm:
 556     emitBranchInstruction(MI);
 557     break;
 558   case ARMII::BrMiscFrm:
 559     emitMiscBranchInstruction(MI);
 560     break;
 561   // VFP instructions.
 562   case ARMII::VFPUnaryFrm:
 563   case ARMII::VFPBinaryFrm:
 564     emitVFPArithInstruction(MI);
 565     break;
 566   case ARMII::VFPConv1Frm:
 567   case ARMII::VFPConv2Frm:
 568   case ARMII::VFPConv3Frm:
 569   case ARMII::VFPConv4Frm:
 570   case ARMII::VFPConv5Frm:
 571     emitVFPConversionInstruction(MI);
 572     break;
 573   case ARMII::VFPLdStFrm:
 574     emitVFPLoadStoreInstruction(MI);
 575     break;
 576   case ARMII::VFPLdStMulFrm:
 577     emitVFPLoadStoreMultipleInstruction(MI);
 578     break;
 579
 580   // NEON instructions.
 581   case ARMII::NGetLnFrm:
 582   case ARMII::NSetLnFrm:
 583     emitNEONLaneInstruction(MI);
 584     break;
 585   case ARMII::NDupFrm:
 586     emitNEONDupInstruction(MI);
 587     break;
 588   case ARMII::N1RegModImmFrm:
 589     emitNEON1RegModImmInstruction(MI);
 590     break;
 591   case ARMII::N2RegFrm:
 592     emitNEON2RegInstruction(MI);
 593     break;
 594   case ARMII::N3RegFrm:
 595     emitNEON3RegInstruction(MI);
 596     break;
 597   }
 598   MCE.processDebugLoc(MI.getDebugLoc(), false);
 599 }
 600
 601 void ARMCodeEmitter::emitConstPoolInstruction(const MachineInstr &MI) {
 602   unsigned CPI = MI.getOperand(0).getImm();       // CP instruction index.
 603   unsigned CPIndex = MI.getOperand(1).getIndex(); // Actual cp entry index.
 604   const MachineConstantPoolEntry &MCPE = (*MCPEs)[CPIndex];
 605
 606   // Remember the CONSTPOOL_ENTRY address for later relocation.
 607   JTI->addConstantPoolEntryAddr(CPI, MCE.getCurrentPCValue());
 608
 609   // Emit constpool island entry. In most cases, the actual values will be
 610   // resolved and relocated after code emission.
 611   if (MCPE.isMachineConstantPoolEntry()) {
 612     ARMConstantPoolValue *ACPV =
 613       static_cast<ARMConstantPoolValue*>(MCPE.Val.MachineCPVal);
 614
 615     DEBUG(errs() << "  ** ARM constant pool #" << CPI << " @ "
 616           << (void*)MCE.getCurrentPCValue() << " " << *ACPV << '\n');
 617
 618     assert(ACPV->isGlobalValue() && "unsupported constant pool value");
 619     const GlobalValue *GV = ACPV->getGV();
 620     if (GV) {
 621       Reloc::Model RelocM = TM.getRelocationModel();
 622       emitGlobalAddress(GV, ARM::reloc_arm_machine_cp_entry,
 623                         isa<Function>(GV),
 624                         Subtarget->GVIsIndirectSymbol(GV, RelocM),
 625                         (intptr_t)ACPV);
 626      } else  {
 627       emitExternalSymbolAddress(ACPV->getSymbol(), ARM::reloc_arm_absolute);
 628     }
 629     emitWordLE(0);
 630   } else {
 631     const Constant *CV = MCPE.Val.ConstVal;
 632
 633     DEBUG({
 634         errs() << "  ** Constant pool #" << CPI << " @ "
 635                << (void*)MCE.getCurrentPCValue() << " ";
 636         if (const Function *F = dyn_cast<Function>(CV))
 637           errs() << F->getName();
 638         else
 639           errs() << *CV;
 640         errs() << '\n';
 641       });
 642
 643     if (const GlobalValue *GV = dyn_cast<GlobalValue>(CV)) {
 644       emitGlobalAddress(GV, ARM::reloc_arm_absolute, isa<Function>(GV), false);
 645       emitWordLE(0);
 646     } else if (const ConstantInt *CI = dyn_cast<ConstantInt>(CV)) {
 647       uint32_t Val = uint32_t(*CI->getValue().getRawData());
 648       emitWordLE(Val);
 649     } else if (const ConstantFP *CFP = dyn_cast<ConstantFP>(CV)) {
 650       if (CFP->getType()->isFloatTy())
 651         emitWordLE(CFP->getValueAPF().bitcastToAPInt().getZExtValue());
 652       else if (CFP->getType()->isDoubleTy())
 653         emitDWordLE(CFP->getValueAPF().bitcastToAPInt().getZExtValue());
 654       else {
 655         llvm_unreachable("Unable to handle this constantpool entry!");
 656       }
 657     } else {
 658       llvm_unreachable("Unable to handle this constantpool entry!");
 659     }
 660   }
 661 }
 662
 663 void ARMCodeEmitter::emitMOVi32immInstruction(const MachineInstr &MI) {
 664   const MachineOperand &MO0 = MI.getOperand(0);
 665   const MachineOperand &MO1 = MI.getOperand(1);
 666
 667   // Emit the 'movw' instruction.
 668   unsigned Binary = 0x30 << 20;  // mov: Insts{27-20} = 0b00110000
 669
 670   unsigned Lo16 = getMovi32Value(MI, MO1, ARM::reloc_arm_movw) & 0xFFFF;
 671
 672   // Set the conditional execution predicate.
 673   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
 674
 675   // Encode Rd.
 676   Binary |= getMachineOpValue(MI, MO0) << ARMII::RegRdShift;
 677
 678   // Encode imm16 as imm4:imm12
 679   Binary |= Lo16 & 0xFFF; // Insts{11-0} = imm12
 680   Binary |= ((Lo16 >> 12) & 0xF) << 16; // Insts{19-16} = imm4
 681   emitWordLE(Binary);
 682
 683   unsigned Hi16 = getMovi32Value(MI, MO1, ARM::reloc_arm_movt) >> 16;
 684   // Emit the 'movt' instruction.
 685   Binary = 0x34 << 20; // movt: Insts{27-20} = 0b00110100
 686
 687   // Set the conditional execution predicate.
 688   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
 689
 690   // Encode Rd.
 691   Binary |= getMachineOpValue(MI, MO0) << ARMII::RegRdShift;
 692
 693   // Encode imm16 as imm4:imm1, same as movw above.
 694   Binary |= Hi16 & 0xFFF;
 695   Binary |= ((Hi16 >> 12) & 0xF) << 16;
 696   emitWordLE(Binary);
 697 }
 698
 699 void ARMCodeEmitter::emitMOVi2piecesInstruction(const MachineInstr &MI) {
 700   const MachineOperand &MO0 = MI.getOperand(0);
 701   const MachineOperand &MO1 = MI.getOperand(1);
 702   assert(MO1.isImm() && ARM_AM::isSOImmTwoPartVal(MO1.getImm()) &&
 703                                                   "Not a valid so_imm value!");
 704   unsigned V1 = ARM_AM::getSOImmTwoPartFirst(MO1.getImm());
 705   unsigned V2 = ARM_AM::getSOImmTwoPartSecond(MO1.getImm());
 706
 707   // Emit the 'mov' instruction.
 708   unsigned Binary = 0xd << 21;  // mov: Insts{24-21} = 0b1101
 709
 710   // Set the conditional execution predicate.
 711   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
 712
 713   // Encode Rd.
 714   Binary |= getMachineOpValue(MI, MO0) << ARMII::RegRdShift;
 715
 716   // Encode so_imm.
 717   // Set bit I(25) to identify this is the immediate form of <shifter_op>
 718   Binary |= 1 << ARMII::I_BitShift;
 719   Binary |= getMachineSoImmOpValue(V1);
 720   emitWordLE(Binary);
 721
 722   // Now the 'orr' instruction.
 723   Binary = 0xc << 21;  // orr: Insts{24-21} = 0b1100
 724
 725   // Set the conditional execution predicate.
 726   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
 727
 728   // Encode Rd.
 729   Binary |= getMachineOpValue(MI, MO0) << ARMII::RegRdShift;
 730
 731   // Encode Rn.
 732   Binary |= getMachineOpValue(MI, MO0) << ARMII::RegRnShift;
 733
 734   // Encode so_imm.
 735   // Set bit I(25) to identify this is the immediate form of <shifter_op>
 736   Binary |= 1 << ARMII::I_BitShift;
 737   Binary |= getMachineSoImmOpValue(V2);
 738   emitWordLE(Binary);
 739 }
 740
 741 void ARMCodeEmitter::emitLEApcrelJTInstruction(const MachineInstr &MI) {
 742   // It's basically add r, pc, (LJTI - $+8)
 743
 744   const TargetInstrDesc &TID = MI.getDesc();
 745
 746   // Emit the 'add' instruction.
 747   unsigned Binary = 0x4 << 21;  // add: Insts{24-21} = 0b0100
 748
 749   // Set the conditional execution predicate
 750   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
 751
 752   // Encode S bit if MI modifies CPSR.
 753   Binary |= getAddrModeSBit(MI, TID);
 754
 755   // Encode Rd.
 756   Binary |= getMachineOpValue(MI, 0) << ARMII::RegRdShift;
 757
 758   // Encode Rn which is PC.
 759   Binary |= getARMRegisterNumbering(ARM::PC) << ARMII::RegRnShift;
 760
 761   // Encode the displacement.
 762   Binary |= 1 << ARMII::I_BitShift;
 763   emitJumpTableAddress(MI.getOperand(1).getIndex(), ARM::reloc_arm_jt_base);
 764
 765   emitWordLE(Binary);
 766 }
 767
 768 void ARMCodeEmitter::emitPseudoMoveInstruction(const MachineInstr &MI) {
 769   unsigned Opcode = MI.getDesc().Opcode;
 770
 771   // Part of binary is determined by TableGn.
 772   unsigned Binary = getBinaryCodeForInstr(MI);
 773
 774   // Set the conditional execution predicate
 775   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
 776
 777   // Encode S bit if MI modifies CPSR.
 778   if (Opcode == ARM::MOVsrl_flag || Opcode == ARM::MOVsra_flag)
 779     Binary |= 1 << ARMII::S_BitShift;
 780
 781   // Encode register def if there is one.
 782   Binary |= getMachineOpValue(MI, 0) << ARMII::RegRdShift;
 783
 784   // Encode the shift operation.
 785   switch (Opcode) {
 786   default: break;
 787   case ARM::RRX:
 788     // rrx
 789     Binary |= 0x6 << 4;
 790     break;
 791   case ARM::MOVsrl_flag:
 792     // lsr #1
 793     Binary |= (0x2 << 4) | (1 << 7);
 794     break;
 795   case ARM::MOVsra_flag:
 796     // asr #1
 797     Binary |= (0x4 << 4) | (1 << 7);
 798     break;
 799   }
 800
 801   // Encode register Rm.
 802   Binary |= getMachineOpValue(MI, 1);
 803
 804   emitWordLE(Binary);
 805 }
 806
 807 void ARMCodeEmitter::addPCLabel(unsigned LabelID) {
 808   DEBUG(errs() << "  ** LPC" << LabelID << " @ "
 809         << (void*)MCE.getCurrentPCValue() << '\n');
 810   JTI->addPCLabelAddr(LabelID, MCE.getCurrentPCValue());
 811 }
 812
 813 void ARMCodeEmitter::emitPseudoInstruction(const MachineInstr &MI) {
 814   unsigned Opcode = MI.getDesc().Opcode;
 815   switch (Opcode) {
 816   default:
 817     llvm_unreachable("ARMCodeEmitter::emitPseudoInstruction");
 818   case ARM::BX_CALL:
 819   case ARM::BMOVPCRX_CALL:
 820   case ARM::BXr9_CALL:
 821   case ARM::BMOVPCRXr9_CALL: {
 822     // First emit mov lr, pc
 823     unsigned Binary = 0x01a0e00f;
 824     Binary |= II->getPredicate(&MI) << ARMII::CondShift;
 825     emitWordLE(Binary);
 826
 827     // and then emit the branch.
 828     emitMiscBranchInstruction(MI);
 829     break;
 830   }
 831   case TargetOpcode::INLINEASM: {
 832     // We allow inline assembler nodes with empty bodies - they can
 833     // implicitly define registers, which is ok for JIT.
 834     if (MI.getOperand(0).getSymbolName()[0]) {
 835       report_fatal_error("JIT does not support inline asm!");
 836     }
 837     break;
 838   }
 839   case TargetOpcode::PROLOG_LABEL:
 840   case TargetOpcode::EH_LABEL:
 841     MCE.emitLabel(MI.getOperand(0).getMCSymbol());
 842     break;
 843   case TargetOpcode::IMPLICIT_DEF:
 844   case TargetOpcode::KILL:
 845     // Do nothing.
 846     break;
 847   case ARM::CONSTPOOL_ENTRY:
 848     emitConstPoolInstruction(MI);
 849     break;
 850   case ARM::PICADD: {
 851     // Remember of the address of the PC label for relocation later.
 852     addPCLabel(MI.getOperand(2).getImm());
 853     // PICADD is just an add instruction that implicitly read pc.
 854     emitDataProcessingInstruction(MI, 0, ARM::PC);
 855     break;
 856   }
 857   case ARM::PICLDR:
 858   case ARM::PICLDRB:
 859   case ARM::PICSTR:
 860   case ARM::PICSTRB: {
 861     // Remember of the address of the PC label for relocation later.
 862     addPCLabel(MI.getOperand(2).getImm());
 863     // These are just load / store instructions that implicitly read pc.
 864     emitLoadStoreInstruction(MI, 0, ARM::PC);
 865     break;
 866   }
 867   case ARM::PICLDRH:
 868   case ARM::PICLDRSH:
 869   case ARM::PICLDRSB:
 870   case ARM::PICSTRH: {
 871     // Remember of the address of the PC label for relocation later.
 872     addPCLabel(MI.getOperand(2).getImm());
 873     // These are just load / store instructions that implicitly read pc.
 874     emitMiscLoadStoreInstruction(MI, ARM::PC);
 875     break;
 876   }
 877
 878   case ARM::MOVi32imm:
 879     // Two instructions to materialize a constant.
 880     if (Subtarget->hasV6T2Ops())
 881       emitMOVi32immInstruction(MI);
 882     else
 883       emitMOVi2piecesInstruction(MI);
 884     break;
 885
 886   case ARM::LEApcrelJT:
 887     // Materialize jumptable address.
 888     emitLEApcrelJTInstruction(MI);
 889     break;
 890   case ARM::RRX:
 891   case ARM::MOVsrl_flag:
 892   case ARM::MOVsra_flag:
 893     emitPseudoMoveInstruction(MI);
 894     break;
 895   }
 896 }
 897
 898 unsigned ARMCodeEmitter::getMachineSoRegOpValue(const MachineInstr &MI,
 899                                                 const TargetInstrDesc &TID,
 900                                                 const MachineOperand &MO,
 901                                                 unsigned OpIdx) {
 902   unsigned Binary = getMachineOpValue(MI, MO);
 903
 904   const MachineOperand &MO1 = MI.getOperand(OpIdx + 1);
 905   const MachineOperand &MO2 = MI.getOperand(OpIdx + 2);
 906   ARM_AM::ShiftOpc SOpc = ARM_AM::getSORegShOp(MO2.getImm());
 907
 908   // Encode the shift opcode.
 909   unsigned SBits = 0;
 910   unsigned Rs = MO1.getReg();
 911   if (Rs) {
 912     // Set shift operand (bit[7:4]).
 913     // LSL - 0001
 914     // LSR - 0011
 915     // ASR - 0101
 916     // ROR - 0111
 917     // RRX - 0110 and bit[11:8] clear.
 918     switch (SOpc) {
 919     default: llvm_unreachable("Unknown shift opc!");
 920     case ARM_AM::lsl: SBits = 0x1; break;
 921     case ARM_AM::lsr: SBits = 0x3; break;
 922     case ARM_AM::asr: SBits = 0x5; break;
 923     case ARM_AM::ror: SBits = 0x7; break;
 924     case ARM_AM::rrx: SBits = 0x6; break;
 925     }
 926   } else {
 927     // Set shift operand (bit[6:4]).
 928     // LSL - 000
 929     // LSR - 010
 930     // ASR - 100
 931     // ROR - 110
 932     switch (SOpc) {
 933     default: llvm_unreachable("Unknown shift opc!");
 934     case ARM_AM::lsl: SBits = 0x0; break;
 935     case ARM_AM::lsr: SBits = 0x2; break;
 936     case ARM_AM::asr: SBits = 0x4; break;
 937     case ARM_AM::ror: SBits = 0x6; break;
 938     }
 939   }
 940   Binary |= SBits << 4;
 941   if (SOpc == ARM_AM::rrx)
 942     return Binary;
 943
 944   // Encode the shift operation Rs or shift_imm (except rrx).
 945   if (Rs) {
 946     // Encode Rs bit[11:8].
 947     assert(ARM_AM::getSORegOffset(MO2.getImm()) == 0);
 948     return Binary | (getARMRegisterNumbering(Rs) << ARMII::RegRsShift);
 949   }
 950
 951   // Encode shift_imm bit[11:7].
 952   return Binary | ARM_AM::getSORegOffset(MO2.getImm()) << 7;
 953 }
 954
 955 unsigned ARMCodeEmitter::getMachineSoImmOpValue(unsigned SoImm) {
 956   int SoImmVal = ARM_AM::getSOImmVal(SoImm);
 957   assert(SoImmVal != -1 && "Not a valid so_imm value!");
 958
 959   // Encode rotate_imm.
 960   unsigned Binary = (ARM_AM::getSOImmValRot((unsigned)SoImmVal) >> 1)
 961     << ARMII::SoRotImmShift;
 962
 963   // Encode immed_8.
 964   Binary |= ARM_AM::getSOImmValImm((unsigned)SoImmVal);
 965   return Binary;
 966 }
 967
 968 unsigned ARMCodeEmitter::getAddrModeSBit(const MachineInstr &MI,
 969                                          const TargetInstrDesc &TID) const {
 970   for (unsigned i = MI.getNumOperands(), e = TID.getNumOperands(); i != e; --i){
 971     const MachineOperand &MO = MI.getOperand(i-1);
 972     if (MO.isReg() && MO.isDef() && MO.getReg() == ARM::CPSR)
 973       return 1 << ARMII::S_BitShift;
 974   }
 975   return 0;
 976 }
 977
 978 void ARMCodeEmitter::emitDataProcessingInstruction(const MachineInstr &MI,
 979                                                    unsigned ImplicitRd,
 980                                                    unsigned ImplicitRn) {
 981   const TargetInstrDesc &TID = MI.getDesc();
 982
 983   // Part of binary is determined by TableGn.
 984   unsigned Binary = getBinaryCodeForInstr(MI);
 985
 986   // Set the conditional execution predicate
 987   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
 988
 989   // Encode S bit if MI modifies CPSR.
 990   Binary |= getAddrModeSBit(MI, TID);
 991
 992   // Encode register def if there is one.
 993   unsigned NumDefs = TID.getNumDefs();
 994   unsigned OpIdx = 0;
 995   if (NumDefs)
 996     Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRdShift;
 997   else if (ImplicitRd)
 998     // Special handling for implicit use (e.g. PC).
 999     Binary |= (getARMRegisterNumbering(ImplicitRd) << ARMII::RegRdShift);
1000
1001   if (TID.Opcode == ARM::MOVi16) {
1002       // Get immediate from MI.
1003       unsigned Lo16 = getMovi32Value(MI, MI.getOperand(OpIdx),
1004                       ARM::reloc_arm_movw);
1005       // Encode imm which is the same as in emitMOVi32immInstruction().
1006       Binary |= Lo16 & 0xFFF;
1007       Binary |= ((Lo16 >> 12) & 0xF) << 16;
1008       emitWordLE(Binary);
1009       return;
1010   } else if(TID.Opcode == ARM::MOVTi16) {
1011       unsigned Hi16 = (getMovi32Value(MI, MI.getOperand(OpIdx),
1012                        ARM::reloc_arm_movt) >> 16);
1013       Binary |= Hi16 & 0xFFF;
1014       Binary |= ((Hi16 >> 12) & 0xF) << 16;
1015       emitWordLE(Binary);
1016       return;
1017   } else if ((TID.Opcode == ARM::BFC) || (TID.Opcode == ARM::BFI)) {
1018       uint32_t v = ~MI.getOperand(2).getImm();
1019       int32_t lsb = CountTrailingZeros_32(v);
1020       int32_t msb = (32 - CountLeadingZeros_32(v)) - 1;
1021       // Instr{20-16} = msb, Instr{11-7} = lsb
1022       Binary |= (msb & 0x1F) << 16;
1023       Binary |= (lsb & 0x1F) << 7;
1024       emitWordLE(Binary);
1025       return;
1026   } else if ((TID.Opcode == ARM::UBFX) || (TID.Opcode == ARM::SBFX)) {
1027       // Encode Rn in Instr{0-3}
1028       Binary |= getMachineOpValue(MI, OpIdx++);
1029
1030       uint32_t lsb = MI.getOperand(OpIdx++).getImm();
1031       uint32_t widthm1 = MI.getOperand(OpIdx++).getImm() - 1;
1032
1033       // Instr{20-16} = widthm1, Instr{11-7} = lsb
1034       Binary |= (widthm1 & 0x1F) << 16;
1035       Binary |= (lsb & 0x1F) << 7;
1036       emitWordLE(Binary);
1037       return;
1038   }
1039
1040   // If this is a two-address operand, skip it. e.g. MOVCCr operand 1.
1041   if (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1)
1042     ++OpIdx;
1043
1044   // Encode first non-shifter register operand if there is one.
1045   bool isUnary = TID.TSFlags & ARMII::UnaryDP;
1046   if (!isUnary) {
1047     if (ImplicitRn)
1048       // Special handling for implicit use (e.g. PC).
1049       Binary |= (getARMRegisterNumbering(ImplicitRn) << ARMII::RegRnShift);
1050     else {
1051       Binary |= getMachineOpValue(MI, OpIdx) << ARMII::RegRnShift;
1052       ++OpIdx;
1053     }
1054   }
1055
1056   // Encode shifter operand.
1057   const MachineOperand &MO = MI.getOperand(OpIdx);
1058   if ((TID.TSFlags & ARMII::FormMask) == ARMII::DPSoRegFrm) {
1059     // Encode SoReg.
1060     emitWordLE(Binary | getMachineSoRegOpValue(MI, TID, MO, OpIdx));
1061     return;
1062   }
1063
1064   if (MO.isReg()) {
1065     // Encode register Rm.
1066     emitWordLE(Binary | getARMRegisterNumbering(MO.getReg()));
1067     return;
1068   }
1069
1070   // Encode so_imm.
1071   Binary |= getMachineSoImmOpValue((unsigned)MO.getImm());
1072
1073   emitWordLE(Binary);
1074 }
1075
1076 void ARMCodeEmitter::emitLoadStoreInstruction(const MachineInstr &MI,
1077                                               unsigned ImplicitRd,
1078                                               unsigned ImplicitRn) {
1079   const TargetInstrDesc &TID = MI.getDesc();
1080   unsigned Form = TID.TSFlags & ARMII::FormMask;
1081   bool IsPrePost = (TID.TSFlags & ARMII::IndexModeMask) != 0;
1082
1083   // Part of binary is determined by TableGn.
1084   unsigned Binary = getBinaryCodeForInstr(MI);
1085
1086   // If this is an LDRi12, STRi12 or LDRcp, nothing more needs be done.
1087   if (MI.getOpcode() == ARM::LDRi12 || MI.getOpcode() == ARM::LDRcp ||
1088       MI.getOpcode() == ARM::STRi12) {
1089     emitWordLE(Binary);
1090     return;
1091   }
1092
1093   // Set the conditional execution predicate
1094   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1095
1096   unsigned OpIdx = 0;
1097
1098   // Operand 0 of a pre- and post-indexed store is the address base
1099   // writeback. Skip it.
1100   bool Skipped = false;
1101   if (IsPrePost && Form == ARMII::StFrm) {
1102     ++OpIdx;
1103     Skipped = true;
1104   }
1105
1106   // Set first operand
1107   if (ImplicitRd)
1108     // Special handling for implicit use (e.g. PC).
1109     Binary |= (getARMRegisterNumbering(ImplicitRd) << ARMII::RegRdShift);
1110   else
1111     Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRdShift;
1112
1113   // Set second operand
1114   if (ImplicitRn)
1115     // Special handling for implicit use (e.g. PC).
1116     Binary |= (getARMRegisterNumbering(ImplicitRn) << ARMII::RegRnShift);
1117   else
1118     Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRnShift;
1119
1120   // If this is a two-address operand, skip it. e.g. LDR_PRE.
1121   if (!Skipped && TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1)
1122     ++OpIdx;
1123
1124   const MachineOperand &MO2 = MI.getOperand(OpIdx);
1125   unsigned AM2Opc = (ImplicitRn == ARM::PC)
1126     ? 0 : MI.getOperand(OpIdx+1).getImm();
1127
1128   // Set bit U(23) according to sign of immed value (positive or negative).
1129   Binary |= ((ARM_AM::getAM2Op(AM2Opc) == ARM_AM::add ? 1 : 0) <<
1130              ARMII::U_BitShift);
1131   if (!MO2.getReg()) { // is immediate
1132     if (ARM_AM::getAM2Offset(AM2Opc))
1133       // Set the value of offset_12 field
1134       Binary |= ARM_AM::getAM2Offset(AM2Opc);
1135     emitWordLE(Binary);
1136     return;
1137   }
1138
1139   // Set bit I(25), because this is not in immediate encoding.
1140   Binary |= 1 << ARMII::I_BitShift;
1141   assert(TargetRegisterInfo::isPhysicalRegister(MO2.getReg()));
1142   // Set bit[3:0] to the corresponding Rm register
1143   Binary |= getARMRegisterNumbering(MO2.getReg());
1144
1145   // If this instr is in scaled register offset/index instruction, set
1146   // shift_immed(bit[11:7]) and shift(bit[6:5]) fields.
1147   if (unsigned ShImm = ARM_AM::getAM2Offset(AM2Opc)) {
1148     Binary |= getShiftOp(AM2Opc) << ARMII::ShiftImmShift;  // shift
1149     Binary |= ShImm              << ARMII::ShiftShift;     // shift_immed
1150   }
1151
1152   emitWordLE(Binary);
1153 }
1154
1155 void ARMCodeEmitter::emitMiscLoadStoreInstruction(const MachineInstr &MI,
1156                                                   unsigned ImplicitRn) {
1157   const TargetInstrDesc &TID = MI.getDesc();
1158   unsigned Form = TID.TSFlags & ARMII::FormMask;
1159   bool IsPrePost = (TID.TSFlags & ARMII::IndexModeMask) != 0;
1160
1161   // Part of binary is determined by TableGn.
1162   unsigned Binary = getBinaryCodeForInstr(MI);
1163
1164   // Set the conditional execution predicate
1165   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1166
1167   unsigned OpIdx = 0;
1168
1169   // Operand 0 of a pre- and post-indexed store is the address base
1170   // writeback. Skip it.
1171   bool Skipped = false;
1172   if (IsPrePost && Form == ARMII::StMiscFrm) {
1173     ++OpIdx;
1174     Skipped = true;
1175   }
1176
1177   // Set first operand
1178   Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRdShift;
1179
1180   // Skip LDRD and STRD's second operand.
1181   if (TID.Opcode == ARM::LDRD || TID.Opcode == ARM::STRD)
1182     ++OpIdx;
1183
1184   // Set second operand
1185   if (ImplicitRn)
1186     // Special handling for implicit use (e.g. PC).
1187     Binary |= (getARMRegisterNumbering(ImplicitRn) << ARMII::RegRnShift);
1188   else
1189     Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRnShift;
1190
1191   // If this is a two-address operand, skip it. e.g. LDRH_POST.
1192   if (!Skipped && TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1)
1193     ++OpIdx;
1194
1195   const MachineOperand &MO2 = MI.getOperand(OpIdx);
1196   unsigned AM3Opc = (ImplicitRn == ARM::PC)
1197     ? 0 : MI.getOperand(OpIdx+1).getImm();
1198
1199   // Set bit U(23) according to sign of immed value (positive or negative)
1200   Binary |= ((ARM_AM::getAM3Op(AM3Opc) == ARM_AM::add ? 1 : 0) <<
1201              ARMII::U_BitShift);
1202
1203   // If this instr is in register offset/index encoding, set bit[3:0]
1204   // to the corresponding Rm register.
1205   if (MO2.getReg()) {
1206     Binary |= getARMRegisterNumbering(MO2.getReg());
1207     emitWordLE(Binary);
1208     return;
1209   }
1210
1211   // This instr is in immediate offset/index encoding, set bit 22 to 1.
1212   Binary |= 1 << ARMII::AM3_I_BitShift;
1213   if (unsigned ImmOffs = ARM_AM::getAM3Offset(AM3Opc)) {
1214     // Set operands
1215     Binary |= (ImmOffs >> 4) << ARMII::ImmHiShift;  // immedH
1216     Binary |= (ImmOffs & 0xF);                      // immedL
1217   }
1218
1219   emitWordLE(Binary);
1220 }
1221
1222 static unsigned getAddrModeUPBits(unsigned Mode) {
1223   unsigned Binary = 0;
1224
1225   // Set addressing mode by modifying bits U(23) and P(24)
1226   // IA - Increment after  - bit U = 1 and bit P = 0
1227   // IB - Increment before - bit U = 1 and bit P = 1
1228   // DA - Decrement after  - bit U = 0 and bit P = 0
1229   // DB - Decrement before - bit U = 0 and bit P = 1
1230   switch (Mode) {
1231   default: llvm_unreachable("Unknown addressing sub-mode!");
1232   case ARM_AM::da:                                     break;
1233   case ARM_AM::db: Binary |= 0x1 << ARMII::P_BitShift; break;
1234   case ARM_AM::ia: Binary |= 0x1 << ARMII::U_BitShift; break;
1235   case ARM_AM::ib: Binary |= 0x3 << ARMII::U_BitShift; break;
1236   }
1237
1238   return Binary;
1239 }
1240
1241 void ARMCodeEmitter::emitLoadStoreMultipleInstruction(const MachineInstr &MI) {
1242   const TargetInstrDesc &TID = MI.getDesc();
1243   bool IsUpdating = (TID.TSFlags & ARMII::IndexModeMask) != 0;
1244
1245   // Part of binary is determined by TableGn.
1246   unsigned Binary = getBinaryCodeForInstr(MI);
1247
1248   // Set the conditional execution predicate
1249   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1250
1251   // Skip operand 0 of an instruction with base register update.
1252   unsigned OpIdx = 0;
1253   if (IsUpdating)
1254     ++OpIdx;
1255
1256   // Set base address operand
1257   Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRnShift;
1258
1259   // Set addressing mode by modifying bits U(23) and P(24)
1260   ARM_AM::AMSubMode Mode = ARM_AM::getLoadStoreMultipleSubMode(MI.getOpcode());
1261   Binary |= getAddrModeUPBits(ARM_AM::getAM4SubMode(Mode));
1262
1263   // Set bit W(21)
1264   if (IsUpdating)
1265     Binary |= 0x1 << ARMII::W_BitShift;
1266
1267   // Set registers
1268   for (unsigned i = OpIdx+2, e = MI.getNumOperands(); i != e; ++i) {
1269     const MachineOperand &MO = MI.getOperand(i);
1270     if (!MO.isReg() || MO.isImplicit())
1271       break;
1272     unsigned RegNum = getARMRegisterNumbering(MO.getReg());
1273     assert(TargetRegisterInfo::isPhysicalRegister(MO.getReg()) &&
1274            RegNum < 16);
1275     Binary |= 0x1 << RegNum;
1276   }
1277
1278   emitWordLE(Binary);
1279 }
1280
1281 void ARMCodeEmitter::emitMulFrmInstruction(const MachineInstr &MI) {
1282   const TargetInstrDesc &TID = MI.getDesc();
1283
1284   // Part of binary is determined by TableGn.
1285   unsigned Binary = getBinaryCodeForInstr(MI);
1286
1287   // Set the conditional execution predicate
1288   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1289
1290   // Encode S bit if MI modifies CPSR.
1291   Binary |= getAddrModeSBit(MI, TID);
1292
1293   // 32x32->64bit operations have two destination registers. The number
1294   // of register definitions will tell us if that's what we're dealing with.
1295   unsigned OpIdx = 0;
1296   if (TID.getNumDefs() == 2)
1297     Binary |= getMachineOpValue (MI, OpIdx++) << ARMII::RegRdLoShift;
1298
1299   // Encode Rd
1300   Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRdHiShift;
1301
1302   // Encode Rm
1303   Binary |= getMachineOpValue(MI, OpIdx++);
1304
1305   // Encode Rs
1306   Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRsShift;
1307
1308   // Many multiple instructions (e.g. MLA) have three src operands. Encode
1309   // it as Rn (for multiply, that's in the same offset as RdLo.
1310   if (TID.getNumOperands() > OpIdx &&
1311       !TID.OpInfo[OpIdx].isPredicate() &&
1312       !TID.OpInfo[OpIdx].isOptionalDef())
1313     Binary |= getMachineOpValue(MI, OpIdx) << ARMII::RegRdLoShift;
1314
1315   emitWordLE(Binary);
1316 }
1317
1318 void ARMCodeEmitter::emitExtendInstruction(const MachineInstr &MI) {
1319   const TargetInstrDesc &TID = MI.getDesc();
1320
1321   // Part of binary is determined by TableGn.
1322   unsigned Binary = getBinaryCodeForInstr(MI);
1323
1324   // Set the conditional execution predicate
1325   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1326
1327   unsigned OpIdx = 0;
1328
1329   // Encode Rd
1330   Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRdShift;
1331
1332   const MachineOperand &MO1 = MI.getOperand(OpIdx++);
1333   const MachineOperand &MO2 = MI.getOperand(OpIdx);
1334   if (MO2.isReg()) {
1335     // Two register operand form.
1336     // Encode Rn.
1337     Binary |= getMachineOpValue(MI, MO1) << ARMII::RegRnShift;
1338
1339     // Encode Rm.
1340     Binary |= getMachineOpValue(MI, MO2);
1341     ++OpIdx;
1342   } else {
1343     Binary |= getMachineOpValue(MI, MO1);
1344   }
1345
1346   // Encode rot imm (0, 8, 16, or 24) if it has a rotate immediate operand.
1347   if (MI.getOperand(OpIdx).isImm() &&
1348       !TID.OpInfo[OpIdx].isPredicate() &&
1349       !TID.OpInfo[OpIdx].isOptionalDef())
1350     Binary |= (getMachineOpValue(MI, OpIdx) / 8) << ARMII::ExtRotImmShift;
1351
1352   emitWordLE(Binary);
1353 }
1354
1355 void ARMCodeEmitter::emitMiscArithInstruction(const MachineInstr &MI) {
1356   const TargetInstrDesc &TID = MI.getDesc();
1357
1358   // Part of binary is determined by TableGn.
1359   unsigned Binary = getBinaryCodeForInstr(MI);
1360
1361   // Set the conditional execution predicate
1362   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1363
1364   unsigned OpIdx = 0;
1365
1366   // Encode Rd
1367   Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRdShift;
1368
1369   const MachineOperand &MO = MI.getOperand(OpIdx++);
1370   if (OpIdx == TID.getNumOperands() ||
1371       TID.OpInfo[OpIdx].isPredicate() ||
1372       TID.OpInfo[OpIdx].isOptionalDef()) {
1373     // Encode Rm and it's done.
1374     Binary |= getMachineOpValue(MI, MO);
1375     emitWordLE(Binary);
1376     return;
1377   }
1378
1379   // Encode Rn.
1380   Binary |= getMachineOpValue(MI, MO) << ARMII::RegRnShift;
1381
1382   // Encode Rm.
1383   Binary |= getMachineOpValue(MI, OpIdx++);
1384
1385   // Encode shift_imm.
1386   unsigned ShiftAmt = MI.getOperand(OpIdx).getImm();
1387   if (TID.Opcode == ARM::PKHTB) {
1388     assert(ShiftAmt != 0 && "PKHTB shift_imm is 0!");
1389     if (ShiftAmt == 32)
1390       ShiftAmt = 0;
1391   }
1392   assert(ShiftAmt < 32 && "shift_imm range is 0 to 31!");
1393   Binary |= ShiftAmt << ARMII::ShiftShift;
1394
1395   emitWordLE(Binary);
1396 }
1397
1398 void ARMCodeEmitter::emitSaturateInstruction(const MachineInstr &MI) {
1399   const TargetInstrDesc &TID = MI.getDesc();
1400
1401   // Part of binary is determined by TableGen.
1402   unsigned Binary = getBinaryCodeForInstr(MI);
1403
1404   // Set the conditional execution predicate
1405   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1406
1407   // Encode Rd
1408   Binary |= getMachineOpValue(MI, 0) << ARMII::RegRdShift;
1409
1410   // Encode saturate bit position.
1411   unsigned Pos = MI.getOperand(1).getImm();
1412   if (TID.Opcode == ARM::SSAT || TID.Opcode == ARM::SSAT16)
1413     Pos -= 1;
1414   assert((Pos < 16 || (Pos < 32 &&
1415                        TID.Opcode != ARM::SSAT16 &&
1416                        TID.Opcode != ARM::USAT16)) &&
1417          "saturate bit position out of range");
1418   Binary |= Pos << 16;
1419
1420   // Encode Rm
1421   Binary |= getMachineOpValue(MI, 2);
1422
1423   // Encode shift_imm.
1424   if (TID.getNumOperands() == 4) {
1425     unsigned ShiftOp = MI.getOperand(3).getImm();
1426     ARM_AM::ShiftOpc Opc = ARM_AM::getSORegShOp(ShiftOp);
1427     if (Opc == ARM_AM::asr)
1428       Binary |= (1 << 6);
1429     unsigned ShiftAmt = MI.getOperand(3).getImm();
1430     if (ShiftAmt == 32 && Opc == ARM_AM::asr)
1431       ShiftAmt = 0;
1432     assert(ShiftAmt < 32 && "shift_imm range is 0 to 31!");
1433     Binary |= ShiftAmt << ARMII::ShiftShift;
1434   }
1435
1436   emitWordLE(Binary);
1437 }
1438
1439 void ARMCodeEmitter::emitBranchInstruction(const MachineInstr &MI) {
1440   const TargetInstrDesc &TID = MI.getDesc();
1441
1442   if (TID.Opcode == ARM::TPsoft) {
1443     llvm_unreachable("ARM::TPsoft FIXME"); // FIXME
1444   }
1445
1446   // Part of binary is determined by TableGn.
1447   unsigned Binary = getBinaryCodeForInstr(MI);
1448
1449   // Set the conditional execution predicate
1450   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1451
1452   // Set signed_immed_24 field
1453   Binary |= getMachineOpValue(MI, 0);
1454
1455   emitWordLE(Binary);
1456 }
1457
1458 void ARMCodeEmitter::emitInlineJumpTable(unsigned JTIndex) {
1459   // Remember the base address of the inline jump table.
1460   uintptr_t JTBase = MCE.getCurrentPCValue();
1461   JTI->addJumpTableBaseAddr(JTIndex, JTBase);
1462   DEBUG(errs() << "  ** Jump Table #" << JTIndex << " @ " << (void*)JTBase
1463                << '\n');
1464
1465   // Now emit the jump table entries.
1466   const std::vector<MachineBasicBlock*> &MBBs = (*MJTEs)[JTIndex].MBBs;
1467   for (unsigned i = 0, e = MBBs.size(); i != e; ++i) {
1468     if (IsPIC)
1469       // DestBB address - JT base.
1470       emitMachineBasicBlock(MBBs[i], ARM::reloc_arm_pic_jt, JTBase);
1471     else
1472       // Absolute DestBB address.
1473       emitMachineBasicBlock(MBBs[i], ARM::reloc_arm_absolute);
1474     emitWordLE(0);
1475   }
1476 }
1477
1478 void ARMCodeEmitter::emitMiscBranchInstruction(const MachineInstr &MI) {
1479   const TargetInstrDesc &TID = MI.getDesc();
1480
1481   // Handle jump tables.
1482   if (TID.Opcode == ARM::BR_JTr || TID.Opcode == ARM::BR_JTadd) {
1483     // First emit a ldr pc, [] instruction.
1484     emitDataProcessingInstruction(MI, ARM::PC);
1485
1486     // Then emit the inline jump table.
1487     unsigned JTIndex =
1488       (TID.Opcode == ARM::BR_JTr)
1489       ? MI.getOperand(1).getIndex() : MI.getOperand(2).getIndex();
1490     emitInlineJumpTable(JTIndex);
1491     return;
1492   } else if (TID.Opcode == ARM::BR_JTm) {
1493     // First emit a ldr pc, [] instruction.
1494     emitLoadStoreInstruction(MI, ARM::PC);
1495
1496     // Then emit the inline jump table.
1497     emitInlineJumpTable(MI.getOperand(3).getIndex());
1498     return;
1499   }
1500
1501   // Part of binary is determined by TableGn.
1502   unsigned Binary = getBinaryCodeForInstr(MI);
1503
1504   // Set the conditional execution predicate
1505   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1506
1507   if (TID.Opcode == ARM::BX_RET || TID.Opcode == ARM::MOVPCLR)
1508     // The return register is LR.
1509     Binary |= getARMRegisterNumbering(ARM::LR);
1510   else
1511     // otherwise, set the return register
1512     Binary |= getMachineOpValue(MI, 0);
1513
1514   emitWordLE(Binary);
1515 }
1516
1517 static unsigned encodeVFPRd(const MachineInstr &MI, unsigned OpIdx) {
1518   unsigned RegD = MI.getOperand(OpIdx).getReg();
1519   unsigned Binary = 0;
1520   bool isSPVFP = ARM::SPRRegisterClass->contains(RegD);
1521   RegD = getARMRegisterNumbering(RegD);
1522   if (!isSPVFP)
1523     Binary |=   RegD               << ARMII::RegRdShift;
1524   else {
1525     Binary |= ((RegD & 0x1E) >> 1) << ARMII::RegRdShift;
1526     Binary |=  (RegD & 0x01)       << ARMII::D_BitShift;
1527   }
1528   return Binary;
1529 }
1530
1531 static unsigned encodeVFPRn(const MachineInstr &MI, unsigned OpIdx) {
1532   unsigned RegN = MI.getOperand(OpIdx).getReg();
1533   unsigned Binary = 0;
1534   bool isSPVFP = ARM::SPRRegisterClass->contains(RegN);
1535   RegN = getARMRegisterNumbering(RegN);
1536   if (!isSPVFP)
1537     Binary |=   RegN               << ARMII::RegRnShift;
1538   else {
1539     Binary |= ((RegN & 0x1E) >> 1) << ARMII::RegRnShift;
1540     Binary |=  (RegN & 0x01)       << ARMII::N_BitShift;
1541   }
1542   return Binary;
1543 }
1544
1545 static unsigned encodeVFPRm(const MachineInstr &MI, unsigned OpIdx) {
1546   unsigned RegM = MI.getOperand(OpIdx).getReg();
1547   unsigned Binary = 0;
1548   bool isSPVFP = ARM::SPRRegisterClass->contains(RegM);
1549   RegM = getARMRegisterNumbering(RegM);
1550   if (!isSPVFP)
1551     Binary |=   RegM;
1552   else {
1553     Binary |= ((RegM & 0x1E) >> 1);
1554     Binary |=  (RegM & 0x01)       << ARMII::M_BitShift;
1555   }
1556   return Binary;
1557 }
1558
1559 void ARMCodeEmitter::emitVFPArithInstruction(const MachineInstr &MI) {
1560   const TargetInstrDesc &TID = MI.getDesc();
1561
1562   // Part of binary is determined by TableGn.
1563   unsigned Binary = getBinaryCodeForInstr(MI);
1564
1565   // Set the conditional execution predicate
1566   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1567
1568   unsigned OpIdx = 0;
1569   assert((Binary & ARMII::D_BitShift) == 0 &&
1570          (Binary & ARMII::N_BitShift) == 0 &&
1571          (Binary & ARMII::M_BitShift) == 0 && "VFP encoding bug!");
1572
1573   // Encode Dd / Sd.
1574   Binary |= encodeVFPRd(MI, OpIdx++);
1575
1576   // If this is a two-address operand, skip it, e.g. FMACD.
1577   if (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1)
1578     ++OpIdx;
1579
1580   // Encode Dn / Sn.
1581   if ((TID.TSFlags & ARMII::FormMask) == ARMII::VFPBinaryFrm)
1582     Binary |= encodeVFPRn(MI, OpIdx++);
1583
1584   if (OpIdx == TID.getNumOperands() ||
1585       TID.OpInfo[OpIdx].isPredicate() ||
1586       TID.OpInfo[OpIdx].isOptionalDef()) {
1587     // FCMPEZD etc. has only one operand.
1588     emitWordLE(Binary);
1589     return;
1590   }
1591
1592   // Encode Dm / Sm.
1593   Binary |= encodeVFPRm(MI, OpIdx);
1594
1595   emitWordLE(Binary);
1596 }
1597
1598 void ARMCodeEmitter::emitVFPConversionInstruction(const MachineInstr &MI) {
1599   const TargetInstrDesc &TID = MI.getDesc();
1600   unsigned Form = TID.TSFlags & ARMII::FormMask;
1601
1602   // Part of binary is determined by TableGn.
1603   unsigned Binary = getBinaryCodeForInstr(MI);
1604
1605   // Set the conditional execution predicate
1606   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1607
1608   switch (Form) {
1609   default: break;
1610   case ARMII::VFPConv1Frm:
1611   case ARMII::VFPConv2Frm:
1612   case ARMII::VFPConv3Frm:
1613     // Encode Dd / Sd.
1614     Binary |= encodeVFPRd(MI, 0);
1615     break;
1616   case ARMII::VFPConv4Frm:
1617     // Encode Dn / Sn.
1618     Binary |= encodeVFPRn(MI, 0);
1619     break;
1620   case ARMII::VFPConv5Frm:
1621     // Encode Dm / Sm.
1622     Binary |= encodeVFPRm(MI, 0);
1623     break;
1624   }
1625
1626   switch (Form) {
1627   default: break;
1628   case ARMII::VFPConv1Frm:
1629     // Encode Dm / Sm.
1630     Binary |= encodeVFPRm(MI, 1);
1631     break;
1632   case ARMII::VFPConv2Frm:
1633   case ARMII::VFPConv3Frm:
1634     // Encode Dn / Sn.
1635     Binary |= encodeVFPRn(MI, 1);
1636     break;
1637   case ARMII::VFPConv4Frm:
1638   case ARMII::VFPConv5Frm:
1639     // Encode Dd / Sd.
1640     Binary |= encodeVFPRd(MI, 1);
1641     break;
1642   }
1643
1644   if (Form == ARMII::VFPConv5Frm)
1645     // Encode Dn / Sn.
1646     Binary |= encodeVFPRn(MI, 2);
1647   else if (Form == ARMII::VFPConv3Frm)
1648     // Encode Dm / Sm.
1649     Binary |= encodeVFPRm(MI, 2);
1650
1651   emitWordLE(Binary);
1652 }
1653
1654 void ARMCodeEmitter::emitVFPLoadStoreInstruction(const MachineInstr &MI) {
1655   // Part of binary is determined by TableGn.
1656   unsigned Binary = getBinaryCodeForInstr(MI);
1657
1658   // Set the conditional execution predicate
1659   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1660
1661   unsigned OpIdx = 0;
1662
1663   // Encode Dd / Sd.
1664   Binary |= encodeVFPRd(MI, OpIdx++);
1665
1666   // Encode address base.
1667   const MachineOperand &Base = MI.getOperand(OpIdx++);
1668   Binary |= getMachineOpValue(MI, Base) << ARMII::RegRnShift;
1669
1670   // If there is a non-zero immediate offset, encode it.
1671   if (Base.isReg()) {
1672     const MachineOperand &Offset = MI.getOperand(OpIdx);
1673     if (unsigned ImmOffs = ARM_AM::getAM5Offset(Offset.getImm())) {
1674       if (ARM_AM::getAM5Op(Offset.getImm()) == ARM_AM::add)
1675         Binary |= 1 << ARMII::U_BitShift;
1676       Binary |= ImmOffs;
1677       emitWordLE(Binary);
1678       return;
1679     }
1680   }
1681
1682   // If immediate offset is omitted, default to +0.
1683   Binary |= 1 << ARMII::U_BitShift;
1684
1685   emitWordLE(Binary);
1686 }
1687
1688 void
1689 ARMCodeEmitter::emitVFPLoadStoreMultipleInstruction(const MachineInstr &MI) {
1690   const TargetInstrDesc &TID = MI.getDesc();
1691   bool IsUpdating = (TID.TSFlags & ARMII::IndexModeMask) != 0;
1692
1693   // Part of binary is determined by TableGn.
1694   unsigned Binary = getBinaryCodeForInstr(MI);
1695
1696   // Set the conditional execution predicate
1697   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1698
1699   // Skip operand 0 of an instruction with base register update.
1700   unsigned OpIdx = 0;
1701   if (IsUpdating)
1702     ++OpIdx;
1703
1704   // Set base address operand
1705   Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRnShift;
1706
1707   // Set addressing mode by modifying bits U(23) and P(24)
1708   ARM_AM::AMSubMode Mode = ARM_AM::getLoadStoreMultipleSubMode(MI.getOpcode());
1709   Binary |= getAddrModeUPBits(ARM_AM::getAM4SubMode(Mode));
1710
1711   // Set bit W(21)
1712   if (IsUpdating)
1713     Binary |= 0x1 << ARMII::W_BitShift;
1714
1715   // First register is encoded in Dd.
1716   Binary |= encodeVFPRd(MI, OpIdx+2);
1717
1718   // Count the number of registers.
1719   unsigned NumRegs = 1;
1720   for (unsigned i = OpIdx+3, e = MI.getNumOperands(); i != e; ++i) {
1721     const MachineOperand &MO = MI.getOperand(i);
1722     if (!MO.isReg() || MO.isImplicit())
1723       break;
1724     ++NumRegs;
1725   }
1726   // Bit 8 will be set if <list> is consecutive 64-bit registers (e.g., D0)
1727   // Otherwise, it will be 0, in the case of 32-bit registers.
1728   if(Binary & 0x100)
1729     Binary |= NumRegs * 2;
1730   else
1731     Binary |= NumRegs;
1732
1733   emitWordLE(Binary);
1734 }
1735
1736 static unsigned encodeNEONRd(const MachineInstr &MI, unsigned OpIdx) {
1737   unsigned RegD = MI.getOperand(OpIdx).getReg();
1738   unsigned Binary = 0;
1739   RegD = getARMRegisterNumbering(RegD);
1740   Binary |= (RegD & 0xf) << ARMII::RegRdShift;
1741   Binary |= ((RegD >> 4) & 1) << ARMII::D_BitShift;
1742   return Binary;
1743 }
1744
1745 static unsigned encodeNEONRn(const MachineInstr &MI, unsigned OpIdx) {
1746   unsigned RegN = MI.getOperand(OpIdx).getReg();
1747   unsigned Binary = 0;
1748   RegN = getARMRegisterNumbering(RegN);
1749   Binary |= (RegN & 0xf) << ARMII::RegRnShift;
1750   Binary |= ((RegN >> 4) & 1) << ARMII::N_BitShift;
1751   return Binary;
1752 }
1753
1754 static unsigned encodeNEONRm(const MachineInstr &MI, unsigned OpIdx) {
1755   unsigned RegM = MI.getOperand(OpIdx).getReg();
1756   unsigned Binary = 0;
1757   RegM = getARMRegisterNumbering(RegM);
1758   Binary |= (RegM & 0xf);
1759   Binary |= ((RegM >> 4) & 1) << ARMII::M_BitShift;
1760   return Binary;
1761 }
1762
1763 /// convertNEONDataProcToThumb - Convert the ARM mode encoding for a NEON
1764 /// data-processing instruction to the corresponding Thumb encoding.
1765 static unsigned convertNEONDataProcToThumb(unsigned Binary) {
1766   assert((Binary & 0xfe000000) == 0xf2000000 &&
1767          "not an ARM NEON data-processing instruction");
1768   unsigned UBit = (Binary >> 24) & 1;
1769   return 0xef000000 | (UBit << 28) | (Binary & 0xffffff);
1770 }
1771
1772 void ARMCodeEmitter::emitNEONLaneInstruction(const MachineInstr &MI) {
1773   unsigned Binary = getBinaryCodeForInstr(MI);
1774
1775   unsigned RegTOpIdx, RegNOpIdx, LnOpIdx;
1776   const TargetInstrDesc &TID = MI.getDesc();
1777   if ((TID.TSFlags & ARMII::FormMask) == ARMII::NGetLnFrm) {
1778     RegTOpIdx = 0;
1779     RegNOpIdx = 1;
1780     LnOpIdx = 2;
1781   } else { // ARMII::NSetLnFrm
1782     RegTOpIdx = 2;
1783     RegNOpIdx = 0;
1784     LnOpIdx = 3;
1785   }
1786
1787   // Set the conditional execution predicate
1788   Binary |= (IsThumb ? ARMCC::AL : II->getPredicate(&MI)) << ARMII::CondShift;
1789
1790   unsigned RegT = MI.getOperand(RegTOpIdx).getReg();
1791   RegT = getARMRegisterNumbering(RegT);
1792   Binary |= (RegT << ARMII::RegRdShift);
1793   Binary |= encodeNEONRn(MI, RegNOpIdx);
1794
1795   unsigned LaneShift;
1796   if ((Binary & (1 << 22)) != 0)
1797     LaneShift = 0; // 8-bit elements
1798   else if ((Binary & (1 << 5)) != 0)
1799     LaneShift = 1; // 16-bit elements
1800   else
1801     LaneShift = 2; // 32-bit elements
1802
1803   unsigned Lane = MI.getOperand(LnOpIdx).getImm() << LaneShift;
1804   unsigned Opc1 = Lane >> 2;
1805   unsigned Opc2 = Lane & 3;
1806   assert((Opc1 & 3) == 0 && "out-of-range lane number operand");
1807   Binary |= (Opc1 << 21);
1808   Binary |= (Opc2 << 5);
1809
1810   emitWordLE(Binary);
1811 }
1812
1813 void ARMCodeEmitter::emitNEONDupInstruction(const MachineInstr &MI) {
1814   unsigned Binary = getBinaryCodeForInstr(MI);
1815
1816   // Set the conditional execution predicate
1817   Binary |= (IsThumb ? ARMCC::AL : II->getPredicate(&MI)) << ARMII::CondShift;
1818
1819   unsigned RegT = MI.getOperand(1).getReg();
1820   RegT = getARMRegisterNumbering(RegT);
1821   Binary |= (RegT << ARMII::RegRdShift);
1822   Binary |= encodeNEONRn(MI, 0);
1823   emitWordLE(Binary);
1824 }
1825
1826 void ARMCodeEmitter::emitNEON1RegModImmInstruction(const MachineInstr &MI) {
1827   unsigned Binary = getBinaryCodeForInstr(MI);
1828   // Destination register is encoded in Dd.
1829   Binary |= encodeNEONRd(MI, 0);
1830   // Immediate fields: Op, Cmode, I, Imm3, Imm4
1831   unsigned Imm = MI.getOperand(1).getImm();
1832   unsigned Op = (Imm >> 12) & 1;
1833   unsigned Cmode = (Imm >> 8) & 0xf;
1834   unsigned I = (Imm >> 7) & 1;
1835   unsigned Imm3 = (Imm >> 4) & 0x7;
1836   unsigned Imm4 = Imm & 0xf;
1837   Binary |= (I << 24) | (Imm3 << 16) | (Cmode << 8) | (Op << 5) | Imm4;
1838   if (IsThumb)
1839     Binary = convertNEONDataProcToThumb(Binary);
1840   emitWordLE(Binary);
1841 }
1842
1843 void ARMCodeEmitter::emitNEON2RegInstruction(const MachineInstr &MI) {
1844   const TargetInstrDesc &TID = MI.getDesc();
1845   unsigned Binary = getBinaryCodeForInstr(MI);
1846   // Destination register is encoded in Dd; source register in Dm.
1847   unsigned OpIdx = 0;
1848   Binary |= encodeNEONRd(MI, OpIdx++);
1849   if (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1)
1850     ++OpIdx;
1851   Binary |= encodeNEONRm(MI, OpIdx);
1852   if (IsThumb)
1853     Binary = convertNEONDataProcToThumb(Binary);
1854   // FIXME: This does not handle VDUPfdf or VDUPfqf.
1855   emitWordLE(Binary);
1856 }
1857
1858 void ARMCodeEmitter::emitNEON3RegInstruction(const MachineInstr &MI) {
1859   const TargetInstrDesc &TID = MI.getDesc();
1860   unsigned Binary = getBinaryCodeForInstr(MI);
1861   // Destination register is encoded in Dd; source registers in Dn and Dm.
1862   unsigned OpIdx = 0;
1863   Binary |= encodeNEONRd(MI, OpIdx++);
1864   if (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1)
1865     ++OpIdx;
1866   Binary |= encodeNEONRn(MI, OpIdx++);
1867   if (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1)
1868     ++OpIdx;
1869   Binary |= encodeNEONRm(MI, OpIdx);
1870   if (IsThumb)
1871     Binary = convertNEONDataProcToThumb(Binary);
1872   // FIXME: This does not handle VMOVDneon or VMOVQ.
1873   emitWordLE(Binary);
1874 }
1875
1876 #include "ARMGenCodeEmitter.inc"