lib/Target/ARM/ARMCodeEmitter.cpp

   1 //===-- ARM/ARMCodeEmitter.cpp - Convert ARM code to machine code ---------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the pass that transforms the ARM machine instructions into
  11 // relocatable machine code.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #define DEBUG_TYPE "jit"
  16 #include "ARM.h"
  17 #include "ARMAddressingModes.h"
  18 #include "ARMConstantPoolValue.h"
  19 #include "ARMInstrInfo.h"
  20 #include "ARMRelocations.h"
  21 #include "ARMSubtarget.h"
  22 #include "ARMTargetMachine.h"
  23 #include "llvm/Constants.h"
  24 #include "llvm/DerivedTypes.h"
  25 #include "llvm/Function.h"
  26 #include "llvm/PassManager.h"
  27 #include "llvm/CodeGen/JITCodeEmitter.h"
  28 #include "llvm/CodeGen/MachineConstantPool.h"
  29 #include "llvm/CodeGen/MachineFunctionPass.h"
  30 #include "llvm/CodeGen/MachineInstr.h"
  31 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  32 #include "llvm/CodeGen/MachineModuleInfo.h"
  33 #include "llvm/CodeGen/Passes.h"
  34 #include "llvm/ADT/Statistic.h"
  35 #include "llvm/Support/Debug.h"
  36 #include "llvm/Support/ErrorHandling.h"
  37 #include "llvm/Support/raw_ostream.h"
  38 #ifndef NDEBUG
  39 #include <iomanip>
  40 #endif
  41 using namespace llvm;
  42
  43 STATISTIC(NumEmitted, "Number of machine instructions emitted");
  44
  45 namespace {
  46
  47   class ARMCodeEmitter : public MachineFunctionPass {
  48     ARMJITInfo                *JTI;
  49     const ARMInstrInfo        *II;
  50     const TargetData          *TD;
  51     const ARMSubtarget        *Subtarget;
  52     TargetMachine             &TM;
  53     JITCodeEmitter            &MCE;
  54     MachineModuleInfo *MMI;
  55     const std::vector<MachineConstantPoolEntry> *MCPEs;
  56     const std::vector<MachineJumpTableEntry> *MJTEs;
  57     bool IsPIC;
  58     bool IsThumb;
  59
  60     void getAnalysisUsage(AnalysisUsage &AU) const {
  61       AU.addRequired<MachineModuleInfo>();
  62       MachineFunctionPass::getAnalysisUsage(AU);
  63     }
  64
  65     static char ID;
  66   public:
  67     ARMCodeEmitter(TargetMachine &tm, JITCodeEmitter &mce)
  68       : MachineFunctionPass(ID), JTI(0),
  69         II((const ARMInstrInfo *)tm.getInstrInfo()),
  70         TD(tm.getTargetData()), TM(tm),
  71         MCE(mce), MCPEs(0), MJTEs(0),
  72         IsPIC(TM.getRelocationModel() == Reloc::PIC_), IsThumb(false) {}
  73
  74     /// getBinaryCodeForInstr - This function, generated by the
  75     /// CodeEmitterGenerator using TableGen, produces the binary encoding for
  76     /// machine instructions.
  77     unsigned getBinaryCodeForInstr(const MachineInstr &MI) const;
  78
  79     bool runOnMachineFunction(MachineFunction &MF);
  80
  81     virtual const char *getPassName() const {
  82       return "ARM Machine Code Emitter";
  83     }
  84
  85     void emitInstruction(const MachineInstr &MI);
  86
  87   private:
  88
  89     void emitWordLE(unsigned Binary);
  90     void emitDWordLE(uint64_t Binary);
  91     void emitConstPoolInstruction(const MachineInstr &MI);
  92     void emitMOVi32immInstruction(const MachineInstr &MI);
  93     void emitMOVi2piecesInstruction(const MachineInstr &MI);
  94     void emitLEApcrelJTInstruction(const MachineInstr &MI);
  95     void emitPseudoMoveInstruction(const MachineInstr &MI);
  96     void addPCLabel(unsigned LabelID);
  97     void emitPseudoInstruction(const MachineInstr &MI);
  98     unsigned getMachineSoRegOpValue(const MachineInstr &MI,
  99                                     const TargetInstrDesc &TID,
 100                                     const MachineOperand &MO,
 101                                     unsigned OpIdx);
 102
 103     unsigned getMachineSoImmOpValue(unsigned SoImm);
 104     unsigned getAddrModeSBit(const MachineInstr &MI,
 105                              const TargetInstrDesc &TID) const;
 106
 107     void emitDataProcessingInstruction(const MachineInstr &MI,
 108                                        unsigned ImplicitRd = 0,
 109                                        unsigned ImplicitRn = 0);
 110
 111     void emitLoadStoreInstruction(const MachineInstr &MI,
 112                                   unsigned ImplicitRd = 0,
 113                                   unsigned ImplicitRn = 0);
 114
 115     void emitMiscLoadStoreInstruction(const MachineInstr &MI,
 116                                       unsigned ImplicitRn = 0);
 117
 118     void emitLoadStoreMultipleInstruction(const MachineInstr &MI);
 119
 120     void emitMulFrmInstruction(const MachineInstr &MI);
 121
 122     void emitExtendInstruction(const MachineInstr &MI);
 123
 124     void emitMiscArithInstruction(const MachineInstr &MI);
 125
 126     void emitSaturateInstruction(const MachineInstr &MI);
 127
 128     void emitBranchInstruction(const MachineInstr &MI);
 129
 130     void emitInlineJumpTable(unsigned JTIndex);
 131
 132     void emitMiscBranchInstruction(const MachineInstr &MI);
 133
 134     void emitVFPArithInstruction(const MachineInstr &MI);
 135
 136     void emitVFPConversionInstruction(const MachineInstr &MI);
 137
 138     void emitVFPLoadStoreInstruction(const MachineInstr &MI);
 139
 140     void emitVFPLoadStoreMultipleInstruction(const MachineInstr &MI);
 141
 142     void emitNEONLaneInstruction(const MachineInstr &MI);
 143     void emitNEONDupInstruction(const MachineInstr &MI);
 144     void emitNEON1RegModImmInstruction(const MachineInstr &MI);
 145     void emitNEON2RegInstruction(const MachineInstr &MI);
 146     void emitNEON3RegInstruction(const MachineInstr &MI);
 147
 148     /// getMachineOpValue - Return binary encoding of operand. If the machine
 149     /// operand requires relocation, record the relocation and return zero.
 150     unsigned getMachineOpValue(const MachineInstr &MI,
 151                                const MachineOperand &MO) const;
 152     unsigned getMachineOpValue(const MachineInstr &MI, unsigned OpIdx) const {
 153       return getMachineOpValue(MI, MI.getOperand(OpIdx));
 154     }
 155
 156     // FIXME: The legacy JIT ARMCodeEmitter doesn't rely on the the
 157     //  TableGen'erated getBinaryCodeForInstr() function to encode any
 158     //  operand values, instead querying getMachineOpValue() directly for
 159     //  each operand it needs to encode. Thus, any of the new encoder
 160     //  helper functions can simply return 0 as the values the return
 161     //  are already handled elsewhere. They are placeholders to allow this
 162     //  encoder to continue to function until the MC encoder is sufficiently
 163     //  far along that this one can be eliminated entirely.
 164     unsigned NEONThumb2DataIPostEncoder(const MachineInstr &MI, unsigned Val)
 165       const { return 0; }
 166     unsigned NEONThumb2LoadStorePostEncoder(const MachineInstr &MI,unsigned Val)
 167       const { return 0; }
 168     unsigned NEONThumb2DupPostEncoder(const MachineInstr &MI,unsigned Val)
 169       const { return 0; }
 170     unsigned getBranchTargetOpValue(const MachineInstr &MI, unsigned Op)
 171       const { return 0; }
 172     unsigned getCCOutOpValue(const MachineInstr &MI, unsigned Op)
 173       const { return 0; }
 174     unsigned getSOImmOpValue(const MachineInstr &MI, unsigned Op)
 175       const { return 0; }
 176     unsigned getT2SOImmOpValue(const MachineInstr &MI, unsigned Op)
 177       const { return 0; }
 178     unsigned getSORegOpValue(const MachineInstr &MI, unsigned Op)
 179       const { return 0; }
 180     unsigned getT2SORegOpValue(const MachineInstr &MI, unsigned Op)
 181       const { return 0; }
 182     unsigned getRotImmOpValue(const MachineInstr &MI, unsigned Op)
 183       const { return 0; }
 184     unsigned getImmMinusOneOpValue(const MachineInstr &MI, unsigned Op)
 185       const { return 0; }
 186     unsigned getAddrMode6AddressOpValue(const MachineInstr &MI, unsigned Op)
 187       const { return 0; }
 188     unsigned getAddrMode6OffsetOpValue(const MachineInstr &MI, unsigned Op)
 189       const { return 0; }
 190     unsigned getBitfieldInvertedMaskOpValue(const MachineInstr &MI,
 191                                             unsigned Op) const { return 0; }
 192     uint32_t getLdStmModeOpValue(const MachineInstr &MI, unsigned OpIdx)
 193       const {return 0; }
 194     uint32_t getLdStSORegOpValue(const MachineInstr &MI, unsigned OpIdx)
 195       const { return 0; }
 196
 197     unsigned getAddrModeImm12OpValue(const MachineInstr &MI, unsigned Op)
 198       const {
 199       // {17-13} = reg
 200       // {12}    = (U)nsigned (add == '1', sub == '0')
 201       // {11-0}  = imm12
 202       const MachineOperand &MO  = MI.getOperand(Op);
 203       const MachineOperand &MO1 = MI.getOperand(Op + 1);
 204       if (!MO.isReg()) {
 205         emitConstPoolAddress(MO.getIndex(), ARM::reloc_arm_cp_entry);
 206         return 0;
 207       }
 208       unsigned Reg = getARMRegisterNumbering(MO.getReg());
 209       int32_t Imm12 = MO1.getImm();
 210       uint32_t Binary;
 211       Binary = Imm12 & 0xfff;
 212       if (Imm12 >= 0)
 213         Binary |= (1 << 12);
 214       Binary |= (Reg << 13);
 215       return Binary;
 216     }
 217     uint32_t getAddrMode3OffsetOpValue(const MachineInstr &MI, unsigned OpIdx)
 218       const { return 0;}
 219     uint32_t getAddrMode3OpValue(const MachineInstr &MI, unsigned Op) const
 220       { return 0; }
 221     uint32_t getAddrMode5OpValue(const MachineInstr &MI, unsigned Op) const {
 222       // {12-9}  = reg
 223       // {8}     = (U)nsigned (add == '1', sub == '0')
 224       // {7-0}   = imm12
 225       const MachineOperand &MO  = MI.getOperand(Op);
 226       const MachineOperand &MO1 = MI.getOperand(Op + 1);
 227       if (!MO.isReg()) {
 228         emitConstPoolAddress(MO.getIndex(), ARM::reloc_arm_cp_entry);
 229         return 0;
 230       }
 231       unsigned Reg = getARMRegisterNumbering(MO.getReg());
 232       int32_t Imm8 = MO1.getImm();
 233       uint32_t Binary;
 234       Binary = Imm8 & 0xff;
 235       if (Imm8 >= 0)
 236         Binary |= (1 << 8);
 237       Binary |= (Reg << 9);
 238       return Binary;
 239     }
 240     unsigned getNEONVcvtImm32OpValue(const MachineInstr &MI, unsigned Op)
 241       const { return 0; }
 242
 243     unsigned getRegisterListOpValue(const MachineInstr &MI, unsigned Op)
 244       const { return 0; }
 245
 246     /// getMovi32Value - Return binary encoding of operand for movw/movt. If the
 247     /// machine operand requires relocation, record the relocation and return
 248     /// zero.
 249     unsigned getMovi32Value(const MachineInstr &MI,const MachineOperand &MO,
 250                             unsigned Reloc);
 251
 252     /// getShiftOp - Return the shift opcode (bit[6:5]) of the immediate value.
 253     ///
 254     unsigned getShiftOp(unsigned Imm) const ;
 255
 256     /// Routines that handle operands which add machine relocations which are
 257     /// fixed up by the relocation stage.
 258     void emitGlobalAddress(const GlobalValue *GV, unsigned Reloc,
 259                            bool MayNeedFarStub,  bool Indirect,
 260                            intptr_t ACPV = 0) const;
 261     void emitExternalSymbolAddress(const char *ES, unsigned Reloc) const;
 262     void emitConstPoolAddress(unsigned CPI, unsigned Reloc) const;
 263     void emitJumpTableAddress(unsigned JTIndex, unsigned Reloc) const;
 264     void emitMachineBasicBlock(MachineBasicBlock *BB, unsigned Reloc,
 265                                intptr_t JTBase = 0) const;
 266   };
 267 }
 268
 269 char ARMCodeEmitter::ID = 0;
 270
 271 /// createARMJITCodeEmitterPass - Return a pass that emits the collected ARM
 272 /// code to the specified MCE object.
 273 FunctionPass *llvm::createARMJITCodeEmitterPass(ARMBaseTargetMachine &TM,
 274                                                 JITCodeEmitter &JCE) {
 275   return new ARMCodeEmitter(TM, JCE);
 276 }
 277
 278 bool ARMCodeEmitter::runOnMachineFunction(MachineFunction &MF) {
 279   assert((MF.getTarget().getRelocationModel() != Reloc::Default ||
 280           MF.getTarget().getRelocationModel() != Reloc::Static) &&
 281          "JIT relocation model must be set to static or default!");
 282   JTI = ((ARMTargetMachine &)MF.getTarget()).getJITInfo();
 283   II = ((const ARMTargetMachine &)MF.getTarget()).getInstrInfo();
 284   TD = ((const ARMTargetMachine &)MF.getTarget()).getTargetData();
 285   Subtarget = &TM.getSubtarget<ARMSubtarget>();
 286   MCPEs = &MF.getConstantPool()->getConstants();
 287   MJTEs = 0;
 288   if (MF.getJumpTableInfo()) MJTEs = &MF.getJumpTableInfo()->getJumpTables();
 289   IsPIC = TM.getRelocationModel() == Reloc::PIC_;
 290   IsThumb = MF.getInfo<ARMFunctionInfo>()->isThumbFunction();
 291   JTI->Initialize(MF, IsPIC);
 292   MMI = &getAnalysis<MachineModuleInfo>();
 293   MCE.setModuleInfo(MMI);
 294
 295   do {
 296     DEBUG(errs() << "JITTing function '"
 297           << MF.getFunction()->getName() << "'\n");
 298     MCE.startFunction(MF);
 299     for (MachineFunction::iterator MBB = MF.begin(), E = MF.end();
 300          MBB != E; ++MBB) {
 301       MCE.StartMachineBasicBlock(MBB);
 302       for (MachineBasicBlock::const_iterator I = MBB->begin(), E = MBB->end();
 303            I != E; ++I)
 304         emitInstruction(*I);
 305     }
 306   } while (MCE.finishFunction(MF));
 307
 308   return false;
 309 }
 310
 311 /// getShiftOp - Return the shift opcode (bit[6:5]) of the immediate value.
 312 ///
 313 unsigned ARMCodeEmitter::getShiftOp(unsigned Imm) const {
 314   switch (ARM_AM::getAM2ShiftOpc(Imm)) {
 315   default: llvm_unreachable("Unknown shift opc!");
 316   case ARM_AM::asr: return 2;
 317   case ARM_AM::lsl: return 0;
 318   case ARM_AM::lsr: return 1;
 319   case ARM_AM::ror:
 320   case ARM_AM::rrx: return 3;
 321   }
 322   return 0;
 323 }
 324
 325 /// getMovi32Value - Return binary encoding of operand for movw/movt. If the
 326 /// machine operand requires relocation, record the relocation and return zero.
 327 unsigned ARMCodeEmitter::getMovi32Value(const MachineInstr &MI,
 328                                         const MachineOperand &MO,
 329                                         unsigned Reloc) {
 330   assert(((Reloc == ARM::reloc_arm_movt) || (Reloc == ARM::reloc_arm_movw))
 331       && "Relocation to this function should be for movt or movw");
 332
 333   if (MO.isImm())
 334     return static_cast<unsigned>(MO.getImm());
 335   else if (MO.isGlobal())
 336     emitGlobalAddress(MO.getGlobal(), Reloc, true, false);
 337   else if (MO.isSymbol())
 338     emitExternalSymbolAddress(MO.getSymbolName(), Reloc);
 339   else if (MO.isMBB())
 340     emitMachineBasicBlock(MO.getMBB(), Reloc);
 341   else {
 342 #ifndef NDEBUG
 343     errs() << MO;
 344 #endif
 345     llvm_unreachable("Unsupported operand type for movw/movt");
 346   }
 347   return 0;
 348 }
 349
 350 /// getMachineOpValue - Return binary encoding of operand. If the machine
 351 /// operand requires relocation, record the relocation and return zero.
 352 unsigned ARMCodeEmitter::getMachineOpValue(const MachineInstr &MI,
 353                                            const MachineOperand &MO) const {
 354   if (MO.isReg())
 355     return getARMRegisterNumbering(MO.getReg());
 356   else if (MO.isImm())
 357     return static_cast<unsigned>(MO.getImm());
 358   else if (MO.isGlobal())
 359     emitGlobalAddress(MO.getGlobal(), ARM::reloc_arm_branch, true, false);
 360   else if (MO.isSymbol())
 361     emitExternalSymbolAddress(MO.getSymbolName(), ARM::reloc_arm_branch);
 362   else if (MO.isCPI()) {
 363     const TargetInstrDesc &TID = MI.getDesc();
 364     // For VFP load, the immediate offset is multiplied by 4.
 365     unsigned Reloc =  ((TID.TSFlags & ARMII::FormMask) == ARMII::VFPLdStFrm)
 366       ? ARM::reloc_arm_vfp_cp_entry : ARM::reloc_arm_cp_entry;
 367     emitConstPoolAddress(MO.getIndex(), Reloc);
 368   } else if (MO.isJTI())
 369     emitJumpTableAddress(MO.getIndex(), ARM::reloc_arm_relative);
 370   else if (MO.isMBB())
 371     emitMachineBasicBlock(MO.getMBB(), ARM::reloc_arm_branch);
 372   else {
 373 #ifndef NDEBUG
 374     errs() << MO;
 375 #endif
 376     llvm_unreachable(0);
 377   }
 378   return 0;
 379 }
 380
 381 /// emitGlobalAddress - Emit the specified address to the code stream.
 382 ///
 383 void ARMCodeEmitter::emitGlobalAddress(const GlobalValue *GV, unsigned Reloc,
 384                                        bool MayNeedFarStub, bool Indirect,
 385                                        intptr_t ACPV) const {
 386   MachineRelocation MR = Indirect
 387     ? MachineRelocation::getIndirectSymbol(MCE.getCurrentPCOffset(), Reloc,
 388                                            const_cast<GlobalValue *>(GV),
 389                                            ACPV, MayNeedFarStub)
 390     : MachineRelocation::getGV(MCE.getCurrentPCOffset(), Reloc,
 391                                const_cast<GlobalValue *>(GV), ACPV,
 392                                MayNeedFarStub);
 393   MCE.addRelocation(MR);
 394 }
 395
 396 /// emitExternalSymbolAddress - Arrange for the address of an external symbol to
 397 /// be emitted to the current location in the function, and allow it to be PC
 398 /// relative.
 399 void ARMCodeEmitter::
 400 emitExternalSymbolAddress(const char *ES, unsigned Reloc) const {
 401   MCE.addRelocation(MachineRelocation::getExtSym(MCE.getCurrentPCOffset(),
 402                                                  Reloc, ES));
 403 }
 404
 405 /// emitConstPoolAddress - Arrange for the address of an constant pool
 406 /// to be emitted to the current location in the function, and allow it to be PC
 407 /// relative.
 408 void ARMCodeEmitter::emitConstPoolAddress(unsigned CPI, unsigned Reloc) const {
 409   // Tell JIT emitter we'll resolve the address.
 410   MCE.addRelocation(MachineRelocation::getConstPool(MCE.getCurrentPCOffset(),
 411                                                     Reloc, CPI, 0, true));
 412 }
 413
 414 /// emitJumpTableAddress - Arrange for the address of a jump table to
 415 /// be emitted to the current location in the function, and allow it to be PC
 416 /// relative.
 417 void ARMCodeEmitter::
 418 emitJumpTableAddress(unsigned JTIndex, unsigned Reloc) const {
 419   MCE.addRelocation(MachineRelocation::getJumpTable(MCE.getCurrentPCOffset(),
 420                                                     Reloc, JTIndex, 0, true));
 421 }
 422
 423 /// emitMachineBasicBlock - Emit the specified address basic block.
 424 void ARMCodeEmitter::emitMachineBasicBlock(MachineBasicBlock *BB,
 425                                            unsigned Reloc,
 426                                            intptr_t JTBase) const {
 427   MCE.addRelocation(MachineRelocation::getBB(MCE.getCurrentPCOffset(),
 428                                              Reloc, BB, JTBase));
 429 }
 430
 431 void ARMCodeEmitter::emitWordLE(unsigned Binary) {
 432   DEBUG(errs() << "  0x";
 433         errs().write_hex(Binary) << "\n");
 434   MCE.emitWordLE(Binary);
 435 }
 436
 437 void ARMCodeEmitter::emitDWordLE(uint64_t Binary) {
 438   DEBUG(errs() << "  0x";
 439         errs().write_hex(Binary) << "\n");
 440   MCE.emitDWordLE(Binary);
 441 }
 442
 443 void ARMCodeEmitter::emitInstruction(const MachineInstr &MI) {
 444   DEBUG(errs() << "JIT: " << (void*)MCE.getCurrentPCValue() << ":\t" << MI);
 445
 446   MCE.processDebugLoc(MI.getDebugLoc(), true);
 447
 448   ++NumEmitted;  // Keep track of the # of mi's emitted
 449   switch (MI.getDesc().TSFlags & ARMII::FormMask) {
 450   default: {
 451     llvm_unreachable("Unhandled instruction encoding format!");
 452     break;
 453   }
 454   case ARMII::Pseudo:
 455     emitPseudoInstruction(MI);
 456     break;
 457   case ARMII::DPFrm:
 458   case ARMII::DPSoRegFrm:
 459     emitDataProcessingInstruction(MI);
 460     break;
 461   case ARMII::LdFrm:
 462   case ARMII::StFrm:
 463     emitLoadStoreInstruction(MI);
 464     break;
 465   case ARMII::LdMiscFrm:
 466   case ARMII::StMiscFrm:
 467     emitMiscLoadStoreInstruction(MI);
 468     break;
 469   case ARMII::LdStMulFrm:
 470     emitLoadStoreMultipleInstruction(MI);
 471     break;
 472   case ARMII::MulFrm:
 473     emitMulFrmInstruction(MI);
 474     break;
 475   case ARMII::ExtFrm:
 476     emitExtendInstruction(MI);
 477     break;
 478   case ARMII::ArithMiscFrm:
 479     emitMiscArithInstruction(MI);
 480     break;
 481   case ARMII::SatFrm:
 482     emitSaturateInstruction(MI);
 483     break;
 484   case ARMII::BrFrm:
 485     emitBranchInstruction(MI);
 486     break;
 487   case ARMII::BrMiscFrm:
 488     emitMiscBranchInstruction(MI);
 489     break;
 490   // VFP instructions.
 491   case ARMII::VFPUnaryFrm:
 492   case ARMII::VFPBinaryFrm:
 493     emitVFPArithInstruction(MI);
 494     break;
 495   case ARMII::VFPConv1Frm:
 496   case ARMII::VFPConv2Frm:
 497   case ARMII::VFPConv3Frm:
 498   case ARMII::VFPConv4Frm:
 499   case ARMII::VFPConv5Frm:
 500     emitVFPConversionInstruction(MI);
 501     break;
 502   case ARMII::VFPLdStFrm:
 503     emitVFPLoadStoreInstruction(MI);
 504     break;
 505   case ARMII::VFPLdStMulFrm:
 506     emitVFPLoadStoreMultipleInstruction(MI);
 507     break;
 508
 509   // NEON instructions.
 510   case ARMII::NGetLnFrm:
 511   case ARMII::NSetLnFrm:
 512     emitNEONLaneInstruction(MI);
 513     break;
 514   case ARMII::NDupFrm:
 515     emitNEONDupInstruction(MI);
 516     break;
 517   case ARMII::N1RegModImmFrm:
 518     emitNEON1RegModImmInstruction(MI);
 519     break;
 520   case ARMII::N2RegFrm:
 521     emitNEON2RegInstruction(MI);
 522     break;
 523   case ARMII::N3RegFrm:
 524     emitNEON3RegInstruction(MI);
 525     break;
 526   }
 527   MCE.processDebugLoc(MI.getDebugLoc(), false);
 528 }
 529
 530 void ARMCodeEmitter::emitConstPoolInstruction(const MachineInstr &MI) {
 531   unsigned CPI = MI.getOperand(0).getImm();       // CP instruction index.
 532   unsigned CPIndex = MI.getOperand(1).getIndex(); // Actual cp entry index.
 533   const MachineConstantPoolEntry &MCPE = (*MCPEs)[CPIndex];
 534
 535   // Remember the CONSTPOOL_ENTRY address for later relocation.
 536   JTI->addConstantPoolEntryAddr(CPI, MCE.getCurrentPCValue());
 537
 538   // Emit constpool island entry. In most cases, the actual values will be
 539   // resolved and relocated after code emission.
 540   if (MCPE.isMachineConstantPoolEntry()) {
 541     ARMConstantPoolValue *ACPV =
 542       static_cast<ARMConstantPoolValue*>(MCPE.Val.MachineCPVal);
 543
 544     DEBUG(errs() << "  ** ARM constant pool #" << CPI << " @ "
 545           << (void*)MCE.getCurrentPCValue() << " " << *ACPV << '\n');
 546
 547     assert(ACPV->isGlobalValue() && "unsupported constant pool value");
 548     const GlobalValue *GV = ACPV->getGV();
 549     if (GV) {
 550       Reloc::Model RelocM = TM.getRelocationModel();
 551       emitGlobalAddress(GV, ARM::reloc_arm_machine_cp_entry,
 552                         isa<Function>(GV),
 553                         Subtarget->GVIsIndirectSymbol(GV, RelocM),
 554                         (intptr_t)ACPV);
 555      } else  {
 556       emitExternalSymbolAddress(ACPV->getSymbol(), ARM::reloc_arm_absolute);
 557     }
 558     emitWordLE(0);
 559   } else {
 560     const Constant *CV = MCPE.Val.ConstVal;
 561
 562     DEBUG({
 563         errs() << "  ** Constant pool #" << CPI << " @ "
 564                << (void*)MCE.getCurrentPCValue() << " ";
 565         if (const Function *F = dyn_cast<Function>(CV))
 566           errs() << F->getName();
 567         else
 568           errs() << *CV;
 569         errs() << '\n';
 570       });
 571
 572     if (const GlobalValue *GV = dyn_cast<GlobalValue>(CV)) {
 573       emitGlobalAddress(GV, ARM::reloc_arm_absolute, isa<Function>(GV), false);
 574       emitWordLE(0);
 575     } else if (const ConstantInt *CI = dyn_cast<ConstantInt>(CV)) {
 576       uint32_t Val = uint32_t(*CI->getValue().getRawData());
 577       emitWordLE(Val);
 578     } else if (const ConstantFP *CFP = dyn_cast<ConstantFP>(CV)) {
 579       if (CFP->getType()->isFloatTy())
 580         emitWordLE(CFP->getValueAPF().bitcastToAPInt().getZExtValue());
 581       else if (CFP->getType()->isDoubleTy())
 582         emitDWordLE(CFP->getValueAPF().bitcastToAPInt().getZExtValue());
 583       else {
 584         llvm_unreachable("Unable to handle this constantpool entry!");
 585       }
 586     } else {
 587       llvm_unreachable("Unable to handle this constantpool entry!");
 588     }
 589   }
 590 }
 591
 592 void ARMCodeEmitter::emitMOVi32immInstruction(const MachineInstr &MI) {
 593   const MachineOperand &MO0 = MI.getOperand(0);
 594   const MachineOperand &MO1 = MI.getOperand(1);
 595
 596   // Emit the 'movw' instruction.
 597   unsigned Binary = 0x30 << 20;  // mov: Insts{27-20} = 0b00110000
 598
 599   unsigned Lo16 = getMovi32Value(MI, MO1, ARM::reloc_arm_movw) & 0xFFFF;
 600
 601   // Set the conditional execution predicate.
 602   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
 603
 604   // Encode Rd.
 605   Binary |= getMachineOpValue(MI, MO0) << ARMII::RegRdShift;
 606
 607   // Encode imm16 as imm4:imm12
 608   Binary |= Lo16 & 0xFFF; // Insts{11-0} = imm12
 609   Binary |= ((Lo16 >> 12) & 0xF) << 16; // Insts{19-16} = imm4
 610   emitWordLE(Binary);
 611
 612   unsigned Hi16 = getMovi32Value(MI, MO1, ARM::reloc_arm_movt) >> 16;
 613   // Emit the 'movt' instruction.
 614   Binary = 0x34 << 20; // movt: Insts{27-20} = 0b00110100
 615
 616   // Set the conditional execution predicate.
 617   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
 618
 619   // Encode Rd.
 620   Binary |= getMachineOpValue(MI, MO0) << ARMII::RegRdShift;
 621
 622   // Encode imm16 as imm4:imm1, same as movw above.
 623   Binary |= Hi16 & 0xFFF;
 624   Binary |= ((Hi16 >> 12) & 0xF) << 16;
 625   emitWordLE(Binary);
 626 }
 627
 628 void ARMCodeEmitter::emitMOVi2piecesInstruction(const MachineInstr &MI) {
 629   const MachineOperand &MO0 = MI.getOperand(0);
 630   const MachineOperand &MO1 = MI.getOperand(1);
 631   assert(MO1.isImm() && ARM_AM::isSOImmTwoPartVal(MO1.getImm()) &&
 632                                                   "Not a valid so_imm value!");
 633   unsigned V1 = ARM_AM::getSOImmTwoPartFirst(MO1.getImm());
 634   unsigned V2 = ARM_AM::getSOImmTwoPartSecond(MO1.getImm());
 635
 636   // Emit the 'mov' instruction.
 637   unsigned Binary = 0xd << 21;  // mov: Insts{24-21} = 0b1101
 638
 639   // Set the conditional execution predicate.
 640   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
 641
 642   // Encode Rd.
 643   Binary |= getMachineOpValue(MI, MO0) << ARMII::RegRdShift;
 644
 645   // Encode so_imm.
 646   // Set bit I(25) to identify this is the immediate form of <shifter_op>
 647   Binary |= 1 << ARMII::I_BitShift;
 648   Binary |= getMachineSoImmOpValue(V1);
 649   emitWordLE(Binary);
 650
 651   // Now the 'orr' instruction.
 652   Binary = 0xc << 21;  // orr: Insts{24-21} = 0b1100
 653
 654   // Set the conditional execution predicate.
 655   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
 656
 657   // Encode Rd.
 658   Binary |= getMachineOpValue(MI, MO0) << ARMII::RegRdShift;
 659
 660   // Encode Rn.
 661   Binary |= getMachineOpValue(MI, MO0) << ARMII::RegRnShift;
 662
 663   // Encode so_imm.
 664   // Set bit I(25) to identify this is the immediate form of <shifter_op>
 665   Binary |= 1 << ARMII::I_BitShift;
 666   Binary |= getMachineSoImmOpValue(V2);
 667   emitWordLE(Binary);
 668 }
 669
 670 void ARMCodeEmitter::emitLEApcrelJTInstruction(const MachineInstr &MI) {
 671   // It's basically add r, pc, (LJTI - $+8)
 672
 673   const TargetInstrDesc &TID = MI.getDesc();
 674
 675   // Emit the 'add' instruction.
 676   unsigned Binary = 0x4 << 21;  // add: Insts{24-31} = 0b0100
 677
 678   // Set the conditional execution predicate
 679   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
 680
 681   // Encode S bit if MI modifies CPSR.
 682   Binary |= getAddrModeSBit(MI, TID);
 683
 684   // Encode Rd.
 685   Binary |= getMachineOpValue(MI, 0) << ARMII::RegRdShift;
 686
 687   // Encode Rn which is PC.
 688   Binary |= getARMRegisterNumbering(ARM::PC) << ARMII::RegRnShift;
 689
 690   // Encode the displacement.
 691   Binary |= 1 << ARMII::I_BitShift;
 692   emitJumpTableAddress(MI.getOperand(1).getIndex(), ARM::reloc_arm_jt_base);
 693
 694   emitWordLE(Binary);
 695 }
 696
 697 void ARMCodeEmitter::emitPseudoMoveInstruction(const MachineInstr &MI) {
 698   unsigned Opcode = MI.getDesc().Opcode;
 699
 700   // Part of binary is determined by TableGn.
 701   unsigned Binary = getBinaryCodeForInstr(MI);
 702
 703   // Set the conditional execution predicate
 704   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
 705
 706   // Encode S bit if MI modifies CPSR.
 707   if (Opcode == ARM::MOVsrl_flag || Opcode == ARM::MOVsra_flag)
 708     Binary |= 1 << ARMII::S_BitShift;
 709
 710   // Encode register def if there is one.
 711   Binary |= getMachineOpValue(MI, 0) << ARMII::RegRdShift;
 712
 713   // Encode the shift operation.
 714   switch (Opcode) {
 715   default: break;
 716   case ARM::RRX:
 717     // rrx
 718     Binary |= 0x6 << 4;
 719     break;
 720   case ARM::MOVsrl_flag:
 721     // lsr #1
 722     Binary |= (0x2 << 4) | (1 << 7);
 723     break;
 724   case ARM::MOVsra_flag:
 725     // asr #1
 726     Binary |= (0x4 << 4) | (1 << 7);
 727     break;
 728   }
 729
 730   // Encode register Rm.
 731   Binary |= getMachineOpValue(MI, 1);
 732
 733   emitWordLE(Binary);
 734 }
 735
 736 void ARMCodeEmitter::addPCLabel(unsigned LabelID) {
 737   DEBUG(errs() << "  ** LPC" << LabelID << " @ "
 738         << (void*)MCE.getCurrentPCValue() << '\n');
 739   JTI->addPCLabelAddr(LabelID, MCE.getCurrentPCValue());
 740 }
 741
 742 void ARMCodeEmitter::emitPseudoInstruction(const MachineInstr &MI) {
 743   unsigned Opcode = MI.getDesc().Opcode;
 744   switch (Opcode) {
 745   default:
 746     llvm_unreachable("ARMCodeEmitter::emitPseudoInstruction");
 747   case ARM::BX:
 748   case ARM::BMOVPCRX:
 749   case ARM::BXr9:
 750   case ARM::BMOVPCRXr9: {
 751     // First emit mov lr, pc
 752     unsigned Binary = 0x01a0e00f;
 753     Binary |= II->getPredicate(&MI) << ARMII::CondShift;
 754     emitWordLE(Binary);
 755
 756     // and then emit the branch.
 757     emitMiscBranchInstruction(MI);
 758     break;
 759   }
 760   case TargetOpcode::INLINEASM: {
 761     // We allow inline assembler nodes with empty bodies - they can
 762     // implicitly define registers, which is ok for JIT.
 763     if (MI.getOperand(0).getSymbolName()[0]) {
 764       report_fatal_error("JIT does not support inline asm!");
 765     }
 766     break;
 767   }
 768   case TargetOpcode::PROLOG_LABEL:
 769   case TargetOpcode::EH_LABEL:
 770     MCE.emitLabel(MI.getOperand(0).getMCSymbol());
 771     break;
 772   case TargetOpcode::IMPLICIT_DEF:
 773   case TargetOpcode::KILL:
 774     // Do nothing.
 775     break;
 776   case ARM::CONSTPOOL_ENTRY:
 777     emitConstPoolInstruction(MI);
 778     break;
 779   case ARM::PICADD: {
 780     // Remember of the address of the PC label for relocation later.
 781     addPCLabel(MI.getOperand(2).getImm());
 782     // PICADD is just an add instruction that implicitly read pc.
 783     emitDataProcessingInstruction(MI, 0, ARM::PC);
 784     break;
 785   }
 786   case ARM::PICLDR:
 787   case ARM::PICLDRB:
 788   case ARM::PICSTR:
 789   case ARM::PICSTRB: {
 790     // Remember of the address of the PC label for relocation later.
 791     addPCLabel(MI.getOperand(2).getImm());
 792     // These are just load / store instructions that implicitly read pc.
 793     emitLoadStoreInstruction(MI, 0, ARM::PC);
 794     break;
 795   }
 796   case ARM::PICLDRH:
 797   case ARM::PICLDRSH:
 798   case ARM::PICLDRSB:
 799   case ARM::PICSTRH: {
 800     // Remember of the address of the PC label for relocation later.
 801     addPCLabel(MI.getOperand(2).getImm());
 802     // These are just load / store instructions that implicitly read pc.
 803     emitMiscLoadStoreInstruction(MI, ARM::PC);
 804     break;
 805   }
 806
 807   case ARM::MOVi32imm:
 808     // Two instructions to materialize a constant.
 809     if (Subtarget->hasV6T2Ops())
 810       emitMOVi32immInstruction(MI);
 811     else
 812       emitMOVi2piecesInstruction(MI);
 813     break;
 814
 815   case ARM::LEApcrelJT:
 816     // Materialize jumptable address.
 817     emitLEApcrelJTInstruction(MI);
 818     break;
 819   case ARM::RRX:
 820   case ARM::MOVsrl_flag:
 821   case ARM::MOVsra_flag:
 822     emitPseudoMoveInstruction(MI);
 823     break;
 824   }
 825 }
 826
 827 unsigned ARMCodeEmitter::getMachineSoRegOpValue(const MachineInstr &MI,
 828                                                 const TargetInstrDesc &TID,
 829                                                 const MachineOperand &MO,
 830                                                 unsigned OpIdx) {
 831   unsigned Binary = getMachineOpValue(MI, MO);
 832
 833   const MachineOperand &MO1 = MI.getOperand(OpIdx + 1);
 834   const MachineOperand &MO2 = MI.getOperand(OpIdx + 2);
 835   ARM_AM::ShiftOpc SOpc = ARM_AM::getSORegShOp(MO2.getImm());
 836
 837   // Encode the shift opcode.
 838   unsigned SBits = 0;
 839   unsigned Rs = MO1.getReg();
 840   if (Rs) {
 841     // Set shift operand (bit[7:4]).
 842     // LSL - 0001
 843     // LSR - 0011
 844     // ASR - 0101
 845     // ROR - 0111
 846     // RRX - 0110 and bit[11:8] clear.
 847     switch (SOpc) {
 848     default: llvm_unreachable("Unknown shift opc!");
 849     case ARM_AM::lsl: SBits = 0x1; break;
 850     case ARM_AM::lsr: SBits = 0x3; break;
 851     case ARM_AM::asr: SBits = 0x5; break;
 852     case ARM_AM::ror: SBits = 0x7; break;
 853     case ARM_AM::rrx: SBits = 0x6; break;
 854     }
 855   } else {
 856     // Set shift operand (bit[6:4]).
 857     // LSL - 000
 858     // LSR - 010
 859     // ASR - 100
 860     // ROR - 110
 861     switch (SOpc) {
 862     default: llvm_unreachable("Unknown shift opc!");
 863     case ARM_AM::lsl: SBits = 0x0; break;
 864     case ARM_AM::lsr: SBits = 0x2; break;
 865     case ARM_AM::asr: SBits = 0x4; break;
 866     case ARM_AM::ror: SBits = 0x6; break;
 867     }
 868   }
 869   Binary |= SBits << 4;
 870   if (SOpc == ARM_AM::rrx)
 871     return Binary;
 872
 873   // Encode the shift operation Rs or shift_imm (except rrx).
 874   if (Rs) {
 875     // Encode Rs bit[11:8].
 876     assert(ARM_AM::getSORegOffset(MO2.getImm()) == 0);
 877     return Binary | (getARMRegisterNumbering(Rs) << ARMII::RegRsShift);
 878   }
 879
 880   // Encode shift_imm bit[11:7].
 881   return Binary | ARM_AM::getSORegOffset(MO2.getImm()) << 7;
 882 }
 883
 884 unsigned ARMCodeEmitter::getMachineSoImmOpValue(unsigned SoImm) {
 885   int SoImmVal = ARM_AM::getSOImmVal(SoImm);
 886   assert(SoImmVal != -1 && "Not a valid so_imm value!");
 887
 888   // Encode rotate_imm.
 889   unsigned Binary = (ARM_AM::getSOImmValRot((unsigned)SoImmVal) >> 1)
 890     << ARMII::SoRotImmShift;
 891
 892   // Encode immed_8.
 893   Binary |= ARM_AM::getSOImmValImm((unsigned)SoImmVal);
 894   return Binary;
 895 }
 896
 897 unsigned ARMCodeEmitter::getAddrModeSBit(const MachineInstr &MI,
 898                                          const TargetInstrDesc &TID) const {
 899   for (unsigned i = MI.getNumOperands(), e = TID.getNumOperands(); i != e; --i){
 900     const MachineOperand &MO = MI.getOperand(i-1);
 901     if (MO.isReg() && MO.isDef() && MO.getReg() == ARM::CPSR)
 902       return 1 << ARMII::S_BitShift;
 903   }
 904   return 0;
 905 }
 906
 907 void ARMCodeEmitter::emitDataProcessingInstruction(const MachineInstr &MI,
 908                                                    unsigned ImplicitRd,
 909                                                    unsigned ImplicitRn) {
 910   const TargetInstrDesc &TID = MI.getDesc();
 911
 912   // Part of binary is determined by TableGn.
 913   unsigned Binary = getBinaryCodeForInstr(MI);
 914
 915   // Set the conditional execution predicate
 916   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
 917
 918   // Encode S bit if MI modifies CPSR.
 919   Binary |= getAddrModeSBit(MI, TID);
 920
 921   // Encode register def if there is one.
 922   unsigned NumDefs = TID.getNumDefs();
 923   unsigned OpIdx = 0;
 924   if (NumDefs)
 925     Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRdShift;
 926   else if (ImplicitRd)
 927     // Special handling for implicit use (e.g. PC).
 928     Binary |= (getARMRegisterNumbering(ImplicitRd) << ARMII::RegRdShift);
 929
 930   if (TID.Opcode == ARM::MOVi16) {
 931       // Get immediate from MI.
 932       unsigned Lo16 = getMovi32Value(MI, MI.getOperand(OpIdx),
 933                       ARM::reloc_arm_movw);
 934       // Encode imm which is the same as in emitMOVi32immInstruction().
 935       Binary |= Lo16 & 0xFFF;
 936       Binary |= ((Lo16 >> 12) & 0xF) << 16;
 937       emitWordLE(Binary);
 938       return;
 939   } else if(TID.Opcode == ARM::MOVTi16) {
 940       unsigned Hi16 = (getMovi32Value(MI, MI.getOperand(OpIdx),
 941                        ARM::reloc_arm_movt) >> 16);
 942       Binary |= Hi16 & 0xFFF;
 943       Binary |= ((Hi16 >> 12) & 0xF) << 16;
 944       emitWordLE(Binary);
 945       return;
 946   } else if ((TID.Opcode == ARM::BFC) || (TID.Opcode == ARM::BFI)) {
 947       uint32_t v = ~MI.getOperand(2).getImm();
 948       int32_t lsb = CountTrailingZeros_32(v);
 949       int32_t msb = (32 - CountLeadingZeros_32(v)) - 1;
 950       // Instr{20-16} = msb, Instr{11-7} = lsb
 951       Binary |= (msb & 0x1F) << 16;
 952       Binary |= (lsb & 0x1F) << 7;
 953       emitWordLE(Binary);
 954       return;
 955   } else if ((TID.Opcode == ARM::UBFX) || (TID.Opcode == ARM::SBFX)) {
 956       // Encode Rn in Instr{0-3}
 957       Binary |= getMachineOpValue(MI, OpIdx++);
 958
 959       uint32_t lsb = MI.getOperand(OpIdx++).getImm();
 960       uint32_t widthm1 = MI.getOperand(OpIdx++).getImm() - 1;
 961
 962       // Instr{20-16} = widthm1, Instr{11-7} = lsb
 963       Binary |= (widthm1 & 0x1F) << 16;
 964       Binary |= (lsb & 0x1F) << 7;
 965       emitWordLE(Binary);
 966       return;
 967   }
 968
 969   // If this is a two-address operand, skip it. e.g. MOVCCr operand 1.
 970   if (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1)
 971     ++OpIdx;
 972
 973   // Encode first non-shifter register operand if there is one.
 974   bool isUnary = TID.TSFlags & ARMII::UnaryDP;
 975   if (!isUnary) {
 976     if (ImplicitRn)
 977       // Special handling for implicit use (e.g. PC).
 978       Binary |= (getARMRegisterNumbering(ImplicitRn) << ARMII::RegRnShift);
 979     else {
 980       Binary |= getMachineOpValue(MI, OpIdx) << ARMII::RegRnShift;
 981       ++OpIdx;
 982     }
 983   }
 984
 985   // Encode shifter operand.
 986   const MachineOperand &MO = MI.getOperand(OpIdx);
 987   if ((TID.TSFlags & ARMII::FormMask) == ARMII::DPSoRegFrm) {
 988     // Encode SoReg.
 989     emitWordLE(Binary | getMachineSoRegOpValue(MI, TID, MO, OpIdx));
 990     return;
 991   }
 992
 993   if (MO.isReg()) {
 994     // Encode register Rm.
 995     emitWordLE(Binary | getARMRegisterNumbering(MO.getReg()));
 996     return;
 997   }
 998
 999   // Encode so_imm.
1000   Binary |= getMachineSoImmOpValue((unsigned)MO.getImm());
1001
1002   emitWordLE(Binary);
1003 }
1004
1005 void ARMCodeEmitter::emitLoadStoreInstruction(const MachineInstr &MI,
1006                                               unsigned ImplicitRd,
1007                                               unsigned ImplicitRn) {
1008   const TargetInstrDesc &TID = MI.getDesc();
1009   unsigned Form = TID.TSFlags & ARMII::FormMask;
1010   bool IsPrePost = (TID.TSFlags & ARMII::IndexModeMask) != 0;
1011
1012   // Part of binary is determined by TableGn.
1013   unsigned Binary = getBinaryCodeForInstr(MI);
1014
1015   // If this is an LDRi12, STRi12 or LDRcp, nothing more needs be done.
1016   if (MI.getOpcode() == ARM::LDRi12 || MI.getOpcode() == ARM::LDRcp ||
1017       MI.getOpcode() == ARM::STRi12) {
1018     emitWordLE(Binary);
1019     return;
1020   }
1021
1022   // Set the conditional execution predicate
1023   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1024
1025   unsigned OpIdx = 0;
1026
1027   // Operand 0 of a pre- and post-indexed store is the address base
1028   // writeback. Skip it.
1029   bool Skipped = false;
1030   if (IsPrePost && Form == ARMII::StFrm) {
1031     ++OpIdx;
1032     Skipped = true;
1033   }
1034
1035   // Set first operand
1036   if (ImplicitRd)
1037     // Special handling for implicit use (e.g. PC).
1038     Binary |= (getARMRegisterNumbering(ImplicitRd) << ARMII::RegRdShift);
1039   else
1040     Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRdShift;
1041
1042   // Set second operand
1043   if (ImplicitRn)
1044     // Special handling for implicit use (e.g. PC).
1045     Binary |= (getARMRegisterNumbering(ImplicitRn) << ARMII::RegRnShift);
1046   else
1047     Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRnShift;
1048
1049   // If this is a two-address operand, skip it. e.g. LDR_PRE.
1050   if (!Skipped && TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1)
1051     ++OpIdx;
1052
1053   const MachineOperand &MO2 = MI.getOperand(OpIdx);
1054   unsigned AM2Opc = (ImplicitRn == ARM::PC)
1055     ? 0 : MI.getOperand(OpIdx+1).getImm();
1056
1057   // Set bit U(23) according to sign of immed value (positive or negative).
1058   Binary |= ((ARM_AM::getAM2Op(AM2Opc) == ARM_AM::add ? 1 : 0) <<
1059              ARMII::U_BitShift);
1060   if (!MO2.getReg()) { // is immediate
1061     if (ARM_AM::getAM2Offset(AM2Opc))
1062       // Set the value of offset_12 field
1063       Binary |= ARM_AM::getAM2Offset(AM2Opc);
1064     emitWordLE(Binary);
1065     return;
1066   }
1067
1068   // Set bit I(25), because this is not in immediate encoding.
1069   Binary |= 1 << ARMII::I_BitShift;
1070   assert(TargetRegisterInfo::isPhysicalRegister(MO2.getReg()));
1071   // Set bit[3:0] to the corresponding Rm register
1072   Binary |= getARMRegisterNumbering(MO2.getReg());
1073
1074   // If this instr is in scaled register offset/index instruction, set
1075   // shift_immed(bit[11:7]) and shift(bit[6:5]) fields.
1076   if (unsigned ShImm = ARM_AM::getAM2Offset(AM2Opc)) {
1077     Binary |= getShiftOp(AM2Opc) << ARMII::ShiftImmShift;  // shift
1078     Binary |= ShImm              << ARMII::ShiftShift;     // shift_immed
1079   }
1080
1081   emitWordLE(Binary);
1082 }
1083
1084 void ARMCodeEmitter::emitMiscLoadStoreInstruction(const MachineInstr &MI,
1085                                                   unsigned ImplicitRn) {
1086   const TargetInstrDesc &TID = MI.getDesc();
1087   unsigned Form = TID.TSFlags & ARMII::FormMask;
1088   bool IsPrePost = (TID.TSFlags & ARMII::IndexModeMask) != 0;
1089
1090   // Part of binary is determined by TableGn.
1091   unsigned Binary = getBinaryCodeForInstr(MI);
1092
1093   // Set the conditional execution predicate
1094   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1095
1096   unsigned OpIdx = 0;
1097
1098   // Operand 0 of a pre- and post-indexed store is the address base
1099   // writeback. Skip it.
1100   bool Skipped = false;
1101   if (IsPrePost && Form == ARMII::StMiscFrm) {
1102     ++OpIdx;
1103     Skipped = true;
1104   }
1105
1106   // Set first operand
1107   Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRdShift;
1108
1109   // Skip LDRD and STRD's second operand.
1110   if (TID.Opcode == ARM::LDRD || TID.Opcode == ARM::STRD)
1111     ++OpIdx;
1112
1113   // Set second operand
1114   if (ImplicitRn)
1115     // Special handling for implicit use (e.g. PC).
1116     Binary |= (getARMRegisterNumbering(ImplicitRn) << ARMII::RegRnShift);
1117   else
1118     Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRnShift;
1119
1120   // If this is a two-address operand, skip it. e.g. LDRH_POST.
1121   if (!Skipped && TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1)
1122     ++OpIdx;
1123
1124   const MachineOperand &MO2 = MI.getOperand(OpIdx);
1125   unsigned AM3Opc = (ImplicitRn == ARM::PC)
1126     ? 0 : MI.getOperand(OpIdx+1).getImm();
1127
1128   // Set bit U(23) according to sign of immed value (positive or negative)
1129   Binary |= ((ARM_AM::getAM3Op(AM3Opc) == ARM_AM::add ? 1 : 0) <<
1130              ARMII::U_BitShift);
1131
1132   // If this instr is in register offset/index encoding, set bit[3:0]
1133   // to the corresponding Rm register.
1134   if (MO2.getReg()) {
1135     Binary |= getARMRegisterNumbering(MO2.getReg());
1136     emitWordLE(Binary);
1137     return;
1138   }
1139
1140   // This instr is in immediate offset/index encoding, set bit 22 to 1.
1141   Binary |= 1 << ARMII::AM3_I_BitShift;
1142   if (unsigned ImmOffs = ARM_AM::getAM3Offset(AM3Opc)) {
1143     // Set operands
1144     Binary |= (ImmOffs >> 4) << ARMII::ImmHiShift;  // immedH
1145     Binary |= (ImmOffs & 0xF);                      // immedL
1146   }
1147
1148   emitWordLE(Binary);
1149 }
1150
1151 static unsigned getAddrModeUPBits(unsigned Mode) {
1152   unsigned Binary = 0;
1153
1154   // Set addressing mode by modifying bits U(23) and P(24)
1155   // IA - Increment after  - bit U = 1 and bit P = 0
1156   // IB - Increment before - bit U = 1 and bit P = 1
1157   // DA - Decrement after  - bit U = 0 and bit P = 0
1158   // DB - Decrement before - bit U = 0 and bit P = 1
1159   switch (Mode) {
1160   default: llvm_unreachable("Unknown addressing sub-mode!");
1161   case ARM_AM::da:                                     break;
1162   case ARM_AM::db: Binary |= 0x1 << ARMII::P_BitShift; break;
1163   case ARM_AM::ia: Binary |= 0x1 << ARMII::U_BitShift; break;
1164   case ARM_AM::ib: Binary |= 0x3 << ARMII::U_BitShift; break;
1165   }
1166
1167   return Binary;
1168 }
1169
1170 void ARMCodeEmitter::emitLoadStoreMultipleInstruction(const MachineInstr &MI) {
1171   const TargetInstrDesc &TID = MI.getDesc();
1172   bool IsUpdating = (TID.TSFlags & ARMII::IndexModeMask) != 0;
1173
1174   // Part of binary is determined by TableGn.
1175   unsigned Binary = getBinaryCodeForInstr(MI);
1176
1177   // Set the conditional execution predicate
1178   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1179
1180   // Skip operand 0 of an instruction with base register update.
1181   unsigned OpIdx = 0;
1182   if (IsUpdating)
1183     ++OpIdx;
1184
1185   // Set base address operand
1186   Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRnShift;
1187
1188   // Set addressing mode by modifying bits U(23) and P(24)
1189   const MachineOperand &MO = MI.getOperand(OpIdx++);
1190   Binary |= getAddrModeUPBits(ARM_AM::getAM4SubMode(MO.getImm()));
1191
1192   // Set bit W(21)
1193   if (IsUpdating)
1194     Binary |= 0x1 << ARMII::W_BitShift;
1195
1196   // Set registers
1197   for (unsigned i = OpIdx+2, e = MI.getNumOperands(); i != e; ++i) {
1198     const MachineOperand &MO = MI.getOperand(i);
1199     if (!MO.isReg() || MO.isImplicit())
1200       break;
1201     unsigned RegNum = getARMRegisterNumbering(MO.getReg());
1202     assert(TargetRegisterInfo::isPhysicalRegister(MO.getReg()) &&
1203            RegNum < 16);
1204     Binary |= 0x1 << RegNum;
1205   }
1206
1207   emitWordLE(Binary);
1208 }
1209
1210 void ARMCodeEmitter::emitMulFrmInstruction(const MachineInstr &MI) {
1211   const TargetInstrDesc &TID = MI.getDesc();
1212
1213   // Part of binary is determined by TableGn.
1214   unsigned Binary = getBinaryCodeForInstr(MI);
1215
1216   // Set the conditional execution predicate
1217   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1218
1219   // Encode S bit if MI modifies CPSR.
1220   Binary |= getAddrModeSBit(MI, TID);
1221
1222   // 32x32->64bit operations have two destination registers. The number
1223   // of register definitions will tell us if that's what we're dealing with.
1224   unsigned OpIdx = 0;
1225   if (TID.getNumDefs() == 2)
1226     Binary |= getMachineOpValue (MI, OpIdx++) << ARMII::RegRdLoShift;
1227
1228   // Encode Rd
1229   Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRdHiShift;
1230
1231   // Encode Rm
1232   Binary |= getMachineOpValue(MI, OpIdx++);
1233
1234   // Encode Rs
1235   Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRsShift;
1236
1237   // Many multiple instructions (e.g. MLA) have three src operands. Encode
1238   // it as Rn (for multiply, that's in the same offset as RdLo.
1239   if (TID.getNumOperands() > OpIdx &&
1240       !TID.OpInfo[OpIdx].isPredicate() &&
1241       !TID.OpInfo[OpIdx].isOptionalDef())
1242     Binary |= getMachineOpValue(MI, OpIdx) << ARMII::RegRdLoShift;
1243
1244   emitWordLE(Binary);
1245 }
1246
1247 void ARMCodeEmitter::emitExtendInstruction(const MachineInstr &MI) {
1248   const TargetInstrDesc &TID = MI.getDesc();
1249
1250   // Part of binary is determined by TableGn.
1251   unsigned Binary = getBinaryCodeForInstr(MI);
1252
1253   // Set the conditional execution predicate
1254   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1255
1256   unsigned OpIdx = 0;
1257
1258   // Encode Rd
1259   Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRdShift;
1260
1261   const MachineOperand &MO1 = MI.getOperand(OpIdx++);
1262   const MachineOperand &MO2 = MI.getOperand(OpIdx);
1263   if (MO2.isReg()) {
1264     // Two register operand form.
1265     // Encode Rn.
1266     Binary |= getMachineOpValue(MI, MO1) << ARMII::RegRnShift;
1267
1268     // Encode Rm.
1269     Binary |= getMachineOpValue(MI, MO2);
1270     ++OpIdx;
1271   } else {
1272     Binary |= getMachineOpValue(MI, MO1);
1273   }
1274
1275   // Encode rot imm (0, 8, 16, or 24) if it has a rotate immediate operand.
1276   if (MI.getOperand(OpIdx).isImm() &&
1277       !TID.OpInfo[OpIdx].isPredicate() &&
1278       !TID.OpInfo[OpIdx].isOptionalDef())
1279     Binary |= (getMachineOpValue(MI, OpIdx) / 8) << ARMII::ExtRotImmShift;
1280
1281   emitWordLE(Binary);
1282 }
1283
1284 void ARMCodeEmitter::emitMiscArithInstruction(const MachineInstr &MI) {
1285   const TargetInstrDesc &TID = MI.getDesc();
1286
1287   // Part of binary is determined by TableGn.
1288   unsigned Binary = getBinaryCodeForInstr(MI);
1289
1290   // Set the conditional execution predicate
1291   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1292
1293   unsigned OpIdx = 0;
1294
1295   // Encode Rd
1296   Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRdShift;
1297
1298   const MachineOperand &MO = MI.getOperand(OpIdx++);
1299   if (OpIdx == TID.getNumOperands() ||
1300       TID.OpInfo[OpIdx].isPredicate() ||
1301       TID.OpInfo[OpIdx].isOptionalDef()) {
1302     // Encode Rm and it's done.
1303     Binary |= getMachineOpValue(MI, MO);
1304     emitWordLE(Binary);
1305     return;
1306   }
1307
1308   // Encode Rn.
1309   Binary |= getMachineOpValue(MI, MO) << ARMII::RegRnShift;
1310
1311   // Encode Rm.
1312   Binary |= getMachineOpValue(MI, OpIdx++);
1313
1314   // Encode shift_imm.
1315   unsigned ShiftAmt = MI.getOperand(OpIdx).getImm();
1316   if (TID.Opcode == ARM::PKHTB) {
1317     assert(ShiftAmt != 0 && "PKHTB shift_imm is 0!");
1318     if (ShiftAmt == 32)
1319       ShiftAmt = 0;
1320   }
1321   assert(ShiftAmt < 32 && "shift_imm range is 0 to 31!");
1322   Binary |= ShiftAmt << ARMII::ShiftShift;
1323
1324   emitWordLE(Binary);
1325 }
1326
1327 void ARMCodeEmitter::emitSaturateInstruction(const MachineInstr &MI) {
1328   const TargetInstrDesc &TID = MI.getDesc();
1329
1330   // Part of binary is determined by TableGen.
1331   unsigned Binary = getBinaryCodeForInstr(MI);
1332
1333   // Set the conditional execution predicate
1334   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1335
1336   // Encode Rd
1337   Binary |= getMachineOpValue(MI, 0) << ARMII::RegRdShift;
1338
1339   // Encode saturate bit position.
1340   unsigned Pos = MI.getOperand(1).getImm();
1341   if (TID.Opcode == ARM::SSAT || TID.Opcode == ARM::SSAT16)
1342     Pos -= 1;
1343   assert((Pos < 16 || (Pos < 32 &&
1344                        TID.Opcode != ARM::SSAT16 &&
1345                        TID.Opcode != ARM::USAT16)) &&
1346          "saturate bit position out of range");
1347   Binary |= Pos << 16;
1348
1349   // Encode Rm
1350   Binary |= getMachineOpValue(MI, 2);
1351
1352   // Encode shift_imm.
1353   if (TID.getNumOperands() == 4) {
1354     unsigned ShiftOp = MI.getOperand(3).getImm();
1355     ARM_AM::ShiftOpc Opc = ARM_AM::getSORegShOp(ShiftOp);
1356     if (Opc == ARM_AM::asr)
1357       Binary |= (1 << 6);
1358     unsigned ShiftAmt = MI.getOperand(3).getImm();
1359     if (ShiftAmt == 32 && Opc == ARM_AM::asr)
1360       ShiftAmt = 0;
1361     assert(ShiftAmt < 32 && "shift_imm range is 0 to 31!");
1362     Binary |= ShiftAmt << ARMII::ShiftShift;
1363   }
1364
1365   emitWordLE(Binary);
1366 }
1367
1368 void ARMCodeEmitter::emitBranchInstruction(const MachineInstr &MI) {
1369   const TargetInstrDesc &TID = MI.getDesc();
1370
1371   if (TID.Opcode == ARM::TPsoft) {
1372     llvm_unreachable("ARM::TPsoft FIXME"); // FIXME
1373   }
1374
1375   // Part of binary is determined by TableGn.
1376   unsigned Binary = getBinaryCodeForInstr(MI);
1377
1378   // Set the conditional execution predicate
1379   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1380
1381   // Set signed_immed_24 field
1382   Binary |= getMachineOpValue(MI, 0);
1383
1384   emitWordLE(Binary);
1385 }
1386
1387 void ARMCodeEmitter::emitInlineJumpTable(unsigned JTIndex) {
1388   // Remember the base address of the inline jump table.
1389   uintptr_t JTBase = MCE.getCurrentPCValue();
1390   JTI->addJumpTableBaseAddr(JTIndex, JTBase);
1391   DEBUG(errs() << "  ** Jump Table #" << JTIndex << " @ " << (void*)JTBase
1392                << '\n');
1393
1394   // Now emit the jump table entries.
1395   const std::vector<MachineBasicBlock*> &MBBs = (*MJTEs)[JTIndex].MBBs;
1396   for (unsigned i = 0, e = MBBs.size(); i != e; ++i) {
1397     if (IsPIC)
1398       // DestBB address - JT base.
1399       emitMachineBasicBlock(MBBs[i], ARM::reloc_arm_pic_jt, JTBase);
1400     else
1401       // Absolute DestBB address.
1402       emitMachineBasicBlock(MBBs[i], ARM::reloc_arm_absolute);
1403     emitWordLE(0);
1404   }
1405 }
1406
1407 void ARMCodeEmitter::emitMiscBranchInstruction(const MachineInstr &MI) {
1408   const TargetInstrDesc &TID = MI.getDesc();
1409
1410   // Handle jump tables.
1411   if (TID.Opcode == ARM::BR_JTr || TID.Opcode == ARM::BR_JTadd) {
1412     // First emit a ldr pc, [] instruction.
1413     emitDataProcessingInstruction(MI, ARM::PC);
1414
1415     // Then emit the inline jump table.
1416     unsigned JTIndex =
1417       (TID.Opcode == ARM::BR_JTr)
1418       ? MI.getOperand(1).getIndex() : MI.getOperand(2).getIndex();
1419     emitInlineJumpTable(JTIndex);
1420     return;
1421   } else if (TID.Opcode == ARM::BR_JTm) {
1422     // First emit a ldr pc, [] instruction.
1423     emitLoadStoreInstruction(MI, ARM::PC);
1424
1425     // Then emit the inline jump table.
1426     emitInlineJumpTable(MI.getOperand(3).getIndex());
1427     return;
1428   }
1429
1430   // Part of binary is determined by TableGn.
1431   unsigned Binary = getBinaryCodeForInstr(MI);
1432
1433   // Set the conditional execution predicate
1434   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1435
1436   if (TID.Opcode == ARM::BX_RET || TID.Opcode == ARM::MOVPCLR)
1437     // The return register is LR.
1438     Binary |= getARMRegisterNumbering(ARM::LR);
1439   else
1440     // otherwise, set the return register
1441     Binary |= getMachineOpValue(MI, 0);
1442
1443   emitWordLE(Binary);
1444 }
1445
1446 static unsigned encodeVFPRd(const MachineInstr &MI, unsigned OpIdx) {
1447   unsigned RegD = MI.getOperand(OpIdx).getReg();
1448   unsigned Binary = 0;
1449   bool isSPVFP = ARM::SPRRegisterClass->contains(RegD);
1450   RegD = getARMRegisterNumbering(RegD);
1451   if (!isSPVFP)
1452     Binary |=   RegD               << ARMII::RegRdShift;
1453   else {
1454     Binary |= ((RegD & 0x1E) >> 1) << ARMII::RegRdShift;
1455     Binary |=  (RegD & 0x01)       << ARMII::D_BitShift;
1456   }
1457   return Binary;
1458 }
1459
1460 static unsigned encodeVFPRn(const MachineInstr &MI, unsigned OpIdx) {
1461   unsigned RegN = MI.getOperand(OpIdx).getReg();
1462   unsigned Binary = 0;
1463   bool isSPVFP = ARM::SPRRegisterClass->contains(RegN);
1464   RegN = getARMRegisterNumbering(RegN);
1465   if (!isSPVFP)
1466     Binary |=   RegN               << ARMII::RegRnShift;
1467   else {
1468     Binary |= ((RegN & 0x1E) >> 1) << ARMII::RegRnShift;
1469     Binary |=  (RegN & 0x01)       << ARMII::N_BitShift;
1470   }
1471   return Binary;
1472 }
1473
1474 static unsigned encodeVFPRm(const MachineInstr &MI, unsigned OpIdx) {
1475   unsigned RegM = MI.getOperand(OpIdx).getReg();
1476   unsigned Binary = 0;
1477   bool isSPVFP = ARM::SPRRegisterClass->contains(RegM);
1478   RegM = getARMRegisterNumbering(RegM);
1479   if (!isSPVFP)
1480     Binary |=   RegM;
1481   else {
1482     Binary |= ((RegM & 0x1E) >> 1);
1483     Binary |=  (RegM & 0x01)       << ARMII::M_BitShift;
1484   }
1485   return Binary;
1486 }
1487
1488 void ARMCodeEmitter::emitVFPArithInstruction(const MachineInstr &MI) {
1489   const TargetInstrDesc &TID = MI.getDesc();
1490
1491   // Part of binary is determined by TableGn.
1492   unsigned Binary = getBinaryCodeForInstr(MI);
1493
1494   // Set the conditional execution predicate
1495   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1496
1497   unsigned OpIdx = 0;
1498   assert((Binary & ARMII::D_BitShift) == 0 &&
1499          (Binary & ARMII::N_BitShift) == 0 &&
1500          (Binary & ARMII::M_BitShift) == 0 && "VFP encoding bug!");
1501
1502   // Encode Dd / Sd.
1503   Binary |= encodeVFPRd(MI, OpIdx++);
1504
1505   // If this is a two-address operand, skip it, e.g. FMACD.
1506   if (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1)
1507     ++OpIdx;
1508
1509   // Encode Dn / Sn.
1510   if ((TID.TSFlags & ARMII::FormMask) == ARMII::VFPBinaryFrm)
1511     Binary |= encodeVFPRn(MI, OpIdx++);
1512
1513   if (OpIdx == TID.getNumOperands() ||
1514       TID.OpInfo[OpIdx].isPredicate() ||
1515       TID.OpInfo[OpIdx].isOptionalDef()) {
1516     // FCMPEZD etc. has only one operand.
1517     emitWordLE(Binary);
1518     return;
1519   }
1520
1521   // Encode Dm / Sm.
1522   Binary |= encodeVFPRm(MI, OpIdx);
1523
1524   emitWordLE(Binary);
1525 }
1526
1527 void ARMCodeEmitter::emitVFPConversionInstruction(const MachineInstr &MI) {
1528   const TargetInstrDesc &TID = MI.getDesc();
1529   unsigned Form = TID.TSFlags & ARMII::FormMask;
1530
1531   // Part of binary is determined by TableGn.
1532   unsigned Binary = getBinaryCodeForInstr(MI);
1533
1534   // Set the conditional execution predicate
1535   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1536
1537   switch (Form) {
1538   default: break;
1539   case ARMII::VFPConv1Frm:
1540   case ARMII::VFPConv2Frm:
1541   case ARMII::VFPConv3Frm:
1542     // Encode Dd / Sd.
1543     Binary |= encodeVFPRd(MI, 0);
1544     break;
1545   case ARMII::VFPConv4Frm:
1546     // Encode Dn / Sn.
1547     Binary |= encodeVFPRn(MI, 0);
1548     break;
1549   case ARMII::VFPConv5Frm:
1550     // Encode Dm / Sm.
1551     Binary |= encodeVFPRm(MI, 0);
1552     break;
1553   }
1554
1555   switch (Form) {
1556   default: break;
1557   case ARMII::VFPConv1Frm:
1558     // Encode Dm / Sm.
1559     Binary |= encodeVFPRm(MI, 1);
1560     break;
1561   case ARMII::VFPConv2Frm:
1562   case ARMII::VFPConv3Frm:
1563     // Encode Dn / Sn.
1564     Binary |= encodeVFPRn(MI, 1);
1565     break;
1566   case ARMII::VFPConv4Frm:
1567   case ARMII::VFPConv5Frm:
1568     // Encode Dd / Sd.
1569     Binary |= encodeVFPRd(MI, 1);
1570     break;
1571   }
1572
1573   if (Form == ARMII::VFPConv5Frm)
1574     // Encode Dn / Sn.
1575     Binary |= encodeVFPRn(MI, 2);
1576   else if (Form == ARMII::VFPConv3Frm)
1577     // Encode Dm / Sm.
1578     Binary |= encodeVFPRm(MI, 2);
1579
1580   emitWordLE(Binary);
1581 }
1582
1583 void ARMCodeEmitter::emitVFPLoadStoreInstruction(const MachineInstr &MI) {
1584   // Part of binary is determined by TableGn.
1585   unsigned Binary = getBinaryCodeForInstr(MI);
1586
1587   // Set the conditional execution predicate
1588   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1589
1590   unsigned OpIdx = 0;
1591
1592   // Encode Dd / Sd.
1593   Binary |= encodeVFPRd(MI, OpIdx++);
1594
1595   // Encode address base.
1596   const MachineOperand &Base = MI.getOperand(OpIdx++);
1597   Binary |= getMachineOpValue(MI, Base) << ARMII::RegRnShift;
1598
1599   // If there is a non-zero immediate offset, encode it.
1600   if (Base.isReg()) {
1601     const MachineOperand &Offset = MI.getOperand(OpIdx);
1602     if (unsigned ImmOffs = ARM_AM::getAM5Offset(Offset.getImm())) {
1603       if (ARM_AM::getAM5Op(Offset.getImm()) == ARM_AM::add)
1604         Binary |= 1 << ARMII::U_BitShift;
1605       Binary |= ImmOffs;
1606       emitWordLE(Binary);
1607       return;
1608     }
1609   }
1610
1611   // If immediate offset is omitted, default to +0.
1612   Binary |= 1 << ARMII::U_BitShift;
1613
1614   emitWordLE(Binary);
1615 }
1616
1617 void
1618 ARMCodeEmitter::emitVFPLoadStoreMultipleInstruction(const MachineInstr &MI) {
1619   const TargetInstrDesc &TID = MI.getDesc();
1620   bool IsUpdating = (TID.TSFlags & ARMII::IndexModeMask) != 0;
1621
1622   // Part of binary is determined by TableGn.
1623   unsigned Binary = getBinaryCodeForInstr(MI);
1624
1625   // Set the conditional execution predicate
1626   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1627
1628   // Skip operand 0 of an instruction with base register update.
1629   unsigned OpIdx = 0;
1630   if (IsUpdating)
1631     ++OpIdx;
1632
1633   // Set base address operand
1634   Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRnShift;
1635
1636   // Set addressing mode by modifying bits U(23) and P(24)
1637   const MachineOperand &MO = MI.getOperand(OpIdx++);
1638   Binary |= getAddrModeUPBits(ARM_AM::getAM4SubMode(MO.getImm()));
1639
1640   // Set bit W(21)
1641   if (IsUpdating)
1642     Binary |= 0x1 << ARMII::W_BitShift;
1643
1644   // First register is encoded in Dd.
1645   Binary |= encodeVFPRd(MI, OpIdx+2);
1646
1647   // Count the number of registers.
1648   unsigned NumRegs = 1;
1649   for (unsigned i = OpIdx+3, e = MI.getNumOperands(); i != e; ++i) {
1650     const MachineOperand &MO = MI.getOperand(i);
1651     if (!MO.isReg() || MO.isImplicit())
1652       break;
1653     ++NumRegs;
1654   }
1655   // Bit 8 will be set if <list> is consecutive 64-bit registers (e.g., D0)
1656   // Otherwise, it will be 0, in the case of 32-bit registers.
1657   if(Binary & 0x100)
1658     Binary |= NumRegs * 2;
1659   else
1660     Binary |= NumRegs;
1661
1662   emitWordLE(Binary);
1663 }
1664
1665 static unsigned encodeNEONRd(const MachineInstr &MI, unsigned OpIdx) {
1666   unsigned RegD = MI.getOperand(OpIdx).getReg();
1667   unsigned Binary = 0;
1668   RegD = getARMRegisterNumbering(RegD);
1669   Binary |= (RegD & 0xf) << ARMII::RegRdShift;
1670   Binary |= ((RegD >> 4) & 1) << ARMII::D_BitShift;
1671   return Binary;
1672 }
1673
1674 static unsigned encodeNEONRn(const MachineInstr &MI, unsigned OpIdx) {
1675   unsigned RegN = MI.getOperand(OpIdx).getReg();
1676   unsigned Binary = 0;
1677   RegN = getARMRegisterNumbering(RegN);
1678   Binary |= (RegN & 0xf) << ARMII::RegRnShift;
1679   Binary |= ((RegN >> 4) & 1) << ARMII::N_BitShift;
1680   return Binary;
1681 }
1682
1683 static unsigned encodeNEONRm(const MachineInstr &MI, unsigned OpIdx) {
1684   unsigned RegM = MI.getOperand(OpIdx).getReg();
1685   unsigned Binary = 0;
1686   RegM = getARMRegisterNumbering(RegM);
1687   Binary |= (RegM & 0xf);
1688   Binary |= ((RegM >> 4) & 1) << ARMII::M_BitShift;
1689   return Binary;
1690 }
1691
1692 /// convertNEONDataProcToThumb - Convert the ARM mode encoding for a NEON
1693 /// data-processing instruction to the corresponding Thumb encoding.
1694 static unsigned convertNEONDataProcToThumb(unsigned Binary) {
1695   assert((Binary & 0xfe000000) == 0xf2000000 &&
1696          "not an ARM NEON data-processing instruction");
1697   unsigned UBit = (Binary >> 24) & 1;
1698   return 0xef000000 | (UBit << 28) | (Binary & 0xffffff);
1699 }
1700
1701 void ARMCodeEmitter::emitNEONLaneInstruction(const MachineInstr &MI) {
1702   unsigned Binary = getBinaryCodeForInstr(MI);
1703
1704   unsigned RegTOpIdx, RegNOpIdx, LnOpIdx;
1705   const TargetInstrDesc &TID = MI.getDesc();
1706   if ((TID.TSFlags & ARMII::FormMask) == ARMII::NGetLnFrm) {
1707     RegTOpIdx = 0;
1708     RegNOpIdx = 1;
1709     LnOpIdx = 2;
1710   } else { // ARMII::NSetLnFrm
1711     RegTOpIdx = 2;
1712     RegNOpIdx = 0;
1713     LnOpIdx = 3;
1714   }
1715
1716   // Set the conditional execution predicate
1717   Binary |= (IsThumb ? ARMCC::AL : II->getPredicate(&MI)) << ARMII::CondShift;
1718
1719   unsigned RegT = MI.getOperand(RegTOpIdx).getReg();
1720   RegT = getARMRegisterNumbering(RegT);
1721   Binary |= (RegT << ARMII::RegRdShift);
1722   Binary |= encodeNEONRn(MI, RegNOpIdx);
1723
1724   unsigned LaneShift;
1725   if ((Binary & (1 << 22)) != 0)
1726     LaneShift = 0; // 8-bit elements
1727   else if ((Binary & (1 << 5)) != 0)
1728     LaneShift = 1; // 16-bit elements
1729   else
1730     LaneShift = 2; // 32-bit elements
1731
1732   unsigned Lane = MI.getOperand(LnOpIdx).getImm() << LaneShift;
1733   unsigned Opc1 = Lane >> 2;
1734   unsigned Opc2 = Lane & 3;
1735   assert((Opc1 & 3) == 0 && "out-of-range lane number operand");
1736   Binary |= (Opc1 << 21);
1737   Binary |= (Opc2 << 5);
1738
1739   emitWordLE(Binary);
1740 }
1741
1742 void ARMCodeEmitter::emitNEONDupInstruction(const MachineInstr &MI) {
1743   unsigned Binary = getBinaryCodeForInstr(MI);
1744
1745   // Set the conditional execution predicate
1746   Binary |= (IsThumb ? ARMCC::AL : II->getPredicate(&MI)) << ARMII::CondShift;
1747
1748   unsigned RegT = MI.getOperand(1).getReg();
1749   RegT = getARMRegisterNumbering(RegT);
1750   Binary |= (RegT << ARMII::RegRdShift);
1751   Binary |= encodeNEONRn(MI, 0);
1752   emitWordLE(Binary);
1753 }
1754
1755 void ARMCodeEmitter::emitNEON1RegModImmInstruction(const MachineInstr &MI) {
1756   unsigned Binary = getBinaryCodeForInstr(MI);
1757   // Destination register is encoded in Dd.
1758   Binary |= encodeNEONRd(MI, 0);
1759   // Immediate fields: Op, Cmode, I, Imm3, Imm4
1760   unsigned Imm = MI.getOperand(1).getImm();
1761   unsigned Op = (Imm >> 12) & 1;
1762   unsigned Cmode = (Imm >> 8) & 0xf;
1763   unsigned I = (Imm >> 7) & 1;
1764   unsigned Imm3 = (Imm >> 4) & 0x7;
1765   unsigned Imm4 = Imm & 0xf;
1766   Binary |= (I << 24) | (Imm3 << 16) | (Cmode << 8) | (Op << 5) | Imm4;
1767   if (IsThumb)
1768     Binary = convertNEONDataProcToThumb(Binary);
1769   emitWordLE(Binary);
1770 }
1771
1772 void ARMCodeEmitter::emitNEON2RegInstruction(const MachineInstr &MI) {
1773   const TargetInstrDesc &TID = MI.getDesc();
1774   unsigned Binary = getBinaryCodeForInstr(MI);
1775   // Destination register is encoded in Dd; source register in Dm.
1776   unsigned OpIdx = 0;
1777   Binary |= encodeNEONRd(MI, OpIdx++);
1778   if (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1)
1779     ++OpIdx;
1780   Binary |= encodeNEONRm(MI, OpIdx);
1781   if (IsThumb)
1782     Binary = convertNEONDataProcToThumb(Binary);
1783   // FIXME: This does not handle VDUPfdf or VDUPfqf.
1784   emitWordLE(Binary);
1785 }
1786
1787 void ARMCodeEmitter::emitNEON3RegInstruction(const MachineInstr &MI) {
1788   const TargetInstrDesc &TID = MI.getDesc();
1789   unsigned Binary = getBinaryCodeForInstr(MI);
1790   // Destination register is encoded in Dd; source registers in Dn and Dm.
1791   unsigned OpIdx = 0;
1792   Binary |= encodeNEONRd(MI, OpIdx++);
1793   if (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1)
1794     ++OpIdx;
1795   Binary |= encodeNEONRn(MI, OpIdx++);
1796   if (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1)
1797     ++OpIdx;
1798   Binary |= encodeNEONRm(MI, OpIdx);
1799   if (IsThumb)
1800     Binary = convertNEONDataProcToThumb(Binary);
1801   // FIXME: This does not handle VMOVDneon or VMOVQ.
1802   emitWordLE(Binary);
1803 }
1804
1805 #include "ARMGenCodeEmitter.inc"