lib/Target/ARM/ARMCodeEmitter.cpp

   1 //===-- ARM/ARMCodeEmitter.cpp - Convert ARM code to machine code ---------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the pass that transforms the ARM machine instructions into
  11 // relocatable machine code.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #define DEBUG_TYPE "jit"
  16 #include "ARM.h"
  17 #include "ARMAddressingModes.h"
  18 #include "ARMConstantPoolValue.h"
  19 #include "ARMInstrInfo.h"
  20 #include "ARMRelocations.h"
  21 #include "ARMSubtarget.h"
  22 #include "ARMTargetMachine.h"
  23 #include "llvm/Constants.h"
  24 #include "llvm/DerivedTypes.h"
  25 #include "llvm/Function.h"
  26 #include "llvm/PassManager.h"
  27 #include "llvm/CodeGen/JITCodeEmitter.h"
  28 #include "llvm/CodeGen/MachineConstantPool.h"
  29 #include "llvm/CodeGen/MachineFunctionPass.h"
  30 #include "llvm/CodeGen/MachineInstr.h"
  31 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  32 #include "llvm/CodeGen/MachineModuleInfo.h"
  33 #include "llvm/CodeGen/Passes.h"
  34 #include "llvm/ADT/Statistic.h"
  35 #include "llvm/Support/Debug.h"
  36 #include "llvm/Support/ErrorHandling.h"
  37 #include "llvm/Support/raw_ostream.h"
  38 #ifndef NDEBUG
  39 #include <iomanip>
  40 #endif
  41 using namespace llvm;
  42
  43 STATISTIC(NumEmitted, "Number of machine instructions emitted");
  44
  45 namespace {
  46
  47   class ARMCodeEmitter : public MachineFunctionPass {
  48     ARMJITInfo                *JTI;
  49     const ARMInstrInfo        *II;
  50     const TargetData          *TD;
  51     const ARMSubtarget        *Subtarget;
  52     TargetMachine             &TM;
  53     JITCodeEmitter            &MCE;
  54     MachineModuleInfo *MMI;
  55     const std::vector<MachineConstantPoolEntry> *MCPEs;
  56     const std::vector<MachineJumpTableEntry> *MJTEs;
  57     bool IsPIC;
  58     bool IsThumb;
  59
  60     void getAnalysisUsage(AnalysisUsage &AU) const {
  61       AU.addRequired<MachineModuleInfo>();
  62       MachineFunctionPass::getAnalysisUsage(AU);
  63     }
  64
  65     static char ID;
  66   public:
  67     ARMCodeEmitter(TargetMachine &tm, JITCodeEmitter &mce)
  68       : MachineFunctionPass(ID), JTI(0),
  69         II((const ARMInstrInfo *)tm.getInstrInfo()),
  70         TD(tm.getTargetData()), TM(tm),
  71         MCE(mce), MCPEs(0), MJTEs(0),
  72         IsPIC(TM.getRelocationModel() == Reloc::PIC_), IsThumb(false) {}
  73
  74     /// getBinaryCodeForInstr - This function, generated by the
  75     /// CodeEmitterGenerator using TableGen, produces the binary encoding for
  76     /// machine instructions.
  77     unsigned getBinaryCodeForInstr(const MachineInstr &MI) const;
  78
  79     bool runOnMachineFunction(MachineFunction &MF);
  80
  81     virtual const char *getPassName() const {
  82       return "ARM Machine Code Emitter";
  83     }
  84
  85     void emitInstruction(const MachineInstr &MI);
  86
  87   private:
  88
  89     void emitWordLE(unsigned Binary);
  90     void emitDWordLE(uint64_t Binary);
  91     void emitConstPoolInstruction(const MachineInstr &MI);
  92     void emitMOVi32immInstruction(const MachineInstr &MI);
  93     void emitMOVi2piecesInstruction(const MachineInstr &MI);
  94     void emitLEApcrelJTInstruction(const MachineInstr &MI);
  95     void emitPseudoMoveInstruction(const MachineInstr &MI);
  96     void addPCLabel(unsigned LabelID);
  97     void emitPseudoInstruction(const MachineInstr &MI);
  98     unsigned getMachineSoRegOpValue(const MachineInstr &MI,
  99                                     const TargetInstrDesc &TID,
 100                                     const MachineOperand &MO,
 101                                     unsigned OpIdx);
 102
 103     unsigned getMachineSoImmOpValue(unsigned SoImm);
 104     unsigned getAddrModeSBit(const MachineInstr &MI,
 105                              const TargetInstrDesc &TID) const;
 106
 107     void emitDataProcessingInstruction(const MachineInstr &MI,
 108                                        unsigned ImplicitRd = 0,
 109                                        unsigned ImplicitRn = 0);
 110
 111     void emitLoadStoreInstruction(const MachineInstr &MI,
 112                                   unsigned ImplicitRd = 0,
 113                                   unsigned ImplicitRn = 0);
 114
 115     void emitMiscLoadStoreInstruction(const MachineInstr &MI,
 116                                       unsigned ImplicitRn = 0);
 117
 118     void emitLoadStoreMultipleInstruction(const MachineInstr &MI);
 119
 120     void emitMulFrmInstruction(const MachineInstr &MI);
 121
 122     void emitExtendInstruction(const MachineInstr &MI);
 123
 124     void emitMiscArithInstruction(const MachineInstr &MI);
 125
 126     void emitSaturateInstruction(const MachineInstr &MI);
 127
 128     void emitBranchInstruction(const MachineInstr &MI);
 129
 130     void emitInlineJumpTable(unsigned JTIndex);
 131
 132     void emitMiscBranchInstruction(const MachineInstr &MI);
 133
 134     void emitVFPArithInstruction(const MachineInstr &MI);
 135
 136     void emitVFPConversionInstruction(const MachineInstr &MI);
 137
 138     void emitVFPLoadStoreInstruction(const MachineInstr &MI);
 139
 140     void emitVFPLoadStoreMultipleInstruction(const MachineInstr &MI);
 141
 142     void emitNEONLaneInstruction(const MachineInstr &MI);
 143     void emitNEONDupInstruction(const MachineInstr &MI);
 144     void emitNEON1RegModImmInstruction(const MachineInstr &MI);
 145     void emitNEON2RegInstruction(const MachineInstr &MI);
 146     void emitNEON3RegInstruction(const MachineInstr &MI);
 147
 148     /// getMachineOpValue - Return binary encoding of operand. If the machine
 149     /// operand requires relocation, record the relocation and return zero.
 150     unsigned getMachineOpValue(const MachineInstr &MI,
 151                                const MachineOperand &MO) const;
 152     unsigned getMachineOpValue(const MachineInstr &MI, unsigned OpIdx) const {
 153       return getMachineOpValue(MI, MI.getOperand(OpIdx));
 154     }
 155
 156     // FIXME: The legacy JIT ARMCodeEmitter doesn't rely on the the
 157     //  TableGen'erated getBinaryCodeForInstr() function to encode any
 158     //  operand values, instead querying getMachineOpValue() directly for
 159     //  each operand it needs to encode. Thus, any of the new encoder
 160     //  helper functions can simply return 0 as the values the return
 161     //  are already handled elsewhere. They are placeholders to allow this
 162     //  encoder to continue to function until the MC encoder is sufficiently
 163     //  far along that this one can be eliminated entirely.
 164     unsigned NEONThumb2DataIPostEncoder(const MachineInstr &MI, unsigned Val)
 165       const { return 0; }
 166     unsigned NEONThumb2LoadStorePostEncoder(const MachineInstr &MI,unsigned Val)
 167       const { return 0; }
 168     unsigned NEONThumb2DupPostEncoder(const MachineInstr &MI,unsigned Val)
 169       const { return 0; }
 170     unsigned getBranchTargetOpValue(const MachineInstr &MI, unsigned Op)
 171       const { return 0; }
 172     unsigned getCCOutOpValue(const MachineInstr &MI, unsigned Op)
 173       const { return 0; }
 174     unsigned getSOImmOpValue(const MachineInstr &MI, unsigned Op)
 175       const { return 0; }
 176     unsigned getT2SOImmOpValue(const MachineInstr &MI, unsigned Op)
 177       const { return 0; }
 178     unsigned getSORegOpValue(const MachineInstr &MI, unsigned Op)
 179       const { return 0; }
 180     unsigned getT2SORegOpValue(const MachineInstr &MI, unsigned Op)
 181       const { return 0; }
 182     unsigned getRotImmOpValue(const MachineInstr &MI, unsigned Op)
 183       const { return 0; }
 184     unsigned getImmMinusOneOpValue(const MachineInstr &MI, unsigned Op)
 185       const { return 0; }
 186     unsigned getAddrMode6AddressOpValue(const MachineInstr &MI, unsigned Op)
 187       const { return 0; }
 188     unsigned getAddrMode6OffsetOpValue(const MachineInstr &MI, unsigned Op)
 189       const { return 0; }
 190     unsigned getBitfieldInvertedMaskOpValue(const MachineInstr &MI,
 191                                             unsigned Op) const { return 0; }
 192     uint32_t getLdStmModeOpValue(const MachineInstr &MI, unsigned OpIdx)
 193       const {return 0; }
 194     uint32_t getLdStSORegOpValue(const MachineInstr &MI, unsigned OpIdx)
 195       const { return 0; }
 196
 197     unsigned getAddrModeImm12OpValue(const MachineInstr &MI, unsigned Op)
 198       const {
 199       // {17-13} = reg
 200       // {12}    = (U)nsigned (add == '1', sub == '0')
 201       // {11-0}  = imm12
 202       const MachineOperand &MO  = MI.getOperand(Op);
 203       const MachineOperand &MO1 = MI.getOperand(Op + 1);
 204       if (!MO.isReg()) {
 205         emitConstPoolAddress(MO.getIndex(), ARM::reloc_arm_cp_entry);
 206         return 0;
 207       }
 208       unsigned Reg = getARMRegisterNumbering(MO.getReg());
 209       int32_t Imm12 = MO1.getImm();
 210       uint32_t Binary;
 211       Binary = Imm12 & 0xfff;
 212       if (Imm12 >= 0)
 213         Binary |= (1 << 12);
 214       Binary |= (Reg << 13);
 215       return Binary;
 216     }
 217     uint32_t getAddrMode2OpValue(const MachineInstr &MI, unsigned OpIdx)
 218       const { return 0;}
 219     uint32_t getAddrMode2OffsetOpValue(const MachineInstr &MI, unsigned OpIdx)
 220       const { return 0;}
 221     uint32_t getAddrMode3OffsetOpValue(const MachineInstr &MI, unsigned OpIdx)
 222       const { return 0;}
 223     uint32_t getAddrMode3OpValue(const MachineInstr &MI, unsigned Op) const
 224       { return 0; }
 225     uint32_t getAddrMode5OpValue(const MachineInstr &MI, unsigned Op) const {
 226       // {12-9}  = reg
 227       // {8}     = (U)nsigned (add == '1', sub == '0')
 228       // {7-0}   = imm12
 229       const MachineOperand &MO  = MI.getOperand(Op);
 230       const MachineOperand &MO1 = MI.getOperand(Op + 1);
 231       if (!MO.isReg()) {
 232         emitConstPoolAddress(MO.getIndex(), ARM::reloc_arm_cp_entry);
 233         return 0;
 234       }
 235       unsigned Reg = getARMRegisterNumbering(MO.getReg());
 236       int32_t Imm8 = MO1.getImm();
 237       uint32_t Binary;
 238       Binary = Imm8 & 0xff;
 239       if (Imm8 >= 0)
 240         Binary |= (1 << 8);
 241       Binary |= (Reg << 9);
 242       return Binary;
 243     }
 244     unsigned getNEONVcvtImm32OpValue(const MachineInstr &MI, unsigned Op)
 245       const { return 0; }
 246
 247     unsigned getRegisterListOpValue(const MachineInstr &MI, unsigned Op)
 248       const { return 0; }
 249
 250     /// getMovi32Value - Return binary encoding of operand for movw/movt. If the
 251     /// machine operand requires relocation, record the relocation and return
 252     /// zero.
 253     unsigned getMovi32Value(const MachineInstr &MI,const MachineOperand &MO,
 254                             unsigned Reloc);
 255
 256     /// getShiftOp - Return the shift opcode (bit[6:5]) of the immediate value.
 257     ///
 258     unsigned getShiftOp(unsigned Imm) const ;
 259
 260     /// Routines that handle operands which add machine relocations which are
 261     /// fixed up by the relocation stage.
 262     void emitGlobalAddress(const GlobalValue *GV, unsigned Reloc,
 263                            bool MayNeedFarStub,  bool Indirect,
 264                            intptr_t ACPV = 0) const;
 265     void emitExternalSymbolAddress(const char *ES, unsigned Reloc) const;
 266     void emitConstPoolAddress(unsigned CPI, unsigned Reloc) const;
 267     void emitJumpTableAddress(unsigned JTIndex, unsigned Reloc) const;
 268     void emitMachineBasicBlock(MachineBasicBlock *BB, unsigned Reloc,
 269                                intptr_t JTBase = 0) const;
 270   };
 271 }
 272
 273 char ARMCodeEmitter::ID = 0;
 274
 275 /// createARMJITCodeEmitterPass - Return a pass that emits the collected ARM
 276 /// code to the specified MCE object.
 277 FunctionPass *llvm::createARMJITCodeEmitterPass(ARMBaseTargetMachine &TM,
 278                                                 JITCodeEmitter &JCE) {
 279   return new ARMCodeEmitter(TM, JCE);
 280 }
 281
 282 bool ARMCodeEmitter::runOnMachineFunction(MachineFunction &MF) {
 283   assert((MF.getTarget().getRelocationModel() != Reloc::Default ||
 284           MF.getTarget().getRelocationModel() != Reloc::Static) &&
 285          "JIT relocation model must be set to static or default!");
 286   JTI = ((ARMTargetMachine &)MF.getTarget()).getJITInfo();
 287   II = ((const ARMTargetMachine &)MF.getTarget()).getInstrInfo();
 288   TD = ((const ARMTargetMachine &)MF.getTarget()).getTargetData();
 289   Subtarget = &TM.getSubtarget<ARMSubtarget>();
 290   MCPEs = &MF.getConstantPool()->getConstants();
 291   MJTEs = 0;
 292   if (MF.getJumpTableInfo()) MJTEs = &MF.getJumpTableInfo()->getJumpTables();
 293   IsPIC = TM.getRelocationModel() == Reloc::PIC_;
 294   IsThumb = MF.getInfo<ARMFunctionInfo>()->isThumbFunction();
 295   JTI->Initialize(MF, IsPIC);
 296   MMI = &getAnalysis<MachineModuleInfo>();
 297   MCE.setModuleInfo(MMI);
 298
 299   do {
 300     DEBUG(errs() << "JITTing function '"
 301           << MF.getFunction()->getName() << "'\n");
 302     MCE.startFunction(MF);
 303     for (MachineFunction::iterator MBB = MF.begin(), E = MF.end();
 304          MBB != E; ++MBB) {
 305       MCE.StartMachineBasicBlock(MBB);
 306       for (MachineBasicBlock::const_iterator I = MBB->begin(), E = MBB->end();
 307            I != E; ++I)
 308         emitInstruction(*I);
 309     }
 310   } while (MCE.finishFunction(MF));
 311
 312   return false;
 313 }
 314
 315 /// getShiftOp - Return the shift opcode (bit[6:5]) of the immediate value.
 316 ///
 317 unsigned ARMCodeEmitter::getShiftOp(unsigned Imm) const {
 318   switch (ARM_AM::getAM2ShiftOpc(Imm)) {
 319   default: llvm_unreachable("Unknown shift opc!");
 320   case ARM_AM::asr: return 2;
 321   case ARM_AM::lsl: return 0;
 322   case ARM_AM::lsr: return 1;
 323   case ARM_AM::ror:
 324   case ARM_AM::rrx: return 3;
 325   }
 326   return 0;
 327 }
 328
 329 /// getMovi32Value - Return binary encoding of operand for movw/movt. If the
 330 /// machine operand requires relocation, record the relocation and return zero.
 331 unsigned ARMCodeEmitter::getMovi32Value(const MachineInstr &MI,
 332                                         const MachineOperand &MO,
 333                                         unsigned Reloc) {
 334   assert(((Reloc == ARM::reloc_arm_movt) || (Reloc == ARM::reloc_arm_movw))
 335       && "Relocation to this function should be for movt or movw");
 336
 337   if (MO.isImm())
 338     return static_cast<unsigned>(MO.getImm());
 339   else if (MO.isGlobal())
 340     emitGlobalAddress(MO.getGlobal(), Reloc, true, false);
 341   else if (MO.isSymbol())
 342     emitExternalSymbolAddress(MO.getSymbolName(), Reloc);
 343   else if (MO.isMBB())
 344     emitMachineBasicBlock(MO.getMBB(), Reloc);
 345   else {
 346 #ifndef NDEBUG
 347     errs() << MO;
 348 #endif
 349     llvm_unreachable("Unsupported operand type for movw/movt");
 350   }
 351   return 0;
 352 }
 353
 354 /// getMachineOpValue - Return binary encoding of operand. If the machine
 355 /// operand requires relocation, record the relocation and return zero.
 356 unsigned ARMCodeEmitter::getMachineOpValue(const MachineInstr &MI,
 357                                            const MachineOperand &MO) const {
 358   if (MO.isReg())
 359     return getARMRegisterNumbering(MO.getReg());
 360   else if (MO.isImm())
 361     return static_cast<unsigned>(MO.getImm());
 362   else if (MO.isGlobal())
 363     emitGlobalAddress(MO.getGlobal(), ARM::reloc_arm_branch, true, false);
 364   else if (MO.isSymbol())
 365     emitExternalSymbolAddress(MO.getSymbolName(), ARM::reloc_arm_branch);
 366   else if (MO.isCPI()) {
 367     const TargetInstrDesc &TID = MI.getDesc();
 368     // For VFP load, the immediate offset is multiplied by 4.
 369     unsigned Reloc =  ((TID.TSFlags & ARMII::FormMask) == ARMII::VFPLdStFrm)
 370       ? ARM::reloc_arm_vfp_cp_entry : ARM::reloc_arm_cp_entry;
 371     emitConstPoolAddress(MO.getIndex(), Reloc);
 372   } else if (MO.isJTI())
 373     emitJumpTableAddress(MO.getIndex(), ARM::reloc_arm_relative);
 374   else if (MO.isMBB())
 375     emitMachineBasicBlock(MO.getMBB(), ARM::reloc_arm_branch);
 376   else {
 377 #ifndef NDEBUG
 378     errs() << MO;
 379 #endif
 380     llvm_unreachable(0);
 381   }
 382   return 0;
 383 }
 384
 385 /// emitGlobalAddress - Emit the specified address to the code stream.
 386 ///
 387 void ARMCodeEmitter::emitGlobalAddress(const GlobalValue *GV, unsigned Reloc,
 388                                        bool MayNeedFarStub, bool Indirect,
 389                                        intptr_t ACPV) const {
 390   MachineRelocation MR = Indirect
 391     ? MachineRelocation::getIndirectSymbol(MCE.getCurrentPCOffset(), Reloc,
 392                                            const_cast<GlobalValue *>(GV),
 393                                            ACPV, MayNeedFarStub)
 394     : MachineRelocation::getGV(MCE.getCurrentPCOffset(), Reloc,
 395                                const_cast<GlobalValue *>(GV), ACPV,
 396                                MayNeedFarStub);
 397   MCE.addRelocation(MR);
 398 }
 399
 400 /// emitExternalSymbolAddress - Arrange for the address of an external symbol to
 401 /// be emitted to the current location in the function, and allow it to be PC
 402 /// relative.
 403 void ARMCodeEmitter::
 404 emitExternalSymbolAddress(const char *ES, unsigned Reloc) const {
 405   MCE.addRelocation(MachineRelocation::getExtSym(MCE.getCurrentPCOffset(),
 406                                                  Reloc, ES));
 407 }
 408
 409 /// emitConstPoolAddress - Arrange for the address of an constant pool
 410 /// to be emitted to the current location in the function, and allow it to be PC
 411 /// relative.
 412 void ARMCodeEmitter::emitConstPoolAddress(unsigned CPI, unsigned Reloc) const {
 413   // Tell JIT emitter we'll resolve the address.
 414   MCE.addRelocation(MachineRelocation::getConstPool(MCE.getCurrentPCOffset(),
 415                                                     Reloc, CPI, 0, true));
 416 }
 417
 418 /// emitJumpTableAddress - Arrange for the address of a jump table to
 419 /// be emitted to the current location in the function, and allow it to be PC
 420 /// relative.
 421 void ARMCodeEmitter::
 422 emitJumpTableAddress(unsigned JTIndex, unsigned Reloc) const {
 423   MCE.addRelocation(MachineRelocation::getJumpTable(MCE.getCurrentPCOffset(),
 424                                                     Reloc, JTIndex, 0, true));
 425 }
 426
 427 /// emitMachineBasicBlock - Emit the specified address basic block.
 428 void ARMCodeEmitter::emitMachineBasicBlock(MachineBasicBlock *BB,
 429                                            unsigned Reloc,
 430                                            intptr_t JTBase) const {
 431   MCE.addRelocation(MachineRelocation::getBB(MCE.getCurrentPCOffset(),
 432                                              Reloc, BB, JTBase));
 433 }
 434
 435 void ARMCodeEmitter::emitWordLE(unsigned Binary) {
 436   DEBUG(errs() << "  0x";
 437         errs().write_hex(Binary) << "\n");
 438   MCE.emitWordLE(Binary);
 439 }
 440
 441 void ARMCodeEmitter::emitDWordLE(uint64_t Binary) {
 442   DEBUG(errs() << "  0x";
 443         errs().write_hex(Binary) << "\n");
 444   MCE.emitDWordLE(Binary);
 445 }
 446
 447 void ARMCodeEmitter::emitInstruction(const MachineInstr &MI) {
 448   DEBUG(errs() << "JIT: " << (void*)MCE.getCurrentPCValue() << ":\t" << MI);
 449
 450   MCE.processDebugLoc(MI.getDebugLoc(), true);
 451
 452   ++NumEmitted;  // Keep track of the # of mi's emitted
 453   switch (MI.getDesc().TSFlags & ARMII::FormMask) {
 454   default: {
 455     llvm_unreachable("Unhandled instruction encoding format!");
 456     break;
 457   }
 458   case ARMII::MiscFrm:
 459     if (MI.getOpcode() == ARM::LEApcrelJT) {
 460       // Materialize jumptable address.
 461       emitLEApcrelJTInstruction(MI);
 462       break;
 463     }
 464     llvm_unreachable("Unhandled instruction encoding!");
 465     break;
 466   case ARMII::Pseudo:
 467     emitPseudoInstruction(MI);
 468     break;
 469   case ARMII::DPFrm:
 470   case ARMII::DPSoRegFrm:
 471     emitDataProcessingInstruction(MI);
 472     break;
 473   case ARMII::LdFrm:
 474   case ARMII::StFrm:
 475     emitLoadStoreInstruction(MI);
 476     break;
 477   case ARMII::LdMiscFrm:
 478   case ARMII::StMiscFrm:
 479     emitMiscLoadStoreInstruction(MI);
 480     break;
 481   case ARMII::LdStMulFrm:
 482     emitLoadStoreMultipleInstruction(MI);
 483     break;
 484   case ARMII::MulFrm:
 485     emitMulFrmInstruction(MI);
 486     break;
 487   case ARMII::ExtFrm:
 488     emitExtendInstruction(MI);
 489     break;
 490   case ARMII::ArithMiscFrm:
 491     emitMiscArithInstruction(MI);
 492     break;
 493   case ARMII::SatFrm:
 494     emitSaturateInstruction(MI);
 495     break;
 496   case ARMII::BrFrm:
 497     emitBranchInstruction(MI);
 498     break;
 499   case ARMII::BrMiscFrm:
 500     emitMiscBranchInstruction(MI);
 501     break;
 502   // VFP instructions.
 503   case ARMII::VFPUnaryFrm:
 504   case ARMII::VFPBinaryFrm:
 505     emitVFPArithInstruction(MI);
 506     break;
 507   case ARMII::VFPConv1Frm:
 508   case ARMII::VFPConv2Frm:
 509   case ARMII::VFPConv3Frm:
 510   case ARMII::VFPConv4Frm:
 511   case ARMII::VFPConv5Frm:
 512     emitVFPConversionInstruction(MI);
 513     break;
 514   case ARMII::VFPLdStFrm:
 515     emitVFPLoadStoreInstruction(MI);
 516     break;
 517   case ARMII::VFPLdStMulFrm:
 518     emitVFPLoadStoreMultipleInstruction(MI);
 519     break;
 520
 521   // NEON instructions.
 522   case ARMII::NGetLnFrm:
 523   case ARMII::NSetLnFrm:
 524     emitNEONLaneInstruction(MI);
 525     break;
 526   case ARMII::NDupFrm:
 527     emitNEONDupInstruction(MI);
 528     break;
 529   case ARMII::N1RegModImmFrm:
 530     emitNEON1RegModImmInstruction(MI);
 531     break;
 532   case ARMII::N2RegFrm:
 533     emitNEON2RegInstruction(MI);
 534     break;
 535   case ARMII::N3RegFrm:
 536     emitNEON3RegInstruction(MI);
 537     break;
 538   }
 539   MCE.processDebugLoc(MI.getDebugLoc(), false);
 540 }
 541
 542 void ARMCodeEmitter::emitConstPoolInstruction(const MachineInstr &MI) {
 543   unsigned CPI = MI.getOperand(0).getImm();       // CP instruction index.
 544   unsigned CPIndex = MI.getOperand(1).getIndex(); // Actual cp entry index.
 545   const MachineConstantPoolEntry &MCPE = (*MCPEs)[CPIndex];
 546
 547   // Remember the CONSTPOOL_ENTRY address for later relocation.
 548   JTI->addConstantPoolEntryAddr(CPI, MCE.getCurrentPCValue());
 549
 550   // Emit constpool island entry. In most cases, the actual values will be
 551   // resolved and relocated after code emission.
 552   if (MCPE.isMachineConstantPoolEntry()) {
 553     ARMConstantPoolValue *ACPV =
 554       static_cast<ARMConstantPoolValue*>(MCPE.Val.MachineCPVal);
 555
 556     DEBUG(errs() << "  ** ARM constant pool #" << CPI << " @ "
 557           << (void*)MCE.getCurrentPCValue() << " " << *ACPV << '\n');
 558
 559     assert(ACPV->isGlobalValue() && "unsupported constant pool value");
 560     const GlobalValue *GV = ACPV->getGV();
 561     if (GV) {
 562       Reloc::Model RelocM = TM.getRelocationModel();
 563       emitGlobalAddress(GV, ARM::reloc_arm_machine_cp_entry,
 564                         isa<Function>(GV),
 565                         Subtarget->GVIsIndirectSymbol(GV, RelocM),
 566                         (intptr_t)ACPV);
 567      } else  {
 568       emitExternalSymbolAddress(ACPV->getSymbol(), ARM::reloc_arm_absolute);
 569     }
 570     emitWordLE(0);
 571   } else {
 572     const Constant *CV = MCPE.Val.ConstVal;
 573
 574     DEBUG({
 575         errs() << "  ** Constant pool #" << CPI << " @ "
 576                << (void*)MCE.getCurrentPCValue() << " ";
 577         if (const Function *F = dyn_cast<Function>(CV))
 578           errs() << F->getName();
 579         else
 580           errs() << *CV;
 581         errs() << '\n';
 582       });
 583
 584     if (const GlobalValue *GV = dyn_cast<GlobalValue>(CV)) {
 585       emitGlobalAddress(GV, ARM::reloc_arm_absolute, isa<Function>(GV), false);
 586       emitWordLE(0);
 587     } else if (const ConstantInt *CI = dyn_cast<ConstantInt>(CV)) {
 588       uint32_t Val = uint32_t(*CI->getValue().getRawData());
 589       emitWordLE(Val);
 590     } else if (const ConstantFP *CFP = dyn_cast<ConstantFP>(CV)) {
 591       if (CFP->getType()->isFloatTy())
 592         emitWordLE(CFP->getValueAPF().bitcastToAPInt().getZExtValue());
 593       else if (CFP->getType()->isDoubleTy())
 594         emitDWordLE(CFP->getValueAPF().bitcastToAPInt().getZExtValue());
 595       else {
 596         llvm_unreachable("Unable to handle this constantpool entry!");
 597       }
 598     } else {
 599       llvm_unreachable("Unable to handle this constantpool entry!");
 600     }
 601   }
 602 }
 603
 604 void ARMCodeEmitter::emitMOVi32immInstruction(const MachineInstr &MI) {
 605   const MachineOperand &MO0 = MI.getOperand(0);
 606   const MachineOperand &MO1 = MI.getOperand(1);
 607
 608   // Emit the 'movw' instruction.
 609   unsigned Binary = 0x30 << 20;  // mov: Insts{27-20} = 0b00110000
 610
 611   unsigned Lo16 = getMovi32Value(MI, MO1, ARM::reloc_arm_movw) & 0xFFFF;
 612
 613   // Set the conditional execution predicate.
 614   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
 615
 616   // Encode Rd.
 617   Binary |= getMachineOpValue(MI, MO0) << ARMII::RegRdShift;
 618
 619   // Encode imm16 as imm4:imm12
 620   Binary |= Lo16 & 0xFFF; // Insts{11-0} = imm12
 621   Binary |= ((Lo16 >> 12) & 0xF) << 16; // Insts{19-16} = imm4
 622   emitWordLE(Binary);
 623
 624   unsigned Hi16 = getMovi32Value(MI, MO1, ARM::reloc_arm_movt) >> 16;
 625   // Emit the 'movt' instruction.
 626   Binary = 0x34 << 20; // movt: Insts{27-20} = 0b00110100
 627
 628   // Set the conditional execution predicate.
 629   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
 630
 631   // Encode Rd.
 632   Binary |= getMachineOpValue(MI, MO0) << ARMII::RegRdShift;
 633
 634   // Encode imm16 as imm4:imm1, same as movw above.
 635   Binary |= Hi16 & 0xFFF;
 636   Binary |= ((Hi16 >> 12) & 0xF) << 16;
 637   emitWordLE(Binary);
 638 }
 639
 640 void ARMCodeEmitter::emitMOVi2piecesInstruction(const MachineInstr &MI) {
 641   const MachineOperand &MO0 = MI.getOperand(0);
 642   const MachineOperand &MO1 = MI.getOperand(1);
 643   assert(MO1.isImm() && ARM_AM::isSOImmTwoPartVal(MO1.getImm()) &&
 644                                                   "Not a valid so_imm value!");
 645   unsigned V1 = ARM_AM::getSOImmTwoPartFirst(MO1.getImm());
 646   unsigned V2 = ARM_AM::getSOImmTwoPartSecond(MO1.getImm());
 647
 648   // Emit the 'mov' instruction.
 649   unsigned Binary = 0xd << 21;  // mov: Insts{24-21} = 0b1101
 650
 651   // Set the conditional execution predicate.
 652   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
 653
 654   // Encode Rd.
 655   Binary |= getMachineOpValue(MI, MO0) << ARMII::RegRdShift;
 656
 657   // Encode so_imm.
 658   // Set bit I(25) to identify this is the immediate form of <shifter_op>
 659   Binary |= 1 << ARMII::I_BitShift;
 660   Binary |= getMachineSoImmOpValue(V1);
 661   emitWordLE(Binary);
 662
 663   // Now the 'orr' instruction.
 664   Binary = 0xc << 21;  // orr: Insts{24-21} = 0b1100
 665
 666   // Set the conditional execution predicate.
 667   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
 668
 669   // Encode Rd.
 670   Binary |= getMachineOpValue(MI, MO0) << ARMII::RegRdShift;
 671
 672   // Encode Rn.
 673   Binary |= getMachineOpValue(MI, MO0) << ARMII::RegRnShift;
 674
 675   // Encode so_imm.
 676   // Set bit I(25) to identify this is the immediate form of <shifter_op>
 677   Binary |= 1 << ARMII::I_BitShift;
 678   Binary |= getMachineSoImmOpValue(V2);
 679   emitWordLE(Binary);
 680 }
 681
 682 void ARMCodeEmitter::emitLEApcrelJTInstruction(const MachineInstr &MI) {
 683   // It's basically add r, pc, (LJTI - $+8)
 684
 685   const TargetInstrDesc &TID = MI.getDesc();
 686
 687   // Emit the 'add' instruction.
 688   unsigned Binary = 0x4 << 21;  // add: Insts{24-21} = 0b0100
 689
 690   // Set the conditional execution predicate
 691   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
 692
 693   // Encode S bit if MI modifies CPSR.
 694   Binary |= getAddrModeSBit(MI, TID);
 695
 696   // Encode Rd.
 697   Binary |= getMachineOpValue(MI, 0) << ARMII::RegRdShift;
 698
 699   // Encode Rn which is PC.
 700   Binary |= getARMRegisterNumbering(ARM::PC) << ARMII::RegRnShift;
 701
 702   // Encode the displacement.
 703   Binary |= 1 << ARMII::I_BitShift;
 704   emitJumpTableAddress(MI.getOperand(1).getIndex(), ARM::reloc_arm_jt_base);
 705
 706   emitWordLE(Binary);
 707 }
 708
 709 void ARMCodeEmitter::emitPseudoMoveInstruction(const MachineInstr &MI) {
 710   unsigned Opcode = MI.getDesc().Opcode;
 711
 712   // Part of binary is determined by TableGn.
 713   unsigned Binary = getBinaryCodeForInstr(MI);
 714
 715   // Set the conditional execution predicate
 716   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
 717
 718   // Encode S bit if MI modifies CPSR.
 719   if (Opcode == ARM::MOVsrl_flag || Opcode == ARM::MOVsra_flag)
 720     Binary |= 1 << ARMII::S_BitShift;
 721
 722   // Encode register def if there is one.
 723   Binary |= getMachineOpValue(MI, 0) << ARMII::RegRdShift;
 724
 725   // Encode the shift operation.
 726   switch (Opcode) {
 727   default: break;
 728   case ARM::RRX:
 729     // rrx
 730     Binary |= 0x6 << 4;
 731     break;
 732   case ARM::MOVsrl_flag:
 733     // lsr #1
 734     Binary |= (0x2 << 4) | (1 << 7);
 735     break;
 736   case ARM::MOVsra_flag:
 737     // asr #1
 738     Binary |= (0x4 << 4) | (1 << 7);
 739     break;
 740   }
 741
 742   // Encode register Rm.
 743   Binary |= getMachineOpValue(MI, 1);
 744
 745   emitWordLE(Binary);
 746 }
 747
 748 void ARMCodeEmitter::addPCLabel(unsigned LabelID) {
 749   DEBUG(errs() << "  ** LPC" << LabelID << " @ "
 750         << (void*)MCE.getCurrentPCValue() << '\n');
 751   JTI->addPCLabelAddr(LabelID, MCE.getCurrentPCValue());
 752 }
 753
 754 void ARMCodeEmitter::emitPseudoInstruction(const MachineInstr &MI) {
 755   unsigned Opcode = MI.getDesc().Opcode;
 756   switch (Opcode) {
 757   default:
 758     llvm_unreachable("ARMCodeEmitter::emitPseudoInstruction");
 759   case ARM::BX:
 760   case ARM::BMOVPCRX:
 761   case ARM::BXr9:
 762   case ARM::BMOVPCRXr9: {
 763     // First emit mov lr, pc
 764     unsigned Binary = 0x01a0e00f;
 765     Binary |= II->getPredicate(&MI) << ARMII::CondShift;
 766     emitWordLE(Binary);
 767
 768     // and then emit the branch.
 769     emitMiscBranchInstruction(MI);
 770     break;
 771   }
 772   case TargetOpcode::INLINEASM: {
 773     // We allow inline assembler nodes with empty bodies - they can
 774     // implicitly define registers, which is ok for JIT.
 775     if (MI.getOperand(0).getSymbolName()[0]) {
 776       report_fatal_error("JIT does not support inline asm!");
 777     }
 778     break;
 779   }
 780   case TargetOpcode::PROLOG_LABEL:
 781   case TargetOpcode::EH_LABEL:
 782     MCE.emitLabel(MI.getOperand(0).getMCSymbol());
 783     break;
 784   case TargetOpcode::IMPLICIT_DEF:
 785   case TargetOpcode::KILL:
 786     // Do nothing.
 787     break;
 788   case ARM::CONSTPOOL_ENTRY:
 789     emitConstPoolInstruction(MI);
 790     break;
 791   case ARM::PICADD: {
 792     // Remember of the address of the PC label for relocation later.
 793     addPCLabel(MI.getOperand(2).getImm());
 794     // PICADD is just an add instruction that implicitly read pc.
 795     emitDataProcessingInstruction(MI, 0, ARM::PC);
 796     break;
 797   }
 798   case ARM::PICLDR:
 799   case ARM::PICLDRB:
 800   case ARM::PICSTR:
 801   case ARM::PICSTRB: {
 802     // Remember of the address of the PC label for relocation later.
 803     addPCLabel(MI.getOperand(2).getImm());
 804     // These are just load / store instructions that implicitly read pc.
 805     emitLoadStoreInstruction(MI, 0, ARM::PC);
 806     break;
 807   }
 808   case ARM::PICLDRH:
 809   case ARM::PICLDRSH:
 810   case ARM::PICLDRSB:
 811   case ARM::PICSTRH: {
 812     // Remember of the address of the PC label for relocation later.
 813     addPCLabel(MI.getOperand(2).getImm());
 814     // These are just load / store instructions that implicitly read pc.
 815     emitMiscLoadStoreInstruction(MI, ARM::PC);
 816     break;
 817   }
 818
 819   case ARM::MOVi32imm:
 820     // Two instructions to materialize a constant.
 821     if (Subtarget->hasV6T2Ops())
 822       emitMOVi32immInstruction(MI);
 823     else
 824       emitMOVi2piecesInstruction(MI);
 825     break;
 826
 827   case ARM::LEApcrelJT:
 828     // Materialize jumptable address.
 829     emitLEApcrelJTInstruction(MI);
 830     break;
 831   case ARM::RRX:
 832   case ARM::MOVsrl_flag:
 833   case ARM::MOVsra_flag:
 834     emitPseudoMoveInstruction(MI);
 835     break;
 836   }
 837 }
 838
 839 unsigned ARMCodeEmitter::getMachineSoRegOpValue(const MachineInstr &MI,
 840                                                 const TargetInstrDesc &TID,
 841                                                 const MachineOperand &MO,
 842                                                 unsigned OpIdx) {
 843   unsigned Binary = getMachineOpValue(MI, MO);
 844
 845   const MachineOperand &MO1 = MI.getOperand(OpIdx + 1);
 846   const MachineOperand &MO2 = MI.getOperand(OpIdx + 2);
 847   ARM_AM::ShiftOpc SOpc = ARM_AM::getSORegShOp(MO2.getImm());
 848
 849   // Encode the shift opcode.
 850   unsigned SBits = 0;
 851   unsigned Rs = MO1.getReg();
 852   if (Rs) {
 853     // Set shift operand (bit[7:4]).
 854     // LSL - 0001
 855     // LSR - 0011
 856     // ASR - 0101
 857     // ROR - 0111
 858     // RRX - 0110 and bit[11:8] clear.
 859     switch (SOpc) {
 860     default: llvm_unreachable("Unknown shift opc!");
 861     case ARM_AM::lsl: SBits = 0x1; break;
 862     case ARM_AM::lsr: SBits = 0x3; break;
 863     case ARM_AM::asr: SBits = 0x5; break;
 864     case ARM_AM::ror: SBits = 0x7; break;
 865     case ARM_AM::rrx: SBits = 0x6; break;
 866     }
 867   } else {
 868     // Set shift operand (bit[6:4]).
 869     // LSL - 000
 870     // LSR - 010
 871     // ASR - 100
 872     // ROR - 110
 873     switch (SOpc) {
 874     default: llvm_unreachable("Unknown shift opc!");
 875     case ARM_AM::lsl: SBits = 0x0; break;
 876     case ARM_AM::lsr: SBits = 0x2; break;
 877     case ARM_AM::asr: SBits = 0x4; break;
 878     case ARM_AM::ror: SBits = 0x6; break;
 879     }
 880   }
 881   Binary |= SBits << 4;
 882   if (SOpc == ARM_AM::rrx)
 883     return Binary;
 884
 885   // Encode the shift operation Rs or shift_imm (except rrx).
 886   if (Rs) {
 887     // Encode Rs bit[11:8].
 888     assert(ARM_AM::getSORegOffset(MO2.getImm()) == 0);
 889     return Binary | (getARMRegisterNumbering(Rs) << ARMII::RegRsShift);
 890   }
 891
 892   // Encode shift_imm bit[11:7].
 893   return Binary | ARM_AM::getSORegOffset(MO2.getImm()) << 7;
 894 }
 895
 896 unsigned ARMCodeEmitter::getMachineSoImmOpValue(unsigned SoImm) {
 897   int SoImmVal = ARM_AM::getSOImmVal(SoImm);
 898   assert(SoImmVal != -1 && "Not a valid so_imm value!");
 899
 900   // Encode rotate_imm.
 901   unsigned Binary = (ARM_AM::getSOImmValRot((unsigned)SoImmVal) >> 1)
 902     << ARMII::SoRotImmShift;
 903
 904   // Encode immed_8.
 905   Binary |= ARM_AM::getSOImmValImm((unsigned)SoImmVal);
 906   return Binary;
 907 }
 908
 909 unsigned ARMCodeEmitter::getAddrModeSBit(const MachineInstr &MI,
 910                                          const TargetInstrDesc &TID) const {
 911   for (unsigned i = MI.getNumOperands(), e = TID.getNumOperands(); i != e; --i){
 912     const MachineOperand &MO = MI.getOperand(i-1);
 913     if (MO.isReg() && MO.isDef() && MO.getReg() == ARM::CPSR)
 914       return 1 << ARMII::S_BitShift;
 915   }
 916   return 0;
 917 }
 918
 919 void ARMCodeEmitter::emitDataProcessingInstruction(const MachineInstr &MI,
 920                                                    unsigned ImplicitRd,
 921                                                    unsigned ImplicitRn) {
 922   const TargetInstrDesc &TID = MI.getDesc();
 923
 924   // Part of binary is determined by TableGn.
 925   unsigned Binary = getBinaryCodeForInstr(MI);
 926
 927   // Set the conditional execution predicate
 928   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
 929
 930   // Encode S bit if MI modifies CPSR.
 931   Binary |= getAddrModeSBit(MI, TID);
 932
 933   // Encode register def if there is one.
 934   unsigned NumDefs = TID.getNumDefs();
 935   unsigned OpIdx = 0;
 936   if (NumDefs)
 937     Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRdShift;
 938   else if (ImplicitRd)
 939     // Special handling for implicit use (e.g. PC).
 940     Binary |= (getARMRegisterNumbering(ImplicitRd) << ARMII::RegRdShift);
 941
 942   if (TID.Opcode == ARM::MOVi16) {
 943       // Get immediate from MI.
 944       unsigned Lo16 = getMovi32Value(MI, MI.getOperand(OpIdx),
 945                       ARM::reloc_arm_movw);
 946       // Encode imm which is the same as in emitMOVi32immInstruction().
 947       Binary |= Lo16 & 0xFFF;
 948       Binary |= ((Lo16 >> 12) & 0xF) << 16;
 949       emitWordLE(Binary);
 950       return;
 951   } else if(TID.Opcode == ARM::MOVTi16) {
 952       unsigned Hi16 = (getMovi32Value(MI, MI.getOperand(OpIdx),
 953                        ARM::reloc_arm_movt) >> 16);
 954       Binary |= Hi16 & 0xFFF;
 955       Binary |= ((Hi16 >> 12) & 0xF) << 16;
 956       emitWordLE(Binary);
 957       return;
 958   } else if ((TID.Opcode == ARM::BFC) || (TID.Opcode == ARM::BFI)) {
 959       uint32_t v = ~MI.getOperand(2).getImm();
 960       int32_t lsb = CountTrailingZeros_32(v);
 961       int32_t msb = (32 - CountLeadingZeros_32(v)) - 1;
 962       // Instr{20-16} = msb, Instr{11-7} = lsb
 963       Binary |= (msb & 0x1F) << 16;
 964       Binary |= (lsb & 0x1F) << 7;
 965       emitWordLE(Binary);
 966       return;
 967   } else if ((TID.Opcode == ARM::UBFX) || (TID.Opcode == ARM::SBFX)) {
 968       // Encode Rn in Instr{0-3}
 969       Binary |= getMachineOpValue(MI, OpIdx++);
 970
 971       uint32_t lsb = MI.getOperand(OpIdx++).getImm();
 972       uint32_t widthm1 = MI.getOperand(OpIdx++).getImm() - 1;
 973
 974       // Instr{20-16} = widthm1, Instr{11-7} = lsb
 975       Binary |= (widthm1 & 0x1F) << 16;
 976       Binary |= (lsb & 0x1F) << 7;
 977       emitWordLE(Binary);
 978       return;
 979   }
 980
 981   // If this is a two-address operand, skip it. e.g. MOVCCr operand 1.
 982   if (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1)
 983     ++OpIdx;
 984
 985   // Encode first non-shifter register operand if there is one.
 986   bool isUnary = TID.TSFlags & ARMII::UnaryDP;
 987   if (!isUnary) {
 988     if (ImplicitRn)
 989       // Special handling for implicit use (e.g. PC).
 990       Binary |= (getARMRegisterNumbering(ImplicitRn) << ARMII::RegRnShift);
 991     else {
 992       Binary |= getMachineOpValue(MI, OpIdx) << ARMII::RegRnShift;
 993       ++OpIdx;
 994     }
 995   }
 996
 997   // Encode shifter operand.
 998   const MachineOperand &MO = MI.getOperand(OpIdx);
 999   if ((TID.TSFlags & ARMII::FormMask) == ARMII::DPSoRegFrm) {
1000     // Encode SoReg.
1001     emitWordLE(Binary | getMachineSoRegOpValue(MI, TID, MO, OpIdx));
1002     return;
1003   }
1004
1005   if (MO.isReg()) {
1006     // Encode register Rm.
1007     emitWordLE(Binary | getARMRegisterNumbering(MO.getReg()));
1008     return;
1009   }
1010
1011   // Encode so_imm.
1012   Binary |= getMachineSoImmOpValue((unsigned)MO.getImm());
1013
1014   emitWordLE(Binary);
1015 }
1016
1017 void ARMCodeEmitter::emitLoadStoreInstruction(const MachineInstr &MI,
1018                                               unsigned ImplicitRd,
1019                                               unsigned ImplicitRn) {
1020   const TargetInstrDesc &TID = MI.getDesc();
1021   unsigned Form = TID.TSFlags & ARMII::FormMask;
1022   bool IsPrePost = (TID.TSFlags & ARMII::IndexModeMask) != 0;
1023
1024   // Part of binary is determined by TableGn.
1025   unsigned Binary = getBinaryCodeForInstr(MI);
1026
1027   // If this is an LDRi12, STRi12 or LDRcp, nothing more needs be done.
1028   if (MI.getOpcode() == ARM::LDRi12 || MI.getOpcode() == ARM::LDRcp ||
1029       MI.getOpcode() == ARM::STRi12) {
1030     emitWordLE(Binary);
1031     return;
1032   }
1033
1034   // Set the conditional execution predicate
1035   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1036
1037   unsigned OpIdx = 0;
1038
1039   // Operand 0 of a pre- and post-indexed store is the address base
1040   // writeback. Skip it.
1041   bool Skipped = false;
1042   if (IsPrePost && Form == ARMII::StFrm) {
1043     ++OpIdx;
1044     Skipped = true;
1045   }
1046
1047   // Set first operand
1048   if (ImplicitRd)
1049     // Special handling for implicit use (e.g. PC).
1050     Binary |= (getARMRegisterNumbering(ImplicitRd) << ARMII::RegRdShift);
1051   else
1052     Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRdShift;
1053
1054   // Set second operand
1055   if (ImplicitRn)
1056     // Special handling for implicit use (e.g. PC).
1057     Binary |= (getARMRegisterNumbering(ImplicitRn) << ARMII::RegRnShift);
1058   else
1059     Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRnShift;
1060
1061   // If this is a two-address operand, skip it. e.g. LDR_PRE.
1062   if (!Skipped && TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1)
1063     ++OpIdx;
1064
1065   const MachineOperand &MO2 = MI.getOperand(OpIdx);
1066   unsigned AM2Opc = (ImplicitRn == ARM::PC)
1067     ? 0 : MI.getOperand(OpIdx+1).getImm();
1068
1069   // Set bit U(23) according to sign of immed value (positive or negative).
1070   Binary |= ((ARM_AM::getAM2Op(AM2Opc) == ARM_AM::add ? 1 : 0) <<
1071              ARMII::U_BitShift);
1072   if (!MO2.getReg()) { // is immediate
1073     if (ARM_AM::getAM2Offset(AM2Opc))
1074       // Set the value of offset_12 field
1075       Binary |= ARM_AM::getAM2Offset(AM2Opc);
1076     emitWordLE(Binary);
1077     return;
1078   }
1079
1080   // Set bit I(25), because this is not in immediate encoding.
1081   Binary |= 1 << ARMII::I_BitShift;
1082   assert(TargetRegisterInfo::isPhysicalRegister(MO2.getReg()));
1083   // Set bit[3:0] to the corresponding Rm register
1084   Binary |= getARMRegisterNumbering(MO2.getReg());
1085
1086   // If this instr is in scaled register offset/index instruction, set
1087   // shift_immed(bit[11:7]) and shift(bit[6:5]) fields.
1088   if (unsigned ShImm = ARM_AM::getAM2Offset(AM2Opc)) {
1089     Binary |= getShiftOp(AM2Opc) << ARMII::ShiftImmShift;  // shift
1090     Binary |= ShImm              << ARMII::ShiftShift;     // shift_immed
1091   }
1092
1093   emitWordLE(Binary);
1094 }
1095
1096 void ARMCodeEmitter::emitMiscLoadStoreInstruction(const MachineInstr &MI,
1097                                                   unsigned ImplicitRn) {
1098   const TargetInstrDesc &TID = MI.getDesc();
1099   unsigned Form = TID.TSFlags & ARMII::FormMask;
1100   bool IsPrePost = (TID.TSFlags & ARMII::IndexModeMask) != 0;
1101
1102   // Part of binary is determined by TableGn.
1103   unsigned Binary = getBinaryCodeForInstr(MI);
1104
1105   // Set the conditional execution predicate
1106   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1107
1108   unsigned OpIdx = 0;
1109
1110   // Operand 0 of a pre- and post-indexed store is the address base
1111   // writeback. Skip it.
1112   bool Skipped = false;
1113   if (IsPrePost && Form == ARMII::StMiscFrm) {
1114     ++OpIdx;
1115     Skipped = true;
1116   }
1117
1118   // Set first operand
1119   Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRdShift;
1120
1121   // Skip LDRD and STRD's second operand.
1122   if (TID.Opcode == ARM::LDRD || TID.Opcode == ARM::STRD)
1123     ++OpIdx;
1124
1125   // Set second operand
1126   if (ImplicitRn)
1127     // Special handling for implicit use (e.g. PC).
1128     Binary |= (getARMRegisterNumbering(ImplicitRn) << ARMII::RegRnShift);
1129   else
1130     Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRnShift;
1131
1132   // If this is a two-address operand, skip it. e.g. LDRH_POST.
1133   if (!Skipped && TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1)
1134     ++OpIdx;
1135
1136   const MachineOperand &MO2 = MI.getOperand(OpIdx);
1137   unsigned AM3Opc = (ImplicitRn == ARM::PC)
1138     ? 0 : MI.getOperand(OpIdx+1).getImm();
1139
1140   // Set bit U(23) according to sign of immed value (positive or negative)
1141   Binary |= ((ARM_AM::getAM3Op(AM3Opc) == ARM_AM::add ? 1 : 0) <<
1142              ARMII::U_BitShift);
1143
1144   // If this instr is in register offset/index encoding, set bit[3:0]
1145   // to the corresponding Rm register.
1146   if (MO2.getReg()) {
1147     Binary |= getARMRegisterNumbering(MO2.getReg());
1148     emitWordLE(Binary);
1149     return;
1150   }
1151
1152   // This instr is in immediate offset/index encoding, set bit 22 to 1.
1153   Binary |= 1 << ARMII::AM3_I_BitShift;
1154   if (unsigned ImmOffs = ARM_AM::getAM3Offset(AM3Opc)) {
1155     // Set operands
1156     Binary |= (ImmOffs >> 4) << ARMII::ImmHiShift;  // immedH
1157     Binary |= (ImmOffs & 0xF);                      // immedL
1158   }
1159
1160   emitWordLE(Binary);
1161 }
1162
1163 static unsigned getAddrModeUPBits(unsigned Mode) {
1164   unsigned Binary = 0;
1165
1166   // Set addressing mode by modifying bits U(23) and P(24)
1167   // IA - Increment after  - bit U = 1 and bit P = 0
1168   // IB - Increment before - bit U = 1 and bit P = 1
1169   // DA - Decrement after  - bit U = 0 and bit P = 0
1170   // DB - Decrement before - bit U = 0 and bit P = 1
1171   switch (Mode) {
1172   default: llvm_unreachable("Unknown addressing sub-mode!");
1173   case ARM_AM::da:                                     break;
1174   case ARM_AM::db: Binary |= 0x1 << ARMII::P_BitShift; break;
1175   case ARM_AM::ia: Binary |= 0x1 << ARMII::U_BitShift; break;
1176   case ARM_AM::ib: Binary |= 0x3 << ARMII::U_BitShift; break;
1177   }
1178
1179   return Binary;
1180 }
1181
1182 void ARMCodeEmitter::emitLoadStoreMultipleInstruction(const MachineInstr &MI) {
1183   const TargetInstrDesc &TID = MI.getDesc();
1184   bool IsUpdating = (TID.TSFlags & ARMII::IndexModeMask) != 0;
1185
1186   // Part of binary is determined by TableGn.
1187   unsigned Binary = getBinaryCodeForInstr(MI);
1188
1189   // Set the conditional execution predicate
1190   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1191
1192   // Skip operand 0 of an instruction with base register update.
1193   unsigned OpIdx = 0;
1194   if (IsUpdating)
1195     ++OpIdx;
1196
1197   // Set base address operand
1198   Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRnShift;
1199
1200   // Set addressing mode by modifying bits U(23) and P(24)
1201   ARM_AM::AMSubMode Mode = ARM_AM::getLoadStoreMultipleSubMode(MI.getOpcode());
1202   Binary |= getAddrModeUPBits(ARM_AM::getAM4SubMode(Mode));
1203
1204   // Set bit W(21)
1205   if (IsUpdating)
1206     Binary |= 0x1 << ARMII::W_BitShift;
1207
1208   // Set registers
1209   for (unsigned i = OpIdx+2, e = MI.getNumOperands(); i != e; ++i) {
1210     const MachineOperand &MO = MI.getOperand(i);
1211     if (!MO.isReg() || MO.isImplicit())
1212       break;
1213     unsigned RegNum = getARMRegisterNumbering(MO.getReg());
1214     assert(TargetRegisterInfo::isPhysicalRegister(MO.getReg()) &&
1215            RegNum < 16);
1216     Binary |= 0x1 << RegNum;
1217   }
1218
1219   emitWordLE(Binary);
1220 }
1221
1222 void ARMCodeEmitter::emitMulFrmInstruction(const MachineInstr &MI) {
1223   const TargetInstrDesc &TID = MI.getDesc();
1224
1225   // Part of binary is determined by TableGn.
1226   unsigned Binary = getBinaryCodeForInstr(MI);
1227
1228   // Set the conditional execution predicate
1229   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1230
1231   // Encode S bit if MI modifies CPSR.
1232   Binary |= getAddrModeSBit(MI, TID);
1233
1234   // 32x32->64bit operations have two destination registers. The number
1235   // of register definitions will tell us if that's what we're dealing with.
1236   unsigned OpIdx = 0;
1237   if (TID.getNumDefs() == 2)
1238     Binary |= getMachineOpValue (MI, OpIdx++) << ARMII::RegRdLoShift;
1239
1240   // Encode Rd
1241   Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRdHiShift;
1242
1243   // Encode Rm
1244   Binary |= getMachineOpValue(MI, OpIdx++);
1245
1246   // Encode Rs
1247   Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRsShift;
1248
1249   // Many multiple instructions (e.g. MLA) have three src operands. Encode
1250   // it as Rn (for multiply, that's in the same offset as RdLo.
1251   if (TID.getNumOperands() > OpIdx &&
1252       !TID.OpInfo[OpIdx].isPredicate() &&
1253       !TID.OpInfo[OpIdx].isOptionalDef())
1254     Binary |= getMachineOpValue(MI, OpIdx) << ARMII::RegRdLoShift;
1255
1256   emitWordLE(Binary);
1257 }
1258
1259 void ARMCodeEmitter::emitExtendInstruction(const MachineInstr &MI) {
1260   const TargetInstrDesc &TID = MI.getDesc();
1261
1262   // Part of binary is determined by TableGn.
1263   unsigned Binary = getBinaryCodeForInstr(MI);
1264
1265   // Set the conditional execution predicate
1266   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1267
1268   unsigned OpIdx = 0;
1269
1270   // Encode Rd
1271   Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRdShift;
1272
1273   const MachineOperand &MO1 = MI.getOperand(OpIdx++);
1274   const MachineOperand &MO2 = MI.getOperand(OpIdx);
1275   if (MO2.isReg()) {
1276     // Two register operand form.
1277     // Encode Rn.
1278     Binary |= getMachineOpValue(MI, MO1) << ARMII::RegRnShift;
1279
1280     // Encode Rm.
1281     Binary |= getMachineOpValue(MI, MO2);
1282     ++OpIdx;
1283   } else {
1284     Binary |= getMachineOpValue(MI, MO1);
1285   }
1286
1287   // Encode rot imm (0, 8, 16, or 24) if it has a rotate immediate operand.
1288   if (MI.getOperand(OpIdx).isImm() &&
1289       !TID.OpInfo[OpIdx].isPredicate() &&
1290       !TID.OpInfo[OpIdx].isOptionalDef())
1291     Binary |= (getMachineOpValue(MI, OpIdx) / 8) << ARMII::ExtRotImmShift;
1292
1293   emitWordLE(Binary);
1294 }
1295
1296 void ARMCodeEmitter::emitMiscArithInstruction(const MachineInstr &MI) {
1297   const TargetInstrDesc &TID = MI.getDesc();
1298
1299   // Part of binary is determined by TableGn.
1300   unsigned Binary = getBinaryCodeForInstr(MI);
1301
1302   // Set the conditional execution predicate
1303   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1304
1305   unsigned OpIdx = 0;
1306
1307   // Encode Rd
1308   Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRdShift;
1309
1310   const MachineOperand &MO = MI.getOperand(OpIdx++);
1311   if (OpIdx == TID.getNumOperands() ||
1312       TID.OpInfo[OpIdx].isPredicate() ||
1313       TID.OpInfo[OpIdx].isOptionalDef()) {
1314     // Encode Rm and it's done.
1315     Binary |= getMachineOpValue(MI, MO);
1316     emitWordLE(Binary);
1317     return;
1318   }
1319
1320   // Encode Rn.
1321   Binary |= getMachineOpValue(MI, MO) << ARMII::RegRnShift;
1322
1323   // Encode Rm.
1324   Binary |= getMachineOpValue(MI, OpIdx++);
1325
1326   // Encode shift_imm.
1327   unsigned ShiftAmt = MI.getOperand(OpIdx).getImm();
1328   if (TID.Opcode == ARM::PKHTB) {
1329     assert(ShiftAmt != 0 && "PKHTB shift_imm is 0!");
1330     if (ShiftAmt == 32)
1331       ShiftAmt = 0;
1332   }
1333   assert(ShiftAmt < 32 && "shift_imm range is 0 to 31!");
1334   Binary |= ShiftAmt << ARMII::ShiftShift;
1335
1336   emitWordLE(Binary);
1337 }
1338
1339 void ARMCodeEmitter::emitSaturateInstruction(const MachineInstr &MI) {
1340   const TargetInstrDesc &TID = MI.getDesc();
1341
1342   // Part of binary is determined by TableGen.
1343   unsigned Binary = getBinaryCodeForInstr(MI);
1344
1345   // Set the conditional execution predicate
1346   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1347
1348   // Encode Rd
1349   Binary |= getMachineOpValue(MI, 0) << ARMII::RegRdShift;
1350
1351   // Encode saturate bit position.
1352   unsigned Pos = MI.getOperand(1).getImm();
1353   if (TID.Opcode == ARM::SSAT || TID.Opcode == ARM::SSAT16)
1354     Pos -= 1;
1355   assert((Pos < 16 || (Pos < 32 &&
1356                        TID.Opcode != ARM::SSAT16 &&
1357                        TID.Opcode != ARM::USAT16)) &&
1358          "saturate bit position out of range");
1359   Binary |= Pos << 16;
1360
1361   // Encode Rm
1362   Binary |= getMachineOpValue(MI, 2);
1363
1364   // Encode shift_imm.
1365   if (TID.getNumOperands() == 4) {
1366     unsigned ShiftOp = MI.getOperand(3).getImm();
1367     ARM_AM::ShiftOpc Opc = ARM_AM::getSORegShOp(ShiftOp);
1368     if (Opc == ARM_AM::asr)
1369       Binary |= (1 << 6);
1370     unsigned ShiftAmt = MI.getOperand(3).getImm();
1371     if (ShiftAmt == 32 && Opc == ARM_AM::asr)
1372       ShiftAmt = 0;
1373     assert(ShiftAmt < 32 && "shift_imm range is 0 to 31!");
1374     Binary |= ShiftAmt << ARMII::ShiftShift;
1375   }
1376
1377   emitWordLE(Binary);
1378 }
1379
1380 void ARMCodeEmitter::emitBranchInstruction(const MachineInstr &MI) {
1381   const TargetInstrDesc &TID = MI.getDesc();
1382
1383   if (TID.Opcode == ARM::TPsoft) {
1384     llvm_unreachable("ARM::TPsoft FIXME"); // FIXME
1385   }
1386
1387   // Part of binary is determined by TableGn.
1388   unsigned Binary = getBinaryCodeForInstr(MI);
1389
1390   // Set the conditional execution predicate
1391   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1392
1393   // Set signed_immed_24 field
1394   Binary |= getMachineOpValue(MI, 0);
1395
1396   emitWordLE(Binary);
1397 }
1398
1399 void ARMCodeEmitter::emitInlineJumpTable(unsigned JTIndex) {
1400   // Remember the base address of the inline jump table.
1401   uintptr_t JTBase = MCE.getCurrentPCValue();
1402   JTI->addJumpTableBaseAddr(JTIndex, JTBase);
1403   DEBUG(errs() << "  ** Jump Table #" << JTIndex << " @ " << (void*)JTBase
1404                << '\n');
1405
1406   // Now emit the jump table entries.
1407   const std::vector<MachineBasicBlock*> &MBBs = (*MJTEs)[JTIndex].MBBs;
1408   for (unsigned i = 0, e = MBBs.size(); i != e; ++i) {
1409     if (IsPIC)
1410       // DestBB address - JT base.
1411       emitMachineBasicBlock(MBBs[i], ARM::reloc_arm_pic_jt, JTBase);
1412     else
1413       // Absolute DestBB address.
1414       emitMachineBasicBlock(MBBs[i], ARM::reloc_arm_absolute);
1415     emitWordLE(0);
1416   }
1417 }
1418
1419 void ARMCodeEmitter::emitMiscBranchInstruction(const MachineInstr &MI) {
1420   const TargetInstrDesc &TID = MI.getDesc();
1421
1422   // Handle jump tables.
1423   if (TID.Opcode == ARM::BR_JTr || TID.Opcode == ARM::BR_JTadd) {
1424     // First emit a ldr pc, [] instruction.
1425     emitDataProcessingInstruction(MI, ARM::PC);
1426
1427     // Then emit the inline jump table.
1428     unsigned JTIndex =
1429       (TID.Opcode == ARM::BR_JTr)
1430       ? MI.getOperand(1).getIndex() : MI.getOperand(2).getIndex();
1431     emitInlineJumpTable(JTIndex);
1432     return;
1433   } else if (TID.Opcode == ARM::BR_JTm) {
1434     // First emit a ldr pc, [] instruction.
1435     emitLoadStoreInstruction(MI, ARM::PC);
1436
1437     // Then emit the inline jump table.
1438     emitInlineJumpTable(MI.getOperand(3).getIndex());
1439     return;
1440   }
1441
1442   // Part of binary is determined by TableGn.
1443   unsigned Binary = getBinaryCodeForInstr(MI);
1444
1445   // Set the conditional execution predicate
1446   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1447
1448   if (TID.Opcode == ARM::BX_RET || TID.Opcode == ARM::MOVPCLR)
1449     // The return register is LR.
1450     Binary |= getARMRegisterNumbering(ARM::LR);
1451   else
1452     // otherwise, set the return register
1453     Binary |= getMachineOpValue(MI, 0);
1454
1455   emitWordLE(Binary);
1456 }
1457
1458 static unsigned encodeVFPRd(const MachineInstr &MI, unsigned OpIdx) {
1459   unsigned RegD = MI.getOperand(OpIdx).getReg();
1460   unsigned Binary = 0;
1461   bool isSPVFP = ARM::SPRRegisterClass->contains(RegD);
1462   RegD = getARMRegisterNumbering(RegD);
1463   if (!isSPVFP)
1464     Binary |=   RegD               << ARMII::RegRdShift;
1465   else {
1466     Binary |= ((RegD & 0x1E) >> 1) << ARMII::RegRdShift;
1467     Binary |=  (RegD & 0x01)       << ARMII::D_BitShift;
1468   }
1469   return Binary;
1470 }
1471
1472 static unsigned encodeVFPRn(const MachineInstr &MI, unsigned OpIdx) {
1473   unsigned RegN = MI.getOperand(OpIdx).getReg();
1474   unsigned Binary = 0;
1475   bool isSPVFP = ARM::SPRRegisterClass->contains(RegN);
1476   RegN = getARMRegisterNumbering(RegN);
1477   if (!isSPVFP)
1478     Binary |=   RegN               << ARMII::RegRnShift;
1479   else {
1480     Binary |= ((RegN & 0x1E) >> 1) << ARMII::RegRnShift;
1481     Binary |=  (RegN & 0x01)       << ARMII::N_BitShift;
1482   }
1483   return Binary;
1484 }
1485
1486 static unsigned encodeVFPRm(const MachineInstr &MI, unsigned OpIdx) {
1487   unsigned RegM = MI.getOperand(OpIdx).getReg();
1488   unsigned Binary = 0;
1489   bool isSPVFP = ARM::SPRRegisterClass->contains(RegM);
1490   RegM = getARMRegisterNumbering(RegM);
1491   if (!isSPVFP)
1492     Binary |=   RegM;
1493   else {
1494     Binary |= ((RegM & 0x1E) >> 1);
1495     Binary |=  (RegM & 0x01)       << ARMII::M_BitShift;
1496   }
1497   return Binary;
1498 }
1499
1500 void ARMCodeEmitter::emitVFPArithInstruction(const MachineInstr &MI) {
1501   const TargetInstrDesc &TID = MI.getDesc();
1502
1503   // Part of binary is determined by TableGn.
1504   unsigned Binary = getBinaryCodeForInstr(MI);
1505
1506   // Set the conditional execution predicate
1507   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1508
1509   unsigned OpIdx = 0;
1510   assert((Binary & ARMII::D_BitShift) == 0 &&
1511          (Binary & ARMII::N_BitShift) == 0 &&
1512          (Binary & ARMII::M_BitShift) == 0 && "VFP encoding bug!");
1513
1514   // Encode Dd / Sd.
1515   Binary |= encodeVFPRd(MI, OpIdx++);
1516
1517   // If this is a two-address operand, skip it, e.g. FMACD.
1518   if (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1)
1519     ++OpIdx;
1520
1521   // Encode Dn / Sn.
1522   if ((TID.TSFlags & ARMII::FormMask) == ARMII::VFPBinaryFrm)
1523     Binary |= encodeVFPRn(MI, OpIdx++);
1524
1525   if (OpIdx == TID.getNumOperands() ||
1526       TID.OpInfo[OpIdx].isPredicate() ||
1527       TID.OpInfo[OpIdx].isOptionalDef()) {
1528     // FCMPEZD etc. has only one operand.
1529     emitWordLE(Binary);
1530     return;
1531   }
1532
1533   // Encode Dm / Sm.
1534   Binary |= encodeVFPRm(MI, OpIdx);
1535
1536   emitWordLE(Binary);
1537 }
1538
1539 void ARMCodeEmitter::emitVFPConversionInstruction(const MachineInstr &MI) {
1540   const TargetInstrDesc &TID = MI.getDesc();
1541   unsigned Form = TID.TSFlags & ARMII::FormMask;
1542
1543   // Part of binary is determined by TableGn.
1544   unsigned Binary = getBinaryCodeForInstr(MI);
1545
1546   // Set the conditional execution predicate
1547   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1548
1549   switch (Form) {
1550   default: break;
1551   case ARMII::VFPConv1Frm:
1552   case ARMII::VFPConv2Frm:
1553   case ARMII::VFPConv3Frm:
1554     // Encode Dd / Sd.
1555     Binary |= encodeVFPRd(MI, 0);
1556     break;
1557   case ARMII::VFPConv4Frm:
1558     // Encode Dn / Sn.
1559     Binary |= encodeVFPRn(MI, 0);
1560     break;
1561   case ARMII::VFPConv5Frm:
1562     // Encode Dm / Sm.
1563     Binary |= encodeVFPRm(MI, 0);
1564     break;
1565   }
1566
1567   switch (Form) {
1568   default: break;
1569   case ARMII::VFPConv1Frm:
1570     // Encode Dm / Sm.
1571     Binary |= encodeVFPRm(MI, 1);
1572     break;
1573   case ARMII::VFPConv2Frm:
1574   case ARMII::VFPConv3Frm:
1575     // Encode Dn / Sn.
1576     Binary |= encodeVFPRn(MI, 1);
1577     break;
1578   case ARMII::VFPConv4Frm:
1579   case ARMII::VFPConv5Frm:
1580     // Encode Dd / Sd.
1581     Binary |= encodeVFPRd(MI, 1);
1582     break;
1583   }
1584
1585   if (Form == ARMII::VFPConv5Frm)
1586     // Encode Dn / Sn.
1587     Binary |= encodeVFPRn(MI, 2);
1588   else if (Form == ARMII::VFPConv3Frm)
1589     // Encode Dm / Sm.
1590     Binary |= encodeVFPRm(MI, 2);
1591
1592   emitWordLE(Binary);
1593 }
1594
1595 void ARMCodeEmitter::emitVFPLoadStoreInstruction(const MachineInstr &MI) {
1596   // Part of binary is determined by TableGn.
1597   unsigned Binary = getBinaryCodeForInstr(MI);
1598
1599   // Set the conditional execution predicate
1600   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1601
1602   unsigned OpIdx = 0;
1603
1604   // Encode Dd / Sd.
1605   Binary |= encodeVFPRd(MI, OpIdx++);
1606
1607   // Encode address base.
1608   const MachineOperand &Base = MI.getOperand(OpIdx++);
1609   Binary |= getMachineOpValue(MI, Base) << ARMII::RegRnShift;
1610
1611   // If there is a non-zero immediate offset, encode it.
1612   if (Base.isReg()) {
1613     const MachineOperand &Offset = MI.getOperand(OpIdx);
1614     if (unsigned ImmOffs = ARM_AM::getAM5Offset(Offset.getImm())) {
1615       if (ARM_AM::getAM5Op(Offset.getImm()) == ARM_AM::add)
1616         Binary |= 1 << ARMII::U_BitShift;
1617       Binary |= ImmOffs;
1618       emitWordLE(Binary);
1619       return;
1620     }
1621   }
1622
1623   // If immediate offset is omitted, default to +0.
1624   Binary |= 1 << ARMII::U_BitShift;
1625
1626   emitWordLE(Binary);
1627 }
1628
1629 void
1630 ARMCodeEmitter::emitVFPLoadStoreMultipleInstruction(const MachineInstr &MI) {
1631   const TargetInstrDesc &TID = MI.getDesc();
1632   bool IsUpdating = (TID.TSFlags & ARMII::IndexModeMask) != 0;
1633
1634   // Part of binary is determined by TableGn.
1635   unsigned Binary = getBinaryCodeForInstr(MI);
1636
1637   // Set the conditional execution predicate
1638   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1639
1640   // Skip operand 0 of an instruction with base register update.
1641   unsigned OpIdx = 0;
1642   if (IsUpdating)
1643     ++OpIdx;
1644
1645   // Set base address operand
1646   Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRnShift;
1647
1648   // Set addressing mode by modifying bits U(23) and P(24)
1649   ARM_AM::AMSubMode Mode = ARM_AM::getLoadStoreMultipleSubMode(MI.getOpcode());
1650   Binary |= getAddrModeUPBits(ARM_AM::getAM4SubMode(Mode));
1651
1652   // Set bit W(21)
1653   if (IsUpdating)
1654     Binary |= 0x1 << ARMII::W_BitShift;
1655
1656   // First register is encoded in Dd.
1657   Binary |= encodeVFPRd(MI, OpIdx+2);
1658
1659   // Count the number of registers.
1660   unsigned NumRegs = 1;
1661   for (unsigned i = OpIdx+3, e = MI.getNumOperands(); i != e; ++i) {
1662     const MachineOperand &MO = MI.getOperand(i);
1663     if (!MO.isReg() || MO.isImplicit())
1664       break;
1665     ++NumRegs;
1666   }
1667   // Bit 8 will be set if <list> is consecutive 64-bit registers (e.g., D0)
1668   // Otherwise, it will be 0, in the case of 32-bit registers.
1669   if(Binary & 0x100)
1670     Binary |= NumRegs * 2;
1671   else
1672     Binary |= NumRegs;
1673
1674   emitWordLE(Binary);
1675 }
1676
1677 static unsigned encodeNEONRd(const MachineInstr &MI, unsigned OpIdx) {
1678   unsigned RegD = MI.getOperand(OpIdx).getReg();
1679   unsigned Binary = 0;
1680   RegD = getARMRegisterNumbering(RegD);
1681   Binary |= (RegD & 0xf) << ARMII::RegRdShift;
1682   Binary |= ((RegD >> 4) & 1) << ARMII::D_BitShift;
1683   return Binary;
1684 }
1685
1686 static unsigned encodeNEONRn(const MachineInstr &MI, unsigned OpIdx) {
1687   unsigned RegN = MI.getOperand(OpIdx).getReg();
1688   unsigned Binary = 0;
1689   RegN = getARMRegisterNumbering(RegN);
1690   Binary |= (RegN & 0xf) << ARMII::RegRnShift;
1691   Binary |= ((RegN >> 4) & 1) << ARMII::N_BitShift;
1692   return Binary;
1693 }
1694
1695 static unsigned encodeNEONRm(const MachineInstr &MI, unsigned OpIdx) {
1696   unsigned RegM = MI.getOperand(OpIdx).getReg();
1697   unsigned Binary = 0;
1698   RegM = getARMRegisterNumbering(RegM);
1699   Binary |= (RegM & 0xf);
1700   Binary |= ((RegM >> 4) & 1) << ARMII::M_BitShift;
1701   return Binary;
1702 }
1703
1704 /// convertNEONDataProcToThumb - Convert the ARM mode encoding for a NEON
1705 /// data-processing instruction to the corresponding Thumb encoding.
1706 static unsigned convertNEONDataProcToThumb(unsigned Binary) {
1707   assert((Binary & 0xfe000000) == 0xf2000000 &&
1708          "not an ARM NEON data-processing instruction");
1709   unsigned UBit = (Binary >> 24) & 1;
1710   return 0xef000000 | (UBit << 28) | (Binary & 0xffffff);
1711 }
1712
1713 void ARMCodeEmitter::emitNEONLaneInstruction(const MachineInstr &MI) {
1714   unsigned Binary = getBinaryCodeForInstr(MI);
1715
1716   unsigned RegTOpIdx, RegNOpIdx, LnOpIdx;
1717   const TargetInstrDesc &TID = MI.getDesc();
1718   if ((TID.TSFlags & ARMII::FormMask) == ARMII::NGetLnFrm) {
1719     RegTOpIdx = 0;
1720     RegNOpIdx = 1;
1721     LnOpIdx = 2;
1722   } else { // ARMII::NSetLnFrm
1723     RegTOpIdx = 2;
1724     RegNOpIdx = 0;
1725     LnOpIdx = 3;
1726   }
1727
1728   // Set the conditional execution predicate
1729   Binary |= (IsThumb ? ARMCC::AL : II->getPredicate(&MI)) << ARMII::CondShift;
1730
1731   unsigned RegT = MI.getOperand(RegTOpIdx).getReg();
1732   RegT = getARMRegisterNumbering(RegT);
1733   Binary |= (RegT << ARMII::RegRdShift);
1734   Binary |= encodeNEONRn(MI, RegNOpIdx);
1735
1736   unsigned LaneShift;
1737   if ((Binary & (1 << 22)) != 0)
1738     LaneShift = 0; // 8-bit elements
1739   else if ((Binary & (1 << 5)) != 0)
1740     LaneShift = 1; // 16-bit elements
1741   else
1742     LaneShift = 2; // 32-bit elements
1743
1744   unsigned Lane = MI.getOperand(LnOpIdx).getImm() << LaneShift;
1745   unsigned Opc1 = Lane >> 2;
1746   unsigned Opc2 = Lane & 3;
1747   assert((Opc1 & 3) == 0 && "out-of-range lane number operand");
1748   Binary |= (Opc1 << 21);
1749   Binary |= (Opc2 << 5);
1750
1751   emitWordLE(Binary);
1752 }
1753
1754 void ARMCodeEmitter::emitNEONDupInstruction(const MachineInstr &MI) {
1755   unsigned Binary = getBinaryCodeForInstr(MI);
1756
1757   // Set the conditional execution predicate
1758   Binary |= (IsThumb ? ARMCC::AL : II->getPredicate(&MI)) << ARMII::CondShift;
1759
1760   unsigned RegT = MI.getOperand(1).getReg();
1761   RegT = getARMRegisterNumbering(RegT);
1762   Binary |= (RegT << ARMII::RegRdShift);
1763   Binary |= encodeNEONRn(MI, 0);
1764   emitWordLE(Binary);
1765 }
1766
1767 void ARMCodeEmitter::emitNEON1RegModImmInstruction(const MachineInstr &MI) {
1768   unsigned Binary = getBinaryCodeForInstr(MI);
1769   // Destination register is encoded in Dd.
1770   Binary |= encodeNEONRd(MI, 0);
1771   // Immediate fields: Op, Cmode, I, Imm3, Imm4
1772   unsigned Imm = MI.getOperand(1).getImm();
1773   unsigned Op = (Imm >> 12) & 1;
1774   unsigned Cmode = (Imm >> 8) & 0xf;
1775   unsigned I = (Imm >> 7) & 1;
1776   unsigned Imm3 = (Imm >> 4) & 0x7;
1777   unsigned Imm4 = Imm & 0xf;
1778   Binary |= (I << 24) | (Imm3 << 16) | (Cmode << 8) | (Op << 5) | Imm4;
1779   if (IsThumb)
1780     Binary = convertNEONDataProcToThumb(Binary);
1781   emitWordLE(Binary);
1782 }
1783
1784 void ARMCodeEmitter::emitNEON2RegInstruction(const MachineInstr &MI) {
1785   const TargetInstrDesc &TID = MI.getDesc();
1786   unsigned Binary = getBinaryCodeForInstr(MI);
1787   // Destination register is encoded in Dd; source register in Dm.
1788   unsigned OpIdx = 0;
1789   Binary |= encodeNEONRd(MI, OpIdx++);
1790   if (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1)
1791     ++OpIdx;
1792   Binary |= encodeNEONRm(MI, OpIdx);
1793   if (IsThumb)
1794     Binary = convertNEONDataProcToThumb(Binary);
1795   // FIXME: This does not handle VDUPfdf or VDUPfqf.
1796   emitWordLE(Binary);
1797 }
1798
1799 void ARMCodeEmitter::emitNEON3RegInstruction(const MachineInstr &MI) {
1800   const TargetInstrDesc &TID = MI.getDesc();
1801   unsigned Binary = getBinaryCodeForInstr(MI);
1802   // Destination register is encoded in Dd; source registers in Dn and Dm.
1803   unsigned OpIdx = 0;
1804   Binary |= encodeNEONRd(MI, OpIdx++);
1805   if (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1)
1806     ++OpIdx;
1807   Binary |= encodeNEONRn(MI, OpIdx++);
1808   if (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1)
1809     ++OpIdx;
1810   Binary |= encodeNEONRm(MI, OpIdx);
1811   if (IsThumb)
1812     Binary = convertNEONDataProcToThumb(Binary);
1813   // FIXME: This does not handle VMOVDneon or VMOVQ.
1814   emitWordLE(Binary);
1815 }
1816
1817 #include "ARMGenCodeEmitter.inc"