lib/Target/ARM/ARMCodeEmitter.cpp

   1 //===-- ARM/ARMCodeEmitter.cpp - Convert ARM code to machine code ---------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the pass that transforms the ARM machine instructions into
  11 // relocatable machine code.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #define DEBUG_TYPE "jit"
  16 #include "ARM.h"
  17 #include "ARMAddressingModes.h"
  18 #include "ARMConstantPoolValue.h"
  19 #include "ARMInstrInfo.h"
  20 #include "ARMRelocations.h"
  21 #include "ARMSubtarget.h"
  22 #include "ARMTargetMachine.h"
  23 #include "llvm/Constants.h"
  24 #include "llvm/DerivedTypes.h"
  25 #include "llvm/Function.h"
  26 #include "llvm/PassManager.h"
  27 #include "llvm/CodeGen/JITCodeEmitter.h"
  28 #include "llvm/CodeGen/MachineConstantPool.h"
  29 #include "llvm/CodeGen/MachineFunctionPass.h"
  30 #include "llvm/CodeGen/MachineInstr.h"
  31 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  32 #include "llvm/CodeGen/MachineModuleInfo.h"
  33 #include "llvm/CodeGen/Passes.h"
  34 #include "llvm/ADT/Statistic.h"
  35 #include "llvm/Support/Debug.h"
  36 #include "llvm/Support/ErrorHandling.h"
  37 #include "llvm/Support/raw_ostream.h"
  38 #ifndef NDEBUG
  39 #include <iomanip>
  40 #endif
  41 using namespace llvm;
  42
  43 STATISTIC(NumEmitted, "Number of machine instructions emitted");
  44
  45 namespace {
  46
  47   class ARMCodeEmitter : public MachineFunctionPass {
  48     ARMJITInfo                *JTI;
  49     const ARMInstrInfo        *II;
  50     const TargetData          *TD;
  51     const ARMSubtarget        *Subtarget;
  52     TargetMachine             &TM;
  53     JITCodeEmitter            &MCE;
  54     MachineModuleInfo *MMI;
  55     const std::vector<MachineConstantPoolEntry> *MCPEs;
  56     const std::vector<MachineJumpTableEntry> *MJTEs;
  57     bool IsPIC;
  58     bool IsThumb;
  59
  60     void getAnalysisUsage(AnalysisUsage &AU) const {
  61       AU.addRequired<MachineModuleInfo>();
  62       MachineFunctionPass::getAnalysisUsage(AU);
  63     }
  64
  65     static char ID;
  66   public:
  67     ARMCodeEmitter(TargetMachine &tm, JITCodeEmitter &mce)
  68       : MachineFunctionPass(ID), JTI(0),
  69         II((const ARMInstrInfo *)tm.getInstrInfo()),
  70         TD(tm.getTargetData()), TM(tm),
  71         MCE(mce), MCPEs(0), MJTEs(0),
  72         IsPIC(TM.getRelocationModel() == Reloc::PIC_), IsThumb(false) {}
  73
  74     /// getBinaryCodeForInstr - This function, generated by the
  75     /// CodeEmitterGenerator using TableGen, produces the binary encoding for
  76     /// machine instructions.
  77     unsigned getBinaryCodeForInstr(const MachineInstr &MI) const;
  78
  79     bool runOnMachineFunction(MachineFunction &MF);
  80
  81     virtual const char *getPassName() const {
  82       return "ARM Machine Code Emitter";
  83     }
  84
  85     void emitInstruction(const MachineInstr &MI);
  86
  87   private:
  88
  89     void emitWordLE(unsigned Binary);
  90     void emitDWordLE(uint64_t Binary);
  91     void emitConstPoolInstruction(const MachineInstr &MI);
  92     void emitMOVi32immInstruction(const MachineInstr &MI);
  93     void emitMOVi2piecesInstruction(const MachineInstr &MI);
  94     void emitLEApcrelJTInstruction(const MachineInstr &MI);
  95     void emitPseudoMoveInstruction(const MachineInstr &MI);
  96     void addPCLabel(unsigned LabelID);
  97     void emitPseudoInstruction(const MachineInstr &MI);
  98     unsigned getMachineSoRegOpValue(const MachineInstr &MI,
  99                                     const TargetInstrDesc &TID,
 100                                     const MachineOperand &MO,
 101                                     unsigned OpIdx);
 102
 103     unsigned getMachineSoImmOpValue(unsigned SoImm);
 104     unsigned getAddrModeSBit(const MachineInstr &MI,
 105                              const TargetInstrDesc &TID) const;
 106
 107     void emitDataProcessingInstruction(const MachineInstr &MI,
 108                                        unsigned ImplicitRd = 0,
 109                                        unsigned ImplicitRn = 0);
 110
 111     void emitLoadStoreInstruction(const MachineInstr &MI,
 112                                   unsigned ImplicitRd = 0,
 113                                   unsigned ImplicitRn = 0);
 114
 115     void emitMiscLoadStoreInstruction(const MachineInstr &MI,
 116                                       unsigned ImplicitRn = 0);
 117
 118     void emitLoadStoreMultipleInstruction(const MachineInstr &MI);
 119
 120     void emitMulFrmInstruction(const MachineInstr &MI);
 121
 122     void emitExtendInstruction(const MachineInstr &MI);
 123
 124     void emitMiscArithInstruction(const MachineInstr &MI);
 125
 126     void emitSaturateInstruction(const MachineInstr &MI);
 127
 128     void emitBranchInstruction(const MachineInstr &MI);
 129
 130     void emitInlineJumpTable(unsigned JTIndex);
 131
 132     void emitMiscBranchInstruction(const MachineInstr &MI);
 133
 134     void emitVFPArithInstruction(const MachineInstr &MI);
 135
 136     void emitVFPConversionInstruction(const MachineInstr &MI);
 137
 138     void emitVFPLoadStoreInstruction(const MachineInstr &MI);
 139
 140     void emitVFPLoadStoreMultipleInstruction(const MachineInstr &MI);
 141
 142     void emitNEONLaneInstruction(const MachineInstr &MI);
 143     void emitNEONDupInstruction(const MachineInstr &MI);
 144     void emitNEON1RegModImmInstruction(const MachineInstr &MI);
 145     void emitNEON2RegInstruction(const MachineInstr &MI);
 146     void emitNEON3RegInstruction(const MachineInstr &MI);
 147
 148     /// getMachineOpValue - Return binary encoding of operand. If the machine
 149     /// operand requires relocation, record the relocation and return zero.
 150     unsigned getMachineOpValue(const MachineInstr &MI,
 151                                const MachineOperand &MO) const;
 152     unsigned getMachineOpValue(const MachineInstr &MI, unsigned OpIdx) const {
 153       return getMachineOpValue(MI, MI.getOperand(OpIdx));
 154     }
 155
 156     // FIXME: The legacy JIT ARMCodeEmitter doesn't rely on the the
 157     //  TableGen'erated getBinaryCodeForInstr() function to encode any
 158     //  operand values, instead querying getMachineOpValue() directly for
 159     //  each operand it needs to encode. Thus, any of the new encoder
 160     //  helper functions can simply return 0 as the values the return
 161     //  are already handled elsewhere. They are placeholders to allow this
 162     //  encoder to continue to function until the MC encoder is sufficiently
 163     //  far along that this one can be eliminated entirely.
 164     unsigned NEONThumb2DataIPostEncoder(const MachineInstr &MI, unsigned Val)
 165       const { return 0; }
 166     unsigned NEONThumb2LoadStorePostEncoder(const MachineInstr &MI,unsigned Val)
 167       const { return 0; }
 168     unsigned NEONThumb2DupPostEncoder(const MachineInstr &MI,unsigned Val)
 169       const { return 0; }
 170     unsigned VFPThumb2PostEncoder(const MachineInstr&MI, unsigned Val)
 171       const { return 0; }
 172     unsigned getAdrLabelOpValue(const MachineInstr &MI, unsigned Op)
 173       const { return 0; }
 174     unsigned getThumbAdrLabelOpValue(const MachineInstr &MI, unsigned Op)
 175       const { return 0; }
 176     unsigned getThumbBLTargetOpValue(const MachineInstr &MI, unsigned Op)
 177       const { return 0; }
 178     unsigned getThumbBLXTargetOpValue(const MachineInstr &MI, unsigned Op)
 179       const { return 0; }
 180     unsigned getThumbBRTargetOpValue(const MachineInstr &MI, unsigned Op)
 181       const { return 0; }
 182     unsigned getThumbBCCTargetOpValue(const MachineInstr &MI, unsigned Op)
 183       const { return 0; }
 184     unsigned getThumbCBTargetOpValue(const MachineInstr &MI, unsigned Op)
 185       const { return 0; }
 186     unsigned getBranchTargetOpValue(const MachineInstr &MI, unsigned Op)
 187       const { return 0; }
 188     unsigned getUnconditionalBranchTargetOpValue(const MachineInstr &MI,
 189       unsigned Op) const { return 0; }
 190     unsigned getCCOutOpValue(const MachineInstr &MI, unsigned Op)
 191       const { return 0; }
 192     unsigned getSOImmOpValue(const MachineInstr &MI, unsigned Op)
 193       const { return 0; }
 194     unsigned getT2SOImmOpValue(const MachineInstr &MI, unsigned Op)
 195       const { return 0; }
 196     unsigned getSORegOpValue(const MachineInstr &MI, unsigned Op)
 197       const { return 0; }
 198     unsigned getThumbAddrModeRegRegOpValue(const MachineInstr &MI, unsigned Op)
 199       const { return 0; }
 200     unsigned getT2AddrModeImm12OpValue(const MachineInstr &MI, unsigned Op)
 201       const { return 0; }
 202     unsigned getT2AddrModeImm8OpValue(const MachineInstr &MI, unsigned Op)
 203       const { return 0; }
 204     unsigned getT2AddrModeImm8s4OpValue(const MachineInstr &MI, unsigned Op)
 205       const { return 0; }
 206     unsigned getT2AddrModeImm8OffsetOpValue(const MachineInstr &MI, unsigned Op)
 207       const { return 0; }
 208     unsigned getT2AddrModeImm12OffsetOpValue(const MachineInstr &MI,unsigned Op)
 209       const { return 0; }
 210     unsigned getT2AddrModeSORegOpValue(const MachineInstr &MI, unsigned Op)
 211       const { return 0; }
 212     unsigned getT2SORegOpValue(const MachineInstr &MI, unsigned Op)
 213       const { return 0; }
 214     unsigned getRotImmOpValue(const MachineInstr &MI, unsigned Op)
 215       const { return 0; }
 216     unsigned getImmMinusOneOpValue(const MachineInstr &MI, unsigned Op)
 217       const { return 0; }
 218     unsigned getT2AdrLabelOpValue(const MachineInstr &MI, unsigned Op)
 219       const { return 0; }
 220     unsigned getAddrMode6AddressOpValue(const MachineInstr &MI, unsigned Op)
 221       const { return 0; }
 222     unsigned getAddrMode6DupAddressOpValue(const MachineInstr &MI, unsigned Op)
 223       const { return 0; }
 224     unsigned getAddrMode6OffsetOpValue(const MachineInstr &MI, unsigned Op)
 225       const { return 0; }
 226     unsigned getBitfieldInvertedMaskOpValue(const MachineInstr &MI,
 227                                             unsigned Op) const { return 0; }
 228     uint32_t getLdStmModeOpValue(const MachineInstr &MI, unsigned OpIdx)
 229       const {return 0; }
 230     uint32_t getLdStSORegOpValue(const MachineInstr &MI, unsigned OpIdx)
 231       const { return 0; }
 232
 233     unsigned getAddrModeImm12OpValue(const MachineInstr &MI, unsigned Op)
 234       const {
 235       // {17-13} = reg
 236       // {12}    = (U)nsigned (add == '1', sub == '0')
 237       // {11-0}  = imm12
 238       const MachineOperand &MO  = MI.getOperand(Op);
 239       const MachineOperand &MO1 = MI.getOperand(Op + 1);
 240       if (!MO.isReg()) {
 241         emitConstPoolAddress(MO.getIndex(), ARM::reloc_arm_cp_entry);
 242         return 0;
 243       }
 244       unsigned Reg = getARMRegisterNumbering(MO.getReg());
 245       int32_t Imm12 = MO1.getImm();
 246       uint32_t Binary;
 247       Binary = Imm12 & 0xfff;
 248       if (Imm12 >= 0)
 249         Binary |= (1 << 12);
 250       Binary |= (Reg << 13);
 251       return Binary;
 252     }
 253
 254     unsigned getHiLo16ImmOpValue(const MachineInstr &MI, unsigned Op) const {
 255       return 0;
 256     }
 257
 258     uint32_t getAddrMode2OpValue(const MachineInstr &MI, unsigned OpIdx)
 259       const { return 0;}
 260     uint32_t getAddrMode2OffsetOpValue(const MachineInstr &MI, unsigned OpIdx)
 261       const { return 0;}
 262     uint32_t getAddrMode3OffsetOpValue(const MachineInstr &MI, unsigned OpIdx)
 263       const { return 0;}
 264     uint32_t getAddrMode3OpValue(const MachineInstr &MI, unsigned Op)
 265       const { return 0; }
 266     uint32_t getAddrModeThumbSPOpValue(const MachineInstr &MI, unsigned Op)
 267       const { return 0; }
 268     uint32_t getAddrModeSOpValue(const MachineInstr &MI, unsigned Op)
 269       const { return 0; }
 270     uint32_t getAddrModeISOpValue(const MachineInstr &MI, unsigned Op)
 271       const { return 0; }
 272     uint32_t getAddrModePCOpValue(const MachineInstr &MI, unsigned Op)
 273       const { return 0; }
 274     uint32_t getAddrMode5OpValue(const MachineInstr &MI, unsigned Op) const {
 275       // {17-13} = reg
 276       // {12}    = (U)nsigned (add == '1', sub == '0')
 277       // {11-0}  = imm12
 278       const MachineOperand &MO  = MI.getOperand(Op);
 279       const MachineOperand &MO1 = MI.getOperand(Op + 1);
 280       if (!MO.isReg()) {
 281         emitConstPoolAddress(MO.getIndex(), ARM::reloc_arm_cp_entry);
 282         return 0;
 283       }
 284       unsigned Reg = getARMRegisterNumbering(MO.getReg());
 285       int32_t Imm12 = MO1.getImm();
 286
 287       // Special value for #-0
 288       if (Imm12 == INT32_MIN)
 289         Imm12 = 0;
 290
 291       // Immediate is always encoded as positive. The 'U' bit controls add vs
 292       // sub.
 293       bool isAdd = true;
 294       if (Imm12 < 0) {
 295         Imm12 = -Imm12;
 296         isAdd = false;
 297       }
 298
 299       uint32_t Binary = Imm12 & 0xfff;
 300       if (isAdd)
 301         Binary |= (1 << 12);
 302       Binary |= (Reg << 13);
 303       return Binary;
 304     }
 305     unsigned getNEONVcvtImm32OpValue(const MachineInstr &MI, unsigned Op)
 306       const { return 0; }
 307
 308     unsigned getRegisterListOpValue(const MachineInstr &MI, unsigned Op)
 309       const { return 0; }
 310
 311     /// getMovi32Value - Return binary encoding of operand for movw/movt. If the
 312     /// machine operand requires relocation, record the relocation and return
 313     /// zero.
 314     unsigned getMovi32Value(const MachineInstr &MI,const MachineOperand &MO,
 315                             unsigned Reloc);
 316
 317     /// getShiftOp - Return the shift opcode (bit[6:5]) of the immediate value.
 318     ///
 319     unsigned getShiftOp(unsigned Imm) const ;
 320
 321     /// Routines that handle operands which add machine relocations which are
 322     /// fixed up by the relocation stage.
 323     void emitGlobalAddress(const GlobalValue *GV, unsigned Reloc,
 324                            bool MayNeedFarStub,  bool Indirect,
 325                            intptr_t ACPV = 0) const;
 326     void emitExternalSymbolAddress(const char *ES, unsigned Reloc) const;
 327     void emitConstPoolAddress(unsigned CPI, unsigned Reloc) const;
 328     void emitJumpTableAddress(unsigned JTIndex, unsigned Reloc) const;
 329     void emitMachineBasicBlock(MachineBasicBlock *BB, unsigned Reloc,
 330                                intptr_t JTBase = 0) const;
 331   };
 332 }
 333
 334 char ARMCodeEmitter::ID = 0;
 335
 336 /// createARMJITCodeEmitterPass - Return a pass that emits the collected ARM
 337 /// code to the specified MCE object.
 338 FunctionPass *llvm::createARMJITCodeEmitterPass(ARMBaseTargetMachine &TM,
 339                                                 JITCodeEmitter &JCE) {
 340   return new ARMCodeEmitter(TM, JCE);
 341 }
 342
 343 bool ARMCodeEmitter::runOnMachineFunction(MachineFunction &MF) {
 344   assert((MF.getTarget().getRelocationModel() != Reloc::Default ||
 345           MF.getTarget().getRelocationModel() != Reloc::Static) &&
 346          "JIT relocation model must be set to static or default!");
 347   JTI = ((ARMTargetMachine &)MF.getTarget()).getJITInfo();
 348   II = ((const ARMTargetMachine &)MF.getTarget()).getInstrInfo();
 349   TD = ((const ARMTargetMachine &)MF.getTarget()).getTargetData();
 350   Subtarget = &TM.getSubtarget<ARMSubtarget>();
 351   MCPEs = &MF.getConstantPool()->getConstants();
 352   MJTEs = 0;
 353   if (MF.getJumpTableInfo()) MJTEs = &MF.getJumpTableInfo()->getJumpTables();
 354   IsPIC = TM.getRelocationModel() == Reloc::PIC_;
 355   IsThumb = MF.getInfo<ARMFunctionInfo>()->isThumbFunction();
 356   JTI->Initialize(MF, IsPIC);
 357   MMI = &getAnalysis<MachineModuleInfo>();
 358   MCE.setModuleInfo(MMI);
 359
 360   do {
 361     DEBUG(errs() << "JITTing function '"
 362           << MF.getFunction()->getName() << "'\n");
 363     MCE.startFunction(MF);
 364     for (MachineFunction::iterator MBB = MF.begin(), E = MF.end();
 365          MBB != E; ++MBB) {
 366       MCE.StartMachineBasicBlock(MBB);
 367       for (MachineBasicBlock::const_iterator I = MBB->begin(), E = MBB->end();
 368            I != E; ++I)
 369         emitInstruction(*I);
 370     }
 371   } while (MCE.finishFunction(MF));
 372
 373   return false;
 374 }
 375
 376 /// getShiftOp - Return the shift opcode (bit[6:5]) of the immediate value.
 377 ///
 378 unsigned ARMCodeEmitter::getShiftOp(unsigned Imm) const {
 379   switch (ARM_AM::getAM2ShiftOpc(Imm)) {
 380   default: llvm_unreachable("Unknown shift opc!");
 381   case ARM_AM::asr: return 2;
 382   case ARM_AM::lsl: return 0;
 383   case ARM_AM::lsr: return 1;
 384   case ARM_AM::ror:
 385   case ARM_AM::rrx: return 3;
 386   }
 387   return 0;
 388 }
 389
 390 /// getMovi32Value - Return binary encoding of operand for movw/movt. If the
 391 /// machine operand requires relocation, record the relocation and return zero.
 392 unsigned ARMCodeEmitter::getMovi32Value(const MachineInstr &MI,
 393                                         const MachineOperand &MO,
 394                                         unsigned Reloc) {
 395   assert(((Reloc == ARM::reloc_arm_movt) || (Reloc == ARM::reloc_arm_movw))
 396       && "Relocation to this function should be for movt or movw");
 397
 398   if (MO.isImm())
 399     return static_cast<unsigned>(MO.getImm());
 400   else if (MO.isGlobal())
 401     emitGlobalAddress(MO.getGlobal(), Reloc, true, false);
 402   else if (MO.isSymbol())
 403     emitExternalSymbolAddress(MO.getSymbolName(), Reloc);
 404   else if (MO.isMBB())
 405     emitMachineBasicBlock(MO.getMBB(), Reloc);
 406   else {
 407 #ifndef NDEBUG
 408     errs() << MO;
 409 #endif
 410     llvm_unreachable("Unsupported operand type for movw/movt");
 411   }
 412   return 0;
 413 }
 414
 415 /// getMachineOpValue - Return binary encoding of operand. If the machine
 416 /// operand requires relocation, record the relocation and return zero.
 417 unsigned ARMCodeEmitter::getMachineOpValue(const MachineInstr &MI,
 418                                            const MachineOperand &MO) const {
 419   if (MO.isReg())
 420     return getARMRegisterNumbering(MO.getReg());
 421   else if (MO.isImm())
 422     return static_cast<unsigned>(MO.getImm());
 423   else if (MO.isGlobal())
 424     emitGlobalAddress(MO.getGlobal(), ARM::reloc_arm_branch, true, false);
 425   else if (MO.isSymbol())
 426     emitExternalSymbolAddress(MO.getSymbolName(), ARM::reloc_arm_branch);
 427   else if (MO.isCPI()) {
 428     const TargetInstrDesc &TID = MI.getDesc();
 429     // For VFP load, the immediate offset is multiplied by 4.
 430     unsigned Reloc =  ((TID.TSFlags & ARMII::FormMask) == ARMII::VFPLdStFrm)
 431       ? ARM::reloc_arm_vfp_cp_entry : ARM::reloc_arm_cp_entry;
 432     emitConstPoolAddress(MO.getIndex(), Reloc);
 433   } else if (MO.isJTI())
 434     emitJumpTableAddress(MO.getIndex(), ARM::reloc_arm_relative);
 435   else if (MO.isMBB())
 436     emitMachineBasicBlock(MO.getMBB(), ARM::reloc_arm_branch);
 437   else
 438     llvm_unreachable("Unable to encode MachineOperand!");
 439   return 0;
 440 }
 441
 442 /// emitGlobalAddress - Emit the specified address to the code stream.
 443 ///
 444 void ARMCodeEmitter::emitGlobalAddress(const GlobalValue *GV, unsigned Reloc,
 445                                        bool MayNeedFarStub, bool Indirect,
 446                                        intptr_t ACPV) const {
 447   MachineRelocation MR = Indirect
 448     ? MachineRelocation::getIndirectSymbol(MCE.getCurrentPCOffset(), Reloc,
 449                                            const_cast<GlobalValue *>(GV),
 450                                            ACPV, MayNeedFarStub)
 451     : MachineRelocation::getGV(MCE.getCurrentPCOffset(), Reloc,
 452                                const_cast<GlobalValue *>(GV), ACPV,
 453                                MayNeedFarStub);
 454   MCE.addRelocation(MR);
 455 }
 456
 457 /// emitExternalSymbolAddress - Arrange for the address of an external symbol to
 458 /// be emitted to the current location in the function, and allow it to be PC
 459 /// relative.
 460 void ARMCodeEmitter::
 461 emitExternalSymbolAddress(const char *ES, unsigned Reloc) const {
 462   MCE.addRelocation(MachineRelocation::getExtSym(MCE.getCurrentPCOffset(),
 463                                                  Reloc, ES));
 464 }
 465
 466 /// emitConstPoolAddress - Arrange for the address of an constant pool
 467 /// to be emitted to the current location in the function, and allow it to be PC
 468 /// relative.
 469 void ARMCodeEmitter::emitConstPoolAddress(unsigned CPI, unsigned Reloc) const {
 470   // Tell JIT emitter we'll resolve the address.
 471   MCE.addRelocation(MachineRelocation::getConstPool(MCE.getCurrentPCOffset(),
 472                                                     Reloc, CPI, 0, true));
 473 }
 474
 475 /// emitJumpTableAddress - Arrange for the address of a jump table to
 476 /// be emitted to the current location in the function, and allow it to be PC
 477 /// relative.
 478 void ARMCodeEmitter::
 479 emitJumpTableAddress(unsigned JTIndex, unsigned Reloc) const {
 480   MCE.addRelocation(MachineRelocation::getJumpTable(MCE.getCurrentPCOffset(),
 481                                                     Reloc, JTIndex, 0, true));
 482 }
 483
 484 /// emitMachineBasicBlock - Emit the specified address basic block.
 485 void ARMCodeEmitter::emitMachineBasicBlock(MachineBasicBlock *BB,
 486                                            unsigned Reloc,
 487                                            intptr_t JTBase) const {
 488   MCE.addRelocation(MachineRelocation::getBB(MCE.getCurrentPCOffset(),
 489                                              Reloc, BB, JTBase));
 490 }
 491
 492 void ARMCodeEmitter::emitWordLE(unsigned Binary) {
 493   DEBUG(errs() << "  0x";
 494         errs().write_hex(Binary) << "\n");
 495   MCE.emitWordLE(Binary);
 496 }
 497
 498 void ARMCodeEmitter::emitDWordLE(uint64_t Binary) {
 499   DEBUG(errs() << "  0x";
 500         errs().write_hex(Binary) << "\n");
 501   MCE.emitDWordLE(Binary);
 502 }
 503
 504 void ARMCodeEmitter::emitInstruction(const MachineInstr &MI) {
 505   DEBUG(errs() << "JIT: " << (void*)MCE.getCurrentPCValue() << ":\t" << MI);
 506
 507   MCE.processDebugLoc(MI.getDebugLoc(), true);
 508
 509   ++NumEmitted;  // Keep track of the # of mi's emitted
 510   switch (MI.getDesc().TSFlags & ARMII::FormMask) {
 511   default: {
 512     llvm_unreachable("Unhandled instruction encoding format!");
 513     break;
 514   }
 515   case ARMII::MiscFrm:
 516     if (MI.getOpcode() == ARM::LEApcrelJT) {
 517       // Materialize jumptable address.
 518       emitLEApcrelJTInstruction(MI);
 519       break;
 520     }
 521     llvm_unreachable("Unhandled instruction encoding!");
 522     break;
 523   case ARMII::Pseudo:
 524     emitPseudoInstruction(MI);
 525     break;
 526   case ARMII::DPFrm:
 527   case ARMII::DPSoRegFrm:
 528     emitDataProcessingInstruction(MI);
 529     break;
 530   case ARMII::LdFrm:
 531   case ARMII::StFrm:
 532     emitLoadStoreInstruction(MI);
 533     break;
 534   case ARMII::LdMiscFrm:
 535   case ARMII::StMiscFrm:
 536     emitMiscLoadStoreInstruction(MI);
 537     break;
 538   case ARMII::LdStMulFrm:
 539     emitLoadStoreMultipleInstruction(MI);
 540     break;
 541   case ARMII::MulFrm:
 542     emitMulFrmInstruction(MI);
 543     break;
 544   case ARMII::ExtFrm:
 545     emitExtendInstruction(MI);
 546     break;
 547   case ARMII::ArithMiscFrm:
 548     emitMiscArithInstruction(MI);
 549     break;
 550   case ARMII::SatFrm:
 551     emitSaturateInstruction(MI);
 552     break;
 553   case ARMII::BrFrm:
 554     emitBranchInstruction(MI);
 555     break;
 556   case ARMII::BrMiscFrm:
 557     emitMiscBranchInstruction(MI);
 558     break;
 559   // VFP instructions.
 560   case ARMII::VFPUnaryFrm:
 561   case ARMII::VFPBinaryFrm:
 562     emitVFPArithInstruction(MI);
 563     break;
 564   case ARMII::VFPConv1Frm:
 565   case ARMII::VFPConv2Frm:
 566   case ARMII::VFPConv3Frm:
 567   case ARMII::VFPConv4Frm:
 568   case ARMII::VFPConv5Frm:
 569     emitVFPConversionInstruction(MI);
 570     break;
 571   case ARMII::VFPLdStFrm:
 572     emitVFPLoadStoreInstruction(MI);
 573     break;
 574   case ARMII::VFPLdStMulFrm:
 575     emitVFPLoadStoreMultipleInstruction(MI);
 576     break;
 577
 578   // NEON instructions.
 579   case ARMII::NGetLnFrm:
 580   case ARMII::NSetLnFrm:
 581     emitNEONLaneInstruction(MI);
 582     break;
 583   case ARMII::NDupFrm:
 584     emitNEONDupInstruction(MI);
 585     break;
 586   case ARMII::N1RegModImmFrm:
 587     emitNEON1RegModImmInstruction(MI);
 588     break;
 589   case ARMII::N2RegFrm:
 590     emitNEON2RegInstruction(MI);
 591     break;
 592   case ARMII::N3RegFrm:
 593     emitNEON3RegInstruction(MI);
 594     break;
 595   }
 596   MCE.processDebugLoc(MI.getDebugLoc(), false);
 597 }
 598
 599 void ARMCodeEmitter::emitConstPoolInstruction(const MachineInstr &MI) {
 600   unsigned CPI = MI.getOperand(0).getImm();       // CP instruction index.
 601   unsigned CPIndex = MI.getOperand(1).getIndex(); // Actual cp entry index.
 602   const MachineConstantPoolEntry &MCPE = (*MCPEs)[CPIndex];
 603
 604   // Remember the CONSTPOOL_ENTRY address for later relocation.
 605   JTI->addConstantPoolEntryAddr(CPI, MCE.getCurrentPCValue());
 606
 607   // Emit constpool island entry. In most cases, the actual values will be
 608   // resolved and relocated after code emission.
 609   if (MCPE.isMachineConstantPoolEntry()) {
 610     ARMConstantPoolValue *ACPV =
 611       static_cast<ARMConstantPoolValue*>(MCPE.Val.MachineCPVal);
 612
 613     DEBUG(errs() << "  ** ARM constant pool #" << CPI << " @ "
 614           << (void*)MCE.getCurrentPCValue() << " " << *ACPV << '\n');
 615
 616     assert(ACPV->isGlobalValue() && "unsupported constant pool value");
 617     const GlobalValue *GV = ACPV->getGV();
 618     if (GV) {
 619       Reloc::Model RelocM = TM.getRelocationModel();
 620       emitGlobalAddress(GV, ARM::reloc_arm_machine_cp_entry,
 621                         isa<Function>(GV),
 622                         Subtarget->GVIsIndirectSymbol(GV, RelocM),
 623                         (intptr_t)ACPV);
 624      } else  {
 625       emitExternalSymbolAddress(ACPV->getSymbol(), ARM::reloc_arm_absolute);
 626     }
 627     emitWordLE(0);
 628   } else {
 629     const Constant *CV = MCPE.Val.ConstVal;
 630
 631     DEBUG({
 632         errs() << "  ** Constant pool #" << CPI << " @ "
 633                << (void*)MCE.getCurrentPCValue() << " ";
 634         if (const Function *F = dyn_cast<Function>(CV))
 635           errs() << F->getName();
 636         else
 637           errs() << *CV;
 638         errs() << '\n';
 639       });
 640
 641     if (const GlobalValue *GV = dyn_cast<GlobalValue>(CV)) {
 642       emitGlobalAddress(GV, ARM::reloc_arm_absolute, isa<Function>(GV), false);
 643       emitWordLE(0);
 644     } else if (const ConstantInt *CI = dyn_cast<ConstantInt>(CV)) {
 645       uint32_t Val = uint32_t(*CI->getValue().getRawData());
 646       emitWordLE(Val);
 647     } else if (const ConstantFP *CFP = dyn_cast<ConstantFP>(CV)) {
 648       if (CFP->getType()->isFloatTy())
 649         emitWordLE(CFP->getValueAPF().bitcastToAPInt().getZExtValue());
 650       else if (CFP->getType()->isDoubleTy())
 651         emitDWordLE(CFP->getValueAPF().bitcastToAPInt().getZExtValue());
 652       else {
 653         llvm_unreachable("Unable to handle this constantpool entry!");
 654       }
 655     } else {
 656       llvm_unreachable("Unable to handle this constantpool entry!");
 657     }
 658   }
 659 }
 660
 661 void ARMCodeEmitter::emitMOVi32immInstruction(const MachineInstr &MI) {
 662   const MachineOperand &MO0 = MI.getOperand(0);
 663   const MachineOperand &MO1 = MI.getOperand(1);
 664
 665   // Emit the 'movw' instruction.
 666   unsigned Binary = 0x30 << 20;  // mov: Insts{27-20} = 0b00110000
 667
 668   unsigned Lo16 = getMovi32Value(MI, MO1, ARM::reloc_arm_movw) & 0xFFFF;
 669
 670   // Set the conditional execution predicate.
 671   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
 672
 673   // Encode Rd.
 674   Binary |= getMachineOpValue(MI, MO0) << ARMII::RegRdShift;
 675
 676   // Encode imm16 as imm4:imm12
 677   Binary |= Lo16 & 0xFFF; // Insts{11-0} = imm12
 678   Binary |= ((Lo16 >> 12) & 0xF) << 16; // Insts{19-16} = imm4
 679   emitWordLE(Binary);
 680
 681   unsigned Hi16 = getMovi32Value(MI, MO1, ARM::reloc_arm_movt) >> 16;
 682   // Emit the 'movt' instruction.
 683   Binary = 0x34 << 20; // movt: Insts{27-20} = 0b00110100
 684
 685   // Set the conditional execution predicate.
 686   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
 687
 688   // Encode Rd.
 689   Binary |= getMachineOpValue(MI, MO0) << ARMII::RegRdShift;
 690
 691   // Encode imm16 as imm4:imm1, same as movw above.
 692   Binary |= Hi16 & 0xFFF;
 693   Binary |= ((Hi16 >> 12) & 0xF) << 16;
 694   emitWordLE(Binary);
 695 }
 696
 697 void ARMCodeEmitter::emitMOVi2piecesInstruction(const MachineInstr &MI) {
 698   const MachineOperand &MO0 = MI.getOperand(0);
 699   const MachineOperand &MO1 = MI.getOperand(1);
 700   assert(MO1.isImm() && ARM_AM::isSOImmTwoPartVal(MO1.getImm()) &&
 701                                                   "Not a valid so_imm value!");
 702   unsigned V1 = ARM_AM::getSOImmTwoPartFirst(MO1.getImm());
 703   unsigned V2 = ARM_AM::getSOImmTwoPartSecond(MO1.getImm());
 704
 705   // Emit the 'mov' instruction.
 706   unsigned Binary = 0xd << 21;  // mov: Insts{24-21} = 0b1101
 707
 708   // Set the conditional execution predicate.
 709   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
 710
 711   // Encode Rd.
 712   Binary |= getMachineOpValue(MI, MO0) << ARMII::RegRdShift;
 713
 714   // Encode so_imm.
 715   // Set bit I(25) to identify this is the immediate form of <shifter_op>
 716   Binary |= 1 << ARMII::I_BitShift;
 717   Binary |= getMachineSoImmOpValue(V1);
 718   emitWordLE(Binary);
 719
 720   // Now the 'orr' instruction.
 721   Binary = 0xc << 21;  // orr: Insts{24-21} = 0b1100
 722
 723   // Set the conditional execution predicate.
 724   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
 725
 726   // Encode Rd.
 727   Binary |= getMachineOpValue(MI, MO0) << ARMII::RegRdShift;
 728
 729   // Encode Rn.
 730   Binary |= getMachineOpValue(MI, MO0) << ARMII::RegRnShift;
 731
 732   // Encode so_imm.
 733   // Set bit I(25) to identify this is the immediate form of <shifter_op>
 734   Binary |= 1 << ARMII::I_BitShift;
 735   Binary |= getMachineSoImmOpValue(V2);
 736   emitWordLE(Binary);
 737 }
 738
 739 void ARMCodeEmitter::emitLEApcrelJTInstruction(const MachineInstr &MI) {
 740   // It's basically add r, pc, (LJTI - $+8)
 741
 742   const TargetInstrDesc &TID = MI.getDesc();
 743
 744   // Emit the 'add' instruction.
 745   unsigned Binary = 0x4 << 21;  // add: Insts{24-21} = 0b0100
 746
 747   // Set the conditional execution predicate
 748   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
 749
 750   // Encode S bit if MI modifies CPSR.
 751   Binary |= getAddrModeSBit(MI, TID);
 752
 753   // Encode Rd.
 754   Binary |= getMachineOpValue(MI, 0) << ARMII::RegRdShift;
 755
 756   // Encode Rn which is PC.
 757   Binary |= getARMRegisterNumbering(ARM::PC) << ARMII::RegRnShift;
 758
 759   // Encode the displacement.
 760   Binary |= 1 << ARMII::I_BitShift;
 761   emitJumpTableAddress(MI.getOperand(1).getIndex(), ARM::reloc_arm_jt_base);
 762
 763   emitWordLE(Binary);
 764 }
 765
 766 void ARMCodeEmitter::emitPseudoMoveInstruction(const MachineInstr &MI) {
 767   unsigned Opcode = MI.getDesc().Opcode;
 768
 769   // Part of binary is determined by TableGn.
 770   unsigned Binary = getBinaryCodeForInstr(MI);
 771
 772   // Set the conditional execution predicate
 773   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
 774
 775   // Encode S bit if MI modifies CPSR.
 776   if (Opcode == ARM::MOVsrl_flag || Opcode == ARM::MOVsra_flag)
 777     Binary |= 1 << ARMII::S_BitShift;
 778
 779   // Encode register def if there is one.
 780   Binary |= getMachineOpValue(MI, 0) << ARMII::RegRdShift;
 781
 782   // Encode the shift operation.
 783   switch (Opcode) {
 784   default: break;
 785   case ARM::RRX:
 786     // rrx
 787     Binary |= 0x6 << 4;
 788     break;
 789   case ARM::MOVsrl_flag:
 790     // lsr #1
 791     Binary |= (0x2 << 4) | (1 << 7);
 792     break;
 793   case ARM::MOVsra_flag:
 794     // asr #1
 795     Binary |= (0x4 << 4) | (1 << 7);
 796     break;
 797   }
 798
 799   // Encode register Rm.
 800   Binary |= getMachineOpValue(MI, 1);
 801
 802   emitWordLE(Binary);
 803 }
 804
 805 void ARMCodeEmitter::addPCLabel(unsigned LabelID) {
 806   DEBUG(errs() << "  ** LPC" << LabelID << " @ "
 807         << (void*)MCE.getCurrentPCValue() << '\n');
 808   JTI->addPCLabelAddr(LabelID, MCE.getCurrentPCValue());
 809 }
 810
 811 void ARMCodeEmitter::emitPseudoInstruction(const MachineInstr &MI) {
 812   unsigned Opcode = MI.getDesc().Opcode;
 813   switch (Opcode) {
 814   default:
 815     llvm_unreachable("ARMCodeEmitter::emitPseudoInstruction");
 816   case ARM::BX_CALL:
 817   case ARM::BMOVPCRX_CALL:
 818   case ARM::BXr9_CALL:
 819   case ARM::BMOVPCRXr9_CALL: {
 820     // First emit mov lr, pc
 821     unsigned Binary = 0x01a0e00f;
 822     Binary |= II->getPredicate(&MI) << ARMII::CondShift;
 823     emitWordLE(Binary);
 824
 825     // and then emit the branch.
 826     emitMiscBranchInstruction(MI);
 827     break;
 828   }
 829   case TargetOpcode::INLINEASM: {
 830     // We allow inline assembler nodes with empty bodies - they can
 831     // implicitly define registers, which is ok for JIT.
 832     if (MI.getOperand(0).getSymbolName()[0]) {
 833       report_fatal_error("JIT does not support inline asm!");
 834     }
 835     break;
 836   }
 837   case TargetOpcode::PROLOG_LABEL:
 838   case TargetOpcode::EH_LABEL:
 839     MCE.emitLabel(MI.getOperand(0).getMCSymbol());
 840     break;
 841   case TargetOpcode::IMPLICIT_DEF:
 842   case TargetOpcode::KILL:
 843     // Do nothing.
 844     break;
 845   case ARM::CONSTPOOL_ENTRY:
 846     emitConstPoolInstruction(MI);
 847     break;
 848   case ARM::PICADD: {
 849     // Remember of the address of the PC label for relocation later.
 850     addPCLabel(MI.getOperand(2).getImm());
 851     // PICADD is just an add instruction that implicitly read pc.
 852     emitDataProcessingInstruction(MI, 0, ARM::PC);
 853     break;
 854   }
 855   case ARM::PICLDR:
 856   case ARM::PICLDRB:
 857   case ARM::PICSTR:
 858   case ARM::PICSTRB: {
 859     // Remember of the address of the PC label for relocation later.
 860     addPCLabel(MI.getOperand(2).getImm());
 861     // These are just load / store instructions that implicitly read pc.
 862     emitLoadStoreInstruction(MI, 0, ARM::PC);
 863     break;
 864   }
 865   case ARM::PICLDRH:
 866   case ARM::PICLDRSH:
 867   case ARM::PICLDRSB:
 868   case ARM::PICSTRH: {
 869     // Remember of the address of the PC label for relocation later.
 870     addPCLabel(MI.getOperand(2).getImm());
 871     // These are just load / store instructions that implicitly read pc.
 872     emitMiscLoadStoreInstruction(MI, ARM::PC);
 873     break;
 874   }
 875
 876   case ARM::MOVi32imm:
 877     // Two instructions to materialize a constant.
 878     if (Subtarget->hasV6T2Ops())
 879       emitMOVi32immInstruction(MI);
 880     else
 881       emitMOVi2piecesInstruction(MI);
 882     break;
 883
 884   case ARM::LEApcrelJT:
 885     // Materialize jumptable address.
 886     emitLEApcrelJTInstruction(MI);
 887     break;
 888   case ARM::RRX:
 889   case ARM::MOVsrl_flag:
 890   case ARM::MOVsra_flag:
 891     emitPseudoMoveInstruction(MI);
 892     break;
 893   }
 894 }
 895
 896 unsigned ARMCodeEmitter::getMachineSoRegOpValue(const MachineInstr &MI,
 897                                                 const TargetInstrDesc &TID,
 898                                                 const MachineOperand &MO,
 899                                                 unsigned OpIdx) {
 900   unsigned Binary = getMachineOpValue(MI, MO);
 901
 902   const MachineOperand &MO1 = MI.getOperand(OpIdx + 1);
 903   const MachineOperand &MO2 = MI.getOperand(OpIdx + 2);
 904   ARM_AM::ShiftOpc SOpc = ARM_AM::getSORegShOp(MO2.getImm());
 905
 906   // Encode the shift opcode.
 907   unsigned SBits = 0;
 908   unsigned Rs = MO1.getReg();
 909   if (Rs) {
 910     // Set shift operand (bit[7:4]).
 911     // LSL - 0001
 912     // LSR - 0011
 913     // ASR - 0101
 914     // ROR - 0111
 915     // RRX - 0110 and bit[11:8] clear.
 916     switch (SOpc) {
 917     default: llvm_unreachable("Unknown shift opc!");
 918     case ARM_AM::lsl: SBits = 0x1; break;
 919     case ARM_AM::lsr: SBits = 0x3; break;
 920     case ARM_AM::asr: SBits = 0x5; break;
 921     case ARM_AM::ror: SBits = 0x7; break;
 922     case ARM_AM::rrx: SBits = 0x6; break;
 923     }
 924   } else {
 925     // Set shift operand (bit[6:4]).
 926     // LSL - 000
 927     // LSR - 010
 928     // ASR - 100
 929     // ROR - 110
 930     switch (SOpc) {
 931     default: llvm_unreachable("Unknown shift opc!");
 932     case ARM_AM::lsl: SBits = 0x0; break;
 933     case ARM_AM::lsr: SBits = 0x2; break;
 934     case ARM_AM::asr: SBits = 0x4; break;
 935     case ARM_AM::ror: SBits = 0x6; break;
 936     }
 937   }
 938   Binary |= SBits << 4;
 939   if (SOpc == ARM_AM::rrx)
 940     return Binary;
 941
 942   // Encode the shift operation Rs or shift_imm (except rrx).
 943   if (Rs) {
 944     // Encode Rs bit[11:8].
 945     assert(ARM_AM::getSORegOffset(MO2.getImm()) == 0);
 946     return Binary | (getARMRegisterNumbering(Rs) << ARMII::RegRsShift);
 947   }
 948
 949   // Encode shift_imm bit[11:7].
 950   return Binary | ARM_AM::getSORegOffset(MO2.getImm()) << 7;
 951 }
 952
 953 unsigned ARMCodeEmitter::getMachineSoImmOpValue(unsigned SoImm) {
 954   int SoImmVal = ARM_AM::getSOImmVal(SoImm);
 955   assert(SoImmVal != -1 && "Not a valid so_imm value!");
 956
 957   // Encode rotate_imm.
 958   unsigned Binary = (ARM_AM::getSOImmValRot((unsigned)SoImmVal) >> 1)
 959     << ARMII::SoRotImmShift;
 960
 961   // Encode immed_8.
 962   Binary |= ARM_AM::getSOImmValImm((unsigned)SoImmVal);
 963   return Binary;
 964 }
 965
 966 unsigned ARMCodeEmitter::getAddrModeSBit(const MachineInstr &MI,
 967                                          const TargetInstrDesc &TID) const {
 968   for (unsigned i = MI.getNumOperands(), e = TID.getNumOperands(); i != e; --i){
 969     const MachineOperand &MO = MI.getOperand(i-1);
 970     if (MO.isReg() && MO.isDef() && MO.getReg() == ARM::CPSR)
 971       return 1 << ARMII::S_BitShift;
 972   }
 973   return 0;
 974 }
 975
 976 void ARMCodeEmitter::emitDataProcessingInstruction(const MachineInstr &MI,
 977                                                    unsigned ImplicitRd,
 978                                                    unsigned ImplicitRn) {
 979   const TargetInstrDesc &TID = MI.getDesc();
 980
 981   // Part of binary is determined by TableGn.
 982   unsigned Binary = getBinaryCodeForInstr(MI);
 983
 984   // Set the conditional execution predicate
 985   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
 986
 987   // Encode S bit if MI modifies CPSR.
 988   Binary |= getAddrModeSBit(MI, TID);
 989
 990   // Encode register def if there is one.
 991   unsigned NumDefs = TID.getNumDefs();
 992   unsigned OpIdx = 0;
 993   if (NumDefs)
 994     Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRdShift;
 995   else if (ImplicitRd)
 996     // Special handling for implicit use (e.g. PC).
 997     Binary |= (getARMRegisterNumbering(ImplicitRd) << ARMII::RegRdShift);
 998
 999   if (TID.Opcode == ARM::MOVi16) {
1000       // Get immediate from MI.
1001       unsigned Lo16 = getMovi32Value(MI, MI.getOperand(OpIdx),
1002                       ARM::reloc_arm_movw);
1003       // Encode imm which is the same as in emitMOVi32immInstruction().
1004       Binary |= Lo16 & 0xFFF;
1005       Binary |= ((Lo16 >> 12) & 0xF) << 16;
1006       emitWordLE(Binary);
1007       return;
1008   } else if(TID.Opcode == ARM::MOVTi16) {
1009       unsigned Hi16 = (getMovi32Value(MI, MI.getOperand(OpIdx),
1010                        ARM::reloc_arm_movt) >> 16);
1011       Binary |= Hi16 & 0xFFF;
1012       Binary |= ((Hi16 >> 12) & 0xF) << 16;
1013       emitWordLE(Binary);
1014       return;
1015   } else if ((TID.Opcode == ARM::BFC) || (TID.Opcode == ARM::BFI)) {
1016       uint32_t v = ~MI.getOperand(2).getImm();
1017       int32_t lsb = CountTrailingZeros_32(v);
1018       int32_t msb = (32 - CountLeadingZeros_32(v)) - 1;
1019       // Instr{20-16} = msb, Instr{11-7} = lsb
1020       Binary |= (msb & 0x1F) << 16;
1021       Binary |= (lsb & 0x1F) << 7;
1022       emitWordLE(Binary);
1023       return;
1024   } else if ((TID.Opcode == ARM::UBFX) || (TID.Opcode == ARM::SBFX)) {
1025       // Encode Rn in Instr{0-3}
1026       Binary |= getMachineOpValue(MI, OpIdx++);
1027
1028       uint32_t lsb = MI.getOperand(OpIdx++).getImm();
1029       uint32_t widthm1 = MI.getOperand(OpIdx++).getImm() - 1;
1030
1031       // Instr{20-16} = widthm1, Instr{11-7} = lsb
1032       Binary |= (widthm1 & 0x1F) << 16;
1033       Binary |= (lsb & 0x1F) << 7;
1034       emitWordLE(Binary);
1035       return;
1036   }
1037
1038   // If this is a two-address operand, skip it. e.g. MOVCCr operand 1.
1039   if (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1)
1040     ++OpIdx;
1041
1042   // Encode first non-shifter register operand if there is one.
1043   bool isUnary = TID.TSFlags & ARMII::UnaryDP;
1044   if (!isUnary) {
1045     if (ImplicitRn)
1046       // Special handling for implicit use (e.g. PC).
1047       Binary |= (getARMRegisterNumbering(ImplicitRn) << ARMII::RegRnShift);
1048     else {
1049       Binary |= getMachineOpValue(MI, OpIdx) << ARMII::RegRnShift;
1050       ++OpIdx;
1051     }
1052   }
1053
1054   // Encode shifter operand.
1055   const MachineOperand &MO = MI.getOperand(OpIdx);
1056   if ((TID.TSFlags & ARMII::FormMask) == ARMII::DPSoRegFrm) {
1057     // Encode SoReg.
1058     emitWordLE(Binary | getMachineSoRegOpValue(MI, TID, MO, OpIdx));
1059     return;
1060   }
1061
1062   if (MO.isReg()) {
1063     // Encode register Rm.
1064     emitWordLE(Binary | getARMRegisterNumbering(MO.getReg()));
1065     return;
1066   }
1067
1068   // Encode so_imm.
1069   Binary |= getMachineSoImmOpValue((unsigned)MO.getImm());
1070
1071   emitWordLE(Binary);
1072 }
1073
1074 void ARMCodeEmitter::emitLoadStoreInstruction(const MachineInstr &MI,
1075                                               unsigned ImplicitRd,
1076                                               unsigned ImplicitRn) {
1077   const TargetInstrDesc &TID = MI.getDesc();
1078   unsigned Form = TID.TSFlags & ARMII::FormMask;
1079   bool IsPrePost = (TID.TSFlags & ARMII::IndexModeMask) != 0;
1080
1081   // Part of binary is determined by TableGn.
1082   unsigned Binary = getBinaryCodeForInstr(MI);
1083
1084   // If this is an LDRi12, STRi12 or LDRcp, nothing more needs be done.
1085   if (MI.getOpcode() == ARM::LDRi12 || MI.getOpcode() == ARM::LDRcp ||
1086       MI.getOpcode() == ARM::STRi12) {
1087     emitWordLE(Binary);
1088     return;
1089   }
1090
1091   // Set the conditional execution predicate
1092   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1093
1094   unsigned OpIdx = 0;
1095
1096   // Operand 0 of a pre- and post-indexed store is the address base
1097   // writeback. Skip it.
1098   bool Skipped = false;
1099   if (IsPrePost && Form == ARMII::StFrm) {
1100     ++OpIdx;
1101     Skipped = true;
1102   }
1103
1104   // Set first operand
1105   if (ImplicitRd)
1106     // Special handling for implicit use (e.g. PC).
1107     Binary |= (getARMRegisterNumbering(ImplicitRd) << ARMII::RegRdShift);
1108   else
1109     Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRdShift;
1110
1111   // Set second operand
1112   if (ImplicitRn)
1113     // Special handling for implicit use (e.g. PC).
1114     Binary |= (getARMRegisterNumbering(ImplicitRn) << ARMII::RegRnShift);
1115   else
1116     Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRnShift;
1117
1118   // If this is a two-address operand, skip it. e.g. LDR_PRE.
1119   if (!Skipped && TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1)
1120     ++OpIdx;
1121
1122   const MachineOperand &MO2 = MI.getOperand(OpIdx);
1123   unsigned AM2Opc = (ImplicitRn == ARM::PC)
1124     ? 0 : MI.getOperand(OpIdx+1).getImm();
1125
1126   // Set bit U(23) according to sign of immed value (positive or negative).
1127   Binary |= ((ARM_AM::getAM2Op(AM2Opc) == ARM_AM::add ? 1 : 0) <<
1128              ARMII::U_BitShift);
1129   if (!MO2.getReg()) { // is immediate
1130     if (ARM_AM::getAM2Offset(AM2Opc))
1131       // Set the value of offset_12 field
1132       Binary |= ARM_AM::getAM2Offset(AM2Opc);
1133     emitWordLE(Binary);
1134     return;
1135   }
1136
1137   // Set bit I(25), because this is not in immediate encoding.
1138   Binary |= 1 << ARMII::I_BitShift;
1139   assert(TargetRegisterInfo::isPhysicalRegister(MO2.getReg()));
1140   // Set bit[3:0] to the corresponding Rm register
1141   Binary |= getARMRegisterNumbering(MO2.getReg());
1142
1143   // If this instr is in scaled register offset/index instruction, set
1144   // shift_immed(bit[11:7]) and shift(bit[6:5]) fields.
1145   if (unsigned ShImm = ARM_AM::getAM2Offset(AM2Opc)) {
1146     Binary |= getShiftOp(AM2Opc) << ARMII::ShiftImmShift;  // shift
1147     Binary |= ShImm              << ARMII::ShiftShift;     // shift_immed
1148   }
1149
1150   emitWordLE(Binary);
1151 }
1152
1153 void ARMCodeEmitter::emitMiscLoadStoreInstruction(const MachineInstr &MI,
1154                                                   unsigned ImplicitRn) {
1155   const TargetInstrDesc &TID = MI.getDesc();
1156   unsigned Form = TID.TSFlags & ARMII::FormMask;
1157   bool IsPrePost = (TID.TSFlags & ARMII::IndexModeMask) != 0;
1158
1159   // Part of binary is determined by TableGn.
1160   unsigned Binary = getBinaryCodeForInstr(MI);
1161
1162   // Set the conditional execution predicate
1163   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1164
1165   unsigned OpIdx = 0;
1166
1167   // Operand 0 of a pre- and post-indexed store is the address base
1168   // writeback. Skip it.
1169   bool Skipped = false;
1170   if (IsPrePost && Form == ARMII::StMiscFrm) {
1171     ++OpIdx;
1172     Skipped = true;
1173   }
1174
1175   // Set first operand
1176   Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRdShift;
1177
1178   // Skip LDRD and STRD's second operand.
1179   if (TID.Opcode == ARM::LDRD || TID.Opcode == ARM::STRD)
1180     ++OpIdx;
1181
1182   // Set second operand
1183   if (ImplicitRn)
1184     // Special handling for implicit use (e.g. PC).
1185     Binary |= (getARMRegisterNumbering(ImplicitRn) << ARMII::RegRnShift);
1186   else
1187     Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRnShift;
1188
1189   // If this is a two-address operand, skip it. e.g. LDRH_POST.
1190   if (!Skipped && TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1)
1191     ++OpIdx;
1192
1193   const MachineOperand &MO2 = MI.getOperand(OpIdx);
1194   unsigned AM3Opc = (ImplicitRn == ARM::PC)
1195     ? 0 : MI.getOperand(OpIdx+1).getImm();
1196
1197   // Set bit U(23) according to sign of immed value (positive or negative)
1198   Binary |= ((ARM_AM::getAM3Op(AM3Opc) == ARM_AM::add ? 1 : 0) <<
1199              ARMII::U_BitShift);
1200
1201   // If this instr is in register offset/index encoding, set bit[3:0]
1202   // to the corresponding Rm register.
1203   if (MO2.getReg()) {
1204     Binary |= getARMRegisterNumbering(MO2.getReg());
1205     emitWordLE(Binary);
1206     return;
1207   }
1208
1209   // This instr is in immediate offset/index encoding, set bit 22 to 1.
1210   Binary |= 1 << ARMII::AM3_I_BitShift;
1211   if (unsigned ImmOffs = ARM_AM::getAM3Offset(AM3Opc)) {
1212     // Set operands
1213     Binary |= (ImmOffs >> 4) << ARMII::ImmHiShift;  // immedH
1214     Binary |= (ImmOffs & 0xF);                      // immedL
1215   }
1216
1217   emitWordLE(Binary);
1218 }
1219
1220 static unsigned getAddrModeUPBits(unsigned Mode) {
1221   unsigned Binary = 0;
1222
1223   // Set addressing mode by modifying bits U(23) and P(24)
1224   // IA - Increment after  - bit U = 1 and bit P = 0
1225   // IB - Increment before - bit U = 1 and bit P = 1
1226   // DA - Decrement after  - bit U = 0 and bit P = 0
1227   // DB - Decrement before - bit U = 0 and bit P = 1
1228   switch (Mode) {
1229   default: llvm_unreachable("Unknown addressing sub-mode!");
1230   case ARM_AM::da:                                     break;
1231   case ARM_AM::db: Binary |= 0x1 << ARMII::P_BitShift; break;
1232   case ARM_AM::ia: Binary |= 0x1 << ARMII::U_BitShift; break;
1233   case ARM_AM::ib: Binary |= 0x3 << ARMII::U_BitShift; break;
1234   }
1235
1236   return Binary;
1237 }
1238
1239 void ARMCodeEmitter::emitLoadStoreMultipleInstruction(const MachineInstr &MI) {
1240   const TargetInstrDesc &TID = MI.getDesc();
1241   bool IsUpdating = (TID.TSFlags & ARMII::IndexModeMask) != 0;
1242
1243   // Part of binary is determined by TableGn.
1244   unsigned Binary = getBinaryCodeForInstr(MI);
1245
1246   // Set the conditional execution predicate
1247   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1248
1249   // Skip operand 0 of an instruction with base register update.
1250   unsigned OpIdx = 0;
1251   if (IsUpdating)
1252     ++OpIdx;
1253
1254   // Set base address operand
1255   Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRnShift;
1256
1257   // Set addressing mode by modifying bits U(23) and P(24)
1258   ARM_AM::AMSubMode Mode = ARM_AM::getLoadStoreMultipleSubMode(MI.getOpcode());
1259   Binary |= getAddrModeUPBits(ARM_AM::getAM4SubMode(Mode));
1260
1261   // Set bit W(21)
1262   if (IsUpdating)
1263     Binary |= 0x1 << ARMII::W_BitShift;
1264
1265   // Set registers
1266   for (unsigned i = OpIdx+2, e = MI.getNumOperands(); i != e; ++i) {
1267     const MachineOperand &MO = MI.getOperand(i);
1268     if (!MO.isReg() || MO.isImplicit())
1269       break;
1270     unsigned RegNum = getARMRegisterNumbering(MO.getReg());
1271     assert(TargetRegisterInfo::isPhysicalRegister(MO.getReg()) &&
1272            RegNum < 16);
1273     Binary |= 0x1 << RegNum;
1274   }
1275
1276   emitWordLE(Binary);
1277 }
1278
1279 void ARMCodeEmitter::emitMulFrmInstruction(const MachineInstr &MI) {
1280   const TargetInstrDesc &TID = MI.getDesc();
1281
1282   // Part of binary is determined by TableGn.
1283   unsigned Binary = getBinaryCodeForInstr(MI);
1284
1285   // Set the conditional execution predicate
1286   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1287
1288   // Encode S bit if MI modifies CPSR.
1289   Binary |= getAddrModeSBit(MI, TID);
1290
1291   // 32x32->64bit operations have two destination registers. The number
1292   // of register definitions will tell us if that's what we're dealing with.
1293   unsigned OpIdx = 0;
1294   if (TID.getNumDefs() == 2)
1295     Binary |= getMachineOpValue (MI, OpIdx++) << ARMII::RegRdLoShift;
1296
1297   // Encode Rd
1298   Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRdHiShift;
1299
1300   // Encode Rm
1301   Binary |= getMachineOpValue(MI, OpIdx++);
1302
1303   // Encode Rs
1304   Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRsShift;
1305
1306   // Many multiple instructions (e.g. MLA) have three src operands. Encode
1307   // it as Rn (for multiply, that's in the same offset as RdLo.
1308   if (TID.getNumOperands() > OpIdx &&
1309       !TID.OpInfo[OpIdx].isPredicate() &&
1310       !TID.OpInfo[OpIdx].isOptionalDef())
1311     Binary |= getMachineOpValue(MI, OpIdx) << ARMII::RegRdLoShift;
1312
1313   emitWordLE(Binary);
1314 }
1315
1316 void ARMCodeEmitter::emitExtendInstruction(const MachineInstr &MI) {
1317   const TargetInstrDesc &TID = MI.getDesc();
1318
1319   // Part of binary is determined by TableGn.
1320   unsigned Binary = getBinaryCodeForInstr(MI);
1321
1322   // Set the conditional execution predicate
1323   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1324
1325   unsigned OpIdx = 0;
1326
1327   // Encode Rd
1328   Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRdShift;
1329
1330   const MachineOperand &MO1 = MI.getOperand(OpIdx++);
1331   const MachineOperand &MO2 = MI.getOperand(OpIdx);
1332   if (MO2.isReg()) {
1333     // Two register operand form.
1334     // Encode Rn.
1335     Binary |= getMachineOpValue(MI, MO1) << ARMII::RegRnShift;
1336
1337     // Encode Rm.
1338     Binary |= getMachineOpValue(MI, MO2);
1339     ++OpIdx;
1340   } else {
1341     Binary |= getMachineOpValue(MI, MO1);
1342   }
1343
1344   // Encode rot imm (0, 8, 16, or 24) if it has a rotate immediate operand.
1345   if (MI.getOperand(OpIdx).isImm() &&
1346       !TID.OpInfo[OpIdx].isPredicate() &&
1347       !TID.OpInfo[OpIdx].isOptionalDef())
1348     Binary |= (getMachineOpValue(MI, OpIdx) / 8) << ARMII::ExtRotImmShift;
1349
1350   emitWordLE(Binary);
1351 }
1352
1353 void ARMCodeEmitter::emitMiscArithInstruction(const MachineInstr &MI) {
1354   const TargetInstrDesc &TID = MI.getDesc();
1355
1356   // Part of binary is determined by TableGn.
1357   unsigned Binary = getBinaryCodeForInstr(MI);
1358
1359   // Set the conditional execution predicate
1360   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1361
1362   unsigned OpIdx = 0;
1363
1364   // Encode Rd
1365   Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRdShift;
1366
1367   const MachineOperand &MO = MI.getOperand(OpIdx++);
1368   if (OpIdx == TID.getNumOperands() ||
1369       TID.OpInfo[OpIdx].isPredicate() ||
1370       TID.OpInfo[OpIdx].isOptionalDef()) {
1371     // Encode Rm and it's done.
1372     Binary |= getMachineOpValue(MI, MO);
1373     emitWordLE(Binary);
1374     return;
1375   }
1376
1377   // Encode Rn.
1378   Binary |= getMachineOpValue(MI, MO) << ARMII::RegRnShift;
1379
1380   // Encode Rm.
1381   Binary |= getMachineOpValue(MI, OpIdx++);
1382
1383   // Encode shift_imm.
1384   unsigned ShiftAmt = MI.getOperand(OpIdx).getImm();
1385   if (TID.Opcode == ARM::PKHTB) {
1386     assert(ShiftAmt != 0 && "PKHTB shift_imm is 0!");
1387     if (ShiftAmt == 32)
1388       ShiftAmt = 0;
1389   }
1390   assert(ShiftAmt < 32 && "shift_imm range is 0 to 31!");
1391   Binary |= ShiftAmt << ARMII::ShiftShift;
1392
1393   emitWordLE(Binary);
1394 }
1395
1396 void ARMCodeEmitter::emitSaturateInstruction(const MachineInstr &MI) {
1397   const TargetInstrDesc &TID = MI.getDesc();
1398
1399   // Part of binary is determined by TableGen.
1400   unsigned Binary = getBinaryCodeForInstr(MI);
1401
1402   // Set the conditional execution predicate
1403   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1404
1405   // Encode Rd
1406   Binary |= getMachineOpValue(MI, 0) << ARMII::RegRdShift;
1407
1408   // Encode saturate bit position.
1409   unsigned Pos = MI.getOperand(1).getImm();
1410   if (TID.Opcode == ARM::SSAT || TID.Opcode == ARM::SSAT16)
1411     Pos -= 1;
1412   assert((Pos < 16 || (Pos < 32 &&
1413                        TID.Opcode != ARM::SSAT16 &&
1414                        TID.Opcode != ARM::USAT16)) &&
1415          "saturate bit position out of range");
1416   Binary |= Pos << 16;
1417
1418   // Encode Rm
1419   Binary |= getMachineOpValue(MI, 2);
1420
1421   // Encode shift_imm.
1422   if (TID.getNumOperands() == 4) {
1423     unsigned ShiftOp = MI.getOperand(3).getImm();
1424     ARM_AM::ShiftOpc Opc = ARM_AM::getSORegShOp(ShiftOp);
1425     if (Opc == ARM_AM::asr)
1426       Binary |= (1 << 6);
1427     unsigned ShiftAmt = MI.getOperand(3).getImm();
1428     if (ShiftAmt == 32 && Opc == ARM_AM::asr)
1429       ShiftAmt = 0;
1430     assert(ShiftAmt < 32 && "shift_imm range is 0 to 31!");
1431     Binary |= ShiftAmt << ARMII::ShiftShift;
1432   }
1433
1434   emitWordLE(Binary);
1435 }
1436
1437 void ARMCodeEmitter::emitBranchInstruction(const MachineInstr &MI) {
1438   const TargetInstrDesc &TID = MI.getDesc();
1439
1440   if (TID.Opcode == ARM::TPsoft) {
1441     llvm_unreachable("ARM::TPsoft FIXME"); // FIXME
1442   }
1443
1444   // Part of binary is determined by TableGn.
1445   unsigned Binary = getBinaryCodeForInstr(MI);
1446
1447   // Set the conditional execution predicate
1448   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1449
1450   // Set signed_immed_24 field
1451   Binary |= getMachineOpValue(MI, 0);
1452
1453   emitWordLE(Binary);
1454 }
1455
1456 void ARMCodeEmitter::emitInlineJumpTable(unsigned JTIndex) {
1457   // Remember the base address of the inline jump table.
1458   uintptr_t JTBase = MCE.getCurrentPCValue();
1459   JTI->addJumpTableBaseAddr(JTIndex, JTBase);
1460   DEBUG(errs() << "  ** Jump Table #" << JTIndex << " @ " << (void*)JTBase
1461                << '\n');
1462
1463   // Now emit the jump table entries.
1464   const std::vector<MachineBasicBlock*> &MBBs = (*MJTEs)[JTIndex].MBBs;
1465   for (unsigned i = 0, e = MBBs.size(); i != e; ++i) {
1466     if (IsPIC)
1467       // DestBB address - JT base.
1468       emitMachineBasicBlock(MBBs[i], ARM::reloc_arm_pic_jt, JTBase);
1469     else
1470       // Absolute DestBB address.
1471       emitMachineBasicBlock(MBBs[i], ARM::reloc_arm_absolute);
1472     emitWordLE(0);
1473   }
1474 }
1475
1476 void ARMCodeEmitter::emitMiscBranchInstruction(const MachineInstr &MI) {
1477   const TargetInstrDesc &TID = MI.getDesc();
1478
1479   // Handle jump tables.
1480   if (TID.Opcode == ARM::BR_JTr || TID.Opcode == ARM::BR_JTadd) {
1481     // First emit a ldr pc, [] instruction.
1482     emitDataProcessingInstruction(MI, ARM::PC);
1483
1484     // Then emit the inline jump table.
1485     unsigned JTIndex =
1486       (TID.Opcode == ARM::BR_JTr)
1487       ? MI.getOperand(1).getIndex() : MI.getOperand(2).getIndex();
1488     emitInlineJumpTable(JTIndex);
1489     return;
1490   } else if (TID.Opcode == ARM::BR_JTm) {
1491     // First emit a ldr pc, [] instruction.
1492     emitLoadStoreInstruction(MI, ARM::PC);
1493
1494     // Then emit the inline jump table.
1495     emitInlineJumpTable(MI.getOperand(3).getIndex());
1496     return;
1497   }
1498
1499   // Part of binary is determined by TableGn.
1500   unsigned Binary = getBinaryCodeForInstr(MI);
1501
1502   // Set the conditional execution predicate
1503   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1504
1505   if (TID.Opcode == ARM::BX_RET || TID.Opcode == ARM::MOVPCLR)
1506     // The return register is LR.
1507     Binary |= getARMRegisterNumbering(ARM::LR);
1508   else
1509     // otherwise, set the return register
1510     Binary |= getMachineOpValue(MI, 0);
1511
1512   emitWordLE(Binary);
1513 }
1514
1515 static unsigned encodeVFPRd(const MachineInstr &MI, unsigned OpIdx) {
1516   unsigned RegD = MI.getOperand(OpIdx).getReg();
1517   unsigned Binary = 0;
1518   bool isSPVFP = ARM::SPRRegisterClass->contains(RegD);
1519   RegD = getARMRegisterNumbering(RegD);
1520   if (!isSPVFP)
1521     Binary |=   RegD               << ARMII::RegRdShift;
1522   else {
1523     Binary |= ((RegD & 0x1E) >> 1) << ARMII::RegRdShift;
1524     Binary |=  (RegD & 0x01)       << ARMII::D_BitShift;
1525   }
1526   return Binary;
1527 }
1528
1529 static unsigned encodeVFPRn(const MachineInstr &MI, unsigned OpIdx) {
1530   unsigned RegN = MI.getOperand(OpIdx).getReg();
1531   unsigned Binary = 0;
1532   bool isSPVFP = ARM::SPRRegisterClass->contains(RegN);
1533   RegN = getARMRegisterNumbering(RegN);
1534   if (!isSPVFP)
1535     Binary |=   RegN               << ARMII::RegRnShift;
1536   else {
1537     Binary |= ((RegN & 0x1E) >> 1) << ARMII::RegRnShift;
1538     Binary |=  (RegN & 0x01)       << ARMII::N_BitShift;
1539   }
1540   return Binary;
1541 }
1542
1543 static unsigned encodeVFPRm(const MachineInstr &MI, unsigned OpIdx) {
1544   unsigned RegM = MI.getOperand(OpIdx).getReg();
1545   unsigned Binary = 0;
1546   bool isSPVFP = ARM::SPRRegisterClass->contains(RegM);
1547   RegM = getARMRegisterNumbering(RegM);
1548   if (!isSPVFP)
1549     Binary |=   RegM;
1550   else {
1551     Binary |= ((RegM & 0x1E) >> 1);
1552     Binary |=  (RegM & 0x01)       << ARMII::M_BitShift;
1553   }
1554   return Binary;
1555 }
1556
1557 void ARMCodeEmitter::emitVFPArithInstruction(const MachineInstr &MI) {
1558   const TargetInstrDesc &TID = MI.getDesc();
1559
1560   // Part of binary is determined by TableGn.
1561   unsigned Binary = getBinaryCodeForInstr(MI);
1562
1563   // Set the conditional execution predicate
1564   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1565
1566   unsigned OpIdx = 0;
1567   assert((Binary & ARMII::D_BitShift) == 0 &&
1568          (Binary & ARMII::N_BitShift) == 0 &&
1569          (Binary & ARMII::M_BitShift) == 0 && "VFP encoding bug!");
1570
1571   // Encode Dd / Sd.
1572   Binary |= encodeVFPRd(MI, OpIdx++);
1573
1574   // If this is a two-address operand, skip it, e.g. FMACD.
1575   if (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1)
1576     ++OpIdx;
1577
1578   // Encode Dn / Sn.
1579   if ((TID.TSFlags & ARMII::FormMask) == ARMII::VFPBinaryFrm)
1580     Binary |= encodeVFPRn(MI, OpIdx++);
1581
1582   if (OpIdx == TID.getNumOperands() ||
1583       TID.OpInfo[OpIdx].isPredicate() ||
1584       TID.OpInfo[OpIdx].isOptionalDef()) {
1585     // FCMPEZD etc. has only one operand.
1586     emitWordLE(Binary);
1587     return;
1588   }
1589
1590   // Encode Dm / Sm.
1591   Binary |= encodeVFPRm(MI, OpIdx);
1592
1593   emitWordLE(Binary);
1594 }
1595
1596 void ARMCodeEmitter::emitVFPConversionInstruction(const MachineInstr &MI) {
1597   const TargetInstrDesc &TID = MI.getDesc();
1598   unsigned Form = TID.TSFlags & ARMII::FormMask;
1599
1600   // Part of binary is determined by TableGn.
1601   unsigned Binary = getBinaryCodeForInstr(MI);
1602
1603   // Set the conditional execution predicate
1604   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1605
1606   switch (Form) {
1607   default: break;
1608   case ARMII::VFPConv1Frm:
1609   case ARMII::VFPConv2Frm:
1610   case ARMII::VFPConv3Frm:
1611     // Encode Dd / Sd.
1612     Binary |= encodeVFPRd(MI, 0);
1613     break;
1614   case ARMII::VFPConv4Frm:
1615     // Encode Dn / Sn.
1616     Binary |= encodeVFPRn(MI, 0);
1617     break;
1618   case ARMII::VFPConv5Frm:
1619     // Encode Dm / Sm.
1620     Binary |= encodeVFPRm(MI, 0);
1621     break;
1622   }
1623
1624   switch (Form) {
1625   default: break;
1626   case ARMII::VFPConv1Frm:
1627     // Encode Dm / Sm.
1628     Binary |= encodeVFPRm(MI, 1);
1629     break;
1630   case ARMII::VFPConv2Frm:
1631   case ARMII::VFPConv3Frm:
1632     // Encode Dn / Sn.
1633     Binary |= encodeVFPRn(MI, 1);
1634     break;
1635   case ARMII::VFPConv4Frm:
1636   case ARMII::VFPConv5Frm:
1637     // Encode Dd / Sd.
1638     Binary |= encodeVFPRd(MI, 1);
1639     break;
1640   }
1641
1642   if (Form == ARMII::VFPConv5Frm)
1643     // Encode Dn / Sn.
1644     Binary |= encodeVFPRn(MI, 2);
1645   else if (Form == ARMII::VFPConv3Frm)
1646     // Encode Dm / Sm.
1647     Binary |= encodeVFPRm(MI, 2);
1648
1649   emitWordLE(Binary);
1650 }
1651
1652 void ARMCodeEmitter::emitVFPLoadStoreInstruction(const MachineInstr &MI) {
1653   // Part of binary is determined by TableGn.
1654   unsigned Binary = getBinaryCodeForInstr(MI);
1655
1656   // Set the conditional execution predicate
1657   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1658
1659   unsigned OpIdx = 0;
1660
1661   // Encode Dd / Sd.
1662   Binary |= encodeVFPRd(MI, OpIdx++);
1663
1664   // Encode address base.
1665   const MachineOperand &Base = MI.getOperand(OpIdx++);
1666   Binary |= getMachineOpValue(MI, Base) << ARMII::RegRnShift;
1667
1668   // If there is a non-zero immediate offset, encode it.
1669   if (Base.isReg()) {
1670     const MachineOperand &Offset = MI.getOperand(OpIdx);
1671     if (unsigned ImmOffs = ARM_AM::getAM5Offset(Offset.getImm())) {
1672       if (ARM_AM::getAM5Op(Offset.getImm()) == ARM_AM::add)
1673         Binary |= 1 << ARMII::U_BitShift;
1674       Binary |= ImmOffs;
1675       emitWordLE(Binary);
1676       return;
1677     }
1678   }
1679
1680   // If immediate offset is omitted, default to +0.
1681   Binary |= 1 << ARMII::U_BitShift;
1682
1683   emitWordLE(Binary);
1684 }
1685
1686 void
1687 ARMCodeEmitter::emitVFPLoadStoreMultipleInstruction(const MachineInstr &MI) {
1688   const TargetInstrDesc &TID = MI.getDesc();
1689   bool IsUpdating = (TID.TSFlags & ARMII::IndexModeMask) != 0;
1690
1691   // Part of binary is determined by TableGn.
1692   unsigned Binary = getBinaryCodeForInstr(MI);
1693
1694   // Set the conditional execution predicate
1695   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1696
1697   // Skip operand 0 of an instruction with base register update.
1698   unsigned OpIdx = 0;
1699   if (IsUpdating)
1700     ++OpIdx;
1701
1702   // Set base address operand
1703   Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRnShift;
1704
1705   // Set addressing mode by modifying bits U(23) and P(24)
1706   ARM_AM::AMSubMode Mode = ARM_AM::getLoadStoreMultipleSubMode(MI.getOpcode());
1707   Binary |= getAddrModeUPBits(ARM_AM::getAM4SubMode(Mode));
1708
1709   // Set bit W(21)
1710   if (IsUpdating)
1711     Binary |= 0x1 << ARMII::W_BitShift;
1712
1713   // First register is encoded in Dd.
1714   Binary |= encodeVFPRd(MI, OpIdx+2);
1715
1716   // Count the number of registers.
1717   unsigned NumRegs = 1;
1718   for (unsigned i = OpIdx+3, e = MI.getNumOperands(); i != e; ++i) {
1719     const MachineOperand &MO = MI.getOperand(i);
1720     if (!MO.isReg() || MO.isImplicit())
1721       break;
1722     ++NumRegs;
1723   }
1724   // Bit 8 will be set if <list> is consecutive 64-bit registers (e.g., D0)
1725   // Otherwise, it will be 0, in the case of 32-bit registers.
1726   if(Binary & 0x100)
1727     Binary |= NumRegs * 2;
1728   else
1729     Binary |= NumRegs;
1730
1731   emitWordLE(Binary);
1732 }
1733
1734 static unsigned encodeNEONRd(const MachineInstr &MI, unsigned OpIdx) {
1735   unsigned RegD = MI.getOperand(OpIdx).getReg();
1736   unsigned Binary = 0;
1737   RegD = getARMRegisterNumbering(RegD);
1738   Binary |= (RegD & 0xf) << ARMII::RegRdShift;
1739   Binary |= ((RegD >> 4) & 1) << ARMII::D_BitShift;
1740   return Binary;
1741 }
1742
1743 static unsigned encodeNEONRn(const MachineInstr &MI, unsigned OpIdx) {
1744   unsigned RegN = MI.getOperand(OpIdx).getReg();
1745   unsigned Binary = 0;
1746   RegN = getARMRegisterNumbering(RegN);
1747   Binary |= (RegN & 0xf) << ARMII::RegRnShift;
1748   Binary |= ((RegN >> 4) & 1) << ARMII::N_BitShift;
1749   return Binary;
1750 }
1751
1752 static unsigned encodeNEONRm(const MachineInstr &MI, unsigned OpIdx) {
1753   unsigned RegM = MI.getOperand(OpIdx).getReg();
1754   unsigned Binary = 0;
1755   RegM = getARMRegisterNumbering(RegM);
1756   Binary |= (RegM & 0xf);
1757   Binary |= ((RegM >> 4) & 1) << ARMII::M_BitShift;
1758   return Binary;
1759 }
1760
1761 /// convertNEONDataProcToThumb - Convert the ARM mode encoding for a NEON
1762 /// data-processing instruction to the corresponding Thumb encoding.
1763 static unsigned convertNEONDataProcToThumb(unsigned Binary) {
1764   assert((Binary & 0xfe000000) == 0xf2000000 &&
1765          "not an ARM NEON data-processing instruction");
1766   unsigned UBit = (Binary >> 24) & 1;
1767   return 0xef000000 | (UBit << 28) | (Binary & 0xffffff);
1768 }
1769
1770 void ARMCodeEmitter::emitNEONLaneInstruction(const MachineInstr &MI) {
1771   unsigned Binary = getBinaryCodeForInstr(MI);
1772
1773   unsigned RegTOpIdx, RegNOpIdx, LnOpIdx;
1774   const TargetInstrDesc &TID = MI.getDesc();
1775   if ((TID.TSFlags & ARMII::FormMask) == ARMII::NGetLnFrm) {
1776     RegTOpIdx = 0;
1777     RegNOpIdx = 1;
1778     LnOpIdx = 2;
1779   } else { // ARMII::NSetLnFrm
1780     RegTOpIdx = 2;
1781     RegNOpIdx = 0;
1782     LnOpIdx = 3;
1783   }
1784
1785   // Set the conditional execution predicate
1786   Binary |= (IsThumb ? ARMCC::AL : II->getPredicate(&MI)) << ARMII::CondShift;
1787
1788   unsigned RegT = MI.getOperand(RegTOpIdx).getReg();
1789   RegT = getARMRegisterNumbering(RegT);
1790   Binary |= (RegT << ARMII::RegRdShift);
1791   Binary |= encodeNEONRn(MI, RegNOpIdx);
1792
1793   unsigned LaneShift;
1794   if ((Binary & (1 << 22)) != 0)
1795     LaneShift = 0; // 8-bit elements
1796   else if ((Binary & (1 << 5)) != 0)
1797     LaneShift = 1; // 16-bit elements
1798   else
1799     LaneShift = 2; // 32-bit elements
1800
1801   unsigned Lane = MI.getOperand(LnOpIdx).getImm() << LaneShift;
1802   unsigned Opc1 = Lane >> 2;
1803   unsigned Opc2 = Lane & 3;
1804   assert((Opc1 & 3) == 0 && "out-of-range lane number operand");
1805   Binary |= (Opc1 << 21);
1806   Binary |= (Opc2 << 5);
1807
1808   emitWordLE(Binary);
1809 }
1810
1811 void ARMCodeEmitter::emitNEONDupInstruction(const MachineInstr &MI) {
1812   unsigned Binary = getBinaryCodeForInstr(MI);
1813
1814   // Set the conditional execution predicate
1815   Binary |= (IsThumb ? ARMCC::AL : II->getPredicate(&MI)) << ARMII::CondShift;
1816
1817   unsigned RegT = MI.getOperand(1).getReg();
1818   RegT = getARMRegisterNumbering(RegT);
1819   Binary |= (RegT << ARMII::RegRdShift);
1820   Binary |= encodeNEONRn(MI, 0);
1821   emitWordLE(Binary);
1822 }
1823
1824 void ARMCodeEmitter::emitNEON1RegModImmInstruction(const MachineInstr &MI) {
1825   unsigned Binary = getBinaryCodeForInstr(MI);
1826   // Destination register is encoded in Dd.
1827   Binary |= encodeNEONRd(MI, 0);
1828   // Immediate fields: Op, Cmode, I, Imm3, Imm4
1829   unsigned Imm = MI.getOperand(1).getImm();
1830   unsigned Op = (Imm >> 12) & 1;
1831   unsigned Cmode = (Imm >> 8) & 0xf;
1832   unsigned I = (Imm >> 7) & 1;
1833   unsigned Imm3 = (Imm >> 4) & 0x7;
1834   unsigned Imm4 = Imm & 0xf;
1835   Binary |= (I << 24) | (Imm3 << 16) | (Cmode << 8) | (Op << 5) | Imm4;
1836   if (IsThumb)
1837     Binary = convertNEONDataProcToThumb(Binary);
1838   emitWordLE(Binary);
1839 }
1840
1841 void ARMCodeEmitter::emitNEON2RegInstruction(const MachineInstr &MI) {
1842   const TargetInstrDesc &TID = MI.getDesc();
1843   unsigned Binary = getBinaryCodeForInstr(MI);
1844   // Destination register is encoded in Dd; source register in Dm.
1845   unsigned OpIdx = 0;
1846   Binary |= encodeNEONRd(MI, OpIdx++);
1847   if (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1)
1848     ++OpIdx;
1849   Binary |= encodeNEONRm(MI, OpIdx);
1850   if (IsThumb)
1851     Binary = convertNEONDataProcToThumb(Binary);
1852   // FIXME: This does not handle VDUPfdf or VDUPfqf.
1853   emitWordLE(Binary);
1854 }
1855
1856 void ARMCodeEmitter::emitNEON3RegInstruction(const MachineInstr &MI) {
1857   const TargetInstrDesc &TID = MI.getDesc();
1858   unsigned Binary = getBinaryCodeForInstr(MI);
1859   // Destination register is encoded in Dd; source registers in Dn and Dm.
1860   unsigned OpIdx = 0;
1861   Binary |= encodeNEONRd(MI, OpIdx++);
1862   if (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1)
1863     ++OpIdx;
1864   Binary |= encodeNEONRn(MI, OpIdx++);
1865   if (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1)
1866     ++OpIdx;
1867   Binary |= encodeNEONRm(MI, OpIdx);
1868   if (IsThumb)
1869     Binary = convertNEONDataProcToThumb(Binary);
1870   // FIXME: This does not handle VMOVDneon or VMOVQ.
1871   emitWordLE(Binary);
1872 }
1873
1874 #include "ARMGenCodeEmitter.inc"