lib/Target/ARM/ARMCodeEmitter.cpp

   1 //===-- ARM/ARMCodeEmitter.cpp - Convert ARM code to machine code ---------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the pass that transforms the ARM machine instructions into
  11 // relocatable machine code.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #define DEBUG_TYPE "jit"
  16 #include "ARM.h"
  17 #include "ARMAddressingModes.h"
  18 #include "ARMConstantPoolValue.h"
  19 #include "ARMInstrInfo.h"
  20 #include "ARMRelocations.h"
  21 #include "ARMSubtarget.h"
  22 #include "ARMTargetMachine.h"
  23 #include "llvm/Constants.h"
  24 #include "llvm/DerivedTypes.h"
  25 #include "llvm/Function.h"
  26 #include "llvm/PassManager.h"
  27 #include "llvm/CodeGen/MachineCodeEmitter.h"
  28 #include "llvm/CodeGen/JITCodeEmitter.h"
  29 #include "llvm/CodeGen/ObjectCodeEmitter.h"
  30 #include "llvm/CodeGen/MachineConstantPool.h"
  31 #include "llvm/CodeGen/MachineFunctionPass.h"
  32 #include "llvm/CodeGen/MachineInstr.h"
  33 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  34 #include "llvm/CodeGen/MachineModuleInfo.h"
  35 #include "llvm/CodeGen/Passes.h"
  36 #include "llvm/ADT/Statistic.h"
  37 #include "llvm/Support/Debug.h"
  38 #include "llvm/Support/ErrorHandling.h"
  39 #include "llvm/Support/raw_ostream.h"
  40 #ifndef NDEBUG
  41 #include <iomanip>
  42 #endif
  43 using namespace llvm;
  44
  45 STATISTIC(NumEmitted, "Number of machine instructions emitted");
  46
  47 namespace {
  48
  49   class ARMCodeEmitter {
  50   public:
  51     /// getBinaryCodeForInstr - This function, generated by the
  52     /// CodeEmitterGenerator using TableGen, produces the binary encoding for
  53     /// machine instructions.
  54     unsigned getBinaryCodeForInstr(const MachineInstr &MI);
  55   };
  56
  57   template<class CodeEmitter>
  58   class Emitter : public MachineFunctionPass, public ARMCodeEmitter {
  59     ARMJITInfo                *JTI;
  60     const ARMInstrInfo        *II;
  61     const TargetData          *TD;
  62     const ARMSubtarget        *Subtarget;
  63     TargetMachine             &TM;
  64     CodeEmitter               &MCE;
  65     const std::vector<MachineConstantPoolEntry> *MCPEs;
  66     const std::vector<MachineJumpTableEntry> *MJTEs;
  67     bool IsPIC;
  68
  69     void getAnalysisUsage(AnalysisUsage &AU) const {
  70       AU.addRequired<MachineModuleInfo>();
  71       MachineFunctionPass::getAnalysisUsage(AU);
  72     }
  73
  74   public:
  75     static char ID;
  76     explicit Emitter(TargetMachine &tm, CodeEmitter &mce)
  77       : MachineFunctionPass(&ID), JTI(0), II(0), TD(0), TM(tm),
  78       MCE(mce), MCPEs(0), MJTEs(0),
  79       IsPIC(TM.getRelocationModel() == Reloc::PIC_) {}
  80     Emitter(TargetMachine &tm, CodeEmitter &mce,
  81             const ARMInstrInfo &ii, const TargetData &td)
  82       : MachineFunctionPass(&ID), JTI(0), II(&ii), TD(&td), TM(tm),
  83       MCE(mce), MCPEs(0), MJTEs(0),
  84       IsPIC(TM.getRelocationModel() == Reloc::PIC_) {}
  85
  86     bool runOnMachineFunction(MachineFunction &MF);
  87
  88     virtual const char *getPassName() const {
  89       return "ARM Machine Code Emitter";
  90     }
  91
  92     void emitInstruction(const MachineInstr &MI);
  93
  94   private:
  95
  96     void emitWordLE(unsigned Binary);
  97
  98     void emitDWordLE(uint64_t Binary);
  99
 100     void emitConstPoolInstruction(const MachineInstr &MI);
 101
 102     void emitMOVi2piecesInstruction(const MachineInstr &MI);
 103
 104     void emitLEApcrelJTInstruction(const MachineInstr &MI);
 105
 106     void emitPseudoMoveInstruction(const MachineInstr &MI);
 107
 108     void addPCLabel(unsigned LabelID);
 109
 110     void emitPseudoInstruction(const MachineInstr &MI);
 111
 112     unsigned getMachineSoRegOpValue(const MachineInstr &MI,
 113                                     const TargetInstrDesc &TID,
 114                                     const MachineOperand &MO,
 115                                     unsigned OpIdx);
 116
 117     unsigned getMachineSoImmOpValue(unsigned SoImm);
 118
 119     unsigned getAddrModeSBit(const MachineInstr &MI,
 120                              const TargetInstrDesc &TID) const;
 121
 122     void emitDataProcessingInstruction(const MachineInstr &MI,
 123                                        unsigned ImplicitRd = 0,
 124                                        unsigned ImplicitRn = 0);
 125
 126     void emitLoadStoreInstruction(const MachineInstr &MI,
 127                                   unsigned ImplicitRd = 0,
 128                                   unsigned ImplicitRn = 0);
 129
 130     void emitMiscLoadStoreInstruction(const MachineInstr &MI,
 131                                       unsigned ImplicitRn = 0);
 132
 133     void emitLoadStoreMultipleInstruction(const MachineInstr &MI);
 134
 135     void emitMulFrmInstruction(const MachineInstr &MI);
 136
 137     void emitExtendInstruction(const MachineInstr &MI);
 138
 139     void emitMiscArithInstruction(const MachineInstr &MI);
 140
 141     void emitBranchInstruction(const MachineInstr &MI);
 142
 143     void emitInlineJumpTable(unsigned JTIndex);
 144
 145     void emitMiscBranchInstruction(const MachineInstr &MI);
 146
 147     void emitVFPArithInstruction(const MachineInstr &MI);
 148
 149     void emitVFPConversionInstruction(const MachineInstr &MI);
 150
 151     void emitVFPLoadStoreInstruction(const MachineInstr &MI);
 152
 153     void emitVFPLoadStoreMultipleInstruction(const MachineInstr &MI);
 154
 155     void emitMiscInstruction(const MachineInstr &MI);
 156
 157     /// getMachineOpValue - Return binary encoding of operand. If the machine
 158     /// operand requires relocation, record the relocation and return zero.
 159     unsigned getMachineOpValue(const MachineInstr &MI,const MachineOperand &MO);
 160     unsigned getMachineOpValue(const MachineInstr &MI, unsigned OpIdx) {
 161       return getMachineOpValue(MI, MI.getOperand(OpIdx));
 162     }
 163
 164     /// getShiftOp - Return the shift opcode (bit[6:5]) of the immediate value.
 165     ///
 166     unsigned getShiftOp(unsigned Imm) const ;
 167
 168     /// Routines that handle operands which add machine relocations which are
 169     /// fixed up by the relocation stage.
 170     void emitGlobalAddress(GlobalValue *GV, unsigned Reloc,
 171                            bool MayNeedFarStub,  bool Indirect,
 172                            intptr_t ACPV = 0);
 173     void emitExternalSymbolAddress(const char *ES, unsigned Reloc);
 174     void emitConstPoolAddress(unsigned CPI, unsigned Reloc);
 175     void emitJumpTableAddress(unsigned JTIndex, unsigned Reloc);
 176     void emitMachineBasicBlock(MachineBasicBlock *BB, unsigned Reloc,
 177                                intptr_t JTBase = 0);
 178   };
 179   template <class CodeEmitter>
 180   char Emitter<CodeEmitter>::ID = 0;
 181 }
 182
 183 /// createARMCodeEmitterPass - Return a pass that emits the collected ARM code
 184 /// to the specified MCE object.
 185
 186 FunctionPass *llvm::createARMCodeEmitterPass(ARMBaseTargetMachine &TM,
 187                                              MachineCodeEmitter &MCE) {
 188   return new Emitter<MachineCodeEmitter>(TM, MCE);
 189 }
 190 FunctionPass *llvm::createARMJITCodeEmitterPass(ARMBaseTargetMachine &TM,
 191                                                 JITCodeEmitter &JCE) {
 192   return new Emitter<JITCodeEmitter>(TM, JCE);
 193 }
 194 FunctionPass *llvm::createARMObjectCodeEmitterPass(ARMBaseTargetMachine &TM,
 195                                                    ObjectCodeEmitter &OCE) {
 196   return new Emitter<ObjectCodeEmitter>(TM, OCE);
 197 }
 198
 199 template<class CodeEmitter>
 200 bool Emitter<CodeEmitter>::runOnMachineFunction(MachineFunction &MF) {
 201   assert((MF.getTarget().getRelocationModel() != Reloc::Default ||
 202           MF.getTarget().getRelocationModel() != Reloc::Static) &&
 203          "JIT relocation model must be set to static or default!");
 204   JTI = ((ARMTargetMachine&)MF.getTarget()).getJITInfo();
 205   II = ((ARMTargetMachine&)MF.getTarget()).getInstrInfo();
 206   TD = ((ARMTargetMachine&)MF.getTarget()).getTargetData();
 207   Subtarget = &TM.getSubtarget<ARMSubtarget>();
 208   MCPEs = &MF.getConstantPool()->getConstants();
 209   MJTEs = &MF.getJumpTableInfo()->getJumpTables();
 210   IsPIC = TM.getRelocationModel() == Reloc::PIC_;
 211   JTI->Initialize(MF, IsPIC);
 212   MCE.setModuleInfo(&getAnalysis<MachineModuleInfo>());
 213
 214   do {
 215     DEBUG(errs() << "JITTing function '"
 216           << MF.getFunction()->getName() << "'\n");
 217     MCE.startFunction(MF);
 218     for (MachineFunction::iterator MBB = MF.begin(), E = MF.end();
 219          MBB != E; ++MBB) {
 220       MCE.StartMachineBasicBlock(MBB);
 221       for (MachineBasicBlock::const_iterator I = MBB->begin(), E = MBB->end();
 222            I != E; ++I)
 223         emitInstruction(*I);
 224     }
 225   } while (MCE.finishFunction(MF));
 226
 227   return false;
 228 }
 229
 230 /// getShiftOp - Return the shift opcode (bit[6:5]) of the immediate value.
 231 ///
 232 template<class CodeEmitter>
 233 unsigned Emitter<CodeEmitter>::getShiftOp(unsigned Imm) const {
 234   switch (ARM_AM::getAM2ShiftOpc(Imm)) {
 235   default: llvm_unreachable("Unknown shift opc!");
 236   case ARM_AM::asr: return 2;
 237   case ARM_AM::lsl: return 0;
 238   case ARM_AM::lsr: return 1;
 239   case ARM_AM::ror:
 240   case ARM_AM::rrx: return 3;
 241   }
 242   return 0;
 243 }
 244
 245 /// getMachineOpValue - Return binary encoding of operand. If the machine
 246 /// operand requires relocation, record the relocation and return zero.
 247 template<class CodeEmitter>
 248 unsigned Emitter<CodeEmitter>::getMachineOpValue(const MachineInstr &MI,
 249                                                  const MachineOperand &MO) {
 250   if (MO.isReg())
 251     return ARMRegisterInfo::getRegisterNumbering(MO.getReg());
 252   else if (MO.isImm())
 253     return static_cast<unsigned>(MO.getImm());
 254   else if (MO.isGlobal())
 255     emitGlobalAddress(MO.getGlobal(), ARM::reloc_arm_branch, true, false);
 256   else if (MO.isSymbol())
 257     emitExternalSymbolAddress(MO.getSymbolName(), ARM::reloc_arm_branch);
 258   else if (MO.isCPI()) {
 259     const TargetInstrDesc &TID = MI.getDesc();
 260     // For VFP load, the immediate offset is multiplied by 4.
 261     unsigned Reloc =  ((TID.TSFlags & ARMII::FormMask) == ARMII::VFPLdStFrm)
 262       ? ARM::reloc_arm_vfp_cp_entry : ARM::reloc_arm_cp_entry;
 263     emitConstPoolAddress(MO.getIndex(), Reloc);
 264   } else if (MO.isJTI())
 265     emitJumpTableAddress(MO.getIndex(), ARM::reloc_arm_relative);
 266   else if (MO.isMBB())
 267     emitMachineBasicBlock(MO.getMBB(), ARM::reloc_arm_branch);
 268   else {
 269 #ifndef NDEBUG
 270     errs() << MO;
 271 #endif
 272     llvm_unreachable(0);
 273   }
 274   return 0;
 275 }
 276
 277 /// emitGlobalAddress - Emit the specified address to the code stream.
 278 ///
 279 template<class CodeEmitter>
 280 void Emitter<CodeEmitter>::emitGlobalAddress(GlobalValue *GV, unsigned Reloc,
 281                                              bool MayNeedFarStub, bool Indirect,
 282                                              intptr_t ACPV) {
 283   MachineRelocation MR = Indirect
 284     ? MachineRelocation::getIndirectSymbol(MCE.getCurrentPCOffset(), Reloc,
 285                                            GV, ACPV, MayNeedFarStub)
 286     : MachineRelocation::getGV(MCE.getCurrentPCOffset(), Reloc,
 287                                GV, ACPV, MayNeedFarStub);
 288   MCE.addRelocation(MR);
 289 }
 290
 291 /// emitExternalSymbolAddress - Arrange for the address of an external symbol to
 292 /// be emitted to the current location in the function, and allow it to be PC
 293 /// relative.
 294 template<class CodeEmitter>
 295 void Emitter<CodeEmitter>::emitExternalSymbolAddress(const char *ES,
 296                                                      unsigned Reloc) {
 297   MCE.addRelocation(MachineRelocation::getExtSym(MCE.getCurrentPCOffset(),
 298                                                  Reloc, ES));
 299 }
 300
 301 /// emitConstPoolAddress - Arrange for the address of an constant pool
 302 /// to be emitted to the current location in the function, and allow it to be PC
 303 /// relative.
 304 template<class CodeEmitter>
 305 void Emitter<CodeEmitter>::emitConstPoolAddress(unsigned CPI,
 306                                                 unsigned Reloc) {
 307   // Tell JIT emitter we'll resolve the address.
 308   MCE.addRelocation(MachineRelocation::getConstPool(MCE.getCurrentPCOffset(),
 309                                                     Reloc, CPI, 0, true));
 310 }
 311
 312 /// emitJumpTableAddress - Arrange for the address of a jump table to
 313 /// be emitted to the current location in the function, and allow it to be PC
 314 /// relative.
 315 template<class CodeEmitter>
 316 void Emitter<CodeEmitter>::emitJumpTableAddress(unsigned JTIndex,
 317                                                 unsigned Reloc) {
 318   MCE.addRelocation(MachineRelocation::getJumpTable(MCE.getCurrentPCOffset(),
 319                                                     Reloc, JTIndex, 0, true));
 320 }
 321
 322 /// emitMachineBasicBlock - Emit the specified address basic block.
 323 template<class CodeEmitter>
 324 void Emitter<CodeEmitter>::emitMachineBasicBlock(MachineBasicBlock *BB,
 325                                               unsigned Reloc, intptr_t JTBase) {
 326   MCE.addRelocation(MachineRelocation::getBB(MCE.getCurrentPCOffset(),
 327                                              Reloc, BB, JTBase));
 328 }
 329
 330 template<class CodeEmitter>
 331 void Emitter<CodeEmitter>::emitWordLE(unsigned Binary) {
 332   DEBUG(errs() << "  0x";
 333         errs().write_hex(Binary) << "\n");
 334   MCE.emitWordLE(Binary);
 335 }
 336
 337 template<class CodeEmitter>
 338 void Emitter<CodeEmitter>::emitDWordLE(uint64_t Binary) {
 339   DEBUG(errs() << "  0x";
 340         errs().write_hex(Binary) << "\n");
 341   MCE.emitDWordLE(Binary);
 342 }
 343
 344 template<class CodeEmitter>
 345 void Emitter<CodeEmitter>::emitInstruction(const MachineInstr &MI) {
 346   DEBUG(errs() << "JIT: " << (void*)MCE.getCurrentPCValue() << ":\t" << MI);
 347
 348   MCE.processDebugLoc(MI.getDebugLoc(), true);
 349
 350   NumEmitted++;  // Keep track of the # of mi's emitted
 351   switch (MI.getDesc().TSFlags & ARMII::FormMask) {
 352   default: {
 353     llvm_unreachable("Unhandled instruction encoding format!");
 354     break;
 355   }
 356   case ARMII::Pseudo:
 357     emitPseudoInstruction(MI);
 358     break;
 359   case ARMII::DPFrm:
 360   case ARMII::DPSoRegFrm:
 361     emitDataProcessingInstruction(MI);
 362     break;
 363   case ARMII::LdFrm:
 364   case ARMII::StFrm:
 365     emitLoadStoreInstruction(MI);
 366     break;
 367   case ARMII::LdMiscFrm:
 368   case ARMII::StMiscFrm:
 369     emitMiscLoadStoreInstruction(MI);
 370     break;
 371   case ARMII::LdStMulFrm:
 372     emitLoadStoreMultipleInstruction(MI);
 373     break;
 374   case ARMII::MulFrm:
 375     emitMulFrmInstruction(MI);
 376     break;
 377   case ARMII::ExtFrm:
 378     emitExtendInstruction(MI);
 379     break;
 380   case ARMII::ArithMiscFrm:
 381     emitMiscArithInstruction(MI);
 382     break;
 383   case ARMII::BrFrm:
 384     emitBranchInstruction(MI);
 385     break;
 386   case ARMII::BrMiscFrm:
 387     emitMiscBranchInstruction(MI);
 388     break;
 389   // VFP instructions.
 390   case ARMII::VFPUnaryFrm:
 391   case ARMII::VFPBinaryFrm:
 392     emitVFPArithInstruction(MI);
 393     break;
 394   case ARMII::VFPConv1Frm:
 395   case ARMII::VFPConv2Frm:
 396   case ARMII::VFPConv3Frm:
 397   case ARMII::VFPConv4Frm:
 398   case ARMII::VFPConv5Frm:
 399     emitVFPConversionInstruction(MI);
 400     break;
 401   case ARMII::VFPLdStFrm:
 402     emitVFPLoadStoreInstruction(MI);
 403     break;
 404   case ARMII::VFPLdStMulFrm:
 405     emitVFPLoadStoreMultipleInstruction(MI);
 406     break;
 407   case ARMII::VFPMiscFrm:
 408     emitMiscInstruction(MI);
 409     break;
 410   }
 411   MCE.processDebugLoc(MI.getDebugLoc(), false);
 412 }
 413
 414 template<class CodeEmitter>
 415 void Emitter<CodeEmitter>::emitConstPoolInstruction(const MachineInstr &MI) {
 416   unsigned CPI = MI.getOperand(0).getImm();       // CP instruction index.
 417   unsigned CPIndex = MI.getOperand(1).getIndex(); // Actual cp entry index.
 418   const MachineConstantPoolEntry &MCPE = (*MCPEs)[CPIndex];
 419
 420   // Remember the CONSTPOOL_ENTRY address for later relocation.
 421   JTI->addConstantPoolEntryAddr(CPI, MCE.getCurrentPCValue());
 422
 423   // Emit constpool island entry. In most cases, the actual values will be
 424   // resolved and relocated after code emission.
 425   if (MCPE.isMachineConstantPoolEntry()) {
 426     ARMConstantPoolValue *ACPV =
 427       static_cast<ARMConstantPoolValue*>(MCPE.Val.MachineCPVal);
 428
 429     DEBUG(errs() << "  ** ARM constant pool #" << CPI << " @ "
 430           << (void*)MCE.getCurrentPCValue() << " " << *ACPV << '\n');
 431
 432     assert(ACPV->isGlobalValue() && "unsupported constant pool value");
 433     GlobalValue *GV = ACPV->getGV();
 434     if (GV) {
 435       Reloc::Model RelocM = TM.getRelocationModel();
 436       emitGlobalAddress(GV, ARM::reloc_arm_machine_cp_entry,
 437                         isa<Function>(GV),
 438                         Subtarget->GVIsIndirectSymbol(GV, RelocM),
 439                         (intptr_t)ACPV);
 440      } else  {
 441       emitExternalSymbolAddress(ACPV->getSymbol(), ARM::reloc_arm_absolute);
 442     }
 443     emitWordLE(0);
 444   } else {
 445     Constant *CV = MCPE.Val.ConstVal;
 446
 447     DEBUG({
 448         errs() << "  ** Constant pool #" << CPI << " @ "
 449                << (void*)MCE.getCurrentPCValue() << " ";
 450         if (const Function *F = dyn_cast<Function>(CV))
 451           errs() << F->getName();
 452         else
 453           errs() << *CV;
 454         errs() << '\n';
 455       });
 456
 457     if (GlobalValue *GV = dyn_cast<GlobalValue>(CV)) {
 458       emitGlobalAddress(GV, ARM::reloc_arm_absolute, isa<Function>(GV), false);
 459       emitWordLE(0);
 460     } else if (const ConstantInt *CI = dyn_cast<ConstantInt>(CV)) {
 461       uint32_t Val = *(uint32_t*)CI->getValue().getRawData();
 462       emitWordLE(Val);
 463     } else if (const ConstantFP *CFP = dyn_cast<ConstantFP>(CV)) {
 464       if (CFP->getType()->isFloatTy())
 465         emitWordLE(CFP->getValueAPF().bitcastToAPInt().getZExtValue());
 466       else if (CFP->getType()->isDoubleTy())
 467         emitDWordLE(CFP->getValueAPF().bitcastToAPInt().getZExtValue());
 468       else {
 469         llvm_unreachable("Unable to handle this constantpool entry!");
 470       }
 471     } else {
 472       llvm_unreachable("Unable to handle this constantpool entry!");
 473     }
 474   }
 475 }
 476
 477 template<class CodeEmitter>
 478 void Emitter<CodeEmitter>::emitMOVi2piecesInstruction(const MachineInstr &MI) {
 479   const MachineOperand &MO0 = MI.getOperand(0);
 480   const MachineOperand &MO1 = MI.getOperand(1);
 481   assert(MO1.isImm() && ARM_AM::getSOImmVal(MO1.isImm()) != -1 &&
 482                                             "Not a valid so_imm value!");
 483   unsigned V1 = ARM_AM::getSOImmTwoPartFirst(MO1.getImm());
 484   unsigned V2 = ARM_AM::getSOImmTwoPartSecond(MO1.getImm());
 485
 486   // Emit the 'mov' instruction.
 487   unsigned Binary = 0xd << 21;  // mov: Insts{24-21} = 0b1101
 488
 489   // Set the conditional execution predicate.
 490   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
 491
 492   // Encode Rd.
 493   Binary |= getMachineOpValue(MI, MO0) << ARMII::RegRdShift;
 494
 495   // Encode so_imm.
 496   // Set bit I(25) to identify this is the immediate form of <shifter_op>
 497   Binary |= 1 << ARMII::I_BitShift;
 498   Binary |= getMachineSoImmOpValue(V1);
 499   emitWordLE(Binary);
 500
 501   // Now the 'orr' instruction.
 502   Binary = 0xc << 21;  // orr: Insts{24-21} = 0b1100
 503
 504   // Set the conditional execution predicate.
 505   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
 506
 507   // Encode Rd.
 508   Binary |= getMachineOpValue(MI, MO0) << ARMII::RegRdShift;
 509
 510   // Encode Rn.
 511   Binary |= getMachineOpValue(MI, MO0) << ARMII::RegRnShift;
 512
 513   // Encode so_imm.
 514   // Set bit I(25) to identify this is the immediate form of <shifter_op>
 515   Binary |= 1 << ARMII::I_BitShift;
 516   Binary |= getMachineSoImmOpValue(V2);
 517   emitWordLE(Binary);
 518 }
 519
 520 template<class CodeEmitter>
 521 void Emitter<CodeEmitter>::emitLEApcrelJTInstruction(const MachineInstr &MI) {
 522   // It's basically add r, pc, (LJTI - $+8)
 523
 524   const TargetInstrDesc &TID = MI.getDesc();
 525
 526   // Emit the 'add' instruction.
 527   unsigned Binary = 0x4 << 21;  // add: Insts{24-31} = 0b0100
 528
 529   // Set the conditional execution predicate
 530   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
 531
 532   // Encode S bit if MI modifies CPSR.
 533   Binary |= getAddrModeSBit(MI, TID);
 534
 535   // Encode Rd.
 536   Binary |= getMachineOpValue(MI, 0) << ARMII::RegRdShift;
 537
 538   // Encode Rn which is PC.
 539   Binary |= ARMRegisterInfo::getRegisterNumbering(ARM::PC) << ARMII::RegRnShift;
 540
 541   // Encode the displacement.
 542   Binary |= 1 << ARMII::I_BitShift;
 543   emitJumpTableAddress(MI.getOperand(1).getIndex(), ARM::reloc_arm_jt_base);
 544
 545   emitWordLE(Binary);
 546 }
 547
 548 template<class CodeEmitter>
 549 void Emitter<CodeEmitter>::emitPseudoMoveInstruction(const MachineInstr &MI) {
 550   unsigned Opcode = MI.getDesc().Opcode;
 551
 552   // Part of binary is determined by TableGn.
 553   unsigned Binary = getBinaryCodeForInstr(MI);
 554
 555   // Set the conditional execution predicate
 556   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
 557
 558   // Encode S bit if MI modifies CPSR.
 559   if (Opcode == ARM::MOVsrl_flag || Opcode == ARM::MOVsra_flag)
 560     Binary |= 1 << ARMII::S_BitShift;
 561
 562   // Encode register def if there is one.
 563   Binary |= getMachineOpValue(MI, 0) << ARMII::RegRdShift;
 564
 565   // Encode the shift operation.
 566   switch (Opcode) {
 567   default: break;
 568   case ARM::MOVrx:
 569     // rrx
 570     Binary |= 0x6 << 4;
 571     break;
 572   case ARM::MOVsrl_flag:
 573     // lsr #1
 574     Binary |= (0x2 << 4) | (1 << 7);
 575     break;
 576   case ARM::MOVsra_flag:
 577     // asr #1
 578     Binary |= (0x4 << 4) | (1 << 7);
 579     break;
 580   }
 581
 582   // Encode register Rm.
 583   Binary |= getMachineOpValue(MI, 1);
 584
 585   emitWordLE(Binary);
 586 }
 587
 588 template<class CodeEmitter>
 589 void Emitter<CodeEmitter>::addPCLabel(unsigned LabelID) {
 590   DEBUG(errs() << "  ** LPC" << LabelID << " @ "
 591         << (void*)MCE.getCurrentPCValue() << '\n');
 592   JTI->addPCLabelAddr(LabelID, MCE.getCurrentPCValue());
 593 }
 594
 595 template<class CodeEmitter>
 596 void Emitter<CodeEmitter>::emitPseudoInstruction(const MachineInstr &MI) {
 597   unsigned Opcode = MI.getDesc().Opcode;
 598   switch (Opcode) {
 599   default:
 600     llvm_unreachable("ARMCodeEmitter::emitPseudoInstruction");
 601   // FIXME: Add support for MOVimm32.
 602   case TargetInstrInfo::INLINEASM: {
 603     // We allow inline assembler nodes with empty bodies - they can
 604     // implicitly define registers, which is ok for JIT.
 605     if (MI.getOperand(0).getSymbolName()[0]) {
 606       llvm_report_error("JIT does not support inline asm!");
 607     }
 608     break;
 609   }
 610   case TargetInstrInfo::DBG_LABEL:
 611   case TargetInstrInfo::EH_LABEL:
 612     MCE.emitLabel(MI.getOperand(0).getImm());
 613     break;
 614   case TargetInstrInfo::IMPLICIT_DEF:
 615   case TargetInstrInfo::KILL:
 616     // Do nothing.
 617     break;
 618   case ARM::CONSTPOOL_ENTRY:
 619     emitConstPoolInstruction(MI);
 620     break;
 621   case ARM::PICADD: {
 622     // Remember of the address of the PC label for relocation later.
 623     addPCLabel(MI.getOperand(2).getImm());
 624     // PICADD is just an add instruction that implicitly read pc.
 625     emitDataProcessingInstruction(MI, 0, ARM::PC);
 626     break;
 627   }
 628   case ARM::PICLDR:
 629   case ARM::PICLDRB:
 630   case ARM::PICSTR:
 631   case ARM::PICSTRB: {
 632     // Remember of the address of the PC label for relocation later.
 633     addPCLabel(MI.getOperand(2).getImm());
 634     // These are just load / store instructions that implicitly read pc.
 635     emitLoadStoreInstruction(MI, 0, ARM::PC);
 636     break;
 637   }
 638   case ARM::PICLDRH:
 639   case ARM::PICLDRSH:
 640   case ARM::PICLDRSB:
 641   case ARM::PICSTRH: {
 642     // Remember of the address of the PC label for relocation later.
 643     addPCLabel(MI.getOperand(2).getImm());
 644     // These are just load / store instructions that implicitly read pc.
 645     emitMiscLoadStoreInstruction(MI, ARM::PC);
 646     break;
 647   }
 648   case ARM::MOVi2pieces:
 649     // Two instructions to materialize a constant.
 650     emitMOVi2piecesInstruction(MI);
 651     break;
 652   case ARM::LEApcrelJT:
 653     // Materialize jumptable address.
 654     emitLEApcrelJTInstruction(MI);
 655     break;
 656   case ARM::MOVrx:
 657   case ARM::MOVsrl_flag:
 658   case ARM::MOVsra_flag:
 659     emitPseudoMoveInstruction(MI);
 660     break;
 661   }
 662 }
 663
 664 template<class CodeEmitter>
 665 unsigned Emitter<CodeEmitter>::getMachineSoRegOpValue(
 666                                                 const MachineInstr &MI,
 667                                                 const TargetInstrDesc &TID,
 668                                                 const MachineOperand &MO,
 669                                                 unsigned OpIdx) {
 670   unsigned Binary = getMachineOpValue(MI, MO);
 671
 672   const MachineOperand &MO1 = MI.getOperand(OpIdx + 1);
 673   const MachineOperand &MO2 = MI.getOperand(OpIdx + 2);
 674   ARM_AM::ShiftOpc SOpc = ARM_AM::getSORegShOp(MO2.getImm());
 675
 676   // Encode the shift opcode.
 677   unsigned SBits = 0;
 678   unsigned Rs = MO1.getReg();
 679   if (Rs) {
 680     // Set shift operand (bit[7:4]).
 681     // LSL - 0001
 682     // LSR - 0011
 683     // ASR - 0101
 684     // ROR - 0111
 685     // RRX - 0110 and bit[11:8] clear.
 686     switch (SOpc) {
 687     default: llvm_unreachable("Unknown shift opc!");
 688     case ARM_AM::lsl: SBits = 0x1; break;
 689     case ARM_AM::lsr: SBits = 0x3; break;
 690     case ARM_AM::asr: SBits = 0x5; break;
 691     case ARM_AM::ror: SBits = 0x7; break;
 692     case ARM_AM::rrx: SBits = 0x6; break;
 693     }
 694   } else {
 695     // Set shift operand (bit[6:4]).
 696     // LSL - 000
 697     // LSR - 010
 698     // ASR - 100
 699     // ROR - 110
 700     switch (SOpc) {
 701     default: llvm_unreachable("Unknown shift opc!");
 702     case ARM_AM::lsl: SBits = 0x0; break;
 703     case ARM_AM::lsr: SBits = 0x2; break;
 704     case ARM_AM::asr: SBits = 0x4; break;
 705     case ARM_AM::ror: SBits = 0x6; break;
 706     }
 707   }
 708   Binary |= SBits << 4;
 709   if (SOpc == ARM_AM::rrx)
 710     return Binary;
 711
 712   // Encode the shift operation Rs or shift_imm (except rrx).
 713   if (Rs) {
 714     // Encode Rs bit[11:8].
 715     assert(ARM_AM::getSORegOffset(MO2.getImm()) == 0);
 716     return Binary |
 717       (ARMRegisterInfo::getRegisterNumbering(Rs) << ARMII::RegRsShift);
 718   }
 719
 720   // Encode shift_imm bit[11:7].
 721   return Binary | ARM_AM::getSORegOffset(MO2.getImm()) << 7;
 722 }
 723
 724 template<class CodeEmitter>
 725 unsigned Emitter<CodeEmitter>::getMachineSoImmOpValue(unsigned SoImm) {
 726   int SoImmVal = ARM_AM::getSOImmVal(SoImm);
 727   assert(SoImmVal != -1 && "Not a valid so_imm value!");
 728
 729   // Encode rotate_imm.
 730   unsigned Binary = (ARM_AM::getSOImmValRot((unsigned)SoImmVal) >> 1)
 731     << ARMII::SoRotImmShift;
 732
 733   // Encode immed_8.
 734   Binary |= ARM_AM::getSOImmValImm((unsigned)SoImmVal);
 735   return Binary;
 736 }
 737
 738 template<class CodeEmitter>
 739 unsigned Emitter<CodeEmitter>::getAddrModeSBit(const MachineInstr &MI,
 740                                              const TargetInstrDesc &TID) const {
 741   for (unsigned i = MI.getNumOperands(), e = TID.getNumOperands(); i != e; --i){
 742     const MachineOperand &MO = MI.getOperand(i-1);
 743     if (MO.isReg() && MO.isDef() && MO.getReg() == ARM::CPSR)
 744       return 1 << ARMII::S_BitShift;
 745   }
 746   return 0;
 747 }
 748
 749 template<class CodeEmitter>
 750 void Emitter<CodeEmitter>::emitDataProcessingInstruction(
 751                                                    const MachineInstr &MI,
 752                                                    unsigned ImplicitRd,
 753                                                    unsigned ImplicitRn) {
 754   const TargetInstrDesc &TID = MI.getDesc();
 755
 756   if (TID.Opcode == ARM::BFC) {
 757     llvm_report_error("ARMv6t2 JIT is not yet supported.");
 758   }
 759
 760   // Part of binary is determined by TableGn.
 761   unsigned Binary = getBinaryCodeForInstr(MI);
 762
 763   // Set the conditional execution predicate
 764   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
 765
 766   // Encode S bit if MI modifies CPSR.
 767   Binary |= getAddrModeSBit(MI, TID);
 768
 769   // Encode register def if there is one.
 770   unsigned NumDefs = TID.getNumDefs();
 771   unsigned OpIdx = 0;
 772   if (NumDefs)
 773     Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRdShift;
 774   else if (ImplicitRd)
 775     // Special handling for implicit use (e.g. PC).
 776     Binary |= (ARMRegisterInfo::getRegisterNumbering(ImplicitRd)
 777                << ARMII::RegRdShift);
 778
 779   // If this is a two-address operand, skip it. e.g. MOVCCr operand 1.
 780   if (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1)
 781     ++OpIdx;
 782
 783   // Encode first non-shifter register operand if there is one.
 784   bool isUnary = TID.TSFlags & ARMII::UnaryDP;
 785   if (!isUnary) {
 786     if (ImplicitRn)
 787       // Special handling for implicit use (e.g. PC).
 788       Binary |= (ARMRegisterInfo::getRegisterNumbering(ImplicitRn)
 789                  << ARMII::RegRnShift);
 790     else {
 791       Binary |= getMachineOpValue(MI, OpIdx) << ARMII::RegRnShift;
 792       ++OpIdx;
 793     }
 794   }
 795
 796   // Encode shifter operand.
 797   const MachineOperand &MO = MI.getOperand(OpIdx);
 798   if ((TID.TSFlags & ARMII::FormMask) == ARMII::DPSoRegFrm) {
 799     // Encode SoReg.
 800     emitWordLE(Binary | getMachineSoRegOpValue(MI, TID, MO, OpIdx));
 801     return;
 802   }
 803
 804   if (MO.isReg()) {
 805     // Encode register Rm.
 806     emitWordLE(Binary | ARMRegisterInfo::getRegisterNumbering(MO.getReg()));
 807     return;
 808   }
 809
 810   // Encode so_imm.
 811   Binary |= getMachineSoImmOpValue((unsigned)MO.getImm());
 812
 813   emitWordLE(Binary);
 814 }
 815
 816 template<class CodeEmitter>
 817 void Emitter<CodeEmitter>::emitLoadStoreInstruction(
 818                                               const MachineInstr &MI,
 819                                               unsigned ImplicitRd,
 820                                               unsigned ImplicitRn) {
 821   const TargetInstrDesc &TID = MI.getDesc();
 822   unsigned Form = TID.TSFlags & ARMII::FormMask;
 823   bool IsPrePost = (TID.TSFlags & ARMII::IndexModeMask) != 0;
 824
 825   // Part of binary is determined by TableGn.
 826   unsigned Binary = getBinaryCodeForInstr(MI);
 827
 828   // Set the conditional execution predicate
 829   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
 830
 831   unsigned OpIdx = 0;
 832
 833   // Operand 0 of a pre- and post-indexed store is the address base
 834   // writeback. Skip it.
 835   bool Skipped = false;
 836   if (IsPrePost && Form == ARMII::StFrm) {
 837     ++OpIdx;
 838     Skipped = true;
 839   }
 840
 841   // Set first operand
 842   if (ImplicitRd)
 843     // Special handling for implicit use (e.g. PC).
 844     Binary |= (ARMRegisterInfo::getRegisterNumbering(ImplicitRd)
 845                << ARMII::RegRdShift);
 846   else
 847     Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRdShift;
 848
 849   // Set second operand
 850   if (ImplicitRn)
 851     // Special handling for implicit use (e.g. PC).
 852     Binary |= (ARMRegisterInfo::getRegisterNumbering(ImplicitRn)
 853                << ARMII::RegRnShift);
 854   else
 855     Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRnShift;
 856
 857   // If this is a two-address operand, skip it. e.g. LDR_PRE.
 858   if (!Skipped && TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1)
 859     ++OpIdx;
 860
 861   const MachineOperand &MO2 = MI.getOperand(OpIdx);
 862   unsigned AM2Opc = (ImplicitRn == ARM::PC)
 863     ? 0 : MI.getOperand(OpIdx+1).getImm();
 864
 865   // Set bit U(23) according to sign of immed value (positive or negative).
 866   Binary |= ((ARM_AM::getAM2Op(AM2Opc) == ARM_AM::add ? 1 : 0) <<
 867              ARMII::U_BitShift);
 868   if (!MO2.getReg()) { // is immediate
 869     if (ARM_AM::getAM2Offset(AM2Opc))
 870       // Set the value of offset_12 field
 871       Binary |= ARM_AM::getAM2Offset(AM2Opc);
 872     emitWordLE(Binary);
 873     return;
 874   }
 875
 876   // Set bit I(25), because this is not in immediate enconding.
 877   Binary |= 1 << ARMII::I_BitShift;
 878   assert(TargetRegisterInfo::isPhysicalRegister(MO2.getReg()));
 879   // Set bit[3:0] to the corresponding Rm register
 880   Binary |= ARMRegisterInfo::getRegisterNumbering(MO2.getReg());
 881
 882   // If this instr is in scaled register offset/index instruction, set
 883   // shift_immed(bit[11:7]) and shift(bit[6:5]) fields.
 884   if (unsigned ShImm = ARM_AM::getAM2Offset(AM2Opc)) {
 885     Binary |= getShiftOp(AM2Opc) << ARMII::ShiftImmShift;  // shift
 886     Binary |= ShImm              << ARMII::ShiftShift;     // shift_immed
 887   }
 888
 889   emitWordLE(Binary);
 890 }
 891
 892 template<class CodeEmitter>
 893 void Emitter<CodeEmitter>::emitMiscLoadStoreInstruction(const MachineInstr &MI,
 894                                                         unsigned ImplicitRn) {
 895   const TargetInstrDesc &TID = MI.getDesc();
 896   unsigned Form = TID.TSFlags & ARMII::FormMask;
 897   bool IsPrePost = (TID.TSFlags & ARMII::IndexModeMask) != 0;
 898
 899   // Part of binary is determined by TableGn.
 900   unsigned Binary = getBinaryCodeForInstr(MI);
 901
 902   // Set the conditional execution predicate
 903   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
 904
 905   unsigned OpIdx = 0;
 906
 907   // Operand 0 of a pre- and post-indexed store is the address base
 908   // writeback. Skip it.
 909   bool Skipped = false;
 910   if (IsPrePost && Form == ARMII::StMiscFrm) {
 911     ++OpIdx;
 912     Skipped = true;
 913   }
 914
 915   // Set first operand
 916   Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRdShift;
 917
 918   // Skip LDRD and STRD's second operand.
 919   if (TID.Opcode == ARM::LDRD || TID.Opcode == ARM::STRD)
 920     ++OpIdx;
 921
 922   // Set second operand
 923   if (ImplicitRn)
 924     // Special handling for implicit use (e.g. PC).
 925     Binary |= (ARMRegisterInfo::getRegisterNumbering(ImplicitRn)
 926                << ARMII::RegRnShift);
 927   else
 928     Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRnShift;
 929
 930   // If this is a two-address operand, skip it. e.g. LDRH_POST.
 931   if (!Skipped && TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1)
 932     ++OpIdx;
 933
 934   const MachineOperand &MO2 = MI.getOperand(OpIdx);
 935   unsigned AM3Opc = (ImplicitRn == ARM::PC)
 936     ? 0 : MI.getOperand(OpIdx+1).getImm();
 937
 938   // Set bit U(23) according to sign of immed value (positive or negative)
 939   Binary |= ((ARM_AM::getAM3Op(AM3Opc) == ARM_AM::add ? 1 : 0) <<
 940              ARMII::U_BitShift);
 941
 942   // If this instr is in register offset/index encoding, set bit[3:0]
 943   // to the corresponding Rm register.
 944   if (MO2.getReg()) {
 945     Binary |= ARMRegisterInfo::getRegisterNumbering(MO2.getReg());
 946     emitWordLE(Binary);
 947     return;
 948   }
 949
 950   // This instr is in immediate offset/index encoding, set bit 22 to 1.
 951   Binary |= 1 << ARMII::AM3_I_BitShift;
 952   if (unsigned ImmOffs = ARM_AM::getAM3Offset(AM3Opc)) {
 953     // Set operands
 954     Binary |= (ImmOffs >> 4) << ARMII::ImmHiShift;  // immedH
 955     Binary |= (ImmOffs & 0xF);                      // immedL
 956   }
 957
 958   emitWordLE(Binary);
 959 }
 960
 961 static unsigned getAddrModeUPBits(unsigned Mode) {
 962   unsigned Binary = 0;
 963
 964   // Set addressing mode by modifying bits U(23) and P(24)
 965   // IA - Increment after  - bit U = 1 and bit P = 0
 966   // IB - Increment before - bit U = 1 and bit P = 1
 967   // DA - Decrement after  - bit U = 0 and bit P = 0
 968   // DB - Decrement before - bit U = 0 and bit P = 1
 969   switch (Mode) {
 970   default: llvm_unreachable("Unknown addressing sub-mode!");
 971   case ARM_AM::da:                                     break;
 972   case ARM_AM::db: Binary |= 0x1 << ARMII::P_BitShift; break;
 973   case ARM_AM::ia: Binary |= 0x1 << ARMII::U_BitShift; break;
 974   case ARM_AM::ib: Binary |= 0x3 << ARMII::U_BitShift; break;
 975   }
 976
 977   return Binary;
 978 }
 979
 980 template<class CodeEmitter>
 981 void Emitter<CodeEmitter>::emitLoadStoreMultipleInstruction(
 982                                                        const MachineInstr &MI) {
 983   // Part of binary is determined by TableGn.
 984   unsigned Binary = getBinaryCodeForInstr(MI);
 985
 986   // Set the conditional execution predicate
 987   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
 988
 989   // Set base address operand
 990   Binary |= getMachineOpValue(MI, 0) << ARMII::RegRnShift;
 991
 992   // Set addressing mode by modifying bits U(23) and P(24)
 993   const MachineOperand &MO = MI.getOperand(1);
 994   Binary |= getAddrModeUPBits(ARM_AM::getAM4SubMode(MO.getImm()));
 995
 996   // Set bit W(21)
 997   if (ARM_AM::getAM4WBFlag(MO.getImm()))
 998     Binary |= 0x1 << ARMII::W_BitShift;
 999
1000   // Set registers
1001   for (unsigned i = 5, e = MI.getNumOperands(); i != e; ++i) {
1002     const MachineOperand &MO = MI.getOperand(i);
1003     if (!MO.isReg() || MO.isImplicit())
1004       break;
1005     unsigned RegNum = ARMRegisterInfo::getRegisterNumbering(MO.getReg());
1006     assert(TargetRegisterInfo::isPhysicalRegister(MO.getReg()) &&
1007            RegNum < 16);
1008     Binary |= 0x1 << RegNum;
1009   }
1010
1011   emitWordLE(Binary);
1012 }
1013
1014 template<class CodeEmitter>
1015 void Emitter<CodeEmitter>::emitMulFrmInstruction(const MachineInstr &MI) {
1016   const TargetInstrDesc &TID = MI.getDesc();
1017
1018   // Part of binary is determined by TableGn.
1019   unsigned Binary = getBinaryCodeForInstr(MI);
1020
1021   // Set the conditional execution predicate
1022   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1023
1024   // Encode S bit if MI modifies CPSR.
1025   Binary |= getAddrModeSBit(MI, TID);
1026
1027   // 32x32->64bit operations have two destination registers. The number
1028   // of register definitions will tell us if that's what we're dealing with.
1029   unsigned OpIdx = 0;
1030   if (TID.getNumDefs() == 2)
1031     Binary |= getMachineOpValue (MI, OpIdx++) << ARMII::RegRdLoShift;
1032
1033   // Encode Rd
1034   Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRdHiShift;
1035
1036   // Encode Rm
1037   Binary |= getMachineOpValue(MI, OpIdx++);
1038
1039   // Encode Rs
1040   Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRsShift;
1041
1042   // Many multiple instructions (e.g. MLA) have three src operands. Encode
1043   // it as Rn (for multiply, that's in the same offset as RdLo.
1044   if (TID.getNumOperands() > OpIdx &&
1045       !TID.OpInfo[OpIdx].isPredicate() &&
1046       !TID.OpInfo[OpIdx].isOptionalDef())
1047     Binary |= getMachineOpValue(MI, OpIdx) << ARMII::RegRdLoShift;
1048
1049   emitWordLE(Binary);
1050 }
1051
1052 template<class CodeEmitter>
1053 void Emitter<CodeEmitter>::emitExtendInstruction(const MachineInstr &MI) {
1054   const TargetInstrDesc &TID = MI.getDesc();
1055
1056   // Part of binary is determined by TableGn.
1057   unsigned Binary = getBinaryCodeForInstr(MI);
1058
1059   // Set the conditional execution predicate
1060   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1061
1062   unsigned OpIdx = 0;
1063
1064   // Encode Rd
1065   Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRdShift;
1066
1067   const MachineOperand &MO1 = MI.getOperand(OpIdx++);
1068   const MachineOperand &MO2 = MI.getOperand(OpIdx);
1069   if (MO2.isReg()) {
1070     // Two register operand form.
1071     // Encode Rn.
1072     Binary |= getMachineOpValue(MI, MO1) << ARMII::RegRnShift;
1073
1074     // Encode Rm.
1075     Binary |= getMachineOpValue(MI, MO2);
1076     ++OpIdx;
1077   } else {
1078     Binary |= getMachineOpValue(MI, MO1);
1079   }
1080
1081   // Encode rot imm (0, 8, 16, or 24) if it has a rotate immediate operand.
1082   if (MI.getOperand(OpIdx).isImm() &&
1083       !TID.OpInfo[OpIdx].isPredicate() &&
1084       !TID.OpInfo[OpIdx].isOptionalDef())
1085     Binary |= (getMachineOpValue(MI, OpIdx) / 8) << ARMII::ExtRotImmShift;
1086
1087   emitWordLE(Binary);
1088 }
1089
1090 template<class CodeEmitter>
1091 void Emitter<CodeEmitter>::emitMiscArithInstruction(const MachineInstr &MI) {
1092   const TargetInstrDesc &TID = MI.getDesc();
1093
1094   // Part of binary is determined by TableGn.
1095   unsigned Binary = getBinaryCodeForInstr(MI);
1096
1097   // Set the conditional execution predicate
1098   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1099
1100   unsigned OpIdx = 0;
1101
1102   // Encode Rd
1103   Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRdShift;
1104
1105   const MachineOperand &MO = MI.getOperand(OpIdx++);
1106   if (OpIdx == TID.getNumOperands() ||
1107       TID.OpInfo[OpIdx].isPredicate() ||
1108       TID.OpInfo[OpIdx].isOptionalDef()) {
1109     // Encode Rm and it's done.
1110     Binary |= getMachineOpValue(MI, MO);
1111     emitWordLE(Binary);
1112     return;
1113   }
1114
1115   // Encode Rn.
1116   Binary |= getMachineOpValue(MI, MO) << ARMII::RegRnShift;
1117
1118   // Encode Rm.
1119   Binary |= getMachineOpValue(MI, OpIdx++);
1120
1121   // Encode shift_imm.
1122   unsigned ShiftAmt = MI.getOperand(OpIdx).getImm();
1123   assert(ShiftAmt < 32 && "shift_imm range is 0 to 31!");
1124   Binary |= ShiftAmt << ARMII::ShiftShift;
1125
1126   emitWordLE(Binary);
1127 }
1128
1129 template<class CodeEmitter>
1130 void Emitter<CodeEmitter>::emitBranchInstruction(const MachineInstr &MI) {
1131   const TargetInstrDesc &TID = MI.getDesc();
1132
1133   if (TID.Opcode == ARM::TPsoft) {
1134     llvm_unreachable("ARM::TPsoft FIXME"); // FIXME
1135   }
1136
1137   // Part of binary is determined by TableGn.
1138   unsigned Binary = getBinaryCodeForInstr(MI);
1139
1140   // Set the conditional execution predicate
1141   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1142
1143   // Set signed_immed_24 field
1144   Binary |= getMachineOpValue(MI, 0);
1145
1146   emitWordLE(Binary);
1147 }
1148
1149 template<class CodeEmitter>
1150 void Emitter<CodeEmitter>::emitInlineJumpTable(unsigned JTIndex) {
1151   // Remember the base address of the inline jump table.
1152   uintptr_t JTBase = MCE.getCurrentPCValue();
1153   JTI->addJumpTableBaseAddr(JTIndex, JTBase);
1154   DEBUG(errs() << "  ** Jump Table #" << JTIndex << " @ " << (void*)JTBase
1155                << '\n');
1156
1157   // Now emit the jump table entries.
1158   const std::vector<MachineBasicBlock*> &MBBs = (*MJTEs)[JTIndex].MBBs;
1159   for (unsigned i = 0, e = MBBs.size(); i != e; ++i) {
1160     if (IsPIC)
1161       // DestBB address - JT base.
1162       emitMachineBasicBlock(MBBs[i], ARM::reloc_arm_pic_jt, JTBase);
1163     else
1164       // Absolute DestBB address.
1165       emitMachineBasicBlock(MBBs[i], ARM::reloc_arm_absolute);
1166     emitWordLE(0);
1167   }
1168 }
1169
1170 template<class CodeEmitter>
1171 void Emitter<CodeEmitter>::emitMiscBranchInstruction(const MachineInstr &MI) {
1172   const TargetInstrDesc &TID = MI.getDesc();
1173
1174   // Handle jump tables.
1175   if (TID.Opcode == ARM::BR_JTr || TID.Opcode == ARM::BR_JTadd) {
1176     // First emit a ldr pc, [] instruction.
1177     emitDataProcessingInstruction(MI, ARM::PC);
1178
1179     // Then emit the inline jump table.
1180     unsigned JTIndex =
1181       (TID.Opcode == ARM::BR_JTr)
1182       ? MI.getOperand(1).getIndex() : MI.getOperand(2).getIndex();
1183     emitInlineJumpTable(JTIndex);
1184     return;
1185   } else if (TID.Opcode == ARM::BR_JTm) {
1186     // First emit a ldr pc, [] instruction.
1187     emitLoadStoreInstruction(MI, ARM::PC);
1188
1189     // Then emit the inline jump table.
1190     emitInlineJumpTable(MI.getOperand(3).getIndex());
1191     return;
1192   }
1193
1194   // Part of binary is determined by TableGn.
1195   unsigned Binary = getBinaryCodeForInstr(MI);
1196
1197   // Set the conditional execution predicate
1198   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1199
1200   if (TID.Opcode == ARM::BX_RET)
1201     // The return register is LR.
1202     Binary |= ARMRegisterInfo::getRegisterNumbering(ARM::LR);
1203   else
1204     // otherwise, set the return register
1205     Binary |= getMachineOpValue(MI, 0);
1206
1207   emitWordLE(Binary);
1208 }
1209
1210 static unsigned encodeVFPRd(const MachineInstr &MI, unsigned OpIdx) {
1211   unsigned RegD = MI.getOperand(OpIdx).getReg();
1212   unsigned Binary = 0;
1213   bool isSPVFP = false;
1214   RegD = ARMRegisterInfo::getRegisterNumbering(RegD, &isSPVFP);
1215   if (!isSPVFP)
1216     Binary |=   RegD               << ARMII::RegRdShift;
1217   else {
1218     Binary |= ((RegD & 0x1E) >> 1) << ARMII::RegRdShift;
1219     Binary |=  (RegD & 0x01)       << ARMII::D_BitShift;
1220   }
1221   return Binary;
1222 }
1223
1224 static unsigned encodeVFPRn(const MachineInstr &MI, unsigned OpIdx) {
1225   unsigned RegN = MI.getOperand(OpIdx).getReg();
1226   unsigned Binary = 0;
1227   bool isSPVFP = false;
1228   RegN = ARMRegisterInfo::getRegisterNumbering(RegN, &isSPVFP);
1229   if (!isSPVFP)
1230     Binary |=   RegN               << ARMII::RegRnShift;
1231   else {
1232     Binary |= ((RegN & 0x1E) >> 1) << ARMII::RegRnShift;
1233     Binary |=  (RegN & 0x01)       << ARMII::N_BitShift;
1234   }
1235   return Binary;
1236 }
1237
1238 static unsigned encodeVFPRm(const MachineInstr &MI, unsigned OpIdx) {
1239   unsigned RegM = MI.getOperand(OpIdx).getReg();
1240   unsigned Binary = 0;
1241   bool isSPVFP = false;
1242   RegM = ARMRegisterInfo::getRegisterNumbering(RegM, &isSPVFP);
1243   if (!isSPVFP)
1244     Binary |=   RegM;
1245   else {
1246     Binary |= ((RegM & 0x1E) >> 1);
1247     Binary |=  (RegM & 0x01)       << ARMII::M_BitShift;
1248   }
1249   return Binary;
1250 }
1251
1252 template<class CodeEmitter>
1253 void Emitter<CodeEmitter>::emitVFPArithInstruction(const MachineInstr &MI) {
1254   const TargetInstrDesc &TID = MI.getDesc();
1255
1256   // Part of binary is determined by TableGn.
1257   unsigned Binary = getBinaryCodeForInstr(MI);
1258
1259   // Set the conditional execution predicate
1260   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1261
1262   unsigned OpIdx = 0;
1263   assert((Binary & ARMII::D_BitShift) == 0 &&
1264          (Binary & ARMII::N_BitShift) == 0 &&
1265          (Binary & ARMII::M_BitShift) == 0 && "VFP encoding bug!");
1266
1267   // Encode Dd / Sd.
1268   Binary |= encodeVFPRd(MI, OpIdx++);
1269
1270   // If this is a two-address operand, skip it, e.g. FMACD.
1271   if (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1)
1272     ++OpIdx;
1273
1274   // Encode Dn / Sn.
1275   if ((TID.TSFlags & ARMII::FormMask) == ARMII::VFPBinaryFrm)
1276     Binary |= encodeVFPRn(MI, OpIdx++);
1277
1278   if (OpIdx == TID.getNumOperands() ||
1279       TID.OpInfo[OpIdx].isPredicate() ||
1280       TID.OpInfo[OpIdx].isOptionalDef()) {
1281     // FCMPEZD etc. has only one operand.
1282     emitWordLE(Binary);
1283     return;
1284   }
1285
1286   // Encode Dm / Sm.
1287   Binary |= encodeVFPRm(MI, OpIdx);
1288
1289   emitWordLE(Binary);
1290 }
1291
1292 template<class CodeEmitter>
1293 void Emitter<CodeEmitter>::emitVFPConversionInstruction(
1294       const MachineInstr &MI) {
1295   const TargetInstrDesc &TID = MI.getDesc();
1296   unsigned Form = TID.TSFlags & ARMII::FormMask;
1297
1298   // Part of binary is determined by TableGn.
1299   unsigned Binary = getBinaryCodeForInstr(MI);
1300
1301   // Set the conditional execution predicate
1302   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1303
1304   switch (Form) {
1305   default: break;
1306   case ARMII::VFPConv1Frm:
1307   case ARMII::VFPConv2Frm:
1308   case ARMII::VFPConv3Frm:
1309     // Encode Dd / Sd.
1310     Binary |= encodeVFPRd(MI, 0);
1311     break;
1312   case ARMII::VFPConv4Frm:
1313     // Encode Dn / Sn.
1314     Binary |= encodeVFPRn(MI, 0);
1315     break;
1316   case ARMII::VFPConv5Frm:
1317     // Encode Dm / Sm.
1318     Binary |= encodeVFPRm(MI, 0);
1319     break;
1320   }
1321
1322   switch (Form) {
1323   default: break;
1324   case ARMII::VFPConv1Frm:
1325     // Encode Dm / Sm.
1326     Binary |= encodeVFPRm(MI, 1);
1327     break;
1328   case ARMII::VFPConv2Frm:
1329   case ARMII::VFPConv3Frm:
1330     // Encode Dn / Sn.
1331     Binary |= encodeVFPRn(MI, 1);
1332     break;
1333   case ARMII::VFPConv4Frm:
1334   case ARMII::VFPConv5Frm:
1335     // Encode Dd / Sd.
1336     Binary |= encodeVFPRd(MI, 1);
1337     break;
1338   }
1339
1340   if (Form == ARMII::VFPConv5Frm)
1341     // Encode Dn / Sn.
1342     Binary |= encodeVFPRn(MI, 2);
1343   else if (Form == ARMII::VFPConv3Frm)
1344     // Encode Dm / Sm.
1345     Binary |= encodeVFPRm(MI, 2);
1346
1347   emitWordLE(Binary);
1348 }
1349
1350 template<class CodeEmitter>
1351 void Emitter<CodeEmitter>::emitVFPLoadStoreInstruction(const MachineInstr &MI) {
1352   // Part of binary is determined by TableGn.
1353   unsigned Binary = getBinaryCodeForInstr(MI);
1354
1355   // Set the conditional execution predicate
1356   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1357
1358   unsigned OpIdx = 0;
1359
1360   // Encode Dd / Sd.
1361   Binary |= encodeVFPRd(MI, OpIdx++);
1362
1363   // Encode address base.
1364   const MachineOperand &Base = MI.getOperand(OpIdx++);
1365   Binary |= getMachineOpValue(MI, Base) << ARMII::RegRnShift;
1366
1367   // If there is a non-zero immediate offset, encode it.
1368   if (Base.isReg()) {
1369     const MachineOperand &Offset = MI.getOperand(OpIdx);
1370     if (unsigned ImmOffs = ARM_AM::getAM5Offset(Offset.getImm())) {
1371       if (ARM_AM::getAM5Op(Offset.getImm()) == ARM_AM::add)
1372         Binary |= 1 << ARMII::U_BitShift;
1373       Binary |= ImmOffs;
1374       emitWordLE(Binary);
1375       return;
1376     }
1377   }
1378
1379   // If immediate offset is omitted, default to +0.
1380   Binary |= 1 << ARMII::U_BitShift;
1381
1382   emitWordLE(Binary);
1383 }
1384
1385 template<class CodeEmitter>
1386 void Emitter<CodeEmitter>::emitVFPLoadStoreMultipleInstruction(
1387                                                        const MachineInstr &MI) {
1388   // Part of binary is determined by TableGn.
1389   unsigned Binary = getBinaryCodeForInstr(MI);
1390
1391   // Set the conditional execution predicate
1392   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1393
1394   // Set base address operand
1395   Binary |= getMachineOpValue(MI, 0) << ARMII::RegRnShift;
1396
1397   // Set addressing mode by modifying bits U(23) and P(24)
1398   const MachineOperand &MO = MI.getOperand(1);
1399   Binary |= getAddrModeUPBits(ARM_AM::getAM5SubMode(MO.getImm()));
1400
1401   // Set bit W(21)
1402   if (ARM_AM::getAM5WBFlag(MO.getImm()))
1403     Binary |= 0x1 << ARMII::W_BitShift;
1404
1405   // First register is encoded in Dd.
1406   Binary |= encodeVFPRd(MI, 5);
1407
1408   // Number of registers are encoded in offset field.
1409   unsigned NumRegs = 1;
1410   for (unsigned i = 6, e = MI.getNumOperands(); i != e; ++i) {
1411     const MachineOperand &MO = MI.getOperand(i);
1412     if (!MO.isReg() || MO.isImplicit())
1413       break;
1414     ++NumRegs;
1415   }
1416   Binary |= NumRegs * 2;
1417
1418   emitWordLE(Binary);
1419 }
1420
1421 template<class CodeEmitter>
1422 void Emitter<CodeEmitter>::emitMiscInstruction(const MachineInstr &MI) {
1423   // Part of binary is determined by TableGn.
1424   unsigned Binary = getBinaryCodeForInstr(MI);
1425
1426   // Set the conditional execution predicate
1427   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1428
1429   emitWordLE(Binary);
1430 }
1431
1432 #include "ARMGenCodeEmitter.inc"