lib/Target/ARM/ARMCodeEmitter.cpp

   1 //===-- ARM/ARMCodeEmitter.cpp - Convert ARM code to machine code ---------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the pass that transforms the ARM machine instructions into
  11 // relocatable machine code.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #define DEBUG_TYPE "jit"
  16 #include "ARM.h"
  17 #include "ARMAddressingModes.h"
  18 #include "ARMConstantPoolValue.h"
  19 #include "ARMInstrInfo.h"
  20 #include "ARMRelocations.h"
  21 #include "ARMSubtarget.h"
  22 #include "ARMTargetMachine.h"
  23 #include "llvm/Constants.h"
  24 #include "llvm/DerivedTypes.h"
  25 #include "llvm/Function.h"
  26 #include "llvm/PassManager.h"
  27 #include "llvm/CodeGen/JITCodeEmitter.h"
  28 #include "llvm/CodeGen/MachineConstantPool.h"
  29 #include "llvm/CodeGen/MachineFunctionPass.h"
  30 #include "llvm/CodeGen/MachineInstr.h"
  31 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  32 #include "llvm/CodeGen/MachineModuleInfo.h"
  33 #include "llvm/CodeGen/Passes.h"
  34 #include "llvm/ADT/Statistic.h"
  35 #include "llvm/Support/Debug.h"
  36 #include "llvm/Support/ErrorHandling.h"
  37 #include "llvm/Support/raw_ostream.h"
  38 #ifndef NDEBUG
  39 #include <iomanip>
  40 #endif
  41 using namespace llvm;
  42
  43 STATISTIC(NumEmitted, "Number of machine instructions emitted");
  44
  45 namespace {
  46
  47   class ARMCodeEmitter : public MachineFunctionPass {
  48     ARMJITInfo                *JTI;
  49     const ARMInstrInfo        *II;
  50     const TargetData          *TD;
  51     const ARMSubtarget        *Subtarget;
  52     TargetMachine             &TM;
  53     JITCodeEmitter            &MCE;
  54     MachineModuleInfo *MMI;
  55     const std::vector<MachineConstantPoolEntry> *MCPEs;
  56     const std::vector<MachineJumpTableEntry> *MJTEs;
  57     bool IsPIC;
  58     bool IsThumb;
  59
  60     void getAnalysisUsage(AnalysisUsage &AU) const {
  61       AU.addRequired<MachineModuleInfo>();
  62       MachineFunctionPass::getAnalysisUsage(AU);
  63     }
  64
  65     static char ID;
  66   public:
  67     ARMCodeEmitter(TargetMachine &tm, JITCodeEmitter &mce)
  68       : MachineFunctionPass(ID), JTI(0),
  69         II((const ARMInstrInfo *)tm.getInstrInfo()),
  70         TD(tm.getTargetData()), TM(tm),
  71         MCE(mce), MCPEs(0), MJTEs(0),
  72         IsPIC(TM.getRelocationModel() == Reloc::PIC_), IsThumb(false) {}
  73
  74     /// getBinaryCodeForInstr - This function, generated by the
  75     /// CodeEmitterGenerator using TableGen, produces the binary encoding for
  76     /// machine instructions.
  77     unsigned getBinaryCodeForInstr(const MachineInstr &MI) const;
  78
  79     bool runOnMachineFunction(MachineFunction &MF);
  80
  81     virtual const char *getPassName() const {
  82       return "ARM Machine Code Emitter";
  83     }
  84
  85     void emitInstruction(const MachineInstr &MI);
  86
  87   private:
  88
  89     void emitWordLE(unsigned Binary);
  90     void emitDWordLE(uint64_t Binary);
  91     void emitConstPoolInstruction(const MachineInstr &MI);
  92     void emitMOVi32immInstruction(const MachineInstr &MI);
  93     void emitMOVi2piecesInstruction(const MachineInstr &MI);
  94     void emitLEApcrelJTInstruction(const MachineInstr &MI);
  95     void emitPseudoMoveInstruction(const MachineInstr &MI);
  96     void addPCLabel(unsigned LabelID);
  97     void emitPseudoInstruction(const MachineInstr &MI);
  98     unsigned getMachineSoRegOpValue(const MachineInstr &MI,
  99                                     const TargetInstrDesc &TID,
 100                                     const MachineOperand &MO,
 101                                     unsigned OpIdx);
 102
 103     unsigned getMachineSoImmOpValue(unsigned SoImm);
 104     unsigned getAddrModeSBit(const MachineInstr &MI,
 105                              const TargetInstrDesc &TID) const;
 106
 107     void emitDataProcessingInstruction(const MachineInstr &MI,
 108                                        unsigned ImplicitRd = 0,
 109                                        unsigned ImplicitRn = 0);
 110
 111     void emitLoadStoreInstruction(const MachineInstr &MI,
 112                                   unsigned ImplicitRd = 0,
 113                                   unsigned ImplicitRn = 0);
 114
 115     void emitMiscLoadStoreInstruction(const MachineInstr &MI,
 116                                       unsigned ImplicitRn = 0);
 117
 118     void emitLoadStoreMultipleInstruction(const MachineInstr &MI);
 119
 120     void emitMulFrmInstruction(const MachineInstr &MI);
 121
 122     void emitExtendInstruction(const MachineInstr &MI);
 123
 124     void emitMiscArithInstruction(const MachineInstr &MI);
 125
 126     void emitSaturateInstruction(const MachineInstr &MI);
 127
 128     void emitBranchInstruction(const MachineInstr &MI);
 129
 130     void emitInlineJumpTable(unsigned JTIndex);
 131
 132     void emitMiscBranchInstruction(const MachineInstr &MI);
 133
 134     void emitVFPArithInstruction(const MachineInstr &MI);
 135
 136     void emitVFPConversionInstruction(const MachineInstr &MI);
 137
 138     void emitVFPLoadStoreInstruction(const MachineInstr &MI);
 139
 140     void emitVFPLoadStoreMultipleInstruction(const MachineInstr &MI);
 141
 142     void emitNEONLaneInstruction(const MachineInstr &MI);
 143     void emitNEONDupInstruction(const MachineInstr &MI);
 144     void emitNEON1RegModImmInstruction(const MachineInstr &MI);
 145     void emitNEON2RegInstruction(const MachineInstr &MI);
 146     void emitNEON3RegInstruction(const MachineInstr &MI);
 147
 148     /// getMachineOpValue - Return binary encoding of operand. If the machine
 149     /// operand requires relocation, record the relocation and return zero.
 150     unsigned getMachineOpValue(const MachineInstr &MI,
 151                                const MachineOperand &MO) const;
 152     unsigned getMachineOpValue(const MachineInstr &MI, unsigned OpIdx) const {
 153       return getMachineOpValue(MI, MI.getOperand(OpIdx));
 154     }
 155
 156     // FIXME: The legacy JIT ARMCodeEmitter doesn't rely on the the
 157     //  TableGen'erated getBinaryCodeForInstr() function to encode any
 158     //  operand values, instead querying getMachineOpValue() directly for
 159     //  each operand it needs to encode. Thus, any of the new encoder
 160     //  helper functions can simply return 0 as the values the return
 161     //  are already handled elsewhere. They are placeholders to allow this
 162     //  encoder to continue to function until the MC encoder is sufficiently
 163     //  far along that this one can be eliminated entirely.
 164     unsigned getCCOutOpValue(const MachineInstr &MI, unsigned Op)
 165       const { return 0; }
 166     unsigned getSOImmOpValue(const MachineInstr &MI, unsigned Op)
 167       const { return 0; }
 168     unsigned getSORegOpValue(const MachineInstr &MI, unsigned Op)
 169       const { return 0; }
 170     unsigned getRotImmOpValue(const MachineInstr &MI, unsigned Op)
 171       const { return 0; }
 172     unsigned getImmMinusOneOpValue(const MachineInstr &MI, unsigned Op)
 173       const { return 0; }
 174     unsigned getAddrMode6AddressOpValue(const MachineInstr &MI, unsigned Op)
 175       const { return 0; }
 176     unsigned getAddrMode6OffsetOpValue(const MachineInstr &MI, unsigned Op)
 177       const { return 0; }
 178     unsigned getBitfieldInvertedMaskOpValue(const MachineInstr &MI,
 179                                             unsigned Op) const { return 0; }
 180     uint32_t getLdStmModeOpValue(const MachineInstr &MI, unsigned OpIdx)
 181       const {return 0; }
 182     uint32_t getLdStSORegOpValue(const MachineInstr &MI, unsigned OpIdx)
 183       const { return 0; }
 184
 185     unsigned getAddrModeImm12OpValue(const MachineInstr &MI, unsigned Op)
 186       const {
 187       // {17-13} = reg
 188       // {12}    = (U)nsigned (add == '1', sub == '0')
 189       // {11-0}  = imm12
 190       const MachineOperand &MO  = MI.getOperand(Op);
 191       const MachineOperand &MO1 = MI.getOperand(Op + 1);
 192       if (!MO.isReg()) {
 193         emitConstPoolAddress(MO.getIndex(), ARM::reloc_arm_cp_entry);
 194         return 0;
 195       }
 196       unsigned Reg = getARMRegisterNumbering(MO.getReg());
 197       int32_t Imm12 = MO1.getImm();
 198       uint32_t Binary;
 199       Binary = Imm12 & 0xfff;
 200       if (Imm12 >= 0)
 201         Binary |= (1 << 12);
 202       Binary |= (Reg << 13);
 203       return Binary;
 204     }
 205     uint32_t getAddrMode5OpValue(const MachineInstr &MI, unsigned Op) const {
 206       // {12-9}  = reg
 207       // {8}     = (U)nsigned (add == '1', sub == '0')
 208       // {7-0}   = imm12
 209       const MachineOperand &MO  = MI.getOperand(Op);
 210       const MachineOperand &MO1 = MI.getOperand(Op + 1);
 211       if (!MO.isReg()) {
 212         emitConstPoolAddress(MO.getIndex(), ARM::reloc_arm_cp_entry);
 213         return 0;
 214       }
 215       unsigned Reg = getARMRegisterNumbering(MO.getReg());
 216       int32_t Imm8 = MO1.getImm();
 217       uint32_t Binary;
 218       Binary = Imm8 & 0xff;
 219       if (Imm8 >= 0)
 220         Binary |= (1 << 8);
 221       Binary |= (Reg << 9);
 222       return Binary;
 223     }
 224     unsigned getNEONVcvtImm32OpValue(const MachineInstr &MI, unsigned Op)
 225       const { return 0; }
 226
 227     unsigned getRegisterListOpValue(const MachineInstr &MI, unsigned Op)
 228       const { return 0; }
 229
 230     /// getMovi32Value - Return binary encoding of operand for movw/movt. If the
 231     /// machine operand requires relocation, record the relocation and return
 232     /// zero.
 233     unsigned getMovi32Value(const MachineInstr &MI,const MachineOperand &MO,
 234                             unsigned Reloc);
 235
 236     /// getShiftOp - Return the shift opcode (bit[6:5]) of the immediate value.
 237     ///
 238     unsigned getShiftOp(unsigned Imm) const ;
 239
 240     /// Routines that handle operands which add machine relocations which are
 241     /// fixed up by the relocation stage.
 242     void emitGlobalAddress(const GlobalValue *GV, unsigned Reloc,
 243                            bool MayNeedFarStub,  bool Indirect,
 244                            intptr_t ACPV = 0) const;
 245     void emitExternalSymbolAddress(const char *ES, unsigned Reloc) const;
 246     void emitConstPoolAddress(unsigned CPI, unsigned Reloc) const;
 247     void emitJumpTableAddress(unsigned JTIndex, unsigned Reloc) const;
 248     void emitMachineBasicBlock(MachineBasicBlock *BB, unsigned Reloc,
 249                                intptr_t JTBase = 0) const;
 250   };
 251 }
 252
 253 char ARMCodeEmitter::ID = 0;
 254
 255 /// createARMJITCodeEmitterPass - Return a pass that emits the collected ARM
 256 /// code to the specified MCE object.
 257 FunctionPass *llvm::createARMJITCodeEmitterPass(ARMBaseTargetMachine &TM,
 258                                                 JITCodeEmitter &JCE) {
 259   return new ARMCodeEmitter(TM, JCE);
 260 }
 261
 262 bool ARMCodeEmitter::runOnMachineFunction(MachineFunction &MF) {
 263   assert((MF.getTarget().getRelocationModel() != Reloc::Default ||
 264           MF.getTarget().getRelocationModel() != Reloc::Static) &&
 265          "JIT relocation model must be set to static or default!");
 266   JTI = ((ARMTargetMachine &)MF.getTarget()).getJITInfo();
 267   II = ((const ARMTargetMachine &)MF.getTarget()).getInstrInfo();
 268   TD = ((const ARMTargetMachine &)MF.getTarget()).getTargetData();
 269   Subtarget = &TM.getSubtarget<ARMSubtarget>();
 270   MCPEs = &MF.getConstantPool()->getConstants();
 271   MJTEs = 0;
 272   if (MF.getJumpTableInfo()) MJTEs = &MF.getJumpTableInfo()->getJumpTables();
 273   IsPIC = TM.getRelocationModel() == Reloc::PIC_;
 274   IsThumb = MF.getInfo<ARMFunctionInfo>()->isThumbFunction();
 275   JTI->Initialize(MF, IsPIC);
 276   MMI = &getAnalysis<MachineModuleInfo>();
 277   MCE.setModuleInfo(MMI);
 278
 279   do {
 280     DEBUG(errs() << "JITTing function '"
 281           << MF.getFunction()->getName() << "'\n");
 282     MCE.startFunction(MF);
 283     for (MachineFunction::iterator MBB = MF.begin(), E = MF.end();
 284          MBB != E; ++MBB) {
 285       MCE.StartMachineBasicBlock(MBB);
 286       for (MachineBasicBlock::const_iterator I = MBB->begin(), E = MBB->end();
 287            I != E; ++I)
 288         emitInstruction(*I);
 289     }
 290   } while (MCE.finishFunction(MF));
 291
 292   return false;
 293 }
 294
 295 /// getShiftOp - Return the shift opcode (bit[6:5]) of the immediate value.
 296 ///
 297 unsigned ARMCodeEmitter::getShiftOp(unsigned Imm) const {
 298   switch (ARM_AM::getAM2ShiftOpc(Imm)) {
 299   default: llvm_unreachable("Unknown shift opc!");
 300   case ARM_AM::asr: return 2;
 301   case ARM_AM::lsl: return 0;
 302   case ARM_AM::lsr: return 1;
 303   case ARM_AM::ror:
 304   case ARM_AM::rrx: return 3;
 305   }
 306   return 0;
 307 }
 308
 309 /// getMovi32Value - Return binary encoding of operand for movw/movt. If the
 310 /// machine operand requires relocation, record the relocation and return zero.
 311 unsigned ARMCodeEmitter::getMovi32Value(const MachineInstr &MI,
 312                                         const MachineOperand &MO,
 313                                         unsigned Reloc) {
 314   assert(((Reloc == ARM::reloc_arm_movt) || (Reloc == ARM::reloc_arm_movw))
 315       && "Relocation to this function should be for movt or movw");
 316
 317   if (MO.isImm())
 318     return static_cast<unsigned>(MO.getImm());
 319   else if (MO.isGlobal())
 320     emitGlobalAddress(MO.getGlobal(), Reloc, true, false);
 321   else if (MO.isSymbol())
 322     emitExternalSymbolAddress(MO.getSymbolName(), Reloc);
 323   else if (MO.isMBB())
 324     emitMachineBasicBlock(MO.getMBB(), Reloc);
 325   else {
 326 #ifndef NDEBUG
 327     errs() << MO;
 328 #endif
 329     llvm_unreachable("Unsupported operand type for movw/movt");
 330   }
 331   return 0;
 332 }
 333
 334 /// getMachineOpValue - Return binary encoding of operand. If the machine
 335 /// operand requires relocation, record the relocation and return zero.
 336 unsigned ARMCodeEmitter::getMachineOpValue(const MachineInstr &MI,
 337                                            const MachineOperand &MO) const {
 338   if (MO.isReg())
 339     return getARMRegisterNumbering(MO.getReg());
 340   else if (MO.isImm())
 341     return static_cast<unsigned>(MO.getImm());
 342   else if (MO.isGlobal())
 343     emitGlobalAddress(MO.getGlobal(), ARM::reloc_arm_branch, true, false);
 344   else if (MO.isSymbol())
 345     emitExternalSymbolAddress(MO.getSymbolName(), ARM::reloc_arm_branch);
 346   else if (MO.isCPI()) {
 347     const TargetInstrDesc &TID = MI.getDesc();
 348     // For VFP load, the immediate offset is multiplied by 4.
 349     unsigned Reloc =  ((TID.TSFlags & ARMII::FormMask) == ARMII::VFPLdStFrm)
 350       ? ARM::reloc_arm_vfp_cp_entry : ARM::reloc_arm_cp_entry;
 351     emitConstPoolAddress(MO.getIndex(), Reloc);
 352   } else if (MO.isJTI())
 353     emitJumpTableAddress(MO.getIndex(), ARM::reloc_arm_relative);
 354   else if (MO.isMBB())
 355     emitMachineBasicBlock(MO.getMBB(), ARM::reloc_arm_branch);
 356   else {
 357 #ifndef NDEBUG
 358     errs() << MO;
 359 #endif
 360     llvm_unreachable(0);
 361   }
 362   return 0;
 363 }
 364
 365 /// emitGlobalAddress - Emit the specified address to the code stream.
 366 ///
 367 void ARMCodeEmitter::emitGlobalAddress(const GlobalValue *GV, unsigned Reloc,
 368                                        bool MayNeedFarStub, bool Indirect,
 369                                        intptr_t ACPV) const {
 370   MachineRelocation MR = Indirect
 371     ? MachineRelocation::getIndirectSymbol(MCE.getCurrentPCOffset(), Reloc,
 372                                            const_cast<GlobalValue *>(GV),
 373                                            ACPV, MayNeedFarStub)
 374     : MachineRelocation::getGV(MCE.getCurrentPCOffset(), Reloc,
 375                                const_cast<GlobalValue *>(GV), ACPV,
 376                                MayNeedFarStub);
 377   MCE.addRelocation(MR);
 378 }
 379
 380 /// emitExternalSymbolAddress - Arrange for the address of an external symbol to
 381 /// be emitted to the current location in the function, and allow it to be PC
 382 /// relative.
 383 void ARMCodeEmitter::
 384 emitExternalSymbolAddress(const char *ES, unsigned Reloc) const {
 385   MCE.addRelocation(MachineRelocation::getExtSym(MCE.getCurrentPCOffset(),
 386                                                  Reloc, ES));
 387 }
 388
 389 /// emitConstPoolAddress - Arrange for the address of an constant pool
 390 /// to be emitted to the current location in the function, and allow it to be PC
 391 /// relative.
 392 void ARMCodeEmitter::emitConstPoolAddress(unsigned CPI, unsigned Reloc) const {
 393   // Tell JIT emitter we'll resolve the address.
 394   MCE.addRelocation(MachineRelocation::getConstPool(MCE.getCurrentPCOffset(),
 395                                                     Reloc, CPI, 0, true));
 396 }
 397
 398 /// emitJumpTableAddress - Arrange for the address of a jump table to
 399 /// be emitted to the current location in the function, and allow it to be PC
 400 /// relative.
 401 void ARMCodeEmitter::
 402 emitJumpTableAddress(unsigned JTIndex, unsigned Reloc) const {
 403   MCE.addRelocation(MachineRelocation::getJumpTable(MCE.getCurrentPCOffset(),
 404                                                     Reloc, JTIndex, 0, true));
 405 }
 406
 407 /// emitMachineBasicBlock - Emit the specified address basic block.
 408 void ARMCodeEmitter::emitMachineBasicBlock(MachineBasicBlock *BB,
 409                                            unsigned Reloc,
 410                                            intptr_t JTBase) const {
 411   MCE.addRelocation(MachineRelocation::getBB(MCE.getCurrentPCOffset(),
 412                                              Reloc, BB, JTBase));
 413 }
 414
 415 void ARMCodeEmitter::emitWordLE(unsigned Binary) {
 416   DEBUG(errs() << "  0x";
 417         errs().write_hex(Binary) << "\n");
 418   MCE.emitWordLE(Binary);
 419 }
 420
 421 void ARMCodeEmitter::emitDWordLE(uint64_t Binary) {
 422   DEBUG(errs() << "  0x";
 423         errs().write_hex(Binary) << "\n");
 424   MCE.emitDWordLE(Binary);
 425 }
 426
 427 void ARMCodeEmitter::emitInstruction(const MachineInstr &MI) {
 428   DEBUG(errs() << "JIT: " << (void*)MCE.getCurrentPCValue() << ":\t" << MI);
 429
 430   MCE.processDebugLoc(MI.getDebugLoc(), true);
 431
 432   ++NumEmitted;  // Keep track of the # of mi's emitted
 433   switch (MI.getDesc().TSFlags & ARMII::FormMask) {
 434   default: {
 435     llvm_unreachable("Unhandled instruction encoding format!");
 436     break;
 437   }
 438   case ARMII::Pseudo:
 439     emitPseudoInstruction(MI);
 440     break;
 441   case ARMII::DPFrm:
 442   case ARMII::DPSoRegFrm:
 443     emitDataProcessingInstruction(MI);
 444     break;
 445   case ARMII::LdFrm:
 446   case ARMII::StFrm:
 447     emitLoadStoreInstruction(MI);
 448     break;
 449   case ARMII::LdMiscFrm:
 450   case ARMII::StMiscFrm:
 451     emitMiscLoadStoreInstruction(MI);
 452     break;
 453   case ARMII::LdStMulFrm:
 454     emitLoadStoreMultipleInstruction(MI);
 455     break;
 456   case ARMII::MulFrm:
 457     emitMulFrmInstruction(MI);
 458     break;
 459   case ARMII::ExtFrm:
 460     emitExtendInstruction(MI);
 461     break;
 462   case ARMII::ArithMiscFrm:
 463     emitMiscArithInstruction(MI);
 464     break;
 465   case ARMII::SatFrm:
 466     emitSaturateInstruction(MI);
 467     break;
 468   case ARMII::BrFrm:
 469     emitBranchInstruction(MI);
 470     break;
 471   case ARMII::BrMiscFrm:
 472     emitMiscBranchInstruction(MI);
 473     break;
 474   // VFP instructions.
 475   case ARMII::VFPUnaryFrm:
 476   case ARMII::VFPBinaryFrm:
 477     emitVFPArithInstruction(MI);
 478     break;
 479   case ARMII::VFPConv1Frm:
 480   case ARMII::VFPConv2Frm:
 481   case ARMII::VFPConv3Frm:
 482   case ARMII::VFPConv4Frm:
 483   case ARMII::VFPConv5Frm:
 484     emitVFPConversionInstruction(MI);
 485     break;
 486   case ARMII::VFPLdStFrm:
 487     emitVFPLoadStoreInstruction(MI);
 488     break;
 489   case ARMII::VFPLdStMulFrm:
 490     emitVFPLoadStoreMultipleInstruction(MI);
 491     break;
 492
 493   // NEON instructions.
 494   case ARMII::NGetLnFrm:
 495   case ARMII::NSetLnFrm:
 496     emitNEONLaneInstruction(MI);
 497     break;
 498   case ARMII::NDupFrm:
 499     emitNEONDupInstruction(MI);
 500     break;
 501   case ARMII::N1RegModImmFrm:
 502     emitNEON1RegModImmInstruction(MI);
 503     break;
 504   case ARMII::N2RegFrm:
 505     emitNEON2RegInstruction(MI);
 506     break;
 507   case ARMII::N3RegFrm:
 508     emitNEON3RegInstruction(MI);
 509     break;
 510   }
 511   MCE.processDebugLoc(MI.getDebugLoc(), false);
 512 }
 513
 514 void ARMCodeEmitter::emitConstPoolInstruction(const MachineInstr &MI) {
 515   unsigned CPI = MI.getOperand(0).getImm();       // CP instruction index.
 516   unsigned CPIndex = MI.getOperand(1).getIndex(); // Actual cp entry index.
 517   const MachineConstantPoolEntry &MCPE = (*MCPEs)[CPIndex];
 518
 519   // Remember the CONSTPOOL_ENTRY address for later relocation.
 520   JTI->addConstantPoolEntryAddr(CPI, MCE.getCurrentPCValue());
 521
 522   // Emit constpool island entry. In most cases, the actual values will be
 523   // resolved and relocated after code emission.
 524   if (MCPE.isMachineConstantPoolEntry()) {
 525     ARMConstantPoolValue *ACPV =
 526       static_cast<ARMConstantPoolValue*>(MCPE.Val.MachineCPVal);
 527
 528     DEBUG(errs() << "  ** ARM constant pool #" << CPI << " @ "
 529           << (void*)MCE.getCurrentPCValue() << " " << *ACPV << '\n');
 530
 531     assert(ACPV->isGlobalValue() && "unsupported constant pool value");
 532     const GlobalValue *GV = ACPV->getGV();
 533     if (GV) {
 534       Reloc::Model RelocM = TM.getRelocationModel();
 535       emitGlobalAddress(GV, ARM::reloc_arm_machine_cp_entry,
 536                         isa<Function>(GV),
 537                         Subtarget->GVIsIndirectSymbol(GV, RelocM),
 538                         (intptr_t)ACPV);
 539      } else  {
 540       emitExternalSymbolAddress(ACPV->getSymbol(), ARM::reloc_arm_absolute);
 541     }
 542     emitWordLE(0);
 543   } else {
 544     const Constant *CV = MCPE.Val.ConstVal;
 545
 546     DEBUG({
 547         errs() << "  ** Constant pool #" << CPI << " @ "
 548                << (void*)MCE.getCurrentPCValue() << " ";
 549         if (const Function *F = dyn_cast<Function>(CV))
 550           errs() << F->getName();
 551         else
 552           errs() << *CV;
 553         errs() << '\n';
 554       });
 555
 556     if (const GlobalValue *GV = dyn_cast<GlobalValue>(CV)) {
 557       emitGlobalAddress(GV, ARM::reloc_arm_absolute, isa<Function>(GV), false);
 558       emitWordLE(0);
 559     } else if (const ConstantInt *CI = dyn_cast<ConstantInt>(CV)) {
 560       uint32_t Val = uint32_t(*CI->getValue().getRawData());
 561       emitWordLE(Val);
 562     } else if (const ConstantFP *CFP = dyn_cast<ConstantFP>(CV)) {
 563       if (CFP->getType()->isFloatTy())
 564         emitWordLE(CFP->getValueAPF().bitcastToAPInt().getZExtValue());
 565       else if (CFP->getType()->isDoubleTy())
 566         emitDWordLE(CFP->getValueAPF().bitcastToAPInt().getZExtValue());
 567       else {
 568         llvm_unreachable("Unable to handle this constantpool entry!");
 569       }
 570     } else {
 571       llvm_unreachable("Unable to handle this constantpool entry!");
 572     }
 573   }
 574 }
 575
 576 void ARMCodeEmitter::emitMOVi32immInstruction(const MachineInstr &MI) {
 577   const MachineOperand &MO0 = MI.getOperand(0);
 578   const MachineOperand &MO1 = MI.getOperand(1);
 579
 580   // Emit the 'movw' instruction.
 581   unsigned Binary = 0x30 << 20;  // mov: Insts{27-20} = 0b00110000
 582
 583   unsigned Lo16 = getMovi32Value(MI, MO1, ARM::reloc_arm_movw) & 0xFFFF;
 584
 585   // Set the conditional execution predicate.
 586   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
 587
 588   // Encode Rd.
 589   Binary |= getMachineOpValue(MI, MO0) << ARMII::RegRdShift;
 590
 591   // Encode imm16 as imm4:imm12
 592   Binary |= Lo16 & 0xFFF; // Insts{11-0} = imm12
 593   Binary |= ((Lo16 >> 12) & 0xF) << 16; // Insts{19-16} = imm4
 594   emitWordLE(Binary);
 595
 596   unsigned Hi16 = getMovi32Value(MI, MO1, ARM::reloc_arm_movt) >> 16;
 597   // Emit the 'movt' instruction.
 598   Binary = 0x34 << 20; // movt: Insts{27-20} = 0b00110100
 599
 600   // Set the conditional execution predicate.
 601   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
 602
 603   // Encode Rd.
 604   Binary |= getMachineOpValue(MI, MO0) << ARMII::RegRdShift;
 605
 606   // Encode imm16 as imm4:imm1, same as movw above.
 607   Binary |= Hi16 & 0xFFF;
 608   Binary |= ((Hi16 >> 12) & 0xF) << 16;
 609   emitWordLE(Binary);
 610 }
 611
 612 void ARMCodeEmitter::emitMOVi2piecesInstruction(const MachineInstr &MI) {
 613   const MachineOperand &MO0 = MI.getOperand(0);
 614   const MachineOperand &MO1 = MI.getOperand(1);
 615   assert(MO1.isImm() && ARM_AM::isSOImmTwoPartVal(MO1.getImm()) &&
 616                                                   "Not a valid so_imm value!");
 617   unsigned V1 = ARM_AM::getSOImmTwoPartFirst(MO1.getImm());
 618   unsigned V2 = ARM_AM::getSOImmTwoPartSecond(MO1.getImm());
 619
 620   // Emit the 'mov' instruction.
 621   unsigned Binary = 0xd << 21;  // mov: Insts{24-21} = 0b1101
 622
 623   // Set the conditional execution predicate.
 624   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
 625
 626   // Encode Rd.
 627   Binary |= getMachineOpValue(MI, MO0) << ARMII::RegRdShift;
 628
 629   // Encode so_imm.
 630   // Set bit I(25) to identify this is the immediate form of <shifter_op>
 631   Binary |= 1 << ARMII::I_BitShift;
 632   Binary |= getMachineSoImmOpValue(V1);
 633   emitWordLE(Binary);
 634
 635   // Now the 'orr' instruction.
 636   Binary = 0xc << 21;  // orr: Insts{24-21} = 0b1100
 637
 638   // Set the conditional execution predicate.
 639   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
 640
 641   // Encode Rd.
 642   Binary |= getMachineOpValue(MI, MO0) << ARMII::RegRdShift;
 643
 644   // Encode Rn.
 645   Binary |= getMachineOpValue(MI, MO0) << ARMII::RegRnShift;
 646
 647   // Encode so_imm.
 648   // Set bit I(25) to identify this is the immediate form of <shifter_op>
 649   Binary |= 1 << ARMII::I_BitShift;
 650   Binary |= getMachineSoImmOpValue(V2);
 651   emitWordLE(Binary);
 652 }
 653
 654 void ARMCodeEmitter::emitLEApcrelJTInstruction(const MachineInstr &MI) {
 655   // It's basically add r, pc, (LJTI - $+8)
 656
 657   const TargetInstrDesc &TID = MI.getDesc();
 658
 659   // Emit the 'add' instruction.
 660   unsigned Binary = 0x4 << 21;  // add: Insts{24-31} = 0b0100
 661
 662   // Set the conditional execution predicate
 663   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
 664
 665   // Encode S bit if MI modifies CPSR.
 666   Binary |= getAddrModeSBit(MI, TID);
 667
 668   // Encode Rd.
 669   Binary |= getMachineOpValue(MI, 0) << ARMII::RegRdShift;
 670
 671   // Encode Rn which is PC.
 672   Binary |= getARMRegisterNumbering(ARM::PC) << ARMII::RegRnShift;
 673
 674   // Encode the displacement.
 675   Binary |= 1 << ARMII::I_BitShift;
 676   emitJumpTableAddress(MI.getOperand(1).getIndex(), ARM::reloc_arm_jt_base);
 677
 678   emitWordLE(Binary);
 679 }
 680
 681 void ARMCodeEmitter::emitPseudoMoveInstruction(const MachineInstr &MI) {
 682   unsigned Opcode = MI.getDesc().Opcode;
 683
 684   // Part of binary is determined by TableGn.
 685   unsigned Binary = getBinaryCodeForInstr(MI);
 686
 687   // Set the conditional execution predicate
 688   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
 689
 690   // Encode S bit if MI modifies CPSR.
 691   if (Opcode == ARM::MOVsrl_flag || Opcode == ARM::MOVsra_flag)
 692     Binary |= 1 << ARMII::S_BitShift;
 693
 694   // Encode register def if there is one.
 695   Binary |= getMachineOpValue(MI, 0) << ARMII::RegRdShift;
 696
 697   // Encode the shift operation.
 698   switch (Opcode) {
 699   default: break;
 700   case ARM::RRX:
 701     // rrx
 702     Binary |= 0x6 << 4;
 703     break;
 704   case ARM::MOVsrl_flag:
 705     // lsr #1
 706     Binary |= (0x2 << 4) | (1 << 7);
 707     break;
 708   case ARM::MOVsra_flag:
 709     // asr #1
 710     Binary |= (0x4 << 4) | (1 << 7);
 711     break;
 712   }
 713
 714   // Encode register Rm.
 715   Binary |= getMachineOpValue(MI, 1);
 716
 717   emitWordLE(Binary);
 718 }
 719
 720 void ARMCodeEmitter::addPCLabel(unsigned LabelID) {
 721   DEBUG(errs() << "  ** LPC" << LabelID << " @ "
 722         << (void*)MCE.getCurrentPCValue() << '\n');
 723   JTI->addPCLabelAddr(LabelID, MCE.getCurrentPCValue());
 724 }
 725
 726 void ARMCodeEmitter::emitPseudoInstruction(const MachineInstr &MI) {
 727   unsigned Opcode = MI.getDesc().Opcode;
 728   switch (Opcode) {
 729   default:
 730     llvm_unreachable("ARMCodeEmitter::emitPseudoInstruction");
 731   case ARM::BX:
 732   case ARM::BMOVPCRX:
 733   case ARM::BXr9:
 734   case ARM::BMOVPCRXr9: {
 735     // First emit mov lr, pc
 736     unsigned Binary = 0x01a0e00f;
 737     Binary |= II->getPredicate(&MI) << ARMII::CondShift;
 738     emitWordLE(Binary);
 739
 740     // and then emit the branch.
 741     emitMiscBranchInstruction(MI);
 742     break;
 743   }
 744   case TargetOpcode::INLINEASM: {
 745     // We allow inline assembler nodes with empty bodies - they can
 746     // implicitly define registers, which is ok for JIT.
 747     if (MI.getOperand(0).getSymbolName()[0]) {
 748       report_fatal_error("JIT does not support inline asm!");
 749     }
 750     break;
 751   }
 752   case TargetOpcode::PROLOG_LABEL:
 753   case TargetOpcode::EH_LABEL:
 754     MCE.emitLabel(MI.getOperand(0).getMCSymbol());
 755     break;
 756   case TargetOpcode::IMPLICIT_DEF:
 757   case TargetOpcode::KILL:
 758     // Do nothing.
 759     break;
 760   case ARM::CONSTPOOL_ENTRY:
 761     emitConstPoolInstruction(MI);
 762     break;
 763   case ARM::PICADD: {
 764     // Remember of the address of the PC label for relocation later.
 765     addPCLabel(MI.getOperand(2).getImm());
 766     // PICADD is just an add instruction that implicitly read pc.
 767     emitDataProcessingInstruction(MI, 0, ARM::PC);
 768     break;
 769   }
 770   case ARM::PICLDR:
 771   case ARM::PICLDRB:
 772   case ARM::PICSTR:
 773   case ARM::PICSTRB: {
 774     // Remember of the address of the PC label for relocation later.
 775     addPCLabel(MI.getOperand(2).getImm());
 776     // These are just load / store instructions that implicitly read pc.
 777     emitLoadStoreInstruction(MI, 0, ARM::PC);
 778     break;
 779   }
 780   case ARM::PICLDRH:
 781   case ARM::PICLDRSH:
 782   case ARM::PICLDRSB:
 783   case ARM::PICSTRH: {
 784     // Remember of the address of the PC label for relocation later.
 785     addPCLabel(MI.getOperand(2).getImm());
 786     // These are just load / store instructions that implicitly read pc.
 787     emitMiscLoadStoreInstruction(MI, ARM::PC);
 788     break;
 789   }
 790
 791   case ARM::MOVi32imm:
 792     emitMOVi32immInstruction(MI);
 793     break;
 794
 795   case ARM::MOVi2pieces:
 796     // Two instructions to materialize a constant.
 797     emitMOVi2piecesInstruction(MI);
 798     break;
 799   case ARM::LEApcrelJT:
 800     // Materialize jumptable address.
 801     emitLEApcrelJTInstruction(MI);
 802     break;
 803   case ARM::RRX:
 804   case ARM::MOVsrl_flag:
 805   case ARM::MOVsra_flag:
 806     emitPseudoMoveInstruction(MI);
 807     break;
 808   }
 809 }
 810
 811 unsigned ARMCodeEmitter::getMachineSoRegOpValue(const MachineInstr &MI,
 812                                                 const TargetInstrDesc &TID,
 813                                                 const MachineOperand &MO,
 814                                                 unsigned OpIdx) {
 815   unsigned Binary = getMachineOpValue(MI, MO);
 816
 817   const MachineOperand &MO1 = MI.getOperand(OpIdx + 1);
 818   const MachineOperand &MO2 = MI.getOperand(OpIdx + 2);
 819   ARM_AM::ShiftOpc SOpc = ARM_AM::getSORegShOp(MO2.getImm());
 820
 821   // Encode the shift opcode.
 822   unsigned SBits = 0;
 823   unsigned Rs = MO1.getReg();
 824   if (Rs) {
 825     // Set shift operand (bit[7:4]).
 826     // LSL - 0001
 827     // LSR - 0011
 828     // ASR - 0101
 829     // ROR - 0111
 830     // RRX - 0110 and bit[11:8] clear.
 831     switch (SOpc) {
 832     default: llvm_unreachable("Unknown shift opc!");
 833     case ARM_AM::lsl: SBits = 0x1; break;
 834     case ARM_AM::lsr: SBits = 0x3; break;
 835     case ARM_AM::asr: SBits = 0x5; break;
 836     case ARM_AM::ror: SBits = 0x7; break;
 837     case ARM_AM::rrx: SBits = 0x6; break;
 838     }
 839   } else {
 840     // Set shift operand (bit[6:4]).
 841     // LSL - 000
 842     // LSR - 010
 843     // ASR - 100
 844     // ROR - 110
 845     switch (SOpc) {
 846     default: llvm_unreachable("Unknown shift opc!");
 847     case ARM_AM::lsl: SBits = 0x0; break;
 848     case ARM_AM::lsr: SBits = 0x2; break;
 849     case ARM_AM::asr: SBits = 0x4; break;
 850     case ARM_AM::ror: SBits = 0x6; break;
 851     }
 852   }
 853   Binary |= SBits << 4;
 854   if (SOpc == ARM_AM::rrx)
 855     return Binary;
 856
 857   // Encode the shift operation Rs or shift_imm (except rrx).
 858   if (Rs) {
 859     // Encode Rs bit[11:8].
 860     assert(ARM_AM::getSORegOffset(MO2.getImm()) == 0);
 861     return Binary | (getARMRegisterNumbering(Rs) << ARMII::RegRsShift);
 862   }
 863
 864   // Encode shift_imm bit[11:7].
 865   return Binary | ARM_AM::getSORegOffset(MO2.getImm()) << 7;
 866 }
 867
 868 unsigned ARMCodeEmitter::getMachineSoImmOpValue(unsigned SoImm) {
 869   int SoImmVal = ARM_AM::getSOImmVal(SoImm);
 870   assert(SoImmVal != -1 && "Not a valid so_imm value!");
 871
 872   // Encode rotate_imm.
 873   unsigned Binary = (ARM_AM::getSOImmValRot((unsigned)SoImmVal) >> 1)
 874     << ARMII::SoRotImmShift;
 875
 876   // Encode immed_8.
 877   Binary |= ARM_AM::getSOImmValImm((unsigned)SoImmVal);
 878   return Binary;
 879 }
 880
 881 unsigned ARMCodeEmitter::getAddrModeSBit(const MachineInstr &MI,
 882                                          const TargetInstrDesc &TID) const {
 883   for (unsigned i = MI.getNumOperands(), e = TID.getNumOperands(); i != e; --i){
 884     const MachineOperand &MO = MI.getOperand(i-1);
 885     if (MO.isReg() && MO.isDef() && MO.getReg() == ARM::CPSR)
 886       return 1 << ARMII::S_BitShift;
 887   }
 888   return 0;
 889 }
 890
 891 void ARMCodeEmitter::emitDataProcessingInstruction(const MachineInstr &MI,
 892                                                    unsigned ImplicitRd,
 893                                                    unsigned ImplicitRn) {
 894   const TargetInstrDesc &TID = MI.getDesc();
 895
 896   // Part of binary is determined by TableGn.
 897   unsigned Binary = getBinaryCodeForInstr(MI);
 898
 899   // Set the conditional execution predicate
 900   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
 901
 902   // Encode S bit if MI modifies CPSR.
 903   Binary |= getAddrModeSBit(MI, TID);
 904
 905   // Encode register def if there is one.
 906   unsigned NumDefs = TID.getNumDefs();
 907   unsigned OpIdx = 0;
 908   if (NumDefs)
 909     Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRdShift;
 910   else if (ImplicitRd)
 911     // Special handling for implicit use (e.g. PC).
 912     Binary |= (getARMRegisterNumbering(ImplicitRd) << ARMII::RegRdShift);
 913
 914   if (TID.Opcode == ARM::MOVi16) {
 915       // Get immediate from MI.
 916       unsigned Lo16 = getMovi32Value(MI, MI.getOperand(OpIdx),
 917                       ARM::reloc_arm_movw);
 918       // Encode imm which is the same as in emitMOVi32immInstruction().
 919       Binary |= Lo16 & 0xFFF;
 920       Binary |= ((Lo16 >> 12) & 0xF) << 16;
 921       emitWordLE(Binary);
 922       return;
 923   } else if(TID.Opcode == ARM::MOVTi16) {
 924       unsigned Hi16 = (getMovi32Value(MI, MI.getOperand(OpIdx),
 925                        ARM::reloc_arm_movt) >> 16);
 926       Binary |= Hi16 & 0xFFF;
 927       Binary |= ((Hi16 >> 12) & 0xF) << 16;
 928       emitWordLE(Binary);
 929       return;
 930   } else if ((TID.Opcode == ARM::BFC) || (TID.Opcode == ARM::BFI)) {
 931       uint32_t v = ~MI.getOperand(2).getImm();
 932       int32_t lsb = CountTrailingZeros_32(v);
 933       int32_t msb = (32 - CountLeadingZeros_32(v)) - 1;
 934       // Instr{20-16} = msb, Instr{11-7} = lsb
 935       Binary |= (msb & 0x1F) << 16;
 936       Binary |= (lsb & 0x1F) << 7;
 937       emitWordLE(Binary);
 938       return;
 939   } else if ((TID.Opcode == ARM::UBFX) || (TID.Opcode == ARM::SBFX)) {
 940       // Encode Rn in Instr{0-3}
 941       Binary |= getMachineOpValue(MI, OpIdx++);
 942
 943       uint32_t lsb = MI.getOperand(OpIdx++).getImm();
 944       uint32_t widthm1 = MI.getOperand(OpIdx++).getImm() - 1;
 945
 946       // Instr{20-16} = widthm1, Instr{11-7} = lsb
 947       Binary |= (widthm1 & 0x1F) << 16;
 948       Binary |= (lsb & 0x1F) << 7;
 949       emitWordLE(Binary);
 950       return;
 951   }
 952
 953   // If this is a two-address operand, skip it. e.g. MOVCCr operand 1.
 954   if (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1)
 955     ++OpIdx;
 956
 957   // Encode first non-shifter register operand if there is one.
 958   bool isUnary = TID.TSFlags & ARMII::UnaryDP;
 959   if (!isUnary) {
 960     if (ImplicitRn)
 961       // Special handling for implicit use (e.g. PC).
 962       Binary |= (getARMRegisterNumbering(ImplicitRn) << ARMII::RegRnShift);
 963     else {
 964       Binary |= getMachineOpValue(MI, OpIdx) << ARMII::RegRnShift;
 965       ++OpIdx;
 966     }
 967   }
 968
 969   // Encode shifter operand.
 970   const MachineOperand &MO = MI.getOperand(OpIdx);
 971   if ((TID.TSFlags & ARMII::FormMask) == ARMII::DPSoRegFrm) {
 972     // Encode SoReg.
 973     emitWordLE(Binary | getMachineSoRegOpValue(MI, TID, MO, OpIdx));
 974     return;
 975   }
 976
 977   if (MO.isReg()) {
 978     // Encode register Rm.
 979     emitWordLE(Binary | getARMRegisterNumbering(MO.getReg()));
 980     return;
 981   }
 982
 983   // Encode so_imm.
 984   Binary |= getMachineSoImmOpValue((unsigned)MO.getImm());
 985
 986   emitWordLE(Binary);
 987 }
 988
 989 void ARMCodeEmitter::emitLoadStoreInstruction(const MachineInstr &MI,
 990                                               unsigned ImplicitRd,
 991                                               unsigned ImplicitRn) {
 992   const TargetInstrDesc &TID = MI.getDesc();
 993   unsigned Form = TID.TSFlags & ARMII::FormMask;
 994   bool IsPrePost = (TID.TSFlags & ARMII::IndexModeMask) != 0;
 995
 996   // Part of binary is determined by TableGn.
 997   unsigned Binary = getBinaryCodeForInstr(MI);
 998
 999   // If this is an LDRi12, STRi12 or LDRcp, nothing more needs be done.
1000   if (MI.getOpcode() == ARM::LDRi12 || MI.getOpcode() == ARM::LDRcp ||
1001       MI.getOpcode() == ARM::STRi12) {
1002     emitWordLE(Binary);
1003     return;
1004   }
1005
1006   // Set the conditional execution predicate
1007   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1008
1009   unsigned OpIdx = 0;
1010
1011   // Operand 0 of a pre- and post-indexed store is the address base
1012   // writeback. Skip it.
1013   bool Skipped = false;
1014   if (IsPrePost && Form == ARMII::StFrm) {
1015     ++OpIdx;
1016     Skipped = true;
1017   }
1018
1019   // Set first operand
1020   if (ImplicitRd)
1021     // Special handling for implicit use (e.g. PC).
1022     Binary |= (getARMRegisterNumbering(ImplicitRd) << ARMII::RegRdShift);
1023   else
1024     Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRdShift;
1025
1026   // Set second operand
1027   if (ImplicitRn)
1028     // Special handling for implicit use (e.g. PC).
1029     Binary |= (getARMRegisterNumbering(ImplicitRn) << ARMII::RegRnShift);
1030   else
1031     Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRnShift;
1032
1033   // If this is a two-address operand, skip it. e.g. LDR_PRE.
1034   if (!Skipped && TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1)
1035     ++OpIdx;
1036
1037   const MachineOperand &MO2 = MI.getOperand(OpIdx);
1038   unsigned AM2Opc = (ImplicitRn == ARM::PC)
1039     ? 0 : MI.getOperand(OpIdx+1).getImm();
1040
1041   // Set bit U(23) according to sign of immed value (positive or negative).
1042   Binary |= ((ARM_AM::getAM2Op(AM2Opc) == ARM_AM::add ? 1 : 0) <<
1043              ARMII::U_BitShift);
1044   if (!MO2.getReg()) { // is immediate
1045     if (ARM_AM::getAM2Offset(AM2Opc))
1046       // Set the value of offset_12 field
1047       Binary |= ARM_AM::getAM2Offset(AM2Opc);
1048     emitWordLE(Binary);
1049     return;
1050   }
1051
1052   // Set bit I(25), because this is not in immediate encoding.
1053   Binary |= 1 << ARMII::I_BitShift;
1054   assert(TargetRegisterInfo::isPhysicalRegister(MO2.getReg()));
1055   // Set bit[3:0] to the corresponding Rm register
1056   Binary |= getARMRegisterNumbering(MO2.getReg());
1057
1058   // If this instr is in scaled register offset/index instruction, set
1059   // shift_immed(bit[11:7]) and shift(bit[6:5]) fields.
1060   if (unsigned ShImm = ARM_AM::getAM2Offset(AM2Opc)) {
1061     Binary |= getShiftOp(AM2Opc) << ARMII::ShiftImmShift;  // shift
1062     Binary |= ShImm              << ARMII::ShiftShift;     // shift_immed
1063   }
1064
1065   emitWordLE(Binary);
1066 }
1067
1068 void ARMCodeEmitter::emitMiscLoadStoreInstruction(const MachineInstr &MI,
1069                                                   unsigned ImplicitRn) {
1070   const TargetInstrDesc &TID = MI.getDesc();
1071   unsigned Form = TID.TSFlags & ARMII::FormMask;
1072   bool IsPrePost = (TID.TSFlags & ARMII::IndexModeMask) != 0;
1073
1074   // Part of binary is determined by TableGn.
1075   unsigned Binary = getBinaryCodeForInstr(MI);
1076
1077   // Set the conditional execution predicate
1078   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1079
1080   unsigned OpIdx = 0;
1081
1082   // Operand 0 of a pre- and post-indexed store is the address base
1083   // writeback. Skip it.
1084   bool Skipped = false;
1085   if (IsPrePost && Form == ARMII::StMiscFrm) {
1086     ++OpIdx;
1087     Skipped = true;
1088   }
1089
1090   // Set first operand
1091   Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRdShift;
1092
1093   // Skip LDRD and STRD's second operand.
1094   if (TID.Opcode == ARM::LDRD || TID.Opcode == ARM::STRD)
1095     ++OpIdx;
1096
1097   // Set second operand
1098   if (ImplicitRn)
1099     // Special handling for implicit use (e.g. PC).
1100     Binary |= (getARMRegisterNumbering(ImplicitRn) << ARMII::RegRnShift);
1101   else
1102     Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRnShift;
1103
1104   // If this is a two-address operand, skip it. e.g. LDRH_POST.
1105   if (!Skipped && TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1)
1106     ++OpIdx;
1107
1108   const MachineOperand &MO2 = MI.getOperand(OpIdx);
1109   unsigned AM3Opc = (ImplicitRn == ARM::PC)
1110     ? 0 : MI.getOperand(OpIdx+1).getImm();
1111
1112   // Set bit U(23) according to sign of immed value (positive or negative)
1113   Binary |= ((ARM_AM::getAM3Op(AM3Opc) == ARM_AM::add ? 1 : 0) <<
1114              ARMII::U_BitShift);
1115
1116   // If this instr is in register offset/index encoding, set bit[3:0]
1117   // to the corresponding Rm register.
1118   if (MO2.getReg()) {
1119     Binary |= getARMRegisterNumbering(MO2.getReg());
1120     emitWordLE(Binary);
1121     return;
1122   }
1123
1124   // This instr is in immediate offset/index encoding, set bit 22 to 1.
1125   Binary |= 1 << ARMII::AM3_I_BitShift;
1126   if (unsigned ImmOffs = ARM_AM::getAM3Offset(AM3Opc)) {
1127     // Set operands
1128     Binary |= (ImmOffs >> 4) << ARMII::ImmHiShift;  // immedH
1129     Binary |= (ImmOffs & 0xF);                      // immedL
1130   }
1131
1132   emitWordLE(Binary);
1133 }
1134
1135 static unsigned getAddrModeUPBits(unsigned Mode) {
1136   unsigned Binary = 0;
1137
1138   // Set addressing mode by modifying bits U(23) and P(24)
1139   // IA - Increment after  - bit U = 1 and bit P = 0
1140   // IB - Increment before - bit U = 1 and bit P = 1
1141   // DA - Decrement after  - bit U = 0 and bit P = 0
1142   // DB - Decrement before - bit U = 0 and bit P = 1
1143   switch (Mode) {
1144   default: llvm_unreachable("Unknown addressing sub-mode!");
1145   case ARM_AM::da:                                     break;
1146   case ARM_AM::db: Binary |= 0x1 << ARMII::P_BitShift; break;
1147   case ARM_AM::ia: Binary |= 0x1 << ARMII::U_BitShift; break;
1148   case ARM_AM::ib: Binary |= 0x3 << ARMII::U_BitShift; break;
1149   }
1150
1151   return Binary;
1152 }
1153
1154 void ARMCodeEmitter::emitLoadStoreMultipleInstruction(const MachineInstr &MI) {
1155   const TargetInstrDesc &TID = MI.getDesc();
1156   bool IsUpdating = (TID.TSFlags & ARMII::IndexModeMask) != 0;
1157
1158   // Part of binary is determined by TableGn.
1159   unsigned Binary = getBinaryCodeForInstr(MI);
1160
1161   // Set the conditional execution predicate
1162   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1163
1164   // Skip operand 0 of an instruction with base register update.
1165   unsigned OpIdx = 0;
1166   if (IsUpdating)
1167     ++OpIdx;
1168
1169   // Set base address operand
1170   Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRnShift;
1171
1172   // Set addressing mode by modifying bits U(23) and P(24)
1173   const MachineOperand &MO = MI.getOperand(OpIdx++);
1174   Binary |= getAddrModeUPBits(ARM_AM::getAM4SubMode(MO.getImm()));
1175
1176   // Set bit W(21)
1177   if (IsUpdating)
1178     Binary |= 0x1 << ARMII::W_BitShift;
1179
1180   // Set registers
1181   for (unsigned i = OpIdx+2, e = MI.getNumOperands(); i != e; ++i) {
1182     const MachineOperand &MO = MI.getOperand(i);
1183     if (!MO.isReg() || MO.isImplicit())
1184       break;
1185     unsigned RegNum = getARMRegisterNumbering(MO.getReg());
1186     assert(TargetRegisterInfo::isPhysicalRegister(MO.getReg()) &&
1187            RegNum < 16);
1188     Binary |= 0x1 << RegNum;
1189   }
1190
1191   emitWordLE(Binary);
1192 }
1193
1194 void ARMCodeEmitter::emitMulFrmInstruction(const MachineInstr &MI) {
1195   const TargetInstrDesc &TID = MI.getDesc();
1196
1197   // Part of binary is determined by TableGn.
1198   unsigned Binary = getBinaryCodeForInstr(MI);
1199
1200   // Set the conditional execution predicate
1201   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1202
1203   // Encode S bit if MI modifies CPSR.
1204   Binary |= getAddrModeSBit(MI, TID);
1205
1206   // 32x32->64bit operations have two destination registers. The number
1207   // of register definitions will tell us if that's what we're dealing with.
1208   unsigned OpIdx = 0;
1209   if (TID.getNumDefs() == 2)
1210     Binary |= getMachineOpValue (MI, OpIdx++) << ARMII::RegRdLoShift;
1211
1212   // Encode Rd
1213   Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRdHiShift;
1214
1215   // Encode Rm
1216   Binary |= getMachineOpValue(MI, OpIdx++);
1217
1218   // Encode Rs
1219   Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRsShift;
1220
1221   // Many multiple instructions (e.g. MLA) have three src operands. Encode
1222   // it as Rn (for multiply, that's in the same offset as RdLo.
1223   if (TID.getNumOperands() > OpIdx &&
1224       !TID.OpInfo[OpIdx].isPredicate() &&
1225       !TID.OpInfo[OpIdx].isOptionalDef())
1226     Binary |= getMachineOpValue(MI, OpIdx) << ARMII::RegRdLoShift;
1227
1228   emitWordLE(Binary);
1229 }
1230
1231 void ARMCodeEmitter::emitExtendInstruction(const MachineInstr &MI) {
1232   const TargetInstrDesc &TID = MI.getDesc();
1233
1234   // Part of binary is determined by TableGn.
1235   unsigned Binary = getBinaryCodeForInstr(MI);
1236
1237   // Set the conditional execution predicate
1238   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1239
1240   unsigned OpIdx = 0;
1241
1242   // Encode Rd
1243   Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRdShift;
1244
1245   const MachineOperand &MO1 = MI.getOperand(OpIdx++);
1246   const MachineOperand &MO2 = MI.getOperand(OpIdx);
1247   if (MO2.isReg()) {
1248     // Two register operand form.
1249     // Encode Rn.
1250     Binary |= getMachineOpValue(MI, MO1) << ARMII::RegRnShift;
1251
1252     // Encode Rm.
1253     Binary |= getMachineOpValue(MI, MO2);
1254     ++OpIdx;
1255   } else {
1256     Binary |= getMachineOpValue(MI, MO1);
1257   }
1258
1259   // Encode rot imm (0, 8, 16, or 24) if it has a rotate immediate operand.
1260   if (MI.getOperand(OpIdx).isImm() &&
1261       !TID.OpInfo[OpIdx].isPredicate() &&
1262       !TID.OpInfo[OpIdx].isOptionalDef())
1263     Binary |= (getMachineOpValue(MI, OpIdx) / 8) << ARMII::ExtRotImmShift;
1264
1265   emitWordLE(Binary);
1266 }
1267
1268 void ARMCodeEmitter::emitMiscArithInstruction(const MachineInstr &MI) {
1269   const TargetInstrDesc &TID = MI.getDesc();
1270
1271   // Part of binary is determined by TableGn.
1272   unsigned Binary = getBinaryCodeForInstr(MI);
1273
1274   // Set the conditional execution predicate
1275   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1276
1277   unsigned OpIdx = 0;
1278
1279   // Encode Rd
1280   Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRdShift;
1281
1282   const MachineOperand &MO = MI.getOperand(OpIdx++);
1283   if (OpIdx == TID.getNumOperands() ||
1284       TID.OpInfo[OpIdx].isPredicate() ||
1285       TID.OpInfo[OpIdx].isOptionalDef()) {
1286     // Encode Rm and it's done.
1287     Binary |= getMachineOpValue(MI, MO);
1288     emitWordLE(Binary);
1289     return;
1290   }
1291
1292   // Encode Rn.
1293   Binary |= getMachineOpValue(MI, MO) << ARMII::RegRnShift;
1294
1295   // Encode Rm.
1296   Binary |= getMachineOpValue(MI, OpIdx++);
1297
1298   // Encode shift_imm.
1299   unsigned ShiftAmt = MI.getOperand(OpIdx).getImm();
1300   if (TID.Opcode == ARM::PKHTB) {
1301     assert(ShiftAmt != 0 && "PKHTB shift_imm is 0!");
1302     if (ShiftAmt == 32)
1303       ShiftAmt = 0;
1304   }
1305   assert(ShiftAmt < 32 && "shift_imm range is 0 to 31!");
1306   Binary |= ShiftAmt << ARMII::ShiftShift;
1307
1308   emitWordLE(Binary);
1309 }
1310
1311 void ARMCodeEmitter::emitSaturateInstruction(const MachineInstr &MI) {
1312   const TargetInstrDesc &TID = MI.getDesc();
1313
1314   // Part of binary is determined by TableGen.
1315   unsigned Binary = getBinaryCodeForInstr(MI);
1316
1317   // Set the conditional execution predicate
1318   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1319
1320   // Encode Rd
1321   Binary |= getMachineOpValue(MI, 0) << ARMII::RegRdShift;
1322
1323   // Encode saturate bit position.
1324   unsigned Pos = MI.getOperand(1).getImm();
1325   if (TID.Opcode == ARM::SSAT || TID.Opcode == ARM::SSAT16)
1326     Pos -= 1;
1327   assert((Pos < 16 || (Pos < 32 &&
1328                        TID.Opcode != ARM::SSAT16 &&
1329                        TID.Opcode != ARM::USAT16)) &&
1330          "saturate bit position out of range");
1331   Binary |= Pos << 16;
1332
1333   // Encode Rm
1334   Binary |= getMachineOpValue(MI, 2);
1335
1336   // Encode shift_imm.
1337   if (TID.getNumOperands() == 4) {
1338     unsigned ShiftOp = MI.getOperand(3).getImm();
1339     ARM_AM::ShiftOpc Opc = ARM_AM::getSORegShOp(ShiftOp);
1340     if (Opc == ARM_AM::asr)
1341       Binary |= (1 << 6);
1342     unsigned ShiftAmt = MI.getOperand(3).getImm();
1343     if (ShiftAmt == 32 && Opc == ARM_AM::asr)
1344       ShiftAmt = 0;
1345     assert(ShiftAmt < 32 && "shift_imm range is 0 to 31!");
1346     Binary |= ShiftAmt << ARMII::ShiftShift;
1347   }
1348
1349   emitWordLE(Binary);
1350 }
1351
1352 void ARMCodeEmitter::emitBranchInstruction(const MachineInstr &MI) {
1353   const TargetInstrDesc &TID = MI.getDesc();
1354
1355   if (TID.Opcode == ARM::TPsoft) {
1356     llvm_unreachable("ARM::TPsoft FIXME"); // FIXME
1357   }
1358
1359   // Part of binary is determined by TableGn.
1360   unsigned Binary = getBinaryCodeForInstr(MI);
1361
1362   // Set the conditional execution predicate
1363   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1364
1365   // Set signed_immed_24 field
1366   Binary |= getMachineOpValue(MI, 0);
1367
1368   emitWordLE(Binary);
1369 }
1370
1371 void ARMCodeEmitter::emitInlineJumpTable(unsigned JTIndex) {
1372   // Remember the base address of the inline jump table.
1373   uintptr_t JTBase = MCE.getCurrentPCValue();
1374   JTI->addJumpTableBaseAddr(JTIndex, JTBase);
1375   DEBUG(errs() << "  ** Jump Table #" << JTIndex << " @ " << (void*)JTBase
1376                << '\n');
1377
1378   // Now emit the jump table entries.
1379   const std::vector<MachineBasicBlock*> &MBBs = (*MJTEs)[JTIndex].MBBs;
1380   for (unsigned i = 0, e = MBBs.size(); i != e; ++i) {
1381     if (IsPIC)
1382       // DestBB address - JT base.
1383       emitMachineBasicBlock(MBBs[i], ARM::reloc_arm_pic_jt, JTBase);
1384     else
1385       // Absolute DestBB address.
1386       emitMachineBasicBlock(MBBs[i], ARM::reloc_arm_absolute);
1387     emitWordLE(0);
1388   }
1389 }
1390
1391 void ARMCodeEmitter::emitMiscBranchInstruction(const MachineInstr &MI) {
1392   const TargetInstrDesc &TID = MI.getDesc();
1393
1394   // Handle jump tables.
1395   if (TID.Opcode == ARM::BR_JTr || TID.Opcode == ARM::BR_JTadd) {
1396     // First emit a ldr pc, [] instruction.
1397     emitDataProcessingInstruction(MI, ARM::PC);
1398
1399     // Then emit the inline jump table.
1400     unsigned JTIndex =
1401       (TID.Opcode == ARM::BR_JTr)
1402       ? MI.getOperand(1).getIndex() : MI.getOperand(2).getIndex();
1403     emitInlineJumpTable(JTIndex);
1404     return;
1405   } else if (TID.Opcode == ARM::BR_JTm) {
1406     // First emit a ldr pc, [] instruction.
1407     emitLoadStoreInstruction(MI, ARM::PC);
1408
1409     // Then emit the inline jump table.
1410     emitInlineJumpTable(MI.getOperand(3).getIndex());
1411     return;
1412   }
1413
1414   // Part of binary is determined by TableGn.
1415   unsigned Binary = getBinaryCodeForInstr(MI);
1416
1417   // Set the conditional execution predicate
1418   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1419
1420   if (TID.Opcode == ARM::BX_RET || TID.Opcode == ARM::MOVPCLR)
1421     // The return register is LR.
1422     Binary |= getARMRegisterNumbering(ARM::LR);
1423   else
1424     // otherwise, set the return register
1425     Binary |= getMachineOpValue(MI, 0);
1426
1427   emitWordLE(Binary);
1428 }
1429
1430 static unsigned encodeVFPRd(const MachineInstr &MI, unsigned OpIdx) {
1431   unsigned RegD = MI.getOperand(OpIdx).getReg();
1432   unsigned Binary = 0;
1433   bool isSPVFP = ARM::SPRRegisterClass->contains(RegD);
1434   RegD = getARMRegisterNumbering(RegD);
1435   if (!isSPVFP)
1436     Binary |=   RegD               << ARMII::RegRdShift;
1437   else {
1438     Binary |= ((RegD & 0x1E) >> 1) << ARMII::RegRdShift;
1439     Binary |=  (RegD & 0x01)       << ARMII::D_BitShift;
1440   }
1441   return Binary;
1442 }
1443
1444 static unsigned encodeVFPRn(const MachineInstr &MI, unsigned OpIdx) {
1445   unsigned RegN = MI.getOperand(OpIdx).getReg();
1446   unsigned Binary = 0;
1447   bool isSPVFP = ARM::SPRRegisterClass->contains(RegN);
1448   RegN = getARMRegisterNumbering(RegN);
1449   if (!isSPVFP)
1450     Binary |=   RegN               << ARMII::RegRnShift;
1451   else {
1452     Binary |= ((RegN & 0x1E) >> 1) << ARMII::RegRnShift;
1453     Binary |=  (RegN & 0x01)       << ARMII::N_BitShift;
1454   }
1455   return Binary;
1456 }
1457
1458 static unsigned encodeVFPRm(const MachineInstr &MI, unsigned OpIdx) {
1459   unsigned RegM = MI.getOperand(OpIdx).getReg();
1460   unsigned Binary = 0;
1461   bool isSPVFP = ARM::SPRRegisterClass->contains(RegM);
1462   RegM = getARMRegisterNumbering(RegM);
1463   if (!isSPVFP)
1464     Binary |=   RegM;
1465   else {
1466     Binary |= ((RegM & 0x1E) >> 1);
1467     Binary |=  (RegM & 0x01)       << ARMII::M_BitShift;
1468   }
1469   return Binary;
1470 }
1471
1472 void ARMCodeEmitter::emitVFPArithInstruction(const MachineInstr &MI) {
1473   const TargetInstrDesc &TID = MI.getDesc();
1474
1475   // Part of binary is determined by TableGn.
1476   unsigned Binary = getBinaryCodeForInstr(MI);
1477
1478   // Set the conditional execution predicate
1479   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1480
1481   unsigned OpIdx = 0;
1482   assert((Binary & ARMII::D_BitShift) == 0 &&
1483          (Binary & ARMII::N_BitShift) == 0 &&
1484          (Binary & ARMII::M_BitShift) == 0 && "VFP encoding bug!");
1485
1486   // Encode Dd / Sd.
1487   Binary |= encodeVFPRd(MI, OpIdx++);
1488
1489   // If this is a two-address operand, skip it, e.g. FMACD.
1490   if (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1)
1491     ++OpIdx;
1492
1493   // Encode Dn / Sn.
1494   if ((TID.TSFlags & ARMII::FormMask) == ARMII::VFPBinaryFrm)
1495     Binary |= encodeVFPRn(MI, OpIdx++);
1496
1497   if (OpIdx == TID.getNumOperands() ||
1498       TID.OpInfo[OpIdx].isPredicate() ||
1499       TID.OpInfo[OpIdx].isOptionalDef()) {
1500     // FCMPEZD etc. has only one operand.
1501     emitWordLE(Binary);
1502     return;
1503   }
1504
1505   // Encode Dm / Sm.
1506   Binary |= encodeVFPRm(MI, OpIdx);
1507
1508   emitWordLE(Binary);
1509 }
1510
1511 void ARMCodeEmitter::emitVFPConversionInstruction(const MachineInstr &MI) {
1512   const TargetInstrDesc &TID = MI.getDesc();
1513   unsigned Form = TID.TSFlags & ARMII::FormMask;
1514
1515   // Part of binary is determined by TableGn.
1516   unsigned Binary = getBinaryCodeForInstr(MI);
1517
1518   // Set the conditional execution predicate
1519   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1520
1521   switch (Form) {
1522   default: break;
1523   case ARMII::VFPConv1Frm:
1524   case ARMII::VFPConv2Frm:
1525   case ARMII::VFPConv3Frm:
1526     // Encode Dd / Sd.
1527     Binary |= encodeVFPRd(MI, 0);
1528     break;
1529   case ARMII::VFPConv4Frm:
1530     // Encode Dn / Sn.
1531     Binary |= encodeVFPRn(MI, 0);
1532     break;
1533   case ARMII::VFPConv5Frm:
1534     // Encode Dm / Sm.
1535     Binary |= encodeVFPRm(MI, 0);
1536     break;
1537   }
1538
1539   switch (Form) {
1540   default: break;
1541   case ARMII::VFPConv1Frm:
1542     // Encode Dm / Sm.
1543     Binary |= encodeVFPRm(MI, 1);
1544     break;
1545   case ARMII::VFPConv2Frm:
1546   case ARMII::VFPConv3Frm:
1547     // Encode Dn / Sn.
1548     Binary |= encodeVFPRn(MI, 1);
1549     break;
1550   case ARMII::VFPConv4Frm:
1551   case ARMII::VFPConv5Frm:
1552     // Encode Dd / Sd.
1553     Binary |= encodeVFPRd(MI, 1);
1554     break;
1555   }
1556
1557   if (Form == ARMII::VFPConv5Frm)
1558     // Encode Dn / Sn.
1559     Binary |= encodeVFPRn(MI, 2);
1560   else if (Form == ARMII::VFPConv3Frm)
1561     // Encode Dm / Sm.
1562     Binary |= encodeVFPRm(MI, 2);
1563
1564   emitWordLE(Binary);
1565 }
1566
1567 void ARMCodeEmitter::emitVFPLoadStoreInstruction(const MachineInstr &MI) {
1568   // Part of binary is determined by TableGn.
1569   unsigned Binary = getBinaryCodeForInstr(MI);
1570
1571   // Set the conditional execution predicate
1572   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1573
1574   unsigned OpIdx = 0;
1575
1576   // Encode Dd / Sd.
1577   Binary |= encodeVFPRd(MI, OpIdx++);
1578
1579   // Encode address base.
1580   const MachineOperand &Base = MI.getOperand(OpIdx++);
1581   Binary |= getMachineOpValue(MI, Base) << ARMII::RegRnShift;
1582
1583   // If there is a non-zero immediate offset, encode it.
1584   if (Base.isReg()) {
1585     const MachineOperand &Offset = MI.getOperand(OpIdx);
1586     if (unsigned ImmOffs = ARM_AM::getAM5Offset(Offset.getImm())) {
1587       if (ARM_AM::getAM5Op(Offset.getImm()) == ARM_AM::add)
1588         Binary |= 1 << ARMII::U_BitShift;
1589       Binary |= ImmOffs;
1590       emitWordLE(Binary);
1591       return;
1592     }
1593   }
1594
1595   // If immediate offset is omitted, default to +0.
1596   Binary |= 1 << ARMII::U_BitShift;
1597
1598   emitWordLE(Binary);
1599 }
1600
1601 void
1602 ARMCodeEmitter::emitVFPLoadStoreMultipleInstruction(const MachineInstr &MI) {
1603   const TargetInstrDesc &TID = MI.getDesc();
1604   bool IsUpdating = (TID.TSFlags & ARMII::IndexModeMask) != 0;
1605
1606   // Part of binary is determined by TableGn.
1607   unsigned Binary = getBinaryCodeForInstr(MI);
1608
1609   // Set the conditional execution predicate
1610   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1611
1612   // Skip operand 0 of an instruction with base register update.
1613   unsigned OpIdx = 0;
1614   if (IsUpdating)
1615     ++OpIdx;
1616
1617   // Set base address operand
1618   Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRnShift;
1619
1620   // Set addressing mode by modifying bits U(23) and P(24)
1621   const MachineOperand &MO = MI.getOperand(OpIdx++);
1622   Binary |= getAddrModeUPBits(ARM_AM::getAM4SubMode(MO.getImm()));
1623
1624   // Set bit W(21)
1625   if (IsUpdating)
1626     Binary |= 0x1 << ARMII::W_BitShift;
1627
1628   // First register is encoded in Dd.
1629   Binary |= encodeVFPRd(MI, OpIdx+2);
1630
1631   // Count the number of registers.
1632   unsigned NumRegs = 1;
1633   for (unsigned i = OpIdx+3, e = MI.getNumOperands(); i != e; ++i) {
1634     const MachineOperand &MO = MI.getOperand(i);
1635     if (!MO.isReg() || MO.isImplicit())
1636       break;
1637     ++NumRegs;
1638   }
1639   // Bit 8 will be set if <list> is consecutive 64-bit registers (e.g., D0)
1640   // Otherwise, it will be 0, in the case of 32-bit registers.
1641   if(Binary & 0x100)
1642     Binary |= NumRegs * 2;
1643   else
1644     Binary |= NumRegs;
1645
1646   emitWordLE(Binary);
1647 }
1648
1649 static unsigned encodeNEONRd(const MachineInstr &MI, unsigned OpIdx) {
1650   unsigned RegD = MI.getOperand(OpIdx).getReg();
1651   unsigned Binary = 0;
1652   RegD = getARMRegisterNumbering(RegD);
1653   Binary |= (RegD & 0xf) << ARMII::RegRdShift;
1654   Binary |= ((RegD >> 4) & 1) << ARMII::D_BitShift;
1655   return Binary;
1656 }
1657
1658 static unsigned encodeNEONRn(const MachineInstr &MI, unsigned OpIdx) {
1659   unsigned RegN = MI.getOperand(OpIdx).getReg();
1660   unsigned Binary = 0;
1661   RegN = getARMRegisterNumbering(RegN);
1662   Binary |= (RegN & 0xf) << ARMII::RegRnShift;
1663   Binary |= ((RegN >> 4) & 1) << ARMII::N_BitShift;
1664   return Binary;
1665 }
1666
1667 static unsigned encodeNEONRm(const MachineInstr &MI, unsigned OpIdx) {
1668   unsigned RegM = MI.getOperand(OpIdx).getReg();
1669   unsigned Binary = 0;
1670   RegM = getARMRegisterNumbering(RegM);
1671   Binary |= (RegM & 0xf);
1672   Binary |= ((RegM >> 4) & 1) << ARMII::M_BitShift;
1673   return Binary;
1674 }
1675
1676 /// convertNEONDataProcToThumb - Convert the ARM mode encoding for a NEON
1677 /// data-processing instruction to the corresponding Thumb encoding.
1678 static unsigned convertNEONDataProcToThumb(unsigned Binary) {
1679   assert((Binary & 0xfe000000) == 0xf2000000 &&
1680          "not an ARM NEON data-processing instruction");
1681   unsigned UBit = (Binary >> 24) & 1;
1682   return 0xef000000 | (UBit << 28) | (Binary & 0xffffff);
1683 }
1684
1685 void ARMCodeEmitter::emitNEONLaneInstruction(const MachineInstr &MI) {
1686   unsigned Binary = getBinaryCodeForInstr(MI);
1687
1688   unsigned RegTOpIdx, RegNOpIdx, LnOpIdx;
1689   const TargetInstrDesc &TID = MI.getDesc();
1690   if ((TID.TSFlags & ARMII::FormMask) == ARMII::NGetLnFrm) {
1691     RegTOpIdx = 0;
1692     RegNOpIdx = 1;
1693     LnOpIdx = 2;
1694   } else { // ARMII::NSetLnFrm
1695     RegTOpIdx = 2;
1696     RegNOpIdx = 0;
1697     LnOpIdx = 3;
1698   }
1699
1700   // Set the conditional execution predicate
1701   Binary |= (IsThumb ? ARMCC::AL : II->getPredicate(&MI)) << ARMII::CondShift;
1702
1703   unsigned RegT = MI.getOperand(RegTOpIdx).getReg();
1704   RegT = getARMRegisterNumbering(RegT);
1705   Binary |= (RegT << ARMII::RegRdShift);
1706   Binary |= encodeNEONRn(MI, RegNOpIdx);
1707
1708   unsigned LaneShift;
1709   if ((Binary & (1 << 22)) != 0)
1710     LaneShift = 0; // 8-bit elements
1711   else if ((Binary & (1 << 5)) != 0)
1712     LaneShift = 1; // 16-bit elements
1713   else
1714     LaneShift = 2; // 32-bit elements
1715
1716   unsigned Lane = MI.getOperand(LnOpIdx).getImm() << LaneShift;
1717   unsigned Opc1 = Lane >> 2;
1718   unsigned Opc2 = Lane & 3;
1719   assert((Opc1 & 3) == 0 && "out-of-range lane number operand");
1720   Binary |= (Opc1 << 21);
1721   Binary |= (Opc2 << 5);
1722
1723   emitWordLE(Binary);
1724 }
1725
1726 void ARMCodeEmitter::emitNEONDupInstruction(const MachineInstr &MI) {
1727   unsigned Binary = getBinaryCodeForInstr(MI);
1728
1729   // Set the conditional execution predicate
1730   Binary |= (IsThumb ? ARMCC::AL : II->getPredicate(&MI)) << ARMII::CondShift;
1731
1732   unsigned RegT = MI.getOperand(1).getReg();
1733   RegT = getARMRegisterNumbering(RegT);
1734   Binary |= (RegT << ARMII::RegRdShift);
1735   Binary |= encodeNEONRn(MI, 0);
1736   emitWordLE(Binary);
1737 }
1738
1739 void ARMCodeEmitter::emitNEON1RegModImmInstruction(const MachineInstr &MI) {
1740   unsigned Binary = getBinaryCodeForInstr(MI);
1741   // Destination register is encoded in Dd.
1742   Binary |= encodeNEONRd(MI, 0);
1743   // Immediate fields: Op, Cmode, I, Imm3, Imm4
1744   unsigned Imm = MI.getOperand(1).getImm();
1745   unsigned Op = (Imm >> 12) & 1;
1746   unsigned Cmode = (Imm >> 8) & 0xf;
1747   unsigned I = (Imm >> 7) & 1;
1748   unsigned Imm3 = (Imm >> 4) & 0x7;
1749   unsigned Imm4 = Imm & 0xf;
1750   Binary |= (I << 24) | (Imm3 << 16) | (Cmode << 8) | (Op << 5) | Imm4;
1751   if (IsThumb)
1752     Binary = convertNEONDataProcToThumb(Binary);
1753   emitWordLE(Binary);
1754 }
1755
1756 void ARMCodeEmitter::emitNEON2RegInstruction(const MachineInstr &MI) {
1757   const TargetInstrDesc &TID = MI.getDesc();
1758   unsigned Binary = getBinaryCodeForInstr(MI);
1759   // Destination register is encoded in Dd; source register in Dm.
1760   unsigned OpIdx = 0;
1761   Binary |= encodeNEONRd(MI, OpIdx++);
1762   if (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1)
1763     ++OpIdx;
1764   Binary |= encodeNEONRm(MI, OpIdx);
1765   if (IsThumb)
1766     Binary = convertNEONDataProcToThumb(Binary);
1767   // FIXME: This does not handle VDUPfdf or VDUPfqf.
1768   emitWordLE(Binary);
1769 }
1770
1771 void ARMCodeEmitter::emitNEON3RegInstruction(const MachineInstr &MI) {
1772   const TargetInstrDesc &TID = MI.getDesc();
1773   unsigned Binary = getBinaryCodeForInstr(MI);
1774   // Destination register is encoded in Dd; source registers in Dn and Dm.
1775   unsigned OpIdx = 0;
1776   Binary |= encodeNEONRd(MI, OpIdx++);
1777   if (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1)
1778     ++OpIdx;
1779   Binary |= encodeNEONRn(MI, OpIdx++);
1780   if (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1)
1781     ++OpIdx;
1782   Binary |= encodeNEONRm(MI, OpIdx);
1783   if (IsThumb)
1784     Binary = convertNEONDataProcToThumb(Binary);
1785   // FIXME: This does not handle VMOVDneon or VMOVQ.
1786   emitWordLE(Binary);
1787 }
1788
1789 #include "ARMGenCodeEmitter.inc"