lib/Target/ARM/ARMCodeEmitter.cpp

   1 //===-- ARM/ARMCodeEmitter.cpp - Convert ARM code to machine code ---------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the pass that transforms the ARM machine instructions into
  11 // relocatable machine code.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #define DEBUG_TYPE "jit"
  16 #include "ARM.h"
  17 #include "ARMAddressingModes.h"
  18 #include "ARMConstantPoolValue.h"
  19 #include "ARMInstrInfo.h"
  20 #include "ARMRelocations.h"
  21 #include "ARMSubtarget.h"
  22 #include "ARMTargetMachine.h"
  23 #include "llvm/Constants.h"
  24 #include "llvm/DerivedTypes.h"
  25 #include "llvm/Function.h"
  26 #include "llvm/PassManager.h"
  27 #include "llvm/CodeGen/JITCodeEmitter.h"
  28 #include "llvm/CodeGen/MachineConstantPool.h"
  29 #include "llvm/CodeGen/MachineFunctionPass.h"
  30 #include "llvm/CodeGen/MachineInstr.h"
  31 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  32 #include "llvm/CodeGen/MachineModuleInfo.h"
  33 #include "llvm/CodeGen/Passes.h"
  34 #include "llvm/ADT/Statistic.h"
  35 #include "llvm/Support/Debug.h"
  36 #include "llvm/Support/ErrorHandling.h"
  37 #include "llvm/Support/raw_ostream.h"
  38 #ifndef NDEBUG
  39 #include <iomanip>
  40 #endif
  41 using namespace llvm;
  42
  43 STATISTIC(NumEmitted, "Number of machine instructions emitted");
  44
  45 namespace {
  46
  47   class ARMCodeEmitter : public MachineFunctionPass {
  48     ARMJITInfo                *JTI;
  49     const ARMInstrInfo        *II;
  50     const TargetData          *TD;
  51     const ARMSubtarget        *Subtarget;
  52     TargetMachine             &TM;
  53     JITCodeEmitter            &MCE;
  54     MachineModuleInfo *MMI;
  55     const std::vector<MachineConstantPoolEntry> *MCPEs;
  56     const std::vector<MachineJumpTableEntry> *MJTEs;
  57     bool IsPIC;
  58     bool IsThumb;
  59
  60     void getAnalysisUsage(AnalysisUsage &AU) const {
  61       AU.addRequired<MachineModuleInfo>();
  62       MachineFunctionPass::getAnalysisUsage(AU);
  63     }
  64
  65     static char ID;
  66   public:
  67     ARMCodeEmitter(TargetMachine &tm, JITCodeEmitter &mce)
  68       : MachineFunctionPass(ID), JTI(0),
  69         II((const ARMInstrInfo *)tm.getInstrInfo()),
  70         TD(tm.getTargetData()), TM(tm),
  71         MCE(mce), MCPEs(0), MJTEs(0),
  72         IsPIC(TM.getRelocationModel() == Reloc::PIC_), IsThumb(false) {}
  73
  74     /// getBinaryCodeForInstr - This function, generated by the
  75     /// CodeEmitterGenerator using TableGen, produces the binary encoding for
  76     /// machine instructions.
  77     unsigned getBinaryCodeForInstr(const MachineInstr &MI) const;
  78
  79     bool runOnMachineFunction(MachineFunction &MF);
  80
  81     virtual const char *getPassName() const {
  82       return "ARM Machine Code Emitter";
  83     }
  84
  85     void emitInstruction(const MachineInstr &MI);
  86
  87   private:
  88
  89     void emitWordLE(unsigned Binary);
  90     void emitDWordLE(uint64_t Binary);
  91     void emitConstPoolInstruction(const MachineInstr &MI);
  92     void emitMOVi32immInstruction(const MachineInstr &MI);
  93     void emitMOVi2piecesInstruction(const MachineInstr &MI);
  94     void emitLEApcrelJTInstruction(const MachineInstr &MI);
  95     void emitPseudoMoveInstruction(const MachineInstr &MI);
  96     void addPCLabel(unsigned LabelID);
  97     void emitPseudoInstruction(const MachineInstr &MI);
  98     unsigned getMachineSoRegOpValue(const MachineInstr &MI,
  99                                     const TargetInstrDesc &TID,
 100                                     const MachineOperand &MO,
 101                                     unsigned OpIdx);
 102
 103     unsigned getMachineSoImmOpValue(unsigned SoImm);
 104     unsigned getAddrModeSBit(const MachineInstr &MI,
 105                              const TargetInstrDesc &TID) const;
 106
 107     void emitDataProcessingInstruction(const MachineInstr &MI,
 108                                        unsigned ImplicitRd = 0,
 109                                        unsigned ImplicitRn = 0);
 110
 111     void emitLoadStoreInstruction(const MachineInstr &MI,
 112                                   unsigned ImplicitRd = 0,
 113                                   unsigned ImplicitRn = 0);
 114
 115     void emitMiscLoadStoreInstruction(const MachineInstr &MI,
 116                                       unsigned ImplicitRn = 0);
 117
 118     void emitLoadStoreMultipleInstruction(const MachineInstr &MI);
 119
 120     void emitMulFrmInstruction(const MachineInstr &MI);
 121
 122     void emitExtendInstruction(const MachineInstr &MI);
 123
 124     void emitMiscArithInstruction(const MachineInstr &MI);
 125
 126     void emitSaturateInstruction(const MachineInstr &MI);
 127
 128     void emitBranchInstruction(const MachineInstr &MI);
 129
 130     void emitInlineJumpTable(unsigned JTIndex);
 131
 132     void emitMiscBranchInstruction(const MachineInstr &MI);
 133
 134     void emitVFPArithInstruction(const MachineInstr &MI);
 135
 136     void emitVFPConversionInstruction(const MachineInstr &MI);
 137
 138     void emitVFPLoadStoreInstruction(const MachineInstr &MI);
 139
 140     void emitVFPLoadStoreMultipleInstruction(const MachineInstr &MI);
 141
 142     void emitNEONLaneInstruction(const MachineInstr &MI);
 143     void emitNEONDupInstruction(const MachineInstr &MI);
 144     void emitNEON1RegModImmInstruction(const MachineInstr &MI);
 145     void emitNEON2RegInstruction(const MachineInstr &MI);
 146     void emitNEON3RegInstruction(const MachineInstr &MI);
 147
 148     /// getMachineOpValue - Return binary encoding of operand. If the machine
 149     /// operand requires relocation, record the relocation and return zero.
 150     unsigned getMachineOpValue(const MachineInstr &MI,
 151                                const MachineOperand &MO) const;
 152     unsigned getMachineOpValue(const MachineInstr &MI, unsigned OpIdx) const {
 153       return getMachineOpValue(MI, MI.getOperand(OpIdx));
 154     }
 155
 156     // FIXME: The legacy JIT ARMCodeEmitter doesn't rely on the the
 157     //  TableGen'erated getBinaryCodeForInstr() function to encode any
 158     //  operand values, instead querying getMachineOpValue() directly for
 159     //  each operand it needs to encode. Thus, any of the new encoder
 160     //  helper functions can simply return 0 as the values the return
 161     //  are already handled elsewhere. They are placeholders to allow this
 162     //  encoder to continue to function until the MC encoder is sufficiently
 163     //  far along that this one can be eliminated entirely.
 164     unsigned NEONThumb2DataIPostEncoder(const MachineInstr &MI, unsigned Val)
 165       const { return 0; }
 166     unsigned NEONThumb2LoadStorePostEncoder(const MachineInstr &MI,unsigned Val)
 167       const { return 0; }
 168     unsigned NEONThumb2DupPostEncoder(const MachineInstr &MI,unsigned Val)
 169       const { return 0; }
 170     unsigned getBranchTargetOpValue(const MachineInstr &MI, unsigned Op)
 171       const { return 0; }
 172     unsigned getCCOutOpValue(const MachineInstr &MI, unsigned Op)
 173       const { return 0; }
 174     unsigned getSOImmOpValue(const MachineInstr &MI, unsigned Op)
 175       const { return 0; }
 176     unsigned getT2SOImmOpValue(const MachineInstr &MI, unsigned Op)
 177       const { return 0; }
 178     unsigned getSORegOpValue(const MachineInstr &MI, unsigned Op)
 179       const { return 0; }
 180     unsigned getT2AddrModeImm12OpValue(const MachineInstr &MI, unsigned Op)
 181       const { return 0; }
 182     unsigned getT2AddrModeImm8OpValue(const MachineInstr &MI, unsigned Op)
 183       const { return 0; }
 184     unsigned getT2AddrModeSORegOpValue(const MachineInstr &MI, unsigned Op)
 185       const { return 0; }
 186     unsigned getT2SORegOpValue(const MachineInstr &MI, unsigned Op)
 187       const { return 0; }
 188     unsigned getRotImmOpValue(const MachineInstr &MI, unsigned Op)
 189       const { return 0; }
 190     unsigned getImmMinusOneOpValue(const MachineInstr &MI, unsigned Op)
 191       const { return 0; }
 192     unsigned getAddrMode6AddressOpValue(const MachineInstr &MI, unsigned Op)
 193       const { return 0; }
 194     unsigned getAddrMode6DupAddressOpValue(const MachineInstr &MI, unsigned Op)
 195       const { return 0; }
 196     unsigned getAddrMode6OffsetOpValue(const MachineInstr &MI, unsigned Op)
 197       const { return 0; }
 198     unsigned getBitfieldInvertedMaskOpValue(const MachineInstr &MI,
 199                                             unsigned Op) const { return 0; }
 200     uint32_t getLdStmModeOpValue(const MachineInstr &MI, unsigned OpIdx)
 201       const {return 0; }
 202     uint32_t getLdStSORegOpValue(const MachineInstr &MI, unsigned OpIdx)
 203       const { return 0; }
 204
 205     unsigned getAddrModeImm12OpValue(const MachineInstr &MI, unsigned Op)
 206       const {
 207       // {17-13} = reg
 208       // {12}    = (U)nsigned (add == '1', sub == '0')
 209       // {11-0}  = imm12
 210       const MachineOperand &MO  = MI.getOperand(Op);
 211       const MachineOperand &MO1 = MI.getOperand(Op + 1);
 212       if (!MO.isReg()) {
 213         emitConstPoolAddress(MO.getIndex(), ARM::reloc_arm_cp_entry);
 214         return 0;
 215       }
 216       unsigned Reg = getARMRegisterNumbering(MO.getReg());
 217       int32_t Imm12 = MO1.getImm();
 218       uint32_t Binary;
 219       Binary = Imm12 & 0xfff;
 220       if (Imm12 >= 0)
 221         Binary |= (1 << 12);
 222       Binary |= (Reg << 13);
 223       return Binary;
 224     }
 225
 226     unsigned getMovtImmOpValue(const MachineInstr &MI, unsigned Op) const {
 227       return 0;
 228     }
 229
 230     uint32_t getAddrMode2OpValue(const MachineInstr &MI, unsigned OpIdx)
 231       const { return 0;}
 232     uint32_t getAddrMode2OffsetOpValue(const MachineInstr &MI, unsigned OpIdx)
 233       const { return 0;}
 234     uint32_t getAddrMode3OffsetOpValue(const MachineInstr &MI, unsigned OpIdx)
 235       const { return 0;}
 236     uint32_t getAddrMode3OpValue(const MachineInstr &MI, unsigned Op) const
 237       { return 0; }
 238     uint32_t getAddrMode5OpValue(const MachineInstr &MI, unsigned Op) const {
 239       // {17-13} = reg
 240       // {12}    = (U)nsigned (add == '1', sub == '0')
 241       // {11-0}  = imm12
 242       const MachineOperand &MO  = MI.getOperand(Op);
 243       const MachineOperand &MO1 = MI.getOperand(Op + 1);
 244       if (!MO.isReg()) {
 245         emitConstPoolAddress(MO.getIndex(), ARM::reloc_arm_cp_entry);
 246         return 0;
 247       }
 248       unsigned Reg = getARMRegisterNumbering(MO.getReg());
 249       int32_t Imm12 = MO1.getImm();
 250
 251       // Special value for #-0
 252       if (Imm12 == INT32_MIN)
 253         Imm12 = 0;
 254
 255       // Immediate is always encoded as positive. The 'U' bit controls add vs
 256       // sub.
 257       bool isAdd = true;
 258       if (Imm12 < 0) {
 259         Imm12 = -Imm12;
 260         isAdd = false;
 261       }
 262
 263       uint32_t Binary = Imm12 & 0xfff;
 264       if (isAdd)
 265         Binary |= (1 << 12);
 266       Binary |= (Reg << 13);
 267       return Binary;
 268     }
 269     unsigned getNEONVcvtImm32OpValue(const MachineInstr &MI, unsigned Op)
 270       const { return 0; }
 271
 272     unsigned getRegisterListOpValue(const MachineInstr &MI, unsigned Op)
 273       const { return 0; }
 274
 275     /// getMovi32Value - Return binary encoding of operand for movw/movt. If the
 276     /// machine operand requires relocation, record the relocation and return
 277     /// zero.
 278     unsigned getMovi32Value(const MachineInstr &MI,const MachineOperand &MO,
 279                             unsigned Reloc);
 280
 281     /// getShiftOp - Return the shift opcode (bit[6:5]) of the immediate value.
 282     ///
 283     unsigned getShiftOp(unsigned Imm) const ;
 284
 285     /// Routines that handle operands which add machine relocations which are
 286     /// fixed up by the relocation stage.
 287     void emitGlobalAddress(const GlobalValue *GV, unsigned Reloc,
 288                            bool MayNeedFarStub,  bool Indirect,
 289                            intptr_t ACPV = 0) const;
 290     void emitExternalSymbolAddress(const char *ES, unsigned Reloc) const;
 291     void emitConstPoolAddress(unsigned CPI, unsigned Reloc) const;
 292     void emitJumpTableAddress(unsigned JTIndex, unsigned Reloc) const;
 293     void emitMachineBasicBlock(MachineBasicBlock *BB, unsigned Reloc,
 294                                intptr_t JTBase = 0) const;
 295   };
 296 }
 297
 298 char ARMCodeEmitter::ID = 0;
 299
 300 /// createARMJITCodeEmitterPass - Return a pass that emits the collected ARM
 301 /// code to the specified MCE object.
 302 FunctionPass *llvm::createARMJITCodeEmitterPass(ARMBaseTargetMachine &TM,
 303                                                 JITCodeEmitter &JCE) {
 304   return new ARMCodeEmitter(TM, JCE);
 305 }
 306
 307 bool ARMCodeEmitter::runOnMachineFunction(MachineFunction &MF) {
 308   assert((MF.getTarget().getRelocationModel() != Reloc::Default ||
 309           MF.getTarget().getRelocationModel() != Reloc::Static) &&
 310          "JIT relocation model must be set to static or default!");
 311   JTI = ((ARMTargetMachine &)MF.getTarget()).getJITInfo();
 312   II = ((const ARMTargetMachine &)MF.getTarget()).getInstrInfo();
 313   TD = ((const ARMTargetMachine &)MF.getTarget()).getTargetData();
 314   Subtarget = &TM.getSubtarget<ARMSubtarget>();
 315   MCPEs = &MF.getConstantPool()->getConstants();
 316   MJTEs = 0;
 317   if (MF.getJumpTableInfo()) MJTEs = &MF.getJumpTableInfo()->getJumpTables();
 318   IsPIC = TM.getRelocationModel() == Reloc::PIC_;
 319   IsThumb = MF.getInfo<ARMFunctionInfo>()->isThumbFunction();
 320   JTI->Initialize(MF, IsPIC);
 321   MMI = &getAnalysis<MachineModuleInfo>();
 322   MCE.setModuleInfo(MMI);
 323
 324   do {
 325     DEBUG(errs() << "JITTing function '"
 326           << MF.getFunction()->getName() << "'\n");
 327     MCE.startFunction(MF);
 328     for (MachineFunction::iterator MBB = MF.begin(), E = MF.end();
 329          MBB != E; ++MBB) {
 330       MCE.StartMachineBasicBlock(MBB);
 331       for (MachineBasicBlock::const_iterator I = MBB->begin(), E = MBB->end();
 332            I != E; ++I)
 333         emitInstruction(*I);
 334     }
 335   } while (MCE.finishFunction(MF));
 336
 337   return false;
 338 }
 339
 340 /// getShiftOp - Return the shift opcode (bit[6:5]) of the immediate value.
 341 ///
 342 unsigned ARMCodeEmitter::getShiftOp(unsigned Imm) const {
 343   switch (ARM_AM::getAM2ShiftOpc(Imm)) {
 344   default: llvm_unreachable("Unknown shift opc!");
 345   case ARM_AM::asr: return 2;
 346   case ARM_AM::lsl: return 0;
 347   case ARM_AM::lsr: return 1;
 348   case ARM_AM::ror:
 349   case ARM_AM::rrx: return 3;
 350   }
 351   return 0;
 352 }
 353
 354 /// getMovi32Value - Return binary encoding of operand for movw/movt. If the
 355 /// machine operand requires relocation, record the relocation and return zero.
 356 unsigned ARMCodeEmitter::getMovi32Value(const MachineInstr &MI,
 357                                         const MachineOperand &MO,
 358                                         unsigned Reloc) {
 359   assert(((Reloc == ARM::reloc_arm_movt) || (Reloc == ARM::reloc_arm_movw))
 360       && "Relocation to this function should be for movt or movw");
 361
 362   if (MO.isImm())
 363     return static_cast<unsigned>(MO.getImm());
 364   else if (MO.isGlobal())
 365     emitGlobalAddress(MO.getGlobal(), Reloc, true, false);
 366   else if (MO.isSymbol())
 367     emitExternalSymbolAddress(MO.getSymbolName(), Reloc);
 368   else if (MO.isMBB())
 369     emitMachineBasicBlock(MO.getMBB(), Reloc);
 370   else {
 371 #ifndef NDEBUG
 372     errs() << MO;
 373 #endif
 374     llvm_unreachable("Unsupported operand type for movw/movt");
 375   }
 376   return 0;
 377 }
 378
 379 /// getMachineOpValue - Return binary encoding of operand. If the machine
 380 /// operand requires relocation, record the relocation and return zero.
 381 unsigned ARMCodeEmitter::getMachineOpValue(const MachineInstr &MI,
 382                                            const MachineOperand &MO) const {
 383   if (MO.isReg())
 384     return getARMRegisterNumbering(MO.getReg());
 385   else if (MO.isImm())
 386     return static_cast<unsigned>(MO.getImm());
 387   else if (MO.isGlobal())
 388     emitGlobalAddress(MO.getGlobal(), ARM::reloc_arm_branch, true, false);
 389   else if (MO.isSymbol())
 390     emitExternalSymbolAddress(MO.getSymbolName(), ARM::reloc_arm_branch);
 391   else if (MO.isCPI()) {
 392     const TargetInstrDesc &TID = MI.getDesc();
 393     // For VFP load, the immediate offset is multiplied by 4.
 394     unsigned Reloc =  ((TID.TSFlags & ARMII::FormMask) == ARMII::VFPLdStFrm)
 395       ? ARM::reloc_arm_vfp_cp_entry : ARM::reloc_arm_cp_entry;
 396     emitConstPoolAddress(MO.getIndex(), Reloc);
 397   } else if (MO.isJTI())
 398     emitJumpTableAddress(MO.getIndex(), ARM::reloc_arm_relative);
 399   else if (MO.isMBB())
 400     emitMachineBasicBlock(MO.getMBB(), ARM::reloc_arm_branch);
 401   else
 402     llvm_unreachable("Unable to encode MachineOperand!");
 403   return 0;
 404 }
 405
 406 /// emitGlobalAddress - Emit the specified address to the code stream.
 407 ///
 408 void ARMCodeEmitter::emitGlobalAddress(const GlobalValue *GV, unsigned Reloc,
 409                                        bool MayNeedFarStub, bool Indirect,
 410                                        intptr_t ACPV) const {
 411   MachineRelocation MR = Indirect
 412     ? MachineRelocation::getIndirectSymbol(MCE.getCurrentPCOffset(), Reloc,
 413                                            const_cast<GlobalValue *>(GV),
 414                                            ACPV, MayNeedFarStub)
 415     : MachineRelocation::getGV(MCE.getCurrentPCOffset(), Reloc,
 416                                const_cast<GlobalValue *>(GV), ACPV,
 417                                MayNeedFarStub);
 418   MCE.addRelocation(MR);
 419 }
 420
 421 /// emitExternalSymbolAddress - Arrange for the address of an external symbol to
 422 /// be emitted to the current location in the function, and allow it to be PC
 423 /// relative.
 424 void ARMCodeEmitter::
 425 emitExternalSymbolAddress(const char *ES, unsigned Reloc) const {
 426   MCE.addRelocation(MachineRelocation::getExtSym(MCE.getCurrentPCOffset(),
 427                                                  Reloc, ES));
 428 }
 429
 430 /// emitConstPoolAddress - Arrange for the address of an constant pool
 431 /// to be emitted to the current location in the function, and allow it to be PC
 432 /// relative.
 433 void ARMCodeEmitter::emitConstPoolAddress(unsigned CPI, unsigned Reloc) const {
 434   // Tell JIT emitter we'll resolve the address.
 435   MCE.addRelocation(MachineRelocation::getConstPool(MCE.getCurrentPCOffset(),
 436                                                     Reloc, CPI, 0, true));
 437 }
 438
 439 /// emitJumpTableAddress - Arrange for the address of a jump table to
 440 /// be emitted to the current location in the function, and allow it to be PC
 441 /// relative.
 442 void ARMCodeEmitter::
 443 emitJumpTableAddress(unsigned JTIndex, unsigned Reloc) const {
 444   MCE.addRelocation(MachineRelocation::getJumpTable(MCE.getCurrentPCOffset(),
 445                                                     Reloc, JTIndex, 0, true));
 446 }
 447
 448 /// emitMachineBasicBlock - Emit the specified address basic block.
 449 void ARMCodeEmitter::emitMachineBasicBlock(MachineBasicBlock *BB,
 450                                            unsigned Reloc,
 451                                            intptr_t JTBase) const {
 452   MCE.addRelocation(MachineRelocation::getBB(MCE.getCurrentPCOffset(),
 453                                              Reloc, BB, JTBase));
 454 }
 455
 456 void ARMCodeEmitter::emitWordLE(unsigned Binary) {
 457   DEBUG(errs() << "  0x";
 458         errs().write_hex(Binary) << "\n");
 459   MCE.emitWordLE(Binary);
 460 }
 461
 462 void ARMCodeEmitter::emitDWordLE(uint64_t Binary) {
 463   DEBUG(errs() << "  0x";
 464         errs().write_hex(Binary) << "\n");
 465   MCE.emitDWordLE(Binary);
 466 }
 467
 468 void ARMCodeEmitter::emitInstruction(const MachineInstr &MI) {
 469   DEBUG(errs() << "JIT: " << (void*)MCE.getCurrentPCValue() << ":\t" << MI);
 470
 471   MCE.processDebugLoc(MI.getDebugLoc(), true);
 472
 473   ++NumEmitted;  // Keep track of the # of mi's emitted
 474   switch (MI.getDesc().TSFlags & ARMII::FormMask) {
 475   default: {
 476     llvm_unreachable("Unhandled instruction encoding format!");
 477     break;
 478   }
 479   case ARMII::MiscFrm:
 480     if (MI.getOpcode() == ARM::LEApcrelJT) {
 481       // Materialize jumptable address.
 482       emitLEApcrelJTInstruction(MI);
 483       break;
 484     }
 485     llvm_unreachable("Unhandled instruction encoding!");
 486     break;
 487   case ARMII::Pseudo:
 488     emitPseudoInstruction(MI);
 489     break;
 490   case ARMII::DPFrm:
 491   case ARMII::DPSoRegFrm:
 492     emitDataProcessingInstruction(MI);
 493     break;
 494   case ARMII::LdFrm:
 495   case ARMII::StFrm:
 496     emitLoadStoreInstruction(MI);
 497     break;
 498   case ARMII::LdMiscFrm:
 499   case ARMII::StMiscFrm:
 500     emitMiscLoadStoreInstruction(MI);
 501     break;
 502   case ARMII::LdStMulFrm:
 503     emitLoadStoreMultipleInstruction(MI);
 504     break;
 505   case ARMII::MulFrm:
 506     emitMulFrmInstruction(MI);
 507     break;
 508   case ARMII::ExtFrm:
 509     emitExtendInstruction(MI);
 510     break;
 511   case ARMII::ArithMiscFrm:
 512     emitMiscArithInstruction(MI);
 513     break;
 514   case ARMII::SatFrm:
 515     emitSaturateInstruction(MI);
 516     break;
 517   case ARMII::BrFrm:
 518     emitBranchInstruction(MI);
 519     break;
 520   case ARMII::BrMiscFrm:
 521     emitMiscBranchInstruction(MI);
 522     break;
 523   // VFP instructions.
 524   case ARMII::VFPUnaryFrm:
 525   case ARMII::VFPBinaryFrm:
 526     emitVFPArithInstruction(MI);
 527     break;
 528   case ARMII::VFPConv1Frm:
 529   case ARMII::VFPConv2Frm:
 530   case ARMII::VFPConv3Frm:
 531   case ARMII::VFPConv4Frm:
 532   case ARMII::VFPConv5Frm:
 533     emitVFPConversionInstruction(MI);
 534     break;
 535   case ARMII::VFPLdStFrm:
 536     emitVFPLoadStoreInstruction(MI);
 537     break;
 538   case ARMII::VFPLdStMulFrm:
 539     emitVFPLoadStoreMultipleInstruction(MI);
 540     break;
 541
 542   // NEON instructions.
 543   case ARMII::NGetLnFrm:
 544   case ARMII::NSetLnFrm:
 545     emitNEONLaneInstruction(MI);
 546     break;
 547   case ARMII::NDupFrm:
 548     emitNEONDupInstruction(MI);
 549     break;
 550   case ARMII::N1RegModImmFrm:
 551     emitNEON1RegModImmInstruction(MI);
 552     break;
 553   case ARMII::N2RegFrm:
 554     emitNEON2RegInstruction(MI);
 555     break;
 556   case ARMII::N3RegFrm:
 557     emitNEON3RegInstruction(MI);
 558     break;
 559   }
 560   MCE.processDebugLoc(MI.getDebugLoc(), false);
 561 }
 562
 563 void ARMCodeEmitter::emitConstPoolInstruction(const MachineInstr &MI) {
 564   unsigned CPI = MI.getOperand(0).getImm();       // CP instruction index.
 565   unsigned CPIndex = MI.getOperand(1).getIndex(); // Actual cp entry index.
 566   const MachineConstantPoolEntry &MCPE = (*MCPEs)[CPIndex];
 567
 568   // Remember the CONSTPOOL_ENTRY address for later relocation.
 569   JTI->addConstantPoolEntryAddr(CPI, MCE.getCurrentPCValue());
 570
 571   // Emit constpool island entry. In most cases, the actual values will be
 572   // resolved and relocated after code emission.
 573   if (MCPE.isMachineConstantPoolEntry()) {
 574     ARMConstantPoolValue *ACPV =
 575       static_cast<ARMConstantPoolValue*>(MCPE.Val.MachineCPVal);
 576
 577     DEBUG(errs() << "  ** ARM constant pool #" << CPI << " @ "
 578           << (void*)MCE.getCurrentPCValue() << " " << *ACPV << '\n');
 579
 580     assert(ACPV->isGlobalValue() && "unsupported constant pool value");
 581     const GlobalValue *GV = ACPV->getGV();
 582     if (GV) {
 583       Reloc::Model RelocM = TM.getRelocationModel();
 584       emitGlobalAddress(GV, ARM::reloc_arm_machine_cp_entry,
 585                         isa<Function>(GV),
 586                         Subtarget->GVIsIndirectSymbol(GV, RelocM),
 587                         (intptr_t)ACPV);
 588      } else  {
 589       emitExternalSymbolAddress(ACPV->getSymbol(), ARM::reloc_arm_absolute);
 590     }
 591     emitWordLE(0);
 592   } else {
 593     const Constant *CV = MCPE.Val.ConstVal;
 594
 595     DEBUG({
 596         errs() << "  ** Constant pool #" << CPI << " @ "
 597                << (void*)MCE.getCurrentPCValue() << " ";
 598         if (const Function *F = dyn_cast<Function>(CV))
 599           errs() << F->getName();
 600         else
 601           errs() << *CV;
 602         errs() << '\n';
 603       });
 604
 605     if (const GlobalValue *GV = dyn_cast<GlobalValue>(CV)) {
 606       emitGlobalAddress(GV, ARM::reloc_arm_absolute, isa<Function>(GV), false);
 607       emitWordLE(0);
 608     } else if (const ConstantInt *CI = dyn_cast<ConstantInt>(CV)) {
 609       uint32_t Val = uint32_t(*CI->getValue().getRawData());
 610       emitWordLE(Val);
 611     } else if (const ConstantFP *CFP = dyn_cast<ConstantFP>(CV)) {
 612       if (CFP->getType()->isFloatTy())
 613         emitWordLE(CFP->getValueAPF().bitcastToAPInt().getZExtValue());
 614       else if (CFP->getType()->isDoubleTy())
 615         emitDWordLE(CFP->getValueAPF().bitcastToAPInt().getZExtValue());
 616       else {
 617         llvm_unreachable("Unable to handle this constantpool entry!");
 618       }
 619     } else {
 620       llvm_unreachable("Unable to handle this constantpool entry!");
 621     }
 622   }
 623 }
 624
 625 void ARMCodeEmitter::emitMOVi32immInstruction(const MachineInstr &MI) {
 626   const MachineOperand &MO0 = MI.getOperand(0);
 627   const MachineOperand &MO1 = MI.getOperand(1);
 628
 629   // Emit the 'movw' instruction.
 630   unsigned Binary = 0x30 << 20;  // mov: Insts{27-20} = 0b00110000
 631
 632   unsigned Lo16 = getMovi32Value(MI, MO1, ARM::reloc_arm_movw) & 0xFFFF;
 633
 634   // Set the conditional execution predicate.
 635   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
 636
 637   // Encode Rd.
 638   Binary |= getMachineOpValue(MI, MO0) << ARMII::RegRdShift;
 639
 640   // Encode imm16 as imm4:imm12
 641   Binary |= Lo16 & 0xFFF; // Insts{11-0} = imm12
 642   Binary |= ((Lo16 >> 12) & 0xF) << 16; // Insts{19-16} = imm4
 643   emitWordLE(Binary);
 644
 645   unsigned Hi16 = getMovi32Value(MI, MO1, ARM::reloc_arm_movt) >> 16;
 646   // Emit the 'movt' instruction.
 647   Binary = 0x34 << 20; // movt: Insts{27-20} = 0b00110100
 648
 649   // Set the conditional execution predicate.
 650   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
 651
 652   // Encode Rd.
 653   Binary |= getMachineOpValue(MI, MO0) << ARMII::RegRdShift;
 654
 655   // Encode imm16 as imm4:imm1, same as movw above.
 656   Binary |= Hi16 & 0xFFF;
 657   Binary |= ((Hi16 >> 12) & 0xF) << 16;
 658   emitWordLE(Binary);
 659 }
 660
 661 void ARMCodeEmitter::emitMOVi2piecesInstruction(const MachineInstr &MI) {
 662   const MachineOperand &MO0 = MI.getOperand(0);
 663   const MachineOperand &MO1 = MI.getOperand(1);
 664   assert(MO1.isImm() && ARM_AM::isSOImmTwoPartVal(MO1.getImm()) &&
 665                                                   "Not a valid so_imm value!");
 666   unsigned V1 = ARM_AM::getSOImmTwoPartFirst(MO1.getImm());
 667   unsigned V2 = ARM_AM::getSOImmTwoPartSecond(MO1.getImm());
 668
 669   // Emit the 'mov' instruction.
 670   unsigned Binary = 0xd << 21;  // mov: Insts{24-21} = 0b1101
 671
 672   // Set the conditional execution predicate.
 673   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
 674
 675   // Encode Rd.
 676   Binary |= getMachineOpValue(MI, MO0) << ARMII::RegRdShift;
 677
 678   // Encode so_imm.
 679   // Set bit I(25) to identify this is the immediate form of <shifter_op>
 680   Binary |= 1 << ARMII::I_BitShift;
 681   Binary |= getMachineSoImmOpValue(V1);
 682   emitWordLE(Binary);
 683
 684   // Now the 'orr' instruction.
 685   Binary = 0xc << 21;  // orr: Insts{24-21} = 0b1100
 686
 687   // Set the conditional execution predicate.
 688   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
 689
 690   // Encode Rd.
 691   Binary |= getMachineOpValue(MI, MO0) << ARMII::RegRdShift;
 692
 693   // Encode Rn.
 694   Binary |= getMachineOpValue(MI, MO0) << ARMII::RegRnShift;
 695
 696   // Encode so_imm.
 697   // Set bit I(25) to identify this is the immediate form of <shifter_op>
 698   Binary |= 1 << ARMII::I_BitShift;
 699   Binary |= getMachineSoImmOpValue(V2);
 700   emitWordLE(Binary);
 701 }
 702
 703 void ARMCodeEmitter::emitLEApcrelJTInstruction(const MachineInstr &MI) {
 704   // It's basically add r, pc, (LJTI - $+8)
 705
 706   const TargetInstrDesc &TID = MI.getDesc();
 707
 708   // Emit the 'add' instruction.
 709   unsigned Binary = 0x4 << 21;  // add: Insts{24-21} = 0b0100
 710
 711   // Set the conditional execution predicate
 712   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
 713
 714   // Encode S bit if MI modifies CPSR.
 715   Binary |= getAddrModeSBit(MI, TID);
 716
 717   // Encode Rd.
 718   Binary |= getMachineOpValue(MI, 0) << ARMII::RegRdShift;
 719
 720   // Encode Rn which is PC.
 721   Binary |= getARMRegisterNumbering(ARM::PC) << ARMII::RegRnShift;
 722
 723   // Encode the displacement.
 724   Binary |= 1 << ARMII::I_BitShift;
 725   emitJumpTableAddress(MI.getOperand(1).getIndex(), ARM::reloc_arm_jt_base);
 726
 727   emitWordLE(Binary);
 728 }
 729
 730 void ARMCodeEmitter::emitPseudoMoveInstruction(const MachineInstr &MI) {
 731   unsigned Opcode = MI.getDesc().Opcode;
 732
 733   // Part of binary is determined by TableGn.
 734   unsigned Binary = getBinaryCodeForInstr(MI);
 735
 736   // Set the conditional execution predicate
 737   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
 738
 739   // Encode S bit if MI modifies CPSR.
 740   if (Opcode == ARM::MOVsrl_flag || Opcode == ARM::MOVsra_flag)
 741     Binary |= 1 << ARMII::S_BitShift;
 742
 743   // Encode register def if there is one.
 744   Binary |= getMachineOpValue(MI, 0) << ARMII::RegRdShift;
 745
 746   // Encode the shift operation.
 747   switch (Opcode) {
 748   default: break;
 749   case ARM::RRX:
 750     // rrx
 751     Binary |= 0x6 << 4;
 752     break;
 753   case ARM::MOVsrl_flag:
 754     // lsr #1
 755     Binary |= (0x2 << 4) | (1 << 7);
 756     break;
 757   case ARM::MOVsra_flag:
 758     // asr #1
 759     Binary |= (0x4 << 4) | (1 << 7);
 760     break;
 761   }
 762
 763   // Encode register Rm.
 764   Binary |= getMachineOpValue(MI, 1);
 765
 766   emitWordLE(Binary);
 767 }
 768
 769 void ARMCodeEmitter::addPCLabel(unsigned LabelID) {
 770   DEBUG(errs() << "  ** LPC" << LabelID << " @ "
 771         << (void*)MCE.getCurrentPCValue() << '\n');
 772   JTI->addPCLabelAddr(LabelID, MCE.getCurrentPCValue());
 773 }
 774
 775 void ARMCodeEmitter::emitPseudoInstruction(const MachineInstr &MI) {
 776   unsigned Opcode = MI.getDesc().Opcode;
 777   switch (Opcode) {
 778   default:
 779     llvm_unreachable("ARMCodeEmitter::emitPseudoInstruction");
 780   case ARM::BX:
 781   case ARM::BMOVPCRX:
 782   case ARM::BXr9:
 783   case ARM::BMOVPCRXr9: {
 784     // First emit mov lr, pc
 785     unsigned Binary = 0x01a0e00f;
 786     Binary |= II->getPredicate(&MI) << ARMII::CondShift;
 787     emitWordLE(Binary);
 788
 789     // and then emit the branch.
 790     emitMiscBranchInstruction(MI);
 791     break;
 792   }
 793   case TargetOpcode::INLINEASM: {
 794     // We allow inline assembler nodes with empty bodies - they can
 795     // implicitly define registers, which is ok for JIT.
 796     if (MI.getOperand(0).getSymbolName()[0]) {
 797       report_fatal_error("JIT does not support inline asm!");
 798     }
 799     break;
 800   }
 801   case TargetOpcode::PROLOG_LABEL:
 802   case TargetOpcode::EH_LABEL:
 803     MCE.emitLabel(MI.getOperand(0).getMCSymbol());
 804     break;
 805   case TargetOpcode::IMPLICIT_DEF:
 806   case TargetOpcode::KILL:
 807     // Do nothing.
 808     break;
 809   case ARM::CONSTPOOL_ENTRY:
 810     emitConstPoolInstruction(MI);
 811     break;
 812   case ARM::PICADD: {
 813     // Remember of the address of the PC label for relocation later.
 814     addPCLabel(MI.getOperand(2).getImm());
 815     // PICADD is just an add instruction that implicitly read pc.
 816     emitDataProcessingInstruction(MI, 0, ARM::PC);
 817     break;
 818   }
 819   case ARM::PICLDR:
 820   case ARM::PICLDRB:
 821   case ARM::PICSTR:
 822   case ARM::PICSTRB: {
 823     // Remember of the address of the PC label for relocation later.
 824     addPCLabel(MI.getOperand(2).getImm());
 825     // These are just load / store instructions that implicitly read pc.
 826     emitLoadStoreInstruction(MI, 0, ARM::PC);
 827     break;
 828   }
 829   case ARM::PICLDRH:
 830   case ARM::PICLDRSH:
 831   case ARM::PICLDRSB:
 832   case ARM::PICSTRH: {
 833     // Remember of the address of the PC label for relocation later.
 834     addPCLabel(MI.getOperand(2).getImm());
 835     // These are just load / store instructions that implicitly read pc.
 836     emitMiscLoadStoreInstruction(MI, ARM::PC);
 837     break;
 838   }
 839
 840   case ARM::MOVi32imm:
 841     // Two instructions to materialize a constant.
 842     if (Subtarget->hasV6T2Ops())
 843       emitMOVi32immInstruction(MI);
 844     else
 845       emitMOVi2piecesInstruction(MI);
 846     break;
 847
 848   case ARM::LEApcrelJT:
 849     // Materialize jumptable address.
 850     emitLEApcrelJTInstruction(MI);
 851     break;
 852   case ARM::RRX:
 853   case ARM::MOVsrl_flag:
 854   case ARM::MOVsra_flag:
 855     emitPseudoMoveInstruction(MI);
 856     break;
 857   }
 858 }
 859
 860 unsigned ARMCodeEmitter::getMachineSoRegOpValue(const MachineInstr &MI,
 861                                                 const TargetInstrDesc &TID,
 862                                                 const MachineOperand &MO,
 863                                                 unsigned OpIdx) {
 864   unsigned Binary = getMachineOpValue(MI, MO);
 865
 866   const MachineOperand &MO1 = MI.getOperand(OpIdx + 1);
 867   const MachineOperand &MO2 = MI.getOperand(OpIdx + 2);
 868   ARM_AM::ShiftOpc SOpc = ARM_AM::getSORegShOp(MO2.getImm());
 869
 870   // Encode the shift opcode.
 871   unsigned SBits = 0;
 872   unsigned Rs = MO1.getReg();
 873   if (Rs) {
 874     // Set shift operand (bit[7:4]).
 875     // LSL - 0001
 876     // LSR - 0011
 877     // ASR - 0101
 878     // ROR - 0111
 879     // RRX - 0110 and bit[11:8] clear.
 880     switch (SOpc) {
 881     default: llvm_unreachable("Unknown shift opc!");
 882     case ARM_AM::lsl: SBits = 0x1; break;
 883     case ARM_AM::lsr: SBits = 0x3; break;
 884     case ARM_AM::asr: SBits = 0x5; break;
 885     case ARM_AM::ror: SBits = 0x7; break;
 886     case ARM_AM::rrx: SBits = 0x6; break;
 887     }
 888   } else {
 889     // Set shift operand (bit[6:4]).
 890     // LSL - 000
 891     // LSR - 010
 892     // ASR - 100
 893     // ROR - 110
 894     switch (SOpc) {
 895     default: llvm_unreachable("Unknown shift opc!");
 896     case ARM_AM::lsl: SBits = 0x0; break;
 897     case ARM_AM::lsr: SBits = 0x2; break;
 898     case ARM_AM::asr: SBits = 0x4; break;
 899     case ARM_AM::ror: SBits = 0x6; break;
 900     }
 901   }
 902   Binary |= SBits << 4;
 903   if (SOpc == ARM_AM::rrx)
 904     return Binary;
 905
 906   // Encode the shift operation Rs or shift_imm (except rrx).
 907   if (Rs) {
 908     // Encode Rs bit[11:8].
 909     assert(ARM_AM::getSORegOffset(MO2.getImm()) == 0);
 910     return Binary | (getARMRegisterNumbering(Rs) << ARMII::RegRsShift);
 911   }
 912
 913   // Encode shift_imm bit[11:7].
 914   return Binary | ARM_AM::getSORegOffset(MO2.getImm()) << 7;
 915 }
 916
 917 unsigned ARMCodeEmitter::getMachineSoImmOpValue(unsigned SoImm) {
 918   int SoImmVal = ARM_AM::getSOImmVal(SoImm);
 919   assert(SoImmVal != -1 && "Not a valid so_imm value!");
 920
 921   // Encode rotate_imm.
 922   unsigned Binary = (ARM_AM::getSOImmValRot((unsigned)SoImmVal) >> 1)
 923     << ARMII::SoRotImmShift;
 924
 925   // Encode immed_8.
 926   Binary |= ARM_AM::getSOImmValImm((unsigned)SoImmVal);
 927   return Binary;
 928 }
 929
 930 unsigned ARMCodeEmitter::getAddrModeSBit(const MachineInstr &MI,
 931                                          const TargetInstrDesc &TID) const {
 932   for (unsigned i = MI.getNumOperands(), e = TID.getNumOperands(); i != e; --i){
 933     const MachineOperand &MO = MI.getOperand(i-1);
 934     if (MO.isReg() && MO.isDef() && MO.getReg() == ARM::CPSR)
 935       return 1 << ARMII::S_BitShift;
 936   }
 937   return 0;
 938 }
 939
 940 void ARMCodeEmitter::emitDataProcessingInstruction(const MachineInstr &MI,
 941                                                    unsigned ImplicitRd,
 942                                                    unsigned ImplicitRn) {
 943   const TargetInstrDesc &TID = MI.getDesc();
 944
 945   // Part of binary is determined by TableGn.
 946   unsigned Binary = getBinaryCodeForInstr(MI);
 947
 948   // Set the conditional execution predicate
 949   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
 950
 951   // Encode S bit if MI modifies CPSR.
 952   Binary |= getAddrModeSBit(MI, TID);
 953
 954   // Encode register def if there is one.
 955   unsigned NumDefs = TID.getNumDefs();
 956   unsigned OpIdx = 0;
 957   if (NumDefs)
 958     Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRdShift;
 959   else if (ImplicitRd)
 960     // Special handling for implicit use (e.g. PC).
 961     Binary |= (getARMRegisterNumbering(ImplicitRd) << ARMII::RegRdShift);
 962
 963   if (TID.Opcode == ARM::MOVi16) {
 964       // Get immediate from MI.
 965       unsigned Lo16 = getMovi32Value(MI, MI.getOperand(OpIdx),
 966                       ARM::reloc_arm_movw);
 967       // Encode imm which is the same as in emitMOVi32immInstruction().
 968       Binary |= Lo16 & 0xFFF;
 969       Binary |= ((Lo16 >> 12) & 0xF) << 16;
 970       emitWordLE(Binary);
 971       return;
 972   } else if(TID.Opcode == ARM::MOVTi16) {
 973       unsigned Hi16 = (getMovi32Value(MI, MI.getOperand(OpIdx),
 974                        ARM::reloc_arm_movt) >> 16);
 975       Binary |= Hi16 & 0xFFF;
 976       Binary |= ((Hi16 >> 12) & 0xF) << 16;
 977       emitWordLE(Binary);
 978       return;
 979   } else if ((TID.Opcode == ARM::BFC) || (TID.Opcode == ARM::BFI)) {
 980       uint32_t v = ~MI.getOperand(2).getImm();
 981       int32_t lsb = CountTrailingZeros_32(v);
 982       int32_t msb = (32 - CountLeadingZeros_32(v)) - 1;
 983       // Instr{20-16} = msb, Instr{11-7} = lsb
 984       Binary |= (msb & 0x1F) << 16;
 985       Binary |= (lsb & 0x1F) << 7;
 986       emitWordLE(Binary);
 987       return;
 988   } else if ((TID.Opcode == ARM::UBFX) || (TID.Opcode == ARM::SBFX)) {
 989       // Encode Rn in Instr{0-3}
 990       Binary |= getMachineOpValue(MI, OpIdx++);
 991
 992       uint32_t lsb = MI.getOperand(OpIdx++).getImm();
 993       uint32_t widthm1 = MI.getOperand(OpIdx++).getImm() - 1;
 994
 995       // Instr{20-16} = widthm1, Instr{11-7} = lsb
 996       Binary |= (widthm1 & 0x1F) << 16;
 997       Binary |= (lsb & 0x1F) << 7;
 998       emitWordLE(Binary);
 999       return;
1000   }
1001
1002   // If this is a two-address operand, skip it. e.g. MOVCCr operand 1.
1003   if (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1)
1004     ++OpIdx;
1005
1006   // Encode first non-shifter register operand if there is one.
1007   bool isUnary = TID.TSFlags & ARMII::UnaryDP;
1008   if (!isUnary) {
1009     if (ImplicitRn)
1010       // Special handling for implicit use (e.g. PC).
1011       Binary |= (getARMRegisterNumbering(ImplicitRn) << ARMII::RegRnShift);
1012     else {
1013       Binary |= getMachineOpValue(MI, OpIdx) << ARMII::RegRnShift;
1014       ++OpIdx;
1015     }
1016   }
1017
1018   // Encode shifter operand.
1019   const MachineOperand &MO = MI.getOperand(OpIdx);
1020   if ((TID.TSFlags & ARMII::FormMask) == ARMII::DPSoRegFrm) {
1021     // Encode SoReg.
1022     emitWordLE(Binary | getMachineSoRegOpValue(MI, TID, MO, OpIdx));
1023     return;
1024   }
1025
1026   if (MO.isReg()) {
1027     // Encode register Rm.
1028     emitWordLE(Binary | getARMRegisterNumbering(MO.getReg()));
1029     return;
1030   }
1031
1032   // Encode so_imm.
1033   Binary |= getMachineSoImmOpValue((unsigned)MO.getImm());
1034
1035   emitWordLE(Binary);
1036 }
1037
1038 void ARMCodeEmitter::emitLoadStoreInstruction(const MachineInstr &MI,
1039                                               unsigned ImplicitRd,
1040                                               unsigned ImplicitRn) {
1041   const TargetInstrDesc &TID = MI.getDesc();
1042   unsigned Form = TID.TSFlags & ARMII::FormMask;
1043   bool IsPrePost = (TID.TSFlags & ARMII::IndexModeMask) != 0;
1044
1045   // Part of binary is determined by TableGn.
1046   unsigned Binary = getBinaryCodeForInstr(MI);
1047
1048   // If this is an LDRi12, STRi12 or LDRcp, nothing more needs be done.
1049   if (MI.getOpcode() == ARM::LDRi12 || MI.getOpcode() == ARM::LDRcp ||
1050       MI.getOpcode() == ARM::STRi12) {
1051     emitWordLE(Binary);
1052     return;
1053   }
1054
1055   // Set the conditional execution predicate
1056   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1057
1058   unsigned OpIdx = 0;
1059
1060   // Operand 0 of a pre- and post-indexed store is the address base
1061   // writeback. Skip it.
1062   bool Skipped = false;
1063   if (IsPrePost && Form == ARMII::StFrm) {
1064     ++OpIdx;
1065     Skipped = true;
1066   }
1067
1068   // Set first operand
1069   if (ImplicitRd)
1070     // Special handling for implicit use (e.g. PC).
1071     Binary |= (getARMRegisterNumbering(ImplicitRd) << ARMII::RegRdShift);
1072   else
1073     Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRdShift;
1074
1075   // Set second operand
1076   if (ImplicitRn)
1077     // Special handling for implicit use (e.g. PC).
1078     Binary |= (getARMRegisterNumbering(ImplicitRn) << ARMII::RegRnShift);
1079   else
1080     Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRnShift;
1081
1082   // If this is a two-address operand, skip it. e.g. LDR_PRE.
1083   if (!Skipped && TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1)
1084     ++OpIdx;
1085
1086   const MachineOperand &MO2 = MI.getOperand(OpIdx);
1087   unsigned AM2Opc = (ImplicitRn == ARM::PC)
1088     ? 0 : MI.getOperand(OpIdx+1).getImm();
1089
1090   // Set bit U(23) according to sign of immed value (positive or negative).
1091   Binary |= ((ARM_AM::getAM2Op(AM2Opc) == ARM_AM::add ? 1 : 0) <<
1092              ARMII::U_BitShift);
1093   if (!MO2.getReg()) { // is immediate
1094     if (ARM_AM::getAM2Offset(AM2Opc))
1095       // Set the value of offset_12 field
1096       Binary |= ARM_AM::getAM2Offset(AM2Opc);
1097     emitWordLE(Binary);
1098     return;
1099   }
1100
1101   // Set bit I(25), because this is not in immediate encoding.
1102   Binary |= 1 << ARMII::I_BitShift;
1103   assert(TargetRegisterInfo::isPhysicalRegister(MO2.getReg()));
1104   // Set bit[3:0] to the corresponding Rm register
1105   Binary |= getARMRegisterNumbering(MO2.getReg());
1106
1107   // If this instr is in scaled register offset/index instruction, set
1108   // shift_immed(bit[11:7]) and shift(bit[6:5]) fields.
1109   if (unsigned ShImm = ARM_AM::getAM2Offset(AM2Opc)) {
1110     Binary |= getShiftOp(AM2Opc) << ARMII::ShiftImmShift;  // shift
1111     Binary |= ShImm              << ARMII::ShiftShift;     // shift_immed
1112   }
1113
1114   emitWordLE(Binary);
1115 }
1116
1117 void ARMCodeEmitter::emitMiscLoadStoreInstruction(const MachineInstr &MI,
1118                                                   unsigned ImplicitRn) {
1119   const TargetInstrDesc &TID = MI.getDesc();
1120   unsigned Form = TID.TSFlags & ARMII::FormMask;
1121   bool IsPrePost = (TID.TSFlags & ARMII::IndexModeMask) != 0;
1122
1123   // Part of binary is determined by TableGn.
1124   unsigned Binary = getBinaryCodeForInstr(MI);
1125
1126   // Set the conditional execution predicate
1127   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1128
1129   unsigned OpIdx = 0;
1130
1131   // Operand 0 of a pre- and post-indexed store is the address base
1132   // writeback. Skip it.
1133   bool Skipped = false;
1134   if (IsPrePost && Form == ARMII::StMiscFrm) {
1135     ++OpIdx;
1136     Skipped = true;
1137   }
1138
1139   // Set first operand
1140   Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRdShift;
1141
1142   // Skip LDRD and STRD's second operand.
1143   if (TID.Opcode == ARM::LDRD || TID.Opcode == ARM::STRD)
1144     ++OpIdx;
1145
1146   // Set second operand
1147   if (ImplicitRn)
1148     // Special handling for implicit use (e.g. PC).
1149     Binary |= (getARMRegisterNumbering(ImplicitRn) << ARMII::RegRnShift);
1150   else
1151     Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRnShift;
1152
1153   // If this is a two-address operand, skip it. e.g. LDRH_POST.
1154   if (!Skipped && TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1)
1155     ++OpIdx;
1156
1157   const MachineOperand &MO2 = MI.getOperand(OpIdx);
1158   unsigned AM3Opc = (ImplicitRn == ARM::PC)
1159     ? 0 : MI.getOperand(OpIdx+1).getImm();
1160
1161   // Set bit U(23) according to sign of immed value (positive or negative)
1162   Binary |= ((ARM_AM::getAM3Op(AM3Opc) == ARM_AM::add ? 1 : 0) <<
1163              ARMII::U_BitShift);
1164
1165   // If this instr is in register offset/index encoding, set bit[3:0]
1166   // to the corresponding Rm register.
1167   if (MO2.getReg()) {
1168     Binary |= getARMRegisterNumbering(MO2.getReg());
1169     emitWordLE(Binary);
1170     return;
1171   }
1172
1173   // This instr is in immediate offset/index encoding, set bit 22 to 1.
1174   Binary |= 1 << ARMII::AM3_I_BitShift;
1175   if (unsigned ImmOffs = ARM_AM::getAM3Offset(AM3Opc)) {
1176     // Set operands
1177     Binary |= (ImmOffs >> 4) << ARMII::ImmHiShift;  // immedH
1178     Binary |= (ImmOffs & 0xF);                      // immedL
1179   }
1180
1181   emitWordLE(Binary);
1182 }
1183
1184 static unsigned getAddrModeUPBits(unsigned Mode) {
1185   unsigned Binary = 0;
1186
1187   // Set addressing mode by modifying bits U(23) and P(24)
1188   // IA - Increment after  - bit U = 1 and bit P = 0
1189   // IB - Increment before - bit U = 1 and bit P = 1
1190   // DA - Decrement after  - bit U = 0 and bit P = 0
1191   // DB - Decrement before - bit U = 0 and bit P = 1
1192   switch (Mode) {
1193   default: llvm_unreachable("Unknown addressing sub-mode!");
1194   case ARM_AM::da:                                     break;
1195   case ARM_AM::db: Binary |= 0x1 << ARMII::P_BitShift; break;
1196   case ARM_AM::ia: Binary |= 0x1 << ARMII::U_BitShift; break;
1197   case ARM_AM::ib: Binary |= 0x3 << ARMII::U_BitShift; break;
1198   }
1199
1200   return Binary;
1201 }
1202
1203 void ARMCodeEmitter::emitLoadStoreMultipleInstruction(const MachineInstr &MI) {
1204   const TargetInstrDesc &TID = MI.getDesc();
1205   bool IsUpdating = (TID.TSFlags & ARMII::IndexModeMask) != 0;
1206
1207   // Part of binary is determined by TableGn.
1208   unsigned Binary = getBinaryCodeForInstr(MI);
1209
1210   // Set the conditional execution predicate
1211   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1212
1213   // Skip operand 0 of an instruction with base register update.
1214   unsigned OpIdx = 0;
1215   if (IsUpdating)
1216     ++OpIdx;
1217
1218   // Set base address operand
1219   Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRnShift;
1220
1221   // Set addressing mode by modifying bits U(23) and P(24)
1222   ARM_AM::AMSubMode Mode = ARM_AM::getLoadStoreMultipleSubMode(MI.getOpcode());
1223   Binary |= getAddrModeUPBits(ARM_AM::getAM4SubMode(Mode));
1224
1225   // Set bit W(21)
1226   if (IsUpdating)
1227     Binary |= 0x1 << ARMII::W_BitShift;
1228
1229   // Set registers
1230   for (unsigned i = OpIdx+2, e = MI.getNumOperands(); i != e; ++i) {
1231     const MachineOperand &MO = MI.getOperand(i);
1232     if (!MO.isReg() || MO.isImplicit())
1233       break;
1234     unsigned RegNum = getARMRegisterNumbering(MO.getReg());
1235     assert(TargetRegisterInfo::isPhysicalRegister(MO.getReg()) &&
1236            RegNum < 16);
1237     Binary |= 0x1 << RegNum;
1238   }
1239
1240   emitWordLE(Binary);
1241 }
1242
1243 void ARMCodeEmitter::emitMulFrmInstruction(const MachineInstr &MI) {
1244   const TargetInstrDesc &TID = MI.getDesc();
1245
1246   // Part of binary is determined by TableGn.
1247   unsigned Binary = getBinaryCodeForInstr(MI);
1248
1249   // Set the conditional execution predicate
1250   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1251
1252   // Encode S bit if MI modifies CPSR.
1253   Binary |= getAddrModeSBit(MI, TID);
1254
1255   // 32x32->64bit operations have two destination registers. The number
1256   // of register definitions will tell us if that's what we're dealing with.
1257   unsigned OpIdx = 0;
1258   if (TID.getNumDefs() == 2)
1259     Binary |= getMachineOpValue (MI, OpIdx++) << ARMII::RegRdLoShift;
1260
1261   // Encode Rd
1262   Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRdHiShift;
1263
1264   // Encode Rm
1265   Binary |= getMachineOpValue(MI, OpIdx++);
1266
1267   // Encode Rs
1268   Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRsShift;
1269
1270   // Many multiple instructions (e.g. MLA) have three src operands. Encode
1271   // it as Rn (for multiply, that's in the same offset as RdLo.
1272   if (TID.getNumOperands() > OpIdx &&
1273       !TID.OpInfo[OpIdx].isPredicate() &&
1274       !TID.OpInfo[OpIdx].isOptionalDef())
1275     Binary |= getMachineOpValue(MI, OpIdx) << ARMII::RegRdLoShift;
1276
1277   emitWordLE(Binary);
1278 }
1279
1280 void ARMCodeEmitter::emitExtendInstruction(const MachineInstr &MI) {
1281   const TargetInstrDesc &TID = MI.getDesc();
1282
1283   // Part of binary is determined by TableGn.
1284   unsigned Binary = getBinaryCodeForInstr(MI);
1285
1286   // Set the conditional execution predicate
1287   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1288
1289   unsigned OpIdx = 0;
1290
1291   // Encode Rd
1292   Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRdShift;
1293
1294   const MachineOperand &MO1 = MI.getOperand(OpIdx++);
1295   const MachineOperand &MO2 = MI.getOperand(OpIdx);
1296   if (MO2.isReg()) {
1297     // Two register operand form.
1298     // Encode Rn.
1299     Binary |= getMachineOpValue(MI, MO1) << ARMII::RegRnShift;
1300
1301     // Encode Rm.
1302     Binary |= getMachineOpValue(MI, MO2);
1303     ++OpIdx;
1304   } else {
1305     Binary |= getMachineOpValue(MI, MO1);
1306   }
1307
1308   // Encode rot imm (0, 8, 16, or 24) if it has a rotate immediate operand.
1309   if (MI.getOperand(OpIdx).isImm() &&
1310       !TID.OpInfo[OpIdx].isPredicate() &&
1311       !TID.OpInfo[OpIdx].isOptionalDef())
1312     Binary |= (getMachineOpValue(MI, OpIdx) / 8) << ARMII::ExtRotImmShift;
1313
1314   emitWordLE(Binary);
1315 }
1316
1317 void ARMCodeEmitter::emitMiscArithInstruction(const MachineInstr &MI) {
1318   const TargetInstrDesc &TID = MI.getDesc();
1319
1320   // Part of binary is determined by TableGn.
1321   unsigned Binary = getBinaryCodeForInstr(MI);
1322
1323   // Set the conditional execution predicate
1324   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1325
1326   unsigned OpIdx = 0;
1327
1328   // Encode Rd
1329   Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRdShift;
1330
1331   const MachineOperand &MO = MI.getOperand(OpIdx++);
1332   if (OpIdx == TID.getNumOperands() ||
1333       TID.OpInfo[OpIdx].isPredicate() ||
1334       TID.OpInfo[OpIdx].isOptionalDef()) {
1335     // Encode Rm and it's done.
1336     Binary |= getMachineOpValue(MI, MO);
1337     emitWordLE(Binary);
1338     return;
1339   }
1340
1341   // Encode Rn.
1342   Binary |= getMachineOpValue(MI, MO) << ARMII::RegRnShift;
1343
1344   // Encode Rm.
1345   Binary |= getMachineOpValue(MI, OpIdx++);
1346
1347   // Encode shift_imm.
1348   unsigned ShiftAmt = MI.getOperand(OpIdx).getImm();
1349   if (TID.Opcode == ARM::PKHTB) {
1350     assert(ShiftAmt != 0 && "PKHTB shift_imm is 0!");
1351     if (ShiftAmt == 32)
1352       ShiftAmt = 0;
1353   }
1354   assert(ShiftAmt < 32 && "shift_imm range is 0 to 31!");
1355   Binary |= ShiftAmt << ARMII::ShiftShift;
1356
1357   emitWordLE(Binary);
1358 }
1359
1360 void ARMCodeEmitter::emitSaturateInstruction(const MachineInstr &MI) {
1361   const TargetInstrDesc &TID = MI.getDesc();
1362
1363   // Part of binary is determined by TableGen.
1364   unsigned Binary = getBinaryCodeForInstr(MI);
1365
1366   // Set the conditional execution predicate
1367   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1368
1369   // Encode Rd
1370   Binary |= getMachineOpValue(MI, 0) << ARMII::RegRdShift;
1371
1372   // Encode saturate bit position.
1373   unsigned Pos = MI.getOperand(1).getImm();
1374   if (TID.Opcode == ARM::SSAT || TID.Opcode == ARM::SSAT16)
1375     Pos -= 1;
1376   assert((Pos < 16 || (Pos < 32 &&
1377                        TID.Opcode != ARM::SSAT16 &&
1378                        TID.Opcode != ARM::USAT16)) &&
1379          "saturate bit position out of range");
1380   Binary |= Pos << 16;
1381
1382   // Encode Rm
1383   Binary |= getMachineOpValue(MI, 2);
1384
1385   // Encode shift_imm.
1386   if (TID.getNumOperands() == 4) {
1387     unsigned ShiftOp = MI.getOperand(3).getImm();
1388     ARM_AM::ShiftOpc Opc = ARM_AM::getSORegShOp(ShiftOp);
1389     if (Opc == ARM_AM::asr)
1390       Binary |= (1 << 6);
1391     unsigned ShiftAmt = MI.getOperand(3).getImm();
1392     if (ShiftAmt == 32 && Opc == ARM_AM::asr)
1393       ShiftAmt = 0;
1394     assert(ShiftAmt < 32 && "shift_imm range is 0 to 31!");
1395     Binary |= ShiftAmt << ARMII::ShiftShift;
1396   }
1397
1398   emitWordLE(Binary);
1399 }
1400
1401 void ARMCodeEmitter::emitBranchInstruction(const MachineInstr &MI) {
1402   const TargetInstrDesc &TID = MI.getDesc();
1403
1404   if (TID.Opcode == ARM::TPsoft) {
1405     llvm_unreachable("ARM::TPsoft FIXME"); // FIXME
1406   }
1407
1408   // Part of binary is determined by TableGn.
1409   unsigned Binary = getBinaryCodeForInstr(MI);
1410
1411   // Set the conditional execution predicate
1412   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1413
1414   // Set signed_immed_24 field
1415   Binary |= getMachineOpValue(MI, 0);
1416
1417   emitWordLE(Binary);
1418 }
1419
1420 void ARMCodeEmitter::emitInlineJumpTable(unsigned JTIndex) {
1421   // Remember the base address of the inline jump table.
1422   uintptr_t JTBase = MCE.getCurrentPCValue();
1423   JTI->addJumpTableBaseAddr(JTIndex, JTBase);
1424   DEBUG(errs() << "  ** Jump Table #" << JTIndex << " @ " << (void*)JTBase
1425                << '\n');
1426
1427   // Now emit the jump table entries.
1428   const std::vector<MachineBasicBlock*> &MBBs = (*MJTEs)[JTIndex].MBBs;
1429   for (unsigned i = 0, e = MBBs.size(); i != e; ++i) {
1430     if (IsPIC)
1431       // DestBB address - JT base.
1432       emitMachineBasicBlock(MBBs[i], ARM::reloc_arm_pic_jt, JTBase);
1433     else
1434       // Absolute DestBB address.
1435       emitMachineBasicBlock(MBBs[i], ARM::reloc_arm_absolute);
1436     emitWordLE(0);
1437   }
1438 }
1439
1440 void ARMCodeEmitter::emitMiscBranchInstruction(const MachineInstr &MI) {
1441   const TargetInstrDesc &TID = MI.getDesc();
1442
1443   // Handle jump tables.
1444   if (TID.Opcode == ARM::BR_JTr || TID.Opcode == ARM::BR_JTadd) {
1445     // First emit a ldr pc, [] instruction.
1446     emitDataProcessingInstruction(MI, ARM::PC);
1447
1448     // Then emit the inline jump table.
1449     unsigned JTIndex =
1450       (TID.Opcode == ARM::BR_JTr)
1451       ? MI.getOperand(1).getIndex() : MI.getOperand(2).getIndex();
1452     emitInlineJumpTable(JTIndex);
1453     return;
1454   } else if (TID.Opcode == ARM::BR_JTm) {
1455     // First emit a ldr pc, [] instruction.
1456     emitLoadStoreInstruction(MI, ARM::PC);
1457
1458     // Then emit the inline jump table.
1459     emitInlineJumpTable(MI.getOperand(3).getIndex());
1460     return;
1461   }
1462
1463   // Part of binary is determined by TableGn.
1464   unsigned Binary = getBinaryCodeForInstr(MI);
1465
1466   // Set the conditional execution predicate
1467   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1468
1469   if (TID.Opcode == ARM::BX_RET || TID.Opcode == ARM::MOVPCLR)
1470     // The return register is LR.
1471     Binary |= getARMRegisterNumbering(ARM::LR);
1472   else
1473     // otherwise, set the return register
1474     Binary |= getMachineOpValue(MI, 0);
1475
1476   emitWordLE(Binary);
1477 }
1478
1479 static unsigned encodeVFPRd(const MachineInstr &MI, unsigned OpIdx) {
1480   unsigned RegD = MI.getOperand(OpIdx).getReg();
1481   unsigned Binary = 0;
1482   bool isSPVFP = ARM::SPRRegisterClass->contains(RegD);
1483   RegD = getARMRegisterNumbering(RegD);
1484   if (!isSPVFP)
1485     Binary |=   RegD               << ARMII::RegRdShift;
1486   else {
1487     Binary |= ((RegD & 0x1E) >> 1) << ARMII::RegRdShift;
1488     Binary |=  (RegD & 0x01)       << ARMII::D_BitShift;
1489   }
1490   return Binary;
1491 }
1492
1493 static unsigned encodeVFPRn(const MachineInstr &MI, unsigned OpIdx) {
1494   unsigned RegN = MI.getOperand(OpIdx).getReg();
1495   unsigned Binary = 0;
1496   bool isSPVFP = ARM::SPRRegisterClass->contains(RegN);
1497   RegN = getARMRegisterNumbering(RegN);
1498   if (!isSPVFP)
1499     Binary |=   RegN               << ARMII::RegRnShift;
1500   else {
1501     Binary |= ((RegN & 0x1E) >> 1) << ARMII::RegRnShift;
1502     Binary |=  (RegN & 0x01)       << ARMII::N_BitShift;
1503   }
1504   return Binary;
1505 }
1506
1507 static unsigned encodeVFPRm(const MachineInstr &MI, unsigned OpIdx) {
1508   unsigned RegM = MI.getOperand(OpIdx).getReg();
1509   unsigned Binary = 0;
1510   bool isSPVFP = ARM::SPRRegisterClass->contains(RegM);
1511   RegM = getARMRegisterNumbering(RegM);
1512   if (!isSPVFP)
1513     Binary |=   RegM;
1514   else {
1515     Binary |= ((RegM & 0x1E) >> 1);
1516     Binary |=  (RegM & 0x01)       << ARMII::M_BitShift;
1517   }
1518   return Binary;
1519 }
1520
1521 void ARMCodeEmitter::emitVFPArithInstruction(const MachineInstr &MI) {
1522   const TargetInstrDesc &TID = MI.getDesc();
1523
1524   // Part of binary is determined by TableGn.
1525   unsigned Binary = getBinaryCodeForInstr(MI);
1526
1527   // Set the conditional execution predicate
1528   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1529
1530   unsigned OpIdx = 0;
1531   assert((Binary & ARMII::D_BitShift) == 0 &&
1532          (Binary & ARMII::N_BitShift) == 0 &&
1533          (Binary & ARMII::M_BitShift) == 0 && "VFP encoding bug!");
1534
1535   // Encode Dd / Sd.
1536   Binary |= encodeVFPRd(MI, OpIdx++);
1537
1538   // If this is a two-address operand, skip it, e.g. FMACD.
1539   if (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1)
1540     ++OpIdx;
1541
1542   // Encode Dn / Sn.
1543   if ((TID.TSFlags & ARMII::FormMask) == ARMII::VFPBinaryFrm)
1544     Binary |= encodeVFPRn(MI, OpIdx++);
1545
1546   if (OpIdx == TID.getNumOperands() ||
1547       TID.OpInfo[OpIdx].isPredicate() ||
1548       TID.OpInfo[OpIdx].isOptionalDef()) {
1549     // FCMPEZD etc. has only one operand.
1550     emitWordLE(Binary);
1551     return;
1552   }
1553
1554   // Encode Dm / Sm.
1555   Binary |= encodeVFPRm(MI, OpIdx);
1556
1557   emitWordLE(Binary);
1558 }
1559
1560 void ARMCodeEmitter::emitVFPConversionInstruction(const MachineInstr &MI) {
1561   const TargetInstrDesc &TID = MI.getDesc();
1562   unsigned Form = TID.TSFlags & ARMII::FormMask;
1563
1564   // Part of binary is determined by TableGn.
1565   unsigned Binary = getBinaryCodeForInstr(MI);
1566
1567   // Set the conditional execution predicate
1568   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1569
1570   switch (Form) {
1571   default: break;
1572   case ARMII::VFPConv1Frm:
1573   case ARMII::VFPConv2Frm:
1574   case ARMII::VFPConv3Frm:
1575     // Encode Dd / Sd.
1576     Binary |= encodeVFPRd(MI, 0);
1577     break;
1578   case ARMII::VFPConv4Frm:
1579     // Encode Dn / Sn.
1580     Binary |= encodeVFPRn(MI, 0);
1581     break;
1582   case ARMII::VFPConv5Frm:
1583     // Encode Dm / Sm.
1584     Binary |= encodeVFPRm(MI, 0);
1585     break;
1586   }
1587
1588   switch (Form) {
1589   default: break;
1590   case ARMII::VFPConv1Frm:
1591     // Encode Dm / Sm.
1592     Binary |= encodeVFPRm(MI, 1);
1593     break;
1594   case ARMII::VFPConv2Frm:
1595   case ARMII::VFPConv3Frm:
1596     // Encode Dn / Sn.
1597     Binary |= encodeVFPRn(MI, 1);
1598     break;
1599   case ARMII::VFPConv4Frm:
1600   case ARMII::VFPConv5Frm:
1601     // Encode Dd / Sd.
1602     Binary |= encodeVFPRd(MI, 1);
1603     break;
1604   }
1605
1606   if (Form == ARMII::VFPConv5Frm)
1607     // Encode Dn / Sn.
1608     Binary |= encodeVFPRn(MI, 2);
1609   else if (Form == ARMII::VFPConv3Frm)
1610     // Encode Dm / Sm.
1611     Binary |= encodeVFPRm(MI, 2);
1612
1613   emitWordLE(Binary);
1614 }
1615
1616 void ARMCodeEmitter::emitVFPLoadStoreInstruction(const MachineInstr &MI) {
1617   // Part of binary is determined by TableGn.
1618   unsigned Binary = getBinaryCodeForInstr(MI);
1619
1620   // Set the conditional execution predicate
1621   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1622
1623   unsigned OpIdx = 0;
1624
1625   // Encode Dd / Sd.
1626   Binary |= encodeVFPRd(MI, OpIdx++);
1627
1628   // Encode address base.
1629   const MachineOperand &Base = MI.getOperand(OpIdx++);
1630   Binary |= getMachineOpValue(MI, Base) << ARMII::RegRnShift;
1631
1632   // If there is a non-zero immediate offset, encode it.
1633   if (Base.isReg()) {
1634     const MachineOperand &Offset = MI.getOperand(OpIdx);
1635     if (unsigned ImmOffs = ARM_AM::getAM5Offset(Offset.getImm())) {
1636       if (ARM_AM::getAM5Op(Offset.getImm()) == ARM_AM::add)
1637         Binary |= 1 << ARMII::U_BitShift;
1638       Binary |= ImmOffs;
1639       emitWordLE(Binary);
1640       return;
1641     }
1642   }
1643
1644   // If immediate offset is omitted, default to +0.
1645   Binary |= 1 << ARMII::U_BitShift;
1646
1647   emitWordLE(Binary);
1648 }
1649
1650 void
1651 ARMCodeEmitter::emitVFPLoadStoreMultipleInstruction(const MachineInstr &MI) {
1652   const TargetInstrDesc &TID = MI.getDesc();
1653   bool IsUpdating = (TID.TSFlags & ARMII::IndexModeMask) != 0;
1654
1655   // Part of binary is determined by TableGn.
1656   unsigned Binary = getBinaryCodeForInstr(MI);
1657
1658   // Set the conditional execution predicate
1659   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1660
1661   // Skip operand 0 of an instruction with base register update.
1662   unsigned OpIdx = 0;
1663   if (IsUpdating)
1664     ++OpIdx;
1665
1666   // Set base address operand
1667   Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRnShift;
1668
1669   // Set addressing mode by modifying bits U(23) and P(24)
1670   ARM_AM::AMSubMode Mode = ARM_AM::getLoadStoreMultipleSubMode(MI.getOpcode());
1671   Binary |= getAddrModeUPBits(ARM_AM::getAM4SubMode(Mode));
1672
1673   // Set bit W(21)
1674   if (IsUpdating)
1675     Binary |= 0x1 << ARMII::W_BitShift;
1676
1677   // First register is encoded in Dd.
1678   Binary |= encodeVFPRd(MI, OpIdx+2);
1679
1680   // Count the number of registers.
1681   unsigned NumRegs = 1;
1682   for (unsigned i = OpIdx+3, e = MI.getNumOperands(); i != e; ++i) {
1683     const MachineOperand &MO = MI.getOperand(i);
1684     if (!MO.isReg() || MO.isImplicit())
1685       break;
1686     ++NumRegs;
1687   }
1688   // Bit 8 will be set if <list> is consecutive 64-bit registers (e.g., D0)
1689   // Otherwise, it will be 0, in the case of 32-bit registers.
1690   if(Binary & 0x100)
1691     Binary |= NumRegs * 2;
1692   else
1693     Binary |= NumRegs;
1694
1695   emitWordLE(Binary);
1696 }
1697
1698 static unsigned encodeNEONRd(const MachineInstr &MI, unsigned OpIdx) {
1699   unsigned RegD = MI.getOperand(OpIdx).getReg();
1700   unsigned Binary = 0;
1701   RegD = getARMRegisterNumbering(RegD);
1702   Binary |= (RegD & 0xf) << ARMII::RegRdShift;
1703   Binary |= ((RegD >> 4) & 1) << ARMII::D_BitShift;
1704   return Binary;
1705 }
1706
1707 static unsigned encodeNEONRn(const MachineInstr &MI, unsigned OpIdx) {
1708   unsigned RegN = MI.getOperand(OpIdx).getReg();
1709   unsigned Binary = 0;
1710   RegN = getARMRegisterNumbering(RegN);
1711   Binary |= (RegN & 0xf) << ARMII::RegRnShift;
1712   Binary |= ((RegN >> 4) & 1) << ARMII::N_BitShift;
1713   return Binary;
1714 }
1715
1716 static unsigned encodeNEONRm(const MachineInstr &MI, unsigned OpIdx) {
1717   unsigned RegM = MI.getOperand(OpIdx).getReg();
1718   unsigned Binary = 0;
1719   RegM = getARMRegisterNumbering(RegM);
1720   Binary |= (RegM & 0xf);
1721   Binary |= ((RegM >> 4) & 1) << ARMII::M_BitShift;
1722   return Binary;
1723 }
1724
1725 /// convertNEONDataProcToThumb - Convert the ARM mode encoding for a NEON
1726 /// data-processing instruction to the corresponding Thumb encoding.
1727 static unsigned convertNEONDataProcToThumb(unsigned Binary) {
1728   assert((Binary & 0xfe000000) == 0xf2000000 &&
1729          "not an ARM NEON data-processing instruction");
1730   unsigned UBit = (Binary >> 24) & 1;
1731   return 0xef000000 | (UBit << 28) | (Binary & 0xffffff);
1732 }
1733
1734 void ARMCodeEmitter::emitNEONLaneInstruction(const MachineInstr &MI) {
1735   unsigned Binary = getBinaryCodeForInstr(MI);
1736
1737   unsigned RegTOpIdx, RegNOpIdx, LnOpIdx;
1738   const TargetInstrDesc &TID = MI.getDesc();
1739   if ((TID.TSFlags & ARMII::FormMask) == ARMII::NGetLnFrm) {
1740     RegTOpIdx = 0;
1741     RegNOpIdx = 1;
1742     LnOpIdx = 2;
1743   } else { // ARMII::NSetLnFrm
1744     RegTOpIdx = 2;
1745     RegNOpIdx = 0;
1746     LnOpIdx = 3;
1747   }
1748
1749   // Set the conditional execution predicate
1750   Binary |= (IsThumb ? ARMCC::AL : II->getPredicate(&MI)) << ARMII::CondShift;
1751
1752   unsigned RegT = MI.getOperand(RegTOpIdx).getReg();
1753   RegT = getARMRegisterNumbering(RegT);
1754   Binary |= (RegT << ARMII::RegRdShift);
1755   Binary |= encodeNEONRn(MI, RegNOpIdx);
1756
1757   unsigned LaneShift;
1758   if ((Binary & (1 << 22)) != 0)
1759     LaneShift = 0; // 8-bit elements
1760   else if ((Binary & (1 << 5)) != 0)
1761     LaneShift = 1; // 16-bit elements
1762   else
1763     LaneShift = 2; // 32-bit elements
1764
1765   unsigned Lane = MI.getOperand(LnOpIdx).getImm() << LaneShift;
1766   unsigned Opc1 = Lane >> 2;
1767   unsigned Opc2 = Lane & 3;
1768   assert((Opc1 & 3) == 0 && "out-of-range lane number operand");
1769   Binary |= (Opc1 << 21);
1770   Binary |= (Opc2 << 5);
1771
1772   emitWordLE(Binary);
1773 }
1774
1775 void ARMCodeEmitter::emitNEONDupInstruction(const MachineInstr &MI) {
1776   unsigned Binary = getBinaryCodeForInstr(MI);
1777
1778   // Set the conditional execution predicate
1779   Binary |= (IsThumb ? ARMCC::AL : II->getPredicate(&MI)) << ARMII::CondShift;
1780
1781   unsigned RegT = MI.getOperand(1).getReg();
1782   RegT = getARMRegisterNumbering(RegT);
1783   Binary |= (RegT << ARMII::RegRdShift);
1784   Binary |= encodeNEONRn(MI, 0);
1785   emitWordLE(Binary);
1786 }
1787
1788 void ARMCodeEmitter::emitNEON1RegModImmInstruction(const MachineInstr &MI) {
1789   unsigned Binary = getBinaryCodeForInstr(MI);
1790   // Destination register is encoded in Dd.
1791   Binary |= encodeNEONRd(MI, 0);
1792   // Immediate fields: Op, Cmode, I, Imm3, Imm4
1793   unsigned Imm = MI.getOperand(1).getImm();
1794   unsigned Op = (Imm >> 12) & 1;
1795   unsigned Cmode = (Imm >> 8) & 0xf;
1796   unsigned I = (Imm >> 7) & 1;
1797   unsigned Imm3 = (Imm >> 4) & 0x7;
1798   unsigned Imm4 = Imm & 0xf;
1799   Binary |= (I << 24) | (Imm3 << 16) | (Cmode << 8) | (Op << 5) | Imm4;
1800   if (IsThumb)
1801     Binary = convertNEONDataProcToThumb(Binary);
1802   emitWordLE(Binary);
1803 }
1804
1805 void ARMCodeEmitter::emitNEON2RegInstruction(const MachineInstr &MI) {
1806   const TargetInstrDesc &TID = MI.getDesc();
1807   unsigned Binary = getBinaryCodeForInstr(MI);
1808   // Destination register is encoded in Dd; source register in Dm.
1809   unsigned OpIdx = 0;
1810   Binary |= encodeNEONRd(MI, OpIdx++);
1811   if (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1)
1812     ++OpIdx;
1813   Binary |= encodeNEONRm(MI, OpIdx);
1814   if (IsThumb)
1815     Binary = convertNEONDataProcToThumb(Binary);
1816   // FIXME: This does not handle VDUPfdf or VDUPfqf.
1817   emitWordLE(Binary);
1818 }
1819
1820 void ARMCodeEmitter::emitNEON3RegInstruction(const MachineInstr &MI) {
1821   const TargetInstrDesc &TID = MI.getDesc();
1822   unsigned Binary = getBinaryCodeForInstr(MI);
1823   // Destination register is encoded in Dd; source registers in Dn and Dm.
1824   unsigned OpIdx = 0;
1825   Binary |= encodeNEONRd(MI, OpIdx++);
1826   if (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1)
1827     ++OpIdx;
1828   Binary |= encodeNEONRn(MI, OpIdx++);
1829   if (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1)
1830     ++OpIdx;
1831   Binary |= encodeNEONRm(MI, OpIdx);
1832   if (IsThumb)
1833     Binary = convertNEONDataProcToThumb(Binary);
1834   // FIXME: This does not handle VMOVDneon or VMOVQ.
1835   emitWordLE(Binary);
1836 }
1837
1838 #include "ARMGenCodeEmitter.inc"