lib/Target/ARM/ARMCodeEmitter.cpp

   1 //===-- ARM/ARMCodeEmitter.cpp - Convert ARM code to machine code ---------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the pass that transforms the ARM machine instructions into
  11 // relocatable machine code.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #define DEBUG_TYPE "jit"
  16 #include "ARM.h"
  17 #include "ARMAddressingModes.h"
  18 #include "ARMConstantPoolValue.h"
  19 #include "ARMInstrInfo.h"
  20 #include "ARMRelocations.h"
  21 #include "ARMSubtarget.h"
  22 #include "ARMTargetMachine.h"
  23 #include "llvm/Constants.h"
  24 #include "llvm/DerivedTypes.h"
  25 #include "llvm/Function.h"
  26 #include "llvm/PassManager.h"
  27 #include "llvm/CodeGen/JITCodeEmitter.h"
  28 #include "llvm/CodeGen/MachineConstantPool.h"
  29 #include "llvm/CodeGen/MachineFunctionPass.h"
  30 #include "llvm/CodeGen/MachineInstr.h"
  31 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  32 #include "llvm/CodeGen/MachineModuleInfo.h"
  33 #include "llvm/CodeGen/Passes.h"
  34 #include "llvm/ADT/Statistic.h"
  35 #include "llvm/Support/Debug.h"
  36 #include "llvm/Support/ErrorHandling.h"
  37 #include "llvm/Support/raw_ostream.h"
  38 #ifndef NDEBUG
  39 #include <iomanip>
  40 #endif
  41 using namespace llvm;
  42
  43 STATISTIC(NumEmitted, "Number of machine instructions emitted");
  44
  45 namespace {
  46
  47   class ARMCodeEmitter : public MachineFunctionPass {
  48     ARMJITInfo                *JTI;
  49     const ARMInstrInfo        *II;
  50     const TargetData          *TD;
  51     const ARMSubtarget        *Subtarget;
  52     TargetMachine             &TM;
  53     JITCodeEmitter            &MCE;
  54     MachineModuleInfo *MMI;
  55     const std::vector<MachineConstantPoolEntry> *MCPEs;
  56     const std::vector<MachineJumpTableEntry> *MJTEs;
  57     bool IsPIC;
  58     bool IsThumb;
  59
  60     void getAnalysisUsage(AnalysisUsage &AU) const {
  61       AU.addRequired<MachineModuleInfo>();
  62       MachineFunctionPass::getAnalysisUsage(AU);
  63     }
  64
  65     static char ID;
  66   public:
  67     ARMCodeEmitter(TargetMachine &tm, JITCodeEmitter &mce)
  68       : MachineFunctionPass(ID), JTI(0),
  69         II((const ARMInstrInfo *)tm.getInstrInfo()),
  70         TD(tm.getTargetData()), TM(tm),
  71         MCE(mce), MCPEs(0), MJTEs(0),
  72         IsPIC(TM.getRelocationModel() == Reloc::PIC_), IsThumb(false) {}
  73
  74     /// getBinaryCodeForInstr - This function, generated by the
  75     /// CodeEmitterGenerator using TableGen, produces the binary encoding for
  76     /// machine instructions.
  77     unsigned getBinaryCodeForInstr(const MachineInstr &MI) const;
  78
  79     bool runOnMachineFunction(MachineFunction &MF);
  80
  81     virtual const char *getPassName() const {
  82       return "ARM Machine Code Emitter";
  83     }
  84
  85     void emitInstruction(const MachineInstr &MI);
  86
  87   private:
  88
  89     void emitWordLE(unsigned Binary);
  90     void emitDWordLE(uint64_t Binary);
  91     void emitConstPoolInstruction(const MachineInstr &MI);
  92     void emitMOVi32immInstruction(const MachineInstr &MI);
  93     void emitMOVi2piecesInstruction(const MachineInstr &MI);
  94     void emitLEApcrelJTInstruction(const MachineInstr &MI);
  95     void emitPseudoMoveInstruction(const MachineInstr &MI);
  96     void addPCLabel(unsigned LabelID);
  97     void emitPseudoInstruction(const MachineInstr &MI);
  98     unsigned getMachineSoRegOpValue(const MachineInstr &MI,
  99                                     const TargetInstrDesc &TID,
 100                                     const MachineOperand &MO,
 101                                     unsigned OpIdx);
 102
 103     unsigned getMachineSoImmOpValue(unsigned SoImm);
 104     unsigned getAddrMode6RegisterOperand(const MachineInstr &MI);
 105     unsigned getAddrMode6OffsetOperand(const MachineInstr &MI);
 106
 107     unsigned getAddrModeSBit(const MachineInstr &MI,
 108                              const TargetInstrDesc &TID) const;
 109
 110     void emitDataProcessingInstruction(const MachineInstr &MI,
 111                                        unsigned ImplicitRd = 0,
 112                                        unsigned ImplicitRn = 0);
 113
 114     void emitLoadStoreInstruction(const MachineInstr &MI,
 115                                   unsigned ImplicitRd = 0,
 116                                   unsigned ImplicitRn = 0);
 117
 118     void emitMiscLoadStoreInstruction(const MachineInstr &MI,
 119                                       unsigned ImplicitRn = 0);
 120
 121     void emitLoadStoreMultipleInstruction(const MachineInstr &MI);
 122
 123     void emitMulFrmInstruction(const MachineInstr &MI);
 124
 125     void emitExtendInstruction(const MachineInstr &MI);
 126
 127     void emitMiscArithInstruction(const MachineInstr &MI);
 128
 129     void emitSaturateInstruction(const MachineInstr &MI);
 130
 131     void emitBranchInstruction(const MachineInstr &MI);
 132
 133     void emitInlineJumpTable(unsigned JTIndex);
 134
 135     void emitMiscBranchInstruction(const MachineInstr &MI);
 136
 137     void emitVFPArithInstruction(const MachineInstr &MI);
 138
 139     void emitVFPConversionInstruction(const MachineInstr &MI);
 140
 141     void emitVFPLoadStoreInstruction(const MachineInstr &MI);
 142
 143     void emitVFPLoadStoreMultipleInstruction(const MachineInstr &MI);
 144
 145     void emitNEONLaneInstruction(const MachineInstr &MI);
 146     void emitNEONDupInstruction(const MachineInstr &MI);
 147     void emitNEON1RegModImmInstruction(const MachineInstr &MI);
 148     void emitNEON2RegInstruction(const MachineInstr &MI);
 149     void emitNEON3RegInstruction(const MachineInstr &MI);
 150
 151     /// getMachineOpValue - Return binary encoding of operand. If the machine
 152     /// operand requires relocation, record the relocation and return zero.
 153     unsigned getMachineOpValue(const MachineInstr &MI,
 154                                const MachineOperand &MO) const;
 155     unsigned getMachineOpValue(const MachineInstr &MI, unsigned OpIdx) const {
 156       return getMachineOpValue(MI, MI.getOperand(OpIdx));
 157     }
 158
 159     // FIXME: The legacy JIT ARMCodeEmitter doesn't rely on the the
 160     //  TableGen'erated getBinaryCodeForInstr() function to encode any
 161     //  operand values, instead querying getMachineOpValue() directly for
 162     //  each operand it needs to encode. Thus, any of the new encoder
 163     //  helper functions can simply return 0 as the values the return
 164     //  are already handled elsewhere. They are placeholders to allow this
 165     //  encoder to continue to function until the MC encoder is sufficiently
 166     //  far along that this one can be eliminated entirely.
 167     unsigned getCCOutOpValue(const MachineInstr &MI, unsigned Op)
 168       const { return 0; }
 169     unsigned getSOImmOpValue(const MachineInstr &MI, unsigned Op)
 170       const { return 0; }
 171     unsigned getSORegOpValue(const MachineInstr &MI, unsigned Op)
 172       const { return 0; }
 173     unsigned getRotImmOpValue(const MachineInstr &MI, unsigned Op)
 174       const { return 0; }
 175     unsigned getImmMinusOneOpValue(const MachineInstr &MI, unsigned Op)
 176       const { return 0; }
 177     unsigned getAddrMode6RegisterOperand(const MachineInstr &MI, unsigned Op)
 178       const { return 0; }
 179     unsigned getAddrMode6OffsetOperand(const MachineInstr &MI, unsigned Op)
 180       const { return 0; }
 181     unsigned getBitfieldInvertedMaskOpValue(const MachineInstr &MI,
 182                                             unsigned Op) const { return 0; }
 183     unsigned getAddrModeImm12OpValue(const MachineInstr &MI, unsigned Op)
 184       const {
 185         // {17-13} = reg
 186         // {12}    = (U)nsigned (add == '1', sub == '0')
 187         // {11-0}  = imm12
 188         const MachineOperand &MO  = MI.getOperand(Op);
 189         const MachineOperand &MO1 = MI.getOperand(Op + 1);
 190         if (!MO.isReg()) {
 191           emitConstPoolAddress(MO.getIndex(), ARM::reloc_arm_cp_entry);
 192           return 0;
 193         }
 194         unsigned Reg = getARMRegisterNumbering(MO.getReg());
 195         int32_t Imm12 = MO1.getImm();
 196         uint32_t Binary;
 197         Binary = Imm12 & 0xfff;
 198         if (Imm12 >= 0)
 199           Binary |= (1 << 12);
 200         Binary |= (Reg << 13);
 201         return Binary;
 202       }
 203     unsigned getNEONVcvtImm32OpValue(const MachineInstr &MI, unsigned Op)
 204       const { return 0; }
 205
 206     unsigned getRegisterListOpValue(const MachineInstr &MI, unsigned Op)
 207       const { return 0; }
 208
 209     /// getMovi32Value - Return binary encoding of operand for movw/movt. If the
 210     /// machine operand requires relocation, record the relocation and return
 211     /// zero.
 212     unsigned getMovi32Value(const MachineInstr &MI,const MachineOperand &MO,
 213                             unsigned Reloc);
 214
 215     /// getShiftOp - Return the shift opcode (bit[6:5]) of the immediate value.
 216     ///
 217     unsigned getShiftOp(unsigned Imm) const ;
 218
 219     /// Routines that handle operands which add machine relocations which are
 220     /// fixed up by the relocation stage.
 221     void emitGlobalAddress(const GlobalValue *GV, unsigned Reloc,
 222                            bool MayNeedFarStub,  bool Indirect,
 223                            intptr_t ACPV = 0) const;
 224     void emitExternalSymbolAddress(const char *ES, unsigned Reloc) const;
 225     void emitConstPoolAddress(unsigned CPI, unsigned Reloc) const;
 226     void emitJumpTableAddress(unsigned JTIndex, unsigned Reloc) const;
 227     void emitMachineBasicBlock(MachineBasicBlock *BB, unsigned Reloc,
 228                                intptr_t JTBase = 0) const;
 229   };
 230 }
 231
 232 char ARMCodeEmitter::ID = 0;
 233
 234 /// createARMJITCodeEmitterPass - Return a pass that emits the collected ARM
 235 /// code to the specified MCE object.
 236 FunctionPass *llvm::createARMJITCodeEmitterPass(ARMBaseTargetMachine &TM,
 237                                                 JITCodeEmitter &JCE) {
 238   return new ARMCodeEmitter(TM, JCE);
 239 }
 240
 241 bool ARMCodeEmitter::runOnMachineFunction(MachineFunction &MF) {
 242   assert((MF.getTarget().getRelocationModel() != Reloc::Default ||
 243           MF.getTarget().getRelocationModel() != Reloc::Static) &&
 244          "JIT relocation model must be set to static or default!");
 245   JTI = ((ARMTargetMachine &)MF.getTarget()).getJITInfo();
 246   II = ((const ARMTargetMachine &)MF.getTarget()).getInstrInfo();
 247   TD = ((const ARMTargetMachine &)MF.getTarget()).getTargetData();
 248   Subtarget = &TM.getSubtarget<ARMSubtarget>();
 249   MCPEs = &MF.getConstantPool()->getConstants();
 250   MJTEs = 0;
 251   if (MF.getJumpTableInfo()) MJTEs = &MF.getJumpTableInfo()->getJumpTables();
 252   IsPIC = TM.getRelocationModel() == Reloc::PIC_;
 253   IsThumb = MF.getInfo<ARMFunctionInfo>()->isThumbFunction();
 254   JTI->Initialize(MF, IsPIC);
 255   MMI = &getAnalysis<MachineModuleInfo>();
 256   MCE.setModuleInfo(MMI);
 257
 258   do {
 259     DEBUG(errs() << "JITTing function '"
 260           << MF.getFunction()->getName() << "'\n");
 261     MCE.startFunction(MF);
 262     for (MachineFunction::iterator MBB = MF.begin(), E = MF.end();
 263          MBB != E; ++MBB) {
 264       MCE.StartMachineBasicBlock(MBB);
 265       for (MachineBasicBlock::const_iterator I = MBB->begin(), E = MBB->end();
 266            I != E; ++I)
 267         emitInstruction(*I);
 268     }
 269   } while (MCE.finishFunction(MF));
 270
 271   return false;
 272 }
 273
 274 /// getShiftOp - Return the shift opcode (bit[6:5]) of the immediate value.
 275 ///
 276 unsigned ARMCodeEmitter::getShiftOp(unsigned Imm) const {
 277   switch (ARM_AM::getAM2ShiftOpc(Imm)) {
 278   default: llvm_unreachable("Unknown shift opc!");
 279   case ARM_AM::asr: return 2;
 280   case ARM_AM::lsl: return 0;
 281   case ARM_AM::lsr: return 1;
 282   case ARM_AM::ror:
 283   case ARM_AM::rrx: return 3;
 284   }
 285   return 0;
 286 }
 287
 288 /// getMovi32Value - Return binary encoding of operand for movw/movt. If the
 289 /// machine operand requires relocation, record the relocation and return zero.
 290 unsigned ARMCodeEmitter::getMovi32Value(const MachineInstr &MI,
 291                                         const MachineOperand &MO,
 292                                         unsigned Reloc) {
 293   assert(((Reloc == ARM::reloc_arm_movt) || (Reloc == ARM::reloc_arm_movw))
 294       && "Relocation to this function should be for movt or movw");
 295
 296   if (MO.isImm())
 297     return static_cast<unsigned>(MO.getImm());
 298   else if (MO.isGlobal())
 299     emitGlobalAddress(MO.getGlobal(), Reloc, true, false);
 300   else if (MO.isSymbol())
 301     emitExternalSymbolAddress(MO.getSymbolName(), Reloc);
 302   else if (MO.isMBB())
 303     emitMachineBasicBlock(MO.getMBB(), Reloc);
 304   else {
 305 #ifndef NDEBUG
 306     errs() << MO;
 307 #endif
 308     llvm_unreachable("Unsupported operand type for movw/movt");
 309   }
 310   return 0;
 311 }
 312
 313 /// getMachineOpValue - Return binary encoding of operand. If the machine
 314 /// operand requires relocation, record the relocation and return zero.
 315 unsigned ARMCodeEmitter::getMachineOpValue(const MachineInstr &MI,
 316                                            const MachineOperand &MO) const {
 317   if (MO.isReg())
 318     return getARMRegisterNumbering(MO.getReg());
 319   else if (MO.isImm())
 320     return static_cast<unsigned>(MO.getImm());
 321   else if (MO.isGlobal())
 322     emitGlobalAddress(MO.getGlobal(), ARM::reloc_arm_branch, true, false);
 323   else if (MO.isSymbol())
 324     emitExternalSymbolAddress(MO.getSymbolName(), ARM::reloc_arm_branch);
 325   else if (MO.isCPI()) {
 326     const TargetInstrDesc &TID = MI.getDesc();
 327     // For VFP load, the immediate offset is multiplied by 4.
 328     unsigned Reloc =  ((TID.TSFlags & ARMII::FormMask) == ARMII::VFPLdStFrm)
 329       ? ARM::reloc_arm_vfp_cp_entry : ARM::reloc_arm_cp_entry;
 330     emitConstPoolAddress(MO.getIndex(), Reloc);
 331   } else if (MO.isJTI())
 332     emitJumpTableAddress(MO.getIndex(), ARM::reloc_arm_relative);
 333   else if (MO.isMBB())
 334     emitMachineBasicBlock(MO.getMBB(), ARM::reloc_arm_branch);
 335   else {
 336 #ifndef NDEBUG
 337     errs() << MO;
 338 #endif
 339     llvm_unreachable(0);
 340   }
 341   return 0;
 342 }
 343
 344 /// emitGlobalAddress - Emit the specified address to the code stream.
 345 ///
 346 void ARMCodeEmitter::emitGlobalAddress(const GlobalValue *GV, unsigned Reloc,
 347                                        bool MayNeedFarStub, bool Indirect,
 348                                        intptr_t ACPV) const {
 349   MachineRelocation MR = Indirect
 350     ? MachineRelocation::getIndirectSymbol(MCE.getCurrentPCOffset(), Reloc,
 351                                            const_cast<GlobalValue *>(GV),
 352                                            ACPV, MayNeedFarStub)
 353     : MachineRelocation::getGV(MCE.getCurrentPCOffset(), Reloc,
 354                                const_cast<GlobalValue *>(GV), ACPV,
 355                                MayNeedFarStub);
 356   MCE.addRelocation(MR);
 357 }
 358
 359 /// emitExternalSymbolAddress - Arrange for the address of an external symbol to
 360 /// be emitted to the current location in the function, and allow it to be PC
 361 /// relative.
 362 void ARMCodeEmitter::
 363 emitExternalSymbolAddress(const char *ES, unsigned Reloc) const {
 364   MCE.addRelocation(MachineRelocation::getExtSym(MCE.getCurrentPCOffset(),
 365                                                  Reloc, ES));
 366 }
 367
 368 /// emitConstPoolAddress - Arrange for the address of an constant pool
 369 /// to be emitted to the current location in the function, and allow it to be PC
 370 /// relative.
 371 void ARMCodeEmitter::emitConstPoolAddress(unsigned CPI, unsigned Reloc) const {
 372   // Tell JIT emitter we'll resolve the address.
 373   MCE.addRelocation(MachineRelocation::getConstPool(MCE.getCurrentPCOffset(),
 374                                                     Reloc, CPI, 0, true));
 375 }
 376
 377 /// emitJumpTableAddress - Arrange for the address of a jump table to
 378 /// be emitted to the current location in the function, and allow it to be PC
 379 /// relative.
 380 void ARMCodeEmitter::
 381 emitJumpTableAddress(unsigned JTIndex, unsigned Reloc) const {
 382   MCE.addRelocation(MachineRelocation::getJumpTable(MCE.getCurrentPCOffset(),
 383                                                     Reloc, JTIndex, 0, true));
 384 }
 385
 386 /// emitMachineBasicBlock - Emit the specified address basic block.
 387 void ARMCodeEmitter::emitMachineBasicBlock(MachineBasicBlock *BB,
 388                                            unsigned Reloc,
 389                                            intptr_t JTBase) const {
 390   MCE.addRelocation(MachineRelocation::getBB(MCE.getCurrentPCOffset(),
 391                                              Reloc, BB, JTBase));
 392 }
 393
 394 void ARMCodeEmitter::emitWordLE(unsigned Binary) {
 395   DEBUG(errs() << "  0x";
 396         errs().write_hex(Binary) << "\n");
 397   MCE.emitWordLE(Binary);
 398 }
 399
 400 void ARMCodeEmitter::emitDWordLE(uint64_t Binary) {
 401   DEBUG(errs() << "  0x";
 402         errs().write_hex(Binary) << "\n");
 403   MCE.emitDWordLE(Binary);
 404 }
 405
 406 void ARMCodeEmitter::emitInstruction(const MachineInstr &MI) {
 407   DEBUG(errs() << "JIT: " << (void*)MCE.getCurrentPCValue() << ":\t" << MI);
 408
 409   MCE.processDebugLoc(MI.getDebugLoc(), true);
 410
 411   ++NumEmitted;  // Keep track of the # of mi's emitted
 412   switch (MI.getDesc().TSFlags & ARMII::FormMask) {
 413   default: {
 414     llvm_unreachable("Unhandled instruction encoding format!");
 415     break;
 416   }
 417   case ARMII::Pseudo:
 418     emitPseudoInstruction(MI);
 419     break;
 420   case ARMII::DPFrm:
 421   case ARMII::DPSoRegFrm:
 422     emitDataProcessingInstruction(MI);
 423     break;
 424   case ARMII::LdFrm:
 425   case ARMII::StFrm:
 426     emitLoadStoreInstruction(MI);
 427     break;
 428   case ARMII::LdMiscFrm:
 429   case ARMII::StMiscFrm:
 430     emitMiscLoadStoreInstruction(MI);
 431     break;
 432   case ARMII::LdStMulFrm:
 433     emitLoadStoreMultipleInstruction(MI);
 434     break;
 435   case ARMII::MulFrm:
 436     emitMulFrmInstruction(MI);
 437     break;
 438   case ARMII::ExtFrm:
 439     emitExtendInstruction(MI);
 440     break;
 441   case ARMII::ArithMiscFrm:
 442     emitMiscArithInstruction(MI);
 443     break;
 444   case ARMII::SatFrm:
 445     emitSaturateInstruction(MI);
 446     break;
 447   case ARMII::BrFrm:
 448     emitBranchInstruction(MI);
 449     break;
 450   case ARMII::BrMiscFrm:
 451     emitMiscBranchInstruction(MI);
 452     break;
 453   // VFP instructions.
 454   case ARMII::VFPUnaryFrm:
 455   case ARMII::VFPBinaryFrm:
 456     emitVFPArithInstruction(MI);
 457     break;
 458   case ARMII::VFPConv1Frm:
 459   case ARMII::VFPConv2Frm:
 460   case ARMII::VFPConv3Frm:
 461   case ARMII::VFPConv4Frm:
 462   case ARMII::VFPConv5Frm:
 463     emitVFPConversionInstruction(MI);
 464     break;
 465   case ARMII::VFPLdStFrm:
 466     emitVFPLoadStoreInstruction(MI);
 467     break;
 468   case ARMII::VFPLdStMulFrm:
 469     emitVFPLoadStoreMultipleInstruction(MI);
 470     break;
 471
 472   // NEON instructions.
 473   case ARMII::NGetLnFrm:
 474   case ARMII::NSetLnFrm:
 475     emitNEONLaneInstruction(MI);
 476     break;
 477   case ARMII::NDupFrm:
 478     emitNEONDupInstruction(MI);
 479     break;
 480   case ARMII::N1RegModImmFrm:
 481     emitNEON1RegModImmInstruction(MI);
 482     break;
 483   case ARMII::N2RegFrm:
 484     emitNEON2RegInstruction(MI);
 485     break;
 486   case ARMII::N3RegFrm:
 487     emitNEON3RegInstruction(MI);
 488     break;
 489   }
 490   MCE.processDebugLoc(MI.getDebugLoc(), false);
 491 }
 492
 493 void ARMCodeEmitter::emitConstPoolInstruction(const MachineInstr &MI) {
 494   unsigned CPI = MI.getOperand(0).getImm();       // CP instruction index.
 495   unsigned CPIndex = MI.getOperand(1).getIndex(); // Actual cp entry index.
 496   const MachineConstantPoolEntry &MCPE = (*MCPEs)[CPIndex];
 497
 498   // Remember the CONSTPOOL_ENTRY address for later relocation.
 499   JTI->addConstantPoolEntryAddr(CPI, MCE.getCurrentPCValue());
 500
 501   // Emit constpool island entry. In most cases, the actual values will be
 502   // resolved and relocated after code emission.
 503   if (MCPE.isMachineConstantPoolEntry()) {
 504     ARMConstantPoolValue *ACPV =
 505       static_cast<ARMConstantPoolValue*>(MCPE.Val.MachineCPVal);
 506
 507     DEBUG(errs() << "  ** ARM constant pool #" << CPI << " @ "
 508           << (void*)MCE.getCurrentPCValue() << " " << *ACPV << '\n');
 509
 510     assert(ACPV->isGlobalValue() && "unsupported constant pool value");
 511     const GlobalValue *GV = ACPV->getGV();
 512     if (GV) {
 513       Reloc::Model RelocM = TM.getRelocationModel();
 514       emitGlobalAddress(GV, ARM::reloc_arm_machine_cp_entry,
 515                         isa<Function>(GV),
 516                         Subtarget->GVIsIndirectSymbol(GV, RelocM),
 517                         (intptr_t)ACPV);
 518      } else  {
 519       emitExternalSymbolAddress(ACPV->getSymbol(), ARM::reloc_arm_absolute);
 520     }
 521     emitWordLE(0);
 522   } else {
 523     const Constant *CV = MCPE.Val.ConstVal;
 524
 525     DEBUG({
 526         errs() << "  ** Constant pool #" << CPI << " @ "
 527                << (void*)MCE.getCurrentPCValue() << " ";
 528         if (const Function *F = dyn_cast<Function>(CV))
 529           errs() << F->getName();
 530         else
 531           errs() << *CV;
 532         errs() << '\n';
 533       });
 534
 535     if (const GlobalValue *GV = dyn_cast<GlobalValue>(CV)) {
 536       emitGlobalAddress(GV, ARM::reloc_arm_absolute, isa<Function>(GV), false);
 537       emitWordLE(0);
 538     } else if (const ConstantInt *CI = dyn_cast<ConstantInt>(CV)) {
 539       uint32_t Val = uint32_t(*CI->getValue().getRawData());
 540       emitWordLE(Val);
 541     } else if (const ConstantFP *CFP = dyn_cast<ConstantFP>(CV)) {
 542       if (CFP->getType()->isFloatTy())
 543         emitWordLE(CFP->getValueAPF().bitcastToAPInt().getZExtValue());
 544       else if (CFP->getType()->isDoubleTy())
 545         emitDWordLE(CFP->getValueAPF().bitcastToAPInt().getZExtValue());
 546       else {
 547         llvm_unreachable("Unable to handle this constantpool entry!");
 548       }
 549     } else {
 550       llvm_unreachable("Unable to handle this constantpool entry!");
 551     }
 552   }
 553 }
 554
 555 void ARMCodeEmitter::emitMOVi32immInstruction(const MachineInstr &MI) {
 556   const MachineOperand &MO0 = MI.getOperand(0);
 557   const MachineOperand &MO1 = MI.getOperand(1);
 558
 559   // Emit the 'movw' instruction.
 560   unsigned Binary = 0x30 << 20;  // mov: Insts{27-20} = 0b00110000
 561
 562   unsigned Lo16 = getMovi32Value(MI, MO1, ARM::reloc_arm_movw) & 0xFFFF;
 563
 564   // Set the conditional execution predicate.
 565   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
 566
 567   // Encode Rd.
 568   Binary |= getMachineOpValue(MI, MO0) << ARMII::RegRdShift;
 569
 570   // Encode imm16 as imm4:imm12
 571   Binary |= Lo16 & 0xFFF; // Insts{11-0} = imm12
 572   Binary |= ((Lo16 >> 12) & 0xF) << 16; // Insts{19-16} = imm4
 573   emitWordLE(Binary);
 574
 575   unsigned Hi16 = getMovi32Value(MI, MO1, ARM::reloc_arm_movt) >> 16;
 576   // Emit the 'movt' instruction.
 577   Binary = 0x34 << 20; // movt: Insts{27-20} = 0b00110100
 578
 579   // Set the conditional execution predicate.
 580   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
 581
 582   // Encode Rd.
 583   Binary |= getMachineOpValue(MI, MO0) << ARMII::RegRdShift;
 584
 585   // Encode imm16 as imm4:imm1, same as movw above.
 586   Binary |= Hi16 & 0xFFF;
 587   Binary |= ((Hi16 >> 12) & 0xF) << 16;
 588   emitWordLE(Binary);
 589 }
 590
 591 void ARMCodeEmitter::emitMOVi2piecesInstruction(const MachineInstr &MI) {
 592   const MachineOperand &MO0 = MI.getOperand(0);
 593   const MachineOperand &MO1 = MI.getOperand(1);
 594   assert(MO1.isImm() && ARM_AM::isSOImmTwoPartVal(MO1.getImm()) &&
 595                                                   "Not a valid so_imm value!");
 596   unsigned V1 = ARM_AM::getSOImmTwoPartFirst(MO1.getImm());
 597   unsigned V2 = ARM_AM::getSOImmTwoPartSecond(MO1.getImm());
 598
 599   // Emit the 'mov' instruction.
 600   unsigned Binary = 0xd << 21;  // mov: Insts{24-21} = 0b1101
 601
 602   // Set the conditional execution predicate.
 603   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
 604
 605   // Encode Rd.
 606   Binary |= getMachineOpValue(MI, MO0) << ARMII::RegRdShift;
 607
 608   // Encode so_imm.
 609   // Set bit I(25) to identify this is the immediate form of <shifter_op>
 610   Binary |= 1 << ARMII::I_BitShift;
 611   Binary |= getMachineSoImmOpValue(V1);
 612   emitWordLE(Binary);
 613
 614   // Now the 'orr' instruction.
 615   Binary = 0xc << 21;  // orr: Insts{24-21} = 0b1100
 616
 617   // Set the conditional execution predicate.
 618   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
 619
 620   // Encode Rd.
 621   Binary |= getMachineOpValue(MI, MO0) << ARMII::RegRdShift;
 622
 623   // Encode Rn.
 624   Binary |= getMachineOpValue(MI, MO0) << ARMII::RegRnShift;
 625
 626   // Encode so_imm.
 627   // Set bit I(25) to identify this is the immediate form of <shifter_op>
 628   Binary |= 1 << ARMII::I_BitShift;
 629   Binary |= getMachineSoImmOpValue(V2);
 630   emitWordLE(Binary);
 631 }
 632
 633 void ARMCodeEmitter::emitLEApcrelJTInstruction(const MachineInstr &MI) {
 634   // It's basically add r, pc, (LJTI - $+8)
 635
 636   const TargetInstrDesc &TID = MI.getDesc();
 637
 638   // Emit the 'add' instruction.
 639   unsigned Binary = 0x4 << 21;  // add: Insts{24-31} = 0b0100
 640
 641   // Set the conditional execution predicate
 642   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
 643
 644   // Encode S bit if MI modifies CPSR.
 645   Binary |= getAddrModeSBit(MI, TID);
 646
 647   // Encode Rd.
 648   Binary |= getMachineOpValue(MI, 0) << ARMII::RegRdShift;
 649
 650   // Encode Rn which is PC.
 651   Binary |= getARMRegisterNumbering(ARM::PC) << ARMII::RegRnShift;
 652
 653   // Encode the displacement.
 654   Binary |= 1 << ARMII::I_BitShift;
 655   emitJumpTableAddress(MI.getOperand(1).getIndex(), ARM::reloc_arm_jt_base);
 656
 657   emitWordLE(Binary);
 658 }
 659
 660 void ARMCodeEmitter::emitPseudoMoveInstruction(const MachineInstr &MI) {
 661   unsigned Opcode = MI.getDesc().Opcode;
 662
 663   // Part of binary is determined by TableGn.
 664   unsigned Binary = getBinaryCodeForInstr(MI);
 665
 666   // Set the conditional execution predicate
 667   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
 668
 669   // Encode S bit if MI modifies CPSR.
 670   if (Opcode == ARM::MOVsrl_flag || Opcode == ARM::MOVsra_flag)
 671     Binary |= 1 << ARMII::S_BitShift;
 672
 673   // Encode register def if there is one.
 674   Binary |= getMachineOpValue(MI, 0) << ARMII::RegRdShift;
 675
 676   // Encode the shift operation.
 677   switch (Opcode) {
 678   default: break;
 679   case ARM::RRX:
 680     // rrx
 681     Binary |= 0x6 << 4;
 682     break;
 683   case ARM::MOVsrl_flag:
 684     // lsr #1
 685     Binary |= (0x2 << 4) | (1 << 7);
 686     break;
 687   case ARM::MOVsra_flag:
 688     // asr #1
 689     Binary |= (0x4 << 4) | (1 << 7);
 690     break;
 691   }
 692
 693   // Encode register Rm.
 694   Binary |= getMachineOpValue(MI, 1);
 695
 696   emitWordLE(Binary);
 697 }
 698
 699 void ARMCodeEmitter::addPCLabel(unsigned LabelID) {
 700   DEBUG(errs() << "  ** LPC" << LabelID << " @ "
 701         << (void*)MCE.getCurrentPCValue() << '\n');
 702   JTI->addPCLabelAddr(LabelID, MCE.getCurrentPCValue());
 703 }
 704
 705 void ARMCodeEmitter::emitPseudoInstruction(const MachineInstr &MI) {
 706   unsigned Opcode = MI.getDesc().Opcode;
 707   switch (Opcode) {
 708   default:
 709     llvm_unreachable("ARMCodeEmitter::emitPseudoInstruction");
 710   case ARM::BX:
 711   case ARM::BMOVPCRX:
 712   case ARM::BXr9:
 713   case ARM::BMOVPCRXr9: {
 714     // First emit mov lr, pc
 715     unsigned Binary = 0x01a0e00f;
 716     Binary |= II->getPredicate(&MI) << ARMII::CondShift;
 717     emitWordLE(Binary);
 718
 719     // and then emit the branch.
 720     emitMiscBranchInstruction(MI);
 721     break;
 722   }
 723   case TargetOpcode::INLINEASM: {
 724     // We allow inline assembler nodes with empty bodies - they can
 725     // implicitly define registers, which is ok for JIT.
 726     if (MI.getOperand(0).getSymbolName()[0]) {
 727       report_fatal_error("JIT does not support inline asm!");
 728     }
 729     break;
 730   }
 731   case TargetOpcode::PROLOG_LABEL:
 732   case TargetOpcode::EH_LABEL:
 733     MCE.emitLabel(MI.getOperand(0).getMCSymbol());
 734     break;
 735   case TargetOpcode::IMPLICIT_DEF:
 736   case TargetOpcode::KILL:
 737     // Do nothing.
 738     break;
 739   case ARM::CONSTPOOL_ENTRY:
 740     emitConstPoolInstruction(MI);
 741     break;
 742   case ARM::PICADD: {
 743     // Remember of the address of the PC label for relocation later.
 744     addPCLabel(MI.getOperand(2).getImm());
 745     // PICADD is just an add instruction that implicitly read pc.
 746     emitDataProcessingInstruction(MI, 0, ARM::PC);
 747     break;
 748   }
 749   case ARM::PICLDR:
 750   case ARM::PICLDRB:
 751   case ARM::PICSTR:
 752   case ARM::PICSTRB: {
 753     // Remember of the address of the PC label for relocation later.
 754     addPCLabel(MI.getOperand(2).getImm());
 755     // These are just load / store instructions that implicitly read pc.
 756     emitLoadStoreInstruction(MI, 0, ARM::PC);
 757     break;
 758   }
 759   case ARM::PICLDRH:
 760   case ARM::PICLDRSH:
 761   case ARM::PICLDRSB:
 762   case ARM::PICSTRH: {
 763     // Remember of the address of the PC label for relocation later.
 764     addPCLabel(MI.getOperand(2).getImm());
 765     // These are just load / store instructions that implicitly read pc.
 766     emitMiscLoadStoreInstruction(MI, ARM::PC);
 767     break;
 768   }
 769
 770   case ARM::MOVi32imm:
 771     emitMOVi32immInstruction(MI);
 772     break;
 773
 774   case ARM::MOVi2pieces:
 775     // Two instructions to materialize a constant.
 776     emitMOVi2piecesInstruction(MI);
 777     break;
 778   case ARM::LEApcrelJT:
 779     // Materialize jumptable address.
 780     emitLEApcrelJTInstruction(MI);
 781     break;
 782   case ARM::RRX:
 783   case ARM::MOVsrl_flag:
 784   case ARM::MOVsra_flag:
 785     emitPseudoMoveInstruction(MI);
 786     break;
 787   }
 788 }
 789
 790 unsigned ARMCodeEmitter::getMachineSoRegOpValue(const MachineInstr &MI,
 791                                                 const TargetInstrDesc &TID,
 792                                                 const MachineOperand &MO,
 793                                                 unsigned OpIdx) {
 794   unsigned Binary = getMachineOpValue(MI, MO);
 795
 796   const MachineOperand &MO1 = MI.getOperand(OpIdx + 1);
 797   const MachineOperand &MO2 = MI.getOperand(OpIdx + 2);
 798   ARM_AM::ShiftOpc SOpc = ARM_AM::getSORegShOp(MO2.getImm());
 799
 800   // Encode the shift opcode.
 801   unsigned SBits = 0;
 802   unsigned Rs = MO1.getReg();
 803   if (Rs) {
 804     // Set shift operand (bit[7:4]).
 805     // LSL - 0001
 806     // LSR - 0011
 807     // ASR - 0101
 808     // ROR - 0111
 809     // RRX - 0110 and bit[11:8] clear.
 810     switch (SOpc) {
 811     default: llvm_unreachable("Unknown shift opc!");
 812     case ARM_AM::lsl: SBits = 0x1; break;
 813     case ARM_AM::lsr: SBits = 0x3; break;
 814     case ARM_AM::asr: SBits = 0x5; break;
 815     case ARM_AM::ror: SBits = 0x7; break;
 816     case ARM_AM::rrx: SBits = 0x6; break;
 817     }
 818   } else {
 819     // Set shift operand (bit[6:4]).
 820     // LSL - 000
 821     // LSR - 010
 822     // ASR - 100
 823     // ROR - 110
 824     switch (SOpc) {
 825     default: llvm_unreachable("Unknown shift opc!");
 826     case ARM_AM::lsl: SBits = 0x0; break;
 827     case ARM_AM::lsr: SBits = 0x2; break;
 828     case ARM_AM::asr: SBits = 0x4; break;
 829     case ARM_AM::ror: SBits = 0x6; break;
 830     }
 831   }
 832   Binary |= SBits << 4;
 833   if (SOpc == ARM_AM::rrx)
 834     return Binary;
 835
 836   // Encode the shift operation Rs or shift_imm (except rrx).
 837   if (Rs) {
 838     // Encode Rs bit[11:8].
 839     assert(ARM_AM::getSORegOffset(MO2.getImm()) == 0);
 840     return Binary | (getARMRegisterNumbering(Rs) << ARMII::RegRsShift);
 841   }
 842
 843   // Encode shift_imm bit[11:7].
 844   return Binary | ARM_AM::getSORegOffset(MO2.getImm()) << 7;
 845 }
 846
 847 unsigned ARMCodeEmitter::getMachineSoImmOpValue(unsigned SoImm) {
 848   int SoImmVal = ARM_AM::getSOImmVal(SoImm);
 849   assert(SoImmVal != -1 && "Not a valid so_imm value!");
 850
 851   // Encode rotate_imm.
 852   unsigned Binary = (ARM_AM::getSOImmValRot((unsigned)SoImmVal) >> 1)
 853     << ARMII::SoRotImmShift;
 854
 855   // Encode immed_8.
 856   Binary |= ARM_AM::getSOImmValImm((unsigned)SoImmVal);
 857   return Binary;
 858 }
 859
 860 unsigned ARMCodeEmitter::getAddrModeSBit(const MachineInstr &MI,
 861                                          const TargetInstrDesc &TID) const {
 862   for (unsigned i = MI.getNumOperands(), e = TID.getNumOperands(); i != e; --i){
 863     const MachineOperand &MO = MI.getOperand(i-1);
 864     if (MO.isReg() && MO.isDef() && MO.getReg() == ARM::CPSR)
 865       return 1 << ARMII::S_BitShift;
 866   }
 867   return 0;
 868 }
 869
 870 void ARMCodeEmitter::emitDataProcessingInstruction(const MachineInstr &MI,
 871                                                    unsigned ImplicitRd,
 872                                                    unsigned ImplicitRn) {
 873   const TargetInstrDesc &TID = MI.getDesc();
 874
 875   // Part of binary is determined by TableGn.
 876   unsigned Binary = getBinaryCodeForInstr(MI);
 877
 878   // Set the conditional execution predicate
 879   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
 880
 881   // Encode S bit if MI modifies CPSR.
 882   Binary |= getAddrModeSBit(MI, TID);
 883
 884   // Encode register def if there is one.
 885   unsigned NumDefs = TID.getNumDefs();
 886   unsigned OpIdx = 0;
 887   if (NumDefs)
 888     Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRdShift;
 889   else if (ImplicitRd)
 890     // Special handling for implicit use (e.g. PC).
 891     Binary |= (getARMRegisterNumbering(ImplicitRd) << ARMII::RegRdShift);
 892
 893   if (TID.Opcode == ARM::MOVi16) {
 894       // Get immediate from MI.
 895       unsigned Lo16 = getMovi32Value(MI, MI.getOperand(OpIdx),
 896                       ARM::reloc_arm_movw);
 897       // Encode imm which is the same as in emitMOVi32immInstruction().
 898       Binary |= Lo16 & 0xFFF;
 899       Binary |= ((Lo16 >> 12) & 0xF) << 16;
 900       emitWordLE(Binary);
 901       return;
 902   } else if(TID.Opcode == ARM::MOVTi16) {
 903       unsigned Hi16 = (getMovi32Value(MI, MI.getOperand(OpIdx),
 904                        ARM::reloc_arm_movt) >> 16);
 905       Binary |= Hi16 & 0xFFF;
 906       Binary |= ((Hi16 >> 12) & 0xF) << 16;
 907       emitWordLE(Binary);
 908       return;
 909   } else if ((TID.Opcode == ARM::BFC) || (TID.Opcode == ARM::BFI)) {
 910       uint32_t v = ~MI.getOperand(2).getImm();
 911       int32_t lsb = CountTrailingZeros_32(v);
 912       int32_t msb = (32 - CountLeadingZeros_32(v)) - 1;
 913       // Instr{20-16} = msb, Instr{11-7} = lsb
 914       Binary |= (msb & 0x1F) << 16;
 915       Binary |= (lsb & 0x1F) << 7;
 916       emitWordLE(Binary);
 917       return;
 918   } else if ((TID.Opcode == ARM::UBFX) || (TID.Opcode == ARM::SBFX)) {
 919       // Encode Rn in Instr{0-3}
 920       Binary |= getMachineOpValue(MI, OpIdx++);
 921
 922       uint32_t lsb = MI.getOperand(OpIdx++).getImm();
 923       uint32_t widthm1 = MI.getOperand(OpIdx++).getImm() - 1;
 924
 925       // Instr{20-16} = widthm1, Instr{11-7} = lsb
 926       Binary |= (widthm1 & 0x1F) << 16;
 927       Binary |= (lsb & 0x1F) << 7;
 928       emitWordLE(Binary);
 929       return;
 930   }
 931
 932   // If this is a two-address operand, skip it. e.g. MOVCCr operand 1.
 933   if (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1)
 934     ++OpIdx;
 935
 936   // Encode first non-shifter register operand if there is one.
 937   bool isUnary = TID.TSFlags & ARMII::UnaryDP;
 938   if (!isUnary) {
 939     if (ImplicitRn)
 940       // Special handling for implicit use (e.g. PC).
 941       Binary |= (getARMRegisterNumbering(ImplicitRn) << ARMII::RegRnShift);
 942     else {
 943       Binary |= getMachineOpValue(MI, OpIdx) << ARMII::RegRnShift;
 944       ++OpIdx;
 945     }
 946   }
 947
 948   // Encode shifter operand.
 949   const MachineOperand &MO = MI.getOperand(OpIdx);
 950   if ((TID.TSFlags & ARMII::FormMask) == ARMII::DPSoRegFrm) {
 951     // Encode SoReg.
 952     emitWordLE(Binary | getMachineSoRegOpValue(MI, TID, MO, OpIdx));
 953     return;
 954   }
 955
 956   if (MO.isReg()) {
 957     // Encode register Rm.
 958     emitWordLE(Binary | getARMRegisterNumbering(MO.getReg()));
 959     return;
 960   }
 961
 962   // Encode so_imm.
 963   Binary |= getMachineSoImmOpValue((unsigned)MO.getImm());
 964
 965   emitWordLE(Binary);
 966 }
 967
 968 void ARMCodeEmitter::emitLoadStoreInstruction(const MachineInstr &MI,
 969                                               unsigned ImplicitRd,
 970                                               unsigned ImplicitRn) {
 971   const TargetInstrDesc &TID = MI.getDesc();
 972   unsigned Form = TID.TSFlags & ARMII::FormMask;
 973   bool IsPrePost = (TID.TSFlags & ARMII::IndexModeMask) != 0;
 974
 975   // Part of binary is determined by TableGn.
 976   unsigned Binary = getBinaryCodeForInstr(MI);
 977
 978   // If this is an LDRi12, STRi12 or LDRcp, nothing more needs be done.
 979   if (MI.getOpcode() == ARM::LDRi12 || MI.getOpcode() == ARM::LDRcp ||
 980       MI.getOpcode() == ARM::STRi12) {
 981     emitWordLE(Binary);
 982     return;
 983   }
 984
 985   // Set the conditional execution predicate
 986   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
 987
 988   unsigned OpIdx = 0;
 989
 990   // Operand 0 of a pre- and post-indexed store is the address base
 991   // writeback. Skip it.
 992   bool Skipped = false;
 993   if (IsPrePost && Form == ARMII::StFrm) {
 994     ++OpIdx;
 995     Skipped = true;
 996   }
 997
 998   // Set first operand
 999   if (ImplicitRd)
1000     // Special handling for implicit use (e.g. PC).
1001     Binary |= (getARMRegisterNumbering(ImplicitRd) << ARMII::RegRdShift);
1002   else
1003     Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRdShift;
1004
1005   // Set second operand
1006   if (ImplicitRn)
1007     // Special handling for implicit use (e.g. PC).
1008     Binary |= (getARMRegisterNumbering(ImplicitRn) << ARMII::RegRnShift);
1009   else
1010     Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRnShift;
1011
1012   // If this is a two-address operand, skip it. e.g. LDR_PRE.
1013   if (!Skipped && TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1)
1014     ++OpIdx;
1015
1016   const MachineOperand &MO2 = MI.getOperand(OpIdx);
1017   unsigned AM2Opc = (ImplicitRn == ARM::PC)
1018     ? 0 : MI.getOperand(OpIdx+1).getImm();
1019
1020   // Set bit U(23) according to sign of immed value (positive or negative).
1021   Binary |= ((ARM_AM::getAM2Op(AM2Opc) == ARM_AM::add ? 1 : 0) <<
1022              ARMII::U_BitShift);
1023   if (!MO2.getReg()) { // is immediate
1024     if (ARM_AM::getAM2Offset(AM2Opc))
1025       // Set the value of offset_12 field
1026       Binary |= ARM_AM::getAM2Offset(AM2Opc);
1027     emitWordLE(Binary);
1028     return;
1029   }
1030
1031   // Set bit I(25), because this is not in immediate encoding.
1032   Binary |= 1 << ARMII::I_BitShift;
1033   assert(TargetRegisterInfo::isPhysicalRegister(MO2.getReg()));
1034   // Set bit[3:0] to the corresponding Rm register
1035   Binary |= getARMRegisterNumbering(MO2.getReg());
1036
1037   // If this instr is in scaled register offset/index instruction, set
1038   // shift_immed(bit[11:7]) and shift(bit[6:5]) fields.
1039   if (unsigned ShImm = ARM_AM::getAM2Offset(AM2Opc)) {
1040     Binary |= getShiftOp(AM2Opc) << ARMII::ShiftImmShift;  // shift
1041     Binary |= ShImm              << ARMII::ShiftShift;     // shift_immed
1042   }
1043
1044   emitWordLE(Binary);
1045 }
1046
1047 void ARMCodeEmitter::emitMiscLoadStoreInstruction(const MachineInstr &MI,
1048                                                   unsigned ImplicitRn) {
1049   const TargetInstrDesc &TID = MI.getDesc();
1050   unsigned Form = TID.TSFlags & ARMII::FormMask;
1051   bool IsPrePost = (TID.TSFlags & ARMII::IndexModeMask) != 0;
1052
1053   // Part of binary is determined by TableGn.
1054   unsigned Binary = getBinaryCodeForInstr(MI);
1055
1056   // Set the conditional execution predicate
1057   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1058
1059   unsigned OpIdx = 0;
1060
1061   // Operand 0 of a pre- and post-indexed store is the address base
1062   // writeback. Skip it.
1063   bool Skipped = false;
1064   if (IsPrePost && Form == ARMII::StMiscFrm) {
1065     ++OpIdx;
1066     Skipped = true;
1067   }
1068
1069   // Set first operand
1070   Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRdShift;
1071
1072   // Skip LDRD and STRD's second operand.
1073   if (TID.Opcode == ARM::LDRD || TID.Opcode == ARM::STRD)
1074     ++OpIdx;
1075
1076   // Set second operand
1077   if (ImplicitRn)
1078     // Special handling for implicit use (e.g. PC).
1079     Binary |= (getARMRegisterNumbering(ImplicitRn) << ARMII::RegRnShift);
1080   else
1081     Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRnShift;
1082
1083   // If this is a two-address operand, skip it. e.g. LDRH_POST.
1084   if (!Skipped && TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1)
1085     ++OpIdx;
1086
1087   const MachineOperand &MO2 = MI.getOperand(OpIdx);
1088   unsigned AM3Opc = (ImplicitRn == ARM::PC)
1089     ? 0 : MI.getOperand(OpIdx+1).getImm();
1090
1091   // Set bit U(23) according to sign of immed value (positive or negative)
1092   Binary |= ((ARM_AM::getAM3Op(AM3Opc) == ARM_AM::add ? 1 : 0) <<
1093              ARMII::U_BitShift);
1094
1095   // If this instr is in register offset/index encoding, set bit[3:0]
1096   // to the corresponding Rm register.
1097   if (MO2.getReg()) {
1098     Binary |= getARMRegisterNumbering(MO2.getReg());
1099     emitWordLE(Binary);
1100     return;
1101   }
1102
1103   // This instr is in immediate offset/index encoding, set bit 22 to 1.
1104   Binary |= 1 << ARMII::AM3_I_BitShift;
1105   if (unsigned ImmOffs = ARM_AM::getAM3Offset(AM3Opc)) {
1106     // Set operands
1107     Binary |= (ImmOffs >> 4) << ARMII::ImmHiShift;  // immedH
1108     Binary |= (ImmOffs & 0xF);                      // immedL
1109   }
1110
1111   emitWordLE(Binary);
1112 }
1113
1114 static unsigned getAddrModeUPBits(unsigned Mode) {
1115   unsigned Binary = 0;
1116
1117   // Set addressing mode by modifying bits U(23) and P(24)
1118   // IA - Increment after  - bit U = 1 and bit P = 0
1119   // IB - Increment before - bit U = 1 and bit P = 1
1120   // DA - Decrement after  - bit U = 0 and bit P = 0
1121   // DB - Decrement before - bit U = 0 and bit P = 1
1122   switch (Mode) {
1123   default: llvm_unreachable("Unknown addressing sub-mode!");
1124   case ARM_AM::da:                                     break;
1125   case ARM_AM::db: Binary |= 0x1 << ARMII::P_BitShift; break;
1126   case ARM_AM::ia: Binary |= 0x1 << ARMII::U_BitShift; break;
1127   case ARM_AM::ib: Binary |= 0x3 << ARMII::U_BitShift; break;
1128   }
1129
1130   return Binary;
1131 }
1132
1133 void ARMCodeEmitter::emitLoadStoreMultipleInstruction(const MachineInstr &MI) {
1134   const TargetInstrDesc &TID = MI.getDesc();
1135   bool IsUpdating = (TID.TSFlags & ARMII::IndexModeMask) != 0;
1136
1137   // Part of binary is determined by TableGn.
1138   unsigned Binary = getBinaryCodeForInstr(MI);
1139
1140   // Set the conditional execution predicate
1141   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1142
1143   // Skip operand 0 of an instruction with base register update.
1144   unsigned OpIdx = 0;
1145   if (IsUpdating)
1146     ++OpIdx;
1147
1148   // Set base address operand
1149   Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRnShift;
1150
1151   // Set addressing mode by modifying bits U(23) and P(24)
1152   const MachineOperand &MO = MI.getOperand(OpIdx++);
1153   Binary |= getAddrModeUPBits(ARM_AM::getAM4SubMode(MO.getImm()));
1154
1155   // Set bit W(21)
1156   if (IsUpdating)
1157     Binary |= 0x1 << ARMII::W_BitShift;
1158
1159   // Set registers
1160   for (unsigned i = OpIdx+2, e = MI.getNumOperands(); i != e; ++i) {
1161     const MachineOperand &MO = MI.getOperand(i);
1162     if (!MO.isReg() || MO.isImplicit())
1163       break;
1164     unsigned RegNum = getARMRegisterNumbering(MO.getReg());
1165     assert(TargetRegisterInfo::isPhysicalRegister(MO.getReg()) &&
1166            RegNum < 16);
1167     Binary |= 0x1 << RegNum;
1168   }
1169
1170   emitWordLE(Binary);
1171 }
1172
1173 void ARMCodeEmitter::emitMulFrmInstruction(const MachineInstr &MI) {
1174   const TargetInstrDesc &TID = MI.getDesc();
1175
1176   // Part of binary is determined by TableGn.
1177   unsigned Binary = getBinaryCodeForInstr(MI);
1178
1179   // Set the conditional execution predicate
1180   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1181
1182   // Encode S bit if MI modifies CPSR.
1183   Binary |= getAddrModeSBit(MI, TID);
1184
1185   // 32x32->64bit operations have two destination registers. The number
1186   // of register definitions will tell us if that's what we're dealing with.
1187   unsigned OpIdx = 0;
1188   if (TID.getNumDefs() == 2)
1189     Binary |= getMachineOpValue (MI, OpIdx++) << ARMII::RegRdLoShift;
1190
1191   // Encode Rd
1192   Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRdHiShift;
1193
1194   // Encode Rm
1195   Binary |= getMachineOpValue(MI, OpIdx++);
1196
1197   // Encode Rs
1198   Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRsShift;
1199
1200   // Many multiple instructions (e.g. MLA) have three src operands. Encode
1201   // it as Rn (for multiply, that's in the same offset as RdLo.
1202   if (TID.getNumOperands() > OpIdx &&
1203       !TID.OpInfo[OpIdx].isPredicate() &&
1204       !TID.OpInfo[OpIdx].isOptionalDef())
1205     Binary |= getMachineOpValue(MI, OpIdx) << ARMII::RegRdLoShift;
1206
1207   emitWordLE(Binary);
1208 }
1209
1210 void ARMCodeEmitter::emitExtendInstruction(const MachineInstr &MI) {
1211   const TargetInstrDesc &TID = MI.getDesc();
1212
1213   // Part of binary is determined by TableGn.
1214   unsigned Binary = getBinaryCodeForInstr(MI);
1215
1216   // Set the conditional execution predicate
1217   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1218
1219   unsigned OpIdx = 0;
1220
1221   // Encode Rd
1222   Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRdShift;
1223
1224   const MachineOperand &MO1 = MI.getOperand(OpIdx++);
1225   const MachineOperand &MO2 = MI.getOperand(OpIdx);
1226   if (MO2.isReg()) {
1227     // Two register operand form.
1228     // Encode Rn.
1229     Binary |= getMachineOpValue(MI, MO1) << ARMII::RegRnShift;
1230
1231     // Encode Rm.
1232     Binary |= getMachineOpValue(MI, MO2);
1233     ++OpIdx;
1234   } else {
1235     Binary |= getMachineOpValue(MI, MO1);
1236   }
1237
1238   // Encode rot imm (0, 8, 16, or 24) if it has a rotate immediate operand.
1239   if (MI.getOperand(OpIdx).isImm() &&
1240       !TID.OpInfo[OpIdx].isPredicate() &&
1241       !TID.OpInfo[OpIdx].isOptionalDef())
1242     Binary |= (getMachineOpValue(MI, OpIdx) / 8) << ARMII::ExtRotImmShift;
1243
1244   emitWordLE(Binary);
1245 }
1246
1247 void ARMCodeEmitter::emitMiscArithInstruction(const MachineInstr &MI) {
1248   const TargetInstrDesc &TID = MI.getDesc();
1249
1250   // Part of binary is determined by TableGn.
1251   unsigned Binary = getBinaryCodeForInstr(MI);
1252
1253   // Set the conditional execution predicate
1254   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1255
1256   unsigned OpIdx = 0;
1257
1258   // Encode Rd
1259   Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRdShift;
1260
1261   const MachineOperand &MO = MI.getOperand(OpIdx++);
1262   if (OpIdx == TID.getNumOperands() ||
1263       TID.OpInfo[OpIdx].isPredicate() ||
1264       TID.OpInfo[OpIdx].isOptionalDef()) {
1265     // Encode Rm and it's done.
1266     Binary |= getMachineOpValue(MI, MO);
1267     emitWordLE(Binary);
1268     return;
1269   }
1270
1271   // Encode Rn.
1272   Binary |= getMachineOpValue(MI, MO) << ARMII::RegRnShift;
1273
1274   // Encode Rm.
1275   Binary |= getMachineOpValue(MI, OpIdx++);
1276
1277   // Encode shift_imm.
1278   unsigned ShiftAmt = MI.getOperand(OpIdx).getImm();
1279   if (TID.Opcode == ARM::PKHTB) {
1280     assert(ShiftAmt != 0 && "PKHTB shift_imm is 0!");
1281     if (ShiftAmt == 32)
1282       ShiftAmt = 0;
1283   }
1284   assert(ShiftAmt < 32 && "shift_imm range is 0 to 31!");
1285   Binary |= ShiftAmt << ARMII::ShiftShift;
1286
1287   emitWordLE(Binary);
1288 }
1289
1290 void ARMCodeEmitter::emitSaturateInstruction(const MachineInstr &MI) {
1291   const TargetInstrDesc &TID = MI.getDesc();
1292
1293   // Part of binary is determined by TableGen.
1294   unsigned Binary = getBinaryCodeForInstr(MI);
1295
1296   // Set the conditional execution predicate
1297   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1298
1299   // Encode Rd
1300   Binary |= getMachineOpValue(MI, 0) << ARMII::RegRdShift;
1301
1302   // Encode saturate bit position.
1303   unsigned Pos = MI.getOperand(1).getImm();
1304   if (TID.Opcode == ARM::SSAT || TID.Opcode == ARM::SSAT16)
1305     Pos -= 1;
1306   assert((Pos < 16 || (Pos < 32 &&
1307                        TID.Opcode != ARM::SSAT16 &&
1308                        TID.Opcode != ARM::USAT16)) &&
1309          "saturate bit position out of range");
1310   Binary |= Pos << 16;
1311
1312   // Encode Rm
1313   Binary |= getMachineOpValue(MI, 2);
1314
1315   // Encode shift_imm.
1316   if (TID.getNumOperands() == 4) {
1317     unsigned ShiftOp = MI.getOperand(3).getImm();
1318     ARM_AM::ShiftOpc Opc = ARM_AM::getSORegShOp(ShiftOp);
1319     if (Opc == ARM_AM::asr)
1320       Binary |= (1 << 6);
1321     unsigned ShiftAmt = MI.getOperand(3).getImm();
1322     if (ShiftAmt == 32 && Opc == ARM_AM::asr)
1323       ShiftAmt = 0;
1324     assert(ShiftAmt < 32 && "shift_imm range is 0 to 31!");
1325     Binary |= ShiftAmt << ARMII::ShiftShift;
1326   }
1327
1328   emitWordLE(Binary);
1329 }
1330
1331 void ARMCodeEmitter::emitBranchInstruction(const MachineInstr &MI) {
1332   const TargetInstrDesc &TID = MI.getDesc();
1333
1334   if (TID.Opcode == ARM::TPsoft) {
1335     llvm_unreachable("ARM::TPsoft FIXME"); // FIXME
1336   }
1337
1338   // Part of binary is determined by TableGn.
1339   unsigned Binary = getBinaryCodeForInstr(MI);
1340
1341   // Set the conditional execution predicate
1342   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1343
1344   // Set signed_immed_24 field
1345   Binary |= getMachineOpValue(MI, 0);
1346
1347   emitWordLE(Binary);
1348 }
1349
1350 void ARMCodeEmitter::emitInlineJumpTable(unsigned JTIndex) {
1351   // Remember the base address of the inline jump table.
1352   uintptr_t JTBase = MCE.getCurrentPCValue();
1353   JTI->addJumpTableBaseAddr(JTIndex, JTBase);
1354   DEBUG(errs() << "  ** Jump Table #" << JTIndex << " @ " << (void*)JTBase
1355                << '\n');
1356
1357   // Now emit the jump table entries.
1358   const std::vector<MachineBasicBlock*> &MBBs = (*MJTEs)[JTIndex].MBBs;
1359   for (unsigned i = 0, e = MBBs.size(); i != e; ++i) {
1360     if (IsPIC)
1361       // DestBB address - JT base.
1362       emitMachineBasicBlock(MBBs[i], ARM::reloc_arm_pic_jt, JTBase);
1363     else
1364       // Absolute DestBB address.
1365       emitMachineBasicBlock(MBBs[i], ARM::reloc_arm_absolute);
1366     emitWordLE(0);
1367   }
1368 }
1369
1370 void ARMCodeEmitter::emitMiscBranchInstruction(const MachineInstr &MI) {
1371   const TargetInstrDesc &TID = MI.getDesc();
1372
1373   // Handle jump tables.
1374   if (TID.Opcode == ARM::BR_JTr || TID.Opcode == ARM::BR_JTadd) {
1375     // First emit a ldr pc, [] instruction.
1376     emitDataProcessingInstruction(MI, ARM::PC);
1377
1378     // Then emit the inline jump table.
1379     unsigned JTIndex =
1380       (TID.Opcode == ARM::BR_JTr)
1381       ? MI.getOperand(1).getIndex() : MI.getOperand(2).getIndex();
1382     emitInlineJumpTable(JTIndex);
1383     return;
1384   } else if (TID.Opcode == ARM::BR_JTm) {
1385     // First emit a ldr pc, [] instruction.
1386     emitLoadStoreInstruction(MI, ARM::PC);
1387
1388     // Then emit the inline jump table.
1389     emitInlineJumpTable(MI.getOperand(3).getIndex());
1390     return;
1391   }
1392
1393   // Part of binary is determined by TableGn.
1394   unsigned Binary = getBinaryCodeForInstr(MI);
1395
1396   // Set the conditional execution predicate
1397   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1398
1399   if (TID.Opcode == ARM::BX_RET || TID.Opcode == ARM::MOVPCLR)
1400     // The return register is LR.
1401     Binary |= getARMRegisterNumbering(ARM::LR);
1402   else
1403     // otherwise, set the return register
1404     Binary |= getMachineOpValue(MI, 0);
1405
1406   emitWordLE(Binary);
1407 }
1408
1409 static unsigned encodeVFPRd(const MachineInstr &MI, unsigned OpIdx) {
1410   unsigned RegD = MI.getOperand(OpIdx).getReg();
1411   unsigned Binary = 0;
1412   bool isSPVFP = ARM::SPRRegisterClass->contains(RegD);
1413   RegD = getARMRegisterNumbering(RegD);
1414   if (!isSPVFP)
1415     Binary |=   RegD               << ARMII::RegRdShift;
1416   else {
1417     Binary |= ((RegD & 0x1E) >> 1) << ARMII::RegRdShift;
1418     Binary |=  (RegD & 0x01)       << ARMII::D_BitShift;
1419   }
1420   return Binary;
1421 }
1422
1423 static unsigned encodeVFPRn(const MachineInstr &MI, unsigned OpIdx) {
1424   unsigned RegN = MI.getOperand(OpIdx).getReg();
1425   unsigned Binary = 0;
1426   bool isSPVFP = ARM::SPRRegisterClass->contains(RegN);
1427   RegN = getARMRegisterNumbering(RegN);
1428   if (!isSPVFP)
1429     Binary |=   RegN               << ARMII::RegRnShift;
1430   else {
1431     Binary |= ((RegN & 0x1E) >> 1) << ARMII::RegRnShift;
1432     Binary |=  (RegN & 0x01)       << ARMII::N_BitShift;
1433   }
1434   return Binary;
1435 }
1436
1437 static unsigned encodeVFPRm(const MachineInstr &MI, unsigned OpIdx) {
1438   unsigned RegM = MI.getOperand(OpIdx).getReg();
1439   unsigned Binary = 0;
1440   bool isSPVFP = ARM::SPRRegisterClass->contains(RegM);
1441   RegM = getARMRegisterNumbering(RegM);
1442   if (!isSPVFP)
1443     Binary |=   RegM;
1444   else {
1445     Binary |= ((RegM & 0x1E) >> 1);
1446     Binary |=  (RegM & 0x01)       << ARMII::M_BitShift;
1447   }
1448   return Binary;
1449 }
1450
1451 void ARMCodeEmitter::emitVFPArithInstruction(const MachineInstr &MI) {
1452   const TargetInstrDesc &TID = MI.getDesc();
1453
1454   // Part of binary is determined by TableGn.
1455   unsigned Binary = getBinaryCodeForInstr(MI);
1456
1457   // Set the conditional execution predicate
1458   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1459
1460   unsigned OpIdx = 0;
1461   assert((Binary & ARMII::D_BitShift) == 0 &&
1462          (Binary & ARMII::N_BitShift) == 0 &&
1463          (Binary & ARMII::M_BitShift) == 0 && "VFP encoding bug!");
1464
1465   // Encode Dd / Sd.
1466   Binary |= encodeVFPRd(MI, OpIdx++);
1467
1468   // If this is a two-address operand, skip it, e.g. FMACD.
1469   if (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1)
1470     ++OpIdx;
1471
1472   // Encode Dn / Sn.
1473   if ((TID.TSFlags & ARMII::FormMask) == ARMII::VFPBinaryFrm)
1474     Binary |= encodeVFPRn(MI, OpIdx++);
1475
1476   if (OpIdx == TID.getNumOperands() ||
1477       TID.OpInfo[OpIdx].isPredicate() ||
1478       TID.OpInfo[OpIdx].isOptionalDef()) {
1479     // FCMPEZD etc. has only one operand.
1480     emitWordLE(Binary);
1481     return;
1482   }
1483
1484   // Encode Dm / Sm.
1485   Binary |= encodeVFPRm(MI, OpIdx);
1486
1487   emitWordLE(Binary);
1488 }
1489
1490 void ARMCodeEmitter::emitVFPConversionInstruction(const MachineInstr &MI) {
1491   const TargetInstrDesc &TID = MI.getDesc();
1492   unsigned Form = TID.TSFlags & ARMII::FormMask;
1493
1494   // Part of binary is determined by TableGn.
1495   unsigned Binary = getBinaryCodeForInstr(MI);
1496
1497   // Set the conditional execution predicate
1498   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1499
1500   switch (Form) {
1501   default: break;
1502   case ARMII::VFPConv1Frm:
1503   case ARMII::VFPConv2Frm:
1504   case ARMII::VFPConv3Frm:
1505     // Encode Dd / Sd.
1506     Binary |= encodeVFPRd(MI, 0);
1507     break;
1508   case ARMII::VFPConv4Frm:
1509     // Encode Dn / Sn.
1510     Binary |= encodeVFPRn(MI, 0);
1511     break;
1512   case ARMII::VFPConv5Frm:
1513     // Encode Dm / Sm.
1514     Binary |= encodeVFPRm(MI, 0);
1515     break;
1516   }
1517
1518   switch (Form) {
1519   default: break;
1520   case ARMII::VFPConv1Frm:
1521     // Encode Dm / Sm.
1522     Binary |= encodeVFPRm(MI, 1);
1523     break;
1524   case ARMII::VFPConv2Frm:
1525   case ARMII::VFPConv3Frm:
1526     // Encode Dn / Sn.
1527     Binary |= encodeVFPRn(MI, 1);
1528     break;
1529   case ARMII::VFPConv4Frm:
1530   case ARMII::VFPConv5Frm:
1531     // Encode Dd / Sd.
1532     Binary |= encodeVFPRd(MI, 1);
1533     break;
1534   }
1535
1536   if (Form == ARMII::VFPConv5Frm)
1537     // Encode Dn / Sn.
1538     Binary |= encodeVFPRn(MI, 2);
1539   else if (Form == ARMII::VFPConv3Frm)
1540     // Encode Dm / Sm.
1541     Binary |= encodeVFPRm(MI, 2);
1542
1543   emitWordLE(Binary);
1544 }
1545
1546 void ARMCodeEmitter::emitVFPLoadStoreInstruction(const MachineInstr &MI) {
1547   // Part of binary is determined by TableGn.
1548   unsigned Binary = getBinaryCodeForInstr(MI);
1549
1550   // Set the conditional execution predicate
1551   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1552
1553   unsigned OpIdx = 0;
1554
1555   // Encode Dd / Sd.
1556   Binary |= encodeVFPRd(MI, OpIdx++);
1557
1558   // Encode address base.
1559   const MachineOperand &Base = MI.getOperand(OpIdx++);
1560   Binary |= getMachineOpValue(MI, Base) << ARMII::RegRnShift;
1561
1562   // If there is a non-zero immediate offset, encode it.
1563   if (Base.isReg()) {
1564     const MachineOperand &Offset = MI.getOperand(OpIdx);
1565     if (unsigned ImmOffs = ARM_AM::getAM5Offset(Offset.getImm())) {
1566       if (ARM_AM::getAM5Op(Offset.getImm()) == ARM_AM::add)
1567         Binary |= 1 << ARMII::U_BitShift;
1568       Binary |= ImmOffs;
1569       emitWordLE(Binary);
1570       return;
1571     }
1572   }
1573
1574   // If immediate offset is omitted, default to +0.
1575   Binary |= 1 << ARMII::U_BitShift;
1576
1577   emitWordLE(Binary);
1578 }
1579
1580 void
1581 ARMCodeEmitter::emitVFPLoadStoreMultipleInstruction(const MachineInstr &MI) {
1582   const TargetInstrDesc &TID = MI.getDesc();
1583   bool IsUpdating = (TID.TSFlags & ARMII::IndexModeMask) != 0;
1584
1585   // Part of binary is determined by TableGn.
1586   unsigned Binary = getBinaryCodeForInstr(MI);
1587
1588   // Set the conditional execution predicate
1589   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1590
1591   // Skip operand 0 of an instruction with base register update.
1592   unsigned OpIdx = 0;
1593   if (IsUpdating)
1594     ++OpIdx;
1595
1596   // Set base address operand
1597   Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRnShift;
1598
1599   // Set addressing mode by modifying bits U(23) and P(24)
1600   const MachineOperand &MO = MI.getOperand(OpIdx++);
1601   Binary |= getAddrModeUPBits(ARM_AM::getAM4SubMode(MO.getImm()));
1602
1603   // Set bit W(21)
1604   if (IsUpdating)
1605     Binary |= 0x1 << ARMII::W_BitShift;
1606
1607   // First register is encoded in Dd.
1608   Binary |= encodeVFPRd(MI, OpIdx+2);
1609
1610   // Count the number of registers.
1611   unsigned NumRegs = 1;
1612   for (unsigned i = OpIdx+3, e = MI.getNumOperands(); i != e; ++i) {
1613     const MachineOperand &MO = MI.getOperand(i);
1614     if (!MO.isReg() || MO.isImplicit())
1615       break;
1616     ++NumRegs;
1617   }
1618   // Bit 8 will be set if <list> is consecutive 64-bit registers (e.g., D0)
1619   // Otherwise, it will be 0, in the case of 32-bit registers.
1620   if(Binary & 0x100)
1621     Binary |= NumRegs * 2;
1622   else
1623     Binary |= NumRegs;
1624
1625   emitWordLE(Binary);
1626 }
1627
1628 static unsigned encodeNEONRd(const MachineInstr &MI, unsigned OpIdx) {
1629   unsigned RegD = MI.getOperand(OpIdx).getReg();
1630   unsigned Binary = 0;
1631   RegD = getARMRegisterNumbering(RegD);
1632   Binary |= (RegD & 0xf) << ARMII::RegRdShift;
1633   Binary |= ((RegD >> 4) & 1) << ARMII::D_BitShift;
1634   return Binary;
1635 }
1636
1637 static unsigned encodeNEONRn(const MachineInstr &MI, unsigned OpIdx) {
1638   unsigned RegN = MI.getOperand(OpIdx).getReg();
1639   unsigned Binary = 0;
1640   RegN = getARMRegisterNumbering(RegN);
1641   Binary |= (RegN & 0xf) << ARMII::RegRnShift;
1642   Binary |= ((RegN >> 4) & 1) << ARMII::N_BitShift;
1643   return Binary;
1644 }
1645
1646 static unsigned encodeNEONRm(const MachineInstr &MI, unsigned OpIdx) {
1647   unsigned RegM = MI.getOperand(OpIdx).getReg();
1648   unsigned Binary = 0;
1649   RegM = getARMRegisterNumbering(RegM);
1650   Binary |= (RegM & 0xf);
1651   Binary |= ((RegM >> 4) & 1) << ARMII::M_BitShift;
1652   return Binary;
1653 }
1654
1655 /// convertNEONDataProcToThumb - Convert the ARM mode encoding for a NEON
1656 /// data-processing instruction to the corresponding Thumb encoding.
1657 static unsigned convertNEONDataProcToThumb(unsigned Binary) {
1658   assert((Binary & 0xfe000000) == 0xf2000000 &&
1659          "not an ARM NEON data-processing instruction");
1660   unsigned UBit = (Binary >> 24) & 1;
1661   return 0xef000000 | (UBit << 28) | (Binary & 0xffffff);
1662 }
1663
1664 void ARMCodeEmitter::emitNEONLaneInstruction(const MachineInstr &MI) {
1665   unsigned Binary = getBinaryCodeForInstr(MI);
1666
1667   unsigned RegTOpIdx, RegNOpIdx, LnOpIdx;
1668   const TargetInstrDesc &TID = MI.getDesc();
1669   if ((TID.TSFlags & ARMII::FormMask) == ARMII::NGetLnFrm) {
1670     RegTOpIdx = 0;
1671     RegNOpIdx = 1;
1672     LnOpIdx = 2;
1673   } else { // ARMII::NSetLnFrm
1674     RegTOpIdx = 2;
1675     RegNOpIdx = 0;
1676     LnOpIdx = 3;
1677   }
1678
1679   // Set the conditional execution predicate
1680   Binary |= (IsThumb ? ARMCC::AL : II->getPredicate(&MI)) << ARMII::CondShift;
1681
1682   unsigned RegT = MI.getOperand(RegTOpIdx).getReg();
1683   RegT = getARMRegisterNumbering(RegT);
1684   Binary |= (RegT << ARMII::RegRdShift);
1685   Binary |= encodeNEONRn(MI, RegNOpIdx);
1686
1687   unsigned LaneShift;
1688   if ((Binary & (1 << 22)) != 0)
1689     LaneShift = 0; // 8-bit elements
1690   else if ((Binary & (1 << 5)) != 0)
1691     LaneShift = 1; // 16-bit elements
1692   else
1693     LaneShift = 2; // 32-bit elements
1694
1695   unsigned Lane = MI.getOperand(LnOpIdx).getImm() << LaneShift;
1696   unsigned Opc1 = Lane >> 2;
1697   unsigned Opc2 = Lane & 3;
1698   assert((Opc1 & 3) == 0 && "out-of-range lane number operand");
1699   Binary |= (Opc1 << 21);
1700   Binary |= (Opc2 << 5);
1701
1702   emitWordLE(Binary);
1703 }
1704
1705 void ARMCodeEmitter::emitNEONDupInstruction(const MachineInstr &MI) {
1706   unsigned Binary = getBinaryCodeForInstr(MI);
1707
1708   // Set the conditional execution predicate
1709   Binary |= (IsThumb ? ARMCC::AL : II->getPredicate(&MI)) << ARMII::CondShift;
1710
1711   unsigned RegT = MI.getOperand(1).getReg();
1712   RegT = getARMRegisterNumbering(RegT);
1713   Binary |= (RegT << ARMII::RegRdShift);
1714   Binary |= encodeNEONRn(MI, 0);
1715   emitWordLE(Binary);
1716 }
1717
1718 void ARMCodeEmitter::emitNEON1RegModImmInstruction(const MachineInstr &MI) {
1719   unsigned Binary = getBinaryCodeForInstr(MI);
1720   // Destination register is encoded in Dd.
1721   Binary |= encodeNEONRd(MI, 0);
1722   // Immediate fields: Op, Cmode, I, Imm3, Imm4
1723   unsigned Imm = MI.getOperand(1).getImm();
1724   unsigned Op = (Imm >> 12) & 1;
1725   unsigned Cmode = (Imm >> 8) & 0xf;
1726   unsigned I = (Imm >> 7) & 1;
1727   unsigned Imm3 = (Imm >> 4) & 0x7;
1728   unsigned Imm4 = Imm & 0xf;
1729   Binary |= (I << 24) | (Imm3 << 16) | (Cmode << 8) | (Op << 5) | Imm4;
1730   if (IsThumb)
1731     Binary = convertNEONDataProcToThumb(Binary);
1732   emitWordLE(Binary);
1733 }
1734
1735 void ARMCodeEmitter::emitNEON2RegInstruction(const MachineInstr &MI) {
1736   const TargetInstrDesc &TID = MI.getDesc();
1737   unsigned Binary = getBinaryCodeForInstr(MI);
1738   // Destination register is encoded in Dd; source register in Dm.
1739   unsigned OpIdx = 0;
1740   Binary |= encodeNEONRd(MI, OpIdx++);
1741   if (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1)
1742     ++OpIdx;
1743   Binary |= encodeNEONRm(MI, OpIdx);
1744   if (IsThumb)
1745     Binary = convertNEONDataProcToThumb(Binary);
1746   // FIXME: This does not handle VDUPfdf or VDUPfqf.
1747   emitWordLE(Binary);
1748 }
1749
1750 void ARMCodeEmitter::emitNEON3RegInstruction(const MachineInstr &MI) {
1751   const TargetInstrDesc &TID = MI.getDesc();
1752   unsigned Binary = getBinaryCodeForInstr(MI);
1753   // Destination register is encoded in Dd; source registers in Dn and Dm.
1754   unsigned OpIdx = 0;
1755   Binary |= encodeNEONRd(MI, OpIdx++);
1756   if (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1)
1757     ++OpIdx;
1758   Binary |= encodeNEONRn(MI, OpIdx++);
1759   if (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1)
1760     ++OpIdx;
1761   Binary |= encodeNEONRm(MI, OpIdx);
1762   if (IsThumb)
1763     Binary = convertNEONDataProcToThumb(Binary);
1764   // FIXME: This does not handle VMOVDneon or VMOVQ.
1765   emitWordLE(Binary);
1766 }
1767
1768 #include "ARMGenCodeEmitter.inc"