lib/Target/ARM/ARMBaseRegisterInfo.h

   1 //===- ARMBaseRegisterInfo.h - ARM Register Information Impl --------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the base ARM implementation of TargetRegisterInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
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  14 #ifndef ARMBASEREGISTERINFO_H
  15 #define ARMBASEREGISTERINFO_H
  16
  17 #include "ARM.h"
  18 #include "llvm/Target/TargetRegisterInfo.h"
  19 #include "ARMGenRegisterInfo.h.inc"
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  21 namespace llvm {
  22   class ARMSubtarget;
  23   class ARMBaseInstrInfo;
  24   class Type;
  25
  26 /// Register allocation hints.
  27 namespace ARMRI {
  28   enum {
  29     RegPairOdd  = 1,
  30     RegPairEven = 2
  31   };
  32 }
  33
  34 /// isARMLowRegister - Returns true if the register is low register r0-r7.
  35 ///
  36 static inline bool isARMLowRegister(unsigned Reg) {
  37   using namespace ARM;
  38   switch (Reg) {
  39   case R0:  case R1:  case R2:  case R3:
  40   case R4:  case R5:  case R6:  case R7:
  41     return true;
  42   default:
  43     return false;
  44   }
  45 }
  46
  47 struct ARMBaseRegisterInfo : public ARMGenRegisterInfo {
  48 protected:
  49   const ARMBaseInstrInfo &TII;
  50   const ARMSubtarget &STI;
  51
  52   /// FramePtr - ARM physical register used as frame ptr.
  53   unsigned FramePtr;
  54
  55   // Can be only subclassed.
  56   explicit ARMBaseRegisterInfo(const ARMBaseInstrInfo &tii,
  57                                const ARMSubtarget &STI);
  58
  59   // Return the opcode that implements 'Op', or 0 if no opcode
  60   unsigned getOpcode(int Op) const;
  61
  62   // If 'opcode' is an instruction with an unsigned offset that also
  63   // has a version with a signed offset, return the opcode for the
  64   // version with the signed offset. In 'NumBits' return the number of
  65   // bits for the signed offset.
  66   unsigned unsignedOffsetOpcodeToSigned(unsigned opcode,
  67                                         unsigned *NumBits) const;
  68
  69 public:
  70   /// getRegisterNumbering - Given the enum value for some register, e.g.
  71   /// ARM::LR, return the number that it corresponds to (e.g. 14). It
  72   /// also returns true in isSPVFP if the register is a single precision
  73   /// VFP register.
  74   static unsigned getRegisterNumbering(unsigned RegEnum, bool *isSPVFP = 0);
  75
  76   /// Code Generation virtual methods...
  77   const unsigned *getCalleeSavedRegs(const MachineFunction *MF = 0) const;
  78
  79   const TargetRegisterClass* const*
  80   getCalleeSavedRegClasses(const MachineFunction *MF = 0) const;
  81
  82   BitVector getReservedRegs(const MachineFunction &MF) const;
  83
  84   const TargetRegisterClass *getPointerRegClass() const;
  85
  86   std::pair<TargetRegisterClass::iterator,TargetRegisterClass::iterator>
  87   getAllocationOrder(const TargetRegisterClass *RC,
  88                      unsigned HintType, unsigned HintReg,
  89                      const MachineFunction &MF) const;
  90
  91   unsigned ResolveRegAllocHint(unsigned Type, unsigned Reg,
  92                                const MachineFunction &MF) const;
  93
  94   void UpdateRegAllocHint(unsigned Reg, unsigned NewReg,
  95                           MachineFunction &MF) const;
  96
  97   bool hasFP(const MachineFunction &MF) const;
  98
  99   void processFunctionBeforeCalleeSavedScan(MachineFunction &MF,
 100                                             RegScavenger *RS = NULL) const;
 101
 102   // Debug information queries.
 103   unsigned getRARegister() const;
 104   unsigned getFrameRegister(MachineFunction &MF) const;
 105
 106   // Exception handling queries.
 107   unsigned getEHExceptionRegister() const;
 108   unsigned getEHHandlerRegister() const;
 109
 110   int getDwarfRegNum(unsigned RegNum, bool isEH) const;
 111
 112   bool isLowRegister(unsigned Reg) const;
 113
 114
 115   /// emitLoadConstPool - Emits a load from constpool to materialize the
 116   /// specified immediate.
 117   virtual void emitLoadConstPool(MachineBasicBlock &MBB,
 118                                  MachineBasicBlock::iterator &MBBI,
 119                                  DebugLoc dl,
 120                                  unsigned DestReg, unsigned SubIdx,
 121                                  int Val,
 122                                  ARMCC::CondCodes Pred = ARMCC::AL,
 123                                  unsigned PredReg = 0) const;
 124
 125   /// Code Generation virtual methods...
 126   virtual bool isReservedReg(const MachineFunction &MF, unsigned Reg) const;
 127
 128   virtual bool requiresRegisterScavenging(const MachineFunction &MF) const;
 129
 130   virtual bool hasReservedCallFrame(MachineFunction &MF) const;
 131
 132   virtual void eliminateCallFramePseudoInstr(MachineFunction &MF,
 133                                              MachineBasicBlock &MBB,
 134                                              MachineBasicBlock::iterator I) const;
 135
 136   virtual void eliminateFrameIndex(MachineBasicBlock::iterator II,
 137                                    int SPAdj, RegScavenger *RS = NULL) const;
 138
 139   virtual void emitPrologue(MachineFunction &MF) const;
 140   virtual void emitEpilogue(MachineFunction &MF, MachineBasicBlock &MBB) const;
 141
 142 private:
 143   unsigned getRegisterPairEven(unsigned Reg, const MachineFunction &MF) const;
 144
 145   unsigned getRegisterPairOdd(unsigned Reg, const MachineFunction &MF) const;
 146 };
 147
 148 } // end namespace llvm
 149
 150 #endif