lib/Target/ARM/ARMBaseRegisterInfo.cpp

   1 //===- ARMBaseRegisterInfo.cpp - ARM Register Information -------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the base ARM implementation of TargetRegisterInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "ARM.h"
  15 #include "ARMAddressingModes.h"
  16 #include "ARMBaseInstrInfo.h"
  17 #include "ARMBaseRegisterInfo.h"
  18 #include "ARMInstrInfo.h"
  19 #include "ARMMachineFunctionInfo.h"
  20 #include "ARMSubtarget.h"
  21 #include "llvm/Constants.h"
  22 #include "llvm/DerivedTypes.h"
  23 #include "llvm/Function.h"
  24 #include "llvm/LLVMContext.h"
  25 #include "llvm/CodeGen/MachineConstantPool.h"
  26 #include "llvm/CodeGen/MachineFrameInfo.h"
  27 #include "llvm/CodeGen/MachineFunction.h"
  28 #include "llvm/CodeGen/MachineInstrBuilder.h"
  29 #include "llvm/CodeGen/MachineLocation.h"
  30 #include "llvm/CodeGen/MachineRegisterInfo.h"
  31 #include "llvm/CodeGen/RegisterScavenging.h"
  32 #include "llvm/Support/Debug.h"
  33 #include "llvm/Support/ErrorHandling.h"
  34 #include "llvm/Support/raw_ostream.h"
  35 #include "llvm/Target/TargetFrameInfo.h"
  36 #include "llvm/Target/TargetMachine.h"
  37 #include "llvm/Target/TargetOptions.h"
  38 #include "llvm/ADT/BitVector.h"
  39 #include "llvm/ADT/SmallVector.h"
  40 #include "llvm/Support/CommandLine.h"
  41
  42 namespace llvm {
  43 cl::opt<bool>
  44 ReuseFrameIndexVals("arm-reuse-frame-index-vals", cl::Hidden, cl::init(true),
  45           cl::desc("Reuse repeated frame index values"));
  46 }
  47
  48 using namespace llvm;
  49
  50 unsigned ARMBaseRegisterInfo::getRegisterNumbering(unsigned RegEnum,
  51                                                    bool *isSPVFP) {
  52   if (isSPVFP)
  53     *isSPVFP = false;
  54
  55   using namespace ARM;
  56   switch (RegEnum) {
  57   default:
  58     llvm_unreachable("Unknown ARM register!");
  59   case R0:  case D0:  case Q0:  return 0;
  60   case R1:  case D1:  case Q1:  return 1;
  61   case R2:  case D2:  case Q2:  return 2;
  62   case R3:  case D3:  case Q3:  return 3;
  63   case R4:  case D4:  case Q4:  return 4;
  64   case R5:  case D5:  case Q5:  return 5;
  65   case R6:  case D6:  case Q6:  return 6;
  66   case R7:  case D7:  case Q7:  return 7;
  67   case R8:  case D8:  case Q8:  return 8;
  68   case R9:  case D9:  case Q9:  return 9;
  69   case R10: case D10: case Q10: return 10;
  70   case R11: case D11: case Q11: return 11;
  71   case R12: case D12: case Q12: return 12;
  72   case SP:  case D13: case Q13: return 13;
  73   case LR:  case D14: case Q14: return 14;
  74   case PC:  case D15: case Q15: return 15;
  75
  76   case D16: return 16;
  77   case D17: return 17;
  78   case D18: return 18;
  79   case D19: return 19;
  80   case D20: return 20;
  81   case D21: return 21;
  82   case D22: return 22;
  83   case D23: return 23;
  84   case D24: return 24;
  85   case D25: return 25;
  86   case D26: return 26;
  87   case D27: return 27;
  88   case D28: return 28;
  89   case D29: return 29;
  90   case D30: return 30;
  91   case D31: return 31;
  92
  93   case S0: case S1: case S2: case S3:
  94   case S4: case S5: case S6: case S7:
  95   case S8: case S9: case S10: case S11:
  96   case S12: case S13: case S14: case S15:
  97   case S16: case S17: case S18: case S19:
  98   case S20: case S21: case S22: case S23:
  99   case S24: case S25: case S26: case S27:
 100   case S28: case S29: case S30: case S31: {
 101     if (isSPVFP)
 102       *isSPVFP = true;
 103     switch (RegEnum) {
 104     default: return 0; // Avoid compile time warning.
 105     case S0: return 0;
 106     case S1: return 1;
 107     case S2: return 2;
 108     case S3: return 3;
 109     case S4: return 4;
 110     case S5: return 5;
 111     case S6: return 6;
 112     case S7: return 7;
 113     case S8: return 8;
 114     case S9: return 9;
 115     case S10: return 10;
 116     case S11: return 11;
 117     case S12: return 12;
 118     case S13: return 13;
 119     case S14: return 14;
 120     case S15: return 15;
 121     case S16: return 16;
 122     case S17: return 17;
 123     case S18: return 18;
 124     case S19: return 19;
 125     case S20: return 20;
 126     case S21: return 21;
 127     case S22: return 22;
 128     case S23: return 23;
 129     case S24: return 24;
 130     case S25: return 25;
 131     case S26: return 26;
 132     case S27: return 27;
 133     case S28: return 28;
 134     case S29: return 29;
 135     case S30: return 30;
 136     case S31: return 31;
 137     }
 138   }
 139   }
 140 }
 141
 142 ARMBaseRegisterInfo::ARMBaseRegisterInfo(const ARMBaseInstrInfo &tii,
 143                                          const ARMSubtarget &sti)
 144   : ARMGenRegisterInfo(ARM::ADJCALLSTACKDOWN, ARM::ADJCALLSTACKUP),
 145     TII(tii), STI(sti),
 146     FramePtr((STI.isTargetDarwin() || STI.isThumb()) ? ARM::R7 : ARM::R11) {
 147 }
 148
 149 const unsigned*
 150 ARMBaseRegisterInfo::getCalleeSavedRegs(const MachineFunction *MF) const {
 151   static const unsigned CalleeSavedRegs[] = {
 152     ARM::LR, ARM::R11, ARM::R10, ARM::R9, ARM::R8,
 153     ARM::R7, ARM::R6,  ARM::R5,  ARM::R4,
 154
 155     ARM::D15, ARM::D14, ARM::D13, ARM::D12,
 156     ARM::D11, ARM::D10, ARM::D9,  ARM::D8,
 157     0
 158   };
 159
 160   static const unsigned DarwinCalleeSavedRegs[] = {
 161     // Darwin ABI deviates from ARM standard ABI. R9 is not a callee-saved
 162     // register.
 163     ARM::LR,  ARM::R7,  ARM::R6, ARM::R5, ARM::R4,
 164     ARM::R11, ARM::R10, ARM::R8,
 165
 166     ARM::D15, ARM::D14, ARM::D13, ARM::D12,
 167     ARM::D11, ARM::D10, ARM::D9,  ARM::D8,
 168     0
 169   };
 170   return STI.isTargetDarwin() ? DarwinCalleeSavedRegs : CalleeSavedRegs;
 171 }
 172
 173 BitVector ARMBaseRegisterInfo::
 174 getReservedRegs(const MachineFunction &MF) const {
 175   // FIXME: avoid re-calculating this everytime.
 176   BitVector Reserved(getNumRegs());
 177   Reserved.set(ARM::SP);
 178   Reserved.set(ARM::PC);
 179   Reserved.set(ARM::FPSCR);
 180   if (STI.isTargetDarwin() || hasFP(MF))
 181     Reserved.set(FramePtr);
 182   // Some targets reserve R9.
 183   if (STI.isR9Reserved())
 184     Reserved.set(ARM::R9);
 185   return Reserved;
 186 }
 187
 188 bool ARMBaseRegisterInfo::isReservedReg(const MachineFunction &MF,
 189                                         unsigned Reg) const {
 190   switch (Reg) {
 191   default: break;
 192   case ARM::SP:
 193   case ARM::PC:
 194     return true;
 195   case ARM::R7:
 196   case ARM::R11:
 197     if (FramePtr == Reg && (STI.isTargetDarwin() || hasFP(MF)))
 198       return true;
 199     break;
 200   case ARM::R9:
 201     return STI.isR9Reserved();
 202   }
 203
 204   return false;
 205 }
 206
 207 const TargetRegisterClass *
 208 ARMBaseRegisterInfo::getMatchingSuperRegClass(const TargetRegisterClass *A,
 209                                               const TargetRegisterClass *B,
 210                                               unsigned SubIdx) const {
 211   switch (SubIdx) {
 212   default: return 0;
 213   case ARM::ssub_0:
 214   case ARM::ssub_1:
 215   case ARM::ssub_2:
 216   case ARM::ssub_3: {
 217     // S sub-registers.
 218     if (A->getSize() == 8) {
 219       if (B == &ARM::SPR_8RegClass)
 220         return &ARM::DPR_8RegClass;
 221       assert(B == &ARM::SPRRegClass && "Expecting SPR register class!");
 222       if (A == &ARM::DPR_8RegClass)
 223         return A;
 224       return &ARM::DPR_VFP2RegClass;
 225     }
 226
 227     if (A->getSize() == 16) {
 228       if (B == &ARM::SPR_8RegClass)
 229         return &ARM::QPR_8RegClass;
 230       return &ARM::QPR_VFP2RegClass;
 231     }
 232
 233     if (A->getSize() == 32) {
 234       if (B == &ARM::SPR_8RegClass)
 235         return 0;  // Do not allow coalescing!
 236       return &ARM::QQPR_VFP2RegClass;
 237     }
 238
 239     assert(A->getSize() == 64 && "Expecting a QQQQ register class!");
 240     return 0;  // Do not allow coalescing!
 241   }
 242   case ARM::dsub_0:
 243   case ARM::dsub_1:
 244   case ARM::dsub_2:
 245   case ARM::dsub_3: {
 246     // D sub-registers.
 247     if (A->getSize() == 16) {
 248       if (B == &ARM::DPR_VFP2RegClass)
 249         return &ARM::QPR_VFP2RegClass;
 250       if (B == &ARM::DPR_8RegClass)
 251         return 0;  // Do not allow coalescing!
 252       return A;
 253     }
 254
 255     if (A->getSize() == 32) {
 256       if (B == &ARM::DPR_VFP2RegClass)
 257         return &ARM::QQPR_VFP2RegClass;
 258       if (B == &ARM::DPR_8RegClass)
 259         return 0;  // Do not allow coalescing!
 260       return A;
 261     }
 262
 263     assert(A->getSize() == 64 && "Expecting a QQQQ register class!");
 264     if (B != &ARM::DPRRegClass)
 265       return 0;  // Do not allow coalescing!
 266     return A;
 267   }
 268   case ARM::dsub_4:
 269   case ARM::dsub_5:
 270   case ARM::dsub_6:
 271   case ARM::dsub_7: {
 272     // D sub-registers of QQQQ registers.
 273     if (A->getSize() == 64 && B == &ARM::DPRRegClass)
 274       return A;
 275     return 0;  // Do not allow coalescing!
 276   }
 277
 278   case ARM::qsub_0:
 279   case ARM::qsub_1: {
 280     // Q sub-registers.
 281     if (A->getSize() == 32) {
 282       if (B == &ARM::QPR_VFP2RegClass)
 283         return &ARM::QQPR_VFP2RegClass;
 284       if (B == &ARM::QPR_8RegClass)
 285         return 0;  // Do not allow coalescing!
 286       return A;
 287     }
 288
 289     assert(A->getSize() == 64 && "Expecting a QQQQ register class!");
 290     if (B == &ARM::QPRRegClass)
 291       return A;
 292     return 0;  // Do not allow coalescing!
 293   }
 294   case ARM::qsub_2:
 295   case ARM::qsub_3: {
 296     // Q sub-registers of QQQQ registers.
 297     if (A->getSize() == 64 && B == &ARM::QPRRegClass)
 298       return A;
 299     return 0;  // Do not allow coalescing!
 300   }
 301   }
 302   return 0;
 303 }
 304
 305 bool
 306 ARMBaseRegisterInfo::canCombineSubRegIndices(const TargetRegisterClass *RC,
 307                                           SmallVectorImpl<unsigned> &SubIndices,
 308                                           unsigned &NewSubIdx) const {
 309
 310   unsigned Size = RC->getSize() * 8;
 311   if (Size < 6)
 312     return 0;
 313
 314   NewSubIdx = 0;  // Whole register.
 315   unsigned NumRegs = SubIndices.size();
 316   if (NumRegs == 8) {
 317     // 8 D registers -> 1 QQQQ register.
 318     return (Size == 512 &&
 319             SubIndices[0] == ARM::dsub_0 &&
 320             SubIndices[1] == ARM::dsub_1 &&
 321             SubIndices[2] == ARM::dsub_2 &&
 322             SubIndices[3] == ARM::dsub_3 &&
 323             SubIndices[4] == ARM::dsub_4 &&
 324             SubIndices[5] == ARM::dsub_5 &&
 325             SubIndices[6] == ARM::dsub_6 &&
 326             SubIndices[7] == ARM::dsub_7);
 327   } else if (NumRegs == 4) {
 328     if (SubIndices[0] == ARM::qsub_0) {
 329       // 4 Q registers -> 1 QQQQ register.
 330       return (Size == 512 &&
 331               SubIndices[1] == ARM::qsub_1 &&
 332               SubIndices[2] == ARM::qsub_2 &&
 333               SubIndices[3] == ARM::qsub_3);
 334     } else if (SubIndices[0] == ARM::dsub_0) {
 335       // 4 D registers -> 1 QQ register.
 336       if (Size >= 256 &&
 337           SubIndices[1] == ARM::dsub_1 &&
 338           SubIndices[2] == ARM::dsub_2 &&
 339           SubIndices[3] == ARM::dsub_3) {
 340         if (Size == 512)
 341           NewSubIdx = ARM::qqsub_0;
 342         return true;
 343       }
 344     } else if (SubIndices[0] == ARM::dsub_4) {
 345       // 4 D registers -> 1 QQ register (2nd).
 346       if (Size == 512 &&
 347           SubIndices[1] == ARM::dsub_5 &&
 348           SubIndices[2] == ARM::dsub_6 &&
 349           SubIndices[3] == ARM::dsub_7) {
 350         NewSubIdx = ARM::qqsub_1;
 351         return true;
 352       }
 353     } else if (SubIndices[0] == ARM::ssub_0) {
 354       // 4 S registers -> 1 Q register.
 355       if (Size >= 128 &&
 356           SubIndices[1] == ARM::ssub_1 &&
 357           SubIndices[2] == ARM::ssub_2 &&
 358           SubIndices[3] == ARM::ssub_3) {
 359         if (Size >= 256)
 360           NewSubIdx = ARM::qsub_0;
 361         return true;
 362       }
 363     }
 364   } else if (NumRegs == 2) {
 365     if (SubIndices[0] == ARM::qsub_0) {
 366       // 2 Q registers -> 1 QQ register.
 367       if (Size >= 256 && SubIndices[1] == ARM::qsub_1) {
 368         if (Size == 512)
 369           NewSubIdx = ARM::qqsub_0;
 370         return true;
 371       }
 372     } else if (SubIndices[0] == ARM::qsub_2) {
 373       // 2 Q registers -> 1 QQ register (2nd).
 374       if (Size == 512 && SubIndices[1] == ARM::qsub_3) {
 375         NewSubIdx = ARM::qqsub_1;
 376         return true;
 377       }
 378     } else if (SubIndices[0] == ARM::dsub_0) {
 379       // 2 D registers -> 1 Q register.
 380       if (Size >= 128 && SubIndices[1] == ARM::dsub_1) {
 381         if (Size >= 256)
 382           NewSubIdx = ARM::qsub_0;
 383         return true;
 384       }
 385     } else if (SubIndices[0] == ARM::dsub_2) {
 386       // 2 D registers -> 1 Q register (2nd).
 387       if (Size >= 256 && SubIndices[1] == ARM::dsub_3) {
 388         NewSubIdx = ARM::qsub_1;
 389         return true;
 390       }
 391     } else if (SubIndices[0] == ARM::dsub_4) {
 392       // 2 D registers -> 1 Q register (3rd).
 393       if (Size == 512 && SubIndices[1] == ARM::dsub_5) {
 394         NewSubIdx = ARM::qsub_2;
 395         return true;
 396       }
 397     } else if (SubIndices[0] == ARM::dsub_6) {
 398       // 2 D registers -> 1 Q register (3rd).
 399       if (Size == 512 && SubIndices[1] == ARM::dsub_7) {
 400         NewSubIdx = ARM::qsub_3;
 401         return true;
 402       }
 403     } else if (SubIndices[0] == ARM::ssub_0) {
 404       // 2 S registers -> 1 D register.
 405       if (SubIndices[1] == ARM::ssub_1) {
 406         if (Size >= 128)
 407           NewSubIdx = ARM::dsub_0;
 408         return true;
 409       }
 410     } else if (SubIndices[0] == ARM::ssub_2) {
 411       // 2 S registers -> 1 D register (2nd).
 412       if (Size >= 128 && SubIndices[1] == ARM::ssub_3) {
 413         NewSubIdx = ARM::dsub_1;
 414         return true;
 415       }
 416     }
 417   }
 418   return false;
 419 }
 420
 421
 422 const TargetRegisterClass *
 423 ARMBaseRegisterInfo::getPointerRegClass(unsigned Kind) const {
 424   return ARM::GPRRegisterClass;
 425 }
 426
 427 /// getAllocationOrder - Returns the register allocation order for a specified
 428 /// register class in the form of a pair of TargetRegisterClass iterators.
 429 std::pair<TargetRegisterClass::iterator,TargetRegisterClass::iterator>
 430 ARMBaseRegisterInfo::getAllocationOrder(const TargetRegisterClass *RC,
 431                                         unsigned HintType, unsigned HintReg,
 432                                         const MachineFunction &MF) const {
 433   // Alternative register allocation orders when favoring even / odd registers
 434   // of register pairs.
 435
 436   // No FP, R9 is available.
 437   static const unsigned GPREven1[] = {
 438     ARM::R0, ARM::R2, ARM::R4, ARM::R6, ARM::R8, ARM::R10,
 439     ARM::R1, ARM::R3, ARM::R12,ARM::LR, ARM::R5, ARM::R7,
 440     ARM::R9, ARM::R11
 441   };
 442   static const unsigned GPROdd1[] = {
 443     ARM::R1, ARM::R3, ARM::R5, ARM::R7, ARM::R9, ARM::R11,
 444     ARM::R0, ARM::R2, ARM::R12,ARM::LR, ARM::R4, ARM::R6,
 445     ARM::R8, ARM::R10
 446   };
 447
 448   // FP is R7, R9 is available.
 449   static const unsigned GPREven2[] = {
 450     ARM::R0, ARM::R2, ARM::R4,          ARM::R8, ARM::R10,
 451     ARM::R1, ARM::R3, ARM::R12,ARM::LR, ARM::R5, ARM::R6,
 452     ARM::R9, ARM::R11
 453   };
 454   static const unsigned GPROdd2[] = {
 455     ARM::R1, ARM::R3, ARM::R5,          ARM::R9, ARM::R11,
 456     ARM::R0, ARM::R2, ARM::R12,ARM::LR, ARM::R4, ARM::R6,
 457     ARM::R8, ARM::R10
 458   };
 459
 460   // FP is R11, R9 is available.
 461   static const unsigned GPREven3[] = {
 462     ARM::R0, ARM::R2, ARM::R4, ARM::R6, ARM::R8,
 463     ARM::R1, ARM::R3, ARM::R10,ARM::R12,ARM::LR, ARM::R5, ARM::R7,
 464     ARM::R9
 465   };
 466   static const unsigned GPROdd3[] = {
 467     ARM::R1, ARM::R3, ARM::R5, ARM::R6, ARM::R9,
 468     ARM::R0, ARM::R2, ARM::R10,ARM::R12,ARM::LR, ARM::R4, ARM::R7,
 469     ARM::R8
 470   };
 471
 472   // No FP, R9 is not available.
 473   static const unsigned GPREven4[] = {
 474     ARM::R0, ARM::R2, ARM::R4, ARM::R6,          ARM::R10,
 475     ARM::R1, ARM::R3, ARM::R12,ARM::LR, ARM::R5, ARM::R7, ARM::R8,
 476     ARM::R11
 477   };
 478   static const unsigned GPROdd4[] = {
 479     ARM::R1, ARM::R3, ARM::R5, ARM::R7,          ARM::R11,
 480     ARM::R0, ARM::R2, ARM::R12,ARM::LR, ARM::R4, ARM::R6, ARM::R8,
 481     ARM::R10
 482   };
 483
 484   // FP is R7, R9 is not available.
 485   static const unsigned GPREven5[] = {
 486     ARM::R0, ARM::R2, ARM::R4,                   ARM::R10,
 487     ARM::R1, ARM::R3, ARM::R12,ARM::LR, ARM::R5, ARM::R6, ARM::R8,
 488     ARM::R11
 489   };
 490   static const unsigned GPROdd5[] = {
 491     ARM::R1, ARM::R3, ARM::R5,                   ARM::R11,
 492     ARM::R0, ARM::R2, ARM::R12,ARM::LR, ARM::R4, ARM::R6, ARM::R8,
 493     ARM::R10
 494   };
 495
 496   // FP is R11, R9 is not available.
 497   static const unsigned GPREven6[] = {
 498     ARM::R0, ARM::R2, ARM::R4, ARM::R6,
 499     ARM::R1, ARM::R3, ARM::R10,ARM::R12,ARM::LR, ARM::R5, ARM::R7, ARM::R8
 500   };
 501   static const unsigned GPROdd6[] = {
 502     ARM::R1, ARM::R3, ARM::R5, ARM::R7,
 503     ARM::R0, ARM::R2, ARM::R10,ARM::R12,ARM::LR, ARM::R4, ARM::R6, ARM::R8
 504   };
 505
 506
 507   if (HintType == ARMRI::RegPairEven) {
 508     if (isPhysicalRegister(HintReg) && getRegisterPairEven(HintReg, MF) == 0)
 509       // It's no longer possible to fulfill this hint. Return the default
 510       // allocation order.
 511       return std::make_pair(RC->allocation_order_begin(MF),
 512                             RC->allocation_order_end(MF));
 513
 514     if (!STI.isTargetDarwin() && !hasFP(MF)) {
 515       if (!STI.isR9Reserved())
 516         return std::make_pair(GPREven1,
 517                               GPREven1 + (sizeof(GPREven1)/sizeof(unsigned)));
 518       else
 519         return std::make_pair(GPREven4,
 520                               GPREven4 + (sizeof(GPREven4)/sizeof(unsigned)));
 521     } else if (FramePtr == ARM::R7) {
 522       if (!STI.isR9Reserved())
 523         return std::make_pair(GPREven2,
 524                               GPREven2 + (sizeof(GPREven2)/sizeof(unsigned)));
 525       else
 526         return std::make_pair(GPREven5,
 527                               GPREven5 + (sizeof(GPREven5)/sizeof(unsigned)));
 528     } else { // FramePtr == ARM::R11
 529       if (!STI.isR9Reserved())
 530         return std::make_pair(GPREven3,
 531                               GPREven3 + (sizeof(GPREven3)/sizeof(unsigned)));
 532       else
 533         return std::make_pair(GPREven6,
 534                               GPREven6 + (sizeof(GPREven6)/sizeof(unsigned)));
 535     }
 536   } else if (HintType == ARMRI::RegPairOdd) {
 537     if (isPhysicalRegister(HintReg) && getRegisterPairOdd(HintReg, MF) == 0)
 538       // It's no longer possible to fulfill this hint. Return the default
 539       // allocation order.
 540       return std::make_pair(RC->allocation_order_begin(MF),
 541                             RC->allocation_order_end(MF));
 542
 543     if (!STI.isTargetDarwin() && !hasFP(MF)) {
 544       if (!STI.isR9Reserved())
 545         return std::make_pair(GPROdd1,
 546                               GPROdd1 + (sizeof(GPROdd1)/sizeof(unsigned)));
 547       else
 548         return std::make_pair(GPROdd4,
 549                               GPROdd4 + (sizeof(GPROdd4)/sizeof(unsigned)));
 550     } else if (FramePtr == ARM::R7) {
 551       if (!STI.isR9Reserved())
 552         return std::make_pair(GPROdd2,
 553                               GPROdd2 + (sizeof(GPROdd2)/sizeof(unsigned)));
 554       else
 555         return std::make_pair(GPROdd5,
 556                               GPROdd5 + (sizeof(GPROdd5)/sizeof(unsigned)));
 557     } else { // FramePtr == ARM::R11
 558       if (!STI.isR9Reserved())
 559         return std::make_pair(GPROdd3,
 560                               GPROdd3 + (sizeof(GPROdd3)/sizeof(unsigned)));
 561       else
 562         return std::make_pair(GPROdd6,
 563                               GPROdd6 + (sizeof(GPROdd6)/sizeof(unsigned)));
 564     }
 565   }
 566   return std::make_pair(RC->allocation_order_begin(MF),
 567                         RC->allocation_order_end(MF));
 568 }
 569
 570 /// ResolveRegAllocHint - Resolves the specified register allocation hint
 571 /// to a physical register. Returns the physical register if it is successful.
 572 unsigned
 573 ARMBaseRegisterInfo::ResolveRegAllocHint(unsigned Type, unsigned Reg,
 574                                          const MachineFunction &MF) const {
 575   if (Reg == 0 || !isPhysicalRegister(Reg))
 576     return 0;
 577   if (Type == 0)
 578     return Reg;
 579   else if (Type == (unsigned)ARMRI::RegPairOdd)
 580     // Odd register.
 581     return getRegisterPairOdd(Reg, MF);
 582   else if (Type == (unsigned)ARMRI::RegPairEven)
 583     // Even register.
 584     return getRegisterPairEven(Reg, MF);
 585   return 0;
 586 }
 587
 588 void
 589 ARMBaseRegisterInfo::UpdateRegAllocHint(unsigned Reg, unsigned NewReg,
 590                                         MachineFunction &MF) const {
 591   MachineRegisterInfo *MRI = &MF.getRegInfo();
 592   std::pair<unsigned, unsigned> Hint = MRI->getRegAllocationHint(Reg);
 593   if ((Hint.first == (unsigned)ARMRI::RegPairOdd ||
 594        Hint.first == (unsigned)ARMRI::RegPairEven) &&
 595       Hint.second && TargetRegisterInfo::isVirtualRegister(Hint.second)) {
 596     // If 'Reg' is one of the even / odd register pair and it's now changed
 597     // (e.g. coalesced) into a different register. The other register of the
 598     // pair allocation hint must be updated to reflect the relationship
 599     // change.
 600     unsigned OtherReg = Hint.second;
 601     Hint = MRI->getRegAllocationHint(OtherReg);
 602     if (Hint.second == Reg)
 603       // Make sure the pair has not already divorced.
 604       MRI->setRegAllocationHint(OtherReg, Hint.first, NewReg);
 605   }
 606 }
 607
 608 /// hasFP - Return true if the specified function should have a dedicated frame
 609 /// pointer register.  This is true if the function has variable sized allocas
 610 /// or if frame pointer elimination is disabled.
 611 ///
 612 bool ARMBaseRegisterInfo::hasFP(const MachineFunction &MF) const {
 613   const MachineFrameInfo *MFI = MF.getFrameInfo();
 614   return ((DisableFramePointerElim(MF) && MFI->adjustsStack())||
 615           needsStackRealignment(MF) ||
 616           MFI->hasVarSizedObjects() ||
 617           MFI->isFrameAddressTaken());
 618 }
 619
 620 bool ARMBaseRegisterInfo::canRealignStack(const MachineFunction &MF) const {
 621   const MachineFrameInfo *MFI = MF.getFrameInfo();
 622   const ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 623   return (RealignStack &&
 624           !AFI->isThumb1OnlyFunction() &&
 625           !MFI->hasVarSizedObjects());
 626 }
 627
 628 bool ARMBaseRegisterInfo::
 629 needsStackRealignment(const MachineFunction &MF) const {
 630   const MachineFrameInfo *MFI = MF.getFrameInfo();
 631   const Function *F = MF.getFunction();
 632   const ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 633   unsigned StackAlign = MF.getTarget().getFrameInfo()->getStackAlignment();
 634   bool requiresRealignment = ((MFI->getMaxAlignment() > StackAlign) ||
 635                                F->hasFnAttr(Attribute::StackAlignment));
 636
 637   // FIXME: Currently we don't support stack realignment for functions with
 638   //        variable-sized allocas.
 639   // FIXME: It's more complicated than this...
 640   if (0 && requiresRealignment && MFI->hasVarSizedObjects())
 641     report_fatal_error(
 642       "Stack realignment in presense of dynamic allocas is not supported");
 643
 644   // FIXME: This probably isn't the right place for this.
 645   if (0 && requiresRealignment && AFI->isThumb1OnlyFunction())
 646     report_fatal_error(
 647       "Stack realignment in thumb1 functions is not supported");
 648
 649   return requiresRealignment && canRealignStack(MF);
 650 }
 651
 652 bool ARMBaseRegisterInfo::
 653 cannotEliminateFrame(const MachineFunction &MF) const {
 654   const MachineFrameInfo *MFI = MF.getFrameInfo();
 655   if (DisableFramePointerElim(MF) && MFI->adjustsStack())
 656     return true;
 657   return MFI->hasVarSizedObjects() || MFI->isFrameAddressTaken()
 658     || needsStackRealignment(MF);
 659 }
 660
 661 /// estimateStackSize - Estimate and return the size of the frame.
 662 static unsigned estimateStackSize(MachineFunction &MF) {
 663   const MachineFrameInfo *FFI = MF.getFrameInfo();
 664   int Offset = 0;
 665   for (int i = FFI->getObjectIndexBegin(); i != 0; ++i) {
 666     int FixedOff = -FFI->getObjectOffset(i);
 667     if (FixedOff > Offset) Offset = FixedOff;
 668   }
 669   for (unsigned i = 0, e = FFI->getObjectIndexEnd(); i != e; ++i) {
 670     if (FFI->isDeadObjectIndex(i))
 671       continue;
 672     Offset += FFI->getObjectSize(i);
 673     unsigned Align = FFI->getObjectAlignment(i);
 674     // Adjust to alignment boundary
 675     Offset = (Offset+Align-1)/Align*Align;
 676   }
 677   return (unsigned)Offset;
 678 }
 679
 680 /// estimateRSStackSizeLimit - Look at each instruction that references stack
 681 /// frames and return the stack size limit beyond which some of these
 682 /// instructions will require a scratch register during their expansion later.
 683 unsigned
 684 ARMBaseRegisterInfo::estimateRSStackSizeLimit(MachineFunction &MF) const {
 685   unsigned Limit = (1 << 12) - 1;
 686   for (MachineFunction::iterator BB = MF.begin(),E = MF.end(); BB != E; ++BB) {
 687     for (MachineBasicBlock::iterator I = BB->begin(), E = BB->end();
 688          I != E; ++I) {
 689       for (unsigned i = 0, e = I->getNumOperands(); i != e; ++i) {
 690         if (!I->getOperand(i).isFI()) continue;
 691
 692         // When using ADDri to get the address of a stack object, 255 is the
 693         // largest offset guaranteed to fit in the immediate offset.
 694         if (I->getOpcode() == ARM::ADDri) {
 695           Limit = std::min(Limit, (1U << 8) - 1);
 696           break;
 697         }
 698
 699         // Otherwise check the addressing mode.
 700         switch (I->getDesc().TSFlags & ARMII::AddrModeMask) {
 701         case ARMII::AddrMode3:
 702         case ARMII::AddrModeT2_i8:
 703           Limit = std::min(Limit, (1U << 8) - 1);
 704           break;
 705         case ARMII::AddrMode5:
 706         case ARMII::AddrModeT2_i8s4:
 707           Limit = std::min(Limit, ((1U << 8) - 1) * 4);
 708           break;
 709         case ARMII::AddrModeT2_i12:
 710           if (hasFP(MF)) Limit = std::min(Limit, (1U << 8) - 1);
 711           break;
 712         case ARMII::AddrMode6:
 713           // Addressing mode 6 (load/store) instructions can't encode an
 714           // immediate offset for stack references.
 715           return 0;
 716         default:
 717           break;
 718         }
 719         break; // At most one FI per instruction
 720       }
 721     }
 722   }
 723
 724   return Limit;
 725 }
 726
 727 static unsigned GetFunctionSizeInBytes(const MachineFunction &MF,
 728                                        const ARMBaseInstrInfo &TII) {
 729   unsigned FnSize = 0;
 730   for (MachineFunction::const_iterator MBBI = MF.begin(), E = MF.end();
 731        MBBI != E; ++MBBI) {
 732     const MachineBasicBlock &MBB = *MBBI;
 733     for (MachineBasicBlock::const_iterator I = MBB.begin(),E = MBB.end();
 734          I != E; ++I)
 735       FnSize += TII.GetInstSizeInBytes(I);
 736   }
 737   return FnSize;
 738 }
 739
 740 void
 741 ARMBaseRegisterInfo::processFunctionBeforeCalleeSavedScan(MachineFunction &MF,
 742                                                        RegScavenger *RS) const {
 743   // This tells PEI to spill the FP as if it is any other callee-save register
 744   // to take advantage the eliminateFrameIndex machinery. This also ensures it
 745   // is spilled in the order specified by getCalleeSavedRegs() to make it easier
 746   // to combine multiple loads / stores.
 747   bool CanEliminateFrame = true;
 748   bool CS1Spilled = false;
 749   bool LRSpilled = false;
 750   unsigned NumGPRSpills = 0;
 751   SmallVector<unsigned, 4> UnspilledCS1GPRs;
 752   SmallVector<unsigned, 4> UnspilledCS2GPRs;
 753   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 754   MachineFrameInfo *MFI = MF.getFrameInfo();
 755
 756   // Spill R4 if Thumb2 function requires stack realignment - it will be used as
 757   // scratch register.
 758   // FIXME: It will be better just to find spare register here.
 759   if (needsStackRealignment(MF) &&
 760       AFI->isThumb2Function())
 761     MF.getRegInfo().setPhysRegUsed(ARM::R4);
 762
 763   // Spill LR if Thumb1 function uses variable length argument lists.
 764   if (AFI->isThumb1OnlyFunction() && AFI->getVarArgsRegSaveSize() > 0)
 765     MF.getRegInfo().setPhysRegUsed(ARM::LR);
 766
 767   // Don't spill FP if the frame can be eliminated. This is determined
 768   // by scanning the callee-save registers to see if any is used.
 769   const unsigned *CSRegs = getCalleeSavedRegs();
 770   for (unsigned i = 0; CSRegs[i]; ++i) {
 771     unsigned Reg = CSRegs[i];
 772     bool Spilled = false;
 773     if (MF.getRegInfo().isPhysRegUsed(Reg)) {
 774       AFI->setCSRegisterIsSpilled(Reg);
 775       Spilled = true;
 776       CanEliminateFrame = false;
 777     } else {
 778       // Check alias registers too.
 779       for (const unsigned *Aliases = getAliasSet(Reg); *Aliases; ++Aliases) {
 780         if (MF.getRegInfo().isPhysRegUsed(*Aliases)) {
 781           Spilled = true;
 782           CanEliminateFrame = false;
 783         }
 784       }
 785     }
 786
 787     if (!ARM::GPRRegisterClass->contains(Reg))
 788       continue;
 789
 790     if (Spilled) {
 791       NumGPRSpills++;
 792
 793       if (!STI.isTargetDarwin()) {
 794         if (Reg == ARM::LR)
 795           LRSpilled = true;
 796         CS1Spilled = true;
 797         continue;
 798       }
 799
 800       // Keep track if LR and any of R4, R5, R6, and R7 is spilled.
 801       switch (Reg) {
 802       case ARM::LR:
 803         LRSpilled = true;
 804         // Fallthrough
 805       case ARM::R4:
 806       case ARM::R5:
 807       case ARM::R6:
 808       case ARM::R7:
 809         CS1Spilled = true;
 810         break;
 811       default:
 812         break;
 813       }
 814     } else {
 815       if (!STI.isTargetDarwin()) {
 816         UnspilledCS1GPRs.push_back(Reg);
 817         continue;
 818       }
 819
 820       switch (Reg) {
 821       case ARM::R4:
 822       case ARM::R5:
 823       case ARM::R6:
 824       case ARM::R7:
 825       case ARM::LR:
 826         UnspilledCS1GPRs.push_back(Reg);
 827         break;
 828       default:
 829         UnspilledCS2GPRs.push_back(Reg);
 830         break;
 831       }
 832     }
 833   }
 834
 835   bool ForceLRSpill = false;
 836   if (!LRSpilled && AFI->isThumb1OnlyFunction()) {
 837     unsigned FnSize = GetFunctionSizeInBytes(MF, TII);
 838     // Force LR to be spilled if the Thumb function size is > 2048. This enables
 839     // use of BL to implement far jump. If it turns out that it's not needed
 840     // then the branch fix up path will undo it.
 841     if (FnSize >= (1 << 11)) {
 842       CanEliminateFrame = false;
 843       ForceLRSpill = true;
 844     }
 845   }
 846
 847   // If any of the stack slot references may be out of range of an immediate
 848   // offset, make sure a register (or a spill slot) is available for the
 849   // register scavenger. Note that if we're indexing off the frame pointer, the
 850   // effective stack size is 4 bytes larger since the FP points to the stack
 851   // slot of the previous FP. Also, if we have variable sized objects in the
 852   // function, stack slot references will often be negative, and some of
 853   // our instructions are positive-offset only, so conservatively consider
 854   // that case to want a spill slot (or register) as well.
 855   // FIXME: We could add logic to be more precise about negative offsets
 856   //        and which instructions will need a scratch register for them. Is it
 857   //        worth the effort and added fragility?
 858   bool BigStack =
 859     (RS && (estimateStackSize(MF) + (hasFP(MF) ? 4:0) >=
 860             estimateRSStackSizeLimit(MF))) || MFI->hasVarSizedObjects();
 861
 862   bool ExtraCSSpill = false;
 863   if (BigStack || !CanEliminateFrame || cannotEliminateFrame(MF)) {
 864     AFI->setHasStackFrame(true);
 865
 866     // If LR is not spilled, but at least one of R4, R5, R6, and R7 is spilled.
 867     // Spill LR as well so we can fold BX_RET to the registers restore (LDM).
 868     if (!LRSpilled && CS1Spilled) {
 869       MF.getRegInfo().setPhysRegUsed(ARM::LR);
 870       AFI->setCSRegisterIsSpilled(ARM::LR);
 871       NumGPRSpills++;
 872       UnspilledCS1GPRs.erase(std::find(UnspilledCS1GPRs.begin(),
 873                                     UnspilledCS1GPRs.end(), (unsigned)ARM::LR));
 874       ForceLRSpill = false;
 875       ExtraCSSpill = true;
 876     }
 877
 878     // Darwin ABI requires FP to point to the stack slot that contains the
 879     // previous FP.
 880     if (STI.isTargetDarwin() || hasFP(MF)) {
 881       MF.getRegInfo().setPhysRegUsed(FramePtr);
 882       NumGPRSpills++;
 883     }
 884
 885     // If stack and double are 8-byte aligned and we are spilling an odd number
 886     // of GPRs. Spill one extra callee save GPR so we won't have to pad between
 887     // the integer and double callee save areas.
 888     unsigned TargetAlign = MF.getTarget().getFrameInfo()->getStackAlignment();
 889     if (TargetAlign == 8 && (NumGPRSpills & 1)) {
 890       if (CS1Spilled && !UnspilledCS1GPRs.empty()) {
 891         for (unsigned i = 0, e = UnspilledCS1GPRs.size(); i != e; ++i) {
 892           unsigned Reg = UnspilledCS1GPRs[i];
 893           // Don't spill high register if the function is thumb1
 894           if (!AFI->isThumb1OnlyFunction() ||
 895               isARMLowRegister(Reg) || Reg == ARM::LR) {
 896             MF.getRegInfo().setPhysRegUsed(Reg);
 897             AFI->setCSRegisterIsSpilled(Reg);
 898             if (!isReservedReg(MF, Reg))
 899               ExtraCSSpill = true;
 900             break;
 901           }
 902         }
 903       } else if (!UnspilledCS2GPRs.empty() &&
 904                  !AFI->isThumb1OnlyFunction()) {
 905         unsigned Reg = UnspilledCS2GPRs.front();
 906         MF.getRegInfo().setPhysRegUsed(Reg);
 907         AFI->setCSRegisterIsSpilled(Reg);
 908         if (!isReservedReg(MF, Reg))
 909           ExtraCSSpill = true;
 910       }
 911     }
 912
 913     // Estimate if we might need to scavenge a register at some point in order
 914     // to materialize a stack offset. If so, either spill one additional
 915     // callee-saved register or reserve a special spill slot to facilitate
 916     // register scavenging. Thumb1 needs a spill slot for stack pointer
 917     // adjustments also, even when the frame itself is small.
 918     if (BigStack && !ExtraCSSpill) {
 919       // If any non-reserved CS register isn't spilled, just spill one or two
 920       // extra. That should take care of it!
 921       unsigned NumExtras = TargetAlign / 4;
 922       SmallVector<unsigned, 2> Extras;
 923       while (NumExtras && !UnspilledCS1GPRs.empty()) {
 924         unsigned Reg = UnspilledCS1GPRs.back();
 925         UnspilledCS1GPRs.pop_back();
 926         if (!isReservedReg(MF, Reg) &&
 927             (!AFI->isThumb1OnlyFunction() || isARMLowRegister(Reg) ||
 928              Reg == ARM::LR)) {
 929           Extras.push_back(Reg);
 930           NumExtras--;
 931         }
 932       }
 933       // For non-Thumb1 functions, also check for hi-reg CS registers
 934       if (!AFI->isThumb1OnlyFunction()) {
 935         while (NumExtras && !UnspilledCS2GPRs.empty()) {
 936           unsigned Reg = UnspilledCS2GPRs.back();
 937           UnspilledCS2GPRs.pop_back();
 938           if (!isReservedReg(MF, Reg)) {
 939             Extras.push_back(Reg);
 940             NumExtras--;
 941           }
 942         }
 943       }
 944       if (Extras.size() && NumExtras == 0) {
 945         for (unsigned i = 0, e = Extras.size(); i != e; ++i) {
 946           MF.getRegInfo().setPhysRegUsed(Extras[i]);
 947           AFI->setCSRegisterIsSpilled(Extras[i]);
 948         }
 949       } else if (!AFI->isThumb1OnlyFunction()) {
 950         // note: Thumb1 functions spill to R12, not the stack.  Reserve a slot
 951         // closest to SP or frame pointer.
 952         const TargetRegisterClass *RC = ARM::GPRRegisterClass;
 953         RS->setScavengingFrameIndex(MFI->CreateStackObject(RC->getSize(),
 954                                                            RC->getAlignment(),
 955                                                            false));
 956       }
 957     }
 958   }
 959
 960   if (ForceLRSpill) {
 961     MF.getRegInfo().setPhysRegUsed(ARM::LR);
 962     AFI->setCSRegisterIsSpilled(ARM::LR);
 963     AFI->setLRIsSpilledForFarJump(true);
 964   }
 965 }
 966
 967 unsigned ARMBaseRegisterInfo::getRARegister() const {
 968   return ARM::LR;
 969 }
 970
 971 unsigned
 972 ARMBaseRegisterInfo::getFrameRegister(const MachineFunction &MF) const {
 973   if (STI.isTargetDarwin() || hasFP(MF))
 974     return FramePtr;
 975   return ARM::SP;
 976 }
 977
 978 int
 979 ARMBaseRegisterInfo::getFrameIndexReference(const MachineFunction &MF, int FI,
 980                                             unsigned &FrameReg) const {
 981   const MachineFrameInfo *MFI = MF.getFrameInfo();
 982   const ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 983   int Offset = MFI->getObjectOffset(FI) + MFI->getStackSize();
 984   bool isFixed = MFI->isFixedObjectIndex(FI);
 985
 986   FrameReg = ARM::SP;
 987   if (AFI->isGPRCalleeSavedArea1Frame(FI))
 988     Offset -= AFI->getGPRCalleeSavedArea1Offset();
 989   else if (AFI->isGPRCalleeSavedArea2Frame(FI))
 990     Offset -= AFI->getGPRCalleeSavedArea2Offset();
 991   else if (AFI->isDPRCalleeSavedAreaFrame(FI))
 992     Offset -= AFI->getDPRCalleeSavedAreaOffset();
 993   else if (needsStackRealignment(MF)) {
 994     // When dynamically realigning the stack, use the frame pointer for
 995     // parameters, and the stack pointer for locals.
 996     assert (hasFP(MF) && "dynamic stack realignment without a FP!");
 997     if (isFixed) {
 998       FrameReg = getFrameRegister(MF);
 999       Offset -= AFI->getFramePtrSpillOffset();
1000     }
1001   } else if (hasFP(MF) && AFI->hasStackFrame()) {
1002     if (isFixed || MFI->hasVarSizedObjects()) {
1003       // Use frame pointer to reference fixed objects unless this is a
1004       // frameless function.
1005       FrameReg = getFrameRegister(MF);
1006       Offset -= AFI->getFramePtrSpillOffset();
1007     } else if (AFI->isThumb2Function()) {
1008       // In Thumb2 mode, the negative offset is very limited.
1009       int FPOffset = Offset - AFI->getFramePtrSpillOffset();
1010       if (FPOffset >= -255 && FPOffset < 0) {
1011         FrameReg = getFrameRegister(MF);
1012         Offset = FPOffset;
1013       }
1014     }
1015   }
1016   return Offset;
1017 }
1018
1019
1020 int
1021 ARMBaseRegisterInfo::getFrameIndexOffset(const MachineFunction &MF,
1022                                          int FI) const {
1023   unsigned FrameReg;
1024   return getFrameIndexReference(MF, FI, FrameReg);
1025 }
1026
1027 unsigned ARMBaseRegisterInfo::getEHExceptionRegister() const {
1028   llvm_unreachable("What is the exception register");
1029   return 0;
1030 }
1031
1032 unsigned ARMBaseRegisterInfo::getEHHandlerRegister() const {
1033   llvm_unreachable("What is the exception handler register");
1034   return 0;
1035 }
1036
1037 int ARMBaseRegisterInfo::getDwarfRegNum(unsigned RegNum, bool isEH) const {
1038   return ARMGenRegisterInfo::getDwarfRegNumFull(RegNum, 0);
1039 }
1040
1041 unsigned ARMBaseRegisterInfo::getRegisterPairEven(unsigned Reg,
1042                                               const MachineFunction &MF) const {
1043   switch (Reg) {
1044   default: break;
1045   // Return 0 if either register of the pair is a special register.
1046   // So no R12, etc.
1047   case ARM::R1:
1048     return ARM::R0;
1049   case ARM::R3:
1050     return ARM::R2;
1051   case ARM::R5:
1052     return ARM::R4;
1053   case ARM::R7:
1054     return isReservedReg(MF, ARM::R7)  ? 0 : ARM::R6;
1055   case ARM::R9:
1056     return isReservedReg(MF, ARM::R9)  ? 0 :ARM::R8;
1057   case ARM::R11:
1058     return isReservedReg(MF, ARM::R11) ? 0 : ARM::R10;
1059
1060   case ARM::S1:
1061     return ARM::S0;
1062   case ARM::S3:
1063     return ARM::S2;
1064   case ARM::S5:
1065     return ARM::S4;
1066   case ARM::S7:
1067     return ARM::S6;
1068   case ARM::S9:
1069     return ARM::S8;
1070   case ARM::S11:
1071     return ARM::S10;
1072   case ARM::S13:
1073     return ARM::S12;
1074   case ARM::S15:
1075     return ARM::S14;
1076   case ARM::S17:
1077     return ARM::S16;
1078   case ARM::S19:
1079     return ARM::S18;
1080   case ARM::S21:
1081     return ARM::S20;
1082   case ARM::S23:
1083     return ARM::S22;
1084   case ARM::S25:
1085     return ARM::S24;
1086   case ARM::S27:
1087     return ARM::S26;
1088   case ARM::S29:
1089     return ARM::S28;
1090   case ARM::S31:
1091     return ARM::S30;
1092
1093   case ARM::D1:
1094     return ARM::D0;
1095   case ARM::D3:
1096     return ARM::D2;
1097   case ARM::D5:
1098     return ARM::D4;
1099   case ARM::D7:
1100     return ARM::D6;
1101   case ARM::D9:
1102     return ARM::D8;
1103   case ARM::D11:
1104     return ARM::D10;
1105   case ARM::D13:
1106     return ARM::D12;
1107   case ARM::D15:
1108     return ARM::D14;
1109   case ARM::D17:
1110     return ARM::D16;
1111   case ARM::D19:
1112     return ARM::D18;
1113   case ARM::D21:
1114     return ARM::D20;
1115   case ARM::D23:
1116     return ARM::D22;
1117   case ARM::D25:
1118     return ARM::D24;
1119   case ARM::D27:
1120     return ARM::D26;
1121   case ARM::D29:
1122     return ARM::D28;
1123   case ARM::D31:
1124     return ARM::D30;
1125   }
1126
1127   return 0;
1128 }
1129
1130 unsigned ARMBaseRegisterInfo::getRegisterPairOdd(unsigned Reg,
1131                                              const MachineFunction &MF) const {
1132   switch (Reg) {
1133   default: break;
1134   // Return 0 if either register of the pair is a special register.
1135   // So no R12, etc.
1136   case ARM::R0:
1137     return ARM::R1;
1138   case ARM::R2:
1139     return ARM::R3;
1140   case ARM::R4:
1141     return ARM::R5;
1142   case ARM::R6:
1143     return isReservedReg(MF, ARM::R7)  ? 0 : ARM::R7;
1144   case ARM::R8:
1145     return isReservedReg(MF, ARM::R9)  ? 0 :ARM::R9;
1146   case ARM::R10:
1147     return isReservedReg(MF, ARM::R11) ? 0 : ARM::R11;
1148
1149   case ARM::S0:
1150     return ARM::S1;
1151   case ARM::S2:
1152     return ARM::S3;
1153   case ARM::S4:
1154     return ARM::S5;
1155   case ARM::S6:
1156     return ARM::S7;
1157   case ARM::S8:
1158     return ARM::S9;
1159   case ARM::S10:
1160     return ARM::S11;
1161   case ARM::S12:
1162     return ARM::S13;
1163   case ARM::S14:
1164     return ARM::S15;
1165   case ARM::S16:
1166     return ARM::S17;
1167   case ARM::S18:
1168     return ARM::S19;
1169   case ARM::S20:
1170     return ARM::S21;
1171   case ARM::S22:
1172     return ARM::S23;
1173   case ARM::S24:
1174     return ARM::S25;
1175   case ARM::S26:
1176     return ARM::S27;
1177   case ARM::S28:
1178     return ARM::S29;
1179   case ARM::S30:
1180     return ARM::S31;
1181
1182   case ARM::D0:
1183     return ARM::D1;
1184   case ARM::D2:
1185     return ARM::D3;
1186   case ARM::D4:
1187     return ARM::D5;
1188   case ARM::D6:
1189     return ARM::D7;
1190   case ARM::D8:
1191     return ARM::D9;
1192   case ARM::D10:
1193     return ARM::D11;
1194   case ARM::D12:
1195     return ARM::D13;
1196   case ARM::D14:
1197     return ARM::D15;
1198   case ARM::D16:
1199     return ARM::D17;
1200   case ARM::D18:
1201     return ARM::D19;
1202   case ARM::D20:
1203     return ARM::D21;
1204   case ARM::D22:
1205     return ARM::D23;
1206   case ARM::D24:
1207     return ARM::D25;
1208   case ARM::D26:
1209     return ARM::D27;
1210   case ARM::D28:
1211     return ARM::D29;
1212   case ARM::D30:
1213     return ARM::D31;
1214   }
1215
1216   return 0;
1217 }
1218
1219 /// emitLoadConstPool - Emits a load from constpool to materialize the
1220 /// specified immediate.
1221 void ARMBaseRegisterInfo::
1222 emitLoadConstPool(MachineBasicBlock &MBB,
1223                   MachineBasicBlock::iterator &MBBI,
1224                   DebugLoc dl,
1225                   unsigned DestReg, unsigned SubIdx, int Val,
1226                   ARMCC::CondCodes Pred,
1227                   unsigned PredReg) const {
1228   MachineFunction &MF = *MBB.getParent();
1229   MachineConstantPool *ConstantPool = MF.getConstantPool();
1230   const Constant *C =
1231         ConstantInt::get(Type::getInt32Ty(MF.getFunction()->getContext()), Val);
1232   unsigned Idx = ConstantPool->getConstantPoolIndex(C, 4);
1233
1234   BuildMI(MBB, MBBI, dl, TII.get(ARM::LDRcp))
1235     .addReg(DestReg, getDefRegState(true), SubIdx)
1236     .addConstantPoolIndex(Idx)
1237     .addReg(0).addImm(0).addImm(Pred).addReg(PredReg);
1238 }
1239
1240 bool ARMBaseRegisterInfo::
1241 requiresRegisterScavenging(const MachineFunction &MF) const {
1242   return true;
1243 }
1244
1245 bool ARMBaseRegisterInfo::
1246 requiresFrameIndexScavenging(const MachineFunction &MF) const {
1247   return true;
1248 }
1249
1250 // hasReservedCallFrame - Under normal circumstances, when a frame pointer is
1251 // not required, we reserve argument space for call sites in the function
1252 // immediately on entry to the current function. This eliminates the need for
1253 // add/sub sp brackets around call sites. Returns true if the call frame is
1254 // included as part of the stack frame.
1255 bool ARMBaseRegisterInfo::
1256 hasReservedCallFrame(const MachineFunction &MF) const {
1257   const MachineFrameInfo *FFI = MF.getFrameInfo();
1258   unsigned CFSize = FFI->getMaxCallFrameSize();
1259   // It's not always a good idea to include the call frame as part of the
1260   // stack frame. ARM (especially Thumb) has small immediate offset to
1261   // address the stack frame. So a large call frame can cause poor codegen
1262   // and may even makes it impossible to scavenge a register.
1263   if (CFSize >= ((1 << 12) - 1) / 2)  // Half of imm12
1264     return false;
1265
1266   return !MF.getFrameInfo()->hasVarSizedObjects();
1267 }
1268
1269 // canSimplifyCallFramePseudos - If there is a reserved call frame, the
1270 // call frame pseudos can be simplified. Unlike most targets, having a FP
1271 // is not sufficient here since we still may reference some objects via SP
1272 // even when FP is available in Thumb2 mode.
1273 bool ARMBaseRegisterInfo::
1274 canSimplifyCallFramePseudos(const MachineFunction &MF) const {
1275   return hasReservedCallFrame(MF) || MF.getFrameInfo()->hasVarSizedObjects();
1276 }
1277
1278 static void
1279 emitSPUpdate(bool isARM,
1280              MachineBasicBlock &MBB, MachineBasicBlock::iterator &MBBI,
1281              DebugLoc dl, const ARMBaseInstrInfo &TII,
1282              int NumBytes,
1283              ARMCC::CondCodes Pred = ARMCC::AL, unsigned PredReg = 0) {
1284   if (isARM)
1285     emitARMRegPlusImmediate(MBB, MBBI, dl, ARM::SP, ARM::SP, NumBytes,
1286                             Pred, PredReg, TII);
1287   else
1288     emitT2RegPlusImmediate(MBB, MBBI, dl, ARM::SP, ARM::SP, NumBytes,
1289                            Pred, PredReg, TII);
1290 }
1291
1292
1293 void ARMBaseRegisterInfo::
1294 eliminateCallFramePseudoInstr(MachineFunction &MF, MachineBasicBlock &MBB,
1295                               MachineBasicBlock::iterator I) const {
1296   if (!hasReservedCallFrame(MF)) {
1297     // If we have alloca, convert as follows:
1298     // ADJCALLSTACKDOWN -> sub, sp, sp, amount
1299     // ADJCALLSTACKUP   -> add, sp, sp, amount
1300     MachineInstr *Old = I;
1301     DebugLoc dl = Old->getDebugLoc();
1302     unsigned Amount = Old->getOperand(0).getImm();
1303     if (Amount != 0) {
1304       // We need to keep the stack aligned properly.  To do this, we round the
1305       // amount of space needed for the outgoing arguments up to the next
1306       // alignment boundary.
1307       unsigned Align = MF.getTarget().getFrameInfo()->getStackAlignment();
1308       Amount = (Amount+Align-1)/Align*Align;
1309
1310       ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1311       assert(!AFI->isThumb1OnlyFunction() &&
1312              "This eliminateCallFramePseudoInstr does not support Thumb1!");
1313       bool isARM = !AFI->isThumbFunction();
1314
1315       // Replace the pseudo instruction with a new instruction...
1316       unsigned Opc = Old->getOpcode();
1317       int PIdx = Old->findFirstPredOperandIdx();
1318       ARMCC::CondCodes Pred = (PIdx == -1)
1319         ? ARMCC::AL : (ARMCC::CondCodes)Old->getOperand(PIdx).getImm();
1320       if (Opc == ARM::ADJCALLSTACKDOWN || Opc == ARM::tADJCALLSTACKDOWN) {
1321         // Note: PredReg is operand 2 for ADJCALLSTACKDOWN.
1322         unsigned PredReg = Old->getOperand(2).getReg();
1323         emitSPUpdate(isARM, MBB, I, dl, TII, -Amount, Pred, PredReg);
1324       } else {
1325         // Note: PredReg is operand 3 for ADJCALLSTACKUP.
1326         unsigned PredReg = Old->getOperand(3).getReg();
1327         assert(Opc == ARM::ADJCALLSTACKUP || Opc == ARM::tADJCALLSTACKUP);
1328         emitSPUpdate(isARM, MBB, I, dl, TII, Amount, Pred, PredReg);
1329       }
1330     }
1331   }
1332   MBB.erase(I);
1333 }
1334
1335 unsigned
1336 ARMBaseRegisterInfo::eliminateFrameIndex(MachineBasicBlock::iterator II,
1337                                          int SPAdj, FrameIndexValue *Value,
1338                                          RegScavenger *RS) const {
1339   unsigned i = 0;
1340   MachineInstr &MI = *II;
1341   MachineBasicBlock &MBB = *MI.getParent();
1342   MachineFunction &MF = *MBB.getParent();
1343   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1344   assert(!AFI->isThumb1OnlyFunction() &&
1345          "This eliminateFrameIndex does not support Thumb1!");
1346
1347   while (!MI.getOperand(i).isFI()) {
1348     ++i;
1349     assert(i < MI.getNumOperands() && "Instr doesn't have FrameIndex operand!");
1350   }
1351
1352   int FrameIndex = MI.getOperand(i).getIndex();
1353   unsigned FrameReg;
1354
1355   int Offset = getFrameIndexReference(MF, FrameIndex, FrameReg);
1356   if (FrameReg != ARM::SP)
1357     SPAdj = 0;
1358   Offset += SPAdj;
1359
1360   // Special handling of dbg_value instructions.
1361   if (MI.isDebugValue()) {
1362     MI.getOperand(i).  ChangeToRegister(FrameReg, false /*isDef*/);
1363     MI.getOperand(i+1).ChangeToImmediate(Offset);
1364     return 0;
1365   }
1366
1367   // Modify MI as necessary to handle as much of 'Offset' as possible
1368   bool Done = false;
1369   if (!AFI->isThumbFunction())
1370     Done = rewriteARMFrameIndex(MI, i, FrameReg, Offset, TII);
1371   else {
1372     assert(AFI->isThumb2Function());
1373     Done = rewriteT2FrameIndex(MI, i, FrameReg, Offset, TII);
1374   }
1375   if (Done)
1376     return 0;
1377
1378   // If we get here, the immediate doesn't fit into the instruction.  We folded
1379   // as much as possible above, handle the rest, providing a register that is
1380   // SP+LargeImm.
1381   assert((Offset ||
1382           (MI.getDesc().TSFlags & ARMII::AddrModeMask) == ARMII::AddrMode4 ||
1383           (MI.getDesc().TSFlags & ARMII::AddrModeMask) == ARMII::AddrMode6) &&
1384          "This code isn't needed if offset already handled!");
1385
1386   unsigned ScratchReg = 0;
1387   int PIdx = MI.findFirstPredOperandIdx();
1388   ARMCC::CondCodes Pred = (PIdx == -1)
1389     ? ARMCC::AL : (ARMCC::CondCodes)MI.getOperand(PIdx).getImm();
1390   unsigned PredReg = (PIdx == -1) ? 0 : MI.getOperand(PIdx+1).getReg();
1391   if (Offset == 0)
1392     // Must be addrmode4/6.
1393     MI.getOperand(i).ChangeToRegister(FrameReg, false, false, false);
1394   else {
1395     ScratchReg = MF.getRegInfo().createVirtualRegister(ARM::GPRRegisterClass);
1396     if (Value) {
1397       Value->first = FrameReg; // use the frame register as a kind indicator
1398       Value->second = Offset;
1399     }
1400     if (!AFI->isThumbFunction())
1401       emitARMRegPlusImmediate(MBB, II, MI.getDebugLoc(), ScratchReg, FrameReg,
1402                               Offset, Pred, PredReg, TII);
1403     else {
1404       assert(AFI->isThumb2Function());
1405       emitT2RegPlusImmediate(MBB, II, MI.getDebugLoc(), ScratchReg, FrameReg,
1406                              Offset, Pred, PredReg, TII);
1407     }
1408     MI.getOperand(i).ChangeToRegister(ScratchReg, false, false, true);
1409     if (!ReuseFrameIndexVals)
1410       ScratchReg = 0;
1411   }
1412   return ScratchReg;
1413 }
1414
1415 /// Move iterator past the next bunch of callee save load / store ops for
1416 /// the particular spill area (1: integer area 1, 2: integer area 2,
1417 /// 3: fp area, 0: don't care).
1418 static void movePastCSLoadStoreOps(MachineBasicBlock &MBB,
1419                                    MachineBasicBlock::iterator &MBBI,
1420                                    int Opc1, int Opc2, unsigned Area,
1421                                    const ARMSubtarget &STI) {
1422   while (MBBI != MBB.end() &&
1423          ((MBBI->getOpcode() == Opc1) || (MBBI->getOpcode() == Opc2)) &&
1424          MBBI->getOperand(1).isFI()) {
1425     if (Area != 0) {
1426       bool Done = false;
1427       unsigned Category = 0;
1428       switch (MBBI->getOperand(0).getReg()) {
1429       case ARM::R4:  case ARM::R5:  case ARM::R6: case ARM::R7:
1430       case ARM::LR:
1431         Category = 1;
1432         break;
1433       case ARM::R8:  case ARM::R9:  case ARM::R10: case ARM::R11:
1434         Category = STI.isTargetDarwin() ? 2 : 1;
1435         break;
1436       case ARM::D8:  case ARM::D9:  case ARM::D10: case ARM::D11:
1437       case ARM::D12: case ARM::D13: case ARM::D14: case ARM::D15:
1438         Category = 3;
1439         break;
1440       default:
1441         Done = true;
1442         break;
1443       }
1444       if (Done || Category != Area)
1445         break;
1446     }
1447
1448     ++MBBI;
1449   }
1450 }
1451
1452 void ARMBaseRegisterInfo::
1453 emitPrologue(MachineFunction &MF) const {
1454   MachineBasicBlock &MBB = MF.front();
1455   MachineBasicBlock::iterator MBBI = MBB.begin();
1456   MachineFrameInfo  *MFI = MF.getFrameInfo();
1457   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1458   assert(!AFI->isThumb1OnlyFunction() &&
1459          "This emitPrologue does not support Thumb1!");
1460   bool isARM = !AFI->isThumbFunction();
1461   unsigned VARegSaveSize = AFI->getVarArgsRegSaveSize();
1462   unsigned NumBytes = MFI->getStackSize();
1463   const std::vector<CalleeSavedInfo> &CSI = MFI->getCalleeSavedInfo();
1464   DebugLoc dl = MBBI != MBB.end() ? MBBI->getDebugLoc() : DebugLoc();
1465
1466   // Determine the sizes of each callee-save spill areas and record which frame
1467   // belongs to which callee-save spill areas.
1468   unsigned GPRCS1Size = 0, GPRCS2Size = 0, DPRCSSize = 0;
1469   int FramePtrSpillFI = 0;
1470
1471   // Allocate the vararg register save area. This is not counted in NumBytes.
1472   if (VARegSaveSize)
1473     emitSPUpdate(isARM, MBB, MBBI, dl, TII, -VARegSaveSize);
1474
1475   if (!AFI->hasStackFrame()) {
1476     if (NumBytes != 0)
1477       emitSPUpdate(isARM, MBB, MBBI, dl, TII, -NumBytes);
1478     return;
1479   }
1480
1481   for (unsigned i = 0, e = CSI.size(); i != e; ++i) {
1482     unsigned Reg = CSI[i].getReg();
1483     int FI = CSI[i].getFrameIdx();
1484     switch (Reg) {
1485     case ARM::R4:
1486     case ARM::R5:
1487     case ARM::R6:
1488     case ARM::R7:
1489     case ARM::LR:
1490       if (Reg == FramePtr)
1491         FramePtrSpillFI = FI;
1492       AFI->addGPRCalleeSavedArea1Frame(FI);
1493       GPRCS1Size += 4;
1494       break;
1495     case ARM::R8:
1496     case ARM::R9:
1497     case ARM::R10:
1498     case ARM::R11:
1499       if (Reg == FramePtr)
1500         FramePtrSpillFI = FI;
1501       if (STI.isTargetDarwin()) {
1502         AFI->addGPRCalleeSavedArea2Frame(FI);
1503         GPRCS2Size += 4;
1504       } else {
1505         AFI->addGPRCalleeSavedArea1Frame(FI);
1506         GPRCS1Size += 4;
1507       }
1508       break;
1509     default:
1510       AFI->addDPRCalleeSavedAreaFrame(FI);
1511       DPRCSSize += 8;
1512     }
1513   }
1514
1515   // Build the new SUBri to adjust SP for integer callee-save spill area 1.
1516   emitSPUpdate(isARM, MBB, MBBI, dl, TII, -GPRCS1Size);
1517   movePastCSLoadStoreOps(MBB, MBBI, ARM::STR, ARM::t2STRi12, 1, STI);
1518
1519   // Set FP to point to the stack slot that contains the previous FP.
1520   // For Darwin, FP is R7, which has now been stored in spill area 1.
1521   // Otherwise, if this is not Darwin, all the callee-saved registers go
1522   // into spill area 1, including the FP in R11.  In either case, it is
1523   // now safe to emit this assignment.
1524   if (STI.isTargetDarwin() || hasFP(MF)) {
1525     unsigned ADDriOpc = !AFI->isThumbFunction() ? ARM::ADDri : ARM::t2ADDri;
1526     MachineInstrBuilder MIB =
1527       BuildMI(MBB, MBBI, dl, TII.get(ADDriOpc), FramePtr)
1528       .addFrameIndex(FramePtrSpillFI).addImm(0);
1529     AddDefaultCC(AddDefaultPred(MIB));
1530   }
1531
1532   // Build the new SUBri to adjust SP for integer callee-save spill area 2.
1533   emitSPUpdate(isARM, MBB, MBBI, dl, TII, -GPRCS2Size);
1534
1535   // Build the new SUBri to adjust SP for FP callee-save spill area.
1536   movePastCSLoadStoreOps(MBB, MBBI, ARM::STR, ARM::t2STRi12, 2, STI);
1537   emitSPUpdate(isARM, MBB, MBBI, dl, TII, -DPRCSSize);
1538
1539   // Determine starting offsets of spill areas.
1540   unsigned DPRCSOffset  = NumBytes - (GPRCS1Size + GPRCS2Size + DPRCSSize);
1541   unsigned GPRCS2Offset = DPRCSOffset + DPRCSSize;
1542   unsigned GPRCS1Offset = GPRCS2Offset + GPRCS2Size;
1543   if (STI.isTargetDarwin() || hasFP(MF))
1544     AFI->setFramePtrSpillOffset(MFI->getObjectOffset(FramePtrSpillFI) +
1545                                 NumBytes);
1546   AFI->setGPRCalleeSavedArea1Offset(GPRCS1Offset);
1547   AFI->setGPRCalleeSavedArea2Offset(GPRCS2Offset);
1548   AFI->setDPRCalleeSavedAreaOffset(DPRCSOffset);
1549
1550   movePastCSLoadStoreOps(MBB, MBBI, ARM::VSTRD, 0, 3, STI);
1551   NumBytes = DPRCSOffset;
1552   if (NumBytes) {
1553     // Adjust SP after all the callee-save spills.
1554     emitSPUpdate(isARM, MBB, MBBI, dl, TII, -NumBytes);
1555   }
1556
1557   if (STI.isTargetELF() && hasFP(MF)) {
1558     MFI->setOffsetAdjustment(MFI->getOffsetAdjustment() -
1559                              AFI->getFramePtrSpillOffset());
1560   }
1561
1562   AFI->setGPRCalleeSavedArea1Size(GPRCS1Size);
1563   AFI->setGPRCalleeSavedArea2Size(GPRCS2Size);
1564   AFI->setDPRCalleeSavedAreaSize(DPRCSSize);
1565
1566   // If we need dynamic stack realignment, do it here.
1567   if (needsStackRealignment(MF)) {
1568     unsigned MaxAlign = MFI->getMaxAlignment();
1569     assert (!AFI->isThumb1OnlyFunction());
1570     if (!AFI->isThumbFunction()) {
1571       // Emit bic sp, sp, MaxAlign
1572       AddDefaultCC(AddDefaultPred(BuildMI(MBB, MBBI, dl,
1573                                           TII.get(ARM::BICri), ARM::SP)
1574                                   .addReg(ARM::SP, RegState::Kill)
1575                                   .addImm(MaxAlign-1)));
1576     } else {
1577       // We cannot use sp as source/dest register here, thus we're emitting the
1578       // following sequence:
1579       // mov r4, sp
1580       // bic r4, r4, MaxAlign
1581       // mov sp, r4
1582       // FIXME: It will be better just to find spare register here.
1583       BuildMI(MBB, MBBI, dl, TII.get(ARM::tMOVgpr2tgpr), ARM::R4)
1584         .addReg(ARM::SP, RegState::Kill);
1585       AddDefaultCC(AddDefaultPred(BuildMI(MBB, MBBI, dl,
1586                                           TII.get(ARM::t2BICri), ARM::R4)
1587                                   .addReg(ARM::R4, RegState::Kill)
1588                                   .addImm(MaxAlign-1)));
1589       BuildMI(MBB, MBBI, dl, TII.get(ARM::tMOVtgpr2gpr), ARM::SP)
1590         .addReg(ARM::R4, RegState::Kill);
1591     }
1592   }
1593 }
1594
1595 static bool isCalleeSavedRegister(unsigned Reg, const unsigned *CSRegs) {
1596   for (unsigned i = 0; CSRegs[i]; ++i)
1597     if (Reg == CSRegs[i])
1598       return true;
1599   return false;
1600 }
1601
1602 static bool isCSRestore(MachineInstr *MI,
1603                         const ARMBaseInstrInfo &TII,
1604                         const unsigned *CSRegs) {
1605   return ((MI->getOpcode() == (int)ARM::VLDRD ||
1606            MI->getOpcode() == (int)ARM::LDR ||
1607            MI->getOpcode() == (int)ARM::t2LDRi12) &&
1608           MI->getOperand(1).isFI() &&
1609           isCalleeSavedRegister(MI->getOperand(0).getReg(), CSRegs));
1610 }
1611
1612 void ARMBaseRegisterInfo::
1613 emitEpilogue(MachineFunction &MF, MachineBasicBlock &MBB) const {
1614   MachineBasicBlock::iterator MBBI = prior(MBB.end());
1615   assert(MBBI->getDesc().isReturn() &&
1616          "Can only insert epilog into returning blocks");
1617   unsigned RetOpcode = MBBI->getOpcode();
1618   DebugLoc dl = MBBI->getDebugLoc();
1619   MachineFrameInfo *MFI = MF.getFrameInfo();
1620   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1621   assert(!AFI->isThumb1OnlyFunction() &&
1622          "This emitEpilogue does not support Thumb1!");
1623   bool isARM = !AFI->isThumbFunction();
1624
1625   unsigned VARegSaveSize = AFI->getVarArgsRegSaveSize();
1626   int NumBytes = (int)MFI->getStackSize();
1627
1628   if (!AFI->hasStackFrame()) {
1629     if (NumBytes != 0)
1630       emitSPUpdate(isARM, MBB, MBBI, dl, TII, NumBytes);
1631   } else {
1632     // Unwind MBBI to point to first LDR / VLDRD.
1633     const unsigned *CSRegs = getCalleeSavedRegs();
1634     if (MBBI != MBB.begin()) {
1635       do
1636         --MBBI;
1637       while (MBBI != MBB.begin() && isCSRestore(MBBI, TII, CSRegs));
1638       if (!isCSRestore(MBBI, TII, CSRegs))
1639         ++MBBI;
1640     }
1641
1642     // Move SP to start of FP callee save spill area.
1643     NumBytes -= (AFI->getGPRCalleeSavedArea1Size() +
1644                  AFI->getGPRCalleeSavedArea2Size() +
1645                  AFI->getDPRCalleeSavedAreaSize());
1646
1647     // Darwin ABI requires FP to point to the stack slot that contains the
1648     // previous FP.
1649     bool HasFP = hasFP(MF);
1650     if ((STI.isTargetDarwin() && NumBytes) || HasFP) {
1651       NumBytes = AFI->getFramePtrSpillOffset() - NumBytes;
1652       // Reset SP based on frame pointer only if the stack frame extends beyond
1653       // frame pointer stack slot or target is ELF and the function has FP.
1654       if (HasFP ||
1655           AFI->getGPRCalleeSavedArea2Size() ||
1656           AFI->getDPRCalleeSavedAreaSize()  ||
1657           AFI->getDPRCalleeSavedAreaOffset()) {
1658         if (NumBytes) {
1659           if (isARM)
1660             emitARMRegPlusImmediate(MBB, MBBI, dl, ARM::SP, FramePtr, -NumBytes,
1661                                     ARMCC::AL, 0, TII);
1662           else
1663             emitT2RegPlusImmediate(MBB, MBBI, dl, ARM::SP, FramePtr, -NumBytes,
1664                                     ARMCC::AL, 0, TII);
1665         } else {
1666           // Thumb2 or ARM.
1667           if (isARM)
1668             BuildMI(MBB, MBBI, dl, TII.get(ARM::MOVr), ARM::SP)
1669               .addReg(FramePtr)
1670               .addImm((unsigned)ARMCC::AL).addReg(0).addReg(0);
1671           else
1672             BuildMI(MBB, MBBI, dl, TII.get(ARM::tMOVgpr2gpr), ARM::SP)
1673               .addReg(FramePtr);
1674         }
1675       }
1676     } else if (NumBytes)
1677       emitSPUpdate(isARM, MBB, MBBI, dl, TII, NumBytes);
1678
1679     // Move SP to start of integer callee save spill area 2.
1680     movePastCSLoadStoreOps(MBB, MBBI, ARM::VLDRD, 0, 3, STI);
1681     emitSPUpdate(isARM, MBB, MBBI, dl, TII, AFI->getDPRCalleeSavedAreaSize());
1682
1683     // Move SP to start of integer callee save spill area 1.
1684     movePastCSLoadStoreOps(MBB, MBBI, ARM::LDR, ARM::t2LDRi12, 2, STI);
1685     emitSPUpdate(isARM, MBB, MBBI, dl, TII, AFI->getGPRCalleeSavedArea2Size());
1686
1687     // Move SP to SP upon entry to the function.
1688     movePastCSLoadStoreOps(MBB, MBBI, ARM::LDR, ARM::t2LDRi12, 1, STI);
1689     emitSPUpdate(isARM, MBB, MBBI, dl, TII, AFI->getGPRCalleeSavedArea1Size());
1690   }
1691
1692   if (RetOpcode == ARM::TCRETURNdi || RetOpcode == ARM::TCRETURNdiND ||
1693       RetOpcode == ARM::TCRETURNri || RetOpcode == ARM::TCRETURNriND) {
1694     // Tail call return: adjust the stack pointer and jump to callee.
1695     MBBI = prior(MBB.end());
1696     MachineOperand &JumpTarget = MBBI->getOperand(0);
1697
1698     // Jump to label or value in register.
1699     if (RetOpcode == ARM::TCRETURNdi) {
1700       BuildMI(MBB, MBBI, dl,
1701             TII.get(STI.isThumb() ? ARM::TAILJMPdt : ARM::TAILJMPd)).
1702         addGlobalAddress(JumpTarget.getGlobal(), JumpTarget.getOffset(),
1703                          JumpTarget.getTargetFlags());
1704     } else if (RetOpcode == ARM::TCRETURNdiND) {
1705       BuildMI(MBB, MBBI, dl,
1706             TII.get(STI.isThumb() ? ARM::TAILJMPdNDt : ARM::TAILJMPdND)).
1707         addGlobalAddress(JumpTarget.getGlobal(), JumpTarget.getOffset(),
1708                          JumpTarget.getTargetFlags());
1709     } else if (RetOpcode == ARM::TCRETURNri) {
1710       BuildMI(MBB, MBBI, dl, TII.get(ARM::TAILJMPr)).
1711         addReg(JumpTarget.getReg(), RegState::Kill);
1712     } else if (RetOpcode == ARM::TCRETURNriND) {
1713       BuildMI(MBB, MBBI, dl, TII.get(ARM::TAILJMPrND)).
1714         addReg(JumpTarget.getReg(), RegState::Kill);
1715     }
1716
1717     MachineInstr *NewMI = prior(MBBI);
1718     for (unsigned i = 1, e = MBBI->getNumOperands(); i != e; ++i)
1719       NewMI->addOperand(MBBI->getOperand(i));
1720
1721     // Delete the pseudo instruction TCRETURN.
1722     MBB.erase(MBBI);
1723   }
1724
1725   if (VARegSaveSize)
1726     emitSPUpdate(isARM, MBB, MBBI, dl, TII, VARegSaveSize);
1727 }
1728
1729 #include "ARMGenRegisterInfo.inc"