lib/Target/ARM/ARMBaseRegisterInfo.cpp

   1 //===- ARMBaseRegisterInfo.cpp - ARM Register Information -------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the base ARM implementation of TargetRegisterInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "ARM.h"
  15 #include "ARMAddressingModes.h"
  16 #include "ARMBaseInstrInfo.h"
  17 #include "ARMBaseRegisterInfo.h"
  18 #include "ARMInstrInfo.h"
  19 #include "ARMMachineFunctionInfo.h"
  20 #include "ARMSubtarget.h"
  21 #include "llvm/Constants.h"
  22 #include "llvm/DerivedTypes.h"
  23 #include "llvm/Function.h"
  24 #include "llvm/LLVMContext.h"
  25 #include "llvm/CodeGen/MachineConstantPool.h"
  26 #include "llvm/CodeGen/MachineFrameInfo.h"
  27 #include "llvm/CodeGen/MachineFunction.h"
  28 #include "llvm/CodeGen/MachineInstrBuilder.h"
  29 #include "llvm/CodeGen/MachineLocation.h"
  30 #include "llvm/CodeGen/MachineRegisterInfo.h"
  31 #include "llvm/CodeGen/RegisterScavenging.h"
  32 #include "llvm/Support/Debug.h"
  33 #include "llvm/Support/ErrorHandling.h"
  34 #include "llvm/Support/raw_ostream.h"
  35 #include "llvm/Target/TargetFrameInfo.h"
  36 #include "llvm/Target/TargetMachine.h"
  37 #include "llvm/Target/TargetOptions.h"
  38 #include "llvm/ADT/BitVector.h"
  39 #include "llvm/ADT/SmallVector.h"
  40 #include "llvm/Support/CommandLine.h"
  41 using namespace llvm;
  42
  43 static cl::opt<bool>
  44 ScavengeFrameIndexVals("arm-virtual-frame-index-vals", cl::Hidden,
  45           cl::init(false),
  46           cl::desc("Resolve frame index values via scavenging in PEI"));
  47
  48 static cl::opt<bool>
  49 ReuseFrameIndexVals("arm-reuse-frame-index-vals", cl::Hidden, cl::init(false),
  50           cl::desc("Reuse repeated frame index values"));
  51
  52 static cl::opt<bool>
  53 ARMDynamicStackAlign("arm-dynamic-stack-alignment", cl::Hidden, cl::init(false),
  54           cl::desc("Dynamically re-align the stack as needed"));
  55
  56 unsigned ARMBaseRegisterInfo::getRegisterNumbering(unsigned RegEnum,
  57                                                    bool *isSPVFP) {
  58   if (isSPVFP)
  59     *isSPVFP = false;
  60
  61   using namespace ARM;
  62   switch (RegEnum) {
  63   default:
  64     llvm_unreachable("Unknown ARM register!");
  65   case R0:  case D0:  case Q0:  return 0;
  66   case R1:  case D1:  case Q1:  return 1;
  67   case R2:  case D2:  case Q2:  return 2;
  68   case R3:  case D3:  case Q3:  return 3;
  69   case R4:  case D4:  case Q4:  return 4;
  70   case R5:  case D5:  case Q5:  return 5;
  71   case R6:  case D6:  case Q6:  return 6;
  72   case R7:  case D7:  case Q7:  return 7;
  73   case R8:  case D8:  case Q8:  return 8;
  74   case R9:  case D9:  case Q9:  return 9;
  75   case R10: case D10: case Q10: return 10;
  76   case R11: case D11: case Q11: return 11;
  77   case R12: case D12: case Q12: return 12;
  78   case SP:  case D13: case Q13: return 13;
  79   case LR:  case D14: case Q14: return 14;
  80   case PC:  case D15: case Q15: return 15;
  81
  82   case D16: return 16;
  83   case D17: return 17;
  84   case D18: return 18;
  85   case D19: return 19;
  86   case D20: return 20;
  87   case D21: return 21;
  88   case D22: return 22;
  89   case D23: return 23;
  90   case D24: return 24;
  91   case D25: return 25;
  92   case D26: return 27;
  93   case D27: return 27;
  94   case D28: return 28;
  95   case D29: return 29;
  96   case D30: return 30;
  97   case D31: return 31;
  98
  99   case S0: case S1: case S2: case S3:
 100   case S4: case S5: case S6: case S7:
 101   case S8: case S9: case S10: case S11:
 102   case S12: case S13: case S14: case S15:
 103   case S16: case S17: case S18: case S19:
 104   case S20: case S21: case S22: case S23:
 105   case S24: case S25: case S26: case S27:
 106   case S28: case S29: case S30: case S31: {
 107     if (isSPVFP)
 108       *isSPVFP = true;
 109     switch (RegEnum) {
 110     default: return 0; // Avoid compile time warning.
 111     case S0: return 0;
 112     case S1: return 1;
 113     case S2: return 2;
 114     case S3: return 3;
 115     case S4: return 4;
 116     case S5: return 5;
 117     case S6: return 6;
 118     case S7: return 7;
 119     case S8: return 8;
 120     case S9: return 9;
 121     case S10: return 10;
 122     case S11: return 11;
 123     case S12: return 12;
 124     case S13: return 13;
 125     case S14: return 14;
 126     case S15: return 15;
 127     case S16: return 16;
 128     case S17: return 17;
 129     case S18: return 18;
 130     case S19: return 19;
 131     case S20: return 20;
 132     case S21: return 21;
 133     case S22: return 22;
 134     case S23: return 23;
 135     case S24: return 24;
 136     case S25: return 25;
 137     case S26: return 26;
 138     case S27: return 27;
 139     case S28: return 28;
 140     case S29: return 29;
 141     case S30: return 30;
 142     case S31: return 31;
 143     }
 144   }
 145   }
 146 }
 147
 148 ARMBaseRegisterInfo::ARMBaseRegisterInfo(const ARMBaseInstrInfo &tii,
 149                                          const ARMSubtarget &sti)
 150   : ARMGenRegisterInfo(ARM::ADJCALLSTACKDOWN, ARM::ADJCALLSTACKUP),
 151     TII(tii), STI(sti),
 152     FramePtr((STI.isTargetDarwin() || STI.isThumb()) ? ARM::R7 : ARM::R11) {
 153 }
 154
 155 const unsigned*
 156 ARMBaseRegisterInfo::getCalleeSavedRegs(const MachineFunction *MF) const {
 157   static const unsigned CalleeSavedRegs[] = {
 158     ARM::LR, ARM::R11, ARM::R10, ARM::R9, ARM::R8,
 159     ARM::R7, ARM::R6,  ARM::R5,  ARM::R4,
 160
 161     ARM::D15, ARM::D14, ARM::D13, ARM::D12,
 162     ARM::D11, ARM::D10, ARM::D9,  ARM::D8,
 163     0
 164   };
 165
 166   static const unsigned DarwinCalleeSavedRegs[] = {
 167     // Darwin ABI deviates from ARM standard ABI. R9 is not a callee-saved
 168     // register.
 169     ARM::LR,  ARM::R7,  ARM::R6, ARM::R5, ARM::R4,
 170     ARM::R11, ARM::R10, ARM::R8,
 171
 172     ARM::D15, ARM::D14, ARM::D13, ARM::D12,
 173     ARM::D11, ARM::D10, ARM::D9,  ARM::D8,
 174     0
 175   };
 176   return STI.isTargetDarwin() ? DarwinCalleeSavedRegs : CalleeSavedRegs;
 177 }
 178
 179 const TargetRegisterClass* const *
 180 ARMBaseRegisterInfo::getCalleeSavedRegClasses(const MachineFunction *MF) const {
 181   static const TargetRegisterClass * const CalleeSavedRegClasses[] = {
 182     &ARM::GPRRegClass, &ARM::GPRRegClass, &ARM::GPRRegClass,
 183     &ARM::GPRRegClass, &ARM::GPRRegClass, &ARM::GPRRegClass,
 184     &ARM::GPRRegClass, &ARM::GPRRegClass, &ARM::GPRRegClass,
 185
 186     &ARM::DPRRegClass, &ARM::DPRRegClass, &ARM::DPRRegClass, &ARM::DPRRegClass,
 187     &ARM::DPRRegClass, &ARM::DPRRegClass, &ARM::DPRRegClass, &ARM::DPRRegClass,
 188     0
 189   };
 190
 191   static const TargetRegisterClass * const ThumbCalleeSavedRegClasses[] = {
 192     &ARM::GPRRegClass, &ARM::GPRRegClass, &ARM::GPRRegClass,
 193     &ARM::GPRRegClass, &ARM::GPRRegClass, &ARM::tGPRRegClass,
 194     &ARM::tGPRRegClass,&ARM::tGPRRegClass,&ARM::tGPRRegClass,
 195
 196     &ARM::DPRRegClass, &ARM::DPRRegClass, &ARM::DPRRegClass, &ARM::DPRRegClass,
 197     &ARM::DPRRegClass, &ARM::DPRRegClass, &ARM::DPRRegClass, &ARM::DPRRegClass,
 198     0
 199   };
 200
 201   static const TargetRegisterClass * const DarwinCalleeSavedRegClasses[] = {
 202     &ARM::GPRRegClass, &ARM::GPRRegClass, &ARM::GPRRegClass,
 203     &ARM::GPRRegClass, &ARM::GPRRegClass, &ARM::GPRRegClass,
 204     &ARM::GPRRegClass, &ARM::GPRRegClass,
 205
 206     &ARM::DPRRegClass, &ARM::DPRRegClass, &ARM::DPRRegClass, &ARM::DPRRegClass,
 207     &ARM::DPRRegClass, &ARM::DPRRegClass, &ARM::DPRRegClass, &ARM::DPRRegClass,
 208     0
 209   };
 210
 211   static const TargetRegisterClass * const DarwinThumbCalleeSavedRegClasses[] ={
 212     &ARM::GPRRegClass,  &ARM::tGPRRegClass, &ARM::tGPRRegClass,
 213     &ARM::tGPRRegClass, &ARM::tGPRRegClass, &ARM::GPRRegClass,
 214     &ARM::GPRRegClass,  &ARM::GPRRegClass,
 215
 216     &ARM::DPRRegClass, &ARM::DPRRegClass, &ARM::DPRRegClass, &ARM::DPRRegClass,
 217     &ARM::DPRRegClass, &ARM::DPRRegClass, &ARM::DPRRegClass, &ARM::DPRRegClass,
 218     0
 219   };
 220
 221   if (STI.isThumb1Only()) {
 222     return STI.isTargetDarwin()
 223       ? DarwinThumbCalleeSavedRegClasses : ThumbCalleeSavedRegClasses;
 224   }
 225   return STI.isTargetDarwin()
 226     ? DarwinCalleeSavedRegClasses : CalleeSavedRegClasses;
 227 }
 228
 229 BitVector ARMBaseRegisterInfo::getReservedRegs(const MachineFunction &MF) const {
 230   // FIXME: avoid re-calculating this everytime.
 231   BitVector Reserved(getNumRegs());
 232   Reserved.set(ARM::SP);
 233   Reserved.set(ARM::PC);
 234   if (STI.isTargetDarwin() || hasFP(MF))
 235     Reserved.set(FramePtr);
 236   // Some targets reserve R9.
 237   if (STI.isR9Reserved())
 238     Reserved.set(ARM::R9);
 239   return Reserved;
 240 }
 241
 242 bool ARMBaseRegisterInfo::isReservedReg(const MachineFunction &MF,
 243                                         unsigned Reg) const {
 244   switch (Reg) {
 245   default: break;
 246   case ARM::SP:
 247   case ARM::PC:
 248     return true;
 249   case ARM::R7:
 250   case ARM::R11:
 251     if (FramePtr == Reg && (STI.isTargetDarwin() || hasFP(MF)))
 252       return true;
 253     break;
 254   case ARM::R9:
 255     return STI.isR9Reserved();
 256   }
 257
 258   return false;
 259 }
 260
 261 const TargetRegisterClass *
 262 ARMBaseRegisterInfo::getMatchingSuperRegClass(const TargetRegisterClass *A,
 263                                               const TargetRegisterClass *B,
 264                                               unsigned SubIdx) const {
 265   switch (SubIdx) {
 266   default: return 0;
 267   case 1:
 268   case 2:
 269   case 3:
 270   case 4:
 271     // S sub-registers.
 272     if (A->getSize() == 8) {
 273       if (A == &ARM::DPR_8RegClass)
 274         return A;
 275       return &ARM::DPR_VFP2RegClass;
 276     }
 277
 278     assert(A->getSize() == 16 && "Expecting a Q register class!");
 279     return &ARM::QPR_VFP2RegClass;
 280   case 5:
 281   case 6:
 282     // D sub-registers.
 283     return A;
 284   }
 285   return 0;
 286 }
 287
 288 const TargetRegisterClass *
 289 ARMBaseRegisterInfo::getPointerRegClass(unsigned Kind) const {
 290   return ARM::GPRRegisterClass;
 291 }
 292
 293 /// getAllocationOrder - Returns the register allocation order for a specified
 294 /// register class in the form of a pair of TargetRegisterClass iterators.
 295 std::pair<TargetRegisterClass::iterator,TargetRegisterClass::iterator>
 296 ARMBaseRegisterInfo::getAllocationOrder(const TargetRegisterClass *RC,
 297                                         unsigned HintType, unsigned HintReg,
 298                                         const MachineFunction &MF) const {
 299   // Alternative register allocation orders when favoring even / odd registers
 300   // of register pairs.
 301
 302   // No FP, R9 is available.
 303   static const unsigned GPREven1[] = {
 304     ARM::R0, ARM::R2, ARM::R4, ARM::R6, ARM::R8, ARM::R10,
 305     ARM::R1, ARM::R3, ARM::R12,ARM::LR, ARM::R5, ARM::R7,
 306     ARM::R9, ARM::R11
 307   };
 308   static const unsigned GPROdd1[] = {
 309     ARM::R1, ARM::R3, ARM::R5, ARM::R7, ARM::R9, ARM::R11,
 310     ARM::R0, ARM::R2, ARM::R12,ARM::LR, ARM::R4, ARM::R6,
 311     ARM::R8, ARM::R10
 312   };
 313
 314   // FP is R7, R9 is available.
 315   static const unsigned GPREven2[] = {
 316     ARM::R0, ARM::R2, ARM::R4,          ARM::R8, ARM::R10,
 317     ARM::R1, ARM::R3, ARM::R12,ARM::LR, ARM::R5, ARM::R6,
 318     ARM::R9, ARM::R11
 319   };
 320   static const unsigned GPROdd2[] = {
 321     ARM::R1, ARM::R3, ARM::R5,          ARM::R9, ARM::R11,
 322     ARM::R0, ARM::R2, ARM::R12,ARM::LR, ARM::R4, ARM::R6,
 323     ARM::R8, ARM::R10
 324   };
 325
 326   // FP is R11, R9 is available.
 327   static const unsigned GPREven3[] = {
 328     ARM::R0, ARM::R2, ARM::R4, ARM::R6, ARM::R8,
 329     ARM::R1, ARM::R3, ARM::R10,ARM::R12,ARM::LR, ARM::R5, ARM::R7,
 330     ARM::R9
 331   };
 332   static const unsigned GPROdd3[] = {
 333     ARM::R1, ARM::R3, ARM::R5, ARM::R6, ARM::R9,
 334     ARM::R0, ARM::R2, ARM::R10,ARM::R12,ARM::LR, ARM::R4, ARM::R7,
 335     ARM::R8
 336   };
 337
 338   // No FP, R9 is not available.
 339   static const unsigned GPREven4[] = {
 340     ARM::R0, ARM::R2, ARM::R4, ARM::R6,          ARM::R10,
 341     ARM::R1, ARM::R3, ARM::R12,ARM::LR, ARM::R5, ARM::R7, ARM::R8,
 342     ARM::R11
 343   };
 344   static const unsigned GPROdd4[] = {
 345     ARM::R1, ARM::R3, ARM::R5, ARM::R7,          ARM::R11,
 346     ARM::R0, ARM::R2, ARM::R12,ARM::LR, ARM::R4, ARM::R6, ARM::R8,
 347     ARM::R10
 348   };
 349
 350   // FP is R7, R9 is not available.
 351   static const unsigned GPREven5[] = {
 352     ARM::R0, ARM::R2, ARM::R4,                   ARM::R10,
 353     ARM::R1, ARM::R3, ARM::R12,ARM::LR, ARM::R5, ARM::R6, ARM::R8,
 354     ARM::R11
 355   };
 356   static const unsigned GPROdd5[] = {
 357     ARM::R1, ARM::R3, ARM::R5,                   ARM::R11,
 358     ARM::R0, ARM::R2, ARM::R12,ARM::LR, ARM::R4, ARM::R6, ARM::R8,
 359     ARM::R10
 360   };
 361
 362   // FP is R11, R9 is not available.
 363   static const unsigned GPREven6[] = {
 364     ARM::R0, ARM::R2, ARM::R4, ARM::R6,
 365     ARM::R1, ARM::R3, ARM::R10,ARM::R12,ARM::LR, ARM::R5, ARM::R7, ARM::R8
 366   };
 367   static const unsigned GPROdd6[] = {
 368     ARM::R1, ARM::R3, ARM::R5, ARM::R7,
 369     ARM::R0, ARM::R2, ARM::R10,ARM::R12,ARM::LR, ARM::R4, ARM::R6, ARM::R8
 370   };
 371
 372
 373   if (HintType == ARMRI::RegPairEven) {
 374     if (isPhysicalRegister(HintReg) && getRegisterPairEven(HintReg, MF) == 0)
 375       // It's no longer possible to fulfill this hint. Return the default
 376       // allocation order.
 377       return std::make_pair(RC->allocation_order_begin(MF),
 378                             RC->allocation_order_end(MF));
 379
 380     if (!STI.isTargetDarwin() && !hasFP(MF)) {
 381       if (!STI.isR9Reserved())
 382         return std::make_pair(GPREven1,
 383                               GPREven1 + (sizeof(GPREven1)/sizeof(unsigned)));
 384       else
 385         return std::make_pair(GPREven4,
 386                               GPREven4 + (sizeof(GPREven4)/sizeof(unsigned)));
 387     } else if (FramePtr == ARM::R7) {
 388       if (!STI.isR9Reserved())
 389         return std::make_pair(GPREven2,
 390                               GPREven2 + (sizeof(GPREven2)/sizeof(unsigned)));
 391       else
 392         return std::make_pair(GPREven5,
 393                               GPREven5 + (sizeof(GPREven5)/sizeof(unsigned)));
 394     } else { // FramePtr == ARM::R11
 395       if (!STI.isR9Reserved())
 396         return std::make_pair(GPREven3,
 397                               GPREven3 + (sizeof(GPREven3)/sizeof(unsigned)));
 398       else
 399         return std::make_pair(GPREven6,
 400                               GPREven6 + (sizeof(GPREven6)/sizeof(unsigned)));
 401     }
 402   } else if (HintType == ARMRI::RegPairOdd) {
 403     if (isPhysicalRegister(HintReg) && getRegisterPairOdd(HintReg, MF) == 0)
 404       // It's no longer possible to fulfill this hint. Return the default
 405       // allocation order.
 406       return std::make_pair(RC->allocation_order_begin(MF),
 407                             RC->allocation_order_end(MF));
 408
 409     if (!STI.isTargetDarwin() && !hasFP(MF)) {
 410       if (!STI.isR9Reserved())
 411         return std::make_pair(GPROdd1,
 412                               GPROdd1 + (sizeof(GPROdd1)/sizeof(unsigned)));
 413       else
 414         return std::make_pair(GPROdd4,
 415                               GPROdd4 + (sizeof(GPROdd4)/sizeof(unsigned)));
 416     } else if (FramePtr == ARM::R7) {
 417       if (!STI.isR9Reserved())
 418         return std::make_pair(GPROdd2,
 419                               GPROdd2 + (sizeof(GPROdd2)/sizeof(unsigned)));
 420       else
 421         return std::make_pair(GPROdd5,
 422                               GPROdd5 + (sizeof(GPROdd5)/sizeof(unsigned)));
 423     } else { // FramePtr == ARM::R11
 424       if (!STI.isR9Reserved())
 425         return std::make_pair(GPROdd3,
 426                               GPROdd3 + (sizeof(GPROdd3)/sizeof(unsigned)));
 427       else
 428         return std::make_pair(GPROdd6,
 429                               GPROdd6 + (sizeof(GPROdd6)/sizeof(unsigned)));
 430     }
 431   }
 432   return std::make_pair(RC->allocation_order_begin(MF),
 433                         RC->allocation_order_end(MF));
 434 }
 435
 436 /// ResolveRegAllocHint - Resolves the specified register allocation hint
 437 /// to a physical register. Returns the physical register if it is successful.
 438 unsigned
 439 ARMBaseRegisterInfo::ResolveRegAllocHint(unsigned Type, unsigned Reg,
 440                                          const MachineFunction &MF) const {
 441   if (Reg == 0 || !isPhysicalRegister(Reg))
 442     return 0;
 443   if (Type == 0)
 444     return Reg;
 445   else if (Type == (unsigned)ARMRI::RegPairOdd)
 446     // Odd register.
 447     return getRegisterPairOdd(Reg, MF);
 448   else if (Type == (unsigned)ARMRI::RegPairEven)
 449     // Even register.
 450     return getRegisterPairEven(Reg, MF);
 451   return 0;
 452 }
 453
 454 void
 455 ARMBaseRegisterInfo::UpdateRegAllocHint(unsigned Reg, unsigned NewReg,
 456                                         MachineFunction &MF) const {
 457   MachineRegisterInfo *MRI = &MF.getRegInfo();
 458   std::pair<unsigned, unsigned> Hint = MRI->getRegAllocationHint(Reg);
 459   if ((Hint.first == (unsigned)ARMRI::RegPairOdd ||
 460        Hint.first == (unsigned)ARMRI::RegPairEven) &&
 461       Hint.second && TargetRegisterInfo::isVirtualRegister(Hint.second)) {
 462     // If 'Reg' is one of the even / odd register pair and it's now changed
 463     // (e.g. coalesced) into a different register. The other register of the
 464     // pair allocation hint must be updated to reflect the relationship
 465     // change.
 466     unsigned OtherReg = Hint.second;
 467     Hint = MRI->getRegAllocationHint(OtherReg);
 468     if (Hint.second == Reg)
 469       // Make sure the pair has not already divorced.
 470       MRI->setRegAllocationHint(OtherReg, Hint.first, NewReg);
 471   }
 472 }
 473
 474 static unsigned calculateMaxStackAlignment(const MachineFrameInfo *FFI) {
 475   unsigned MaxAlign = 0;
 476
 477   for (int i = FFI->getObjectIndexBegin(),
 478          e = FFI->getObjectIndexEnd(); i != e; ++i) {
 479     if (FFI->isDeadObjectIndex(i))
 480       continue;
 481
 482     unsigned Align = FFI->getObjectAlignment(i);
 483     MaxAlign = std::max(MaxAlign, Align);
 484   }
 485
 486   return MaxAlign;
 487 }
 488
 489 /// hasFP - Return true if the specified function should have a dedicated frame
 490 /// pointer register.  This is true if the function has variable sized allocas
 491 /// or if frame pointer elimination is disabled.
 492 ///
 493 bool ARMBaseRegisterInfo::hasFP(const MachineFunction &MF) const {
 494   const MachineFrameInfo *MFI = MF.getFrameInfo();
 495   return (NoFramePointerElim ||
 496           needsStackRealignment(MF) ||
 497           MFI->hasVarSizedObjects() ||
 498           MFI->isFrameAddressTaken());
 499 }
 500
 501 bool ARMBaseRegisterInfo::
 502 needsStackRealignment(const MachineFunction &MF) const {
 503   // Only do this for ARM if explicitly enabled
 504   // FIXME: Once it's passing all the tests, enable by default
 505   if (!ARMDynamicStackAlign)
 506     return false;
 507
 508   const MachineFrameInfo *MFI = MF.getFrameInfo();
 509   const ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 510   unsigned StackAlign = MF.getTarget().getFrameInfo()->getStackAlignment();
 511   return (RealignStack &&
 512           !AFI->isThumb1OnlyFunction() &&
 513           (MFI->getMaxAlignment() > StackAlign) &&
 514           !MFI->hasVarSizedObjects());
 515
 516 }
 517
 518 bool ARMBaseRegisterInfo::cannotEliminateFrame(const MachineFunction &MF) const {
 519   const MachineFrameInfo *MFI = MF.getFrameInfo();
 520   if (NoFramePointerElim && MFI->hasCalls())
 521     return true;
 522   return MFI->hasVarSizedObjects() || MFI->isFrameAddressTaken();
 523 }
 524
 525 /// estimateStackSize - Estimate and return the size of the frame.
 526 static unsigned estimateStackSize(MachineFunction &MF, MachineFrameInfo *MFI) {
 527   const MachineFrameInfo *FFI = MF.getFrameInfo();
 528   int Offset = 0;
 529   for (int i = FFI->getObjectIndexBegin(); i != 0; ++i) {
 530     int FixedOff = -FFI->getObjectOffset(i);
 531     if (FixedOff > Offset) Offset = FixedOff;
 532   }
 533   for (unsigned i = 0, e = FFI->getObjectIndexEnd(); i != e; ++i) {
 534     if (FFI->isDeadObjectIndex(i))
 535       continue;
 536     Offset += FFI->getObjectSize(i);
 537     unsigned Align = FFI->getObjectAlignment(i);
 538     // Adjust to alignment boundary
 539     Offset = (Offset+Align-1)/Align*Align;
 540   }
 541   return (unsigned)Offset;
 542 }
 543
 544 /// estimateRSStackSizeLimit - Look at each instruction that references stack
 545 /// frames and return the stack size limit beyond which some of these
 546 /// instructions will require scratch register during their expansion later.
 547 unsigned
 548 ARMBaseRegisterInfo::estimateRSStackSizeLimit(MachineFunction &MF) const {
 549   unsigned Limit = (1 << 12) - 1;
 550   for (MachineFunction::iterator BB = MF.begin(),E = MF.end(); BB != E; ++BB) {
 551     for (MachineBasicBlock::iterator I = BB->begin(), E = BB->end();
 552          I != E; ++I) {
 553       for (unsigned i = 0, e = I->getNumOperands(); i != e; ++i) {
 554         if (!I->getOperand(i).isFI()) continue;
 555
 556         const TargetInstrDesc &Desc = TII.get(I->getOpcode());
 557         unsigned AddrMode = (Desc.TSFlags & ARMII::AddrModeMask);
 558         if (AddrMode == ARMII::AddrMode3 ||
 559             AddrMode == ARMII::AddrModeT2_i8)
 560           return (1 << 8) - 1;
 561
 562         if (AddrMode == ARMII::AddrMode5 ||
 563             AddrMode == ARMII::AddrModeT2_i8s4)
 564           Limit = std::min(Limit, ((1U << 8) - 1) * 4);
 565
 566         if (AddrMode == ARMII::AddrModeT2_i12 && hasFP(MF))
 567           // When the stack offset is negative, we will end up using
 568           // the i8 instructions instead.
 569           return (1 << 8) - 1;
 570         break; // At most one FI per instruction
 571       }
 572     }
 573   }
 574
 575   return Limit;
 576 }
 577
 578 void
 579 ARMBaseRegisterInfo::processFunctionBeforeCalleeSavedScan(MachineFunction &MF,
 580                                                           RegScavenger *RS) const {
 581   // This tells PEI to spill the FP as if it is any other callee-save register
 582   // to take advantage the eliminateFrameIndex machinery. This also ensures it
 583   // is spilled in the order specified by getCalleeSavedRegs() to make it easier
 584   // to combine multiple loads / stores.
 585   bool CanEliminateFrame = true;
 586   bool CS1Spilled = false;
 587   bool LRSpilled = false;
 588   unsigned NumGPRSpills = 0;
 589   SmallVector<unsigned, 4> UnspilledCS1GPRs;
 590   SmallVector<unsigned, 4> UnspilledCS2GPRs;
 591   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 592
 593   MachineFrameInfo *MFI = MF.getFrameInfo();
 594
 595   // Calculate and set max stack object alignment early, so we can decide
 596   // whether we will need stack realignment (and thus FP).
 597   if (ARMDynamicStackAlign) {
 598     unsigned MaxAlign = std::max(MFI->getMaxAlignment(),
 599                                  calculateMaxStackAlignment(MFI));
 600     MFI->setMaxAlignment(MaxAlign);
 601   }
 602
 603   // Don't spill FP if the frame can be eliminated. This is determined
 604   // by scanning the callee-save registers to see if any is used.
 605   const unsigned *CSRegs = getCalleeSavedRegs();
 606   const TargetRegisterClass* const *CSRegClasses = getCalleeSavedRegClasses();
 607   for (unsigned i = 0; CSRegs[i]; ++i) {
 608     unsigned Reg = CSRegs[i];
 609     bool Spilled = false;
 610     if (MF.getRegInfo().isPhysRegUsed(Reg)) {
 611       AFI->setCSRegisterIsSpilled(Reg);
 612       Spilled = true;
 613       CanEliminateFrame = false;
 614     } else {
 615       // Check alias registers too.
 616       for (const unsigned *Aliases = getAliasSet(Reg); *Aliases; ++Aliases) {
 617         if (MF.getRegInfo().isPhysRegUsed(*Aliases)) {
 618           Spilled = true;
 619           CanEliminateFrame = false;
 620         }
 621       }
 622     }
 623
 624     if (CSRegClasses[i] == ARM::GPRRegisterClass ||
 625         CSRegClasses[i] == ARM::tGPRRegisterClass) {
 626       if (Spilled) {
 627         NumGPRSpills++;
 628
 629         if (!STI.isTargetDarwin()) {
 630           if (Reg == ARM::LR)
 631             LRSpilled = true;
 632           CS1Spilled = true;
 633           continue;
 634         }
 635
 636         // Keep track if LR and any of R4, R5, R6, and R7 is spilled.
 637         switch (Reg) {
 638         case ARM::LR:
 639           LRSpilled = true;
 640           // Fallthrough
 641         case ARM::R4:
 642         case ARM::R5:
 643         case ARM::R6:
 644         case ARM::R7:
 645           CS1Spilled = true;
 646           break;
 647         default:
 648           break;
 649         }
 650       } else {
 651         if (!STI.isTargetDarwin()) {
 652           UnspilledCS1GPRs.push_back(Reg);
 653           continue;
 654         }
 655
 656         switch (Reg) {
 657         case ARM::R4:
 658         case ARM::R5:
 659         case ARM::R6:
 660         case ARM::R7:
 661         case ARM::LR:
 662           UnspilledCS1GPRs.push_back(Reg);
 663           break;
 664         default:
 665           UnspilledCS2GPRs.push_back(Reg);
 666           break;
 667         }
 668       }
 669     }
 670   }
 671
 672   bool ForceLRSpill = false;
 673   if (!LRSpilled && AFI->isThumb1OnlyFunction()) {
 674     unsigned FnSize = TII.GetFunctionSizeInBytes(MF);
 675     // Force LR to be spilled if the Thumb function size is > 2048. This enables
 676     // use of BL to implement far jump. If it turns out that it's not needed
 677     // then the branch fix up path will undo it.
 678     if (FnSize >= (1 << 11)) {
 679       CanEliminateFrame = false;
 680       ForceLRSpill = true;
 681     }
 682   }
 683
 684   bool ExtraCSSpill = false;
 685   if (!CanEliminateFrame || cannotEliminateFrame(MF)) {
 686     AFI->setHasStackFrame(true);
 687
 688     // If LR is not spilled, but at least one of R4, R5, R6, and R7 is spilled.
 689     // Spill LR as well so we can fold BX_RET to the registers restore (LDM).
 690     if (!LRSpilled && CS1Spilled) {
 691       MF.getRegInfo().setPhysRegUsed(ARM::LR);
 692       AFI->setCSRegisterIsSpilled(ARM::LR);
 693       NumGPRSpills++;
 694       UnspilledCS1GPRs.erase(std::find(UnspilledCS1GPRs.begin(),
 695                                     UnspilledCS1GPRs.end(), (unsigned)ARM::LR));
 696       ForceLRSpill = false;
 697       ExtraCSSpill = true;
 698     }
 699
 700     // Darwin ABI requires FP to point to the stack slot that contains the
 701     // previous FP.
 702     if (STI.isTargetDarwin() || hasFP(MF)) {
 703       MF.getRegInfo().setPhysRegUsed(FramePtr);
 704       NumGPRSpills++;
 705     }
 706
 707     // If stack and double are 8-byte aligned and we are spilling an odd number
 708     // of GPRs. Spill one extra callee save GPR so we won't have to pad between
 709     // the integer and double callee save areas.
 710     unsigned TargetAlign = MF.getTarget().getFrameInfo()->getStackAlignment();
 711     if (TargetAlign == 8 && (NumGPRSpills & 1)) {
 712       if (CS1Spilled && !UnspilledCS1GPRs.empty()) {
 713         for (unsigned i = 0, e = UnspilledCS1GPRs.size(); i != e; ++i) {
 714           unsigned Reg = UnspilledCS1GPRs[i];
 715           // Don't spill high register if the function is thumb1
 716           if (!AFI->isThumb1OnlyFunction() ||
 717               isARMLowRegister(Reg) || Reg == ARM::LR) {
 718             MF.getRegInfo().setPhysRegUsed(Reg);
 719             AFI->setCSRegisterIsSpilled(Reg);
 720             if (!isReservedReg(MF, Reg))
 721               ExtraCSSpill = true;
 722             break;
 723           }
 724         }
 725       } else if (!UnspilledCS2GPRs.empty() &&
 726                  !AFI->isThumb1OnlyFunction()) {
 727         unsigned Reg = UnspilledCS2GPRs.front();
 728         MF.getRegInfo().setPhysRegUsed(Reg);
 729         AFI->setCSRegisterIsSpilled(Reg);
 730         if (!isReservedReg(MF, Reg))
 731           ExtraCSSpill = true;
 732       }
 733     }
 734
 735     // Estimate if we might need to scavenge a register at some point in order
 736     // to materialize a stack offset. If so, either spill one additional
 737     // callee-saved register or reserve a special spill slot to facilitate
 738     // register scavenging. Thumb1 needs a spill slot for stack pointer
 739     // adjustments also, even when the frame itself is small.
 740     if (RS && !ExtraCSSpill) {
 741       MachineFrameInfo  *MFI = MF.getFrameInfo();
 742       // If any of the stack slot references may be out of range of an
 743       // immediate offset, make sure a register (or a spill slot) is
 744       // available for the register scavenger. Note that if we're indexing
 745       // off the frame pointer, the effective stack size is 4 bytes larger
 746       // since the FP points to the stack slot of the previous FP.
 747       if (estimateStackSize(MF, MFI) + (hasFP(MF) ? 4 : 0)
 748           >= estimateRSStackSizeLimit(MF)) {
 749         // If any non-reserved CS register isn't spilled, just spill one or two
 750         // extra. That should take care of it!
 751         unsigned NumExtras = TargetAlign / 4;
 752         SmallVector<unsigned, 2> Extras;
 753         while (NumExtras && !UnspilledCS1GPRs.empty()) {
 754           unsigned Reg = UnspilledCS1GPRs.back();
 755           UnspilledCS1GPRs.pop_back();
 756           if (!isReservedReg(MF, Reg)) {
 757             Extras.push_back(Reg);
 758             NumExtras--;
 759           }
 760         }
 761         // For non-Thumb1 functions, also check for hi-reg CS registers
 762         if (!AFI->isThumb1OnlyFunction()) {
 763           while (NumExtras && !UnspilledCS2GPRs.empty()) {
 764             unsigned Reg = UnspilledCS2GPRs.back();
 765             UnspilledCS2GPRs.pop_back();
 766             if (!isReservedReg(MF, Reg)) {
 767               Extras.push_back(Reg);
 768               NumExtras--;
 769             }
 770           }
 771         }
 772         if (Extras.size() && NumExtras == 0) {
 773           for (unsigned i = 0, e = Extras.size(); i != e; ++i) {
 774             MF.getRegInfo().setPhysRegUsed(Extras[i]);
 775             AFI->setCSRegisterIsSpilled(Extras[i]);
 776           }
 777         } else if (!AFI->isThumb1OnlyFunction()) {
 778           // note: Thumb1 functions spill to R12, not the stack.
 779           // Reserve a slot closest to SP or frame pointer.
 780           const TargetRegisterClass *RC = ARM::GPRRegisterClass;
 781           RS->setScavengingFrameIndex(MFI->CreateStackObject(RC->getSize(),
 782                                                            RC->getAlignment()));
 783         }
 784       }
 785     }
 786   }
 787
 788   if (ForceLRSpill) {
 789     MF.getRegInfo().setPhysRegUsed(ARM::LR);
 790     AFI->setCSRegisterIsSpilled(ARM::LR);
 791     AFI->setLRIsSpilledForFarJump(true);
 792   }
 793 }
 794
 795 unsigned ARMBaseRegisterInfo::getRARegister() const {
 796   return ARM::LR;
 797 }
 798
 799 unsigned ARMBaseRegisterInfo::getFrameRegister(MachineFunction &MF) const {
 800   if (STI.isTargetDarwin() || hasFP(MF))
 801     return FramePtr;
 802   return ARM::SP;
 803 }
 804
 805 unsigned ARMBaseRegisterInfo::getEHExceptionRegister() const {
 806   llvm_unreachable("What is the exception register");
 807   return 0;
 808 }
 809
 810 unsigned ARMBaseRegisterInfo::getEHHandlerRegister() const {
 811   llvm_unreachable("What is the exception handler register");
 812   return 0;
 813 }
 814
 815 int ARMBaseRegisterInfo::getDwarfRegNum(unsigned RegNum, bool isEH) const {
 816   return ARMGenRegisterInfo::getDwarfRegNumFull(RegNum, 0);
 817 }
 818
 819 unsigned ARMBaseRegisterInfo::getRegisterPairEven(unsigned Reg,
 820                                                const MachineFunction &MF) const {
 821   switch (Reg) {
 822   default: break;
 823   // Return 0 if either register of the pair is a special register.
 824   // So no R12, etc.
 825   case ARM::R1:
 826     return ARM::R0;
 827   case ARM::R3:
 828     return ARM::R2;
 829   case ARM::R5:
 830     return ARM::R4;
 831   case ARM::R7:
 832     return isReservedReg(MF, ARM::R7)  ? 0 : ARM::R6;
 833   case ARM::R9:
 834     return isReservedReg(MF, ARM::R9)  ? 0 :ARM::R8;
 835   case ARM::R11:
 836     return isReservedReg(MF, ARM::R11) ? 0 : ARM::R10;
 837
 838   case ARM::S1:
 839     return ARM::S0;
 840   case ARM::S3:
 841     return ARM::S2;
 842   case ARM::S5:
 843     return ARM::S4;
 844   case ARM::S7:
 845     return ARM::S6;
 846   case ARM::S9:
 847     return ARM::S8;
 848   case ARM::S11:
 849     return ARM::S10;
 850   case ARM::S13:
 851     return ARM::S12;
 852   case ARM::S15:
 853     return ARM::S14;
 854   case ARM::S17:
 855     return ARM::S16;
 856   case ARM::S19:
 857     return ARM::S18;
 858   case ARM::S21:
 859     return ARM::S20;
 860   case ARM::S23:
 861     return ARM::S22;
 862   case ARM::S25:
 863     return ARM::S24;
 864   case ARM::S27:
 865     return ARM::S26;
 866   case ARM::S29:
 867     return ARM::S28;
 868   case ARM::S31:
 869     return ARM::S30;
 870
 871   case ARM::D1:
 872     return ARM::D0;
 873   case ARM::D3:
 874     return ARM::D2;
 875   case ARM::D5:
 876     return ARM::D4;
 877   case ARM::D7:
 878     return ARM::D6;
 879   case ARM::D9:
 880     return ARM::D8;
 881   case ARM::D11:
 882     return ARM::D10;
 883   case ARM::D13:
 884     return ARM::D12;
 885   case ARM::D15:
 886     return ARM::D14;
 887   case ARM::D17:
 888     return ARM::D16;
 889   case ARM::D19:
 890     return ARM::D18;
 891   case ARM::D21:
 892     return ARM::D20;
 893   case ARM::D23:
 894     return ARM::D22;
 895   case ARM::D25:
 896     return ARM::D24;
 897   case ARM::D27:
 898     return ARM::D26;
 899   case ARM::D29:
 900     return ARM::D28;
 901   case ARM::D31:
 902     return ARM::D30;
 903   }
 904
 905   return 0;
 906 }
 907
 908 unsigned ARMBaseRegisterInfo::getRegisterPairOdd(unsigned Reg,
 909                                              const MachineFunction &MF) const {
 910   switch (Reg) {
 911   default: break;
 912   // Return 0 if either register of the pair is a special register.
 913   // So no R12, etc.
 914   case ARM::R0:
 915     return ARM::R1;
 916   case ARM::R2:
 917     return ARM::R3;
 918   case ARM::R4:
 919     return ARM::R5;
 920   case ARM::R6:
 921     return isReservedReg(MF, ARM::R7)  ? 0 : ARM::R7;
 922   case ARM::R8:
 923     return isReservedReg(MF, ARM::R9)  ? 0 :ARM::R9;
 924   case ARM::R10:
 925     return isReservedReg(MF, ARM::R11) ? 0 : ARM::R11;
 926
 927   case ARM::S0:
 928     return ARM::S1;
 929   case ARM::S2:
 930     return ARM::S3;
 931   case ARM::S4:
 932     return ARM::S5;
 933   case ARM::S6:
 934     return ARM::S7;
 935   case ARM::S8:
 936     return ARM::S9;
 937   case ARM::S10:
 938     return ARM::S11;
 939   case ARM::S12:
 940     return ARM::S13;
 941   case ARM::S14:
 942     return ARM::S15;
 943   case ARM::S16:
 944     return ARM::S17;
 945   case ARM::S18:
 946     return ARM::S19;
 947   case ARM::S20:
 948     return ARM::S21;
 949   case ARM::S22:
 950     return ARM::S23;
 951   case ARM::S24:
 952     return ARM::S25;
 953   case ARM::S26:
 954     return ARM::S27;
 955   case ARM::S28:
 956     return ARM::S29;
 957   case ARM::S30:
 958     return ARM::S31;
 959
 960   case ARM::D0:
 961     return ARM::D1;
 962   case ARM::D2:
 963     return ARM::D3;
 964   case ARM::D4:
 965     return ARM::D5;
 966   case ARM::D6:
 967     return ARM::D7;
 968   case ARM::D8:
 969     return ARM::D9;
 970   case ARM::D10:
 971     return ARM::D11;
 972   case ARM::D12:
 973     return ARM::D13;
 974   case ARM::D14:
 975     return ARM::D15;
 976   case ARM::D16:
 977     return ARM::D17;
 978   case ARM::D18:
 979     return ARM::D19;
 980   case ARM::D20:
 981     return ARM::D21;
 982   case ARM::D22:
 983     return ARM::D23;
 984   case ARM::D24:
 985     return ARM::D25;
 986   case ARM::D26:
 987     return ARM::D27;
 988   case ARM::D28:
 989     return ARM::D29;
 990   case ARM::D30:
 991     return ARM::D31;
 992   }
 993
 994   return 0;
 995 }
 996
 997 /// emitLoadConstPool - Emits a load from constpool to materialize the
 998 /// specified immediate.
 999 void ARMBaseRegisterInfo::
1000 emitLoadConstPool(MachineBasicBlock &MBB,
1001                   MachineBasicBlock::iterator &MBBI,
1002                   DebugLoc dl,
1003                   unsigned DestReg, unsigned SubIdx, int Val,
1004                   ARMCC::CondCodes Pred,
1005                   unsigned PredReg) const {
1006   MachineFunction &MF = *MBB.getParent();
1007   MachineConstantPool *ConstantPool = MF.getConstantPool();
1008   Constant *C =
1009         ConstantInt::get(Type::getInt32Ty(MF.getFunction()->getContext()), Val);
1010   unsigned Idx = ConstantPool->getConstantPoolIndex(C, 4);
1011
1012   BuildMI(MBB, MBBI, dl, TII.get(ARM::LDRcp))
1013     .addReg(DestReg, getDefRegState(true), SubIdx)
1014     .addConstantPoolIndex(Idx)
1015     .addReg(0).addImm(0).addImm(Pred).addReg(PredReg);
1016 }
1017
1018 bool ARMBaseRegisterInfo::
1019 requiresRegisterScavenging(const MachineFunction &MF) const {
1020   return true;
1021 }
1022
1023 bool ARMBaseRegisterInfo::
1024 requiresFrameIndexScavenging(const MachineFunction &MF) const {
1025   return ScavengeFrameIndexVals;
1026 }
1027
1028 // hasReservedCallFrame - Under normal circumstances, when a frame pointer is
1029 // not required, we reserve argument space for call sites in the function
1030 // immediately on entry to the current function. This eliminates the need for
1031 // add/sub sp brackets around call sites. Returns true if the call frame is
1032 // included as part of the stack frame.
1033 bool ARMBaseRegisterInfo::
1034 hasReservedCallFrame(MachineFunction &MF) const {
1035   const MachineFrameInfo *FFI = MF.getFrameInfo();
1036   unsigned CFSize = FFI->getMaxCallFrameSize();
1037   // It's not always a good idea to include the call frame as part of the
1038   // stack frame. ARM (especially Thumb) has small immediate offset to
1039   // address the stack frame. So a large call frame can cause poor codegen
1040   // and may even makes it impossible to scavenge a register.
1041   if (CFSize >= ((1 << 12) - 1) / 2)  // Half of imm12
1042     return false;
1043
1044   return !MF.getFrameInfo()->hasVarSizedObjects();
1045 }
1046
1047 static void
1048 emitSPUpdate(bool isARM,
1049              MachineBasicBlock &MBB, MachineBasicBlock::iterator &MBBI,
1050              DebugLoc dl, const ARMBaseInstrInfo &TII,
1051              int NumBytes,
1052              ARMCC::CondCodes Pred = ARMCC::AL, unsigned PredReg = 0) {
1053   if (isARM)
1054     emitARMRegPlusImmediate(MBB, MBBI, dl, ARM::SP, ARM::SP, NumBytes,
1055                             Pred, PredReg, TII);
1056   else
1057     emitT2RegPlusImmediate(MBB, MBBI, dl, ARM::SP, ARM::SP, NumBytes,
1058                            Pred, PredReg, TII);
1059 }
1060
1061
1062 void ARMBaseRegisterInfo::
1063 eliminateCallFramePseudoInstr(MachineFunction &MF, MachineBasicBlock &MBB,
1064                               MachineBasicBlock::iterator I) const {
1065   if (!hasReservedCallFrame(MF)) {
1066     // If we have alloca, convert as follows:
1067     // ADJCALLSTACKDOWN -> sub, sp, sp, amount
1068     // ADJCALLSTACKUP   -> add, sp, sp, amount
1069     MachineInstr *Old = I;
1070     DebugLoc dl = Old->getDebugLoc();
1071     unsigned Amount = Old->getOperand(0).getImm();
1072     if (Amount != 0) {
1073       // We need to keep the stack aligned properly.  To do this, we round the
1074       // amount of space needed for the outgoing arguments up to the next
1075       // alignment boundary.
1076       unsigned Align = MF.getTarget().getFrameInfo()->getStackAlignment();
1077       Amount = (Amount+Align-1)/Align*Align;
1078
1079       ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1080       assert(!AFI->isThumb1OnlyFunction() &&
1081              "This eliminateCallFramePseudoInstr does not suppor Thumb1!");
1082       bool isARM = !AFI->isThumbFunction();
1083
1084       // Replace the pseudo instruction with a new instruction...
1085       unsigned Opc = Old->getOpcode();
1086       ARMCC::CondCodes Pred = (ARMCC::CondCodes)Old->getOperand(1).getImm();
1087       // FIXME: Thumb2 version of ADJCALLSTACKUP and ADJCALLSTACKDOWN?
1088       if (Opc == ARM::ADJCALLSTACKDOWN || Opc == ARM::tADJCALLSTACKDOWN) {
1089         // Note: PredReg is operand 2 for ADJCALLSTACKDOWN.
1090         unsigned PredReg = Old->getOperand(2).getReg();
1091         emitSPUpdate(isARM, MBB, I, dl, TII, -Amount, Pred, PredReg);
1092       } else {
1093         // Note: PredReg is operand 3 for ADJCALLSTACKUP.
1094         unsigned PredReg = Old->getOperand(3).getReg();
1095         assert(Opc == ARM::ADJCALLSTACKUP || Opc == ARM::tADJCALLSTACKUP);
1096         emitSPUpdate(isARM, MBB, I, dl, TII, Amount, Pred, PredReg);
1097       }
1098     }
1099   }
1100   MBB.erase(I);
1101 }
1102
1103 /// findScratchRegister - Find a 'free' ARM register. If register scavenger
1104 /// is not being used, R12 is available. Otherwise, try for a call-clobbered
1105 /// register first and then a spilled callee-saved register if that fails.
1106 static
1107 unsigned findScratchRegister(RegScavenger *RS, const TargetRegisterClass *RC,
1108                              ARMFunctionInfo *AFI) {
1109   unsigned Reg = RS ? RS->FindUnusedReg(RC) : (unsigned) ARM::R12;
1110   assert(!AFI->isThumb1OnlyFunction());
1111   return Reg;
1112 }
1113
1114 unsigned
1115 ARMBaseRegisterInfo::eliminateFrameIndex(MachineBasicBlock::iterator II,
1116                                          int SPAdj, int *Value,
1117                                          RegScavenger *RS) const {
1118   unsigned i = 0;
1119   MachineInstr &MI = *II;
1120   MachineBasicBlock &MBB = *MI.getParent();
1121   MachineFunction &MF = *MBB.getParent();
1122   const MachineFrameInfo *MFI = MF.getFrameInfo();
1123   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1124   assert(!AFI->isThumb1OnlyFunction() &&
1125          "This eliminateFrameIndex does not support Thumb1!");
1126
1127   while (!MI.getOperand(i).isFI()) {
1128     ++i;
1129     assert(i < MI.getNumOperands() && "Instr doesn't have FrameIndex operand!");
1130   }
1131
1132   unsigned FrameReg = ARM::SP;
1133   int FrameIndex = MI.getOperand(i).getIndex();
1134   int Offset = MFI->getObjectOffset(FrameIndex) + MFI->getStackSize() + SPAdj;
1135
1136   // When doing dynamic stack realignment, all of these need to change(?)
1137   if (AFI->isGPRCalleeSavedArea1Frame(FrameIndex))
1138     Offset -= AFI->getGPRCalleeSavedArea1Offset();
1139   else if (AFI->isGPRCalleeSavedArea2Frame(FrameIndex))
1140     Offset -= AFI->getGPRCalleeSavedArea2Offset();
1141   else if (AFI->isDPRCalleeSavedAreaFrame(FrameIndex))
1142     Offset -= AFI->getDPRCalleeSavedAreaOffset();
1143   else if (needsStackRealignment(MF)) {
1144     // When dynamically realigning the stack, use the frame pointer for
1145     // parameters, and the stack pointer for locals.
1146     assert (hasFP(MF) && "dynamic stack realignment without a FP!");
1147     if (FrameIndex < 0) {
1148       FrameReg = getFrameRegister(MF);
1149       Offset -= AFI->getFramePtrSpillOffset();
1150       // When referencing from the frame pointer, stack pointer adjustments
1151       // don't matter.
1152       SPAdj = 0;
1153     }
1154   } else if (hasFP(MF) && AFI->hasStackFrame()) {
1155     assert(SPAdj == 0 && "Unexpected stack offset!");
1156     // Use frame pointer to reference fixed objects unless this is a
1157     // frameless function.
1158     FrameReg = getFrameRegister(MF);
1159     Offset -= AFI->getFramePtrSpillOffset();
1160   }
1161
1162   // modify MI as necessary to handle as much of 'Offset' as possible
1163   bool Done = false;
1164   if (!AFI->isThumbFunction())
1165     Done = rewriteARMFrameIndex(MI, i, FrameReg, Offset, TII);
1166   else {
1167     assert(AFI->isThumb2Function());
1168     Done = rewriteT2FrameIndex(MI, i, FrameReg, Offset, TII);
1169   }
1170   if (Done)
1171     return 0;
1172
1173   // If we get here, the immediate doesn't fit into the instruction.  We folded
1174   // as much as possible above, handle the rest, providing a register that is
1175   // SP+LargeImm.
1176   assert((Offset ||
1177           (MI.getDesc().TSFlags & ARMII::AddrModeMask) == ARMII::AddrMode4) &&
1178          "This code isn't needed if offset already handled!");
1179
1180   unsigned ScratchReg = 0;
1181   int PIdx = MI.findFirstPredOperandIdx();
1182   ARMCC::CondCodes Pred = (PIdx == -1)
1183     ? ARMCC::AL : (ARMCC::CondCodes)MI.getOperand(PIdx).getImm();
1184   unsigned PredReg = (PIdx == -1) ? 0 : MI.getOperand(PIdx+1).getReg();
1185   if (Offset == 0)
1186     // Must be addrmode4.
1187     MI.getOperand(i).ChangeToRegister(FrameReg, false, false, false);
1188   else {
1189     if (!ScavengeFrameIndexVals) {
1190       // Insert a set of r12 with the full address: r12 = sp + offset
1191       // If the offset we have is too large to fit into the instruction, we need
1192       // to form it with a series of ADDri's.  Do this by taking 8-bit chunks
1193       // out of 'Offset'.
1194       ScratchReg = findScratchRegister(RS, ARM::GPRRegisterClass, AFI);
1195       if (ScratchReg == 0)
1196         // No register is "free". Scavenge a register.
1197         ScratchReg = RS->scavengeRegister(ARM::GPRRegisterClass, II, SPAdj);
1198     } else {
1199       ScratchReg = MF.getRegInfo().createVirtualRegister(ARM::GPRRegisterClass);
1200       *Value = Offset;
1201     }
1202     if (!AFI->isThumbFunction())
1203       emitARMRegPlusImmediate(MBB, II, MI.getDebugLoc(), ScratchReg, FrameReg,
1204                               Offset, Pred, PredReg, TII);
1205     else {
1206       assert(AFI->isThumb2Function());
1207       emitT2RegPlusImmediate(MBB, II, MI.getDebugLoc(), ScratchReg, FrameReg,
1208                              Offset, Pred, PredReg, TII);
1209     }
1210     MI.getOperand(i).ChangeToRegister(ScratchReg, false, false, true);
1211     if (!ReuseFrameIndexVals || !ScavengeFrameIndexVals)
1212       ScratchReg = 0;
1213   }
1214   return ScratchReg;
1215 }
1216
1217 /// Move iterator pass the next bunch of callee save load / store ops for
1218 /// the particular spill area (1: integer area 1, 2: integer area 2,
1219 /// 3: fp area, 0: don't care).
1220 static void movePastCSLoadStoreOps(MachineBasicBlock &MBB,
1221                                    MachineBasicBlock::iterator &MBBI,
1222                                    int Opc1, int Opc2, unsigned Area,
1223                                    const ARMSubtarget &STI) {
1224   while (MBBI != MBB.end() &&
1225          ((MBBI->getOpcode() == Opc1) || (MBBI->getOpcode() == Opc2)) &&
1226          MBBI->getOperand(1).isFI()) {
1227     if (Area != 0) {
1228       bool Done = false;
1229       unsigned Category = 0;
1230       switch (MBBI->getOperand(0).getReg()) {
1231       case ARM::R4:  case ARM::R5:  case ARM::R6: case ARM::R7:
1232       case ARM::LR:
1233         Category = 1;
1234         break;
1235       case ARM::R8:  case ARM::R9:  case ARM::R10: case ARM::R11:
1236         Category = STI.isTargetDarwin() ? 2 : 1;
1237         break;
1238       case ARM::D8:  case ARM::D9:  case ARM::D10: case ARM::D11:
1239       case ARM::D12: case ARM::D13: case ARM::D14: case ARM::D15:
1240         Category = 3;
1241         break;
1242       default:
1243         Done = true;
1244         break;
1245       }
1246       if (Done || Category != Area)
1247         break;
1248     }
1249
1250     ++MBBI;
1251   }
1252 }
1253
1254 void ARMBaseRegisterInfo::
1255 emitPrologue(MachineFunction &MF) const {
1256   MachineBasicBlock &MBB = MF.front();
1257   MachineBasicBlock::iterator MBBI = MBB.begin();
1258   MachineFrameInfo  *MFI = MF.getFrameInfo();
1259   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1260   assert(!AFI->isThumb1OnlyFunction() &&
1261          "This emitPrologue does not suppor Thumb1!");
1262   bool isARM = !AFI->isThumbFunction();
1263   unsigned VARegSaveSize = AFI->getVarArgsRegSaveSize();
1264   unsigned NumBytes = MFI->getStackSize();
1265   const std::vector<CalleeSavedInfo> &CSI = MFI->getCalleeSavedInfo();
1266   DebugLoc dl = (MBBI != MBB.end() ?
1267                  MBBI->getDebugLoc() : DebugLoc::getUnknownLoc());
1268
1269   // Determine the sizes of each callee-save spill areas and record which frame
1270   // belongs to which callee-save spill areas.
1271   unsigned GPRCS1Size = 0, GPRCS2Size = 0, DPRCSSize = 0;
1272   int FramePtrSpillFI = 0;
1273
1274   // Allocate the vararg register save area. This is not counted in NumBytes.
1275   if (VARegSaveSize)
1276     emitSPUpdate(isARM, MBB, MBBI, dl, TII, -VARegSaveSize);
1277
1278   if (!AFI->hasStackFrame()) {
1279     if (NumBytes != 0)
1280       emitSPUpdate(isARM, MBB, MBBI, dl, TII, -NumBytes);
1281     return;
1282   }
1283
1284   for (unsigned i = 0, e = CSI.size(); i != e; ++i) {
1285     unsigned Reg = CSI[i].getReg();
1286     int FI = CSI[i].getFrameIdx();
1287     switch (Reg) {
1288     case ARM::R4:
1289     case ARM::R5:
1290     case ARM::R6:
1291     case ARM::R7:
1292     case ARM::LR:
1293       if (Reg == FramePtr)
1294         FramePtrSpillFI = FI;
1295       AFI->addGPRCalleeSavedArea1Frame(FI);
1296       GPRCS1Size += 4;
1297       break;
1298     case ARM::R8:
1299     case ARM::R9:
1300     case ARM::R10:
1301     case ARM::R11:
1302       if (Reg == FramePtr)
1303         FramePtrSpillFI = FI;
1304       if (STI.isTargetDarwin()) {
1305         AFI->addGPRCalleeSavedArea2Frame(FI);
1306         GPRCS2Size += 4;
1307       } else {
1308         AFI->addGPRCalleeSavedArea1Frame(FI);
1309         GPRCS1Size += 4;
1310       }
1311       break;
1312     default:
1313       AFI->addDPRCalleeSavedAreaFrame(FI);
1314       DPRCSSize += 8;
1315     }
1316   }
1317
1318   // Build the new SUBri to adjust SP for integer callee-save spill area 1.
1319   emitSPUpdate(isARM, MBB, MBBI, dl, TII, -GPRCS1Size);
1320   movePastCSLoadStoreOps(MBB, MBBI, ARM::STR, ARM::t2STRi12, 1, STI);
1321
1322   // Set FP to point to the stack slot that contains the previous FP.
1323   // For Darwin, FP is R7, which has now been stored in spill area 1.
1324   // Otherwise, if this is not Darwin, all the callee-saved registers go
1325   // into spill area 1, including the FP in R11.  In either case, it is
1326   // now safe to emit this assignment.
1327   if (STI.isTargetDarwin() || hasFP(MF)) {
1328     unsigned ADDriOpc = !AFI->isThumbFunction() ? ARM::ADDri : ARM::t2ADDri;
1329     MachineInstrBuilder MIB =
1330       BuildMI(MBB, MBBI, dl, TII.get(ADDriOpc), FramePtr)
1331       .addFrameIndex(FramePtrSpillFI).addImm(0);
1332     AddDefaultCC(AddDefaultPred(MIB));
1333   }
1334
1335   // Build the new SUBri to adjust SP for integer callee-save spill area 2.
1336   emitSPUpdate(isARM, MBB, MBBI, dl, TII, -GPRCS2Size);
1337
1338   // Build the new SUBri to adjust SP for FP callee-save spill area.
1339   movePastCSLoadStoreOps(MBB, MBBI, ARM::STR, ARM::t2STRi12, 2, STI);
1340   emitSPUpdate(isARM, MBB, MBBI, dl, TII, -DPRCSSize);
1341
1342   // Determine starting offsets of spill areas.
1343   unsigned DPRCSOffset  = NumBytes - (GPRCS1Size + GPRCS2Size + DPRCSSize);
1344   unsigned GPRCS2Offset = DPRCSOffset + DPRCSSize;
1345   unsigned GPRCS1Offset = GPRCS2Offset + GPRCS2Size;
1346   AFI->setFramePtrSpillOffset(MFI->getObjectOffset(FramePtrSpillFI) + NumBytes);
1347   AFI->setGPRCalleeSavedArea1Offset(GPRCS1Offset);
1348   AFI->setGPRCalleeSavedArea2Offset(GPRCS2Offset);
1349   AFI->setDPRCalleeSavedAreaOffset(DPRCSOffset);
1350
1351   NumBytes = DPRCSOffset;
1352   if (NumBytes) {
1353     // Insert it after all the callee-save spills.
1354     movePastCSLoadStoreOps(MBB, MBBI, ARM::FSTD, 0, 3, STI);
1355     emitSPUpdate(isARM, MBB, MBBI, dl, TII, -NumBytes);
1356   }
1357
1358   if (STI.isTargetELF() && hasFP(MF)) {
1359     MFI->setOffsetAdjustment(MFI->getOffsetAdjustment() -
1360                              AFI->getFramePtrSpillOffset());
1361   }
1362
1363   AFI->setGPRCalleeSavedArea1Size(GPRCS1Size);
1364   AFI->setGPRCalleeSavedArea2Size(GPRCS2Size);
1365   AFI->setDPRCalleeSavedAreaSize(DPRCSSize);
1366
1367   // If we need dynamic stack realignment, do it here.
1368   if (needsStackRealignment(MF)) {
1369     unsigned Opc;
1370     unsigned MaxAlign = MFI->getMaxAlignment();
1371     assert (!AFI->isThumb1OnlyFunction());
1372     Opc = AFI->isThumbFunction() ? ARM::t2BICri : ARM::BICri;
1373
1374     AddDefaultCC(AddDefaultPred(BuildMI(MBB, MBBI, dl, TII.get(Opc), ARM::SP)
1375                                   .addReg(ARM::SP, RegState::Kill)
1376                                   .addImm(MaxAlign-1)));
1377   }
1378 }
1379
1380 static bool isCalleeSavedRegister(unsigned Reg, const unsigned *CSRegs) {
1381   for (unsigned i = 0; CSRegs[i]; ++i)
1382     if (Reg == CSRegs[i])
1383       return true;
1384   return false;
1385 }
1386
1387 static bool isCSRestore(MachineInstr *MI,
1388                         const ARMBaseInstrInfo &TII,
1389                         const unsigned *CSRegs) {
1390   return ((MI->getOpcode() == (int)ARM::FLDD ||
1391            MI->getOpcode() == (int)ARM::LDR ||
1392            MI->getOpcode() == (int)ARM::t2LDRi12) &&
1393           MI->getOperand(1).isFI() &&
1394           isCalleeSavedRegister(MI->getOperand(0).getReg(), CSRegs));
1395 }
1396
1397 void ARMBaseRegisterInfo::
1398 emitEpilogue(MachineFunction &MF, MachineBasicBlock &MBB) const {
1399   MachineBasicBlock::iterator MBBI = prior(MBB.end());
1400   assert(MBBI->getDesc().isReturn() &&
1401          "Can only insert epilog into returning blocks");
1402   DebugLoc dl = MBBI->getDebugLoc();
1403   MachineFrameInfo *MFI = MF.getFrameInfo();
1404   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1405   assert(!AFI->isThumb1OnlyFunction() &&
1406          "This emitEpilogue does not suppor Thumb1!");
1407   bool isARM = !AFI->isThumbFunction();
1408
1409   unsigned VARegSaveSize = AFI->getVarArgsRegSaveSize();
1410   int NumBytes = (int)MFI->getStackSize();
1411
1412   if (!AFI->hasStackFrame()) {
1413     if (NumBytes != 0)
1414       emitSPUpdate(isARM, MBB, MBBI, dl, TII, NumBytes);
1415   } else {
1416     // Unwind MBBI to point to first LDR / FLDD.
1417     const unsigned *CSRegs = getCalleeSavedRegs();
1418     if (MBBI != MBB.begin()) {
1419       do
1420         --MBBI;
1421       while (MBBI != MBB.begin() && isCSRestore(MBBI, TII, CSRegs));
1422       if (!isCSRestore(MBBI, TII, CSRegs))
1423         ++MBBI;
1424     }
1425
1426     // Move SP to start of FP callee save spill area.
1427     NumBytes -= (AFI->getGPRCalleeSavedArea1Size() +
1428                  AFI->getGPRCalleeSavedArea2Size() +
1429                  AFI->getDPRCalleeSavedAreaSize());
1430
1431     // Darwin ABI requires FP to point to the stack slot that contains the
1432     // previous FP.
1433     bool HasFP = hasFP(MF);
1434     if ((STI.isTargetDarwin() && NumBytes) || HasFP) {
1435       NumBytes = AFI->getFramePtrSpillOffset() - NumBytes;
1436       // Reset SP based on frame pointer only if the stack frame extends beyond
1437       // frame pointer stack slot or target is ELF and the function has FP.
1438       if (HasFP ||
1439           AFI->getGPRCalleeSavedArea2Size() ||
1440           AFI->getDPRCalleeSavedAreaSize()  ||
1441           AFI->getDPRCalleeSavedAreaOffset()) {
1442         if (NumBytes) {
1443           if (isARM)
1444             emitARMRegPlusImmediate(MBB, MBBI, dl, ARM::SP, FramePtr, -NumBytes,
1445                                     ARMCC::AL, 0, TII);
1446           else
1447             emitT2RegPlusImmediate(MBB, MBBI, dl, ARM::SP, FramePtr, -NumBytes,
1448                                     ARMCC::AL, 0, TII);
1449         } else {
1450           // Thumb2 or ARM.
1451           if (isARM)
1452             BuildMI(MBB, MBBI, dl, TII.get(ARM::MOVr), ARM::SP)
1453               .addReg(FramePtr)
1454               .addImm((unsigned)ARMCC::AL).addReg(0).addReg(0);
1455           else
1456             BuildMI(MBB, MBBI, dl, TII.get(ARM::tMOVgpr2gpr), ARM::SP)
1457               .addReg(FramePtr);
1458         }
1459       }
1460     } else if (NumBytes)
1461       emitSPUpdate(isARM, MBB, MBBI, dl, TII, NumBytes);
1462
1463     // Move SP to start of integer callee save spill area 2.
1464     movePastCSLoadStoreOps(MBB, MBBI, ARM::FLDD, 0, 3, STI);
1465     emitSPUpdate(isARM, MBB, MBBI, dl, TII, AFI->getDPRCalleeSavedAreaSize());
1466
1467     // Move SP to start of integer callee save spill area 1.
1468     movePastCSLoadStoreOps(MBB, MBBI, ARM::LDR, ARM::t2LDRi12, 2, STI);
1469     emitSPUpdate(isARM, MBB, MBBI, dl, TII, AFI->getGPRCalleeSavedArea2Size());
1470
1471     // Move SP to SP upon entry to the function.
1472     movePastCSLoadStoreOps(MBB, MBBI, ARM::LDR, ARM::t2LDRi12, 1, STI);
1473     emitSPUpdate(isARM, MBB, MBBI, dl, TII, AFI->getGPRCalleeSavedArea1Size());
1474   }
1475
1476   if (VARegSaveSize)
1477     emitSPUpdate(isARM, MBB, MBBI, dl, TII, VARegSaveSize);
1478 }
1479
1480 #include "ARMGenRegisterInfo.inc"