lib/Target/ARM/ARMBaseInstrInfo.cpp

   1 //===-- ARMBaseInstrInfo.cpp - ARM Instruction Information ----------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the Base ARM implementation of the TargetInstrInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "ARM.h"
  15 #include "ARMBaseInstrInfo.h"
  16 #include "ARMBaseRegisterInfo.h"
  17 #include "ARMConstantPoolValue.h"
  18 #include "ARMFeatures.h"
  19 #include "ARMHazardRecognizer.h"
  20 #include "ARMMachineFunctionInfo.h"
  21 #include "MCTargetDesc/ARMAddressingModes.h"
  22 #include "llvm/ADT/STLExtras.h"
  23 #include "llvm/CodeGen/LiveVariables.h"
  24 #include "llvm/CodeGen/MachineConstantPool.h"
  25 #include "llvm/CodeGen/MachineFrameInfo.h"
  26 #include "llvm/CodeGen/MachineInstrBuilder.h"
  27 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  28 #include "llvm/CodeGen/MachineMemOperand.h"
  29 #include "llvm/CodeGen/MachineRegisterInfo.h"
  30 #include "llvm/CodeGen/SelectionDAGNodes.h"
  31 #include "llvm/IR/Constants.h"
  32 #include "llvm/IR/Function.h"
  33 #include "llvm/IR/GlobalValue.h"
  34 #include "llvm/MC/MCAsmInfo.h"
  35 #include "llvm/Support/BranchProbability.h"
  36 #include "llvm/Support/CommandLine.h"
  37 #include "llvm/Support/Debug.h"
  38 #include "llvm/Support/ErrorHandling.h"
  39
  40 #define GET_INSTRINFO_CTOR_DTOR
  41 #include "ARMGenInstrInfo.inc"
  42
  43 using namespace llvm;
  44
  45 static cl::opt<bool>
  46 EnableARM3Addr("enable-arm-3-addr-conv", cl::Hidden,
  47                cl::desc("Enable ARM 2-addr to 3-addr conv"));
  48
  49 static cl::opt<bool>
  50 WidenVMOVS("widen-vmovs", cl::Hidden, cl::init(true),
  51            cl::desc("Widen ARM vmovs to vmovd when possible"));
  52
  53 static cl::opt<unsigned>
  54 SwiftPartialUpdateClearance("swift-partial-update-clearance",
  55      cl::Hidden, cl::init(12),
  56      cl::desc("Clearance before partial register updates"));
  57
  58 /// ARM_MLxEntry - Record information about MLA / MLS instructions.
  59 struct ARM_MLxEntry {
  60   uint16_t MLxOpc;     // MLA / MLS opcode
  61   uint16_t MulOpc;     // Expanded multiplication opcode
  62   uint16_t AddSubOpc;  // Expanded add / sub opcode
  63   bool NegAcc;         // True if the acc is negated before the add / sub.
  64   bool HasLane;        // True if instruction has an extra "lane" operand.
  65 };
  66
  67 static const ARM_MLxEntry ARM_MLxTable[] = {
  68   // MLxOpc,          MulOpc,           AddSubOpc,       NegAcc, HasLane
  69   // fp scalar ops
  70   { ARM::VMLAS,       ARM::VMULS,       ARM::VADDS,      false,  false },
  71   { ARM::VMLSS,       ARM::VMULS,       ARM::VSUBS,      false,  false },
  72   { ARM::VMLAD,       ARM::VMULD,       ARM::VADDD,      false,  false },
  73   { ARM::VMLSD,       ARM::VMULD,       ARM::VSUBD,      false,  false },
  74   { ARM::VNMLAS,      ARM::VNMULS,      ARM::VSUBS,      true,   false },
  75   { ARM::VNMLSS,      ARM::VMULS,       ARM::VSUBS,      true,   false },
  76   { ARM::VNMLAD,      ARM::VNMULD,      ARM::VSUBD,      true,   false },
  77   { ARM::VNMLSD,      ARM::VMULD,       ARM::VSUBD,      true,   false },
  78
  79   // fp SIMD ops
  80   { ARM::VMLAfd,      ARM::VMULfd,      ARM::VADDfd,     false,  false },
  81   { ARM::VMLSfd,      ARM::VMULfd,      ARM::VSUBfd,     false,  false },
  82   { ARM::VMLAfq,      ARM::VMULfq,      ARM::VADDfq,     false,  false },
  83   { ARM::VMLSfq,      ARM::VMULfq,      ARM::VSUBfq,     false,  false },
  84   { ARM::VMLAslfd,    ARM::VMULslfd,    ARM::VADDfd,     false,  true  },
  85   { ARM::VMLSslfd,    ARM::VMULslfd,    ARM::VSUBfd,     false,  true  },
  86   { ARM::VMLAslfq,    ARM::VMULslfq,    ARM::VADDfq,     false,  true  },
  87   { ARM::VMLSslfq,    ARM::VMULslfq,    ARM::VSUBfq,     false,  true  },
  88 };
  89
  90 ARMBaseInstrInfo::ARMBaseInstrInfo(const ARMSubtarget& STI)
  91   : ARMGenInstrInfo(ARM::ADJCALLSTACKDOWN, ARM::ADJCALLSTACKUP),
  92     Subtarget(STI) {
  93   for (unsigned i = 0, e = array_lengthof(ARM_MLxTable); i != e; ++i) {
  94     if (!MLxEntryMap.insert(std::make_pair(ARM_MLxTable[i].MLxOpc, i)).second)
  95       assert(false && "Duplicated entries?");
  96     MLxHazardOpcodes.insert(ARM_MLxTable[i].AddSubOpc);
  97     MLxHazardOpcodes.insert(ARM_MLxTable[i].MulOpc);
  98   }
  99 }
 100
 101 // Use a ScoreboardHazardRecognizer for prepass ARM scheduling. TargetInstrImpl
 102 // currently defaults to no prepass hazard recognizer.
 103 ScheduleHazardRecognizer *ARMBaseInstrInfo::
 104 CreateTargetHazardRecognizer(const TargetMachine *TM,
 105                              const ScheduleDAG *DAG) const {
 106   if (usePreRAHazardRecognizer()) {
 107     const InstrItineraryData *II = TM->getInstrItineraryData();
 108     return new ScoreboardHazardRecognizer(II, DAG, "pre-RA-sched");
 109   }
 110   return TargetInstrInfo::CreateTargetHazardRecognizer(TM, DAG);
 111 }
 112
 113 ScheduleHazardRecognizer *ARMBaseInstrInfo::
 114 CreateTargetPostRAHazardRecognizer(const InstrItineraryData *II,
 115                                    const ScheduleDAG *DAG) const {
 116   if (Subtarget.isThumb2() || Subtarget.hasVFP2())
 117     return (ScheduleHazardRecognizer *)new ARMHazardRecognizer(II, DAG);
 118   return TargetInstrInfo::CreateTargetPostRAHazardRecognizer(II, DAG);
 119 }
 120
 121 MachineInstr *
 122 ARMBaseInstrInfo::convertToThreeAddress(MachineFunction::iterator &MFI,
 123                                         MachineBasicBlock::iterator &MBBI,
 124                                         LiveVariables *LV) const {
 125   // FIXME: Thumb2 support.
 126
 127   if (!EnableARM3Addr)
 128     return NULL;
 129
 130   MachineInstr *MI = MBBI;
 131   MachineFunction &MF = *MI->getParent()->getParent();
 132   uint64_t TSFlags = MI->getDesc().TSFlags;
 133   bool isPre = false;
 134   switch ((TSFlags & ARMII::IndexModeMask) >> ARMII::IndexModeShift) {
 135   default: return NULL;
 136   case ARMII::IndexModePre:
 137     isPre = true;
 138     break;
 139   case ARMII::IndexModePost:
 140     break;
 141   }
 142
 143   // Try splitting an indexed load/store to an un-indexed one plus an add/sub
 144   // operation.
 145   unsigned MemOpc = getUnindexedOpcode(MI->getOpcode());
 146   if (MemOpc == 0)
 147     return NULL;
 148
 149   MachineInstr *UpdateMI = NULL;
 150   MachineInstr *MemMI = NULL;
 151   unsigned AddrMode = (TSFlags & ARMII::AddrModeMask);
 152   const MCInstrDesc &MCID = MI->getDesc();
 153   unsigned NumOps = MCID.getNumOperands();
 154   bool isLoad = !MI->mayStore();
 155   const MachineOperand &WB = isLoad ? MI->getOperand(1) : MI->getOperand(0);
 156   const MachineOperand &Base = MI->getOperand(2);
 157   const MachineOperand &Offset = MI->getOperand(NumOps-3);
 158   unsigned WBReg = WB.getReg();
 159   unsigned BaseReg = Base.getReg();
 160   unsigned OffReg = Offset.getReg();
 161   unsigned OffImm = MI->getOperand(NumOps-2).getImm();
 162   ARMCC::CondCodes Pred = (ARMCC::CondCodes)MI->getOperand(NumOps-1).getImm();
 163   switch (AddrMode) {
 164   default: llvm_unreachable("Unknown indexed op!");
 165   case ARMII::AddrMode2: {
 166     bool isSub = ARM_AM::getAM2Op(OffImm) == ARM_AM::sub;
 167     unsigned Amt = ARM_AM::getAM2Offset(OffImm);
 168     if (OffReg == 0) {
 169       if (ARM_AM::getSOImmVal(Amt) == -1)
 170         // Can't encode it in a so_imm operand. This transformation will
 171         // add more than 1 instruction. Abandon!
 172         return NULL;
 173       UpdateMI = BuildMI(MF, MI->getDebugLoc(),
 174                          get(isSub ? ARM::SUBri : ARM::ADDri), WBReg)
 175         .addReg(BaseReg).addImm(Amt)
 176         .addImm(Pred).addReg(0).addReg(0);
 177     } else if (Amt != 0) {
 178       ARM_AM::ShiftOpc ShOpc = ARM_AM::getAM2ShiftOpc(OffImm);
 179       unsigned SOOpc = ARM_AM::getSORegOpc(ShOpc, Amt);
 180       UpdateMI = BuildMI(MF, MI->getDebugLoc(),
 181                          get(isSub ? ARM::SUBrsi : ARM::ADDrsi), WBReg)
 182         .addReg(BaseReg).addReg(OffReg).addReg(0).addImm(SOOpc)
 183         .addImm(Pred).addReg(0).addReg(0);
 184     } else
 185       UpdateMI = BuildMI(MF, MI->getDebugLoc(),
 186                          get(isSub ? ARM::SUBrr : ARM::ADDrr), WBReg)
 187         .addReg(BaseReg).addReg(OffReg)
 188         .addImm(Pred).addReg(0).addReg(0);
 189     break;
 190   }
 191   case ARMII::AddrMode3 : {
 192     bool isSub = ARM_AM::getAM3Op(OffImm) == ARM_AM::sub;
 193     unsigned Amt = ARM_AM::getAM3Offset(OffImm);
 194     if (OffReg == 0)
 195       // Immediate is 8-bits. It's guaranteed to fit in a so_imm operand.
 196       UpdateMI = BuildMI(MF, MI->getDebugLoc(),
 197                          get(isSub ? ARM::SUBri : ARM::ADDri), WBReg)
 198         .addReg(BaseReg).addImm(Amt)
 199         .addImm(Pred).addReg(0).addReg(0);
 200     else
 201       UpdateMI = BuildMI(MF, MI->getDebugLoc(),
 202                          get(isSub ? ARM::SUBrr : ARM::ADDrr), WBReg)
 203         .addReg(BaseReg).addReg(OffReg)
 204         .addImm(Pred).addReg(0).addReg(0);
 205     break;
 206   }
 207   }
 208
 209   std::vector<MachineInstr*> NewMIs;
 210   if (isPre) {
 211     if (isLoad)
 212       MemMI = BuildMI(MF, MI->getDebugLoc(),
 213                       get(MemOpc), MI->getOperand(0).getReg())
 214         .addReg(WBReg).addImm(0).addImm(Pred);
 215     else
 216       MemMI = BuildMI(MF, MI->getDebugLoc(),
 217                       get(MemOpc)).addReg(MI->getOperand(1).getReg())
 218         .addReg(WBReg).addReg(0).addImm(0).addImm(Pred);
 219     NewMIs.push_back(MemMI);
 220     NewMIs.push_back(UpdateMI);
 221   } else {
 222     if (isLoad)
 223       MemMI = BuildMI(MF, MI->getDebugLoc(),
 224                       get(MemOpc), MI->getOperand(0).getReg())
 225         .addReg(BaseReg).addImm(0).addImm(Pred);
 226     else
 227       MemMI = BuildMI(MF, MI->getDebugLoc(),
 228                       get(MemOpc)).addReg(MI->getOperand(1).getReg())
 229         .addReg(BaseReg).addReg(0).addImm(0).addImm(Pred);
 230     if (WB.isDead())
 231       UpdateMI->getOperand(0).setIsDead();
 232     NewMIs.push_back(UpdateMI);
 233     NewMIs.push_back(MemMI);
 234   }
 235
 236   // Transfer LiveVariables states, kill / dead info.
 237   if (LV) {
 238     for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
 239       MachineOperand &MO = MI->getOperand(i);
 240       if (MO.isReg() && TargetRegisterInfo::isVirtualRegister(MO.getReg())) {
 241         unsigned Reg = MO.getReg();
 242
 243         LiveVariables::VarInfo &VI = LV->getVarInfo(Reg);
 244         if (MO.isDef()) {
 245           MachineInstr *NewMI = (Reg == WBReg) ? UpdateMI : MemMI;
 246           if (MO.isDead())
 247             LV->addVirtualRegisterDead(Reg, NewMI);
 248         }
 249         if (MO.isUse() && MO.isKill()) {
 250           for (unsigned j = 0; j < 2; ++j) {
 251             // Look at the two new MI's in reverse order.
 252             MachineInstr *NewMI = NewMIs[j];
 253             if (!NewMI->readsRegister(Reg))
 254               continue;
 255             LV->addVirtualRegisterKilled(Reg, NewMI);
 256             if (VI.removeKill(MI))
 257               VI.Kills.push_back(NewMI);
 258             break;
 259           }
 260         }
 261       }
 262     }
 263   }
 264
 265   MFI->insert(MBBI, NewMIs[1]);
 266   MFI->insert(MBBI, NewMIs[0]);
 267   return NewMIs[0];
 268 }
 269
 270 // Branch analysis.
 271 bool
 272 ARMBaseInstrInfo::AnalyzeBranch(MachineBasicBlock &MBB,MachineBasicBlock *&TBB,
 273                                 MachineBasicBlock *&FBB,
 274                                 SmallVectorImpl<MachineOperand> &Cond,
 275                                 bool AllowModify) const {
 276   TBB = 0;
 277   FBB = 0;
 278
 279   MachineBasicBlock::iterator I = MBB.end();
 280   if (I == MBB.begin())
 281     return false; // Empty blocks are easy.
 282   --I;
 283
 284   // Walk backwards from the end of the basic block until the branch is
 285   // analyzed or we give up.
 286   while (isPredicated(I) || I->isTerminator() || I->isDebugValue()) {
 287
 288     // Flag to be raised on unanalyzeable instructions. This is useful in cases
 289     // where we want to clean up on the end of the basic block before we bail
 290     // out.
 291     bool CantAnalyze = false;
 292
 293     // Skip over DEBUG values and predicated nonterminators.
 294     while (I->isDebugValue() || !I->isTerminator()) {
 295       if (I == MBB.begin())
 296         return false;
 297       --I;
 298     }
 299
 300     if (isIndirectBranchOpcode(I->getOpcode()) ||
 301         isJumpTableBranchOpcode(I->getOpcode())) {
 302       // Indirect branches and jump tables can't be analyzed, but we still want
 303       // to clean up any instructions at the tail of the basic block.
 304       CantAnalyze = true;
 305     } else if (isUncondBranchOpcode(I->getOpcode())) {
 306       TBB = I->getOperand(0).getMBB();
 307     } else if (isCondBranchOpcode(I->getOpcode())) {
 308       // Bail out if we encounter multiple conditional branches.
 309       if (!Cond.empty())
 310         return true;
 311
 312       assert(!FBB && "FBB should have been null.");
 313       FBB = TBB;
 314       TBB = I->getOperand(0).getMBB();
 315       Cond.push_back(I->getOperand(1));
 316       Cond.push_back(I->getOperand(2));
 317     } else if (I->isReturn()) {
 318       // Returns can't be analyzed, but we should run cleanup.
 319       CantAnalyze = !isPredicated(I);
 320     } else {
 321       // We encountered other unrecognized terminator. Bail out immediately.
 322       return true;
 323     }
 324
 325     // Cleanup code - to be run for unpredicated unconditional branches and
 326     //                returns.
 327     if (!isPredicated(I) &&
 328           (isUncondBranchOpcode(I->getOpcode()) ||
 329            isIndirectBranchOpcode(I->getOpcode()) ||
 330            isJumpTableBranchOpcode(I->getOpcode()) ||
 331            I->isReturn())) {
 332       // Forget any previous condition branch information - it no longer applies.
 333       Cond.clear();
 334       FBB = 0;
 335
 336       // If we can modify the function, delete everything below this
 337       // unconditional branch.
 338       if (AllowModify) {
 339         MachineBasicBlock::iterator DI = llvm::next(I);
 340         while (DI != MBB.end()) {
 341           MachineInstr *InstToDelete = DI;
 342           ++DI;
 343           InstToDelete->eraseFromParent();
 344         }
 345       }
 346     }
 347
 348     if (CantAnalyze)
 349       return true;
 350
 351     if (I == MBB.begin())
 352       return false;
 353
 354     --I;
 355   }
 356
 357   // We made it past the terminators without bailing out - we must have
 358   // analyzed this branch successfully.
 359   return false;
 360 }
 361
 362
 363 unsigned ARMBaseInstrInfo::RemoveBranch(MachineBasicBlock &MBB) const {
 364   MachineBasicBlock::iterator I = MBB.end();
 365   if (I == MBB.begin()) return 0;
 366   --I;
 367   while (I->isDebugValue()) {
 368     if (I == MBB.begin())
 369       return 0;
 370     --I;
 371   }
 372   if (!isUncondBranchOpcode(I->getOpcode()) &&
 373       !isCondBranchOpcode(I->getOpcode()))
 374     return 0;
 375
 376   // Remove the branch.
 377   I->eraseFromParent();
 378
 379   I = MBB.end();
 380
 381   if (I == MBB.begin()) return 1;
 382   --I;
 383   if (!isCondBranchOpcode(I->getOpcode()))
 384     return 1;
 385
 386   // Remove the branch.
 387   I->eraseFromParent();
 388   return 2;
 389 }
 390
 391 unsigned
 392 ARMBaseInstrInfo::InsertBranch(MachineBasicBlock &MBB, MachineBasicBlock *TBB,
 393                                MachineBasicBlock *FBB,
 394                                const SmallVectorImpl<MachineOperand> &Cond,
 395                                DebugLoc DL) const {
 396   ARMFunctionInfo *AFI = MBB.getParent()->getInfo<ARMFunctionInfo>();
 397   int BOpc   = !AFI->isThumbFunction()
 398     ? ARM::B : (AFI->isThumb2Function() ? ARM::t2B : ARM::tB);
 399   int BccOpc = !AFI->isThumbFunction()
 400     ? ARM::Bcc : (AFI->isThumb2Function() ? ARM::t2Bcc : ARM::tBcc);
 401   bool isThumb = AFI->isThumbFunction() || AFI->isThumb2Function();
 402
 403   // Shouldn't be a fall through.
 404   assert(TBB && "InsertBranch must not be told to insert a fallthrough");
 405   assert((Cond.size() == 2 || Cond.size() == 0) &&
 406          "ARM branch conditions have two components!");
 407
 408   if (FBB == 0) {
 409     if (Cond.empty()) { // Unconditional branch?
 410       if (isThumb)
 411         BuildMI(&MBB, DL, get(BOpc)).addMBB(TBB).addImm(ARMCC::AL).addReg(0);
 412       else
 413         BuildMI(&MBB, DL, get(BOpc)).addMBB(TBB);
 414     } else
 415       BuildMI(&MBB, DL, get(BccOpc)).addMBB(TBB)
 416         .addImm(Cond[0].getImm()).addReg(Cond[1].getReg());
 417     return 1;
 418   }
 419
 420   // Two-way conditional branch.
 421   BuildMI(&MBB, DL, get(BccOpc)).addMBB(TBB)
 422     .addImm(Cond[0].getImm()).addReg(Cond[1].getReg());
 423   if (isThumb)
 424     BuildMI(&MBB, DL, get(BOpc)).addMBB(FBB).addImm(ARMCC::AL).addReg(0);
 425   else
 426     BuildMI(&MBB, DL, get(BOpc)).addMBB(FBB);
 427   return 2;
 428 }
 429
 430 bool ARMBaseInstrInfo::
 431 ReverseBranchCondition(SmallVectorImpl<MachineOperand> &Cond) const {
 432   ARMCC::CondCodes CC = (ARMCC::CondCodes)(int)Cond[0].getImm();
 433   Cond[0].setImm(ARMCC::getOppositeCondition(CC));
 434   return false;
 435 }
 436
 437 bool ARMBaseInstrInfo::isPredicated(const MachineInstr *MI) const {
 438   if (MI->isBundle()) {
 439     MachineBasicBlock::const_instr_iterator I = MI;
 440     MachineBasicBlock::const_instr_iterator E = MI->getParent()->instr_end();
 441     while (++I != E && I->isInsideBundle()) {
 442       int PIdx = I->findFirstPredOperandIdx();
 443       if (PIdx != -1 && I->getOperand(PIdx).getImm() != ARMCC::AL)
 444         return true;
 445     }
 446     return false;
 447   }
 448
 449   int PIdx = MI->findFirstPredOperandIdx();
 450   return PIdx != -1 && MI->getOperand(PIdx).getImm() != ARMCC::AL;
 451 }
 452
 453 bool ARMBaseInstrInfo::
 454 PredicateInstruction(MachineInstr *MI,
 455                      const SmallVectorImpl<MachineOperand> &Pred) const {
 456   unsigned Opc = MI->getOpcode();
 457   if (isUncondBranchOpcode(Opc)) {
 458     MI->setDesc(get(getMatchingCondBranchOpcode(Opc)));
 459     MachineInstrBuilder(*MI->getParent()->getParent(), MI)
 460       .addImm(Pred[0].getImm())
 461       .addReg(Pred[1].getReg());
 462     return true;
 463   }
 464
 465   int PIdx = MI->findFirstPredOperandIdx();
 466   if (PIdx != -1) {
 467     MachineOperand &PMO = MI->getOperand(PIdx);
 468     PMO.setImm(Pred[0].getImm());
 469     MI->getOperand(PIdx+1).setReg(Pred[1].getReg());
 470     return true;
 471   }
 472   return false;
 473 }
 474
 475 bool ARMBaseInstrInfo::
 476 SubsumesPredicate(const SmallVectorImpl<MachineOperand> &Pred1,
 477                   const SmallVectorImpl<MachineOperand> &Pred2) const {
 478   if (Pred1.size() > 2 || Pred2.size() > 2)
 479     return false;
 480
 481   ARMCC::CondCodes CC1 = (ARMCC::CondCodes)Pred1[0].getImm();
 482   ARMCC::CondCodes CC2 = (ARMCC::CondCodes)Pred2[0].getImm();
 483   if (CC1 == CC2)
 484     return true;
 485
 486   switch (CC1) {
 487   default:
 488     return false;
 489   case ARMCC::AL:
 490     return true;
 491   case ARMCC::HS:
 492     return CC2 == ARMCC::HI;
 493   case ARMCC::LS:
 494     return CC2 == ARMCC::LO || CC2 == ARMCC::EQ;
 495   case ARMCC::GE:
 496     return CC2 == ARMCC::GT;
 497   case ARMCC::LE:
 498     return CC2 == ARMCC::LT;
 499   }
 500 }
 501
 502 bool ARMBaseInstrInfo::DefinesPredicate(MachineInstr *MI,
 503                                     std::vector<MachineOperand> &Pred) const {
 504   bool Found = false;
 505   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
 506     const MachineOperand &MO = MI->getOperand(i);
 507     if ((MO.isRegMask() && MO.clobbersPhysReg(ARM::CPSR)) ||
 508         (MO.isReg() && MO.isDef() && MO.getReg() == ARM::CPSR)) {
 509       Pred.push_back(MO);
 510       Found = true;
 511     }
 512   }
 513
 514   return Found;
 515 }
 516
 517 /// isPredicable - Return true if the specified instruction can be predicated.
 518 /// By default, this returns true for every instruction with a
 519 /// PredicateOperand.
 520 bool ARMBaseInstrInfo::isPredicable(MachineInstr *MI) const {
 521   if (!MI->isPredicable())
 522     return false;
 523
 524   ARMFunctionInfo *AFI =
 525     MI->getParent()->getParent()->getInfo<ARMFunctionInfo>();
 526
 527   if (AFI->isThumb2Function()) {
 528     if (getSubtarget().restrictIT())
 529       return isV8EligibleForIT(MI);
 530   } else { // non-Thumb
 531     if ((MI->getDesc().TSFlags & ARMII::DomainMask) == ARMII::DomainNEON)
 532       return false;
 533   }
 534
 535   return true;
 536 }
 537
 538 /// FIXME: Works around a gcc miscompilation with -fstrict-aliasing.
 539 LLVM_ATTRIBUTE_NOINLINE
 540 static unsigned getNumJTEntries(const std::vector<MachineJumpTableEntry> &JT,
 541                                 unsigned JTI);
 542 static unsigned getNumJTEntries(const std::vector<MachineJumpTableEntry> &JT,
 543                                 unsigned JTI) {
 544   assert(JTI < JT.size());
 545   return JT[JTI].MBBs.size();
 546 }
 547
 548 /// GetInstSize - Return the size of the specified MachineInstr.
 549 ///
 550 unsigned ARMBaseInstrInfo::GetInstSizeInBytes(const MachineInstr *MI) const {
 551   const MachineBasicBlock &MBB = *MI->getParent();
 552   const MachineFunction *MF = MBB.getParent();
 553   const MCAsmInfo *MAI = MF->getTarget().getMCAsmInfo();
 554
 555   const MCInstrDesc &MCID = MI->getDesc();
 556   if (MCID.getSize())
 557     return MCID.getSize();
 558
 559   // If this machine instr is an inline asm, measure it.
 560   if (MI->getOpcode() == ARM::INLINEASM)
 561     return getInlineAsmLength(MI->getOperand(0).getSymbolName(), *MAI);
 562   if (MI->isLabel())
 563     return 0;
 564   unsigned Opc = MI->getOpcode();
 565   switch (Opc) {
 566   case TargetOpcode::IMPLICIT_DEF:
 567   case TargetOpcode::KILL:
 568   case TargetOpcode::PROLOG_LABEL:
 569   case TargetOpcode::EH_LABEL:
 570   case TargetOpcode::DBG_VALUE:
 571     return 0;
 572   case TargetOpcode::BUNDLE:
 573     return getInstBundleLength(MI);
 574   case ARM::MOVi16_ga_pcrel:
 575   case ARM::MOVTi16_ga_pcrel:
 576   case ARM::t2MOVi16_ga_pcrel:
 577   case ARM::t2MOVTi16_ga_pcrel:
 578     return 4;
 579   case ARM::MOVi32imm:
 580   case ARM::t2MOVi32imm:
 581     return 8;
 582   case ARM::CONSTPOOL_ENTRY:
 583     // If this machine instr is a constant pool entry, its size is recorded as
 584     // operand #2.
 585     return MI->getOperand(2).getImm();
 586   case ARM::Int_eh_sjlj_longjmp:
 587     return 16;
 588   case ARM::tInt_eh_sjlj_longjmp:
 589     return 10;
 590   case ARM::Int_eh_sjlj_setjmp:
 591   case ARM::Int_eh_sjlj_setjmp_nofp:
 592     return 20;
 593   case ARM::tInt_eh_sjlj_setjmp:
 594   case ARM::t2Int_eh_sjlj_setjmp:
 595   case ARM::t2Int_eh_sjlj_setjmp_nofp:
 596     return 12;
 597   case ARM::BR_JTr:
 598   case ARM::BR_JTm:
 599   case ARM::BR_JTadd:
 600   case ARM::tBR_JTr:
 601   case ARM::t2BR_JT:
 602   case ARM::t2TBB_JT:
 603   case ARM::t2TBH_JT: {
 604     // These are jumptable branches, i.e. a branch followed by an inlined
 605     // jumptable. The size is 4 + 4 * number of entries. For TBB, each
 606     // entry is one byte; TBH two byte each.
 607     unsigned EntrySize = (Opc == ARM::t2TBB_JT)
 608       ? 1 : ((Opc == ARM::t2TBH_JT) ? 2 : 4);
 609     unsigned NumOps = MCID.getNumOperands();
 610     MachineOperand JTOP =
 611       MI->getOperand(NumOps - (MI->isPredicable() ? 3 : 2));
 612     unsigned JTI = JTOP.getIndex();
 613     const MachineJumpTableInfo *MJTI = MF->getJumpTableInfo();
 614     assert(MJTI != 0);
 615     const std::vector<MachineJumpTableEntry> &JT = MJTI->getJumpTables();
 616     assert(JTI < JT.size());
 617     // Thumb instructions are 2 byte aligned, but JT entries are 4 byte
 618     // 4 aligned. The assembler / linker may add 2 byte padding just before
 619     // the JT entries.  The size does not include this padding; the
 620     // constant islands pass does separate bookkeeping for it.
 621     // FIXME: If we know the size of the function is less than (1 << 16) *2
 622     // bytes, we can use 16-bit entries instead. Then there won't be an
 623     // alignment issue.
 624     unsigned InstSize = (Opc == ARM::tBR_JTr || Opc == ARM::t2BR_JT) ? 2 : 4;
 625     unsigned NumEntries = getNumJTEntries(JT, JTI);
 626     if (Opc == ARM::t2TBB_JT && (NumEntries & 1))
 627       // Make sure the instruction that follows TBB is 2-byte aligned.
 628       // FIXME: Constant island pass should insert an "ALIGN" instruction
 629       // instead.
 630       ++NumEntries;
 631     return NumEntries * EntrySize + InstSize;
 632   }
 633   default:
 634     // Otherwise, pseudo-instruction sizes are zero.
 635     return 0;
 636   }
 637 }
 638
 639 unsigned ARMBaseInstrInfo::getInstBundleLength(const MachineInstr *MI) const {
 640   unsigned Size = 0;
 641   MachineBasicBlock::const_instr_iterator I = MI;
 642   MachineBasicBlock::const_instr_iterator E = MI->getParent()->instr_end();
 643   while (++I != E && I->isInsideBundle()) {
 644     assert(!I->isBundle() && "No nested bundle!");
 645     Size += GetInstSizeInBytes(&*I);
 646   }
 647   return Size;
 648 }
 649
 650 void ARMBaseInstrInfo::copyPhysReg(MachineBasicBlock &MBB,
 651                                    MachineBasicBlock::iterator I, DebugLoc DL,
 652                                    unsigned DestReg, unsigned SrcReg,
 653                                    bool KillSrc) const {
 654   bool GPRDest = ARM::GPRRegClass.contains(DestReg);
 655   bool GPRSrc = ARM::GPRRegClass.contains(SrcReg);
 656
 657   if (GPRDest && GPRSrc) {
 658     AddDefaultCC(AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::MOVr), DestReg)
 659                                     .addReg(SrcReg, getKillRegState(KillSrc))));
 660     return;
 661   }
 662
 663   bool SPRDest = ARM::SPRRegClass.contains(DestReg);
 664   bool SPRSrc = ARM::SPRRegClass.contains(SrcReg);
 665
 666   unsigned Opc = 0;
 667   if (SPRDest && SPRSrc)
 668     Opc = ARM::VMOVS;
 669   else if (GPRDest && SPRSrc)
 670     Opc = ARM::VMOVRS;
 671   else if (SPRDest && GPRSrc)
 672     Opc = ARM::VMOVSR;
 673   else if (ARM::DPRRegClass.contains(DestReg, SrcReg))
 674     Opc = ARM::VMOVD;
 675   else if (ARM::QPRRegClass.contains(DestReg, SrcReg))
 676     Opc = ARM::VORRq;
 677
 678   if (Opc) {
 679     MachineInstrBuilder MIB = BuildMI(MBB, I, DL, get(Opc), DestReg);
 680     MIB.addReg(SrcReg, getKillRegState(KillSrc));
 681     if (Opc == ARM::VORRq)
 682       MIB.addReg(SrcReg, getKillRegState(KillSrc));
 683     AddDefaultPred(MIB);
 684     return;
 685   }
 686
 687   // Handle register classes that require multiple instructions.
 688   unsigned BeginIdx = 0;
 689   unsigned SubRegs = 0;
 690   int Spacing = 1;
 691
 692   // Use VORRq when possible.
 693   if (ARM::QQPRRegClass.contains(DestReg, SrcReg)) {
 694     Opc = ARM::VORRq;
 695     BeginIdx = ARM::qsub_0;
 696     SubRegs = 2;
 697   } else if (ARM::QQQQPRRegClass.contains(DestReg, SrcReg)) {
 698     Opc = ARM::VORRq;
 699     BeginIdx = ARM::qsub_0;
 700     SubRegs = 4;
 701   // Fall back to VMOVD.
 702   } else if (ARM::DPairRegClass.contains(DestReg, SrcReg)) {
 703     Opc = ARM::VMOVD;
 704     BeginIdx = ARM::dsub_0;
 705     SubRegs = 2;
 706   } else if (ARM::DTripleRegClass.contains(DestReg, SrcReg)) {
 707     Opc = ARM::VMOVD;
 708     BeginIdx = ARM::dsub_0;
 709     SubRegs = 3;
 710   } else if (ARM::DQuadRegClass.contains(DestReg, SrcReg)) {
 711     Opc = ARM::VMOVD;
 712     BeginIdx = ARM::dsub_0;
 713     SubRegs = 4;
 714   } else if (ARM::GPRPairRegClass.contains(DestReg, SrcReg)) {
 715     Opc = Subtarget.isThumb2() ? ARM::tMOVr : ARM::MOVr;
 716     BeginIdx = ARM::gsub_0;
 717     SubRegs = 2;
 718   } else if (ARM::DPairSpcRegClass.contains(DestReg, SrcReg)) {
 719     Opc = ARM::VMOVD;
 720     BeginIdx = ARM::dsub_0;
 721     SubRegs = 2;
 722     Spacing = 2;
 723   } else if (ARM::DTripleSpcRegClass.contains(DestReg, SrcReg)) {
 724     Opc = ARM::VMOVD;
 725     BeginIdx = ARM::dsub_0;
 726     SubRegs = 3;
 727     Spacing = 2;
 728   } else if (ARM::DQuadSpcRegClass.contains(DestReg, SrcReg)) {
 729     Opc = ARM::VMOVD;
 730     BeginIdx = ARM::dsub_0;
 731     SubRegs = 4;
 732     Spacing = 2;
 733   }
 734
 735   assert(Opc && "Impossible reg-to-reg copy");
 736
 737   const TargetRegisterInfo *TRI = &getRegisterInfo();
 738   MachineInstrBuilder Mov;
 739
 740   // Copy register tuples backward when the first Dest reg overlaps with SrcReg.
 741   if (TRI->regsOverlap(SrcReg, TRI->getSubReg(DestReg, BeginIdx))) {
 742     BeginIdx = BeginIdx + ((SubRegs - 1) * Spacing);
 743     Spacing = -Spacing;
 744   }
 745 #ifndef NDEBUG
 746   SmallSet<unsigned, 4> DstRegs;
 747 #endif
 748   for (unsigned i = 0; i != SubRegs; ++i) {
 749     unsigned Dst = TRI->getSubReg(DestReg, BeginIdx + i * Spacing);
 750     unsigned Src = TRI->getSubReg(SrcReg, BeginIdx + i * Spacing);
 751     assert(Dst && Src && "Bad sub-register");
 752 #ifndef NDEBUG
 753     assert(!DstRegs.count(Src) && "destructive vector copy");
 754     DstRegs.insert(Dst);
 755 #endif
 756     Mov = BuildMI(MBB, I, I->getDebugLoc(), get(Opc), Dst).addReg(Src);
 757     // VORR takes two source operands.
 758     if (Opc == ARM::VORRq)
 759       Mov.addReg(Src);
 760     Mov = AddDefaultPred(Mov);
 761     // MOVr can set CC.
 762     if (Opc == ARM::MOVr)
 763       Mov = AddDefaultCC(Mov);
 764   }
 765   // Add implicit super-register defs and kills to the last instruction.
 766   Mov->addRegisterDefined(DestReg, TRI);
 767   if (KillSrc)
 768     Mov->addRegisterKilled(SrcReg, TRI);
 769 }
 770
 771 const MachineInstrBuilder &
 772 ARMBaseInstrInfo::AddDReg(MachineInstrBuilder &MIB, unsigned Reg,
 773                           unsigned SubIdx, unsigned State,
 774                           const TargetRegisterInfo *TRI) const {
 775   if (!SubIdx)
 776     return MIB.addReg(Reg, State);
 777
 778   if (TargetRegisterInfo::isPhysicalRegister(Reg))
 779     return MIB.addReg(TRI->getSubReg(Reg, SubIdx), State);
 780   return MIB.addReg(Reg, State, SubIdx);
 781 }
 782
 783 void ARMBaseInstrInfo::
 784 storeRegToStackSlot(MachineBasicBlock &MBB, MachineBasicBlock::iterator I,
 785                     unsigned SrcReg, bool isKill, int FI,
 786                     const TargetRegisterClass *RC,
 787                     const TargetRegisterInfo *TRI) const {
 788   DebugLoc DL;
 789   if (I != MBB.end()) DL = I->getDebugLoc();
 790   MachineFunction &MF = *MBB.getParent();
 791   MachineFrameInfo &MFI = *MF.getFrameInfo();
 792   unsigned Align = MFI.getObjectAlignment(FI);
 793
 794   MachineMemOperand *MMO =
 795     MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(FI),
 796                             MachineMemOperand::MOStore,
 797                             MFI.getObjectSize(FI),
 798                             Align);
 799
 800   switch (RC->getSize()) {
 801     case 4:
 802       if (ARM::GPRRegClass.hasSubClassEq(RC)) {
 803         AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::STRi12))
 804                    .addReg(SrcReg, getKillRegState(isKill))
 805                    .addFrameIndex(FI).addImm(0).addMemOperand(MMO));
 806       } else if (ARM::SPRRegClass.hasSubClassEq(RC)) {
 807         AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VSTRS))
 808                    .addReg(SrcReg, getKillRegState(isKill))
 809                    .addFrameIndex(FI).addImm(0).addMemOperand(MMO));
 810       } else
 811         llvm_unreachable("Unknown reg class!");
 812       break;
 813     case 8:
 814       if (ARM::DPRRegClass.hasSubClassEq(RC)) {
 815         AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VSTRD))
 816                    .addReg(SrcReg, getKillRegState(isKill))
 817                    .addFrameIndex(FI).addImm(0).addMemOperand(MMO));
 818       } else if (ARM::GPRPairRegClass.hasSubClassEq(RC)) {
 819         if (Subtarget.hasV5TEOps()) {
 820           MachineInstrBuilder MIB = BuildMI(MBB, I, DL, get(ARM::STRD));
 821           AddDReg(MIB, SrcReg, ARM::gsub_0, getKillRegState(isKill), TRI);
 822           AddDReg(MIB, SrcReg, ARM::gsub_1, 0, TRI);
 823           MIB.addFrameIndex(FI).addReg(0).addImm(0).addMemOperand(MMO);
 824
 825           AddDefaultPred(MIB);
 826         } else {
 827           // Fallback to STM instruction, which has existed since the dawn of
 828           // time.
 829           MachineInstrBuilder MIB =
 830             AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::STMIA))
 831                              .addFrameIndex(FI).addMemOperand(MMO));
 832           AddDReg(MIB, SrcReg, ARM::gsub_0, getKillRegState(isKill), TRI);
 833           AddDReg(MIB, SrcReg, ARM::gsub_1, 0, TRI);
 834         }
 835       } else
 836         llvm_unreachable("Unknown reg class!");
 837       break;
 838     case 16:
 839       if (ARM::DPairRegClass.hasSubClassEq(RC)) {
 840         // Use aligned spills if the stack can be realigned.
 841         if (Align >= 16 && getRegisterInfo().canRealignStack(MF)) {
 842           AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VST1q64))
 843                      .addFrameIndex(FI).addImm(16)
 844                      .addReg(SrcReg, getKillRegState(isKill))
 845                      .addMemOperand(MMO));
 846         } else {
 847           AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VSTMQIA))
 848                      .addReg(SrcReg, getKillRegState(isKill))
 849                      .addFrameIndex(FI)
 850                      .addMemOperand(MMO));
 851         }
 852       } else
 853         llvm_unreachable("Unknown reg class!");
 854       break;
 855     case 24:
 856       if (ARM::DTripleRegClass.hasSubClassEq(RC)) {
 857         // Use aligned spills if the stack can be realigned.
 858         if (Align >= 16 && getRegisterInfo().canRealignStack(MF)) {
 859           AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VST1d64TPseudo))
 860                      .addFrameIndex(FI).addImm(16)
 861                      .addReg(SrcReg, getKillRegState(isKill))
 862                      .addMemOperand(MMO));
 863         } else {
 864           MachineInstrBuilder MIB =
 865           AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VSTMDIA))
 866                        .addFrameIndex(FI))
 867                        .addMemOperand(MMO);
 868           MIB = AddDReg(MIB, SrcReg, ARM::dsub_0, getKillRegState(isKill), TRI);
 869           MIB = AddDReg(MIB, SrcReg, ARM::dsub_1, 0, TRI);
 870           AddDReg(MIB, SrcReg, ARM::dsub_2, 0, TRI);
 871         }
 872       } else
 873         llvm_unreachable("Unknown reg class!");
 874       break;
 875     case 32:
 876       if (ARM::QQPRRegClass.hasSubClassEq(RC) || ARM::DQuadRegClass.hasSubClassEq(RC)) {
 877         if (Align >= 16 && getRegisterInfo().canRealignStack(MF)) {
 878           // FIXME: It's possible to only store part of the QQ register if the
 879           // spilled def has a sub-register index.
 880           AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VST1d64QPseudo))
 881                      .addFrameIndex(FI).addImm(16)
 882                      .addReg(SrcReg, getKillRegState(isKill))
 883                      .addMemOperand(MMO));
 884         } else {
 885           MachineInstrBuilder MIB =
 886           AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VSTMDIA))
 887                        .addFrameIndex(FI))
 888                        .addMemOperand(MMO);
 889           MIB = AddDReg(MIB, SrcReg, ARM::dsub_0, getKillRegState(isKill), TRI);
 890           MIB = AddDReg(MIB, SrcReg, ARM::dsub_1, 0, TRI);
 891           MIB = AddDReg(MIB, SrcReg, ARM::dsub_2, 0, TRI);
 892                 AddDReg(MIB, SrcReg, ARM::dsub_3, 0, TRI);
 893         }
 894       } else
 895         llvm_unreachable("Unknown reg class!");
 896       break;
 897     case 64:
 898       if (ARM::QQQQPRRegClass.hasSubClassEq(RC)) {
 899         MachineInstrBuilder MIB =
 900           AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VSTMDIA))
 901                          .addFrameIndex(FI))
 902                          .addMemOperand(MMO);
 903         MIB = AddDReg(MIB, SrcReg, ARM::dsub_0, getKillRegState(isKill), TRI);
 904         MIB = AddDReg(MIB, SrcReg, ARM::dsub_1, 0, TRI);
 905         MIB = AddDReg(MIB, SrcReg, ARM::dsub_2, 0, TRI);
 906         MIB = AddDReg(MIB, SrcReg, ARM::dsub_3, 0, TRI);
 907         MIB = AddDReg(MIB, SrcReg, ARM::dsub_4, 0, TRI);
 908         MIB = AddDReg(MIB, SrcReg, ARM::dsub_5, 0, TRI);
 909         MIB = AddDReg(MIB, SrcReg, ARM::dsub_6, 0, TRI);
 910               AddDReg(MIB, SrcReg, ARM::dsub_7, 0, TRI);
 911       } else
 912         llvm_unreachable("Unknown reg class!");
 913       break;
 914     default:
 915       llvm_unreachable("Unknown reg class!");
 916   }
 917 }
 918
 919 unsigned
 920 ARMBaseInstrInfo::isStoreToStackSlot(const MachineInstr *MI,
 921                                      int &FrameIndex) const {
 922   switch (MI->getOpcode()) {
 923   default: break;
 924   case ARM::STRrs:
 925   case ARM::t2STRs: // FIXME: don't use t2STRs to access frame.
 926     if (MI->getOperand(1).isFI() &&
 927         MI->getOperand(2).isReg() &&
 928         MI->getOperand(3).isImm() &&
 929         MI->getOperand(2).getReg() == 0 &&
 930         MI->getOperand(3).getImm() == 0) {
 931       FrameIndex = MI->getOperand(1).getIndex();
 932       return MI->getOperand(0).getReg();
 933     }
 934     break;
 935   case ARM::STRi12:
 936   case ARM::t2STRi12:
 937   case ARM::tSTRspi:
 938   case ARM::VSTRD:
 939   case ARM::VSTRS:
 940     if (MI->getOperand(1).isFI() &&
 941         MI->getOperand(2).isImm() &&
 942         MI->getOperand(2).getImm() == 0) {
 943       FrameIndex = MI->getOperand(1).getIndex();
 944       return MI->getOperand(0).getReg();
 945     }
 946     break;
 947   case ARM::VST1q64:
 948   case ARM::VST1d64TPseudo:
 949   case ARM::VST1d64QPseudo:
 950     if (MI->getOperand(0).isFI() &&
 951         MI->getOperand(2).getSubReg() == 0) {
 952       FrameIndex = MI->getOperand(0).getIndex();
 953       return MI->getOperand(2).getReg();
 954     }
 955     break;
 956   case ARM::VSTMQIA:
 957     if (MI->getOperand(1).isFI() &&
 958         MI->getOperand(0).getSubReg() == 0) {
 959       FrameIndex = MI->getOperand(1).getIndex();
 960       return MI->getOperand(0).getReg();
 961     }
 962     break;
 963   }
 964
 965   return 0;
 966 }
 967
 968 unsigned ARMBaseInstrInfo::isStoreToStackSlotPostFE(const MachineInstr *MI,
 969                                                     int &FrameIndex) const {
 970   const MachineMemOperand *Dummy;
 971   return MI->mayStore() && hasStoreToStackSlot(MI, Dummy, FrameIndex);
 972 }
 973
 974 void ARMBaseInstrInfo::
 975 loadRegFromStackSlot(MachineBasicBlock &MBB, MachineBasicBlock::iterator I,
 976                      unsigned DestReg, int FI,
 977                      const TargetRegisterClass *RC,
 978                      const TargetRegisterInfo *TRI) const {
 979   DebugLoc DL;
 980   if (I != MBB.end()) DL = I->getDebugLoc();
 981   MachineFunction &MF = *MBB.getParent();
 982   MachineFrameInfo &MFI = *MF.getFrameInfo();
 983   unsigned Align = MFI.getObjectAlignment(FI);
 984   MachineMemOperand *MMO =
 985     MF.getMachineMemOperand(
 986                     MachinePointerInfo::getFixedStack(FI),
 987                             MachineMemOperand::MOLoad,
 988                             MFI.getObjectSize(FI),
 989                             Align);
 990
 991   switch (RC->getSize()) {
 992   case 4:
 993     if (ARM::GPRRegClass.hasSubClassEq(RC)) {
 994       AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::LDRi12), DestReg)
 995                    .addFrameIndex(FI).addImm(0).addMemOperand(MMO));
 996
 997     } else if (ARM::SPRRegClass.hasSubClassEq(RC)) {
 998       AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLDRS), DestReg)
 999                    .addFrameIndex(FI).addImm(0).addMemOperand(MMO));
1000     } else
1001       llvm_unreachable("Unknown reg class!");
1002     break;
1003   case 8:
1004     if (ARM::DPRRegClass.hasSubClassEq(RC)) {
1005       AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLDRD), DestReg)
1006                    .addFrameIndex(FI).addImm(0).addMemOperand(MMO));
1007     } else if (ARM::GPRPairRegClass.hasSubClassEq(RC)) {
1008       MachineInstrBuilder MIB;
1009
1010       if (Subtarget.hasV5TEOps()) {
1011         MIB = BuildMI(MBB, I, DL, get(ARM::LDRD));
1012         AddDReg(MIB, DestReg, ARM::gsub_0, RegState::DefineNoRead, TRI);
1013         AddDReg(MIB, DestReg, ARM::gsub_1, RegState::DefineNoRead, TRI);
1014         MIB.addFrameIndex(FI).addReg(0).addImm(0).addMemOperand(MMO);
1015
1016         AddDefaultPred(MIB);
1017       } else {
1018         // Fallback to LDM instruction, which has existed since the dawn of
1019         // time.
1020         MIB = AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::LDMIA))
1021                                  .addFrameIndex(FI).addMemOperand(MMO));
1022         MIB = AddDReg(MIB, DestReg, ARM::gsub_0, RegState::DefineNoRead, TRI);
1023         MIB = AddDReg(MIB, DestReg, ARM::gsub_1, RegState::DefineNoRead, TRI);
1024       }
1025
1026       if (TargetRegisterInfo::isPhysicalRegister(DestReg))
1027         MIB.addReg(DestReg, RegState::ImplicitDefine);
1028     } else
1029       llvm_unreachable("Unknown reg class!");
1030     break;
1031   case 16:
1032     if (ARM::DPairRegClass.hasSubClassEq(RC)) {
1033       if (Align >= 16 && getRegisterInfo().canRealignStack(MF)) {
1034         AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLD1q64), DestReg)
1035                      .addFrameIndex(FI).addImm(16)
1036                      .addMemOperand(MMO));
1037       } else {
1038         AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLDMQIA), DestReg)
1039                        .addFrameIndex(FI)
1040                        .addMemOperand(MMO));
1041       }
1042     } else
1043       llvm_unreachable("Unknown reg class!");
1044     break;
1045   case 24:
1046     if (ARM::DTripleRegClass.hasSubClassEq(RC)) {
1047       if (Align >= 16 && getRegisterInfo().canRealignStack(MF)) {
1048         AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLD1d64TPseudo), DestReg)
1049                      .addFrameIndex(FI).addImm(16)
1050                      .addMemOperand(MMO));
1051       } else {
1052         MachineInstrBuilder MIB =
1053           AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLDMDIA))
1054                          .addFrameIndex(FI)
1055                          .addMemOperand(MMO));
1056         MIB = AddDReg(MIB, DestReg, ARM::dsub_0, RegState::DefineNoRead, TRI);
1057         MIB = AddDReg(MIB, DestReg, ARM::dsub_1, RegState::DefineNoRead, TRI);
1058         MIB = AddDReg(MIB, DestReg, ARM::dsub_2, RegState::DefineNoRead, TRI);
1059         if (TargetRegisterInfo::isPhysicalRegister(DestReg))
1060           MIB.addReg(DestReg, RegState::ImplicitDefine);
1061       }
1062     } else
1063       llvm_unreachable("Unknown reg class!");
1064     break;
1065    case 32:
1066     if (ARM::QQPRRegClass.hasSubClassEq(RC) || ARM::DQuadRegClass.hasSubClassEq(RC)) {
1067       if (Align >= 16 && getRegisterInfo().canRealignStack(MF)) {
1068         AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLD1d64QPseudo), DestReg)
1069                      .addFrameIndex(FI).addImm(16)
1070                      .addMemOperand(MMO));
1071       } else {
1072         MachineInstrBuilder MIB =
1073         AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLDMDIA))
1074                        .addFrameIndex(FI))
1075                        .addMemOperand(MMO);
1076         MIB = AddDReg(MIB, DestReg, ARM::dsub_0, RegState::DefineNoRead, TRI);
1077         MIB = AddDReg(MIB, DestReg, ARM::dsub_1, RegState::DefineNoRead, TRI);
1078         MIB = AddDReg(MIB, DestReg, ARM::dsub_2, RegState::DefineNoRead, TRI);
1079         MIB = AddDReg(MIB, DestReg, ARM::dsub_3, RegState::DefineNoRead, TRI);
1080         if (TargetRegisterInfo::isPhysicalRegister(DestReg))
1081           MIB.addReg(DestReg, RegState::ImplicitDefine);
1082       }
1083     } else
1084       llvm_unreachable("Unknown reg class!");
1085     break;
1086   case 64:
1087     if (ARM::QQQQPRRegClass.hasSubClassEq(RC)) {
1088       MachineInstrBuilder MIB =
1089       AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLDMDIA))
1090                      .addFrameIndex(FI))
1091                      .addMemOperand(MMO);
1092       MIB = AddDReg(MIB, DestReg, ARM::dsub_0, RegState::DefineNoRead, TRI);
1093       MIB = AddDReg(MIB, DestReg, ARM::dsub_1, RegState::DefineNoRead, TRI);
1094       MIB = AddDReg(MIB, DestReg, ARM::dsub_2, RegState::DefineNoRead, TRI);
1095       MIB = AddDReg(MIB, DestReg, ARM::dsub_3, RegState::DefineNoRead, TRI);
1096       MIB = AddDReg(MIB, DestReg, ARM::dsub_4, RegState::DefineNoRead, TRI);
1097       MIB = AddDReg(MIB, DestReg, ARM::dsub_5, RegState::DefineNoRead, TRI);
1098       MIB = AddDReg(MIB, DestReg, ARM::dsub_6, RegState::DefineNoRead, TRI);
1099       MIB = AddDReg(MIB, DestReg, ARM::dsub_7, RegState::DefineNoRead, TRI);
1100       if (TargetRegisterInfo::isPhysicalRegister(DestReg))
1101         MIB.addReg(DestReg, RegState::ImplicitDefine);
1102     } else
1103       llvm_unreachable("Unknown reg class!");
1104     break;
1105   default:
1106     llvm_unreachable("Unknown regclass!");
1107   }
1108 }
1109
1110 unsigned
1111 ARMBaseInstrInfo::isLoadFromStackSlot(const MachineInstr *MI,
1112                                       int &FrameIndex) const {
1113   switch (MI->getOpcode()) {
1114   default: break;
1115   case ARM::LDRrs:
1116   case ARM::t2LDRs:  // FIXME: don't use t2LDRs to access frame.
1117     if (MI->getOperand(1).isFI() &&
1118         MI->getOperand(2).isReg() &&
1119         MI->getOperand(3).isImm() &&
1120         MI->getOperand(2).getReg() == 0 &&
1121         MI->getOperand(3).getImm() == 0) {
1122       FrameIndex = MI->getOperand(1).getIndex();
1123       return MI->getOperand(0).getReg();
1124     }
1125     break;
1126   case ARM::LDRi12:
1127   case ARM::t2LDRi12:
1128   case ARM::tLDRspi:
1129   case ARM::VLDRD:
1130   case ARM::VLDRS:
1131     if (MI->getOperand(1).isFI() &&
1132         MI->getOperand(2).isImm() &&
1133         MI->getOperand(2).getImm() == 0) {
1134       FrameIndex = MI->getOperand(1).getIndex();
1135       return MI->getOperand(0).getReg();
1136     }
1137     break;
1138   case ARM::VLD1q64:
1139   case ARM::VLD1d64TPseudo:
1140   case ARM::VLD1d64QPseudo:
1141     if (MI->getOperand(1).isFI() &&
1142         MI->getOperand(0).getSubReg() == 0) {
1143       FrameIndex = MI->getOperand(1).getIndex();
1144       return MI->getOperand(0).getReg();
1145     }
1146     break;
1147   case ARM::VLDMQIA:
1148     if (MI->getOperand(1).isFI() &&
1149         MI->getOperand(0).getSubReg() == 0) {
1150       FrameIndex = MI->getOperand(1).getIndex();
1151       return MI->getOperand(0).getReg();
1152     }
1153     break;
1154   }
1155
1156   return 0;
1157 }
1158
1159 unsigned ARMBaseInstrInfo::isLoadFromStackSlotPostFE(const MachineInstr *MI,
1160                                              int &FrameIndex) const {
1161   const MachineMemOperand *Dummy;
1162   return MI->mayLoad() && hasLoadFromStackSlot(MI, Dummy, FrameIndex);
1163 }
1164
1165 bool ARMBaseInstrInfo::expandPostRAPseudo(MachineBasicBlock::iterator MI) const{
1166   // This hook gets to expand COPY instructions before they become
1167   // copyPhysReg() calls.  Look for VMOVS instructions that can legally be
1168   // widened to VMOVD.  We prefer the VMOVD when possible because it may be
1169   // changed into a VORR that can go down the NEON pipeline.
1170   if (!WidenVMOVS || !MI->isCopy() || Subtarget.isCortexA15())
1171     return false;
1172
1173   // Look for a copy between even S-registers.  That is where we keep floats
1174   // when using NEON v2f32 instructions for f32 arithmetic.
1175   unsigned DstRegS = MI->getOperand(0).getReg();
1176   unsigned SrcRegS = MI->getOperand(1).getReg();
1177   if (!ARM::SPRRegClass.contains(DstRegS, SrcRegS))
1178     return false;
1179
1180   const TargetRegisterInfo *TRI = &getRegisterInfo();
1181   unsigned DstRegD = TRI->getMatchingSuperReg(DstRegS, ARM::ssub_0,
1182                                               &ARM::DPRRegClass);
1183   unsigned SrcRegD = TRI->getMatchingSuperReg(SrcRegS, ARM::ssub_0,
1184                                               &ARM::DPRRegClass);
1185   if (!DstRegD || !SrcRegD)
1186     return false;
1187
1188   // We want to widen this into a DstRegD = VMOVD SrcRegD copy.  This is only
1189   // legal if the COPY already defines the full DstRegD, and it isn't a
1190   // sub-register insertion.
1191   if (!MI->definesRegister(DstRegD, TRI) || MI->readsRegister(DstRegD, TRI))
1192     return false;
1193
1194   // A dead copy shouldn't show up here, but reject it just in case.
1195   if (MI->getOperand(0).isDead())
1196     return false;
1197
1198   // All clear, widen the COPY.
1199   DEBUG(dbgs() << "widening:    " << *MI);
1200   MachineInstrBuilder MIB(*MI->getParent()->getParent(), MI);
1201
1202   // Get rid of the old <imp-def> of DstRegD.  Leave it if it defines a Q-reg
1203   // or some other super-register.
1204   int ImpDefIdx = MI->findRegisterDefOperandIdx(DstRegD);
1205   if (ImpDefIdx != -1)
1206     MI->RemoveOperand(ImpDefIdx);
1207
1208   // Change the opcode and operands.
1209   MI->setDesc(get(ARM::VMOVD));
1210   MI->getOperand(0).setReg(DstRegD);
1211   MI->getOperand(1).setReg(SrcRegD);
1212   AddDefaultPred(MIB);
1213
1214   // We are now reading SrcRegD instead of SrcRegS.  This may upset the
1215   // register scavenger and machine verifier, so we need to indicate that we
1216   // are reading an undefined value from SrcRegD, but a proper value from
1217   // SrcRegS.
1218   MI->getOperand(1).setIsUndef();
1219   MIB.addReg(SrcRegS, RegState::Implicit);
1220
1221   // SrcRegD may actually contain an unrelated value in the ssub_1
1222   // sub-register.  Don't kill it.  Only kill the ssub_0 sub-register.
1223   if (MI->getOperand(1).isKill()) {
1224     MI->getOperand(1).setIsKill(false);
1225     MI->addRegisterKilled(SrcRegS, TRI, true);
1226   }
1227
1228   DEBUG(dbgs() << "replaced by: " << *MI);
1229   return true;
1230 }
1231
1232 /// Create a copy of a const pool value. Update CPI to the new index and return
1233 /// the label UID.
1234 static unsigned duplicateCPV(MachineFunction &MF, unsigned &CPI) {
1235   MachineConstantPool *MCP = MF.getConstantPool();
1236   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1237
1238   const MachineConstantPoolEntry &MCPE = MCP->getConstants()[CPI];
1239   assert(MCPE.isMachineConstantPoolEntry() &&
1240          "Expecting a machine constantpool entry!");
1241   ARMConstantPoolValue *ACPV =
1242     static_cast<ARMConstantPoolValue*>(MCPE.Val.MachineCPVal);
1243
1244   unsigned PCLabelId = AFI->createPICLabelUId();
1245   ARMConstantPoolValue *NewCPV = 0;
1246
1247   // FIXME: The below assumes PIC relocation model and that the function
1248   // is Thumb mode (t1 or t2). PCAdjustment would be 8 for ARM mode PIC, and
1249   // zero for non-PIC in ARM or Thumb. The callers are all of thumb LDR
1250   // instructions, so that's probably OK, but is PIC always correct when
1251   // we get here?
1252   if (ACPV->isGlobalValue())
1253     NewCPV = ARMConstantPoolConstant::
1254       Create(cast<ARMConstantPoolConstant>(ACPV)->getGV(), PCLabelId,
1255              ARMCP::CPValue, 4);
1256   else if (ACPV->isExtSymbol())
1257     NewCPV = ARMConstantPoolSymbol::
1258       Create(MF.getFunction()->getContext(),
1259              cast<ARMConstantPoolSymbol>(ACPV)->getSymbol(), PCLabelId, 4);
1260   else if (ACPV->isBlockAddress())
1261     NewCPV = ARMConstantPoolConstant::
1262       Create(cast<ARMConstantPoolConstant>(ACPV)->getBlockAddress(), PCLabelId,
1263              ARMCP::CPBlockAddress, 4);
1264   else if (ACPV->isLSDA())
1265     NewCPV = ARMConstantPoolConstant::Create(MF.getFunction(), PCLabelId,
1266                                              ARMCP::CPLSDA, 4);
1267   else if (ACPV->isMachineBasicBlock())
1268     NewCPV = ARMConstantPoolMBB::
1269       Create(MF.getFunction()->getContext(),
1270              cast<ARMConstantPoolMBB>(ACPV)->getMBB(), PCLabelId, 4);
1271   else
1272     llvm_unreachable("Unexpected ARM constantpool value type!!");
1273   CPI = MCP->getConstantPoolIndex(NewCPV, MCPE.getAlignment());
1274   return PCLabelId;
1275 }
1276
1277 void ARMBaseInstrInfo::
1278 reMaterialize(MachineBasicBlock &MBB,
1279               MachineBasicBlock::iterator I,
1280               unsigned DestReg, unsigned SubIdx,
1281               const MachineInstr *Orig,
1282               const TargetRegisterInfo &TRI) const {
1283   unsigned Opcode = Orig->getOpcode();
1284   switch (Opcode) {
1285   default: {
1286     MachineInstr *MI = MBB.getParent()->CloneMachineInstr(Orig);
1287     MI->substituteRegister(Orig->getOperand(0).getReg(), DestReg, SubIdx, TRI);
1288     MBB.insert(I, MI);
1289     break;
1290   }
1291   case ARM::tLDRpci_pic:
1292   case ARM::t2LDRpci_pic: {
1293     MachineFunction &MF = *MBB.getParent();
1294     unsigned CPI = Orig->getOperand(1).getIndex();
1295     unsigned PCLabelId = duplicateCPV(MF, CPI);
1296     MachineInstrBuilder MIB = BuildMI(MBB, I, Orig->getDebugLoc(), get(Opcode),
1297                                       DestReg)
1298       .addConstantPoolIndex(CPI).addImm(PCLabelId);
1299     MIB->setMemRefs(Orig->memoperands_begin(), Orig->memoperands_end());
1300     break;
1301   }
1302   }
1303 }
1304
1305 MachineInstr *
1306 ARMBaseInstrInfo::duplicate(MachineInstr *Orig, MachineFunction &MF) const {
1307   MachineInstr *MI = TargetInstrInfo::duplicate(Orig, MF);
1308   switch(Orig->getOpcode()) {
1309   case ARM::tLDRpci_pic:
1310   case ARM::t2LDRpci_pic: {
1311     unsigned CPI = Orig->getOperand(1).getIndex();
1312     unsigned PCLabelId = duplicateCPV(MF, CPI);
1313     Orig->getOperand(1).setIndex(CPI);
1314     Orig->getOperand(2).setImm(PCLabelId);
1315     break;
1316   }
1317   }
1318   return MI;
1319 }
1320
1321 bool ARMBaseInstrInfo::produceSameValue(const MachineInstr *MI0,
1322                                         const MachineInstr *MI1,
1323                                         const MachineRegisterInfo *MRI) const {
1324   int Opcode = MI0->getOpcode();
1325   if (Opcode == ARM::t2LDRpci ||
1326       Opcode == ARM::t2LDRpci_pic ||
1327       Opcode == ARM::tLDRpci ||
1328       Opcode == ARM::tLDRpci_pic ||
1329       Opcode == ARM::LDRLIT_ga_pcrel ||
1330       Opcode == ARM::LDRLIT_ga_pcrel_ldr ||
1331       Opcode == ARM::tLDRLIT_ga_pcrel ||
1332       Opcode == ARM::MOV_ga_pcrel ||
1333       Opcode == ARM::MOV_ga_pcrel_ldr ||
1334       Opcode == ARM::t2MOV_ga_pcrel) {
1335     if (MI1->getOpcode() != Opcode)
1336       return false;
1337     if (MI0->getNumOperands() != MI1->getNumOperands())
1338       return false;
1339
1340     const MachineOperand &MO0 = MI0->getOperand(1);
1341     const MachineOperand &MO1 = MI1->getOperand(1);
1342     if (MO0.getOffset() != MO1.getOffset())
1343       return false;
1344
1345     if (Opcode == ARM::LDRLIT_ga_pcrel ||
1346         Opcode == ARM::LDRLIT_ga_pcrel_ldr ||
1347         Opcode == ARM::tLDRLIT_ga_pcrel ||
1348         Opcode == ARM::MOV_ga_pcrel ||
1349         Opcode == ARM::MOV_ga_pcrel_ldr ||
1350         Opcode == ARM::t2MOV_ga_pcrel)
1351       // Ignore the PC labels.
1352       return MO0.getGlobal() == MO1.getGlobal();
1353
1354     const MachineFunction *MF = MI0->getParent()->getParent();
1355     const MachineConstantPool *MCP = MF->getConstantPool();
1356     int CPI0 = MO0.getIndex();
1357     int CPI1 = MO1.getIndex();
1358     const MachineConstantPoolEntry &MCPE0 = MCP->getConstants()[CPI0];
1359     const MachineConstantPoolEntry &MCPE1 = MCP->getConstants()[CPI1];
1360     bool isARMCP0 = MCPE0.isMachineConstantPoolEntry();
1361     bool isARMCP1 = MCPE1.isMachineConstantPoolEntry();
1362     if (isARMCP0 && isARMCP1) {
1363       ARMConstantPoolValue *ACPV0 =
1364         static_cast<ARMConstantPoolValue*>(MCPE0.Val.MachineCPVal);
1365       ARMConstantPoolValue *ACPV1 =
1366         static_cast<ARMConstantPoolValue*>(MCPE1.Val.MachineCPVal);
1367       return ACPV0->hasSameValue(ACPV1);
1368     } else if (!isARMCP0 && !isARMCP1) {
1369       return MCPE0.Val.ConstVal == MCPE1.Val.ConstVal;
1370     }
1371     return false;
1372   } else if (Opcode == ARM::PICLDR) {
1373     if (MI1->getOpcode() != Opcode)
1374       return false;
1375     if (MI0->getNumOperands() != MI1->getNumOperands())
1376       return false;
1377
1378     unsigned Addr0 = MI0->getOperand(1).getReg();
1379     unsigned Addr1 = MI1->getOperand(1).getReg();
1380     if (Addr0 != Addr1) {
1381       if (!MRI ||
1382           !TargetRegisterInfo::isVirtualRegister(Addr0) ||
1383           !TargetRegisterInfo::isVirtualRegister(Addr1))
1384         return false;
1385
1386       // This assumes SSA form.
1387       MachineInstr *Def0 = MRI->getVRegDef(Addr0);
1388       MachineInstr *Def1 = MRI->getVRegDef(Addr1);
1389       // Check if the loaded value, e.g. a constantpool of a global address, are
1390       // the same.
1391       if (!produceSameValue(Def0, Def1, MRI))
1392         return false;
1393     }
1394
1395     for (unsigned i = 3, e = MI0->getNumOperands(); i != e; ++i) {
1396       // %vreg12<def> = PICLDR %vreg11, 0, pred:14, pred:%noreg
1397       const MachineOperand &MO0 = MI0->getOperand(i);
1398       const MachineOperand &MO1 = MI1->getOperand(i);
1399       if (!MO0.isIdenticalTo(MO1))
1400         return false;
1401     }
1402     return true;
1403   }
1404
1405   return MI0->isIdenticalTo(MI1, MachineInstr::IgnoreVRegDefs);
1406 }
1407
1408 /// areLoadsFromSameBasePtr - This is used by the pre-regalloc scheduler to
1409 /// determine if two loads are loading from the same base address. It should
1410 /// only return true if the base pointers are the same and the only differences
1411 /// between the two addresses is the offset. It also returns the offsets by
1412 /// reference.
1413 ///
1414 /// FIXME: remove this in favor of the MachineInstr interface once pre-RA-sched
1415 /// is permanently disabled.
1416 bool ARMBaseInstrInfo::areLoadsFromSameBasePtr(SDNode *Load1, SDNode *Load2,
1417                                                int64_t &Offset1,
1418                                                int64_t &Offset2) const {
1419   // Don't worry about Thumb: just ARM and Thumb2.
1420   if (Subtarget.isThumb1Only()) return false;
1421
1422   if (!Load1->isMachineOpcode() || !Load2->isMachineOpcode())
1423     return false;
1424
1425   switch (Load1->getMachineOpcode()) {
1426   default:
1427     return false;
1428   case ARM::LDRi12:
1429   case ARM::LDRBi12:
1430   case ARM::LDRD:
1431   case ARM::LDRH:
1432   case ARM::LDRSB:
1433   case ARM::LDRSH:
1434   case ARM::VLDRD:
1435   case ARM::VLDRS:
1436   case ARM::t2LDRi8:
1437   case ARM::t2LDRBi8:
1438   case ARM::t2LDRDi8:
1439   case ARM::t2LDRSHi8:
1440   case ARM::t2LDRi12:
1441   case ARM::t2LDRBi12:
1442   case ARM::t2LDRSHi12:
1443     break;
1444   }
1445
1446   switch (Load2->getMachineOpcode()) {
1447   default:
1448     return false;
1449   case ARM::LDRi12:
1450   case ARM::LDRBi12:
1451   case ARM::LDRD:
1452   case ARM::LDRH:
1453   case ARM::LDRSB:
1454   case ARM::LDRSH:
1455   case ARM::VLDRD:
1456   case ARM::VLDRS:
1457   case ARM::t2LDRi8:
1458   case ARM::t2LDRBi8:
1459   case ARM::t2LDRSHi8:
1460   case ARM::t2LDRi12:
1461   case ARM::t2LDRBi12:
1462   case ARM::t2LDRSHi12:
1463     break;
1464   }
1465
1466   // Check if base addresses and chain operands match.
1467   if (Load1->getOperand(0) != Load2->getOperand(0) ||
1468       Load1->getOperand(4) != Load2->getOperand(4))
1469     return false;
1470
1471   // Index should be Reg0.
1472   if (Load1->getOperand(3) != Load2->getOperand(3))
1473     return false;
1474
1475   // Determine the offsets.
1476   if (isa<ConstantSDNode>(Load1->getOperand(1)) &&
1477       isa<ConstantSDNode>(Load2->getOperand(1))) {
1478     Offset1 = cast<ConstantSDNode>(Load1->getOperand(1))->getSExtValue();
1479     Offset2 = cast<ConstantSDNode>(Load2->getOperand(1))->getSExtValue();
1480     return true;
1481   }
1482
1483   return false;
1484 }
1485
1486 /// shouldScheduleLoadsNear - This is a used by the pre-regalloc scheduler to
1487 /// determine (in conjunction with areLoadsFromSameBasePtr) if two loads should
1488 /// be scheduled togther. On some targets if two loads are loading from
1489 /// addresses in the same cache line, it's better if they are scheduled
1490 /// together. This function takes two integers that represent the load offsets
1491 /// from the common base address. It returns true if it decides it's desirable
1492 /// to schedule the two loads together. "NumLoads" is the number of loads that
1493 /// have already been scheduled after Load1.
1494 ///
1495 /// FIXME: remove this in favor of the MachineInstr interface once pre-RA-sched
1496 /// is permanently disabled.
1497 bool ARMBaseInstrInfo::shouldScheduleLoadsNear(SDNode *Load1, SDNode *Load2,
1498                                                int64_t Offset1, int64_t Offset2,
1499                                                unsigned NumLoads) const {
1500   // Don't worry about Thumb: just ARM and Thumb2.
1501   if (Subtarget.isThumb1Only()) return false;
1502
1503   assert(Offset2 > Offset1);
1504
1505   if ((Offset2 - Offset1) / 8 > 64)
1506     return false;
1507
1508   // Check if the machine opcodes are different. If they are different
1509   // then we consider them to not be of the same base address,
1510   // EXCEPT in the case of Thumb2 byte loads where one is LDRBi8 and the other LDRBi12.
1511   // In this case, they are considered to be the same because they are different
1512   // encoding forms of the same basic instruction.
1513   if ((Load1->getMachineOpcode() != Load2->getMachineOpcode()) &&
1514       !((Load1->getMachineOpcode() == ARM::t2LDRBi8 &&
1515          Load2->getMachineOpcode() == ARM::t2LDRBi12) ||
1516         (Load1->getMachineOpcode() == ARM::t2LDRBi12 &&
1517          Load2->getMachineOpcode() == ARM::t2LDRBi8)))
1518     return false;  // FIXME: overly conservative?
1519
1520   // Four loads in a row should be sufficient.
1521   if (NumLoads >= 3)
1522     return false;
1523
1524   return true;
1525 }
1526
1527 bool ARMBaseInstrInfo::isSchedulingBoundary(const MachineInstr *MI,
1528                                             const MachineBasicBlock *MBB,
1529                                             const MachineFunction &MF) const {
1530   // Debug info is never a scheduling boundary. It's necessary to be explicit
1531   // due to the special treatment of IT instructions below, otherwise a
1532   // dbg_value followed by an IT will result in the IT instruction being
1533   // considered a scheduling hazard, which is wrong. It should be the actual
1534   // instruction preceding the dbg_value instruction(s), just like it is
1535   // when debug info is not present.
1536   if (MI->isDebugValue())
1537     return false;
1538
1539   // Terminators and labels can't be scheduled around.
1540   if (MI->isTerminator() || MI->isLabel())
1541     return true;
1542
1543   // Treat the start of the IT block as a scheduling boundary, but schedule
1544   // t2IT along with all instructions following it.
1545   // FIXME: This is a big hammer. But the alternative is to add all potential
1546   // true and anti dependencies to IT block instructions as implicit operands
1547   // to the t2IT instruction. The added compile time and complexity does not
1548   // seem worth it.
1549   MachineBasicBlock::const_iterator I = MI;
1550   // Make sure to skip any dbg_value instructions
1551   while (++I != MBB->end() && I->isDebugValue())
1552     ;
1553   if (I != MBB->end() && I->getOpcode() == ARM::t2IT)
1554     return true;
1555
1556   // Don't attempt to schedule around any instruction that defines
1557   // a stack-oriented pointer, as it's unlikely to be profitable. This
1558   // saves compile time, because it doesn't require every single
1559   // stack slot reference to depend on the instruction that does the
1560   // modification.
1561   // Calls don't actually change the stack pointer, even if they have imp-defs.
1562   // No ARM calling conventions change the stack pointer. (X86 calling
1563   // conventions sometimes do).
1564   if (!MI->isCall() && MI->definesRegister(ARM::SP))
1565     return true;
1566
1567   return false;
1568 }
1569
1570 bool ARMBaseInstrInfo::
1571 isProfitableToIfCvt(MachineBasicBlock &MBB,
1572                     unsigned NumCycles, unsigned ExtraPredCycles,
1573                     const BranchProbability &Probability) const {
1574   if (!NumCycles)
1575     return false;
1576
1577   // Attempt to estimate the relative costs of predication versus branching.
1578   unsigned UnpredCost = Probability.getNumerator() * NumCycles;
1579   UnpredCost /= Probability.getDenominator();
1580   UnpredCost += 1; // The branch itself
1581   UnpredCost += Subtarget.getMispredictionPenalty() / 10;
1582
1583   return (NumCycles + ExtraPredCycles) <= UnpredCost;
1584 }
1585
1586 bool ARMBaseInstrInfo::
1587 isProfitableToIfCvt(MachineBasicBlock &TMBB,
1588                     unsigned TCycles, unsigned TExtra,
1589                     MachineBasicBlock &FMBB,
1590                     unsigned FCycles, unsigned FExtra,
1591                     const BranchProbability &Probability) const {
1592   if (!TCycles || !FCycles)
1593     return false;
1594
1595   // Attempt to estimate the relative costs of predication versus branching.
1596   unsigned TUnpredCost = Probability.getNumerator() * TCycles;
1597   TUnpredCost /= Probability.getDenominator();
1598
1599   uint32_t Comp = Probability.getDenominator() - Probability.getNumerator();
1600   unsigned FUnpredCost = Comp * FCycles;
1601   FUnpredCost /= Probability.getDenominator();
1602
1603   unsigned UnpredCost = TUnpredCost + FUnpredCost;
1604   UnpredCost += 1; // The branch itself
1605   UnpredCost += Subtarget.getMispredictionPenalty() / 10;
1606
1607   return (TCycles + FCycles + TExtra + FExtra) <= UnpredCost;
1608 }
1609
1610 bool
1611 ARMBaseInstrInfo::isProfitableToUnpredicate(MachineBasicBlock &TMBB,
1612                                             MachineBasicBlock &FMBB) const {
1613   // Reduce false anti-dependencies to let Swift's out-of-order execution
1614   // engine do its thing.
1615   return Subtarget.isSwift();
1616 }
1617
1618 /// getInstrPredicate - If instruction is predicated, returns its predicate
1619 /// condition, otherwise returns AL. It also returns the condition code
1620 /// register by reference.
1621 ARMCC::CondCodes
1622 llvm::getInstrPredicate(const MachineInstr *MI, unsigned &PredReg) {
1623   int PIdx = MI->findFirstPredOperandIdx();
1624   if (PIdx == -1) {
1625     PredReg = 0;
1626     return ARMCC::AL;
1627   }
1628
1629   PredReg = MI->getOperand(PIdx+1).getReg();
1630   return (ARMCC::CondCodes)MI->getOperand(PIdx).getImm();
1631 }
1632
1633
1634 int llvm::getMatchingCondBranchOpcode(int Opc) {
1635   if (Opc == ARM::B)
1636     return ARM::Bcc;
1637   if (Opc == ARM::tB)
1638     return ARM::tBcc;
1639   if (Opc == ARM::t2B)
1640     return ARM::t2Bcc;
1641
1642   llvm_unreachable("Unknown unconditional branch opcode!");
1643 }
1644
1645 /// commuteInstruction - Handle commutable instructions.
1646 MachineInstr *
1647 ARMBaseInstrInfo::commuteInstruction(MachineInstr *MI, bool NewMI) const {
1648   switch (MI->getOpcode()) {
1649   case ARM::MOVCCr:
1650   case ARM::t2MOVCCr: {
1651     // MOVCC can be commuted by inverting the condition.
1652     unsigned PredReg = 0;
1653     ARMCC::CondCodes CC = getInstrPredicate(MI, PredReg);
1654     // MOVCC AL can't be inverted. Shouldn't happen.
1655     if (CC == ARMCC::AL || PredReg != ARM::CPSR)
1656       return NULL;
1657     MI = TargetInstrInfo::commuteInstruction(MI, NewMI);
1658     if (!MI)
1659       return NULL;
1660     // After swapping the MOVCC operands, also invert the condition.
1661     MI->getOperand(MI->findFirstPredOperandIdx())
1662       .setImm(ARMCC::getOppositeCondition(CC));
1663     return MI;
1664   }
1665   }
1666   return TargetInstrInfo::commuteInstruction(MI, NewMI);
1667 }
1668
1669 /// Identify instructions that can be folded into a MOVCC instruction, and
1670 /// return the defining instruction.
1671 static MachineInstr *canFoldIntoMOVCC(unsigned Reg,
1672                                       const MachineRegisterInfo &MRI,
1673                                       const TargetInstrInfo *TII) {
1674   if (!TargetRegisterInfo::isVirtualRegister(Reg))
1675     return 0;
1676   if (!MRI.hasOneNonDBGUse(Reg))
1677     return 0;
1678   MachineInstr *MI = MRI.getVRegDef(Reg);
1679   if (!MI)
1680     return 0;
1681   // MI is folded into the MOVCC by predicating it.
1682   if (!MI->isPredicable())
1683     return 0;
1684   // Check if MI has any non-dead defs or physreg uses. This also detects
1685   // predicated instructions which will be reading CPSR.
1686   for (unsigned i = 1, e = MI->getNumOperands(); i != e; ++i) {
1687     const MachineOperand &MO = MI->getOperand(i);
1688     // Reject frame index operands, PEI can't handle the predicated pseudos.
1689     if (MO.isFI() || MO.isCPI() || MO.isJTI())
1690       return 0;
1691     if (!MO.isReg())
1692       continue;
1693     // MI can't have any tied operands, that would conflict with predication.
1694     if (MO.isTied())
1695       return 0;
1696     if (TargetRegisterInfo::isPhysicalRegister(MO.getReg()))
1697       return 0;
1698     if (MO.isDef() && !MO.isDead())
1699       return 0;
1700   }
1701   bool DontMoveAcrossStores = true;
1702   if (!MI->isSafeToMove(TII, /* AliasAnalysis = */ 0, DontMoveAcrossStores))
1703     return 0;
1704   return MI;
1705 }
1706
1707 bool ARMBaseInstrInfo::analyzeSelect(const MachineInstr *MI,
1708                                      SmallVectorImpl<MachineOperand> &Cond,
1709                                      unsigned &TrueOp, unsigned &FalseOp,
1710                                      bool &Optimizable) const {
1711   assert((MI->getOpcode() == ARM::MOVCCr || MI->getOpcode() == ARM::t2MOVCCr) &&
1712          "Unknown select instruction");
1713   // MOVCC operands:
1714   // 0: Def.
1715   // 1: True use.
1716   // 2: False use.
1717   // 3: Condition code.
1718   // 4: CPSR use.
1719   TrueOp = 1;
1720   FalseOp = 2;
1721   Cond.push_back(MI->getOperand(3));
1722   Cond.push_back(MI->getOperand(4));
1723   // We can always fold a def.
1724   Optimizable = true;
1725   return false;
1726 }
1727
1728 MachineInstr *ARMBaseInstrInfo::optimizeSelect(MachineInstr *MI,
1729                                                bool PreferFalse) const {
1730   assert((MI->getOpcode() == ARM::MOVCCr || MI->getOpcode() == ARM::t2MOVCCr) &&
1731          "Unknown select instruction");
1732   MachineRegisterInfo &MRI = MI->getParent()->getParent()->getRegInfo();
1733   MachineInstr *DefMI = canFoldIntoMOVCC(MI->getOperand(2).getReg(), MRI, this);
1734   bool Invert = !DefMI;
1735   if (!DefMI)
1736     DefMI = canFoldIntoMOVCC(MI->getOperand(1).getReg(), MRI, this);
1737   if (!DefMI)
1738     return 0;
1739
1740   // Find new register class to use.
1741   MachineOperand FalseReg = MI->getOperand(Invert ? 2 : 1);
1742   unsigned       DestReg  = MI->getOperand(0).getReg();
1743   const TargetRegisterClass *PreviousClass = MRI.getRegClass(FalseReg.getReg());
1744   if (!MRI.constrainRegClass(DestReg, PreviousClass))
1745     return 0;
1746
1747   // Create a new predicated version of DefMI.
1748   // Rfalse is the first use.
1749   MachineInstrBuilder NewMI = BuildMI(*MI->getParent(), MI, MI->getDebugLoc(),
1750                                       DefMI->getDesc(), DestReg);
1751
1752   // Copy all the DefMI operands, excluding its (null) predicate.
1753   const MCInstrDesc &DefDesc = DefMI->getDesc();
1754   for (unsigned i = 1, e = DefDesc.getNumOperands();
1755        i != e && !DefDesc.OpInfo[i].isPredicate(); ++i)
1756     NewMI.addOperand(DefMI->getOperand(i));
1757
1758   unsigned CondCode = MI->getOperand(3).getImm();
1759   if (Invert)
1760     NewMI.addImm(ARMCC::getOppositeCondition(ARMCC::CondCodes(CondCode)));
1761   else
1762     NewMI.addImm(CondCode);
1763   NewMI.addOperand(MI->getOperand(4));
1764
1765   // DefMI is not the -S version that sets CPSR, so add an optional %noreg.
1766   if (NewMI->hasOptionalDef())
1767     AddDefaultCC(NewMI);
1768
1769   // The output register value when the predicate is false is an implicit
1770   // register operand tied to the first def.
1771   // The tie makes the register allocator ensure the FalseReg is allocated the
1772   // same register as operand 0.
1773   FalseReg.setImplicit();
1774   NewMI.addOperand(FalseReg);
1775   NewMI->tieOperands(0, NewMI->getNumOperands() - 1);
1776
1777   // The caller will erase MI, but not DefMI.
1778   DefMI->eraseFromParent();
1779   return NewMI;
1780 }
1781
1782 /// Map pseudo instructions that imply an 'S' bit onto real opcodes. Whether the
1783 /// instruction is encoded with an 'S' bit is determined by the optional CPSR
1784 /// def operand.
1785 ///
1786 /// This will go away once we can teach tblgen how to set the optional CPSR def
1787 /// operand itself.
1788 struct AddSubFlagsOpcodePair {
1789   uint16_t PseudoOpc;
1790   uint16_t MachineOpc;
1791 };
1792
1793 static const AddSubFlagsOpcodePair AddSubFlagsOpcodeMap[] = {
1794   {ARM::ADDSri, ARM::ADDri},
1795   {ARM::ADDSrr, ARM::ADDrr},
1796   {ARM::ADDSrsi, ARM::ADDrsi},
1797   {ARM::ADDSrsr, ARM::ADDrsr},
1798
1799   {ARM::SUBSri, ARM::SUBri},
1800   {ARM::SUBSrr, ARM::SUBrr},
1801   {ARM::SUBSrsi, ARM::SUBrsi},
1802   {ARM::SUBSrsr, ARM::SUBrsr},
1803
1804   {ARM::RSBSri, ARM::RSBri},
1805   {ARM::RSBSrsi, ARM::RSBrsi},
1806   {ARM::RSBSrsr, ARM::RSBrsr},
1807
1808   {ARM::t2ADDSri, ARM::t2ADDri},
1809   {ARM::t2ADDSrr, ARM::t2ADDrr},
1810   {ARM::t2ADDSrs, ARM::t2ADDrs},
1811
1812   {ARM::t2SUBSri, ARM::t2SUBri},
1813   {ARM::t2SUBSrr, ARM::t2SUBrr},
1814   {ARM::t2SUBSrs, ARM::t2SUBrs},
1815
1816   {ARM::t2RSBSri, ARM::t2RSBri},
1817   {ARM::t2RSBSrs, ARM::t2RSBrs},
1818 };
1819
1820 unsigned llvm::convertAddSubFlagsOpcode(unsigned OldOpc) {
1821   for (unsigned i = 0, e = array_lengthof(AddSubFlagsOpcodeMap); i != e; ++i)
1822     if (OldOpc == AddSubFlagsOpcodeMap[i].PseudoOpc)
1823       return AddSubFlagsOpcodeMap[i].MachineOpc;
1824   return 0;
1825 }
1826
1827 void llvm::emitARMRegPlusImmediate(MachineBasicBlock &MBB,
1828                                MachineBasicBlock::iterator &MBBI, DebugLoc dl,
1829                                unsigned DestReg, unsigned BaseReg, int NumBytes,
1830                                ARMCC::CondCodes Pred, unsigned PredReg,
1831                                const ARMBaseInstrInfo &TII, unsigned MIFlags) {
1832   if (NumBytes == 0 && DestReg != BaseReg) {
1833     BuildMI(MBB, MBBI, dl, TII.get(ARM::MOVr), DestReg)
1834       .addReg(BaseReg, RegState::Kill)
1835       .addImm((unsigned)Pred).addReg(PredReg).addReg(0)
1836       .setMIFlags(MIFlags);
1837     return;
1838   }
1839
1840   bool isSub = NumBytes < 0;
1841   if (isSub) NumBytes = -NumBytes;
1842
1843   while (NumBytes) {
1844     unsigned RotAmt = ARM_AM::getSOImmValRotate(NumBytes);
1845     unsigned ThisVal = NumBytes & ARM_AM::rotr32(0xFF, RotAmt);
1846     assert(ThisVal && "Didn't extract field correctly");
1847
1848     // We will handle these bits from offset, clear them.
1849     NumBytes &= ~ThisVal;
1850
1851     assert(ARM_AM::getSOImmVal(ThisVal) != -1 && "Bit extraction didn't work?");
1852
1853     // Build the new ADD / SUB.
1854     unsigned Opc = isSub ? ARM::SUBri : ARM::ADDri;
1855     BuildMI(MBB, MBBI, dl, TII.get(Opc), DestReg)
1856       .addReg(BaseReg, RegState::Kill).addImm(ThisVal)
1857       .addImm((unsigned)Pred).addReg(PredReg).addReg(0)
1858       .setMIFlags(MIFlags);
1859     BaseReg = DestReg;
1860   }
1861 }
1862
1863 bool llvm::tryFoldSPUpdateIntoPushPop(const ARMSubtarget &Subtarget,
1864                                       MachineFunction &MF, MachineInstr *MI,
1865                                       unsigned NumBytes) {
1866   // This optimisation potentially adds lots of load and store
1867   // micro-operations, it's only really a great benefit to code-size.
1868   if (!Subtarget.isMinSize())
1869     return false;
1870
1871   // If only one register is pushed/popped, LLVM can use an LDR/STR
1872   // instead. We can't modify those so make sure we're dealing with an
1873   // instruction we understand.
1874   bool IsPop = isPopOpcode(MI->getOpcode());
1875   bool IsPush = isPushOpcode(MI->getOpcode());
1876   if (!IsPush && !IsPop)
1877     return false;
1878
1879   bool IsVFPPushPop = MI->getOpcode() == ARM::VSTMDDB_UPD ||
1880                       MI->getOpcode() == ARM::VLDMDIA_UPD;
1881   bool IsT1PushPop = MI->getOpcode() == ARM::tPUSH ||
1882                      MI->getOpcode() == ARM::tPOP ||
1883                      MI->getOpcode() == ARM::tPOP_RET;
1884
1885   assert((IsT1PushPop || (MI->getOperand(0).getReg() == ARM::SP &&
1886                           MI->getOperand(1).getReg() == ARM::SP)) &&
1887          "trying to fold sp update into non-sp-updating push/pop");
1888
1889   // The VFP push & pop act on D-registers, so we can only fold an adjustment
1890   // by a multiple of 8 bytes in correctly. Similarly rN is 4-bytes. Don't try
1891   // if this is violated.
1892   if (NumBytes % (IsVFPPushPop ? 8 : 4) != 0)
1893     return false;
1894
1895   // ARM and Thumb2 push/pop insts have explicit "sp, sp" operands (+
1896   // pred) so the list starts at 4. Thumb1 starts after the predicate.
1897   int RegListIdx = IsT1PushPop ? 2 : 4;
1898
1899   // Calculate the space we'll need in terms of registers.
1900   unsigned FirstReg = MI->getOperand(RegListIdx).getReg();
1901   unsigned RD0Reg, RegsNeeded;
1902   if (IsVFPPushPop) {
1903     RD0Reg = ARM::D0;
1904     RegsNeeded = NumBytes / 8;
1905   } else {
1906     RD0Reg = ARM::R0;
1907     RegsNeeded = NumBytes / 4;
1908   }
1909
1910   // We're going to have to strip all list operands off before
1911   // re-adding them since the order matters, so save the existing ones
1912   // for later.
1913   SmallVector<MachineOperand, 4> RegList;
1914   for (int i = MI->getNumOperands() - 1; i >= RegListIdx; --i)
1915     RegList.push_back(MI->getOperand(i));
1916
1917   MachineBasicBlock *MBB = MI->getParent();
1918   const TargetRegisterInfo *TRI = MF.getRegInfo().getTargetRegisterInfo();
1919   const MCPhysReg *CSRegs = TRI->getCalleeSavedRegs(&MF);
1920
1921   // Now try to find enough space in the reglist to allocate NumBytes.
1922   for (unsigned CurReg = FirstReg - 1; CurReg >= RD0Reg && RegsNeeded;
1923        --CurReg) {
1924     if (!IsPop) {
1925       // Pushing any register is completely harmless, mark the
1926       // register involved as undef since we don't care about it in
1927       // the slightest.
1928       RegList.push_back(MachineOperand::CreateReg(CurReg, false, false,
1929                                                   false, false, true));
1930       --RegsNeeded;
1931       continue;
1932     }
1933
1934     // However, we can only pop an extra register if it's not live. For
1935     // registers live within the function we might clobber a return value
1936     // register; the other way a register can be live here is if it's
1937     // callee-saved.
1938     if (isCalleeSavedRegister(CurReg, CSRegs) ||
1939         MBB->computeRegisterLiveness(TRI, CurReg, MI) !=
1940             MachineBasicBlock::LQR_Dead) {
1941       // VFP pops don't allow holes in the register list, so any skip is fatal
1942       // for our transformation. GPR pops do, so we should just keep looking.
1943       if (IsVFPPushPop)
1944         return false;
1945       else
1946         continue;
1947     }
1948
1949     // Mark the unimportant registers as <def,dead> in the POP.
1950     RegList.push_back(MachineOperand::CreateReg(CurReg, true, false, false,
1951                                                 true));
1952     --RegsNeeded;
1953   }
1954
1955   if (RegsNeeded > 0)
1956     return false;
1957
1958   // Finally we know we can profitably perform the optimisation so go
1959   // ahead: strip all existing registers off and add them back again
1960   // in the right order.
1961   for (int i = MI->getNumOperands() - 1; i >= RegListIdx; --i)
1962     MI->RemoveOperand(i);
1963
1964   // Add the complete list back in.
1965   MachineInstrBuilder MIB(MF, &*MI);
1966   for (int i = RegList.size() - 1; i >= 0; --i)
1967     MIB.addOperand(RegList[i]);
1968
1969   return true;
1970 }
1971
1972 bool llvm::rewriteARMFrameIndex(MachineInstr &MI, unsigned FrameRegIdx,
1973                                 unsigned FrameReg, int &Offset,
1974                                 const ARMBaseInstrInfo &TII) {
1975   unsigned Opcode = MI.getOpcode();
1976   const MCInstrDesc &Desc = MI.getDesc();
1977   unsigned AddrMode = (Desc.TSFlags & ARMII::AddrModeMask);
1978   bool isSub = false;
1979
1980   // Memory operands in inline assembly always use AddrMode2.
1981   if (Opcode == ARM::INLINEASM)
1982     AddrMode = ARMII::AddrMode2;
1983
1984   if (Opcode == ARM::ADDri) {
1985     Offset += MI.getOperand(FrameRegIdx+1).getImm();
1986     if (Offset == 0) {
1987       // Turn it into a move.
1988       MI.setDesc(TII.get(ARM::MOVr));
1989       MI.getOperand(FrameRegIdx).ChangeToRegister(FrameReg, false);
1990       MI.RemoveOperand(FrameRegIdx+1);
1991       Offset = 0;
1992       return true;
1993     } else if (Offset < 0) {
1994       Offset = -Offset;
1995       isSub = true;
1996       MI.setDesc(TII.get(ARM::SUBri));
1997     }
1998
1999     // Common case: small offset, fits into instruction.
2000     if (ARM_AM::getSOImmVal(Offset) != -1) {
2001       // Replace the FrameIndex with sp / fp
2002       MI.getOperand(FrameRegIdx).ChangeToRegister(FrameReg, false);
2003       MI.getOperand(FrameRegIdx+1).ChangeToImmediate(Offset);
2004       Offset = 0;
2005       return true;
2006     }
2007
2008     // Otherwise, pull as much of the immedidate into this ADDri/SUBri
2009     // as possible.
2010     unsigned RotAmt = ARM_AM::getSOImmValRotate(Offset);
2011     unsigned ThisImmVal = Offset & ARM_AM::rotr32(0xFF, RotAmt);
2012
2013     // We will handle these bits from offset, clear them.
2014     Offset &= ~ThisImmVal;
2015
2016     // Get the properly encoded SOImmVal field.
2017     assert(ARM_AM::getSOImmVal(ThisImmVal) != -1 &&
2018            "Bit extraction didn't work?");
2019     MI.getOperand(FrameRegIdx+1).ChangeToImmediate(ThisImmVal);
2020  } else {
2021     unsigned ImmIdx = 0;
2022     int InstrOffs = 0;
2023     unsigned NumBits = 0;
2024     unsigned Scale = 1;
2025     switch (AddrMode) {
2026     case ARMII::AddrMode_i12: {
2027       ImmIdx = FrameRegIdx + 1;
2028       InstrOffs = MI.getOperand(ImmIdx).getImm();
2029       NumBits = 12;
2030       break;
2031     }
2032     case ARMII::AddrMode2: {
2033       ImmIdx = FrameRegIdx+2;
2034       InstrOffs = ARM_AM::getAM2Offset(MI.getOperand(ImmIdx).getImm());
2035       if (ARM_AM::getAM2Op(MI.getOperand(ImmIdx).getImm()) == ARM_AM::sub)
2036         InstrOffs *= -1;
2037       NumBits = 12;
2038       break;
2039     }
2040     case ARMII::AddrMode3: {
2041       ImmIdx = FrameRegIdx+2;
2042       InstrOffs = ARM_AM::getAM3Offset(MI.getOperand(ImmIdx).getImm());
2043       if (ARM_AM::getAM3Op(MI.getOperand(ImmIdx).getImm()) == ARM_AM::sub)
2044         InstrOffs *= -1;
2045       NumBits = 8;
2046       break;
2047     }
2048     case ARMII::AddrMode4:
2049     case ARMII::AddrMode6:
2050       // Can't fold any offset even if it's zero.
2051       return false;
2052     case ARMII::AddrMode5: {
2053       ImmIdx = FrameRegIdx+1;
2054       InstrOffs = ARM_AM::getAM5Offset(MI.getOperand(ImmIdx).getImm());
2055       if (ARM_AM::getAM5Op(MI.getOperand(ImmIdx).getImm()) == ARM_AM::sub)
2056         InstrOffs *= -1;
2057       NumBits = 8;
2058       Scale = 4;
2059       break;
2060     }
2061     default:
2062       llvm_unreachable("Unsupported addressing mode!");
2063     }
2064
2065     Offset += InstrOffs * Scale;
2066     assert((Offset & (Scale-1)) == 0 && "Can't encode this offset!");
2067     if (Offset < 0) {
2068       Offset = -Offset;
2069       isSub = true;
2070     }
2071
2072     // Attempt to fold address comp. if opcode has offset bits
2073     if (NumBits > 0) {
2074       // Common case: small offset, fits into instruction.
2075       MachineOperand &ImmOp = MI.getOperand(ImmIdx);
2076       int ImmedOffset = Offset / Scale;
2077       unsigned Mask = (1 << NumBits) - 1;
2078       if ((unsigned)Offset <= Mask * Scale) {
2079         // Replace the FrameIndex with sp
2080         MI.getOperand(FrameRegIdx).ChangeToRegister(FrameReg, false);
2081         // FIXME: When addrmode2 goes away, this will simplify (like the
2082         // T2 version), as the LDR.i12 versions don't need the encoding
2083         // tricks for the offset value.
2084         if (isSub) {
2085           if (AddrMode == ARMII::AddrMode_i12)
2086             ImmedOffset = -ImmedOffset;
2087           else
2088             ImmedOffset |= 1 << NumBits;
2089         }
2090         ImmOp.ChangeToImmediate(ImmedOffset);
2091         Offset = 0;
2092         return true;
2093       }
2094
2095       // Otherwise, it didn't fit. Pull in what we can to simplify the immed.
2096       ImmedOffset = ImmedOffset & Mask;
2097       if (isSub) {
2098         if (AddrMode == ARMII::AddrMode_i12)
2099           ImmedOffset = -ImmedOffset;
2100         else
2101           ImmedOffset |= 1 << NumBits;
2102       }
2103       ImmOp.ChangeToImmediate(ImmedOffset);
2104       Offset &= ~(Mask*Scale);
2105     }
2106   }
2107
2108   Offset = (isSub) ? -Offset : Offset;
2109   return Offset == 0;
2110 }
2111
2112 /// analyzeCompare - For a comparison instruction, return the source registers
2113 /// in SrcReg and SrcReg2 if having two register operands, and the value it
2114 /// compares against in CmpValue. Return true if the comparison instruction
2115 /// can be analyzed.
2116 bool ARMBaseInstrInfo::
2117 analyzeCompare(const MachineInstr *MI, unsigned &SrcReg, unsigned &SrcReg2,
2118                int &CmpMask, int &CmpValue) const {
2119   switch (MI->getOpcode()) {
2120   default: break;
2121   case ARM::CMPri:
2122   case ARM::t2CMPri:
2123     SrcReg = MI->getOperand(0).getReg();
2124     SrcReg2 = 0;
2125     CmpMask = ~0;
2126     CmpValue = MI->getOperand(1).getImm();
2127     return true;
2128   case ARM::CMPrr:
2129   case ARM::t2CMPrr:
2130     SrcReg = MI->getOperand(0).getReg();
2131     SrcReg2 = MI->getOperand(1).getReg();
2132     CmpMask = ~0;
2133     CmpValue = 0;
2134     return true;
2135   case ARM::TSTri:
2136   case ARM::t2TSTri:
2137     SrcReg = MI->getOperand(0).getReg();
2138     SrcReg2 = 0;
2139     CmpMask = MI->getOperand(1).getImm();
2140     CmpValue = 0;
2141     return true;
2142   }
2143
2144   return false;
2145 }
2146
2147 /// isSuitableForMask - Identify a suitable 'and' instruction that
2148 /// operates on the given source register and applies the same mask
2149 /// as a 'tst' instruction. Provide a limited look-through for copies.
2150 /// When successful, MI will hold the found instruction.
2151 static bool isSuitableForMask(MachineInstr *&MI, unsigned SrcReg,
2152                               int CmpMask, bool CommonUse) {
2153   switch (MI->getOpcode()) {
2154     case ARM::ANDri:
2155     case ARM::t2ANDri:
2156       if (CmpMask != MI->getOperand(2).getImm())
2157         return false;
2158       if (SrcReg == MI->getOperand(CommonUse ? 1 : 0).getReg())
2159         return true;
2160       break;
2161     case ARM::COPY: {
2162       // Walk down one instruction which is potentially an 'and'.
2163       const MachineInstr &Copy = *MI;
2164       MachineBasicBlock::iterator AND(
2165         llvm::next(MachineBasicBlock::iterator(MI)));
2166       if (AND == MI->getParent()->end()) return false;
2167       MI = AND;
2168       return isSuitableForMask(MI, Copy.getOperand(0).getReg(),
2169                                CmpMask, true);
2170     }
2171   }
2172
2173   return false;
2174 }
2175
2176 /// getSwappedCondition - assume the flags are set by MI(a,b), return
2177 /// the condition code if we modify the instructions such that flags are
2178 /// set by MI(b,a).
2179 inline static ARMCC::CondCodes getSwappedCondition(ARMCC::CondCodes CC) {
2180   switch (CC) {
2181   default: return ARMCC::AL;
2182   case ARMCC::EQ: return ARMCC::EQ;
2183   case ARMCC::NE: return ARMCC::NE;
2184   case ARMCC::HS: return ARMCC::LS;
2185   case ARMCC::LO: return ARMCC::HI;
2186   case ARMCC::HI: return ARMCC::LO;
2187   case ARMCC::LS: return ARMCC::HS;
2188   case ARMCC::GE: return ARMCC::LE;
2189   case ARMCC::LT: return ARMCC::GT;
2190   case ARMCC::GT: return ARMCC::LT;
2191   case ARMCC::LE: return ARMCC::GE;
2192   }
2193 }
2194
2195 /// isRedundantFlagInstr - check whether the first instruction, whose only
2196 /// purpose is to update flags, can be made redundant.
2197 /// CMPrr can be made redundant by SUBrr if the operands are the same.
2198 /// CMPri can be made redundant by SUBri if the operands are the same.
2199 /// This function can be extended later on.
2200 inline static bool isRedundantFlagInstr(MachineInstr *CmpI, unsigned SrcReg,
2201                                         unsigned SrcReg2, int ImmValue,
2202                                         MachineInstr *OI) {
2203   if ((CmpI->getOpcode() == ARM::CMPrr ||
2204        CmpI->getOpcode() == ARM::t2CMPrr) &&
2205       (OI->getOpcode() == ARM::SUBrr ||
2206        OI->getOpcode() == ARM::t2SUBrr) &&
2207       ((OI->getOperand(1).getReg() == SrcReg &&
2208         OI->getOperand(2).getReg() == SrcReg2) ||
2209        (OI->getOperand(1).getReg() == SrcReg2 &&
2210         OI->getOperand(2).getReg() == SrcReg)))
2211     return true;
2212
2213   if ((CmpI->getOpcode() == ARM::CMPri ||
2214        CmpI->getOpcode() == ARM::t2CMPri) &&
2215       (OI->getOpcode() == ARM::SUBri ||
2216        OI->getOpcode() == ARM::t2SUBri) &&
2217       OI->getOperand(1).getReg() == SrcReg &&
2218       OI->getOperand(2).getImm() == ImmValue)
2219     return true;
2220   return false;
2221 }
2222
2223 /// optimizeCompareInstr - Convert the instruction supplying the argument to the
2224 /// comparison into one that sets the zero bit in the flags register;
2225 /// Remove a redundant Compare instruction if an earlier instruction can set the
2226 /// flags in the same way as Compare.
2227 /// E.g. SUBrr(r1,r2) and CMPrr(r1,r2). We also handle the case where two
2228 /// operands are swapped: SUBrr(r1,r2) and CMPrr(r2,r1), by updating the
2229 /// condition code of instructions which use the flags.
2230 bool ARMBaseInstrInfo::
2231 optimizeCompareInstr(MachineInstr *CmpInstr, unsigned SrcReg, unsigned SrcReg2,
2232                      int CmpMask, int CmpValue,
2233                      const MachineRegisterInfo *MRI) const {
2234   // Get the unique definition of SrcReg.
2235   MachineInstr *MI = MRI->getUniqueVRegDef(SrcReg);
2236   if (!MI) return false;
2237
2238   // Masked compares sometimes use the same register as the corresponding 'and'.
2239   if (CmpMask != ~0) {
2240     if (!isSuitableForMask(MI, SrcReg, CmpMask, false) || isPredicated(MI)) {
2241       MI = 0;
2242       for (MachineRegisterInfo::use_iterator UI = MRI->use_begin(SrcReg),
2243            UE = MRI->use_end(); UI != UE; ++UI) {
2244         if (UI->getParent() != CmpInstr->getParent()) continue;
2245         MachineInstr *PotentialAND = &*UI;
2246         if (!isSuitableForMask(PotentialAND, SrcReg, CmpMask, true) ||
2247             isPredicated(PotentialAND))
2248           continue;
2249         MI = PotentialAND;
2250         break;
2251       }
2252       if (!MI) return false;
2253     }
2254   }
2255
2256   // Get ready to iterate backward from CmpInstr.
2257   MachineBasicBlock::iterator I = CmpInstr, E = MI,
2258                               B = CmpInstr->getParent()->begin();
2259
2260   // Early exit if CmpInstr is at the beginning of the BB.
2261   if (I == B) return false;
2262
2263   // There are two possible candidates which can be changed to set CPSR:
2264   // One is MI, the other is a SUB instruction.
2265   // For CMPrr(r1,r2), we are looking for SUB(r1,r2) or SUB(r2,r1).
2266   // For CMPri(r1, CmpValue), we are looking for SUBri(r1, CmpValue).
2267   MachineInstr *Sub = NULL;
2268   if (SrcReg2 != 0)
2269     // MI is not a candidate for CMPrr.
2270     MI = NULL;
2271   else if (MI->getParent() != CmpInstr->getParent() || CmpValue != 0) {
2272     // Conservatively refuse to convert an instruction which isn't in the same
2273     // BB as the comparison.
2274     // For CMPri, we need to check Sub, thus we can't return here.
2275     if (CmpInstr->getOpcode() == ARM::CMPri ||
2276        CmpInstr->getOpcode() == ARM::t2CMPri)
2277       MI = NULL;
2278     else
2279       return false;
2280   }
2281
2282   // Check that CPSR isn't set between the comparison instruction and the one we
2283   // want to change. At the same time, search for Sub.
2284   const TargetRegisterInfo *TRI = &getRegisterInfo();
2285   --I;
2286   for (; I != E; --I) {
2287     const MachineInstr &Instr = *I;
2288
2289     if (Instr.modifiesRegister(ARM::CPSR, TRI) ||
2290         Instr.readsRegister(ARM::CPSR, TRI))
2291       // This instruction modifies or uses CPSR after the one we want to
2292       // change. We can't do this transformation.
2293       return false;
2294
2295     // Check whether CmpInstr can be made redundant by the current instruction.
2296     if (isRedundantFlagInstr(CmpInstr, SrcReg, SrcReg2, CmpValue, &*I)) {
2297       Sub = &*I;
2298       break;
2299     }
2300
2301     if (I == B)
2302       // The 'and' is below the comparison instruction.
2303       return false;
2304   }
2305
2306   // Return false if no candidates exist.
2307   if (!MI && !Sub)
2308     return false;
2309
2310   // The single candidate is called MI.
2311   if (!MI) MI = Sub;
2312
2313   // We can't use a predicated instruction - it doesn't always write the flags.
2314   if (isPredicated(MI))
2315     return false;
2316
2317   switch (MI->getOpcode()) {
2318   default: break;
2319   case ARM::RSBrr:
2320   case ARM::RSBri:
2321   case ARM::RSCrr:
2322   case ARM::RSCri:
2323   case ARM::ADDrr:
2324   case ARM::ADDri:
2325   case ARM::ADCrr:
2326   case ARM::ADCri:
2327   case ARM::SUBrr:
2328   case ARM::SUBri:
2329   case ARM::SBCrr:
2330   case ARM::SBCri:
2331   case ARM::t2RSBri:
2332   case ARM::t2ADDrr:
2333   case ARM::t2ADDri:
2334   case ARM::t2ADCrr:
2335   case ARM::t2ADCri:
2336   case ARM::t2SUBrr:
2337   case ARM::t2SUBri:
2338   case ARM::t2SBCrr:
2339   case ARM::t2SBCri:
2340   case ARM::ANDrr:
2341   case ARM::ANDri:
2342   case ARM::t2ANDrr:
2343   case ARM::t2ANDri:
2344   case ARM::ORRrr:
2345   case ARM::ORRri:
2346   case ARM::t2ORRrr:
2347   case ARM::t2ORRri:
2348   case ARM::EORrr:
2349   case ARM::EORri:
2350   case ARM::t2EORrr:
2351   case ARM::t2EORri: {
2352     // Scan forward for the use of CPSR
2353     // When checking against MI: if it's a conditional code requires
2354     // checking of V bit, then this is not safe to do.
2355     // It is safe to remove CmpInstr if CPSR is redefined or killed.
2356     // If we are done with the basic block, we need to check whether CPSR is
2357     // live-out.
2358     SmallVector<std::pair<MachineOperand*, ARMCC::CondCodes>, 4>
2359         OperandsToUpdate;
2360     bool isSafe = false;
2361     I = CmpInstr;
2362     E = CmpInstr->getParent()->end();
2363     while (!isSafe && ++I != E) {
2364       const MachineInstr &Instr = *I;
2365       for (unsigned IO = 0, EO = Instr.getNumOperands();
2366            !isSafe && IO != EO; ++IO) {
2367         const MachineOperand &MO = Instr.getOperand(IO);
2368         if (MO.isRegMask() && MO.clobbersPhysReg(ARM::CPSR)) {
2369           isSafe = true;
2370           break;
2371         }
2372         if (!MO.isReg() || MO.getReg() != ARM::CPSR)
2373           continue;
2374         if (MO.isDef()) {
2375           isSafe = true;
2376           break;
2377         }
2378         // Condition code is after the operand before CPSR except for VSELs.
2379         ARMCC::CondCodes CC;
2380         bool IsInstrVSel = true;
2381         switch (Instr.getOpcode()) {
2382         default:
2383           IsInstrVSel = false;
2384           CC = (ARMCC::CondCodes)Instr.getOperand(IO - 1).getImm();
2385           break;
2386         case ARM::VSELEQD:
2387         case ARM::VSELEQS:
2388           CC = ARMCC::EQ;
2389           break;
2390         case ARM::VSELGTD:
2391         case ARM::VSELGTS:
2392           CC = ARMCC::GT;
2393           break;
2394         case ARM::VSELGED:
2395         case ARM::VSELGES:
2396           CC = ARMCC::GE;
2397           break;
2398         case ARM::VSELVSS:
2399         case ARM::VSELVSD:
2400           CC = ARMCC::VS;
2401           break;
2402         }
2403
2404         if (Sub) {
2405           ARMCC::CondCodes NewCC = getSwappedCondition(CC);
2406           if (NewCC == ARMCC::AL)
2407             return false;
2408           // If we have SUB(r1, r2) and CMP(r2, r1), the condition code based
2409           // on CMP needs to be updated to be based on SUB.
2410           // Push the condition code operands to OperandsToUpdate.
2411           // If it is safe to remove CmpInstr, the condition code of these
2412           // operands will be modified.
2413           if (SrcReg2 != 0 && Sub->getOperand(1).getReg() == SrcReg2 &&
2414               Sub->getOperand(2).getReg() == SrcReg) {
2415             // VSel doesn't support condition code update.
2416             if (IsInstrVSel)
2417               return false;
2418             OperandsToUpdate.push_back(
2419                 std::make_pair(&((*I).getOperand(IO - 1)), NewCC));
2420           }
2421         } else
2422           switch (CC) {
2423           default:
2424             // CPSR can be used multiple times, we should continue.
2425             break;
2426           case ARMCC::VS:
2427           case ARMCC::VC:
2428           case ARMCC::GE:
2429           case ARMCC::LT:
2430           case ARMCC::GT:
2431           case ARMCC::LE:
2432             return false;
2433           }
2434       }
2435     }
2436
2437     // If CPSR is not killed nor re-defined, we should check whether it is
2438     // live-out. If it is live-out, do not optimize.
2439     if (!isSafe) {
2440       MachineBasicBlock *MBB = CmpInstr->getParent();
2441       for (MachineBasicBlock::succ_iterator SI = MBB->succ_begin(),
2442                SE = MBB->succ_end(); SI != SE; ++SI)
2443         if ((*SI)->isLiveIn(ARM::CPSR))
2444           return false;
2445     }
2446
2447     // Toggle the optional operand to CPSR.
2448     MI->getOperand(5).setReg(ARM::CPSR);
2449     MI->getOperand(5).setIsDef(true);
2450     assert(!isPredicated(MI) && "Can't use flags from predicated instruction");
2451     CmpInstr->eraseFromParent();
2452
2453     // Modify the condition code of operands in OperandsToUpdate.
2454     // Since we have SUB(r1, r2) and CMP(r2, r1), the condition code needs to
2455     // be changed from r2 > r1 to r1 < r2, from r2 < r1 to r1 > r2, etc.
2456     for (unsigned i = 0, e = OperandsToUpdate.size(); i < e; i++)
2457       OperandsToUpdate[i].first->setImm(OperandsToUpdate[i].second);
2458     return true;
2459   }
2460   }
2461
2462   return false;
2463 }
2464
2465 bool ARMBaseInstrInfo::FoldImmediate(MachineInstr *UseMI,
2466                                      MachineInstr *DefMI, unsigned Reg,
2467                                      MachineRegisterInfo *MRI) const {
2468   // Fold large immediates into add, sub, or, xor.
2469   unsigned DefOpc = DefMI->getOpcode();
2470   if (DefOpc != ARM::t2MOVi32imm && DefOpc != ARM::MOVi32imm)
2471     return false;
2472   if (!DefMI->getOperand(1).isImm())
2473     // Could be t2MOVi32imm <ga:xx>
2474     return false;
2475
2476   if (!MRI->hasOneNonDBGUse(Reg))
2477     return false;
2478
2479   const MCInstrDesc &DefMCID = DefMI->getDesc();
2480   if (DefMCID.hasOptionalDef()) {
2481     unsigned NumOps = DefMCID.getNumOperands();
2482     const MachineOperand &MO = DefMI->getOperand(NumOps-1);
2483     if (MO.getReg() == ARM::CPSR && !MO.isDead())
2484       // If DefMI defines CPSR and it is not dead, it's obviously not safe
2485       // to delete DefMI.
2486       return false;
2487   }
2488
2489   const MCInstrDesc &UseMCID = UseMI->getDesc();
2490   if (UseMCID.hasOptionalDef()) {
2491     unsigned NumOps = UseMCID.getNumOperands();
2492     if (UseMI->getOperand(NumOps-1).getReg() == ARM::CPSR)
2493       // If the instruction sets the flag, do not attempt this optimization
2494       // since it may change the semantics of the code.
2495       return false;
2496   }
2497
2498   unsigned UseOpc = UseMI->getOpcode();
2499   unsigned NewUseOpc = 0;
2500   uint32_t ImmVal = (uint32_t)DefMI->getOperand(1).getImm();
2501   uint32_t SOImmValV1 = 0, SOImmValV2 = 0;
2502   bool Commute = false;
2503   switch (UseOpc) {
2504   default: return false;
2505   case ARM::SUBrr:
2506   case ARM::ADDrr:
2507   case ARM::ORRrr:
2508   case ARM::EORrr:
2509   case ARM::t2SUBrr:
2510   case ARM::t2ADDrr:
2511   case ARM::t2ORRrr:
2512   case ARM::t2EORrr: {
2513     Commute = UseMI->getOperand(2).getReg() != Reg;
2514     switch (UseOpc) {
2515     default: break;
2516     case ARM::SUBrr: {
2517       if (Commute)
2518         return false;
2519       ImmVal = -ImmVal;
2520       NewUseOpc = ARM::SUBri;
2521       // Fallthrough
2522     }
2523     case ARM::ADDrr:
2524     case ARM::ORRrr:
2525     case ARM::EORrr: {
2526       if (!ARM_AM::isSOImmTwoPartVal(ImmVal))
2527         return false;
2528       SOImmValV1 = (uint32_t)ARM_AM::getSOImmTwoPartFirst(ImmVal);
2529       SOImmValV2 = (uint32_t)ARM_AM::getSOImmTwoPartSecond(ImmVal);
2530       switch (UseOpc) {
2531       default: break;
2532       case ARM::ADDrr: NewUseOpc = ARM::ADDri; break;
2533       case ARM::ORRrr: NewUseOpc = ARM::ORRri; break;
2534       case ARM::EORrr: NewUseOpc = ARM::EORri; break;
2535       }
2536       break;
2537     }
2538     case ARM::t2SUBrr: {
2539       if (Commute)
2540         return false;
2541       ImmVal = -ImmVal;
2542       NewUseOpc = ARM::t2SUBri;
2543       // Fallthrough
2544     }
2545     case ARM::t2ADDrr:
2546     case ARM::t2ORRrr:
2547     case ARM::t2EORrr: {
2548       if (!ARM_AM::isT2SOImmTwoPartVal(ImmVal))
2549         return false;
2550       SOImmValV1 = (uint32_t)ARM_AM::getT2SOImmTwoPartFirst(ImmVal);
2551       SOImmValV2 = (uint32_t)ARM_AM::getT2SOImmTwoPartSecond(ImmVal);
2552       switch (UseOpc) {
2553       default: break;
2554       case ARM::t2ADDrr: NewUseOpc = ARM::t2ADDri; break;
2555       case ARM::t2ORRrr: NewUseOpc = ARM::t2ORRri; break;
2556       case ARM::t2EORrr: NewUseOpc = ARM::t2EORri; break;
2557       }
2558       break;
2559     }
2560     }
2561   }
2562   }
2563
2564   unsigned OpIdx = Commute ? 2 : 1;
2565   unsigned Reg1 = UseMI->getOperand(OpIdx).getReg();
2566   bool isKill = UseMI->getOperand(OpIdx).isKill();
2567   unsigned NewReg = MRI->createVirtualRegister(MRI->getRegClass(Reg));
2568   AddDefaultCC(AddDefaultPred(BuildMI(*UseMI->getParent(),
2569                                       UseMI, UseMI->getDebugLoc(),
2570                                       get(NewUseOpc), NewReg)
2571                               .addReg(Reg1, getKillRegState(isKill))
2572                               .addImm(SOImmValV1)));
2573   UseMI->setDesc(get(NewUseOpc));
2574   UseMI->getOperand(1).setReg(NewReg);
2575   UseMI->getOperand(1).setIsKill();
2576   UseMI->getOperand(2).ChangeToImmediate(SOImmValV2);
2577   DefMI->eraseFromParent();
2578   return true;
2579 }
2580
2581 static unsigned getNumMicroOpsSwiftLdSt(const InstrItineraryData *ItinData,
2582                                         const MachineInstr *MI) {
2583   switch (MI->getOpcode()) {
2584   default: {
2585     const MCInstrDesc &Desc = MI->getDesc();
2586     int UOps = ItinData->getNumMicroOps(Desc.getSchedClass());
2587     assert(UOps >= 0 && "bad # UOps");
2588     return UOps;
2589   }
2590
2591   case ARM::LDRrs:
2592   case ARM::LDRBrs:
2593   case ARM::STRrs:
2594   case ARM::STRBrs: {
2595     unsigned ShOpVal = MI->getOperand(3).getImm();
2596     bool isSub = ARM_AM::getAM2Op(ShOpVal) == ARM_AM::sub;
2597     unsigned ShImm = ARM_AM::getAM2Offset(ShOpVal);
2598     if (!isSub &&
2599         (ShImm == 0 ||
2600          ((ShImm == 1 || ShImm == 2 || ShImm == 3) &&
2601           ARM_AM::getAM2ShiftOpc(ShOpVal) == ARM_AM::lsl)))
2602       return 1;
2603     return 2;
2604   }
2605
2606   case ARM::LDRH:
2607   case ARM::STRH: {
2608     if (!MI->getOperand(2).getReg())
2609       return 1;
2610
2611     unsigned ShOpVal = MI->getOperand(3).getImm();
2612     bool isSub = ARM_AM::getAM2Op(ShOpVal) == ARM_AM::sub;
2613     unsigned ShImm = ARM_AM::getAM2Offset(ShOpVal);
2614     if (!isSub &&
2615         (ShImm == 0 ||
2616          ((ShImm == 1 || ShImm == 2 || ShImm == 3) &&
2617           ARM_AM::getAM2ShiftOpc(ShOpVal) == ARM_AM::lsl)))
2618       return 1;
2619     return 2;
2620   }
2621
2622   case ARM::LDRSB:
2623   case ARM::LDRSH:
2624     return (ARM_AM::getAM3Op(MI->getOperand(3).getImm()) == ARM_AM::sub) ? 3:2;
2625
2626   case ARM::LDRSB_POST:
2627   case ARM::LDRSH_POST: {
2628     unsigned Rt = MI->getOperand(0).getReg();
2629     unsigned Rm = MI->getOperand(3).getReg();
2630     return (Rt == Rm) ? 4 : 3;
2631   }
2632
2633   case ARM::LDR_PRE_REG:
2634   case ARM::LDRB_PRE_REG: {
2635     unsigned Rt = MI->getOperand(0).getReg();
2636     unsigned Rm = MI->getOperand(3).getReg();
2637     if (Rt == Rm)
2638       return 3;
2639     unsigned ShOpVal = MI->getOperand(4).getImm();
2640     bool isSub = ARM_AM::getAM2Op(ShOpVal) == ARM_AM::sub;
2641     unsigned ShImm = ARM_AM::getAM2Offset(ShOpVal);
2642     if (!isSub &&
2643         (ShImm == 0 ||
2644          ((ShImm == 1 || ShImm == 2 || ShImm == 3) &&
2645           ARM_AM::getAM2ShiftOpc(ShOpVal) == ARM_AM::lsl)))
2646       return 2;
2647     return 3;
2648   }
2649
2650   case ARM::STR_PRE_REG:
2651   case ARM::STRB_PRE_REG: {
2652     unsigned ShOpVal = MI->getOperand(4).getImm();
2653     bool isSub = ARM_AM::getAM2Op(ShOpVal) == ARM_AM::sub;
2654     unsigned ShImm = ARM_AM::getAM2Offset(ShOpVal);
2655     if (!isSub &&
2656         (ShImm == 0 ||
2657          ((ShImm == 1 || ShImm == 2 || ShImm == 3) &&
2658           ARM_AM::getAM2ShiftOpc(ShOpVal) == ARM_AM::lsl)))
2659       return 2;
2660     return 3;
2661   }
2662
2663   case ARM::LDRH_PRE:
2664   case ARM::STRH_PRE: {
2665     unsigned Rt = MI->getOperand(0).getReg();
2666     unsigned Rm = MI->getOperand(3).getReg();
2667     if (!Rm)
2668       return 2;
2669     if (Rt == Rm)
2670       return 3;
2671     return (ARM_AM::getAM3Op(MI->getOperand(4).getImm()) == ARM_AM::sub)
2672       ? 3 : 2;
2673   }
2674
2675   case ARM::LDR_POST_REG:
2676   case ARM::LDRB_POST_REG:
2677   case ARM::LDRH_POST: {
2678     unsigned Rt = MI->getOperand(0).getReg();
2679     unsigned Rm = MI->getOperand(3).getReg();
2680     return (Rt == Rm) ? 3 : 2;
2681   }
2682
2683   case ARM::LDR_PRE_IMM:
2684   case ARM::LDRB_PRE_IMM:
2685   case ARM::LDR_POST_IMM:
2686   case ARM::LDRB_POST_IMM:
2687   case ARM::STRB_POST_IMM:
2688   case ARM::STRB_POST_REG:
2689   case ARM::STRB_PRE_IMM:
2690   case ARM::STRH_POST:
2691   case ARM::STR_POST_IMM:
2692   case ARM::STR_POST_REG:
2693   case ARM::STR_PRE_IMM:
2694     return 2;
2695
2696   case ARM::LDRSB_PRE:
2697   case ARM::LDRSH_PRE: {
2698     unsigned Rm = MI->getOperand(3).getReg();
2699     if (Rm == 0)
2700       return 3;
2701     unsigned Rt = MI->getOperand(0).getReg();
2702     if (Rt == Rm)
2703       return 4;
2704     unsigned ShOpVal = MI->getOperand(4).getImm();
2705     bool isSub = ARM_AM::getAM2Op(ShOpVal) == ARM_AM::sub;
2706     unsigned ShImm = ARM_AM::getAM2Offset(ShOpVal);
2707     if (!isSub &&
2708         (ShImm == 0 ||
2709          ((ShImm == 1 || ShImm == 2 || ShImm == 3) &&
2710           ARM_AM::getAM2ShiftOpc(ShOpVal) == ARM_AM::lsl)))
2711       return 3;
2712     return 4;
2713   }
2714
2715   case ARM::LDRD: {
2716     unsigned Rt = MI->getOperand(0).getReg();
2717     unsigned Rn = MI->getOperand(2).getReg();
2718     unsigned Rm = MI->getOperand(3).getReg();
2719     if (Rm)
2720       return (ARM_AM::getAM3Op(MI->getOperand(4).getImm()) == ARM_AM::sub) ?4:3;
2721     return (Rt == Rn) ? 3 : 2;
2722   }
2723
2724   case ARM::STRD: {
2725     unsigned Rm = MI->getOperand(3).getReg();
2726     if (Rm)
2727       return (ARM_AM::getAM3Op(MI->getOperand(4).getImm()) == ARM_AM::sub) ?4:3;
2728     return 2;
2729   }
2730
2731   case ARM::LDRD_POST:
2732   case ARM::t2LDRD_POST:
2733     return 3;
2734
2735   case ARM::STRD_POST:
2736   case ARM::t2STRD_POST:
2737     return 4;
2738
2739   case ARM::LDRD_PRE: {
2740     unsigned Rt = MI->getOperand(0).getReg();
2741     unsigned Rn = MI->getOperand(3).getReg();
2742     unsigned Rm = MI->getOperand(4).getReg();
2743     if (Rm)
2744       return (ARM_AM::getAM3Op(MI->getOperand(5).getImm()) == ARM_AM::sub) ?5:4;
2745     return (Rt == Rn) ? 4 : 3;
2746   }
2747
2748   case ARM::t2LDRD_PRE: {
2749     unsigned Rt = MI->getOperand(0).getReg();
2750     unsigned Rn = MI->getOperand(3).getReg();
2751     return (Rt == Rn) ? 4 : 3;
2752   }
2753
2754   case ARM::STRD_PRE: {
2755     unsigned Rm = MI->getOperand(4).getReg();
2756     if (Rm)
2757       return (ARM_AM::getAM3Op(MI->getOperand(5).getImm()) == ARM_AM::sub) ?5:4;
2758     return 3;
2759   }
2760
2761   case ARM::t2STRD_PRE:
2762     return 3;
2763
2764   case ARM::t2LDR_POST:
2765   case ARM::t2LDRB_POST:
2766   case ARM::t2LDRB_PRE:
2767   case ARM::t2LDRSBi12:
2768   case ARM::t2LDRSBi8:
2769   case ARM::t2LDRSBpci:
2770   case ARM::t2LDRSBs:
2771   case ARM::t2LDRH_POST:
2772   case ARM::t2LDRH_PRE:
2773   case ARM::t2LDRSBT:
2774   case ARM::t2LDRSB_POST:
2775   case ARM::t2LDRSB_PRE:
2776   case ARM::t2LDRSH_POST:
2777   case ARM::t2LDRSH_PRE:
2778   case ARM::t2LDRSHi12:
2779   case ARM::t2LDRSHi8:
2780   case ARM::t2LDRSHpci:
2781   case ARM::t2LDRSHs:
2782     return 2;
2783
2784   case ARM::t2LDRDi8: {
2785     unsigned Rt = MI->getOperand(0).getReg();
2786     unsigned Rn = MI->getOperand(2).getReg();
2787     return (Rt == Rn) ? 3 : 2;
2788   }
2789
2790   case ARM::t2STRB_POST:
2791   case ARM::t2STRB_PRE:
2792   case ARM::t2STRBs:
2793   case ARM::t2STRDi8:
2794   case ARM::t2STRH_POST:
2795   case ARM::t2STRH_PRE:
2796   case ARM::t2STRHs:
2797   case ARM::t2STR_POST:
2798   case ARM::t2STR_PRE:
2799   case ARM::t2STRs:
2800     return 2;
2801   }
2802 }
2803
2804 // Return the number of 32-bit words loaded by LDM or stored by STM. If this
2805 // can't be easily determined return 0 (missing MachineMemOperand).
2806 //
2807 // FIXME: The current MachineInstr design does not support relying on machine
2808 // mem operands to determine the width of a memory access. Instead, we expect
2809 // the target to provide this information based on the instruction opcode and
2810 // operands. However, using MachineMemOperand is a the best solution now for
2811 // two reasons:
2812 //
2813 // 1) getNumMicroOps tries to infer LDM memory width from the total number of MI
2814 // operands. This is much more dangerous than using the MachineMemOperand
2815 // sizes because CodeGen passes can insert/remove optional machine operands. In
2816 // fact, it's totally incorrect for preRA passes and appears to be wrong for
2817 // postRA passes as well.
2818 //
2819 // 2) getNumLDMAddresses is only used by the scheduling machine model and any
2820 // machine model that calls this should handle the unknown (zero size) case.
2821 //
2822 // Long term, we should require a target hook that verifies MachineMemOperand
2823 // sizes during MC lowering. That target hook should be local to MC lowering
2824 // because we can't ensure that it is aware of other MI forms. Doing this will
2825 // ensure that MachineMemOperands are correctly propagated through all passes.
2826 unsigned ARMBaseInstrInfo::getNumLDMAddresses(const MachineInstr *MI) const {
2827   unsigned Size = 0;
2828   for (MachineInstr::mmo_iterator I = MI->memoperands_begin(),
2829          E = MI->memoperands_end(); I != E; ++I) {
2830     Size += (*I)->getSize();
2831   }
2832   return Size / 4;
2833 }
2834
2835 unsigned
2836 ARMBaseInstrInfo::getNumMicroOps(const InstrItineraryData *ItinData,
2837                                  const MachineInstr *MI) const {
2838   if (!ItinData || ItinData->isEmpty())
2839     return 1;
2840
2841   const MCInstrDesc &Desc = MI->getDesc();
2842   unsigned Class = Desc.getSchedClass();
2843   int ItinUOps = ItinData->getNumMicroOps(Class);
2844   if (ItinUOps >= 0) {
2845     if (Subtarget.isSwift() && (Desc.mayLoad() || Desc.mayStore()))
2846       return getNumMicroOpsSwiftLdSt(ItinData, MI);
2847
2848     return ItinUOps;
2849   }
2850
2851   unsigned Opc = MI->getOpcode();
2852   switch (Opc) {
2853   default:
2854     llvm_unreachable("Unexpected multi-uops instruction!");
2855   case ARM::VLDMQIA:
2856   case ARM::VSTMQIA:
2857     return 2;
2858
2859   // The number of uOps for load / store multiple are determined by the number
2860   // registers.
2861   //
2862   // On Cortex-A8, each pair of register loads / stores can be scheduled on the
2863   // same cycle. The scheduling for the first load / store must be done
2864   // separately by assuming the address is not 64-bit aligned.
2865   //
2866   // On Cortex-A9, the formula is simply (#reg / 2) + (#reg % 2). If the address
2867   // is not 64-bit aligned, then AGU would take an extra cycle.  For VFP / NEON
2868   // load / store multiple, the formula is (#reg / 2) + (#reg % 2) + 1.
2869   case ARM::VLDMDIA:
2870   case ARM::VLDMDIA_UPD:
2871   case ARM::VLDMDDB_UPD:
2872   case ARM::VLDMSIA:
2873   case ARM::VLDMSIA_UPD:
2874   case ARM::VLDMSDB_UPD:
2875   case ARM::VSTMDIA:
2876   case ARM::VSTMDIA_UPD:
2877   case ARM::VSTMDDB_UPD:
2878   case ARM::VSTMSIA:
2879   case ARM::VSTMSIA_UPD:
2880   case ARM::VSTMSDB_UPD: {
2881     unsigned NumRegs = MI->getNumOperands() - Desc.getNumOperands();
2882     return (NumRegs / 2) + (NumRegs % 2) + 1;
2883   }
2884
2885   case ARM::LDMIA_RET:
2886   case ARM::LDMIA:
2887   case ARM::LDMDA:
2888   case ARM::LDMDB:
2889   case ARM::LDMIB:
2890   case ARM::LDMIA_UPD:
2891   case ARM::LDMDA_UPD:
2892   case ARM::LDMDB_UPD:
2893   case ARM::LDMIB_UPD:
2894   case ARM::STMIA:
2895   case ARM::STMDA:
2896   case ARM::STMDB:
2897   case ARM::STMIB:
2898   case ARM::STMIA_UPD:
2899   case ARM::STMDA_UPD:
2900   case ARM::STMDB_UPD:
2901   case ARM::STMIB_UPD:
2902   case ARM::tLDMIA:
2903   case ARM::tLDMIA_UPD:
2904   case ARM::tSTMIA_UPD:
2905   case ARM::tPOP_RET:
2906   case ARM::tPOP:
2907   case ARM::tPUSH:
2908   case ARM::t2LDMIA_RET:
2909   case ARM::t2LDMIA:
2910   case ARM::t2LDMDB:
2911   case ARM::t2LDMIA_UPD:
2912   case ARM::t2LDMDB_UPD:
2913   case ARM::t2STMIA:
2914   case ARM::t2STMDB:
2915   case ARM::t2STMIA_UPD:
2916   case ARM::t2STMDB_UPD: {
2917     unsigned NumRegs = MI->getNumOperands() - Desc.getNumOperands() + 1;
2918     if (Subtarget.isSwift()) {
2919       int UOps = 1 + NumRegs;  // One for address computation, one for each ld / st.
2920       switch (Opc) {
2921       default: break;
2922       case ARM::VLDMDIA_UPD:
2923       case ARM::VLDMDDB_UPD:
2924       case ARM::VLDMSIA_UPD:
2925       case ARM::VLDMSDB_UPD:
2926       case ARM::VSTMDIA_UPD:
2927       case ARM::VSTMDDB_UPD:
2928       case ARM::VSTMSIA_UPD:
2929       case ARM::VSTMSDB_UPD:
2930       case ARM::LDMIA_UPD:
2931       case ARM::LDMDA_UPD:
2932       case ARM::LDMDB_UPD:
2933       case ARM::LDMIB_UPD:
2934       case ARM::STMIA_UPD:
2935       case ARM::STMDA_UPD:
2936       case ARM::STMDB_UPD:
2937       case ARM::STMIB_UPD:
2938       case ARM::tLDMIA_UPD:
2939       case ARM::tSTMIA_UPD:
2940       case ARM::t2LDMIA_UPD:
2941       case ARM::t2LDMDB_UPD:
2942       case ARM::t2STMIA_UPD:
2943       case ARM::t2STMDB_UPD:
2944         ++UOps; // One for base register writeback.
2945         break;
2946       case ARM::LDMIA_RET:
2947       case ARM::tPOP_RET:
2948       case ARM::t2LDMIA_RET:
2949         UOps += 2; // One for base reg wb, one for write to pc.
2950         break;
2951       }
2952       return UOps;
2953     } else if (Subtarget.isCortexA8()) {
2954       if (NumRegs < 4)
2955         return 2;
2956       // 4 registers would be issued: 2, 2.
2957       // 5 registers would be issued: 2, 2, 1.
2958       int A8UOps = (NumRegs / 2);
2959       if (NumRegs % 2)
2960         ++A8UOps;
2961       return A8UOps;
2962     } else if (Subtarget.isLikeA9() || Subtarget.isSwift()) {
2963       int A9UOps = (NumRegs / 2);
2964       // If there are odd number of registers or if it's not 64-bit aligned,
2965       // then it takes an extra AGU (Address Generation Unit) cycle.
2966       if ((NumRegs % 2) ||
2967           !MI->hasOneMemOperand() ||
2968           (*MI->memoperands_begin())->getAlignment() < 8)
2969         ++A9UOps;
2970       return A9UOps;
2971     } else {
2972       // Assume the worst.
2973       return NumRegs;
2974     }
2975   }
2976   }
2977 }
2978
2979 int
2980 ARMBaseInstrInfo::getVLDMDefCycle(const InstrItineraryData *ItinData,
2981                                   const MCInstrDesc &DefMCID,
2982                                   unsigned DefClass,
2983                                   unsigned DefIdx, unsigned DefAlign) const {
2984   int RegNo = (int)(DefIdx+1) - DefMCID.getNumOperands() + 1;
2985   if (RegNo <= 0)
2986     // Def is the address writeback.
2987     return ItinData->getOperandCycle(DefClass, DefIdx);
2988
2989   int DefCycle;
2990   if (Subtarget.isCortexA8()) {
2991     // (regno / 2) + (regno % 2) + 1
2992     DefCycle = RegNo / 2 + 1;
2993     if (RegNo % 2)
2994       ++DefCycle;
2995   } else if (Subtarget.isLikeA9() || Subtarget.isSwift()) {
2996     DefCycle = RegNo;
2997     bool isSLoad = false;
2998
2999     switch (DefMCID.getOpcode()) {
3000     default: break;
3001     case ARM::VLDMSIA:
3002     case ARM::VLDMSIA_UPD:
3003     case ARM::VLDMSDB_UPD:
3004       isSLoad = true;
3005       break;
3006     }
3007
3008     // If there are odd number of 'S' registers or if it's not 64-bit aligned,
3009     // then it takes an extra cycle.
3010     if ((isSLoad && (RegNo % 2)) || DefAlign < 8)
3011       ++DefCycle;
3012   } else {
3013     // Assume the worst.
3014     DefCycle = RegNo + 2;
3015   }
3016
3017   return DefCycle;
3018 }
3019
3020 int
3021 ARMBaseInstrInfo::getLDMDefCycle(const InstrItineraryData *ItinData,
3022                                  const MCInstrDesc &DefMCID,
3023                                  unsigned DefClass,
3024                                  unsigned DefIdx, unsigned DefAlign) const {
3025   int RegNo = (int)(DefIdx+1) - DefMCID.getNumOperands() + 1;
3026   if (RegNo <= 0)
3027     // Def is the address writeback.
3028     return ItinData->getOperandCycle(DefClass, DefIdx);
3029
3030   int DefCycle;
3031   if (Subtarget.isCortexA8()) {
3032     // 4 registers would be issued: 1, 2, 1.
3033     // 5 registers would be issued: 1, 2, 2.
3034     DefCycle = RegNo / 2;
3035     if (DefCycle < 1)
3036       DefCycle = 1;
3037     // Result latency is issue cycle + 2: E2.
3038     DefCycle += 2;
3039   } else if (Subtarget.isLikeA9() || Subtarget.isSwift()) {
3040     DefCycle = (RegNo / 2);
3041     // If there are odd number of registers or if it's not 64-bit aligned,
3042     // then it takes an extra AGU (Address Generation Unit) cycle.
3043     if ((RegNo % 2) || DefAlign < 8)
3044       ++DefCycle;
3045     // Result latency is AGU cycles + 2.
3046     DefCycle += 2;
3047   } else {
3048     // Assume the worst.
3049     DefCycle = RegNo + 2;
3050   }
3051
3052   return DefCycle;
3053 }
3054
3055 int
3056 ARMBaseInstrInfo::getVSTMUseCycle(const InstrItineraryData *ItinData,
3057                                   const MCInstrDesc &UseMCID,
3058                                   unsigned UseClass,
3059                                   unsigned UseIdx, unsigned UseAlign) const {
3060   int RegNo = (int)(UseIdx+1) - UseMCID.getNumOperands() + 1;
3061   if (RegNo <= 0)
3062     return ItinData->getOperandCycle(UseClass, UseIdx);
3063
3064   int UseCycle;
3065   if (Subtarget.isCortexA8()) {
3066     // (regno / 2) + (regno % 2) + 1
3067     UseCycle = RegNo / 2 + 1;
3068     if (RegNo % 2)
3069       ++UseCycle;
3070   } else if (Subtarget.isLikeA9() || Subtarget.isSwift()) {
3071     UseCycle = RegNo;
3072     bool isSStore = false;
3073
3074     switch (UseMCID.getOpcode()) {
3075     default: break;
3076     case ARM::VSTMSIA:
3077     case ARM::VSTMSIA_UPD:
3078     case ARM::VSTMSDB_UPD:
3079       isSStore = true;
3080       break;
3081     }
3082
3083     // If there are odd number of 'S' registers or if it's not 64-bit aligned,
3084     // then it takes an extra cycle.
3085     if ((isSStore && (RegNo % 2)) || UseAlign < 8)
3086       ++UseCycle;
3087   } else {
3088     // Assume the worst.
3089     UseCycle = RegNo + 2;
3090   }
3091
3092   return UseCycle;
3093 }
3094
3095 int
3096 ARMBaseInstrInfo::getSTMUseCycle(const InstrItineraryData *ItinData,
3097                                  const MCInstrDesc &UseMCID,
3098                                  unsigned UseClass,
3099                                  unsigned UseIdx, unsigned UseAlign) const {
3100   int RegNo = (int)(UseIdx+1) - UseMCID.getNumOperands() + 1;
3101   if (RegNo <= 0)
3102     return ItinData->getOperandCycle(UseClass, UseIdx);
3103
3104   int UseCycle;
3105   if (Subtarget.isCortexA8()) {
3106     UseCycle = RegNo / 2;
3107     if (UseCycle < 2)
3108       UseCycle = 2;
3109     // Read in E3.
3110     UseCycle += 2;
3111   } else if (Subtarget.isLikeA9() || Subtarget.isSwift()) {
3112     UseCycle = (RegNo / 2);
3113     // If there are odd number of registers or if it's not 64-bit aligned,
3114     // then it takes an extra AGU (Address Generation Unit) cycle.
3115     if ((RegNo % 2) || UseAlign < 8)
3116       ++UseCycle;
3117   } else {
3118     // Assume the worst.
3119     UseCycle = 1;
3120   }
3121   return UseCycle;
3122 }
3123
3124 int
3125 ARMBaseInstrInfo::getOperandLatency(const InstrItineraryData *ItinData,
3126                                     const MCInstrDesc &DefMCID,
3127                                     unsigned DefIdx, unsigned DefAlign,
3128                                     const MCInstrDesc &UseMCID,
3129                                     unsigned UseIdx, unsigned UseAlign) const {
3130   unsigned DefClass = DefMCID.getSchedClass();
3131   unsigned UseClass = UseMCID.getSchedClass();
3132
3133   if (DefIdx < DefMCID.getNumDefs() && UseIdx < UseMCID.getNumOperands())
3134     return ItinData->getOperandLatency(DefClass, DefIdx, UseClass, UseIdx);
3135
3136   // This may be a def / use of a variable_ops instruction, the operand
3137   // latency might be determinable dynamically. Let the target try to
3138   // figure it out.
3139   int DefCycle = -1;
3140   bool LdmBypass = false;
3141   switch (DefMCID.getOpcode()) {
3142   default:
3143     DefCycle = ItinData->getOperandCycle(DefClass, DefIdx);
3144     break;
3145
3146   case ARM::VLDMDIA:
3147   case ARM::VLDMDIA_UPD:
3148   case ARM::VLDMDDB_UPD:
3149   case ARM::VLDMSIA:
3150   case ARM::VLDMSIA_UPD:
3151   case ARM::VLDMSDB_UPD:
3152     DefCycle = getVLDMDefCycle(ItinData, DefMCID, DefClass, DefIdx, DefAlign);
3153     break;
3154
3155   case ARM::LDMIA_RET:
3156   case ARM::LDMIA:
3157   case ARM::LDMDA:
3158   case ARM::LDMDB:
3159   case ARM::LDMIB:
3160   case ARM::LDMIA_UPD:
3161   case ARM::LDMDA_UPD:
3162   case ARM::LDMDB_UPD:
3163   case ARM::LDMIB_UPD:
3164   case ARM::tLDMIA:
3165   case ARM::tLDMIA_UPD:
3166   case ARM::tPUSH:
3167   case ARM::t2LDMIA_RET:
3168   case ARM::t2LDMIA:
3169   case ARM::t2LDMDB:
3170   case ARM::t2LDMIA_UPD:
3171   case ARM::t2LDMDB_UPD:
3172     LdmBypass = 1;
3173     DefCycle = getLDMDefCycle(ItinData, DefMCID, DefClass, DefIdx, DefAlign);
3174     break;
3175   }
3176
3177   if (DefCycle == -1)
3178     // We can't seem to determine the result latency of the def, assume it's 2.
3179     DefCycle = 2;
3180
3181   int UseCycle = -1;
3182   switch (UseMCID.getOpcode()) {
3183   default:
3184     UseCycle = ItinData->getOperandCycle(UseClass, UseIdx);
3185     break;
3186
3187   case ARM::VSTMDIA:
3188   case ARM::VSTMDIA_UPD:
3189   case ARM::VSTMDDB_UPD:
3190   case ARM::VSTMSIA:
3191   case ARM::VSTMSIA_UPD:
3192   case ARM::VSTMSDB_UPD:
3193     UseCycle = getVSTMUseCycle(ItinData, UseMCID, UseClass, UseIdx, UseAlign);
3194     break;
3195
3196   case ARM::STMIA:
3197   case ARM::STMDA:
3198   case ARM::STMDB:
3199   case ARM::STMIB:
3200   case ARM::STMIA_UPD:
3201   case ARM::STMDA_UPD:
3202   case ARM::STMDB_UPD:
3203   case ARM::STMIB_UPD:
3204   case ARM::tSTMIA_UPD:
3205   case ARM::tPOP_RET:
3206   case ARM::tPOP:
3207   case ARM::t2STMIA:
3208   case ARM::t2STMDB:
3209   case ARM::t2STMIA_UPD:
3210   case ARM::t2STMDB_UPD:
3211     UseCycle = getSTMUseCycle(ItinData, UseMCID, UseClass, UseIdx, UseAlign);
3212     break;
3213   }
3214
3215   if (UseCycle == -1)
3216     // Assume it's read in the first stage.
3217     UseCycle = 1;
3218
3219   UseCycle = DefCycle - UseCycle + 1;
3220   if (UseCycle > 0) {
3221     if (LdmBypass) {
3222       // It's a variable_ops instruction so we can't use DefIdx here. Just use
3223       // first def operand.
3224       if (ItinData->hasPipelineForwarding(DefClass, DefMCID.getNumOperands()-1,
3225                                           UseClass, UseIdx))
3226         --UseCycle;
3227     } else if (ItinData->hasPipelineForwarding(DefClass, DefIdx,
3228                                                UseClass, UseIdx)) {
3229       --UseCycle;
3230     }
3231   }
3232
3233   return UseCycle;
3234 }
3235
3236 static const MachineInstr *getBundledDefMI(const TargetRegisterInfo *TRI,
3237                                            const MachineInstr *MI, unsigned Reg,
3238                                            unsigned &DefIdx, unsigned &Dist) {
3239   Dist = 0;
3240
3241   MachineBasicBlock::const_iterator I = MI; ++I;
3242   MachineBasicBlock::const_instr_iterator II =
3243     llvm::prior(I.getInstrIterator());
3244   assert(II->isInsideBundle() && "Empty bundle?");
3245
3246   int Idx = -1;
3247   while (II->isInsideBundle()) {
3248     Idx = II->findRegisterDefOperandIdx(Reg, false, true, TRI);
3249     if (Idx != -1)
3250       break;
3251     --II;
3252     ++Dist;
3253   }
3254
3255   assert(Idx != -1 && "Cannot find bundled definition!");
3256   DefIdx = Idx;
3257   return II;
3258 }
3259
3260 static const MachineInstr *getBundledUseMI(const TargetRegisterInfo *TRI,
3261                                            const MachineInstr *MI, unsigned Reg,
3262                                            unsigned &UseIdx, unsigned &Dist) {
3263   Dist = 0;
3264
3265   MachineBasicBlock::const_instr_iterator II = MI; ++II;
3266   assert(II->isInsideBundle() && "Empty bundle?");
3267   MachineBasicBlock::const_instr_iterator E = MI->getParent()->instr_end();
3268
3269   // FIXME: This doesn't properly handle multiple uses.
3270   int Idx = -1;
3271   while (II != E && II->isInsideBundle()) {
3272     Idx = II->findRegisterUseOperandIdx(Reg, false, TRI);
3273     if (Idx != -1)
3274       break;
3275     if (II->getOpcode() != ARM::t2IT)
3276       ++Dist;
3277     ++II;
3278   }
3279
3280   if (Idx == -1) {
3281     Dist = 0;
3282     return 0;
3283   }
3284
3285   UseIdx = Idx;
3286   return II;
3287 }
3288
3289 /// Return the number of cycles to add to (or subtract from) the static
3290 /// itinerary based on the def opcode and alignment. The caller will ensure that
3291 /// adjusted latency is at least one cycle.
3292 static int adjustDefLatency(const ARMSubtarget &Subtarget,
3293                             const MachineInstr *DefMI,
3294                             const MCInstrDesc *DefMCID, unsigned DefAlign) {
3295   int Adjust = 0;
3296   if (Subtarget.isCortexA8() || Subtarget.isLikeA9()) {
3297     // FIXME: Shifter op hack: no shift (i.e. [r +/- r]) or [r + r << 2]
3298     // variants are one cycle cheaper.
3299     switch (DefMCID->getOpcode()) {
3300     default: break;
3301     case ARM::LDRrs:
3302     case ARM::LDRBrs: {
3303       unsigned ShOpVal = DefMI->getOperand(3).getImm();
3304       unsigned ShImm = ARM_AM::getAM2Offset(ShOpVal);
3305       if (ShImm == 0 ||
3306           (ShImm == 2 && ARM_AM::getAM2ShiftOpc(ShOpVal) == ARM_AM::lsl))
3307         --Adjust;
3308       break;
3309     }
3310     case ARM::t2LDRs:
3311     case ARM::t2LDRBs:
3312     case ARM::t2LDRHs:
3313     case ARM::t2LDRSHs: {
3314       // Thumb2 mode: lsl only.
3315       unsigned ShAmt = DefMI->getOperand(3).getImm();
3316       if (ShAmt == 0 || ShAmt == 2)
3317         --Adjust;
3318       break;
3319     }
3320     }
3321   } else if (Subtarget.isSwift()) {
3322     // FIXME: Properly handle all of the latency adjustments for address
3323     // writeback.
3324     switch (DefMCID->getOpcode()) {
3325     default: break;
3326     case ARM::LDRrs:
3327     case ARM::LDRBrs: {
3328       unsigned ShOpVal = DefMI->getOperand(3).getImm();
3329       bool isSub = ARM_AM::getAM2Op(ShOpVal) == ARM_AM::sub;
3330       unsigned ShImm = ARM_AM::getAM2Offset(ShOpVal);
3331       if (!isSub &&
3332           (ShImm == 0 ||
3333            ((ShImm == 1 || ShImm == 2 || ShImm == 3) &&
3334             ARM_AM::getAM2ShiftOpc(ShOpVal) == ARM_AM::lsl)))
3335         Adjust -= 2;
3336       else if (!isSub &&
3337                ShImm == 1 && ARM_AM::getAM2ShiftOpc(ShOpVal) == ARM_AM::lsr)
3338         --Adjust;
3339       break;
3340     }
3341     case ARM::t2LDRs:
3342     case ARM::t2LDRBs:
3343     case ARM::t2LDRHs:
3344     case ARM::t2LDRSHs: {
3345       // Thumb2 mode: lsl only.
3346       unsigned ShAmt = DefMI->getOperand(3).getImm();
3347       if (ShAmt == 0 || ShAmt == 1 || ShAmt == 2 || ShAmt == 3)
3348         Adjust -= 2;
3349       break;
3350     }
3351     }
3352   }
3353
3354   if (DefAlign < 8 && Subtarget.isLikeA9()) {
3355     switch (DefMCID->getOpcode()) {
3356     default: break;
3357     case ARM::VLD1q8:
3358     case ARM::VLD1q16:
3359     case ARM::VLD1q32:
3360     case ARM::VLD1q64:
3361     case ARM::VLD1q8wb_fixed:
3362     case ARM::VLD1q16wb_fixed:
3363     case ARM::VLD1q32wb_fixed:
3364     case ARM::VLD1q64wb_fixed:
3365     case ARM::VLD1q8wb_register:
3366     case ARM::VLD1q16wb_register:
3367     case ARM::VLD1q32wb_register:
3368     case ARM::VLD1q64wb_register:
3369     case ARM::VLD2d8:
3370     case ARM::VLD2d16:
3371     case ARM::VLD2d32:
3372     case ARM::VLD2q8:
3373     case ARM::VLD2q16:
3374     case ARM::VLD2q32:
3375     case ARM::VLD2d8wb_fixed:
3376     case ARM::VLD2d16wb_fixed:
3377     case ARM::VLD2d32wb_fixed:
3378     case ARM::VLD2q8wb_fixed:
3379     case ARM::VLD2q16wb_fixed:
3380     case ARM::VLD2q32wb_fixed:
3381     case ARM::VLD2d8wb_register:
3382     case ARM::VLD2d16wb_register:
3383     case ARM::VLD2d32wb_register:
3384     case ARM::VLD2q8wb_register:
3385     case ARM::VLD2q16wb_register:
3386     case ARM::VLD2q32wb_register:
3387     case ARM::VLD3d8:
3388     case ARM::VLD3d16:
3389     case ARM::VLD3d32:
3390     case ARM::VLD1d64T:
3391     case ARM::VLD3d8_UPD:
3392     case ARM::VLD3d16_UPD:
3393     case ARM::VLD3d32_UPD:
3394     case ARM::VLD1d64Twb_fixed:
3395     case ARM::VLD1d64Twb_register:
3396     case ARM::VLD3q8_UPD:
3397     case ARM::VLD3q16_UPD:
3398     case ARM::VLD3q32_UPD:
3399     case ARM::VLD4d8:
3400     case ARM::VLD4d16:
3401     case ARM::VLD4d32:
3402     case ARM::VLD1d64Q:
3403     case ARM::VLD4d8_UPD:
3404     case ARM::VLD4d16_UPD:
3405     case ARM::VLD4d32_UPD:
3406     case ARM::VLD1d64Qwb_fixed:
3407     case ARM::VLD1d64Qwb_register:
3408     case ARM::VLD4q8_UPD:
3409     case ARM::VLD4q16_UPD:
3410     case ARM::VLD4q32_UPD:
3411     case ARM::VLD1DUPq8:
3412     case ARM::VLD1DUPq16:
3413     case ARM::VLD1DUPq32:
3414     case ARM::VLD1DUPq8wb_fixed:
3415     case ARM::VLD1DUPq16wb_fixed:
3416     case ARM::VLD1DUPq32wb_fixed:
3417     case ARM::VLD1DUPq8wb_register:
3418     case ARM::VLD1DUPq16wb_register:
3419     case ARM::VLD1DUPq32wb_register:
3420     case ARM::VLD2DUPd8:
3421     case ARM::VLD2DUPd16:
3422     case ARM::VLD2DUPd32:
3423     case ARM::VLD2DUPd8wb_fixed:
3424     case ARM::VLD2DUPd16wb_fixed:
3425     case ARM::VLD2DUPd32wb_fixed:
3426     case ARM::VLD2DUPd8wb_register:
3427     case ARM::VLD2DUPd16wb_register:
3428     case ARM::VLD2DUPd32wb_register:
3429     case ARM::VLD4DUPd8:
3430     case ARM::VLD4DUPd16:
3431     case ARM::VLD4DUPd32:
3432     case ARM::VLD4DUPd8_UPD:
3433     case ARM::VLD4DUPd16_UPD:
3434     case ARM::VLD4DUPd32_UPD:
3435     case ARM::VLD1LNd8:
3436     case ARM::VLD1LNd16:
3437     case ARM::VLD1LNd32:
3438     case ARM::VLD1LNd8_UPD:
3439     case ARM::VLD1LNd16_UPD:
3440     case ARM::VLD1LNd32_UPD:
3441     case ARM::VLD2LNd8:
3442     case ARM::VLD2LNd16:
3443     case ARM::VLD2LNd32:
3444     case ARM::VLD2LNq16:
3445     case ARM::VLD2LNq32:
3446     case ARM::VLD2LNd8_UPD:
3447     case ARM::VLD2LNd16_UPD:
3448     case ARM::VLD2LNd32_UPD:
3449     case ARM::VLD2LNq16_UPD:
3450     case ARM::VLD2LNq32_UPD:
3451     case ARM::VLD4LNd8:
3452     case ARM::VLD4LNd16:
3453     case ARM::VLD4LNd32:
3454     case ARM::VLD4LNq16:
3455     case ARM::VLD4LNq32:
3456     case ARM::VLD4LNd8_UPD:
3457     case ARM::VLD4LNd16_UPD:
3458     case ARM::VLD4LNd32_UPD:
3459     case ARM::VLD4LNq16_UPD:
3460     case ARM::VLD4LNq32_UPD:
3461       // If the address is not 64-bit aligned, the latencies of these
3462       // instructions increases by one.
3463       ++Adjust;
3464       break;
3465     }
3466   }
3467   return Adjust;
3468 }
3469
3470
3471
3472 int
3473 ARMBaseInstrInfo::getOperandLatency(const InstrItineraryData *ItinData,
3474                                     const MachineInstr *DefMI, unsigned DefIdx,
3475                                     const MachineInstr *UseMI,
3476                                     unsigned UseIdx) const {
3477   // No operand latency. The caller may fall back to getInstrLatency.
3478   if (!ItinData || ItinData->isEmpty())
3479     return -1;
3480
3481   const MachineOperand &DefMO = DefMI->getOperand(DefIdx);
3482   unsigned Reg = DefMO.getReg();
3483   const MCInstrDesc *DefMCID = &DefMI->getDesc();
3484   const MCInstrDesc *UseMCID = &UseMI->getDesc();
3485
3486   unsigned DefAdj = 0;
3487   if (DefMI->isBundle()) {
3488     DefMI = getBundledDefMI(&getRegisterInfo(), DefMI, Reg, DefIdx, DefAdj);
3489     DefMCID = &DefMI->getDesc();
3490   }
3491   if (DefMI->isCopyLike() || DefMI->isInsertSubreg() ||
3492       DefMI->isRegSequence() || DefMI->isImplicitDef()) {
3493     return 1;
3494   }
3495
3496   unsigned UseAdj = 0;
3497   if (UseMI->isBundle()) {
3498     unsigned NewUseIdx;
3499     const MachineInstr *NewUseMI = getBundledUseMI(&getRegisterInfo(), UseMI,
3500                                                    Reg, NewUseIdx, UseAdj);
3501     if (!NewUseMI)
3502       return -1;
3503
3504     UseMI = NewUseMI;
3505     UseIdx = NewUseIdx;
3506     UseMCID = &UseMI->getDesc();
3507   }
3508
3509   if (Reg == ARM::CPSR) {
3510     if (DefMI->getOpcode() == ARM::FMSTAT) {
3511       // fpscr -> cpsr stalls over 20 cycles on A8 (and earlier?)
3512       return Subtarget.isLikeA9() ? 1 : 20;
3513     }
3514
3515     // CPSR set and branch can be paired in the same cycle.
3516     if (UseMI->isBranch())
3517       return 0;
3518
3519     // Otherwise it takes the instruction latency (generally one).
3520     unsigned Latency = getInstrLatency(ItinData, DefMI);
3521
3522     // For Thumb2 and -Os, prefer scheduling CPSR setting instruction close to
3523     // its uses. Instructions which are otherwise scheduled between them may
3524     // incur a code size penalty (not able to use the CPSR setting 16-bit
3525     // instructions).
3526     if (Latency > 0 && Subtarget.isThumb2()) {
3527       const MachineFunction *MF = DefMI->getParent()->getParent();
3528       if (MF->getFunction()->getAttributes().
3529             hasAttribute(AttributeSet::FunctionIndex,
3530                          Attribute::OptimizeForSize))
3531         --Latency;
3532     }
3533     return Latency;
3534   }
3535
3536   if (DefMO.isImplicit() || UseMI->getOperand(UseIdx).isImplicit())
3537     return -1;
3538
3539   unsigned DefAlign = DefMI->hasOneMemOperand()
3540     ? (*DefMI->memoperands_begin())->getAlignment() : 0;
3541   unsigned UseAlign = UseMI->hasOneMemOperand()
3542     ? (*UseMI->memoperands_begin())->getAlignment() : 0;
3543
3544   // Get the itinerary's latency if possible, and handle variable_ops.
3545   int Latency = getOperandLatency(ItinData, *DefMCID, DefIdx, DefAlign,
3546                                   *UseMCID, UseIdx, UseAlign);
3547   // Unable to find operand latency. The caller may resort to getInstrLatency.
3548   if (Latency < 0)
3549     return Latency;
3550
3551   // Adjust for IT block position.
3552   int Adj = DefAdj + UseAdj;
3553
3554   // Adjust for dynamic def-side opcode variants not captured by the itinerary.
3555   Adj += adjustDefLatency(Subtarget, DefMI, DefMCID, DefAlign);
3556   if (Adj >= 0 || (int)Latency > -Adj) {
3557     return Latency + Adj;
3558   }
3559   // Return the itinerary latency, which may be zero but not less than zero.
3560   return Latency;
3561 }
3562
3563 int
3564 ARMBaseInstrInfo::getOperandLatency(const InstrItineraryData *ItinData,
3565                                     SDNode *DefNode, unsigned DefIdx,
3566                                     SDNode *UseNode, unsigned UseIdx) const {
3567   if (!DefNode->isMachineOpcode())
3568     return 1;
3569
3570   const MCInstrDesc &DefMCID = get(DefNode->getMachineOpcode());
3571
3572   if (isZeroCost(DefMCID.Opcode))
3573     return 0;
3574
3575   if (!ItinData || ItinData->isEmpty())
3576     return DefMCID.mayLoad() ? 3 : 1;
3577
3578   if (!UseNode->isMachineOpcode()) {
3579     int Latency = ItinData->getOperandCycle(DefMCID.getSchedClass(), DefIdx);
3580     if (Subtarget.isLikeA9() || Subtarget.isSwift())
3581       return Latency <= 2 ? 1 : Latency - 1;
3582     else
3583       return Latency <= 3 ? 1 : Latency - 2;
3584   }
3585
3586   const MCInstrDesc &UseMCID = get(UseNode->getMachineOpcode());
3587   const MachineSDNode *DefMN = dyn_cast<MachineSDNode>(DefNode);
3588   unsigned DefAlign = !DefMN->memoperands_empty()
3589     ? (*DefMN->memoperands_begin())->getAlignment() : 0;
3590   const MachineSDNode *UseMN = dyn_cast<MachineSDNode>(UseNode);
3591   unsigned UseAlign = !UseMN->memoperands_empty()
3592     ? (*UseMN->memoperands_begin())->getAlignment() : 0;
3593   int Latency = getOperandLatency(ItinData, DefMCID, DefIdx, DefAlign,
3594                                   UseMCID, UseIdx, UseAlign);
3595
3596   if (Latency > 1 &&
3597       (Subtarget.isCortexA8() || Subtarget.isLikeA9())) {
3598     // FIXME: Shifter op hack: no shift (i.e. [r +/- r]) or [r + r << 2]
3599     // variants are one cycle cheaper.
3600     switch (DefMCID.getOpcode()) {
3601     default: break;
3602     case ARM::LDRrs:
3603     case ARM::LDRBrs: {
3604       unsigned ShOpVal =
3605         cast<ConstantSDNode>(DefNode->getOperand(2))->getZExtValue();
3606       unsigned ShImm = ARM_AM::getAM2Offset(ShOpVal);
3607       if (ShImm == 0 ||
3608           (ShImm == 2 && ARM_AM::getAM2ShiftOpc(ShOpVal) == ARM_AM::lsl))
3609         --Latency;
3610       break;
3611     }
3612     case ARM::t2LDRs:
3613     case ARM::t2LDRBs:
3614     case ARM::t2LDRHs:
3615     case ARM::t2LDRSHs: {
3616       // Thumb2 mode: lsl only.
3617       unsigned ShAmt =
3618         cast<ConstantSDNode>(DefNode->getOperand(2))->getZExtValue();
3619       if (ShAmt == 0 || ShAmt == 2)
3620         --Latency;
3621       break;
3622     }
3623     }
3624   } else if (DefIdx == 0 && Latency > 2 && Subtarget.isSwift()) {
3625     // FIXME: Properly handle all of the latency adjustments for address
3626     // writeback.
3627     switch (DefMCID.getOpcode()) {
3628     default: break;
3629     case ARM::LDRrs:
3630     case ARM::LDRBrs: {
3631       unsigned ShOpVal =
3632         cast<ConstantSDNode>(DefNode->getOperand(2))->getZExtValue();
3633       unsigned ShImm = ARM_AM::getAM2Offset(ShOpVal);
3634       if (ShImm == 0 ||
3635           ((ShImm == 1 || ShImm == 2 || ShImm == 3) &&
3636            ARM_AM::getAM2ShiftOpc(ShOpVal) == ARM_AM::lsl))
3637         Latency -= 2;
3638       else if (ShImm == 1 && ARM_AM::getAM2ShiftOpc(ShOpVal) == ARM_AM::lsr)
3639         --Latency;
3640       break;
3641     }
3642     case ARM::t2LDRs:
3643     case ARM::t2LDRBs:
3644     case ARM::t2LDRHs:
3645     case ARM::t2LDRSHs: {
3646       // Thumb2 mode: lsl 0-3 only.
3647       Latency -= 2;
3648       break;
3649     }
3650     }
3651   }
3652
3653   if (DefAlign < 8 && Subtarget.isLikeA9())
3654     switch (DefMCID.getOpcode()) {
3655     default: break;
3656     case ARM::VLD1q8:
3657     case ARM::VLD1q16:
3658     case ARM::VLD1q32:
3659     case ARM::VLD1q64:
3660     case ARM::VLD1q8wb_register:
3661     case ARM::VLD1q16wb_register:
3662     case ARM::VLD1q32wb_register:
3663     case ARM::VLD1q64wb_register:
3664     case ARM::VLD1q8wb_fixed:
3665     case ARM::VLD1q16wb_fixed:
3666     case ARM::VLD1q32wb_fixed:
3667     case ARM::VLD1q64wb_fixed:
3668     case ARM::VLD2d8:
3669     case ARM::VLD2d16:
3670     case ARM::VLD2d32:
3671     case ARM::VLD2q8Pseudo:
3672     case ARM::VLD2q16Pseudo:
3673     case ARM::VLD2q32Pseudo:
3674     case ARM::VLD2d8wb_fixed:
3675     case ARM::VLD2d16wb_fixed:
3676     case ARM::VLD2d32wb_fixed:
3677     case ARM::VLD2q8PseudoWB_fixed:
3678     case ARM::VLD2q16PseudoWB_fixed:
3679     case ARM::VLD2q32PseudoWB_fixed:
3680     case ARM::VLD2d8wb_register:
3681     case ARM::VLD2d16wb_register:
3682     case ARM::VLD2d32wb_register:
3683     case ARM::VLD2q8PseudoWB_register:
3684     case ARM::VLD2q16PseudoWB_register:
3685     case ARM::VLD2q32PseudoWB_register:
3686     case ARM::VLD3d8Pseudo:
3687     case ARM::VLD3d16Pseudo:
3688     case ARM::VLD3d32Pseudo:
3689     case ARM::VLD1d64TPseudo:
3690     case ARM::VLD1d64TPseudoWB_fixed:
3691     case ARM::VLD3d8Pseudo_UPD:
3692     case ARM::VLD3d16Pseudo_UPD:
3693     case ARM::VLD3d32Pseudo_UPD:
3694     case ARM::VLD3q8Pseudo_UPD:
3695     case ARM::VLD3q16Pseudo_UPD:
3696     case ARM::VLD3q32Pseudo_UPD:
3697     case ARM::VLD3q8oddPseudo:
3698     case ARM::VLD3q16oddPseudo:
3699     case ARM::VLD3q32oddPseudo:
3700     case ARM::VLD3q8oddPseudo_UPD:
3701     case ARM::VLD3q16oddPseudo_UPD:
3702     case ARM::VLD3q32oddPseudo_UPD:
3703     case ARM::VLD4d8Pseudo:
3704     case ARM::VLD4d16Pseudo:
3705     case ARM::VLD4d32Pseudo:
3706     case ARM::VLD1d64QPseudo:
3707     case ARM::VLD1d64QPseudoWB_fixed:
3708     case ARM::VLD4d8Pseudo_UPD:
3709     case ARM::VLD4d16Pseudo_UPD:
3710     case ARM::VLD4d32Pseudo_UPD:
3711     case ARM::VLD4q8Pseudo_UPD:
3712     case ARM::VLD4q16Pseudo_UPD:
3713     case ARM::VLD4q32Pseudo_UPD:
3714     case ARM::VLD4q8oddPseudo:
3715     case ARM::VLD4q16oddPseudo:
3716     case ARM::VLD4q32oddPseudo:
3717     case ARM::VLD4q8oddPseudo_UPD:
3718     case ARM::VLD4q16oddPseudo_UPD:
3719     case ARM::VLD4q32oddPseudo_UPD:
3720     case ARM::VLD1DUPq8:
3721     case ARM::VLD1DUPq16:
3722     case ARM::VLD1DUPq32:
3723     case ARM::VLD1DUPq8wb_fixed:
3724     case ARM::VLD1DUPq16wb_fixed:
3725     case ARM::VLD1DUPq32wb_fixed:
3726     case ARM::VLD1DUPq8wb_register:
3727     case ARM::VLD1DUPq16wb_register:
3728     case ARM::VLD1DUPq32wb_register:
3729     case ARM::VLD2DUPd8:
3730     case ARM::VLD2DUPd16:
3731     case ARM::VLD2DUPd32:
3732     case ARM::VLD2DUPd8wb_fixed:
3733     case ARM::VLD2DUPd16wb_fixed:
3734     case ARM::VLD2DUPd32wb_fixed:
3735     case ARM::VLD2DUPd8wb_register:
3736     case ARM::VLD2DUPd16wb_register:
3737     case ARM::VLD2DUPd32wb_register:
3738     case ARM::VLD4DUPd8Pseudo:
3739     case ARM::VLD4DUPd16Pseudo:
3740     case ARM::VLD4DUPd32Pseudo:
3741     case ARM::VLD4DUPd8Pseudo_UPD:
3742     case ARM::VLD4DUPd16Pseudo_UPD:
3743     case ARM::VLD4DUPd32Pseudo_UPD:
3744     case ARM::VLD1LNq8Pseudo:
3745     case ARM::VLD1LNq16Pseudo:
3746     case ARM::VLD1LNq32Pseudo:
3747     case ARM::VLD1LNq8Pseudo_UPD:
3748     case ARM::VLD1LNq16Pseudo_UPD:
3749     case ARM::VLD1LNq32Pseudo_UPD:
3750     case ARM::VLD2LNd8Pseudo:
3751     case ARM::VLD2LNd16Pseudo:
3752     case ARM::VLD2LNd32Pseudo:
3753     case ARM::VLD2LNq16Pseudo:
3754     case ARM::VLD2LNq32Pseudo:
3755     case ARM::VLD2LNd8Pseudo_UPD:
3756     case ARM::VLD2LNd16Pseudo_UPD:
3757     case ARM::VLD2LNd32Pseudo_UPD:
3758     case ARM::VLD2LNq16Pseudo_UPD:
3759     case ARM::VLD2LNq32Pseudo_UPD:
3760     case ARM::VLD4LNd8Pseudo:
3761     case ARM::VLD4LNd16Pseudo:
3762     case ARM::VLD4LNd32Pseudo:
3763     case ARM::VLD4LNq16Pseudo:
3764     case ARM::VLD4LNq32Pseudo:
3765     case ARM::VLD4LNd8Pseudo_UPD:
3766     case ARM::VLD4LNd16Pseudo_UPD:
3767     case ARM::VLD4LNd32Pseudo_UPD:
3768     case ARM::VLD4LNq16Pseudo_UPD:
3769     case ARM::VLD4LNq32Pseudo_UPD:
3770       // If the address is not 64-bit aligned, the latencies of these
3771       // instructions increases by one.
3772       ++Latency;
3773       break;
3774     }
3775
3776   return Latency;
3777 }
3778
3779 unsigned ARMBaseInstrInfo::getPredicationCost(const MachineInstr *MI) const {
3780    if (MI->isCopyLike() || MI->isInsertSubreg() ||
3781       MI->isRegSequence() || MI->isImplicitDef())
3782     return 0;
3783
3784   if (MI->isBundle())
3785     return 0;
3786
3787   const MCInstrDesc &MCID = MI->getDesc();
3788
3789   if (MCID.isCall() || MCID.hasImplicitDefOfPhysReg(ARM::CPSR)) {
3790     // When predicated, CPSR is an additional source operand for CPSR updating
3791     // instructions, this apparently increases their latencies.
3792     return 1;
3793   }
3794   return 0;
3795 }
3796
3797 unsigned ARMBaseInstrInfo::getInstrLatency(const InstrItineraryData *ItinData,
3798                                            const MachineInstr *MI,
3799                                            unsigned *PredCost) const {
3800   if (MI->isCopyLike() || MI->isInsertSubreg() ||
3801       MI->isRegSequence() || MI->isImplicitDef())
3802     return 1;
3803
3804   // An instruction scheduler typically runs on unbundled instructions, however
3805   // other passes may query the latency of a bundled instruction.
3806   if (MI->isBundle()) {
3807     unsigned Latency = 0;
3808     MachineBasicBlock::const_instr_iterator I = MI;
3809     MachineBasicBlock::const_instr_iterator E = MI->getParent()->instr_end();
3810     while (++I != E && I->isInsideBundle()) {
3811       if (I->getOpcode() != ARM::t2IT)
3812         Latency += getInstrLatency(ItinData, I, PredCost);
3813     }
3814     return Latency;
3815   }
3816
3817   const MCInstrDesc &MCID = MI->getDesc();
3818   if (PredCost && (MCID.isCall() || MCID.hasImplicitDefOfPhysReg(ARM::CPSR))) {
3819     // When predicated, CPSR is an additional source operand for CPSR updating
3820     // instructions, this apparently increases their latencies.
3821     *PredCost = 1;
3822   }
3823   // Be sure to call getStageLatency for an empty itinerary in case it has a
3824   // valid MinLatency property.
3825   if (!ItinData)
3826     return MI->mayLoad() ? 3 : 1;
3827
3828   unsigned Class = MCID.getSchedClass();
3829
3830   // For instructions with variable uops, use uops as latency.
3831   if (!ItinData->isEmpty() && ItinData->getNumMicroOps(Class) < 0)
3832     return getNumMicroOps(ItinData, MI);
3833
3834   // For the common case, fall back on the itinerary's latency.
3835   unsigned Latency = ItinData->getStageLatency(Class);
3836
3837   // Adjust for dynamic def-side opcode variants not captured by the itinerary.
3838   unsigned DefAlign = MI->hasOneMemOperand()
3839     ? (*MI->memoperands_begin())->getAlignment() : 0;
3840   int Adj = adjustDefLatency(Subtarget, MI, &MCID, DefAlign);
3841   if (Adj >= 0 || (int)Latency > -Adj) {
3842     return Latency + Adj;
3843   }
3844   return Latency;
3845 }
3846
3847 int ARMBaseInstrInfo::getInstrLatency(const InstrItineraryData *ItinData,
3848                                       SDNode *Node) const {
3849   if (!Node->isMachineOpcode())
3850     return 1;
3851
3852   if (!ItinData || ItinData->isEmpty())
3853     return 1;
3854
3855   unsigned Opcode = Node->getMachineOpcode();
3856   switch (Opcode) {
3857   default:
3858     return ItinData->getStageLatency(get(Opcode).getSchedClass());
3859   case ARM::VLDMQIA:
3860   case ARM::VSTMQIA:
3861     return 2;
3862   }
3863 }
3864
3865 bool ARMBaseInstrInfo::
3866 hasHighOperandLatency(const InstrItineraryData *ItinData,
3867                       const MachineRegisterInfo *MRI,
3868                       const MachineInstr *DefMI, unsigned DefIdx,
3869                       const MachineInstr *UseMI, unsigned UseIdx) const {
3870   unsigned DDomain = DefMI->getDesc().TSFlags & ARMII::DomainMask;
3871   unsigned UDomain = UseMI->getDesc().TSFlags & ARMII::DomainMask;
3872   if (Subtarget.isCortexA8() &&
3873       (DDomain == ARMII::DomainVFP || UDomain == ARMII::DomainVFP))
3874     // CortexA8 VFP instructions are not pipelined.
3875     return true;
3876
3877   // Hoist VFP / NEON instructions with 4 or higher latency.
3878   int Latency = computeOperandLatency(ItinData, DefMI, DefIdx, UseMI, UseIdx);
3879   if (Latency < 0)
3880     Latency = getInstrLatency(ItinData, DefMI);
3881   if (Latency <= 3)
3882     return false;
3883   return DDomain == ARMII::DomainVFP || DDomain == ARMII::DomainNEON ||
3884          UDomain == ARMII::DomainVFP || UDomain == ARMII::DomainNEON;
3885 }
3886
3887 bool ARMBaseInstrInfo::
3888 hasLowDefLatency(const InstrItineraryData *ItinData,
3889                  const MachineInstr *DefMI, unsigned DefIdx) const {
3890   if (!ItinData || ItinData->isEmpty())
3891     return false;
3892
3893   unsigned DDomain = DefMI->getDesc().TSFlags & ARMII::DomainMask;
3894   if (DDomain == ARMII::DomainGeneral) {
3895     unsigned DefClass = DefMI->getDesc().getSchedClass();
3896     int DefCycle = ItinData->getOperandCycle(DefClass, DefIdx);
3897     return (DefCycle != -1 && DefCycle <= 2);
3898   }
3899   return false;
3900 }
3901
3902 bool ARMBaseInstrInfo::verifyInstruction(const MachineInstr *MI,
3903                                          StringRef &ErrInfo) const {
3904   if (convertAddSubFlagsOpcode(MI->getOpcode())) {
3905     ErrInfo = "Pseudo flag setting opcodes only exist in Selection DAG";
3906     return false;
3907   }
3908   return true;
3909 }
3910
3911 bool
3912 ARMBaseInstrInfo::isFpMLxInstruction(unsigned Opcode, unsigned &MulOpc,
3913                                      unsigned &AddSubOpc,
3914                                      bool &NegAcc, bool &HasLane) const {
3915   DenseMap<unsigned, unsigned>::const_iterator I = MLxEntryMap.find(Opcode);
3916   if (I == MLxEntryMap.end())
3917     return false;
3918
3919   const ARM_MLxEntry &Entry = ARM_MLxTable[I->second];
3920   MulOpc = Entry.MulOpc;
3921   AddSubOpc = Entry.AddSubOpc;
3922   NegAcc = Entry.NegAcc;
3923   HasLane = Entry.HasLane;
3924   return true;
3925 }
3926
3927 //===----------------------------------------------------------------------===//
3928 // Execution domains.
3929 //===----------------------------------------------------------------------===//
3930 //
3931 // Some instructions go down the NEON pipeline, some go down the VFP pipeline,
3932 // and some can go down both.  The vmov instructions go down the VFP pipeline,
3933 // but they can be changed to vorr equivalents that are executed by the NEON
3934 // pipeline.
3935 //
3936 // We use the following execution domain numbering:
3937 //
3938 enum ARMExeDomain {
3939   ExeGeneric = 0,
3940   ExeVFP = 1,
3941   ExeNEON = 2
3942 };
3943 //
3944 // Also see ARMInstrFormats.td and Domain* enums in ARMBaseInfo.h
3945 //
3946 std::pair<uint16_t, uint16_t>
3947 ARMBaseInstrInfo::getExecutionDomain(const MachineInstr *MI) const {
3948   // VMOVD, VMOVRS and VMOVSR are VFP instructions, but can be changed to NEON
3949   // if they are not predicated.
3950   if (MI->getOpcode() == ARM::VMOVD && !isPredicated(MI))
3951     return std::make_pair(ExeVFP, (1<<ExeVFP) | (1<<ExeNEON));
3952
3953   // CortexA9 is particularly picky about mixing the two and wants these
3954   // converted.
3955   if (Subtarget.isCortexA9() && !isPredicated(MI) &&
3956       (MI->getOpcode() == ARM::VMOVRS ||
3957        MI->getOpcode() == ARM::VMOVSR ||
3958        MI->getOpcode() == ARM::VMOVS))
3959     return std::make_pair(ExeVFP, (1<<ExeVFP) | (1<<ExeNEON));
3960
3961   // No other instructions can be swizzled, so just determine their domain.
3962   unsigned Domain = MI->getDesc().TSFlags & ARMII::DomainMask;
3963
3964   if (Domain & ARMII::DomainNEON)
3965     return std::make_pair(ExeNEON, 0);
3966
3967   // Certain instructions can go either way on Cortex-A8.
3968   // Treat them as NEON instructions.
3969   if ((Domain & ARMII::DomainNEONA8) && Subtarget.isCortexA8())
3970     return std::make_pair(ExeNEON, 0);
3971
3972   if (Domain & ARMII::DomainVFP)
3973     return std::make_pair(ExeVFP, 0);
3974
3975   return std::make_pair(ExeGeneric, 0);
3976 }
3977
3978 static unsigned getCorrespondingDRegAndLane(const TargetRegisterInfo *TRI,
3979                                             unsigned SReg, unsigned &Lane) {
3980   unsigned DReg = TRI->getMatchingSuperReg(SReg, ARM::ssub_0, &ARM::DPRRegClass);
3981   Lane = 0;
3982
3983   if (DReg != ARM::NoRegister)
3984    return DReg;
3985
3986   Lane = 1;
3987   DReg = TRI->getMatchingSuperReg(SReg, ARM::ssub_1, &ARM::DPRRegClass);
3988
3989   assert(DReg && "S-register with no D super-register?");
3990   return DReg;
3991 }
3992
3993 /// getImplicitSPRUseForDPRUse - Given a use of a DPR register and lane,
3994 /// set ImplicitSReg to a register number that must be marked as implicit-use or
3995 /// zero if no register needs to be defined as implicit-use.
3996 ///
3997 /// If the function cannot determine if an SPR should be marked implicit use or
3998 /// not, it returns false.
3999 ///
4000 /// This function handles cases where an instruction is being modified from taking
4001 /// an SPR to a DPR[Lane]. A use of the DPR is being added, which may conflict
4002 /// with an earlier def of an SPR corresponding to DPR[Lane^1] (i.e. the other
4003 /// lane of the DPR).
4004 ///
4005 /// If the other SPR is defined, an implicit-use of it should be added. Else,
4006 /// (including the case where the DPR itself is defined), it should not.
4007 ///
4008 static bool getImplicitSPRUseForDPRUse(const TargetRegisterInfo *TRI,
4009                                        MachineInstr *MI,
4010                                        unsigned DReg, unsigned Lane,
4011                                        unsigned &ImplicitSReg) {
4012   // If the DPR is defined or used already, the other SPR lane will be chained
4013   // correctly, so there is nothing to be done.
4014   if (MI->definesRegister(DReg, TRI) || MI->readsRegister(DReg, TRI)) {
4015     ImplicitSReg = 0;
4016     return true;
4017   }
4018
4019   // Otherwise we need to go searching to see if the SPR is set explicitly.
4020   ImplicitSReg = TRI->getSubReg(DReg,
4021                                 (Lane & 1) ? ARM::ssub_0 : ARM::ssub_1);
4022   MachineBasicBlock::LivenessQueryResult LQR =
4023     MI->getParent()->computeRegisterLiveness(TRI, ImplicitSReg, MI);
4024
4025   if (LQR == MachineBasicBlock::LQR_Live)
4026     return true;
4027   else if (LQR == MachineBasicBlock::LQR_Unknown)
4028     return false;
4029
4030   // If the register is known not to be live, there is no need to add an
4031   // implicit-use.
4032   ImplicitSReg = 0;
4033   return true;
4034 }
4035
4036 void
4037 ARMBaseInstrInfo::setExecutionDomain(MachineInstr *MI, unsigned Domain) const {
4038   unsigned DstReg, SrcReg, DReg;
4039   unsigned Lane;
4040   MachineInstrBuilder MIB(*MI->getParent()->getParent(), MI);
4041   const TargetRegisterInfo *TRI = &getRegisterInfo();
4042   switch (MI->getOpcode()) {
4043     default:
4044       llvm_unreachable("cannot handle opcode!");
4045       break;
4046     case ARM::VMOVD:
4047       if (Domain != ExeNEON)
4048         break;
4049
4050       // Zap the predicate operands.
4051       assert(!isPredicated(MI) && "Cannot predicate a VORRd");
4052
4053       // Source instruction is %DDst = VMOVD %DSrc, 14, %noreg (; implicits)
4054       DstReg = MI->getOperand(0).getReg();
4055       SrcReg = MI->getOperand(1).getReg();
4056
4057       for (unsigned i = MI->getDesc().getNumOperands(); i; --i)
4058         MI->RemoveOperand(i-1);
4059
4060       // Change to a %DDst = VORRd %DSrc, %DSrc, 14, %noreg (; implicits)
4061       MI->setDesc(get(ARM::VORRd));
4062       AddDefaultPred(MIB.addReg(DstReg, RegState::Define)
4063                         .addReg(SrcReg)
4064                         .addReg(SrcReg));
4065       break;
4066     case ARM::VMOVRS:
4067       if (Domain != ExeNEON)
4068         break;
4069       assert(!isPredicated(MI) && "Cannot predicate a VGETLN");
4070
4071       // Source instruction is %RDst = VMOVRS %SSrc, 14, %noreg (; implicits)
4072       DstReg = MI->getOperand(0).getReg();
4073       SrcReg = MI->getOperand(1).getReg();
4074
4075       for (unsigned i = MI->getDesc().getNumOperands(); i; --i)
4076         MI->RemoveOperand(i-1);
4077
4078       DReg = getCorrespondingDRegAndLane(TRI, SrcReg, Lane);
4079
4080       // Convert to %RDst = VGETLNi32 %DSrc, Lane, 14, %noreg (; imps)
4081       // Note that DSrc has been widened and the other lane may be undef, which
4082       // contaminates the entire register.
4083       MI->setDesc(get(ARM::VGETLNi32));
4084       AddDefaultPred(MIB.addReg(DstReg, RegState::Define)
4085                         .addReg(DReg, RegState::Undef)
4086                         .addImm(Lane));
4087
4088       // The old source should be an implicit use, otherwise we might think it
4089       // was dead before here.
4090       MIB.addReg(SrcReg, RegState::Implicit);
4091       break;
4092     case ARM::VMOVSR: {
4093       if (Domain != ExeNEON)
4094         break;
4095       assert(!isPredicated(MI) && "Cannot predicate a VSETLN");
4096
4097       // Source instruction is %SDst = VMOVSR %RSrc, 14, %noreg (; implicits)
4098       DstReg = MI->getOperand(0).getReg();
4099       SrcReg = MI->getOperand(1).getReg();
4100
4101       DReg = getCorrespondingDRegAndLane(TRI, DstReg, Lane);
4102
4103       unsigned ImplicitSReg;
4104       if (!getImplicitSPRUseForDPRUse(TRI, MI, DReg, Lane, ImplicitSReg))
4105         break;
4106
4107       for (unsigned i = MI->getDesc().getNumOperands(); i; --i)
4108         MI->RemoveOperand(i-1);
4109
4110       // Convert to %DDst = VSETLNi32 %DDst, %RSrc, Lane, 14, %noreg (; imps)
4111       // Again DDst may be undefined at the beginning of this instruction.
4112       MI->setDesc(get(ARM::VSETLNi32));
4113       MIB.addReg(DReg, RegState::Define)
4114          .addReg(DReg, getUndefRegState(!MI->readsRegister(DReg, TRI)))
4115          .addReg(SrcReg)
4116          .addImm(Lane);
4117       AddDefaultPred(MIB);
4118
4119       // The narrower destination must be marked as set to keep previous chains
4120       // in place.
4121       MIB.addReg(DstReg, RegState::Define | RegState::Implicit);
4122       if (ImplicitSReg != 0)
4123         MIB.addReg(ImplicitSReg, RegState::Implicit);
4124       break;
4125     }
4126     case ARM::VMOVS: {
4127       if (Domain != ExeNEON)
4128         break;
4129
4130       // Source instruction is %SDst = VMOVS %SSrc, 14, %noreg (; implicits)
4131       DstReg = MI->getOperand(0).getReg();
4132       SrcReg = MI->getOperand(1).getReg();
4133
4134       unsigned DstLane = 0, SrcLane = 0, DDst, DSrc;
4135       DDst = getCorrespondingDRegAndLane(TRI, DstReg, DstLane);
4136       DSrc = getCorrespondingDRegAndLane(TRI, SrcReg, SrcLane);
4137
4138       unsigned ImplicitSReg;
4139       if (!getImplicitSPRUseForDPRUse(TRI, MI, DSrc, SrcLane, ImplicitSReg))
4140         break;
4141
4142       for (unsigned i = MI->getDesc().getNumOperands(); i; --i)
4143         MI->RemoveOperand(i-1);
4144
4145       if (DSrc == DDst) {
4146         // Destination can be:
4147         //     %DDst = VDUPLN32d %DDst, Lane, 14, %noreg (; implicits)
4148         MI->setDesc(get(ARM::VDUPLN32d));
4149         MIB.addReg(DDst, RegState::Define)
4150            .addReg(DDst, getUndefRegState(!MI->readsRegister(DDst, TRI)))
4151            .addImm(SrcLane);
4152         AddDefaultPred(MIB);
4153
4154         // Neither the source or the destination are naturally represented any
4155         // more, so add them in manually.
4156         MIB.addReg(DstReg, RegState::Implicit | RegState::Define);
4157         MIB.addReg(SrcReg, RegState::Implicit);
4158         if (ImplicitSReg != 0)
4159           MIB.addReg(ImplicitSReg, RegState::Implicit);
4160         break;
4161       }
4162
4163       // In general there's no single instruction that can perform an S <-> S
4164       // move in NEON space, but a pair of VEXT instructions *can* do the
4165       // job. It turns out that the VEXTs needed will only use DSrc once, with
4166       // the position based purely on the combination of lane-0 and lane-1
4167       // involved. For example
4168       //     vmov s0, s2 -> vext.32 d0, d0, d1, #1  vext.32 d0, d0, d0, #1
4169       //     vmov s1, s3 -> vext.32 d0, d1, d0, #1  vext.32 d0, d0, d0, #1
4170       //     vmov s0, s3 -> vext.32 d0, d0, d0, #1  vext.32 d0, d1, d0, #1
4171       //     vmov s1, s2 -> vext.32 d0, d0, d0, #1  vext.32 d0, d0, d1, #1
4172       //
4173       // Pattern of the MachineInstrs is:
4174       //     %DDst = VEXTd32 %DSrc1, %DSrc2, Lane, 14, %noreg (;implicits)
4175       MachineInstrBuilder NewMIB;
4176       NewMIB = BuildMI(*MI->getParent(), MI, MI->getDebugLoc(),
4177                        get(ARM::VEXTd32), DDst);
4178
4179       // On the first instruction, both DSrc and DDst may be <undef> if present.
4180       // Specifically when the original instruction didn't have them as an
4181       // <imp-use>.
4182       unsigned CurReg = SrcLane == 1 && DstLane == 1 ? DSrc : DDst;
4183       bool CurUndef = !MI->readsRegister(CurReg, TRI);
4184       NewMIB.addReg(CurReg, getUndefRegState(CurUndef));
4185
4186       CurReg = SrcLane == 0 && DstLane == 0 ? DSrc : DDst;
4187       CurUndef = !MI->readsRegister(CurReg, TRI);
4188       NewMIB.addReg(CurReg, getUndefRegState(CurUndef));
4189
4190       NewMIB.addImm(1);
4191       AddDefaultPred(NewMIB);
4192
4193       if (SrcLane == DstLane)
4194         NewMIB.addReg(SrcReg, RegState::Implicit);
4195
4196       MI->setDesc(get(ARM::VEXTd32));
4197       MIB.addReg(DDst, RegState::Define);
4198
4199       // On the second instruction, DDst has definitely been defined above, so
4200       // it is not <undef>. DSrc, if present, can be <undef> as above.
4201       CurReg = SrcLane == 1 && DstLane == 0 ? DSrc : DDst;
4202       CurUndef = CurReg == DSrc && !MI->readsRegister(CurReg, TRI);
4203       MIB.addReg(CurReg, getUndefRegState(CurUndef));
4204
4205       CurReg = SrcLane == 0 && DstLane == 1 ? DSrc : DDst;
4206       CurUndef = CurReg == DSrc && !MI->readsRegister(CurReg, TRI);
4207       MIB.addReg(CurReg, getUndefRegState(CurUndef));
4208
4209       MIB.addImm(1);
4210       AddDefaultPred(MIB);
4211
4212       if (SrcLane != DstLane)
4213         MIB.addReg(SrcReg, RegState::Implicit);
4214
4215       // As before, the original destination is no longer represented, add it
4216       // implicitly.
4217       MIB.addReg(DstReg, RegState::Define | RegState::Implicit);
4218       if (ImplicitSReg != 0)
4219         MIB.addReg(ImplicitSReg, RegState::Implicit);
4220       break;
4221     }
4222   }
4223
4224 }
4225
4226 //===----------------------------------------------------------------------===//
4227 // Partial register updates
4228 //===----------------------------------------------------------------------===//
4229 //
4230 // Swift renames NEON registers with 64-bit granularity.  That means any
4231 // instruction writing an S-reg implicitly reads the containing D-reg.  The
4232 // problem is mostly avoided by translating f32 operations to v2f32 operations
4233 // on D-registers, but f32 loads are still a problem.
4234 //
4235 // These instructions can load an f32 into a NEON register:
4236 //
4237 // VLDRS - Only writes S, partial D update.
4238 // VLD1LNd32 - Writes all D-regs, explicit partial D update, 2 uops.
4239 // VLD1DUPd32 - Writes all D-regs, no partial reg update, 2 uops.
4240 //
4241 // FCONSTD can be used as a dependency-breaking instruction.
4242 unsigned ARMBaseInstrInfo::
4243 getPartialRegUpdateClearance(const MachineInstr *MI,
4244                              unsigned OpNum,
4245                              const TargetRegisterInfo *TRI) const {
4246   if (!SwiftPartialUpdateClearance ||
4247       !(Subtarget.isSwift() || Subtarget.isCortexA15()))
4248     return 0;
4249
4250   assert(TRI && "Need TRI instance");
4251
4252   const MachineOperand &MO = MI->getOperand(OpNum);
4253   if (MO.readsReg())
4254     return 0;
4255   unsigned Reg = MO.getReg();
4256   int UseOp = -1;
4257
4258   switch(MI->getOpcode()) {
4259     // Normal instructions writing only an S-register.
4260   case ARM::VLDRS:
4261   case ARM::FCONSTS:
4262   case ARM::VMOVSR:
4263   case ARM::VMOVv8i8:
4264   case ARM::VMOVv4i16:
4265   case ARM::VMOVv2i32:
4266   case ARM::VMOVv2f32:
4267   case ARM::VMOVv1i64:
4268     UseOp = MI->findRegisterUseOperandIdx(Reg, false, TRI);
4269     break;
4270
4271     // Explicitly reads the dependency.
4272   case ARM::VLD1LNd32:
4273     UseOp = 3;
4274     break;
4275   default:
4276     return 0;
4277   }
4278
4279   // If this instruction actually reads a value from Reg, there is no unwanted
4280   // dependency.
4281   if (UseOp != -1 && MI->getOperand(UseOp).readsReg())
4282     return 0;
4283
4284   // We must be able to clobber the whole D-reg.
4285   if (TargetRegisterInfo::isVirtualRegister(Reg)) {
4286     // Virtual register must be a foo:ssub_0<def,undef> operand.
4287     if (!MO.getSubReg() || MI->readsVirtualRegister(Reg))
4288       return 0;
4289   } else if (ARM::SPRRegClass.contains(Reg)) {
4290     // Physical register: MI must define the full D-reg.
4291     unsigned DReg = TRI->getMatchingSuperReg(Reg, ARM::ssub_0,
4292                                              &ARM::DPRRegClass);
4293     if (!DReg || !MI->definesRegister(DReg, TRI))
4294       return 0;
4295   }
4296
4297   // MI has an unwanted D-register dependency.
4298   // Avoid defs in the previous N instructrions.
4299   return SwiftPartialUpdateClearance;
4300 }
4301
4302 // Break a partial register dependency after getPartialRegUpdateClearance
4303 // returned non-zero.
4304 void ARMBaseInstrInfo::
4305 breakPartialRegDependency(MachineBasicBlock::iterator MI,
4306                           unsigned OpNum,
4307                           const TargetRegisterInfo *TRI) const {
4308   assert(MI && OpNum < MI->getDesc().getNumDefs() && "OpNum is not a def");
4309   assert(TRI && "Need TRI instance");
4310
4311   const MachineOperand &MO = MI->getOperand(OpNum);
4312   unsigned Reg = MO.getReg();
4313   assert(TargetRegisterInfo::isPhysicalRegister(Reg) &&
4314          "Can't break virtual register dependencies.");
4315   unsigned DReg = Reg;
4316
4317   // If MI defines an S-reg, find the corresponding D super-register.
4318   if (ARM::SPRRegClass.contains(Reg)) {
4319     DReg = ARM::D0 + (Reg - ARM::S0) / 2;
4320     assert(TRI->isSuperRegister(Reg, DReg) && "Register enums broken");
4321   }
4322
4323   assert(ARM::DPRRegClass.contains(DReg) && "Can only break D-reg deps");
4324   assert(MI->definesRegister(DReg, TRI) && "MI doesn't clobber full D-reg");
4325
4326   // FIXME: In some cases, VLDRS can be changed to a VLD1DUPd32 which defines
4327   // the full D-register by loading the same value to both lanes.  The
4328   // instruction is micro-coded with 2 uops, so don't do this until we can
4329   // properly schedule micro-coded instructions.  The dispatcher stalls cause
4330   // too big regressions.
4331
4332   // Insert the dependency-breaking FCONSTD before MI.
4333   // 96 is the encoding of 0.5, but the actual value doesn't matter here.
4334   AddDefaultPred(BuildMI(*MI->getParent(), MI, MI->getDebugLoc(),
4335                          get(ARM::FCONSTD), DReg).addImm(96));
4336   MI->addRegisterKilled(DReg, TRI, true);
4337 }
4338
4339 bool ARMBaseInstrInfo::hasNOP() const {
4340   return (Subtarget.getFeatureBits() & ARM::HasV6T2Ops) != 0;
4341 }
4342
4343 bool ARMBaseInstrInfo::isSwiftFastImmShift(const MachineInstr *MI) const {
4344   if (MI->getNumOperands() < 4)
4345     return true;
4346   unsigned ShOpVal = MI->getOperand(3).getImm();
4347   unsigned ShImm = ARM_AM::getSORegOffset(ShOpVal);
4348   // Swift supports faster shifts for: lsl 2, lsl 1, and lsr 1.
4349   if ((ShImm == 1 && ARM_AM::getSORegShOp(ShOpVal) == ARM_AM::lsr) ||
4350       ((ShImm == 1 || ShImm == 2) &&
4351        ARM_AM::getSORegShOp(ShOpVal) == ARM_AM::lsl))
4352     return true;
4353
4354   return false;
4355 }