lib/Target/ARM/ARMBaseInstrInfo.cpp

   1 //===-- ARMBaseInstrInfo.cpp - ARM Instruction Information ----------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the Base ARM implementation of the TargetInstrInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "ARM.h"
  15 #include "ARMBaseInstrInfo.h"
  16 #include "ARMBaseRegisterInfo.h"
  17 #include "ARMConstantPoolValue.h"
  18 #include "ARMFeatures.h"
  19 #include "ARMHazardRecognizer.h"
  20 #include "ARMMachineFunctionInfo.h"
  21 #include "MCTargetDesc/ARMAddressingModes.h"
  22 #include "llvm/ADT/STLExtras.h"
  23 #include "llvm/CodeGen/LiveVariables.h"
  24 #include "llvm/CodeGen/MachineConstantPool.h"
  25 #include "llvm/CodeGen/MachineFrameInfo.h"
  26 #include "llvm/CodeGen/MachineInstrBuilder.h"
  27 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  28 #include "llvm/CodeGen/MachineMemOperand.h"
  29 #include "llvm/CodeGen/MachineRegisterInfo.h"
  30 #include "llvm/CodeGen/SelectionDAGNodes.h"
  31 #include "llvm/IR/Constants.h"
  32 #include "llvm/IR/Function.h"
  33 #include "llvm/IR/GlobalValue.h"
  34 #include "llvm/MC/MCAsmInfo.h"
  35 #include "llvm/Support/BranchProbability.h"
  36 #include "llvm/Support/CommandLine.h"
  37 #include "llvm/Support/Debug.h"
  38 #include "llvm/Support/ErrorHandling.h"
  39
  40 #define GET_INSTRINFO_CTOR_DTOR
  41 #include "ARMGenInstrInfo.inc"
  42
  43 using namespace llvm;
  44
  45 static cl::opt<bool>
  46 EnableARM3Addr("enable-arm-3-addr-conv", cl::Hidden,
  47                cl::desc("Enable ARM 2-addr to 3-addr conv"));
  48
  49 static cl::opt<bool>
  50 WidenVMOVS("widen-vmovs", cl::Hidden, cl::init(true),
  51            cl::desc("Widen ARM vmovs to vmovd when possible"));
  52
  53 static cl::opt<unsigned>
  54 SwiftPartialUpdateClearance("swift-partial-update-clearance",
  55      cl::Hidden, cl::init(12),
  56      cl::desc("Clearance before partial register updates"));
  57
  58 /// ARM_MLxEntry - Record information about MLA / MLS instructions.
  59 struct ARM_MLxEntry {
  60   uint16_t MLxOpc;     // MLA / MLS opcode
  61   uint16_t MulOpc;     // Expanded multiplication opcode
  62   uint16_t AddSubOpc;  // Expanded add / sub opcode
  63   bool NegAcc;         // True if the acc is negated before the add / sub.
  64   bool HasLane;        // True if instruction has an extra "lane" operand.
  65 };
  66
  67 static const ARM_MLxEntry ARM_MLxTable[] = {
  68   // MLxOpc,          MulOpc,           AddSubOpc,       NegAcc, HasLane
  69   // fp scalar ops
  70   { ARM::VMLAS,       ARM::VMULS,       ARM::VADDS,      false,  false },
  71   { ARM::VMLSS,       ARM::VMULS,       ARM::VSUBS,      false,  false },
  72   { ARM::VMLAD,       ARM::VMULD,       ARM::VADDD,      false,  false },
  73   { ARM::VMLSD,       ARM::VMULD,       ARM::VSUBD,      false,  false },
  74   { ARM::VNMLAS,      ARM::VNMULS,      ARM::VSUBS,      true,   false },
  75   { ARM::VNMLSS,      ARM::VMULS,       ARM::VSUBS,      true,   false },
  76   { ARM::VNMLAD,      ARM::VNMULD,      ARM::VSUBD,      true,   false },
  77   { ARM::VNMLSD,      ARM::VMULD,       ARM::VSUBD,      true,   false },
  78
  79   // fp SIMD ops
  80   { ARM::VMLAfd,      ARM::VMULfd,      ARM::VADDfd,     false,  false },
  81   { ARM::VMLSfd,      ARM::VMULfd,      ARM::VSUBfd,     false,  false },
  82   { ARM::VMLAfq,      ARM::VMULfq,      ARM::VADDfq,     false,  false },
  83   { ARM::VMLSfq,      ARM::VMULfq,      ARM::VSUBfq,     false,  false },
  84   { ARM::VMLAslfd,    ARM::VMULslfd,    ARM::VADDfd,     false,  true  },
  85   { ARM::VMLSslfd,    ARM::VMULslfd,    ARM::VSUBfd,     false,  true  },
  86   { ARM::VMLAslfq,    ARM::VMULslfq,    ARM::VADDfq,     false,  true  },
  87   { ARM::VMLSslfq,    ARM::VMULslfq,    ARM::VSUBfq,     false,  true  },
  88 };
  89
  90 ARMBaseInstrInfo::ARMBaseInstrInfo(const ARMSubtarget& STI)
  91   : ARMGenInstrInfo(ARM::ADJCALLSTACKDOWN, ARM::ADJCALLSTACKUP),
  92     Subtarget(STI) {
  93   for (unsigned i = 0, e = array_lengthof(ARM_MLxTable); i != e; ++i) {
  94     if (!MLxEntryMap.insert(std::make_pair(ARM_MLxTable[i].MLxOpc, i)).second)
  95       assert(false && "Duplicated entries?");
  96     MLxHazardOpcodes.insert(ARM_MLxTable[i].AddSubOpc);
  97     MLxHazardOpcodes.insert(ARM_MLxTable[i].MulOpc);
  98   }
  99 }
 100
 101 // Use a ScoreboardHazardRecognizer for prepass ARM scheduling. TargetInstrImpl
 102 // currently defaults to no prepass hazard recognizer.
 103 ScheduleHazardRecognizer *ARMBaseInstrInfo::
 104 CreateTargetHazardRecognizer(const TargetMachine *TM,
 105                              const ScheduleDAG *DAG) const {
 106   if (usePreRAHazardRecognizer()) {
 107     const InstrItineraryData *II = TM->getInstrItineraryData();
 108     return new ScoreboardHazardRecognizer(II, DAG, "pre-RA-sched");
 109   }
 110   return TargetInstrInfo::CreateTargetHazardRecognizer(TM, DAG);
 111 }
 112
 113 ScheduleHazardRecognizer *ARMBaseInstrInfo::
 114 CreateTargetPostRAHazardRecognizer(const InstrItineraryData *II,
 115                                    const ScheduleDAG *DAG) const {
 116   if (Subtarget.isThumb2() || Subtarget.hasVFP2())
 117     return (ScheduleHazardRecognizer *)new ARMHazardRecognizer(II, DAG);
 118   return TargetInstrInfo::CreateTargetPostRAHazardRecognizer(II, DAG);
 119 }
 120
 121 MachineInstr *
 122 ARMBaseInstrInfo::convertToThreeAddress(MachineFunction::iterator &MFI,
 123                                         MachineBasicBlock::iterator &MBBI,
 124                                         LiveVariables *LV) const {
 125   // FIXME: Thumb2 support.
 126
 127   if (!EnableARM3Addr)
 128     return NULL;
 129
 130   MachineInstr *MI = MBBI;
 131   MachineFunction &MF = *MI->getParent()->getParent();
 132   uint64_t TSFlags = MI->getDesc().TSFlags;
 133   bool isPre = false;
 134   switch ((TSFlags & ARMII::IndexModeMask) >> ARMII::IndexModeShift) {
 135   default: return NULL;
 136   case ARMII::IndexModePre:
 137     isPre = true;
 138     break;
 139   case ARMII::IndexModePost:
 140     break;
 141   }
 142
 143   // Try splitting an indexed load/store to an un-indexed one plus an add/sub
 144   // operation.
 145   unsigned MemOpc = getUnindexedOpcode(MI->getOpcode());
 146   if (MemOpc == 0)
 147     return NULL;
 148
 149   MachineInstr *UpdateMI = NULL;
 150   MachineInstr *MemMI = NULL;
 151   unsigned AddrMode = (TSFlags & ARMII::AddrModeMask);
 152   const MCInstrDesc &MCID = MI->getDesc();
 153   unsigned NumOps = MCID.getNumOperands();
 154   bool isLoad = !MI->mayStore();
 155   const MachineOperand &WB = isLoad ? MI->getOperand(1) : MI->getOperand(0);
 156   const MachineOperand &Base = MI->getOperand(2);
 157   const MachineOperand &Offset = MI->getOperand(NumOps-3);
 158   unsigned WBReg = WB.getReg();
 159   unsigned BaseReg = Base.getReg();
 160   unsigned OffReg = Offset.getReg();
 161   unsigned OffImm = MI->getOperand(NumOps-2).getImm();
 162   ARMCC::CondCodes Pred = (ARMCC::CondCodes)MI->getOperand(NumOps-1).getImm();
 163   switch (AddrMode) {
 164   default: llvm_unreachable("Unknown indexed op!");
 165   case ARMII::AddrMode2: {
 166     bool isSub = ARM_AM::getAM2Op(OffImm) == ARM_AM::sub;
 167     unsigned Amt = ARM_AM::getAM2Offset(OffImm);
 168     if (OffReg == 0) {
 169       if (ARM_AM::getSOImmVal(Amt) == -1)
 170         // Can't encode it in a so_imm operand. This transformation will
 171         // add more than 1 instruction. Abandon!
 172         return NULL;
 173       UpdateMI = BuildMI(MF, MI->getDebugLoc(),
 174                          get(isSub ? ARM::SUBri : ARM::ADDri), WBReg)
 175         .addReg(BaseReg).addImm(Amt)
 176         .addImm(Pred).addReg(0).addReg(0);
 177     } else if (Amt != 0) {
 178       ARM_AM::ShiftOpc ShOpc = ARM_AM::getAM2ShiftOpc(OffImm);
 179       unsigned SOOpc = ARM_AM::getSORegOpc(ShOpc, Amt);
 180       UpdateMI = BuildMI(MF, MI->getDebugLoc(),
 181                          get(isSub ? ARM::SUBrsi : ARM::ADDrsi), WBReg)
 182         .addReg(BaseReg).addReg(OffReg).addReg(0).addImm(SOOpc)
 183         .addImm(Pred).addReg(0).addReg(0);
 184     } else
 185       UpdateMI = BuildMI(MF, MI->getDebugLoc(),
 186                          get(isSub ? ARM::SUBrr : ARM::ADDrr), WBReg)
 187         .addReg(BaseReg).addReg(OffReg)
 188         .addImm(Pred).addReg(0).addReg(0);
 189     break;
 190   }
 191   case ARMII::AddrMode3 : {
 192     bool isSub = ARM_AM::getAM3Op(OffImm) == ARM_AM::sub;
 193     unsigned Amt = ARM_AM::getAM3Offset(OffImm);
 194     if (OffReg == 0)
 195       // Immediate is 8-bits. It's guaranteed to fit in a so_imm operand.
 196       UpdateMI = BuildMI(MF, MI->getDebugLoc(),
 197                          get(isSub ? ARM::SUBri : ARM::ADDri), WBReg)
 198         .addReg(BaseReg).addImm(Amt)
 199         .addImm(Pred).addReg(0).addReg(0);
 200     else
 201       UpdateMI = BuildMI(MF, MI->getDebugLoc(),
 202                          get(isSub ? ARM::SUBrr : ARM::ADDrr), WBReg)
 203         .addReg(BaseReg).addReg(OffReg)
 204         .addImm(Pred).addReg(0).addReg(0);
 205     break;
 206   }
 207   }
 208
 209   std::vector<MachineInstr*> NewMIs;
 210   if (isPre) {
 211     if (isLoad)
 212       MemMI = BuildMI(MF, MI->getDebugLoc(),
 213                       get(MemOpc), MI->getOperand(0).getReg())
 214         .addReg(WBReg).addImm(0).addImm(Pred);
 215     else
 216       MemMI = BuildMI(MF, MI->getDebugLoc(),
 217                       get(MemOpc)).addReg(MI->getOperand(1).getReg())
 218         .addReg(WBReg).addReg(0).addImm(0).addImm(Pred);
 219     NewMIs.push_back(MemMI);
 220     NewMIs.push_back(UpdateMI);
 221   } else {
 222     if (isLoad)
 223       MemMI = BuildMI(MF, MI->getDebugLoc(),
 224                       get(MemOpc), MI->getOperand(0).getReg())
 225         .addReg(BaseReg).addImm(0).addImm(Pred);
 226     else
 227       MemMI = BuildMI(MF, MI->getDebugLoc(),
 228                       get(MemOpc)).addReg(MI->getOperand(1).getReg())
 229         .addReg(BaseReg).addReg(0).addImm(0).addImm(Pred);
 230     if (WB.isDead())
 231       UpdateMI->getOperand(0).setIsDead();
 232     NewMIs.push_back(UpdateMI);
 233     NewMIs.push_back(MemMI);
 234   }
 235
 236   // Transfer LiveVariables states, kill / dead info.
 237   if (LV) {
 238     for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
 239       MachineOperand &MO = MI->getOperand(i);
 240       if (MO.isReg() && TargetRegisterInfo::isVirtualRegister(MO.getReg())) {
 241         unsigned Reg = MO.getReg();
 242
 243         LiveVariables::VarInfo &VI = LV->getVarInfo(Reg);
 244         if (MO.isDef()) {
 245           MachineInstr *NewMI = (Reg == WBReg) ? UpdateMI : MemMI;
 246           if (MO.isDead())
 247             LV->addVirtualRegisterDead(Reg, NewMI);
 248         }
 249         if (MO.isUse() && MO.isKill()) {
 250           for (unsigned j = 0; j < 2; ++j) {
 251             // Look at the two new MI's in reverse order.
 252             MachineInstr *NewMI = NewMIs[j];
 253             if (!NewMI->readsRegister(Reg))
 254               continue;
 255             LV->addVirtualRegisterKilled(Reg, NewMI);
 256             if (VI.removeKill(MI))
 257               VI.Kills.push_back(NewMI);
 258             break;
 259           }
 260         }
 261       }
 262     }
 263   }
 264
 265   MFI->insert(MBBI, NewMIs[1]);
 266   MFI->insert(MBBI, NewMIs[0]);
 267   return NewMIs[0];
 268 }
 269
 270 // Branch analysis.
 271 bool
 272 ARMBaseInstrInfo::AnalyzeBranch(MachineBasicBlock &MBB,MachineBasicBlock *&TBB,
 273                                 MachineBasicBlock *&FBB,
 274                                 SmallVectorImpl<MachineOperand> &Cond,
 275                                 bool AllowModify) const {
 276   TBB = 0;
 277   FBB = 0;
 278
 279   MachineBasicBlock::iterator I = MBB.end();
 280   if (I == MBB.begin())
 281     return false; // Empty blocks are easy.
 282   --I;
 283
 284   // Walk backwards from the end of the basic block until the branch is
 285   // analyzed or we give up.
 286   while (isPredicated(I) || I->isTerminator()) {
 287
 288     // Flag to be raised on unanalyzeable instructions. This is useful in cases
 289     // where we want to clean up on the end of the basic block before we bail
 290     // out.
 291     bool CantAnalyze = false;
 292
 293     // Skip over DEBUG values and predicated nonterminators.
 294     while (I->isDebugValue() || !I->isTerminator()) {
 295       if (I == MBB.begin())
 296         return false;
 297       --I;
 298     }
 299
 300     if (isIndirectBranchOpcode(I->getOpcode()) ||
 301         isJumpTableBranchOpcode(I->getOpcode())) {
 302       // Indirect branches and jump tables can't be analyzed, but we still want
 303       // to clean up any instructions at the tail of the basic block.
 304       CantAnalyze = true;
 305     } else if (isUncondBranchOpcode(I->getOpcode())) {
 306       TBB = I->getOperand(0).getMBB();
 307     } else if (isCondBranchOpcode(I->getOpcode())) {
 308       // Bail out if we encounter multiple conditional branches.
 309       if (!Cond.empty())
 310         return true;
 311
 312       assert(!FBB && "FBB should have been null.");
 313       FBB = TBB;
 314       TBB = I->getOperand(0).getMBB();
 315       Cond.push_back(I->getOperand(1));
 316       Cond.push_back(I->getOperand(2));
 317     } else if (I->isReturn()) {
 318       // Returns can't be analyzed, but we should run cleanup.
 319       CantAnalyze = !isPredicated(I);
 320     } else {
 321       // We encountered other unrecognized terminator. Bail out immediately.
 322       return true;
 323     }
 324
 325     // Cleanup code - to be run for unpredicated unconditional branches and
 326     //                returns.
 327     if (!isPredicated(I) &&
 328           (isUncondBranchOpcode(I->getOpcode()) ||
 329            isIndirectBranchOpcode(I->getOpcode()) ||
 330            isJumpTableBranchOpcode(I->getOpcode()) ||
 331            I->isReturn())) {
 332       // Forget any previous condition branch information - it no longer applies.
 333       Cond.clear();
 334       FBB = 0;
 335
 336       // If we can modify the function, delete everything below this
 337       // unconditional branch.
 338       if (AllowModify) {
 339         MachineBasicBlock::iterator DI = llvm::next(I);
 340         while (DI != MBB.end()) {
 341           MachineInstr *InstToDelete = DI;
 342           ++DI;
 343           InstToDelete->eraseFromParent();
 344         }
 345       }
 346     }
 347
 348     if (CantAnalyze)
 349       return true;
 350
 351     if (I == MBB.begin())
 352       return false;
 353
 354     --I;
 355   }
 356
 357   // We made it past the terminators without bailing out - we must have
 358   // analyzed this branch successfully.
 359   return false;
 360 }
 361
 362
 363 unsigned ARMBaseInstrInfo::RemoveBranch(MachineBasicBlock &MBB) const {
 364   MachineBasicBlock::iterator I = MBB.end();
 365   if (I == MBB.begin()) return 0;
 366   --I;
 367   while (I->isDebugValue()) {
 368     if (I == MBB.begin())
 369       return 0;
 370     --I;
 371   }
 372   if (!isUncondBranchOpcode(I->getOpcode()) &&
 373       !isCondBranchOpcode(I->getOpcode()))
 374     return 0;
 375
 376   // Remove the branch.
 377   I->eraseFromParent();
 378
 379   I = MBB.end();
 380
 381   if (I == MBB.begin()) return 1;
 382   --I;
 383   if (!isCondBranchOpcode(I->getOpcode()))
 384     return 1;
 385
 386   // Remove the branch.
 387   I->eraseFromParent();
 388   return 2;
 389 }
 390
 391 unsigned
 392 ARMBaseInstrInfo::InsertBranch(MachineBasicBlock &MBB, MachineBasicBlock *TBB,
 393                                MachineBasicBlock *FBB,
 394                                const SmallVectorImpl<MachineOperand> &Cond,
 395                                DebugLoc DL) const {
 396   ARMFunctionInfo *AFI = MBB.getParent()->getInfo<ARMFunctionInfo>();
 397   int BOpc   = !AFI->isThumbFunction()
 398     ? ARM::B : (AFI->isThumb2Function() ? ARM::t2B : ARM::tB);
 399   int BccOpc = !AFI->isThumbFunction()
 400     ? ARM::Bcc : (AFI->isThumb2Function() ? ARM::t2Bcc : ARM::tBcc);
 401   bool isThumb = AFI->isThumbFunction() || AFI->isThumb2Function();
 402
 403   // Shouldn't be a fall through.
 404   assert(TBB && "InsertBranch must not be told to insert a fallthrough");
 405   assert((Cond.size() == 2 || Cond.size() == 0) &&
 406          "ARM branch conditions have two components!");
 407
 408   if (FBB == 0) {
 409     if (Cond.empty()) { // Unconditional branch?
 410       if (isThumb)
 411         BuildMI(&MBB, DL, get(BOpc)).addMBB(TBB).addImm(ARMCC::AL).addReg(0);
 412       else
 413         BuildMI(&MBB, DL, get(BOpc)).addMBB(TBB);
 414     } else
 415       BuildMI(&MBB, DL, get(BccOpc)).addMBB(TBB)
 416         .addImm(Cond[0].getImm()).addReg(Cond[1].getReg());
 417     return 1;
 418   }
 419
 420   // Two-way conditional branch.
 421   BuildMI(&MBB, DL, get(BccOpc)).addMBB(TBB)
 422     .addImm(Cond[0].getImm()).addReg(Cond[1].getReg());
 423   if (isThumb)
 424     BuildMI(&MBB, DL, get(BOpc)).addMBB(FBB).addImm(ARMCC::AL).addReg(0);
 425   else
 426     BuildMI(&MBB, DL, get(BOpc)).addMBB(FBB);
 427   return 2;
 428 }
 429
 430 bool ARMBaseInstrInfo::
 431 ReverseBranchCondition(SmallVectorImpl<MachineOperand> &Cond) const {
 432   ARMCC::CondCodes CC = (ARMCC::CondCodes)(int)Cond[0].getImm();
 433   Cond[0].setImm(ARMCC::getOppositeCondition(CC));
 434   return false;
 435 }
 436
 437 bool ARMBaseInstrInfo::isPredicated(const MachineInstr *MI) const {
 438   if (MI->isBundle()) {
 439     MachineBasicBlock::const_instr_iterator I = MI;
 440     MachineBasicBlock::const_instr_iterator E = MI->getParent()->instr_end();
 441     while (++I != E && I->isInsideBundle()) {
 442       int PIdx = I->findFirstPredOperandIdx();
 443       if (PIdx != -1 && I->getOperand(PIdx).getImm() != ARMCC::AL)
 444         return true;
 445     }
 446     return false;
 447   }
 448
 449   int PIdx = MI->findFirstPredOperandIdx();
 450   return PIdx != -1 && MI->getOperand(PIdx).getImm() != ARMCC::AL;
 451 }
 452
 453 bool ARMBaseInstrInfo::
 454 PredicateInstruction(MachineInstr *MI,
 455                      const SmallVectorImpl<MachineOperand> &Pred) const {
 456   unsigned Opc = MI->getOpcode();
 457   if (isUncondBranchOpcode(Opc)) {
 458     MI->setDesc(get(getMatchingCondBranchOpcode(Opc)));
 459     MachineInstrBuilder(*MI->getParent()->getParent(), MI)
 460       .addImm(Pred[0].getImm())
 461       .addReg(Pred[1].getReg());
 462     return true;
 463   }
 464
 465   int PIdx = MI->findFirstPredOperandIdx();
 466   if (PIdx != -1) {
 467     MachineOperand &PMO = MI->getOperand(PIdx);
 468     PMO.setImm(Pred[0].getImm());
 469     MI->getOperand(PIdx+1).setReg(Pred[1].getReg());
 470     return true;
 471   }
 472   return false;
 473 }
 474
 475 bool ARMBaseInstrInfo::
 476 SubsumesPredicate(const SmallVectorImpl<MachineOperand> &Pred1,
 477                   const SmallVectorImpl<MachineOperand> &Pred2) const {
 478   if (Pred1.size() > 2 || Pred2.size() > 2)
 479     return false;
 480
 481   ARMCC::CondCodes CC1 = (ARMCC::CondCodes)Pred1[0].getImm();
 482   ARMCC::CondCodes CC2 = (ARMCC::CondCodes)Pred2[0].getImm();
 483   if (CC1 == CC2)
 484     return true;
 485
 486   switch (CC1) {
 487   default:
 488     return false;
 489   case ARMCC::AL:
 490     return true;
 491   case ARMCC::HS:
 492     return CC2 == ARMCC::HI;
 493   case ARMCC::LS:
 494     return CC2 == ARMCC::LO || CC2 == ARMCC::EQ;
 495   case ARMCC::GE:
 496     return CC2 == ARMCC::GT;
 497   case ARMCC::LE:
 498     return CC2 == ARMCC::LT;
 499   }
 500 }
 501
 502 bool ARMBaseInstrInfo::DefinesPredicate(MachineInstr *MI,
 503                                     std::vector<MachineOperand> &Pred) const {
 504   bool Found = false;
 505   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
 506     const MachineOperand &MO = MI->getOperand(i);
 507     if ((MO.isRegMask() && MO.clobbersPhysReg(ARM::CPSR)) ||
 508         (MO.isReg() && MO.isDef() && MO.getReg() == ARM::CPSR)) {
 509       Pred.push_back(MO);
 510       Found = true;
 511     }
 512   }
 513
 514   return Found;
 515 }
 516
 517 /// isPredicable - Return true if the specified instruction can be predicated.
 518 /// By default, this returns true for every instruction with a
 519 /// PredicateOperand.
 520 bool ARMBaseInstrInfo::isPredicable(MachineInstr *MI) const {
 521   if (!MI->isPredicable())
 522     return false;
 523
 524   ARMFunctionInfo *AFI =
 525     MI->getParent()->getParent()->getInfo<ARMFunctionInfo>();
 526
 527   if (AFI->isThumb2Function()) {
 528     if (getSubtarget().restrictIT())
 529       return isV8EligibleForIT(MI);
 530   } else { // non-Thumb
 531     if ((MI->getDesc().TSFlags & ARMII::DomainMask) == ARMII::DomainNEON)
 532       return false;
 533   }
 534
 535   return true;
 536 }
 537
 538 /// FIXME: Works around a gcc miscompilation with -fstrict-aliasing.
 539 LLVM_ATTRIBUTE_NOINLINE
 540 static unsigned getNumJTEntries(const std::vector<MachineJumpTableEntry> &JT,
 541                                 unsigned JTI);
 542 static unsigned getNumJTEntries(const std::vector<MachineJumpTableEntry> &JT,
 543                                 unsigned JTI) {
 544   assert(JTI < JT.size());
 545   return JT[JTI].MBBs.size();
 546 }
 547
 548 /// GetInstSize - Return the size of the specified MachineInstr.
 549 ///
 550 unsigned ARMBaseInstrInfo::GetInstSizeInBytes(const MachineInstr *MI) const {
 551   const MachineBasicBlock &MBB = *MI->getParent();
 552   const MachineFunction *MF = MBB.getParent();
 553   const MCAsmInfo *MAI = MF->getTarget().getMCAsmInfo();
 554
 555   const MCInstrDesc &MCID = MI->getDesc();
 556   if (MCID.getSize())
 557     return MCID.getSize();
 558
 559   // If this machine instr is an inline asm, measure it.
 560   if (MI->getOpcode() == ARM::INLINEASM)
 561     return getInlineAsmLength(MI->getOperand(0).getSymbolName(), *MAI);
 562   if (MI->isLabel())
 563     return 0;
 564   unsigned Opc = MI->getOpcode();
 565   switch (Opc) {
 566   case TargetOpcode::IMPLICIT_DEF:
 567   case TargetOpcode::KILL:
 568   case TargetOpcode::PROLOG_LABEL:
 569   case TargetOpcode::EH_LABEL:
 570   case TargetOpcode::DBG_VALUE:
 571     return 0;
 572   case TargetOpcode::BUNDLE:
 573     return getInstBundleLength(MI);
 574   case ARM::MOVi16_ga_pcrel:
 575   case ARM::MOVTi16_ga_pcrel:
 576   case ARM::t2MOVi16_ga_pcrel:
 577   case ARM::t2MOVTi16_ga_pcrel:
 578     return 4;
 579   case ARM::MOVi32imm:
 580   case ARM::t2MOVi32imm:
 581     return 8;
 582   case ARM::CONSTPOOL_ENTRY:
 583     // If this machine instr is a constant pool entry, its size is recorded as
 584     // operand #2.
 585     return MI->getOperand(2).getImm();
 586   case ARM::Int_eh_sjlj_longjmp:
 587     return 16;
 588   case ARM::tInt_eh_sjlj_longjmp:
 589     return 10;
 590   case ARM::Int_eh_sjlj_setjmp:
 591   case ARM::Int_eh_sjlj_setjmp_nofp:
 592     return 20;
 593   case ARM::tInt_eh_sjlj_setjmp:
 594   case ARM::t2Int_eh_sjlj_setjmp:
 595   case ARM::t2Int_eh_sjlj_setjmp_nofp:
 596     return 12;
 597   case ARM::BR_JTr:
 598   case ARM::BR_JTm:
 599   case ARM::BR_JTadd:
 600   case ARM::tBR_JTr:
 601   case ARM::t2BR_JT:
 602   case ARM::t2TBB_JT:
 603   case ARM::t2TBH_JT: {
 604     // These are jumptable branches, i.e. a branch followed by an inlined
 605     // jumptable. The size is 4 + 4 * number of entries. For TBB, each
 606     // entry is one byte; TBH two byte each.
 607     unsigned EntrySize = (Opc == ARM::t2TBB_JT)
 608       ? 1 : ((Opc == ARM::t2TBH_JT) ? 2 : 4);
 609     unsigned NumOps = MCID.getNumOperands();
 610     MachineOperand JTOP =
 611       MI->getOperand(NumOps - (MI->isPredicable() ? 3 : 2));
 612     unsigned JTI = JTOP.getIndex();
 613     const MachineJumpTableInfo *MJTI = MF->getJumpTableInfo();
 614     assert(MJTI != 0);
 615     const std::vector<MachineJumpTableEntry> &JT = MJTI->getJumpTables();
 616     assert(JTI < JT.size());
 617     // Thumb instructions are 2 byte aligned, but JT entries are 4 byte
 618     // 4 aligned. The assembler / linker may add 2 byte padding just before
 619     // the JT entries.  The size does not include this padding; the
 620     // constant islands pass does separate bookkeeping for it.
 621     // FIXME: If we know the size of the function is less than (1 << 16) *2
 622     // bytes, we can use 16-bit entries instead. Then there won't be an
 623     // alignment issue.
 624     unsigned InstSize = (Opc == ARM::tBR_JTr || Opc == ARM::t2BR_JT) ? 2 : 4;
 625     unsigned NumEntries = getNumJTEntries(JT, JTI);
 626     if (Opc == ARM::t2TBB_JT && (NumEntries & 1))
 627       // Make sure the instruction that follows TBB is 2-byte aligned.
 628       // FIXME: Constant island pass should insert an "ALIGN" instruction
 629       // instead.
 630       ++NumEntries;
 631     return NumEntries * EntrySize + InstSize;
 632   }
 633   default:
 634     // Otherwise, pseudo-instruction sizes are zero.
 635     return 0;
 636   }
 637 }
 638
 639 unsigned ARMBaseInstrInfo::getInstBundleLength(const MachineInstr *MI) const {
 640   unsigned Size = 0;
 641   MachineBasicBlock::const_instr_iterator I = MI;
 642   MachineBasicBlock::const_instr_iterator E = MI->getParent()->instr_end();
 643   while (++I != E && I->isInsideBundle()) {
 644     assert(!I->isBundle() && "No nested bundle!");
 645     Size += GetInstSizeInBytes(&*I);
 646   }
 647   return Size;
 648 }
 649
 650 void ARMBaseInstrInfo::copyPhysReg(MachineBasicBlock &MBB,
 651                                    MachineBasicBlock::iterator I, DebugLoc DL,
 652                                    unsigned DestReg, unsigned SrcReg,
 653                                    bool KillSrc) const {
 654   bool GPRDest = ARM::GPRRegClass.contains(DestReg);
 655   bool GPRSrc = ARM::GPRRegClass.contains(SrcReg);
 656
 657   if (GPRDest && GPRSrc) {
 658     AddDefaultCC(AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::MOVr), DestReg)
 659                                     .addReg(SrcReg, getKillRegState(KillSrc))));
 660     return;
 661   }
 662
 663   bool SPRDest = ARM::SPRRegClass.contains(DestReg);
 664   bool SPRSrc = ARM::SPRRegClass.contains(SrcReg);
 665
 666   unsigned Opc = 0;
 667   if (SPRDest && SPRSrc)
 668     Opc = ARM::VMOVS;
 669   else if (GPRDest && SPRSrc)
 670     Opc = ARM::VMOVRS;
 671   else if (SPRDest && GPRSrc)
 672     Opc = ARM::VMOVSR;
 673   else if (ARM::DPRRegClass.contains(DestReg, SrcReg))
 674     Opc = ARM::VMOVD;
 675   else if (ARM::QPRRegClass.contains(DestReg, SrcReg))
 676     Opc = ARM::VORRq;
 677
 678   if (Opc) {
 679     MachineInstrBuilder MIB = BuildMI(MBB, I, DL, get(Opc), DestReg);
 680     MIB.addReg(SrcReg, getKillRegState(KillSrc));
 681     if (Opc == ARM::VORRq)
 682       MIB.addReg(SrcReg, getKillRegState(KillSrc));
 683     AddDefaultPred(MIB);
 684     return;
 685   }
 686
 687   // Handle register classes that require multiple instructions.
 688   unsigned BeginIdx = 0;
 689   unsigned SubRegs = 0;
 690   int Spacing = 1;
 691
 692   // Use VORRq when possible.
 693   if (ARM::QQPRRegClass.contains(DestReg, SrcReg)) {
 694     Opc = ARM::VORRq;
 695     BeginIdx = ARM::qsub_0;
 696     SubRegs = 2;
 697   } else if (ARM::QQQQPRRegClass.contains(DestReg, SrcReg)) {
 698     Opc = ARM::VORRq;
 699     BeginIdx = ARM::qsub_0;
 700     SubRegs = 4;
 701   // Fall back to VMOVD.
 702   } else if (ARM::DPairRegClass.contains(DestReg, SrcReg)) {
 703     Opc = ARM::VMOVD;
 704     BeginIdx = ARM::dsub_0;
 705     SubRegs = 2;
 706   } else if (ARM::DTripleRegClass.contains(DestReg, SrcReg)) {
 707     Opc = ARM::VMOVD;
 708     BeginIdx = ARM::dsub_0;
 709     SubRegs = 3;
 710   } else if (ARM::DQuadRegClass.contains(DestReg, SrcReg)) {
 711     Opc = ARM::VMOVD;
 712     BeginIdx = ARM::dsub_0;
 713     SubRegs = 4;
 714   } else if (ARM::GPRPairRegClass.contains(DestReg, SrcReg)) {
 715     Opc = Subtarget.isThumb2() ? ARM::tMOVr : ARM::MOVr;
 716     BeginIdx = ARM::gsub_0;
 717     SubRegs = 2;
 718   } else if (ARM::DPairSpcRegClass.contains(DestReg, SrcReg)) {
 719     Opc = ARM::VMOVD;
 720     BeginIdx = ARM::dsub_0;
 721     SubRegs = 2;
 722     Spacing = 2;
 723   } else if (ARM::DTripleSpcRegClass.contains(DestReg, SrcReg)) {
 724     Opc = ARM::VMOVD;
 725     BeginIdx = ARM::dsub_0;
 726     SubRegs = 3;
 727     Spacing = 2;
 728   } else if (ARM::DQuadSpcRegClass.contains(DestReg, SrcReg)) {
 729     Opc = ARM::VMOVD;
 730     BeginIdx = ARM::dsub_0;
 731     SubRegs = 4;
 732     Spacing = 2;
 733   }
 734
 735   assert(Opc && "Impossible reg-to-reg copy");
 736
 737   const TargetRegisterInfo *TRI = &getRegisterInfo();
 738   MachineInstrBuilder Mov;
 739
 740   // Copy register tuples backward when the first Dest reg overlaps with SrcReg.
 741   if (TRI->regsOverlap(SrcReg, TRI->getSubReg(DestReg, BeginIdx))) {
 742     BeginIdx = BeginIdx + ((SubRegs - 1) * Spacing);
 743     Spacing = -Spacing;
 744   }
 745 #ifndef NDEBUG
 746   SmallSet<unsigned, 4> DstRegs;
 747 #endif
 748   for (unsigned i = 0; i != SubRegs; ++i) {
 749     unsigned Dst = TRI->getSubReg(DestReg, BeginIdx + i * Spacing);
 750     unsigned Src = TRI->getSubReg(SrcReg, BeginIdx + i * Spacing);
 751     assert(Dst && Src && "Bad sub-register");
 752 #ifndef NDEBUG
 753     assert(!DstRegs.count(Src) && "destructive vector copy");
 754     DstRegs.insert(Dst);
 755 #endif
 756     Mov = BuildMI(MBB, I, I->getDebugLoc(), get(Opc), Dst).addReg(Src);
 757     // VORR takes two source operands.
 758     if (Opc == ARM::VORRq)
 759       Mov.addReg(Src);
 760     Mov = AddDefaultPred(Mov);
 761     // MOVr can set CC.
 762     if (Opc == ARM::MOVr)
 763       Mov = AddDefaultCC(Mov);
 764   }
 765   // Add implicit super-register defs and kills to the last instruction.
 766   Mov->addRegisterDefined(DestReg, TRI);
 767   if (KillSrc)
 768     Mov->addRegisterKilled(SrcReg, TRI);
 769 }
 770
 771 const MachineInstrBuilder &
 772 ARMBaseInstrInfo::AddDReg(MachineInstrBuilder &MIB, unsigned Reg,
 773                           unsigned SubIdx, unsigned State,
 774                           const TargetRegisterInfo *TRI) const {
 775   if (!SubIdx)
 776     return MIB.addReg(Reg, State);
 777
 778   if (TargetRegisterInfo::isPhysicalRegister(Reg))
 779     return MIB.addReg(TRI->getSubReg(Reg, SubIdx), State);
 780   return MIB.addReg(Reg, State, SubIdx);
 781 }
 782
 783 void ARMBaseInstrInfo::
 784 storeRegToStackSlot(MachineBasicBlock &MBB, MachineBasicBlock::iterator I,
 785                     unsigned SrcReg, bool isKill, int FI,
 786                     const TargetRegisterClass *RC,
 787                     const TargetRegisterInfo *TRI) const {
 788   DebugLoc DL;
 789   if (I != MBB.end()) DL = I->getDebugLoc();
 790   MachineFunction &MF = *MBB.getParent();
 791   MachineFrameInfo &MFI = *MF.getFrameInfo();
 792   unsigned Align = MFI.getObjectAlignment(FI);
 793
 794   MachineMemOperand *MMO =
 795     MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(FI),
 796                             MachineMemOperand::MOStore,
 797                             MFI.getObjectSize(FI),
 798                             Align);
 799
 800   switch (RC->getSize()) {
 801     case 4:
 802       if (ARM::GPRRegClass.hasSubClassEq(RC)) {
 803         AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::STRi12))
 804                    .addReg(SrcReg, getKillRegState(isKill))
 805                    .addFrameIndex(FI).addImm(0).addMemOperand(MMO));
 806       } else if (ARM::SPRRegClass.hasSubClassEq(RC)) {
 807         AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VSTRS))
 808                    .addReg(SrcReg, getKillRegState(isKill))
 809                    .addFrameIndex(FI).addImm(0).addMemOperand(MMO));
 810       } else
 811         llvm_unreachable("Unknown reg class!");
 812       break;
 813     case 8:
 814       if (ARM::DPRRegClass.hasSubClassEq(RC)) {
 815         AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VSTRD))
 816                    .addReg(SrcReg, getKillRegState(isKill))
 817                    .addFrameIndex(FI).addImm(0).addMemOperand(MMO));
 818       } else if (ARM::GPRPairRegClass.hasSubClassEq(RC)) {
 819         if (Subtarget.hasV5TEOps()) {
 820           MachineInstrBuilder MIB = BuildMI(MBB, I, DL, get(ARM::STRD));
 821           AddDReg(MIB, SrcReg, ARM::gsub_0, getKillRegState(isKill), TRI);
 822           AddDReg(MIB, SrcReg, ARM::gsub_1, 0, TRI);
 823           MIB.addFrameIndex(FI).addReg(0).addImm(0).addMemOperand(MMO);
 824
 825           AddDefaultPred(MIB);
 826         } else {
 827           // Fallback to STM instruction, which has existed since the dawn of
 828           // time.
 829           MachineInstrBuilder MIB =
 830             AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::STMIA))
 831                              .addFrameIndex(FI).addMemOperand(MMO));
 832           AddDReg(MIB, SrcReg, ARM::gsub_0, getKillRegState(isKill), TRI);
 833           AddDReg(MIB, SrcReg, ARM::gsub_1, 0, TRI);
 834         }
 835       } else
 836         llvm_unreachable("Unknown reg class!");
 837       break;
 838     case 16:
 839       if (ARM::DPairRegClass.hasSubClassEq(RC)) {
 840         // Use aligned spills if the stack can be realigned.
 841         if (Align >= 16 && getRegisterInfo().canRealignStack(MF)) {
 842           AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VST1q64))
 843                      .addFrameIndex(FI).addImm(16)
 844                      .addReg(SrcReg, getKillRegState(isKill))
 845                      .addMemOperand(MMO));
 846         } else {
 847           AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VSTMQIA))
 848                      .addReg(SrcReg, getKillRegState(isKill))
 849                      .addFrameIndex(FI)
 850                      .addMemOperand(MMO));
 851         }
 852       } else
 853         llvm_unreachable("Unknown reg class!");
 854       break;
 855     case 24:
 856       if (ARM::DTripleRegClass.hasSubClassEq(RC)) {
 857         // Use aligned spills if the stack can be realigned.
 858         if (Align >= 16 && getRegisterInfo().canRealignStack(MF)) {
 859           AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VST1d64TPseudo))
 860                      .addFrameIndex(FI).addImm(16)
 861                      .addReg(SrcReg, getKillRegState(isKill))
 862                      .addMemOperand(MMO));
 863         } else {
 864           MachineInstrBuilder MIB =
 865           AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VSTMDIA))
 866                        .addFrameIndex(FI))
 867                        .addMemOperand(MMO);
 868           MIB = AddDReg(MIB, SrcReg, ARM::dsub_0, getKillRegState(isKill), TRI);
 869           MIB = AddDReg(MIB, SrcReg, ARM::dsub_1, 0, TRI);
 870           AddDReg(MIB, SrcReg, ARM::dsub_2, 0, TRI);
 871         }
 872       } else
 873         llvm_unreachable("Unknown reg class!");
 874       break;
 875     case 32:
 876       if (ARM::QQPRRegClass.hasSubClassEq(RC) || ARM::DQuadRegClass.hasSubClassEq(RC)) {
 877         if (Align >= 16 && getRegisterInfo().canRealignStack(MF)) {
 878           // FIXME: It's possible to only store part of the QQ register if the
 879           // spilled def has a sub-register index.
 880           AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VST1d64QPseudo))
 881                      .addFrameIndex(FI).addImm(16)
 882                      .addReg(SrcReg, getKillRegState(isKill))
 883                      .addMemOperand(MMO));
 884         } else {
 885           MachineInstrBuilder MIB =
 886           AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VSTMDIA))
 887                        .addFrameIndex(FI))
 888                        .addMemOperand(MMO);
 889           MIB = AddDReg(MIB, SrcReg, ARM::dsub_0, getKillRegState(isKill), TRI);
 890           MIB = AddDReg(MIB, SrcReg, ARM::dsub_1, 0, TRI);
 891           MIB = AddDReg(MIB, SrcReg, ARM::dsub_2, 0, TRI);
 892                 AddDReg(MIB, SrcReg, ARM::dsub_3, 0, TRI);
 893         }
 894       } else
 895         llvm_unreachable("Unknown reg class!");
 896       break;
 897     case 64:
 898       if (ARM::QQQQPRRegClass.hasSubClassEq(RC)) {
 899         MachineInstrBuilder MIB =
 900           AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VSTMDIA))
 901                          .addFrameIndex(FI))
 902                          .addMemOperand(MMO);
 903         MIB = AddDReg(MIB, SrcReg, ARM::dsub_0, getKillRegState(isKill), TRI);
 904         MIB = AddDReg(MIB, SrcReg, ARM::dsub_1, 0, TRI);
 905         MIB = AddDReg(MIB, SrcReg, ARM::dsub_2, 0, TRI);
 906         MIB = AddDReg(MIB, SrcReg, ARM::dsub_3, 0, TRI);
 907         MIB = AddDReg(MIB, SrcReg, ARM::dsub_4, 0, TRI);
 908         MIB = AddDReg(MIB, SrcReg, ARM::dsub_5, 0, TRI);
 909         MIB = AddDReg(MIB, SrcReg, ARM::dsub_6, 0, TRI);
 910               AddDReg(MIB, SrcReg, ARM::dsub_7, 0, TRI);
 911       } else
 912         llvm_unreachable("Unknown reg class!");
 913       break;
 914     default:
 915       llvm_unreachable("Unknown reg class!");
 916   }
 917 }
 918
 919 unsigned
 920 ARMBaseInstrInfo::isStoreToStackSlot(const MachineInstr *MI,
 921                                      int &FrameIndex) const {
 922   switch (MI->getOpcode()) {
 923   default: break;
 924   case ARM::STRrs:
 925   case ARM::t2STRs: // FIXME: don't use t2STRs to access frame.
 926     if (MI->getOperand(1).isFI() &&
 927         MI->getOperand(2).isReg() &&
 928         MI->getOperand(3).isImm() &&
 929         MI->getOperand(2).getReg() == 0 &&
 930         MI->getOperand(3).getImm() == 0) {
 931       FrameIndex = MI->getOperand(1).getIndex();
 932       return MI->getOperand(0).getReg();
 933     }
 934     break;
 935   case ARM::STRi12:
 936   case ARM::t2STRi12:
 937   case ARM::tSTRspi:
 938   case ARM::VSTRD:
 939   case ARM::VSTRS:
 940     if (MI->getOperand(1).isFI() &&
 941         MI->getOperand(2).isImm() &&
 942         MI->getOperand(2).getImm() == 0) {
 943       FrameIndex = MI->getOperand(1).getIndex();
 944       return MI->getOperand(0).getReg();
 945     }
 946     break;
 947   case ARM::VST1q64:
 948   case ARM::VST1d64TPseudo:
 949   case ARM::VST1d64QPseudo:
 950     if (MI->getOperand(0).isFI() &&
 951         MI->getOperand(2).getSubReg() == 0) {
 952       FrameIndex = MI->getOperand(0).getIndex();
 953       return MI->getOperand(2).getReg();
 954     }
 955     break;
 956   case ARM::VSTMQIA:
 957     if (MI->getOperand(1).isFI() &&
 958         MI->getOperand(0).getSubReg() == 0) {
 959       FrameIndex = MI->getOperand(1).getIndex();
 960       return MI->getOperand(0).getReg();
 961     }
 962     break;
 963   }
 964
 965   return 0;
 966 }
 967
 968 unsigned ARMBaseInstrInfo::isStoreToStackSlotPostFE(const MachineInstr *MI,
 969                                                     int &FrameIndex) const {
 970   const MachineMemOperand *Dummy;
 971   return MI->mayStore() && hasStoreToStackSlot(MI, Dummy, FrameIndex);
 972 }
 973
 974 void ARMBaseInstrInfo::
 975 loadRegFromStackSlot(MachineBasicBlock &MBB, MachineBasicBlock::iterator I,
 976                      unsigned DestReg, int FI,
 977                      const TargetRegisterClass *RC,
 978                      const TargetRegisterInfo *TRI) const {
 979   DebugLoc DL;
 980   if (I != MBB.end()) DL = I->getDebugLoc();
 981   MachineFunction &MF = *MBB.getParent();
 982   MachineFrameInfo &MFI = *MF.getFrameInfo();
 983   unsigned Align = MFI.getObjectAlignment(FI);
 984   MachineMemOperand *MMO =
 985     MF.getMachineMemOperand(
 986                     MachinePointerInfo::getFixedStack(FI),
 987                             MachineMemOperand::MOLoad,
 988                             MFI.getObjectSize(FI),
 989                             Align);
 990
 991   switch (RC->getSize()) {
 992   case 4:
 993     if (ARM::GPRRegClass.hasSubClassEq(RC)) {
 994       AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::LDRi12), DestReg)
 995                    .addFrameIndex(FI).addImm(0).addMemOperand(MMO));
 996
 997     } else if (ARM::SPRRegClass.hasSubClassEq(RC)) {
 998       AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLDRS), DestReg)
 999                    .addFrameIndex(FI).addImm(0).addMemOperand(MMO));
1000     } else
1001       llvm_unreachable("Unknown reg class!");
1002     break;
1003   case 8:
1004     if (ARM::DPRRegClass.hasSubClassEq(RC)) {
1005       AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLDRD), DestReg)
1006                    .addFrameIndex(FI).addImm(0).addMemOperand(MMO));
1007     } else if (ARM::GPRPairRegClass.hasSubClassEq(RC)) {
1008       MachineInstrBuilder MIB;
1009
1010       if (Subtarget.hasV5TEOps()) {
1011         MIB = BuildMI(MBB, I, DL, get(ARM::LDRD));
1012         AddDReg(MIB, DestReg, ARM::gsub_0, RegState::DefineNoRead, TRI);
1013         AddDReg(MIB, DestReg, ARM::gsub_1, RegState::DefineNoRead, TRI);
1014         MIB.addFrameIndex(FI).addReg(0).addImm(0).addMemOperand(MMO);
1015
1016         AddDefaultPred(MIB);
1017       } else {
1018         // Fallback to LDM instruction, which has existed since the dawn of
1019         // time.
1020         MIB = AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::LDMIA))
1021                                  .addFrameIndex(FI).addMemOperand(MMO));
1022         MIB = AddDReg(MIB, DestReg, ARM::gsub_0, RegState::DefineNoRead, TRI);
1023         MIB = AddDReg(MIB, DestReg, ARM::gsub_1, RegState::DefineNoRead, TRI);
1024       }
1025
1026       if (TargetRegisterInfo::isPhysicalRegister(DestReg))
1027         MIB.addReg(DestReg, RegState::ImplicitDefine);
1028     } else
1029       llvm_unreachable("Unknown reg class!");
1030     break;
1031   case 16:
1032     if (ARM::DPairRegClass.hasSubClassEq(RC)) {
1033       if (Align >= 16 && getRegisterInfo().canRealignStack(MF)) {
1034         AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLD1q64), DestReg)
1035                      .addFrameIndex(FI).addImm(16)
1036                      .addMemOperand(MMO));
1037       } else {
1038         AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLDMQIA), DestReg)
1039                        .addFrameIndex(FI)
1040                        .addMemOperand(MMO));
1041       }
1042     } else
1043       llvm_unreachable("Unknown reg class!");
1044     break;
1045   case 24:
1046     if (ARM::DTripleRegClass.hasSubClassEq(RC)) {
1047       if (Align >= 16 && getRegisterInfo().canRealignStack(MF)) {
1048         AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLD1d64TPseudo), DestReg)
1049                      .addFrameIndex(FI).addImm(16)
1050                      .addMemOperand(MMO));
1051       } else {
1052         MachineInstrBuilder MIB =
1053           AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLDMDIA))
1054                          .addFrameIndex(FI)
1055                          .addMemOperand(MMO));
1056         MIB = AddDReg(MIB, DestReg, ARM::dsub_0, RegState::DefineNoRead, TRI);
1057         MIB = AddDReg(MIB, DestReg, ARM::dsub_1, RegState::DefineNoRead, TRI);
1058         MIB = AddDReg(MIB, DestReg, ARM::dsub_2, RegState::DefineNoRead, TRI);
1059         if (TargetRegisterInfo::isPhysicalRegister(DestReg))
1060           MIB.addReg(DestReg, RegState::ImplicitDefine);
1061       }
1062     } else
1063       llvm_unreachable("Unknown reg class!");
1064     break;
1065    case 32:
1066     if (ARM::QQPRRegClass.hasSubClassEq(RC) || ARM::DQuadRegClass.hasSubClassEq(RC)) {
1067       if (Align >= 16 && getRegisterInfo().canRealignStack(MF)) {
1068         AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLD1d64QPseudo), DestReg)
1069                      .addFrameIndex(FI).addImm(16)
1070                      .addMemOperand(MMO));
1071       } else {
1072         MachineInstrBuilder MIB =
1073         AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLDMDIA))
1074                        .addFrameIndex(FI))
1075                        .addMemOperand(MMO);
1076         MIB = AddDReg(MIB, DestReg, ARM::dsub_0, RegState::DefineNoRead, TRI);
1077         MIB = AddDReg(MIB, DestReg, ARM::dsub_1, RegState::DefineNoRead, TRI);
1078         MIB = AddDReg(MIB, DestReg, ARM::dsub_2, RegState::DefineNoRead, TRI);
1079         MIB = AddDReg(MIB, DestReg, ARM::dsub_3, RegState::DefineNoRead, TRI);
1080         if (TargetRegisterInfo::isPhysicalRegister(DestReg))
1081           MIB.addReg(DestReg, RegState::ImplicitDefine);
1082       }
1083     } else
1084       llvm_unreachable("Unknown reg class!");
1085     break;
1086   case 64:
1087     if (ARM::QQQQPRRegClass.hasSubClassEq(RC)) {
1088       MachineInstrBuilder MIB =
1089       AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLDMDIA))
1090                      .addFrameIndex(FI))
1091                      .addMemOperand(MMO);
1092       MIB = AddDReg(MIB, DestReg, ARM::dsub_0, RegState::DefineNoRead, TRI);
1093       MIB = AddDReg(MIB, DestReg, ARM::dsub_1, RegState::DefineNoRead, TRI);
1094       MIB = AddDReg(MIB, DestReg, ARM::dsub_2, RegState::DefineNoRead, TRI);
1095       MIB = AddDReg(MIB, DestReg, ARM::dsub_3, RegState::DefineNoRead, TRI);
1096       MIB = AddDReg(MIB, DestReg, ARM::dsub_4, RegState::DefineNoRead, TRI);
1097       MIB = AddDReg(MIB, DestReg, ARM::dsub_5, RegState::DefineNoRead, TRI);
1098       MIB = AddDReg(MIB, DestReg, ARM::dsub_6, RegState::DefineNoRead, TRI);
1099       MIB = AddDReg(MIB, DestReg, ARM::dsub_7, RegState::DefineNoRead, TRI);
1100       if (TargetRegisterInfo::isPhysicalRegister(DestReg))
1101         MIB.addReg(DestReg, RegState::ImplicitDefine);
1102     } else
1103       llvm_unreachable("Unknown reg class!");
1104     break;
1105   default:
1106     llvm_unreachable("Unknown regclass!");
1107   }
1108 }
1109
1110 unsigned
1111 ARMBaseInstrInfo::isLoadFromStackSlot(const MachineInstr *MI,
1112                                       int &FrameIndex) const {
1113   switch (MI->getOpcode()) {
1114   default: break;
1115   case ARM::LDRrs:
1116   case ARM::t2LDRs:  // FIXME: don't use t2LDRs to access frame.
1117     if (MI->getOperand(1).isFI() &&
1118         MI->getOperand(2).isReg() &&
1119         MI->getOperand(3).isImm() &&
1120         MI->getOperand(2).getReg() == 0 &&
1121         MI->getOperand(3).getImm() == 0) {
1122       FrameIndex = MI->getOperand(1).getIndex();
1123       return MI->getOperand(0).getReg();
1124     }
1125     break;
1126   case ARM::LDRi12:
1127   case ARM::t2LDRi12:
1128   case ARM::tLDRspi:
1129   case ARM::VLDRD:
1130   case ARM::VLDRS:
1131     if (MI->getOperand(1).isFI() &&
1132         MI->getOperand(2).isImm() &&
1133         MI->getOperand(2).getImm() == 0) {
1134       FrameIndex = MI->getOperand(1).getIndex();
1135       return MI->getOperand(0).getReg();
1136     }
1137     break;
1138   case ARM::VLD1q64:
1139   case ARM::VLD1d64TPseudo:
1140   case ARM::VLD1d64QPseudo:
1141     if (MI->getOperand(1).isFI() &&
1142         MI->getOperand(0).getSubReg() == 0) {
1143       FrameIndex = MI->getOperand(1).getIndex();
1144       return MI->getOperand(0).getReg();
1145     }
1146     break;
1147   case ARM::VLDMQIA:
1148     if (MI->getOperand(1).isFI() &&
1149         MI->getOperand(0).getSubReg() == 0) {
1150       FrameIndex = MI->getOperand(1).getIndex();
1151       return MI->getOperand(0).getReg();
1152     }
1153     break;
1154   }
1155
1156   return 0;
1157 }
1158
1159 unsigned ARMBaseInstrInfo::isLoadFromStackSlotPostFE(const MachineInstr *MI,
1160                                              int &FrameIndex) const {
1161   const MachineMemOperand *Dummy;
1162   return MI->mayLoad() && hasLoadFromStackSlot(MI, Dummy, FrameIndex);
1163 }
1164
1165 bool ARMBaseInstrInfo::expandPostRAPseudo(MachineBasicBlock::iterator MI) const{
1166   // This hook gets to expand COPY instructions before they become
1167   // copyPhysReg() calls.  Look for VMOVS instructions that can legally be
1168   // widened to VMOVD.  We prefer the VMOVD when possible because it may be
1169   // changed into a VORR that can go down the NEON pipeline.
1170   if (!WidenVMOVS || !MI->isCopy() || Subtarget.isCortexA15())
1171     return false;
1172
1173   // Look for a copy between even S-registers.  That is where we keep floats
1174   // when using NEON v2f32 instructions for f32 arithmetic.
1175   unsigned DstRegS = MI->getOperand(0).getReg();
1176   unsigned SrcRegS = MI->getOperand(1).getReg();
1177   if (!ARM::SPRRegClass.contains(DstRegS, SrcRegS))
1178     return false;
1179
1180   const TargetRegisterInfo *TRI = &getRegisterInfo();
1181   unsigned DstRegD = TRI->getMatchingSuperReg(DstRegS, ARM::ssub_0,
1182                                               &ARM::DPRRegClass);
1183   unsigned SrcRegD = TRI->getMatchingSuperReg(SrcRegS, ARM::ssub_0,
1184                                               &ARM::DPRRegClass);
1185   if (!DstRegD || !SrcRegD)
1186     return false;
1187
1188   // We want to widen this into a DstRegD = VMOVD SrcRegD copy.  This is only
1189   // legal if the COPY already defines the full DstRegD, and it isn't a
1190   // sub-register insertion.
1191   if (!MI->definesRegister(DstRegD, TRI) || MI->readsRegister(DstRegD, TRI))
1192     return false;
1193
1194   // A dead copy shouldn't show up here, but reject it just in case.
1195   if (MI->getOperand(0).isDead())
1196     return false;
1197
1198   // All clear, widen the COPY.
1199   DEBUG(dbgs() << "widening:    " << *MI);
1200   MachineInstrBuilder MIB(*MI->getParent()->getParent(), MI);
1201
1202   // Get rid of the old <imp-def> of DstRegD.  Leave it if it defines a Q-reg
1203   // or some other super-register.
1204   int ImpDefIdx = MI->findRegisterDefOperandIdx(DstRegD);
1205   if (ImpDefIdx != -1)
1206     MI->RemoveOperand(ImpDefIdx);
1207
1208   // Change the opcode and operands.
1209   MI->setDesc(get(ARM::VMOVD));
1210   MI->getOperand(0).setReg(DstRegD);
1211   MI->getOperand(1).setReg(SrcRegD);
1212   AddDefaultPred(MIB);
1213
1214   // We are now reading SrcRegD instead of SrcRegS.  This may upset the
1215   // register scavenger and machine verifier, so we need to indicate that we
1216   // are reading an undefined value from SrcRegD, but a proper value from
1217   // SrcRegS.
1218   MI->getOperand(1).setIsUndef();
1219   MIB.addReg(SrcRegS, RegState::Implicit);
1220
1221   // SrcRegD may actually contain an unrelated value in the ssub_1
1222   // sub-register.  Don't kill it.  Only kill the ssub_0 sub-register.
1223   if (MI->getOperand(1).isKill()) {
1224     MI->getOperand(1).setIsKill(false);
1225     MI->addRegisterKilled(SrcRegS, TRI, true);
1226   }
1227
1228   DEBUG(dbgs() << "replaced by: " << *MI);
1229   return true;
1230 }
1231
1232 /// Create a copy of a const pool value. Update CPI to the new index and return
1233 /// the label UID.
1234 static unsigned duplicateCPV(MachineFunction &MF, unsigned &CPI) {
1235   MachineConstantPool *MCP = MF.getConstantPool();
1236   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1237
1238   const MachineConstantPoolEntry &MCPE = MCP->getConstants()[CPI];
1239   assert(MCPE.isMachineConstantPoolEntry() &&
1240          "Expecting a machine constantpool entry!");
1241   ARMConstantPoolValue *ACPV =
1242     static_cast<ARMConstantPoolValue*>(MCPE.Val.MachineCPVal);
1243
1244   unsigned PCLabelId = AFI->createPICLabelUId();
1245   ARMConstantPoolValue *NewCPV = 0;
1246   // FIXME: The below assumes PIC relocation model and that the function
1247   // is Thumb mode (t1 or t2). PCAdjustment would be 8 for ARM mode PIC, and
1248   // zero for non-PIC in ARM or Thumb. The callers are all of thumb LDR
1249   // instructions, so that's probably OK, but is PIC always correct when
1250   // we get here?
1251   if (ACPV->isGlobalValue())
1252     NewCPV = ARMConstantPoolConstant::
1253       Create(cast<ARMConstantPoolConstant>(ACPV)->getGV(), PCLabelId,
1254              ARMCP::CPValue, 4);
1255   else if (ACPV->isExtSymbol())
1256     NewCPV = ARMConstantPoolSymbol::
1257       Create(MF.getFunction()->getContext(),
1258              cast<ARMConstantPoolSymbol>(ACPV)->getSymbol(), PCLabelId, 4);
1259   else if (ACPV->isBlockAddress())
1260     NewCPV = ARMConstantPoolConstant::
1261       Create(cast<ARMConstantPoolConstant>(ACPV)->getBlockAddress(), PCLabelId,
1262              ARMCP::CPBlockAddress, 4);
1263   else if (ACPV->isLSDA())
1264     NewCPV = ARMConstantPoolConstant::Create(MF.getFunction(), PCLabelId,
1265                                              ARMCP::CPLSDA, 4);
1266   else if (ACPV->isMachineBasicBlock())
1267     NewCPV = ARMConstantPoolMBB::
1268       Create(MF.getFunction()->getContext(),
1269              cast<ARMConstantPoolMBB>(ACPV)->getMBB(), PCLabelId, 4);
1270   else
1271     llvm_unreachable("Unexpected ARM constantpool value type!!");
1272   CPI = MCP->getConstantPoolIndex(NewCPV, MCPE.getAlignment());
1273   return PCLabelId;
1274 }
1275
1276 void ARMBaseInstrInfo::
1277 reMaterialize(MachineBasicBlock &MBB,
1278               MachineBasicBlock::iterator I,
1279               unsigned DestReg, unsigned SubIdx,
1280               const MachineInstr *Orig,
1281               const TargetRegisterInfo &TRI) const {
1282   unsigned Opcode = Orig->getOpcode();
1283   switch (Opcode) {
1284   default: {
1285     MachineInstr *MI = MBB.getParent()->CloneMachineInstr(Orig);
1286     MI->substituteRegister(Orig->getOperand(0).getReg(), DestReg, SubIdx, TRI);
1287     MBB.insert(I, MI);
1288     break;
1289   }
1290   case ARM::tLDRpci_pic:
1291   case ARM::t2LDRpci_pic: {
1292     MachineFunction &MF = *MBB.getParent();
1293     unsigned CPI = Orig->getOperand(1).getIndex();
1294     unsigned PCLabelId = duplicateCPV(MF, CPI);
1295     MachineInstrBuilder MIB = BuildMI(MBB, I, Orig->getDebugLoc(), get(Opcode),
1296                                       DestReg)
1297       .addConstantPoolIndex(CPI).addImm(PCLabelId);
1298     MIB->setMemRefs(Orig->memoperands_begin(), Orig->memoperands_end());
1299     break;
1300   }
1301   }
1302 }
1303
1304 MachineInstr *
1305 ARMBaseInstrInfo::duplicate(MachineInstr *Orig, MachineFunction &MF) const {
1306   MachineInstr *MI = TargetInstrInfo::duplicate(Orig, MF);
1307   switch(Orig->getOpcode()) {
1308   case ARM::tLDRpci_pic:
1309   case ARM::t2LDRpci_pic: {
1310     unsigned CPI = Orig->getOperand(1).getIndex();
1311     unsigned PCLabelId = duplicateCPV(MF, CPI);
1312     Orig->getOperand(1).setIndex(CPI);
1313     Orig->getOperand(2).setImm(PCLabelId);
1314     break;
1315   }
1316   }
1317   return MI;
1318 }
1319
1320 bool ARMBaseInstrInfo::produceSameValue(const MachineInstr *MI0,
1321                                         const MachineInstr *MI1,
1322                                         const MachineRegisterInfo *MRI) const {
1323   int Opcode = MI0->getOpcode();
1324   if (Opcode == ARM::t2LDRpci ||
1325       Opcode == ARM::t2LDRpci_pic ||
1326       Opcode == ARM::tLDRpci ||
1327       Opcode == ARM::tLDRpci_pic ||
1328       Opcode == ARM::MOV_ga_pcrel ||
1329       Opcode == ARM::MOV_ga_pcrel_ldr ||
1330       Opcode == ARM::t2MOV_ga_pcrel) {
1331     if (MI1->getOpcode() != Opcode)
1332       return false;
1333     if (MI0->getNumOperands() != MI1->getNumOperands())
1334       return false;
1335
1336     const MachineOperand &MO0 = MI0->getOperand(1);
1337     const MachineOperand &MO1 = MI1->getOperand(1);
1338     if (MO0.getOffset() != MO1.getOffset())
1339       return false;
1340
1341     if (Opcode == ARM::MOV_ga_pcrel ||
1342         Opcode == ARM::MOV_ga_pcrel_ldr ||
1343         Opcode == ARM::t2MOV_ga_pcrel)
1344       // Ignore the PC labels.
1345       return MO0.getGlobal() == MO1.getGlobal();
1346
1347     const MachineFunction *MF = MI0->getParent()->getParent();
1348     const MachineConstantPool *MCP = MF->getConstantPool();
1349     int CPI0 = MO0.getIndex();
1350     int CPI1 = MO1.getIndex();
1351     const MachineConstantPoolEntry &MCPE0 = MCP->getConstants()[CPI0];
1352     const MachineConstantPoolEntry &MCPE1 = MCP->getConstants()[CPI1];
1353     bool isARMCP0 = MCPE0.isMachineConstantPoolEntry();
1354     bool isARMCP1 = MCPE1.isMachineConstantPoolEntry();
1355     if (isARMCP0 && isARMCP1) {
1356       ARMConstantPoolValue *ACPV0 =
1357         static_cast<ARMConstantPoolValue*>(MCPE0.Val.MachineCPVal);
1358       ARMConstantPoolValue *ACPV1 =
1359         static_cast<ARMConstantPoolValue*>(MCPE1.Val.MachineCPVal);
1360       return ACPV0->hasSameValue(ACPV1);
1361     } else if (!isARMCP0 && !isARMCP1) {
1362       return MCPE0.Val.ConstVal == MCPE1.Val.ConstVal;
1363     }
1364     return false;
1365   } else if (Opcode == ARM::PICLDR) {
1366     if (MI1->getOpcode() != Opcode)
1367       return false;
1368     if (MI0->getNumOperands() != MI1->getNumOperands())
1369       return false;
1370
1371     unsigned Addr0 = MI0->getOperand(1).getReg();
1372     unsigned Addr1 = MI1->getOperand(1).getReg();
1373     if (Addr0 != Addr1) {
1374       if (!MRI ||
1375           !TargetRegisterInfo::isVirtualRegister(Addr0) ||
1376           !TargetRegisterInfo::isVirtualRegister(Addr1))
1377         return false;
1378
1379       // This assumes SSA form.
1380       MachineInstr *Def0 = MRI->getVRegDef(Addr0);
1381       MachineInstr *Def1 = MRI->getVRegDef(Addr1);
1382       // Check if the loaded value, e.g. a constantpool of a global address, are
1383       // the same.
1384       if (!produceSameValue(Def0, Def1, MRI))
1385         return false;
1386     }
1387
1388     for (unsigned i = 3, e = MI0->getNumOperands(); i != e; ++i) {
1389       // %vreg12<def> = PICLDR %vreg11, 0, pred:14, pred:%noreg
1390       const MachineOperand &MO0 = MI0->getOperand(i);
1391       const MachineOperand &MO1 = MI1->getOperand(i);
1392       if (!MO0.isIdenticalTo(MO1))
1393         return false;
1394     }
1395     return true;
1396   }
1397
1398   return MI0->isIdenticalTo(MI1, MachineInstr::IgnoreVRegDefs);
1399 }
1400
1401 /// areLoadsFromSameBasePtr - This is used by the pre-regalloc scheduler to
1402 /// determine if two loads are loading from the same base address. It should
1403 /// only return true if the base pointers are the same and the only differences
1404 /// between the two addresses is the offset. It also returns the offsets by
1405 /// reference.
1406 ///
1407 /// FIXME: remove this in favor of the MachineInstr interface once pre-RA-sched
1408 /// is permanently disabled.
1409 bool ARMBaseInstrInfo::areLoadsFromSameBasePtr(SDNode *Load1, SDNode *Load2,
1410                                                int64_t &Offset1,
1411                                                int64_t &Offset2) const {
1412   // Don't worry about Thumb: just ARM and Thumb2.
1413   if (Subtarget.isThumb1Only()) return false;
1414
1415   if (!Load1->isMachineOpcode() || !Load2->isMachineOpcode())
1416     return false;
1417
1418   switch (Load1->getMachineOpcode()) {
1419   default:
1420     return false;
1421   case ARM::LDRi12:
1422   case ARM::LDRBi12:
1423   case ARM::LDRD:
1424   case ARM::LDRH:
1425   case ARM::LDRSB:
1426   case ARM::LDRSH:
1427   case ARM::VLDRD:
1428   case ARM::VLDRS:
1429   case ARM::t2LDRi8:
1430   case ARM::t2LDRBi8:
1431   case ARM::t2LDRDi8:
1432   case ARM::t2LDRSHi8:
1433   case ARM::t2LDRi12:
1434   case ARM::t2LDRBi12:
1435   case ARM::t2LDRSHi12:
1436     break;
1437   }
1438
1439   switch (Load2->getMachineOpcode()) {
1440   default:
1441     return false;
1442   case ARM::LDRi12:
1443   case ARM::LDRBi12:
1444   case ARM::LDRD:
1445   case ARM::LDRH:
1446   case ARM::LDRSB:
1447   case ARM::LDRSH:
1448   case ARM::VLDRD:
1449   case ARM::VLDRS:
1450   case ARM::t2LDRi8:
1451   case ARM::t2LDRBi8:
1452   case ARM::t2LDRSHi8:
1453   case ARM::t2LDRi12:
1454   case ARM::t2LDRBi12:
1455   case ARM::t2LDRSHi12:
1456     break;
1457   }
1458
1459   // Check if base addresses and chain operands match.
1460   if (Load1->getOperand(0) != Load2->getOperand(0) ||
1461       Load1->getOperand(4) != Load2->getOperand(4))
1462     return false;
1463
1464   // Index should be Reg0.
1465   if (Load1->getOperand(3) != Load2->getOperand(3))
1466     return false;
1467
1468   // Determine the offsets.
1469   if (isa<ConstantSDNode>(Load1->getOperand(1)) &&
1470       isa<ConstantSDNode>(Load2->getOperand(1))) {
1471     Offset1 = cast<ConstantSDNode>(Load1->getOperand(1))->getSExtValue();
1472     Offset2 = cast<ConstantSDNode>(Load2->getOperand(1))->getSExtValue();
1473     return true;
1474   }
1475
1476   return false;
1477 }
1478
1479 /// shouldScheduleLoadsNear - This is a used by the pre-regalloc scheduler to
1480 /// determine (in conjunction with areLoadsFromSameBasePtr) if two loads should
1481 /// be scheduled togther. On some targets if two loads are loading from
1482 /// addresses in the same cache line, it's better if they are scheduled
1483 /// together. This function takes two integers that represent the load offsets
1484 /// from the common base address. It returns true if it decides it's desirable
1485 /// to schedule the two loads together. "NumLoads" is the number of loads that
1486 /// have already been scheduled after Load1.
1487 ///
1488 /// FIXME: remove this in favor of the MachineInstr interface once pre-RA-sched
1489 /// is permanently disabled.
1490 bool ARMBaseInstrInfo::shouldScheduleLoadsNear(SDNode *Load1, SDNode *Load2,
1491                                                int64_t Offset1, int64_t Offset2,
1492                                                unsigned NumLoads) const {
1493   // Don't worry about Thumb: just ARM and Thumb2.
1494   if (Subtarget.isThumb1Only()) return false;
1495
1496   assert(Offset2 > Offset1);
1497
1498   if ((Offset2 - Offset1) / 8 > 64)
1499     return false;
1500
1501   // Check if the machine opcodes are different. If they are different
1502   // then we consider them to not be of the same base address,
1503   // EXCEPT in the case of Thumb2 byte loads where one is LDRBi8 and the other LDRBi12.
1504   // In this case, they are considered to be the same because they are different
1505   // encoding forms of the same basic instruction.
1506   if ((Load1->getMachineOpcode() != Load2->getMachineOpcode()) &&
1507       !((Load1->getMachineOpcode() == ARM::t2LDRBi8 &&
1508          Load2->getMachineOpcode() == ARM::t2LDRBi12) ||
1509         (Load1->getMachineOpcode() == ARM::t2LDRBi12 &&
1510          Load2->getMachineOpcode() == ARM::t2LDRBi8)))
1511     return false;  // FIXME: overly conservative?
1512
1513   // Four loads in a row should be sufficient.
1514   if (NumLoads >= 3)
1515     return false;
1516
1517   return true;
1518 }
1519
1520 bool ARMBaseInstrInfo::isSchedulingBoundary(const MachineInstr *MI,
1521                                             const MachineBasicBlock *MBB,
1522                                             const MachineFunction &MF) const {
1523   // Debug info is never a scheduling boundary. It's necessary to be explicit
1524   // due to the special treatment of IT instructions below, otherwise a
1525   // dbg_value followed by an IT will result in the IT instruction being
1526   // considered a scheduling hazard, which is wrong. It should be the actual
1527   // instruction preceding the dbg_value instruction(s), just like it is
1528   // when debug info is not present.
1529   if (MI->isDebugValue())
1530     return false;
1531
1532   // Terminators and labels can't be scheduled around.
1533   if (MI->isTerminator() || MI->isLabel())
1534     return true;
1535
1536   // Treat the start of the IT block as a scheduling boundary, but schedule
1537   // t2IT along with all instructions following it.
1538   // FIXME: This is a big hammer. But the alternative is to add all potential
1539   // true and anti dependencies to IT block instructions as implicit operands
1540   // to the t2IT instruction. The added compile time and complexity does not
1541   // seem worth it.
1542   MachineBasicBlock::const_iterator I = MI;
1543   // Make sure to skip any dbg_value instructions
1544   while (++I != MBB->end() && I->isDebugValue())
1545     ;
1546   if (I != MBB->end() && I->getOpcode() == ARM::t2IT)
1547     return true;
1548
1549   // Don't attempt to schedule around any instruction that defines
1550   // a stack-oriented pointer, as it's unlikely to be profitable. This
1551   // saves compile time, because it doesn't require every single
1552   // stack slot reference to depend on the instruction that does the
1553   // modification.
1554   // Calls don't actually change the stack pointer, even if they have imp-defs.
1555   // No ARM calling conventions change the stack pointer. (X86 calling
1556   // conventions sometimes do).
1557   if (!MI->isCall() && MI->definesRegister(ARM::SP))
1558     return true;
1559
1560   return false;
1561 }
1562
1563 bool ARMBaseInstrInfo::
1564 isProfitableToIfCvt(MachineBasicBlock &MBB,
1565                     unsigned NumCycles, unsigned ExtraPredCycles,
1566                     const BranchProbability &Probability) const {
1567   if (!NumCycles)
1568     return false;
1569
1570   // Attempt to estimate the relative costs of predication versus branching.
1571   unsigned UnpredCost = Probability.getNumerator() * NumCycles;
1572   UnpredCost /= Probability.getDenominator();
1573   UnpredCost += 1; // The branch itself
1574   UnpredCost += Subtarget.getMispredictionPenalty() / 10;
1575
1576   return (NumCycles + ExtraPredCycles) <= UnpredCost;
1577 }
1578
1579 bool ARMBaseInstrInfo::
1580 isProfitableToIfCvt(MachineBasicBlock &TMBB,
1581                     unsigned TCycles, unsigned TExtra,
1582                     MachineBasicBlock &FMBB,
1583                     unsigned FCycles, unsigned FExtra,
1584                     const BranchProbability &Probability) const {
1585   if (!TCycles || !FCycles)
1586     return false;
1587
1588   // Attempt to estimate the relative costs of predication versus branching.
1589   unsigned TUnpredCost = Probability.getNumerator() * TCycles;
1590   TUnpredCost /= Probability.getDenominator();
1591
1592   uint32_t Comp = Probability.getDenominator() - Probability.getNumerator();
1593   unsigned FUnpredCost = Comp * FCycles;
1594   FUnpredCost /= Probability.getDenominator();
1595
1596   unsigned UnpredCost = TUnpredCost + FUnpredCost;
1597   UnpredCost += 1; // The branch itself
1598   UnpredCost += Subtarget.getMispredictionPenalty() / 10;
1599
1600   return (TCycles + FCycles + TExtra + FExtra) <= UnpredCost;
1601 }
1602
1603 bool
1604 ARMBaseInstrInfo::isProfitableToUnpredicate(MachineBasicBlock &TMBB,
1605                                             MachineBasicBlock &FMBB) const {
1606   // Reduce false anti-dependencies to let Swift's out-of-order execution
1607   // engine do its thing.
1608   return Subtarget.isSwift();
1609 }
1610
1611 /// getInstrPredicate - If instruction is predicated, returns its predicate
1612 /// condition, otherwise returns AL. It also returns the condition code
1613 /// register by reference.
1614 ARMCC::CondCodes
1615 llvm::getInstrPredicate(const MachineInstr *MI, unsigned &PredReg) {
1616   int PIdx = MI->findFirstPredOperandIdx();
1617   if (PIdx == -1) {
1618     PredReg = 0;
1619     return ARMCC::AL;
1620   }
1621
1622   PredReg = MI->getOperand(PIdx+1).getReg();
1623   return (ARMCC::CondCodes)MI->getOperand(PIdx).getImm();
1624 }
1625
1626
1627 int llvm::getMatchingCondBranchOpcode(int Opc) {
1628   if (Opc == ARM::B)
1629     return ARM::Bcc;
1630   if (Opc == ARM::tB)
1631     return ARM::tBcc;
1632   if (Opc == ARM::t2B)
1633     return ARM::t2Bcc;
1634
1635   llvm_unreachable("Unknown unconditional branch opcode!");
1636 }
1637
1638 /// commuteInstruction - Handle commutable instructions.
1639 MachineInstr *
1640 ARMBaseInstrInfo::commuteInstruction(MachineInstr *MI, bool NewMI) const {
1641   switch (MI->getOpcode()) {
1642   case ARM::MOVCCr:
1643   case ARM::t2MOVCCr: {
1644     // MOVCC can be commuted by inverting the condition.
1645     unsigned PredReg = 0;
1646     ARMCC::CondCodes CC = getInstrPredicate(MI, PredReg);
1647     // MOVCC AL can't be inverted. Shouldn't happen.
1648     if (CC == ARMCC::AL || PredReg != ARM::CPSR)
1649       return NULL;
1650     MI = TargetInstrInfo::commuteInstruction(MI, NewMI);
1651     if (!MI)
1652       return NULL;
1653     // After swapping the MOVCC operands, also invert the condition.
1654     MI->getOperand(MI->findFirstPredOperandIdx())
1655       .setImm(ARMCC::getOppositeCondition(CC));
1656     return MI;
1657   }
1658   }
1659   return TargetInstrInfo::commuteInstruction(MI, NewMI);
1660 }
1661
1662 /// Identify instructions that can be folded into a MOVCC instruction, and
1663 /// return the defining instruction.
1664 static MachineInstr *canFoldIntoMOVCC(unsigned Reg,
1665                                       const MachineRegisterInfo &MRI,
1666                                       const TargetInstrInfo *TII) {
1667   if (!TargetRegisterInfo::isVirtualRegister(Reg))
1668     return 0;
1669   if (!MRI.hasOneNonDBGUse(Reg))
1670     return 0;
1671   MachineInstr *MI = MRI.getVRegDef(Reg);
1672   if (!MI)
1673     return 0;
1674   // MI is folded into the MOVCC by predicating it.
1675   if (!MI->isPredicable())
1676     return 0;
1677   // Check if MI has any non-dead defs or physreg uses. This also detects
1678   // predicated instructions which will be reading CPSR.
1679   for (unsigned i = 1, e = MI->getNumOperands(); i != e; ++i) {
1680     const MachineOperand &MO = MI->getOperand(i);
1681     // Reject frame index operands, PEI can't handle the predicated pseudos.
1682     if (MO.isFI() || MO.isCPI() || MO.isJTI())
1683       return 0;
1684     if (!MO.isReg())
1685       continue;
1686     // MI can't have any tied operands, that would conflict with predication.
1687     if (MO.isTied())
1688       return 0;
1689     if (TargetRegisterInfo::isPhysicalRegister(MO.getReg()))
1690       return 0;
1691     if (MO.isDef() && !MO.isDead())
1692       return 0;
1693   }
1694   bool DontMoveAcrossStores = true;
1695   if (!MI->isSafeToMove(TII, /* AliasAnalysis = */ 0, DontMoveAcrossStores))
1696     return 0;
1697   return MI;
1698 }
1699
1700 bool ARMBaseInstrInfo::analyzeSelect(const MachineInstr *MI,
1701                                      SmallVectorImpl<MachineOperand> &Cond,
1702                                      unsigned &TrueOp, unsigned &FalseOp,
1703                                      bool &Optimizable) const {
1704   assert((MI->getOpcode() == ARM::MOVCCr || MI->getOpcode() == ARM::t2MOVCCr) &&
1705          "Unknown select instruction");
1706   // MOVCC operands:
1707   // 0: Def.
1708   // 1: True use.
1709   // 2: False use.
1710   // 3: Condition code.
1711   // 4: CPSR use.
1712   TrueOp = 1;
1713   FalseOp = 2;
1714   Cond.push_back(MI->getOperand(3));
1715   Cond.push_back(MI->getOperand(4));
1716   // We can always fold a def.
1717   Optimizable = true;
1718   return false;
1719 }
1720
1721 MachineInstr *ARMBaseInstrInfo::optimizeSelect(MachineInstr *MI,
1722                                                bool PreferFalse) const {
1723   assert((MI->getOpcode() == ARM::MOVCCr || MI->getOpcode() == ARM::t2MOVCCr) &&
1724          "Unknown select instruction");
1725   MachineRegisterInfo &MRI = MI->getParent()->getParent()->getRegInfo();
1726   MachineInstr *DefMI = canFoldIntoMOVCC(MI->getOperand(2).getReg(), MRI, this);
1727   bool Invert = !DefMI;
1728   if (!DefMI)
1729     DefMI = canFoldIntoMOVCC(MI->getOperand(1).getReg(), MRI, this);
1730   if (!DefMI)
1731     return 0;
1732
1733   // Find new register class to use.
1734   MachineOperand FalseReg = MI->getOperand(Invert ? 2 : 1);
1735   unsigned       DestReg  = MI->getOperand(0).getReg();
1736   const TargetRegisterClass *PreviousClass = MRI.getRegClass(FalseReg.getReg());
1737   if (!MRI.constrainRegClass(DestReg, PreviousClass))
1738     return 0;
1739
1740   // Create a new predicated version of DefMI.
1741   // Rfalse is the first use.
1742   MachineInstrBuilder NewMI = BuildMI(*MI->getParent(), MI, MI->getDebugLoc(),
1743                                       DefMI->getDesc(), DestReg);
1744
1745   // Copy all the DefMI operands, excluding its (null) predicate.
1746   const MCInstrDesc &DefDesc = DefMI->getDesc();
1747   for (unsigned i = 1, e = DefDesc.getNumOperands();
1748        i != e && !DefDesc.OpInfo[i].isPredicate(); ++i)
1749     NewMI.addOperand(DefMI->getOperand(i));
1750
1751   unsigned CondCode = MI->getOperand(3).getImm();
1752   if (Invert)
1753     NewMI.addImm(ARMCC::getOppositeCondition(ARMCC::CondCodes(CondCode)));
1754   else
1755     NewMI.addImm(CondCode);
1756   NewMI.addOperand(MI->getOperand(4));
1757
1758   // DefMI is not the -S version that sets CPSR, so add an optional %noreg.
1759   if (NewMI->hasOptionalDef())
1760     AddDefaultCC(NewMI);
1761
1762   // The output register value when the predicate is false is an implicit
1763   // register operand tied to the first def.
1764   // The tie makes the register allocator ensure the FalseReg is allocated the
1765   // same register as operand 0.
1766   FalseReg.setImplicit();
1767   NewMI.addOperand(FalseReg);
1768   NewMI->tieOperands(0, NewMI->getNumOperands() - 1);
1769
1770   // The caller will erase MI, but not DefMI.
1771   DefMI->eraseFromParent();
1772   return NewMI;
1773 }
1774
1775 /// Map pseudo instructions that imply an 'S' bit onto real opcodes. Whether the
1776 /// instruction is encoded with an 'S' bit is determined by the optional CPSR
1777 /// def operand.
1778 ///
1779 /// This will go away once we can teach tblgen how to set the optional CPSR def
1780 /// operand itself.
1781 struct AddSubFlagsOpcodePair {
1782   uint16_t PseudoOpc;
1783   uint16_t MachineOpc;
1784 };
1785
1786 static const AddSubFlagsOpcodePair AddSubFlagsOpcodeMap[] = {
1787   {ARM::ADDSri, ARM::ADDri},
1788   {ARM::ADDSrr, ARM::ADDrr},
1789   {ARM::ADDSrsi, ARM::ADDrsi},
1790   {ARM::ADDSrsr, ARM::ADDrsr},
1791
1792   {ARM::SUBSri, ARM::SUBri},
1793   {ARM::SUBSrr, ARM::SUBrr},
1794   {ARM::SUBSrsi, ARM::SUBrsi},
1795   {ARM::SUBSrsr, ARM::SUBrsr},
1796
1797   {ARM::RSBSri, ARM::RSBri},
1798   {ARM::RSBSrsi, ARM::RSBrsi},
1799   {ARM::RSBSrsr, ARM::RSBrsr},
1800
1801   {ARM::t2ADDSri, ARM::t2ADDri},
1802   {ARM::t2ADDSrr, ARM::t2ADDrr},
1803   {ARM::t2ADDSrs, ARM::t2ADDrs},
1804
1805   {ARM::t2SUBSri, ARM::t2SUBri},
1806   {ARM::t2SUBSrr, ARM::t2SUBrr},
1807   {ARM::t2SUBSrs, ARM::t2SUBrs},
1808
1809   {ARM::t2RSBSri, ARM::t2RSBri},
1810   {ARM::t2RSBSrs, ARM::t2RSBrs},
1811 };
1812
1813 unsigned llvm::convertAddSubFlagsOpcode(unsigned OldOpc) {
1814   for (unsigned i = 0, e = array_lengthof(AddSubFlagsOpcodeMap); i != e; ++i)
1815     if (OldOpc == AddSubFlagsOpcodeMap[i].PseudoOpc)
1816       return AddSubFlagsOpcodeMap[i].MachineOpc;
1817   return 0;
1818 }
1819
1820 void llvm::emitARMRegPlusImmediate(MachineBasicBlock &MBB,
1821                                MachineBasicBlock::iterator &MBBI, DebugLoc dl,
1822                                unsigned DestReg, unsigned BaseReg, int NumBytes,
1823                                ARMCC::CondCodes Pred, unsigned PredReg,
1824                                const ARMBaseInstrInfo &TII, unsigned MIFlags) {
1825   if (NumBytes == 0 && DestReg != BaseReg) {
1826     BuildMI(MBB, MBBI, dl, TII.get(ARM::MOVr), DestReg)
1827       .addReg(BaseReg, RegState::Kill)
1828       .addImm((unsigned)Pred).addReg(PredReg).addReg(0)
1829       .setMIFlags(MIFlags);
1830     return;
1831   }
1832
1833   bool isSub = NumBytes < 0;
1834   if (isSub) NumBytes = -NumBytes;
1835
1836   while (NumBytes) {
1837     unsigned RotAmt = ARM_AM::getSOImmValRotate(NumBytes);
1838     unsigned ThisVal = NumBytes & ARM_AM::rotr32(0xFF, RotAmt);
1839     assert(ThisVal && "Didn't extract field correctly");
1840
1841     // We will handle these bits from offset, clear them.
1842     NumBytes &= ~ThisVal;
1843
1844     assert(ARM_AM::getSOImmVal(ThisVal) != -1 && "Bit extraction didn't work?");
1845
1846     // Build the new ADD / SUB.
1847     unsigned Opc = isSub ? ARM::SUBri : ARM::ADDri;
1848     BuildMI(MBB, MBBI, dl, TII.get(Opc), DestReg)
1849       .addReg(BaseReg, RegState::Kill).addImm(ThisVal)
1850       .addImm((unsigned)Pred).addReg(PredReg).addReg(0)
1851       .setMIFlags(MIFlags);
1852     BaseReg = DestReg;
1853   }
1854 }
1855
1856 bool llvm::tryFoldSPUpdateIntoPushPop(MachineFunction &MF,
1857                                       MachineInstr *MI,
1858                                       unsigned NumBytes) {
1859   // This optimisation potentially adds lots of load and store
1860   // micro-operations, it's only really a great benefit to code-size.
1861   if (!MF.getFunction()->hasFnAttribute(Attribute::MinSize))
1862     return false;
1863
1864   // If only one register is pushed/popped, LLVM can use an LDR/STR
1865   // instead. We can't modify those so make sure we're dealing with an
1866   // instruction we understand.
1867   bool IsPop = isPopOpcode(MI->getOpcode());
1868   bool IsPush = isPushOpcode(MI->getOpcode());
1869   if (!IsPush && !IsPop)
1870     return false;
1871
1872   bool IsVFPPushPop = MI->getOpcode() == ARM::VSTMDDB_UPD ||
1873                       MI->getOpcode() == ARM::VLDMDIA_UPD;
1874   bool IsT1PushPop = MI->getOpcode() == ARM::tPUSH ||
1875                      MI->getOpcode() == ARM::tPOP ||
1876                      MI->getOpcode() == ARM::tPOP_RET;
1877
1878   assert((IsT1PushPop || (MI->getOperand(0).getReg() == ARM::SP &&
1879                           MI->getOperand(1).getReg() == ARM::SP)) &&
1880          "trying to fold sp update into non-sp-updating push/pop");
1881
1882   // The VFP push & pop act on D-registers, so we can only fold an adjustment
1883   // by a multiple of 8 bytes in correctly. Similarly rN is 4-bytes. Don't try
1884   // if this is violated.
1885   if (NumBytes % (IsVFPPushPop ? 8 : 4) != 0)
1886     return false;
1887
1888   // ARM and Thumb2 push/pop insts have explicit "sp, sp" operands (+
1889   // pred) so the list starts at 4. Thumb1 starts after the predicate.
1890   int RegListIdx = IsT1PushPop ? 2 : 4;
1891
1892   // Calculate the space we'll need in terms of registers.
1893   unsigned FirstReg = MI->getOperand(RegListIdx).getReg();
1894   unsigned RD0Reg, RegsNeeded;
1895   if (IsVFPPushPop) {
1896     RD0Reg = ARM::D0;
1897     RegsNeeded = NumBytes / 8;
1898   } else {
1899     RD0Reg = ARM::R0;
1900     RegsNeeded = NumBytes / 4;
1901   }
1902
1903   // We're going to have to strip all list operands off before
1904   // re-adding them since the order matters, so save the existing ones
1905   // for later.
1906   SmallVector<MachineOperand, 4> RegList;
1907   for (int i = MI->getNumOperands() - 1; i >= RegListIdx; --i)
1908     RegList.push_back(MI->getOperand(i));
1909
1910   MachineBasicBlock *MBB = MI->getParent();
1911   const TargetRegisterInfo *TRI = MF.getRegInfo().getTargetRegisterInfo();
1912
1913   // Now try to find enough space in the reglist to allocate NumBytes.
1914   for (unsigned CurReg = FirstReg - 1; CurReg >= RD0Reg && RegsNeeded;
1915        --CurReg, --RegsNeeded) {
1916     if (!IsPop) {
1917       // Pushing any register is completely harmless, mark the
1918       // register involved as undef since we don't care about it in
1919       // the slightest.
1920       RegList.push_back(MachineOperand::CreateReg(CurReg, false, false,
1921                                                   false, false, true));
1922       continue;
1923     }
1924
1925     // However, we can only pop an extra register if it's not live. Otherwise we
1926     // might clobber a return value register. We assume that once we find a live
1927     // return register all lower ones will be too so there's no use proceeding.
1928     if (MBB->computeRegisterLiveness(TRI, CurReg, MI) !=
1929         MachineBasicBlock::LQR_Dead)
1930       return false;
1931
1932     // Mark the unimportant registers as <def,dead> in the POP.
1933     RegList.push_back(MachineOperand::CreateReg(CurReg, true, false, false,
1934                                                 true));
1935   }
1936
1937   if (RegsNeeded > 0)
1938     return false;
1939
1940   // Finally we know we can profitably perform the optimisation so go
1941   // ahead: strip all existing registers off and add them back again
1942   // in the right order.
1943   for (int i = MI->getNumOperands() - 1; i >= RegListIdx; --i)
1944     MI->RemoveOperand(i);
1945
1946   // Add the complete list back in.
1947   MachineInstrBuilder MIB(MF, &*MI);
1948   for (int i = RegList.size() - 1; i >= 0; --i)
1949     MIB.addOperand(RegList[i]);
1950
1951   return true;
1952 }
1953
1954 bool llvm::rewriteARMFrameIndex(MachineInstr &MI, unsigned FrameRegIdx,
1955                                 unsigned FrameReg, int &Offset,
1956                                 const ARMBaseInstrInfo &TII) {
1957   unsigned Opcode = MI.getOpcode();
1958   const MCInstrDesc &Desc = MI.getDesc();
1959   unsigned AddrMode = (Desc.TSFlags & ARMII::AddrModeMask);
1960   bool isSub = false;
1961
1962   // Memory operands in inline assembly always use AddrMode2.
1963   if (Opcode == ARM::INLINEASM)
1964     AddrMode = ARMII::AddrMode2;
1965
1966   if (Opcode == ARM::ADDri) {
1967     Offset += MI.getOperand(FrameRegIdx+1).getImm();
1968     if (Offset == 0) {
1969       // Turn it into a move.
1970       MI.setDesc(TII.get(ARM::MOVr));
1971       MI.getOperand(FrameRegIdx).ChangeToRegister(FrameReg, false);
1972       MI.RemoveOperand(FrameRegIdx+1);
1973       Offset = 0;
1974       return true;
1975     } else if (Offset < 0) {
1976       Offset = -Offset;
1977       isSub = true;
1978       MI.setDesc(TII.get(ARM::SUBri));
1979     }
1980
1981     // Common case: small offset, fits into instruction.
1982     if (ARM_AM::getSOImmVal(Offset) != -1) {
1983       // Replace the FrameIndex with sp / fp
1984       MI.getOperand(FrameRegIdx).ChangeToRegister(FrameReg, false);
1985       MI.getOperand(FrameRegIdx+1).ChangeToImmediate(Offset);
1986       Offset = 0;
1987       return true;
1988     }
1989
1990     // Otherwise, pull as much of the immedidate into this ADDri/SUBri
1991     // as possible.
1992     unsigned RotAmt = ARM_AM::getSOImmValRotate(Offset);
1993     unsigned ThisImmVal = Offset & ARM_AM::rotr32(0xFF, RotAmt);
1994
1995     // We will handle these bits from offset, clear them.
1996     Offset &= ~ThisImmVal;
1997
1998     // Get the properly encoded SOImmVal field.
1999     assert(ARM_AM::getSOImmVal(ThisImmVal) != -1 &&
2000            "Bit extraction didn't work?");
2001     MI.getOperand(FrameRegIdx+1).ChangeToImmediate(ThisImmVal);
2002  } else {
2003     unsigned ImmIdx = 0;
2004     int InstrOffs = 0;
2005     unsigned NumBits = 0;
2006     unsigned Scale = 1;
2007     switch (AddrMode) {
2008     case ARMII::AddrMode_i12: {
2009       ImmIdx = FrameRegIdx + 1;
2010       InstrOffs = MI.getOperand(ImmIdx).getImm();
2011       NumBits = 12;
2012       break;
2013     }
2014     case ARMII::AddrMode2: {
2015       ImmIdx = FrameRegIdx+2;
2016       InstrOffs = ARM_AM::getAM2Offset(MI.getOperand(ImmIdx).getImm());
2017       if (ARM_AM::getAM2Op(MI.getOperand(ImmIdx).getImm()) == ARM_AM::sub)
2018         InstrOffs *= -1;
2019       NumBits = 12;
2020       break;
2021     }
2022     case ARMII::AddrMode3: {
2023       ImmIdx = FrameRegIdx+2;
2024       InstrOffs = ARM_AM::getAM3Offset(MI.getOperand(ImmIdx).getImm());
2025       if (ARM_AM::getAM3Op(MI.getOperand(ImmIdx).getImm()) == ARM_AM::sub)
2026         InstrOffs *= -1;
2027       NumBits = 8;
2028       break;
2029     }
2030     case ARMII::AddrMode4:
2031     case ARMII::AddrMode6:
2032       // Can't fold any offset even if it's zero.
2033       return false;
2034     case ARMII::AddrMode5: {
2035       ImmIdx = FrameRegIdx+1;
2036       InstrOffs = ARM_AM::getAM5Offset(MI.getOperand(ImmIdx).getImm());
2037       if (ARM_AM::getAM5Op(MI.getOperand(ImmIdx).getImm()) == ARM_AM::sub)
2038         InstrOffs *= -1;
2039       NumBits = 8;
2040       Scale = 4;
2041       break;
2042     }
2043     default:
2044       llvm_unreachable("Unsupported addressing mode!");
2045     }
2046
2047     Offset += InstrOffs * Scale;
2048     assert((Offset & (Scale-1)) == 0 && "Can't encode this offset!");
2049     if (Offset < 0) {
2050       Offset = -Offset;
2051       isSub = true;
2052     }
2053
2054     // Attempt to fold address comp. if opcode has offset bits
2055     if (NumBits > 0) {
2056       // Common case: small offset, fits into instruction.
2057       MachineOperand &ImmOp = MI.getOperand(ImmIdx);
2058       int ImmedOffset = Offset / Scale;
2059       unsigned Mask = (1 << NumBits) - 1;
2060       if ((unsigned)Offset <= Mask * Scale) {
2061         // Replace the FrameIndex with sp
2062         MI.getOperand(FrameRegIdx).ChangeToRegister(FrameReg, false);
2063         // FIXME: When addrmode2 goes away, this will simplify (like the
2064         // T2 version), as the LDR.i12 versions don't need the encoding
2065         // tricks for the offset value.
2066         if (isSub) {
2067           if (AddrMode == ARMII::AddrMode_i12)
2068             ImmedOffset = -ImmedOffset;
2069           else
2070             ImmedOffset |= 1 << NumBits;
2071         }
2072         ImmOp.ChangeToImmediate(ImmedOffset);
2073         Offset = 0;
2074         return true;
2075       }
2076
2077       // Otherwise, it didn't fit. Pull in what we can to simplify the immed.
2078       ImmedOffset = ImmedOffset & Mask;
2079       if (isSub) {
2080         if (AddrMode == ARMII::AddrMode_i12)
2081           ImmedOffset = -ImmedOffset;
2082         else
2083           ImmedOffset |= 1 << NumBits;
2084       }
2085       ImmOp.ChangeToImmediate(ImmedOffset);
2086       Offset &= ~(Mask*Scale);
2087     }
2088   }
2089
2090   Offset = (isSub) ? -Offset : Offset;
2091   return Offset == 0;
2092 }
2093
2094 /// analyzeCompare - For a comparison instruction, return the source registers
2095 /// in SrcReg and SrcReg2 if having two register operands, and the value it
2096 /// compares against in CmpValue. Return true if the comparison instruction
2097 /// can be analyzed.
2098 bool ARMBaseInstrInfo::
2099 analyzeCompare(const MachineInstr *MI, unsigned &SrcReg, unsigned &SrcReg2,
2100                int &CmpMask, int &CmpValue) const {
2101   switch (MI->getOpcode()) {
2102   default: break;
2103   case ARM::CMPri:
2104   case ARM::t2CMPri:
2105     SrcReg = MI->getOperand(0).getReg();
2106     SrcReg2 = 0;
2107     CmpMask = ~0;
2108     CmpValue = MI->getOperand(1).getImm();
2109     return true;
2110   case ARM::CMPrr:
2111   case ARM::t2CMPrr:
2112     SrcReg = MI->getOperand(0).getReg();
2113     SrcReg2 = MI->getOperand(1).getReg();
2114     CmpMask = ~0;
2115     CmpValue = 0;
2116     return true;
2117   case ARM::TSTri:
2118   case ARM::t2TSTri:
2119     SrcReg = MI->getOperand(0).getReg();
2120     SrcReg2 = 0;
2121     CmpMask = MI->getOperand(1).getImm();
2122     CmpValue = 0;
2123     return true;
2124   }
2125
2126   return false;
2127 }
2128
2129 /// isSuitableForMask - Identify a suitable 'and' instruction that
2130 /// operates on the given source register and applies the same mask
2131 /// as a 'tst' instruction. Provide a limited look-through for copies.
2132 /// When successful, MI will hold the found instruction.
2133 static bool isSuitableForMask(MachineInstr *&MI, unsigned SrcReg,
2134                               int CmpMask, bool CommonUse) {
2135   switch (MI->getOpcode()) {
2136     case ARM::ANDri:
2137     case ARM::t2ANDri:
2138       if (CmpMask != MI->getOperand(2).getImm())
2139         return false;
2140       if (SrcReg == MI->getOperand(CommonUse ? 1 : 0).getReg())
2141         return true;
2142       break;
2143     case ARM::COPY: {
2144       // Walk down one instruction which is potentially an 'and'.
2145       const MachineInstr &Copy = *MI;
2146       MachineBasicBlock::iterator AND(
2147         llvm::next(MachineBasicBlock::iterator(MI)));
2148       if (AND == MI->getParent()->end()) return false;
2149       MI = AND;
2150       return isSuitableForMask(MI, Copy.getOperand(0).getReg(),
2151                                CmpMask, true);
2152     }
2153   }
2154
2155   return false;
2156 }
2157
2158 /// getSwappedCondition - assume the flags are set by MI(a,b), return
2159 /// the condition code if we modify the instructions such that flags are
2160 /// set by MI(b,a).
2161 inline static ARMCC::CondCodes getSwappedCondition(ARMCC::CondCodes CC) {
2162   switch (CC) {
2163   default: return ARMCC::AL;
2164   case ARMCC::EQ: return ARMCC::EQ;
2165   case ARMCC::NE: return ARMCC::NE;
2166   case ARMCC::HS: return ARMCC::LS;
2167   case ARMCC::LO: return ARMCC::HI;
2168   case ARMCC::HI: return ARMCC::LO;
2169   case ARMCC::LS: return ARMCC::HS;
2170   case ARMCC::GE: return ARMCC::LE;
2171   case ARMCC::LT: return ARMCC::GT;
2172   case ARMCC::GT: return ARMCC::LT;
2173   case ARMCC::LE: return ARMCC::GE;
2174   }
2175 }
2176
2177 /// isRedundantFlagInstr - check whether the first instruction, whose only
2178 /// purpose is to update flags, can be made redundant.
2179 /// CMPrr can be made redundant by SUBrr if the operands are the same.
2180 /// CMPri can be made redundant by SUBri if the operands are the same.
2181 /// This function can be extended later on.
2182 inline static bool isRedundantFlagInstr(MachineInstr *CmpI, unsigned SrcReg,
2183                                         unsigned SrcReg2, int ImmValue,
2184                                         MachineInstr *OI) {
2185   if ((CmpI->getOpcode() == ARM::CMPrr ||
2186        CmpI->getOpcode() == ARM::t2CMPrr) &&
2187       (OI->getOpcode() == ARM::SUBrr ||
2188        OI->getOpcode() == ARM::t2SUBrr) &&
2189       ((OI->getOperand(1).getReg() == SrcReg &&
2190         OI->getOperand(2).getReg() == SrcReg2) ||
2191        (OI->getOperand(1).getReg() == SrcReg2 &&
2192         OI->getOperand(2).getReg() == SrcReg)))
2193     return true;
2194
2195   if ((CmpI->getOpcode() == ARM::CMPri ||
2196        CmpI->getOpcode() == ARM::t2CMPri) &&
2197       (OI->getOpcode() == ARM::SUBri ||
2198        OI->getOpcode() == ARM::t2SUBri) &&
2199       OI->getOperand(1).getReg() == SrcReg &&
2200       OI->getOperand(2).getImm() == ImmValue)
2201     return true;
2202   return false;
2203 }
2204
2205 /// optimizeCompareInstr - Convert the instruction supplying the argument to the
2206 /// comparison into one that sets the zero bit in the flags register;
2207 /// Remove a redundant Compare instruction if an earlier instruction can set the
2208 /// flags in the same way as Compare.
2209 /// E.g. SUBrr(r1,r2) and CMPrr(r1,r2). We also handle the case where two
2210 /// operands are swapped: SUBrr(r1,r2) and CMPrr(r2,r1), by updating the
2211 /// condition code of instructions which use the flags.
2212 bool ARMBaseInstrInfo::
2213 optimizeCompareInstr(MachineInstr *CmpInstr, unsigned SrcReg, unsigned SrcReg2,
2214                      int CmpMask, int CmpValue,
2215                      const MachineRegisterInfo *MRI) const {
2216   // Get the unique definition of SrcReg.
2217   MachineInstr *MI = MRI->getUniqueVRegDef(SrcReg);
2218   if (!MI) return false;
2219
2220   // Masked compares sometimes use the same register as the corresponding 'and'.
2221   if (CmpMask != ~0) {
2222     if (!isSuitableForMask(MI, SrcReg, CmpMask, false) || isPredicated(MI)) {
2223       MI = 0;
2224       for (MachineRegisterInfo::use_iterator UI = MRI->use_begin(SrcReg),
2225            UE = MRI->use_end(); UI != UE; ++UI) {
2226         if (UI->getParent() != CmpInstr->getParent()) continue;
2227         MachineInstr *PotentialAND = &*UI;
2228         if (!isSuitableForMask(PotentialAND, SrcReg, CmpMask, true) ||
2229             isPredicated(PotentialAND))
2230           continue;
2231         MI = PotentialAND;
2232         break;
2233       }
2234       if (!MI) return false;
2235     }
2236   }
2237
2238   // Get ready to iterate backward from CmpInstr.
2239   MachineBasicBlock::iterator I = CmpInstr, E = MI,
2240                               B = CmpInstr->getParent()->begin();
2241
2242   // Early exit if CmpInstr is at the beginning of the BB.
2243   if (I == B) return false;
2244
2245   // There are two possible candidates which can be changed to set CPSR:
2246   // One is MI, the other is a SUB instruction.
2247   // For CMPrr(r1,r2), we are looking for SUB(r1,r2) or SUB(r2,r1).
2248   // For CMPri(r1, CmpValue), we are looking for SUBri(r1, CmpValue).
2249   MachineInstr *Sub = NULL;
2250   if (SrcReg2 != 0)
2251     // MI is not a candidate for CMPrr.
2252     MI = NULL;
2253   else if (MI->getParent() != CmpInstr->getParent() || CmpValue != 0) {
2254     // Conservatively refuse to convert an instruction which isn't in the same
2255     // BB as the comparison.
2256     // For CMPri, we need to check Sub, thus we can't return here.
2257     if (CmpInstr->getOpcode() == ARM::CMPri ||
2258        CmpInstr->getOpcode() == ARM::t2CMPri)
2259       MI = NULL;
2260     else
2261       return false;
2262   }
2263
2264   // Check that CPSR isn't set between the comparison instruction and the one we
2265   // want to change. At the same time, search for Sub.
2266   const TargetRegisterInfo *TRI = &getRegisterInfo();
2267   --I;
2268   for (; I != E; --I) {
2269     const MachineInstr &Instr = *I;
2270
2271     if (Instr.modifiesRegister(ARM::CPSR, TRI) ||
2272         Instr.readsRegister(ARM::CPSR, TRI))
2273       // This instruction modifies or uses CPSR after the one we want to
2274       // change. We can't do this transformation.
2275       return false;
2276
2277     // Check whether CmpInstr can be made redundant by the current instruction.
2278     if (isRedundantFlagInstr(CmpInstr, SrcReg, SrcReg2, CmpValue, &*I)) {
2279       Sub = &*I;
2280       break;
2281     }
2282
2283     if (I == B)
2284       // The 'and' is below the comparison instruction.
2285       return false;
2286   }
2287
2288   // Return false if no candidates exist.
2289   if (!MI && !Sub)
2290     return false;
2291
2292   // The single candidate is called MI.
2293   if (!MI) MI = Sub;
2294
2295   // We can't use a predicated instruction - it doesn't always write the flags.
2296   if (isPredicated(MI))
2297     return false;
2298
2299   switch (MI->getOpcode()) {
2300   default: break;
2301   case ARM::RSBrr:
2302   case ARM::RSBri:
2303   case ARM::RSCrr:
2304   case ARM::RSCri:
2305   case ARM::ADDrr:
2306   case ARM::ADDri:
2307   case ARM::ADCrr:
2308   case ARM::ADCri:
2309   case ARM::SUBrr:
2310   case ARM::SUBri:
2311   case ARM::SBCrr:
2312   case ARM::SBCri:
2313   case ARM::t2RSBri:
2314   case ARM::t2ADDrr:
2315   case ARM::t2ADDri:
2316   case ARM::t2ADCrr:
2317   case ARM::t2ADCri:
2318   case ARM::t2SUBrr:
2319   case ARM::t2SUBri:
2320   case ARM::t2SBCrr:
2321   case ARM::t2SBCri:
2322   case ARM::ANDrr:
2323   case ARM::ANDri:
2324   case ARM::t2ANDrr:
2325   case ARM::t2ANDri:
2326   case ARM::ORRrr:
2327   case ARM::ORRri:
2328   case ARM::t2ORRrr:
2329   case ARM::t2ORRri:
2330   case ARM::EORrr:
2331   case ARM::EORri:
2332   case ARM::t2EORrr:
2333   case ARM::t2EORri: {
2334     // Scan forward for the use of CPSR
2335     // When checking against MI: if it's a conditional code requires
2336     // checking of V bit, then this is not safe to do.
2337     // It is safe to remove CmpInstr if CPSR is redefined or killed.
2338     // If we are done with the basic block, we need to check whether CPSR is
2339     // live-out.
2340     SmallVector<std::pair<MachineOperand*, ARMCC::CondCodes>, 4>
2341         OperandsToUpdate;
2342     bool isSafe = false;
2343     I = CmpInstr;
2344     E = CmpInstr->getParent()->end();
2345     while (!isSafe && ++I != E) {
2346       const MachineInstr &Instr = *I;
2347       for (unsigned IO = 0, EO = Instr.getNumOperands();
2348            !isSafe && IO != EO; ++IO) {
2349         const MachineOperand &MO = Instr.getOperand(IO);
2350         if (MO.isRegMask() && MO.clobbersPhysReg(ARM::CPSR)) {
2351           isSafe = true;
2352           break;
2353         }
2354         if (!MO.isReg() || MO.getReg() != ARM::CPSR)
2355           continue;
2356         if (MO.isDef()) {
2357           isSafe = true;
2358           break;
2359         }
2360         // Condition code is after the operand before CPSR.
2361         ARMCC::CondCodes CC = (ARMCC::CondCodes)Instr.getOperand(IO-1).getImm();
2362         if (Sub) {
2363           ARMCC::CondCodes NewCC = getSwappedCondition(CC);
2364           if (NewCC == ARMCC::AL)
2365             return false;
2366           // If we have SUB(r1, r2) and CMP(r2, r1), the condition code based
2367           // on CMP needs to be updated to be based on SUB.
2368           // Push the condition code operands to OperandsToUpdate.
2369           // If it is safe to remove CmpInstr, the condition code of these
2370           // operands will be modified.
2371           if (SrcReg2 != 0 && Sub->getOperand(1).getReg() == SrcReg2 &&
2372               Sub->getOperand(2).getReg() == SrcReg)
2373             OperandsToUpdate.push_back(std::make_pair(&((*I).getOperand(IO-1)),
2374                                                       NewCC));
2375         }
2376         else
2377           switch (CC) {
2378           default:
2379             // CPSR can be used multiple times, we should continue.
2380             break;
2381           case ARMCC::VS:
2382           case ARMCC::VC:
2383           case ARMCC::GE:
2384           case ARMCC::LT:
2385           case ARMCC::GT:
2386           case ARMCC::LE:
2387             return false;
2388           }
2389       }
2390     }
2391
2392     // If CPSR is not killed nor re-defined, we should check whether it is
2393     // live-out. If it is live-out, do not optimize.
2394     if (!isSafe) {
2395       MachineBasicBlock *MBB = CmpInstr->getParent();
2396       for (MachineBasicBlock::succ_iterator SI = MBB->succ_begin(),
2397                SE = MBB->succ_end(); SI != SE; ++SI)
2398         if ((*SI)->isLiveIn(ARM::CPSR))
2399           return false;
2400     }
2401
2402     // Toggle the optional operand to CPSR.
2403     MI->getOperand(5).setReg(ARM::CPSR);
2404     MI->getOperand(5).setIsDef(true);
2405     assert(!isPredicated(MI) && "Can't use flags from predicated instruction");
2406     CmpInstr->eraseFromParent();
2407
2408     // Modify the condition code of operands in OperandsToUpdate.
2409     // Since we have SUB(r1, r2) and CMP(r2, r1), the condition code needs to
2410     // be changed from r2 > r1 to r1 < r2, from r2 < r1 to r1 > r2, etc.
2411     for (unsigned i = 0, e = OperandsToUpdate.size(); i < e; i++)
2412       OperandsToUpdate[i].first->setImm(OperandsToUpdate[i].second);
2413     return true;
2414   }
2415   }
2416
2417   return false;
2418 }
2419
2420 bool ARMBaseInstrInfo::FoldImmediate(MachineInstr *UseMI,
2421                                      MachineInstr *DefMI, unsigned Reg,
2422                                      MachineRegisterInfo *MRI) const {
2423   // Fold large immediates into add, sub, or, xor.
2424   unsigned DefOpc = DefMI->getOpcode();
2425   if (DefOpc != ARM::t2MOVi32imm && DefOpc != ARM::MOVi32imm)
2426     return false;
2427   if (!DefMI->getOperand(1).isImm())
2428     // Could be t2MOVi32imm <ga:xx>
2429     return false;
2430
2431   if (!MRI->hasOneNonDBGUse(Reg))
2432     return false;
2433
2434   const MCInstrDesc &DefMCID = DefMI->getDesc();
2435   if (DefMCID.hasOptionalDef()) {
2436     unsigned NumOps = DefMCID.getNumOperands();
2437     const MachineOperand &MO = DefMI->getOperand(NumOps-1);
2438     if (MO.getReg() == ARM::CPSR && !MO.isDead())
2439       // If DefMI defines CPSR and it is not dead, it's obviously not safe
2440       // to delete DefMI.
2441       return false;
2442   }
2443
2444   const MCInstrDesc &UseMCID = UseMI->getDesc();
2445   if (UseMCID.hasOptionalDef()) {
2446     unsigned NumOps = UseMCID.getNumOperands();
2447     if (UseMI->getOperand(NumOps-1).getReg() == ARM::CPSR)
2448       // If the instruction sets the flag, do not attempt this optimization
2449       // since it may change the semantics of the code.
2450       return false;
2451   }
2452
2453   unsigned UseOpc = UseMI->getOpcode();
2454   unsigned NewUseOpc = 0;
2455   uint32_t ImmVal = (uint32_t)DefMI->getOperand(1).getImm();
2456   uint32_t SOImmValV1 = 0, SOImmValV2 = 0;
2457   bool Commute = false;
2458   switch (UseOpc) {
2459   default: return false;
2460   case ARM::SUBrr:
2461   case ARM::ADDrr:
2462   case ARM::ORRrr:
2463   case ARM::EORrr:
2464   case ARM::t2SUBrr:
2465   case ARM::t2ADDrr:
2466   case ARM::t2ORRrr:
2467   case ARM::t2EORrr: {
2468     Commute = UseMI->getOperand(2).getReg() != Reg;
2469     switch (UseOpc) {
2470     default: break;
2471     case ARM::SUBrr: {
2472       if (Commute)
2473         return false;
2474       ImmVal = -ImmVal;
2475       NewUseOpc = ARM::SUBri;
2476       // Fallthrough
2477     }
2478     case ARM::ADDrr:
2479     case ARM::ORRrr:
2480     case ARM::EORrr: {
2481       if (!ARM_AM::isSOImmTwoPartVal(ImmVal))
2482         return false;
2483       SOImmValV1 = (uint32_t)ARM_AM::getSOImmTwoPartFirst(ImmVal);
2484       SOImmValV2 = (uint32_t)ARM_AM::getSOImmTwoPartSecond(ImmVal);
2485       switch (UseOpc) {
2486       default: break;
2487       case ARM::ADDrr: NewUseOpc = ARM::ADDri; break;
2488       case ARM::ORRrr: NewUseOpc = ARM::ORRri; break;
2489       case ARM::EORrr: NewUseOpc = ARM::EORri; break;
2490       }
2491       break;
2492     }
2493     case ARM::t2SUBrr: {
2494       if (Commute)
2495         return false;
2496       ImmVal = -ImmVal;
2497       NewUseOpc = ARM::t2SUBri;
2498       // Fallthrough
2499     }
2500     case ARM::t2ADDrr:
2501     case ARM::t2ORRrr:
2502     case ARM::t2EORrr: {
2503       if (!ARM_AM::isT2SOImmTwoPartVal(ImmVal))
2504         return false;
2505       SOImmValV1 = (uint32_t)ARM_AM::getT2SOImmTwoPartFirst(ImmVal);
2506       SOImmValV2 = (uint32_t)ARM_AM::getT2SOImmTwoPartSecond(ImmVal);
2507       switch (UseOpc) {
2508       default: break;
2509       case ARM::t2ADDrr: NewUseOpc = ARM::t2ADDri; break;
2510       case ARM::t2ORRrr: NewUseOpc = ARM::t2ORRri; break;
2511       case ARM::t2EORrr: NewUseOpc = ARM::t2EORri; break;
2512       }
2513       break;
2514     }
2515     }
2516   }
2517   }
2518
2519   unsigned OpIdx = Commute ? 2 : 1;
2520   unsigned Reg1 = UseMI->getOperand(OpIdx).getReg();
2521   bool isKill = UseMI->getOperand(OpIdx).isKill();
2522   unsigned NewReg = MRI->createVirtualRegister(MRI->getRegClass(Reg));
2523   AddDefaultCC(AddDefaultPred(BuildMI(*UseMI->getParent(),
2524                                       UseMI, UseMI->getDebugLoc(),
2525                                       get(NewUseOpc), NewReg)
2526                               .addReg(Reg1, getKillRegState(isKill))
2527                               .addImm(SOImmValV1)));
2528   UseMI->setDesc(get(NewUseOpc));
2529   UseMI->getOperand(1).setReg(NewReg);
2530   UseMI->getOperand(1).setIsKill();
2531   UseMI->getOperand(2).ChangeToImmediate(SOImmValV2);
2532   DefMI->eraseFromParent();
2533   return true;
2534 }
2535
2536 static unsigned getNumMicroOpsSwiftLdSt(const InstrItineraryData *ItinData,
2537                                         const MachineInstr *MI) {
2538   switch (MI->getOpcode()) {
2539   default: {
2540     const MCInstrDesc &Desc = MI->getDesc();
2541     int UOps = ItinData->getNumMicroOps(Desc.getSchedClass());
2542     assert(UOps >= 0 && "bad # UOps");
2543     return UOps;
2544   }
2545
2546   case ARM::LDRrs:
2547   case ARM::LDRBrs:
2548   case ARM::STRrs:
2549   case ARM::STRBrs: {
2550     unsigned ShOpVal = MI->getOperand(3).getImm();
2551     bool isSub = ARM_AM::getAM2Op(ShOpVal) == ARM_AM::sub;
2552     unsigned ShImm = ARM_AM::getAM2Offset(ShOpVal);
2553     if (!isSub &&
2554         (ShImm == 0 ||
2555          ((ShImm == 1 || ShImm == 2 || ShImm == 3) &&
2556           ARM_AM::getAM2ShiftOpc(ShOpVal) == ARM_AM::lsl)))
2557       return 1;
2558     return 2;
2559   }
2560
2561   case ARM::LDRH:
2562   case ARM::STRH: {
2563     if (!MI->getOperand(2).getReg())
2564       return 1;
2565
2566     unsigned ShOpVal = MI->getOperand(3).getImm();
2567     bool isSub = ARM_AM::getAM2Op(ShOpVal) == ARM_AM::sub;
2568     unsigned ShImm = ARM_AM::getAM2Offset(ShOpVal);
2569     if (!isSub &&
2570         (ShImm == 0 ||
2571          ((ShImm == 1 || ShImm == 2 || ShImm == 3) &&
2572           ARM_AM::getAM2ShiftOpc(ShOpVal) == ARM_AM::lsl)))
2573       return 1;
2574     return 2;
2575   }
2576
2577   case ARM::LDRSB:
2578   case ARM::LDRSH:
2579     return (ARM_AM::getAM3Op(MI->getOperand(3).getImm()) == ARM_AM::sub) ? 3:2;
2580
2581   case ARM::LDRSB_POST:
2582   case ARM::LDRSH_POST: {
2583     unsigned Rt = MI->getOperand(0).getReg();
2584     unsigned Rm = MI->getOperand(3).getReg();
2585     return (Rt == Rm) ? 4 : 3;
2586   }
2587
2588   case ARM::LDR_PRE_REG:
2589   case ARM::LDRB_PRE_REG: {
2590     unsigned Rt = MI->getOperand(0).getReg();
2591     unsigned Rm = MI->getOperand(3).getReg();
2592     if (Rt == Rm)
2593       return 3;
2594     unsigned ShOpVal = MI->getOperand(4).getImm();
2595     bool isSub = ARM_AM::getAM2Op(ShOpVal) == ARM_AM::sub;
2596     unsigned ShImm = ARM_AM::getAM2Offset(ShOpVal);
2597     if (!isSub &&
2598         (ShImm == 0 ||
2599          ((ShImm == 1 || ShImm == 2 || ShImm == 3) &&
2600           ARM_AM::getAM2ShiftOpc(ShOpVal) == ARM_AM::lsl)))
2601       return 2;
2602     return 3;
2603   }
2604
2605   case ARM::STR_PRE_REG:
2606   case ARM::STRB_PRE_REG: {
2607     unsigned ShOpVal = MI->getOperand(4).getImm();
2608     bool isSub = ARM_AM::getAM2Op(ShOpVal) == ARM_AM::sub;
2609     unsigned ShImm = ARM_AM::getAM2Offset(ShOpVal);
2610     if (!isSub &&
2611         (ShImm == 0 ||
2612          ((ShImm == 1 || ShImm == 2 || ShImm == 3) &&
2613           ARM_AM::getAM2ShiftOpc(ShOpVal) == ARM_AM::lsl)))
2614       return 2;
2615     return 3;
2616   }
2617
2618   case ARM::LDRH_PRE:
2619   case ARM::STRH_PRE: {
2620     unsigned Rt = MI->getOperand(0).getReg();
2621     unsigned Rm = MI->getOperand(3).getReg();
2622     if (!Rm)
2623       return 2;
2624     if (Rt == Rm)
2625       return 3;
2626     return (ARM_AM::getAM3Op(MI->getOperand(4).getImm()) == ARM_AM::sub)
2627       ? 3 : 2;
2628   }
2629
2630   case ARM::LDR_POST_REG:
2631   case ARM::LDRB_POST_REG:
2632   case ARM::LDRH_POST: {
2633     unsigned Rt = MI->getOperand(0).getReg();
2634     unsigned Rm = MI->getOperand(3).getReg();
2635     return (Rt == Rm) ? 3 : 2;
2636   }
2637
2638   case ARM::LDR_PRE_IMM:
2639   case ARM::LDRB_PRE_IMM:
2640   case ARM::LDR_POST_IMM:
2641   case ARM::LDRB_POST_IMM:
2642   case ARM::STRB_POST_IMM:
2643   case ARM::STRB_POST_REG:
2644   case ARM::STRB_PRE_IMM:
2645   case ARM::STRH_POST:
2646   case ARM::STR_POST_IMM:
2647   case ARM::STR_POST_REG:
2648   case ARM::STR_PRE_IMM:
2649     return 2;
2650
2651   case ARM::LDRSB_PRE:
2652   case ARM::LDRSH_PRE: {
2653     unsigned Rm = MI->getOperand(3).getReg();
2654     if (Rm == 0)
2655       return 3;
2656     unsigned Rt = MI->getOperand(0).getReg();
2657     if (Rt == Rm)
2658       return 4;
2659     unsigned ShOpVal = MI->getOperand(4).getImm();
2660     bool isSub = ARM_AM::getAM2Op(ShOpVal) == ARM_AM::sub;
2661     unsigned ShImm = ARM_AM::getAM2Offset(ShOpVal);
2662     if (!isSub &&
2663         (ShImm == 0 ||
2664          ((ShImm == 1 || ShImm == 2 || ShImm == 3) &&
2665           ARM_AM::getAM2ShiftOpc(ShOpVal) == ARM_AM::lsl)))
2666       return 3;
2667     return 4;
2668   }
2669
2670   case ARM::LDRD: {
2671     unsigned Rt = MI->getOperand(0).getReg();
2672     unsigned Rn = MI->getOperand(2).getReg();
2673     unsigned Rm = MI->getOperand(3).getReg();
2674     if (Rm)
2675       return (ARM_AM::getAM3Op(MI->getOperand(4).getImm()) == ARM_AM::sub) ?4:3;
2676     return (Rt == Rn) ? 3 : 2;
2677   }
2678
2679   case ARM::STRD: {
2680     unsigned Rm = MI->getOperand(3).getReg();
2681     if (Rm)
2682       return (ARM_AM::getAM3Op(MI->getOperand(4).getImm()) == ARM_AM::sub) ?4:3;
2683     return 2;
2684   }
2685
2686   case ARM::LDRD_POST:
2687   case ARM::t2LDRD_POST:
2688     return 3;
2689
2690   case ARM::STRD_POST:
2691   case ARM::t2STRD_POST:
2692     return 4;
2693
2694   case ARM::LDRD_PRE: {
2695     unsigned Rt = MI->getOperand(0).getReg();
2696     unsigned Rn = MI->getOperand(3).getReg();
2697     unsigned Rm = MI->getOperand(4).getReg();
2698     if (Rm)
2699       return (ARM_AM::getAM3Op(MI->getOperand(5).getImm()) == ARM_AM::sub) ?5:4;
2700     return (Rt == Rn) ? 4 : 3;
2701   }
2702
2703   case ARM::t2LDRD_PRE: {
2704     unsigned Rt = MI->getOperand(0).getReg();
2705     unsigned Rn = MI->getOperand(3).getReg();
2706     return (Rt == Rn) ? 4 : 3;
2707   }
2708
2709   case ARM::STRD_PRE: {
2710     unsigned Rm = MI->getOperand(4).getReg();
2711     if (Rm)
2712       return (ARM_AM::getAM3Op(MI->getOperand(5).getImm()) == ARM_AM::sub) ?5:4;
2713     return 3;
2714   }
2715
2716   case ARM::t2STRD_PRE:
2717     return 3;
2718
2719   case ARM::t2LDR_POST:
2720   case ARM::t2LDRB_POST:
2721   case ARM::t2LDRB_PRE:
2722   case ARM::t2LDRSBi12:
2723   case ARM::t2LDRSBi8:
2724   case ARM::t2LDRSBpci:
2725   case ARM::t2LDRSBs:
2726   case ARM::t2LDRH_POST:
2727   case ARM::t2LDRH_PRE:
2728   case ARM::t2LDRSBT:
2729   case ARM::t2LDRSB_POST:
2730   case ARM::t2LDRSB_PRE:
2731   case ARM::t2LDRSH_POST:
2732   case ARM::t2LDRSH_PRE:
2733   case ARM::t2LDRSHi12:
2734   case ARM::t2LDRSHi8:
2735   case ARM::t2LDRSHpci:
2736   case ARM::t2LDRSHs:
2737     return 2;
2738
2739   case ARM::t2LDRDi8: {
2740     unsigned Rt = MI->getOperand(0).getReg();
2741     unsigned Rn = MI->getOperand(2).getReg();
2742     return (Rt == Rn) ? 3 : 2;
2743   }
2744
2745   case ARM::t2STRB_POST:
2746   case ARM::t2STRB_PRE:
2747   case ARM::t2STRBs:
2748   case ARM::t2STRDi8:
2749   case ARM::t2STRH_POST:
2750   case ARM::t2STRH_PRE:
2751   case ARM::t2STRHs:
2752   case ARM::t2STR_POST:
2753   case ARM::t2STR_PRE:
2754   case ARM::t2STRs:
2755     return 2;
2756   }
2757 }
2758
2759 // Return the number of 32-bit words loaded by LDM or stored by STM. If this
2760 // can't be easily determined return 0 (missing MachineMemOperand).
2761 //
2762 // FIXME: The current MachineInstr design does not support relying on machine
2763 // mem operands to determine the width of a memory access. Instead, we expect
2764 // the target to provide this information based on the instruction opcode and
2765 // operands. However, using MachineMemOperand is a the best solution now for
2766 // two reasons:
2767 //
2768 // 1) getNumMicroOps tries to infer LDM memory width from the total number of MI
2769 // operands. This is much more dangerous than using the MachineMemOperand
2770 // sizes because CodeGen passes can insert/remove optional machine operands. In
2771 // fact, it's totally incorrect for preRA passes and appears to be wrong for
2772 // postRA passes as well.
2773 //
2774 // 2) getNumLDMAddresses is only used by the scheduling machine model and any
2775 // machine model that calls this should handle the unknown (zero size) case.
2776 //
2777 // Long term, we should require a target hook that verifies MachineMemOperand
2778 // sizes during MC lowering. That target hook should be local to MC lowering
2779 // because we can't ensure that it is aware of other MI forms. Doing this will
2780 // ensure that MachineMemOperands are correctly propagated through all passes.
2781 unsigned ARMBaseInstrInfo::getNumLDMAddresses(const MachineInstr *MI) const {
2782   unsigned Size = 0;
2783   for (MachineInstr::mmo_iterator I = MI->memoperands_begin(),
2784          E = MI->memoperands_end(); I != E; ++I) {
2785     Size += (*I)->getSize();
2786   }
2787   return Size / 4;
2788 }
2789
2790 unsigned
2791 ARMBaseInstrInfo::getNumMicroOps(const InstrItineraryData *ItinData,
2792                                  const MachineInstr *MI) const {
2793   if (!ItinData || ItinData->isEmpty())
2794     return 1;
2795
2796   const MCInstrDesc &Desc = MI->getDesc();
2797   unsigned Class = Desc.getSchedClass();
2798   int ItinUOps = ItinData->getNumMicroOps(Class);
2799   if (ItinUOps >= 0) {
2800     if (Subtarget.isSwift() && (Desc.mayLoad() || Desc.mayStore()))
2801       return getNumMicroOpsSwiftLdSt(ItinData, MI);
2802
2803     return ItinUOps;
2804   }
2805
2806   unsigned Opc = MI->getOpcode();
2807   switch (Opc) {
2808   default:
2809     llvm_unreachable("Unexpected multi-uops instruction!");
2810   case ARM::VLDMQIA:
2811   case ARM::VSTMQIA:
2812     return 2;
2813
2814   // The number of uOps for load / store multiple are determined by the number
2815   // registers.
2816   //
2817   // On Cortex-A8, each pair of register loads / stores can be scheduled on the
2818   // same cycle. The scheduling for the first load / store must be done
2819   // separately by assuming the address is not 64-bit aligned.
2820   //
2821   // On Cortex-A9, the formula is simply (#reg / 2) + (#reg % 2). If the address
2822   // is not 64-bit aligned, then AGU would take an extra cycle.  For VFP / NEON
2823   // load / store multiple, the formula is (#reg / 2) + (#reg % 2) + 1.
2824   case ARM::VLDMDIA:
2825   case ARM::VLDMDIA_UPD:
2826   case ARM::VLDMDDB_UPD:
2827   case ARM::VLDMSIA:
2828   case ARM::VLDMSIA_UPD:
2829   case ARM::VLDMSDB_UPD:
2830   case ARM::VSTMDIA:
2831   case ARM::VSTMDIA_UPD:
2832   case ARM::VSTMDDB_UPD:
2833   case ARM::VSTMSIA:
2834   case ARM::VSTMSIA_UPD:
2835   case ARM::VSTMSDB_UPD: {
2836     unsigned NumRegs = MI->getNumOperands() - Desc.getNumOperands();
2837     return (NumRegs / 2) + (NumRegs % 2) + 1;
2838   }
2839
2840   case ARM::LDMIA_RET:
2841   case ARM::LDMIA:
2842   case ARM::LDMDA:
2843   case ARM::LDMDB:
2844   case ARM::LDMIB:
2845   case ARM::LDMIA_UPD:
2846   case ARM::LDMDA_UPD:
2847   case ARM::LDMDB_UPD:
2848   case ARM::LDMIB_UPD:
2849   case ARM::STMIA:
2850   case ARM::STMDA:
2851   case ARM::STMDB:
2852   case ARM::STMIB:
2853   case ARM::STMIA_UPD:
2854   case ARM::STMDA_UPD:
2855   case ARM::STMDB_UPD:
2856   case ARM::STMIB_UPD:
2857   case ARM::tLDMIA:
2858   case ARM::tLDMIA_UPD:
2859   case ARM::tSTMIA_UPD:
2860   case ARM::tPOP_RET:
2861   case ARM::tPOP:
2862   case ARM::tPUSH:
2863   case ARM::t2LDMIA_RET:
2864   case ARM::t2LDMIA:
2865   case ARM::t2LDMDB:
2866   case ARM::t2LDMIA_UPD:
2867   case ARM::t2LDMDB_UPD:
2868   case ARM::t2STMIA:
2869   case ARM::t2STMDB:
2870   case ARM::t2STMIA_UPD:
2871   case ARM::t2STMDB_UPD: {
2872     unsigned NumRegs = MI->getNumOperands() - Desc.getNumOperands() + 1;
2873     if (Subtarget.isSwift()) {
2874       int UOps = 1 + NumRegs;  // One for address computation, one for each ld / st.
2875       switch (Opc) {
2876       default: break;
2877       case ARM::VLDMDIA_UPD:
2878       case ARM::VLDMDDB_UPD:
2879       case ARM::VLDMSIA_UPD:
2880       case ARM::VLDMSDB_UPD:
2881       case ARM::VSTMDIA_UPD:
2882       case ARM::VSTMDDB_UPD:
2883       case ARM::VSTMSIA_UPD:
2884       case ARM::VSTMSDB_UPD:
2885       case ARM::LDMIA_UPD:
2886       case ARM::LDMDA_UPD:
2887       case ARM::LDMDB_UPD:
2888       case ARM::LDMIB_UPD:
2889       case ARM::STMIA_UPD:
2890       case ARM::STMDA_UPD:
2891       case ARM::STMDB_UPD:
2892       case ARM::STMIB_UPD:
2893       case ARM::tLDMIA_UPD:
2894       case ARM::tSTMIA_UPD:
2895       case ARM::t2LDMIA_UPD:
2896       case ARM::t2LDMDB_UPD:
2897       case ARM::t2STMIA_UPD:
2898       case ARM::t2STMDB_UPD:
2899         ++UOps; // One for base register writeback.
2900         break;
2901       case ARM::LDMIA_RET:
2902       case ARM::tPOP_RET:
2903       case ARM::t2LDMIA_RET:
2904         UOps += 2; // One for base reg wb, one for write to pc.
2905         break;
2906       }
2907       return UOps;
2908     } else if (Subtarget.isCortexA8()) {
2909       if (NumRegs < 4)
2910         return 2;
2911       // 4 registers would be issued: 2, 2.
2912       // 5 registers would be issued: 2, 2, 1.
2913       int A8UOps = (NumRegs / 2);
2914       if (NumRegs % 2)
2915         ++A8UOps;
2916       return A8UOps;
2917     } else if (Subtarget.isLikeA9() || Subtarget.isSwift()) {
2918       int A9UOps = (NumRegs / 2);
2919       // If there are odd number of registers or if it's not 64-bit aligned,
2920       // then it takes an extra AGU (Address Generation Unit) cycle.
2921       if ((NumRegs % 2) ||
2922           !MI->hasOneMemOperand() ||
2923           (*MI->memoperands_begin())->getAlignment() < 8)
2924         ++A9UOps;
2925       return A9UOps;
2926     } else {
2927       // Assume the worst.
2928       return NumRegs;
2929     }
2930   }
2931   }
2932 }
2933
2934 int
2935 ARMBaseInstrInfo::getVLDMDefCycle(const InstrItineraryData *ItinData,
2936                                   const MCInstrDesc &DefMCID,
2937                                   unsigned DefClass,
2938                                   unsigned DefIdx, unsigned DefAlign) const {
2939   int RegNo = (int)(DefIdx+1) - DefMCID.getNumOperands() + 1;
2940   if (RegNo <= 0)
2941     // Def is the address writeback.
2942     return ItinData->getOperandCycle(DefClass, DefIdx);
2943
2944   int DefCycle;
2945   if (Subtarget.isCortexA8()) {
2946     // (regno / 2) + (regno % 2) + 1
2947     DefCycle = RegNo / 2 + 1;
2948     if (RegNo % 2)
2949       ++DefCycle;
2950   } else if (Subtarget.isLikeA9() || Subtarget.isSwift()) {
2951     DefCycle = RegNo;
2952     bool isSLoad = false;
2953
2954     switch (DefMCID.getOpcode()) {
2955     default: break;
2956     case ARM::VLDMSIA:
2957     case ARM::VLDMSIA_UPD:
2958     case ARM::VLDMSDB_UPD:
2959       isSLoad = true;
2960       break;
2961     }
2962
2963     // If there are odd number of 'S' registers or if it's not 64-bit aligned,
2964     // then it takes an extra cycle.
2965     if ((isSLoad && (RegNo % 2)) || DefAlign < 8)
2966       ++DefCycle;
2967   } else {
2968     // Assume the worst.
2969     DefCycle = RegNo + 2;
2970   }
2971
2972   return DefCycle;
2973 }
2974
2975 int
2976 ARMBaseInstrInfo::getLDMDefCycle(const InstrItineraryData *ItinData,
2977                                  const MCInstrDesc &DefMCID,
2978                                  unsigned DefClass,
2979                                  unsigned DefIdx, unsigned DefAlign) const {
2980   int RegNo = (int)(DefIdx+1) - DefMCID.getNumOperands() + 1;
2981   if (RegNo <= 0)
2982     // Def is the address writeback.
2983     return ItinData->getOperandCycle(DefClass, DefIdx);
2984
2985   int DefCycle;
2986   if (Subtarget.isCortexA8()) {
2987     // 4 registers would be issued: 1, 2, 1.
2988     // 5 registers would be issued: 1, 2, 2.
2989     DefCycle = RegNo / 2;
2990     if (DefCycle < 1)
2991       DefCycle = 1;
2992     // Result latency is issue cycle + 2: E2.
2993     DefCycle += 2;
2994   } else if (Subtarget.isLikeA9() || Subtarget.isSwift()) {
2995     DefCycle = (RegNo / 2);
2996     // If there are odd number of registers or if it's not 64-bit aligned,
2997     // then it takes an extra AGU (Address Generation Unit) cycle.
2998     if ((RegNo % 2) || DefAlign < 8)
2999       ++DefCycle;
3000     // Result latency is AGU cycles + 2.
3001     DefCycle += 2;
3002   } else {
3003     // Assume the worst.
3004     DefCycle = RegNo + 2;
3005   }
3006
3007   return DefCycle;
3008 }
3009
3010 int
3011 ARMBaseInstrInfo::getVSTMUseCycle(const InstrItineraryData *ItinData,
3012                                   const MCInstrDesc &UseMCID,
3013                                   unsigned UseClass,
3014                                   unsigned UseIdx, unsigned UseAlign) const {
3015   int RegNo = (int)(UseIdx+1) - UseMCID.getNumOperands() + 1;
3016   if (RegNo <= 0)
3017     return ItinData->getOperandCycle(UseClass, UseIdx);
3018
3019   int UseCycle;
3020   if (Subtarget.isCortexA8()) {
3021     // (regno / 2) + (regno % 2) + 1
3022     UseCycle = RegNo / 2 + 1;
3023     if (RegNo % 2)
3024       ++UseCycle;
3025   } else if (Subtarget.isLikeA9() || Subtarget.isSwift()) {
3026     UseCycle = RegNo;
3027     bool isSStore = false;
3028
3029     switch (UseMCID.getOpcode()) {
3030     default: break;
3031     case ARM::VSTMSIA:
3032     case ARM::VSTMSIA_UPD:
3033     case ARM::VSTMSDB_UPD:
3034       isSStore = true;
3035       break;
3036     }
3037
3038     // If there are odd number of 'S' registers or if it's not 64-bit aligned,
3039     // then it takes an extra cycle.
3040     if ((isSStore && (RegNo % 2)) || UseAlign < 8)
3041       ++UseCycle;
3042   } else {
3043     // Assume the worst.
3044     UseCycle = RegNo + 2;
3045   }
3046
3047   return UseCycle;
3048 }
3049
3050 int
3051 ARMBaseInstrInfo::getSTMUseCycle(const InstrItineraryData *ItinData,
3052                                  const MCInstrDesc &UseMCID,
3053                                  unsigned UseClass,
3054                                  unsigned UseIdx, unsigned UseAlign) const {
3055   int RegNo = (int)(UseIdx+1) - UseMCID.getNumOperands() + 1;
3056   if (RegNo <= 0)
3057     return ItinData->getOperandCycle(UseClass, UseIdx);
3058
3059   int UseCycle;
3060   if (Subtarget.isCortexA8()) {
3061     UseCycle = RegNo / 2;
3062     if (UseCycle < 2)
3063       UseCycle = 2;
3064     // Read in E3.
3065     UseCycle += 2;
3066   } else if (Subtarget.isLikeA9() || Subtarget.isSwift()) {
3067     UseCycle = (RegNo / 2);
3068     // If there are odd number of registers or if it's not 64-bit aligned,
3069     // then it takes an extra AGU (Address Generation Unit) cycle.
3070     if ((RegNo % 2) || UseAlign < 8)
3071       ++UseCycle;
3072   } else {
3073     // Assume the worst.
3074     UseCycle = 1;
3075   }
3076   return UseCycle;
3077 }
3078
3079 int
3080 ARMBaseInstrInfo::getOperandLatency(const InstrItineraryData *ItinData,
3081                                     const MCInstrDesc &DefMCID,
3082                                     unsigned DefIdx, unsigned DefAlign,
3083                                     const MCInstrDesc &UseMCID,
3084                                     unsigned UseIdx, unsigned UseAlign) const {
3085   unsigned DefClass = DefMCID.getSchedClass();
3086   unsigned UseClass = UseMCID.getSchedClass();
3087
3088   if (DefIdx < DefMCID.getNumDefs() && UseIdx < UseMCID.getNumOperands())
3089     return ItinData->getOperandLatency(DefClass, DefIdx, UseClass, UseIdx);
3090
3091   // This may be a def / use of a variable_ops instruction, the operand
3092   // latency might be determinable dynamically. Let the target try to
3093   // figure it out.
3094   int DefCycle = -1;
3095   bool LdmBypass = false;
3096   switch (DefMCID.getOpcode()) {
3097   default:
3098     DefCycle = ItinData->getOperandCycle(DefClass, DefIdx);
3099     break;
3100
3101   case ARM::VLDMDIA:
3102   case ARM::VLDMDIA_UPD:
3103   case ARM::VLDMDDB_UPD:
3104   case ARM::VLDMSIA:
3105   case ARM::VLDMSIA_UPD:
3106   case ARM::VLDMSDB_UPD:
3107     DefCycle = getVLDMDefCycle(ItinData, DefMCID, DefClass, DefIdx, DefAlign);
3108     break;
3109
3110   case ARM::LDMIA_RET:
3111   case ARM::LDMIA:
3112   case ARM::LDMDA:
3113   case ARM::LDMDB:
3114   case ARM::LDMIB:
3115   case ARM::LDMIA_UPD:
3116   case ARM::LDMDA_UPD:
3117   case ARM::LDMDB_UPD:
3118   case ARM::LDMIB_UPD:
3119   case ARM::tLDMIA:
3120   case ARM::tLDMIA_UPD:
3121   case ARM::tPUSH:
3122   case ARM::t2LDMIA_RET:
3123   case ARM::t2LDMIA:
3124   case ARM::t2LDMDB:
3125   case ARM::t2LDMIA_UPD:
3126   case ARM::t2LDMDB_UPD:
3127     LdmBypass = 1;
3128     DefCycle = getLDMDefCycle(ItinData, DefMCID, DefClass, DefIdx, DefAlign);
3129     break;
3130   }
3131
3132   if (DefCycle == -1)
3133     // We can't seem to determine the result latency of the def, assume it's 2.
3134     DefCycle = 2;
3135
3136   int UseCycle = -1;
3137   switch (UseMCID.getOpcode()) {
3138   default:
3139     UseCycle = ItinData->getOperandCycle(UseClass, UseIdx);
3140     break;
3141
3142   case ARM::VSTMDIA:
3143   case ARM::VSTMDIA_UPD:
3144   case ARM::VSTMDDB_UPD:
3145   case ARM::VSTMSIA:
3146   case ARM::VSTMSIA_UPD:
3147   case ARM::VSTMSDB_UPD:
3148     UseCycle = getVSTMUseCycle(ItinData, UseMCID, UseClass, UseIdx, UseAlign);
3149     break;
3150
3151   case ARM::STMIA:
3152   case ARM::STMDA:
3153   case ARM::STMDB:
3154   case ARM::STMIB:
3155   case ARM::STMIA_UPD:
3156   case ARM::STMDA_UPD:
3157   case ARM::STMDB_UPD:
3158   case ARM::STMIB_UPD:
3159   case ARM::tSTMIA_UPD:
3160   case ARM::tPOP_RET:
3161   case ARM::tPOP:
3162   case ARM::t2STMIA:
3163   case ARM::t2STMDB:
3164   case ARM::t2STMIA_UPD:
3165   case ARM::t2STMDB_UPD:
3166     UseCycle = getSTMUseCycle(ItinData, UseMCID, UseClass, UseIdx, UseAlign);
3167     break;
3168   }
3169
3170   if (UseCycle == -1)
3171     // Assume it's read in the first stage.
3172     UseCycle = 1;
3173
3174   UseCycle = DefCycle - UseCycle + 1;
3175   if (UseCycle > 0) {
3176     if (LdmBypass) {
3177       // It's a variable_ops instruction so we can't use DefIdx here. Just use
3178       // first def operand.
3179       if (ItinData->hasPipelineForwarding(DefClass, DefMCID.getNumOperands()-1,
3180                                           UseClass, UseIdx))
3181         --UseCycle;
3182     } else if (ItinData->hasPipelineForwarding(DefClass, DefIdx,
3183                                                UseClass, UseIdx)) {
3184       --UseCycle;
3185     }
3186   }
3187
3188   return UseCycle;
3189 }
3190
3191 static const MachineInstr *getBundledDefMI(const TargetRegisterInfo *TRI,
3192                                            const MachineInstr *MI, unsigned Reg,
3193                                            unsigned &DefIdx, unsigned &Dist) {
3194   Dist = 0;
3195
3196   MachineBasicBlock::const_iterator I = MI; ++I;
3197   MachineBasicBlock::const_instr_iterator II =
3198     llvm::prior(I.getInstrIterator());
3199   assert(II->isInsideBundle() && "Empty bundle?");
3200
3201   int Idx = -1;
3202   while (II->isInsideBundle()) {
3203     Idx = II->findRegisterDefOperandIdx(Reg, false, true, TRI);
3204     if (Idx != -1)
3205       break;
3206     --II;
3207     ++Dist;
3208   }
3209
3210   assert(Idx != -1 && "Cannot find bundled definition!");
3211   DefIdx = Idx;
3212   return II;
3213 }
3214
3215 static const MachineInstr *getBundledUseMI(const TargetRegisterInfo *TRI,
3216                                            const MachineInstr *MI, unsigned Reg,
3217                                            unsigned &UseIdx, unsigned &Dist) {
3218   Dist = 0;
3219
3220   MachineBasicBlock::const_instr_iterator II = MI; ++II;
3221   assert(II->isInsideBundle() && "Empty bundle?");
3222   MachineBasicBlock::const_instr_iterator E = MI->getParent()->instr_end();
3223
3224   // FIXME: This doesn't properly handle multiple uses.
3225   int Idx = -1;
3226   while (II != E && II->isInsideBundle()) {
3227     Idx = II->findRegisterUseOperandIdx(Reg, false, TRI);
3228     if (Idx != -1)
3229       break;
3230     if (II->getOpcode() != ARM::t2IT)
3231       ++Dist;
3232     ++II;
3233   }
3234
3235   if (Idx == -1) {
3236     Dist = 0;
3237     return 0;
3238   }
3239
3240   UseIdx = Idx;
3241   return II;
3242 }
3243
3244 /// Return the number of cycles to add to (or subtract from) the static
3245 /// itinerary based on the def opcode and alignment. The caller will ensure that
3246 /// adjusted latency is at least one cycle.
3247 static int adjustDefLatency(const ARMSubtarget &Subtarget,
3248                             const MachineInstr *DefMI,
3249                             const MCInstrDesc *DefMCID, unsigned DefAlign) {
3250   int Adjust = 0;
3251   if (Subtarget.isCortexA8() || Subtarget.isLikeA9()) {
3252     // FIXME: Shifter op hack: no shift (i.e. [r +/- r]) or [r + r << 2]
3253     // variants are one cycle cheaper.
3254     switch (DefMCID->getOpcode()) {
3255     default: break;
3256     case ARM::LDRrs:
3257     case ARM::LDRBrs: {
3258       unsigned ShOpVal = DefMI->getOperand(3).getImm();
3259       unsigned ShImm = ARM_AM::getAM2Offset(ShOpVal);
3260       if (ShImm == 0 ||
3261           (ShImm == 2 && ARM_AM::getAM2ShiftOpc(ShOpVal) == ARM_AM::lsl))
3262         --Adjust;
3263       break;
3264     }
3265     case ARM::t2LDRs:
3266     case ARM::t2LDRBs:
3267     case ARM::t2LDRHs:
3268     case ARM::t2LDRSHs: {
3269       // Thumb2 mode: lsl only.
3270       unsigned ShAmt = DefMI->getOperand(3).getImm();
3271       if (ShAmt == 0 || ShAmt == 2)
3272         --Adjust;
3273       break;
3274     }
3275     }
3276   } else if (Subtarget.isSwift()) {
3277     // FIXME: Properly handle all of the latency adjustments for address
3278     // writeback.
3279     switch (DefMCID->getOpcode()) {
3280     default: break;
3281     case ARM::LDRrs:
3282     case ARM::LDRBrs: {
3283       unsigned ShOpVal = DefMI->getOperand(3).getImm();
3284       bool isSub = ARM_AM::getAM2Op(ShOpVal) == ARM_AM::sub;
3285       unsigned ShImm = ARM_AM::getAM2Offset(ShOpVal);
3286       if (!isSub &&
3287           (ShImm == 0 ||
3288            ((ShImm == 1 || ShImm == 2 || ShImm == 3) &&
3289             ARM_AM::getAM2ShiftOpc(ShOpVal) == ARM_AM::lsl)))
3290         Adjust -= 2;
3291       else if (!isSub &&
3292                ShImm == 1 && ARM_AM::getAM2ShiftOpc(ShOpVal) == ARM_AM::lsr)
3293         --Adjust;
3294       break;
3295     }
3296     case ARM::t2LDRs:
3297     case ARM::t2LDRBs:
3298     case ARM::t2LDRHs:
3299     case ARM::t2LDRSHs: {
3300       // Thumb2 mode: lsl only.
3301       unsigned ShAmt = DefMI->getOperand(3).getImm();
3302       if (ShAmt == 0 || ShAmt == 1 || ShAmt == 2 || ShAmt == 3)
3303         Adjust -= 2;
3304       break;
3305     }
3306     }
3307   }
3308
3309   if (DefAlign < 8 && Subtarget.isLikeA9()) {
3310     switch (DefMCID->getOpcode()) {
3311     default: break;
3312     case ARM::VLD1q8:
3313     case ARM::VLD1q16:
3314     case ARM::VLD1q32:
3315     case ARM::VLD1q64:
3316     case ARM::VLD1q8wb_fixed:
3317     case ARM::VLD1q16wb_fixed:
3318     case ARM::VLD1q32wb_fixed:
3319     case ARM::VLD1q64wb_fixed:
3320     case ARM::VLD1q8wb_register:
3321     case ARM::VLD1q16wb_register:
3322     case ARM::VLD1q32wb_register:
3323     case ARM::VLD1q64wb_register:
3324     case ARM::VLD2d8:
3325     case ARM::VLD2d16:
3326     case ARM::VLD2d32:
3327     case ARM::VLD2q8:
3328     case ARM::VLD2q16:
3329     case ARM::VLD2q32:
3330     case ARM::VLD2d8wb_fixed:
3331     case ARM::VLD2d16wb_fixed:
3332     case ARM::VLD2d32wb_fixed:
3333     case ARM::VLD2q8wb_fixed:
3334     case ARM::VLD2q16wb_fixed:
3335     case ARM::VLD2q32wb_fixed:
3336     case ARM::VLD2d8wb_register:
3337     case ARM::VLD2d16wb_register:
3338     case ARM::VLD2d32wb_register:
3339     case ARM::VLD2q8wb_register:
3340     case ARM::VLD2q16wb_register:
3341     case ARM::VLD2q32wb_register:
3342     case ARM::VLD3d8:
3343     case ARM::VLD3d16:
3344     case ARM::VLD3d32:
3345     case ARM::VLD1d64T:
3346     case ARM::VLD3d8_UPD:
3347     case ARM::VLD3d16_UPD:
3348     case ARM::VLD3d32_UPD:
3349     case ARM::VLD1d64Twb_fixed:
3350     case ARM::VLD1d64Twb_register:
3351     case ARM::VLD3q8_UPD:
3352     case ARM::VLD3q16_UPD:
3353     case ARM::VLD3q32_UPD:
3354     case ARM::VLD4d8:
3355     case ARM::VLD4d16:
3356     case ARM::VLD4d32:
3357     case ARM::VLD1d64Q:
3358     case ARM::VLD4d8_UPD:
3359     case ARM::VLD4d16_UPD:
3360     case ARM::VLD4d32_UPD:
3361     case ARM::VLD1d64Qwb_fixed:
3362     case ARM::VLD1d64Qwb_register:
3363     case ARM::VLD4q8_UPD:
3364     case ARM::VLD4q16_UPD:
3365     case ARM::VLD4q32_UPD:
3366     case ARM::VLD1DUPq8:
3367     case ARM::VLD1DUPq16:
3368     case ARM::VLD1DUPq32:
3369     case ARM::VLD1DUPq8wb_fixed:
3370     case ARM::VLD1DUPq16wb_fixed:
3371     case ARM::VLD1DUPq32wb_fixed:
3372     case ARM::VLD1DUPq8wb_register:
3373     case ARM::VLD1DUPq16wb_register:
3374     case ARM::VLD1DUPq32wb_register:
3375     case ARM::VLD2DUPd8:
3376     case ARM::VLD2DUPd16:
3377     case ARM::VLD2DUPd32:
3378     case ARM::VLD2DUPd8wb_fixed:
3379     case ARM::VLD2DUPd16wb_fixed:
3380     case ARM::VLD2DUPd32wb_fixed:
3381     case ARM::VLD2DUPd8wb_register:
3382     case ARM::VLD2DUPd16wb_register:
3383     case ARM::VLD2DUPd32wb_register:
3384     case ARM::VLD4DUPd8:
3385     case ARM::VLD4DUPd16:
3386     case ARM::VLD4DUPd32:
3387     case ARM::VLD4DUPd8_UPD:
3388     case ARM::VLD4DUPd16_UPD:
3389     case ARM::VLD4DUPd32_UPD:
3390     case ARM::VLD1LNd8:
3391     case ARM::VLD1LNd16:
3392     case ARM::VLD1LNd32:
3393     case ARM::VLD1LNd8_UPD:
3394     case ARM::VLD1LNd16_UPD:
3395     case ARM::VLD1LNd32_UPD:
3396     case ARM::VLD2LNd8:
3397     case ARM::VLD2LNd16:
3398     case ARM::VLD2LNd32:
3399     case ARM::VLD2LNq16:
3400     case ARM::VLD2LNq32:
3401     case ARM::VLD2LNd8_UPD:
3402     case ARM::VLD2LNd16_UPD:
3403     case ARM::VLD2LNd32_UPD:
3404     case ARM::VLD2LNq16_UPD:
3405     case ARM::VLD2LNq32_UPD:
3406     case ARM::VLD4LNd8:
3407     case ARM::VLD4LNd16:
3408     case ARM::VLD4LNd32:
3409     case ARM::VLD4LNq16:
3410     case ARM::VLD4LNq32:
3411     case ARM::VLD4LNd8_UPD:
3412     case ARM::VLD4LNd16_UPD:
3413     case ARM::VLD4LNd32_UPD:
3414     case ARM::VLD4LNq16_UPD:
3415     case ARM::VLD4LNq32_UPD:
3416       // If the address is not 64-bit aligned, the latencies of these
3417       // instructions increases by one.
3418       ++Adjust;
3419       break;
3420     }
3421   }
3422   return Adjust;
3423 }
3424
3425
3426
3427 int
3428 ARMBaseInstrInfo::getOperandLatency(const InstrItineraryData *ItinData,
3429                                     const MachineInstr *DefMI, unsigned DefIdx,
3430                                     const MachineInstr *UseMI,
3431                                     unsigned UseIdx) const {
3432   // No operand latency. The caller may fall back to getInstrLatency.
3433   if (!ItinData || ItinData->isEmpty())
3434     return -1;
3435
3436   const MachineOperand &DefMO = DefMI->getOperand(DefIdx);
3437   unsigned Reg = DefMO.getReg();
3438   const MCInstrDesc *DefMCID = &DefMI->getDesc();
3439   const MCInstrDesc *UseMCID = &UseMI->getDesc();
3440
3441   unsigned DefAdj = 0;
3442   if (DefMI->isBundle()) {
3443     DefMI = getBundledDefMI(&getRegisterInfo(), DefMI, Reg, DefIdx, DefAdj);
3444     DefMCID = &DefMI->getDesc();
3445   }
3446   if (DefMI->isCopyLike() || DefMI->isInsertSubreg() ||
3447       DefMI->isRegSequence() || DefMI->isImplicitDef()) {
3448     return 1;
3449   }
3450
3451   unsigned UseAdj = 0;
3452   if (UseMI->isBundle()) {
3453     unsigned NewUseIdx;
3454     const MachineInstr *NewUseMI = getBundledUseMI(&getRegisterInfo(), UseMI,
3455                                                    Reg, NewUseIdx, UseAdj);
3456     if (!NewUseMI)
3457       return -1;
3458
3459     UseMI = NewUseMI;
3460     UseIdx = NewUseIdx;
3461     UseMCID = &UseMI->getDesc();
3462   }
3463
3464   if (Reg == ARM::CPSR) {
3465     if (DefMI->getOpcode() == ARM::FMSTAT) {
3466       // fpscr -> cpsr stalls over 20 cycles on A8 (and earlier?)
3467       return Subtarget.isLikeA9() ? 1 : 20;
3468     }
3469
3470     // CPSR set and branch can be paired in the same cycle.
3471     if (UseMI->isBranch())
3472       return 0;
3473
3474     // Otherwise it takes the instruction latency (generally one).
3475     unsigned Latency = getInstrLatency(ItinData, DefMI);
3476
3477     // For Thumb2 and -Os, prefer scheduling CPSR setting instruction close to
3478     // its uses. Instructions which are otherwise scheduled between them may
3479     // incur a code size penalty (not able to use the CPSR setting 16-bit
3480     // instructions).
3481     if (Latency > 0 && Subtarget.isThumb2()) {
3482       const MachineFunction *MF = DefMI->getParent()->getParent();
3483       if (MF->getFunction()->getAttributes().
3484             hasAttribute(AttributeSet::FunctionIndex,
3485                          Attribute::OptimizeForSize))
3486         --Latency;
3487     }
3488     return Latency;
3489   }
3490
3491   if (DefMO.isImplicit() || UseMI->getOperand(UseIdx).isImplicit())
3492     return -1;
3493
3494   unsigned DefAlign = DefMI->hasOneMemOperand()
3495     ? (*DefMI->memoperands_begin())->getAlignment() : 0;
3496   unsigned UseAlign = UseMI->hasOneMemOperand()
3497     ? (*UseMI->memoperands_begin())->getAlignment() : 0;
3498
3499   // Get the itinerary's latency if possible, and handle variable_ops.
3500   int Latency = getOperandLatency(ItinData, *DefMCID, DefIdx, DefAlign,
3501                                   *UseMCID, UseIdx, UseAlign);
3502   // Unable to find operand latency. The caller may resort to getInstrLatency.
3503   if (Latency < 0)
3504     return Latency;
3505
3506   // Adjust for IT block position.
3507   int Adj = DefAdj + UseAdj;
3508
3509   // Adjust for dynamic def-side opcode variants not captured by the itinerary.
3510   Adj += adjustDefLatency(Subtarget, DefMI, DefMCID, DefAlign);
3511   if (Adj >= 0 || (int)Latency > -Adj) {
3512     return Latency + Adj;
3513   }
3514   // Return the itinerary latency, which may be zero but not less than zero.
3515   return Latency;
3516 }
3517
3518 int
3519 ARMBaseInstrInfo::getOperandLatency(const InstrItineraryData *ItinData,
3520                                     SDNode *DefNode, unsigned DefIdx,
3521                                     SDNode *UseNode, unsigned UseIdx) const {
3522   if (!DefNode->isMachineOpcode())
3523     return 1;
3524
3525   const MCInstrDesc &DefMCID = get(DefNode->getMachineOpcode());
3526
3527   if (isZeroCost(DefMCID.Opcode))
3528     return 0;
3529
3530   if (!ItinData || ItinData->isEmpty())
3531     return DefMCID.mayLoad() ? 3 : 1;
3532
3533   if (!UseNode->isMachineOpcode()) {
3534     int Latency = ItinData->getOperandCycle(DefMCID.getSchedClass(), DefIdx);
3535     if (Subtarget.isLikeA9() || Subtarget.isSwift())
3536       return Latency <= 2 ? 1 : Latency - 1;
3537     else
3538       return Latency <= 3 ? 1 : Latency - 2;
3539   }
3540
3541   const MCInstrDesc &UseMCID = get(UseNode->getMachineOpcode());
3542   const MachineSDNode *DefMN = dyn_cast<MachineSDNode>(DefNode);
3543   unsigned DefAlign = !DefMN->memoperands_empty()
3544     ? (*DefMN->memoperands_begin())->getAlignment() : 0;
3545   const MachineSDNode *UseMN = dyn_cast<MachineSDNode>(UseNode);
3546   unsigned UseAlign = !UseMN->memoperands_empty()
3547     ? (*UseMN->memoperands_begin())->getAlignment() : 0;
3548   int Latency = getOperandLatency(ItinData, DefMCID, DefIdx, DefAlign,
3549                                   UseMCID, UseIdx, UseAlign);
3550
3551   if (Latency > 1 &&
3552       (Subtarget.isCortexA8() || Subtarget.isLikeA9())) {
3553     // FIXME: Shifter op hack: no shift (i.e. [r +/- r]) or [r + r << 2]
3554     // variants are one cycle cheaper.
3555     switch (DefMCID.getOpcode()) {
3556     default: break;
3557     case ARM::LDRrs:
3558     case ARM::LDRBrs: {
3559       unsigned ShOpVal =
3560         cast<ConstantSDNode>(DefNode->getOperand(2))->getZExtValue();
3561       unsigned ShImm = ARM_AM::getAM2Offset(ShOpVal);
3562       if (ShImm == 0 ||
3563           (ShImm == 2 && ARM_AM::getAM2ShiftOpc(ShOpVal) == ARM_AM::lsl))
3564         --Latency;
3565       break;
3566     }
3567     case ARM::t2LDRs:
3568     case ARM::t2LDRBs:
3569     case ARM::t2LDRHs:
3570     case ARM::t2LDRSHs: {
3571       // Thumb2 mode: lsl only.
3572       unsigned ShAmt =
3573         cast<ConstantSDNode>(DefNode->getOperand(2))->getZExtValue();
3574       if (ShAmt == 0 || ShAmt == 2)
3575         --Latency;
3576       break;
3577     }
3578     }
3579   } else if (DefIdx == 0 && Latency > 2 && Subtarget.isSwift()) {
3580     // FIXME: Properly handle all of the latency adjustments for address
3581     // writeback.
3582     switch (DefMCID.getOpcode()) {
3583     default: break;
3584     case ARM::LDRrs:
3585     case ARM::LDRBrs: {
3586       unsigned ShOpVal =
3587         cast<ConstantSDNode>(DefNode->getOperand(2))->getZExtValue();
3588       unsigned ShImm = ARM_AM::getAM2Offset(ShOpVal);
3589       if (ShImm == 0 ||
3590           ((ShImm == 1 || ShImm == 2 || ShImm == 3) &&
3591            ARM_AM::getAM2ShiftOpc(ShOpVal) == ARM_AM::lsl))
3592         Latency -= 2;
3593       else if (ShImm == 1 && ARM_AM::getAM2ShiftOpc(ShOpVal) == ARM_AM::lsr)
3594         --Latency;
3595       break;
3596     }
3597     case ARM::t2LDRs:
3598     case ARM::t2LDRBs:
3599     case ARM::t2LDRHs:
3600     case ARM::t2LDRSHs: {
3601       // Thumb2 mode: lsl 0-3 only.
3602       Latency -= 2;
3603       break;
3604     }
3605     }
3606   }
3607
3608   if (DefAlign < 8 && Subtarget.isLikeA9())
3609     switch (DefMCID.getOpcode()) {
3610     default: break;
3611     case ARM::VLD1q8:
3612     case ARM::VLD1q16:
3613     case ARM::VLD1q32:
3614     case ARM::VLD1q64:
3615     case ARM::VLD1q8wb_register:
3616     case ARM::VLD1q16wb_register:
3617     case ARM::VLD1q32wb_register:
3618     case ARM::VLD1q64wb_register:
3619     case ARM::VLD1q8wb_fixed:
3620     case ARM::VLD1q16wb_fixed:
3621     case ARM::VLD1q32wb_fixed:
3622     case ARM::VLD1q64wb_fixed:
3623     case ARM::VLD2d8:
3624     case ARM::VLD2d16:
3625     case ARM::VLD2d32:
3626     case ARM::VLD2q8Pseudo:
3627     case ARM::VLD2q16Pseudo:
3628     case ARM::VLD2q32Pseudo:
3629     case ARM::VLD2d8wb_fixed:
3630     case ARM::VLD2d16wb_fixed:
3631     case ARM::VLD2d32wb_fixed:
3632     case ARM::VLD2q8PseudoWB_fixed:
3633     case ARM::VLD2q16PseudoWB_fixed:
3634     case ARM::VLD2q32PseudoWB_fixed:
3635     case ARM::VLD2d8wb_register:
3636     case ARM::VLD2d16wb_register:
3637     case ARM::VLD2d32wb_register:
3638     case ARM::VLD2q8PseudoWB_register:
3639     case ARM::VLD2q16PseudoWB_register:
3640     case ARM::VLD2q32PseudoWB_register:
3641     case ARM::VLD3d8Pseudo:
3642     case ARM::VLD3d16Pseudo:
3643     case ARM::VLD3d32Pseudo:
3644     case ARM::VLD1d64TPseudo:
3645     case ARM::VLD3d8Pseudo_UPD:
3646     case ARM::VLD3d16Pseudo_UPD:
3647     case ARM::VLD3d32Pseudo_UPD:
3648     case ARM::VLD3q8Pseudo_UPD:
3649     case ARM::VLD3q16Pseudo_UPD:
3650     case ARM::VLD3q32Pseudo_UPD:
3651     case ARM::VLD3q8oddPseudo:
3652     case ARM::VLD3q16oddPseudo:
3653     case ARM::VLD3q32oddPseudo:
3654     case ARM::VLD3q8oddPseudo_UPD:
3655     case ARM::VLD3q16oddPseudo_UPD:
3656     case ARM::VLD3q32oddPseudo_UPD:
3657     case ARM::VLD4d8Pseudo:
3658     case ARM::VLD4d16Pseudo:
3659     case ARM::VLD4d32Pseudo:
3660     case ARM::VLD1d64QPseudo:
3661     case ARM::VLD4d8Pseudo_UPD:
3662     case ARM::VLD4d16Pseudo_UPD:
3663     case ARM::VLD4d32Pseudo_UPD:
3664     case ARM::VLD4q8Pseudo_UPD:
3665     case ARM::VLD4q16Pseudo_UPD:
3666     case ARM::VLD4q32Pseudo_UPD:
3667     case ARM::VLD4q8oddPseudo:
3668     case ARM::VLD4q16oddPseudo:
3669     case ARM::VLD4q32oddPseudo:
3670     case ARM::VLD4q8oddPseudo_UPD:
3671     case ARM::VLD4q16oddPseudo_UPD:
3672     case ARM::VLD4q32oddPseudo_UPD:
3673     case ARM::VLD1DUPq8:
3674     case ARM::VLD1DUPq16:
3675     case ARM::VLD1DUPq32:
3676     case ARM::VLD1DUPq8wb_fixed:
3677     case ARM::VLD1DUPq16wb_fixed:
3678     case ARM::VLD1DUPq32wb_fixed:
3679     case ARM::VLD1DUPq8wb_register:
3680     case ARM::VLD1DUPq16wb_register:
3681     case ARM::VLD1DUPq32wb_register:
3682     case ARM::VLD2DUPd8:
3683     case ARM::VLD2DUPd16:
3684     case ARM::VLD2DUPd32:
3685     case ARM::VLD2DUPd8wb_fixed:
3686     case ARM::VLD2DUPd16wb_fixed:
3687     case ARM::VLD2DUPd32wb_fixed:
3688     case ARM::VLD2DUPd8wb_register:
3689     case ARM::VLD2DUPd16wb_register:
3690     case ARM::VLD2DUPd32wb_register:
3691     case ARM::VLD4DUPd8Pseudo:
3692     case ARM::VLD4DUPd16Pseudo:
3693     case ARM::VLD4DUPd32Pseudo:
3694     case ARM::VLD4DUPd8Pseudo_UPD:
3695     case ARM::VLD4DUPd16Pseudo_UPD:
3696     case ARM::VLD4DUPd32Pseudo_UPD:
3697     case ARM::VLD1LNq8Pseudo:
3698     case ARM::VLD1LNq16Pseudo:
3699     case ARM::VLD1LNq32Pseudo:
3700     case ARM::VLD1LNq8Pseudo_UPD:
3701     case ARM::VLD1LNq16Pseudo_UPD:
3702     case ARM::VLD1LNq32Pseudo_UPD:
3703     case ARM::VLD2LNd8Pseudo:
3704     case ARM::VLD2LNd16Pseudo:
3705     case ARM::VLD2LNd32Pseudo:
3706     case ARM::VLD2LNq16Pseudo:
3707     case ARM::VLD2LNq32Pseudo:
3708     case ARM::VLD2LNd8Pseudo_UPD:
3709     case ARM::VLD2LNd16Pseudo_UPD:
3710     case ARM::VLD2LNd32Pseudo_UPD:
3711     case ARM::VLD2LNq16Pseudo_UPD:
3712     case ARM::VLD2LNq32Pseudo_UPD:
3713     case ARM::VLD4LNd8Pseudo:
3714     case ARM::VLD4LNd16Pseudo:
3715     case ARM::VLD4LNd32Pseudo:
3716     case ARM::VLD4LNq16Pseudo:
3717     case ARM::VLD4LNq32Pseudo:
3718     case ARM::VLD4LNd8Pseudo_UPD:
3719     case ARM::VLD4LNd16Pseudo_UPD:
3720     case ARM::VLD4LNd32Pseudo_UPD:
3721     case ARM::VLD4LNq16Pseudo_UPD:
3722     case ARM::VLD4LNq32Pseudo_UPD:
3723       // If the address is not 64-bit aligned, the latencies of these
3724       // instructions increases by one.
3725       ++Latency;
3726       break;
3727     }
3728
3729   return Latency;
3730 }
3731
3732 unsigned ARMBaseInstrInfo::getPredicationCost(const MachineInstr *MI) const {
3733    if (MI->isCopyLike() || MI->isInsertSubreg() ||
3734       MI->isRegSequence() || MI->isImplicitDef())
3735     return 0;
3736
3737   if (MI->isBundle())
3738     return 0;
3739
3740   const MCInstrDesc &MCID = MI->getDesc();
3741
3742   if (MCID.isCall() || MCID.hasImplicitDefOfPhysReg(ARM::CPSR)) {
3743     // When predicated, CPSR is an additional source operand for CPSR updating
3744     // instructions, this apparently increases their latencies.
3745     return 1;
3746   }
3747   return 0;
3748 }
3749
3750 unsigned ARMBaseInstrInfo::getInstrLatency(const InstrItineraryData *ItinData,
3751                                            const MachineInstr *MI,
3752                                            unsigned *PredCost) const {
3753   if (MI->isCopyLike() || MI->isInsertSubreg() ||
3754       MI->isRegSequence() || MI->isImplicitDef())
3755     return 1;
3756
3757   // An instruction scheduler typically runs on unbundled instructions, however
3758   // other passes may query the latency of a bundled instruction.
3759   if (MI->isBundle()) {
3760     unsigned Latency = 0;
3761     MachineBasicBlock::const_instr_iterator I = MI;
3762     MachineBasicBlock::const_instr_iterator E = MI->getParent()->instr_end();
3763     while (++I != E && I->isInsideBundle()) {
3764       if (I->getOpcode() != ARM::t2IT)
3765         Latency += getInstrLatency(ItinData, I, PredCost);
3766     }
3767     return Latency;
3768   }
3769
3770   const MCInstrDesc &MCID = MI->getDesc();
3771   if (PredCost && (MCID.isCall() || MCID.hasImplicitDefOfPhysReg(ARM::CPSR))) {
3772     // When predicated, CPSR is an additional source operand for CPSR updating
3773     // instructions, this apparently increases their latencies.
3774     *PredCost = 1;
3775   }
3776   // Be sure to call getStageLatency for an empty itinerary in case it has a
3777   // valid MinLatency property.
3778   if (!ItinData)
3779     return MI->mayLoad() ? 3 : 1;
3780
3781   unsigned Class = MCID.getSchedClass();
3782
3783   // For instructions with variable uops, use uops as latency.
3784   if (!ItinData->isEmpty() && ItinData->getNumMicroOps(Class) < 0)
3785     return getNumMicroOps(ItinData, MI);
3786
3787   // For the common case, fall back on the itinerary's latency.
3788   unsigned Latency = ItinData->getStageLatency(Class);
3789
3790   // Adjust for dynamic def-side opcode variants not captured by the itinerary.
3791   unsigned DefAlign = MI->hasOneMemOperand()
3792     ? (*MI->memoperands_begin())->getAlignment() : 0;
3793   int Adj = adjustDefLatency(Subtarget, MI, &MCID, DefAlign);
3794   if (Adj >= 0 || (int)Latency > -Adj) {
3795     return Latency + Adj;
3796   }
3797   return Latency;
3798 }
3799
3800 int ARMBaseInstrInfo::getInstrLatency(const InstrItineraryData *ItinData,
3801                                       SDNode *Node) const {
3802   if (!Node->isMachineOpcode())
3803     return 1;
3804
3805   if (!ItinData || ItinData->isEmpty())
3806     return 1;
3807
3808   unsigned Opcode = Node->getMachineOpcode();
3809   switch (Opcode) {
3810   default:
3811     return ItinData->getStageLatency(get(Opcode).getSchedClass());
3812   case ARM::VLDMQIA:
3813   case ARM::VSTMQIA:
3814     return 2;
3815   }
3816 }
3817
3818 bool ARMBaseInstrInfo::
3819 hasHighOperandLatency(const InstrItineraryData *ItinData,
3820                       const MachineRegisterInfo *MRI,
3821                       const MachineInstr *DefMI, unsigned DefIdx,
3822                       const MachineInstr *UseMI, unsigned UseIdx) const {
3823   unsigned DDomain = DefMI->getDesc().TSFlags & ARMII::DomainMask;
3824   unsigned UDomain = UseMI->getDesc().TSFlags & ARMII::DomainMask;
3825   if (Subtarget.isCortexA8() &&
3826       (DDomain == ARMII::DomainVFP || UDomain == ARMII::DomainVFP))
3827     // CortexA8 VFP instructions are not pipelined.
3828     return true;
3829
3830   // Hoist VFP / NEON instructions with 4 or higher latency.
3831   int Latency = computeOperandLatency(ItinData, DefMI, DefIdx, UseMI, UseIdx);
3832   if (Latency < 0)
3833     Latency = getInstrLatency(ItinData, DefMI);
3834   if (Latency <= 3)
3835     return false;
3836   return DDomain == ARMII::DomainVFP || DDomain == ARMII::DomainNEON ||
3837          UDomain == ARMII::DomainVFP || UDomain == ARMII::DomainNEON;
3838 }
3839
3840 bool ARMBaseInstrInfo::
3841 hasLowDefLatency(const InstrItineraryData *ItinData,
3842                  const MachineInstr *DefMI, unsigned DefIdx) const {
3843   if (!ItinData || ItinData->isEmpty())
3844     return false;
3845
3846   unsigned DDomain = DefMI->getDesc().TSFlags & ARMII::DomainMask;
3847   if (DDomain == ARMII::DomainGeneral) {
3848     unsigned DefClass = DefMI->getDesc().getSchedClass();
3849     int DefCycle = ItinData->getOperandCycle(DefClass, DefIdx);
3850     return (DefCycle != -1 && DefCycle <= 2);
3851   }
3852   return false;
3853 }
3854
3855 bool ARMBaseInstrInfo::verifyInstruction(const MachineInstr *MI,
3856                                          StringRef &ErrInfo) const {
3857   if (convertAddSubFlagsOpcode(MI->getOpcode())) {
3858     ErrInfo = "Pseudo flag setting opcodes only exist in Selection DAG";
3859     return false;
3860   }
3861   return true;
3862 }
3863
3864 bool
3865 ARMBaseInstrInfo::isFpMLxInstruction(unsigned Opcode, unsigned &MulOpc,
3866                                      unsigned &AddSubOpc,
3867                                      bool &NegAcc, bool &HasLane) const {
3868   DenseMap<unsigned, unsigned>::const_iterator I = MLxEntryMap.find(Opcode);
3869   if (I == MLxEntryMap.end())
3870     return false;
3871
3872   const ARM_MLxEntry &Entry = ARM_MLxTable[I->second];
3873   MulOpc = Entry.MulOpc;
3874   AddSubOpc = Entry.AddSubOpc;
3875   NegAcc = Entry.NegAcc;
3876   HasLane = Entry.HasLane;
3877   return true;
3878 }
3879
3880 //===----------------------------------------------------------------------===//
3881 // Execution domains.
3882 //===----------------------------------------------------------------------===//
3883 //
3884 // Some instructions go down the NEON pipeline, some go down the VFP pipeline,
3885 // and some can go down both.  The vmov instructions go down the VFP pipeline,
3886 // but they can be changed to vorr equivalents that are executed by the NEON
3887 // pipeline.
3888 //
3889 // We use the following execution domain numbering:
3890 //
3891 enum ARMExeDomain {
3892   ExeGeneric = 0,
3893   ExeVFP = 1,
3894   ExeNEON = 2
3895 };
3896 //
3897 // Also see ARMInstrFormats.td and Domain* enums in ARMBaseInfo.h
3898 //
3899 std::pair<uint16_t, uint16_t>
3900 ARMBaseInstrInfo::getExecutionDomain(const MachineInstr *MI) const {
3901   // VMOVD, VMOVRS and VMOVSR are VFP instructions, but can be changed to NEON
3902   // if they are not predicated.
3903   if (MI->getOpcode() == ARM::VMOVD && !isPredicated(MI))
3904     return std::make_pair(ExeVFP, (1<<ExeVFP) | (1<<ExeNEON));
3905
3906   // CortexA9 is particularly picky about mixing the two and wants these
3907   // converted.
3908   if (Subtarget.isCortexA9() && !isPredicated(MI) &&
3909       (MI->getOpcode() == ARM::VMOVRS ||
3910        MI->getOpcode() == ARM::VMOVSR ||
3911        MI->getOpcode() == ARM::VMOVS))
3912     return std::make_pair(ExeVFP, (1<<ExeVFP) | (1<<ExeNEON));
3913
3914   // No other instructions can be swizzled, so just determine their domain.
3915   unsigned Domain = MI->getDesc().TSFlags & ARMII::DomainMask;
3916
3917   if (Domain & ARMII::DomainNEON)
3918     return std::make_pair(ExeNEON, 0);
3919
3920   // Certain instructions can go either way on Cortex-A8.
3921   // Treat them as NEON instructions.
3922   if ((Domain & ARMII::DomainNEONA8) && Subtarget.isCortexA8())
3923     return std::make_pair(ExeNEON, 0);
3924
3925   if (Domain & ARMII::DomainVFP)
3926     return std::make_pair(ExeVFP, 0);
3927
3928   return std::make_pair(ExeGeneric, 0);
3929 }
3930
3931 static unsigned getCorrespondingDRegAndLane(const TargetRegisterInfo *TRI,
3932                                             unsigned SReg, unsigned &Lane) {
3933   unsigned DReg = TRI->getMatchingSuperReg(SReg, ARM::ssub_0, &ARM::DPRRegClass);
3934   Lane = 0;
3935
3936   if (DReg != ARM::NoRegister)
3937    return DReg;
3938
3939   Lane = 1;
3940   DReg = TRI->getMatchingSuperReg(SReg, ARM::ssub_1, &ARM::DPRRegClass);
3941
3942   assert(DReg && "S-register with no D super-register?");
3943   return DReg;
3944 }
3945
3946 /// getImplicitSPRUseForDPRUse - Given a use of a DPR register and lane,
3947 /// set ImplicitSReg to a register number that must be marked as implicit-use or
3948 /// zero if no register needs to be defined as implicit-use.
3949 ///
3950 /// If the function cannot determine if an SPR should be marked implicit use or
3951 /// not, it returns false.
3952 ///
3953 /// This function handles cases where an instruction is being modified from taking
3954 /// an SPR to a DPR[Lane]. A use of the DPR is being added, which may conflict
3955 /// with an earlier def of an SPR corresponding to DPR[Lane^1] (i.e. the other
3956 /// lane of the DPR).
3957 ///
3958 /// If the other SPR is defined, an implicit-use of it should be added. Else,
3959 /// (including the case where the DPR itself is defined), it should not.
3960 ///
3961 static bool getImplicitSPRUseForDPRUse(const TargetRegisterInfo *TRI,
3962                                        MachineInstr *MI,
3963                                        unsigned DReg, unsigned Lane,
3964                                        unsigned &ImplicitSReg) {
3965   // If the DPR is defined or used already, the other SPR lane will be chained
3966   // correctly, so there is nothing to be done.
3967   if (MI->definesRegister(DReg, TRI) || MI->readsRegister(DReg, TRI)) {
3968     ImplicitSReg = 0;
3969     return true;
3970   }
3971
3972   // Otherwise we need to go searching to see if the SPR is set explicitly.
3973   ImplicitSReg = TRI->getSubReg(DReg,
3974                                 (Lane & 1) ? ARM::ssub_0 : ARM::ssub_1);
3975   MachineBasicBlock::LivenessQueryResult LQR =
3976     MI->getParent()->computeRegisterLiveness(TRI, ImplicitSReg, MI);
3977
3978   if (LQR == MachineBasicBlock::LQR_Live)
3979     return true;
3980   else if (LQR == MachineBasicBlock::LQR_Unknown)
3981     return false;
3982
3983   // If the register is known not to be live, there is no need to add an
3984   // implicit-use.
3985   ImplicitSReg = 0;
3986   return true;
3987 }
3988
3989 void
3990 ARMBaseInstrInfo::setExecutionDomain(MachineInstr *MI, unsigned Domain) const {
3991   unsigned DstReg, SrcReg, DReg;
3992   unsigned Lane;
3993   MachineInstrBuilder MIB(*MI->getParent()->getParent(), MI);
3994   const TargetRegisterInfo *TRI = &getRegisterInfo();
3995   switch (MI->getOpcode()) {
3996     default:
3997       llvm_unreachable("cannot handle opcode!");
3998       break;
3999     case ARM::VMOVD:
4000       if (Domain != ExeNEON)
4001         break;
4002
4003       // Zap the predicate operands.
4004       assert(!isPredicated(MI) && "Cannot predicate a VORRd");
4005
4006       // Source instruction is %DDst = VMOVD %DSrc, 14, %noreg (; implicits)
4007       DstReg = MI->getOperand(0).getReg();
4008       SrcReg = MI->getOperand(1).getReg();
4009
4010       for (unsigned i = MI->getDesc().getNumOperands(); i; --i)
4011         MI->RemoveOperand(i-1);
4012
4013       // Change to a %DDst = VORRd %DSrc, %DSrc, 14, %noreg (; implicits)
4014       MI->setDesc(get(ARM::VORRd));
4015       AddDefaultPred(MIB.addReg(DstReg, RegState::Define)
4016                         .addReg(SrcReg)
4017                         .addReg(SrcReg));
4018       break;
4019     case ARM::VMOVRS:
4020       if (Domain != ExeNEON)
4021         break;
4022       assert(!isPredicated(MI) && "Cannot predicate a VGETLN");
4023
4024       // Source instruction is %RDst = VMOVRS %SSrc, 14, %noreg (; implicits)
4025       DstReg = MI->getOperand(0).getReg();
4026       SrcReg = MI->getOperand(1).getReg();
4027
4028       for (unsigned i = MI->getDesc().getNumOperands(); i; --i)
4029         MI->RemoveOperand(i-1);
4030
4031       DReg = getCorrespondingDRegAndLane(TRI, SrcReg, Lane);
4032
4033       // Convert to %RDst = VGETLNi32 %DSrc, Lane, 14, %noreg (; imps)
4034       // Note that DSrc has been widened and the other lane may be undef, which
4035       // contaminates the entire register.
4036       MI->setDesc(get(ARM::VGETLNi32));
4037       AddDefaultPred(MIB.addReg(DstReg, RegState::Define)
4038                         .addReg(DReg, RegState::Undef)
4039                         .addImm(Lane));
4040
4041       // The old source should be an implicit use, otherwise we might think it
4042       // was dead before here.
4043       MIB.addReg(SrcReg, RegState::Implicit);
4044       break;
4045     case ARM::VMOVSR: {
4046       if (Domain != ExeNEON)
4047         break;
4048       assert(!isPredicated(MI) && "Cannot predicate a VSETLN");
4049
4050       // Source instruction is %SDst = VMOVSR %RSrc, 14, %noreg (; implicits)
4051       DstReg = MI->getOperand(0).getReg();
4052       SrcReg = MI->getOperand(1).getReg();
4053
4054       DReg = getCorrespondingDRegAndLane(TRI, DstReg, Lane);
4055
4056       unsigned ImplicitSReg;
4057       if (!getImplicitSPRUseForDPRUse(TRI, MI, DReg, Lane, ImplicitSReg))
4058         break;
4059
4060       for (unsigned i = MI->getDesc().getNumOperands(); i; --i)
4061         MI->RemoveOperand(i-1);
4062
4063       // Convert to %DDst = VSETLNi32 %DDst, %RSrc, Lane, 14, %noreg (; imps)
4064       // Again DDst may be undefined at the beginning of this instruction.
4065       MI->setDesc(get(ARM::VSETLNi32));
4066       MIB.addReg(DReg, RegState::Define)
4067          .addReg(DReg, getUndefRegState(!MI->readsRegister(DReg, TRI)))
4068          .addReg(SrcReg)
4069          .addImm(Lane);
4070       AddDefaultPred(MIB);
4071
4072       // The narrower destination must be marked as set to keep previous chains
4073       // in place.
4074       MIB.addReg(DstReg, RegState::Define | RegState::Implicit);
4075       if (ImplicitSReg != 0)
4076         MIB.addReg(ImplicitSReg, RegState::Implicit);
4077       break;
4078     }
4079     case ARM::VMOVS: {
4080       if (Domain != ExeNEON)
4081         break;
4082
4083       // Source instruction is %SDst = VMOVS %SSrc, 14, %noreg (; implicits)
4084       DstReg = MI->getOperand(0).getReg();
4085       SrcReg = MI->getOperand(1).getReg();
4086
4087       unsigned DstLane = 0, SrcLane = 0, DDst, DSrc;
4088       DDst = getCorrespondingDRegAndLane(TRI, DstReg, DstLane);
4089       DSrc = getCorrespondingDRegAndLane(TRI, SrcReg, SrcLane);
4090
4091       unsigned ImplicitSReg;
4092       if (!getImplicitSPRUseForDPRUse(TRI, MI, DSrc, SrcLane, ImplicitSReg))
4093         break;
4094
4095       for (unsigned i = MI->getDesc().getNumOperands(); i; --i)
4096         MI->RemoveOperand(i-1);
4097
4098       if (DSrc == DDst) {
4099         // Destination can be:
4100         //     %DDst = VDUPLN32d %DDst, Lane, 14, %noreg (; implicits)
4101         MI->setDesc(get(ARM::VDUPLN32d));
4102         MIB.addReg(DDst, RegState::Define)
4103            .addReg(DDst, getUndefRegState(!MI->readsRegister(DDst, TRI)))
4104            .addImm(SrcLane);
4105         AddDefaultPred(MIB);
4106
4107         // Neither the source or the destination are naturally represented any
4108         // more, so add them in manually.
4109         MIB.addReg(DstReg, RegState::Implicit | RegState::Define);
4110         MIB.addReg(SrcReg, RegState::Implicit);
4111         if (ImplicitSReg != 0)
4112           MIB.addReg(ImplicitSReg, RegState::Implicit);
4113         break;
4114       }
4115
4116       // In general there's no single instruction that can perform an S <-> S
4117       // move in NEON space, but a pair of VEXT instructions *can* do the
4118       // job. It turns out that the VEXTs needed will only use DSrc once, with
4119       // the position based purely on the combination of lane-0 and lane-1
4120       // involved. For example
4121       //     vmov s0, s2 -> vext.32 d0, d0, d1, #1  vext.32 d0, d0, d0, #1
4122       //     vmov s1, s3 -> vext.32 d0, d1, d0, #1  vext.32 d0, d0, d0, #1
4123       //     vmov s0, s3 -> vext.32 d0, d0, d0, #1  vext.32 d0, d1, d0, #1
4124       //     vmov s1, s2 -> vext.32 d0, d0, d0, #1  vext.32 d0, d0, d1, #1
4125       //
4126       // Pattern of the MachineInstrs is:
4127       //     %DDst = VEXTd32 %DSrc1, %DSrc2, Lane, 14, %noreg (;implicits)
4128       MachineInstrBuilder NewMIB;
4129       NewMIB = BuildMI(*MI->getParent(), MI, MI->getDebugLoc(),
4130                        get(ARM::VEXTd32), DDst);
4131
4132       // On the first instruction, both DSrc and DDst may be <undef> if present.
4133       // Specifically when the original instruction didn't have them as an
4134       // <imp-use>.
4135       unsigned CurReg = SrcLane == 1 && DstLane == 1 ? DSrc : DDst;
4136       bool CurUndef = !MI->readsRegister(CurReg, TRI);
4137       NewMIB.addReg(CurReg, getUndefRegState(CurUndef));
4138
4139       CurReg = SrcLane == 0 && DstLane == 0 ? DSrc : DDst;
4140       CurUndef = !MI->readsRegister(CurReg, TRI);
4141       NewMIB.addReg(CurReg, getUndefRegState(CurUndef));
4142
4143       NewMIB.addImm(1);
4144       AddDefaultPred(NewMIB);
4145
4146       if (SrcLane == DstLane)
4147         NewMIB.addReg(SrcReg, RegState::Implicit);
4148
4149       MI->setDesc(get(ARM::VEXTd32));
4150       MIB.addReg(DDst, RegState::Define);
4151
4152       // On the second instruction, DDst has definitely been defined above, so
4153       // it is not <undef>. DSrc, if present, can be <undef> as above.
4154       CurReg = SrcLane == 1 && DstLane == 0 ? DSrc : DDst;
4155       CurUndef = CurReg == DSrc && !MI->readsRegister(CurReg, TRI);
4156       MIB.addReg(CurReg, getUndefRegState(CurUndef));
4157
4158       CurReg = SrcLane == 0 && DstLane == 1 ? DSrc : DDst;
4159       CurUndef = CurReg == DSrc && !MI->readsRegister(CurReg, TRI);
4160       MIB.addReg(CurReg, getUndefRegState(CurUndef));
4161
4162       MIB.addImm(1);
4163       AddDefaultPred(MIB);
4164
4165       if (SrcLane != DstLane)
4166         MIB.addReg(SrcReg, RegState::Implicit);
4167
4168       // As before, the original destination is no longer represented, add it
4169       // implicitly.
4170       MIB.addReg(DstReg, RegState::Define | RegState::Implicit);
4171       if (ImplicitSReg != 0)
4172         MIB.addReg(ImplicitSReg, RegState::Implicit);
4173       break;
4174     }
4175   }
4176
4177 }
4178
4179 //===----------------------------------------------------------------------===//
4180 // Partial register updates
4181 //===----------------------------------------------------------------------===//
4182 //
4183 // Swift renames NEON registers with 64-bit granularity.  That means any
4184 // instruction writing an S-reg implicitly reads the containing D-reg.  The
4185 // problem is mostly avoided by translating f32 operations to v2f32 operations
4186 // on D-registers, but f32 loads are still a problem.
4187 //
4188 // These instructions can load an f32 into a NEON register:
4189 //
4190 // VLDRS - Only writes S, partial D update.
4191 // VLD1LNd32 - Writes all D-regs, explicit partial D update, 2 uops.
4192 // VLD1DUPd32 - Writes all D-regs, no partial reg update, 2 uops.
4193 //
4194 // FCONSTD can be used as a dependency-breaking instruction.
4195 unsigned ARMBaseInstrInfo::
4196 getPartialRegUpdateClearance(const MachineInstr *MI,
4197                              unsigned OpNum,
4198                              const TargetRegisterInfo *TRI) const {
4199   if (!SwiftPartialUpdateClearance ||
4200       !(Subtarget.isSwift() || Subtarget.isCortexA15()))
4201     return 0;
4202
4203   assert(TRI && "Need TRI instance");
4204
4205   const MachineOperand &MO = MI->getOperand(OpNum);
4206   if (MO.readsReg())
4207     return 0;
4208   unsigned Reg = MO.getReg();
4209   int UseOp = -1;
4210
4211   switch(MI->getOpcode()) {
4212     // Normal instructions writing only an S-register.
4213   case ARM::VLDRS:
4214   case ARM::FCONSTS:
4215   case ARM::VMOVSR:
4216   case ARM::VMOVv8i8:
4217   case ARM::VMOVv4i16:
4218   case ARM::VMOVv2i32:
4219   case ARM::VMOVv2f32:
4220   case ARM::VMOVv1i64:
4221     UseOp = MI->findRegisterUseOperandIdx(Reg, false, TRI);
4222     break;
4223
4224     // Explicitly reads the dependency.
4225   case ARM::VLD1LNd32:
4226     UseOp = 3;
4227     break;
4228   default:
4229     return 0;
4230   }
4231
4232   // If this instruction actually reads a value from Reg, there is no unwanted
4233   // dependency.
4234   if (UseOp != -1 && MI->getOperand(UseOp).readsReg())
4235     return 0;
4236
4237   // We must be able to clobber the whole D-reg.
4238   if (TargetRegisterInfo::isVirtualRegister(Reg)) {
4239     // Virtual register must be a foo:ssub_0<def,undef> operand.
4240     if (!MO.getSubReg() || MI->readsVirtualRegister(Reg))
4241       return 0;
4242   } else if (ARM::SPRRegClass.contains(Reg)) {
4243     // Physical register: MI must define the full D-reg.
4244     unsigned DReg = TRI->getMatchingSuperReg(Reg, ARM::ssub_0,
4245                                              &ARM::DPRRegClass);
4246     if (!DReg || !MI->definesRegister(DReg, TRI))
4247       return 0;
4248   }
4249
4250   // MI has an unwanted D-register dependency.
4251   // Avoid defs in the previous N instructrions.
4252   return SwiftPartialUpdateClearance;
4253 }
4254
4255 // Break a partial register dependency after getPartialRegUpdateClearance
4256 // returned non-zero.
4257 void ARMBaseInstrInfo::
4258 breakPartialRegDependency(MachineBasicBlock::iterator MI,
4259                           unsigned OpNum,
4260                           const TargetRegisterInfo *TRI) const {
4261   assert(MI && OpNum < MI->getDesc().getNumDefs() && "OpNum is not a def");
4262   assert(TRI && "Need TRI instance");
4263
4264   const MachineOperand &MO = MI->getOperand(OpNum);
4265   unsigned Reg = MO.getReg();
4266   assert(TargetRegisterInfo::isPhysicalRegister(Reg) &&
4267          "Can't break virtual register dependencies.");
4268   unsigned DReg = Reg;
4269
4270   // If MI defines an S-reg, find the corresponding D super-register.
4271   if (ARM::SPRRegClass.contains(Reg)) {
4272     DReg = ARM::D0 + (Reg - ARM::S0) / 2;
4273     assert(TRI->isSuperRegister(Reg, DReg) && "Register enums broken");
4274   }
4275
4276   assert(ARM::DPRRegClass.contains(DReg) && "Can only break D-reg deps");
4277   assert(MI->definesRegister(DReg, TRI) && "MI doesn't clobber full D-reg");
4278
4279   // FIXME: In some cases, VLDRS can be changed to a VLD1DUPd32 which defines
4280   // the full D-register by loading the same value to both lanes.  The
4281   // instruction is micro-coded with 2 uops, so don't do this until we can
4282   // properly schedule micro-coded instructions.  The dispatcher stalls cause
4283   // too big regressions.
4284
4285   // Insert the dependency-breaking FCONSTD before MI.
4286   // 96 is the encoding of 0.5, but the actual value doesn't matter here.
4287   AddDefaultPred(BuildMI(*MI->getParent(), MI, MI->getDebugLoc(),
4288                          get(ARM::FCONSTD), DReg).addImm(96));
4289   MI->addRegisterKilled(DReg, TRI, true);
4290 }
4291
4292 bool ARMBaseInstrInfo::hasNOP() const {
4293   return (Subtarget.getFeatureBits() & ARM::HasV6T2Ops) != 0;
4294 }
4295
4296 bool ARMBaseInstrInfo::isSwiftFastImmShift(const MachineInstr *MI) const {
4297   if (MI->getNumOperands() < 4)
4298     return true;
4299   unsigned ShOpVal = MI->getOperand(3).getImm();
4300   unsigned ShImm = ARM_AM::getSORegOffset(ShOpVal);
4301   // Swift supports faster shifts for: lsl 2, lsl 1, and lsr 1.
4302   if ((ShImm == 1 && ARM_AM::getSORegShOp(ShOpVal) == ARM_AM::lsr) ||
4303       ((ShImm == 1 || ShImm == 2) &&
4304        ARM_AM::getSORegShOp(ShOpVal) == ARM_AM::lsl))
4305     return true;
4306
4307   return false;
4308 }