lib/Target/ARM/ARMBaseInstrInfo.cpp

   1 //===- ARMBaseInstrInfo.cpp - ARM Instruction Information -------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the Base ARM implementation of the TargetInstrInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "ARMBaseInstrInfo.h"
  15 #include "ARM.h"
  16 #include "ARMAddressingModes.h"
  17 #include "ARMConstantPoolValue.h"
  18 #include "ARMGenInstrInfo.inc"
  19 #include "ARMMachineFunctionInfo.h"
  20 #include "ARMRegisterInfo.h"
  21 #include "llvm/Constants.h"
  22 #include "llvm/Function.h"
  23 #include "llvm/GlobalValue.h"
  24 #include "llvm/ADT/STLExtras.h"
  25 #include "llvm/CodeGen/LiveVariables.h"
  26 #include "llvm/CodeGen/MachineConstantPool.h"
  27 #include "llvm/CodeGen/MachineFrameInfo.h"
  28 #include "llvm/CodeGen/MachineInstrBuilder.h"
  29 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  30 #include "llvm/CodeGen/MachineMemOperand.h"
  31 #include "llvm/CodeGen/PseudoSourceValue.h"
  32 #include "llvm/MC/MCAsmInfo.h"
  33 #include "llvm/Support/CommandLine.h"
  34 #include "llvm/Support/Debug.h"
  35 #include "llvm/Support/ErrorHandling.h"
  36 using namespace llvm;
  37
  38 static cl::opt<bool>
  39 EnableARM3Addr("enable-arm-3-addr-conv", cl::Hidden,
  40                cl::desc("Enable ARM 2-addr to 3-addr conv"));
  41
  42 ARMBaseInstrInfo::ARMBaseInstrInfo(const ARMSubtarget& STI)
  43   : TargetInstrInfoImpl(ARMInsts, array_lengthof(ARMInsts)),
  44     Subtarget(STI) {
  45 }
  46
  47 MachineInstr *
  48 ARMBaseInstrInfo::convertToThreeAddress(MachineFunction::iterator &MFI,
  49                                         MachineBasicBlock::iterator &MBBI,
  50                                         LiveVariables *LV) const {
  51   // FIXME: Thumb2 support.
  52
  53   if (!EnableARM3Addr)
  54     return NULL;
  55
  56   MachineInstr *MI = MBBI;
  57   MachineFunction &MF = *MI->getParent()->getParent();
  58   unsigned TSFlags = MI->getDesc().TSFlags;
  59   bool isPre = false;
  60   switch ((TSFlags & ARMII::IndexModeMask) >> ARMII::IndexModeShift) {
  61   default: return NULL;
  62   case ARMII::IndexModePre:
  63     isPre = true;
  64     break;
  65   case ARMII::IndexModePost:
  66     break;
  67   }
  68
  69   // Try splitting an indexed load/store to an un-indexed one plus an add/sub
  70   // operation.
  71   unsigned MemOpc = getUnindexedOpcode(MI->getOpcode());
  72   if (MemOpc == 0)
  73     return NULL;
  74
  75   MachineInstr *UpdateMI = NULL;
  76   MachineInstr *MemMI = NULL;
  77   unsigned AddrMode = (TSFlags & ARMII::AddrModeMask);
  78   const TargetInstrDesc &TID = MI->getDesc();
  79   unsigned NumOps = TID.getNumOperands();
  80   bool isLoad = !TID.mayStore();
  81   const MachineOperand &WB = isLoad ? MI->getOperand(1) : MI->getOperand(0);
  82   const MachineOperand &Base = MI->getOperand(2);
  83   const MachineOperand &Offset = MI->getOperand(NumOps-3);
  84   unsigned WBReg = WB.getReg();
  85   unsigned BaseReg = Base.getReg();
  86   unsigned OffReg = Offset.getReg();
  87   unsigned OffImm = MI->getOperand(NumOps-2).getImm();
  88   ARMCC::CondCodes Pred = (ARMCC::CondCodes)MI->getOperand(NumOps-1).getImm();
  89   switch (AddrMode) {
  90   default:
  91     assert(false && "Unknown indexed op!");
  92     return NULL;
  93   case ARMII::AddrMode2: {
  94     bool isSub = ARM_AM::getAM2Op(OffImm) == ARM_AM::sub;
  95     unsigned Amt = ARM_AM::getAM2Offset(OffImm);
  96     if (OffReg == 0) {
  97       if (ARM_AM::getSOImmVal(Amt) == -1)
  98         // Can't encode it in a so_imm operand. This transformation will
  99         // add more than 1 instruction. Abandon!
 100         return NULL;
 101       UpdateMI = BuildMI(MF, MI->getDebugLoc(),
 102                          get(isSub ? ARM::SUBri : ARM::ADDri), WBReg)
 103         .addReg(BaseReg).addImm(Amt)
 104         .addImm(Pred).addReg(0).addReg(0);
 105     } else if (Amt != 0) {
 106       ARM_AM::ShiftOpc ShOpc = ARM_AM::getAM2ShiftOpc(OffImm);
 107       unsigned SOOpc = ARM_AM::getSORegOpc(ShOpc, Amt);
 108       UpdateMI = BuildMI(MF, MI->getDebugLoc(),
 109                          get(isSub ? ARM::SUBrs : ARM::ADDrs), WBReg)
 110         .addReg(BaseReg).addReg(OffReg).addReg(0).addImm(SOOpc)
 111         .addImm(Pred).addReg(0).addReg(0);
 112     } else
 113       UpdateMI = BuildMI(MF, MI->getDebugLoc(),
 114                          get(isSub ? ARM::SUBrr : ARM::ADDrr), WBReg)
 115         .addReg(BaseReg).addReg(OffReg)
 116         .addImm(Pred).addReg(0).addReg(0);
 117     break;
 118   }
 119   case ARMII::AddrMode3 : {
 120     bool isSub = ARM_AM::getAM3Op(OffImm) == ARM_AM::sub;
 121     unsigned Amt = ARM_AM::getAM3Offset(OffImm);
 122     if (OffReg == 0)
 123       // Immediate is 8-bits. It's guaranteed to fit in a so_imm operand.
 124       UpdateMI = BuildMI(MF, MI->getDebugLoc(),
 125                          get(isSub ? ARM::SUBri : ARM::ADDri), WBReg)
 126         .addReg(BaseReg).addImm(Amt)
 127         .addImm(Pred).addReg(0).addReg(0);
 128     else
 129       UpdateMI = BuildMI(MF, MI->getDebugLoc(),
 130                          get(isSub ? ARM::SUBrr : ARM::ADDrr), WBReg)
 131         .addReg(BaseReg).addReg(OffReg)
 132         .addImm(Pred).addReg(0).addReg(0);
 133     break;
 134   }
 135   }
 136
 137   std::vector<MachineInstr*> NewMIs;
 138   if (isPre) {
 139     if (isLoad)
 140       MemMI = BuildMI(MF, MI->getDebugLoc(),
 141                       get(MemOpc), MI->getOperand(0).getReg())
 142         .addReg(WBReg).addReg(0).addImm(0).addImm(Pred);
 143     else
 144       MemMI = BuildMI(MF, MI->getDebugLoc(),
 145                       get(MemOpc)).addReg(MI->getOperand(1).getReg())
 146         .addReg(WBReg).addReg(0).addImm(0).addImm(Pred);
 147     NewMIs.push_back(MemMI);
 148     NewMIs.push_back(UpdateMI);
 149   } else {
 150     if (isLoad)
 151       MemMI = BuildMI(MF, MI->getDebugLoc(),
 152                       get(MemOpc), MI->getOperand(0).getReg())
 153         .addReg(BaseReg).addReg(0).addImm(0).addImm(Pred);
 154     else
 155       MemMI = BuildMI(MF, MI->getDebugLoc(),
 156                       get(MemOpc)).addReg(MI->getOperand(1).getReg())
 157         .addReg(BaseReg).addReg(0).addImm(0).addImm(Pred);
 158     if (WB.isDead())
 159       UpdateMI->getOperand(0).setIsDead();
 160     NewMIs.push_back(UpdateMI);
 161     NewMIs.push_back(MemMI);
 162   }
 163
 164   // Transfer LiveVariables states, kill / dead info.
 165   if (LV) {
 166     for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
 167       MachineOperand &MO = MI->getOperand(i);
 168       if (MO.isReg() && MO.getReg() &&
 169           TargetRegisterInfo::isVirtualRegister(MO.getReg())) {
 170         unsigned Reg = MO.getReg();
 171
 172         LiveVariables::VarInfo &VI = LV->getVarInfo(Reg);
 173         if (MO.isDef()) {
 174           MachineInstr *NewMI = (Reg == WBReg) ? UpdateMI : MemMI;
 175           if (MO.isDead())
 176             LV->addVirtualRegisterDead(Reg, NewMI);
 177         }
 178         if (MO.isUse() && MO.isKill()) {
 179           for (unsigned j = 0; j < 2; ++j) {
 180             // Look at the two new MI's in reverse order.
 181             MachineInstr *NewMI = NewMIs[j];
 182             if (!NewMI->readsRegister(Reg))
 183               continue;
 184             LV->addVirtualRegisterKilled(Reg, NewMI);
 185             if (VI.removeKill(MI))
 186               VI.Kills.push_back(NewMI);
 187             break;
 188           }
 189         }
 190       }
 191     }
 192   }
 193
 194   MFI->insert(MBBI, NewMIs[1]);
 195   MFI->insert(MBBI, NewMIs[0]);
 196   return NewMIs[0];
 197 }
 198
 199 // Branch analysis.
 200 bool
 201 ARMBaseInstrInfo::AnalyzeBranch(MachineBasicBlock &MBB,MachineBasicBlock *&TBB,
 202                                 MachineBasicBlock *&FBB,
 203                                 SmallVectorImpl<MachineOperand> &Cond,
 204                                 bool AllowModify) const {
 205   // If the block has no terminators, it just falls into the block after it.
 206   MachineBasicBlock::iterator I = MBB.end();
 207   if (I == MBB.begin() || !isUnpredicatedTerminator(--I))
 208     return false;
 209
 210   // Get the last instruction in the block.
 211   MachineInstr *LastInst = I;
 212
 213   // If there is only one terminator instruction, process it.
 214   unsigned LastOpc = LastInst->getOpcode();
 215   if (I == MBB.begin() || !isUnpredicatedTerminator(--I)) {
 216     if (isUncondBranchOpcode(LastOpc)) {
 217       TBB = LastInst->getOperand(0).getMBB();
 218       return false;
 219     }
 220     if (isCondBranchOpcode(LastOpc)) {
 221       // Block ends with fall-through condbranch.
 222       TBB = LastInst->getOperand(0).getMBB();
 223       Cond.push_back(LastInst->getOperand(1));
 224       Cond.push_back(LastInst->getOperand(2));
 225       return false;
 226     }
 227     return true;  // Can't handle indirect branch.
 228   }
 229
 230   // Get the instruction before it if it is a terminator.
 231   MachineInstr *SecondLastInst = I;
 232
 233   // If there are three terminators, we don't know what sort of block this is.
 234   if (SecondLastInst && I != MBB.begin() && isUnpredicatedTerminator(--I))
 235     return true;
 236
 237   // If the block ends with a B and a Bcc, handle it.
 238   unsigned SecondLastOpc = SecondLastInst->getOpcode();
 239   if (isCondBranchOpcode(SecondLastOpc) && isUncondBranchOpcode(LastOpc)) {
 240     TBB =  SecondLastInst->getOperand(0).getMBB();
 241     Cond.push_back(SecondLastInst->getOperand(1));
 242     Cond.push_back(SecondLastInst->getOperand(2));
 243     FBB = LastInst->getOperand(0).getMBB();
 244     return false;
 245   }
 246
 247   // If the block ends with two unconditional branches, handle it.  The second
 248   // one is not executed, so remove it.
 249   if (isUncondBranchOpcode(SecondLastOpc) && isUncondBranchOpcode(LastOpc)) {
 250     TBB = SecondLastInst->getOperand(0).getMBB();
 251     I = LastInst;
 252     if (AllowModify)
 253       I->eraseFromParent();
 254     return false;
 255   }
 256
 257   // ...likewise if it ends with a branch table followed by an unconditional
 258   // branch. The branch folder can create these, and we must get rid of them for
 259   // correctness of Thumb constant islands.
 260   if ((isJumpTableBranchOpcode(SecondLastOpc) ||
 261        isIndirectBranchOpcode(SecondLastOpc)) &&
 262       isUncondBranchOpcode(LastOpc)) {
 263     I = LastInst;
 264     if (AllowModify)
 265       I->eraseFromParent();
 266     return true;
 267   }
 268
 269   // Otherwise, can't handle this.
 270   return true;
 271 }
 272
 273
 274 unsigned ARMBaseInstrInfo::RemoveBranch(MachineBasicBlock &MBB) const {
 275   MachineBasicBlock::iterator I = MBB.end();
 276   if (I == MBB.begin()) return 0;
 277   --I;
 278   if (!isUncondBranchOpcode(I->getOpcode()) &&
 279       !isCondBranchOpcode(I->getOpcode()))
 280     return 0;
 281
 282   // Remove the branch.
 283   I->eraseFromParent();
 284
 285   I = MBB.end();
 286
 287   if (I == MBB.begin()) return 1;
 288   --I;
 289   if (!isCondBranchOpcode(I->getOpcode()))
 290     return 1;
 291
 292   // Remove the branch.
 293   I->eraseFromParent();
 294   return 2;
 295 }
 296
 297 unsigned
 298 ARMBaseInstrInfo::InsertBranch(MachineBasicBlock &MBB, MachineBasicBlock *TBB,
 299                                MachineBasicBlock *FBB,
 300                              const SmallVectorImpl<MachineOperand> &Cond) const {
 301   // FIXME this should probably have a DebugLoc argument
 302   DebugLoc dl = DebugLoc::getUnknownLoc();
 303
 304   ARMFunctionInfo *AFI = MBB.getParent()->getInfo<ARMFunctionInfo>();
 305   int BOpc   = !AFI->isThumbFunction()
 306     ? ARM::B : (AFI->isThumb2Function() ? ARM::t2B : ARM::tB);
 307   int BccOpc = !AFI->isThumbFunction()
 308     ? ARM::Bcc : (AFI->isThumb2Function() ? ARM::t2Bcc : ARM::tBcc);
 309
 310   // Shouldn't be a fall through.
 311   assert(TBB && "InsertBranch must not be told to insert a fallthrough");
 312   assert((Cond.size() == 2 || Cond.size() == 0) &&
 313          "ARM branch conditions have two components!");
 314
 315   if (FBB == 0) {
 316     if (Cond.empty()) // Unconditional branch?
 317       BuildMI(&MBB, dl, get(BOpc)).addMBB(TBB);
 318     else
 319       BuildMI(&MBB, dl, get(BccOpc)).addMBB(TBB)
 320         .addImm(Cond[0].getImm()).addReg(Cond[1].getReg());
 321     return 1;
 322   }
 323
 324   // Two-way conditional branch.
 325   BuildMI(&MBB, dl, get(BccOpc)).addMBB(TBB)
 326     .addImm(Cond[0].getImm()).addReg(Cond[1].getReg());
 327   BuildMI(&MBB, dl, get(BOpc)).addMBB(FBB);
 328   return 2;
 329 }
 330
 331 bool ARMBaseInstrInfo::
 332 ReverseBranchCondition(SmallVectorImpl<MachineOperand> &Cond) const {
 333   ARMCC::CondCodes CC = (ARMCC::CondCodes)(int)Cond[0].getImm();
 334   Cond[0].setImm(ARMCC::getOppositeCondition(CC));
 335   return false;
 336 }
 337
 338 bool ARMBaseInstrInfo::
 339 PredicateInstruction(MachineInstr *MI,
 340                      const SmallVectorImpl<MachineOperand> &Pred) const {
 341   unsigned Opc = MI->getOpcode();
 342   if (isUncondBranchOpcode(Opc)) {
 343     MI->setDesc(get(getMatchingCondBranchOpcode(Opc)));
 344     MI->addOperand(MachineOperand::CreateImm(Pred[0].getImm()));
 345     MI->addOperand(MachineOperand::CreateReg(Pred[1].getReg(), false));
 346     return true;
 347   }
 348
 349   int PIdx = MI->findFirstPredOperandIdx();
 350   if (PIdx != -1) {
 351     MachineOperand &PMO = MI->getOperand(PIdx);
 352     PMO.setImm(Pred[0].getImm());
 353     MI->getOperand(PIdx+1).setReg(Pred[1].getReg());
 354     return true;
 355   }
 356   return false;
 357 }
 358
 359 bool ARMBaseInstrInfo::
 360 SubsumesPredicate(const SmallVectorImpl<MachineOperand> &Pred1,
 361                   const SmallVectorImpl<MachineOperand> &Pred2) const {
 362   if (Pred1.size() > 2 || Pred2.size() > 2)
 363     return false;
 364
 365   ARMCC::CondCodes CC1 = (ARMCC::CondCodes)Pred1[0].getImm();
 366   ARMCC::CondCodes CC2 = (ARMCC::CondCodes)Pred2[0].getImm();
 367   if (CC1 == CC2)
 368     return true;
 369
 370   switch (CC1) {
 371   default:
 372     return false;
 373   case ARMCC::AL:
 374     return true;
 375   case ARMCC::HS:
 376     return CC2 == ARMCC::HI;
 377   case ARMCC::LS:
 378     return CC2 == ARMCC::LO || CC2 == ARMCC::EQ;
 379   case ARMCC::GE:
 380     return CC2 == ARMCC::GT;
 381   case ARMCC::LE:
 382     return CC2 == ARMCC::LT;
 383   }
 384 }
 385
 386 bool ARMBaseInstrInfo::DefinesPredicate(MachineInstr *MI,
 387                                     std::vector<MachineOperand> &Pred) const {
 388   // FIXME: This confuses implicit_def with optional CPSR def.
 389   const TargetInstrDesc &TID = MI->getDesc();
 390   if (!TID.getImplicitDefs() && !TID.hasOptionalDef())
 391     return false;
 392
 393   bool Found = false;
 394   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
 395     const MachineOperand &MO = MI->getOperand(i);
 396     if (MO.isReg() && MO.getReg() == ARM::CPSR) {
 397       Pred.push_back(MO);
 398       Found = true;
 399     }
 400   }
 401
 402   return Found;
 403 }
 404
 405 /// isPredicable - Return true if the specified instruction can be predicated.
 406 /// By default, this returns true for every instruction with a
 407 /// PredicateOperand.
 408 bool ARMBaseInstrInfo::isPredicable(MachineInstr *MI) const {
 409   const TargetInstrDesc &TID = MI->getDesc();
 410   if (!TID.isPredicable())
 411     return false;
 412
 413   if ((TID.TSFlags & ARMII::DomainMask) == ARMII::DomainNEON) {
 414     ARMFunctionInfo *AFI =
 415       MI->getParent()->getParent()->getInfo<ARMFunctionInfo>();
 416     return AFI->isThumb2Function();
 417   }
 418   return true;
 419 }
 420
 421 /// FIXME: Works around a gcc miscompilation with -fstrict-aliasing
 422 static unsigned getNumJTEntries(const std::vector<MachineJumpTableEntry> &JT,
 423                                 unsigned JTI) DISABLE_INLINE;
 424 static unsigned getNumJTEntries(const std::vector<MachineJumpTableEntry> &JT,
 425                                 unsigned JTI) {
 426   return JT[JTI].MBBs.size();
 427 }
 428
 429 /// GetInstSize - Return the size of the specified MachineInstr.
 430 ///
 431 unsigned ARMBaseInstrInfo::GetInstSizeInBytes(const MachineInstr *MI) const {
 432   const MachineBasicBlock &MBB = *MI->getParent();
 433   const MachineFunction *MF = MBB.getParent();
 434   const MCAsmInfo *MAI = MF->getTarget().getMCAsmInfo();
 435
 436   // Basic size info comes from the TSFlags field.
 437   const TargetInstrDesc &TID = MI->getDesc();
 438   unsigned TSFlags = TID.TSFlags;
 439
 440   unsigned Opc = MI->getOpcode();
 441   switch ((TSFlags & ARMII::SizeMask) >> ARMII::SizeShift) {
 442   default: {
 443     // If this machine instr is an inline asm, measure it.
 444     if (MI->getOpcode() == ARM::INLINEASM)
 445       return getInlineAsmLength(MI->getOperand(0).getSymbolName(), *MAI);
 446     if (MI->isLabel())
 447       return 0;
 448     switch (Opc) {
 449     default:
 450       llvm_unreachable("Unknown or unset size field for instr!");
 451     case TargetInstrInfo::IMPLICIT_DEF:
 452     case TargetInstrInfo::KILL:
 453     case TargetInstrInfo::DBG_LABEL:
 454     case TargetInstrInfo::EH_LABEL:
 455       return 0;
 456     }
 457     break;
 458   }
 459   case ARMII::Size8Bytes: return 8;          // ARM instruction x 2.
 460   case ARMII::Size4Bytes: return 4;          // ARM / Thumb2 instruction.
 461   case ARMII::Size2Bytes: return 2;          // Thumb1 instruction.
 462   case ARMII::SizeSpecial: {
 463     switch (Opc) {
 464     case ARM::CONSTPOOL_ENTRY:
 465       // If this machine instr is a constant pool entry, its size is recorded as
 466       // operand #2.
 467       return MI->getOperand(2).getImm();
 468     case ARM::Int_eh_sjlj_setjmp:
 469       return 24;
 470     case ARM::t2Int_eh_sjlj_setjmp:
 471       return 22;
 472     case ARM::BR_JTr:
 473     case ARM::BR_JTm:
 474     case ARM::BR_JTadd:
 475     case ARM::tBR_JTr:
 476     case ARM::t2BR_JT:
 477     case ARM::t2TBB:
 478     case ARM::t2TBH: {
 479       // These are jumptable branches, i.e. a branch followed by an inlined
 480       // jumptable. The size is 4 + 4 * number of entries. For TBB, each
 481       // entry is one byte; TBH two byte each.
 482       unsigned EntrySize = (Opc == ARM::t2TBB)
 483         ? 1 : ((Opc == ARM::t2TBH) ? 2 : 4);
 484       unsigned NumOps = TID.getNumOperands();
 485       MachineOperand JTOP =
 486         MI->getOperand(NumOps - (TID.isPredicable() ? 3 : 2));
 487       unsigned JTI = JTOP.getIndex();
 488       const MachineJumpTableInfo *MJTI = MF->getJumpTableInfo();
 489       const std::vector<MachineJumpTableEntry> &JT = MJTI->getJumpTables();
 490       assert(JTI < JT.size());
 491       // Thumb instructions are 2 byte aligned, but JT entries are 4 byte
 492       // 4 aligned. The assembler / linker may add 2 byte padding just before
 493       // the JT entries.  The size does not include this padding; the
 494       // constant islands pass does separate bookkeeping for it.
 495       // FIXME: If we know the size of the function is less than (1 << 16) *2
 496       // bytes, we can use 16-bit entries instead. Then there won't be an
 497       // alignment issue.
 498       unsigned InstSize = (Opc == ARM::tBR_JTr || Opc == ARM::t2BR_JT) ? 2 : 4;
 499       unsigned NumEntries = getNumJTEntries(JT, JTI);
 500       if (Opc == ARM::t2TBB && (NumEntries & 1))
 501         // Make sure the instruction that follows TBB is 2-byte aligned.
 502         // FIXME: Constant island pass should insert an "ALIGN" instruction
 503         // instead.
 504         ++NumEntries;
 505       return NumEntries * EntrySize + InstSize;
 506     }
 507     default:
 508       // Otherwise, pseudo-instruction sizes are zero.
 509       return 0;
 510     }
 511   }
 512   }
 513   return 0; // Not reached
 514 }
 515
 516 /// Return true if the instruction is a register to register move and
 517 /// leave the source and dest operands in the passed parameters.
 518 ///
 519 bool
 520 ARMBaseInstrInfo::isMoveInstr(const MachineInstr &MI,
 521                               unsigned &SrcReg, unsigned &DstReg,
 522                               unsigned& SrcSubIdx, unsigned& DstSubIdx) const {
 523   SrcSubIdx = DstSubIdx = 0; // No sub-registers.
 524
 525   switch (MI.getOpcode()) {
 526   default: break;
 527   case ARM::VMOVS:
 528   case ARM::VMOVD:
 529   case ARM::VMOVDneon:
 530   case ARM::VMOVQ: {
 531     SrcReg = MI.getOperand(1).getReg();
 532     DstReg = MI.getOperand(0).getReg();
 533     return true;
 534   }
 535   case ARM::MOVr:
 536   case ARM::tMOVr:
 537   case ARM::tMOVgpr2tgpr:
 538   case ARM::tMOVtgpr2gpr:
 539   case ARM::tMOVgpr2gpr:
 540   case ARM::t2MOVr: {
 541     assert(MI.getDesc().getNumOperands() >= 2 &&
 542            MI.getOperand(0).isReg() &&
 543            MI.getOperand(1).isReg() &&
 544            "Invalid ARM MOV instruction");
 545     SrcReg = MI.getOperand(1).getReg();
 546     DstReg = MI.getOperand(0).getReg();
 547     return true;
 548   }
 549   }
 550
 551   return false;
 552 }
 553
 554 unsigned
 555 ARMBaseInstrInfo::isLoadFromStackSlot(const MachineInstr *MI,
 556                                       int &FrameIndex) const {
 557   switch (MI->getOpcode()) {
 558   default: break;
 559   case ARM::LDR:
 560   case ARM::t2LDRs:  // FIXME: don't use t2LDRs to access frame.
 561     if (MI->getOperand(1).isFI() &&
 562         MI->getOperand(2).isReg() &&
 563         MI->getOperand(3).isImm() &&
 564         MI->getOperand(2).getReg() == 0 &&
 565         MI->getOperand(3).getImm() == 0) {
 566       FrameIndex = MI->getOperand(1).getIndex();
 567       return MI->getOperand(0).getReg();
 568     }
 569     break;
 570   case ARM::t2LDRi12:
 571   case ARM::tRestore:
 572     if (MI->getOperand(1).isFI() &&
 573         MI->getOperand(2).isImm() &&
 574         MI->getOperand(2).getImm() == 0) {
 575       FrameIndex = MI->getOperand(1).getIndex();
 576       return MI->getOperand(0).getReg();
 577     }
 578     break;
 579   case ARM::VLDRD:
 580   case ARM::VLDRS:
 581     if (MI->getOperand(1).isFI() &&
 582         MI->getOperand(2).isImm() &&
 583         MI->getOperand(2).getImm() == 0) {
 584       FrameIndex = MI->getOperand(1).getIndex();
 585       return MI->getOperand(0).getReg();
 586     }
 587     break;
 588   }
 589
 590   return 0;
 591 }
 592
 593 unsigned
 594 ARMBaseInstrInfo::isStoreToStackSlot(const MachineInstr *MI,
 595                                      int &FrameIndex) const {
 596   switch (MI->getOpcode()) {
 597   default: break;
 598   case ARM::STR:
 599   case ARM::t2STRs: // FIXME: don't use t2STRs to access frame.
 600     if (MI->getOperand(1).isFI() &&
 601         MI->getOperand(2).isReg() &&
 602         MI->getOperand(3).isImm() &&
 603         MI->getOperand(2).getReg() == 0 &&
 604         MI->getOperand(3).getImm() == 0) {
 605       FrameIndex = MI->getOperand(1).getIndex();
 606       return MI->getOperand(0).getReg();
 607     }
 608     break;
 609   case ARM::t2STRi12:
 610   case ARM::tSpill:
 611     if (MI->getOperand(1).isFI() &&
 612         MI->getOperand(2).isImm() &&
 613         MI->getOperand(2).getImm() == 0) {
 614       FrameIndex = MI->getOperand(1).getIndex();
 615       return MI->getOperand(0).getReg();
 616     }
 617     break;
 618   case ARM::VSTRD:
 619   case ARM::VSTRS:
 620     if (MI->getOperand(1).isFI() &&
 621         MI->getOperand(2).isImm() &&
 622         MI->getOperand(2).getImm() == 0) {
 623       FrameIndex = MI->getOperand(1).getIndex();
 624       return MI->getOperand(0).getReg();
 625     }
 626     break;
 627   }
 628
 629   return 0;
 630 }
 631
 632 bool
 633 ARMBaseInstrInfo::copyRegToReg(MachineBasicBlock &MBB,
 634                                MachineBasicBlock::iterator I,
 635                                unsigned DestReg, unsigned SrcReg,
 636                                const TargetRegisterClass *DestRC,
 637                                const TargetRegisterClass *SrcRC) const {
 638   DebugLoc DL = DebugLoc::getUnknownLoc();
 639   if (I != MBB.end()) DL = I->getDebugLoc();
 640
 641   if (DestRC != SrcRC) {
 642     if (DestRC->getSize() != SrcRC->getSize())
 643       return false;
 644
 645     // Allow DPR / DPR_VFP2 / DPR_8 cross-class copies.
 646     // Allow QPR / QPR_VFP2 / QPR_8 cross-class copies.
 647     if (DestRC->getSize() != 8 && DestRC->getSize() != 16)
 648       return false;
 649   }
 650
 651   if (DestRC == ARM::GPRRegisterClass) {
 652     AddDefaultCC(AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::MOVr),
 653                                         DestReg).addReg(SrcReg)));
 654   } else if (DestRC == ARM::SPRRegisterClass) {
 655     AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VMOVS), DestReg)
 656                    .addReg(SrcReg));
 657   } else if (DestRC == ARM::DPRRegisterClass) {
 658     AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VMOVD), DestReg)
 659                    .addReg(SrcReg));
 660   } else if (DestRC == ARM::DPR_VFP2RegisterClass ||
 661              DestRC == ARM::DPR_8RegisterClass ||
 662              SrcRC == ARM::DPR_VFP2RegisterClass ||
 663              SrcRC == ARM::DPR_8RegisterClass) {
 664     // Always use neon reg-reg move if source or dest is NEON-only regclass.
 665     AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VMOVDneon),
 666                            DestReg).addReg(SrcReg));
 667   } else if (DestRC == ARM::QPRRegisterClass ||
 668              DestRC == ARM::QPR_VFP2RegisterClass ||
 669              DestRC == ARM::QPR_8RegisterClass) {
 670     AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VMOVQ),
 671                            DestReg).addReg(SrcReg));
 672   } else {
 673     return false;
 674   }
 675
 676   return true;
 677 }
 678
 679 void ARMBaseInstrInfo::
 680 storeRegToStackSlot(MachineBasicBlock &MBB, MachineBasicBlock::iterator I,
 681                     unsigned SrcReg, bool isKill, int FI,
 682                     const TargetRegisterClass *RC) const {
 683   DebugLoc DL = DebugLoc::getUnknownLoc();
 684   if (I != MBB.end()) DL = I->getDebugLoc();
 685   MachineFunction &MF = *MBB.getParent();
 686   MachineFrameInfo &MFI = *MF.getFrameInfo();
 687   unsigned Align = MFI.getObjectAlignment(FI);
 688
 689   MachineMemOperand *MMO =
 690     MF.getMachineMemOperand(PseudoSourceValue::getFixedStack(FI),
 691                             MachineMemOperand::MOStore, 0,
 692                             MFI.getObjectSize(FI),
 693                             Align);
 694
 695   if (RC == ARM::GPRRegisterClass) {
 696     AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::STR))
 697                    .addReg(SrcReg, getKillRegState(isKill))
 698                    .addFrameIndex(FI).addReg(0).addImm(0).addMemOperand(MMO));
 699   } else if (RC == ARM::DPRRegisterClass ||
 700              RC == ARM::DPR_VFP2RegisterClass ||
 701              RC == ARM::DPR_8RegisterClass) {
 702     AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VSTRD))
 703                    .addReg(SrcReg, getKillRegState(isKill))
 704                    .addFrameIndex(FI).addImm(0).addMemOperand(MMO));
 705   } else if (RC == ARM::SPRRegisterClass) {
 706     AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VSTRS))
 707                    .addReg(SrcReg, getKillRegState(isKill))
 708                    .addFrameIndex(FI).addImm(0).addMemOperand(MMO));
 709   } else {
 710     assert((RC == ARM::QPRRegisterClass ||
 711             RC == ARM::QPR_VFP2RegisterClass) && "Unknown regclass!");
 712     // FIXME: Neon instructions should support predicates
 713     if (Align >= 16
 714         && (getRegisterInfo().needsStackRealignment(MF))) {
 715       AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VST1q64))
 716                      .addFrameIndex(FI).addImm(0).addImm(0).addImm(128)
 717                      .addMemOperand(MMO)
 718                      .addReg(SrcReg, getKillRegState(isKill)));
 719     } else {
 720       AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VSTRQ)).
 721                      addReg(SrcReg, getKillRegState(isKill))
 722                      .addFrameIndex(FI).addImm(0).addMemOperand(MMO));
 723     }
 724   }
 725 }
 726
 727 void ARMBaseInstrInfo::
 728 loadRegFromStackSlot(MachineBasicBlock &MBB, MachineBasicBlock::iterator I,
 729                      unsigned DestReg, int FI,
 730                      const TargetRegisterClass *RC) const {
 731   DebugLoc DL = DebugLoc::getUnknownLoc();
 732   if (I != MBB.end()) DL = I->getDebugLoc();
 733   MachineFunction &MF = *MBB.getParent();
 734   MachineFrameInfo &MFI = *MF.getFrameInfo();
 735   unsigned Align = MFI.getObjectAlignment(FI);
 736
 737   MachineMemOperand *MMO =
 738     MF.getMachineMemOperand(PseudoSourceValue::getFixedStack(FI),
 739                             MachineMemOperand::MOLoad, 0,
 740                             MFI.getObjectSize(FI),
 741                             Align);
 742
 743   if (RC == ARM::GPRRegisterClass) {
 744     AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::LDR), DestReg)
 745                    .addFrameIndex(FI).addReg(0).addImm(0).addMemOperand(MMO));
 746   } else if (RC == ARM::DPRRegisterClass ||
 747              RC == ARM::DPR_VFP2RegisterClass ||
 748              RC == ARM::DPR_8RegisterClass) {
 749     AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLDRD), DestReg)
 750                    .addFrameIndex(FI).addImm(0).addMemOperand(MMO));
 751   } else if (RC == ARM::SPRRegisterClass) {
 752     AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLDRS), DestReg)
 753                    .addFrameIndex(FI).addImm(0).addMemOperand(MMO));
 754   } else {
 755     assert((RC == ARM::QPRRegisterClass ||
 756             RC == ARM::QPR_VFP2RegisterClass ||
 757             RC == ARM::QPR_8RegisterClass) && "Unknown regclass!");
 758     // FIXME: Neon instructions should support predicates
 759     if (Align >= 16
 760         && (getRegisterInfo().needsStackRealignment(MF))) {
 761       AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLD1q64), DestReg)
 762                      .addFrameIndex(FI).addImm(0).addImm(0).addImm(128)
 763                      .addMemOperand(MMO));
 764     } else {
 765       AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLDRQ), DestReg)
 766                      .addFrameIndex(FI).addImm(0).addMemOperand(MMO));
 767     }
 768   }
 769 }
 770
 771 MachineInstr *ARMBaseInstrInfo::
 772 foldMemoryOperandImpl(MachineFunction &MF, MachineInstr *MI,
 773                       const SmallVectorImpl<unsigned> &Ops, int FI) const {
 774   if (Ops.size() != 1) return NULL;
 775
 776   unsigned OpNum = Ops[0];
 777   unsigned Opc = MI->getOpcode();
 778   MachineInstr *NewMI = NULL;
 779   if (Opc == ARM::MOVr || Opc == ARM::t2MOVr) {
 780     // If it is updating CPSR, then it cannot be folded.
 781     if (MI->getOperand(4).getReg() == ARM::CPSR && !MI->getOperand(4).isDead())
 782       return NULL;
 783     unsigned Pred = MI->getOperand(2).getImm();
 784     unsigned PredReg = MI->getOperand(3).getReg();
 785     if (OpNum == 0) { // move -> store
 786       unsigned SrcReg = MI->getOperand(1).getReg();
 787       unsigned SrcSubReg = MI->getOperand(1).getSubReg();
 788       bool isKill = MI->getOperand(1).isKill();
 789       bool isUndef = MI->getOperand(1).isUndef();
 790       if (Opc == ARM::MOVr)
 791         NewMI = BuildMI(MF, MI->getDebugLoc(), get(ARM::STR))
 792           .addReg(SrcReg,
 793                   getKillRegState(isKill) | getUndefRegState(isUndef),
 794                   SrcSubReg)
 795           .addFrameIndex(FI).addReg(0).addImm(0).addImm(Pred).addReg(PredReg);
 796       else // ARM::t2MOVr
 797         NewMI = BuildMI(MF, MI->getDebugLoc(), get(ARM::t2STRi12))
 798           .addReg(SrcReg,
 799                   getKillRegState(isKill) | getUndefRegState(isUndef),
 800                   SrcSubReg)
 801           .addFrameIndex(FI).addImm(0).addImm(Pred).addReg(PredReg);
 802     } else {          // move -> load
 803       unsigned DstReg = MI->getOperand(0).getReg();
 804       unsigned DstSubReg = MI->getOperand(0).getSubReg();
 805       bool isDead = MI->getOperand(0).isDead();
 806       bool isUndef = MI->getOperand(0).isUndef();
 807       if (Opc == ARM::MOVr)
 808         NewMI = BuildMI(MF, MI->getDebugLoc(), get(ARM::LDR))
 809           .addReg(DstReg,
 810                   RegState::Define |
 811                   getDeadRegState(isDead) |
 812                   getUndefRegState(isUndef), DstSubReg)
 813           .addFrameIndex(FI).addReg(0).addImm(0).addImm(Pred).addReg(PredReg);
 814       else // ARM::t2MOVr
 815         NewMI = BuildMI(MF, MI->getDebugLoc(), get(ARM::t2LDRi12))
 816           .addReg(DstReg,
 817                   RegState::Define |
 818                   getDeadRegState(isDead) |
 819                   getUndefRegState(isUndef), DstSubReg)
 820           .addFrameIndex(FI).addImm(0).addImm(Pred).addReg(PredReg);
 821     }
 822   } else if (Opc == ARM::tMOVgpr2gpr ||
 823              Opc == ARM::tMOVtgpr2gpr ||
 824              Opc == ARM::tMOVgpr2tgpr) {
 825     if (OpNum == 0) { // move -> store
 826       unsigned SrcReg = MI->getOperand(1).getReg();
 827       unsigned SrcSubReg = MI->getOperand(1).getSubReg();
 828       bool isKill = MI->getOperand(1).isKill();
 829       bool isUndef = MI->getOperand(1).isUndef();
 830       NewMI = BuildMI(MF, MI->getDebugLoc(), get(ARM::t2STRi12))
 831         .addReg(SrcReg,
 832                 getKillRegState(isKill) | getUndefRegState(isUndef),
 833                 SrcSubReg)
 834         .addFrameIndex(FI).addImm(0).addImm(ARMCC::AL).addReg(0);
 835     } else {          // move -> load
 836       unsigned DstReg = MI->getOperand(0).getReg();
 837       unsigned DstSubReg = MI->getOperand(0).getSubReg();
 838       bool isDead = MI->getOperand(0).isDead();
 839       bool isUndef = MI->getOperand(0).isUndef();
 840       NewMI = BuildMI(MF, MI->getDebugLoc(), get(ARM::t2LDRi12))
 841         .addReg(DstReg,
 842                 RegState::Define |
 843                 getDeadRegState(isDead) |
 844                 getUndefRegState(isUndef),
 845                 DstSubReg)
 846         .addFrameIndex(FI).addImm(0).addImm(ARMCC::AL).addReg(0);
 847     }
 848   } else if (Opc == ARM::VMOVS) {
 849     unsigned Pred = MI->getOperand(2).getImm();
 850     unsigned PredReg = MI->getOperand(3).getReg();
 851     if (OpNum == 0) { // move -> store
 852       unsigned SrcReg = MI->getOperand(1).getReg();
 853       unsigned SrcSubReg = MI->getOperand(1).getSubReg();
 854       bool isKill = MI->getOperand(1).isKill();
 855       bool isUndef = MI->getOperand(1).isUndef();
 856       NewMI = BuildMI(MF, MI->getDebugLoc(), get(ARM::VSTRS))
 857         .addReg(SrcReg, getKillRegState(isKill) | getUndefRegState(isUndef),
 858                 SrcSubReg)
 859         .addFrameIndex(FI)
 860         .addImm(0).addImm(Pred).addReg(PredReg);
 861     } else {          // move -> load
 862       unsigned DstReg = MI->getOperand(0).getReg();
 863       unsigned DstSubReg = MI->getOperand(0).getSubReg();
 864       bool isDead = MI->getOperand(0).isDead();
 865       bool isUndef = MI->getOperand(0).isUndef();
 866       NewMI = BuildMI(MF, MI->getDebugLoc(), get(ARM::VLDRS))
 867         .addReg(DstReg,
 868                 RegState::Define |
 869                 getDeadRegState(isDead) |
 870                 getUndefRegState(isUndef),
 871                 DstSubReg)
 872         .addFrameIndex(FI).addImm(0).addImm(Pred).addReg(PredReg);
 873     }
 874   }
 875   else if (Opc == ARM::VMOVD) {
 876     unsigned Pred = MI->getOperand(2).getImm();
 877     unsigned PredReg = MI->getOperand(3).getReg();
 878     if (OpNum == 0) { // move -> store
 879       unsigned SrcReg = MI->getOperand(1).getReg();
 880       unsigned SrcSubReg = MI->getOperand(1).getSubReg();
 881       bool isKill = MI->getOperand(1).isKill();
 882       bool isUndef = MI->getOperand(1).isUndef();
 883       NewMI = BuildMI(MF, MI->getDebugLoc(), get(ARM::VSTRD))
 884         .addReg(SrcReg,
 885                 getKillRegState(isKill) | getUndefRegState(isUndef),
 886                 SrcSubReg)
 887         .addFrameIndex(FI).addImm(0).addImm(Pred).addReg(PredReg);
 888     } else {          // move -> load
 889       unsigned DstReg = MI->getOperand(0).getReg();
 890       unsigned DstSubReg = MI->getOperand(0).getSubReg();
 891       bool isDead = MI->getOperand(0).isDead();
 892       bool isUndef = MI->getOperand(0).isUndef();
 893       NewMI = BuildMI(MF, MI->getDebugLoc(), get(ARM::VLDRD))
 894         .addReg(DstReg,
 895                 RegState::Define |
 896                 getDeadRegState(isDead) |
 897                 getUndefRegState(isUndef),
 898                 DstSubReg)
 899         .addFrameIndex(FI).addImm(0).addImm(Pred).addReg(PredReg);
 900     }
 901   }
 902
 903   return NewMI;
 904 }
 905
 906 MachineInstr*
 907 ARMBaseInstrInfo::foldMemoryOperandImpl(MachineFunction &MF,
 908                                         MachineInstr* MI,
 909                                         const SmallVectorImpl<unsigned> &Ops,
 910                                         MachineInstr* LoadMI) const {
 911   // FIXME
 912   return 0;
 913 }
 914
 915 bool
 916 ARMBaseInstrInfo::canFoldMemoryOperand(const MachineInstr *MI,
 917                                    const SmallVectorImpl<unsigned> &Ops) const {
 918   if (Ops.size() != 1) return false;
 919
 920   unsigned Opc = MI->getOpcode();
 921   if (Opc == ARM::MOVr || Opc == ARM::t2MOVr) {
 922     // If it is updating CPSR, then it cannot be folded.
 923     return MI->getOperand(4).getReg() != ARM::CPSR ||
 924       MI->getOperand(4).isDead();
 925   } else if (Opc == ARM::tMOVgpr2gpr ||
 926              Opc == ARM::tMOVtgpr2gpr ||
 927              Opc == ARM::tMOVgpr2tgpr) {
 928     return true;
 929   } else if (Opc == ARM::VMOVS || Opc == ARM::VMOVD) {
 930     return true;
 931   } else if (Opc == ARM::VMOVDneon || Opc == ARM::VMOVQ) {
 932     return false; // FIXME
 933   }
 934
 935   return false;
 936 }
 937
 938 void ARMBaseInstrInfo::
 939 reMaterialize(MachineBasicBlock &MBB,
 940               MachineBasicBlock::iterator I,
 941               unsigned DestReg, unsigned SubIdx,
 942               const MachineInstr *Orig,
 943               const TargetRegisterInfo *TRI) const {
 944   DebugLoc dl = Orig->getDebugLoc();
 945
 946   if (SubIdx && TargetRegisterInfo::isPhysicalRegister(DestReg)) {
 947     DestReg = TRI->getSubReg(DestReg, SubIdx);
 948     SubIdx = 0;
 949   }
 950
 951   unsigned Opcode = Orig->getOpcode();
 952   switch (Opcode) {
 953   default: {
 954     MachineInstr *MI = MBB.getParent()->CloneMachineInstr(Orig);
 955     MI->getOperand(0).setReg(DestReg);
 956     MBB.insert(I, MI);
 957     break;
 958   }
 959   case ARM::tLDRpci_pic:
 960   case ARM::t2LDRpci_pic: {
 961     MachineFunction &MF = *MBB.getParent();
 962     ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 963     MachineConstantPool *MCP = MF.getConstantPool();
 964     unsigned CPI = Orig->getOperand(1).getIndex();
 965     const MachineConstantPoolEntry &MCPE = MCP->getConstants()[CPI];
 966     assert(MCPE.isMachineConstantPoolEntry() &&
 967            "Expecting a machine constantpool entry!");
 968     ARMConstantPoolValue *ACPV =
 969       static_cast<ARMConstantPoolValue*>(MCPE.Val.MachineCPVal);
 970     unsigned PCLabelId = AFI->createConstPoolEntryUId();
 971     ARMConstantPoolValue *NewCPV = 0;
 972     if (ACPV->isGlobalValue())
 973       NewCPV = new ARMConstantPoolValue(ACPV->getGV(), PCLabelId,
 974                                         ARMCP::CPValue, 4);
 975     else if (ACPV->isExtSymbol())
 976       NewCPV = new ARMConstantPoolValue(MF.getFunction()->getContext(),
 977                                         ACPV->getSymbol(), PCLabelId, 4);
 978     else if (ACPV->isBlockAddress())
 979       NewCPV = new ARMConstantPoolValue(ACPV->getBlockAddress(), PCLabelId,
 980                                         ARMCP::CPBlockAddress, 4);
 981     else
 982       llvm_unreachable("Unexpected ARM constantpool value type!!");
 983     CPI = MCP->getConstantPoolIndex(NewCPV, MCPE.getAlignment());
 984     MachineInstrBuilder MIB = BuildMI(MBB, I, Orig->getDebugLoc(), get(Opcode),
 985                                       DestReg)
 986       .addConstantPoolIndex(CPI).addImm(PCLabelId);
 987     (*MIB).setMemRefs(Orig->memoperands_begin(), Orig->memoperands_end());
 988     break;
 989   }
 990   }
 991
 992   MachineInstr *NewMI = prior(I);
 993   NewMI->getOperand(0).setSubReg(SubIdx);
 994 }
 995
 996 bool ARMBaseInstrInfo::isIdentical(const MachineInstr *MI0,
 997                                   const MachineInstr *MI1,
 998                                   const MachineRegisterInfo *MRI) const {
 999   int Opcode = MI0->getOpcode();
1000   if (Opcode == ARM::t2LDRpci ||
1001       Opcode == ARM::t2LDRpci_pic ||
1002       Opcode == ARM::tLDRpci ||
1003       Opcode == ARM::tLDRpci_pic) {
1004     if (MI1->getOpcode() != Opcode)
1005       return false;
1006     if (MI0->getNumOperands() != MI1->getNumOperands())
1007       return false;
1008
1009     const MachineOperand &MO0 = MI0->getOperand(1);
1010     const MachineOperand &MO1 = MI1->getOperand(1);
1011     if (MO0.getOffset() != MO1.getOffset())
1012       return false;
1013
1014     const MachineFunction *MF = MI0->getParent()->getParent();
1015     const MachineConstantPool *MCP = MF->getConstantPool();
1016     int CPI0 = MO0.getIndex();
1017     int CPI1 = MO1.getIndex();
1018     const MachineConstantPoolEntry &MCPE0 = MCP->getConstants()[CPI0];
1019     const MachineConstantPoolEntry &MCPE1 = MCP->getConstants()[CPI1];
1020     ARMConstantPoolValue *ACPV0 =
1021       static_cast<ARMConstantPoolValue*>(MCPE0.Val.MachineCPVal);
1022     ARMConstantPoolValue *ACPV1 =
1023       static_cast<ARMConstantPoolValue*>(MCPE1.Val.MachineCPVal);
1024     return ACPV0->hasSameValue(ACPV1);
1025   }
1026
1027   return TargetInstrInfoImpl::isIdentical(MI0, MI1, MRI);
1028 }
1029
1030 unsigned ARMBaseInstrInfo::TailDuplicationLimit(const MachineBasicBlock &MBB,
1031                                                 unsigned DefaultLimit) const {
1032   // If the target processor can predict indirect branches, it is highly
1033   // desirable to duplicate them, since it can often make them predictable.
1034   if (!MBB.empty() && isIndirectBranchOpcode(MBB.back().getOpcode()) &&
1035       getSubtarget().hasBranchTargetBuffer())
1036     return DefaultLimit + 2;
1037   return DefaultLimit;
1038 }
1039
1040 /// getInstrPredicate - If instruction is predicated, returns its predicate
1041 /// condition, otherwise returns AL. It also returns the condition code
1042 /// register by reference.
1043 ARMCC::CondCodes
1044 llvm::getInstrPredicate(const MachineInstr *MI, unsigned &PredReg) {
1045   int PIdx = MI->findFirstPredOperandIdx();
1046   if (PIdx == -1) {
1047     PredReg = 0;
1048     return ARMCC::AL;
1049   }
1050
1051   PredReg = MI->getOperand(PIdx+1).getReg();
1052   return (ARMCC::CondCodes)MI->getOperand(PIdx).getImm();
1053 }
1054
1055
1056 int llvm::getMatchingCondBranchOpcode(int Opc) {
1057   if (Opc == ARM::B)
1058     return ARM::Bcc;
1059   else if (Opc == ARM::tB)
1060     return ARM::tBcc;
1061   else if (Opc == ARM::t2B)
1062       return ARM::t2Bcc;
1063
1064   llvm_unreachable("Unknown unconditional branch opcode!");
1065   return 0;
1066 }
1067
1068
1069 void llvm::emitARMRegPlusImmediate(MachineBasicBlock &MBB,
1070                                MachineBasicBlock::iterator &MBBI, DebugLoc dl,
1071                                unsigned DestReg, unsigned BaseReg, int NumBytes,
1072                                ARMCC::CondCodes Pred, unsigned PredReg,
1073                                const ARMBaseInstrInfo &TII) {
1074   bool isSub = NumBytes < 0;
1075   if (isSub) NumBytes = -NumBytes;
1076
1077   while (NumBytes) {
1078     unsigned RotAmt = ARM_AM::getSOImmValRotate(NumBytes);
1079     unsigned ThisVal = NumBytes & ARM_AM::rotr32(0xFF, RotAmt);
1080     assert(ThisVal && "Didn't extract field correctly");
1081
1082     // We will handle these bits from offset, clear them.
1083     NumBytes &= ~ThisVal;
1084
1085     assert(ARM_AM::getSOImmVal(ThisVal) != -1 && "Bit extraction didn't work?");
1086
1087     // Build the new ADD / SUB.
1088     unsigned Opc = isSub ? ARM::SUBri : ARM::ADDri;
1089     BuildMI(MBB, MBBI, dl, TII.get(Opc), DestReg)
1090       .addReg(BaseReg, RegState::Kill).addImm(ThisVal)
1091       .addImm((unsigned)Pred).addReg(PredReg).addReg(0);
1092     BaseReg = DestReg;
1093   }
1094 }
1095
1096 bool llvm::rewriteARMFrameIndex(MachineInstr &MI, unsigned FrameRegIdx,
1097                                 unsigned FrameReg, int &Offset,
1098                                 const ARMBaseInstrInfo &TII) {
1099   unsigned Opcode = MI.getOpcode();
1100   const TargetInstrDesc &Desc = MI.getDesc();
1101   unsigned AddrMode = (Desc.TSFlags & ARMII::AddrModeMask);
1102   bool isSub = false;
1103
1104   // Memory operands in inline assembly always use AddrMode2.
1105   if (Opcode == ARM::INLINEASM)
1106     AddrMode = ARMII::AddrMode2;
1107
1108   if (Opcode == ARM::ADDri) {
1109     Offset += MI.getOperand(FrameRegIdx+1).getImm();
1110     if (Offset == 0) {
1111       // Turn it into a move.
1112       MI.setDesc(TII.get(ARM::MOVr));
1113       MI.getOperand(FrameRegIdx).ChangeToRegister(FrameReg, false);
1114       MI.RemoveOperand(FrameRegIdx+1);
1115       Offset = 0;
1116       return true;
1117     } else if (Offset < 0) {
1118       Offset = -Offset;
1119       isSub = true;
1120       MI.setDesc(TII.get(ARM::SUBri));
1121     }
1122
1123     // Common case: small offset, fits into instruction.
1124     if (ARM_AM::getSOImmVal(Offset) != -1) {
1125       // Replace the FrameIndex with sp / fp
1126       MI.getOperand(FrameRegIdx).ChangeToRegister(FrameReg, false);
1127       MI.getOperand(FrameRegIdx+1).ChangeToImmediate(Offset);
1128       Offset = 0;
1129       return true;
1130     }
1131
1132     // Otherwise, pull as much of the immedidate into this ADDri/SUBri
1133     // as possible.
1134     unsigned RotAmt = ARM_AM::getSOImmValRotate(Offset);
1135     unsigned ThisImmVal = Offset & ARM_AM::rotr32(0xFF, RotAmt);
1136
1137     // We will handle these bits from offset, clear them.
1138     Offset &= ~ThisImmVal;
1139
1140     // Get the properly encoded SOImmVal field.
1141     assert(ARM_AM::getSOImmVal(ThisImmVal) != -1 &&
1142            "Bit extraction didn't work?");
1143     MI.getOperand(FrameRegIdx+1).ChangeToImmediate(ThisImmVal);
1144  } else {
1145     unsigned ImmIdx = 0;
1146     int InstrOffs = 0;
1147     unsigned NumBits = 0;
1148     unsigned Scale = 1;
1149     switch (AddrMode) {
1150     case ARMII::AddrMode2: {
1151       ImmIdx = FrameRegIdx+2;
1152       InstrOffs = ARM_AM::getAM2Offset(MI.getOperand(ImmIdx).getImm());
1153       if (ARM_AM::getAM2Op(MI.getOperand(ImmIdx).getImm()) == ARM_AM::sub)
1154         InstrOffs *= -1;
1155       NumBits = 12;
1156       break;
1157     }
1158     case ARMII::AddrMode3: {
1159       ImmIdx = FrameRegIdx+2;
1160       InstrOffs = ARM_AM::getAM3Offset(MI.getOperand(ImmIdx).getImm());
1161       if (ARM_AM::getAM3Op(MI.getOperand(ImmIdx).getImm()) == ARM_AM::sub)
1162         InstrOffs *= -1;
1163       NumBits = 8;
1164       break;
1165     }
1166     case ARMII::AddrMode4:
1167     case ARMII::AddrMode6:
1168       // Can't fold any offset even if it's zero.
1169       return false;
1170     case ARMII::AddrMode5: {
1171       ImmIdx = FrameRegIdx+1;
1172       InstrOffs = ARM_AM::getAM5Offset(MI.getOperand(ImmIdx).getImm());
1173       if (ARM_AM::getAM5Op(MI.getOperand(ImmIdx).getImm()) == ARM_AM::sub)
1174         InstrOffs *= -1;
1175       NumBits = 8;
1176       Scale = 4;
1177       break;
1178     }
1179     default:
1180       llvm_unreachable("Unsupported addressing mode!");
1181       break;
1182     }
1183
1184     Offset += InstrOffs * Scale;
1185     assert((Offset & (Scale-1)) == 0 && "Can't encode this offset!");
1186     if (Offset < 0) {
1187       Offset = -Offset;
1188       isSub = true;
1189     }
1190
1191     // Attempt to fold address comp. if opcode has offset bits
1192     if (NumBits > 0) {
1193       // Common case: small offset, fits into instruction.
1194       MachineOperand &ImmOp = MI.getOperand(ImmIdx);
1195       int ImmedOffset = Offset / Scale;
1196       unsigned Mask = (1 << NumBits) - 1;
1197       if ((unsigned)Offset <= Mask * Scale) {
1198         // Replace the FrameIndex with sp
1199         MI.getOperand(FrameRegIdx).ChangeToRegister(FrameReg, false);
1200         if (isSub)
1201           ImmedOffset |= 1 << NumBits;
1202         ImmOp.ChangeToImmediate(ImmedOffset);
1203         Offset = 0;
1204         return true;
1205       }
1206
1207       // Otherwise, it didn't fit. Pull in what we can to simplify the immed.
1208       ImmedOffset = ImmedOffset & Mask;
1209       if (isSub)
1210         ImmedOffset |= 1 << NumBits;
1211       ImmOp.ChangeToImmediate(ImmedOffset);
1212       Offset &= ~(Mask*Scale);
1213     }
1214   }
1215
1216   Offset = (isSub) ? -Offset : Offset;
1217   return Offset == 0;
1218 }