lib/Target/ARM/ARMBaseInstrInfo.cpp

   1 //===- ARMBaseInstrInfo.cpp - ARM Instruction Information -------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the Base ARM implementation of the TargetInstrInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "ARMBaseInstrInfo.h"
  15 #include "ARM.h"
  16 #include "ARMAddressingModes.h"
  17 #include "ARMConstantPoolValue.h"
  18 #include "ARMGenInstrInfo.inc"
  19 #include "ARMMachineFunctionInfo.h"
  20 #include "ARMRegisterInfo.h"
  21 #include "llvm/Constants.h"
  22 #include "llvm/Function.h"
  23 #include "llvm/GlobalValue.h"
  24 #include "llvm/ADT/STLExtras.h"
  25 #include "llvm/CodeGen/LiveVariables.h"
  26 #include "llvm/CodeGen/MachineConstantPool.h"
  27 #include "llvm/CodeGen/MachineFrameInfo.h"
  28 #include "llvm/CodeGen/MachineInstrBuilder.h"
  29 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  30 #include "llvm/CodeGen/MachineMemOperand.h"
  31 #include "llvm/CodeGen/PseudoSourceValue.h"
  32 #include "llvm/MC/MCAsmInfo.h"
  33 #include "llvm/Support/CommandLine.h"
  34 #include "llvm/Support/Debug.h"
  35 #include "llvm/Support/ErrorHandling.h"
  36 using namespace llvm;
  37
  38 static cl::opt<bool>
  39 EnableARM3Addr("enable-arm-3-addr-conv", cl::Hidden,
  40                cl::desc("Enable ARM 2-addr to 3-addr conv"));
  41
  42 ARMBaseInstrInfo::ARMBaseInstrInfo(const ARMSubtarget& STI)
  43   : TargetInstrInfoImpl(ARMInsts, array_lengthof(ARMInsts)),
  44     Subtarget(STI) {
  45 }
  46
  47 MachineInstr *
  48 ARMBaseInstrInfo::convertToThreeAddress(MachineFunction::iterator &MFI,
  49                                         MachineBasicBlock::iterator &MBBI,
  50                                         LiveVariables *LV) const {
  51   // FIXME: Thumb2 support.
  52
  53   if (!EnableARM3Addr)
  54     return NULL;
  55
  56   MachineInstr *MI = MBBI;
  57   MachineFunction &MF = *MI->getParent()->getParent();
  58   unsigned TSFlags = MI->getDesc().TSFlags;
  59   bool isPre = false;
  60   switch ((TSFlags & ARMII::IndexModeMask) >> ARMII::IndexModeShift) {
  61   default: return NULL;
  62   case ARMII::IndexModePre:
  63     isPre = true;
  64     break;
  65   case ARMII::IndexModePost:
  66     break;
  67   }
  68
  69   // Try splitting an indexed load/store to an un-indexed one plus an add/sub
  70   // operation.
  71   unsigned MemOpc = getUnindexedOpcode(MI->getOpcode());
  72   if (MemOpc == 0)
  73     return NULL;
  74
  75   MachineInstr *UpdateMI = NULL;
  76   MachineInstr *MemMI = NULL;
  77   unsigned AddrMode = (TSFlags & ARMII::AddrModeMask);
  78   const TargetInstrDesc &TID = MI->getDesc();
  79   unsigned NumOps = TID.getNumOperands();
  80   bool isLoad = !TID.mayStore();
  81   const MachineOperand &WB = isLoad ? MI->getOperand(1) : MI->getOperand(0);
  82   const MachineOperand &Base = MI->getOperand(2);
  83   const MachineOperand &Offset = MI->getOperand(NumOps-3);
  84   unsigned WBReg = WB.getReg();
  85   unsigned BaseReg = Base.getReg();
  86   unsigned OffReg = Offset.getReg();
  87   unsigned OffImm = MI->getOperand(NumOps-2).getImm();
  88   ARMCC::CondCodes Pred = (ARMCC::CondCodes)MI->getOperand(NumOps-1).getImm();
  89   switch (AddrMode) {
  90   default:
  91     assert(false && "Unknown indexed op!");
  92     return NULL;
  93   case ARMII::AddrMode2: {
  94     bool isSub = ARM_AM::getAM2Op(OffImm) == ARM_AM::sub;
  95     unsigned Amt = ARM_AM::getAM2Offset(OffImm);
  96     if (OffReg == 0) {
  97       if (ARM_AM::getSOImmVal(Amt) == -1)
  98         // Can't encode it in a so_imm operand. This transformation will
  99         // add more than 1 instruction. Abandon!
 100         return NULL;
 101       UpdateMI = BuildMI(MF, MI->getDebugLoc(),
 102                          get(isSub ? ARM::SUBri : ARM::ADDri), WBReg)
 103         .addReg(BaseReg).addImm(Amt)
 104         .addImm(Pred).addReg(0).addReg(0);
 105     } else if (Amt != 0) {
 106       ARM_AM::ShiftOpc ShOpc = ARM_AM::getAM2ShiftOpc(OffImm);
 107       unsigned SOOpc = ARM_AM::getSORegOpc(ShOpc, Amt);
 108       UpdateMI = BuildMI(MF, MI->getDebugLoc(),
 109                          get(isSub ? ARM::SUBrs : ARM::ADDrs), WBReg)
 110         .addReg(BaseReg).addReg(OffReg).addReg(0).addImm(SOOpc)
 111         .addImm(Pred).addReg(0).addReg(0);
 112     } else
 113       UpdateMI = BuildMI(MF, MI->getDebugLoc(),
 114                          get(isSub ? ARM::SUBrr : ARM::ADDrr), WBReg)
 115         .addReg(BaseReg).addReg(OffReg)
 116         .addImm(Pred).addReg(0).addReg(0);
 117     break;
 118   }
 119   case ARMII::AddrMode3 : {
 120     bool isSub = ARM_AM::getAM3Op(OffImm) == ARM_AM::sub;
 121     unsigned Amt = ARM_AM::getAM3Offset(OffImm);
 122     if (OffReg == 0)
 123       // Immediate is 8-bits. It's guaranteed to fit in a so_imm operand.
 124       UpdateMI = BuildMI(MF, MI->getDebugLoc(),
 125                          get(isSub ? ARM::SUBri : ARM::ADDri), WBReg)
 126         .addReg(BaseReg).addImm(Amt)
 127         .addImm(Pred).addReg(0).addReg(0);
 128     else
 129       UpdateMI = BuildMI(MF, MI->getDebugLoc(),
 130                          get(isSub ? ARM::SUBrr : ARM::ADDrr), WBReg)
 131         .addReg(BaseReg).addReg(OffReg)
 132         .addImm(Pred).addReg(0).addReg(0);
 133     break;
 134   }
 135   }
 136
 137   std::vector<MachineInstr*> NewMIs;
 138   if (isPre) {
 139     if (isLoad)
 140       MemMI = BuildMI(MF, MI->getDebugLoc(),
 141                       get(MemOpc), MI->getOperand(0).getReg())
 142         .addReg(WBReg).addReg(0).addImm(0).addImm(Pred);
 143     else
 144       MemMI = BuildMI(MF, MI->getDebugLoc(),
 145                       get(MemOpc)).addReg(MI->getOperand(1).getReg())
 146         .addReg(WBReg).addReg(0).addImm(0).addImm(Pred);
 147     NewMIs.push_back(MemMI);
 148     NewMIs.push_back(UpdateMI);
 149   } else {
 150     if (isLoad)
 151       MemMI = BuildMI(MF, MI->getDebugLoc(),
 152                       get(MemOpc), MI->getOperand(0).getReg())
 153         .addReg(BaseReg).addReg(0).addImm(0).addImm(Pred);
 154     else
 155       MemMI = BuildMI(MF, MI->getDebugLoc(),
 156                       get(MemOpc)).addReg(MI->getOperand(1).getReg())
 157         .addReg(BaseReg).addReg(0).addImm(0).addImm(Pred);
 158     if (WB.isDead())
 159       UpdateMI->getOperand(0).setIsDead();
 160     NewMIs.push_back(UpdateMI);
 161     NewMIs.push_back(MemMI);
 162   }
 163
 164   // Transfer LiveVariables states, kill / dead info.
 165   if (LV) {
 166     for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
 167       MachineOperand &MO = MI->getOperand(i);
 168       if (MO.isReg() && MO.getReg() &&
 169           TargetRegisterInfo::isVirtualRegister(MO.getReg())) {
 170         unsigned Reg = MO.getReg();
 171
 172         LiveVariables::VarInfo &VI = LV->getVarInfo(Reg);
 173         if (MO.isDef()) {
 174           MachineInstr *NewMI = (Reg == WBReg) ? UpdateMI : MemMI;
 175           if (MO.isDead())
 176             LV->addVirtualRegisterDead(Reg, NewMI);
 177         }
 178         if (MO.isUse() && MO.isKill()) {
 179           for (unsigned j = 0; j < 2; ++j) {
 180             // Look at the two new MI's in reverse order.
 181             MachineInstr *NewMI = NewMIs[j];
 182             if (!NewMI->readsRegister(Reg))
 183               continue;
 184             LV->addVirtualRegisterKilled(Reg, NewMI);
 185             if (VI.removeKill(MI))
 186               VI.Kills.push_back(NewMI);
 187             break;
 188           }
 189         }
 190       }
 191     }
 192   }
 193
 194   MFI->insert(MBBI, NewMIs[1]);
 195   MFI->insert(MBBI, NewMIs[0]);
 196   return NewMIs[0];
 197 }
 198
 199 // Branch analysis.
 200 bool
 201 ARMBaseInstrInfo::AnalyzeBranch(MachineBasicBlock &MBB,MachineBasicBlock *&TBB,
 202                                 MachineBasicBlock *&FBB,
 203                                 SmallVectorImpl<MachineOperand> &Cond,
 204                                 bool AllowModify) const {
 205   // If the block has no terminators, it just falls into the block after it.
 206   MachineBasicBlock::iterator I = MBB.end();
 207   if (I == MBB.begin())
 208     return false;
 209   --I;
 210   while (I->isDebugValue()) {
 211     if (I == MBB.begin())
 212       return false;
 213     --I;
 214   }
 215   if (!isUnpredicatedTerminator(I))
 216     return false;
 217
 218   // Get the last instruction in the block.
 219   MachineInstr *LastInst = I;
 220
 221   // If there is only one terminator instruction, process it.
 222   unsigned LastOpc = LastInst->getOpcode();
 223   if (I == MBB.begin() || !isUnpredicatedTerminator(--I)) {
 224     if (isUncondBranchOpcode(LastOpc)) {
 225       TBB = LastInst->getOperand(0).getMBB();
 226       return false;
 227     }
 228     if (isCondBranchOpcode(LastOpc)) {
 229       // Block ends with fall-through condbranch.
 230       TBB = LastInst->getOperand(0).getMBB();
 231       Cond.push_back(LastInst->getOperand(1));
 232       Cond.push_back(LastInst->getOperand(2));
 233       return false;
 234     }
 235     return true;  // Can't handle indirect branch.
 236   }
 237
 238   // Get the instruction before it if it is a terminator.
 239   MachineInstr *SecondLastInst = I;
 240
 241   // If there are three terminators, we don't know what sort of block this is.
 242   if (SecondLastInst && I != MBB.begin() && isUnpredicatedTerminator(--I))
 243     return true;
 244
 245   // If the block ends with a B and a Bcc, handle it.
 246   unsigned SecondLastOpc = SecondLastInst->getOpcode();
 247   if (isCondBranchOpcode(SecondLastOpc) && isUncondBranchOpcode(LastOpc)) {
 248     TBB =  SecondLastInst->getOperand(0).getMBB();
 249     Cond.push_back(SecondLastInst->getOperand(1));
 250     Cond.push_back(SecondLastInst->getOperand(2));
 251     FBB = LastInst->getOperand(0).getMBB();
 252     return false;
 253   }
 254
 255   // If the block ends with two unconditional branches, handle it.  The second
 256   // one is not executed, so remove it.
 257   if (isUncondBranchOpcode(SecondLastOpc) && isUncondBranchOpcode(LastOpc)) {
 258     TBB = SecondLastInst->getOperand(0).getMBB();
 259     I = LastInst;
 260     if (AllowModify)
 261       I->eraseFromParent();
 262     return false;
 263   }
 264
 265   // ...likewise if it ends with a branch table followed by an unconditional
 266   // branch. The branch folder can create these, and we must get rid of them for
 267   // correctness of Thumb constant islands.
 268   if ((isJumpTableBranchOpcode(SecondLastOpc) ||
 269        isIndirectBranchOpcode(SecondLastOpc)) &&
 270       isUncondBranchOpcode(LastOpc)) {
 271     I = LastInst;
 272     if (AllowModify)
 273       I->eraseFromParent();
 274     return true;
 275   }
 276
 277   // Otherwise, can't handle this.
 278   return true;
 279 }
 280
 281
 282 unsigned ARMBaseInstrInfo::RemoveBranch(MachineBasicBlock &MBB) const {
 283   MachineBasicBlock::iterator I = MBB.end();
 284   if (I == MBB.begin()) return 0;
 285   --I;
 286   while (I->isDebugValue()) {
 287     if (I == MBB.begin())
 288       return 0;
 289     --I;
 290   }
 291   if (!isUncondBranchOpcode(I->getOpcode()) &&
 292       !isCondBranchOpcode(I->getOpcode()))
 293     return 0;
 294
 295   // Remove the branch.
 296   I->eraseFromParent();
 297
 298   I = MBB.end();
 299
 300   if (I == MBB.begin()) return 1;
 301   --I;
 302   if (!isCondBranchOpcode(I->getOpcode()))
 303     return 1;
 304
 305   // Remove the branch.
 306   I->eraseFromParent();
 307   return 2;
 308 }
 309
 310 unsigned
 311 ARMBaseInstrInfo::InsertBranch(MachineBasicBlock &MBB, MachineBasicBlock *TBB,
 312                                MachineBasicBlock *FBB,
 313                              const SmallVectorImpl<MachineOperand> &Cond) const {
 314   // FIXME this should probably have a DebugLoc argument
 315   DebugLoc dl;
 316
 317   ARMFunctionInfo *AFI = MBB.getParent()->getInfo<ARMFunctionInfo>();
 318   int BOpc   = !AFI->isThumbFunction()
 319     ? ARM::B : (AFI->isThumb2Function() ? ARM::t2B : ARM::tB);
 320   int BccOpc = !AFI->isThumbFunction()
 321     ? ARM::Bcc : (AFI->isThumb2Function() ? ARM::t2Bcc : ARM::tBcc);
 322
 323   // Shouldn't be a fall through.
 324   assert(TBB && "InsertBranch must not be told to insert a fallthrough");
 325   assert((Cond.size() == 2 || Cond.size() == 0) &&
 326          "ARM branch conditions have two components!");
 327
 328   if (FBB == 0) {
 329     if (Cond.empty()) // Unconditional branch?
 330       BuildMI(&MBB, dl, get(BOpc)).addMBB(TBB);
 331     else
 332       BuildMI(&MBB, dl, get(BccOpc)).addMBB(TBB)
 333         .addImm(Cond[0].getImm()).addReg(Cond[1].getReg());
 334     return 1;
 335   }
 336
 337   // Two-way conditional branch.
 338   BuildMI(&MBB, dl, get(BccOpc)).addMBB(TBB)
 339     .addImm(Cond[0].getImm()).addReg(Cond[1].getReg());
 340   BuildMI(&MBB, dl, get(BOpc)).addMBB(FBB);
 341   return 2;
 342 }
 343
 344 bool ARMBaseInstrInfo::
 345 ReverseBranchCondition(SmallVectorImpl<MachineOperand> &Cond) const {
 346   ARMCC::CondCodes CC = (ARMCC::CondCodes)(int)Cond[0].getImm();
 347   Cond[0].setImm(ARMCC::getOppositeCondition(CC));
 348   return false;
 349 }
 350
 351 bool ARMBaseInstrInfo::
 352 PredicateInstruction(MachineInstr *MI,
 353                      const SmallVectorImpl<MachineOperand> &Pred) const {
 354   unsigned Opc = MI->getOpcode();
 355   if (isUncondBranchOpcode(Opc)) {
 356     MI->setDesc(get(getMatchingCondBranchOpcode(Opc)));
 357     MI->addOperand(MachineOperand::CreateImm(Pred[0].getImm()));
 358     MI->addOperand(MachineOperand::CreateReg(Pred[1].getReg(), false));
 359     return true;
 360   }
 361
 362   int PIdx = MI->findFirstPredOperandIdx();
 363   if (PIdx != -1) {
 364     MachineOperand &PMO = MI->getOperand(PIdx);
 365     PMO.setImm(Pred[0].getImm());
 366     MI->getOperand(PIdx+1).setReg(Pred[1].getReg());
 367     return true;
 368   }
 369   return false;
 370 }
 371
 372 bool ARMBaseInstrInfo::
 373 SubsumesPredicate(const SmallVectorImpl<MachineOperand> &Pred1,
 374                   const SmallVectorImpl<MachineOperand> &Pred2) const {
 375   if (Pred1.size() > 2 || Pred2.size() > 2)
 376     return false;
 377
 378   ARMCC::CondCodes CC1 = (ARMCC::CondCodes)Pred1[0].getImm();
 379   ARMCC::CondCodes CC2 = (ARMCC::CondCodes)Pred2[0].getImm();
 380   if (CC1 == CC2)
 381     return true;
 382
 383   switch (CC1) {
 384   default:
 385     return false;
 386   case ARMCC::AL:
 387     return true;
 388   case ARMCC::HS:
 389     return CC2 == ARMCC::HI;
 390   case ARMCC::LS:
 391     return CC2 == ARMCC::LO || CC2 == ARMCC::EQ;
 392   case ARMCC::GE:
 393     return CC2 == ARMCC::GT;
 394   case ARMCC::LE:
 395     return CC2 == ARMCC::LT;
 396   }
 397 }
 398
 399 bool ARMBaseInstrInfo::DefinesPredicate(MachineInstr *MI,
 400                                     std::vector<MachineOperand> &Pred) const {
 401   // FIXME: This confuses implicit_def with optional CPSR def.
 402   const TargetInstrDesc &TID = MI->getDesc();
 403   if (!TID.getImplicitDefs() && !TID.hasOptionalDef())
 404     return false;
 405
 406   bool Found = false;
 407   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
 408     const MachineOperand &MO = MI->getOperand(i);
 409     if (MO.isReg() && MO.getReg() == ARM::CPSR) {
 410       Pred.push_back(MO);
 411       Found = true;
 412     }
 413   }
 414
 415   return Found;
 416 }
 417
 418 /// isPredicable - Return true if the specified instruction can be predicated.
 419 /// By default, this returns true for every instruction with a
 420 /// PredicateOperand.
 421 bool ARMBaseInstrInfo::isPredicable(MachineInstr *MI) const {
 422   const TargetInstrDesc &TID = MI->getDesc();
 423   if (!TID.isPredicable())
 424     return false;
 425
 426   if ((TID.TSFlags & ARMII::DomainMask) == ARMII::DomainNEON) {
 427     ARMFunctionInfo *AFI =
 428       MI->getParent()->getParent()->getInfo<ARMFunctionInfo>();
 429     return AFI->isThumb2Function();
 430   }
 431   return true;
 432 }
 433
 434 /// FIXME: Works around a gcc miscompilation with -fstrict-aliasing.
 435 DISABLE_INLINE
 436 static unsigned getNumJTEntries(const std::vector<MachineJumpTableEntry> &JT,
 437                                 unsigned JTI);
 438 static unsigned getNumJTEntries(const std::vector<MachineJumpTableEntry> &JT,
 439                                 unsigned JTI) {
 440   assert(JTI < JT.size());
 441   return JT[JTI].MBBs.size();
 442 }
 443
 444 /// GetInstSize - Return the size of the specified MachineInstr.
 445 ///
 446 unsigned ARMBaseInstrInfo::GetInstSizeInBytes(const MachineInstr *MI) const {
 447   const MachineBasicBlock &MBB = *MI->getParent();
 448   const MachineFunction *MF = MBB.getParent();
 449   const MCAsmInfo *MAI = MF->getTarget().getMCAsmInfo();
 450
 451   // Basic size info comes from the TSFlags field.
 452   const TargetInstrDesc &TID = MI->getDesc();
 453   unsigned TSFlags = TID.TSFlags;
 454
 455   unsigned Opc = MI->getOpcode();
 456   switch ((TSFlags & ARMII::SizeMask) >> ARMII::SizeShift) {
 457   default: {
 458     // If this machine instr is an inline asm, measure it.
 459     if (MI->getOpcode() == ARM::INLINEASM)
 460       return getInlineAsmLength(MI->getOperand(0).getSymbolName(), *MAI);
 461     if (MI->isLabel())
 462       return 0;
 463     switch (Opc) {
 464     default:
 465       llvm_unreachable("Unknown or unset size field for instr!");
 466     case TargetOpcode::IMPLICIT_DEF:
 467     case TargetOpcode::KILL:
 468     case TargetOpcode::DBG_LABEL:
 469     case TargetOpcode::EH_LABEL:
 470     case TargetOpcode::DBG_VALUE:
 471       return 0;
 472     }
 473     break;
 474   }
 475   case ARMII::Size8Bytes: return 8;          // ARM instruction x 2.
 476   case ARMII::Size4Bytes: return 4;          // ARM / Thumb2 instruction.
 477   case ARMII::Size2Bytes: return 2;          // Thumb1 instruction.
 478   case ARMII::SizeSpecial: {
 479     switch (Opc) {
 480     case ARM::CONSTPOOL_ENTRY:
 481       // If this machine instr is a constant pool entry, its size is recorded as
 482       // operand #2.
 483       return MI->getOperand(2).getImm();
 484     case ARM::Int_eh_sjlj_setjmp:
 485       return 24;
 486     case ARM::tInt_eh_sjlj_setjmp:
 487       return 14;
 488     case ARM::t2Int_eh_sjlj_setjmp:
 489       return 14;
 490     case ARM::BR_JTr:
 491     case ARM::BR_JTm:
 492     case ARM::BR_JTadd:
 493     case ARM::tBR_JTr:
 494     case ARM::t2BR_JT:
 495     case ARM::t2TBB:
 496     case ARM::t2TBH: {
 497       // These are jumptable branches, i.e. a branch followed by an inlined
 498       // jumptable. The size is 4 + 4 * number of entries. For TBB, each
 499       // entry is one byte; TBH two byte each.
 500       unsigned EntrySize = (Opc == ARM::t2TBB)
 501         ? 1 : ((Opc == ARM::t2TBH) ? 2 : 4);
 502       unsigned NumOps = TID.getNumOperands();
 503       MachineOperand JTOP =
 504         MI->getOperand(NumOps - (TID.isPredicable() ? 3 : 2));
 505       unsigned JTI = JTOP.getIndex();
 506       const MachineJumpTableInfo *MJTI = MF->getJumpTableInfo();
 507       assert(MJTI != 0);
 508       const std::vector<MachineJumpTableEntry> &JT = MJTI->getJumpTables();
 509       assert(JTI < JT.size());
 510       // Thumb instructions are 2 byte aligned, but JT entries are 4 byte
 511       // 4 aligned. The assembler / linker may add 2 byte padding just before
 512       // the JT entries.  The size does not include this padding; the
 513       // constant islands pass does separate bookkeeping for it.
 514       // FIXME: If we know the size of the function is less than (1 << 16) *2
 515       // bytes, we can use 16-bit entries instead. Then there won't be an
 516       // alignment issue.
 517       unsigned InstSize = (Opc == ARM::tBR_JTr || Opc == ARM::t2BR_JT) ? 2 : 4;
 518       unsigned NumEntries = getNumJTEntries(JT, JTI);
 519       if (Opc == ARM::t2TBB && (NumEntries & 1))
 520         // Make sure the instruction that follows TBB is 2-byte aligned.
 521         // FIXME: Constant island pass should insert an "ALIGN" instruction
 522         // instead.
 523         ++NumEntries;
 524       return NumEntries * EntrySize + InstSize;
 525     }
 526     default:
 527       // Otherwise, pseudo-instruction sizes are zero.
 528       return 0;
 529     }
 530   }
 531   }
 532   return 0; // Not reached
 533 }
 534
 535 /// Return true if the instruction is a register to register move and
 536 /// leave the source and dest operands in the passed parameters.
 537 ///
 538 bool
 539 ARMBaseInstrInfo::isMoveInstr(const MachineInstr &MI,
 540                               unsigned &SrcReg, unsigned &DstReg,
 541                               unsigned& SrcSubIdx, unsigned& DstSubIdx) const {
 542   SrcSubIdx = DstSubIdx = 0; // No sub-registers.
 543
 544   switch (MI.getOpcode()) {
 545   default: break;
 546   case ARM::VMOVS:
 547   case ARM::VMOVD:
 548   case ARM::VMOVDneon:
 549   case ARM::VMOVQ: {
 550     SrcReg = MI.getOperand(1).getReg();
 551     DstReg = MI.getOperand(0).getReg();
 552     return true;
 553   }
 554   case ARM::MOVr:
 555   case ARM::tMOVr:
 556   case ARM::tMOVgpr2tgpr:
 557   case ARM::tMOVtgpr2gpr:
 558   case ARM::tMOVgpr2gpr:
 559   case ARM::t2MOVr: {
 560     assert(MI.getDesc().getNumOperands() >= 2 &&
 561            MI.getOperand(0).isReg() &&
 562            MI.getOperand(1).isReg() &&
 563            "Invalid ARM MOV instruction");
 564     SrcReg = MI.getOperand(1).getReg();
 565     DstReg = MI.getOperand(0).getReg();
 566     return true;
 567   }
 568   }
 569
 570   return false;
 571 }
 572
 573 unsigned
 574 ARMBaseInstrInfo::isLoadFromStackSlot(const MachineInstr *MI,
 575                                       int &FrameIndex) const {
 576   switch (MI->getOpcode()) {
 577   default: break;
 578   case ARM::LDR:
 579   case ARM::t2LDRs:  // FIXME: don't use t2LDRs to access frame.
 580     if (MI->getOperand(1).isFI() &&
 581         MI->getOperand(2).isReg() &&
 582         MI->getOperand(3).isImm() &&
 583         MI->getOperand(2).getReg() == 0 &&
 584         MI->getOperand(3).getImm() == 0) {
 585       FrameIndex = MI->getOperand(1).getIndex();
 586       return MI->getOperand(0).getReg();
 587     }
 588     break;
 589   case ARM::t2LDRi12:
 590   case ARM::tRestore:
 591     if (MI->getOperand(1).isFI() &&
 592         MI->getOperand(2).isImm() &&
 593         MI->getOperand(2).getImm() == 0) {
 594       FrameIndex = MI->getOperand(1).getIndex();
 595       return MI->getOperand(0).getReg();
 596     }
 597     break;
 598   case ARM::VLDRD:
 599   case ARM::VLDRS:
 600     if (MI->getOperand(1).isFI() &&
 601         MI->getOperand(2).isImm() &&
 602         MI->getOperand(2).getImm() == 0) {
 603       FrameIndex = MI->getOperand(1).getIndex();
 604       return MI->getOperand(0).getReg();
 605     }
 606     break;
 607   }
 608
 609   return 0;
 610 }
 611
 612 unsigned
 613 ARMBaseInstrInfo::isStoreToStackSlot(const MachineInstr *MI,
 614                                      int &FrameIndex) const {
 615   switch (MI->getOpcode()) {
 616   default: break;
 617   case ARM::STR:
 618   case ARM::t2STRs: // FIXME: don't use t2STRs to access frame.
 619     if (MI->getOperand(1).isFI() &&
 620         MI->getOperand(2).isReg() &&
 621         MI->getOperand(3).isImm() &&
 622         MI->getOperand(2).getReg() == 0 &&
 623         MI->getOperand(3).getImm() == 0) {
 624       FrameIndex = MI->getOperand(1).getIndex();
 625       return MI->getOperand(0).getReg();
 626     }
 627     break;
 628   case ARM::t2STRi12:
 629   case ARM::tSpill:
 630     if (MI->getOperand(1).isFI() &&
 631         MI->getOperand(2).isImm() &&
 632         MI->getOperand(2).getImm() == 0) {
 633       FrameIndex = MI->getOperand(1).getIndex();
 634       return MI->getOperand(0).getReg();
 635     }
 636     break;
 637   case ARM::VSTRD:
 638   case ARM::VSTRS:
 639     if (MI->getOperand(1).isFI() &&
 640         MI->getOperand(2).isImm() &&
 641         MI->getOperand(2).getImm() == 0) {
 642       FrameIndex = MI->getOperand(1).getIndex();
 643       return MI->getOperand(0).getReg();
 644     }
 645     break;
 646   }
 647
 648   return 0;
 649 }
 650
 651 bool
 652 ARMBaseInstrInfo::copyRegToReg(MachineBasicBlock &MBB,
 653                                MachineBasicBlock::iterator I,
 654                                unsigned DestReg, unsigned SrcReg,
 655                                const TargetRegisterClass *DestRC,
 656                                const TargetRegisterClass *SrcRC) const {
 657   DebugLoc DL;
 658   if (I != MBB.end()) DL = I->getDebugLoc();
 659
 660   // tGPR is used sometimes in ARM instructions that need to avoid using
 661   // certain registers.  Just treat it as GPR here.
 662   if (DestRC == ARM::tGPRRegisterClass)
 663     DestRC = ARM::GPRRegisterClass;
 664   if (SrcRC == ARM::tGPRRegisterClass)
 665     SrcRC = ARM::GPRRegisterClass;
 666
 667   // Allow DPR / DPR_VFP2 / DPR_8 cross-class copies.
 668   if (DestRC == ARM::DPR_8RegisterClass)
 669     DestRC = ARM::DPR_VFP2RegisterClass;
 670   if (SrcRC == ARM::DPR_8RegisterClass)
 671     SrcRC = ARM::DPR_VFP2RegisterClass;
 672
 673   // Allow QPR / QPR_VFP2 / QPR_8 cross-class copies.
 674   if (DestRC == ARM::QPR_VFP2RegisterClass ||
 675       DestRC == ARM::QPR_8RegisterClass)
 676     DestRC = ARM::QPRRegisterClass;
 677   if (SrcRC == ARM::QPR_VFP2RegisterClass ||
 678       SrcRC == ARM::QPR_8RegisterClass)
 679     SrcRC = ARM::QPRRegisterClass;
 680
 681   // Disallow copies of unequal sizes.
 682   if (DestRC != SrcRC && DestRC->getSize() != SrcRC->getSize())
 683     return false;
 684
 685   if (DestRC == ARM::GPRRegisterClass) {
 686     if (SrcRC == ARM::SPRRegisterClass)
 687       AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VMOVRS), DestReg)
 688                      .addReg(SrcReg));
 689     else
 690       AddDefaultCC(AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::MOVr),
 691                                           DestReg).addReg(SrcReg)));
 692   } else {
 693     unsigned Opc;
 694
 695     if (DestRC == ARM::SPRRegisterClass)
 696       Opc = (SrcRC == ARM::GPRRegisterClass ? ARM::VMOVSR : ARM::VMOVS);
 697     else if (DestRC == ARM::DPRRegisterClass)
 698       Opc = ARM::VMOVD;
 699     else if (DestRC == ARM::DPR_VFP2RegisterClass ||
 700              SrcRC == ARM::DPR_VFP2RegisterClass)
 701       // Always use neon reg-reg move if source or dest is NEON-only regclass.
 702       Opc = ARM::VMOVDneon;
 703     else if (DestRC == ARM::QPRRegisterClass)
 704       Opc = ARM::VMOVQ;
 705     else
 706       return false;
 707
 708     AddDefaultPred(BuildMI(MBB, I, DL, get(Opc), DestReg)
 709                    .addReg(SrcReg));
 710   }
 711
 712   return true;
 713 }
 714
 715 void ARMBaseInstrInfo::
 716 storeRegToStackSlot(MachineBasicBlock &MBB, MachineBasicBlock::iterator I,
 717                     unsigned SrcReg, bool isKill, int FI,
 718                     const TargetRegisterClass *RC) const {
 719   DebugLoc DL;
 720   if (I != MBB.end()) DL = I->getDebugLoc();
 721   MachineFunction &MF = *MBB.getParent();
 722   MachineFrameInfo &MFI = *MF.getFrameInfo();
 723   unsigned Align = MFI.getObjectAlignment(FI);
 724
 725   MachineMemOperand *MMO =
 726     MF.getMachineMemOperand(PseudoSourceValue::getFixedStack(FI),
 727                             MachineMemOperand::MOStore, 0,
 728                             MFI.getObjectSize(FI),
 729                             Align);
 730
 731   // tGPR is used sometimes in ARM instructions that need to avoid using
 732   // certain registers.  Just treat it as GPR here.
 733   if (RC == ARM::tGPRRegisterClass)
 734     RC = ARM::GPRRegisterClass;
 735
 736   if (RC == ARM::GPRRegisterClass) {
 737     AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::STR))
 738                    .addReg(SrcReg, getKillRegState(isKill))
 739                    .addFrameIndex(FI).addReg(0).addImm(0).addMemOperand(MMO));
 740   } else if (RC == ARM::DPRRegisterClass ||
 741              RC == ARM::DPR_VFP2RegisterClass ||
 742              RC == ARM::DPR_8RegisterClass) {
 743     AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VSTRD))
 744                    .addReg(SrcReg, getKillRegState(isKill))
 745                    .addFrameIndex(FI).addImm(0).addMemOperand(MMO));
 746   } else if (RC == ARM::SPRRegisterClass) {
 747     AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VSTRS))
 748                    .addReg(SrcReg, getKillRegState(isKill))
 749                    .addFrameIndex(FI).addImm(0).addMemOperand(MMO));
 750   } else {
 751     assert((RC == ARM::QPRRegisterClass ||
 752             RC == ARM::QPR_VFP2RegisterClass) && "Unknown regclass!");
 753     // FIXME: Neon instructions should support predicates
 754     if (Align >= 16 && (getRegisterInfo().canRealignStack(MF))) {
 755       AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VST1q))
 756                      .addFrameIndex(FI).addImm(128)
 757                      .addMemOperand(MMO)
 758                      .addReg(SrcReg, getKillRegState(isKill)));
 759     } else {
 760       AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VSTMQ)).
 761                      addReg(SrcReg, getKillRegState(isKill))
 762                      .addFrameIndex(FI)
 763                      .addImm(ARM_AM::getAM5Opc(ARM_AM::ia, 4))
 764                      .addMemOperand(MMO));
 765     }
 766   }
 767 }
 768
 769 void ARMBaseInstrInfo::
 770 loadRegFromStackSlot(MachineBasicBlock &MBB, MachineBasicBlock::iterator I,
 771                      unsigned DestReg, int FI,
 772                      const TargetRegisterClass *RC) const {
 773   DebugLoc DL;
 774   if (I != MBB.end()) DL = I->getDebugLoc();
 775   MachineFunction &MF = *MBB.getParent();
 776   MachineFrameInfo &MFI = *MF.getFrameInfo();
 777   unsigned Align = MFI.getObjectAlignment(FI);
 778
 779   MachineMemOperand *MMO =
 780     MF.getMachineMemOperand(PseudoSourceValue::getFixedStack(FI),
 781                             MachineMemOperand::MOLoad, 0,
 782                             MFI.getObjectSize(FI),
 783                             Align);
 784
 785   // tGPR is used sometimes in ARM instructions that need to avoid using
 786   // certain registers.  Just treat it as GPR here.
 787   if (RC == ARM::tGPRRegisterClass)
 788     RC = ARM::GPRRegisterClass;
 789
 790   if (RC == ARM::GPRRegisterClass) {
 791     AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::LDR), DestReg)
 792                    .addFrameIndex(FI).addReg(0).addImm(0).addMemOperand(MMO));
 793   } else if (RC == ARM::DPRRegisterClass ||
 794              RC == ARM::DPR_VFP2RegisterClass ||
 795              RC == ARM::DPR_8RegisterClass) {
 796     AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLDRD), DestReg)
 797                    .addFrameIndex(FI).addImm(0).addMemOperand(MMO));
 798   } else if (RC == ARM::SPRRegisterClass) {
 799     AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLDRS), DestReg)
 800                    .addFrameIndex(FI).addImm(0).addMemOperand(MMO));
 801   } else {
 802     assert((RC == ARM::QPRRegisterClass ||
 803             RC == ARM::QPR_VFP2RegisterClass ||
 804             RC == ARM::QPR_8RegisterClass) && "Unknown regclass!");
 805     if (Align >= 16
 806         && (getRegisterInfo().canRealignStack(MF))) {
 807       AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLD1q), DestReg)
 808                      .addFrameIndex(FI).addImm(128)
 809                      .addMemOperand(MMO));
 810     } else {
 811       AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLDMQ), DestReg)
 812                      .addFrameIndex(FI)
 813                      .addImm(ARM_AM::getAM5Opc(ARM_AM::ia, 4))
 814                      .addMemOperand(MMO));
 815     }
 816   }
 817 }
 818
 819 MachineInstr *ARMBaseInstrInfo::
 820 foldMemoryOperandImpl(MachineFunction &MF, MachineInstr *MI,
 821                       const SmallVectorImpl<unsigned> &Ops, int FI) const {
 822   if (Ops.size() != 1) return NULL;
 823
 824   unsigned OpNum = Ops[0];
 825   unsigned Opc = MI->getOpcode();
 826   MachineInstr *NewMI = NULL;
 827   if (Opc == ARM::MOVr || Opc == ARM::t2MOVr) {
 828     // If it is updating CPSR, then it cannot be folded.
 829     if (MI->getOperand(4).getReg() == ARM::CPSR && !MI->getOperand(4).isDead())
 830       return NULL;
 831     unsigned Pred = MI->getOperand(2).getImm();
 832     unsigned PredReg = MI->getOperand(3).getReg();
 833     if (OpNum == 0) { // move -> store
 834       unsigned SrcReg = MI->getOperand(1).getReg();
 835       unsigned SrcSubReg = MI->getOperand(1).getSubReg();
 836       bool isKill = MI->getOperand(1).isKill();
 837       bool isUndef = MI->getOperand(1).isUndef();
 838       if (Opc == ARM::MOVr)
 839         NewMI = BuildMI(MF, MI->getDebugLoc(), get(ARM::STR))
 840           .addReg(SrcReg,
 841                   getKillRegState(isKill) | getUndefRegState(isUndef),
 842                   SrcSubReg)
 843           .addFrameIndex(FI).addReg(0).addImm(0).addImm(Pred).addReg(PredReg);
 844       else // ARM::t2MOVr
 845         NewMI = BuildMI(MF, MI->getDebugLoc(), get(ARM::t2STRi12))
 846           .addReg(SrcReg,
 847                   getKillRegState(isKill) | getUndefRegState(isUndef),
 848                   SrcSubReg)
 849           .addFrameIndex(FI).addImm(0).addImm(Pred).addReg(PredReg);
 850     } else {          // move -> load
 851       unsigned DstReg = MI->getOperand(0).getReg();
 852       unsigned DstSubReg = MI->getOperand(0).getSubReg();
 853       bool isDead = MI->getOperand(0).isDead();
 854       bool isUndef = MI->getOperand(0).isUndef();
 855       if (Opc == ARM::MOVr)
 856         NewMI = BuildMI(MF, MI->getDebugLoc(), get(ARM::LDR))
 857           .addReg(DstReg,
 858                   RegState::Define |
 859                   getDeadRegState(isDead) |
 860                   getUndefRegState(isUndef), DstSubReg)
 861           .addFrameIndex(FI).addReg(0).addImm(0).addImm(Pred).addReg(PredReg);
 862       else // ARM::t2MOVr
 863         NewMI = BuildMI(MF, MI->getDebugLoc(), get(ARM::t2LDRi12))
 864           .addReg(DstReg,
 865                   RegState::Define |
 866                   getDeadRegState(isDead) |
 867                   getUndefRegState(isUndef), DstSubReg)
 868           .addFrameIndex(FI).addImm(0).addImm(Pred).addReg(PredReg);
 869     }
 870   } else if (Opc == ARM::tMOVgpr2gpr ||
 871              Opc == ARM::tMOVtgpr2gpr ||
 872              Opc == ARM::tMOVgpr2tgpr) {
 873     if (OpNum == 0) { // move -> store
 874       unsigned SrcReg = MI->getOperand(1).getReg();
 875       unsigned SrcSubReg = MI->getOperand(1).getSubReg();
 876       bool isKill = MI->getOperand(1).isKill();
 877       bool isUndef = MI->getOperand(1).isUndef();
 878       NewMI = BuildMI(MF, MI->getDebugLoc(), get(ARM::t2STRi12))
 879         .addReg(SrcReg,
 880                 getKillRegState(isKill) | getUndefRegState(isUndef),
 881                 SrcSubReg)
 882         .addFrameIndex(FI).addImm(0).addImm(ARMCC::AL).addReg(0);
 883     } else {          // move -> load
 884       unsigned DstReg = MI->getOperand(0).getReg();
 885       unsigned DstSubReg = MI->getOperand(0).getSubReg();
 886       bool isDead = MI->getOperand(0).isDead();
 887       bool isUndef = MI->getOperand(0).isUndef();
 888       NewMI = BuildMI(MF, MI->getDebugLoc(), get(ARM::t2LDRi12))
 889         .addReg(DstReg,
 890                 RegState::Define |
 891                 getDeadRegState(isDead) |
 892                 getUndefRegState(isUndef),
 893                 DstSubReg)
 894         .addFrameIndex(FI).addImm(0).addImm(ARMCC::AL).addReg(0);
 895     }
 896   } else if (Opc == ARM::VMOVS) {
 897     unsigned Pred = MI->getOperand(2).getImm();
 898     unsigned PredReg = MI->getOperand(3).getReg();
 899     if (OpNum == 0) { // move -> store
 900       unsigned SrcReg = MI->getOperand(1).getReg();
 901       unsigned SrcSubReg = MI->getOperand(1).getSubReg();
 902       bool isKill = MI->getOperand(1).isKill();
 903       bool isUndef = MI->getOperand(1).isUndef();
 904       NewMI = BuildMI(MF, MI->getDebugLoc(), get(ARM::VSTRS))
 905         .addReg(SrcReg, getKillRegState(isKill) | getUndefRegState(isUndef),
 906                 SrcSubReg)
 907         .addFrameIndex(FI)
 908         .addImm(0).addImm(Pred).addReg(PredReg);
 909     } else {          // move -> load
 910       unsigned DstReg = MI->getOperand(0).getReg();
 911       unsigned DstSubReg = MI->getOperand(0).getSubReg();
 912       bool isDead = MI->getOperand(0).isDead();
 913       bool isUndef = MI->getOperand(0).isUndef();
 914       NewMI = BuildMI(MF, MI->getDebugLoc(), get(ARM::VLDRS))
 915         .addReg(DstReg,
 916                 RegState::Define |
 917                 getDeadRegState(isDead) |
 918                 getUndefRegState(isUndef),
 919                 DstSubReg)
 920         .addFrameIndex(FI).addImm(0).addImm(Pred).addReg(PredReg);
 921     }
 922   }
 923   else if (Opc == ARM::VMOVD) {
 924     unsigned Pred = MI->getOperand(2).getImm();
 925     unsigned PredReg = MI->getOperand(3).getReg();
 926     if (OpNum == 0) { // move -> store
 927       unsigned SrcReg = MI->getOperand(1).getReg();
 928       unsigned SrcSubReg = MI->getOperand(1).getSubReg();
 929       bool isKill = MI->getOperand(1).isKill();
 930       bool isUndef = MI->getOperand(1).isUndef();
 931       NewMI = BuildMI(MF, MI->getDebugLoc(), get(ARM::VSTRD))
 932         .addReg(SrcReg,
 933                 getKillRegState(isKill) | getUndefRegState(isUndef),
 934                 SrcSubReg)
 935         .addFrameIndex(FI).addImm(0).addImm(Pred).addReg(PredReg);
 936     } else {          // move -> load
 937       unsigned DstReg = MI->getOperand(0).getReg();
 938       unsigned DstSubReg = MI->getOperand(0).getSubReg();
 939       bool isDead = MI->getOperand(0).isDead();
 940       bool isUndef = MI->getOperand(0).isUndef();
 941       NewMI = BuildMI(MF, MI->getDebugLoc(), get(ARM::VLDRD))
 942         .addReg(DstReg,
 943                 RegState::Define |
 944                 getDeadRegState(isDead) |
 945                 getUndefRegState(isUndef),
 946                 DstSubReg)
 947         .addFrameIndex(FI).addImm(0).addImm(Pred).addReg(PredReg);
 948     }
 949   }
 950
 951   return NewMI;
 952 }
 953
 954 MachineInstr*
 955 ARMBaseInstrInfo::foldMemoryOperandImpl(MachineFunction &MF,
 956                                         MachineInstr* MI,
 957                                         const SmallVectorImpl<unsigned> &Ops,
 958                                         MachineInstr* LoadMI) const {
 959   // FIXME
 960   return 0;
 961 }
 962
 963 bool
 964 ARMBaseInstrInfo::canFoldMemoryOperand(const MachineInstr *MI,
 965                                    const SmallVectorImpl<unsigned> &Ops) const {
 966   if (Ops.size() != 1) return false;
 967
 968   unsigned Opc = MI->getOpcode();
 969   if (Opc == ARM::MOVr || Opc == ARM::t2MOVr) {
 970     // If it is updating CPSR, then it cannot be folded.
 971     return MI->getOperand(4).getReg() != ARM::CPSR ||
 972       MI->getOperand(4).isDead();
 973   } else if (Opc == ARM::tMOVgpr2gpr ||
 974              Opc == ARM::tMOVtgpr2gpr ||
 975              Opc == ARM::tMOVgpr2tgpr) {
 976     return true;
 977   } else if (Opc == ARM::VMOVS || Opc == ARM::VMOVD) {
 978     return true;
 979   } else if (Opc == ARM::VMOVDneon || Opc == ARM::VMOVQ) {
 980     return false; // FIXME
 981   }
 982
 983   return false;
 984 }
 985
 986 /// Create a copy of a const pool value. Update CPI to the new index and return
 987 /// the label UID.
 988 static unsigned duplicateCPV(MachineFunction &MF, unsigned &CPI) {
 989   MachineConstantPool *MCP = MF.getConstantPool();
 990   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 991
 992   const MachineConstantPoolEntry &MCPE = MCP->getConstants()[CPI];
 993   assert(MCPE.isMachineConstantPoolEntry() &&
 994          "Expecting a machine constantpool entry!");
 995   ARMConstantPoolValue *ACPV =
 996     static_cast<ARMConstantPoolValue*>(MCPE.Val.MachineCPVal);
 997
 998   unsigned PCLabelId = AFI->createConstPoolEntryUId();
 999   ARMConstantPoolValue *NewCPV = 0;
1000   if (ACPV->isGlobalValue())
1001     NewCPV = new ARMConstantPoolValue(ACPV->getGV(), PCLabelId,
1002                                       ARMCP::CPValue, 4);
1003   else if (ACPV->isExtSymbol())
1004     NewCPV = new ARMConstantPoolValue(MF.getFunction()->getContext(),
1005                                       ACPV->getSymbol(), PCLabelId, 4);
1006   else if (ACPV->isBlockAddress())
1007     NewCPV = new ARMConstantPoolValue(ACPV->getBlockAddress(), PCLabelId,
1008                                       ARMCP::CPBlockAddress, 4);
1009   else
1010     llvm_unreachable("Unexpected ARM constantpool value type!!");
1011   CPI = MCP->getConstantPoolIndex(NewCPV, MCPE.getAlignment());
1012   return PCLabelId;
1013 }
1014
1015 void ARMBaseInstrInfo::
1016 reMaterialize(MachineBasicBlock &MBB,
1017               MachineBasicBlock::iterator I,
1018               unsigned DestReg, unsigned SubIdx,
1019               const MachineInstr *Orig,
1020               const TargetRegisterInfo *TRI) const {
1021   if (SubIdx && TargetRegisterInfo::isPhysicalRegister(DestReg)) {
1022     DestReg = TRI->getSubReg(DestReg, SubIdx);
1023     SubIdx = 0;
1024   }
1025
1026   unsigned Opcode = Orig->getOpcode();
1027   switch (Opcode) {
1028   default: {
1029     MachineInstr *MI = MBB.getParent()->CloneMachineInstr(Orig);
1030     MI->getOperand(0).setReg(DestReg);
1031     MBB.insert(I, MI);
1032     break;
1033   }
1034   case ARM::tLDRpci_pic:
1035   case ARM::t2LDRpci_pic: {
1036     MachineFunction &MF = *MBB.getParent();
1037     unsigned CPI = Orig->getOperand(1).getIndex();
1038     unsigned PCLabelId = duplicateCPV(MF, CPI);
1039     MachineInstrBuilder MIB = BuildMI(MBB, I, Orig->getDebugLoc(), get(Opcode),
1040                                       DestReg)
1041       .addConstantPoolIndex(CPI).addImm(PCLabelId);
1042     (*MIB).setMemRefs(Orig->memoperands_begin(), Orig->memoperands_end());
1043     break;
1044   }
1045   }
1046
1047   MachineInstr *NewMI = prior(I);
1048   NewMI->getOperand(0).setSubReg(SubIdx);
1049 }
1050
1051 MachineInstr *
1052 ARMBaseInstrInfo::duplicate(MachineInstr *Orig, MachineFunction &MF) const {
1053   MachineInstr *MI = TargetInstrInfoImpl::duplicate(Orig, MF);
1054   switch(Orig->getOpcode()) {
1055   case ARM::tLDRpci_pic:
1056   case ARM::t2LDRpci_pic: {
1057     unsigned CPI = Orig->getOperand(1).getIndex();
1058     unsigned PCLabelId = duplicateCPV(MF, CPI);
1059     Orig->getOperand(1).setIndex(CPI);
1060     Orig->getOperand(2).setImm(PCLabelId);
1061     break;
1062   }
1063   }
1064   return MI;
1065 }
1066
1067 bool ARMBaseInstrInfo::produceSameValue(const MachineInstr *MI0,
1068                                         const MachineInstr *MI1) const {
1069   int Opcode = MI0->getOpcode();
1070   if (Opcode == ARM::t2LDRpci ||
1071       Opcode == ARM::t2LDRpci_pic ||
1072       Opcode == ARM::tLDRpci ||
1073       Opcode == ARM::tLDRpci_pic) {
1074     if (MI1->getOpcode() != Opcode)
1075       return false;
1076     if (MI0->getNumOperands() != MI1->getNumOperands())
1077       return false;
1078
1079     const MachineOperand &MO0 = MI0->getOperand(1);
1080     const MachineOperand &MO1 = MI1->getOperand(1);
1081     if (MO0.getOffset() != MO1.getOffset())
1082       return false;
1083
1084     const MachineFunction *MF = MI0->getParent()->getParent();
1085     const MachineConstantPool *MCP = MF->getConstantPool();
1086     int CPI0 = MO0.getIndex();
1087     int CPI1 = MO1.getIndex();
1088     const MachineConstantPoolEntry &MCPE0 = MCP->getConstants()[CPI0];
1089     const MachineConstantPoolEntry &MCPE1 = MCP->getConstants()[CPI1];
1090     ARMConstantPoolValue *ACPV0 =
1091       static_cast<ARMConstantPoolValue*>(MCPE0.Val.MachineCPVal);
1092     ARMConstantPoolValue *ACPV1 =
1093       static_cast<ARMConstantPoolValue*>(MCPE1.Val.MachineCPVal);
1094     return ACPV0->hasSameValue(ACPV1);
1095   }
1096
1097   return MI0->isIdenticalTo(MI1, MachineInstr::IgnoreVRegDefs);
1098 }
1099
1100 /// getInstrPredicate - If instruction is predicated, returns its predicate
1101 /// condition, otherwise returns AL. It also returns the condition code
1102 /// register by reference.
1103 ARMCC::CondCodes
1104 llvm::getInstrPredicate(const MachineInstr *MI, unsigned &PredReg) {
1105   int PIdx = MI->findFirstPredOperandIdx();
1106   if (PIdx == -1) {
1107     PredReg = 0;
1108     return ARMCC::AL;
1109   }
1110
1111   PredReg = MI->getOperand(PIdx+1).getReg();
1112   return (ARMCC::CondCodes)MI->getOperand(PIdx).getImm();
1113 }
1114
1115
1116 int llvm::getMatchingCondBranchOpcode(int Opc) {
1117   if (Opc == ARM::B)
1118     return ARM::Bcc;
1119   else if (Opc == ARM::tB)
1120     return ARM::tBcc;
1121   else if (Opc == ARM::t2B)
1122       return ARM::t2Bcc;
1123
1124   llvm_unreachable("Unknown unconditional branch opcode!");
1125   return 0;
1126 }
1127
1128
1129 void llvm::emitARMRegPlusImmediate(MachineBasicBlock &MBB,
1130                                MachineBasicBlock::iterator &MBBI, DebugLoc dl,
1131                                unsigned DestReg, unsigned BaseReg, int NumBytes,
1132                                ARMCC::CondCodes Pred, unsigned PredReg,
1133                                const ARMBaseInstrInfo &TII) {
1134   bool isSub = NumBytes < 0;
1135   if (isSub) NumBytes = -NumBytes;
1136
1137   while (NumBytes) {
1138     unsigned RotAmt = ARM_AM::getSOImmValRotate(NumBytes);
1139     unsigned ThisVal = NumBytes & ARM_AM::rotr32(0xFF, RotAmt);
1140     assert(ThisVal && "Didn't extract field correctly");
1141
1142     // We will handle these bits from offset, clear them.
1143     NumBytes &= ~ThisVal;
1144
1145     assert(ARM_AM::getSOImmVal(ThisVal) != -1 && "Bit extraction didn't work?");
1146
1147     // Build the new ADD / SUB.
1148     unsigned Opc = isSub ? ARM::SUBri : ARM::ADDri;
1149     BuildMI(MBB, MBBI, dl, TII.get(Opc), DestReg)
1150       .addReg(BaseReg, RegState::Kill).addImm(ThisVal)
1151       .addImm((unsigned)Pred).addReg(PredReg).addReg(0);
1152     BaseReg = DestReg;
1153   }
1154 }
1155
1156 bool llvm::rewriteARMFrameIndex(MachineInstr &MI, unsigned FrameRegIdx,
1157                                 unsigned FrameReg, int &Offset,
1158                                 const ARMBaseInstrInfo &TII) {
1159   unsigned Opcode = MI.getOpcode();
1160   const TargetInstrDesc &Desc = MI.getDesc();
1161   unsigned AddrMode = (Desc.TSFlags & ARMII::AddrModeMask);
1162   bool isSub = false;
1163
1164   // Memory operands in inline assembly always use AddrMode2.
1165   if (Opcode == ARM::INLINEASM)
1166     AddrMode = ARMII::AddrMode2;
1167
1168   if (Opcode == ARM::ADDri) {
1169     Offset += MI.getOperand(FrameRegIdx+1).getImm();
1170     if (Offset == 0) {
1171       // Turn it into a move.
1172       MI.setDesc(TII.get(ARM::MOVr));
1173       MI.getOperand(FrameRegIdx).ChangeToRegister(FrameReg, false);
1174       MI.RemoveOperand(FrameRegIdx+1);
1175       Offset = 0;
1176       return true;
1177     } else if (Offset < 0) {
1178       Offset = -Offset;
1179       isSub = true;
1180       MI.setDesc(TII.get(ARM::SUBri));
1181     }
1182
1183     // Common case: small offset, fits into instruction.
1184     if (ARM_AM::getSOImmVal(Offset) != -1) {
1185       // Replace the FrameIndex with sp / fp
1186       MI.getOperand(FrameRegIdx).ChangeToRegister(FrameReg, false);
1187       MI.getOperand(FrameRegIdx+1).ChangeToImmediate(Offset);
1188       Offset = 0;
1189       return true;
1190     }
1191
1192     // Otherwise, pull as much of the immedidate into this ADDri/SUBri
1193     // as possible.
1194     unsigned RotAmt = ARM_AM::getSOImmValRotate(Offset);
1195     unsigned ThisImmVal = Offset & ARM_AM::rotr32(0xFF, RotAmt);
1196
1197     // We will handle these bits from offset, clear them.
1198     Offset &= ~ThisImmVal;
1199
1200     // Get the properly encoded SOImmVal field.
1201     assert(ARM_AM::getSOImmVal(ThisImmVal) != -1 &&
1202            "Bit extraction didn't work?");
1203     MI.getOperand(FrameRegIdx+1).ChangeToImmediate(ThisImmVal);
1204  } else {
1205     unsigned ImmIdx = 0;
1206     int InstrOffs = 0;
1207     unsigned NumBits = 0;
1208     unsigned Scale = 1;
1209     switch (AddrMode) {
1210     case ARMII::AddrMode2: {
1211       ImmIdx = FrameRegIdx+2;
1212       InstrOffs = ARM_AM::getAM2Offset(MI.getOperand(ImmIdx).getImm());
1213       if (ARM_AM::getAM2Op(MI.getOperand(ImmIdx).getImm()) == ARM_AM::sub)
1214         InstrOffs *= -1;
1215       NumBits = 12;
1216       break;
1217     }
1218     case ARMII::AddrMode3: {
1219       ImmIdx = FrameRegIdx+2;
1220       InstrOffs = ARM_AM::getAM3Offset(MI.getOperand(ImmIdx).getImm());
1221       if (ARM_AM::getAM3Op(MI.getOperand(ImmIdx).getImm()) == ARM_AM::sub)
1222         InstrOffs *= -1;
1223       NumBits = 8;
1224       break;
1225     }
1226     case ARMII::AddrMode4:
1227     case ARMII::AddrMode6:
1228       // Can't fold any offset even if it's zero.
1229       return false;
1230     case ARMII::AddrMode5: {
1231       ImmIdx = FrameRegIdx+1;
1232       InstrOffs = ARM_AM::getAM5Offset(MI.getOperand(ImmIdx).getImm());
1233       if (ARM_AM::getAM5Op(MI.getOperand(ImmIdx).getImm()) == ARM_AM::sub)
1234         InstrOffs *= -1;
1235       NumBits = 8;
1236       Scale = 4;
1237       break;
1238     }
1239     default:
1240       llvm_unreachable("Unsupported addressing mode!");
1241       break;
1242     }
1243
1244     Offset += InstrOffs * Scale;
1245     assert((Offset & (Scale-1)) == 0 && "Can't encode this offset!");
1246     if (Offset < 0) {
1247       Offset = -Offset;
1248       isSub = true;
1249     }
1250
1251     // Attempt to fold address comp. if opcode has offset bits
1252     if (NumBits > 0) {
1253       // Common case: small offset, fits into instruction.
1254       MachineOperand &ImmOp = MI.getOperand(ImmIdx);
1255       int ImmedOffset = Offset / Scale;
1256       unsigned Mask = (1 << NumBits) - 1;
1257       if ((unsigned)Offset <= Mask * Scale) {
1258         // Replace the FrameIndex with sp
1259         MI.getOperand(FrameRegIdx).ChangeToRegister(FrameReg, false);
1260         if (isSub)
1261           ImmedOffset |= 1 << NumBits;
1262         ImmOp.ChangeToImmediate(ImmedOffset);
1263         Offset = 0;
1264         return true;
1265       }
1266
1267       // Otherwise, it didn't fit. Pull in what we can to simplify the immed.
1268       ImmedOffset = ImmedOffset & Mask;
1269       if (isSub)
1270         ImmedOffset |= 1 << NumBits;
1271       ImmOp.ChangeToImmediate(ImmedOffset);
1272       Offset &= ~(Mask*Scale);
1273     }
1274   }
1275
1276   Offset = (isSub) ? -Offset : Offset;
1277   return Offset == 0;
1278 }