lib/Target/ARM/ARMBaseInstrInfo.cpp

   1 //===-- ARMBaseInstrInfo.cpp - ARM Instruction Information ----------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the Base ARM implementation of the TargetInstrInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "ARM.h"
  15 #include "ARMBaseInstrInfo.h"
  16 #include "ARMBaseRegisterInfo.h"
  17 #include "ARMConstantPoolValue.h"
  18 #include "ARMFeatures.h"
  19 #include "ARMHazardRecognizer.h"
  20 #include "ARMMachineFunctionInfo.h"
  21 #include "MCTargetDesc/ARMAddressingModes.h"
  22 #include "llvm/ADT/STLExtras.h"
  23 #include "llvm/CodeGen/LiveVariables.h"
  24 #include "llvm/CodeGen/MachineConstantPool.h"
  25 #include "llvm/CodeGen/MachineFrameInfo.h"
  26 #include "llvm/CodeGen/MachineInstrBuilder.h"
  27 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  28 #include "llvm/CodeGen/MachineMemOperand.h"
  29 #include "llvm/CodeGen/MachineRegisterInfo.h"
  30 #include "llvm/CodeGen/SelectionDAGNodes.h"
  31 #include "llvm/IR/Constants.h"
  32 #include "llvm/IR/Function.h"
  33 #include "llvm/IR/GlobalValue.h"
  34 #include "llvm/MC/MCAsmInfo.h"
  35 #include "llvm/Support/BranchProbability.h"
  36 #include "llvm/Support/CommandLine.h"
  37 #include "llvm/Support/Debug.h"
  38 #include "llvm/Support/ErrorHandling.h"
  39
  40 #define GET_INSTRINFO_CTOR_DTOR
  41 #include "ARMGenInstrInfo.inc"
  42
  43 using namespace llvm;
  44
  45 static cl::opt<bool>
  46 EnableARM3Addr("enable-arm-3-addr-conv", cl::Hidden,
  47                cl::desc("Enable ARM 2-addr to 3-addr conv"));
  48
  49 static cl::opt<bool>
  50 WidenVMOVS("widen-vmovs", cl::Hidden, cl::init(true),
  51            cl::desc("Widen ARM vmovs to vmovd when possible"));
  52
  53 static cl::opt<unsigned>
  54 SwiftPartialUpdateClearance("swift-partial-update-clearance",
  55      cl::Hidden, cl::init(12),
  56      cl::desc("Clearance before partial register updates"));
  57
  58 /// ARM_MLxEntry - Record information about MLA / MLS instructions.
  59 struct ARM_MLxEntry {
  60   uint16_t MLxOpc;     // MLA / MLS opcode
  61   uint16_t MulOpc;     // Expanded multiplication opcode
  62   uint16_t AddSubOpc;  // Expanded add / sub opcode
  63   bool NegAcc;         // True if the acc is negated before the add / sub.
  64   bool HasLane;        // True if instruction has an extra "lane" operand.
  65 };
  66
  67 static const ARM_MLxEntry ARM_MLxTable[] = {
  68   // MLxOpc,          MulOpc,           AddSubOpc,       NegAcc, HasLane
  69   // fp scalar ops
  70   { ARM::VMLAS,       ARM::VMULS,       ARM::VADDS,      false,  false },
  71   { ARM::VMLSS,       ARM::VMULS,       ARM::VSUBS,      false,  false },
  72   { ARM::VMLAD,       ARM::VMULD,       ARM::VADDD,      false,  false },
  73   { ARM::VMLSD,       ARM::VMULD,       ARM::VSUBD,      false,  false },
  74   { ARM::VNMLAS,      ARM::VNMULS,      ARM::VSUBS,      true,   false },
  75   { ARM::VNMLSS,      ARM::VMULS,       ARM::VSUBS,      true,   false },
  76   { ARM::VNMLAD,      ARM::VNMULD,      ARM::VSUBD,      true,   false },
  77   { ARM::VNMLSD,      ARM::VMULD,       ARM::VSUBD,      true,   false },
  78
  79   // fp SIMD ops
  80   { ARM::VMLAfd,      ARM::VMULfd,      ARM::VADDfd,     false,  false },
  81   { ARM::VMLSfd,      ARM::VMULfd,      ARM::VSUBfd,     false,  false },
  82   { ARM::VMLAfq,      ARM::VMULfq,      ARM::VADDfq,     false,  false },
  83   { ARM::VMLSfq,      ARM::VMULfq,      ARM::VSUBfq,     false,  false },
  84   { ARM::VMLAslfd,    ARM::VMULslfd,    ARM::VADDfd,     false,  true  },
  85   { ARM::VMLSslfd,    ARM::VMULslfd,    ARM::VSUBfd,     false,  true  },
  86   { ARM::VMLAslfq,    ARM::VMULslfq,    ARM::VADDfq,     false,  true  },
  87   { ARM::VMLSslfq,    ARM::VMULslfq,    ARM::VSUBfq,     false,  true  },
  88 };
  89
  90 ARMBaseInstrInfo::ARMBaseInstrInfo(const ARMSubtarget& STI)
  91   : ARMGenInstrInfo(ARM::ADJCALLSTACKDOWN, ARM::ADJCALLSTACKUP),
  92     Subtarget(STI) {
  93   for (unsigned i = 0, e = array_lengthof(ARM_MLxTable); i != e; ++i) {
  94     if (!MLxEntryMap.insert(std::make_pair(ARM_MLxTable[i].MLxOpc, i)).second)
  95       assert(false && "Duplicated entries?");
  96     MLxHazardOpcodes.insert(ARM_MLxTable[i].AddSubOpc);
  97     MLxHazardOpcodes.insert(ARM_MLxTable[i].MulOpc);
  98   }
  99 }
 100
 101 // Use a ScoreboardHazardRecognizer for prepass ARM scheduling. TargetInstrImpl
 102 // currently defaults to no prepass hazard recognizer.
 103 ScheduleHazardRecognizer *ARMBaseInstrInfo::
 104 CreateTargetHazardRecognizer(const TargetMachine *TM,
 105                              const ScheduleDAG *DAG) const {
 106   if (usePreRAHazardRecognizer()) {
 107     const InstrItineraryData *II = TM->getInstrItineraryData();
 108     return new ScoreboardHazardRecognizer(II, DAG, "pre-RA-sched");
 109   }
 110   return TargetInstrInfo::CreateTargetHazardRecognizer(TM, DAG);
 111 }
 112
 113 ScheduleHazardRecognizer *ARMBaseInstrInfo::
 114 CreateTargetPostRAHazardRecognizer(const InstrItineraryData *II,
 115                                    const ScheduleDAG *DAG) const {
 116   if (Subtarget.isThumb2() || Subtarget.hasVFP2())
 117     return (ScheduleHazardRecognizer *)new ARMHazardRecognizer(II, DAG);
 118   return TargetInstrInfo::CreateTargetPostRAHazardRecognizer(II, DAG);
 119 }
 120
 121 MachineInstr *
 122 ARMBaseInstrInfo::convertToThreeAddress(MachineFunction::iterator &MFI,
 123                                         MachineBasicBlock::iterator &MBBI,
 124                                         LiveVariables *LV) const {
 125   // FIXME: Thumb2 support.
 126
 127   if (!EnableARM3Addr)
 128     return NULL;
 129
 130   MachineInstr *MI = MBBI;
 131   MachineFunction &MF = *MI->getParent()->getParent();
 132   uint64_t TSFlags = MI->getDesc().TSFlags;
 133   bool isPre = false;
 134   switch ((TSFlags & ARMII::IndexModeMask) >> ARMII::IndexModeShift) {
 135   default: return NULL;
 136   case ARMII::IndexModePre:
 137     isPre = true;
 138     break;
 139   case ARMII::IndexModePost:
 140     break;
 141   }
 142
 143   // Try splitting an indexed load/store to an un-indexed one plus an add/sub
 144   // operation.
 145   unsigned MemOpc = getUnindexedOpcode(MI->getOpcode());
 146   if (MemOpc == 0)
 147     return NULL;
 148
 149   MachineInstr *UpdateMI = NULL;
 150   MachineInstr *MemMI = NULL;
 151   unsigned AddrMode = (TSFlags & ARMII::AddrModeMask);
 152   const MCInstrDesc &MCID = MI->getDesc();
 153   unsigned NumOps = MCID.getNumOperands();
 154   bool isLoad = !MI->mayStore();
 155   const MachineOperand &WB = isLoad ? MI->getOperand(1) : MI->getOperand(0);
 156   const MachineOperand &Base = MI->getOperand(2);
 157   const MachineOperand &Offset = MI->getOperand(NumOps-3);
 158   unsigned WBReg = WB.getReg();
 159   unsigned BaseReg = Base.getReg();
 160   unsigned OffReg = Offset.getReg();
 161   unsigned OffImm = MI->getOperand(NumOps-2).getImm();
 162   ARMCC::CondCodes Pred = (ARMCC::CondCodes)MI->getOperand(NumOps-1).getImm();
 163   switch (AddrMode) {
 164   default: llvm_unreachable("Unknown indexed op!");
 165   case ARMII::AddrMode2: {
 166     bool isSub = ARM_AM::getAM2Op(OffImm) == ARM_AM::sub;
 167     unsigned Amt = ARM_AM::getAM2Offset(OffImm);
 168     if (OffReg == 0) {
 169       if (ARM_AM::getSOImmVal(Amt) == -1)
 170         // Can't encode it in a so_imm operand. This transformation will
 171         // add more than 1 instruction. Abandon!
 172         return NULL;
 173       UpdateMI = BuildMI(MF, MI->getDebugLoc(),
 174                          get(isSub ? ARM::SUBri : ARM::ADDri), WBReg)
 175         .addReg(BaseReg).addImm(Amt)
 176         .addImm(Pred).addReg(0).addReg(0);
 177     } else if (Amt != 0) {
 178       ARM_AM::ShiftOpc ShOpc = ARM_AM::getAM2ShiftOpc(OffImm);
 179       unsigned SOOpc = ARM_AM::getSORegOpc(ShOpc, Amt);
 180       UpdateMI = BuildMI(MF, MI->getDebugLoc(),
 181                          get(isSub ? ARM::SUBrsi : ARM::ADDrsi), WBReg)
 182         .addReg(BaseReg).addReg(OffReg).addReg(0).addImm(SOOpc)
 183         .addImm(Pred).addReg(0).addReg(0);
 184     } else
 185       UpdateMI = BuildMI(MF, MI->getDebugLoc(),
 186                          get(isSub ? ARM::SUBrr : ARM::ADDrr), WBReg)
 187         .addReg(BaseReg).addReg(OffReg)
 188         .addImm(Pred).addReg(0).addReg(0);
 189     break;
 190   }
 191   case ARMII::AddrMode3 : {
 192     bool isSub = ARM_AM::getAM3Op(OffImm) == ARM_AM::sub;
 193     unsigned Amt = ARM_AM::getAM3Offset(OffImm);
 194     if (OffReg == 0)
 195       // Immediate is 8-bits. It's guaranteed to fit in a so_imm operand.
 196       UpdateMI = BuildMI(MF, MI->getDebugLoc(),
 197                          get(isSub ? ARM::SUBri : ARM::ADDri), WBReg)
 198         .addReg(BaseReg).addImm(Amt)
 199         .addImm(Pred).addReg(0).addReg(0);
 200     else
 201       UpdateMI = BuildMI(MF, MI->getDebugLoc(),
 202                          get(isSub ? ARM::SUBrr : ARM::ADDrr), WBReg)
 203         .addReg(BaseReg).addReg(OffReg)
 204         .addImm(Pred).addReg(0).addReg(0);
 205     break;
 206   }
 207   }
 208
 209   std::vector<MachineInstr*> NewMIs;
 210   if (isPre) {
 211     if (isLoad)
 212       MemMI = BuildMI(MF, MI->getDebugLoc(),
 213                       get(MemOpc), MI->getOperand(0).getReg())
 214         .addReg(WBReg).addImm(0).addImm(Pred);
 215     else
 216       MemMI = BuildMI(MF, MI->getDebugLoc(),
 217                       get(MemOpc)).addReg(MI->getOperand(1).getReg())
 218         .addReg(WBReg).addReg(0).addImm(0).addImm(Pred);
 219     NewMIs.push_back(MemMI);
 220     NewMIs.push_back(UpdateMI);
 221   } else {
 222     if (isLoad)
 223       MemMI = BuildMI(MF, MI->getDebugLoc(),
 224                       get(MemOpc), MI->getOperand(0).getReg())
 225         .addReg(BaseReg).addImm(0).addImm(Pred);
 226     else
 227       MemMI = BuildMI(MF, MI->getDebugLoc(),
 228                       get(MemOpc)).addReg(MI->getOperand(1).getReg())
 229         .addReg(BaseReg).addReg(0).addImm(0).addImm(Pred);
 230     if (WB.isDead())
 231       UpdateMI->getOperand(0).setIsDead();
 232     NewMIs.push_back(UpdateMI);
 233     NewMIs.push_back(MemMI);
 234   }
 235
 236   // Transfer LiveVariables states, kill / dead info.
 237   if (LV) {
 238     for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
 239       MachineOperand &MO = MI->getOperand(i);
 240       if (MO.isReg() && TargetRegisterInfo::isVirtualRegister(MO.getReg())) {
 241         unsigned Reg = MO.getReg();
 242
 243         LiveVariables::VarInfo &VI = LV->getVarInfo(Reg);
 244         if (MO.isDef()) {
 245           MachineInstr *NewMI = (Reg == WBReg) ? UpdateMI : MemMI;
 246           if (MO.isDead())
 247             LV->addVirtualRegisterDead(Reg, NewMI);
 248         }
 249         if (MO.isUse() && MO.isKill()) {
 250           for (unsigned j = 0; j < 2; ++j) {
 251             // Look at the two new MI's in reverse order.
 252             MachineInstr *NewMI = NewMIs[j];
 253             if (!NewMI->readsRegister(Reg))
 254               continue;
 255             LV->addVirtualRegisterKilled(Reg, NewMI);
 256             if (VI.removeKill(MI))
 257               VI.Kills.push_back(NewMI);
 258             break;
 259           }
 260         }
 261       }
 262     }
 263   }
 264
 265   MFI->insert(MBBI, NewMIs[1]);
 266   MFI->insert(MBBI, NewMIs[0]);
 267   return NewMIs[0];
 268 }
 269
 270 // Branch analysis.
 271 bool
 272 ARMBaseInstrInfo::AnalyzeBranch(MachineBasicBlock &MBB,MachineBasicBlock *&TBB,
 273                                 MachineBasicBlock *&FBB,
 274                                 SmallVectorImpl<MachineOperand> &Cond,
 275                                 bool AllowModify) const {
 276   TBB = 0;
 277   FBB = 0;
 278
 279   MachineBasicBlock::iterator I = MBB.end();
 280   if (I == MBB.begin())
 281     return false; // Empty blocks are easy.
 282   --I;
 283
 284   // Walk backwards from the end of the basic block until the branch is
 285   // analyzed or we give up.
 286   while (isPredicated(I) || I->isTerminator() || I->isDebugValue()) {
 287
 288     // Flag to be raised on unanalyzeable instructions. This is useful in cases
 289     // where we want to clean up on the end of the basic block before we bail
 290     // out.
 291     bool CantAnalyze = false;
 292
 293     // Skip over DEBUG values and predicated nonterminators.
 294     while (I->isDebugValue() || !I->isTerminator()) {
 295       if (I == MBB.begin())
 296         return false;
 297       --I;
 298     }
 299
 300     if (isIndirectBranchOpcode(I->getOpcode()) ||
 301         isJumpTableBranchOpcode(I->getOpcode())) {
 302       // Indirect branches and jump tables can't be analyzed, but we still want
 303       // to clean up any instructions at the tail of the basic block.
 304       CantAnalyze = true;
 305     } else if (isUncondBranchOpcode(I->getOpcode())) {
 306       TBB = I->getOperand(0).getMBB();
 307     } else if (isCondBranchOpcode(I->getOpcode())) {
 308       // Bail out if we encounter multiple conditional branches.
 309       if (!Cond.empty())
 310         return true;
 311
 312       assert(!FBB && "FBB should have been null.");
 313       FBB = TBB;
 314       TBB = I->getOperand(0).getMBB();
 315       Cond.push_back(I->getOperand(1));
 316       Cond.push_back(I->getOperand(2));
 317     } else if (I->isReturn()) {
 318       // Returns can't be analyzed, but we should run cleanup.
 319       CantAnalyze = !isPredicated(I);
 320     } else {
 321       // We encountered other unrecognized terminator. Bail out immediately.
 322       return true;
 323     }
 324
 325     // Cleanup code - to be run for unpredicated unconditional branches and
 326     //                returns.
 327     if (!isPredicated(I) &&
 328           (isUncondBranchOpcode(I->getOpcode()) ||
 329            isIndirectBranchOpcode(I->getOpcode()) ||
 330            isJumpTableBranchOpcode(I->getOpcode()) ||
 331            I->isReturn())) {
 332       // Forget any previous condition branch information - it no longer applies.
 333       Cond.clear();
 334       FBB = 0;
 335
 336       // If we can modify the function, delete everything below this
 337       // unconditional branch.
 338       if (AllowModify) {
 339         MachineBasicBlock::iterator DI = std::next(I);
 340         while (DI != MBB.end()) {
 341           MachineInstr *InstToDelete = DI;
 342           ++DI;
 343           InstToDelete->eraseFromParent();
 344         }
 345       }
 346     }
 347
 348     if (CantAnalyze)
 349       return true;
 350
 351     if (I == MBB.begin())
 352       return false;
 353
 354     --I;
 355   }
 356
 357   // We made it past the terminators without bailing out - we must have
 358   // analyzed this branch successfully.
 359   return false;
 360 }
 361
 362
 363 unsigned ARMBaseInstrInfo::RemoveBranch(MachineBasicBlock &MBB) const {
 364   MachineBasicBlock::iterator I = MBB.end();
 365   if (I == MBB.begin()) return 0;
 366   --I;
 367   while (I->isDebugValue()) {
 368     if (I == MBB.begin())
 369       return 0;
 370     --I;
 371   }
 372   if (!isUncondBranchOpcode(I->getOpcode()) &&
 373       !isCondBranchOpcode(I->getOpcode()))
 374     return 0;
 375
 376   // Remove the branch.
 377   I->eraseFromParent();
 378
 379   I = MBB.end();
 380
 381   if (I == MBB.begin()) return 1;
 382   --I;
 383   if (!isCondBranchOpcode(I->getOpcode()))
 384     return 1;
 385
 386   // Remove the branch.
 387   I->eraseFromParent();
 388   return 2;
 389 }
 390
 391 unsigned
 392 ARMBaseInstrInfo::InsertBranch(MachineBasicBlock &MBB, MachineBasicBlock *TBB,
 393                                MachineBasicBlock *FBB,
 394                                const SmallVectorImpl<MachineOperand> &Cond,
 395                                DebugLoc DL) const {
 396   ARMFunctionInfo *AFI = MBB.getParent()->getInfo<ARMFunctionInfo>();
 397   int BOpc   = !AFI->isThumbFunction()
 398     ? ARM::B : (AFI->isThumb2Function() ? ARM::t2B : ARM::tB);
 399   int BccOpc = !AFI->isThumbFunction()
 400     ? ARM::Bcc : (AFI->isThumb2Function() ? ARM::t2Bcc : ARM::tBcc);
 401   bool isThumb = AFI->isThumbFunction() || AFI->isThumb2Function();
 402
 403   // Shouldn't be a fall through.
 404   assert(TBB && "InsertBranch must not be told to insert a fallthrough");
 405   assert((Cond.size() == 2 || Cond.size() == 0) &&
 406          "ARM branch conditions have two components!");
 407
 408   if (FBB == 0) {
 409     if (Cond.empty()) { // Unconditional branch?
 410       if (isThumb)
 411         BuildMI(&MBB, DL, get(BOpc)).addMBB(TBB).addImm(ARMCC::AL).addReg(0);
 412       else
 413         BuildMI(&MBB, DL, get(BOpc)).addMBB(TBB);
 414     } else
 415       BuildMI(&MBB, DL, get(BccOpc)).addMBB(TBB)
 416         .addImm(Cond[0].getImm()).addReg(Cond[1].getReg());
 417     return 1;
 418   }
 419
 420   // Two-way conditional branch.
 421   BuildMI(&MBB, DL, get(BccOpc)).addMBB(TBB)
 422     .addImm(Cond[0].getImm()).addReg(Cond[1].getReg());
 423   if (isThumb)
 424     BuildMI(&MBB, DL, get(BOpc)).addMBB(FBB).addImm(ARMCC::AL).addReg(0);
 425   else
 426     BuildMI(&MBB, DL, get(BOpc)).addMBB(FBB);
 427   return 2;
 428 }
 429
 430 bool ARMBaseInstrInfo::
 431 ReverseBranchCondition(SmallVectorImpl<MachineOperand> &Cond) const {
 432   ARMCC::CondCodes CC = (ARMCC::CondCodes)(int)Cond[0].getImm();
 433   Cond[0].setImm(ARMCC::getOppositeCondition(CC));
 434   return false;
 435 }
 436
 437 bool ARMBaseInstrInfo::isPredicated(const MachineInstr *MI) const {
 438   if (MI->isBundle()) {
 439     MachineBasicBlock::const_instr_iterator I = MI;
 440     MachineBasicBlock::const_instr_iterator E = MI->getParent()->instr_end();
 441     while (++I != E && I->isInsideBundle()) {
 442       int PIdx = I->findFirstPredOperandIdx();
 443       if (PIdx != -1 && I->getOperand(PIdx).getImm() != ARMCC::AL)
 444         return true;
 445     }
 446     return false;
 447   }
 448
 449   int PIdx = MI->findFirstPredOperandIdx();
 450   return PIdx != -1 && MI->getOperand(PIdx).getImm() != ARMCC::AL;
 451 }
 452
 453 bool ARMBaseInstrInfo::
 454 PredicateInstruction(MachineInstr *MI,
 455                      const SmallVectorImpl<MachineOperand> &Pred) const {
 456   unsigned Opc = MI->getOpcode();
 457   if (isUncondBranchOpcode(Opc)) {
 458     MI->setDesc(get(getMatchingCondBranchOpcode(Opc)));
 459     MachineInstrBuilder(*MI->getParent()->getParent(), MI)
 460       .addImm(Pred[0].getImm())
 461       .addReg(Pred[1].getReg());
 462     return true;
 463   }
 464
 465   int PIdx = MI->findFirstPredOperandIdx();
 466   if (PIdx != -1) {
 467     MachineOperand &PMO = MI->getOperand(PIdx);
 468     PMO.setImm(Pred[0].getImm());
 469     MI->getOperand(PIdx+1).setReg(Pred[1].getReg());
 470     return true;
 471   }
 472   return false;
 473 }
 474
 475 bool ARMBaseInstrInfo::
 476 SubsumesPredicate(const SmallVectorImpl<MachineOperand> &Pred1,
 477                   const SmallVectorImpl<MachineOperand> &Pred2) const {
 478   if (Pred1.size() > 2 || Pred2.size() > 2)
 479     return false;
 480
 481   ARMCC::CondCodes CC1 = (ARMCC::CondCodes)Pred1[0].getImm();
 482   ARMCC::CondCodes CC2 = (ARMCC::CondCodes)Pred2[0].getImm();
 483   if (CC1 == CC2)
 484     return true;
 485
 486   switch (CC1) {
 487   default:
 488     return false;
 489   case ARMCC::AL:
 490     return true;
 491   case ARMCC::HS:
 492     return CC2 == ARMCC::HI;
 493   case ARMCC::LS:
 494     return CC2 == ARMCC::LO || CC2 == ARMCC::EQ;
 495   case ARMCC::GE:
 496     return CC2 == ARMCC::GT;
 497   case ARMCC::LE:
 498     return CC2 == ARMCC::LT;
 499   }
 500 }
 501
 502 bool ARMBaseInstrInfo::DefinesPredicate(MachineInstr *MI,
 503                                     std::vector<MachineOperand> &Pred) const {
 504   bool Found = false;
 505   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
 506     const MachineOperand &MO = MI->getOperand(i);
 507     if ((MO.isRegMask() && MO.clobbersPhysReg(ARM::CPSR)) ||
 508         (MO.isReg() && MO.isDef() && MO.getReg() == ARM::CPSR)) {
 509       Pred.push_back(MO);
 510       Found = true;
 511     }
 512   }
 513
 514   return Found;
 515 }
 516
 517 /// isPredicable - Return true if the specified instruction can be predicated.
 518 /// By default, this returns true for every instruction with a
 519 /// PredicateOperand.
 520 bool ARMBaseInstrInfo::isPredicable(MachineInstr *MI) const {
 521   if (!MI->isPredicable())
 522     return false;
 523
 524   ARMFunctionInfo *AFI =
 525     MI->getParent()->getParent()->getInfo<ARMFunctionInfo>();
 526
 527   if (AFI->isThumb2Function()) {
 528     if (getSubtarget().restrictIT())
 529       return isV8EligibleForIT(MI);
 530   } else { // non-Thumb
 531     if ((MI->getDesc().TSFlags & ARMII::DomainMask) == ARMII::DomainNEON)
 532       return false;
 533   }
 534
 535   return true;
 536 }
 537
 538 namespace llvm {
 539 template <> bool IsCPSRDead<MachineInstr>(MachineInstr *MI) {
 540   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
 541     const MachineOperand &MO = MI->getOperand(i);
 542     if (!MO.isReg() || MO.isUndef() || MO.isUse())
 543       continue;
 544     if (MO.getReg() != ARM::CPSR)
 545       continue;
 546     if (!MO.isDead())
 547       return false;
 548   }
 549   // all definitions of CPSR are dead
 550   return true;
 551 }
 552 }
 553
 554 /// FIXME: Works around a gcc miscompilation with -fstrict-aliasing.
 555 LLVM_ATTRIBUTE_NOINLINE
 556 static unsigned getNumJTEntries(const std::vector<MachineJumpTableEntry> &JT,
 557                                 unsigned JTI);
 558 static unsigned getNumJTEntries(const std::vector<MachineJumpTableEntry> &JT,
 559                                 unsigned JTI) {
 560   assert(JTI < JT.size());
 561   return JT[JTI].MBBs.size();
 562 }
 563
 564 /// GetInstSize - Return the size of the specified MachineInstr.
 565 ///
 566 unsigned ARMBaseInstrInfo::GetInstSizeInBytes(const MachineInstr *MI) const {
 567   const MachineBasicBlock &MBB = *MI->getParent();
 568   const MachineFunction *MF = MBB.getParent();
 569   const MCAsmInfo *MAI = MF->getTarget().getMCAsmInfo();
 570
 571   const MCInstrDesc &MCID = MI->getDesc();
 572   if (MCID.getSize())
 573     return MCID.getSize();
 574
 575   // If this machine instr is an inline asm, measure it.
 576   if (MI->getOpcode() == ARM::INLINEASM)
 577     return getInlineAsmLength(MI->getOperand(0).getSymbolName(), *MAI);
 578   unsigned Opc = MI->getOpcode();
 579   switch (Opc) {
 580   default:
 581     // pseudo-instruction sizes are zero.
 582     return 0;
 583   case TargetOpcode::BUNDLE:
 584     return getInstBundleLength(MI);
 585   case ARM::MOVi16_ga_pcrel:
 586   case ARM::MOVTi16_ga_pcrel:
 587   case ARM::t2MOVi16_ga_pcrel:
 588   case ARM::t2MOVTi16_ga_pcrel:
 589     return 4;
 590   case ARM::MOVi32imm:
 591   case ARM::t2MOVi32imm:
 592     return 8;
 593   case ARM::CONSTPOOL_ENTRY:
 594     // If this machine instr is a constant pool entry, its size is recorded as
 595     // operand #2.
 596     return MI->getOperand(2).getImm();
 597   case ARM::Int_eh_sjlj_longjmp:
 598     return 16;
 599   case ARM::tInt_eh_sjlj_longjmp:
 600     return 10;
 601   case ARM::Int_eh_sjlj_setjmp:
 602   case ARM::Int_eh_sjlj_setjmp_nofp:
 603     return 20;
 604   case ARM::tInt_eh_sjlj_setjmp:
 605   case ARM::t2Int_eh_sjlj_setjmp:
 606   case ARM::t2Int_eh_sjlj_setjmp_nofp:
 607     return 12;
 608   case ARM::BR_JTr:
 609   case ARM::BR_JTm:
 610   case ARM::BR_JTadd:
 611   case ARM::tBR_JTr:
 612   case ARM::t2BR_JT:
 613   case ARM::t2TBB_JT:
 614   case ARM::t2TBH_JT: {
 615     // These are jumptable branches, i.e. a branch followed by an inlined
 616     // jumptable. The size is 4 + 4 * number of entries. For TBB, each
 617     // entry is one byte; TBH two byte each.
 618     unsigned EntrySize = (Opc == ARM::t2TBB_JT)
 619       ? 1 : ((Opc == ARM::t2TBH_JT) ? 2 : 4);
 620     unsigned NumOps = MCID.getNumOperands();
 621     MachineOperand JTOP =
 622       MI->getOperand(NumOps - (MI->isPredicable() ? 3 : 2));
 623     unsigned JTI = JTOP.getIndex();
 624     const MachineJumpTableInfo *MJTI = MF->getJumpTableInfo();
 625     assert(MJTI != 0);
 626     const std::vector<MachineJumpTableEntry> &JT = MJTI->getJumpTables();
 627     assert(JTI < JT.size());
 628     // Thumb instructions are 2 byte aligned, but JT entries are 4 byte
 629     // 4 aligned. The assembler / linker may add 2 byte padding just before
 630     // the JT entries.  The size does not include this padding; the
 631     // constant islands pass does separate bookkeeping for it.
 632     // FIXME: If we know the size of the function is less than (1 << 16) *2
 633     // bytes, we can use 16-bit entries instead. Then there won't be an
 634     // alignment issue.
 635     unsigned InstSize = (Opc == ARM::tBR_JTr || Opc == ARM::t2BR_JT) ? 2 : 4;
 636     unsigned NumEntries = getNumJTEntries(JT, JTI);
 637     if (Opc == ARM::t2TBB_JT && (NumEntries & 1))
 638       // Make sure the instruction that follows TBB is 2-byte aligned.
 639       // FIXME: Constant island pass should insert an "ALIGN" instruction
 640       // instead.
 641       ++NumEntries;
 642     return NumEntries * EntrySize + InstSize;
 643   }
 644   }
 645 }
 646
 647 unsigned ARMBaseInstrInfo::getInstBundleLength(const MachineInstr *MI) const {
 648   unsigned Size = 0;
 649   MachineBasicBlock::const_instr_iterator I = MI;
 650   MachineBasicBlock::const_instr_iterator E = MI->getParent()->instr_end();
 651   while (++I != E && I->isInsideBundle()) {
 652     assert(!I->isBundle() && "No nested bundle!");
 653     Size += GetInstSizeInBytes(&*I);
 654   }
 655   return Size;
 656 }
 657
 658 void ARMBaseInstrInfo::copyPhysReg(MachineBasicBlock &MBB,
 659                                    MachineBasicBlock::iterator I, DebugLoc DL,
 660                                    unsigned DestReg, unsigned SrcReg,
 661                                    bool KillSrc) const {
 662   bool GPRDest = ARM::GPRRegClass.contains(DestReg);
 663   bool GPRSrc = ARM::GPRRegClass.contains(SrcReg);
 664
 665   if (GPRDest && GPRSrc) {
 666     AddDefaultCC(AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::MOVr), DestReg)
 667                                     .addReg(SrcReg, getKillRegState(KillSrc))));
 668     return;
 669   }
 670
 671   bool SPRDest = ARM::SPRRegClass.contains(DestReg);
 672   bool SPRSrc = ARM::SPRRegClass.contains(SrcReg);
 673
 674   unsigned Opc = 0;
 675   if (SPRDest && SPRSrc)
 676     Opc = ARM::VMOVS;
 677   else if (GPRDest && SPRSrc)
 678     Opc = ARM::VMOVRS;
 679   else if (SPRDest && GPRSrc)
 680     Opc = ARM::VMOVSR;
 681   else if (ARM::DPRRegClass.contains(DestReg, SrcReg))
 682     Opc = ARM::VMOVD;
 683   else if (ARM::QPRRegClass.contains(DestReg, SrcReg))
 684     Opc = ARM::VORRq;
 685
 686   if (Opc) {
 687     MachineInstrBuilder MIB = BuildMI(MBB, I, DL, get(Opc), DestReg);
 688     MIB.addReg(SrcReg, getKillRegState(KillSrc));
 689     if (Opc == ARM::VORRq)
 690       MIB.addReg(SrcReg, getKillRegState(KillSrc));
 691     AddDefaultPred(MIB);
 692     return;
 693   }
 694
 695   // Handle register classes that require multiple instructions.
 696   unsigned BeginIdx = 0;
 697   unsigned SubRegs = 0;
 698   int Spacing = 1;
 699
 700   // Use VORRq when possible.
 701   if (ARM::QQPRRegClass.contains(DestReg, SrcReg)) {
 702     Opc = ARM::VORRq;
 703     BeginIdx = ARM::qsub_0;
 704     SubRegs = 2;
 705   } else if (ARM::QQQQPRRegClass.contains(DestReg, SrcReg)) {
 706     Opc = ARM::VORRq;
 707     BeginIdx = ARM::qsub_0;
 708     SubRegs = 4;
 709   // Fall back to VMOVD.
 710   } else if (ARM::DPairRegClass.contains(DestReg, SrcReg)) {
 711     Opc = ARM::VMOVD;
 712     BeginIdx = ARM::dsub_0;
 713     SubRegs = 2;
 714   } else if (ARM::DTripleRegClass.contains(DestReg, SrcReg)) {
 715     Opc = ARM::VMOVD;
 716     BeginIdx = ARM::dsub_0;
 717     SubRegs = 3;
 718   } else if (ARM::DQuadRegClass.contains(DestReg, SrcReg)) {
 719     Opc = ARM::VMOVD;
 720     BeginIdx = ARM::dsub_0;
 721     SubRegs = 4;
 722   } else if (ARM::GPRPairRegClass.contains(DestReg, SrcReg)) {
 723     Opc = Subtarget.isThumb2() ? ARM::tMOVr : ARM::MOVr;
 724     BeginIdx = ARM::gsub_0;
 725     SubRegs = 2;
 726   } else if (ARM::DPairSpcRegClass.contains(DestReg, SrcReg)) {
 727     Opc = ARM::VMOVD;
 728     BeginIdx = ARM::dsub_0;
 729     SubRegs = 2;
 730     Spacing = 2;
 731   } else if (ARM::DTripleSpcRegClass.contains(DestReg, SrcReg)) {
 732     Opc = ARM::VMOVD;
 733     BeginIdx = ARM::dsub_0;
 734     SubRegs = 3;
 735     Spacing = 2;
 736   } else if (ARM::DQuadSpcRegClass.contains(DestReg, SrcReg)) {
 737     Opc = ARM::VMOVD;
 738     BeginIdx = ARM::dsub_0;
 739     SubRegs = 4;
 740     Spacing = 2;
 741   }
 742
 743   assert(Opc && "Impossible reg-to-reg copy");
 744
 745   const TargetRegisterInfo *TRI = &getRegisterInfo();
 746   MachineInstrBuilder Mov;
 747
 748   // Copy register tuples backward when the first Dest reg overlaps with SrcReg.
 749   if (TRI->regsOverlap(SrcReg, TRI->getSubReg(DestReg, BeginIdx))) {
 750     BeginIdx = BeginIdx + ((SubRegs - 1) * Spacing);
 751     Spacing = -Spacing;
 752   }
 753 #ifndef NDEBUG
 754   SmallSet<unsigned, 4> DstRegs;
 755 #endif
 756   for (unsigned i = 0; i != SubRegs; ++i) {
 757     unsigned Dst = TRI->getSubReg(DestReg, BeginIdx + i * Spacing);
 758     unsigned Src = TRI->getSubReg(SrcReg, BeginIdx + i * Spacing);
 759     assert(Dst && Src && "Bad sub-register");
 760 #ifndef NDEBUG
 761     assert(!DstRegs.count(Src) && "destructive vector copy");
 762     DstRegs.insert(Dst);
 763 #endif
 764     Mov = BuildMI(MBB, I, I->getDebugLoc(), get(Opc), Dst).addReg(Src);
 765     // VORR takes two source operands.
 766     if (Opc == ARM::VORRq)
 767       Mov.addReg(Src);
 768     Mov = AddDefaultPred(Mov);
 769     // MOVr can set CC.
 770     if (Opc == ARM::MOVr)
 771       Mov = AddDefaultCC(Mov);
 772   }
 773   // Add implicit super-register defs and kills to the last instruction.
 774   Mov->addRegisterDefined(DestReg, TRI);
 775   if (KillSrc)
 776     Mov->addRegisterKilled(SrcReg, TRI);
 777 }
 778
 779 const MachineInstrBuilder &
 780 ARMBaseInstrInfo::AddDReg(MachineInstrBuilder &MIB, unsigned Reg,
 781                           unsigned SubIdx, unsigned State,
 782                           const TargetRegisterInfo *TRI) const {
 783   if (!SubIdx)
 784     return MIB.addReg(Reg, State);
 785
 786   if (TargetRegisterInfo::isPhysicalRegister(Reg))
 787     return MIB.addReg(TRI->getSubReg(Reg, SubIdx), State);
 788   return MIB.addReg(Reg, State, SubIdx);
 789 }
 790
 791 void ARMBaseInstrInfo::
 792 storeRegToStackSlot(MachineBasicBlock &MBB, MachineBasicBlock::iterator I,
 793                     unsigned SrcReg, bool isKill, int FI,
 794                     const TargetRegisterClass *RC,
 795                     const TargetRegisterInfo *TRI) const {
 796   DebugLoc DL;
 797   if (I != MBB.end()) DL = I->getDebugLoc();
 798   MachineFunction &MF = *MBB.getParent();
 799   MachineFrameInfo &MFI = *MF.getFrameInfo();
 800   unsigned Align = MFI.getObjectAlignment(FI);
 801
 802   MachineMemOperand *MMO =
 803     MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(FI),
 804                             MachineMemOperand::MOStore,
 805                             MFI.getObjectSize(FI),
 806                             Align);
 807
 808   switch (RC->getSize()) {
 809     case 4:
 810       if (ARM::GPRRegClass.hasSubClassEq(RC)) {
 811         AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::STRi12))
 812                    .addReg(SrcReg, getKillRegState(isKill))
 813                    .addFrameIndex(FI).addImm(0).addMemOperand(MMO));
 814       } else if (ARM::SPRRegClass.hasSubClassEq(RC)) {
 815         AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VSTRS))
 816                    .addReg(SrcReg, getKillRegState(isKill))
 817                    .addFrameIndex(FI).addImm(0).addMemOperand(MMO));
 818       } else
 819         llvm_unreachable("Unknown reg class!");
 820       break;
 821     case 8:
 822       if (ARM::DPRRegClass.hasSubClassEq(RC)) {
 823         AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VSTRD))
 824                    .addReg(SrcReg, getKillRegState(isKill))
 825                    .addFrameIndex(FI).addImm(0).addMemOperand(MMO));
 826       } else if (ARM::GPRPairRegClass.hasSubClassEq(RC)) {
 827         if (Subtarget.hasV5TEOps()) {
 828           MachineInstrBuilder MIB = BuildMI(MBB, I, DL, get(ARM::STRD));
 829           AddDReg(MIB, SrcReg, ARM::gsub_0, getKillRegState(isKill), TRI);
 830           AddDReg(MIB, SrcReg, ARM::gsub_1, 0, TRI);
 831           MIB.addFrameIndex(FI).addReg(0).addImm(0).addMemOperand(MMO);
 832
 833           AddDefaultPred(MIB);
 834         } else {
 835           // Fallback to STM instruction, which has existed since the dawn of
 836           // time.
 837           MachineInstrBuilder MIB =
 838             AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::STMIA))
 839                              .addFrameIndex(FI).addMemOperand(MMO));
 840           AddDReg(MIB, SrcReg, ARM::gsub_0, getKillRegState(isKill), TRI);
 841           AddDReg(MIB, SrcReg, ARM::gsub_1, 0, TRI);
 842         }
 843       } else
 844         llvm_unreachable("Unknown reg class!");
 845       break;
 846     case 16:
 847       if (ARM::DPairRegClass.hasSubClassEq(RC)) {
 848         // Use aligned spills if the stack can be realigned.
 849         if (Align >= 16 && getRegisterInfo().canRealignStack(MF)) {
 850           AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VST1q64))
 851                      .addFrameIndex(FI).addImm(16)
 852                      .addReg(SrcReg, getKillRegState(isKill))
 853                      .addMemOperand(MMO));
 854         } else {
 855           AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VSTMQIA))
 856                      .addReg(SrcReg, getKillRegState(isKill))
 857                      .addFrameIndex(FI)
 858                      .addMemOperand(MMO));
 859         }
 860       } else
 861         llvm_unreachable("Unknown reg class!");
 862       break;
 863     case 24:
 864       if (ARM::DTripleRegClass.hasSubClassEq(RC)) {
 865         // Use aligned spills if the stack can be realigned.
 866         if (Align >= 16 && getRegisterInfo().canRealignStack(MF)) {
 867           AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VST1d64TPseudo))
 868                      .addFrameIndex(FI).addImm(16)
 869                      .addReg(SrcReg, getKillRegState(isKill))
 870                      .addMemOperand(MMO));
 871         } else {
 872           MachineInstrBuilder MIB =
 873           AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VSTMDIA))
 874                        .addFrameIndex(FI))
 875                        .addMemOperand(MMO);
 876           MIB = AddDReg(MIB, SrcReg, ARM::dsub_0, getKillRegState(isKill), TRI);
 877           MIB = AddDReg(MIB, SrcReg, ARM::dsub_1, 0, TRI);
 878           AddDReg(MIB, SrcReg, ARM::dsub_2, 0, TRI);
 879         }
 880       } else
 881         llvm_unreachable("Unknown reg class!");
 882       break;
 883     case 32:
 884       if (ARM::QQPRRegClass.hasSubClassEq(RC) || ARM::DQuadRegClass.hasSubClassEq(RC)) {
 885         if (Align >= 16 && getRegisterInfo().canRealignStack(MF)) {
 886           // FIXME: It's possible to only store part of the QQ register if the
 887           // spilled def has a sub-register index.
 888           AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VST1d64QPseudo))
 889                      .addFrameIndex(FI).addImm(16)
 890                      .addReg(SrcReg, getKillRegState(isKill))
 891                      .addMemOperand(MMO));
 892         } else {
 893           MachineInstrBuilder MIB =
 894           AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VSTMDIA))
 895                        .addFrameIndex(FI))
 896                        .addMemOperand(MMO);
 897           MIB = AddDReg(MIB, SrcReg, ARM::dsub_0, getKillRegState(isKill), TRI);
 898           MIB = AddDReg(MIB, SrcReg, ARM::dsub_1, 0, TRI);
 899           MIB = AddDReg(MIB, SrcReg, ARM::dsub_2, 0, TRI);
 900                 AddDReg(MIB, SrcReg, ARM::dsub_3, 0, TRI);
 901         }
 902       } else
 903         llvm_unreachable("Unknown reg class!");
 904       break;
 905     case 64:
 906       if (ARM::QQQQPRRegClass.hasSubClassEq(RC)) {
 907         MachineInstrBuilder MIB =
 908           AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VSTMDIA))
 909                          .addFrameIndex(FI))
 910                          .addMemOperand(MMO);
 911         MIB = AddDReg(MIB, SrcReg, ARM::dsub_0, getKillRegState(isKill), TRI);
 912         MIB = AddDReg(MIB, SrcReg, ARM::dsub_1, 0, TRI);
 913         MIB = AddDReg(MIB, SrcReg, ARM::dsub_2, 0, TRI);
 914         MIB = AddDReg(MIB, SrcReg, ARM::dsub_3, 0, TRI);
 915         MIB = AddDReg(MIB, SrcReg, ARM::dsub_4, 0, TRI);
 916         MIB = AddDReg(MIB, SrcReg, ARM::dsub_5, 0, TRI);
 917         MIB = AddDReg(MIB, SrcReg, ARM::dsub_6, 0, TRI);
 918               AddDReg(MIB, SrcReg, ARM::dsub_7, 0, TRI);
 919       } else
 920         llvm_unreachable("Unknown reg class!");
 921       break;
 922     default:
 923       llvm_unreachable("Unknown reg class!");
 924   }
 925 }
 926
 927 unsigned
 928 ARMBaseInstrInfo::isStoreToStackSlot(const MachineInstr *MI,
 929                                      int &FrameIndex) const {
 930   switch (MI->getOpcode()) {
 931   default: break;
 932   case ARM::STRrs:
 933   case ARM::t2STRs: // FIXME: don't use t2STRs to access frame.
 934     if (MI->getOperand(1).isFI() &&
 935         MI->getOperand(2).isReg() &&
 936         MI->getOperand(3).isImm() &&
 937         MI->getOperand(2).getReg() == 0 &&
 938         MI->getOperand(3).getImm() == 0) {
 939       FrameIndex = MI->getOperand(1).getIndex();
 940       return MI->getOperand(0).getReg();
 941     }
 942     break;
 943   case ARM::STRi12:
 944   case ARM::t2STRi12:
 945   case ARM::tSTRspi:
 946   case ARM::VSTRD:
 947   case ARM::VSTRS:
 948     if (MI->getOperand(1).isFI() &&
 949         MI->getOperand(2).isImm() &&
 950         MI->getOperand(2).getImm() == 0) {
 951       FrameIndex = MI->getOperand(1).getIndex();
 952       return MI->getOperand(0).getReg();
 953     }
 954     break;
 955   case ARM::VST1q64:
 956   case ARM::VST1d64TPseudo:
 957   case ARM::VST1d64QPseudo:
 958     if (MI->getOperand(0).isFI() &&
 959         MI->getOperand(2).getSubReg() == 0) {
 960       FrameIndex = MI->getOperand(0).getIndex();
 961       return MI->getOperand(2).getReg();
 962     }
 963     break;
 964   case ARM::VSTMQIA:
 965     if (MI->getOperand(1).isFI() &&
 966         MI->getOperand(0).getSubReg() == 0) {
 967       FrameIndex = MI->getOperand(1).getIndex();
 968       return MI->getOperand(0).getReg();
 969     }
 970     break;
 971   }
 972
 973   return 0;
 974 }
 975
 976 unsigned ARMBaseInstrInfo::isStoreToStackSlotPostFE(const MachineInstr *MI,
 977                                                     int &FrameIndex) const {
 978   const MachineMemOperand *Dummy;
 979   return MI->mayStore() && hasStoreToStackSlot(MI, Dummy, FrameIndex);
 980 }
 981
 982 void ARMBaseInstrInfo::
 983 loadRegFromStackSlot(MachineBasicBlock &MBB, MachineBasicBlock::iterator I,
 984                      unsigned DestReg, int FI,
 985                      const TargetRegisterClass *RC,
 986                      const TargetRegisterInfo *TRI) const {
 987   DebugLoc DL;
 988   if (I != MBB.end()) DL = I->getDebugLoc();
 989   MachineFunction &MF = *MBB.getParent();
 990   MachineFrameInfo &MFI = *MF.getFrameInfo();
 991   unsigned Align = MFI.getObjectAlignment(FI);
 992   MachineMemOperand *MMO =
 993     MF.getMachineMemOperand(
 994                     MachinePointerInfo::getFixedStack(FI),
 995                             MachineMemOperand::MOLoad,
 996                             MFI.getObjectSize(FI),
 997                             Align);
 998
 999   switch (RC->getSize()) {
1000   case 4:
1001     if (ARM::GPRRegClass.hasSubClassEq(RC)) {
1002       AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::LDRi12), DestReg)
1003                    .addFrameIndex(FI).addImm(0).addMemOperand(MMO));
1004
1005     } else if (ARM::SPRRegClass.hasSubClassEq(RC)) {
1006       AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLDRS), DestReg)
1007                    .addFrameIndex(FI).addImm(0).addMemOperand(MMO));
1008     } else
1009       llvm_unreachable("Unknown reg class!");
1010     break;
1011   case 8:
1012     if (ARM::DPRRegClass.hasSubClassEq(RC)) {
1013       AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLDRD), DestReg)
1014                    .addFrameIndex(FI).addImm(0).addMemOperand(MMO));
1015     } else if (ARM::GPRPairRegClass.hasSubClassEq(RC)) {
1016       MachineInstrBuilder MIB;
1017
1018       if (Subtarget.hasV5TEOps()) {
1019         MIB = BuildMI(MBB, I, DL, get(ARM::LDRD));
1020         AddDReg(MIB, DestReg, ARM::gsub_0, RegState::DefineNoRead, TRI);
1021         AddDReg(MIB, DestReg, ARM::gsub_1, RegState::DefineNoRead, TRI);
1022         MIB.addFrameIndex(FI).addReg(0).addImm(0).addMemOperand(MMO);
1023
1024         AddDefaultPred(MIB);
1025       } else {
1026         // Fallback to LDM instruction, which has existed since the dawn of
1027         // time.
1028         MIB = AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::LDMIA))
1029                                  .addFrameIndex(FI).addMemOperand(MMO));
1030         MIB = AddDReg(MIB, DestReg, ARM::gsub_0, RegState::DefineNoRead, TRI);
1031         MIB = AddDReg(MIB, DestReg, ARM::gsub_1, RegState::DefineNoRead, TRI);
1032       }
1033
1034       if (TargetRegisterInfo::isPhysicalRegister(DestReg))
1035         MIB.addReg(DestReg, RegState::ImplicitDefine);
1036     } else
1037       llvm_unreachable("Unknown reg class!");
1038     break;
1039   case 16:
1040     if (ARM::DPairRegClass.hasSubClassEq(RC)) {
1041       if (Align >= 16 && getRegisterInfo().canRealignStack(MF)) {
1042         AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLD1q64), DestReg)
1043                      .addFrameIndex(FI).addImm(16)
1044                      .addMemOperand(MMO));
1045       } else {
1046         AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLDMQIA), DestReg)
1047                        .addFrameIndex(FI)
1048                        .addMemOperand(MMO));
1049       }
1050     } else
1051       llvm_unreachable("Unknown reg class!");
1052     break;
1053   case 24:
1054     if (ARM::DTripleRegClass.hasSubClassEq(RC)) {
1055       if (Align >= 16 && getRegisterInfo().canRealignStack(MF)) {
1056         AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLD1d64TPseudo), DestReg)
1057                      .addFrameIndex(FI).addImm(16)
1058                      .addMemOperand(MMO));
1059       } else {
1060         MachineInstrBuilder MIB =
1061           AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLDMDIA))
1062                          .addFrameIndex(FI)
1063                          .addMemOperand(MMO));
1064         MIB = AddDReg(MIB, DestReg, ARM::dsub_0, RegState::DefineNoRead, TRI);
1065         MIB = AddDReg(MIB, DestReg, ARM::dsub_1, RegState::DefineNoRead, TRI);
1066         MIB = AddDReg(MIB, DestReg, ARM::dsub_2, RegState::DefineNoRead, TRI);
1067         if (TargetRegisterInfo::isPhysicalRegister(DestReg))
1068           MIB.addReg(DestReg, RegState::ImplicitDefine);
1069       }
1070     } else
1071       llvm_unreachable("Unknown reg class!");
1072     break;
1073    case 32:
1074     if (ARM::QQPRRegClass.hasSubClassEq(RC) || ARM::DQuadRegClass.hasSubClassEq(RC)) {
1075       if (Align >= 16 && getRegisterInfo().canRealignStack(MF)) {
1076         AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLD1d64QPseudo), DestReg)
1077                      .addFrameIndex(FI).addImm(16)
1078                      .addMemOperand(MMO));
1079       } else {
1080         MachineInstrBuilder MIB =
1081         AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLDMDIA))
1082                        .addFrameIndex(FI))
1083                        .addMemOperand(MMO);
1084         MIB = AddDReg(MIB, DestReg, ARM::dsub_0, RegState::DefineNoRead, TRI);
1085         MIB = AddDReg(MIB, DestReg, ARM::dsub_1, RegState::DefineNoRead, TRI);
1086         MIB = AddDReg(MIB, DestReg, ARM::dsub_2, RegState::DefineNoRead, TRI);
1087         MIB = AddDReg(MIB, DestReg, ARM::dsub_3, RegState::DefineNoRead, TRI);
1088         if (TargetRegisterInfo::isPhysicalRegister(DestReg))
1089           MIB.addReg(DestReg, RegState::ImplicitDefine);
1090       }
1091     } else
1092       llvm_unreachable("Unknown reg class!");
1093     break;
1094   case 64:
1095     if (ARM::QQQQPRRegClass.hasSubClassEq(RC)) {
1096       MachineInstrBuilder MIB =
1097       AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLDMDIA))
1098                      .addFrameIndex(FI))
1099                      .addMemOperand(MMO);
1100       MIB = AddDReg(MIB, DestReg, ARM::dsub_0, RegState::DefineNoRead, TRI);
1101       MIB = AddDReg(MIB, DestReg, ARM::dsub_1, RegState::DefineNoRead, TRI);
1102       MIB = AddDReg(MIB, DestReg, ARM::dsub_2, RegState::DefineNoRead, TRI);
1103       MIB = AddDReg(MIB, DestReg, ARM::dsub_3, RegState::DefineNoRead, TRI);
1104       MIB = AddDReg(MIB, DestReg, ARM::dsub_4, RegState::DefineNoRead, TRI);
1105       MIB = AddDReg(MIB, DestReg, ARM::dsub_5, RegState::DefineNoRead, TRI);
1106       MIB = AddDReg(MIB, DestReg, ARM::dsub_6, RegState::DefineNoRead, TRI);
1107       MIB = AddDReg(MIB, DestReg, ARM::dsub_7, RegState::DefineNoRead, TRI);
1108       if (TargetRegisterInfo::isPhysicalRegister(DestReg))
1109         MIB.addReg(DestReg, RegState::ImplicitDefine);
1110     } else
1111       llvm_unreachable("Unknown reg class!");
1112     break;
1113   default:
1114     llvm_unreachable("Unknown regclass!");
1115   }
1116 }
1117
1118 unsigned
1119 ARMBaseInstrInfo::isLoadFromStackSlot(const MachineInstr *MI,
1120                                       int &FrameIndex) const {
1121   switch (MI->getOpcode()) {
1122   default: break;
1123   case ARM::LDRrs:
1124   case ARM::t2LDRs:  // FIXME: don't use t2LDRs to access frame.
1125     if (MI->getOperand(1).isFI() &&
1126         MI->getOperand(2).isReg() &&
1127         MI->getOperand(3).isImm() &&
1128         MI->getOperand(2).getReg() == 0 &&
1129         MI->getOperand(3).getImm() == 0) {
1130       FrameIndex = MI->getOperand(1).getIndex();
1131       return MI->getOperand(0).getReg();
1132     }
1133     break;
1134   case ARM::LDRi12:
1135   case ARM::t2LDRi12:
1136   case ARM::tLDRspi:
1137   case ARM::VLDRD:
1138   case ARM::VLDRS:
1139     if (MI->getOperand(1).isFI() &&
1140         MI->getOperand(2).isImm() &&
1141         MI->getOperand(2).getImm() == 0) {
1142       FrameIndex = MI->getOperand(1).getIndex();
1143       return MI->getOperand(0).getReg();
1144     }
1145     break;
1146   case ARM::VLD1q64:
1147   case ARM::VLD1d64TPseudo:
1148   case ARM::VLD1d64QPseudo:
1149     if (MI->getOperand(1).isFI() &&
1150         MI->getOperand(0).getSubReg() == 0) {
1151       FrameIndex = MI->getOperand(1).getIndex();
1152       return MI->getOperand(0).getReg();
1153     }
1154     break;
1155   case ARM::VLDMQIA:
1156     if (MI->getOperand(1).isFI() &&
1157         MI->getOperand(0).getSubReg() == 0) {
1158       FrameIndex = MI->getOperand(1).getIndex();
1159       return MI->getOperand(0).getReg();
1160     }
1161     break;
1162   }
1163
1164   return 0;
1165 }
1166
1167 unsigned ARMBaseInstrInfo::isLoadFromStackSlotPostFE(const MachineInstr *MI,
1168                                              int &FrameIndex) const {
1169   const MachineMemOperand *Dummy;
1170   return MI->mayLoad() && hasLoadFromStackSlot(MI, Dummy, FrameIndex);
1171 }
1172
1173 bool ARMBaseInstrInfo::expandPostRAPseudo(MachineBasicBlock::iterator MI) const{
1174   // This hook gets to expand COPY instructions before they become
1175   // copyPhysReg() calls.  Look for VMOVS instructions that can legally be
1176   // widened to VMOVD.  We prefer the VMOVD when possible because it may be
1177   // changed into a VORR that can go down the NEON pipeline.
1178   if (!WidenVMOVS || !MI->isCopy() || Subtarget.isCortexA15())
1179     return false;
1180
1181   // Look for a copy between even S-registers.  That is where we keep floats
1182   // when using NEON v2f32 instructions for f32 arithmetic.
1183   unsigned DstRegS = MI->getOperand(0).getReg();
1184   unsigned SrcRegS = MI->getOperand(1).getReg();
1185   if (!ARM::SPRRegClass.contains(DstRegS, SrcRegS))
1186     return false;
1187
1188   const TargetRegisterInfo *TRI = &getRegisterInfo();
1189   unsigned DstRegD = TRI->getMatchingSuperReg(DstRegS, ARM::ssub_0,
1190                                               &ARM::DPRRegClass);
1191   unsigned SrcRegD = TRI->getMatchingSuperReg(SrcRegS, ARM::ssub_0,
1192                                               &ARM::DPRRegClass);
1193   if (!DstRegD || !SrcRegD)
1194     return false;
1195
1196   // We want to widen this into a DstRegD = VMOVD SrcRegD copy.  This is only
1197   // legal if the COPY already defines the full DstRegD, and it isn't a
1198   // sub-register insertion.
1199   if (!MI->definesRegister(DstRegD, TRI) || MI->readsRegister(DstRegD, TRI))
1200     return false;
1201
1202   // A dead copy shouldn't show up here, but reject it just in case.
1203   if (MI->getOperand(0).isDead())
1204     return false;
1205
1206   // All clear, widen the COPY.
1207   DEBUG(dbgs() << "widening:    " << *MI);
1208   MachineInstrBuilder MIB(*MI->getParent()->getParent(), MI);
1209
1210   // Get rid of the old <imp-def> of DstRegD.  Leave it if it defines a Q-reg
1211   // or some other super-register.
1212   int ImpDefIdx = MI->findRegisterDefOperandIdx(DstRegD);
1213   if (ImpDefIdx != -1)
1214     MI->RemoveOperand(ImpDefIdx);
1215
1216   // Change the opcode and operands.
1217   MI->setDesc(get(ARM::VMOVD));
1218   MI->getOperand(0).setReg(DstRegD);
1219   MI->getOperand(1).setReg(SrcRegD);
1220   AddDefaultPred(MIB);
1221
1222   // We are now reading SrcRegD instead of SrcRegS.  This may upset the
1223   // register scavenger and machine verifier, so we need to indicate that we
1224   // are reading an undefined value from SrcRegD, but a proper value from
1225   // SrcRegS.
1226   MI->getOperand(1).setIsUndef();
1227   MIB.addReg(SrcRegS, RegState::Implicit);
1228
1229   // SrcRegD may actually contain an unrelated value in the ssub_1
1230   // sub-register.  Don't kill it.  Only kill the ssub_0 sub-register.
1231   if (MI->getOperand(1).isKill()) {
1232     MI->getOperand(1).setIsKill(false);
1233     MI->addRegisterKilled(SrcRegS, TRI, true);
1234   }
1235
1236   DEBUG(dbgs() << "replaced by: " << *MI);
1237   return true;
1238 }
1239
1240 /// Create a copy of a const pool value. Update CPI to the new index and return
1241 /// the label UID.
1242 static unsigned duplicateCPV(MachineFunction &MF, unsigned &CPI) {
1243   MachineConstantPool *MCP = MF.getConstantPool();
1244   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1245
1246   const MachineConstantPoolEntry &MCPE = MCP->getConstants()[CPI];
1247   assert(MCPE.isMachineConstantPoolEntry() &&
1248          "Expecting a machine constantpool entry!");
1249   ARMConstantPoolValue *ACPV =
1250     static_cast<ARMConstantPoolValue*>(MCPE.Val.MachineCPVal);
1251
1252   unsigned PCLabelId = AFI->createPICLabelUId();
1253   ARMConstantPoolValue *NewCPV = 0;
1254
1255   // FIXME: The below assumes PIC relocation model and that the function
1256   // is Thumb mode (t1 or t2). PCAdjustment would be 8 for ARM mode PIC, and
1257   // zero for non-PIC in ARM or Thumb. The callers are all of thumb LDR
1258   // instructions, so that's probably OK, but is PIC always correct when
1259   // we get here?
1260   if (ACPV->isGlobalValue())
1261     NewCPV = ARMConstantPoolConstant::
1262       Create(cast<ARMConstantPoolConstant>(ACPV)->getGV(), PCLabelId,
1263              ARMCP::CPValue, 4);
1264   else if (ACPV->isExtSymbol())
1265     NewCPV = ARMConstantPoolSymbol::
1266       Create(MF.getFunction()->getContext(),
1267              cast<ARMConstantPoolSymbol>(ACPV)->getSymbol(), PCLabelId, 4);
1268   else if (ACPV->isBlockAddress())
1269     NewCPV = ARMConstantPoolConstant::
1270       Create(cast<ARMConstantPoolConstant>(ACPV)->getBlockAddress(), PCLabelId,
1271              ARMCP::CPBlockAddress, 4);
1272   else if (ACPV->isLSDA())
1273     NewCPV = ARMConstantPoolConstant::Create(MF.getFunction(), PCLabelId,
1274                                              ARMCP::CPLSDA, 4);
1275   else if (ACPV->isMachineBasicBlock())
1276     NewCPV = ARMConstantPoolMBB::
1277       Create(MF.getFunction()->getContext(),
1278              cast<ARMConstantPoolMBB>(ACPV)->getMBB(), PCLabelId, 4);
1279   else
1280     llvm_unreachable("Unexpected ARM constantpool value type!!");
1281   CPI = MCP->getConstantPoolIndex(NewCPV, MCPE.getAlignment());
1282   return PCLabelId;
1283 }
1284
1285 void ARMBaseInstrInfo::
1286 reMaterialize(MachineBasicBlock &MBB,
1287               MachineBasicBlock::iterator I,
1288               unsigned DestReg, unsigned SubIdx,
1289               const MachineInstr *Orig,
1290               const TargetRegisterInfo &TRI) const {
1291   unsigned Opcode = Orig->getOpcode();
1292   switch (Opcode) {
1293   default: {
1294     MachineInstr *MI = MBB.getParent()->CloneMachineInstr(Orig);
1295     MI->substituteRegister(Orig->getOperand(0).getReg(), DestReg, SubIdx, TRI);
1296     MBB.insert(I, MI);
1297     break;
1298   }
1299   case ARM::tLDRpci_pic:
1300   case ARM::t2LDRpci_pic: {
1301     MachineFunction &MF = *MBB.getParent();
1302     unsigned CPI = Orig->getOperand(1).getIndex();
1303     unsigned PCLabelId = duplicateCPV(MF, CPI);
1304     MachineInstrBuilder MIB = BuildMI(MBB, I, Orig->getDebugLoc(), get(Opcode),
1305                                       DestReg)
1306       .addConstantPoolIndex(CPI).addImm(PCLabelId);
1307     MIB->setMemRefs(Orig->memoperands_begin(), Orig->memoperands_end());
1308     break;
1309   }
1310   }
1311 }
1312
1313 MachineInstr *
1314 ARMBaseInstrInfo::duplicate(MachineInstr *Orig, MachineFunction &MF) const {
1315   MachineInstr *MI = TargetInstrInfo::duplicate(Orig, MF);
1316   switch(Orig->getOpcode()) {
1317   case ARM::tLDRpci_pic:
1318   case ARM::t2LDRpci_pic: {
1319     unsigned CPI = Orig->getOperand(1).getIndex();
1320     unsigned PCLabelId = duplicateCPV(MF, CPI);
1321     Orig->getOperand(1).setIndex(CPI);
1322     Orig->getOperand(2).setImm(PCLabelId);
1323     break;
1324   }
1325   }
1326   return MI;
1327 }
1328
1329 bool ARMBaseInstrInfo::produceSameValue(const MachineInstr *MI0,
1330                                         const MachineInstr *MI1,
1331                                         const MachineRegisterInfo *MRI) const {
1332   int Opcode = MI0->getOpcode();
1333   if (Opcode == ARM::t2LDRpci ||
1334       Opcode == ARM::t2LDRpci_pic ||
1335       Opcode == ARM::tLDRpci ||
1336       Opcode == ARM::tLDRpci_pic ||
1337       Opcode == ARM::LDRLIT_ga_pcrel ||
1338       Opcode == ARM::LDRLIT_ga_pcrel_ldr ||
1339       Opcode == ARM::tLDRLIT_ga_pcrel ||
1340       Opcode == ARM::MOV_ga_pcrel ||
1341       Opcode == ARM::MOV_ga_pcrel_ldr ||
1342       Opcode == ARM::t2MOV_ga_pcrel) {
1343     if (MI1->getOpcode() != Opcode)
1344       return false;
1345     if (MI0->getNumOperands() != MI1->getNumOperands())
1346       return false;
1347
1348     const MachineOperand &MO0 = MI0->getOperand(1);
1349     const MachineOperand &MO1 = MI1->getOperand(1);
1350     if (MO0.getOffset() != MO1.getOffset())
1351       return false;
1352
1353     if (Opcode == ARM::LDRLIT_ga_pcrel ||
1354         Opcode == ARM::LDRLIT_ga_pcrel_ldr ||
1355         Opcode == ARM::tLDRLIT_ga_pcrel ||
1356         Opcode == ARM::MOV_ga_pcrel ||
1357         Opcode == ARM::MOV_ga_pcrel_ldr ||
1358         Opcode == ARM::t2MOV_ga_pcrel)
1359       // Ignore the PC labels.
1360       return MO0.getGlobal() == MO1.getGlobal();
1361
1362     const MachineFunction *MF = MI0->getParent()->getParent();
1363     const MachineConstantPool *MCP = MF->getConstantPool();
1364     int CPI0 = MO0.getIndex();
1365     int CPI1 = MO1.getIndex();
1366     const MachineConstantPoolEntry &MCPE0 = MCP->getConstants()[CPI0];
1367     const MachineConstantPoolEntry &MCPE1 = MCP->getConstants()[CPI1];
1368     bool isARMCP0 = MCPE0.isMachineConstantPoolEntry();
1369     bool isARMCP1 = MCPE1.isMachineConstantPoolEntry();
1370     if (isARMCP0 && isARMCP1) {
1371       ARMConstantPoolValue *ACPV0 =
1372         static_cast<ARMConstantPoolValue*>(MCPE0.Val.MachineCPVal);
1373       ARMConstantPoolValue *ACPV1 =
1374         static_cast<ARMConstantPoolValue*>(MCPE1.Val.MachineCPVal);
1375       return ACPV0->hasSameValue(ACPV1);
1376     } else if (!isARMCP0 && !isARMCP1) {
1377       return MCPE0.Val.ConstVal == MCPE1.Val.ConstVal;
1378     }
1379     return false;
1380   } else if (Opcode == ARM::PICLDR) {
1381     if (MI1->getOpcode() != Opcode)
1382       return false;
1383     if (MI0->getNumOperands() != MI1->getNumOperands())
1384       return false;
1385
1386     unsigned Addr0 = MI0->getOperand(1).getReg();
1387     unsigned Addr1 = MI1->getOperand(1).getReg();
1388     if (Addr0 != Addr1) {
1389       if (!MRI ||
1390           !TargetRegisterInfo::isVirtualRegister(Addr0) ||
1391           !TargetRegisterInfo::isVirtualRegister(Addr1))
1392         return false;
1393
1394       // This assumes SSA form.
1395       MachineInstr *Def0 = MRI->getVRegDef(Addr0);
1396       MachineInstr *Def1 = MRI->getVRegDef(Addr1);
1397       // Check if the loaded value, e.g. a constantpool of a global address, are
1398       // the same.
1399       if (!produceSameValue(Def0, Def1, MRI))
1400         return false;
1401     }
1402
1403     for (unsigned i = 3, e = MI0->getNumOperands(); i != e; ++i) {
1404       // %vreg12<def> = PICLDR %vreg11, 0, pred:14, pred:%noreg
1405       const MachineOperand &MO0 = MI0->getOperand(i);
1406       const MachineOperand &MO1 = MI1->getOperand(i);
1407       if (!MO0.isIdenticalTo(MO1))
1408         return false;
1409     }
1410     return true;
1411   }
1412
1413   return MI0->isIdenticalTo(MI1, MachineInstr::IgnoreVRegDefs);
1414 }
1415
1416 /// areLoadsFromSameBasePtr - This is used by the pre-regalloc scheduler to
1417 /// determine if two loads are loading from the same base address. It should
1418 /// only return true if the base pointers are the same and the only differences
1419 /// between the two addresses is the offset. It also returns the offsets by
1420 /// reference.
1421 ///
1422 /// FIXME: remove this in favor of the MachineInstr interface once pre-RA-sched
1423 /// is permanently disabled.
1424 bool ARMBaseInstrInfo::areLoadsFromSameBasePtr(SDNode *Load1, SDNode *Load2,
1425                                                int64_t &Offset1,
1426                                                int64_t &Offset2) const {
1427   // Don't worry about Thumb: just ARM and Thumb2.
1428   if (Subtarget.isThumb1Only()) return false;
1429
1430   if (!Load1->isMachineOpcode() || !Load2->isMachineOpcode())
1431     return false;
1432
1433   switch (Load1->getMachineOpcode()) {
1434   default:
1435     return false;
1436   case ARM::LDRi12:
1437   case ARM::LDRBi12:
1438   case ARM::LDRD:
1439   case ARM::LDRH:
1440   case ARM::LDRSB:
1441   case ARM::LDRSH:
1442   case ARM::VLDRD:
1443   case ARM::VLDRS:
1444   case ARM::t2LDRi8:
1445   case ARM::t2LDRBi8:
1446   case ARM::t2LDRDi8:
1447   case ARM::t2LDRSHi8:
1448   case ARM::t2LDRi12:
1449   case ARM::t2LDRBi12:
1450   case ARM::t2LDRSHi12:
1451     break;
1452   }
1453
1454   switch (Load2->getMachineOpcode()) {
1455   default:
1456     return false;
1457   case ARM::LDRi12:
1458   case ARM::LDRBi12:
1459   case ARM::LDRD:
1460   case ARM::LDRH:
1461   case ARM::LDRSB:
1462   case ARM::LDRSH:
1463   case ARM::VLDRD:
1464   case ARM::VLDRS:
1465   case ARM::t2LDRi8:
1466   case ARM::t2LDRBi8:
1467   case ARM::t2LDRSHi8:
1468   case ARM::t2LDRi12:
1469   case ARM::t2LDRBi12:
1470   case ARM::t2LDRSHi12:
1471     break;
1472   }
1473
1474   // Check if base addresses and chain operands match.
1475   if (Load1->getOperand(0) != Load2->getOperand(0) ||
1476       Load1->getOperand(4) != Load2->getOperand(4))
1477     return false;
1478
1479   // Index should be Reg0.
1480   if (Load1->getOperand(3) != Load2->getOperand(3))
1481     return false;
1482
1483   // Determine the offsets.
1484   if (isa<ConstantSDNode>(Load1->getOperand(1)) &&
1485       isa<ConstantSDNode>(Load2->getOperand(1))) {
1486     Offset1 = cast<ConstantSDNode>(Load1->getOperand(1))->getSExtValue();
1487     Offset2 = cast<ConstantSDNode>(Load2->getOperand(1))->getSExtValue();
1488     return true;
1489   }
1490
1491   return false;
1492 }
1493
1494 /// shouldScheduleLoadsNear - This is a used by the pre-regalloc scheduler to
1495 /// determine (in conjunction with areLoadsFromSameBasePtr) if two loads should
1496 /// be scheduled togther. On some targets if two loads are loading from
1497 /// addresses in the same cache line, it's better if they are scheduled
1498 /// together. This function takes two integers that represent the load offsets
1499 /// from the common base address. It returns true if it decides it's desirable
1500 /// to schedule the two loads together. "NumLoads" is the number of loads that
1501 /// have already been scheduled after Load1.
1502 ///
1503 /// FIXME: remove this in favor of the MachineInstr interface once pre-RA-sched
1504 /// is permanently disabled.
1505 bool ARMBaseInstrInfo::shouldScheduleLoadsNear(SDNode *Load1, SDNode *Load2,
1506                                                int64_t Offset1, int64_t Offset2,
1507                                                unsigned NumLoads) const {
1508   // Don't worry about Thumb: just ARM and Thumb2.
1509   if (Subtarget.isThumb1Only()) return false;
1510
1511   assert(Offset2 > Offset1);
1512
1513   if ((Offset2 - Offset1) / 8 > 64)
1514     return false;
1515
1516   // Check if the machine opcodes are different. If they are different
1517   // then we consider them to not be of the same base address,
1518   // EXCEPT in the case of Thumb2 byte loads where one is LDRBi8 and the other LDRBi12.
1519   // In this case, they are considered to be the same because they are different
1520   // encoding forms of the same basic instruction.
1521   if ((Load1->getMachineOpcode() != Load2->getMachineOpcode()) &&
1522       !((Load1->getMachineOpcode() == ARM::t2LDRBi8 &&
1523          Load2->getMachineOpcode() == ARM::t2LDRBi12) ||
1524         (Load1->getMachineOpcode() == ARM::t2LDRBi12 &&
1525          Load2->getMachineOpcode() == ARM::t2LDRBi8)))
1526     return false;  // FIXME: overly conservative?
1527
1528   // Four loads in a row should be sufficient.
1529   if (NumLoads >= 3)
1530     return false;
1531
1532   return true;
1533 }
1534
1535 bool ARMBaseInstrInfo::isSchedulingBoundary(const MachineInstr *MI,
1536                                             const MachineBasicBlock *MBB,
1537                                             const MachineFunction &MF) const {
1538   // Debug info is never a scheduling boundary. It's necessary to be explicit
1539   // due to the special treatment of IT instructions below, otherwise a
1540   // dbg_value followed by an IT will result in the IT instruction being
1541   // considered a scheduling hazard, which is wrong. It should be the actual
1542   // instruction preceding the dbg_value instruction(s), just like it is
1543   // when debug info is not present.
1544   if (MI->isDebugValue())
1545     return false;
1546
1547   // Terminators and labels can't be scheduled around.
1548   if (MI->isTerminator() || MI->isPosition())
1549     return true;
1550
1551   // Treat the start of the IT block as a scheduling boundary, but schedule
1552   // t2IT along with all instructions following it.
1553   // FIXME: This is a big hammer. But the alternative is to add all potential
1554   // true and anti dependencies to IT block instructions as implicit operands
1555   // to the t2IT instruction. The added compile time and complexity does not
1556   // seem worth it.
1557   MachineBasicBlock::const_iterator I = MI;
1558   // Make sure to skip any dbg_value instructions
1559   while (++I != MBB->end() && I->isDebugValue())
1560     ;
1561   if (I != MBB->end() && I->getOpcode() == ARM::t2IT)
1562     return true;
1563
1564   // Don't attempt to schedule around any instruction that defines
1565   // a stack-oriented pointer, as it's unlikely to be profitable. This
1566   // saves compile time, because it doesn't require every single
1567   // stack slot reference to depend on the instruction that does the
1568   // modification.
1569   // Calls don't actually change the stack pointer, even if they have imp-defs.
1570   // No ARM calling conventions change the stack pointer. (X86 calling
1571   // conventions sometimes do).
1572   if (!MI->isCall() && MI->definesRegister(ARM::SP))
1573     return true;
1574
1575   return false;
1576 }
1577
1578 bool ARMBaseInstrInfo::
1579 isProfitableToIfCvt(MachineBasicBlock &MBB,
1580                     unsigned NumCycles, unsigned ExtraPredCycles,
1581                     const BranchProbability &Probability) const {
1582   if (!NumCycles)
1583     return false;
1584
1585   // Attempt to estimate the relative costs of predication versus branching.
1586   unsigned UnpredCost = Probability.getNumerator() * NumCycles;
1587   UnpredCost /= Probability.getDenominator();
1588   UnpredCost += 1; // The branch itself
1589   UnpredCost += Subtarget.getMispredictionPenalty() / 10;
1590
1591   return (NumCycles + ExtraPredCycles) <= UnpredCost;
1592 }
1593
1594 bool ARMBaseInstrInfo::
1595 isProfitableToIfCvt(MachineBasicBlock &TMBB,
1596                     unsigned TCycles, unsigned TExtra,
1597                     MachineBasicBlock &FMBB,
1598                     unsigned FCycles, unsigned FExtra,
1599                     const BranchProbability &Probability) const {
1600   if (!TCycles || !FCycles)
1601     return false;
1602
1603   // Attempt to estimate the relative costs of predication versus branching.
1604   unsigned TUnpredCost = Probability.getNumerator() * TCycles;
1605   TUnpredCost /= Probability.getDenominator();
1606
1607   uint32_t Comp = Probability.getDenominator() - Probability.getNumerator();
1608   unsigned FUnpredCost = Comp * FCycles;
1609   FUnpredCost /= Probability.getDenominator();
1610
1611   unsigned UnpredCost = TUnpredCost + FUnpredCost;
1612   UnpredCost += 1; // The branch itself
1613   UnpredCost += Subtarget.getMispredictionPenalty() / 10;
1614
1615   return (TCycles + FCycles + TExtra + FExtra) <= UnpredCost;
1616 }
1617
1618 bool
1619 ARMBaseInstrInfo::isProfitableToUnpredicate(MachineBasicBlock &TMBB,
1620                                             MachineBasicBlock &FMBB) const {
1621   // Reduce false anti-dependencies to let Swift's out-of-order execution
1622   // engine do its thing.
1623   return Subtarget.isSwift();
1624 }
1625
1626 /// getInstrPredicate - If instruction is predicated, returns its predicate
1627 /// condition, otherwise returns AL. It also returns the condition code
1628 /// register by reference.
1629 ARMCC::CondCodes
1630 llvm::getInstrPredicate(const MachineInstr *MI, unsigned &PredReg) {
1631   int PIdx = MI->findFirstPredOperandIdx();
1632   if (PIdx == -1) {
1633     PredReg = 0;
1634     return ARMCC::AL;
1635   }
1636
1637   PredReg = MI->getOperand(PIdx+1).getReg();
1638   return (ARMCC::CondCodes)MI->getOperand(PIdx).getImm();
1639 }
1640
1641
1642 int llvm::getMatchingCondBranchOpcode(int Opc) {
1643   if (Opc == ARM::B)
1644     return ARM::Bcc;
1645   if (Opc == ARM::tB)
1646     return ARM::tBcc;
1647   if (Opc == ARM::t2B)
1648     return ARM::t2Bcc;
1649
1650   llvm_unreachable("Unknown unconditional branch opcode!");
1651 }
1652
1653 /// commuteInstruction - Handle commutable instructions.
1654 MachineInstr *
1655 ARMBaseInstrInfo::commuteInstruction(MachineInstr *MI, bool NewMI) const {
1656   switch (MI->getOpcode()) {
1657   case ARM::MOVCCr:
1658   case ARM::t2MOVCCr: {
1659     // MOVCC can be commuted by inverting the condition.
1660     unsigned PredReg = 0;
1661     ARMCC::CondCodes CC = getInstrPredicate(MI, PredReg);
1662     // MOVCC AL can't be inverted. Shouldn't happen.
1663     if (CC == ARMCC::AL || PredReg != ARM::CPSR)
1664       return NULL;
1665     MI = TargetInstrInfo::commuteInstruction(MI, NewMI);
1666     if (!MI)
1667       return NULL;
1668     // After swapping the MOVCC operands, also invert the condition.
1669     MI->getOperand(MI->findFirstPredOperandIdx())
1670       .setImm(ARMCC::getOppositeCondition(CC));
1671     return MI;
1672   }
1673   }
1674   return TargetInstrInfo::commuteInstruction(MI, NewMI);
1675 }
1676
1677 /// Identify instructions that can be folded into a MOVCC instruction, and
1678 /// return the defining instruction.
1679 static MachineInstr *canFoldIntoMOVCC(unsigned Reg,
1680                                       const MachineRegisterInfo &MRI,
1681                                       const TargetInstrInfo *TII) {
1682   if (!TargetRegisterInfo::isVirtualRegister(Reg))
1683     return 0;
1684   if (!MRI.hasOneNonDBGUse(Reg))
1685     return 0;
1686   MachineInstr *MI = MRI.getVRegDef(Reg);
1687   if (!MI)
1688     return 0;
1689   // MI is folded into the MOVCC by predicating it.
1690   if (!MI->isPredicable())
1691     return 0;
1692   // Check if MI has any non-dead defs or physreg uses. This also detects
1693   // predicated instructions which will be reading CPSR.
1694   for (unsigned i = 1, e = MI->getNumOperands(); i != e; ++i) {
1695     const MachineOperand &MO = MI->getOperand(i);
1696     // Reject frame index operands, PEI can't handle the predicated pseudos.
1697     if (MO.isFI() || MO.isCPI() || MO.isJTI())
1698       return 0;
1699     if (!MO.isReg())
1700       continue;
1701     // MI can't have any tied operands, that would conflict with predication.
1702     if (MO.isTied())
1703       return 0;
1704     if (TargetRegisterInfo::isPhysicalRegister(MO.getReg()))
1705       return 0;
1706     if (MO.isDef() && !MO.isDead())
1707       return 0;
1708   }
1709   bool DontMoveAcrossStores = true;
1710   if (!MI->isSafeToMove(TII, /* AliasAnalysis = */ 0, DontMoveAcrossStores))
1711     return 0;
1712   return MI;
1713 }
1714
1715 bool ARMBaseInstrInfo::analyzeSelect(const MachineInstr *MI,
1716                                      SmallVectorImpl<MachineOperand> &Cond,
1717                                      unsigned &TrueOp, unsigned &FalseOp,
1718                                      bool &Optimizable) const {
1719   assert((MI->getOpcode() == ARM::MOVCCr || MI->getOpcode() == ARM::t2MOVCCr) &&
1720          "Unknown select instruction");
1721   // MOVCC operands:
1722   // 0: Def.
1723   // 1: True use.
1724   // 2: False use.
1725   // 3: Condition code.
1726   // 4: CPSR use.
1727   TrueOp = 1;
1728   FalseOp = 2;
1729   Cond.push_back(MI->getOperand(3));
1730   Cond.push_back(MI->getOperand(4));
1731   // We can always fold a def.
1732   Optimizable = true;
1733   return false;
1734 }
1735
1736 MachineInstr *ARMBaseInstrInfo::optimizeSelect(MachineInstr *MI,
1737                                                bool PreferFalse) const {
1738   assert((MI->getOpcode() == ARM::MOVCCr || MI->getOpcode() == ARM::t2MOVCCr) &&
1739          "Unknown select instruction");
1740   MachineRegisterInfo &MRI = MI->getParent()->getParent()->getRegInfo();
1741   MachineInstr *DefMI = canFoldIntoMOVCC(MI->getOperand(2).getReg(), MRI, this);
1742   bool Invert = !DefMI;
1743   if (!DefMI)
1744     DefMI = canFoldIntoMOVCC(MI->getOperand(1).getReg(), MRI, this);
1745   if (!DefMI)
1746     return 0;
1747
1748   // Find new register class to use.
1749   MachineOperand FalseReg = MI->getOperand(Invert ? 2 : 1);
1750   unsigned       DestReg  = MI->getOperand(0).getReg();
1751   const TargetRegisterClass *PreviousClass = MRI.getRegClass(FalseReg.getReg());
1752   if (!MRI.constrainRegClass(DestReg, PreviousClass))
1753     return 0;
1754
1755   // Create a new predicated version of DefMI.
1756   // Rfalse is the first use.
1757   MachineInstrBuilder NewMI = BuildMI(*MI->getParent(), MI, MI->getDebugLoc(),
1758                                       DefMI->getDesc(), DestReg);
1759
1760   // Copy all the DefMI operands, excluding its (null) predicate.
1761   const MCInstrDesc &DefDesc = DefMI->getDesc();
1762   for (unsigned i = 1, e = DefDesc.getNumOperands();
1763        i != e && !DefDesc.OpInfo[i].isPredicate(); ++i)
1764     NewMI.addOperand(DefMI->getOperand(i));
1765
1766   unsigned CondCode = MI->getOperand(3).getImm();
1767   if (Invert)
1768     NewMI.addImm(ARMCC::getOppositeCondition(ARMCC::CondCodes(CondCode)));
1769   else
1770     NewMI.addImm(CondCode);
1771   NewMI.addOperand(MI->getOperand(4));
1772
1773   // DefMI is not the -S version that sets CPSR, so add an optional %noreg.
1774   if (NewMI->hasOptionalDef())
1775     AddDefaultCC(NewMI);
1776
1777   // The output register value when the predicate is false is an implicit
1778   // register operand tied to the first def.
1779   // The tie makes the register allocator ensure the FalseReg is allocated the
1780   // same register as operand 0.
1781   FalseReg.setImplicit();
1782   NewMI.addOperand(FalseReg);
1783   NewMI->tieOperands(0, NewMI->getNumOperands() - 1);
1784
1785   // The caller will erase MI, but not DefMI.
1786   DefMI->eraseFromParent();
1787   return NewMI;
1788 }
1789
1790 /// Map pseudo instructions that imply an 'S' bit onto real opcodes. Whether the
1791 /// instruction is encoded with an 'S' bit is determined by the optional CPSR
1792 /// def operand.
1793 ///
1794 /// This will go away once we can teach tblgen how to set the optional CPSR def
1795 /// operand itself.
1796 struct AddSubFlagsOpcodePair {
1797   uint16_t PseudoOpc;
1798   uint16_t MachineOpc;
1799 };
1800
1801 static const AddSubFlagsOpcodePair AddSubFlagsOpcodeMap[] = {
1802   {ARM::ADDSri, ARM::ADDri},
1803   {ARM::ADDSrr, ARM::ADDrr},
1804   {ARM::ADDSrsi, ARM::ADDrsi},
1805   {ARM::ADDSrsr, ARM::ADDrsr},
1806
1807   {ARM::SUBSri, ARM::SUBri},
1808   {ARM::SUBSrr, ARM::SUBrr},
1809   {ARM::SUBSrsi, ARM::SUBrsi},
1810   {ARM::SUBSrsr, ARM::SUBrsr},
1811
1812   {ARM::RSBSri, ARM::RSBri},
1813   {ARM::RSBSrsi, ARM::RSBrsi},
1814   {ARM::RSBSrsr, ARM::RSBrsr},
1815
1816   {ARM::t2ADDSri, ARM::t2ADDri},
1817   {ARM::t2ADDSrr, ARM::t2ADDrr},
1818   {ARM::t2ADDSrs, ARM::t2ADDrs},
1819
1820   {ARM::t2SUBSri, ARM::t2SUBri},
1821   {ARM::t2SUBSrr, ARM::t2SUBrr},
1822   {ARM::t2SUBSrs, ARM::t2SUBrs},
1823
1824   {ARM::t2RSBSri, ARM::t2RSBri},
1825   {ARM::t2RSBSrs, ARM::t2RSBrs},
1826 };
1827
1828 unsigned llvm::convertAddSubFlagsOpcode(unsigned OldOpc) {
1829   for (unsigned i = 0, e = array_lengthof(AddSubFlagsOpcodeMap); i != e; ++i)
1830     if (OldOpc == AddSubFlagsOpcodeMap[i].PseudoOpc)
1831       return AddSubFlagsOpcodeMap[i].MachineOpc;
1832   return 0;
1833 }
1834
1835 void llvm::emitARMRegPlusImmediate(MachineBasicBlock &MBB,
1836                                MachineBasicBlock::iterator &MBBI, DebugLoc dl,
1837                                unsigned DestReg, unsigned BaseReg, int NumBytes,
1838                                ARMCC::CondCodes Pred, unsigned PredReg,
1839                                const ARMBaseInstrInfo &TII, unsigned MIFlags) {
1840   if (NumBytes == 0 && DestReg != BaseReg) {
1841     BuildMI(MBB, MBBI, dl, TII.get(ARM::MOVr), DestReg)
1842       .addReg(BaseReg, RegState::Kill)
1843       .addImm((unsigned)Pred).addReg(PredReg).addReg(0)
1844       .setMIFlags(MIFlags);
1845     return;
1846   }
1847
1848   bool isSub = NumBytes < 0;
1849   if (isSub) NumBytes = -NumBytes;
1850
1851   while (NumBytes) {
1852     unsigned RotAmt = ARM_AM::getSOImmValRotate(NumBytes);
1853     unsigned ThisVal = NumBytes & ARM_AM::rotr32(0xFF, RotAmt);
1854     assert(ThisVal && "Didn't extract field correctly");
1855
1856     // We will handle these bits from offset, clear them.
1857     NumBytes &= ~ThisVal;
1858
1859     assert(ARM_AM::getSOImmVal(ThisVal) != -1 && "Bit extraction didn't work?");
1860
1861     // Build the new ADD / SUB.
1862     unsigned Opc = isSub ? ARM::SUBri : ARM::ADDri;
1863     BuildMI(MBB, MBBI, dl, TII.get(Opc), DestReg)
1864       .addReg(BaseReg, RegState::Kill).addImm(ThisVal)
1865       .addImm((unsigned)Pred).addReg(PredReg).addReg(0)
1866       .setMIFlags(MIFlags);
1867     BaseReg = DestReg;
1868   }
1869 }
1870
1871 static bool isAnySubRegLive(unsigned Reg, const TargetRegisterInfo *TRI,
1872                       MachineInstr *MI) {
1873   for (MCSubRegIterator Subreg(Reg, TRI, /* IncludeSelf */ true);
1874        Subreg.isValid(); ++Subreg)
1875     if (MI->getParent()->computeRegisterLiveness(TRI, *Subreg, MI) !=
1876         MachineBasicBlock::LQR_Dead)
1877       return true;
1878   return false;
1879 }
1880 bool llvm::tryFoldSPUpdateIntoPushPop(const ARMSubtarget &Subtarget,
1881                                       MachineFunction &MF, MachineInstr *MI,
1882                                       unsigned NumBytes) {
1883   // This optimisation potentially adds lots of load and store
1884   // micro-operations, it's only really a great benefit to code-size.
1885   if (!Subtarget.isMinSize())
1886     return false;
1887
1888   // If only one register is pushed/popped, LLVM can use an LDR/STR
1889   // instead. We can't modify those so make sure we're dealing with an
1890   // instruction we understand.
1891   bool IsPop = isPopOpcode(MI->getOpcode());
1892   bool IsPush = isPushOpcode(MI->getOpcode());
1893   if (!IsPush && !IsPop)
1894     return false;
1895
1896   bool IsVFPPushPop = MI->getOpcode() == ARM::VSTMDDB_UPD ||
1897                       MI->getOpcode() == ARM::VLDMDIA_UPD;
1898   bool IsT1PushPop = MI->getOpcode() == ARM::tPUSH ||
1899                      MI->getOpcode() == ARM::tPOP ||
1900                      MI->getOpcode() == ARM::tPOP_RET;
1901
1902   assert((IsT1PushPop || (MI->getOperand(0).getReg() == ARM::SP &&
1903                           MI->getOperand(1).getReg() == ARM::SP)) &&
1904          "trying to fold sp update into non-sp-updating push/pop");
1905
1906   // The VFP push & pop act on D-registers, so we can only fold an adjustment
1907   // by a multiple of 8 bytes in correctly. Similarly rN is 4-bytes. Don't try
1908   // if this is violated.
1909   if (NumBytes % (IsVFPPushPop ? 8 : 4) != 0)
1910     return false;
1911
1912   // ARM and Thumb2 push/pop insts have explicit "sp, sp" operands (+
1913   // pred) so the list starts at 4. Thumb1 starts after the predicate.
1914   int RegListIdx = IsT1PushPop ? 2 : 4;
1915
1916   // Calculate the space we'll need in terms of registers.
1917   unsigned FirstReg = MI->getOperand(RegListIdx).getReg();
1918   unsigned RD0Reg, RegsNeeded;
1919   if (IsVFPPushPop) {
1920     RD0Reg = ARM::D0;
1921     RegsNeeded = NumBytes / 8;
1922   } else {
1923     RD0Reg = ARM::R0;
1924     RegsNeeded = NumBytes / 4;
1925   }
1926
1927   // We're going to have to strip all list operands off before
1928   // re-adding them since the order matters, so save the existing ones
1929   // for later.
1930   SmallVector<MachineOperand, 4> RegList;
1931   for (int i = MI->getNumOperands() - 1; i >= RegListIdx; --i)
1932     RegList.push_back(MI->getOperand(i));
1933
1934   const TargetRegisterInfo *TRI = MF.getRegInfo().getTargetRegisterInfo();
1935   const MCPhysReg *CSRegs = TRI->getCalleeSavedRegs(&MF);
1936
1937   // Now try to find enough space in the reglist to allocate NumBytes.
1938   for (unsigned CurReg = FirstReg - 1; CurReg >= RD0Reg && RegsNeeded;
1939        --CurReg) {
1940     if (!IsPop) {
1941       // Pushing any register is completely harmless, mark the
1942       // register involved as undef since we don't care about it in
1943       // the slightest.
1944       RegList.push_back(MachineOperand::CreateReg(CurReg, false, false,
1945                                                   false, false, true));
1946       --RegsNeeded;
1947       continue;
1948     }
1949
1950     // However, we can only pop an extra register if it's not live. For
1951     // registers live within the function we might clobber a return value
1952     // register; the other way a register can be live here is if it's
1953     // callee-saved.
1954     // TODO: Currently, computeRegisterLiveness() does not report "live" if a
1955     // sub reg is live. When computeRegisterLiveness() works for sub reg, it
1956     // can replace isAnySubRegLive().
1957     if (isCalleeSavedRegister(CurReg, CSRegs) ||
1958         isAnySubRegLive(CurReg, TRI, MI)) {
1959       // VFP pops don't allow holes in the register list, so any skip is fatal
1960       // for our transformation. GPR pops do, so we should just keep looking.
1961       if (IsVFPPushPop)
1962         return false;
1963       else
1964         continue;
1965     }
1966
1967     // Mark the unimportant registers as <def,dead> in the POP.
1968     RegList.push_back(MachineOperand::CreateReg(CurReg, true, false, false,
1969                                                 true));
1970     --RegsNeeded;
1971   }
1972
1973   if (RegsNeeded > 0)
1974     return false;
1975
1976   // Finally we know we can profitably perform the optimisation so go
1977   // ahead: strip all existing registers off and add them back again
1978   // in the right order.
1979   for (int i = MI->getNumOperands() - 1; i >= RegListIdx; --i)
1980     MI->RemoveOperand(i);
1981
1982   // Add the complete list back in.
1983   MachineInstrBuilder MIB(MF, &*MI);
1984   for (int i = RegList.size() - 1; i >= 0; --i)
1985     MIB.addOperand(RegList[i]);
1986
1987   return true;
1988 }
1989
1990 bool llvm::rewriteARMFrameIndex(MachineInstr &MI, unsigned FrameRegIdx,
1991                                 unsigned FrameReg, int &Offset,
1992                                 const ARMBaseInstrInfo &TII) {
1993   unsigned Opcode = MI.getOpcode();
1994   const MCInstrDesc &Desc = MI.getDesc();
1995   unsigned AddrMode = (Desc.TSFlags & ARMII::AddrModeMask);
1996   bool isSub = false;
1997
1998   // Memory operands in inline assembly always use AddrMode2.
1999   if (Opcode == ARM::INLINEASM)
2000     AddrMode = ARMII::AddrMode2;
2001
2002   if (Opcode == ARM::ADDri) {
2003     Offset += MI.getOperand(FrameRegIdx+1).getImm();
2004     if (Offset == 0) {
2005       // Turn it into a move.
2006       MI.setDesc(TII.get(ARM::MOVr));
2007       MI.getOperand(FrameRegIdx).ChangeToRegister(FrameReg, false);
2008       MI.RemoveOperand(FrameRegIdx+1);
2009       Offset = 0;
2010       return true;
2011     } else if (Offset < 0) {
2012       Offset = -Offset;
2013       isSub = true;
2014       MI.setDesc(TII.get(ARM::SUBri));
2015     }
2016
2017     // Common case: small offset, fits into instruction.
2018     if (ARM_AM::getSOImmVal(Offset) != -1) {
2019       // Replace the FrameIndex with sp / fp
2020       MI.getOperand(FrameRegIdx).ChangeToRegister(FrameReg, false);
2021       MI.getOperand(FrameRegIdx+1).ChangeToImmediate(Offset);
2022       Offset = 0;
2023       return true;
2024     }
2025
2026     // Otherwise, pull as much of the immedidate into this ADDri/SUBri
2027     // as possible.
2028     unsigned RotAmt = ARM_AM::getSOImmValRotate(Offset);
2029     unsigned ThisImmVal = Offset & ARM_AM::rotr32(0xFF, RotAmt);
2030
2031     // We will handle these bits from offset, clear them.
2032     Offset &= ~ThisImmVal;
2033
2034     // Get the properly encoded SOImmVal field.
2035     assert(ARM_AM::getSOImmVal(ThisImmVal) != -1 &&
2036            "Bit extraction didn't work?");
2037     MI.getOperand(FrameRegIdx+1).ChangeToImmediate(ThisImmVal);
2038  } else {
2039     unsigned ImmIdx = 0;
2040     int InstrOffs = 0;
2041     unsigned NumBits = 0;
2042     unsigned Scale = 1;
2043     switch (AddrMode) {
2044     case ARMII::AddrMode_i12: {
2045       ImmIdx = FrameRegIdx + 1;
2046       InstrOffs = MI.getOperand(ImmIdx).getImm();
2047       NumBits = 12;
2048       break;
2049     }
2050     case ARMII::AddrMode2: {
2051       ImmIdx = FrameRegIdx+2;
2052       InstrOffs = ARM_AM::getAM2Offset(MI.getOperand(ImmIdx).getImm());
2053       if (ARM_AM::getAM2Op(MI.getOperand(ImmIdx).getImm()) == ARM_AM::sub)
2054         InstrOffs *= -1;
2055       NumBits = 12;
2056       break;
2057     }
2058     case ARMII::AddrMode3: {
2059       ImmIdx = FrameRegIdx+2;
2060       InstrOffs = ARM_AM::getAM3Offset(MI.getOperand(ImmIdx).getImm());
2061       if (ARM_AM::getAM3Op(MI.getOperand(ImmIdx).getImm()) == ARM_AM::sub)
2062         InstrOffs *= -1;
2063       NumBits = 8;
2064       break;
2065     }
2066     case ARMII::AddrMode4:
2067     case ARMII::AddrMode6:
2068       // Can't fold any offset even if it's zero.
2069       return false;
2070     case ARMII::AddrMode5: {
2071       ImmIdx = FrameRegIdx+1;
2072       InstrOffs = ARM_AM::getAM5Offset(MI.getOperand(ImmIdx).getImm());
2073       if (ARM_AM::getAM5Op(MI.getOperand(ImmIdx).getImm()) == ARM_AM::sub)
2074         InstrOffs *= -1;
2075       NumBits = 8;
2076       Scale = 4;
2077       break;
2078     }
2079     default:
2080       llvm_unreachable("Unsupported addressing mode!");
2081     }
2082
2083     Offset += InstrOffs * Scale;
2084     assert((Offset & (Scale-1)) == 0 && "Can't encode this offset!");
2085     if (Offset < 0) {
2086       Offset = -Offset;
2087       isSub = true;
2088     }
2089
2090     // Attempt to fold address comp. if opcode has offset bits
2091     if (NumBits > 0) {
2092       // Common case: small offset, fits into instruction.
2093       MachineOperand &ImmOp = MI.getOperand(ImmIdx);
2094       int ImmedOffset = Offset / Scale;
2095       unsigned Mask = (1 << NumBits) - 1;
2096       if ((unsigned)Offset <= Mask * Scale) {
2097         // Replace the FrameIndex with sp
2098         MI.getOperand(FrameRegIdx).ChangeToRegister(FrameReg, false);
2099         // FIXME: When addrmode2 goes away, this will simplify (like the
2100         // T2 version), as the LDR.i12 versions don't need the encoding
2101         // tricks for the offset value.
2102         if (isSub) {
2103           if (AddrMode == ARMII::AddrMode_i12)
2104             ImmedOffset = -ImmedOffset;
2105           else
2106             ImmedOffset |= 1 << NumBits;
2107         }
2108         ImmOp.ChangeToImmediate(ImmedOffset);
2109         Offset = 0;
2110         return true;
2111       }
2112
2113       // Otherwise, it didn't fit. Pull in what we can to simplify the immed.
2114       ImmedOffset = ImmedOffset & Mask;
2115       if (isSub) {
2116         if (AddrMode == ARMII::AddrMode_i12)
2117           ImmedOffset = -ImmedOffset;
2118         else
2119           ImmedOffset |= 1 << NumBits;
2120       }
2121       ImmOp.ChangeToImmediate(ImmedOffset);
2122       Offset &= ~(Mask*Scale);
2123     }
2124   }
2125
2126   Offset = (isSub) ? -Offset : Offset;
2127   return Offset == 0;
2128 }
2129
2130 /// analyzeCompare - For a comparison instruction, return the source registers
2131 /// in SrcReg and SrcReg2 if having two register operands, and the value it
2132 /// compares against in CmpValue. Return true if the comparison instruction
2133 /// can be analyzed.
2134 bool ARMBaseInstrInfo::
2135 analyzeCompare(const MachineInstr *MI, unsigned &SrcReg, unsigned &SrcReg2,
2136                int &CmpMask, int &CmpValue) const {
2137   switch (MI->getOpcode()) {
2138   default: break;
2139   case ARM::CMPri:
2140   case ARM::t2CMPri:
2141     SrcReg = MI->getOperand(0).getReg();
2142     SrcReg2 = 0;
2143     CmpMask = ~0;
2144     CmpValue = MI->getOperand(1).getImm();
2145     return true;
2146   case ARM::CMPrr:
2147   case ARM::t2CMPrr:
2148     SrcReg = MI->getOperand(0).getReg();
2149     SrcReg2 = MI->getOperand(1).getReg();
2150     CmpMask = ~0;
2151     CmpValue = 0;
2152     return true;
2153   case ARM::TSTri:
2154   case ARM::t2TSTri:
2155     SrcReg = MI->getOperand(0).getReg();
2156     SrcReg2 = 0;
2157     CmpMask = MI->getOperand(1).getImm();
2158     CmpValue = 0;
2159     return true;
2160   }
2161
2162   return false;
2163 }
2164
2165 /// isSuitableForMask - Identify a suitable 'and' instruction that
2166 /// operates on the given source register and applies the same mask
2167 /// as a 'tst' instruction. Provide a limited look-through for copies.
2168 /// When successful, MI will hold the found instruction.
2169 static bool isSuitableForMask(MachineInstr *&MI, unsigned SrcReg,
2170                               int CmpMask, bool CommonUse) {
2171   switch (MI->getOpcode()) {
2172     case ARM::ANDri:
2173     case ARM::t2ANDri:
2174       if (CmpMask != MI->getOperand(2).getImm())
2175         return false;
2176       if (SrcReg == MI->getOperand(CommonUse ? 1 : 0).getReg())
2177         return true;
2178       break;
2179     case ARM::COPY: {
2180       // Walk down one instruction which is potentially an 'and'.
2181       const MachineInstr &Copy = *MI;
2182       MachineBasicBlock::iterator AND(
2183         std::next(MachineBasicBlock::iterator(MI)));
2184       if (AND == MI->getParent()->end()) return false;
2185       MI = AND;
2186       return isSuitableForMask(MI, Copy.getOperand(0).getReg(),
2187                                CmpMask, true);
2188     }
2189   }
2190
2191   return false;
2192 }
2193
2194 /// getSwappedCondition - assume the flags are set by MI(a,b), return
2195 /// the condition code if we modify the instructions such that flags are
2196 /// set by MI(b,a).
2197 inline static ARMCC::CondCodes getSwappedCondition(ARMCC::CondCodes CC) {
2198   switch (CC) {
2199   default: return ARMCC::AL;
2200   case ARMCC::EQ: return ARMCC::EQ;
2201   case ARMCC::NE: return ARMCC::NE;
2202   case ARMCC::HS: return ARMCC::LS;
2203   case ARMCC::LO: return ARMCC::HI;
2204   case ARMCC::HI: return ARMCC::LO;
2205   case ARMCC::LS: return ARMCC::HS;
2206   case ARMCC::GE: return ARMCC::LE;
2207   case ARMCC::LT: return ARMCC::GT;
2208   case ARMCC::GT: return ARMCC::LT;
2209   case ARMCC::LE: return ARMCC::GE;
2210   }
2211 }
2212
2213 /// isRedundantFlagInstr - check whether the first instruction, whose only
2214 /// purpose is to update flags, can be made redundant.
2215 /// CMPrr can be made redundant by SUBrr if the operands are the same.
2216 /// CMPri can be made redundant by SUBri if the operands are the same.
2217 /// This function can be extended later on.
2218 inline static bool isRedundantFlagInstr(MachineInstr *CmpI, unsigned SrcReg,
2219                                         unsigned SrcReg2, int ImmValue,
2220                                         MachineInstr *OI) {
2221   if ((CmpI->getOpcode() == ARM::CMPrr ||
2222        CmpI->getOpcode() == ARM::t2CMPrr) &&
2223       (OI->getOpcode() == ARM::SUBrr ||
2224        OI->getOpcode() == ARM::t2SUBrr) &&
2225       ((OI->getOperand(1).getReg() == SrcReg &&
2226         OI->getOperand(2).getReg() == SrcReg2) ||
2227        (OI->getOperand(1).getReg() == SrcReg2 &&
2228         OI->getOperand(2).getReg() == SrcReg)))
2229     return true;
2230
2231   if ((CmpI->getOpcode() == ARM::CMPri ||
2232        CmpI->getOpcode() == ARM::t2CMPri) &&
2233       (OI->getOpcode() == ARM::SUBri ||
2234        OI->getOpcode() == ARM::t2SUBri) &&
2235       OI->getOperand(1).getReg() == SrcReg &&
2236       OI->getOperand(2).getImm() == ImmValue)
2237     return true;
2238   return false;
2239 }
2240
2241 /// optimizeCompareInstr - Convert the instruction supplying the argument to the
2242 /// comparison into one that sets the zero bit in the flags register;
2243 /// Remove a redundant Compare instruction if an earlier instruction can set the
2244 /// flags in the same way as Compare.
2245 /// E.g. SUBrr(r1,r2) and CMPrr(r1,r2). We also handle the case where two
2246 /// operands are swapped: SUBrr(r1,r2) and CMPrr(r2,r1), by updating the
2247 /// condition code of instructions which use the flags.
2248 bool ARMBaseInstrInfo::
2249 optimizeCompareInstr(MachineInstr *CmpInstr, unsigned SrcReg, unsigned SrcReg2,
2250                      int CmpMask, int CmpValue,
2251                      const MachineRegisterInfo *MRI) const {
2252   // Get the unique definition of SrcReg.
2253   MachineInstr *MI = MRI->getUniqueVRegDef(SrcReg);
2254   if (!MI) return false;
2255
2256   // Masked compares sometimes use the same register as the corresponding 'and'.
2257   if (CmpMask != ~0) {
2258     if (!isSuitableForMask(MI, SrcReg, CmpMask, false) || isPredicated(MI)) {
2259       MI = 0;
2260       for (MachineRegisterInfo::use_instr_iterator
2261            UI = MRI->use_instr_begin(SrcReg), UE = MRI->use_instr_end();
2262            UI != UE; ++UI) {
2263         if (UI->getParent() != CmpInstr->getParent()) continue;
2264         MachineInstr *PotentialAND = &*UI;
2265         if (!isSuitableForMask(PotentialAND, SrcReg, CmpMask, true) ||
2266             isPredicated(PotentialAND))
2267           continue;
2268         MI = PotentialAND;
2269         break;
2270       }
2271       if (!MI) return false;
2272     }
2273   }
2274
2275   // Get ready to iterate backward from CmpInstr.
2276   MachineBasicBlock::iterator I = CmpInstr, E = MI,
2277                               B = CmpInstr->getParent()->begin();
2278
2279   // Early exit if CmpInstr is at the beginning of the BB.
2280   if (I == B) return false;
2281
2282   // There are two possible candidates which can be changed to set CPSR:
2283   // One is MI, the other is a SUB instruction.
2284   // For CMPrr(r1,r2), we are looking for SUB(r1,r2) or SUB(r2,r1).
2285   // For CMPri(r1, CmpValue), we are looking for SUBri(r1, CmpValue).
2286   MachineInstr *Sub = NULL;
2287   if (SrcReg2 != 0)
2288     // MI is not a candidate for CMPrr.
2289     MI = NULL;
2290   else if (MI->getParent() != CmpInstr->getParent() || CmpValue != 0) {
2291     // Conservatively refuse to convert an instruction which isn't in the same
2292     // BB as the comparison.
2293     // For CMPri, we need to check Sub, thus we can't return here.
2294     if (CmpInstr->getOpcode() == ARM::CMPri ||
2295        CmpInstr->getOpcode() == ARM::t2CMPri)
2296       MI = NULL;
2297     else
2298       return false;
2299   }
2300
2301   // Check that CPSR isn't set between the comparison instruction and the one we
2302   // want to change. At the same time, search for Sub.
2303   const TargetRegisterInfo *TRI = &getRegisterInfo();
2304   --I;
2305   for (; I != E; --I) {
2306     const MachineInstr &Instr = *I;
2307
2308     if (Instr.modifiesRegister(ARM::CPSR, TRI) ||
2309         Instr.readsRegister(ARM::CPSR, TRI))
2310       // This instruction modifies or uses CPSR after the one we want to
2311       // change. We can't do this transformation.
2312       return false;
2313
2314     // Check whether CmpInstr can be made redundant by the current instruction.
2315     if (isRedundantFlagInstr(CmpInstr, SrcReg, SrcReg2, CmpValue, &*I)) {
2316       Sub = &*I;
2317       break;
2318     }
2319
2320     if (I == B)
2321       // The 'and' is below the comparison instruction.
2322       return false;
2323   }
2324
2325   // Return false if no candidates exist.
2326   if (!MI && !Sub)
2327     return false;
2328
2329   // The single candidate is called MI.
2330   if (!MI) MI = Sub;
2331
2332   // We can't use a predicated instruction - it doesn't always write the flags.
2333   if (isPredicated(MI))
2334     return false;
2335
2336   switch (MI->getOpcode()) {
2337   default: break;
2338   case ARM::RSBrr:
2339   case ARM::RSBri:
2340   case ARM::RSCrr:
2341   case ARM::RSCri:
2342   case ARM::ADDrr:
2343   case ARM::ADDri:
2344   case ARM::ADCrr:
2345   case ARM::ADCri:
2346   case ARM::SUBrr:
2347   case ARM::SUBri:
2348   case ARM::SBCrr:
2349   case ARM::SBCri:
2350   case ARM::t2RSBri:
2351   case ARM::t2ADDrr:
2352   case ARM::t2ADDri:
2353   case ARM::t2ADCrr:
2354   case ARM::t2ADCri:
2355   case ARM::t2SUBrr:
2356   case ARM::t2SUBri:
2357   case ARM::t2SBCrr:
2358   case ARM::t2SBCri:
2359   case ARM::ANDrr:
2360   case ARM::ANDri:
2361   case ARM::t2ANDrr:
2362   case ARM::t2ANDri:
2363   case ARM::ORRrr:
2364   case ARM::ORRri:
2365   case ARM::t2ORRrr:
2366   case ARM::t2ORRri:
2367   case ARM::EORrr:
2368   case ARM::EORri:
2369   case ARM::t2EORrr:
2370   case ARM::t2EORri: {
2371     // Scan forward for the use of CPSR
2372     // When checking against MI: if it's a conditional code requires
2373     // checking of V bit, then this is not safe to do.
2374     // It is safe to remove CmpInstr if CPSR is redefined or killed.
2375     // If we are done with the basic block, we need to check whether CPSR is
2376     // live-out.
2377     SmallVector<std::pair<MachineOperand*, ARMCC::CondCodes>, 4>
2378         OperandsToUpdate;
2379     bool isSafe = false;
2380     I = CmpInstr;
2381     E = CmpInstr->getParent()->end();
2382     while (!isSafe && ++I != E) {
2383       const MachineInstr &Instr = *I;
2384       for (unsigned IO = 0, EO = Instr.getNumOperands();
2385            !isSafe && IO != EO; ++IO) {
2386         const MachineOperand &MO = Instr.getOperand(IO);
2387         if (MO.isRegMask() && MO.clobbersPhysReg(ARM::CPSR)) {
2388           isSafe = true;
2389           break;
2390         }
2391         if (!MO.isReg() || MO.getReg() != ARM::CPSR)
2392           continue;
2393         if (MO.isDef()) {
2394           isSafe = true;
2395           break;
2396         }
2397         // Condition code is after the operand before CPSR except for VSELs.
2398         ARMCC::CondCodes CC;
2399         bool IsInstrVSel = true;
2400         switch (Instr.getOpcode()) {
2401         default:
2402           IsInstrVSel = false;
2403           CC = (ARMCC::CondCodes)Instr.getOperand(IO - 1).getImm();
2404           break;
2405         case ARM::VSELEQD:
2406         case ARM::VSELEQS:
2407           CC = ARMCC::EQ;
2408           break;
2409         case ARM::VSELGTD:
2410         case ARM::VSELGTS:
2411           CC = ARMCC::GT;
2412           break;
2413         case ARM::VSELGED:
2414         case ARM::VSELGES:
2415           CC = ARMCC::GE;
2416           break;
2417         case ARM::VSELVSS:
2418         case ARM::VSELVSD:
2419           CC = ARMCC::VS;
2420           break;
2421         }
2422
2423         if (Sub) {
2424           ARMCC::CondCodes NewCC = getSwappedCondition(CC);
2425           if (NewCC == ARMCC::AL)
2426             return false;
2427           // If we have SUB(r1, r2) and CMP(r2, r1), the condition code based
2428           // on CMP needs to be updated to be based on SUB.
2429           // Push the condition code operands to OperandsToUpdate.
2430           // If it is safe to remove CmpInstr, the condition code of these
2431           // operands will be modified.
2432           if (SrcReg2 != 0 && Sub->getOperand(1).getReg() == SrcReg2 &&
2433               Sub->getOperand(2).getReg() == SrcReg) {
2434             // VSel doesn't support condition code update.
2435             if (IsInstrVSel)
2436               return false;
2437             OperandsToUpdate.push_back(
2438                 std::make_pair(&((*I).getOperand(IO - 1)), NewCC));
2439           }
2440         } else
2441           switch (CC) {
2442           default:
2443             // CPSR can be used multiple times, we should continue.
2444             break;
2445           case ARMCC::VS:
2446           case ARMCC::VC:
2447           case ARMCC::GE:
2448           case ARMCC::LT:
2449           case ARMCC::GT:
2450           case ARMCC::LE:
2451             return false;
2452           }
2453       }
2454     }
2455
2456     // If CPSR is not killed nor re-defined, we should check whether it is
2457     // live-out. If it is live-out, do not optimize.
2458     if (!isSafe) {
2459       MachineBasicBlock *MBB = CmpInstr->getParent();
2460       for (MachineBasicBlock::succ_iterator SI = MBB->succ_begin(),
2461                SE = MBB->succ_end(); SI != SE; ++SI)
2462         if ((*SI)->isLiveIn(ARM::CPSR))
2463           return false;
2464     }
2465
2466     // Toggle the optional operand to CPSR.
2467     MI->getOperand(5).setReg(ARM::CPSR);
2468     MI->getOperand(5).setIsDef(true);
2469     assert(!isPredicated(MI) && "Can't use flags from predicated instruction");
2470     CmpInstr->eraseFromParent();
2471
2472     // Modify the condition code of operands in OperandsToUpdate.
2473     // Since we have SUB(r1, r2) and CMP(r2, r1), the condition code needs to
2474     // be changed from r2 > r1 to r1 < r2, from r2 < r1 to r1 > r2, etc.
2475     for (unsigned i = 0, e = OperandsToUpdate.size(); i < e; i++)
2476       OperandsToUpdate[i].first->setImm(OperandsToUpdate[i].second);
2477     return true;
2478   }
2479   }
2480
2481   return false;
2482 }
2483
2484 bool ARMBaseInstrInfo::FoldImmediate(MachineInstr *UseMI,
2485                                      MachineInstr *DefMI, unsigned Reg,
2486                                      MachineRegisterInfo *MRI) const {
2487   // Fold large immediates into add, sub, or, xor.
2488   unsigned DefOpc = DefMI->getOpcode();
2489   if (DefOpc != ARM::t2MOVi32imm && DefOpc != ARM::MOVi32imm)
2490     return false;
2491   if (!DefMI->getOperand(1).isImm())
2492     // Could be t2MOVi32imm <ga:xx>
2493     return false;
2494
2495   if (!MRI->hasOneNonDBGUse(Reg))
2496     return false;
2497
2498   const MCInstrDesc &DefMCID = DefMI->getDesc();
2499   if (DefMCID.hasOptionalDef()) {
2500     unsigned NumOps = DefMCID.getNumOperands();
2501     const MachineOperand &MO = DefMI->getOperand(NumOps-1);
2502     if (MO.getReg() == ARM::CPSR && !MO.isDead())
2503       // If DefMI defines CPSR and it is not dead, it's obviously not safe
2504       // to delete DefMI.
2505       return false;
2506   }
2507
2508   const MCInstrDesc &UseMCID = UseMI->getDesc();
2509   if (UseMCID.hasOptionalDef()) {
2510     unsigned NumOps = UseMCID.getNumOperands();
2511     if (UseMI->getOperand(NumOps-1).getReg() == ARM::CPSR)
2512       // If the instruction sets the flag, do not attempt this optimization
2513       // since it may change the semantics of the code.
2514       return false;
2515   }
2516
2517   unsigned UseOpc = UseMI->getOpcode();
2518   unsigned NewUseOpc = 0;
2519   uint32_t ImmVal = (uint32_t)DefMI->getOperand(1).getImm();
2520   uint32_t SOImmValV1 = 0, SOImmValV2 = 0;
2521   bool Commute = false;
2522   switch (UseOpc) {
2523   default: return false;
2524   case ARM::SUBrr:
2525   case ARM::ADDrr:
2526   case ARM::ORRrr:
2527   case ARM::EORrr:
2528   case ARM::t2SUBrr:
2529   case ARM::t2ADDrr:
2530   case ARM::t2ORRrr:
2531   case ARM::t2EORrr: {
2532     Commute = UseMI->getOperand(2).getReg() != Reg;
2533     switch (UseOpc) {
2534     default: break;
2535     case ARM::SUBrr: {
2536       if (Commute)
2537         return false;
2538       ImmVal = -ImmVal;
2539       NewUseOpc = ARM::SUBri;
2540       // Fallthrough
2541     }
2542     case ARM::ADDrr:
2543     case ARM::ORRrr:
2544     case ARM::EORrr: {
2545       if (!ARM_AM::isSOImmTwoPartVal(ImmVal))
2546         return false;
2547       SOImmValV1 = (uint32_t)ARM_AM::getSOImmTwoPartFirst(ImmVal);
2548       SOImmValV2 = (uint32_t)ARM_AM::getSOImmTwoPartSecond(ImmVal);
2549       switch (UseOpc) {
2550       default: break;
2551       case ARM::ADDrr: NewUseOpc = ARM::ADDri; break;
2552       case ARM::ORRrr: NewUseOpc = ARM::ORRri; break;
2553       case ARM::EORrr: NewUseOpc = ARM::EORri; break;
2554       }
2555       break;
2556     }
2557     case ARM::t2SUBrr: {
2558       if (Commute)
2559         return false;
2560       ImmVal = -ImmVal;
2561       NewUseOpc = ARM::t2SUBri;
2562       // Fallthrough
2563     }
2564     case ARM::t2ADDrr:
2565     case ARM::t2ORRrr:
2566     case ARM::t2EORrr: {
2567       if (!ARM_AM::isT2SOImmTwoPartVal(ImmVal))
2568         return false;
2569       SOImmValV1 = (uint32_t)ARM_AM::getT2SOImmTwoPartFirst(ImmVal);
2570       SOImmValV2 = (uint32_t)ARM_AM::getT2SOImmTwoPartSecond(ImmVal);
2571       switch (UseOpc) {
2572       default: break;
2573       case ARM::t2ADDrr: NewUseOpc = ARM::t2ADDri; break;
2574       case ARM::t2ORRrr: NewUseOpc = ARM::t2ORRri; break;
2575       case ARM::t2EORrr: NewUseOpc = ARM::t2EORri; break;
2576       }
2577       break;
2578     }
2579     }
2580   }
2581   }
2582
2583   unsigned OpIdx = Commute ? 2 : 1;
2584   unsigned Reg1 = UseMI->getOperand(OpIdx).getReg();
2585   bool isKill = UseMI->getOperand(OpIdx).isKill();
2586   unsigned NewReg = MRI->createVirtualRegister(MRI->getRegClass(Reg));
2587   AddDefaultCC(AddDefaultPred(BuildMI(*UseMI->getParent(),
2588                                       UseMI, UseMI->getDebugLoc(),
2589                                       get(NewUseOpc), NewReg)
2590                               .addReg(Reg1, getKillRegState(isKill))
2591                               .addImm(SOImmValV1)));
2592   UseMI->setDesc(get(NewUseOpc));
2593   UseMI->getOperand(1).setReg(NewReg);
2594   UseMI->getOperand(1).setIsKill();
2595   UseMI->getOperand(2).ChangeToImmediate(SOImmValV2);
2596   DefMI->eraseFromParent();
2597   return true;
2598 }
2599
2600 static unsigned getNumMicroOpsSwiftLdSt(const InstrItineraryData *ItinData,
2601                                         const MachineInstr *MI) {
2602   switch (MI->getOpcode()) {
2603   default: {
2604     const MCInstrDesc &Desc = MI->getDesc();
2605     int UOps = ItinData->getNumMicroOps(Desc.getSchedClass());
2606     assert(UOps >= 0 && "bad # UOps");
2607     return UOps;
2608   }
2609
2610   case ARM::LDRrs:
2611   case ARM::LDRBrs:
2612   case ARM::STRrs:
2613   case ARM::STRBrs: {
2614     unsigned ShOpVal = MI->getOperand(3).getImm();
2615     bool isSub = ARM_AM::getAM2Op(ShOpVal) == ARM_AM::sub;
2616     unsigned ShImm = ARM_AM::getAM2Offset(ShOpVal);
2617     if (!isSub &&
2618         (ShImm == 0 ||
2619          ((ShImm == 1 || ShImm == 2 || ShImm == 3) &&
2620           ARM_AM::getAM2ShiftOpc(ShOpVal) == ARM_AM::lsl)))
2621       return 1;
2622     return 2;
2623   }
2624
2625   case ARM::LDRH:
2626   case ARM::STRH: {
2627     if (!MI->getOperand(2).getReg())
2628       return 1;
2629
2630     unsigned ShOpVal = MI->getOperand(3).getImm();
2631     bool isSub = ARM_AM::getAM2Op(ShOpVal) == ARM_AM::sub;
2632     unsigned ShImm = ARM_AM::getAM2Offset(ShOpVal);
2633     if (!isSub &&
2634         (ShImm == 0 ||
2635          ((ShImm == 1 || ShImm == 2 || ShImm == 3) &&
2636           ARM_AM::getAM2ShiftOpc(ShOpVal) == ARM_AM::lsl)))
2637       return 1;
2638     return 2;
2639   }
2640
2641   case ARM::LDRSB:
2642   case ARM::LDRSH:
2643     return (ARM_AM::getAM3Op(MI->getOperand(3).getImm()) == ARM_AM::sub) ? 3:2;
2644
2645   case ARM::LDRSB_POST:
2646   case ARM::LDRSH_POST: {
2647     unsigned Rt = MI->getOperand(0).getReg();
2648     unsigned Rm = MI->getOperand(3).getReg();
2649     return (Rt == Rm) ? 4 : 3;
2650   }
2651
2652   case ARM::LDR_PRE_REG:
2653   case ARM::LDRB_PRE_REG: {
2654     unsigned Rt = MI->getOperand(0).getReg();
2655     unsigned Rm = MI->getOperand(3).getReg();
2656     if (Rt == Rm)
2657       return 3;
2658     unsigned ShOpVal = MI->getOperand(4).getImm();
2659     bool isSub = ARM_AM::getAM2Op(ShOpVal) == ARM_AM::sub;
2660     unsigned ShImm = ARM_AM::getAM2Offset(ShOpVal);
2661     if (!isSub &&
2662         (ShImm == 0 ||
2663          ((ShImm == 1 || ShImm == 2 || ShImm == 3) &&
2664           ARM_AM::getAM2ShiftOpc(ShOpVal) == ARM_AM::lsl)))
2665       return 2;
2666     return 3;
2667   }
2668
2669   case ARM::STR_PRE_REG:
2670   case ARM::STRB_PRE_REG: {
2671     unsigned ShOpVal = MI->getOperand(4).getImm();
2672     bool isSub = ARM_AM::getAM2Op(ShOpVal) == ARM_AM::sub;
2673     unsigned ShImm = ARM_AM::getAM2Offset(ShOpVal);
2674     if (!isSub &&
2675         (ShImm == 0 ||
2676          ((ShImm == 1 || ShImm == 2 || ShImm == 3) &&
2677           ARM_AM::getAM2ShiftOpc(ShOpVal) == ARM_AM::lsl)))
2678       return 2;
2679     return 3;
2680   }
2681
2682   case ARM::LDRH_PRE:
2683   case ARM::STRH_PRE: {
2684     unsigned Rt = MI->getOperand(0).getReg();
2685     unsigned Rm = MI->getOperand(3).getReg();
2686     if (!Rm)
2687       return 2;
2688     if (Rt == Rm)
2689       return 3;
2690     return (ARM_AM::getAM3Op(MI->getOperand(4).getImm()) == ARM_AM::sub)
2691       ? 3 : 2;
2692   }
2693
2694   case ARM::LDR_POST_REG:
2695   case ARM::LDRB_POST_REG:
2696   case ARM::LDRH_POST: {
2697     unsigned Rt = MI->getOperand(0).getReg();
2698     unsigned Rm = MI->getOperand(3).getReg();
2699     return (Rt == Rm) ? 3 : 2;
2700   }
2701
2702   case ARM::LDR_PRE_IMM:
2703   case ARM::LDRB_PRE_IMM:
2704   case ARM::LDR_POST_IMM:
2705   case ARM::LDRB_POST_IMM:
2706   case ARM::STRB_POST_IMM:
2707   case ARM::STRB_POST_REG:
2708   case ARM::STRB_PRE_IMM:
2709   case ARM::STRH_POST:
2710   case ARM::STR_POST_IMM:
2711   case ARM::STR_POST_REG:
2712   case ARM::STR_PRE_IMM:
2713     return 2;
2714
2715   case ARM::LDRSB_PRE:
2716   case ARM::LDRSH_PRE: {
2717     unsigned Rm = MI->getOperand(3).getReg();
2718     if (Rm == 0)
2719       return 3;
2720     unsigned Rt = MI->getOperand(0).getReg();
2721     if (Rt == Rm)
2722       return 4;
2723     unsigned ShOpVal = MI->getOperand(4).getImm();
2724     bool isSub = ARM_AM::getAM2Op(ShOpVal) == ARM_AM::sub;
2725     unsigned ShImm = ARM_AM::getAM2Offset(ShOpVal);
2726     if (!isSub &&
2727         (ShImm == 0 ||
2728          ((ShImm == 1 || ShImm == 2 || ShImm == 3) &&
2729           ARM_AM::getAM2ShiftOpc(ShOpVal) == ARM_AM::lsl)))
2730       return 3;
2731     return 4;
2732   }
2733
2734   case ARM::LDRD: {
2735     unsigned Rt = MI->getOperand(0).getReg();
2736     unsigned Rn = MI->getOperand(2).getReg();
2737     unsigned Rm = MI->getOperand(3).getReg();
2738     if (Rm)
2739       return (ARM_AM::getAM3Op(MI->getOperand(4).getImm()) == ARM_AM::sub) ?4:3;
2740     return (Rt == Rn) ? 3 : 2;
2741   }
2742
2743   case ARM::STRD: {
2744     unsigned Rm = MI->getOperand(3).getReg();
2745     if (Rm)
2746       return (ARM_AM::getAM3Op(MI->getOperand(4).getImm()) == ARM_AM::sub) ?4:3;
2747     return 2;
2748   }
2749
2750   case ARM::LDRD_POST:
2751   case ARM::t2LDRD_POST:
2752     return 3;
2753
2754   case ARM::STRD_POST:
2755   case ARM::t2STRD_POST:
2756     return 4;
2757
2758   case ARM::LDRD_PRE: {
2759     unsigned Rt = MI->getOperand(0).getReg();
2760     unsigned Rn = MI->getOperand(3).getReg();
2761     unsigned Rm = MI->getOperand(4).getReg();
2762     if (Rm)
2763       return (ARM_AM::getAM3Op(MI->getOperand(5).getImm()) == ARM_AM::sub) ?5:4;
2764     return (Rt == Rn) ? 4 : 3;
2765   }
2766
2767   case ARM::t2LDRD_PRE: {
2768     unsigned Rt = MI->getOperand(0).getReg();
2769     unsigned Rn = MI->getOperand(3).getReg();
2770     return (Rt == Rn) ? 4 : 3;
2771   }
2772
2773   case ARM::STRD_PRE: {
2774     unsigned Rm = MI->getOperand(4).getReg();
2775     if (Rm)
2776       return (ARM_AM::getAM3Op(MI->getOperand(5).getImm()) == ARM_AM::sub) ?5:4;
2777     return 3;
2778   }
2779
2780   case ARM::t2STRD_PRE:
2781     return 3;
2782
2783   case ARM::t2LDR_POST:
2784   case ARM::t2LDRB_POST:
2785   case ARM::t2LDRB_PRE:
2786   case ARM::t2LDRSBi12:
2787   case ARM::t2LDRSBi8:
2788   case ARM::t2LDRSBpci:
2789   case ARM::t2LDRSBs:
2790   case ARM::t2LDRH_POST:
2791   case ARM::t2LDRH_PRE:
2792   case ARM::t2LDRSBT:
2793   case ARM::t2LDRSB_POST:
2794   case ARM::t2LDRSB_PRE:
2795   case ARM::t2LDRSH_POST:
2796   case ARM::t2LDRSH_PRE:
2797   case ARM::t2LDRSHi12:
2798   case ARM::t2LDRSHi8:
2799   case ARM::t2LDRSHpci:
2800   case ARM::t2LDRSHs:
2801     return 2;
2802
2803   case ARM::t2LDRDi8: {
2804     unsigned Rt = MI->getOperand(0).getReg();
2805     unsigned Rn = MI->getOperand(2).getReg();
2806     return (Rt == Rn) ? 3 : 2;
2807   }
2808
2809   case ARM::t2STRB_POST:
2810   case ARM::t2STRB_PRE:
2811   case ARM::t2STRBs:
2812   case ARM::t2STRDi8:
2813   case ARM::t2STRH_POST:
2814   case ARM::t2STRH_PRE:
2815   case ARM::t2STRHs:
2816   case ARM::t2STR_POST:
2817   case ARM::t2STR_PRE:
2818   case ARM::t2STRs:
2819     return 2;
2820   }
2821 }
2822
2823 // Return the number of 32-bit words loaded by LDM or stored by STM. If this
2824 // can't be easily determined return 0 (missing MachineMemOperand).
2825 //
2826 // FIXME: The current MachineInstr design does not support relying on machine
2827 // mem operands to determine the width of a memory access. Instead, we expect
2828 // the target to provide this information based on the instruction opcode and
2829 // operands. However, using MachineMemOperand is a the best solution now for
2830 // two reasons:
2831 //
2832 // 1) getNumMicroOps tries to infer LDM memory width from the total number of MI
2833 // operands. This is much more dangerous than using the MachineMemOperand
2834 // sizes because CodeGen passes can insert/remove optional machine operands. In
2835 // fact, it's totally incorrect for preRA passes and appears to be wrong for
2836 // postRA passes as well.
2837 //
2838 // 2) getNumLDMAddresses is only used by the scheduling machine model and any
2839 // machine model that calls this should handle the unknown (zero size) case.
2840 //
2841 // Long term, we should require a target hook that verifies MachineMemOperand
2842 // sizes during MC lowering. That target hook should be local to MC lowering
2843 // because we can't ensure that it is aware of other MI forms. Doing this will
2844 // ensure that MachineMemOperands are correctly propagated through all passes.
2845 unsigned ARMBaseInstrInfo::getNumLDMAddresses(const MachineInstr *MI) const {
2846   unsigned Size = 0;
2847   for (MachineInstr::mmo_iterator I = MI->memoperands_begin(),
2848          E = MI->memoperands_end(); I != E; ++I) {
2849     Size += (*I)->getSize();
2850   }
2851   return Size / 4;
2852 }
2853
2854 unsigned
2855 ARMBaseInstrInfo::getNumMicroOps(const InstrItineraryData *ItinData,
2856                                  const MachineInstr *MI) const {
2857   if (!ItinData || ItinData->isEmpty())
2858     return 1;
2859
2860   const MCInstrDesc &Desc = MI->getDesc();
2861   unsigned Class = Desc.getSchedClass();
2862   int ItinUOps = ItinData->getNumMicroOps(Class);
2863   if (ItinUOps >= 0) {
2864     if (Subtarget.isSwift() && (Desc.mayLoad() || Desc.mayStore()))
2865       return getNumMicroOpsSwiftLdSt(ItinData, MI);
2866
2867     return ItinUOps;
2868   }
2869
2870   unsigned Opc = MI->getOpcode();
2871   switch (Opc) {
2872   default:
2873     llvm_unreachable("Unexpected multi-uops instruction!");
2874   case ARM::VLDMQIA:
2875   case ARM::VSTMQIA:
2876     return 2;
2877
2878   // The number of uOps for load / store multiple are determined by the number
2879   // registers.
2880   //
2881   // On Cortex-A8, each pair of register loads / stores can be scheduled on the
2882   // same cycle. The scheduling for the first load / store must be done
2883   // separately by assuming the address is not 64-bit aligned.
2884   //
2885   // On Cortex-A9, the formula is simply (#reg / 2) + (#reg % 2). If the address
2886   // is not 64-bit aligned, then AGU would take an extra cycle.  For VFP / NEON
2887   // load / store multiple, the formula is (#reg / 2) + (#reg % 2) + 1.
2888   case ARM::VLDMDIA:
2889   case ARM::VLDMDIA_UPD:
2890   case ARM::VLDMDDB_UPD:
2891   case ARM::VLDMSIA:
2892   case ARM::VLDMSIA_UPD:
2893   case ARM::VLDMSDB_UPD:
2894   case ARM::VSTMDIA:
2895   case ARM::VSTMDIA_UPD:
2896   case ARM::VSTMDDB_UPD:
2897   case ARM::VSTMSIA:
2898   case ARM::VSTMSIA_UPD:
2899   case ARM::VSTMSDB_UPD: {
2900     unsigned NumRegs = MI->getNumOperands() - Desc.getNumOperands();
2901     return (NumRegs / 2) + (NumRegs % 2) + 1;
2902   }
2903
2904   case ARM::LDMIA_RET:
2905   case ARM::LDMIA:
2906   case ARM::LDMDA:
2907   case ARM::LDMDB:
2908   case ARM::LDMIB:
2909   case ARM::LDMIA_UPD:
2910   case ARM::LDMDA_UPD:
2911   case ARM::LDMDB_UPD:
2912   case ARM::LDMIB_UPD:
2913   case ARM::STMIA:
2914   case ARM::STMDA:
2915   case ARM::STMDB:
2916   case ARM::STMIB:
2917   case ARM::STMIA_UPD:
2918   case ARM::STMDA_UPD:
2919   case ARM::STMDB_UPD:
2920   case ARM::STMIB_UPD:
2921   case ARM::tLDMIA:
2922   case ARM::tLDMIA_UPD:
2923   case ARM::tSTMIA_UPD:
2924   case ARM::tPOP_RET:
2925   case ARM::tPOP:
2926   case ARM::tPUSH:
2927   case ARM::t2LDMIA_RET:
2928   case ARM::t2LDMIA:
2929   case ARM::t2LDMDB:
2930   case ARM::t2LDMIA_UPD:
2931   case ARM::t2LDMDB_UPD:
2932   case ARM::t2STMIA:
2933   case ARM::t2STMDB:
2934   case ARM::t2STMIA_UPD:
2935   case ARM::t2STMDB_UPD: {
2936     unsigned NumRegs = MI->getNumOperands() - Desc.getNumOperands() + 1;
2937     if (Subtarget.isSwift()) {
2938       int UOps = 1 + NumRegs;  // One for address computation, one for each ld / st.
2939       switch (Opc) {
2940       default: break;
2941       case ARM::VLDMDIA_UPD:
2942       case ARM::VLDMDDB_UPD:
2943       case ARM::VLDMSIA_UPD:
2944       case ARM::VLDMSDB_UPD:
2945       case ARM::VSTMDIA_UPD:
2946       case ARM::VSTMDDB_UPD:
2947       case ARM::VSTMSIA_UPD:
2948       case ARM::VSTMSDB_UPD:
2949       case ARM::LDMIA_UPD:
2950       case ARM::LDMDA_UPD:
2951       case ARM::LDMDB_UPD:
2952       case ARM::LDMIB_UPD:
2953       case ARM::STMIA_UPD:
2954       case ARM::STMDA_UPD:
2955       case ARM::STMDB_UPD:
2956       case ARM::STMIB_UPD:
2957       case ARM::tLDMIA_UPD:
2958       case ARM::tSTMIA_UPD:
2959       case ARM::t2LDMIA_UPD:
2960       case ARM::t2LDMDB_UPD:
2961       case ARM::t2STMIA_UPD:
2962       case ARM::t2STMDB_UPD:
2963         ++UOps; // One for base register writeback.
2964         break;
2965       case ARM::LDMIA_RET:
2966       case ARM::tPOP_RET:
2967       case ARM::t2LDMIA_RET:
2968         UOps += 2; // One for base reg wb, one for write to pc.
2969         break;
2970       }
2971       return UOps;
2972     } else if (Subtarget.isCortexA8() || Subtarget.isCortexA7()) {
2973       if (NumRegs < 4)
2974         return 2;
2975       // 4 registers would be issued: 2, 2.
2976       // 5 registers would be issued: 2, 2, 1.
2977       int A8UOps = (NumRegs / 2);
2978       if (NumRegs % 2)
2979         ++A8UOps;
2980       return A8UOps;
2981     } else if (Subtarget.isLikeA9() || Subtarget.isSwift()) {
2982       int A9UOps = (NumRegs / 2);
2983       // If there are odd number of registers or if it's not 64-bit aligned,
2984       // then it takes an extra AGU (Address Generation Unit) cycle.
2985       if ((NumRegs % 2) ||
2986           !MI->hasOneMemOperand() ||
2987           (*MI->memoperands_begin())->getAlignment() < 8)
2988         ++A9UOps;
2989       return A9UOps;
2990     } else {
2991       // Assume the worst.
2992       return NumRegs;
2993     }
2994   }
2995   }
2996 }
2997
2998 int
2999 ARMBaseInstrInfo::getVLDMDefCycle(const InstrItineraryData *ItinData,
3000                                   const MCInstrDesc &DefMCID,
3001                                   unsigned DefClass,
3002                                   unsigned DefIdx, unsigned DefAlign) const {
3003   int RegNo = (int)(DefIdx+1) - DefMCID.getNumOperands() + 1;
3004   if (RegNo <= 0)
3005     // Def is the address writeback.
3006     return ItinData->getOperandCycle(DefClass, DefIdx);
3007
3008   int DefCycle;
3009   if (Subtarget.isCortexA8() || Subtarget.isCortexA7()) {
3010     // (regno / 2) + (regno % 2) + 1
3011     DefCycle = RegNo / 2 + 1;
3012     if (RegNo % 2)
3013       ++DefCycle;
3014   } else if (Subtarget.isLikeA9() || Subtarget.isSwift()) {
3015     DefCycle = RegNo;
3016     bool isSLoad = false;
3017
3018     switch (DefMCID.getOpcode()) {
3019     default: break;
3020     case ARM::VLDMSIA:
3021     case ARM::VLDMSIA_UPD:
3022     case ARM::VLDMSDB_UPD:
3023       isSLoad = true;
3024       break;
3025     }
3026
3027     // If there are odd number of 'S' registers or if it's not 64-bit aligned,
3028     // then it takes an extra cycle.
3029     if ((isSLoad && (RegNo % 2)) || DefAlign < 8)
3030       ++DefCycle;
3031   } else {
3032     // Assume the worst.
3033     DefCycle = RegNo + 2;
3034   }
3035
3036   return DefCycle;
3037 }
3038
3039 int
3040 ARMBaseInstrInfo::getLDMDefCycle(const InstrItineraryData *ItinData,
3041                                  const MCInstrDesc &DefMCID,
3042                                  unsigned DefClass,
3043                                  unsigned DefIdx, unsigned DefAlign) const {
3044   int RegNo = (int)(DefIdx+1) - DefMCID.getNumOperands() + 1;
3045   if (RegNo <= 0)
3046     // Def is the address writeback.
3047     return ItinData->getOperandCycle(DefClass, DefIdx);
3048
3049   int DefCycle;
3050   if (Subtarget.isCortexA8() || Subtarget.isCortexA7()) {
3051     // 4 registers would be issued: 1, 2, 1.
3052     // 5 registers would be issued: 1, 2, 2.
3053     DefCycle = RegNo / 2;
3054     if (DefCycle < 1)
3055       DefCycle = 1;
3056     // Result latency is issue cycle + 2: E2.
3057     DefCycle += 2;
3058   } else if (Subtarget.isLikeA9() || Subtarget.isSwift()) {
3059     DefCycle = (RegNo / 2);
3060     // If there are odd number of registers or if it's not 64-bit aligned,
3061     // then it takes an extra AGU (Address Generation Unit) cycle.
3062     if ((RegNo % 2) || DefAlign < 8)
3063       ++DefCycle;
3064     // Result latency is AGU cycles + 2.
3065     DefCycle += 2;
3066   } else {
3067     // Assume the worst.
3068     DefCycle = RegNo + 2;
3069   }
3070
3071   return DefCycle;
3072 }
3073
3074 int
3075 ARMBaseInstrInfo::getVSTMUseCycle(const InstrItineraryData *ItinData,
3076                                   const MCInstrDesc &UseMCID,
3077                                   unsigned UseClass,
3078                                   unsigned UseIdx, unsigned UseAlign) const {
3079   int RegNo = (int)(UseIdx+1) - UseMCID.getNumOperands() + 1;
3080   if (RegNo <= 0)
3081     return ItinData->getOperandCycle(UseClass, UseIdx);
3082
3083   int UseCycle;
3084   if (Subtarget.isCortexA8() || Subtarget.isCortexA7()) {
3085     // (regno / 2) + (regno % 2) + 1
3086     UseCycle = RegNo / 2 + 1;
3087     if (RegNo % 2)
3088       ++UseCycle;
3089   } else if (Subtarget.isLikeA9() || Subtarget.isSwift()) {
3090     UseCycle = RegNo;
3091     bool isSStore = false;
3092
3093     switch (UseMCID.getOpcode()) {
3094     default: break;
3095     case ARM::VSTMSIA:
3096     case ARM::VSTMSIA_UPD:
3097     case ARM::VSTMSDB_UPD:
3098       isSStore = true;
3099       break;
3100     }
3101
3102     // If there are odd number of 'S' registers or if it's not 64-bit aligned,
3103     // then it takes an extra cycle.
3104     if ((isSStore && (RegNo % 2)) || UseAlign < 8)
3105       ++UseCycle;
3106   } else {
3107     // Assume the worst.
3108     UseCycle = RegNo + 2;
3109   }
3110
3111   return UseCycle;
3112 }
3113
3114 int
3115 ARMBaseInstrInfo::getSTMUseCycle(const InstrItineraryData *ItinData,
3116                                  const MCInstrDesc &UseMCID,
3117                                  unsigned UseClass,
3118                                  unsigned UseIdx, unsigned UseAlign) const {
3119   int RegNo = (int)(UseIdx+1) - UseMCID.getNumOperands() + 1;
3120   if (RegNo <= 0)
3121     return ItinData->getOperandCycle(UseClass, UseIdx);
3122
3123   int UseCycle;
3124   if (Subtarget.isCortexA8() || Subtarget.isCortexA7()) {
3125     UseCycle = RegNo / 2;
3126     if (UseCycle < 2)
3127       UseCycle = 2;
3128     // Read in E3.
3129     UseCycle += 2;
3130   } else if (Subtarget.isLikeA9() || Subtarget.isSwift()) {
3131     UseCycle = (RegNo / 2);
3132     // If there are odd number of registers or if it's not 64-bit aligned,
3133     // then it takes an extra AGU (Address Generation Unit) cycle.
3134     if ((RegNo % 2) || UseAlign < 8)
3135       ++UseCycle;
3136   } else {
3137     // Assume the worst.
3138     UseCycle = 1;
3139   }
3140   return UseCycle;
3141 }
3142
3143 int
3144 ARMBaseInstrInfo::getOperandLatency(const InstrItineraryData *ItinData,
3145                                     const MCInstrDesc &DefMCID,
3146                                     unsigned DefIdx, unsigned DefAlign,
3147                                     const MCInstrDesc &UseMCID,
3148                                     unsigned UseIdx, unsigned UseAlign) const {
3149   unsigned DefClass = DefMCID.getSchedClass();
3150   unsigned UseClass = UseMCID.getSchedClass();
3151
3152   if (DefIdx < DefMCID.getNumDefs() && UseIdx < UseMCID.getNumOperands())
3153     return ItinData->getOperandLatency(DefClass, DefIdx, UseClass, UseIdx);
3154
3155   // This may be a def / use of a variable_ops instruction, the operand
3156   // latency might be determinable dynamically. Let the target try to
3157   // figure it out.
3158   int DefCycle = -1;
3159   bool LdmBypass = false;
3160   switch (DefMCID.getOpcode()) {
3161   default:
3162     DefCycle = ItinData->getOperandCycle(DefClass, DefIdx);
3163     break;
3164
3165   case ARM::VLDMDIA:
3166   case ARM::VLDMDIA_UPD:
3167   case ARM::VLDMDDB_UPD:
3168   case ARM::VLDMSIA:
3169   case ARM::VLDMSIA_UPD:
3170   case ARM::VLDMSDB_UPD:
3171     DefCycle = getVLDMDefCycle(ItinData, DefMCID, DefClass, DefIdx, DefAlign);
3172     break;
3173
3174   case ARM::LDMIA_RET:
3175   case ARM::LDMIA:
3176   case ARM::LDMDA:
3177   case ARM::LDMDB:
3178   case ARM::LDMIB:
3179   case ARM::LDMIA_UPD:
3180   case ARM::LDMDA_UPD:
3181   case ARM::LDMDB_UPD:
3182   case ARM::LDMIB_UPD:
3183   case ARM::tLDMIA:
3184   case ARM::tLDMIA_UPD:
3185   case ARM::tPUSH:
3186   case ARM::t2LDMIA_RET:
3187   case ARM::t2LDMIA:
3188   case ARM::t2LDMDB:
3189   case ARM::t2LDMIA_UPD:
3190   case ARM::t2LDMDB_UPD:
3191     LdmBypass = 1;
3192     DefCycle = getLDMDefCycle(ItinData, DefMCID, DefClass, DefIdx, DefAlign);
3193     break;
3194   }
3195
3196   if (DefCycle == -1)
3197     // We can't seem to determine the result latency of the def, assume it's 2.
3198     DefCycle = 2;
3199
3200   int UseCycle = -1;
3201   switch (UseMCID.getOpcode()) {
3202   default:
3203     UseCycle = ItinData->getOperandCycle(UseClass, UseIdx);
3204     break;
3205
3206   case ARM::VSTMDIA:
3207   case ARM::VSTMDIA_UPD:
3208   case ARM::VSTMDDB_UPD:
3209   case ARM::VSTMSIA:
3210   case ARM::VSTMSIA_UPD:
3211   case ARM::VSTMSDB_UPD:
3212     UseCycle = getVSTMUseCycle(ItinData, UseMCID, UseClass, UseIdx, UseAlign);
3213     break;
3214
3215   case ARM::STMIA:
3216   case ARM::STMDA:
3217   case ARM::STMDB:
3218   case ARM::STMIB:
3219   case ARM::STMIA_UPD:
3220   case ARM::STMDA_UPD:
3221   case ARM::STMDB_UPD:
3222   case ARM::STMIB_UPD:
3223   case ARM::tSTMIA_UPD:
3224   case ARM::tPOP_RET:
3225   case ARM::tPOP:
3226   case ARM::t2STMIA:
3227   case ARM::t2STMDB:
3228   case ARM::t2STMIA_UPD:
3229   case ARM::t2STMDB_UPD:
3230     UseCycle = getSTMUseCycle(ItinData, UseMCID, UseClass, UseIdx, UseAlign);
3231     break;
3232   }
3233
3234   if (UseCycle == -1)
3235     // Assume it's read in the first stage.
3236     UseCycle = 1;
3237
3238   UseCycle = DefCycle - UseCycle + 1;
3239   if (UseCycle > 0) {
3240     if (LdmBypass) {
3241       // It's a variable_ops instruction so we can't use DefIdx here. Just use
3242       // first def operand.
3243       if (ItinData->hasPipelineForwarding(DefClass, DefMCID.getNumOperands()-1,
3244                                           UseClass, UseIdx))
3245         --UseCycle;
3246     } else if (ItinData->hasPipelineForwarding(DefClass, DefIdx,
3247                                                UseClass, UseIdx)) {
3248       --UseCycle;
3249     }
3250   }
3251
3252   return UseCycle;
3253 }
3254
3255 static const MachineInstr *getBundledDefMI(const TargetRegisterInfo *TRI,
3256                                            const MachineInstr *MI, unsigned Reg,
3257                                            unsigned &DefIdx, unsigned &Dist) {
3258   Dist = 0;
3259
3260   MachineBasicBlock::const_iterator I = MI; ++I;
3261   MachineBasicBlock::const_instr_iterator II = std::prev(I.getInstrIterator());
3262   assert(II->isInsideBundle() && "Empty bundle?");
3263
3264   int Idx = -1;
3265   while (II->isInsideBundle()) {
3266     Idx = II->findRegisterDefOperandIdx(Reg, false, true, TRI);
3267     if (Idx != -1)
3268       break;
3269     --II;
3270     ++Dist;
3271   }
3272
3273   assert(Idx != -1 && "Cannot find bundled definition!");
3274   DefIdx = Idx;
3275   return II;
3276 }
3277
3278 static const MachineInstr *getBundledUseMI(const TargetRegisterInfo *TRI,
3279                                            const MachineInstr *MI, unsigned Reg,
3280                                            unsigned &UseIdx, unsigned &Dist) {
3281   Dist = 0;
3282
3283   MachineBasicBlock::const_instr_iterator II = MI; ++II;
3284   assert(II->isInsideBundle() && "Empty bundle?");
3285   MachineBasicBlock::const_instr_iterator E = MI->getParent()->instr_end();
3286
3287   // FIXME: This doesn't properly handle multiple uses.
3288   int Idx = -1;
3289   while (II != E && II->isInsideBundle()) {
3290     Idx = II->findRegisterUseOperandIdx(Reg, false, TRI);
3291     if (Idx != -1)
3292       break;
3293     if (II->getOpcode() != ARM::t2IT)
3294       ++Dist;
3295     ++II;
3296   }
3297
3298   if (Idx == -1) {
3299     Dist = 0;
3300     return 0;
3301   }
3302
3303   UseIdx = Idx;
3304   return II;
3305 }
3306
3307 /// Return the number of cycles to add to (or subtract from) the static
3308 /// itinerary based on the def opcode and alignment. The caller will ensure that
3309 /// adjusted latency is at least one cycle.
3310 static int adjustDefLatency(const ARMSubtarget &Subtarget,
3311                             const MachineInstr *DefMI,
3312                             const MCInstrDesc *DefMCID, unsigned DefAlign) {
3313   int Adjust = 0;
3314   if (Subtarget.isCortexA8() || Subtarget.isLikeA9() || Subtarget.isCortexA7()) {
3315     // FIXME: Shifter op hack: no shift (i.e. [r +/- r]) or [r + r << 2]
3316     // variants are one cycle cheaper.
3317     switch (DefMCID->getOpcode()) {
3318     default: break;
3319     case ARM::LDRrs:
3320     case ARM::LDRBrs: {
3321       unsigned ShOpVal = DefMI->getOperand(3).getImm();
3322       unsigned ShImm = ARM_AM::getAM2Offset(ShOpVal);
3323       if (ShImm == 0 ||
3324           (ShImm == 2 && ARM_AM::getAM2ShiftOpc(ShOpVal) == ARM_AM::lsl))
3325         --Adjust;
3326       break;
3327     }
3328     case ARM::t2LDRs:
3329     case ARM::t2LDRBs:
3330     case ARM::t2LDRHs:
3331     case ARM::t2LDRSHs: {
3332       // Thumb2 mode: lsl only.
3333       unsigned ShAmt = DefMI->getOperand(3).getImm();
3334       if (ShAmt == 0 || ShAmt == 2)
3335         --Adjust;
3336       break;
3337     }
3338     }
3339   } else if (Subtarget.isSwift()) {
3340     // FIXME: Properly handle all of the latency adjustments for address
3341     // writeback.
3342     switch (DefMCID->getOpcode()) {
3343     default: break;
3344     case ARM::LDRrs:
3345     case ARM::LDRBrs: {
3346       unsigned ShOpVal = DefMI->getOperand(3).getImm();
3347       bool isSub = ARM_AM::getAM2Op(ShOpVal) == ARM_AM::sub;
3348       unsigned ShImm = ARM_AM::getAM2Offset(ShOpVal);
3349       if (!isSub &&
3350           (ShImm == 0 ||
3351            ((ShImm == 1 || ShImm == 2 || ShImm == 3) &&
3352             ARM_AM::getAM2ShiftOpc(ShOpVal) == ARM_AM::lsl)))
3353         Adjust -= 2;
3354       else if (!isSub &&
3355                ShImm == 1 && ARM_AM::getAM2ShiftOpc(ShOpVal) == ARM_AM::lsr)
3356         --Adjust;
3357       break;
3358     }
3359     case ARM::t2LDRs:
3360     case ARM::t2LDRBs:
3361     case ARM::t2LDRHs:
3362     case ARM::t2LDRSHs: {
3363       // Thumb2 mode: lsl only.
3364       unsigned ShAmt = DefMI->getOperand(3).getImm();
3365       if (ShAmt == 0 || ShAmt == 1 || ShAmt == 2 || ShAmt == 3)
3366         Adjust -= 2;
3367       break;
3368     }
3369     }
3370   }
3371
3372   if (DefAlign < 8 && Subtarget.isLikeA9()) {
3373     switch (DefMCID->getOpcode()) {
3374     default: break;
3375     case ARM::VLD1q8:
3376     case ARM::VLD1q16:
3377     case ARM::VLD1q32:
3378     case ARM::VLD1q64:
3379     case ARM::VLD1q8wb_fixed:
3380     case ARM::VLD1q16wb_fixed:
3381     case ARM::VLD1q32wb_fixed:
3382     case ARM::VLD1q64wb_fixed:
3383     case ARM::VLD1q8wb_register:
3384     case ARM::VLD1q16wb_register:
3385     case ARM::VLD1q32wb_register:
3386     case ARM::VLD1q64wb_register:
3387     case ARM::VLD2d8:
3388     case ARM::VLD2d16:
3389     case ARM::VLD2d32:
3390     case ARM::VLD2q8:
3391     case ARM::VLD2q16:
3392     case ARM::VLD2q32:
3393     case ARM::VLD2d8wb_fixed:
3394     case ARM::VLD2d16wb_fixed:
3395     case ARM::VLD2d32wb_fixed:
3396     case ARM::VLD2q8wb_fixed:
3397     case ARM::VLD2q16wb_fixed:
3398     case ARM::VLD2q32wb_fixed:
3399     case ARM::VLD2d8wb_register:
3400     case ARM::VLD2d16wb_register:
3401     case ARM::VLD2d32wb_register:
3402     case ARM::VLD2q8wb_register:
3403     case ARM::VLD2q16wb_register:
3404     case ARM::VLD2q32wb_register:
3405     case ARM::VLD3d8:
3406     case ARM::VLD3d16:
3407     case ARM::VLD3d32:
3408     case ARM::VLD1d64T:
3409     case ARM::VLD3d8_UPD:
3410     case ARM::VLD3d16_UPD:
3411     case ARM::VLD3d32_UPD:
3412     case ARM::VLD1d64Twb_fixed:
3413     case ARM::VLD1d64Twb_register:
3414     case ARM::VLD3q8_UPD:
3415     case ARM::VLD3q16_UPD:
3416     case ARM::VLD3q32_UPD:
3417     case ARM::VLD4d8:
3418     case ARM::VLD4d16:
3419     case ARM::VLD4d32:
3420     case ARM::VLD1d64Q:
3421     case ARM::VLD4d8_UPD:
3422     case ARM::VLD4d16_UPD:
3423     case ARM::VLD4d32_UPD:
3424     case ARM::VLD1d64Qwb_fixed:
3425     case ARM::VLD1d64Qwb_register:
3426     case ARM::VLD4q8_UPD:
3427     case ARM::VLD4q16_UPD:
3428     case ARM::VLD4q32_UPD:
3429     case ARM::VLD1DUPq8:
3430     case ARM::VLD1DUPq16:
3431     case ARM::VLD1DUPq32:
3432     case ARM::VLD1DUPq8wb_fixed:
3433     case ARM::VLD1DUPq16wb_fixed:
3434     case ARM::VLD1DUPq32wb_fixed:
3435     case ARM::VLD1DUPq8wb_register:
3436     case ARM::VLD1DUPq16wb_register:
3437     case ARM::VLD1DUPq32wb_register:
3438     case ARM::VLD2DUPd8:
3439     case ARM::VLD2DUPd16:
3440     case ARM::VLD2DUPd32:
3441     case ARM::VLD2DUPd8wb_fixed:
3442     case ARM::VLD2DUPd16wb_fixed:
3443     case ARM::VLD2DUPd32wb_fixed:
3444     case ARM::VLD2DUPd8wb_register:
3445     case ARM::VLD2DUPd16wb_register:
3446     case ARM::VLD2DUPd32wb_register:
3447     case ARM::VLD4DUPd8:
3448     case ARM::VLD4DUPd16:
3449     case ARM::VLD4DUPd32:
3450     case ARM::VLD4DUPd8_UPD:
3451     case ARM::VLD4DUPd16_UPD:
3452     case ARM::VLD4DUPd32_UPD:
3453     case ARM::VLD1LNd8:
3454     case ARM::VLD1LNd16:
3455     case ARM::VLD1LNd32:
3456     case ARM::VLD1LNd8_UPD:
3457     case ARM::VLD1LNd16_UPD:
3458     case ARM::VLD1LNd32_UPD:
3459     case ARM::VLD2LNd8:
3460     case ARM::VLD2LNd16:
3461     case ARM::VLD2LNd32:
3462     case ARM::VLD2LNq16:
3463     case ARM::VLD2LNq32:
3464     case ARM::VLD2LNd8_UPD:
3465     case ARM::VLD2LNd16_UPD:
3466     case ARM::VLD2LNd32_UPD:
3467     case ARM::VLD2LNq16_UPD:
3468     case ARM::VLD2LNq32_UPD:
3469     case ARM::VLD4LNd8:
3470     case ARM::VLD4LNd16:
3471     case ARM::VLD4LNd32:
3472     case ARM::VLD4LNq16:
3473     case ARM::VLD4LNq32:
3474     case ARM::VLD4LNd8_UPD:
3475     case ARM::VLD4LNd16_UPD:
3476     case ARM::VLD4LNd32_UPD:
3477     case ARM::VLD4LNq16_UPD:
3478     case ARM::VLD4LNq32_UPD:
3479       // If the address is not 64-bit aligned, the latencies of these
3480       // instructions increases by one.
3481       ++Adjust;
3482       break;
3483     }
3484   }
3485   return Adjust;
3486 }
3487
3488
3489
3490 int
3491 ARMBaseInstrInfo::getOperandLatency(const InstrItineraryData *ItinData,
3492                                     const MachineInstr *DefMI, unsigned DefIdx,
3493                                     const MachineInstr *UseMI,
3494                                     unsigned UseIdx) const {
3495   // No operand latency. The caller may fall back to getInstrLatency.
3496   if (!ItinData || ItinData->isEmpty())
3497     return -1;
3498
3499   const MachineOperand &DefMO = DefMI->getOperand(DefIdx);
3500   unsigned Reg = DefMO.getReg();
3501   const MCInstrDesc *DefMCID = &DefMI->getDesc();
3502   const MCInstrDesc *UseMCID = &UseMI->getDesc();
3503
3504   unsigned DefAdj = 0;
3505   if (DefMI->isBundle()) {
3506     DefMI = getBundledDefMI(&getRegisterInfo(), DefMI, Reg, DefIdx, DefAdj);
3507     DefMCID = &DefMI->getDesc();
3508   }
3509   if (DefMI->isCopyLike() || DefMI->isInsertSubreg() ||
3510       DefMI->isRegSequence() || DefMI->isImplicitDef()) {
3511     return 1;
3512   }
3513
3514   unsigned UseAdj = 0;
3515   if (UseMI->isBundle()) {
3516     unsigned NewUseIdx;
3517     const MachineInstr *NewUseMI = getBundledUseMI(&getRegisterInfo(), UseMI,
3518                                                    Reg, NewUseIdx, UseAdj);
3519     if (!NewUseMI)
3520       return -1;
3521
3522     UseMI = NewUseMI;
3523     UseIdx = NewUseIdx;
3524     UseMCID = &UseMI->getDesc();
3525   }
3526
3527   if (Reg == ARM::CPSR) {
3528     if (DefMI->getOpcode() == ARM::FMSTAT) {
3529       // fpscr -> cpsr stalls over 20 cycles on A8 (and earlier?)
3530       return Subtarget.isLikeA9() ? 1 : 20;
3531     }
3532
3533     // CPSR set and branch can be paired in the same cycle.
3534     if (UseMI->isBranch())
3535       return 0;
3536
3537     // Otherwise it takes the instruction latency (generally one).
3538     unsigned Latency = getInstrLatency(ItinData, DefMI);
3539
3540     // For Thumb2 and -Os, prefer scheduling CPSR setting instruction close to
3541     // its uses. Instructions which are otherwise scheduled between them may
3542     // incur a code size penalty (not able to use the CPSR setting 16-bit
3543     // instructions).
3544     if (Latency > 0 && Subtarget.isThumb2()) {
3545       const MachineFunction *MF = DefMI->getParent()->getParent();
3546       if (MF->getFunction()->getAttributes().
3547             hasAttribute(AttributeSet::FunctionIndex,
3548                          Attribute::OptimizeForSize))
3549         --Latency;
3550     }
3551     return Latency;
3552   }
3553
3554   if (DefMO.isImplicit() || UseMI->getOperand(UseIdx).isImplicit())
3555     return -1;
3556
3557   unsigned DefAlign = DefMI->hasOneMemOperand()
3558     ? (*DefMI->memoperands_begin())->getAlignment() : 0;
3559   unsigned UseAlign = UseMI->hasOneMemOperand()
3560     ? (*UseMI->memoperands_begin())->getAlignment() : 0;
3561
3562   // Get the itinerary's latency if possible, and handle variable_ops.
3563   int Latency = getOperandLatency(ItinData, *DefMCID, DefIdx, DefAlign,
3564                                   *UseMCID, UseIdx, UseAlign);
3565   // Unable to find operand latency. The caller may resort to getInstrLatency.
3566   if (Latency < 0)
3567     return Latency;
3568
3569   // Adjust for IT block position.
3570   int Adj = DefAdj + UseAdj;
3571
3572   // Adjust for dynamic def-side opcode variants not captured by the itinerary.
3573   Adj += adjustDefLatency(Subtarget, DefMI, DefMCID, DefAlign);
3574   if (Adj >= 0 || (int)Latency > -Adj) {
3575     return Latency + Adj;
3576   }
3577   // Return the itinerary latency, which may be zero but not less than zero.
3578   return Latency;
3579 }
3580
3581 int
3582 ARMBaseInstrInfo::getOperandLatency(const InstrItineraryData *ItinData,
3583                                     SDNode *DefNode, unsigned DefIdx,
3584                                     SDNode *UseNode, unsigned UseIdx) const {
3585   if (!DefNode->isMachineOpcode())
3586     return 1;
3587
3588   const MCInstrDesc &DefMCID = get(DefNode->getMachineOpcode());
3589
3590   if (isZeroCost(DefMCID.Opcode))
3591     return 0;
3592
3593   if (!ItinData || ItinData->isEmpty())
3594     return DefMCID.mayLoad() ? 3 : 1;
3595
3596   if (!UseNode->isMachineOpcode()) {
3597     int Latency = ItinData->getOperandCycle(DefMCID.getSchedClass(), DefIdx);
3598     if (Subtarget.isLikeA9() || Subtarget.isSwift())
3599       return Latency <= 2 ? 1 : Latency - 1;
3600     else
3601       return Latency <= 3 ? 1 : Latency - 2;
3602   }
3603
3604   const MCInstrDesc &UseMCID = get(UseNode->getMachineOpcode());
3605   const MachineSDNode *DefMN = dyn_cast<MachineSDNode>(DefNode);
3606   unsigned DefAlign = !DefMN->memoperands_empty()
3607     ? (*DefMN->memoperands_begin())->getAlignment() : 0;
3608   const MachineSDNode *UseMN = dyn_cast<MachineSDNode>(UseNode);
3609   unsigned UseAlign = !UseMN->memoperands_empty()
3610     ? (*UseMN->memoperands_begin())->getAlignment() : 0;
3611   int Latency = getOperandLatency(ItinData, DefMCID, DefIdx, DefAlign,
3612                                   UseMCID, UseIdx, UseAlign);
3613
3614   if (Latency > 1 &&
3615       (Subtarget.isCortexA8() || Subtarget.isLikeA9() ||
3616        Subtarget.isCortexA7())) {
3617     // FIXME: Shifter op hack: no shift (i.e. [r +/- r]) or [r + r << 2]
3618     // variants are one cycle cheaper.
3619     switch (DefMCID.getOpcode()) {
3620     default: break;
3621     case ARM::LDRrs:
3622     case ARM::LDRBrs: {
3623       unsigned ShOpVal =
3624         cast<ConstantSDNode>(DefNode->getOperand(2))->getZExtValue();
3625       unsigned ShImm = ARM_AM::getAM2Offset(ShOpVal);
3626       if (ShImm == 0 ||
3627           (ShImm == 2 && ARM_AM::getAM2ShiftOpc(ShOpVal) == ARM_AM::lsl))
3628         --Latency;
3629       break;
3630     }
3631     case ARM::t2LDRs:
3632     case ARM::t2LDRBs:
3633     case ARM::t2LDRHs:
3634     case ARM::t2LDRSHs: {
3635       // Thumb2 mode: lsl only.
3636       unsigned ShAmt =
3637         cast<ConstantSDNode>(DefNode->getOperand(2))->getZExtValue();
3638       if (ShAmt == 0 || ShAmt == 2)
3639         --Latency;
3640       break;
3641     }
3642     }
3643   } else if (DefIdx == 0 && Latency > 2 && Subtarget.isSwift()) {
3644     // FIXME: Properly handle all of the latency adjustments for address
3645     // writeback.
3646     switch (DefMCID.getOpcode()) {
3647     default: break;
3648     case ARM::LDRrs:
3649     case ARM::LDRBrs: {
3650       unsigned ShOpVal =
3651         cast<ConstantSDNode>(DefNode->getOperand(2))->getZExtValue();
3652       unsigned ShImm = ARM_AM::getAM2Offset(ShOpVal);
3653       if (ShImm == 0 ||
3654           ((ShImm == 1 || ShImm == 2 || ShImm == 3) &&
3655            ARM_AM::getAM2ShiftOpc(ShOpVal) == ARM_AM::lsl))
3656         Latency -= 2;
3657       else if (ShImm == 1 && ARM_AM::getAM2ShiftOpc(ShOpVal) == ARM_AM::lsr)
3658         --Latency;
3659       break;
3660     }
3661     case ARM::t2LDRs:
3662     case ARM::t2LDRBs:
3663     case ARM::t2LDRHs:
3664     case ARM::t2LDRSHs: {
3665       // Thumb2 mode: lsl 0-3 only.
3666       Latency -= 2;
3667       break;
3668     }
3669     }
3670   }
3671
3672   if (DefAlign < 8 && Subtarget.isLikeA9())
3673     switch (DefMCID.getOpcode()) {
3674     default: break;
3675     case ARM::VLD1q8:
3676     case ARM::VLD1q16:
3677     case ARM::VLD1q32:
3678     case ARM::VLD1q64:
3679     case ARM::VLD1q8wb_register:
3680     case ARM::VLD1q16wb_register:
3681     case ARM::VLD1q32wb_register:
3682     case ARM::VLD1q64wb_register:
3683     case ARM::VLD1q8wb_fixed:
3684     case ARM::VLD1q16wb_fixed:
3685     case ARM::VLD1q32wb_fixed:
3686     case ARM::VLD1q64wb_fixed:
3687     case ARM::VLD2d8:
3688     case ARM::VLD2d16:
3689     case ARM::VLD2d32:
3690     case ARM::VLD2q8Pseudo:
3691     case ARM::VLD2q16Pseudo:
3692     case ARM::VLD2q32Pseudo:
3693     case ARM::VLD2d8wb_fixed:
3694     case ARM::VLD2d16wb_fixed:
3695     case ARM::VLD2d32wb_fixed:
3696     case ARM::VLD2q8PseudoWB_fixed:
3697     case ARM::VLD2q16PseudoWB_fixed:
3698     case ARM::VLD2q32PseudoWB_fixed:
3699     case ARM::VLD2d8wb_register:
3700     case ARM::VLD2d16wb_register:
3701     case ARM::VLD2d32wb_register:
3702     case ARM::VLD2q8PseudoWB_register:
3703     case ARM::VLD2q16PseudoWB_register:
3704     case ARM::VLD2q32PseudoWB_register:
3705     case ARM::VLD3d8Pseudo:
3706     case ARM::VLD3d16Pseudo:
3707     case ARM::VLD3d32Pseudo:
3708     case ARM::VLD1d64TPseudo:
3709     case ARM::VLD1d64TPseudoWB_fixed:
3710     case ARM::VLD3d8Pseudo_UPD:
3711     case ARM::VLD3d16Pseudo_UPD:
3712     case ARM::VLD3d32Pseudo_UPD:
3713     case ARM::VLD3q8Pseudo_UPD:
3714     case ARM::VLD3q16Pseudo_UPD:
3715     case ARM::VLD3q32Pseudo_UPD:
3716     case ARM::VLD3q8oddPseudo:
3717     case ARM::VLD3q16oddPseudo:
3718     case ARM::VLD3q32oddPseudo:
3719     case ARM::VLD3q8oddPseudo_UPD:
3720     case ARM::VLD3q16oddPseudo_UPD:
3721     case ARM::VLD3q32oddPseudo_UPD:
3722     case ARM::VLD4d8Pseudo:
3723     case ARM::VLD4d16Pseudo:
3724     case ARM::VLD4d32Pseudo:
3725     case ARM::VLD1d64QPseudo:
3726     case ARM::VLD1d64QPseudoWB_fixed:
3727     case ARM::VLD4d8Pseudo_UPD:
3728     case ARM::VLD4d16Pseudo_UPD:
3729     case ARM::VLD4d32Pseudo_UPD:
3730     case ARM::VLD4q8Pseudo_UPD:
3731     case ARM::VLD4q16Pseudo_UPD:
3732     case ARM::VLD4q32Pseudo_UPD:
3733     case ARM::VLD4q8oddPseudo:
3734     case ARM::VLD4q16oddPseudo:
3735     case ARM::VLD4q32oddPseudo:
3736     case ARM::VLD4q8oddPseudo_UPD:
3737     case ARM::VLD4q16oddPseudo_UPD:
3738     case ARM::VLD4q32oddPseudo_UPD:
3739     case ARM::VLD1DUPq8:
3740     case ARM::VLD1DUPq16:
3741     case ARM::VLD1DUPq32:
3742     case ARM::VLD1DUPq8wb_fixed:
3743     case ARM::VLD1DUPq16wb_fixed:
3744     case ARM::VLD1DUPq32wb_fixed:
3745     case ARM::VLD1DUPq8wb_register:
3746     case ARM::VLD1DUPq16wb_register:
3747     case ARM::VLD1DUPq32wb_register:
3748     case ARM::VLD2DUPd8:
3749     case ARM::VLD2DUPd16:
3750     case ARM::VLD2DUPd32:
3751     case ARM::VLD2DUPd8wb_fixed:
3752     case ARM::VLD2DUPd16wb_fixed:
3753     case ARM::VLD2DUPd32wb_fixed:
3754     case ARM::VLD2DUPd8wb_register:
3755     case ARM::VLD2DUPd16wb_register:
3756     case ARM::VLD2DUPd32wb_register:
3757     case ARM::VLD4DUPd8Pseudo:
3758     case ARM::VLD4DUPd16Pseudo:
3759     case ARM::VLD4DUPd32Pseudo:
3760     case ARM::VLD4DUPd8Pseudo_UPD:
3761     case ARM::VLD4DUPd16Pseudo_UPD:
3762     case ARM::VLD4DUPd32Pseudo_UPD:
3763     case ARM::VLD1LNq8Pseudo:
3764     case ARM::VLD1LNq16Pseudo:
3765     case ARM::VLD1LNq32Pseudo:
3766     case ARM::VLD1LNq8Pseudo_UPD:
3767     case ARM::VLD1LNq16Pseudo_UPD:
3768     case ARM::VLD1LNq32Pseudo_UPD:
3769     case ARM::VLD2LNd8Pseudo:
3770     case ARM::VLD2LNd16Pseudo:
3771     case ARM::VLD2LNd32Pseudo:
3772     case ARM::VLD2LNq16Pseudo:
3773     case ARM::VLD2LNq32Pseudo:
3774     case ARM::VLD2LNd8Pseudo_UPD:
3775     case ARM::VLD2LNd16Pseudo_UPD:
3776     case ARM::VLD2LNd32Pseudo_UPD:
3777     case ARM::VLD2LNq16Pseudo_UPD:
3778     case ARM::VLD2LNq32Pseudo_UPD:
3779     case ARM::VLD4LNd8Pseudo:
3780     case ARM::VLD4LNd16Pseudo:
3781     case ARM::VLD4LNd32Pseudo:
3782     case ARM::VLD4LNq16Pseudo:
3783     case ARM::VLD4LNq32Pseudo:
3784     case ARM::VLD4LNd8Pseudo_UPD:
3785     case ARM::VLD4LNd16Pseudo_UPD:
3786     case ARM::VLD4LNd32Pseudo_UPD:
3787     case ARM::VLD4LNq16Pseudo_UPD:
3788     case ARM::VLD4LNq32Pseudo_UPD:
3789       // If the address is not 64-bit aligned, the latencies of these
3790       // instructions increases by one.
3791       ++Latency;
3792       break;
3793     }
3794
3795   return Latency;
3796 }
3797
3798 unsigned ARMBaseInstrInfo::getPredicationCost(const MachineInstr *MI) const {
3799    if (MI->isCopyLike() || MI->isInsertSubreg() ||
3800       MI->isRegSequence() || MI->isImplicitDef())
3801     return 0;
3802
3803   if (MI->isBundle())
3804     return 0;
3805
3806   const MCInstrDesc &MCID = MI->getDesc();
3807
3808   if (MCID.isCall() || MCID.hasImplicitDefOfPhysReg(ARM::CPSR)) {
3809     // When predicated, CPSR is an additional source operand for CPSR updating
3810     // instructions, this apparently increases their latencies.
3811     return 1;
3812   }
3813   return 0;
3814 }
3815
3816 unsigned ARMBaseInstrInfo::getInstrLatency(const InstrItineraryData *ItinData,
3817                                            const MachineInstr *MI,
3818                                            unsigned *PredCost) const {
3819   if (MI->isCopyLike() || MI->isInsertSubreg() ||
3820       MI->isRegSequence() || MI->isImplicitDef())
3821     return 1;
3822
3823   // An instruction scheduler typically runs on unbundled instructions, however
3824   // other passes may query the latency of a bundled instruction.
3825   if (MI->isBundle()) {
3826     unsigned Latency = 0;
3827     MachineBasicBlock::const_instr_iterator I = MI;
3828     MachineBasicBlock::const_instr_iterator E = MI->getParent()->instr_end();
3829     while (++I != E && I->isInsideBundle()) {
3830       if (I->getOpcode() != ARM::t2IT)
3831         Latency += getInstrLatency(ItinData, I, PredCost);
3832     }
3833     return Latency;
3834   }
3835
3836   const MCInstrDesc &MCID = MI->getDesc();
3837   if (PredCost && (MCID.isCall() || MCID.hasImplicitDefOfPhysReg(ARM::CPSR))) {
3838     // When predicated, CPSR is an additional source operand for CPSR updating
3839     // instructions, this apparently increases their latencies.
3840     *PredCost = 1;
3841   }
3842   // Be sure to call getStageLatency for an empty itinerary in case it has a
3843   // valid MinLatency property.
3844   if (!ItinData)
3845     return MI->mayLoad() ? 3 : 1;
3846
3847   unsigned Class = MCID.getSchedClass();
3848
3849   // For instructions with variable uops, use uops as latency.
3850   if (!ItinData->isEmpty() && ItinData->getNumMicroOps(Class) < 0)
3851     return getNumMicroOps(ItinData, MI);
3852
3853   // For the common case, fall back on the itinerary's latency.
3854   unsigned Latency = ItinData->getStageLatency(Class);
3855
3856   // Adjust for dynamic def-side opcode variants not captured by the itinerary.
3857   unsigned DefAlign = MI->hasOneMemOperand()
3858     ? (*MI->memoperands_begin())->getAlignment() : 0;
3859   int Adj = adjustDefLatency(Subtarget, MI, &MCID, DefAlign);
3860   if (Adj >= 0 || (int)Latency > -Adj) {
3861     return Latency + Adj;
3862   }
3863   return Latency;
3864 }
3865
3866 int ARMBaseInstrInfo::getInstrLatency(const InstrItineraryData *ItinData,
3867                                       SDNode *Node) const {
3868   if (!Node->isMachineOpcode())
3869     return 1;
3870
3871   if (!ItinData || ItinData->isEmpty())
3872     return 1;
3873
3874   unsigned Opcode = Node->getMachineOpcode();
3875   switch (Opcode) {
3876   default:
3877     return ItinData->getStageLatency(get(Opcode).getSchedClass());
3878   case ARM::VLDMQIA:
3879   case ARM::VSTMQIA:
3880     return 2;
3881   }
3882 }
3883
3884 bool ARMBaseInstrInfo::
3885 hasHighOperandLatency(const InstrItineraryData *ItinData,
3886                       const MachineRegisterInfo *MRI,
3887                       const MachineInstr *DefMI, unsigned DefIdx,
3888                       const MachineInstr *UseMI, unsigned UseIdx) const {
3889   unsigned DDomain = DefMI->getDesc().TSFlags & ARMII::DomainMask;
3890   unsigned UDomain = UseMI->getDesc().TSFlags & ARMII::DomainMask;
3891   if (Subtarget.isCortexA8() &&
3892       (DDomain == ARMII::DomainVFP || UDomain == ARMII::DomainVFP))
3893     // CortexA8 VFP instructions are not pipelined.
3894     return true;
3895
3896   // Hoist VFP / NEON instructions with 4 or higher latency.
3897   int Latency = computeOperandLatency(ItinData, DefMI, DefIdx, UseMI, UseIdx);
3898   if (Latency < 0)
3899     Latency = getInstrLatency(ItinData, DefMI);
3900   if (Latency <= 3)
3901     return false;
3902   return DDomain == ARMII::DomainVFP || DDomain == ARMII::DomainNEON ||
3903          UDomain == ARMII::DomainVFP || UDomain == ARMII::DomainNEON;
3904 }
3905
3906 bool ARMBaseInstrInfo::
3907 hasLowDefLatency(const InstrItineraryData *ItinData,
3908                  const MachineInstr *DefMI, unsigned DefIdx) const {
3909   if (!ItinData || ItinData->isEmpty())
3910     return false;
3911
3912   unsigned DDomain = DefMI->getDesc().TSFlags & ARMII::DomainMask;
3913   if (DDomain == ARMII::DomainGeneral) {
3914     unsigned DefClass = DefMI->getDesc().getSchedClass();
3915     int DefCycle = ItinData->getOperandCycle(DefClass, DefIdx);
3916     return (DefCycle != -1 && DefCycle <= 2);
3917   }
3918   return false;
3919 }
3920
3921 bool ARMBaseInstrInfo::verifyInstruction(const MachineInstr *MI,
3922                                          StringRef &ErrInfo) const {
3923   if (convertAddSubFlagsOpcode(MI->getOpcode())) {
3924     ErrInfo = "Pseudo flag setting opcodes only exist in Selection DAG";
3925     return false;
3926   }
3927   return true;
3928 }
3929
3930 bool
3931 ARMBaseInstrInfo::isFpMLxInstruction(unsigned Opcode, unsigned &MulOpc,
3932                                      unsigned &AddSubOpc,
3933                                      bool &NegAcc, bool &HasLane) const {
3934   DenseMap<unsigned, unsigned>::const_iterator I = MLxEntryMap.find(Opcode);
3935   if (I == MLxEntryMap.end())
3936     return false;
3937
3938   const ARM_MLxEntry &Entry = ARM_MLxTable[I->second];
3939   MulOpc = Entry.MulOpc;
3940   AddSubOpc = Entry.AddSubOpc;
3941   NegAcc = Entry.NegAcc;
3942   HasLane = Entry.HasLane;
3943   return true;
3944 }
3945
3946 //===----------------------------------------------------------------------===//
3947 // Execution domains.
3948 //===----------------------------------------------------------------------===//
3949 //
3950 // Some instructions go down the NEON pipeline, some go down the VFP pipeline,
3951 // and some can go down both.  The vmov instructions go down the VFP pipeline,
3952 // but they can be changed to vorr equivalents that are executed by the NEON
3953 // pipeline.
3954 //
3955 // We use the following execution domain numbering:
3956 //
3957 enum ARMExeDomain {
3958   ExeGeneric = 0,
3959   ExeVFP = 1,
3960   ExeNEON = 2
3961 };
3962 //
3963 // Also see ARMInstrFormats.td and Domain* enums in ARMBaseInfo.h
3964 //
3965 std::pair<uint16_t, uint16_t>
3966 ARMBaseInstrInfo::getExecutionDomain(const MachineInstr *MI) const {
3967   // VMOVD, VMOVRS and VMOVSR are VFP instructions, but can be changed to NEON
3968   // if they are not predicated.
3969   if (MI->getOpcode() == ARM::VMOVD && !isPredicated(MI))
3970     return std::make_pair(ExeVFP, (1<<ExeVFP) | (1<<ExeNEON));
3971
3972   // CortexA9 is particularly picky about mixing the two and wants these
3973   // converted.
3974   if (Subtarget.isCortexA9() && !isPredicated(MI) &&
3975       (MI->getOpcode() == ARM::VMOVRS ||
3976        MI->getOpcode() == ARM::VMOVSR ||
3977        MI->getOpcode() == ARM::VMOVS))
3978     return std::make_pair(ExeVFP, (1<<ExeVFP) | (1<<ExeNEON));
3979
3980   // No other instructions can be swizzled, so just determine their domain.
3981   unsigned Domain = MI->getDesc().TSFlags & ARMII::DomainMask;
3982
3983   if (Domain & ARMII::DomainNEON)
3984     return std::make_pair(ExeNEON, 0);
3985
3986   // Certain instructions can go either way on Cortex-A8.
3987   // Treat them as NEON instructions.
3988   if ((Domain & ARMII::DomainNEONA8) && Subtarget.isCortexA8())
3989     return std::make_pair(ExeNEON, 0);
3990
3991   if (Domain & ARMII::DomainVFP)
3992     return std::make_pair(ExeVFP, 0);
3993
3994   return std::make_pair(ExeGeneric, 0);
3995 }
3996
3997 static unsigned getCorrespondingDRegAndLane(const TargetRegisterInfo *TRI,
3998                                             unsigned SReg, unsigned &Lane) {
3999   unsigned DReg = TRI->getMatchingSuperReg(SReg, ARM::ssub_0, &ARM::DPRRegClass);
4000   Lane = 0;
4001
4002   if (DReg != ARM::NoRegister)
4003    return DReg;
4004
4005   Lane = 1;
4006   DReg = TRI->getMatchingSuperReg(SReg, ARM::ssub_1, &ARM::DPRRegClass);
4007
4008   assert(DReg && "S-register with no D super-register?");
4009   return DReg;
4010 }
4011
4012 /// getImplicitSPRUseForDPRUse - Given a use of a DPR register and lane,
4013 /// set ImplicitSReg to a register number that must be marked as implicit-use or
4014 /// zero if no register needs to be defined as implicit-use.
4015 ///
4016 /// If the function cannot determine if an SPR should be marked implicit use or
4017 /// not, it returns false.
4018 ///
4019 /// This function handles cases where an instruction is being modified from taking
4020 /// an SPR to a DPR[Lane]. A use of the DPR is being added, which may conflict
4021 /// with an earlier def of an SPR corresponding to DPR[Lane^1] (i.e. the other
4022 /// lane of the DPR).
4023 ///
4024 /// If the other SPR is defined, an implicit-use of it should be added. Else,
4025 /// (including the case where the DPR itself is defined), it should not.
4026 ///
4027 static bool getImplicitSPRUseForDPRUse(const TargetRegisterInfo *TRI,
4028                                        MachineInstr *MI,
4029                                        unsigned DReg, unsigned Lane,
4030                                        unsigned &ImplicitSReg) {
4031   // If the DPR is defined or used already, the other SPR lane will be chained
4032   // correctly, so there is nothing to be done.
4033   if (MI->definesRegister(DReg, TRI) || MI->readsRegister(DReg, TRI)) {
4034     ImplicitSReg = 0;
4035     return true;
4036   }
4037
4038   // Otherwise we need to go searching to see if the SPR is set explicitly.
4039   ImplicitSReg = TRI->getSubReg(DReg,
4040                                 (Lane & 1) ? ARM::ssub_0 : ARM::ssub_1);
4041   MachineBasicBlock::LivenessQueryResult LQR =
4042     MI->getParent()->computeRegisterLiveness(TRI, ImplicitSReg, MI);
4043
4044   if (LQR == MachineBasicBlock::LQR_Live)
4045     return true;
4046   else if (LQR == MachineBasicBlock::LQR_Unknown)
4047     return false;
4048
4049   // If the register is known not to be live, there is no need to add an
4050   // implicit-use.
4051   ImplicitSReg = 0;
4052   return true;
4053 }
4054
4055 void
4056 ARMBaseInstrInfo::setExecutionDomain(MachineInstr *MI, unsigned Domain) const {
4057   unsigned DstReg, SrcReg, DReg;
4058   unsigned Lane;
4059   MachineInstrBuilder MIB(*MI->getParent()->getParent(), MI);
4060   const TargetRegisterInfo *TRI = &getRegisterInfo();
4061   switch (MI->getOpcode()) {
4062     default:
4063       llvm_unreachable("cannot handle opcode!");
4064       break;
4065     case ARM::VMOVD:
4066       if (Domain != ExeNEON)
4067         break;
4068
4069       // Zap the predicate operands.
4070       assert(!isPredicated(MI) && "Cannot predicate a VORRd");
4071
4072       // Source instruction is %DDst = VMOVD %DSrc, 14, %noreg (; implicits)
4073       DstReg = MI->getOperand(0).getReg();
4074       SrcReg = MI->getOperand(1).getReg();
4075
4076       for (unsigned i = MI->getDesc().getNumOperands(); i; --i)
4077         MI->RemoveOperand(i-1);
4078
4079       // Change to a %DDst = VORRd %DSrc, %DSrc, 14, %noreg (; implicits)
4080       MI->setDesc(get(ARM::VORRd));
4081       AddDefaultPred(MIB.addReg(DstReg, RegState::Define)
4082                         .addReg(SrcReg)
4083                         .addReg(SrcReg));
4084       break;
4085     case ARM::VMOVRS:
4086       if (Domain != ExeNEON)
4087         break;
4088       assert(!isPredicated(MI) && "Cannot predicate a VGETLN");
4089
4090       // Source instruction is %RDst = VMOVRS %SSrc, 14, %noreg (; implicits)
4091       DstReg = MI->getOperand(0).getReg();
4092       SrcReg = MI->getOperand(1).getReg();
4093
4094       for (unsigned i = MI->getDesc().getNumOperands(); i; --i)
4095         MI->RemoveOperand(i-1);
4096
4097       DReg = getCorrespondingDRegAndLane(TRI, SrcReg, Lane);
4098
4099       // Convert to %RDst = VGETLNi32 %DSrc, Lane, 14, %noreg (; imps)
4100       // Note that DSrc has been widened and the other lane may be undef, which
4101       // contaminates the entire register.
4102       MI->setDesc(get(ARM::VGETLNi32));
4103       AddDefaultPred(MIB.addReg(DstReg, RegState::Define)
4104                         .addReg(DReg, RegState::Undef)
4105                         .addImm(Lane));
4106
4107       // The old source should be an implicit use, otherwise we might think it
4108       // was dead before here.
4109       MIB.addReg(SrcReg, RegState::Implicit);
4110       break;
4111     case ARM::VMOVSR: {
4112       if (Domain != ExeNEON)
4113         break;
4114       assert(!isPredicated(MI) && "Cannot predicate a VSETLN");
4115
4116       // Source instruction is %SDst = VMOVSR %RSrc, 14, %noreg (; implicits)
4117       DstReg = MI->getOperand(0).getReg();
4118       SrcReg = MI->getOperand(1).getReg();
4119
4120       DReg = getCorrespondingDRegAndLane(TRI, DstReg, Lane);
4121
4122       unsigned ImplicitSReg;
4123       if (!getImplicitSPRUseForDPRUse(TRI, MI, DReg, Lane, ImplicitSReg))
4124         break;
4125
4126       for (unsigned i = MI->getDesc().getNumOperands(); i; --i)
4127         MI->RemoveOperand(i-1);
4128
4129       // Convert to %DDst = VSETLNi32 %DDst, %RSrc, Lane, 14, %noreg (; imps)
4130       // Again DDst may be undefined at the beginning of this instruction.
4131       MI->setDesc(get(ARM::VSETLNi32));
4132       MIB.addReg(DReg, RegState::Define)
4133          .addReg(DReg, getUndefRegState(!MI->readsRegister(DReg, TRI)))
4134          .addReg(SrcReg)
4135          .addImm(Lane);
4136       AddDefaultPred(MIB);
4137
4138       // The narrower destination must be marked as set to keep previous chains
4139       // in place.
4140       MIB.addReg(DstReg, RegState::Define | RegState::Implicit);
4141       if (ImplicitSReg != 0)
4142         MIB.addReg(ImplicitSReg, RegState::Implicit);
4143       break;
4144     }
4145     case ARM::VMOVS: {
4146       if (Domain != ExeNEON)
4147         break;
4148
4149       // Source instruction is %SDst = VMOVS %SSrc, 14, %noreg (; implicits)
4150       DstReg = MI->getOperand(0).getReg();
4151       SrcReg = MI->getOperand(1).getReg();
4152
4153       unsigned DstLane = 0, SrcLane = 0, DDst, DSrc;
4154       DDst = getCorrespondingDRegAndLane(TRI, DstReg, DstLane);
4155       DSrc = getCorrespondingDRegAndLane(TRI, SrcReg, SrcLane);
4156
4157       unsigned ImplicitSReg;
4158       if (!getImplicitSPRUseForDPRUse(TRI, MI, DSrc, SrcLane, ImplicitSReg))
4159         break;
4160
4161       for (unsigned i = MI->getDesc().getNumOperands(); i; --i)
4162         MI->RemoveOperand(i-1);
4163
4164       if (DSrc == DDst) {
4165         // Destination can be:
4166         //     %DDst = VDUPLN32d %DDst, Lane, 14, %noreg (; implicits)
4167         MI->setDesc(get(ARM::VDUPLN32d));
4168         MIB.addReg(DDst, RegState::Define)
4169            .addReg(DDst, getUndefRegState(!MI->readsRegister(DDst, TRI)))
4170            .addImm(SrcLane);
4171         AddDefaultPred(MIB);
4172
4173         // Neither the source or the destination are naturally represented any
4174         // more, so add them in manually.
4175         MIB.addReg(DstReg, RegState::Implicit | RegState::Define);
4176         MIB.addReg(SrcReg, RegState::Implicit);
4177         if (ImplicitSReg != 0)
4178           MIB.addReg(ImplicitSReg, RegState::Implicit);
4179         break;
4180       }
4181
4182       // In general there's no single instruction that can perform an S <-> S
4183       // move in NEON space, but a pair of VEXT instructions *can* do the
4184       // job. It turns out that the VEXTs needed will only use DSrc once, with
4185       // the position based purely on the combination of lane-0 and lane-1
4186       // involved. For example
4187       //     vmov s0, s2 -> vext.32 d0, d0, d1, #1  vext.32 d0, d0, d0, #1
4188       //     vmov s1, s3 -> vext.32 d0, d1, d0, #1  vext.32 d0, d0, d0, #1
4189       //     vmov s0, s3 -> vext.32 d0, d0, d0, #1  vext.32 d0, d1, d0, #1
4190       //     vmov s1, s2 -> vext.32 d0, d0, d0, #1  vext.32 d0, d0, d1, #1
4191       //
4192       // Pattern of the MachineInstrs is:
4193       //     %DDst = VEXTd32 %DSrc1, %DSrc2, Lane, 14, %noreg (;implicits)
4194       MachineInstrBuilder NewMIB;
4195       NewMIB = BuildMI(*MI->getParent(), MI, MI->getDebugLoc(),
4196                        get(ARM::VEXTd32), DDst);
4197
4198       // On the first instruction, both DSrc and DDst may be <undef> if present.
4199       // Specifically when the original instruction didn't have them as an
4200       // <imp-use>.
4201       unsigned CurReg = SrcLane == 1 && DstLane == 1 ? DSrc : DDst;
4202       bool CurUndef = !MI->readsRegister(CurReg, TRI);
4203       NewMIB.addReg(CurReg, getUndefRegState(CurUndef));
4204
4205       CurReg = SrcLane == 0 && DstLane == 0 ? DSrc : DDst;
4206       CurUndef = !MI->readsRegister(CurReg, TRI);
4207       NewMIB.addReg(CurReg, getUndefRegState(CurUndef));
4208
4209       NewMIB.addImm(1);
4210       AddDefaultPred(NewMIB);
4211
4212       if (SrcLane == DstLane)
4213         NewMIB.addReg(SrcReg, RegState::Implicit);
4214
4215       MI->setDesc(get(ARM::VEXTd32));
4216       MIB.addReg(DDst, RegState::Define);
4217
4218       // On the second instruction, DDst has definitely been defined above, so
4219       // it is not <undef>. DSrc, if present, can be <undef> as above.
4220       CurReg = SrcLane == 1 && DstLane == 0 ? DSrc : DDst;
4221       CurUndef = CurReg == DSrc && !MI->readsRegister(CurReg, TRI);
4222       MIB.addReg(CurReg, getUndefRegState(CurUndef));
4223
4224       CurReg = SrcLane == 0 && DstLane == 1 ? DSrc : DDst;
4225       CurUndef = CurReg == DSrc && !MI->readsRegister(CurReg, TRI);
4226       MIB.addReg(CurReg, getUndefRegState(CurUndef));
4227
4228       MIB.addImm(1);
4229       AddDefaultPred(MIB);
4230
4231       if (SrcLane != DstLane)
4232         MIB.addReg(SrcReg, RegState::Implicit);
4233
4234       // As before, the original destination is no longer represented, add it
4235       // implicitly.
4236       MIB.addReg(DstReg, RegState::Define | RegState::Implicit);
4237       if (ImplicitSReg != 0)
4238         MIB.addReg(ImplicitSReg, RegState::Implicit);
4239       break;
4240     }
4241   }
4242
4243 }
4244
4245 //===----------------------------------------------------------------------===//
4246 // Partial register updates
4247 //===----------------------------------------------------------------------===//
4248 //
4249 // Swift renames NEON registers with 64-bit granularity.  That means any
4250 // instruction writing an S-reg implicitly reads the containing D-reg.  The
4251 // problem is mostly avoided by translating f32 operations to v2f32 operations
4252 // on D-registers, but f32 loads are still a problem.
4253 //
4254 // These instructions can load an f32 into a NEON register:
4255 //
4256 // VLDRS - Only writes S, partial D update.
4257 // VLD1LNd32 - Writes all D-regs, explicit partial D update, 2 uops.
4258 // VLD1DUPd32 - Writes all D-regs, no partial reg update, 2 uops.
4259 //
4260 // FCONSTD can be used as a dependency-breaking instruction.
4261 unsigned ARMBaseInstrInfo::
4262 getPartialRegUpdateClearance(const MachineInstr *MI,
4263                              unsigned OpNum,
4264                              const TargetRegisterInfo *TRI) const {
4265   if (!SwiftPartialUpdateClearance ||
4266       !(Subtarget.isSwift() || Subtarget.isCortexA15()))
4267     return 0;
4268
4269   assert(TRI && "Need TRI instance");
4270
4271   const MachineOperand &MO = MI->getOperand(OpNum);
4272   if (MO.readsReg())
4273     return 0;
4274   unsigned Reg = MO.getReg();
4275   int UseOp = -1;
4276
4277   switch(MI->getOpcode()) {
4278     // Normal instructions writing only an S-register.
4279   case ARM::VLDRS:
4280   case ARM::FCONSTS:
4281   case ARM::VMOVSR:
4282   case ARM::VMOVv8i8:
4283   case ARM::VMOVv4i16:
4284   case ARM::VMOVv2i32:
4285   case ARM::VMOVv2f32:
4286   case ARM::VMOVv1i64:
4287     UseOp = MI->findRegisterUseOperandIdx(Reg, false, TRI);
4288     break;
4289
4290     // Explicitly reads the dependency.
4291   case ARM::VLD1LNd32:
4292     UseOp = 3;
4293     break;
4294   default:
4295     return 0;
4296   }
4297
4298   // If this instruction actually reads a value from Reg, there is no unwanted
4299   // dependency.
4300   if (UseOp != -1 && MI->getOperand(UseOp).readsReg())
4301     return 0;
4302
4303   // We must be able to clobber the whole D-reg.
4304   if (TargetRegisterInfo::isVirtualRegister(Reg)) {
4305     // Virtual register must be a foo:ssub_0<def,undef> operand.
4306     if (!MO.getSubReg() || MI->readsVirtualRegister(Reg))
4307       return 0;
4308   } else if (ARM::SPRRegClass.contains(Reg)) {
4309     // Physical register: MI must define the full D-reg.
4310     unsigned DReg = TRI->getMatchingSuperReg(Reg, ARM::ssub_0,
4311                                              &ARM::DPRRegClass);
4312     if (!DReg || !MI->definesRegister(DReg, TRI))
4313       return 0;
4314   }
4315
4316   // MI has an unwanted D-register dependency.
4317   // Avoid defs in the previous N instructrions.
4318   return SwiftPartialUpdateClearance;
4319 }
4320
4321 // Break a partial register dependency after getPartialRegUpdateClearance
4322 // returned non-zero.
4323 void ARMBaseInstrInfo::
4324 breakPartialRegDependency(MachineBasicBlock::iterator MI,
4325                           unsigned OpNum,
4326                           const TargetRegisterInfo *TRI) const {
4327   assert(MI && OpNum < MI->getDesc().getNumDefs() && "OpNum is not a def");
4328   assert(TRI && "Need TRI instance");
4329
4330   const MachineOperand &MO = MI->getOperand(OpNum);
4331   unsigned Reg = MO.getReg();
4332   assert(TargetRegisterInfo::isPhysicalRegister(Reg) &&
4333          "Can't break virtual register dependencies.");
4334   unsigned DReg = Reg;
4335
4336   // If MI defines an S-reg, find the corresponding D super-register.
4337   if (ARM::SPRRegClass.contains(Reg)) {
4338     DReg = ARM::D0 + (Reg - ARM::S0) / 2;
4339     assert(TRI->isSuperRegister(Reg, DReg) && "Register enums broken");
4340   }
4341
4342   assert(ARM::DPRRegClass.contains(DReg) && "Can only break D-reg deps");
4343   assert(MI->definesRegister(DReg, TRI) && "MI doesn't clobber full D-reg");
4344
4345   // FIXME: In some cases, VLDRS can be changed to a VLD1DUPd32 which defines
4346   // the full D-register by loading the same value to both lanes.  The
4347   // instruction is micro-coded with 2 uops, so don't do this until we can
4348   // properly schedule micro-coded instructions.  The dispatcher stalls cause
4349   // too big regressions.
4350
4351   // Insert the dependency-breaking FCONSTD before MI.
4352   // 96 is the encoding of 0.5, but the actual value doesn't matter here.
4353   AddDefaultPred(BuildMI(*MI->getParent(), MI, MI->getDebugLoc(),
4354                          get(ARM::FCONSTD), DReg).addImm(96));
4355   MI->addRegisterKilled(DReg, TRI, true);
4356 }
4357
4358 bool ARMBaseInstrInfo::hasNOP() const {
4359   return (Subtarget.getFeatureBits() & ARM::HasV6T2Ops) != 0;
4360 }
4361
4362 bool ARMBaseInstrInfo::isSwiftFastImmShift(const MachineInstr *MI) const {
4363   if (MI->getNumOperands() < 4)
4364     return true;
4365   unsigned ShOpVal = MI->getOperand(3).getImm();
4366   unsigned ShImm = ARM_AM::getSORegOffset(ShOpVal);
4367   // Swift supports faster shifts for: lsl 2, lsl 1, and lsr 1.
4368   if ((ShImm == 1 && ARM_AM::getSORegShOp(ShOpVal) == ARM_AM::lsr) ||
4369       ((ShImm == 1 || ShImm == 2) &&
4370        ARM_AM::getSORegShOp(ShOpVal) == ARM_AM::lsl))
4371     return true;
4372
4373   return false;
4374 }