lib/Target/ARM/ARMBaseInstrInfo.cpp

   1 //===-- ARMBaseInstrInfo.cpp - ARM Instruction Information ----------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the Base ARM implementation of the TargetInstrInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "ARMBaseInstrInfo.h"
  15 #include "ARM.h"
  16 #include "ARMBaseRegisterInfo.h"
  17 #include "ARMConstantPoolValue.h"
  18 #include "ARMHazardRecognizer.h"
  19 #include "ARMMachineFunctionInfo.h"
  20 #include "MCTargetDesc/ARMAddressingModes.h"
  21 #include "llvm/Constants.h"
  22 #include "llvm/Function.h"
  23 #include "llvm/GlobalValue.h"
  24 #include "llvm/CodeGen/LiveVariables.h"
  25 #include "llvm/CodeGen/MachineConstantPool.h"
  26 #include "llvm/CodeGen/MachineFrameInfo.h"
  27 #include "llvm/CodeGen/MachineInstrBuilder.h"
  28 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  29 #include "llvm/CodeGen/MachineMemOperand.h"
  30 #include "llvm/CodeGen/MachineRegisterInfo.h"
  31 #include "llvm/CodeGen/SelectionDAGNodes.h"
  32 #include "llvm/MC/MCAsmInfo.h"
  33 #include "llvm/Support/BranchProbability.h"
  34 #include "llvm/Support/CommandLine.h"
  35 #include "llvm/Support/Debug.h"
  36 #include "llvm/Support/ErrorHandling.h"
  37 #include "llvm/ADT/STLExtras.h"
  38
  39 #define GET_INSTRINFO_CTOR
  40 #include "ARMGenInstrInfo.inc"
  41
  42 using namespace llvm;
  43
  44 static cl::opt<bool>
  45 EnableARM3Addr("enable-arm-3-addr-conv", cl::Hidden,
  46                cl::desc("Enable ARM 2-addr to 3-addr conv"));
  47
  48 static cl::opt<bool>
  49 WidenVMOVS("widen-vmovs", cl::Hidden, cl::init(true),
  50            cl::desc("Widen ARM vmovs to vmovd when possible"));
  51
  52 /// ARM_MLxEntry - Record information about MLA / MLS instructions.
  53 struct ARM_MLxEntry {
  54   uint16_t MLxOpc;     // MLA / MLS opcode
  55   uint16_t MulOpc;     // Expanded multiplication opcode
  56   uint16_t AddSubOpc;  // Expanded add / sub opcode
  57   bool NegAcc;         // True if the acc is negated before the add / sub.
  58   bool HasLane;        // True if instruction has an extra "lane" operand.
  59 };
  60
  61 static const ARM_MLxEntry ARM_MLxTable[] = {
  62   // MLxOpc,          MulOpc,           AddSubOpc,       NegAcc, HasLane
  63   // fp scalar ops
  64   { ARM::VMLAS,       ARM::VMULS,       ARM::VADDS,      false,  false },
  65   { ARM::VMLSS,       ARM::VMULS,       ARM::VSUBS,      false,  false },
  66   { ARM::VMLAD,       ARM::VMULD,       ARM::VADDD,      false,  false },
  67   { ARM::VMLSD,       ARM::VMULD,       ARM::VSUBD,      false,  false },
  68   { ARM::VNMLAS,      ARM::VNMULS,      ARM::VSUBS,      true,   false },
  69   { ARM::VNMLSS,      ARM::VMULS,       ARM::VSUBS,      true,   false },
  70   { ARM::VNMLAD,      ARM::VNMULD,      ARM::VSUBD,      true,   false },
  71   { ARM::VNMLSD,      ARM::VMULD,       ARM::VSUBD,      true,   false },
  72
  73   // fp SIMD ops
  74   { ARM::VMLAfd,      ARM::VMULfd,      ARM::VADDfd,     false,  false },
  75   { ARM::VMLSfd,      ARM::VMULfd,      ARM::VSUBfd,     false,  false },
  76   { ARM::VMLAfq,      ARM::VMULfq,      ARM::VADDfq,     false,  false },
  77   { ARM::VMLSfq,      ARM::VMULfq,      ARM::VSUBfq,     false,  false },
  78   { ARM::VMLAslfd,    ARM::VMULslfd,    ARM::VADDfd,     false,  true  },
  79   { ARM::VMLSslfd,    ARM::VMULslfd,    ARM::VSUBfd,     false,  true  },
  80   { ARM::VMLAslfq,    ARM::VMULslfq,    ARM::VADDfq,     false,  true  },
  81   { ARM::VMLSslfq,    ARM::VMULslfq,    ARM::VSUBfq,     false,  true  },
  82 };
  83
  84 ARMBaseInstrInfo::ARMBaseInstrInfo(const ARMSubtarget& STI)
  85   : ARMGenInstrInfo(ARM::ADJCALLSTACKDOWN, ARM::ADJCALLSTACKUP),
  86     Subtarget(STI) {
  87   for (unsigned i = 0, e = array_lengthof(ARM_MLxTable); i != e; ++i) {
  88     if (!MLxEntryMap.insert(std::make_pair(ARM_MLxTable[i].MLxOpc, i)).second)
  89       assert(false && "Duplicated entries?");
  90     MLxHazardOpcodes.insert(ARM_MLxTable[i].AddSubOpc);
  91     MLxHazardOpcodes.insert(ARM_MLxTable[i].MulOpc);
  92   }
  93 }
  94
  95 // Use a ScoreboardHazardRecognizer for prepass ARM scheduling. TargetInstrImpl
  96 // currently defaults to no prepass hazard recognizer.
  97 ScheduleHazardRecognizer *ARMBaseInstrInfo::
  98 CreateTargetHazardRecognizer(const TargetMachine *TM,
  99                              const ScheduleDAG *DAG) const {
 100   if (usePreRAHazardRecognizer()) {
 101     const InstrItineraryData *II = TM->getInstrItineraryData();
 102     return new ScoreboardHazardRecognizer(II, DAG, "pre-RA-sched");
 103   }
 104   return TargetInstrInfoImpl::CreateTargetHazardRecognizer(TM, DAG);
 105 }
 106
 107 ScheduleHazardRecognizer *ARMBaseInstrInfo::
 108 CreateTargetPostRAHazardRecognizer(const InstrItineraryData *II,
 109                                    const ScheduleDAG *DAG) const {
 110   if (Subtarget.isThumb2() || Subtarget.hasVFP2())
 111     return (ScheduleHazardRecognizer *)
 112       new ARMHazardRecognizer(II, *this, getRegisterInfo(), Subtarget, DAG);
 113   return TargetInstrInfoImpl::CreateTargetPostRAHazardRecognizer(II, DAG);
 114 }
 115
 116 MachineInstr *
 117 ARMBaseInstrInfo::convertToThreeAddress(MachineFunction::iterator &MFI,
 118                                         MachineBasicBlock::iterator &MBBI,
 119                                         LiveVariables *LV) const {
 120   // FIXME: Thumb2 support.
 121
 122   if (!EnableARM3Addr)
 123     return NULL;
 124
 125   MachineInstr *MI = MBBI;
 126   MachineFunction &MF = *MI->getParent()->getParent();
 127   uint64_t TSFlags = MI->getDesc().TSFlags;
 128   bool isPre = false;
 129   switch ((TSFlags & ARMII::IndexModeMask) >> ARMII::IndexModeShift) {
 130   default: return NULL;
 131   case ARMII::IndexModePre:
 132     isPre = true;
 133     break;
 134   case ARMII::IndexModePost:
 135     break;
 136   }
 137
 138   // Try splitting an indexed load/store to an un-indexed one plus an add/sub
 139   // operation.
 140   unsigned MemOpc = getUnindexedOpcode(MI->getOpcode());
 141   if (MemOpc == 0)
 142     return NULL;
 143
 144   MachineInstr *UpdateMI = NULL;
 145   MachineInstr *MemMI = NULL;
 146   unsigned AddrMode = (TSFlags & ARMII::AddrModeMask);
 147   const MCInstrDesc &MCID = MI->getDesc();
 148   unsigned NumOps = MCID.getNumOperands();
 149   bool isLoad = !MI->mayStore();
 150   const MachineOperand &WB = isLoad ? MI->getOperand(1) : MI->getOperand(0);
 151   const MachineOperand &Base = MI->getOperand(2);
 152   const MachineOperand &Offset = MI->getOperand(NumOps-3);
 153   unsigned WBReg = WB.getReg();
 154   unsigned BaseReg = Base.getReg();
 155   unsigned OffReg = Offset.getReg();
 156   unsigned OffImm = MI->getOperand(NumOps-2).getImm();
 157   ARMCC::CondCodes Pred = (ARMCC::CondCodes)MI->getOperand(NumOps-1).getImm();
 158   switch (AddrMode) {
 159   default: llvm_unreachable("Unknown indexed op!");
 160   case ARMII::AddrMode2: {
 161     bool isSub = ARM_AM::getAM2Op(OffImm) == ARM_AM::sub;
 162     unsigned Amt = ARM_AM::getAM2Offset(OffImm);
 163     if (OffReg == 0) {
 164       if (ARM_AM::getSOImmVal(Amt) == -1)
 165         // Can't encode it in a so_imm operand. This transformation will
 166         // add more than 1 instruction. Abandon!
 167         return NULL;
 168       UpdateMI = BuildMI(MF, MI->getDebugLoc(),
 169                          get(isSub ? ARM::SUBri : ARM::ADDri), WBReg)
 170         .addReg(BaseReg).addImm(Amt)
 171         .addImm(Pred).addReg(0).addReg(0);
 172     } else if (Amt != 0) {
 173       ARM_AM::ShiftOpc ShOpc = ARM_AM::getAM2ShiftOpc(OffImm);
 174       unsigned SOOpc = ARM_AM::getSORegOpc(ShOpc, Amt);
 175       UpdateMI = BuildMI(MF, MI->getDebugLoc(),
 176                          get(isSub ? ARM::SUBrsi : ARM::ADDrsi), WBReg)
 177         .addReg(BaseReg).addReg(OffReg).addReg(0).addImm(SOOpc)
 178         .addImm(Pred).addReg(0).addReg(0);
 179     } else
 180       UpdateMI = BuildMI(MF, MI->getDebugLoc(),
 181                          get(isSub ? ARM::SUBrr : ARM::ADDrr), WBReg)
 182         .addReg(BaseReg).addReg(OffReg)
 183         .addImm(Pred).addReg(0).addReg(0);
 184     break;
 185   }
 186   case ARMII::AddrMode3 : {
 187     bool isSub = ARM_AM::getAM3Op(OffImm) == ARM_AM::sub;
 188     unsigned Amt = ARM_AM::getAM3Offset(OffImm);
 189     if (OffReg == 0)
 190       // Immediate is 8-bits. It's guaranteed to fit in a so_imm operand.
 191       UpdateMI = BuildMI(MF, MI->getDebugLoc(),
 192                          get(isSub ? ARM::SUBri : ARM::ADDri), WBReg)
 193         .addReg(BaseReg).addImm(Amt)
 194         .addImm(Pred).addReg(0).addReg(0);
 195     else
 196       UpdateMI = BuildMI(MF, MI->getDebugLoc(),
 197                          get(isSub ? ARM::SUBrr : ARM::ADDrr), WBReg)
 198         .addReg(BaseReg).addReg(OffReg)
 199         .addImm(Pred).addReg(0).addReg(0);
 200     break;
 201   }
 202   }
 203
 204   std::vector<MachineInstr*> NewMIs;
 205   if (isPre) {
 206     if (isLoad)
 207       MemMI = BuildMI(MF, MI->getDebugLoc(),
 208                       get(MemOpc), MI->getOperand(0).getReg())
 209         .addReg(WBReg).addImm(0).addImm(Pred);
 210     else
 211       MemMI = BuildMI(MF, MI->getDebugLoc(),
 212                       get(MemOpc)).addReg(MI->getOperand(1).getReg())
 213         .addReg(WBReg).addReg(0).addImm(0).addImm(Pred);
 214     NewMIs.push_back(MemMI);
 215     NewMIs.push_back(UpdateMI);
 216   } else {
 217     if (isLoad)
 218       MemMI = BuildMI(MF, MI->getDebugLoc(),
 219                       get(MemOpc), MI->getOperand(0).getReg())
 220         .addReg(BaseReg).addImm(0).addImm(Pred);
 221     else
 222       MemMI = BuildMI(MF, MI->getDebugLoc(),
 223                       get(MemOpc)).addReg(MI->getOperand(1).getReg())
 224         .addReg(BaseReg).addReg(0).addImm(0).addImm(Pred);
 225     if (WB.isDead())
 226       UpdateMI->getOperand(0).setIsDead();
 227     NewMIs.push_back(UpdateMI);
 228     NewMIs.push_back(MemMI);
 229   }
 230
 231   // Transfer LiveVariables states, kill / dead info.
 232   if (LV) {
 233     for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
 234       MachineOperand &MO = MI->getOperand(i);
 235       if (MO.isReg() && TargetRegisterInfo::isVirtualRegister(MO.getReg())) {
 236         unsigned Reg = MO.getReg();
 237
 238         LiveVariables::VarInfo &VI = LV->getVarInfo(Reg);
 239         if (MO.isDef()) {
 240           MachineInstr *NewMI = (Reg == WBReg) ? UpdateMI : MemMI;
 241           if (MO.isDead())
 242             LV->addVirtualRegisterDead(Reg, NewMI);
 243         }
 244         if (MO.isUse() && MO.isKill()) {
 245           for (unsigned j = 0; j < 2; ++j) {
 246             // Look at the two new MI's in reverse order.
 247             MachineInstr *NewMI = NewMIs[j];
 248             if (!NewMI->readsRegister(Reg))
 249               continue;
 250             LV->addVirtualRegisterKilled(Reg, NewMI);
 251             if (VI.removeKill(MI))
 252               VI.Kills.push_back(NewMI);
 253             break;
 254           }
 255         }
 256       }
 257     }
 258   }
 259
 260   MFI->insert(MBBI, NewMIs[1]);
 261   MFI->insert(MBBI, NewMIs[0]);
 262   return NewMIs[0];
 263 }
 264
 265 // Branch analysis.
 266 bool
 267 ARMBaseInstrInfo::AnalyzeBranch(MachineBasicBlock &MBB,MachineBasicBlock *&TBB,
 268                                 MachineBasicBlock *&FBB,
 269                                 SmallVectorImpl<MachineOperand> &Cond,
 270                                 bool AllowModify) const {
 271   // If the block has no terminators, it just falls into the block after it.
 272   MachineBasicBlock::iterator I = MBB.end();
 273   if (I == MBB.begin())
 274     return false;
 275   --I;
 276   while (I->isDebugValue()) {
 277     if (I == MBB.begin())
 278       return false;
 279     --I;
 280   }
 281   if (!isUnpredicatedTerminator(I))
 282     return false;
 283
 284   // Get the last instruction in the block.
 285   MachineInstr *LastInst = I;
 286
 287   // If there is only one terminator instruction, process it.
 288   unsigned LastOpc = LastInst->getOpcode();
 289   if (I == MBB.begin() || !isUnpredicatedTerminator(--I)) {
 290     if (isUncondBranchOpcode(LastOpc)) {
 291       TBB = LastInst->getOperand(0).getMBB();
 292       return false;
 293     }
 294     if (isCondBranchOpcode(LastOpc)) {
 295       // Block ends with fall-through condbranch.
 296       TBB = LastInst->getOperand(0).getMBB();
 297       Cond.push_back(LastInst->getOperand(1));
 298       Cond.push_back(LastInst->getOperand(2));
 299       return false;
 300     }
 301     return true;  // Can't handle indirect branch.
 302   }
 303
 304   // Get the instruction before it if it is a terminator.
 305   MachineInstr *SecondLastInst = I;
 306   unsigned SecondLastOpc = SecondLastInst->getOpcode();
 307
 308   // If AllowModify is true and the block ends with two or more unconditional
 309   // branches, delete all but the first unconditional branch.
 310   if (AllowModify && isUncondBranchOpcode(LastOpc)) {
 311     while (isUncondBranchOpcode(SecondLastOpc)) {
 312       LastInst->eraseFromParent();
 313       LastInst = SecondLastInst;
 314       LastOpc = LastInst->getOpcode();
 315       if (I == MBB.begin() || !isUnpredicatedTerminator(--I)) {
 316         // Return now the only terminator is an unconditional branch.
 317         TBB = LastInst->getOperand(0).getMBB();
 318         return false;
 319       } else {
 320         SecondLastInst = I;
 321         SecondLastOpc = SecondLastInst->getOpcode();
 322       }
 323     }
 324   }
 325
 326   // If there are three terminators, we don't know what sort of block this is.
 327   if (SecondLastInst && I != MBB.begin() && isUnpredicatedTerminator(--I))
 328     return true;
 329
 330   // If the block ends with a B and a Bcc, handle it.
 331   if (isCondBranchOpcode(SecondLastOpc) && isUncondBranchOpcode(LastOpc)) {
 332     TBB =  SecondLastInst->getOperand(0).getMBB();
 333     Cond.push_back(SecondLastInst->getOperand(1));
 334     Cond.push_back(SecondLastInst->getOperand(2));
 335     FBB = LastInst->getOperand(0).getMBB();
 336     return false;
 337   }
 338
 339   // If the block ends with two unconditional branches, handle it.  The second
 340   // one is not executed, so remove it.
 341   if (isUncondBranchOpcode(SecondLastOpc) && isUncondBranchOpcode(LastOpc)) {
 342     TBB = SecondLastInst->getOperand(0).getMBB();
 343     I = LastInst;
 344     if (AllowModify)
 345       I->eraseFromParent();
 346     return false;
 347   }
 348
 349   // ...likewise if it ends with a branch table followed by an unconditional
 350   // branch. The branch folder can create these, and we must get rid of them for
 351   // correctness of Thumb constant islands.
 352   if ((isJumpTableBranchOpcode(SecondLastOpc) ||
 353        isIndirectBranchOpcode(SecondLastOpc)) &&
 354       isUncondBranchOpcode(LastOpc)) {
 355     I = LastInst;
 356     if (AllowModify)
 357       I->eraseFromParent();
 358     return true;
 359   }
 360
 361   // Otherwise, can't handle this.
 362   return true;
 363 }
 364
 365
 366 unsigned ARMBaseInstrInfo::RemoveBranch(MachineBasicBlock &MBB) const {
 367   MachineBasicBlock::iterator I = MBB.end();
 368   if (I == MBB.begin()) return 0;
 369   --I;
 370   while (I->isDebugValue()) {
 371     if (I == MBB.begin())
 372       return 0;
 373     --I;
 374   }
 375   if (!isUncondBranchOpcode(I->getOpcode()) &&
 376       !isCondBranchOpcode(I->getOpcode()))
 377     return 0;
 378
 379   // Remove the branch.
 380   I->eraseFromParent();
 381
 382   I = MBB.end();
 383
 384   if (I == MBB.begin()) return 1;
 385   --I;
 386   if (!isCondBranchOpcode(I->getOpcode()))
 387     return 1;
 388
 389   // Remove the branch.
 390   I->eraseFromParent();
 391   return 2;
 392 }
 393
 394 unsigned
 395 ARMBaseInstrInfo::InsertBranch(MachineBasicBlock &MBB, MachineBasicBlock *TBB,
 396                                MachineBasicBlock *FBB,
 397                                const SmallVectorImpl<MachineOperand> &Cond,
 398                                DebugLoc DL) const {
 399   ARMFunctionInfo *AFI = MBB.getParent()->getInfo<ARMFunctionInfo>();
 400   int BOpc   = !AFI->isThumbFunction()
 401     ? ARM::B : (AFI->isThumb2Function() ? ARM::t2B : ARM::tB);
 402   int BccOpc = !AFI->isThumbFunction()
 403     ? ARM::Bcc : (AFI->isThumb2Function() ? ARM::t2Bcc : ARM::tBcc);
 404   bool isThumb = AFI->isThumbFunction() || AFI->isThumb2Function();
 405
 406   // Shouldn't be a fall through.
 407   assert(TBB && "InsertBranch must not be told to insert a fallthrough");
 408   assert((Cond.size() == 2 || Cond.size() == 0) &&
 409          "ARM branch conditions have two components!");
 410
 411   if (FBB == 0) {
 412     if (Cond.empty()) { // Unconditional branch?
 413       if (isThumb)
 414         BuildMI(&MBB, DL, get(BOpc)).addMBB(TBB).addImm(ARMCC::AL).addReg(0);
 415       else
 416         BuildMI(&MBB, DL, get(BOpc)).addMBB(TBB);
 417     } else
 418       BuildMI(&MBB, DL, get(BccOpc)).addMBB(TBB)
 419         .addImm(Cond[0].getImm()).addReg(Cond[1].getReg());
 420     return 1;
 421   }
 422
 423   // Two-way conditional branch.
 424   BuildMI(&MBB, DL, get(BccOpc)).addMBB(TBB)
 425     .addImm(Cond[0].getImm()).addReg(Cond[1].getReg());
 426   if (isThumb)
 427     BuildMI(&MBB, DL, get(BOpc)).addMBB(FBB).addImm(ARMCC::AL).addReg(0);
 428   else
 429     BuildMI(&MBB, DL, get(BOpc)).addMBB(FBB);
 430   return 2;
 431 }
 432
 433 bool ARMBaseInstrInfo::
 434 ReverseBranchCondition(SmallVectorImpl<MachineOperand> &Cond) const {
 435   ARMCC::CondCodes CC = (ARMCC::CondCodes)(int)Cond[0].getImm();
 436   Cond[0].setImm(ARMCC::getOppositeCondition(CC));
 437   return false;
 438 }
 439
 440 bool ARMBaseInstrInfo::isPredicated(const MachineInstr *MI) const {
 441   if (MI->isBundle()) {
 442     MachineBasicBlock::const_instr_iterator I = MI;
 443     MachineBasicBlock::const_instr_iterator E = MI->getParent()->instr_end();
 444     while (++I != E && I->isInsideBundle()) {
 445       int PIdx = I->findFirstPredOperandIdx();
 446       if (PIdx != -1 && I->getOperand(PIdx).getImm() != ARMCC::AL)
 447         return true;
 448     }
 449     return false;
 450   }
 451
 452   int PIdx = MI->findFirstPredOperandIdx();
 453   return PIdx != -1 && MI->getOperand(PIdx).getImm() != ARMCC::AL;
 454 }
 455
 456 bool ARMBaseInstrInfo::
 457 PredicateInstruction(MachineInstr *MI,
 458                      const SmallVectorImpl<MachineOperand> &Pred) const {
 459   unsigned Opc = MI->getOpcode();
 460   if (isUncondBranchOpcode(Opc)) {
 461     MI->setDesc(get(getMatchingCondBranchOpcode(Opc)));
 462     MI->addOperand(MachineOperand::CreateImm(Pred[0].getImm()));
 463     MI->addOperand(MachineOperand::CreateReg(Pred[1].getReg(), false));
 464     return true;
 465   }
 466
 467   int PIdx = MI->findFirstPredOperandIdx();
 468   if (PIdx != -1) {
 469     MachineOperand &PMO = MI->getOperand(PIdx);
 470     PMO.setImm(Pred[0].getImm());
 471     MI->getOperand(PIdx+1).setReg(Pred[1].getReg());
 472     return true;
 473   }
 474   return false;
 475 }
 476
 477 bool ARMBaseInstrInfo::
 478 SubsumesPredicate(const SmallVectorImpl<MachineOperand> &Pred1,
 479                   const SmallVectorImpl<MachineOperand> &Pred2) const {
 480   if (Pred1.size() > 2 || Pred2.size() > 2)
 481     return false;
 482
 483   ARMCC::CondCodes CC1 = (ARMCC::CondCodes)Pred1[0].getImm();
 484   ARMCC::CondCodes CC2 = (ARMCC::CondCodes)Pred2[0].getImm();
 485   if (CC1 == CC2)
 486     return true;
 487
 488   switch (CC1) {
 489   default:
 490     return false;
 491   case ARMCC::AL:
 492     return true;
 493   case ARMCC::HS:
 494     return CC2 == ARMCC::HI;
 495   case ARMCC::LS:
 496     return CC2 == ARMCC::LO || CC2 == ARMCC::EQ;
 497   case ARMCC::GE:
 498     return CC2 == ARMCC::GT;
 499   case ARMCC::LE:
 500     return CC2 == ARMCC::LT;
 501   }
 502 }
 503
 504 bool ARMBaseInstrInfo::DefinesPredicate(MachineInstr *MI,
 505                                     std::vector<MachineOperand> &Pred) const {
 506   bool Found = false;
 507   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
 508     const MachineOperand &MO = MI->getOperand(i);
 509     if ((MO.isRegMask() && MO.clobbersPhysReg(ARM::CPSR)) ||
 510         (MO.isReg() && MO.isDef() && MO.getReg() == ARM::CPSR)) {
 511       Pred.push_back(MO);
 512       Found = true;
 513     }
 514   }
 515
 516   return Found;
 517 }
 518
 519 /// isPredicable - Return true if the specified instruction can be predicated.
 520 /// By default, this returns true for every instruction with a
 521 /// PredicateOperand.
 522 bool ARMBaseInstrInfo::isPredicable(MachineInstr *MI) const {
 523   if (!MI->isPredicable())
 524     return false;
 525
 526   if ((MI->getDesc().TSFlags & ARMII::DomainMask) == ARMII::DomainNEON) {
 527     ARMFunctionInfo *AFI =
 528       MI->getParent()->getParent()->getInfo<ARMFunctionInfo>();
 529     return AFI->isThumb2Function();
 530   }
 531   return true;
 532 }
 533
 534 /// FIXME: Works around a gcc miscompilation with -fstrict-aliasing.
 535 LLVM_ATTRIBUTE_NOINLINE
 536 static unsigned getNumJTEntries(const std::vector<MachineJumpTableEntry> &JT,
 537                                 unsigned JTI);
 538 static unsigned getNumJTEntries(const std::vector<MachineJumpTableEntry> &JT,
 539                                 unsigned JTI) {
 540   assert(JTI < JT.size());
 541   return JT[JTI].MBBs.size();
 542 }
 543
 544 /// GetInstSize - Return the size of the specified MachineInstr.
 545 ///
 546 unsigned ARMBaseInstrInfo::GetInstSizeInBytes(const MachineInstr *MI) const {
 547   const MachineBasicBlock &MBB = *MI->getParent();
 548   const MachineFunction *MF = MBB.getParent();
 549   const MCAsmInfo *MAI = MF->getTarget().getMCAsmInfo();
 550
 551   const MCInstrDesc &MCID = MI->getDesc();
 552   if (MCID.getSize())
 553     return MCID.getSize();
 554
 555   // If this machine instr is an inline asm, measure it.
 556   if (MI->getOpcode() == ARM::INLINEASM)
 557     return getInlineAsmLength(MI->getOperand(0).getSymbolName(), *MAI);
 558   if (MI->isLabel())
 559     return 0;
 560   unsigned Opc = MI->getOpcode();
 561   switch (Opc) {
 562   case TargetOpcode::IMPLICIT_DEF:
 563   case TargetOpcode::KILL:
 564   case TargetOpcode::PROLOG_LABEL:
 565   case TargetOpcode::EH_LABEL:
 566   case TargetOpcode::DBG_VALUE:
 567     return 0;
 568   case TargetOpcode::BUNDLE:
 569     return getInstBundleLength(MI);
 570   case ARM::MOVi16_ga_pcrel:
 571   case ARM::MOVTi16_ga_pcrel:
 572   case ARM::t2MOVi16_ga_pcrel:
 573   case ARM::t2MOVTi16_ga_pcrel:
 574     return 4;
 575   case ARM::MOVi32imm:
 576   case ARM::t2MOVi32imm:
 577     return 8;
 578   case ARM::CONSTPOOL_ENTRY:
 579     // If this machine instr is a constant pool entry, its size is recorded as
 580     // operand #2.
 581     return MI->getOperand(2).getImm();
 582   case ARM::Int_eh_sjlj_longjmp:
 583     return 16;
 584   case ARM::tInt_eh_sjlj_longjmp:
 585     return 10;
 586   case ARM::Int_eh_sjlj_setjmp:
 587   case ARM::Int_eh_sjlj_setjmp_nofp:
 588     return 20;
 589   case ARM::tInt_eh_sjlj_setjmp:
 590   case ARM::t2Int_eh_sjlj_setjmp:
 591   case ARM::t2Int_eh_sjlj_setjmp_nofp:
 592     return 12;
 593   case ARM::BR_JTr:
 594   case ARM::BR_JTm:
 595   case ARM::BR_JTadd:
 596   case ARM::tBR_JTr:
 597   case ARM::t2BR_JT:
 598   case ARM::t2TBB_JT:
 599   case ARM::t2TBH_JT: {
 600     // These are jumptable branches, i.e. a branch followed by an inlined
 601     // jumptable. The size is 4 + 4 * number of entries. For TBB, each
 602     // entry is one byte; TBH two byte each.
 603     unsigned EntrySize = (Opc == ARM::t2TBB_JT)
 604       ? 1 : ((Opc == ARM::t2TBH_JT) ? 2 : 4);
 605     unsigned NumOps = MCID.getNumOperands();
 606     MachineOperand JTOP =
 607       MI->getOperand(NumOps - (MI->isPredicable() ? 3 : 2));
 608     unsigned JTI = JTOP.getIndex();
 609     const MachineJumpTableInfo *MJTI = MF->getJumpTableInfo();
 610     assert(MJTI != 0);
 611     const std::vector<MachineJumpTableEntry> &JT = MJTI->getJumpTables();
 612     assert(JTI < JT.size());
 613     // Thumb instructions are 2 byte aligned, but JT entries are 4 byte
 614     // 4 aligned. The assembler / linker may add 2 byte padding just before
 615     // the JT entries.  The size does not include this padding; the
 616     // constant islands pass does separate bookkeeping for it.
 617     // FIXME: If we know the size of the function is less than (1 << 16) *2
 618     // bytes, we can use 16-bit entries instead. Then there won't be an
 619     // alignment issue.
 620     unsigned InstSize = (Opc == ARM::tBR_JTr || Opc == ARM::t2BR_JT) ? 2 : 4;
 621     unsigned NumEntries = getNumJTEntries(JT, JTI);
 622     if (Opc == ARM::t2TBB_JT && (NumEntries & 1))
 623       // Make sure the instruction that follows TBB is 2-byte aligned.
 624       // FIXME: Constant island pass should insert an "ALIGN" instruction
 625       // instead.
 626       ++NumEntries;
 627     return NumEntries * EntrySize + InstSize;
 628   }
 629   default:
 630     // Otherwise, pseudo-instruction sizes are zero.
 631     return 0;
 632   }
 633 }
 634
 635 unsigned ARMBaseInstrInfo::getInstBundleLength(const MachineInstr *MI) const {
 636   unsigned Size = 0;
 637   MachineBasicBlock::const_instr_iterator I = MI;
 638   MachineBasicBlock::const_instr_iterator E = MI->getParent()->instr_end();
 639   while (++I != E && I->isInsideBundle()) {
 640     assert(!I->isBundle() && "No nested bundle!");
 641     Size += GetInstSizeInBytes(&*I);
 642   }
 643   return Size;
 644 }
 645
 646 void ARMBaseInstrInfo::copyPhysReg(MachineBasicBlock &MBB,
 647                                    MachineBasicBlock::iterator I, DebugLoc DL,
 648                                    unsigned DestReg, unsigned SrcReg,
 649                                    bool KillSrc) const {
 650   bool GPRDest = ARM::GPRRegClass.contains(DestReg);
 651   bool GPRSrc  = ARM::GPRRegClass.contains(SrcReg);
 652
 653   if (GPRDest && GPRSrc) {
 654     AddDefaultCC(AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::MOVr), DestReg)
 655                                   .addReg(SrcReg, getKillRegState(KillSrc))));
 656     return;
 657   }
 658
 659   bool SPRDest = ARM::SPRRegClass.contains(DestReg);
 660   bool SPRSrc  = ARM::SPRRegClass.contains(SrcReg);
 661
 662   unsigned Opc = 0;
 663   if (SPRDest && SPRSrc)
 664     Opc = ARM::VMOVS;
 665   else if (GPRDest && SPRSrc)
 666     Opc = ARM::VMOVRS;
 667   else if (SPRDest && GPRSrc)
 668     Opc = ARM::VMOVSR;
 669   else if (ARM::DPRRegClass.contains(DestReg, SrcReg))
 670     Opc = ARM::VMOVD;
 671   else if (ARM::QPRRegClass.contains(DestReg, SrcReg))
 672     Opc = ARM::VORRq;
 673
 674   if (Opc) {
 675     MachineInstrBuilder MIB = BuildMI(MBB, I, DL, get(Opc), DestReg);
 676     MIB.addReg(SrcReg, getKillRegState(KillSrc));
 677     if (Opc == ARM::VORRq)
 678       MIB.addReg(SrcReg, getKillRegState(KillSrc));
 679     AddDefaultPred(MIB);
 680     return;
 681   }
 682
 683   // Handle register classes that require multiple instructions.
 684   unsigned BeginIdx = 0;
 685   unsigned SubRegs = 0;
 686   unsigned Spacing = 1;
 687
 688   // Use VORRq when possible.
 689   if (ARM::QQPRRegClass.contains(DestReg, SrcReg))
 690     Opc = ARM::VORRq, BeginIdx = ARM::qsub_0, SubRegs = 2;
 691   else if (ARM::QQQQPRRegClass.contains(DestReg, SrcReg))
 692     Opc = ARM::VORRq, BeginIdx = ARM::qsub_0, SubRegs = 4;
 693   // Fall back to VMOVD.
 694   else if (ARM::DPairRegClass.contains(DestReg, SrcReg))
 695     Opc = ARM::VMOVD, BeginIdx = ARM::dsub_0, SubRegs = 2;
 696   else if (ARM::DTripleRegClass.contains(DestReg, SrcReg))
 697     Opc = ARM::VMOVD, BeginIdx = ARM::dsub_0, SubRegs = 3;
 698   else if (ARM::DQuadRegClass.contains(DestReg, SrcReg))
 699     Opc = ARM::VMOVD, BeginIdx = ARM::dsub_0, SubRegs = 4;
 700
 701   else if (ARM::DPairSpcRegClass.contains(DestReg, SrcReg))
 702     Opc = ARM::VMOVD, BeginIdx = ARM::dsub_0, SubRegs = 2, Spacing = 2;
 703   else if (ARM::DTripleSpcRegClass.contains(DestReg, SrcReg))
 704     Opc = ARM::VMOVD, BeginIdx = ARM::dsub_0, SubRegs = 3, Spacing = 2;
 705   else if (ARM::DQuadSpcRegClass.contains(DestReg, SrcReg))
 706     Opc = ARM::VMOVD, BeginIdx = ARM::dsub_0, SubRegs = 4, Spacing = 2;
 707
 708   if (Opc) {
 709     const TargetRegisterInfo *TRI = &getRegisterInfo();
 710     MachineInstrBuilder Mov;
 711     for (unsigned i = 0; i != SubRegs; ++i) {
 712       unsigned Dst = TRI->getSubReg(DestReg, BeginIdx + i*Spacing);
 713       unsigned Src = TRI->getSubReg(SrcReg,  BeginIdx + i*Spacing);
 714       assert(Dst && Src && "Bad sub-register");
 715       Mov = AddDefaultPred(BuildMI(MBB, I, I->getDebugLoc(), get(Opc), Dst)
 716                              .addReg(Src));
 717       // VORR takes two source operands.
 718       if (Opc == ARM::VORRq)
 719         Mov.addReg(Src);
 720     }
 721     // Add implicit super-register defs and kills to the last instruction.
 722     Mov->addRegisterDefined(DestReg, TRI);
 723     if (KillSrc)
 724       Mov->addRegisterKilled(SrcReg, TRI);
 725     return;
 726   }
 727
 728   llvm_unreachable("Impossible reg-to-reg copy");
 729 }
 730
 731 static const
 732 MachineInstrBuilder &AddDReg(MachineInstrBuilder &MIB,
 733                              unsigned Reg, unsigned SubIdx, unsigned State,
 734                              const TargetRegisterInfo *TRI) {
 735   if (!SubIdx)
 736     return MIB.addReg(Reg, State);
 737
 738   if (TargetRegisterInfo::isPhysicalRegister(Reg))
 739     return MIB.addReg(TRI->getSubReg(Reg, SubIdx), State);
 740   return MIB.addReg(Reg, State, SubIdx);
 741 }
 742
 743 void ARMBaseInstrInfo::
 744 storeRegToStackSlot(MachineBasicBlock &MBB, MachineBasicBlock::iterator I,
 745                     unsigned SrcReg, bool isKill, int FI,
 746                     const TargetRegisterClass *RC,
 747                     const TargetRegisterInfo *TRI) const {
 748   DebugLoc DL;
 749   if (I != MBB.end()) DL = I->getDebugLoc();
 750   MachineFunction &MF = *MBB.getParent();
 751   MachineFrameInfo &MFI = *MF.getFrameInfo();
 752   unsigned Align = MFI.getObjectAlignment(FI);
 753
 754   MachineMemOperand *MMO =
 755     MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(FI),
 756                             MachineMemOperand::MOStore,
 757                             MFI.getObjectSize(FI),
 758                             Align);
 759
 760   switch (RC->getSize()) {
 761     case 4:
 762       if (ARM::GPRRegClass.hasSubClassEq(RC)) {
 763         AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::STRi12))
 764                    .addReg(SrcReg, getKillRegState(isKill))
 765                    .addFrameIndex(FI).addImm(0).addMemOperand(MMO));
 766       } else if (ARM::SPRRegClass.hasSubClassEq(RC)) {
 767         AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VSTRS))
 768                    .addReg(SrcReg, getKillRegState(isKill))
 769                    .addFrameIndex(FI).addImm(0).addMemOperand(MMO));
 770       } else
 771         llvm_unreachable("Unknown reg class!");
 772       break;
 773     case 8:
 774       if (ARM::DPRRegClass.hasSubClassEq(RC)) {
 775         AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VSTRD))
 776                    .addReg(SrcReg, getKillRegState(isKill))
 777                    .addFrameIndex(FI).addImm(0).addMemOperand(MMO));
 778       } else
 779         llvm_unreachable("Unknown reg class!");
 780       break;
 781     case 16:
 782       if (ARM::DPairRegClass.hasSubClassEq(RC)) {
 783         // Use aligned spills if the stack can be realigned.
 784         if (Align >= 16 && getRegisterInfo().canRealignStack(MF)) {
 785           AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VST1q64))
 786                      .addFrameIndex(FI).addImm(16)
 787                      .addReg(SrcReg, getKillRegState(isKill))
 788                      .addMemOperand(MMO));
 789         } else {
 790           AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VSTMQIA))
 791                      .addReg(SrcReg, getKillRegState(isKill))
 792                      .addFrameIndex(FI)
 793                      .addMemOperand(MMO));
 794         }
 795       } else
 796         llvm_unreachable("Unknown reg class!");
 797       break;
 798     case 24:
 799       if (ARM::DTripleRegClass.hasSubClassEq(RC)) {
 800         // Use aligned spills if the stack can be realigned.
 801         if (Align >= 16 && getRegisterInfo().canRealignStack(MF)) {
 802           AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VST1d64TPseudo))
 803                      .addFrameIndex(FI).addImm(16)
 804                      .addReg(SrcReg, getKillRegState(isKill))
 805                      .addMemOperand(MMO));
 806         } else {
 807           MachineInstrBuilder MIB =
 808           AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VSTMDIA))
 809                        .addFrameIndex(FI))
 810                        .addMemOperand(MMO);
 811           MIB = AddDReg(MIB, SrcReg, ARM::dsub_0, getKillRegState(isKill), TRI);
 812           MIB = AddDReg(MIB, SrcReg, ARM::dsub_1, 0, TRI);
 813           AddDReg(MIB, SrcReg, ARM::dsub_2, 0, TRI);
 814         }
 815       } else
 816         llvm_unreachable("Unknown reg class!");
 817       break;
 818     case 32:
 819       if (ARM::QQPRRegClass.hasSubClassEq(RC) || ARM::DQuadRegClass.hasSubClassEq(RC)) {
 820         if (Align >= 16 && getRegisterInfo().canRealignStack(MF)) {
 821           // FIXME: It's possible to only store part of the QQ register if the
 822           // spilled def has a sub-register index.
 823           AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VST1d64QPseudo))
 824                      .addFrameIndex(FI).addImm(16)
 825                      .addReg(SrcReg, getKillRegState(isKill))
 826                      .addMemOperand(MMO));
 827         } else {
 828           MachineInstrBuilder MIB =
 829           AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VSTMDIA))
 830                        .addFrameIndex(FI))
 831                        .addMemOperand(MMO);
 832           MIB = AddDReg(MIB, SrcReg, ARM::dsub_0, getKillRegState(isKill), TRI);
 833           MIB = AddDReg(MIB, SrcReg, ARM::dsub_1, 0, TRI);
 834           MIB = AddDReg(MIB, SrcReg, ARM::dsub_2, 0, TRI);
 835                 AddDReg(MIB, SrcReg, ARM::dsub_3, 0, TRI);
 836         }
 837       } else
 838         llvm_unreachable("Unknown reg class!");
 839       break;
 840     case 64:
 841       if (ARM::QQQQPRRegClass.hasSubClassEq(RC)) {
 842         MachineInstrBuilder MIB =
 843           AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VSTMDIA))
 844                          .addFrameIndex(FI))
 845                          .addMemOperand(MMO);
 846         MIB = AddDReg(MIB, SrcReg, ARM::dsub_0, getKillRegState(isKill), TRI);
 847         MIB = AddDReg(MIB, SrcReg, ARM::dsub_1, 0, TRI);
 848         MIB = AddDReg(MIB, SrcReg, ARM::dsub_2, 0, TRI);
 849         MIB = AddDReg(MIB, SrcReg, ARM::dsub_3, 0, TRI);
 850         MIB = AddDReg(MIB, SrcReg, ARM::dsub_4, 0, TRI);
 851         MIB = AddDReg(MIB, SrcReg, ARM::dsub_5, 0, TRI);
 852         MIB = AddDReg(MIB, SrcReg, ARM::dsub_6, 0, TRI);
 853               AddDReg(MIB, SrcReg, ARM::dsub_7, 0, TRI);
 854       } else
 855         llvm_unreachable("Unknown reg class!");
 856       break;
 857     default:
 858       llvm_unreachable("Unknown reg class!");
 859   }
 860 }
 861
 862 unsigned
 863 ARMBaseInstrInfo::isStoreToStackSlot(const MachineInstr *MI,
 864                                      int &FrameIndex) const {
 865   switch (MI->getOpcode()) {
 866   default: break;
 867   case ARM::STRrs:
 868   case ARM::t2STRs: // FIXME: don't use t2STRs to access frame.
 869     if (MI->getOperand(1).isFI() &&
 870         MI->getOperand(2).isReg() &&
 871         MI->getOperand(3).isImm() &&
 872         MI->getOperand(2).getReg() == 0 &&
 873         MI->getOperand(3).getImm() == 0) {
 874       FrameIndex = MI->getOperand(1).getIndex();
 875       return MI->getOperand(0).getReg();
 876     }
 877     break;
 878   case ARM::STRi12:
 879   case ARM::t2STRi12:
 880   case ARM::tSTRspi:
 881   case ARM::VSTRD:
 882   case ARM::VSTRS:
 883     if (MI->getOperand(1).isFI() &&
 884         MI->getOperand(2).isImm() &&
 885         MI->getOperand(2).getImm() == 0) {
 886       FrameIndex = MI->getOperand(1).getIndex();
 887       return MI->getOperand(0).getReg();
 888     }
 889     break;
 890   case ARM::VST1q64:
 891   case ARM::VST1d64TPseudo:
 892   case ARM::VST1d64QPseudo:
 893     if (MI->getOperand(0).isFI() &&
 894         MI->getOperand(2).getSubReg() == 0) {
 895       FrameIndex = MI->getOperand(0).getIndex();
 896       return MI->getOperand(2).getReg();
 897     }
 898     break;
 899   case ARM::VSTMQIA:
 900     if (MI->getOperand(1).isFI() &&
 901         MI->getOperand(0).getSubReg() == 0) {
 902       FrameIndex = MI->getOperand(1).getIndex();
 903       return MI->getOperand(0).getReg();
 904     }
 905     break;
 906   }
 907
 908   return 0;
 909 }
 910
 911 unsigned ARMBaseInstrInfo::isStoreToStackSlotPostFE(const MachineInstr *MI,
 912                                                     int &FrameIndex) const {
 913   const MachineMemOperand *Dummy;
 914   return MI->mayStore() && hasStoreToStackSlot(MI, Dummy, FrameIndex);
 915 }
 916
 917 void ARMBaseInstrInfo::
 918 loadRegFromStackSlot(MachineBasicBlock &MBB, MachineBasicBlock::iterator I,
 919                      unsigned DestReg, int FI,
 920                      const TargetRegisterClass *RC,
 921                      const TargetRegisterInfo *TRI) const {
 922   DebugLoc DL;
 923   if (I != MBB.end()) DL = I->getDebugLoc();
 924   MachineFunction &MF = *MBB.getParent();
 925   MachineFrameInfo &MFI = *MF.getFrameInfo();
 926   unsigned Align = MFI.getObjectAlignment(FI);
 927   MachineMemOperand *MMO =
 928     MF.getMachineMemOperand(
 929                     MachinePointerInfo::getFixedStack(FI),
 930                             MachineMemOperand::MOLoad,
 931                             MFI.getObjectSize(FI),
 932                             Align);
 933
 934   switch (RC->getSize()) {
 935   case 4:
 936     if (ARM::GPRRegClass.hasSubClassEq(RC)) {
 937       AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::LDRi12), DestReg)
 938                    .addFrameIndex(FI).addImm(0).addMemOperand(MMO));
 939
 940     } else if (ARM::SPRRegClass.hasSubClassEq(RC)) {
 941       AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLDRS), DestReg)
 942                    .addFrameIndex(FI).addImm(0).addMemOperand(MMO));
 943     } else
 944       llvm_unreachable("Unknown reg class!");
 945     break;
 946   case 8:
 947     if (ARM::DPRRegClass.hasSubClassEq(RC)) {
 948       AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLDRD), DestReg)
 949                    .addFrameIndex(FI).addImm(0).addMemOperand(MMO));
 950     } else
 951       llvm_unreachable("Unknown reg class!");
 952     break;
 953   case 16:
 954     if (ARM::DPairRegClass.hasSubClassEq(RC)) {
 955       if (Align >= 16 && getRegisterInfo().canRealignStack(MF)) {
 956         AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLD1q64), DestReg)
 957                      .addFrameIndex(FI).addImm(16)
 958                      .addMemOperand(MMO));
 959       } else {
 960         AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLDMQIA), DestReg)
 961                        .addFrameIndex(FI)
 962                        .addMemOperand(MMO));
 963       }
 964     } else
 965       llvm_unreachable("Unknown reg class!");
 966     break;
 967   case 24:
 968     if (ARM::DTripleRegClass.hasSubClassEq(RC)) {
 969       if (Align >= 16 && getRegisterInfo().canRealignStack(MF)) {
 970         AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLD1d64TPseudo), DestReg)
 971                      .addFrameIndex(FI).addImm(16)
 972                      .addMemOperand(MMO));
 973       } else {
 974         MachineInstrBuilder MIB =
 975           AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLDMDIA))
 976                          .addFrameIndex(FI)
 977                          .addMemOperand(MMO));
 978         MIB = AddDReg(MIB, DestReg, ARM::dsub_0, RegState::DefineNoRead, TRI);
 979         MIB = AddDReg(MIB, DestReg, ARM::dsub_1, RegState::DefineNoRead, TRI);
 980         MIB = AddDReg(MIB, DestReg, ARM::dsub_2, RegState::DefineNoRead, TRI);
 981         if (TargetRegisterInfo::isPhysicalRegister(DestReg))
 982           MIB.addReg(DestReg, RegState::ImplicitDefine);
 983       }
 984     } else
 985       llvm_unreachable("Unknown reg class!");
 986     break;
 987    case 32:
 988     if (ARM::QQPRRegClass.hasSubClassEq(RC) || ARM::DQuadRegClass.hasSubClassEq(RC)) {
 989       if (Align >= 16 && getRegisterInfo().canRealignStack(MF)) {
 990         AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLD1d64QPseudo), DestReg)
 991                      .addFrameIndex(FI).addImm(16)
 992                      .addMemOperand(MMO));
 993       } else {
 994         MachineInstrBuilder MIB =
 995         AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLDMDIA))
 996                        .addFrameIndex(FI))
 997                        .addMemOperand(MMO);
 998         MIB = AddDReg(MIB, DestReg, ARM::dsub_0, RegState::DefineNoRead, TRI);
 999         MIB = AddDReg(MIB, DestReg, ARM::dsub_1, RegState::DefineNoRead, TRI);
1000         MIB = AddDReg(MIB, DestReg, ARM::dsub_2, RegState::DefineNoRead, TRI);
1001         MIB = AddDReg(MIB, DestReg, ARM::dsub_3, RegState::DefineNoRead, TRI);
1002         if (TargetRegisterInfo::isPhysicalRegister(DestReg))
1003           MIB.addReg(DestReg, RegState::ImplicitDefine);
1004       }
1005     } else
1006       llvm_unreachable("Unknown reg class!");
1007     break;
1008   case 64:
1009     if (ARM::QQQQPRRegClass.hasSubClassEq(RC)) {
1010       MachineInstrBuilder MIB =
1011       AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLDMDIA))
1012                      .addFrameIndex(FI))
1013                      .addMemOperand(MMO);
1014       MIB = AddDReg(MIB, DestReg, ARM::dsub_0, RegState::DefineNoRead, TRI);
1015       MIB = AddDReg(MIB, DestReg, ARM::dsub_1, RegState::DefineNoRead, TRI);
1016       MIB = AddDReg(MIB, DestReg, ARM::dsub_2, RegState::DefineNoRead, TRI);
1017       MIB = AddDReg(MIB, DestReg, ARM::dsub_3, RegState::DefineNoRead, TRI);
1018       MIB = AddDReg(MIB, DestReg, ARM::dsub_4, RegState::DefineNoRead, TRI);
1019       MIB = AddDReg(MIB, DestReg, ARM::dsub_5, RegState::DefineNoRead, TRI);
1020       MIB = AddDReg(MIB, DestReg, ARM::dsub_6, RegState::DefineNoRead, TRI);
1021       MIB = AddDReg(MIB, DestReg, ARM::dsub_7, RegState::DefineNoRead, TRI);
1022       if (TargetRegisterInfo::isPhysicalRegister(DestReg))
1023         MIB.addReg(DestReg, RegState::ImplicitDefine);
1024     } else
1025       llvm_unreachable("Unknown reg class!");
1026     break;
1027   default:
1028     llvm_unreachable("Unknown regclass!");
1029   }
1030 }
1031
1032 unsigned
1033 ARMBaseInstrInfo::isLoadFromStackSlot(const MachineInstr *MI,
1034                                       int &FrameIndex) const {
1035   switch (MI->getOpcode()) {
1036   default: break;
1037   case ARM::LDRrs:
1038   case ARM::t2LDRs:  // FIXME: don't use t2LDRs to access frame.
1039     if (MI->getOperand(1).isFI() &&
1040         MI->getOperand(2).isReg() &&
1041         MI->getOperand(3).isImm() &&
1042         MI->getOperand(2).getReg() == 0 &&
1043         MI->getOperand(3).getImm() == 0) {
1044       FrameIndex = MI->getOperand(1).getIndex();
1045       return MI->getOperand(0).getReg();
1046     }
1047     break;
1048   case ARM::LDRi12:
1049   case ARM::t2LDRi12:
1050   case ARM::tLDRspi:
1051   case ARM::VLDRD:
1052   case ARM::VLDRS:
1053     if (MI->getOperand(1).isFI() &&
1054         MI->getOperand(2).isImm() &&
1055         MI->getOperand(2).getImm() == 0) {
1056       FrameIndex = MI->getOperand(1).getIndex();
1057       return MI->getOperand(0).getReg();
1058     }
1059     break;
1060   case ARM::VLD1q64:
1061   case ARM::VLD1d64TPseudo:
1062   case ARM::VLD1d64QPseudo:
1063     if (MI->getOperand(1).isFI() &&
1064         MI->getOperand(0).getSubReg() == 0) {
1065       FrameIndex = MI->getOperand(1).getIndex();
1066       return MI->getOperand(0).getReg();
1067     }
1068     break;
1069   case ARM::VLDMQIA:
1070     if (MI->getOperand(1).isFI() &&
1071         MI->getOperand(0).getSubReg() == 0) {
1072       FrameIndex = MI->getOperand(1).getIndex();
1073       return MI->getOperand(0).getReg();
1074     }
1075     break;
1076   }
1077
1078   return 0;
1079 }
1080
1081 unsigned ARMBaseInstrInfo::isLoadFromStackSlotPostFE(const MachineInstr *MI,
1082                                              int &FrameIndex) const {
1083   const MachineMemOperand *Dummy;
1084   return MI->mayLoad() && hasLoadFromStackSlot(MI, Dummy, FrameIndex);
1085 }
1086
1087 bool ARMBaseInstrInfo::expandPostRAPseudo(MachineBasicBlock::iterator MI) const{
1088   // This hook gets to expand COPY instructions before they become
1089   // copyPhysReg() calls.  Look for VMOVS instructions that can legally be
1090   // widened to VMOVD.  We prefer the VMOVD when possible because it may be
1091   // changed into a VORR that can go down the NEON pipeline.
1092   if (!WidenVMOVS || !MI->isCopy())
1093     return false;
1094
1095   // Look for a copy between even S-registers.  That is where we keep floats
1096   // when using NEON v2f32 instructions for f32 arithmetic.
1097   unsigned DstRegS = MI->getOperand(0).getReg();
1098   unsigned SrcRegS = MI->getOperand(1).getReg();
1099   if (!ARM::SPRRegClass.contains(DstRegS, SrcRegS))
1100     return false;
1101
1102   const TargetRegisterInfo *TRI = &getRegisterInfo();
1103   unsigned DstRegD = TRI->getMatchingSuperReg(DstRegS, ARM::ssub_0,
1104                                               &ARM::DPRRegClass);
1105   unsigned SrcRegD = TRI->getMatchingSuperReg(SrcRegS, ARM::ssub_0,
1106                                               &ARM::DPRRegClass);
1107   if (!DstRegD || !SrcRegD)
1108     return false;
1109
1110   // We want to widen this into a DstRegD = VMOVD SrcRegD copy.  This is only
1111   // legal if the COPY already defines the full DstRegD, and it isn't a
1112   // sub-register insertion.
1113   if (!MI->definesRegister(DstRegD, TRI) || MI->readsRegister(DstRegD, TRI))
1114     return false;
1115
1116   // A dead copy shouldn't show up here, but reject it just in case.
1117   if (MI->getOperand(0).isDead())
1118     return false;
1119
1120   // All clear, widen the COPY.
1121   DEBUG(dbgs() << "widening:    " << *MI);
1122
1123   // Get rid of the old <imp-def> of DstRegD.  Leave it if it defines a Q-reg
1124   // or some other super-register.
1125   int ImpDefIdx = MI->findRegisterDefOperandIdx(DstRegD);
1126   if (ImpDefIdx != -1)
1127     MI->RemoveOperand(ImpDefIdx);
1128
1129   // Change the opcode and operands.
1130   MI->setDesc(get(ARM::VMOVD));
1131   MI->getOperand(0).setReg(DstRegD);
1132   MI->getOperand(1).setReg(SrcRegD);
1133   AddDefaultPred(MachineInstrBuilder(MI));
1134
1135   // We are now reading SrcRegD instead of SrcRegS.  This may upset the
1136   // register scavenger and machine verifier, so we need to indicate that we
1137   // are reading an undefined value from SrcRegD, but a proper value from
1138   // SrcRegS.
1139   MI->getOperand(1).setIsUndef();
1140   MachineInstrBuilder(MI).addReg(SrcRegS, RegState::Implicit);
1141
1142   // SrcRegD may actually contain an unrelated value in the ssub_1
1143   // sub-register.  Don't kill it.  Only kill the ssub_0 sub-register.
1144   if (MI->getOperand(1).isKill()) {
1145     MI->getOperand(1).setIsKill(false);
1146     MI->addRegisterKilled(SrcRegS, TRI, true);
1147   }
1148
1149   DEBUG(dbgs() << "replaced by: " << *MI);
1150   return true;
1151 }
1152
1153 MachineInstr*
1154 ARMBaseInstrInfo::emitFrameIndexDebugValue(MachineFunction &MF,
1155                                            int FrameIx, uint64_t Offset,
1156                                            const MDNode *MDPtr,
1157                                            DebugLoc DL) const {
1158   MachineInstrBuilder MIB = BuildMI(MF, DL, get(ARM::DBG_VALUE))
1159     .addFrameIndex(FrameIx).addImm(0).addImm(Offset).addMetadata(MDPtr);
1160   return &*MIB;
1161 }
1162
1163 /// Create a copy of a const pool value. Update CPI to the new index and return
1164 /// the label UID.
1165 static unsigned duplicateCPV(MachineFunction &MF, unsigned &CPI) {
1166   MachineConstantPool *MCP = MF.getConstantPool();
1167   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1168
1169   const MachineConstantPoolEntry &MCPE = MCP->getConstants()[CPI];
1170   assert(MCPE.isMachineConstantPoolEntry() &&
1171          "Expecting a machine constantpool entry!");
1172   ARMConstantPoolValue *ACPV =
1173     static_cast<ARMConstantPoolValue*>(MCPE.Val.MachineCPVal);
1174
1175   unsigned PCLabelId = AFI->createPICLabelUId();
1176   ARMConstantPoolValue *NewCPV = 0;
1177   // FIXME: The below assumes PIC relocation model and that the function
1178   // is Thumb mode (t1 or t2). PCAdjustment would be 8 for ARM mode PIC, and
1179   // zero for non-PIC in ARM or Thumb. The callers are all of thumb LDR
1180   // instructions, so that's probably OK, but is PIC always correct when
1181   // we get here?
1182   if (ACPV->isGlobalValue())
1183     NewCPV = ARMConstantPoolConstant::
1184       Create(cast<ARMConstantPoolConstant>(ACPV)->getGV(), PCLabelId,
1185              ARMCP::CPValue, 4);
1186   else if (ACPV->isExtSymbol())
1187     NewCPV = ARMConstantPoolSymbol::
1188       Create(MF.getFunction()->getContext(),
1189              cast<ARMConstantPoolSymbol>(ACPV)->getSymbol(), PCLabelId, 4);
1190   else if (ACPV->isBlockAddress())
1191     NewCPV = ARMConstantPoolConstant::
1192       Create(cast<ARMConstantPoolConstant>(ACPV)->getBlockAddress(), PCLabelId,
1193              ARMCP::CPBlockAddress, 4);
1194   else if (ACPV->isLSDA())
1195     NewCPV = ARMConstantPoolConstant::Create(MF.getFunction(), PCLabelId,
1196                                              ARMCP::CPLSDA, 4);
1197   else if (ACPV->isMachineBasicBlock())
1198     NewCPV = ARMConstantPoolMBB::
1199       Create(MF.getFunction()->getContext(),
1200              cast<ARMConstantPoolMBB>(ACPV)->getMBB(), PCLabelId, 4);
1201   else
1202     llvm_unreachable("Unexpected ARM constantpool value type!!");
1203   CPI = MCP->getConstantPoolIndex(NewCPV, MCPE.getAlignment());
1204   return PCLabelId;
1205 }
1206
1207 void ARMBaseInstrInfo::
1208 reMaterialize(MachineBasicBlock &MBB,
1209               MachineBasicBlock::iterator I,
1210               unsigned DestReg, unsigned SubIdx,
1211               const MachineInstr *Orig,
1212               const TargetRegisterInfo &TRI) const {
1213   unsigned Opcode = Orig->getOpcode();
1214   switch (Opcode) {
1215   default: {
1216     MachineInstr *MI = MBB.getParent()->CloneMachineInstr(Orig);
1217     MI->substituteRegister(Orig->getOperand(0).getReg(), DestReg, SubIdx, TRI);
1218     MBB.insert(I, MI);
1219     break;
1220   }
1221   case ARM::tLDRpci_pic:
1222   case ARM::t2LDRpci_pic: {
1223     MachineFunction &MF = *MBB.getParent();
1224     unsigned CPI = Orig->getOperand(1).getIndex();
1225     unsigned PCLabelId = duplicateCPV(MF, CPI);
1226     MachineInstrBuilder MIB = BuildMI(MBB, I, Orig->getDebugLoc(), get(Opcode),
1227                                       DestReg)
1228       .addConstantPoolIndex(CPI).addImm(PCLabelId);
1229     MIB->setMemRefs(Orig->memoperands_begin(), Orig->memoperands_end());
1230     break;
1231   }
1232   }
1233 }
1234
1235 MachineInstr *
1236 ARMBaseInstrInfo::duplicate(MachineInstr *Orig, MachineFunction &MF) const {
1237   MachineInstr *MI = TargetInstrInfoImpl::duplicate(Orig, MF);
1238   switch(Orig->getOpcode()) {
1239   case ARM::tLDRpci_pic:
1240   case ARM::t2LDRpci_pic: {
1241     unsigned CPI = Orig->getOperand(1).getIndex();
1242     unsigned PCLabelId = duplicateCPV(MF, CPI);
1243     Orig->getOperand(1).setIndex(CPI);
1244     Orig->getOperand(2).setImm(PCLabelId);
1245     break;
1246   }
1247   }
1248   return MI;
1249 }
1250
1251 bool ARMBaseInstrInfo::produceSameValue(const MachineInstr *MI0,
1252                                         const MachineInstr *MI1,
1253                                         const MachineRegisterInfo *MRI) const {
1254   int Opcode = MI0->getOpcode();
1255   if (Opcode == ARM::t2LDRpci ||
1256       Opcode == ARM::t2LDRpci_pic ||
1257       Opcode == ARM::tLDRpci ||
1258       Opcode == ARM::tLDRpci_pic ||
1259       Opcode == ARM::MOV_ga_dyn ||
1260       Opcode == ARM::MOV_ga_pcrel ||
1261       Opcode == ARM::MOV_ga_pcrel_ldr ||
1262       Opcode == ARM::t2MOV_ga_dyn ||
1263       Opcode == ARM::t2MOV_ga_pcrel) {
1264     if (MI1->getOpcode() != Opcode)
1265       return false;
1266     if (MI0->getNumOperands() != MI1->getNumOperands())
1267       return false;
1268
1269     const MachineOperand &MO0 = MI0->getOperand(1);
1270     const MachineOperand &MO1 = MI1->getOperand(1);
1271     if (MO0.getOffset() != MO1.getOffset())
1272       return false;
1273
1274     if (Opcode == ARM::MOV_ga_dyn ||
1275         Opcode == ARM::MOV_ga_pcrel ||
1276         Opcode == ARM::MOV_ga_pcrel_ldr ||
1277         Opcode == ARM::t2MOV_ga_dyn ||
1278         Opcode == ARM::t2MOV_ga_pcrel)
1279       // Ignore the PC labels.
1280       return MO0.getGlobal() == MO1.getGlobal();
1281
1282     const MachineFunction *MF = MI0->getParent()->getParent();
1283     const MachineConstantPool *MCP = MF->getConstantPool();
1284     int CPI0 = MO0.getIndex();
1285     int CPI1 = MO1.getIndex();
1286     const MachineConstantPoolEntry &MCPE0 = MCP->getConstants()[CPI0];
1287     const MachineConstantPoolEntry &MCPE1 = MCP->getConstants()[CPI1];
1288     bool isARMCP0 = MCPE0.isMachineConstantPoolEntry();
1289     bool isARMCP1 = MCPE1.isMachineConstantPoolEntry();
1290     if (isARMCP0 && isARMCP1) {
1291       ARMConstantPoolValue *ACPV0 =
1292         static_cast<ARMConstantPoolValue*>(MCPE0.Val.MachineCPVal);
1293       ARMConstantPoolValue *ACPV1 =
1294         static_cast<ARMConstantPoolValue*>(MCPE1.Val.MachineCPVal);
1295       return ACPV0->hasSameValue(ACPV1);
1296     } else if (!isARMCP0 && !isARMCP1) {
1297       return MCPE0.Val.ConstVal == MCPE1.Val.ConstVal;
1298     }
1299     return false;
1300   } else if (Opcode == ARM::PICLDR) {
1301     if (MI1->getOpcode() != Opcode)
1302       return false;
1303     if (MI0->getNumOperands() != MI1->getNumOperands())
1304       return false;
1305
1306     unsigned Addr0 = MI0->getOperand(1).getReg();
1307     unsigned Addr1 = MI1->getOperand(1).getReg();
1308     if (Addr0 != Addr1) {
1309       if (!MRI ||
1310           !TargetRegisterInfo::isVirtualRegister(Addr0) ||
1311           !TargetRegisterInfo::isVirtualRegister(Addr1))
1312         return false;
1313
1314       // This assumes SSA form.
1315       MachineInstr *Def0 = MRI->getVRegDef(Addr0);
1316       MachineInstr *Def1 = MRI->getVRegDef(Addr1);
1317       // Check if the loaded value, e.g. a constantpool of a global address, are
1318       // the same.
1319       if (!produceSameValue(Def0, Def1, MRI))
1320         return false;
1321     }
1322
1323     for (unsigned i = 3, e = MI0->getNumOperands(); i != e; ++i) {
1324       // %vreg12<def> = PICLDR %vreg11, 0, pred:14, pred:%noreg
1325       const MachineOperand &MO0 = MI0->getOperand(i);
1326       const MachineOperand &MO1 = MI1->getOperand(i);
1327       if (!MO0.isIdenticalTo(MO1))
1328         return false;
1329     }
1330     return true;
1331   }
1332
1333   return MI0->isIdenticalTo(MI1, MachineInstr::IgnoreVRegDefs);
1334 }
1335
1336 /// areLoadsFromSameBasePtr - This is used by the pre-regalloc scheduler to
1337 /// determine if two loads are loading from the same base address. It should
1338 /// only return true if the base pointers are the same and the only differences
1339 /// between the two addresses is the offset. It also returns the offsets by
1340 /// reference.
1341 bool ARMBaseInstrInfo::areLoadsFromSameBasePtr(SDNode *Load1, SDNode *Load2,
1342                                                int64_t &Offset1,
1343                                                int64_t &Offset2) const {
1344   // Don't worry about Thumb: just ARM and Thumb2.
1345   if (Subtarget.isThumb1Only()) return false;
1346
1347   if (!Load1->isMachineOpcode() || !Load2->isMachineOpcode())
1348     return false;
1349
1350   switch (Load1->getMachineOpcode()) {
1351   default:
1352     return false;
1353   case ARM::LDRi12:
1354   case ARM::LDRBi12:
1355   case ARM::LDRD:
1356   case ARM::LDRH:
1357   case ARM::LDRSB:
1358   case ARM::LDRSH:
1359   case ARM::VLDRD:
1360   case ARM::VLDRS:
1361   case ARM::t2LDRi8:
1362   case ARM::t2LDRDi8:
1363   case ARM::t2LDRSHi8:
1364   case ARM::t2LDRi12:
1365   case ARM::t2LDRSHi12:
1366     break;
1367   }
1368
1369   switch (Load2->getMachineOpcode()) {
1370   default:
1371     return false;
1372   case ARM::LDRi12:
1373   case ARM::LDRBi12:
1374   case ARM::LDRD:
1375   case ARM::LDRH:
1376   case ARM::LDRSB:
1377   case ARM::LDRSH:
1378   case ARM::VLDRD:
1379   case ARM::VLDRS:
1380   case ARM::t2LDRi8:
1381   case ARM::t2LDRDi8:
1382   case ARM::t2LDRSHi8:
1383   case ARM::t2LDRi12:
1384   case ARM::t2LDRSHi12:
1385     break;
1386   }
1387
1388   // Check if base addresses and chain operands match.
1389   if (Load1->getOperand(0) != Load2->getOperand(0) ||
1390       Load1->getOperand(4) != Load2->getOperand(4))
1391     return false;
1392
1393   // Index should be Reg0.
1394   if (Load1->getOperand(3) != Load2->getOperand(3))
1395     return false;
1396
1397   // Determine the offsets.
1398   if (isa<ConstantSDNode>(Load1->getOperand(1)) &&
1399       isa<ConstantSDNode>(Load2->getOperand(1))) {
1400     Offset1 = cast<ConstantSDNode>(Load1->getOperand(1))->getSExtValue();
1401     Offset2 = cast<ConstantSDNode>(Load2->getOperand(1))->getSExtValue();
1402     return true;
1403   }
1404
1405   return false;
1406 }
1407
1408 /// shouldScheduleLoadsNear - This is a used by the pre-regalloc scheduler to
1409 /// determine (in conjunction with areLoadsFromSameBasePtr) if two loads should
1410 /// be scheduled togther. On some targets if two loads are loading from
1411 /// addresses in the same cache line, it's better if they are scheduled
1412 /// together. This function takes two integers that represent the load offsets
1413 /// from the common base address. It returns true if it decides it's desirable
1414 /// to schedule the two loads together. "NumLoads" is the number of loads that
1415 /// have already been scheduled after Load1.
1416 bool ARMBaseInstrInfo::shouldScheduleLoadsNear(SDNode *Load1, SDNode *Load2,
1417                                                int64_t Offset1, int64_t Offset2,
1418                                                unsigned NumLoads) const {
1419   // Don't worry about Thumb: just ARM and Thumb2.
1420   if (Subtarget.isThumb1Only()) return false;
1421
1422   assert(Offset2 > Offset1);
1423
1424   if ((Offset2 - Offset1) / 8 > 64)
1425     return false;
1426
1427   if (Load1->getMachineOpcode() != Load2->getMachineOpcode())
1428     return false;  // FIXME: overly conservative?
1429
1430   // Four loads in a row should be sufficient.
1431   if (NumLoads >= 3)
1432     return false;
1433
1434   return true;
1435 }
1436
1437 bool ARMBaseInstrInfo::isSchedulingBoundary(const MachineInstr *MI,
1438                                             const MachineBasicBlock *MBB,
1439                                             const MachineFunction &MF) const {
1440   // Debug info is never a scheduling boundary. It's necessary to be explicit
1441   // due to the special treatment of IT instructions below, otherwise a
1442   // dbg_value followed by an IT will result in the IT instruction being
1443   // considered a scheduling hazard, which is wrong. It should be the actual
1444   // instruction preceding the dbg_value instruction(s), just like it is
1445   // when debug info is not present.
1446   if (MI->isDebugValue())
1447     return false;
1448
1449   // Terminators and labels can't be scheduled around.
1450   if (MI->isTerminator() || MI->isLabel())
1451     return true;
1452
1453   // Treat the start of the IT block as a scheduling boundary, but schedule
1454   // t2IT along with all instructions following it.
1455   // FIXME: This is a big hammer. But the alternative is to add all potential
1456   // true and anti dependencies to IT block instructions as implicit operands
1457   // to the t2IT instruction. The added compile time and complexity does not
1458   // seem worth it.
1459   MachineBasicBlock::const_iterator I = MI;
1460   // Make sure to skip any dbg_value instructions
1461   while (++I != MBB->end() && I->isDebugValue())
1462     ;
1463   if (I != MBB->end() && I->getOpcode() == ARM::t2IT)
1464     return true;
1465
1466   // Don't attempt to schedule around any instruction that defines
1467   // a stack-oriented pointer, as it's unlikely to be profitable. This
1468   // saves compile time, because it doesn't require every single
1469   // stack slot reference to depend on the instruction that does the
1470   // modification.
1471   // Calls don't actually change the stack pointer, even if they have imp-defs.
1472   // No ARM calling conventions change the stack pointer. (X86 calling
1473   // conventions sometimes do).
1474   if (!MI->isCall() && MI->definesRegister(ARM::SP))
1475     return true;
1476
1477   return false;
1478 }
1479
1480 bool ARMBaseInstrInfo::
1481 isProfitableToIfCvt(MachineBasicBlock &MBB,
1482                     unsigned NumCycles, unsigned ExtraPredCycles,
1483                     const BranchProbability &Probability) const {
1484   if (!NumCycles)
1485     return false;
1486
1487   // Attempt to estimate the relative costs of predication versus branching.
1488   unsigned UnpredCost = Probability.getNumerator() * NumCycles;
1489   UnpredCost /= Probability.getDenominator();
1490   UnpredCost += 1; // The branch itself
1491   UnpredCost += Subtarget.getMispredictionPenalty() / 10;
1492
1493   return (NumCycles + ExtraPredCycles) <= UnpredCost;
1494 }
1495
1496 bool ARMBaseInstrInfo::
1497 isProfitableToIfCvt(MachineBasicBlock &TMBB,
1498                     unsigned TCycles, unsigned TExtra,
1499                     MachineBasicBlock &FMBB,
1500                     unsigned FCycles, unsigned FExtra,
1501                     const BranchProbability &Probability) const {
1502   if (!TCycles || !FCycles)
1503     return false;
1504
1505   // Attempt to estimate the relative costs of predication versus branching.
1506   unsigned TUnpredCost = Probability.getNumerator() * TCycles;
1507   TUnpredCost /= Probability.getDenominator();
1508
1509   uint32_t Comp = Probability.getDenominator() - Probability.getNumerator();
1510   unsigned FUnpredCost = Comp * FCycles;
1511   FUnpredCost /= Probability.getDenominator();
1512
1513   unsigned UnpredCost = TUnpredCost + FUnpredCost;
1514   UnpredCost += 1; // The branch itself
1515   UnpredCost += Subtarget.getMispredictionPenalty() / 10;
1516
1517   return (TCycles + FCycles + TExtra + FExtra) <= UnpredCost;
1518 }
1519
1520 /// getInstrPredicate - If instruction is predicated, returns its predicate
1521 /// condition, otherwise returns AL. It also returns the condition code
1522 /// register by reference.
1523 ARMCC::CondCodes
1524 llvm::getInstrPredicate(const MachineInstr *MI, unsigned &PredReg) {
1525   int PIdx = MI->findFirstPredOperandIdx();
1526   if (PIdx == -1) {
1527     PredReg = 0;
1528     return ARMCC::AL;
1529   }
1530
1531   PredReg = MI->getOperand(PIdx+1).getReg();
1532   return (ARMCC::CondCodes)MI->getOperand(PIdx).getImm();
1533 }
1534
1535
1536 int llvm::getMatchingCondBranchOpcode(int Opc) {
1537   if (Opc == ARM::B)
1538     return ARM::Bcc;
1539   if (Opc == ARM::tB)
1540     return ARM::tBcc;
1541   if (Opc == ARM::t2B)
1542     return ARM::t2Bcc;
1543
1544   llvm_unreachable("Unknown unconditional branch opcode!");
1545 }
1546
1547 /// commuteInstruction - Handle commutable instructions.
1548 MachineInstr *
1549 ARMBaseInstrInfo::commuteInstruction(MachineInstr *MI, bool NewMI) const {
1550   switch (MI->getOpcode()) {
1551   case ARM::MOVCCr:
1552   case ARM::t2MOVCCr: {
1553     // MOVCC can be commuted by inverting the condition.
1554     unsigned PredReg = 0;
1555     ARMCC::CondCodes CC = getInstrPredicate(MI, PredReg);
1556     // MOVCC AL can't be inverted. Shouldn't happen.
1557     if (CC == ARMCC::AL || PredReg != ARM::CPSR)
1558       return NULL;
1559     MI = TargetInstrInfoImpl::commuteInstruction(MI, NewMI);
1560     if (!MI)
1561       return NULL;
1562     // After swapping the MOVCC operands, also invert the condition.
1563     MI->getOperand(MI->findFirstPredOperandIdx())
1564       .setImm(ARMCC::getOppositeCondition(CC));
1565     return MI;
1566   }
1567   }
1568   return TargetInstrInfoImpl::commuteInstruction(MI, NewMI);
1569 }
1570
1571 /// Identify instructions that can be folded into a MOVCC instruction, and
1572 /// return the corresponding opcode for the predicated pseudo-instruction.
1573 unsigned llvm::canFoldARMInstrIntoMOVCC(unsigned Reg,
1574                                         MachineInstr *&MI,
1575                                         const MachineRegisterInfo &MRI) {
1576   if (!TargetRegisterInfo::isVirtualRegister(Reg))
1577     return 0;
1578   if (!MRI.hasOneNonDBGUse(Reg))
1579     return 0;
1580   MI = MRI.getVRegDef(Reg);
1581   if (!MI)
1582     return 0;
1583   // Check if MI has any non-dead defs or physreg uses. This also detects
1584   // predicated instructions which will be reading CPSR.
1585   for (unsigned i = 1, e = MI->getNumOperands(); i != e; ++i) {
1586     const MachineOperand &MO = MI->getOperand(i);
1587     if (!MO.isReg())
1588       continue;
1589     if (TargetRegisterInfo::isPhysicalRegister(MO.getReg()))
1590       return 0;
1591     if (MO.isDef() && !MO.isDead())
1592       return 0;
1593   }
1594   switch (MI->getOpcode()) {
1595   default: return 0;
1596   case ARM::ANDri:   return ARM::ANDCCri;
1597   case ARM::ANDrr:   return ARM::ANDCCrr;
1598   case ARM::ANDrsi:  return ARM::ANDCCrsi;
1599   case ARM::ANDrsr:  return ARM::ANDCCrsr;
1600   case ARM::t2ANDri: return ARM::t2ANDCCri;
1601   case ARM::t2ANDrr: return ARM::t2ANDCCrr;
1602   case ARM::t2ANDrs: return ARM::t2ANDCCrs;
1603   case ARM::EORri:   return ARM::EORCCri;
1604   case ARM::EORrr:   return ARM::EORCCrr;
1605   case ARM::EORrsi:  return ARM::EORCCrsi;
1606   case ARM::EORrsr:  return ARM::EORCCrsr;
1607   case ARM::t2EORri: return ARM::t2EORCCri;
1608   case ARM::t2EORrr: return ARM::t2EORCCrr;
1609   case ARM::t2EORrs: return ARM::t2EORCCrs;
1610   case ARM::ORRri:   return ARM::ORRCCri;
1611   case ARM::ORRrr:   return ARM::ORRCCrr;
1612   case ARM::ORRrsi:  return ARM::ORRCCrsi;
1613   case ARM::ORRrsr:  return ARM::ORRCCrsr;
1614   case ARM::t2ORRri: return ARM::t2ORRCCri;
1615   case ARM::t2ORRrr: return ARM::t2ORRCCrr;
1616   case ARM::t2ORRrs: return ARM::t2ORRCCrs;
1617   }
1618 }
1619
1620 /// Map pseudo instructions that imply an 'S' bit onto real opcodes. Whether the
1621 /// instruction is encoded with an 'S' bit is determined by the optional CPSR
1622 /// def operand.
1623 ///
1624 /// This will go away once we can teach tblgen how to set the optional CPSR def
1625 /// operand itself.
1626 struct AddSubFlagsOpcodePair {
1627   uint16_t PseudoOpc;
1628   uint16_t MachineOpc;
1629 };
1630
1631 static const AddSubFlagsOpcodePair AddSubFlagsOpcodeMap[] = {
1632   {ARM::ADDSri, ARM::ADDri},
1633   {ARM::ADDSrr, ARM::ADDrr},
1634   {ARM::ADDSrsi, ARM::ADDrsi},
1635   {ARM::ADDSrsr, ARM::ADDrsr},
1636
1637   {ARM::SUBSri, ARM::SUBri},
1638   {ARM::SUBSrr, ARM::SUBrr},
1639   {ARM::SUBSrsi, ARM::SUBrsi},
1640   {ARM::SUBSrsr, ARM::SUBrsr},
1641
1642   {ARM::RSBSri, ARM::RSBri},
1643   {ARM::RSBSrsi, ARM::RSBrsi},
1644   {ARM::RSBSrsr, ARM::RSBrsr},
1645
1646   {ARM::t2ADDSri, ARM::t2ADDri},
1647   {ARM::t2ADDSrr, ARM::t2ADDrr},
1648   {ARM::t2ADDSrs, ARM::t2ADDrs},
1649
1650   {ARM::t2SUBSri, ARM::t2SUBri},
1651   {ARM::t2SUBSrr, ARM::t2SUBrr},
1652   {ARM::t2SUBSrs, ARM::t2SUBrs},
1653
1654   {ARM::t2RSBSri, ARM::t2RSBri},
1655   {ARM::t2RSBSrs, ARM::t2RSBrs},
1656 };
1657
1658 unsigned llvm::convertAddSubFlagsOpcode(unsigned OldOpc) {
1659   for (unsigned i = 0, e = array_lengthof(AddSubFlagsOpcodeMap); i != e; ++i)
1660     if (OldOpc == AddSubFlagsOpcodeMap[i].PseudoOpc)
1661       return AddSubFlagsOpcodeMap[i].MachineOpc;
1662   return 0;
1663 }
1664
1665 void llvm::emitARMRegPlusImmediate(MachineBasicBlock &MBB,
1666                                MachineBasicBlock::iterator &MBBI, DebugLoc dl,
1667                                unsigned DestReg, unsigned BaseReg, int NumBytes,
1668                                ARMCC::CondCodes Pred, unsigned PredReg,
1669                                const ARMBaseInstrInfo &TII, unsigned MIFlags) {
1670   bool isSub = NumBytes < 0;
1671   if (isSub) NumBytes = -NumBytes;
1672
1673   while (NumBytes) {
1674     unsigned RotAmt = ARM_AM::getSOImmValRotate(NumBytes);
1675     unsigned ThisVal = NumBytes & ARM_AM::rotr32(0xFF, RotAmt);
1676     assert(ThisVal && "Didn't extract field correctly");
1677
1678     // We will handle these bits from offset, clear them.
1679     NumBytes &= ~ThisVal;
1680
1681     assert(ARM_AM::getSOImmVal(ThisVal) != -1 && "Bit extraction didn't work?");
1682
1683     // Build the new ADD / SUB.
1684     unsigned Opc = isSub ? ARM::SUBri : ARM::ADDri;
1685     BuildMI(MBB, MBBI, dl, TII.get(Opc), DestReg)
1686       .addReg(BaseReg, RegState::Kill).addImm(ThisVal)
1687       .addImm((unsigned)Pred).addReg(PredReg).addReg(0)
1688       .setMIFlags(MIFlags);
1689     BaseReg = DestReg;
1690   }
1691 }
1692
1693 bool llvm::rewriteARMFrameIndex(MachineInstr &MI, unsigned FrameRegIdx,
1694                                 unsigned FrameReg, int &Offset,
1695                                 const ARMBaseInstrInfo &TII) {
1696   unsigned Opcode = MI.getOpcode();
1697   const MCInstrDesc &Desc = MI.getDesc();
1698   unsigned AddrMode = (Desc.TSFlags & ARMII::AddrModeMask);
1699   bool isSub = false;
1700
1701   // Memory operands in inline assembly always use AddrMode2.
1702   if (Opcode == ARM::INLINEASM)
1703     AddrMode = ARMII::AddrMode2;
1704
1705   if (Opcode == ARM::ADDri) {
1706     Offset += MI.getOperand(FrameRegIdx+1).getImm();
1707     if (Offset == 0) {
1708       // Turn it into a move.
1709       MI.setDesc(TII.get(ARM::MOVr));
1710       MI.getOperand(FrameRegIdx).ChangeToRegister(FrameReg, false);
1711       MI.RemoveOperand(FrameRegIdx+1);
1712       Offset = 0;
1713       return true;
1714     } else if (Offset < 0) {
1715       Offset = -Offset;
1716       isSub = true;
1717       MI.setDesc(TII.get(ARM::SUBri));
1718     }
1719
1720     // Common case: small offset, fits into instruction.
1721     if (ARM_AM::getSOImmVal(Offset) != -1) {
1722       // Replace the FrameIndex with sp / fp
1723       MI.getOperand(FrameRegIdx).ChangeToRegister(FrameReg, false);
1724       MI.getOperand(FrameRegIdx+1).ChangeToImmediate(Offset);
1725       Offset = 0;
1726       return true;
1727     }
1728
1729     // Otherwise, pull as much of the immedidate into this ADDri/SUBri
1730     // as possible.
1731     unsigned RotAmt = ARM_AM::getSOImmValRotate(Offset);
1732     unsigned ThisImmVal = Offset & ARM_AM::rotr32(0xFF, RotAmt);
1733
1734     // We will handle these bits from offset, clear them.
1735     Offset &= ~ThisImmVal;
1736
1737     // Get the properly encoded SOImmVal field.
1738     assert(ARM_AM::getSOImmVal(ThisImmVal) != -1 &&
1739            "Bit extraction didn't work?");
1740     MI.getOperand(FrameRegIdx+1).ChangeToImmediate(ThisImmVal);
1741  } else {
1742     unsigned ImmIdx = 0;
1743     int InstrOffs = 0;
1744     unsigned NumBits = 0;
1745     unsigned Scale = 1;
1746     switch (AddrMode) {
1747     case ARMII::AddrMode_i12: {
1748       ImmIdx = FrameRegIdx + 1;
1749       InstrOffs = MI.getOperand(ImmIdx).getImm();
1750       NumBits = 12;
1751       break;
1752     }
1753     case ARMII::AddrMode2: {
1754       ImmIdx = FrameRegIdx+2;
1755       InstrOffs = ARM_AM::getAM2Offset(MI.getOperand(ImmIdx).getImm());
1756       if (ARM_AM::getAM2Op(MI.getOperand(ImmIdx).getImm()) == ARM_AM::sub)
1757         InstrOffs *= -1;
1758       NumBits = 12;
1759       break;
1760     }
1761     case ARMII::AddrMode3: {
1762       ImmIdx = FrameRegIdx+2;
1763       InstrOffs = ARM_AM::getAM3Offset(MI.getOperand(ImmIdx).getImm());
1764       if (ARM_AM::getAM3Op(MI.getOperand(ImmIdx).getImm()) == ARM_AM::sub)
1765         InstrOffs *= -1;
1766       NumBits = 8;
1767       break;
1768     }
1769     case ARMII::AddrMode4:
1770     case ARMII::AddrMode6:
1771       // Can't fold any offset even if it's zero.
1772       return false;
1773     case ARMII::AddrMode5: {
1774       ImmIdx = FrameRegIdx+1;
1775       InstrOffs = ARM_AM::getAM5Offset(MI.getOperand(ImmIdx).getImm());
1776       if (ARM_AM::getAM5Op(MI.getOperand(ImmIdx).getImm()) == ARM_AM::sub)
1777         InstrOffs *= -1;
1778       NumBits = 8;
1779       Scale = 4;
1780       break;
1781     }
1782     default:
1783       llvm_unreachable("Unsupported addressing mode!");
1784     }
1785
1786     Offset += InstrOffs * Scale;
1787     assert((Offset & (Scale-1)) == 0 && "Can't encode this offset!");
1788     if (Offset < 0) {
1789       Offset = -Offset;
1790       isSub = true;
1791     }
1792
1793     // Attempt to fold address comp. if opcode has offset bits
1794     if (NumBits > 0) {
1795       // Common case: small offset, fits into instruction.
1796       MachineOperand &ImmOp = MI.getOperand(ImmIdx);
1797       int ImmedOffset = Offset / Scale;
1798       unsigned Mask = (1 << NumBits) - 1;
1799       if ((unsigned)Offset <= Mask * Scale) {
1800         // Replace the FrameIndex with sp
1801         MI.getOperand(FrameRegIdx).ChangeToRegister(FrameReg, false);
1802         // FIXME: When addrmode2 goes away, this will simplify (like the
1803         // T2 version), as the LDR.i12 versions don't need the encoding
1804         // tricks for the offset value.
1805         if (isSub) {
1806           if (AddrMode == ARMII::AddrMode_i12)
1807             ImmedOffset = -ImmedOffset;
1808           else
1809             ImmedOffset |= 1 << NumBits;
1810         }
1811         ImmOp.ChangeToImmediate(ImmedOffset);
1812         Offset = 0;
1813         return true;
1814       }
1815
1816       // Otherwise, it didn't fit. Pull in what we can to simplify the immed.
1817       ImmedOffset = ImmedOffset & Mask;
1818       if (isSub) {
1819         if (AddrMode == ARMII::AddrMode_i12)
1820           ImmedOffset = -ImmedOffset;
1821         else
1822           ImmedOffset |= 1 << NumBits;
1823       }
1824       ImmOp.ChangeToImmediate(ImmedOffset);
1825       Offset &= ~(Mask*Scale);
1826     }
1827   }
1828
1829   Offset = (isSub) ? -Offset : Offset;
1830   return Offset == 0;
1831 }
1832
1833 /// analyzeCompare - For a comparison instruction, return the source registers
1834 /// in SrcReg and SrcReg2 if having two register operands, and the value it
1835 /// compares against in CmpValue. Return true if the comparison instruction
1836 /// can be analyzed.
1837 bool ARMBaseInstrInfo::
1838 analyzeCompare(const MachineInstr *MI, unsigned &SrcReg, unsigned &SrcReg2,
1839                int &CmpMask, int &CmpValue) const {
1840   switch (MI->getOpcode()) {
1841   default: break;
1842   case ARM::CMPri:
1843   case ARM::t2CMPri:
1844     SrcReg = MI->getOperand(0).getReg();
1845     SrcReg2 = 0;
1846     CmpMask = ~0;
1847     CmpValue = MI->getOperand(1).getImm();
1848     return true;
1849   case ARM::CMPrr:
1850   case ARM::t2CMPrr:
1851     SrcReg = MI->getOperand(0).getReg();
1852     SrcReg2 = MI->getOperand(1).getReg();
1853     CmpMask = ~0;
1854     CmpValue = 0;
1855     return true;
1856   case ARM::TSTri:
1857   case ARM::t2TSTri:
1858     SrcReg = MI->getOperand(0).getReg();
1859     SrcReg2 = 0;
1860     CmpMask = MI->getOperand(1).getImm();
1861     CmpValue = 0;
1862     return true;
1863   }
1864
1865   return false;
1866 }
1867
1868 /// isSuitableForMask - Identify a suitable 'and' instruction that
1869 /// operates on the given source register and applies the same mask
1870 /// as a 'tst' instruction. Provide a limited look-through for copies.
1871 /// When successful, MI will hold the found instruction.
1872 static bool isSuitableForMask(MachineInstr *&MI, unsigned SrcReg,
1873                               int CmpMask, bool CommonUse) {
1874   switch (MI->getOpcode()) {
1875     case ARM::ANDri:
1876     case ARM::t2ANDri:
1877       if (CmpMask != MI->getOperand(2).getImm())
1878         return false;
1879       if (SrcReg == MI->getOperand(CommonUse ? 1 : 0).getReg())
1880         return true;
1881       break;
1882     case ARM::COPY: {
1883       // Walk down one instruction which is potentially an 'and'.
1884       const MachineInstr &Copy = *MI;
1885       MachineBasicBlock::iterator AND(
1886         llvm::next(MachineBasicBlock::iterator(MI)));
1887       if (AND == MI->getParent()->end()) return false;
1888       MI = AND;
1889       return isSuitableForMask(MI, Copy.getOperand(0).getReg(),
1890                                CmpMask, true);
1891     }
1892   }
1893
1894   return false;
1895 }
1896
1897 /// getSwappedCondition - assume the flags are set by MI(a,b), return
1898 /// the condition code if we modify the instructions such that flags are
1899 /// set by MI(b,a).
1900 inline static ARMCC::CondCodes getSwappedCondition(ARMCC::CondCodes CC) {
1901   switch (CC) {
1902   default: return ARMCC::AL;
1903   case ARMCC::EQ: return ARMCC::EQ;
1904   case ARMCC::NE: return ARMCC::NE;
1905   case ARMCC::HS: return ARMCC::LS;
1906   case ARMCC::LO: return ARMCC::HI;
1907   case ARMCC::HI: return ARMCC::LO;
1908   case ARMCC::LS: return ARMCC::HS;
1909   case ARMCC::GE: return ARMCC::LE;
1910   case ARMCC::LT: return ARMCC::GT;
1911   case ARMCC::GT: return ARMCC::LT;
1912   case ARMCC::LE: return ARMCC::GE;
1913   }
1914 }
1915
1916 /// isRedundantFlagInstr - check whether the first instruction, whose only
1917 /// purpose is to update flags, can be made redundant.
1918 /// CMPrr can be made redundant by SUBrr if the operands are the same.
1919 /// CMPri can be made redundant by SUBri if the operands are the same.
1920 /// This function can be extended later on.
1921 inline static bool isRedundantFlagInstr(MachineInstr *CmpI, unsigned SrcReg,
1922                                         unsigned SrcReg2, int ImmValue,
1923                                         MachineInstr *OI) {
1924   if ((CmpI->getOpcode() == ARM::CMPrr ||
1925        CmpI->getOpcode() == ARM::t2CMPrr) &&
1926       (OI->getOpcode() == ARM::SUBrr ||
1927        OI->getOpcode() == ARM::t2SUBrr) &&
1928       ((OI->getOperand(1).getReg() == SrcReg &&
1929         OI->getOperand(2).getReg() == SrcReg2) ||
1930        (OI->getOperand(1).getReg() == SrcReg2 &&
1931         OI->getOperand(2).getReg() == SrcReg)))
1932     return true;
1933
1934   if ((CmpI->getOpcode() == ARM::CMPri ||
1935        CmpI->getOpcode() == ARM::t2CMPri) &&
1936       (OI->getOpcode() == ARM::SUBri ||
1937        OI->getOpcode() == ARM::t2SUBri) &&
1938       OI->getOperand(1).getReg() == SrcReg &&
1939       OI->getOperand(2).getImm() == ImmValue)
1940     return true;
1941   return false;
1942 }
1943
1944 /// optimizeCompareInstr - Convert the instruction supplying the argument to the
1945 /// comparison into one that sets the zero bit in the flags register;
1946 /// Remove a redundant Compare instruction if an earlier instruction can set the
1947 /// flags in the same way as Compare.
1948 /// E.g. SUBrr(r1,r2) and CMPrr(r1,r2). We also handle the case where two
1949 /// operands are swapped: SUBrr(r1,r2) and CMPrr(r2,r1), by updating the
1950 /// condition code of instructions which use the flags.
1951 bool ARMBaseInstrInfo::
1952 optimizeCompareInstr(MachineInstr *CmpInstr, unsigned SrcReg, unsigned SrcReg2,
1953                      int CmpMask, int CmpValue,
1954                      const MachineRegisterInfo *MRI) const {
1955   // Get the unique definition of SrcReg.
1956   MachineInstr *MI = MRI->getUniqueVRegDef(SrcReg);
1957   if (!MI) return false;
1958
1959   // Masked compares sometimes use the same register as the corresponding 'and'.
1960   if (CmpMask != ~0) {
1961     if (!isSuitableForMask(MI, SrcReg, CmpMask, false)) {
1962       MI = 0;
1963       for (MachineRegisterInfo::use_iterator UI = MRI->use_begin(SrcReg),
1964            UE = MRI->use_end(); UI != UE; ++UI) {
1965         if (UI->getParent() != CmpInstr->getParent()) continue;
1966         MachineInstr *PotentialAND = &*UI;
1967         if (!isSuitableForMask(PotentialAND, SrcReg, CmpMask, true))
1968           continue;
1969         MI = PotentialAND;
1970         break;
1971       }
1972       if (!MI) return false;
1973     }
1974   }
1975
1976   // Get ready to iterate backward from CmpInstr.
1977   MachineBasicBlock::iterator I = CmpInstr, E = MI,
1978                               B = CmpInstr->getParent()->begin();
1979
1980   // Early exit if CmpInstr is at the beginning of the BB.
1981   if (I == B) return false;
1982
1983   // There are two possible candidates which can be changed to set CPSR:
1984   // One is MI, the other is a SUB instruction.
1985   // For CMPrr(r1,r2), we are looking for SUB(r1,r2) or SUB(r2,r1).
1986   // For CMPri(r1, CmpValue), we are looking for SUBri(r1, CmpValue).
1987   MachineInstr *Sub = NULL;
1988   if (SrcReg2 != 0)
1989     // MI is not a candidate for CMPrr.
1990     MI = NULL;
1991   else if (MI->getParent() != CmpInstr->getParent() || CmpValue != 0) {
1992     // Conservatively refuse to convert an instruction which isn't in the same
1993     // BB as the comparison.
1994     // For CMPri, we need to check Sub, thus we can't return here.
1995     if (CmpInstr->getOpcode() == ARM::CMPri ||
1996        CmpInstr->getOpcode() == ARM::t2CMPri)
1997       MI = NULL;
1998     else
1999       return false;
2000   }
2001
2002   // Check that CPSR isn't set between the comparison instruction and the one we
2003   // want to change. At the same time, search for Sub.
2004   const TargetRegisterInfo *TRI = &getRegisterInfo();
2005   --I;
2006   for (; I != E; --I) {
2007     const MachineInstr &Instr = *I;
2008
2009     if (Instr.modifiesRegister(ARM::CPSR, TRI) ||
2010         Instr.readsRegister(ARM::CPSR, TRI))
2011       // This instruction modifies or uses CPSR after the one we want to
2012       // change. We can't do this transformation.
2013       return false;
2014
2015     // Check whether CmpInstr can be made redundant by the current instruction.
2016     if (isRedundantFlagInstr(CmpInstr, SrcReg, SrcReg2, CmpValue, &*I)) {
2017       Sub = &*I;
2018       break;
2019     }
2020
2021     if (I == B)
2022       // The 'and' is below the comparison instruction.
2023       return false;
2024   }
2025
2026   // Return false if no candidates exist.
2027   if (!MI && !Sub)
2028     return false;
2029
2030   // The single candidate is called MI.
2031   if (!MI) MI = Sub;
2032
2033   switch (MI->getOpcode()) {
2034   default: break;
2035   case ARM::RSBrr:
2036   case ARM::RSBri:
2037   case ARM::RSCrr:
2038   case ARM::RSCri:
2039   case ARM::ADDrr:
2040   case ARM::ADDri:
2041   case ARM::ADCrr:
2042   case ARM::ADCri:
2043   case ARM::SUBrr:
2044   case ARM::SUBri:
2045   case ARM::SBCrr:
2046   case ARM::SBCri:
2047   case ARM::t2RSBri:
2048   case ARM::t2ADDrr:
2049   case ARM::t2ADDri:
2050   case ARM::t2ADCrr:
2051   case ARM::t2ADCri:
2052   case ARM::t2SUBrr:
2053   case ARM::t2SUBri:
2054   case ARM::t2SBCrr:
2055   case ARM::t2SBCri:
2056   case ARM::ANDrr:
2057   case ARM::ANDri:
2058   case ARM::t2ANDrr:
2059   case ARM::t2ANDri:
2060   case ARM::ORRrr:
2061   case ARM::ORRri:
2062   case ARM::t2ORRrr:
2063   case ARM::t2ORRri:
2064   case ARM::EORrr:
2065   case ARM::EORri:
2066   case ARM::t2EORrr:
2067   case ARM::t2EORri: {
2068     // Scan forward for the use of CPSR
2069     // When checking against MI: if it's a conditional code requires
2070     // checking of V bit, then this is not safe to do.
2071     // It is safe to remove CmpInstr if CPSR is redefined or killed.
2072     // If we are done with the basic block, we need to check whether CPSR is
2073     // live-out.
2074     SmallVector<std::pair<MachineOperand*, ARMCC::CondCodes>, 4>
2075         OperandsToUpdate;
2076     bool isSafe = false;
2077     I = CmpInstr;
2078     E = CmpInstr->getParent()->end();
2079     while (!isSafe && ++I != E) {
2080       const MachineInstr &Instr = *I;
2081       for (unsigned IO = 0, EO = Instr.getNumOperands();
2082            !isSafe && IO != EO; ++IO) {
2083         const MachineOperand &MO = Instr.getOperand(IO);
2084         if (MO.isRegMask() && MO.clobbersPhysReg(ARM::CPSR)) {
2085           isSafe = true;
2086           break;
2087         }
2088         if (!MO.isReg() || MO.getReg() != ARM::CPSR)
2089           continue;
2090         if (MO.isDef()) {
2091           isSafe = true;
2092           break;
2093         }
2094         // Condition code is after the operand before CPSR.
2095         ARMCC::CondCodes CC = (ARMCC::CondCodes)Instr.getOperand(IO-1).getImm();
2096         if (Sub) {
2097           ARMCC::CondCodes NewCC = getSwappedCondition(CC);
2098           if (NewCC == ARMCC::AL)
2099             return false;
2100           // If we have SUB(r1, r2) and CMP(r2, r1), the condition code based
2101           // on CMP needs to be updated to be based on SUB.
2102           // Push the condition code operands to OperandsToUpdate.
2103           // If it is safe to remove CmpInstr, the condition code of these
2104           // operands will be modified.
2105           if (SrcReg2 != 0 && Sub->getOperand(1).getReg() == SrcReg2 &&
2106               Sub->getOperand(2).getReg() == SrcReg)
2107             OperandsToUpdate.push_back(std::make_pair(&((*I).getOperand(IO-1)),
2108                                                       NewCC));
2109         }
2110         else
2111           switch (CC) {
2112           default:
2113             // CPSR can be used multiple times, we should continue.
2114             break;
2115           case ARMCC::VS:
2116           case ARMCC::VC:
2117           case ARMCC::GE:
2118           case ARMCC::LT:
2119           case ARMCC::GT:
2120           case ARMCC::LE:
2121             return false;
2122           }
2123       }
2124     }
2125
2126     // If CPSR is not killed nor re-defined, we should check whether it is
2127     // live-out. If it is live-out, do not optimize.
2128     if (!isSafe) {
2129       MachineBasicBlock *MBB = CmpInstr->getParent();
2130       for (MachineBasicBlock::succ_iterator SI = MBB->succ_begin(),
2131                SE = MBB->succ_end(); SI != SE; ++SI)
2132         if ((*SI)->isLiveIn(ARM::CPSR))
2133           return false;
2134     }
2135
2136     // Toggle the optional operand to CPSR.
2137     MI->getOperand(5).setReg(ARM::CPSR);
2138     MI->getOperand(5).setIsDef(true);
2139     CmpInstr->eraseFromParent();
2140
2141     // Modify the condition code of operands in OperandsToUpdate.
2142     // Since we have SUB(r1, r2) and CMP(r2, r1), the condition code needs to
2143     // be changed from r2 > r1 to r1 < r2, from r2 < r1 to r1 > r2, etc.
2144     for (unsigned i = 0, e = OperandsToUpdate.size(); i < e; i++)
2145       OperandsToUpdate[i].first->setImm(OperandsToUpdate[i].second);
2146     return true;
2147   }
2148   }
2149
2150   return false;
2151 }
2152
2153 bool ARMBaseInstrInfo::FoldImmediate(MachineInstr *UseMI,
2154                                      MachineInstr *DefMI, unsigned Reg,
2155                                      MachineRegisterInfo *MRI) const {
2156   // Fold large immediates into add, sub, or, xor.
2157   unsigned DefOpc = DefMI->getOpcode();
2158   if (DefOpc != ARM::t2MOVi32imm && DefOpc != ARM::MOVi32imm)
2159     return false;
2160   if (!DefMI->getOperand(1).isImm())
2161     // Could be t2MOVi32imm <ga:xx>
2162     return false;
2163
2164   if (!MRI->hasOneNonDBGUse(Reg))
2165     return false;
2166
2167   const MCInstrDesc &DefMCID = DefMI->getDesc();
2168   if (DefMCID.hasOptionalDef()) {
2169     unsigned NumOps = DefMCID.getNumOperands();
2170     const MachineOperand &MO = DefMI->getOperand(NumOps-1);
2171     if (MO.getReg() == ARM::CPSR && !MO.isDead())
2172       // If DefMI defines CPSR and it is not dead, it's obviously not safe
2173       // to delete DefMI.
2174       return false;
2175   }
2176
2177   const MCInstrDesc &UseMCID = UseMI->getDesc();
2178   if (UseMCID.hasOptionalDef()) {
2179     unsigned NumOps = UseMCID.getNumOperands();
2180     if (UseMI->getOperand(NumOps-1).getReg() == ARM::CPSR)
2181       // If the instruction sets the flag, do not attempt this optimization
2182       // since it may change the semantics of the code.
2183       return false;
2184   }
2185
2186   unsigned UseOpc = UseMI->getOpcode();
2187   unsigned NewUseOpc = 0;
2188   uint32_t ImmVal = (uint32_t)DefMI->getOperand(1).getImm();
2189   uint32_t SOImmValV1 = 0, SOImmValV2 = 0;
2190   bool Commute = false;
2191   switch (UseOpc) {
2192   default: return false;
2193   case ARM::SUBrr:
2194   case ARM::ADDrr:
2195   case ARM::ORRrr:
2196   case ARM::EORrr:
2197   case ARM::t2SUBrr:
2198   case ARM::t2ADDrr:
2199   case ARM::t2ORRrr:
2200   case ARM::t2EORrr: {
2201     Commute = UseMI->getOperand(2).getReg() != Reg;
2202     switch (UseOpc) {
2203     default: break;
2204     case ARM::SUBrr: {
2205       if (Commute)
2206         return false;
2207       ImmVal = -ImmVal;
2208       NewUseOpc = ARM::SUBri;
2209       // Fallthrough
2210     }
2211     case ARM::ADDrr:
2212     case ARM::ORRrr:
2213     case ARM::EORrr: {
2214       if (!ARM_AM::isSOImmTwoPartVal(ImmVal))
2215         return false;
2216       SOImmValV1 = (uint32_t)ARM_AM::getSOImmTwoPartFirst(ImmVal);
2217       SOImmValV2 = (uint32_t)ARM_AM::getSOImmTwoPartSecond(ImmVal);
2218       switch (UseOpc) {
2219       default: break;
2220       case ARM::ADDrr: NewUseOpc = ARM::ADDri; break;
2221       case ARM::ORRrr: NewUseOpc = ARM::ORRri; break;
2222       case ARM::EORrr: NewUseOpc = ARM::EORri; break;
2223       }
2224       break;
2225     }
2226     case ARM::t2SUBrr: {
2227       if (Commute)
2228         return false;
2229       ImmVal = -ImmVal;
2230       NewUseOpc = ARM::t2SUBri;
2231       // Fallthrough
2232     }
2233     case ARM::t2ADDrr:
2234     case ARM::t2ORRrr:
2235     case ARM::t2EORrr: {
2236       if (!ARM_AM::isT2SOImmTwoPartVal(ImmVal))
2237         return false;
2238       SOImmValV1 = (uint32_t)ARM_AM::getT2SOImmTwoPartFirst(ImmVal);
2239       SOImmValV2 = (uint32_t)ARM_AM::getT2SOImmTwoPartSecond(ImmVal);
2240       switch (UseOpc) {
2241       default: break;
2242       case ARM::t2ADDrr: NewUseOpc = ARM::t2ADDri; break;
2243       case ARM::t2ORRrr: NewUseOpc = ARM::t2ORRri; break;
2244       case ARM::t2EORrr: NewUseOpc = ARM::t2EORri; break;
2245       }
2246       break;
2247     }
2248     }
2249   }
2250   }
2251
2252   unsigned OpIdx = Commute ? 2 : 1;
2253   unsigned Reg1 = UseMI->getOperand(OpIdx).getReg();
2254   bool isKill = UseMI->getOperand(OpIdx).isKill();
2255   unsigned NewReg = MRI->createVirtualRegister(MRI->getRegClass(Reg));
2256   AddDefaultCC(AddDefaultPred(BuildMI(*UseMI->getParent(),
2257                                       UseMI, UseMI->getDebugLoc(),
2258                                       get(NewUseOpc), NewReg)
2259                               .addReg(Reg1, getKillRegState(isKill))
2260                               .addImm(SOImmValV1)));
2261   UseMI->setDesc(get(NewUseOpc));
2262   UseMI->getOperand(1).setReg(NewReg);
2263   UseMI->getOperand(1).setIsKill();
2264   UseMI->getOperand(2).ChangeToImmediate(SOImmValV2);
2265   DefMI->eraseFromParent();
2266   return true;
2267 }
2268
2269 unsigned
2270 ARMBaseInstrInfo::getNumMicroOps(const InstrItineraryData *ItinData,
2271                                  const MachineInstr *MI) const {
2272   if (!ItinData || ItinData->isEmpty())
2273     return 1;
2274
2275   const MCInstrDesc &Desc = MI->getDesc();
2276   unsigned Class = Desc.getSchedClass();
2277   int ItinUOps = ItinData->getNumMicroOps(Class);
2278   if (ItinUOps >= 0)
2279     return ItinUOps;
2280
2281   unsigned Opc = MI->getOpcode();
2282   switch (Opc) {
2283   default:
2284     llvm_unreachable("Unexpected multi-uops instruction!");
2285   case ARM::VLDMQIA:
2286   case ARM::VSTMQIA:
2287     return 2;
2288
2289   // The number of uOps for load / store multiple are determined by the number
2290   // registers.
2291   //
2292   // On Cortex-A8, each pair of register loads / stores can be scheduled on the
2293   // same cycle. The scheduling for the first load / store must be done
2294   // separately by assuming the address is not 64-bit aligned.
2295   //
2296   // On Cortex-A9, the formula is simply (#reg / 2) + (#reg % 2). If the address
2297   // is not 64-bit aligned, then AGU would take an extra cycle.  For VFP / NEON
2298   // load / store multiple, the formula is (#reg / 2) + (#reg % 2) + 1.
2299   case ARM::VLDMDIA:
2300   case ARM::VLDMDIA_UPD:
2301   case ARM::VLDMDDB_UPD:
2302   case ARM::VLDMSIA:
2303   case ARM::VLDMSIA_UPD:
2304   case ARM::VLDMSDB_UPD:
2305   case ARM::VSTMDIA:
2306   case ARM::VSTMDIA_UPD:
2307   case ARM::VSTMDDB_UPD:
2308   case ARM::VSTMSIA:
2309   case ARM::VSTMSIA_UPD:
2310   case ARM::VSTMSDB_UPD: {
2311     unsigned NumRegs = MI->getNumOperands() - Desc.getNumOperands();
2312     return (NumRegs / 2) + (NumRegs % 2) + 1;
2313   }
2314
2315   case ARM::LDMIA_RET:
2316   case ARM::LDMIA:
2317   case ARM::LDMDA:
2318   case ARM::LDMDB:
2319   case ARM::LDMIB:
2320   case ARM::LDMIA_UPD:
2321   case ARM::LDMDA_UPD:
2322   case ARM::LDMDB_UPD:
2323   case ARM::LDMIB_UPD:
2324   case ARM::STMIA:
2325   case ARM::STMDA:
2326   case ARM::STMDB:
2327   case ARM::STMIB:
2328   case ARM::STMIA_UPD:
2329   case ARM::STMDA_UPD:
2330   case ARM::STMDB_UPD:
2331   case ARM::STMIB_UPD:
2332   case ARM::tLDMIA:
2333   case ARM::tLDMIA_UPD:
2334   case ARM::tSTMIA_UPD:
2335   case ARM::tPOP_RET:
2336   case ARM::tPOP:
2337   case ARM::tPUSH:
2338   case ARM::t2LDMIA_RET:
2339   case ARM::t2LDMIA:
2340   case ARM::t2LDMDB:
2341   case ARM::t2LDMIA_UPD:
2342   case ARM::t2LDMDB_UPD:
2343   case ARM::t2STMIA:
2344   case ARM::t2STMDB:
2345   case ARM::t2STMIA_UPD:
2346   case ARM::t2STMDB_UPD: {
2347     unsigned NumRegs = MI->getNumOperands() - Desc.getNumOperands() + 1;
2348     if (Subtarget.isCortexA8()) {
2349       if (NumRegs < 4)
2350         return 2;
2351       // 4 registers would be issued: 2, 2.
2352       // 5 registers would be issued: 2, 2, 1.
2353       int A8UOps = (NumRegs / 2);
2354       if (NumRegs % 2)
2355         ++A8UOps;
2356       return A8UOps;
2357     } else if (Subtarget.isCortexA9()) {
2358       int A9UOps = (NumRegs / 2);
2359       // If there are odd number of registers or if it's not 64-bit aligned,
2360       // then it takes an extra AGU (Address Generation Unit) cycle.
2361       if ((NumRegs % 2) ||
2362           !MI->hasOneMemOperand() ||
2363           (*MI->memoperands_begin())->getAlignment() < 8)
2364         ++A9UOps;
2365       return A9UOps;
2366     } else {
2367       // Assume the worst.
2368       return NumRegs;
2369     }
2370   }
2371   }
2372 }
2373
2374 int
2375 ARMBaseInstrInfo::getVLDMDefCycle(const InstrItineraryData *ItinData,
2376                                   const MCInstrDesc &DefMCID,
2377                                   unsigned DefClass,
2378                                   unsigned DefIdx, unsigned DefAlign) const {
2379   int RegNo = (int)(DefIdx+1) - DefMCID.getNumOperands() + 1;
2380   if (RegNo <= 0)
2381     // Def is the address writeback.
2382     return ItinData->getOperandCycle(DefClass, DefIdx);
2383
2384   int DefCycle;
2385   if (Subtarget.isCortexA8()) {
2386     // (regno / 2) + (regno % 2) + 1
2387     DefCycle = RegNo / 2 + 1;
2388     if (RegNo % 2)
2389       ++DefCycle;
2390   } else if (Subtarget.isCortexA9()) {
2391     DefCycle = RegNo;
2392     bool isSLoad = false;
2393
2394     switch (DefMCID.getOpcode()) {
2395     default: break;
2396     case ARM::VLDMSIA:
2397     case ARM::VLDMSIA_UPD:
2398     case ARM::VLDMSDB_UPD:
2399       isSLoad = true;
2400       break;
2401     }
2402
2403     // If there are odd number of 'S' registers or if it's not 64-bit aligned,
2404     // then it takes an extra cycle.
2405     if ((isSLoad && (RegNo % 2)) || DefAlign < 8)
2406       ++DefCycle;
2407   } else {
2408     // Assume the worst.
2409     DefCycle = RegNo + 2;
2410   }
2411
2412   return DefCycle;
2413 }
2414
2415 int
2416 ARMBaseInstrInfo::getLDMDefCycle(const InstrItineraryData *ItinData,
2417                                  const MCInstrDesc &DefMCID,
2418                                  unsigned DefClass,
2419                                  unsigned DefIdx, unsigned DefAlign) const {
2420   int RegNo = (int)(DefIdx+1) - DefMCID.getNumOperands() + 1;
2421   if (RegNo <= 0)
2422     // Def is the address writeback.
2423     return ItinData->getOperandCycle(DefClass, DefIdx);
2424
2425   int DefCycle;
2426   if (Subtarget.isCortexA8()) {
2427     // 4 registers would be issued: 1, 2, 1.
2428     // 5 registers would be issued: 1, 2, 2.
2429     DefCycle = RegNo / 2;
2430     if (DefCycle < 1)
2431       DefCycle = 1;
2432     // Result latency is issue cycle + 2: E2.
2433     DefCycle += 2;
2434   } else if (Subtarget.isCortexA9()) {
2435     DefCycle = (RegNo / 2);
2436     // If there are odd number of registers or if it's not 64-bit aligned,
2437     // then it takes an extra AGU (Address Generation Unit) cycle.
2438     if ((RegNo % 2) || DefAlign < 8)
2439       ++DefCycle;
2440     // Result latency is AGU cycles + 2.
2441     DefCycle += 2;
2442   } else {
2443     // Assume the worst.
2444     DefCycle = RegNo + 2;
2445   }
2446
2447   return DefCycle;
2448 }
2449
2450 int
2451 ARMBaseInstrInfo::getVSTMUseCycle(const InstrItineraryData *ItinData,
2452                                   const MCInstrDesc &UseMCID,
2453                                   unsigned UseClass,
2454                                   unsigned UseIdx, unsigned UseAlign) const {
2455   int RegNo = (int)(UseIdx+1) - UseMCID.getNumOperands() + 1;
2456   if (RegNo <= 0)
2457     return ItinData->getOperandCycle(UseClass, UseIdx);
2458
2459   int UseCycle;
2460   if (Subtarget.isCortexA8()) {
2461     // (regno / 2) + (regno % 2) + 1
2462     UseCycle = RegNo / 2 + 1;
2463     if (RegNo % 2)
2464       ++UseCycle;
2465   } else if (Subtarget.isCortexA9()) {
2466     UseCycle = RegNo;
2467     bool isSStore = false;
2468
2469     switch (UseMCID.getOpcode()) {
2470     default: break;
2471     case ARM::VSTMSIA:
2472     case ARM::VSTMSIA_UPD:
2473     case ARM::VSTMSDB_UPD:
2474       isSStore = true;
2475       break;
2476     }
2477
2478     // If there are odd number of 'S' registers or if it's not 64-bit aligned,
2479     // then it takes an extra cycle.
2480     if ((isSStore && (RegNo % 2)) || UseAlign < 8)
2481       ++UseCycle;
2482   } else {
2483     // Assume the worst.
2484     UseCycle = RegNo + 2;
2485   }
2486
2487   return UseCycle;
2488 }
2489
2490 int
2491 ARMBaseInstrInfo::getSTMUseCycle(const InstrItineraryData *ItinData,
2492                                  const MCInstrDesc &UseMCID,
2493                                  unsigned UseClass,
2494                                  unsigned UseIdx, unsigned UseAlign) const {
2495   int RegNo = (int)(UseIdx+1) - UseMCID.getNumOperands() + 1;
2496   if (RegNo <= 0)
2497     return ItinData->getOperandCycle(UseClass, UseIdx);
2498
2499   int UseCycle;
2500   if (Subtarget.isCortexA8()) {
2501     UseCycle = RegNo / 2;
2502     if (UseCycle < 2)
2503       UseCycle = 2;
2504     // Read in E3.
2505     UseCycle += 2;
2506   } else if (Subtarget.isCortexA9()) {
2507     UseCycle = (RegNo / 2);
2508     // If there are odd number of registers or if it's not 64-bit aligned,
2509     // then it takes an extra AGU (Address Generation Unit) cycle.
2510     if ((RegNo % 2) || UseAlign < 8)
2511       ++UseCycle;
2512   } else {
2513     // Assume the worst.
2514     UseCycle = 1;
2515   }
2516   return UseCycle;
2517 }
2518
2519 int
2520 ARMBaseInstrInfo::getOperandLatency(const InstrItineraryData *ItinData,
2521                                     const MCInstrDesc &DefMCID,
2522                                     unsigned DefIdx, unsigned DefAlign,
2523                                     const MCInstrDesc &UseMCID,
2524                                     unsigned UseIdx, unsigned UseAlign) const {
2525   unsigned DefClass = DefMCID.getSchedClass();
2526   unsigned UseClass = UseMCID.getSchedClass();
2527
2528   if (DefIdx < DefMCID.getNumDefs() && UseIdx < UseMCID.getNumOperands())
2529     return ItinData->getOperandLatency(DefClass, DefIdx, UseClass, UseIdx);
2530
2531   // This may be a def / use of a variable_ops instruction, the operand
2532   // latency might be determinable dynamically. Let the target try to
2533   // figure it out.
2534   int DefCycle = -1;
2535   bool LdmBypass = false;
2536   switch (DefMCID.getOpcode()) {
2537   default:
2538     DefCycle = ItinData->getOperandCycle(DefClass, DefIdx);
2539     break;
2540
2541   case ARM::VLDMDIA:
2542   case ARM::VLDMDIA_UPD:
2543   case ARM::VLDMDDB_UPD:
2544   case ARM::VLDMSIA:
2545   case ARM::VLDMSIA_UPD:
2546   case ARM::VLDMSDB_UPD:
2547     DefCycle = getVLDMDefCycle(ItinData, DefMCID, DefClass, DefIdx, DefAlign);
2548     break;
2549
2550   case ARM::LDMIA_RET:
2551   case ARM::LDMIA:
2552   case ARM::LDMDA:
2553   case ARM::LDMDB:
2554   case ARM::LDMIB:
2555   case ARM::LDMIA_UPD:
2556   case ARM::LDMDA_UPD:
2557   case ARM::LDMDB_UPD:
2558   case ARM::LDMIB_UPD:
2559   case ARM::tLDMIA:
2560   case ARM::tLDMIA_UPD:
2561   case ARM::tPUSH:
2562   case ARM::t2LDMIA_RET:
2563   case ARM::t2LDMIA:
2564   case ARM::t2LDMDB:
2565   case ARM::t2LDMIA_UPD:
2566   case ARM::t2LDMDB_UPD:
2567     LdmBypass = 1;
2568     DefCycle = getLDMDefCycle(ItinData, DefMCID, DefClass, DefIdx, DefAlign);
2569     break;
2570   }
2571
2572   if (DefCycle == -1)
2573     // We can't seem to determine the result latency of the def, assume it's 2.
2574     DefCycle = 2;
2575
2576   int UseCycle = -1;
2577   switch (UseMCID.getOpcode()) {
2578   default:
2579     UseCycle = ItinData->getOperandCycle(UseClass, UseIdx);
2580     break;
2581
2582   case ARM::VSTMDIA:
2583   case ARM::VSTMDIA_UPD:
2584   case ARM::VSTMDDB_UPD:
2585   case ARM::VSTMSIA:
2586   case ARM::VSTMSIA_UPD:
2587   case ARM::VSTMSDB_UPD:
2588     UseCycle = getVSTMUseCycle(ItinData, UseMCID, UseClass, UseIdx, UseAlign);
2589     break;
2590
2591   case ARM::STMIA:
2592   case ARM::STMDA:
2593   case ARM::STMDB:
2594   case ARM::STMIB:
2595   case ARM::STMIA_UPD:
2596   case ARM::STMDA_UPD:
2597   case ARM::STMDB_UPD:
2598   case ARM::STMIB_UPD:
2599   case ARM::tSTMIA_UPD:
2600   case ARM::tPOP_RET:
2601   case ARM::tPOP:
2602   case ARM::t2STMIA:
2603   case ARM::t2STMDB:
2604   case ARM::t2STMIA_UPD:
2605   case ARM::t2STMDB_UPD:
2606     UseCycle = getSTMUseCycle(ItinData, UseMCID, UseClass, UseIdx, UseAlign);
2607     break;
2608   }
2609
2610   if (UseCycle == -1)
2611     // Assume it's read in the first stage.
2612     UseCycle = 1;
2613
2614   UseCycle = DefCycle - UseCycle + 1;
2615   if (UseCycle > 0) {
2616     if (LdmBypass) {
2617       // It's a variable_ops instruction so we can't use DefIdx here. Just use
2618       // first def operand.
2619       if (ItinData->hasPipelineForwarding(DefClass, DefMCID.getNumOperands()-1,
2620                                           UseClass, UseIdx))
2621         --UseCycle;
2622     } else if (ItinData->hasPipelineForwarding(DefClass, DefIdx,
2623                                                UseClass, UseIdx)) {
2624       --UseCycle;
2625     }
2626   }
2627
2628   return UseCycle;
2629 }
2630
2631 static const MachineInstr *getBundledDefMI(const TargetRegisterInfo *TRI,
2632                                            const MachineInstr *MI, unsigned Reg,
2633                                            unsigned &DefIdx, unsigned &Dist) {
2634   Dist = 0;
2635
2636   MachineBasicBlock::const_iterator I = MI; ++I;
2637   MachineBasicBlock::const_instr_iterator II =
2638     llvm::prior(I.getInstrIterator());
2639   assert(II->isInsideBundle() && "Empty bundle?");
2640
2641   int Idx = -1;
2642   while (II->isInsideBundle()) {
2643     Idx = II->findRegisterDefOperandIdx(Reg, false, true, TRI);
2644     if (Idx != -1)
2645       break;
2646     --II;
2647     ++Dist;
2648   }
2649
2650   assert(Idx != -1 && "Cannot find bundled definition!");
2651   DefIdx = Idx;
2652   return II;
2653 }
2654
2655 static const MachineInstr *getBundledUseMI(const TargetRegisterInfo *TRI,
2656                                            const MachineInstr *MI, unsigned Reg,
2657                                            unsigned &UseIdx, unsigned &Dist) {
2658   Dist = 0;
2659
2660   MachineBasicBlock::const_instr_iterator II = MI; ++II;
2661   assert(II->isInsideBundle() && "Empty bundle?");
2662   MachineBasicBlock::const_instr_iterator E = MI->getParent()->instr_end();
2663
2664   // FIXME: This doesn't properly handle multiple uses.
2665   int Idx = -1;
2666   while (II != E && II->isInsideBundle()) {
2667     Idx = II->findRegisterUseOperandIdx(Reg, false, TRI);
2668     if (Idx != -1)
2669       break;
2670     if (II->getOpcode() != ARM::t2IT)
2671       ++Dist;
2672     ++II;
2673   }
2674
2675   if (Idx == -1) {
2676     Dist = 0;
2677     return 0;
2678   }
2679
2680   UseIdx = Idx;
2681   return II;
2682 }
2683
2684 /// Return the number of cycles to add to (or subtract from) the static
2685 /// itinerary based on the def opcode and alignment. The caller will ensure that
2686 /// adjusted latency is at least one cycle.
2687 static int adjustDefLatency(const ARMSubtarget &Subtarget,
2688                             const MachineInstr *DefMI,
2689                             const MCInstrDesc *DefMCID, unsigned DefAlign) {
2690   int Adjust = 0;
2691   if (Subtarget.isCortexA8() || Subtarget.isCortexA9()) {
2692     // FIXME: Shifter op hack: no shift (i.e. [r +/- r]) or [r + r << 2]
2693     // variants are one cycle cheaper.
2694     switch (DefMCID->getOpcode()) {
2695     default: break;
2696     case ARM::LDRrs:
2697     case ARM::LDRBrs: {
2698       unsigned ShOpVal = DefMI->getOperand(3).getImm();
2699       unsigned ShImm = ARM_AM::getAM2Offset(ShOpVal);
2700       if (ShImm == 0 ||
2701           (ShImm == 2 && ARM_AM::getAM2ShiftOpc(ShOpVal) == ARM_AM::lsl))
2702         --Adjust;
2703       break;
2704     }
2705     case ARM::t2LDRs:
2706     case ARM::t2LDRBs:
2707     case ARM::t2LDRHs:
2708     case ARM::t2LDRSHs: {
2709       // Thumb2 mode: lsl only.
2710       unsigned ShAmt = DefMI->getOperand(3).getImm();
2711       if (ShAmt == 0 || ShAmt == 2)
2712         --Adjust;
2713       break;
2714     }
2715     }
2716   }
2717
2718   if (DefAlign < 8 && Subtarget.isCortexA9()) {
2719     switch (DefMCID->getOpcode()) {
2720     default: break;
2721     case ARM::VLD1q8:
2722     case ARM::VLD1q16:
2723     case ARM::VLD1q32:
2724     case ARM::VLD1q64:
2725     case ARM::VLD1q8wb_fixed:
2726     case ARM::VLD1q16wb_fixed:
2727     case ARM::VLD1q32wb_fixed:
2728     case ARM::VLD1q64wb_fixed:
2729     case ARM::VLD1q8wb_register:
2730     case ARM::VLD1q16wb_register:
2731     case ARM::VLD1q32wb_register:
2732     case ARM::VLD1q64wb_register:
2733     case ARM::VLD2d8:
2734     case ARM::VLD2d16:
2735     case ARM::VLD2d32:
2736     case ARM::VLD2q8:
2737     case ARM::VLD2q16:
2738     case ARM::VLD2q32:
2739     case ARM::VLD2d8wb_fixed:
2740     case ARM::VLD2d16wb_fixed:
2741     case ARM::VLD2d32wb_fixed:
2742     case ARM::VLD2q8wb_fixed:
2743     case ARM::VLD2q16wb_fixed:
2744     case ARM::VLD2q32wb_fixed:
2745     case ARM::VLD2d8wb_register:
2746     case ARM::VLD2d16wb_register:
2747     case ARM::VLD2d32wb_register:
2748     case ARM::VLD2q8wb_register:
2749     case ARM::VLD2q16wb_register:
2750     case ARM::VLD2q32wb_register:
2751     case ARM::VLD3d8:
2752     case ARM::VLD3d16:
2753     case ARM::VLD3d32:
2754     case ARM::VLD1d64T:
2755     case ARM::VLD3d8_UPD:
2756     case ARM::VLD3d16_UPD:
2757     case ARM::VLD3d32_UPD:
2758     case ARM::VLD1d64Twb_fixed:
2759     case ARM::VLD1d64Twb_register:
2760     case ARM::VLD3q8_UPD:
2761     case ARM::VLD3q16_UPD:
2762     case ARM::VLD3q32_UPD:
2763     case ARM::VLD4d8:
2764     case ARM::VLD4d16:
2765     case ARM::VLD4d32:
2766     case ARM::VLD1d64Q:
2767     case ARM::VLD4d8_UPD:
2768     case ARM::VLD4d16_UPD:
2769     case ARM::VLD4d32_UPD:
2770     case ARM::VLD1d64Qwb_fixed:
2771     case ARM::VLD1d64Qwb_register:
2772     case ARM::VLD4q8_UPD:
2773     case ARM::VLD4q16_UPD:
2774     case ARM::VLD4q32_UPD:
2775     case ARM::VLD1DUPq8:
2776     case ARM::VLD1DUPq16:
2777     case ARM::VLD1DUPq32:
2778     case ARM::VLD1DUPq8wb_fixed:
2779     case ARM::VLD1DUPq16wb_fixed:
2780     case ARM::VLD1DUPq32wb_fixed:
2781     case ARM::VLD1DUPq8wb_register:
2782     case ARM::VLD1DUPq16wb_register:
2783     case ARM::VLD1DUPq32wb_register:
2784     case ARM::VLD2DUPd8:
2785     case ARM::VLD2DUPd16:
2786     case ARM::VLD2DUPd32:
2787     case ARM::VLD2DUPd8wb_fixed:
2788     case ARM::VLD2DUPd16wb_fixed:
2789     case ARM::VLD2DUPd32wb_fixed:
2790     case ARM::VLD2DUPd8wb_register:
2791     case ARM::VLD2DUPd16wb_register:
2792     case ARM::VLD2DUPd32wb_register:
2793     case ARM::VLD4DUPd8:
2794     case ARM::VLD4DUPd16:
2795     case ARM::VLD4DUPd32:
2796     case ARM::VLD4DUPd8_UPD:
2797     case ARM::VLD4DUPd16_UPD:
2798     case ARM::VLD4DUPd32_UPD:
2799     case ARM::VLD1LNd8:
2800     case ARM::VLD1LNd16:
2801     case ARM::VLD1LNd32:
2802     case ARM::VLD1LNd8_UPD:
2803     case ARM::VLD1LNd16_UPD:
2804     case ARM::VLD1LNd32_UPD:
2805     case ARM::VLD2LNd8:
2806     case ARM::VLD2LNd16:
2807     case ARM::VLD2LNd32:
2808     case ARM::VLD2LNq16:
2809     case ARM::VLD2LNq32:
2810     case ARM::VLD2LNd8_UPD:
2811     case ARM::VLD2LNd16_UPD:
2812     case ARM::VLD2LNd32_UPD:
2813     case ARM::VLD2LNq16_UPD:
2814     case ARM::VLD2LNq32_UPD:
2815     case ARM::VLD4LNd8:
2816     case ARM::VLD4LNd16:
2817     case ARM::VLD4LNd32:
2818     case ARM::VLD4LNq16:
2819     case ARM::VLD4LNq32:
2820     case ARM::VLD4LNd8_UPD:
2821     case ARM::VLD4LNd16_UPD:
2822     case ARM::VLD4LNd32_UPD:
2823     case ARM::VLD4LNq16_UPD:
2824     case ARM::VLD4LNq32_UPD:
2825       // If the address is not 64-bit aligned, the latencies of these
2826       // instructions increases by one.
2827       ++Adjust;
2828       break;
2829     }
2830   }
2831   return Adjust;
2832 }
2833
2834
2835
2836 int
2837 ARMBaseInstrInfo::getOperandLatency(const InstrItineraryData *ItinData,
2838                                     const MachineInstr *DefMI, unsigned DefIdx,
2839                                     const MachineInstr *UseMI,
2840                                     unsigned UseIdx) const {
2841   // No operand latency. The caller may fall back to getInstrLatency.
2842   if (!ItinData || ItinData->isEmpty())
2843     return -1;
2844
2845   const MachineOperand &DefMO = DefMI->getOperand(DefIdx);
2846   unsigned Reg = DefMO.getReg();
2847   const MCInstrDesc *DefMCID = &DefMI->getDesc();
2848   const MCInstrDesc *UseMCID = &UseMI->getDesc();
2849
2850   unsigned DefAdj = 0;
2851   if (DefMI->isBundle()) {
2852     DefMI = getBundledDefMI(&getRegisterInfo(), DefMI, Reg, DefIdx, DefAdj);
2853     DefMCID = &DefMI->getDesc();
2854   }
2855   if (DefMI->isCopyLike() || DefMI->isInsertSubreg() ||
2856       DefMI->isRegSequence() || DefMI->isImplicitDef()) {
2857     return 1;
2858   }
2859
2860   unsigned UseAdj = 0;
2861   if (UseMI->isBundle()) {
2862     unsigned NewUseIdx;
2863     const MachineInstr *NewUseMI = getBundledUseMI(&getRegisterInfo(), UseMI,
2864                                                    Reg, NewUseIdx, UseAdj);
2865     if (!NewUseMI)
2866       return -1;
2867
2868     UseMI = NewUseMI;
2869     UseIdx = NewUseIdx;
2870     UseMCID = &UseMI->getDesc();
2871   }
2872
2873   if (Reg == ARM::CPSR) {
2874     if (DefMI->getOpcode() == ARM::FMSTAT) {
2875       // fpscr -> cpsr stalls over 20 cycles on A8 (and earlier?)
2876       return Subtarget.isCortexA9() ? 1 : 20;
2877     }
2878
2879     // CPSR set and branch can be paired in the same cycle.
2880     if (UseMI->isBranch())
2881       return 0;
2882
2883     // Otherwise it takes the instruction latency (generally one).
2884     unsigned Latency = getInstrLatency(ItinData, DefMI);
2885
2886     // For Thumb2 and -Os, prefer scheduling CPSR setting instruction close to
2887     // its uses. Instructions which are otherwise scheduled between them may
2888     // incur a code size penalty (not able to use the CPSR setting 16-bit
2889     // instructions).
2890     if (Latency > 0 && Subtarget.isThumb2()) {
2891       const MachineFunction *MF = DefMI->getParent()->getParent();
2892       if (MF->getFunction()->hasFnAttr(Attribute::OptimizeForSize))
2893         --Latency;
2894     }
2895     return Latency;
2896   }
2897
2898   if (DefMO.isImplicit() || UseMI->getOperand(UseIdx).isImplicit())
2899     return -1;
2900
2901   unsigned DefAlign = DefMI->hasOneMemOperand()
2902     ? (*DefMI->memoperands_begin())->getAlignment() : 0;
2903   unsigned UseAlign = UseMI->hasOneMemOperand()
2904     ? (*UseMI->memoperands_begin())->getAlignment() : 0;
2905
2906   // Get the itinerary's latency if possible, and handle variable_ops.
2907   int Latency = getOperandLatency(ItinData, *DefMCID, DefIdx, DefAlign,
2908                                   *UseMCID, UseIdx, UseAlign);
2909   // Unable to find operand latency. The caller may resort to getInstrLatency.
2910   if (Latency < 0)
2911     return Latency;
2912
2913   // Adjust for IT block position.
2914   int Adj = DefAdj + UseAdj;
2915
2916   // Adjust for dynamic def-side opcode variants not captured by the itinerary.
2917   Adj += adjustDefLatency(Subtarget, DefMI, DefMCID, DefAlign);
2918   if (Adj >= 0 || (int)Latency > -Adj) {
2919     return Latency + Adj;
2920   }
2921   // Return the itinerary latency, which may be zero but not less than zero.
2922   return Latency;
2923 }
2924
2925 int
2926 ARMBaseInstrInfo::getOperandLatency(const InstrItineraryData *ItinData,
2927                                     SDNode *DefNode, unsigned DefIdx,
2928                                     SDNode *UseNode, unsigned UseIdx) const {
2929   if (!DefNode->isMachineOpcode())
2930     return 1;
2931
2932   const MCInstrDesc &DefMCID = get(DefNode->getMachineOpcode());
2933
2934   if (isZeroCost(DefMCID.Opcode))
2935     return 0;
2936
2937   if (!ItinData || ItinData->isEmpty())
2938     return DefMCID.mayLoad() ? 3 : 1;
2939
2940   if (!UseNode->isMachineOpcode()) {
2941     int Latency = ItinData->getOperandCycle(DefMCID.getSchedClass(), DefIdx);
2942     if (Subtarget.isCortexA9())
2943       return Latency <= 2 ? 1 : Latency - 1;
2944     else
2945       return Latency <= 3 ? 1 : Latency - 2;
2946   }
2947
2948   const MCInstrDesc &UseMCID = get(UseNode->getMachineOpcode());
2949   const MachineSDNode *DefMN = dyn_cast<MachineSDNode>(DefNode);
2950   unsigned DefAlign = !DefMN->memoperands_empty()
2951     ? (*DefMN->memoperands_begin())->getAlignment() : 0;
2952   const MachineSDNode *UseMN = dyn_cast<MachineSDNode>(UseNode);
2953   unsigned UseAlign = !UseMN->memoperands_empty()
2954     ? (*UseMN->memoperands_begin())->getAlignment() : 0;
2955   int Latency = getOperandLatency(ItinData, DefMCID, DefIdx, DefAlign,
2956                                   UseMCID, UseIdx, UseAlign);
2957
2958   if (Latency > 1 &&
2959       (Subtarget.isCortexA8() || Subtarget.isCortexA9())) {
2960     // FIXME: Shifter op hack: no shift (i.e. [r +/- r]) or [r + r << 2]
2961     // variants are one cycle cheaper.
2962     switch (DefMCID.getOpcode()) {
2963     default: break;
2964     case ARM::LDRrs:
2965     case ARM::LDRBrs: {
2966       unsigned ShOpVal =
2967         cast<ConstantSDNode>(DefNode->getOperand(2))->getZExtValue();
2968       unsigned ShImm = ARM_AM::getAM2Offset(ShOpVal);
2969       if (ShImm == 0 ||
2970           (ShImm == 2 && ARM_AM::getAM2ShiftOpc(ShOpVal) == ARM_AM::lsl))
2971         --Latency;
2972       break;
2973     }
2974     case ARM::t2LDRs:
2975     case ARM::t2LDRBs:
2976     case ARM::t2LDRHs:
2977     case ARM::t2LDRSHs: {
2978       // Thumb2 mode: lsl only.
2979       unsigned ShAmt =
2980         cast<ConstantSDNode>(DefNode->getOperand(2))->getZExtValue();
2981       if (ShAmt == 0 || ShAmt == 2)
2982         --Latency;
2983       break;
2984     }
2985     }
2986   }
2987
2988   if (DefAlign < 8 && Subtarget.isCortexA9())
2989     switch (DefMCID.getOpcode()) {
2990     default: break;
2991     case ARM::VLD1q8:
2992     case ARM::VLD1q16:
2993     case ARM::VLD1q32:
2994     case ARM::VLD1q64:
2995     case ARM::VLD1q8wb_register:
2996     case ARM::VLD1q16wb_register:
2997     case ARM::VLD1q32wb_register:
2998     case ARM::VLD1q64wb_register:
2999     case ARM::VLD1q8wb_fixed:
3000     case ARM::VLD1q16wb_fixed:
3001     case ARM::VLD1q32wb_fixed:
3002     case ARM::VLD1q64wb_fixed:
3003     case ARM::VLD2d8:
3004     case ARM::VLD2d16:
3005     case ARM::VLD2d32:
3006     case ARM::VLD2q8Pseudo:
3007     case ARM::VLD2q16Pseudo:
3008     case ARM::VLD2q32Pseudo:
3009     case ARM::VLD2d8wb_fixed:
3010     case ARM::VLD2d16wb_fixed:
3011     case ARM::VLD2d32wb_fixed:
3012     case ARM::VLD2q8PseudoWB_fixed:
3013     case ARM::VLD2q16PseudoWB_fixed:
3014     case ARM::VLD2q32PseudoWB_fixed:
3015     case ARM::VLD2d8wb_register:
3016     case ARM::VLD2d16wb_register:
3017     case ARM::VLD2d32wb_register:
3018     case ARM::VLD2q8PseudoWB_register:
3019     case ARM::VLD2q16PseudoWB_register:
3020     case ARM::VLD2q32PseudoWB_register:
3021     case ARM::VLD3d8Pseudo:
3022     case ARM::VLD3d16Pseudo:
3023     case ARM::VLD3d32Pseudo:
3024     case ARM::VLD1d64TPseudo:
3025     case ARM::VLD3d8Pseudo_UPD:
3026     case ARM::VLD3d16Pseudo_UPD:
3027     case ARM::VLD3d32Pseudo_UPD:
3028     case ARM::VLD3q8Pseudo_UPD:
3029     case ARM::VLD3q16Pseudo_UPD:
3030     case ARM::VLD3q32Pseudo_UPD:
3031     case ARM::VLD3q8oddPseudo:
3032     case ARM::VLD3q16oddPseudo:
3033     case ARM::VLD3q32oddPseudo:
3034     case ARM::VLD3q8oddPseudo_UPD:
3035     case ARM::VLD3q16oddPseudo_UPD:
3036     case ARM::VLD3q32oddPseudo_UPD:
3037     case ARM::VLD4d8Pseudo:
3038     case ARM::VLD4d16Pseudo:
3039     case ARM::VLD4d32Pseudo:
3040     case ARM::VLD1d64QPseudo:
3041     case ARM::VLD4d8Pseudo_UPD:
3042     case ARM::VLD4d16Pseudo_UPD:
3043     case ARM::VLD4d32Pseudo_UPD:
3044     case ARM::VLD4q8Pseudo_UPD:
3045     case ARM::VLD4q16Pseudo_UPD:
3046     case ARM::VLD4q32Pseudo_UPD:
3047     case ARM::VLD4q8oddPseudo:
3048     case ARM::VLD4q16oddPseudo:
3049     case ARM::VLD4q32oddPseudo:
3050     case ARM::VLD4q8oddPseudo_UPD:
3051     case ARM::VLD4q16oddPseudo_UPD:
3052     case ARM::VLD4q32oddPseudo_UPD:
3053     case ARM::VLD1DUPq8:
3054     case ARM::VLD1DUPq16:
3055     case ARM::VLD1DUPq32:
3056     case ARM::VLD1DUPq8wb_fixed:
3057     case ARM::VLD1DUPq16wb_fixed:
3058     case ARM::VLD1DUPq32wb_fixed:
3059     case ARM::VLD1DUPq8wb_register:
3060     case ARM::VLD1DUPq16wb_register:
3061     case ARM::VLD1DUPq32wb_register:
3062     case ARM::VLD2DUPd8:
3063     case ARM::VLD2DUPd16:
3064     case ARM::VLD2DUPd32:
3065     case ARM::VLD2DUPd8wb_fixed:
3066     case ARM::VLD2DUPd16wb_fixed:
3067     case ARM::VLD2DUPd32wb_fixed:
3068     case ARM::VLD2DUPd8wb_register:
3069     case ARM::VLD2DUPd16wb_register:
3070     case ARM::VLD2DUPd32wb_register:
3071     case ARM::VLD4DUPd8Pseudo:
3072     case ARM::VLD4DUPd16Pseudo:
3073     case ARM::VLD4DUPd32Pseudo:
3074     case ARM::VLD4DUPd8Pseudo_UPD:
3075     case ARM::VLD4DUPd16Pseudo_UPD:
3076     case ARM::VLD4DUPd32Pseudo_UPD:
3077     case ARM::VLD1LNq8Pseudo:
3078     case ARM::VLD1LNq16Pseudo:
3079     case ARM::VLD1LNq32Pseudo:
3080     case ARM::VLD1LNq8Pseudo_UPD:
3081     case ARM::VLD1LNq16Pseudo_UPD:
3082     case ARM::VLD1LNq32Pseudo_UPD:
3083     case ARM::VLD2LNd8Pseudo:
3084     case ARM::VLD2LNd16Pseudo:
3085     case ARM::VLD2LNd32Pseudo:
3086     case ARM::VLD2LNq16Pseudo:
3087     case ARM::VLD2LNq32Pseudo:
3088     case ARM::VLD2LNd8Pseudo_UPD:
3089     case ARM::VLD2LNd16Pseudo_UPD:
3090     case ARM::VLD2LNd32Pseudo_UPD:
3091     case ARM::VLD2LNq16Pseudo_UPD:
3092     case ARM::VLD2LNq32Pseudo_UPD:
3093     case ARM::VLD4LNd8Pseudo:
3094     case ARM::VLD4LNd16Pseudo:
3095     case ARM::VLD4LNd32Pseudo:
3096     case ARM::VLD4LNq16Pseudo:
3097     case ARM::VLD4LNq32Pseudo:
3098     case ARM::VLD4LNd8Pseudo_UPD:
3099     case ARM::VLD4LNd16Pseudo_UPD:
3100     case ARM::VLD4LNd32Pseudo_UPD:
3101     case ARM::VLD4LNq16Pseudo_UPD:
3102     case ARM::VLD4LNq32Pseudo_UPD:
3103       // If the address is not 64-bit aligned, the latencies of these
3104       // instructions increases by one.
3105       ++Latency;
3106       break;
3107     }
3108
3109   return Latency;
3110 }
3111
3112 unsigned
3113 ARMBaseInstrInfo::getOutputLatency(const InstrItineraryData *ItinData,
3114                                    const MachineInstr *DefMI, unsigned DefIdx,
3115                                    const MachineInstr *DepMI) const {
3116   unsigned Reg = DefMI->getOperand(DefIdx).getReg();
3117   if (DepMI->readsRegister(Reg, &getRegisterInfo()) || !isPredicated(DepMI))
3118     return 1;
3119
3120   // If the second MI is predicated, then there is an implicit use dependency.
3121   return getInstrLatency(ItinData, DefMI);
3122 }
3123
3124 unsigned ARMBaseInstrInfo::getInstrLatency(const InstrItineraryData *ItinData,
3125                                            const MachineInstr *MI,
3126                                            unsigned *PredCost) const {
3127   if (MI->isCopyLike() || MI->isInsertSubreg() ||
3128       MI->isRegSequence() || MI->isImplicitDef())
3129     return 1;
3130
3131   // An instruction scheduler typically runs on unbundled instructions, however
3132   // other passes may query the latency of a bundled instruction.
3133   if (MI->isBundle()) {
3134     unsigned Latency = 0;
3135     MachineBasicBlock::const_instr_iterator I = MI;
3136     MachineBasicBlock::const_instr_iterator E = MI->getParent()->instr_end();
3137     while (++I != E && I->isInsideBundle()) {
3138       if (I->getOpcode() != ARM::t2IT)
3139         Latency += getInstrLatency(ItinData, I, PredCost);
3140     }
3141     return Latency;
3142   }
3143
3144   const MCInstrDesc &MCID = MI->getDesc();
3145   if (PredCost && (MCID.isCall() || MCID.hasImplicitDefOfPhysReg(ARM::CPSR))) {
3146     // When predicated, CPSR is an additional source operand for CPSR updating
3147     // instructions, this apparently increases their latencies.
3148     *PredCost = 1;
3149   }
3150   // Be sure to call getStageLatency for an empty itinerary in case it has a
3151   // valid MinLatency property.
3152   if (!ItinData)
3153     return MI->mayLoad() ? 3 : 1;
3154
3155   unsigned Class = MCID.getSchedClass();
3156
3157   // For instructions with variable uops, use uops as latency.
3158   if (!ItinData->isEmpty() && ItinData->getNumMicroOps(Class) < 0)
3159     return getNumMicroOps(ItinData, MI);
3160
3161   // For the common case, fall back on the itinerary's latency.
3162   unsigned Latency = ItinData->getStageLatency(Class);
3163
3164   // Adjust for dynamic def-side opcode variants not captured by the itinerary.
3165   unsigned DefAlign = MI->hasOneMemOperand()
3166     ? (*MI->memoperands_begin())->getAlignment() : 0;
3167   int Adj = adjustDefLatency(Subtarget, MI, &MCID, DefAlign);
3168   if (Adj >= 0 || (int)Latency > -Adj) {
3169     return Latency + Adj;
3170   }
3171   return Latency;
3172 }
3173
3174 int ARMBaseInstrInfo::getInstrLatency(const InstrItineraryData *ItinData,
3175                                       SDNode *Node) const {
3176   if (!Node->isMachineOpcode())
3177     return 1;
3178
3179   if (!ItinData || ItinData->isEmpty())
3180     return 1;
3181
3182   unsigned Opcode = Node->getMachineOpcode();
3183   switch (Opcode) {
3184   default:
3185     return ItinData->getStageLatency(get(Opcode).getSchedClass());
3186   case ARM::VLDMQIA:
3187   case ARM::VSTMQIA:
3188     return 2;
3189   }
3190 }
3191
3192 bool ARMBaseInstrInfo::
3193 hasHighOperandLatency(const InstrItineraryData *ItinData,
3194                       const MachineRegisterInfo *MRI,
3195                       const MachineInstr *DefMI, unsigned DefIdx,
3196                       const MachineInstr *UseMI, unsigned UseIdx) const {
3197   unsigned DDomain = DefMI->getDesc().TSFlags & ARMII::DomainMask;
3198   unsigned UDomain = UseMI->getDesc().TSFlags & ARMII::DomainMask;
3199   if (Subtarget.isCortexA8() &&
3200       (DDomain == ARMII::DomainVFP || UDomain == ARMII::DomainVFP))
3201     // CortexA8 VFP instructions are not pipelined.
3202     return true;
3203
3204   // Hoist VFP / NEON instructions with 4 or higher latency.
3205   int Latency = computeOperandLatency(ItinData, DefMI, DefIdx, UseMI, UseIdx,
3206                                       /*FindMin=*/false);
3207   if (Latency < 0)
3208     Latency = getInstrLatency(ItinData, DefMI);
3209   if (Latency <= 3)
3210     return false;
3211   return DDomain == ARMII::DomainVFP || DDomain == ARMII::DomainNEON ||
3212          UDomain == ARMII::DomainVFP || UDomain == ARMII::DomainNEON;
3213 }
3214
3215 bool ARMBaseInstrInfo::
3216 hasLowDefLatency(const InstrItineraryData *ItinData,
3217                  const MachineInstr *DefMI, unsigned DefIdx) const {
3218   if (!ItinData || ItinData->isEmpty())
3219     return false;
3220
3221   unsigned DDomain = DefMI->getDesc().TSFlags & ARMII::DomainMask;
3222   if (DDomain == ARMII::DomainGeneral) {
3223     unsigned DefClass = DefMI->getDesc().getSchedClass();
3224     int DefCycle = ItinData->getOperandCycle(DefClass, DefIdx);
3225     return (DefCycle != -1 && DefCycle <= 2);
3226   }
3227   return false;
3228 }
3229
3230 bool ARMBaseInstrInfo::verifyInstruction(const MachineInstr *MI,
3231                                          StringRef &ErrInfo) const {
3232   if (convertAddSubFlagsOpcode(MI->getOpcode())) {
3233     ErrInfo = "Pseudo flag setting opcodes only exist in Selection DAG";
3234     return false;
3235   }
3236   return true;
3237 }
3238
3239 bool
3240 ARMBaseInstrInfo::isFpMLxInstruction(unsigned Opcode, unsigned &MulOpc,
3241                                      unsigned &AddSubOpc,
3242                                      bool &NegAcc, bool &HasLane) const {
3243   DenseMap<unsigned, unsigned>::const_iterator I = MLxEntryMap.find(Opcode);
3244   if (I == MLxEntryMap.end())
3245     return false;
3246
3247   const ARM_MLxEntry &Entry = ARM_MLxTable[I->second];
3248   MulOpc = Entry.MulOpc;
3249   AddSubOpc = Entry.AddSubOpc;
3250   NegAcc = Entry.NegAcc;
3251   HasLane = Entry.HasLane;
3252   return true;
3253 }
3254
3255 //===----------------------------------------------------------------------===//
3256 // Execution domains.
3257 //===----------------------------------------------------------------------===//
3258 //
3259 // Some instructions go down the NEON pipeline, some go down the VFP pipeline,
3260 // and some can go down both.  The vmov instructions go down the VFP pipeline,
3261 // but they can be changed to vorr equivalents that are executed by the NEON
3262 // pipeline.
3263 //
3264 // We use the following execution domain numbering:
3265 //
3266 enum ARMExeDomain {
3267   ExeGeneric = 0,
3268   ExeVFP = 1,
3269   ExeNEON = 2
3270 };
3271 //
3272 // Also see ARMInstrFormats.td and Domain* enums in ARMBaseInfo.h
3273 //
3274 std::pair<uint16_t, uint16_t>
3275 ARMBaseInstrInfo::getExecutionDomain(const MachineInstr *MI) const {
3276   // VMOVD is a VFP instruction, but can be changed to NEON if it isn't
3277   // predicated.
3278   if (MI->getOpcode() == ARM::VMOVD && !isPredicated(MI))
3279     return std::make_pair(ExeVFP, (1<<ExeVFP) | (1<<ExeNEON));
3280
3281   // No other instructions can be swizzled, so just determine their domain.
3282   unsigned Domain = MI->getDesc().TSFlags & ARMII::DomainMask;
3283
3284   if (Domain & ARMII::DomainNEON)
3285     return std::make_pair(ExeNEON, 0);
3286
3287   // Certain instructions can go either way on Cortex-A8.
3288   // Treat them as NEON instructions.
3289   if ((Domain & ARMII::DomainNEONA8) && Subtarget.isCortexA8())
3290     return std::make_pair(ExeNEON, 0);
3291
3292   if (Domain & ARMII::DomainVFP)
3293     return std::make_pair(ExeVFP, 0);
3294
3295   return std::make_pair(ExeGeneric, 0);
3296 }
3297
3298 void
3299 ARMBaseInstrInfo::setExecutionDomain(MachineInstr *MI, unsigned Domain) const {
3300   // We only know how to change VMOVD into VORR.
3301   assert(MI->getOpcode() == ARM::VMOVD && "Can only swizzle VMOVD");
3302   if (Domain != ExeNEON)
3303     return;
3304
3305   // Zap the predicate operands.
3306   assert(!isPredicated(MI) && "Cannot predicate a VORRd");
3307   MI->RemoveOperand(3);
3308   MI->RemoveOperand(2);
3309
3310   // Change to a VORRd which requires two identical use operands.
3311   MI->setDesc(get(ARM::VORRd));
3312
3313   // Add the extra source operand and new predicates.
3314   // This will go before any implicit ops.
3315   AddDefaultPred(MachineInstrBuilder(MI).addOperand(MI->getOperand(1)));
3316 }
3317
3318 bool ARMBaseInstrInfo::hasNOP() const {
3319   return (Subtarget.getFeatureBits() & ARM::HasV6T2Ops) != 0;
3320 }