lib/Target/ARM/ARMBaseInstrInfo.cpp

   1 //===-- ARMBaseInstrInfo.cpp - ARM Instruction Information ----------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the Base ARM implementation of the TargetInstrInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "ARMBaseInstrInfo.h"
  15 #include "ARM.h"
  16 #include "ARMBaseRegisterInfo.h"
  17 #include "ARMConstantPoolValue.h"
  18 #include "ARMHazardRecognizer.h"
  19 #include "ARMMachineFunctionInfo.h"
  20 #include "MCTargetDesc/ARMAddressingModes.h"
  21 #include "llvm/Constants.h"
  22 #include "llvm/Function.h"
  23 #include "llvm/GlobalValue.h"
  24 #include "llvm/CodeGen/LiveVariables.h"
  25 #include "llvm/CodeGen/MachineConstantPool.h"
  26 #include "llvm/CodeGen/MachineFrameInfo.h"
  27 #include "llvm/CodeGen/MachineInstrBuilder.h"
  28 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  29 #include "llvm/CodeGen/MachineMemOperand.h"
  30 #include "llvm/CodeGen/MachineRegisterInfo.h"
  31 #include "llvm/CodeGen/SelectionDAGNodes.h"
  32 #include "llvm/MC/MCAsmInfo.h"
  33 #include "llvm/Support/BranchProbability.h"
  34 #include "llvm/Support/CommandLine.h"
  35 #include "llvm/Support/Debug.h"
  36 #include "llvm/Support/ErrorHandling.h"
  37 #include "llvm/ADT/STLExtras.h"
  38
  39 #define GET_INSTRINFO_CTOR
  40 #include "ARMGenInstrInfo.inc"
  41
  42 using namespace llvm;
  43
  44 static cl::opt<bool>
  45 EnableARM3Addr("enable-arm-3-addr-conv", cl::Hidden,
  46                cl::desc("Enable ARM 2-addr to 3-addr conv"));
  47
  48 static cl::opt<bool>
  49 WidenVMOVS("widen-vmovs", cl::Hidden, cl::init(true),
  50            cl::desc("Widen ARM vmovs to vmovd when possible"));
  51
  52 /// ARM_MLxEntry - Record information about MLA / MLS instructions.
  53 struct ARM_MLxEntry {
  54   unsigned MLxOpc;     // MLA / MLS opcode
  55   unsigned MulOpc;     // Expanded multiplication opcode
  56   unsigned AddSubOpc;  // Expanded add / sub opcode
  57   bool NegAcc;         // True if the acc is negated before the add / sub.
  58   bool HasLane;        // True if instruction has an extra "lane" operand.
  59 };
  60
  61 static const ARM_MLxEntry ARM_MLxTable[] = {
  62   // MLxOpc,          MulOpc,           AddSubOpc,       NegAcc, HasLane
  63   // fp scalar ops
  64   { ARM::VMLAS,       ARM::VMULS,       ARM::VADDS,      false,  false },
  65   { ARM::VMLSS,       ARM::VMULS,       ARM::VSUBS,      false,  false },
  66   { ARM::VMLAD,       ARM::VMULD,       ARM::VADDD,      false,  false },
  67   { ARM::VMLSD,       ARM::VMULD,       ARM::VSUBD,      false,  false },
  68   { ARM::VNMLAS,      ARM::VNMULS,      ARM::VSUBS,      true,   false },
  69   { ARM::VNMLSS,      ARM::VMULS,       ARM::VSUBS,      true,   false },
  70   { ARM::VNMLAD,      ARM::VNMULD,      ARM::VSUBD,      true,   false },
  71   { ARM::VNMLSD,      ARM::VMULD,       ARM::VSUBD,      true,   false },
  72
  73   // fp SIMD ops
  74   { ARM::VMLAfd,      ARM::VMULfd,      ARM::VADDfd,     false,  false },
  75   { ARM::VMLSfd,      ARM::VMULfd,      ARM::VSUBfd,     false,  false },
  76   { ARM::VMLAfq,      ARM::VMULfq,      ARM::VADDfq,     false,  false },
  77   { ARM::VMLSfq,      ARM::VMULfq,      ARM::VSUBfq,     false,  false },
  78   { ARM::VMLAslfd,    ARM::VMULslfd,    ARM::VADDfd,     false,  true  },
  79   { ARM::VMLSslfd,    ARM::VMULslfd,    ARM::VSUBfd,     false,  true  },
  80   { ARM::VMLAslfq,    ARM::VMULslfq,    ARM::VADDfq,     false,  true  },
  81   { ARM::VMLSslfq,    ARM::VMULslfq,    ARM::VSUBfq,     false,  true  },
  82 };
  83
  84 ARMBaseInstrInfo::ARMBaseInstrInfo(const ARMSubtarget& STI)
  85   : ARMGenInstrInfo(ARM::ADJCALLSTACKDOWN, ARM::ADJCALLSTACKUP),
  86     Subtarget(STI) {
  87   for (unsigned i = 0, e = array_lengthof(ARM_MLxTable); i != e; ++i) {
  88     if (!MLxEntryMap.insert(std::make_pair(ARM_MLxTable[i].MLxOpc, i)).second)
  89       assert(false && "Duplicated entries?");
  90     MLxHazardOpcodes.insert(ARM_MLxTable[i].AddSubOpc);
  91     MLxHazardOpcodes.insert(ARM_MLxTable[i].MulOpc);
  92   }
  93 }
  94
  95 // Use a ScoreboardHazardRecognizer for prepass ARM scheduling. TargetInstrImpl
  96 // currently defaults to no prepass hazard recognizer.
  97 ScheduleHazardRecognizer *ARMBaseInstrInfo::
  98 CreateTargetHazardRecognizer(const TargetMachine *TM,
  99                              const ScheduleDAG *DAG) const {
 100   if (usePreRAHazardRecognizer()) {
 101     const InstrItineraryData *II = TM->getInstrItineraryData();
 102     return new ScoreboardHazardRecognizer(II, DAG, "pre-RA-sched");
 103   }
 104   return TargetInstrInfoImpl::CreateTargetHazardRecognizer(TM, DAG);
 105 }
 106
 107 ScheduleHazardRecognizer *ARMBaseInstrInfo::
 108 CreateTargetPostRAHazardRecognizer(const InstrItineraryData *II,
 109                                    const ScheduleDAG *DAG) const {
 110   if (Subtarget.isThumb2() || Subtarget.hasVFP2())
 111     return (ScheduleHazardRecognizer *)
 112       new ARMHazardRecognizer(II, *this, getRegisterInfo(), Subtarget, DAG);
 113   return TargetInstrInfoImpl::CreateTargetPostRAHazardRecognizer(II, DAG);
 114 }
 115
 116 MachineInstr *
 117 ARMBaseInstrInfo::convertToThreeAddress(MachineFunction::iterator &MFI,
 118                                         MachineBasicBlock::iterator &MBBI,
 119                                         LiveVariables *LV) const {
 120   // FIXME: Thumb2 support.
 121
 122   if (!EnableARM3Addr)
 123     return NULL;
 124
 125   MachineInstr *MI = MBBI;
 126   MachineFunction &MF = *MI->getParent()->getParent();
 127   uint64_t TSFlags = MI->getDesc().TSFlags;
 128   bool isPre = false;
 129   switch ((TSFlags & ARMII::IndexModeMask) >> ARMII::IndexModeShift) {
 130   default: return NULL;
 131   case ARMII::IndexModePre:
 132     isPre = true;
 133     break;
 134   case ARMII::IndexModePost:
 135     break;
 136   }
 137
 138   // Try splitting an indexed load/store to an un-indexed one plus an add/sub
 139   // operation.
 140   unsigned MemOpc = getUnindexedOpcode(MI->getOpcode());
 141   if (MemOpc == 0)
 142     return NULL;
 143
 144   MachineInstr *UpdateMI = NULL;
 145   MachineInstr *MemMI = NULL;
 146   unsigned AddrMode = (TSFlags & ARMII::AddrModeMask);
 147   const MCInstrDesc &MCID = MI->getDesc();
 148   unsigned NumOps = MCID.getNumOperands();
 149   bool isLoad = !MI->mayStore();
 150   const MachineOperand &WB = isLoad ? MI->getOperand(1) : MI->getOperand(0);
 151   const MachineOperand &Base = MI->getOperand(2);
 152   const MachineOperand &Offset = MI->getOperand(NumOps-3);
 153   unsigned WBReg = WB.getReg();
 154   unsigned BaseReg = Base.getReg();
 155   unsigned OffReg = Offset.getReg();
 156   unsigned OffImm = MI->getOperand(NumOps-2).getImm();
 157   ARMCC::CondCodes Pred = (ARMCC::CondCodes)MI->getOperand(NumOps-1).getImm();
 158   switch (AddrMode) {
 159   default: llvm_unreachable("Unknown indexed op!");
 160   case ARMII::AddrMode2: {
 161     bool isSub = ARM_AM::getAM2Op(OffImm) == ARM_AM::sub;
 162     unsigned Amt = ARM_AM::getAM2Offset(OffImm);
 163     if (OffReg == 0) {
 164       if (ARM_AM::getSOImmVal(Amt) == -1)
 165         // Can't encode it in a so_imm operand. This transformation will
 166         // add more than 1 instruction. Abandon!
 167         return NULL;
 168       UpdateMI = BuildMI(MF, MI->getDebugLoc(),
 169                          get(isSub ? ARM::SUBri : ARM::ADDri), WBReg)
 170         .addReg(BaseReg).addImm(Amt)
 171         .addImm(Pred).addReg(0).addReg(0);
 172     } else if (Amt != 0) {
 173       ARM_AM::ShiftOpc ShOpc = ARM_AM::getAM2ShiftOpc(OffImm);
 174       unsigned SOOpc = ARM_AM::getSORegOpc(ShOpc, Amt);
 175       UpdateMI = BuildMI(MF, MI->getDebugLoc(),
 176                          get(isSub ? ARM::SUBrsi : ARM::ADDrsi), WBReg)
 177         .addReg(BaseReg).addReg(OffReg).addReg(0).addImm(SOOpc)
 178         .addImm(Pred).addReg(0).addReg(0);
 179     } else
 180       UpdateMI = BuildMI(MF, MI->getDebugLoc(),
 181                          get(isSub ? ARM::SUBrr : ARM::ADDrr), WBReg)
 182         .addReg(BaseReg).addReg(OffReg)
 183         .addImm(Pred).addReg(0).addReg(0);
 184     break;
 185   }
 186   case ARMII::AddrMode3 : {
 187     bool isSub = ARM_AM::getAM3Op(OffImm) == ARM_AM::sub;
 188     unsigned Amt = ARM_AM::getAM3Offset(OffImm);
 189     if (OffReg == 0)
 190       // Immediate is 8-bits. It's guaranteed to fit in a so_imm operand.
 191       UpdateMI = BuildMI(MF, MI->getDebugLoc(),
 192                          get(isSub ? ARM::SUBri : ARM::ADDri), WBReg)
 193         .addReg(BaseReg).addImm(Amt)
 194         .addImm(Pred).addReg(0).addReg(0);
 195     else
 196       UpdateMI = BuildMI(MF, MI->getDebugLoc(),
 197                          get(isSub ? ARM::SUBrr : ARM::ADDrr), WBReg)
 198         .addReg(BaseReg).addReg(OffReg)
 199         .addImm(Pred).addReg(0).addReg(0);
 200     break;
 201   }
 202   }
 203
 204   std::vector<MachineInstr*> NewMIs;
 205   if (isPre) {
 206     if (isLoad)
 207       MemMI = BuildMI(MF, MI->getDebugLoc(),
 208                       get(MemOpc), MI->getOperand(0).getReg())
 209         .addReg(WBReg).addImm(0).addImm(Pred);
 210     else
 211       MemMI = BuildMI(MF, MI->getDebugLoc(),
 212                       get(MemOpc)).addReg(MI->getOperand(1).getReg())
 213         .addReg(WBReg).addReg(0).addImm(0).addImm(Pred);
 214     NewMIs.push_back(MemMI);
 215     NewMIs.push_back(UpdateMI);
 216   } else {
 217     if (isLoad)
 218       MemMI = BuildMI(MF, MI->getDebugLoc(),
 219                       get(MemOpc), MI->getOperand(0).getReg())
 220         .addReg(BaseReg).addImm(0).addImm(Pred);
 221     else
 222       MemMI = BuildMI(MF, MI->getDebugLoc(),
 223                       get(MemOpc)).addReg(MI->getOperand(1).getReg())
 224         .addReg(BaseReg).addReg(0).addImm(0).addImm(Pred);
 225     if (WB.isDead())
 226       UpdateMI->getOperand(0).setIsDead();
 227     NewMIs.push_back(UpdateMI);
 228     NewMIs.push_back(MemMI);
 229   }
 230
 231   // Transfer LiveVariables states, kill / dead info.
 232   if (LV) {
 233     for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
 234       MachineOperand &MO = MI->getOperand(i);
 235       if (MO.isReg() && TargetRegisterInfo::isVirtualRegister(MO.getReg())) {
 236         unsigned Reg = MO.getReg();
 237
 238         LiveVariables::VarInfo &VI = LV->getVarInfo(Reg);
 239         if (MO.isDef()) {
 240           MachineInstr *NewMI = (Reg == WBReg) ? UpdateMI : MemMI;
 241           if (MO.isDead())
 242             LV->addVirtualRegisterDead(Reg, NewMI);
 243         }
 244         if (MO.isUse() && MO.isKill()) {
 245           for (unsigned j = 0; j < 2; ++j) {
 246             // Look at the two new MI's in reverse order.
 247             MachineInstr *NewMI = NewMIs[j];
 248             if (!NewMI->readsRegister(Reg))
 249               continue;
 250             LV->addVirtualRegisterKilled(Reg, NewMI);
 251             if (VI.removeKill(MI))
 252               VI.Kills.push_back(NewMI);
 253             break;
 254           }
 255         }
 256       }
 257     }
 258   }
 259
 260   MFI->insert(MBBI, NewMIs[1]);
 261   MFI->insert(MBBI, NewMIs[0]);
 262   return NewMIs[0];
 263 }
 264
 265 // Branch analysis.
 266 bool
 267 ARMBaseInstrInfo::AnalyzeBranch(MachineBasicBlock &MBB,MachineBasicBlock *&TBB,
 268                                 MachineBasicBlock *&FBB,
 269                                 SmallVectorImpl<MachineOperand> &Cond,
 270                                 bool AllowModify) const {
 271   // If the block has no terminators, it just falls into the block after it.
 272   MachineBasicBlock::iterator I = MBB.end();
 273   if (I == MBB.begin())
 274     return false;
 275   --I;
 276   while (I->isDebugValue()) {
 277     if (I == MBB.begin())
 278       return false;
 279     --I;
 280   }
 281   if (!isUnpredicatedTerminator(I))
 282     return false;
 283
 284   // Get the last instruction in the block.
 285   MachineInstr *LastInst = I;
 286
 287   // If there is only one terminator instruction, process it.
 288   unsigned LastOpc = LastInst->getOpcode();
 289   if (I == MBB.begin() || !isUnpredicatedTerminator(--I)) {
 290     if (isUncondBranchOpcode(LastOpc)) {
 291       TBB = LastInst->getOperand(0).getMBB();
 292       return false;
 293     }
 294     if (isCondBranchOpcode(LastOpc)) {
 295       // Block ends with fall-through condbranch.
 296       TBB = LastInst->getOperand(0).getMBB();
 297       Cond.push_back(LastInst->getOperand(1));
 298       Cond.push_back(LastInst->getOperand(2));
 299       return false;
 300     }
 301     return true;  // Can't handle indirect branch.
 302   }
 303
 304   // Get the instruction before it if it is a terminator.
 305   MachineInstr *SecondLastInst = I;
 306   unsigned SecondLastOpc = SecondLastInst->getOpcode();
 307
 308   // If AllowModify is true and the block ends with two or more unconditional
 309   // branches, delete all but the first unconditional branch.
 310   if (AllowModify && isUncondBranchOpcode(LastOpc)) {
 311     while (isUncondBranchOpcode(SecondLastOpc)) {
 312       LastInst->eraseFromParent();
 313       LastInst = SecondLastInst;
 314       LastOpc = LastInst->getOpcode();
 315       if (I == MBB.begin() || !isUnpredicatedTerminator(--I)) {
 316         // Return now the only terminator is an unconditional branch.
 317         TBB = LastInst->getOperand(0).getMBB();
 318         return false;
 319       } else {
 320         SecondLastInst = I;
 321         SecondLastOpc = SecondLastInst->getOpcode();
 322       }
 323     }
 324   }
 325
 326   // If there are three terminators, we don't know what sort of block this is.
 327   if (SecondLastInst && I != MBB.begin() && isUnpredicatedTerminator(--I))
 328     return true;
 329
 330   // If the block ends with a B and a Bcc, handle it.
 331   if (isCondBranchOpcode(SecondLastOpc) && isUncondBranchOpcode(LastOpc)) {
 332     TBB =  SecondLastInst->getOperand(0).getMBB();
 333     Cond.push_back(SecondLastInst->getOperand(1));
 334     Cond.push_back(SecondLastInst->getOperand(2));
 335     FBB = LastInst->getOperand(0).getMBB();
 336     return false;
 337   }
 338
 339   // If the block ends with two unconditional branches, handle it.  The second
 340   // one is not executed, so remove it.
 341   if (isUncondBranchOpcode(SecondLastOpc) && isUncondBranchOpcode(LastOpc)) {
 342     TBB = SecondLastInst->getOperand(0).getMBB();
 343     I = LastInst;
 344     if (AllowModify)
 345       I->eraseFromParent();
 346     return false;
 347   }
 348
 349   // ...likewise if it ends with a branch table followed by an unconditional
 350   // branch. The branch folder can create these, and we must get rid of them for
 351   // correctness of Thumb constant islands.
 352   if ((isJumpTableBranchOpcode(SecondLastOpc) ||
 353        isIndirectBranchOpcode(SecondLastOpc)) &&
 354       isUncondBranchOpcode(LastOpc)) {
 355     I = LastInst;
 356     if (AllowModify)
 357       I->eraseFromParent();
 358     return true;
 359   }
 360
 361   // Otherwise, can't handle this.
 362   return true;
 363 }
 364
 365
 366 unsigned ARMBaseInstrInfo::RemoveBranch(MachineBasicBlock &MBB) const {
 367   MachineBasicBlock::iterator I = MBB.end();
 368   if (I == MBB.begin()) return 0;
 369   --I;
 370   while (I->isDebugValue()) {
 371     if (I == MBB.begin())
 372       return 0;
 373     --I;
 374   }
 375   if (!isUncondBranchOpcode(I->getOpcode()) &&
 376       !isCondBranchOpcode(I->getOpcode()))
 377     return 0;
 378
 379   // Remove the branch.
 380   I->eraseFromParent();
 381
 382   I = MBB.end();
 383
 384   if (I == MBB.begin()) return 1;
 385   --I;
 386   if (!isCondBranchOpcode(I->getOpcode()))
 387     return 1;
 388
 389   // Remove the branch.
 390   I->eraseFromParent();
 391   return 2;
 392 }
 393
 394 unsigned
 395 ARMBaseInstrInfo::InsertBranch(MachineBasicBlock &MBB, MachineBasicBlock *TBB,
 396                                MachineBasicBlock *FBB,
 397                                const SmallVectorImpl<MachineOperand> &Cond,
 398                                DebugLoc DL) const {
 399   ARMFunctionInfo *AFI = MBB.getParent()->getInfo<ARMFunctionInfo>();
 400   int BOpc   = !AFI->isThumbFunction()
 401     ? ARM::B : (AFI->isThumb2Function() ? ARM::t2B : ARM::tB);
 402   int BccOpc = !AFI->isThumbFunction()
 403     ? ARM::Bcc : (AFI->isThumb2Function() ? ARM::t2Bcc : ARM::tBcc);
 404   bool isThumb = AFI->isThumbFunction() || AFI->isThumb2Function();
 405
 406   // Shouldn't be a fall through.
 407   assert(TBB && "InsertBranch must not be told to insert a fallthrough");
 408   assert((Cond.size() == 2 || Cond.size() == 0) &&
 409          "ARM branch conditions have two components!");
 410
 411   if (FBB == 0) {
 412     if (Cond.empty()) { // Unconditional branch?
 413       if (isThumb)
 414         BuildMI(&MBB, DL, get(BOpc)).addMBB(TBB).addImm(ARMCC::AL).addReg(0);
 415       else
 416         BuildMI(&MBB, DL, get(BOpc)).addMBB(TBB);
 417     } else
 418       BuildMI(&MBB, DL, get(BccOpc)).addMBB(TBB)
 419         .addImm(Cond[0].getImm()).addReg(Cond[1].getReg());
 420     return 1;
 421   }
 422
 423   // Two-way conditional branch.
 424   BuildMI(&MBB, DL, get(BccOpc)).addMBB(TBB)
 425     .addImm(Cond[0].getImm()).addReg(Cond[1].getReg());
 426   if (isThumb)
 427     BuildMI(&MBB, DL, get(BOpc)).addMBB(FBB).addImm(ARMCC::AL).addReg(0);
 428   else
 429     BuildMI(&MBB, DL, get(BOpc)).addMBB(FBB);
 430   return 2;
 431 }
 432
 433 bool ARMBaseInstrInfo::
 434 ReverseBranchCondition(SmallVectorImpl<MachineOperand> &Cond) const {
 435   ARMCC::CondCodes CC = (ARMCC::CondCodes)(int)Cond[0].getImm();
 436   Cond[0].setImm(ARMCC::getOppositeCondition(CC));
 437   return false;
 438 }
 439
 440 bool ARMBaseInstrInfo::isPredicated(const MachineInstr *MI) const {
 441   if (MI->isBundle()) {
 442     MachineBasicBlock::const_instr_iterator I = MI;
 443     MachineBasicBlock::const_instr_iterator E = MI->getParent()->instr_end();
 444     while (++I != E && I->isInsideBundle()) {
 445       int PIdx = I->findFirstPredOperandIdx();
 446       if (PIdx != -1 && I->getOperand(PIdx).getImm() != ARMCC::AL)
 447         return true;
 448     }
 449     return false;
 450   }
 451
 452   int PIdx = MI->findFirstPredOperandIdx();
 453   return PIdx != -1 && MI->getOperand(PIdx).getImm() != ARMCC::AL;
 454 }
 455
 456 bool ARMBaseInstrInfo::
 457 PredicateInstruction(MachineInstr *MI,
 458                      const SmallVectorImpl<MachineOperand> &Pred) const {
 459   unsigned Opc = MI->getOpcode();
 460   if (isUncondBranchOpcode(Opc)) {
 461     MI->setDesc(get(getMatchingCondBranchOpcode(Opc)));
 462     MI->addOperand(MachineOperand::CreateImm(Pred[0].getImm()));
 463     MI->addOperand(MachineOperand::CreateReg(Pred[1].getReg(), false));
 464     return true;
 465   }
 466
 467   int PIdx = MI->findFirstPredOperandIdx();
 468   if (PIdx != -1) {
 469     MachineOperand &PMO = MI->getOperand(PIdx);
 470     PMO.setImm(Pred[0].getImm());
 471     MI->getOperand(PIdx+1).setReg(Pred[1].getReg());
 472     return true;
 473   }
 474   return false;
 475 }
 476
 477 bool ARMBaseInstrInfo::
 478 SubsumesPredicate(const SmallVectorImpl<MachineOperand> &Pred1,
 479                   const SmallVectorImpl<MachineOperand> &Pred2) const {
 480   if (Pred1.size() > 2 || Pred2.size() > 2)
 481     return false;
 482
 483   ARMCC::CondCodes CC1 = (ARMCC::CondCodes)Pred1[0].getImm();
 484   ARMCC::CondCodes CC2 = (ARMCC::CondCodes)Pred2[0].getImm();
 485   if (CC1 == CC2)
 486     return true;
 487
 488   switch (CC1) {
 489   default:
 490     return false;
 491   case ARMCC::AL:
 492     return true;
 493   case ARMCC::HS:
 494     return CC2 == ARMCC::HI;
 495   case ARMCC::LS:
 496     return CC2 == ARMCC::LO || CC2 == ARMCC::EQ;
 497   case ARMCC::GE:
 498     return CC2 == ARMCC::GT;
 499   case ARMCC::LE:
 500     return CC2 == ARMCC::LT;
 501   }
 502 }
 503
 504 bool ARMBaseInstrInfo::DefinesPredicate(MachineInstr *MI,
 505                                     std::vector<MachineOperand> &Pred) const {
 506   bool Found = false;
 507   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
 508     const MachineOperand &MO = MI->getOperand(i);
 509     if ((MO.isRegMask() && MO.clobbersPhysReg(ARM::CPSR)) ||
 510         (MO.isReg() && MO.isDef() && MO.getReg() == ARM::CPSR)) {
 511       Pred.push_back(MO);
 512       Found = true;
 513     }
 514   }
 515
 516   return Found;
 517 }
 518
 519 /// isPredicable - Return true if the specified instruction can be predicated.
 520 /// By default, this returns true for every instruction with a
 521 /// PredicateOperand.
 522 bool ARMBaseInstrInfo::isPredicable(MachineInstr *MI) const {
 523   if (!MI->isPredicable())
 524     return false;
 525
 526   if ((MI->getDesc().TSFlags & ARMII::DomainMask) == ARMII::DomainNEON) {
 527     ARMFunctionInfo *AFI =
 528       MI->getParent()->getParent()->getInfo<ARMFunctionInfo>();
 529     return AFI->isThumb2Function();
 530   }
 531   return true;
 532 }
 533
 534 /// FIXME: Works around a gcc miscompilation with -fstrict-aliasing.
 535 LLVM_ATTRIBUTE_NOINLINE
 536 static unsigned getNumJTEntries(const std::vector<MachineJumpTableEntry> &JT,
 537                                 unsigned JTI);
 538 static unsigned getNumJTEntries(const std::vector<MachineJumpTableEntry> &JT,
 539                                 unsigned JTI) {
 540   assert(JTI < JT.size());
 541   return JT[JTI].MBBs.size();
 542 }
 543
 544 /// GetInstSize - Return the size of the specified MachineInstr.
 545 ///
 546 unsigned ARMBaseInstrInfo::GetInstSizeInBytes(const MachineInstr *MI) const {
 547   const MachineBasicBlock &MBB = *MI->getParent();
 548   const MachineFunction *MF = MBB.getParent();
 549   const MCAsmInfo *MAI = MF->getTarget().getMCAsmInfo();
 550
 551   const MCInstrDesc &MCID = MI->getDesc();
 552   if (MCID.getSize())
 553     return MCID.getSize();
 554
 555   // If this machine instr is an inline asm, measure it.
 556   if (MI->getOpcode() == ARM::INLINEASM)
 557     return getInlineAsmLength(MI->getOperand(0).getSymbolName(), *MAI);
 558   if (MI->isLabel())
 559     return 0;
 560   unsigned Opc = MI->getOpcode();
 561   switch (Opc) {
 562   case TargetOpcode::IMPLICIT_DEF:
 563   case TargetOpcode::KILL:
 564   case TargetOpcode::PROLOG_LABEL:
 565   case TargetOpcode::EH_LABEL:
 566   case TargetOpcode::DBG_VALUE:
 567     return 0;
 568   case TargetOpcode::BUNDLE:
 569     return getInstBundleLength(MI);
 570   case ARM::MOVi16_ga_pcrel:
 571   case ARM::MOVTi16_ga_pcrel:
 572   case ARM::t2MOVi16_ga_pcrel:
 573   case ARM::t2MOVTi16_ga_pcrel:
 574     return 4;
 575   case ARM::MOVi32imm:
 576   case ARM::t2MOVi32imm:
 577     return 8;
 578   case ARM::CONSTPOOL_ENTRY:
 579     // If this machine instr is a constant pool entry, its size is recorded as
 580     // operand #2.
 581     return MI->getOperand(2).getImm();
 582   case ARM::Int_eh_sjlj_longjmp:
 583     return 16;
 584   case ARM::tInt_eh_sjlj_longjmp:
 585     return 10;
 586   case ARM::Int_eh_sjlj_setjmp:
 587   case ARM::Int_eh_sjlj_setjmp_nofp:
 588     return 20;
 589   case ARM::tInt_eh_sjlj_setjmp:
 590   case ARM::t2Int_eh_sjlj_setjmp:
 591   case ARM::t2Int_eh_sjlj_setjmp_nofp:
 592     return 12;
 593   case ARM::BR_JTr:
 594   case ARM::BR_JTm:
 595   case ARM::BR_JTadd:
 596   case ARM::tBR_JTr:
 597   case ARM::t2BR_JT:
 598   case ARM::t2TBB_JT:
 599   case ARM::t2TBH_JT: {
 600     // These are jumptable branches, i.e. a branch followed by an inlined
 601     // jumptable. The size is 4 + 4 * number of entries. For TBB, each
 602     // entry is one byte; TBH two byte each.
 603     unsigned EntrySize = (Opc == ARM::t2TBB_JT)
 604       ? 1 : ((Opc == ARM::t2TBH_JT) ? 2 : 4);
 605     unsigned NumOps = MCID.getNumOperands();
 606     MachineOperand JTOP =
 607       MI->getOperand(NumOps - (MI->isPredicable() ? 3 : 2));
 608     unsigned JTI = JTOP.getIndex();
 609     const MachineJumpTableInfo *MJTI = MF->getJumpTableInfo();
 610     assert(MJTI != 0);
 611     const std::vector<MachineJumpTableEntry> &JT = MJTI->getJumpTables();
 612     assert(JTI < JT.size());
 613     // Thumb instructions are 2 byte aligned, but JT entries are 4 byte
 614     // 4 aligned. The assembler / linker may add 2 byte padding just before
 615     // the JT entries.  The size does not include this padding; the
 616     // constant islands pass does separate bookkeeping for it.
 617     // FIXME: If we know the size of the function is less than (1 << 16) *2
 618     // bytes, we can use 16-bit entries instead. Then there won't be an
 619     // alignment issue.
 620     unsigned InstSize = (Opc == ARM::tBR_JTr || Opc == ARM::t2BR_JT) ? 2 : 4;
 621     unsigned NumEntries = getNumJTEntries(JT, JTI);
 622     if (Opc == ARM::t2TBB_JT && (NumEntries & 1))
 623       // Make sure the instruction that follows TBB is 2-byte aligned.
 624       // FIXME: Constant island pass should insert an "ALIGN" instruction
 625       // instead.
 626       ++NumEntries;
 627     return NumEntries * EntrySize + InstSize;
 628   }
 629   default:
 630     // Otherwise, pseudo-instruction sizes are zero.
 631     return 0;
 632   }
 633 }
 634
 635 unsigned ARMBaseInstrInfo::getInstBundleLength(const MachineInstr *MI) const {
 636   unsigned Size = 0;
 637   MachineBasicBlock::const_instr_iterator I = MI;
 638   MachineBasicBlock::const_instr_iterator E = MI->getParent()->instr_end();
 639   while (++I != E && I->isInsideBundle()) {
 640     assert(!I->isBundle() && "No nested bundle!");
 641     Size += GetInstSizeInBytes(&*I);
 642   }
 643   return Size;
 644 }
 645
 646 void ARMBaseInstrInfo::copyPhysReg(MachineBasicBlock &MBB,
 647                                    MachineBasicBlock::iterator I, DebugLoc DL,
 648                                    unsigned DestReg, unsigned SrcReg,
 649                                    bool KillSrc) const {
 650   bool GPRDest = ARM::GPRRegClass.contains(DestReg);
 651   bool GPRSrc  = ARM::GPRRegClass.contains(SrcReg);
 652
 653   if (GPRDest && GPRSrc) {
 654     AddDefaultCC(AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::MOVr), DestReg)
 655                                   .addReg(SrcReg, getKillRegState(KillSrc))));
 656     return;
 657   }
 658
 659   bool SPRDest = ARM::SPRRegClass.contains(DestReg);
 660   bool SPRSrc  = ARM::SPRRegClass.contains(SrcReg);
 661
 662   unsigned Opc = 0;
 663   if (SPRDest && SPRSrc)
 664     Opc = ARM::VMOVS;
 665   else if (GPRDest && SPRSrc)
 666     Opc = ARM::VMOVRS;
 667   else if (SPRDest && GPRSrc)
 668     Opc = ARM::VMOVSR;
 669   else if (ARM::DPRRegClass.contains(DestReg, SrcReg))
 670     Opc = ARM::VMOVD;
 671   else if (ARM::QPRRegClass.contains(DestReg, SrcReg))
 672     Opc = ARM::VORRq;
 673
 674   if (Opc) {
 675     MachineInstrBuilder MIB = BuildMI(MBB, I, DL, get(Opc), DestReg);
 676     MIB.addReg(SrcReg, getKillRegState(KillSrc));
 677     if (Opc == ARM::VORRq)
 678       MIB.addReg(SrcReg, getKillRegState(KillSrc));
 679     AddDefaultPred(MIB);
 680     return;
 681   }
 682
 683   // Generate instructions for VMOVQQ and VMOVQQQQ pseudos in place.
 684   if (ARM::QQPRRegClass.contains(DestReg, SrcReg) ||
 685       ARM::QQQQPRRegClass.contains(DestReg, SrcReg)) {
 686     const TargetRegisterInfo *TRI = &getRegisterInfo();
 687     assert(ARM::qsub_0 + 3 == ARM::qsub_3 && "Expected contiguous enum.");
 688     unsigned EndSubReg = ARM::QQPRRegClass.contains(DestReg, SrcReg) ?
 689       ARM::qsub_1 : ARM::qsub_3;
 690     for (unsigned i = ARM::qsub_0, e = EndSubReg + 1; i != e; ++i) {
 691       unsigned Dst = TRI->getSubReg(DestReg, i);
 692       unsigned Src = TRI->getSubReg(SrcReg, i);
 693       MachineInstrBuilder Mov =
 694         AddDefaultPred(BuildMI(MBB, I, I->getDebugLoc(), get(ARM::VORRq))
 695                        .addReg(Dst, RegState::Define)
 696                        .addReg(Src, getKillRegState(KillSrc))
 697                        .addReg(Src, getKillRegState(KillSrc)));
 698       if (i == EndSubReg) {
 699         Mov->addRegisterDefined(DestReg, TRI);
 700         if (KillSrc)
 701           Mov->addRegisterKilled(SrcReg, TRI);
 702       }
 703     }
 704     return;
 705   }
 706   llvm_unreachable("Impossible reg-to-reg copy");
 707 }
 708
 709 static const
 710 MachineInstrBuilder &AddDReg(MachineInstrBuilder &MIB,
 711                              unsigned Reg, unsigned SubIdx, unsigned State,
 712                              const TargetRegisterInfo *TRI) {
 713   if (!SubIdx)
 714     return MIB.addReg(Reg, State);
 715
 716   if (TargetRegisterInfo::isPhysicalRegister(Reg))
 717     return MIB.addReg(TRI->getSubReg(Reg, SubIdx), State);
 718   return MIB.addReg(Reg, State, SubIdx);
 719 }
 720
 721 void ARMBaseInstrInfo::
 722 storeRegToStackSlot(MachineBasicBlock &MBB, MachineBasicBlock::iterator I,
 723                     unsigned SrcReg, bool isKill, int FI,
 724                     const TargetRegisterClass *RC,
 725                     const TargetRegisterInfo *TRI) const {
 726   DebugLoc DL;
 727   if (I != MBB.end()) DL = I->getDebugLoc();
 728   MachineFunction &MF = *MBB.getParent();
 729   MachineFrameInfo &MFI = *MF.getFrameInfo();
 730   unsigned Align = MFI.getObjectAlignment(FI);
 731
 732   MachineMemOperand *MMO =
 733     MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(FI),
 734                             MachineMemOperand::MOStore,
 735                             MFI.getObjectSize(FI),
 736                             Align);
 737
 738   switch (RC->getSize()) {
 739     case 4:
 740       if (ARM::GPRRegClass.hasSubClassEq(RC)) {
 741         AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::STRi12))
 742                    .addReg(SrcReg, getKillRegState(isKill))
 743                    .addFrameIndex(FI).addImm(0).addMemOperand(MMO));
 744       } else if (ARM::SPRRegClass.hasSubClassEq(RC)) {
 745         AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VSTRS))
 746                    .addReg(SrcReg, getKillRegState(isKill))
 747                    .addFrameIndex(FI).addImm(0).addMemOperand(MMO));
 748       } else
 749         llvm_unreachable("Unknown reg class!");
 750       break;
 751     case 8:
 752       if (ARM::DPRRegClass.hasSubClassEq(RC)) {
 753         AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VSTRD))
 754                    .addReg(SrcReg, getKillRegState(isKill))
 755                    .addFrameIndex(FI).addImm(0).addMemOperand(MMO));
 756       } else
 757         llvm_unreachable("Unknown reg class!");
 758       break;
 759     case 16:
 760       if (ARM::DPairRegClass.hasSubClassEq(RC)) {
 761         // Use aligned spills if the stack can be realigned.
 762         if (Align >= 16 && getRegisterInfo().canRealignStack(MF)) {
 763           AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VST1q64))
 764                      .addFrameIndex(FI).addImm(16)
 765                      .addReg(SrcReg, getKillRegState(isKill))
 766                      .addMemOperand(MMO));
 767         } else {
 768           AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VSTMQIA))
 769                      .addReg(SrcReg, getKillRegState(isKill))
 770                      .addFrameIndex(FI)
 771                      .addMemOperand(MMO));
 772         }
 773       } else
 774         llvm_unreachable("Unknown reg class!");
 775       break;
 776     case 32:
 777       if (ARM::QQPRRegClass.hasSubClassEq(RC)) {
 778         if (Align >= 16 && getRegisterInfo().canRealignStack(MF)) {
 779           // FIXME: It's possible to only store part of the QQ register if the
 780           // spilled def has a sub-register index.
 781           AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VST1d64QPseudo))
 782                      .addFrameIndex(FI).addImm(16)
 783                      .addReg(SrcReg, getKillRegState(isKill))
 784                      .addMemOperand(MMO));
 785         } else {
 786           MachineInstrBuilder MIB =
 787           AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VSTMDIA))
 788                        .addFrameIndex(FI))
 789                        .addMemOperand(MMO);
 790           MIB = AddDReg(MIB, SrcReg, ARM::dsub_0, getKillRegState(isKill), TRI);
 791           MIB = AddDReg(MIB, SrcReg, ARM::dsub_1, 0, TRI);
 792           MIB = AddDReg(MIB, SrcReg, ARM::dsub_2, 0, TRI);
 793                 AddDReg(MIB, SrcReg, ARM::dsub_3, 0, TRI);
 794         }
 795       } else
 796         llvm_unreachable("Unknown reg class!");
 797       break;
 798     case 64:
 799       if (ARM::QQQQPRRegClass.hasSubClassEq(RC)) {
 800         MachineInstrBuilder MIB =
 801           AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VSTMDIA))
 802                          .addFrameIndex(FI))
 803                          .addMemOperand(MMO);
 804         MIB = AddDReg(MIB, SrcReg, ARM::dsub_0, getKillRegState(isKill), TRI);
 805         MIB = AddDReg(MIB, SrcReg, ARM::dsub_1, 0, TRI);
 806         MIB = AddDReg(MIB, SrcReg, ARM::dsub_2, 0, TRI);
 807         MIB = AddDReg(MIB, SrcReg, ARM::dsub_3, 0, TRI);
 808         MIB = AddDReg(MIB, SrcReg, ARM::dsub_4, 0, TRI);
 809         MIB = AddDReg(MIB, SrcReg, ARM::dsub_5, 0, TRI);
 810         MIB = AddDReg(MIB, SrcReg, ARM::dsub_6, 0, TRI);
 811               AddDReg(MIB, SrcReg, ARM::dsub_7, 0, TRI);
 812       } else
 813         llvm_unreachable("Unknown reg class!");
 814       break;
 815     default:
 816       llvm_unreachable("Unknown reg class!");
 817   }
 818 }
 819
 820 unsigned
 821 ARMBaseInstrInfo::isStoreToStackSlot(const MachineInstr *MI,
 822                                      int &FrameIndex) const {
 823   switch (MI->getOpcode()) {
 824   default: break;
 825   case ARM::STRrs:
 826   case ARM::t2STRs: // FIXME: don't use t2STRs to access frame.
 827     if (MI->getOperand(1).isFI() &&
 828         MI->getOperand(2).isReg() &&
 829         MI->getOperand(3).isImm() &&
 830         MI->getOperand(2).getReg() == 0 &&
 831         MI->getOperand(3).getImm() == 0) {
 832       FrameIndex = MI->getOperand(1).getIndex();
 833       return MI->getOperand(0).getReg();
 834     }
 835     break;
 836   case ARM::STRi12:
 837   case ARM::t2STRi12:
 838   case ARM::tSTRspi:
 839   case ARM::VSTRD:
 840   case ARM::VSTRS:
 841     if (MI->getOperand(1).isFI() &&
 842         MI->getOperand(2).isImm() &&
 843         MI->getOperand(2).getImm() == 0) {
 844       FrameIndex = MI->getOperand(1).getIndex();
 845       return MI->getOperand(0).getReg();
 846     }
 847     break;
 848   case ARM::VST1q64:
 849     if (MI->getOperand(0).isFI() &&
 850         MI->getOperand(2).getSubReg() == 0) {
 851       FrameIndex = MI->getOperand(0).getIndex();
 852       return MI->getOperand(2).getReg();
 853     }
 854     break;
 855   case ARM::VSTMQIA:
 856     if (MI->getOperand(1).isFI() &&
 857         MI->getOperand(0).getSubReg() == 0) {
 858       FrameIndex = MI->getOperand(1).getIndex();
 859       return MI->getOperand(0).getReg();
 860     }
 861     break;
 862   }
 863
 864   return 0;
 865 }
 866
 867 unsigned ARMBaseInstrInfo::isStoreToStackSlotPostFE(const MachineInstr *MI,
 868                                                     int &FrameIndex) const {
 869   const MachineMemOperand *Dummy;
 870   return MI->mayStore() && hasStoreToStackSlot(MI, Dummy, FrameIndex);
 871 }
 872
 873 void ARMBaseInstrInfo::
 874 loadRegFromStackSlot(MachineBasicBlock &MBB, MachineBasicBlock::iterator I,
 875                      unsigned DestReg, int FI,
 876                      const TargetRegisterClass *RC,
 877                      const TargetRegisterInfo *TRI) const {
 878   DebugLoc DL;
 879   if (I != MBB.end()) DL = I->getDebugLoc();
 880   MachineFunction &MF = *MBB.getParent();
 881   MachineFrameInfo &MFI = *MF.getFrameInfo();
 882   unsigned Align = MFI.getObjectAlignment(FI);
 883   MachineMemOperand *MMO =
 884     MF.getMachineMemOperand(
 885                     MachinePointerInfo::getFixedStack(FI),
 886                             MachineMemOperand::MOLoad,
 887                             MFI.getObjectSize(FI),
 888                             Align);
 889
 890   switch (RC->getSize()) {
 891   case 4:
 892     if (ARM::GPRRegClass.hasSubClassEq(RC)) {
 893       AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::LDRi12), DestReg)
 894                    .addFrameIndex(FI).addImm(0).addMemOperand(MMO));
 895
 896     } else if (ARM::SPRRegClass.hasSubClassEq(RC)) {
 897       AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLDRS), DestReg)
 898                    .addFrameIndex(FI).addImm(0).addMemOperand(MMO));
 899     } else
 900       llvm_unreachable("Unknown reg class!");
 901     break;
 902   case 8:
 903     if (ARM::DPRRegClass.hasSubClassEq(RC)) {
 904       AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLDRD), DestReg)
 905                    .addFrameIndex(FI).addImm(0).addMemOperand(MMO));
 906     } else
 907       llvm_unreachable("Unknown reg class!");
 908     break;
 909   case 16:
 910     if (ARM::DPairRegClass.hasSubClassEq(RC)) {
 911       if (Align >= 16 && getRegisterInfo().canRealignStack(MF)) {
 912         AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLD1q64), DestReg)
 913                      .addFrameIndex(FI).addImm(16)
 914                      .addMemOperand(MMO));
 915       } else {
 916         AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLDMQIA), DestReg)
 917                        .addFrameIndex(FI)
 918                        .addMemOperand(MMO));
 919       }
 920     } else
 921       llvm_unreachable("Unknown reg class!");
 922     break;
 923   case 32:
 924     if (ARM::QQPRRegClass.hasSubClassEq(RC)) {
 925       if (Align >= 16 && getRegisterInfo().canRealignStack(MF)) {
 926         AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLD1d64QPseudo), DestReg)
 927                      .addFrameIndex(FI).addImm(16)
 928                      .addMemOperand(MMO));
 929       } else {
 930         MachineInstrBuilder MIB =
 931         AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLDMDIA))
 932                        .addFrameIndex(FI))
 933                        .addMemOperand(MMO);
 934         MIB = AddDReg(MIB, DestReg, ARM::dsub_0, RegState::DefineNoRead, TRI);
 935         MIB = AddDReg(MIB, DestReg, ARM::dsub_1, RegState::DefineNoRead, TRI);
 936         MIB = AddDReg(MIB, DestReg, ARM::dsub_2, RegState::DefineNoRead, TRI);
 937         MIB = AddDReg(MIB, DestReg, ARM::dsub_3, RegState::DefineNoRead, TRI);
 938         if (TargetRegisterInfo::isPhysicalRegister(DestReg))
 939           MIB.addReg(DestReg, RegState::ImplicitDefine);
 940       }
 941     } else
 942       llvm_unreachable("Unknown reg class!");
 943     break;
 944   case 64:
 945     if (ARM::QQQQPRRegClass.hasSubClassEq(RC)) {
 946       MachineInstrBuilder MIB =
 947       AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLDMDIA))
 948                      .addFrameIndex(FI))
 949                      .addMemOperand(MMO);
 950       MIB = AddDReg(MIB, DestReg, ARM::dsub_0, RegState::DefineNoRead, TRI);
 951       MIB = AddDReg(MIB, DestReg, ARM::dsub_1, RegState::DefineNoRead, TRI);
 952       MIB = AddDReg(MIB, DestReg, ARM::dsub_2, RegState::DefineNoRead, TRI);
 953       MIB = AddDReg(MIB, DestReg, ARM::dsub_3, RegState::DefineNoRead, TRI);
 954       MIB = AddDReg(MIB, DestReg, ARM::dsub_4, RegState::DefineNoRead, TRI);
 955       MIB = AddDReg(MIB, DestReg, ARM::dsub_5, RegState::DefineNoRead, TRI);
 956       MIB = AddDReg(MIB, DestReg, ARM::dsub_6, RegState::DefineNoRead, TRI);
 957       MIB = AddDReg(MIB, DestReg, ARM::dsub_7, RegState::DefineNoRead, TRI);
 958       if (TargetRegisterInfo::isPhysicalRegister(DestReg))
 959         MIB.addReg(DestReg, RegState::ImplicitDefine);
 960     } else
 961       llvm_unreachable("Unknown reg class!");
 962     break;
 963   default:
 964     llvm_unreachable("Unknown regclass!");
 965   }
 966 }
 967
 968 unsigned
 969 ARMBaseInstrInfo::isLoadFromStackSlot(const MachineInstr *MI,
 970                                       int &FrameIndex) const {
 971   switch (MI->getOpcode()) {
 972   default: break;
 973   case ARM::LDRrs:
 974   case ARM::t2LDRs:  // FIXME: don't use t2LDRs to access frame.
 975     if (MI->getOperand(1).isFI() &&
 976         MI->getOperand(2).isReg() &&
 977         MI->getOperand(3).isImm() &&
 978         MI->getOperand(2).getReg() == 0 &&
 979         MI->getOperand(3).getImm() == 0) {
 980       FrameIndex = MI->getOperand(1).getIndex();
 981       return MI->getOperand(0).getReg();
 982     }
 983     break;
 984   case ARM::LDRi12:
 985   case ARM::t2LDRi12:
 986   case ARM::tLDRspi:
 987   case ARM::VLDRD:
 988   case ARM::VLDRS:
 989     if (MI->getOperand(1).isFI() &&
 990         MI->getOperand(2).isImm() &&
 991         MI->getOperand(2).getImm() == 0) {
 992       FrameIndex = MI->getOperand(1).getIndex();
 993       return MI->getOperand(0).getReg();
 994     }
 995     break;
 996   case ARM::VLD1q64:
 997     if (MI->getOperand(1).isFI() &&
 998         MI->getOperand(0).getSubReg() == 0) {
 999       FrameIndex = MI->getOperand(1).getIndex();
1000       return MI->getOperand(0).getReg();
1001     }
1002     break;
1003   case ARM::VLDMQIA:
1004     if (MI->getOperand(1).isFI() &&
1005         MI->getOperand(0).getSubReg() == 0) {
1006       FrameIndex = MI->getOperand(1).getIndex();
1007       return MI->getOperand(0).getReg();
1008     }
1009     break;
1010   }
1011
1012   return 0;
1013 }
1014
1015 unsigned ARMBaseInstrInfo::isLoadFromStackSlotPostFE(const MachineInstr *MI,
1016                                              int &FrameIndex) const {
1017   const MachineMemOperand *Dummy;
1018   return MI->mayLoad() && hasLoadFromStackSlot(MI, Dummy, FrameIndex);
1019 }
1020
1021 bool ARMBaseInstrInfo::expandPostRAPseudo(MachineBasicBlock::iterator MI) const{
1022   // This hook gets to expand COPY instructions before they become
1023   // copyPhysReg() calls.  Look for VMOVS instructions that can legally be
1024   // widened to VMOVD.  We prefer the VMOVD when possible because it may be
1025   // changed into a VORR that can go down the NEON pipeline.
1026   if (!WidenVMOVS || !MI->isCopy())
1027     return false;
1028
1029   // Look for a copy between even S-registers.  That is where we keep floats
1030   // when using NEON v2f32 instructions for f32 arithmetic.
1031   unsigned DstRegS = MI->getOperand(0).getReg();
1032   unsigned SrcRegS = MI->getOperand(1).getReg();
1033   if (!ARM::SPRRegClass.contains(DstRegS, SrcRegS))
1034     return false;
1035
1036   const TargetRegisterInfo *TRI = &getRegisterInfo();
1037   unsigned DstRegD = TRI->getMatchingSuperReg(DstRegS, ARM::ssub_0,
1038                                               &ARM::DPRRegClass);
1039   unsigned SrcRegD = TRI->getMatchingSuperReg(SrcRegS, ARM::ssub_0,
1040                                               &ARM::DPRRegClass);
1041   if (!DstRegD || !SrcRegD)
1042     return false;
1043
1044   // We want to widen this into a DstRegD = VMOVD SrcRegD copy.  This is only
1045   // legal if the COPY already defines the full DstRegD, and it isn't a
1046   // sub-register insertion.
1047   if (!MI->definesRegister(DstRegD, TRI) || MI->readsRegister(DstRegD, TRI))
1048     return false;
1049
1050   // A dead copy shouldn't show up here, but reject it just in case.
1051   if (MI->getOperand(0).isDead())
1052     return false;
1053
1054   // All clear, widen the COPY.
1055   DEBUG(dbgs() << "widening:    " << *MI);
1056
1057   // Get rid of the old <imp-def> of DstRegD.  Leave it if it defines a Q-reg
1058   // or some other super-register.
1059   int ImpDefIdx = MI->findRegisterDefOperandIdx(DstRegD);
1060   if (ImpDefIdx != -1)
1061     MI->RemoveOperand(ImpDefIdx);
1062
1063   // Change the opcode and operands.
1064   MI->setDesc(get(ARM::VMOVD));
1065   MI->getOperand(0).setReg(DstRegD);
1066   MI->getOperand(1).setReg(SrcRegD);
1067   AddDefaultPred(MachineInstrBuilder(MI));
1068
1069   // We are now reading SrcRegD instead of SrcRegS.  This may upset the
1070   // register scavenger and machine verifier, so we need to indicate that we
1071   // are reading an undefined value from SrcRegD, but a proper value from
1072   // SrcRegS.
1073   MI->getOperand(1).setIsUndef();
1074   MachineInstrBuilder(MI).addReg(SrcRegS, RegState::Implicit);
1075
1076   // SrcRegD may actually contain an unrelated value in the ssub_1
1077   // sub-register.  Don't kill it.  Only kill the ssub_0 sub-register.
1078   if (MI->getOperand(1).isKill()) {
1079     MI->getOperand(1).setIsKill(false);
1080     MI->addRegisterKilled(SrcRegS, TRI, true);
1081   }
1082
1083   DEBUG(dbgs() << "replaced by: " << *MI);
1084   return true;
1085 }
1086
1087 MachineInstr*
1088 ARMBaseInstrInfo::emitFrameIndexDebugValue(MachineFunction &MF,
1089                                            int FrameIx, uint64_t Offset,
1090                                            const MDNode *MDPtr,
1091                                            DebugLoc DL) const {
1092   MachineInstrBuilder MIB = BuildMI(MF, DL, get(ARM::DBG_VALUE))
1093     .addFrameIndex(FrameIx).addImm(0).addImm(Offset).addMetadata(MDPtr);
1094   return &*MIB;
1095 }
1096
1097 /// Create a copy of a const pool value. Update CPI to the new index and return
1098 /// the label UID.
1099 static unsigned duplicateCPV(MachineFunction &MF, unsigned &CPI) {
1100   MachineConstantPool *MCP = MF.getConstantPool();
1101   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1102
1103   const MachineConstantPoolEntry &MCPE = MCP->getConstants()[CPI];
1104   assert(MCPE.isMachineConstantPoolEntry() &&
1105          "Expecting a machine constantpool entry!");
1106   ARMConstantPoolValue *ACPV =
1107     static_cast<ARMConstantPoolValue*>(MCPE.Val.MachineCPVal);
1108
1109   unsigned PCLabelId = AFI->createPICLabelUId();
1110   ARMConstantPoolValue *NewCPV = 0;
1111   // FIXME: The below assumes PIC relocation model and that the function
1112   // is Thumb mode (t1 or t2). PCAdjustment would be 8 for ARM mode PIC, and
1113   // zero for non-PIC in ARM or Thumb. The callers are all of thumb LDR
1114   // instructions, so that's probably OK, but is PIC always correct when
1115   // we get here?
1116   if (ACPV->isGlobalValue())
1117     NewCPV = ARMConstantPoolConstant::
1118       Create(cast<ARMConstantPoolConstant>(ACPV)->getGV(), PCLabelId,
1119              ARMCP::CPValue, 4);
1120   else if (ACPV->isExtSymbol())
1121     NewCPV = ARMConstantPoolSymbol::
1122       Create(MF.getFunction()->getContext(),
1123              cast<ARMConstantPoolSymbol>(ACPV)->getSymbol(), PCLabelId, 4);
1124   else if (ACPV->isBlockAddress())
1125     NewCPV = ARMConstantPoolConstant::
1126       Create(cast<ARMConstantPoolConstant>(ACPV)->getBlockAddress(), PCLabelId,
1127              ARMCP::CPBlockAddress, 4);
1128   else if (ACPV->isLSDA())
1129     NewCPV = ARMConstantPoolConstant::Create(MF.getFunction(), PCLabelId,
1130                                              ARMCP::CPLSDA, 4);
1131   else if (ACPV->isMachineBasicBlock())
1132     NewCPV = ARMConstantPoolMBB::
1133       Create(MF.getFunction()->getContext(),
1134              cast<ARMConstantPoolMBB>(ACPV)->getMBB(), PCLabelId, 4);
1135   else
1136     llvm_unreachable("Unexpected ARM constantpool value type!!");
1137   CPI = MCP->getConstantPoolIndex(NewCPV, MCPE.getAlignment());
1138   return PCLabelId;
1139 }
1140
1141 void ARMBaseInstrInfo::
1142 reMaterialize(MachineBasicBlock &MBB,
1143               MachineBasicBlock::iterator I,
1144               unsigned DestReg, unsigned SubIdx,
1145               const MachineInstr *Orig,
1146               const TargetRegisterInfo &TRI) const {
1147   unsigned Opcode = Orig->getOpcode();
1148   switch (Opcode) {
1149   default: {
1150     MachineInstr *MI = MBB.getParent()->CloneMachineInstr(Orig);
1151     MI->substituteRegister(Orig->getOperand(0).getReg(), DestReg, SubIdx, TRI);
1152     MBB.insert(I, MI);
1153     break;
1154   }
1155   case ARM::tLDRpci_pic:
1156   case ARM::t2LDRpci_pic: {
1157     MachineFunction &MF = *MBB.getParent();
1158     unsigned CPI = Orig->getOperand(1).getIndex();
1159     unsigned PCLabelId = duplicateCPV(MF, CPI);
1160     MachineInstrBuilder MIB = BuildMI(MBB, I, Orig->getDebugLoc(), get(Opcode),
1161                                       DestReg)
1162       .addConstantPoolIndex(CPI).addImm(PCLabelId);
1163     MIB->setMemRefs(Orig->memoperands_begin(), Orig->memoperands_end());
1164     break;
1165   }
1166   }
1167 }
1168
1169 MachineInstr *
1170 ARMBaseInstrInfo::duplicate(MachineInstr *Orig, MachineFunction &MF) const {
1171   MachineInstr *MI = TargetInstrInfoImpl::duplicate(Orig, MF);
1172   switch(Orig->getOpcode()) {
1173   case ARM::tLDRpci_pic:
1174   case ARM::t2LDRpci_pic: {
1175     unsigned CPI = Orig->getOperand(1).getIndex();
1176     unsigned PCLabelId = duplicateCPV(MF, CPI);
1177     Orig->getOperand(1).setIndex(CPI);
1178     Orig->getOperand(2).setImm(PCLabelId);
1179     break;
1180   }
1181   }
1182   return MI;
1183 }
1184
1185 bool ARMBaseInstrInfo::produceSameValue(const MachineInstr *MI0,
1186                                         const MachineInstr *MI1,
1187                                         const MachineRegisterInfo *MRI) const {
1188   int Opcode = MI0->getOpcode();
1189   if (Opcode == ARM::t2LDRpci ||
1190       Opcode == ARM::t2LDRpci_pic ||
1191       Opcode == ARM::tLDRpci ||
1192       Opcode == ARM::tLDRpci_pic ||
1193       Opcode == ARM::MOV_ga_dyn ||
1194       Opcode == ARM::MOV_ga_pcrel ||
1195       Opcode == ARM::MOV_ga_pcrel_ldr ||
1196       Opcode == ARM::t2MOV_ga_dyn ||
1197       Opcode == ARM::t2MOV_ga_pcrel) {
1198     if (MI1->getOpcode() != Opcode)
1199       return false;
1200     if (MI0->getNumOperands() != MI1->getNumOperands())
1201       return false;
1202
1203     const MachineOperand &MO0 = MI0->getOperand(1);
1204     const MachineOperand &MO1 = MI1->getOperand(1);
1205     if (MO0.getOffset() != MO1.getOffset())
1206       return false;
1207
1208     if (Opcode == ARM::MOV_ga_dyn ||
1209         Opcode == ARM::MOV_ga_pcrel ||
1210         Opcode == ARM::MOV_ga_pcrel_ldr ||
1211         Opcode == ARM::t2MOV_ga_dyn ||
1212         Opcode == ARM::t2MOV_ga_pcrel)
1213       // Ignore the PC labels.
1214       return MO0.getGlobal() == MO1.getGlobal();
1215
1216     const MachineFunction *MF = MI0->getParent()->getParent();
1217     const MachineConstantPool *MCP = MF->getConstantPool();
1218     int CPI0 = MO0.getIndex();
1219     int CPI1 = MO1.getIndex();
1220     const MachineConstantPoolEntry &MCPE0 = MCP->getConstants()[CPI0];
1221     const MachineConstantPoolEntry &MCPE1 = MCP->getConstants()[CPI1];
1222     bool isARMCP0 = MCPE0.isMachineConstantPoolEntry();
1223     bool isARMCP1 = MCPE1.isMachineConstantPoolEntry();
1224     if (isARMCP0 && isARMCP1) {
1225       ARMConstantPoolValue *ACPV0 =
1226         static_cast<ARMConstantPoolValue*>(MCPE0.Val.MachineCPVal);
1227       ARMConstantPoolValue *ACPV1 =
1228         static_cast<ARMConstantPoolValue*>(MCPE1.Val.MachineCPVal);
1229       return ACPV0->hasSameValue(ACPV1);
1230     } else if (!isARMCP0 && !isARMCP1) {
1231       return MCPE0.Val.ConstVal == MCPE1.Val.ConstVal;
1232     }
1233     return false;
1234   } else if (Opcode == ARM::PICLDR) {
1235     if (MI1->getOpcode() != Opcode)
1236       return false;
1237     if (MI0->getNumOperands() != MI1->getNumOperands())
1238       return false;
1239
1240     unsigned Addr0 = MI0->getOperand(1).getReg();
1241     unsigned Addr1 = MI1->getOperand(1).getReg();
1242     if (Addr0 != Addr1) {
1243       if (!MRI ||
1244           !TargetRegisterInfo::isVirtualRegister(Addr0) ||
1245           !TargetRegisterInfo::isVirtualRegister(Addr1))
1246         return false;
1247
1248       // This assumes SSA form.
1249       MachineInstr *Def0 = MRI->getVRegDef(Addr0);
1250       MachineInstr *Def1 = MRI->getVRegDef(Addr1);
1251       // Check if the loaded value, e.g. a constantpool of a global address, are
1252       // the same.
1253       if (!produceSameValue(Def0, Def1, MRI))
1254         return false;
1255     }
1256
1257     for (unsigned i = 3, e = MI0->getNumOperands(); i != e; ++i) {
1258       // %vreg12<def> = PICLDR %vreg11, 0, pred:14, pred:%noreg
1259       const MachineOperand &MO0 = MI0->getOperand(i);
1260       const MachineOperand &MO1 = MI1->getOperand(i);
1261       if (!MO0.isIdenticalTo(MO1))
1262         return false;
1263     }
1264     return true;
1265   }
1266
1267   return MI0->isIdenticalTo(MI1, MachineInstr::IgnoreVRegDefs);
1268 }
1269
1270 /// areLoadsFromSameBasePtr - This is used by the pre-regalloc scheduler to
1271 /// determine if two loads are loading from the same base address. It should
1272 /// only return true if the base pointers are the same and the only differences
1273 /// between the two addresses is the offset. It also returns the offsets by
1274 /// reference.
1275 bool ARMBaseInstrInfo::areLoadsFromSameBasePtr(SDNode *Load1, SDNode *Load2,
1276                                                int64_t &Offset1,
1277                                                int64_t &Offset2) const {
1278   // Don't worry about Thumb: just ARM and Thumb2.
1279   if (Subtarget.isThumb1Only()) return false;
1280
1281   if (!Load1->isMachineOpcode() || !Load2->isMachineOpcode())
1282     return false;
1283
1284   switch (Load1->getMachineOpcode()) {
1285   default:
1286     return false;
1287   case ARM::LDRi12:
1288   case ARM::LDRBi12:
1289   case ARM::LDRD:
1290   case ARM::LDRH:
1291   case ARM::LDRSB:
1292   case ARM::LDRSH:
1293   case ARM::VLDRD:
1294   case ARM::VLDRS:
1295   case ARM::t2LDRi8:
1296   case ARM::t2LDRDi8:
1297   case ARM::t2LDRSHi8:
1298   case ARM::t2LDRi12:
1299   case ARM::t2LDRSHi12:
1300     break;
1301   }
1302
1303   switch (Load2->getMachineOpcode()) {
1304   default:
1305     return false;
1306   case ARM::LDRi12:
1307   case ARM::LDRBi12:
1308   case ARM::LDRD:
1309   case ARM::LDRH:
1310   case ARM::LDRSB:
1311   case ARM::LDRSH:
1312   case ARM::VLDRD:
1313   case ARM::VLDRS:
1314   case ARM::t2LDRi8:
1315   case ARM::t2LDRDi8:
1316   case ARM::t2LDRSHi8:
1317   case ARM::t2LDRi12:
1318   case ARM::t2LDRSHi12:
1319     break;
1320   }
1321
1322   // Check if base addresses and chain operands match.
1323   if (Load1->getOperand(0) != Load2->getOperand(0) ||
1324       Load1->getOperand(4) != Load2->getOperand(4))
1325     return false;
1326
1327   // Index should be Reg0.
1328   if (Load1->getOperand(3) != Load2->getOperand(3))
1329     return false;
1330
1331   // Determine the offsets.
1332   if (isa<ConstantSDNode>(Load1->getOperand(1)) &&
1333       isa<ConstantSDNode>(Load2->getOperand(1))) {
1334     Offset1 = cast<ConstantSDNode>(Load1->getOperand(1))->getSExtValue();
1335     Offset2 = cast<ConstantSDNode>(Load2->getOperand(1))->getSExtValue();
1336     return true;
1337   }
1338
1339   return false;
1340 }
1341
1342 /// shouldScheduleLoadsNear - This is a used by the pre-regalloc scheduler to
1343 /// determine (in conjunction with areLoadsFromSameBasePtr) if two loads should
1344 /// be scheduled togther. On some targets if two loads are loading from
1345 /// addresses in the same cache line, it's better if they are scheduled
1346 /// together. This function takes two integers that represent the load offsets
1347 /// from the common base address. It returns true if it decides it's desirable
1348 /// to schedule the two loads together. "NumLoads" is the number of loads that
1349 /// have already been scheduled after Load1.
1350 bool ARMBaseInstrInfo::shouldScheduleLoadsNear(SDNode *Load1, SDNode *Load2,
1351                                                int64_t Offset1, int64_t Offset2,
1352                                                unsigned NumLoads) const {
1353   // Don't worry about Thumb: just ARM and Thumb2.
1354   if (Subtarget.isThumb1Only()) return false;
1355
1356   assert(Offset2 > Offset1);
1357
1358   if ((Offset2 - Offset1) / 8 > 64)
1359     return false;
1360
1361   if (Load1->getMachineOpcode() != Load2->getMachineOpcode())
1362     return false;  // FIXME: overly conservative?
1363
1364   // Four loads in a row should be sufficient.
1365   if (NumLoads >= 3)
1366     return false;
1367
1368   return true;
1369 }
1370
1371 bool ARMBaseInstrInfo::isSchedulingBoundary(const MachineInstr *MI,
1372                                             const MachineBasicBlock *MBB,
1373                                             const MachineFunction &MF) const {
1374   // Debug info is never a scheduling boundary. It's necessary to be explicit
1375   // due to the special treatment of IT instructions below, otherwise a
1376   // dbg_value followed by an IT will result in the IT instruction being
1377   // considered a scheduling hazard, which is wrong. It should be the actual
1378   // instruction preceding the dbg_value instruction(s), just like it is
1379   // when debug info is not present.
1380   if (MI->isDebugValue())
1381     return false;
1382
1383   // Terminators and labels can't be scheduled around.
1384   if (MI->isTerminator() || MI->isLabel())
1385     return true;
1386
1387   // Treat the start of the IT block as a scheduling boundary, but schedule
1388   // t2IT along with all instructions following it.
1389   // FIXME: This is a big hammer. But the alternative is to add all potential
1390   // true and anti dependencies to IT block instructions as implicit operands
1391   // to the t2IT instruction. The added compile time and complexity does not
1392   // seem worth it.
1393   MachineBasicBlock::const_iterator I = MI;
1394   // Make sure to skip any dbg_value instructions
1395   while (++I != MBB->end() && I->isDebugValue())
1396     ;
1397   if (I != MBB->end() && I->getOpcode() == ARM::t2IT)
1398     return true;
1399
1400   // Don't attempt to schedule around any instruction that defines
1401   // a stack-oriented pointer, as it's unlikely to be profitable. This
1402   // saves compile time, because it doesn't require every single
1403   // stack slot reference to depend on the instruction that does the
1404   // modification.
1405   // Calls don't actually change the stack pointer, even if they have imp-defs.
1406   // No ARM calling conventions change the stack pointer. (X86 calling
1407   // conventions sometimes do).
1408   if (!MI->isCall() && MI->definesRegister(ARM::SP))
1409     return true;
1410
1411   return false;
1412 }
1413
1414 bool ARMBaseInstrInfo::
1415 isProfitableToIfCvt(MachineBasicBlock &MBB,
1416                     unsigned NumCycles, unsigned ExtraPredCycles,
1417                     const BranchProbability &Probability) const {
1418   if (!NumCycles)
1419     return false;
1420
1421   // Attempt to estimate the relative costs of predication versus branching.
1422   unsigned UnpredCost = Probability.getNumerator() * NumCycles;
1423   UnpredCost /= Probability.getDenominator();
1424   UnpredCost += 1; // The branch itself
1425   UnpredCost += Subtarget.getMispredictionPenalty() / 10;
1426
1427   return (NumCycles + ExtraPredCycles) <= UnpredCost;
1428 }
1429
1430 bool ARMBaseInstrInfo::
1431 isProfitableToIfCvt(MachineBasicBlock &TMBB,
1432                     unsigned TCycles, unsigned TExtra,
1433                     MachineBasicBlock &FMBB,
1434                     unsigned FCycles, unsigned FExtra,
1435                     const BranchProbability &Probability) const {
1436   if (!TCycles || !FCycles)
1437     return false;
1438
1439   // Attempt to estimate the relative costs of predication versus branching.
1440   unsigned TUnpredCost = Probability.getNumerator() * TCycles;
1441   TUnpredCost /= Probability.getDenominator();
1442
1443   uint32_t Comp = Probability.getDenominator() - Probability.getNumerator();
1444   unsigned FUnpredCost = Comp * FCycles;
1445   FUnpredCost /= Probability.getDenominator();
1446
1447   unsigned UnpredCost = TUnpredCost + FUnpredCost;
1448   UnpredCost += 1; // The branch itself
1449   UnpredCost += Subtarget.getMispredictionPenalty() / 10;
1450
1451   return (TCycles + FCycles + TExtra + FExtra) <= UnpredCost;
1452 }
1453
1454 /// getInstrPredicate - If instruction is predicated, returns its predicate
1455 /// condition, otherwise returns AL. It also returns the condition code
1456 /// register by reference.
1457 ARMCC::CondCodes
1458 llvm::getInstrPredicate(const MachineInstr *MI, unsigned &PredReg) {
1459   int PIdx = MI->findFirstPredOperandIdx();
1460   if (PIdx == -1) {
1461     PredReg = 0;
1462     return ARMCC::AL;
1463   }
1464
1465   PredReg = MI->getOperand(PIdx+1).getReg();
1466   return (ARMCC::CondCodes)MI->getOperand(PIdx).getImm();
1467 }
1468
1469
1470 int llvm::getMatchingCondBranchOpcode(int Opc) {
1471   if (Opc == ARM::B)
1472     return ARM::Bcc;
1473   if (Opc == ARM::tB)
1474     return ARM::tBcc;
1475   if (Opc == ARM::t2B)
1476     return ARM::t2Bcc;
1477
1478   llvm_unreachable("Unknown unconditional branch opcode!");
1479 }
1480
1481
1482 /// Map pseudo instructions that imply an 'S' bit onto real opcodes. Whether the
1483 /// instruction is encoded with an 'S' bit is determined by the optional CPSR
1484 /// def operand.
1485 ///
1486 /// This will go away once we can teach tblgen how to set the optional CPSR def
1487 /// operand itself.
1488 struct AddSubFlagsOpcodePair {
1489   unsigned PseudoOpc;
1490   unsigned MachineOpc;
1491 };
1492
1493 static AddSubFlagsOpcodePair AddSubFlagsOpcodeMap[] = {
1494   {ARM::ADDSri, ARM::ADDri},
1495   {ARM::ADDSrr, ARM::ADDrr},
1496   {ARM::ADDSrsi, ARM::ADDrsi},
1497   {ARM::ADDSrsr, ARM::ADDrsr},
1498
1499   {ARM::SUBSri, ARM::SUBri},
1500   {ARM::SUBSrr, ARM::SUBrr},
1501   {ARM::SUBSrsi, ARM::SUBrsi},
1502   {ARM::SUBSrsr, ARM::SUBrsr},
1503
1504   {ARM::RSBSri, ARM::RSBri},
1505   {ARM::RSBSrsi, ARM::RSBrsi},
1506   {ARM::RSBSrsr, ARM::RSBrsr},
1507
1508   {ARM::t2ADDSri, ARM::t2ADDri},
1509   {ARM::t2ADDSrr, ARM::t2ADDrr},
1510   {ARM::t2ADDSrs, ARM::t2ADDrs},
1511
1512   {ARM::t2SUBSri, ARM::t2SUBri},
1513   {ARM::t2SUBSrr, ARM::t2SUBrr},
1514   {ARM::t2SUBSrs, ARM::t2SUBrs},
1515
1516   {ARM::t2RSBSri, ARM::t2RSBri},
1517   {ARM::t2RSBSrs, ARM::t2RSBrs},
1518 };
1519
1520 unsigned llvm::convertAddSubFlagsOpcode(unsigned OldOpc) {
1521   static const int NPairs =
1522     sizeof(AddSubFlagsOpcodeMap) / sizeof(AddSubFlagsOpcodePair);
1523   for (AddSubFlagsOpcodePair *OpcPair = &AddSubFlagsOpcodeMap[0],
1524          *End = &AddSubFlagsOpcodeMap[NPairs]; OpcPair != End; ++OpcPair) {
1525     if (OldOpc == OpcPair->PseudoOpc) {
1526       return OpcPair->MachineOpc;
1527     }
1528   }
1529   return 0;
1530 }
1531
1532 void llvm::emitARMRegPlusImmediate(MachineBasicBlock &MBB,
1533                                MachineBasicBlock::iterator &MBBI, DebugLoc dl,
1534                                unsigned DestReg, unsigned BaseReg, int NumBytes,
1535                                ARMCC::CondCodes Pred, unsigned PredReg,
1536                                const ARMBaseInstrInfo &TII, unsigned MIFlags) {
1537   bool isSub = NumBytes < 0;
1538   if (isSub) NumBytes = -NumBytes;
1539
1540   while (NumBytes) {
1541     unsigned RotAmt = ARM_AM::getSOImmValRotate(NumBytes);
1542     unsigned ThisVal = NumBytes & ARM_AM::rotr32(0xFF, RotAmt);
1543     assert(ThisVal && "Didn't extract field correctly");
1544
1545     // We will handle these bits from offset, clear them.
1546     NumBytes &= ~ThisVal;
1547
1548     assert(ARM_AM::getSOImmVal(ThisVal) != -1 && "Bit extraction didn't work?");
1549
1550     // Build the new ADD / SUB.
1551     unsigned Opc = isSub ? ARM::SUBri : ARM::ADDri;
1552     BuildMI(MBB, MBBI, dl, TII.get(Opc), DestReg)
1553       .addReg(BaseReg, RegState::Kill).addImm(ThisVal)
1554       .addImm((unsigned)Pred).addReg(PredReg).addReg(0)
1555       .setMIFlags(MIFlags);
1556     BaseReg = DestReg;
1557   }
1558 }
1559
1560 bool llvm::rewriteARMFrameIndex(MachineInstr &MI, unsigned FrameRegIdx,
1561                                 unsigned FrameReg, int &Offset,
1562                                 const ARMBaseInstrInfo &TII) {
1563   unsigned Opcode = MI.getOpcode();
1564   const MCInstrDesc &Desc = MI.getDesc();
1565   unsigned AddrMode = (Desc.TSFlags & ARMII::AddrModeMask);
1566   bool isSub = false;
1567
1568   // Memory operands in inline assembly always use AddrMode2.
1569   if (Opcode == ARM::INLINEASM)
1570     AddrMode = ARMII::AddrMode2;
1571
1572   if (Opcode == ARM::ADDri) {
1573     Offset += MI.getOperand(FrameRegIdx+1).getImm();
1574     if (Offset == 0) {
1575       // Turn it into a move.
1576       MI.setDesc(TII.get(ARM::MOVr));
1577       MI.getOperand(FrameRegIdx).ChangeToRegister(FrameReg, false);
1578       MI.RemoveOperand(FrameRegIdx+1);
1579       Offset = 0;
1580       return true;
1581     } else if (Offset < 0) {
1582       Offset = -Offset;
1583       isSub = true;
1584       MI.setDesc(TII.get(ARM::SUBri));
1585     }
1586
1587     // Common case: small offset, fits into instruction.
1588     if (ARM_AM::getSOImmVal(Offset) != -1) {
1589       // Replace the FrameIndex with sp / fp
1590       MI.getOperand(FrameRegIdx).ChangeToRegister(FrameReg, false);
1591       MI.getOperand(FrameRegIdx+1).ChangeToImmediate(Offset);
1592       Offset = 0;
1593       return true;
1594     }
1595
1596     // Otherwise, pull as much of the immedidate into this ADDri/SUBri
1597     // as possible.
1598     unsigned RotAmt = ARM_AM::getSOImmValRotate(Offset);
1599     unsigned ThisImmVal = Offset & ARM_AM::rotr32(0xFF, RotAmt);
1600
1601     // We will handle these bits from offset, clear them.
1602     Offset &= ~ThisImmVal;
1603
1604     // Get the properly encoded SOImmVal field.
1605     assert(ARM_AM::getSOImmVal(ThisImmVal) != -1 &&
1606            "Bit extraction didn't work?");
1607     MI.getOperand(FrameRegIdx+1).ChangeToImmediate(ThisImmVal);
1608  } else {
1609     unsigned ImmIdx = 0;
1610     int InstrOffs = 0;
1611     unsigned NumBits = 0;
1612     unsigned Scale = 1;
1613     switch (AddrMode) {
1614     case ARMII::AddrMode_i12: {
1615       ImmIdx = FrameRegIdx + 1;
1616       InstrOffs = MI.getOperand(ImmIdx).getImm();
1617       NumBits = 12;
1618       break;
1619     }
1620     case ARMII::AddrMode2: {
1621       ImmIdx = FrameRegIdx+2;
1622       InstrOffs = ARM_AM::getAM2Offset(MI.getOperand(ImmIdx).getImm());
1623       if (ARM_AM::getAM2Op(MI.getOperand(ImmIdx).getImm()) == ARM_AM::sub)
1624         InstrOffs *= -1;
1625       NumBits = 12;
1626       break;
1627     }
1628     case ARMII::AddrMode3: {
1629       ImmIdx = FrameRegIdx+2;
1630       InstrOffs = ARM_AM::getAM3Offset(MI.getOperand(ImmIdx).getImm());
1631       if (ARM_AM::getAM3Op(MI.getOperand(ImmIdx).getImm()) == ARM_AM::sub)
1632         InstrOffs *= -1;
1633       NumBits = 8;
1634       break;
1635     }
1636     case ARMII::AddrMode4:
1637     case ARMII::AddrMode6:
1638       // Can't fold any offset even if it's zero.
1639       return false;
1640     case ARMII::AddrMode5: {
1641       ImmIdx = FrameRegIdx+1;
1642       InstrOffs = ARM_AM::getAM5Offset(MI.getOperand(ImmIdx).getImm());
1643       if (ARM_AM::getAM5Op(MI.getOperand(ImmIdx).getImm()) == ARM_AM::sub)
1644         InstrOffs *= -1;
1645       NumBits = 8;
1646       Scale = 4;
1647       break;
1648     }
1649     default:
1650       llvm_unreachable("Unsupported addressing mode!");
1651     }
1652
1653     Offset += InstrOffs * Scale;
1654     assert((Offset & (Scale-1)) == 0 && "Can't encode this offset!");
1655     if (Offset < 0) {
1656       Offset = -Offset;
1657       isSub = true;
1658     }
1659
1660     // Attempt to fold address comp. if opcode has offset bits
1661     if (NumBits > 0) {
1662       // Common case: small offset, fits into instruction.
1663       MachineOperand &ImmOp = MI.getOperand(ImmIdx);
1664       int ImmedOffset = Offset / Scale;
1665       unsigned Mask = (1 << NumBits) - 1;
1666       if ((unsigned)Offset <= Mask * Scale) {
1667         // Replace the FrameIndex with sp
1668         MI.getOperand(FrameRegIdx).ChangeToRegister(FrameReg, false);
1669         // FIXME: When addrmode2 goes away, this will simplify (like the
1670         // T2 version), as the LDR.i12 versions don't need the encoding
1671         // tricks for the offset value.
1672         if (isSub) {
1673           if (AddrMode == ARMII::AddrMode_i12)
1674             ImmedOffset = -ImmedOffset;
1675           else
1676             ImmedOffset |= 1 << NumBits;
1677         }
1678         ImmOp.ChangeToImmediate(ImmedOffset);
1679         Offset = 0;
1680         return true;
1681       }
1682
1683       // Otherwise, it didn't fit. Pull in what we can to simplify the immed.
1684       ImmedOffset = ImmedOffset & Mask;
1685       if (isSub) {
1686         if (AddrMode == ARMII::AddrMode_i12)
1687           ImmedOffset = -ImmedOffset;
1688         else
1689           ImmedOffset |= 1 << NumBits;
1690       }
1691       ImmOp.ChangeToImmediate(ImmedOffset);
1692       Offset &= ~(Mask*Scale);
1693     }
1694   }
1695
1696   Offset = (isSub) ? -Offset : Offset;
1697   return Offset == 0;
1698 }
1699
1700 bool ARMBaseInstrInfo::
1701 AnalyzeCompare(const MachineInstr *MI, unsigned &SrcReg, int &CmpMask,
1702                int &CmpValue) const {
1703   switch (MI->getOpcode()) {
1704   default: break;
1705   case ARM::CMPri:
1706   case ARM::t2CMPri:
1707     SrcReg = MI->getOperand(0).getReg();
1708     CmpMask = ~0;
1709     CmpValue = MI->getOperand(1).getImm();
1710     return true;
1711   case ARM::TSTri:
1712   case ARM::t2TSTri:
1713     SrcReg = MI->getOperand(0).getReg();
1714     CmpMask = MI->getOperand(1).getImm();
1715     CmpValue = 0;
1716     return true;
1717   }
1718
1719   return false;
1720 }
1721
1722 /// isSuitableForMask - Identify a suitable 'and' instruction that
1723 /// operates on the given source register and applies the same mask
1724 /// as a 'tst' instruction. Provide a limited look-through for copies.
1725 /// When successful, MI will hold the found instruction.
1726 static bool isSuitableForMask(MachineInstr *&MI, unsigned SrcReg,
1727                               int CmpMask, bool CommonUse) {
1728   switch (MI->getOpcode()) {
1729     case ARM::ANDri:
1730     case ARM::t2ANDri:
1731       if (CmpMask != MI->getOperand(2).getImm())
1732         return false;
1733       if (SrcReg == MI->getOperand(CommonUse ? 1 : 0).getReg())
1734         return true;
1735       break;
1736     case ARM::COPY: {
1737       // Walk down one instruction which is potentially an 'and'.
1738       const MachineInstr &Copy = *MI;
1739       MachineBasicBlock::iterator AND(
1740         llvm::next(MachineBasicBlock::iterator(MI)));
1741       if (AND == MI->getParent()->end()) return false;
1742       MI = AND;
1743       return isSuitableForMask(MI, Copy.getOperand(0).getReg(),
1744                                CmpMask, true);
1745     }
1746   }
1747
1748   return false;
1749 }
1750
1751 /// OptimizeCompareInstr - Convert the instruction supplying the argument to the
1752 /// comparison into one that sets the zero bit in the flags register.
1753 bool ARMBaseInstrInfo::
1754 OptimizeCompareInstr(MachineInstr *CmpInstr, unsigned SrcReg, int CmpMask,
1755                      int CmpValue, const MachineRegisterInfo *MRI) const {
1756   if (CmpValue != 0)
1757     return false;
1758
1759   MachineRegisterInfo::def_iterator DI = MRI->def_begin(SrcReg);
1760   if (llvm::next(DI) != MRI->def_end())
1761     // Only support one definition.
1762     return false;
1763
1764   MachineInstr *MI = &*DI;
1765
1766   // Masked compares sometimes use the same register as the corresponding 'and'.
1767   if (CmpMask != ~0) {
1768     if (!isSuitableForMask(MI, SrcReg, CmpMask, false)) {
1769       MI = 0;
1770       for (MachineRegisterInfo::use_iterator UI = MRI->use_begin(SrcReg),
1771            UE = MRI->use_end(); UI != UE; ++UI) {
1772         if (UI->getParent() != CmpInstr->getParent()) continue;
1773         MachineInstr *PotentialAND = &*UI;
1774         if (!isSuitableForMask(PotentialAND, SrcReg, CmpMask, true))
1775           continue;
1776         MI = PotentialAND;
1777         break;
1778       }
1779       if (!MI) return false;
1780     }
1781   }
1782
1783   // Conservatively refuse to convert an instruction which isn't in the same BB
1784   // as the comparison.
1785   if (MI->getParent() != CmpInstr->getParent())
1786     return false;
1787
1788   // Check that CPSR isn't set between the comparison instruction and the one we
1789   // want to change.
1790   MachineBasicBlock::iterator I = CmpInstr,E = MI, B = MI->getParent()->begin();
1791
1792   // Early exit if CmpInstr is at the beginning of the BB.
1793   if (I == B) return false;
1794
1795   --I;
1796   for (; I != E; --I) {
1797     const MachineInstr &Instr = *I;
1798
1799     for (unsigned IO = 0, EO = Instr.getNumOperands(); IO != EO; ++IO) {
1800       const MachineOperand &MO = Instr.getOperand(IO);
1801       if (MO.isRegMask() && MO.clobbersPhysReg(ARM::CPSR))
1802         return false;
1803       if (!MO.isReg()) continue;
1804
1805       // This instruction modifies or uses CPSR after the one we want to
1806       // change. We can't do this transformation.
1807       if (MO.getReg() == ARM::CPSR)
1808         return false;
1809     }
1810
1811     if (I == B)
1812       // The 'and' is below the comparison instruction.
1813       return false;
1814   }
1815
1816   // Set the "zero" bit in CPSR.
1817   switch (MI->getOpcode()) {
1818   default: break;
1819   case ARM::RSBrr:
1820   case ARM::RSBri:
1821   case ARM::RSCrr:
1822   case ARM::RSCri:
1823   case ARM::ADDrr:
1824   case ARM::ADDri:
1825   case ARM::ADCrr:
1826   case ARM::ADCri:
1827   case ARM::SUBrr:
1828   case ARM::SUBri:
1829   case ARM::SBCrr:
1830   case ARM::SBCri:
1831   case ARM::t2RSBri:
1832   case ARM::t2ADDrr:
1833   case ARM::t2ADDri:
1834   case ARM::t2ADCrr:
1835   case ARM::t2ADCri:
1836   case ARM::t2SUBrr:
1837   case ARM::t2SUBri:
1838   case ARM::t2SBCrr:
1839   case ARM::t2SBCri:
1840   case ARM::ANDrr:
1841   case ARM::ANDri:
1842   case ARM::t2ANDrr:
1843   case ARM::t2ANDri:
1844   case ARM::ORRrr:
1845   case ARM::ORRri:
1846   case ARM::t2ORRrr:
1847   case ARM::t2ORRri:
1848   case ARM::EORrr:
1849   case ARM::EORri:
1850   case ARM::t2EORrr:
1851   case ARM::t2EORri: {
1852     // Scan forward for the use of CPSR, if it's a conditional code requires
1853     // checking of V bit, then this is not safe to do. If we can't find the
1854     // CPSR use (i.e. used in another block), then it's not safe to perform
1855     // the optimization.
1856     bool isSafe = false;
1857     I = CmpInstr;
1858     E = MI->getParent()->end();
1859     while (!isSafe && ++I != E) {
1860       const MachineInstr &Instr = *I;
1861       for (unsigned IO = 0, EO = Instr.getNumOperands();
1862            !isSafe && IO != EO; ++IO) {
1863         const MachineOperand &MO = Instr.getOperand(IO);
1864         if (MO.isRegMask() && MO.clobbersPhysReg(ARM::CPSR)) {
1865           isSafe = true;
1866           break;
1867         }
1868         if (!MO.isReg() || MO.getReg() != ARM::CPSR)
1869           continue;
1870         if (MO.isDef()) {
1871           isSafe = true;
1872           break;
1873         }
1874         // Condition code is after the operand before CPSR.
1875         ARMCC::CondCodes CC = (ARMCC::CondCodes)Instr.getOperand(IO-1).getImm();
1876         switch (CC) {
1877         default:
1878           isSafe = true;
1879           break;
1880         case ARMCC::VS:
1881         case ARMCC::VC:
1882         case ARMCC::GE:
1883         case ARMCC::LT:
1884         case ARMCC::GT:
1885         case ARMCC::LE:
1886           return false;
1887         }
1888       }
1889     }
1890
1891     if (!isSafe)
1892       return false;
1893
1894     // Toggle the optional operand to CPSR.
1895     MI->getOperand(5).setReg(ARM::CPSR);
1896     MI->getOperand(5).setIsDef(true);
1897     CmpInstr->eraseFromParent();
1898     return true;
1899   }
1900   }
1901
1902   return false;
1903 }
1904
1905 bool ARMBaseInstrInfo::FoldImmediate(MachineInstr *UseMI,
1906                                      MachineInstr *DefMI, unsigned Reg,
1907                                      MachineRegisterInfo *MRI) const {
1908   // Fold large immediates into add, sub, or, xor.
1909   unsigned DefOpc = DefMI->getOpcode();
1910   if (DefOpc != ARM::t2MOVi32imm && DefOpc != ARM::MOVi32imm)
1911     return false;
1912   if (!DefMI->getOperand(1).isImm())
1913     // Could be t2MOVi32imm <ga:xx>
1914     return false;
1915
1916   if (!MRI->hasOneNonDBGUse(Reg))
1917     return false;
1918
1919   const MCInstrDesc &DefMCID = DefMI->getDesc();
1920   if (DefMCID.hasOptionalDef()) {
1921     unsigned NumOps = DefMCID.getNumOperands();
1922     const MachineOperand &MO = DefMI->getOperand(NumOps-1);
1923     if (MO.getReg() == ARM::CPSR && !MO.isDead())
1924       // If DefMI defines CPSR and it is not dead, it's obviously not safe
1925       // to delete DefMI.
1926       return false;
1927   }
1928
1929   const MCInstrDesc &UseMCID = UseMI->getDesc();
1930   if (UseMCID.hasOptionalDef()) {
1931     unsigned NumOps = UseMCID.getNumOperands();
1932     if (UseMI->getOperand(NumOps-1).getReg() == ARM::CPSR)
1933       // If the instruction sets the flag, do not attempt this optimization
1934       // since it may change the semantics of the code.
1935       return false;
1936   }
1937
1938   unsigned UseOpc = UseMI->getOpcode();
1939   unsigned NewUseOpc = 0;
1940   uint32_t ImmVal = (uint32_t)DefMI->getOperand(1).getImm();
1941   uint32_t SOImmValV1 = 0, SOImmValV2 = 0;
1942   bool Commute = false;
1943   switch (UseOpc) {
1944   default: return false;
1945   case ARM::SUBrr:
1946   case ARM::ADDrr:
1947   case ARM::ORRrr:
1948   case ARM::EORrr:
1949   case ARM::t2SUBrr:
1950   case ARM::t2ADDrr:
1951   case ARM::t2ORRrr:
1952   case ARM::t2EORrr: {
1953     Commute = UseMI->getOperand(2).getReg() != Reg;
1954     switch (UseOpc) {
1955     default: break;
1956     case ARM::SUBrr: {
1957       if (Commute)
1958         return false;
1959       ImmVal = -ImmVal;
1960       NewUseOpc = ARM::SUBri;
1961       // Fallthrough
1962     }
1963     case ARM::ADDrr:
1964     case ARM::ORRrr:
1965     case ARM::EORrr: {
1966       if (!ARM_AM::isSOImmTwoPartVal(ImmVal))
1967         return false;
1968       SOImmValV1 = (uint32_t)ARM_AM::getSOImmTwoPartFirst(ImmVal);
1969       SOImmValV2 = (uint32_t)ARM_AM::getSOImmTwoPartSecond(ImmVal);
1970       switch (UseOpc) {
1971       default: break;
1972       case ARM::ADDrr: NewUseOpc = ARM::ADDri; break;
1973       case ARM::ORRrr: NewUseOpc = ARM::ORRri; break;
1974       case ARM::EORrr: NewUseOpc = ARM::EORri; break;
1975       }
1976       break;
1977     }
1978     case ARM::t2SUBrr: {
1979       if (Commute)
1980         return false;
1981       ImmVal = -ImmVal;
1982       NewUseOpc = ARM::t2SUBri;
1983       // Fallthrough
1984     }
1985     case ARM::t2ADDrr:
1986     case ARM::t2ORRrr:
1987     case ARM::t2EORrr: {
1988       if (!ARM_AM::isT2SOImmTwoPartVal(ImmVal))
1989         return false;
1990       SOImmValV1 = (uint32_t)ARM_AM::getT2SOImmTwoPartFirst(ImmVal);
1991       SOImmValV2 = (uint32_t)ARM_AM::getT2SOImmTwoPartSecond(ImmVal);
1992       switch (UseOpc) {
1993       default: break;
1994       case ARM::t2ADDrr: NewUseOpc = ARM::t2ADDri; break;
1995       case ARM::t2ORRrr: NewUseOpc = ARM::t2ORRri; break;
1996       case ARM::t2EORrr: NewUseOpc = ARM::t2EORri; break;
1997       }
1998       break;
1999     }
2000     }
2001   }
2002   }
2003
2004   unsigned OpIdx = Commute ? 2 : 1;
2005   unsigned Reg1 = UseMI->getOperand(OpIdx).getReg();
2006   bool isKill = UseMI->getOperand(OpIdx).isKill();
2007   unsigned NewReg = MRI->createVirtualRegister(MRI->getRegClass(Reg));
2008   AddDefaultCC(AddDefaultPred(BuildMI(*UseMI->getParent(),
2009                                       UseMI, UseMI->getDebugLoc(),
2010                                       get(NewUseOpc), NewReg)
2011                               .addReg(Reg1, getKillRegState(isKill))
2012                               .addImm(SOImmValV1)));
2013   UseMI->setDesc(get(NewUseOpc));
2014   UseMI->getOperand(1).setReg(NewReg);
2015   UseMI->getOperand(1).setIsKill();
2016   UseMI->getOperand(2).ChangeToImmediate(SOImmValV2);
2017   DefMI->eraseFromParent();
2018   return true;
2019 }
2020
2021 unsigned
2022 ARMBaseInstrInfo::getNumMicroOps(const InstrItineraryData *ItinData,
2023                                  const MachineInstr *MI) const {
2024   if (!ItinData || ItinData->isEmpty())
2025     return 1;
2026
2027   const MCInstrDesc &Desc = MI->getDesc();
2028   unsigned Class = Desc.getSchedClass();
2029   unsigned UOps = ItinData->Itineraries[Class].NumMicroOps;
2030   if (UOps)
2031     return UOps;
2032
2033   unsigned Opc = MI->getOpcode();
2034   switch (Opc) {
2035   default:
2036     llvm_unreachable("Unexpected multi-uops instruction!");
2037   case ARM::VLDMQIA:
2038   case ARM::VSTMQIA:
2039     return 2;
2040
2041   // The number of uOps for load / store multiple are determined by the number
2042   // registers.
2043   //
2044   // On Cortex-A8, each pair of register loads / stores can be scheduled on the
2045   // same cycle. The scheduling for the first load / store must be done
2046   // separately by assuming the the address is not 64-bit aligned.
2047   //
2048   // On Cortex-A9, the formula is simply (#reg / 2) + (#reg % 2). If the address
2049   // is not 64-bit aligned, then AGU would take an extra cycle.  For VFP / NEON
2050   // load / store multiple, the formula is (#reg / 2) + (#reg % 2) + 1.
2051   case ARM::VLDMDIA:
2052   case ARM::VLDMDIA_UPD:
2053   case ARM::VLDMDDB_UPD:
2054   case ARM::VLDMSIA:
2055   case ARM::VLDMSIA_UPD:
2056   case ARM::VLDMSDB_UPD:
2057   case ARM::VSTMDIA:
2058   case ARM::VSTMDIA_UPD:
2059   case ARM::VSTMDDB_UPD:
2060   case ARM::VSTMSIA:
2061   case ARM::VSTMSIA_UPD:
2062   case ARM::VSTMSDB_UPD: {
2063     unsigned NumRegs = MI->getNumOperands() - Desc.getNumOperands();
2064     return (NumRegs / 2) + (NumRegs % 2) + 1;
2065   }
2066
2067   case ARM::LDMIA_RET:
2068   case ARM::LDMIA:
2069   case ARM::LDMDA:
2070   case ARM::LDMDB:
2071   case ARM::LDMIB:
2072   case ARM::LDMIA_UPD:
2073   case ARM::LDMDA_UPD:
2074   case ARM::LDMDB_UPD:
2075   case ARM::LDMIB_UPD:
2076   case ARM::STMIA:
2077   case ARM::STMDA:
2078   case ARM::STMDB:
2079   case ARM::STMIB:
2080   case ARM::STMIA_UPD:
2081   case ARM::STMDA_UPD:
2082   case ARM::STMDB_UPD:
2083   case ARM::STMIB_UPD:
2084   case ARM::tLDMIA:
2085   case ARM::tLDMIA_UPD:
2086   case ARM::tSTMIA_UPD:
2087   case ARM::tPOP_RET:
2088   case ARM::tPOP:
2089   case ARM::tPUSH:
2090   case ARM::t2LDMIA_RET:
2091   case ARM::t2LDMIA:
2092   case ARM::t2LDMDB:
2093   case ARM::t2LDMIA_UPD:
2094   case ARM::t2LDMDB_UPD:
2095   case ARM::t2STMIA:
2096   case ARM::t2STMDB:
2097   case ARM::t2STMIA_UPD:
2098   case ARM::t2STMDB_UPD: {
2099     unsigned NumRegs = MI->getNumOperands() - Desc.getNumOperands() + 1;
2100     if (Subtarget.isCortexA8()) {
2101       if (NumRegs < 4)
2102         return 2;
2103       // 4 registers would be issued: 2, 2.
2104       // 5 registers would be issued: 2, 2, 1.
2105       UOps = (NumRegs / 2);
2106       if (NumRegs % 2)
2107         ++UOps;
2108       return UOps;
2109     } else if (Subtarget.isCortexA9()) {
2110       UOps = (NumRegs / 2);
2111       // If there are odd number of registers or if it's not 64-bit aligned,
2112       // then it takes an extra AGU (Address Generation Unit) cycle.
2113       if ((NumRegs % 2) ||
2114           !MI->hasOneMemOperand() ||
2115           (*MI->memoperands_begin())->getAlignment() < 8)
2116         ++UOps;
2117       return UOps;
2118     } else {
2119       // Assume the worst.
2120       return NumRegs;
2121     }
2122   }
2123   }
2124 }
2125
2126 int
2127 ARMBaseInstrInfo::getVLDMDefCycle(const InstrItineraryData *ItinData,
2128                                   const MCInstrDesc &DefMCID,
2129                                   unsigned DefClass,
2130                                   unsigned DefIdx, unsigned DefAlign) const {
2131   int RegNo = (int)(DefIdx+1) - DefMCID.getNumOperands() + 1;
2132   if (RegNo <= 0)
2133     // Def is the address writeback.
2134     return ItinData->getOperandCycle(DefClass, DefIdx);
2135
2136   int DefCycle;
2137   if (Subtarget.isCortexA8()) {
2138     // (regno / 2) + (regno % 2) + 1
2139     DefCycle = RegNo / 2 + 1;
2140     if (RegNo % 2)
2141       ++DefCycle;
2142   } else if (Subtarget.isCortexA9()) {
2143     DefCycle = RegNo;
2144     bool isSLoad = false;
2145
2146     switch (DefMCID.getOpcode()) {
2147     default: break;
2148     case ARM::VLDMSIA:
2149     case ARM::VLDMSIA_UPD:
2150     case ARM::VLDMSDB_UPD:
2151       isSLoad = true;
2152       break;
2153     }
2154
2155     // If there are odd number of 'S' registers or if it's not 64-bit aligned,
2156     // then it takes an extra cycle.
2157     if ((isSLoad && (RegNo % 2)) || DefAlign < 8)
2158       ++DefCycle;
2159   } else {
2160     // Assume the worst.
2161     DefCycle = RegNo + 2;
2162   }
2163
2164   return DefCycle;
2165 }
2166
2167 int
2168 ARMBaseInstrInfo::getLDMDefCycle(const InstrItineraryData *ItinData,
2169                                  const MCInstrDesc &DefMCID,
2170                                  unsigned DefClass,
2171                                  unsigned DefIdx, unsigned DefAlign) const {
2172   int RegNo = (int)(DefIdx+1) - DefMCID.getNumOperands() + 1;
2173   if (RegNo <= 0)
2174     // Def is the address writeback.
2175     return ItinData->getOperandCycle(DefClass, DefIdx);
2176
2177   int DefCycle;
2178   if (Subtarget.isCortexA8()) {
2179     // 4 registers would be issued: 1, 2, 1.
2180     // 5 registers would be issued: 1, 2, 2.
2181     DefCycle = RegNo / 2;
2182     if (DefCycle < 1)
2183       DefCycle = 1;
2184     // Result latency is issue cycle + 2: E2.
2185     DefCycle += 2;
2186   } else if (Subtarget.isCortexA9()) {
2187     DefCycle = (RegNo / 2);
2188     // If there are odd number of registers or if it's not 64-bit aligned,
2189     // then it takes an extra AGU (Address Generation Unit) cycle.
2190     if ((RegNo % 2) || DefAlign < 8)
2191       ++DefCycle;
2192     // Result latency is AGU cycles + 2.
2193     DefCycle += 2;
2194   } else {
2195     // Assume the worst.
2196     DefCycle = RegNo + 2;
2197   }
2198
2199   return DefCycle;
2200 }
2201
2202 int
2203 ARMBaseInstrInfo::getVSTMUseCycle(const InstrItineraryData *ItinData,
2204                                   const MCInstrDesc &UseMCID,
2205                                   unsigned UseClass,
2206                                   unsigned UseIdx, unsigned UseAlign) const {
2207   int RegNo = (int)(UseIdx+1) - UseMCID.getNumOperands() + 1;
2208   if (RegNo <= 0)
2209     return ItinData->getOperandCycle(UseClass, UseIdx);
2210
2211   int UseCycle;
2212   if (Subtarget.isCortexA8()) {
2213     // (regno / 2) + (regno % 2) + 1
2214     UseCycle = RegNo / 2 + 1;
2215     if (RegNo % 2)
2216       ++UseCycle;
2217   } else if (Subtarget.isCortexA9()) {
2218     UseCycle = RegNo;
2219     bool isSStore = false;
2220
2221     switch (UseMCID.getOpcode()) {
2222     default: break;
2223     case ARM::VSTMSIA:
2224     case ARM::VSTMSIA_UPD:
2225     case ARM::VSTMSDB_UPD:
2226       isSStore = true;
2227       break;
2228     }
2229
2230     // If there are odd number of 'S' registers or if it's not 64-bit aligned,
2231     // then it takes an extra cycle.
2232     if ((isSStore && (RegNo % 2)) || UseAlign < 8)
2233       ++UseCycle;
2234   } else {
2235     // Assume the worst.
2236     UseCycle = RegNo + 2;
2237   }
2238
2239   return UseCycle;
2240 }
2241
2242 int
2243 ARMBaseInstrInfo::getSTMUseCycle(const InstrItineraryData *ItinData,
2244                                  const MCInstrDesc &UseMCID,
2245                                  unsigned UseClass,
2246                                  unsigned UseIdx, unsigned UseAlign) const {
2247   int RegNo = (int)(UseIdx+1) - UseMCID.getNumOperands() + 1;
2248   if (RegNo <= 0)
2249     return ItinData->getOperandCycle(UseClass, UseIdx);
2250
2251   int UseCycle;
2252   if (Subtarget.isCortexA8()) {
2253     UseCycle = RegNo / 2;
2254     if (UseCycle < 2)
2255       UseCycle = 2;
2256     // Read in E3.
2257     UseCycle += 2;
2258   } else if (Subtarget.isCortexA9()) {
2259     UseCycle = (RegNo / 2);
2260     // If there are odd number of registers or if it's not 64-bit aligned,
2261     // then it takes an extra AGU (Address Generation Unit) cycle.
2262     if ((RegNo % 2) || UseAlign < 8)
2263       ++UseCycle;
2264   } else {
2265     // Assume the worst.
2266     UseCycle = 1;
2267   }
2268   return UseCycle;
2269 }
2270
2271 int
2272 ARMBaseInstrInfo::getOperandLatency(const InstrItineraryData *ItinData,
2273                                     const MCInstrDesc &DefMCID,
2274                                     unsigned DefIdx, unsigned DefAlign,
2275                                     const MCInstrDesc &UseMCID,
2276                                     unsigned UseIdx, unsigned UseAlign) const {
2277   unsigned DefClass = DefMCID.getSchedClass();
2278   unsigned UseClass = UseMCID.getSchedClass();
2279
2280   if (DefIdx < DefMCID.getNumDefs() && UseIdx < UseMCID.getNumOperands())
2281     return ItinData->getOperandLatency(DefClass, DefIdx, UseClass, UseIdx);
2282
2283   // This may be a def / use of a variable_ops instruction, the operand
2284   // latency might be determinable dynamically. Let the target try to
2285   // figure it out.
2286   int DefCycle = -1;
2287   bool LdmBypass = false;
2288   switch (DefMCID.getOpcode()) {
2289   default:
2290     DefCycle = ItinData->getOperandCycle(DefClass, DefIdx);
2291     break;
2292
2293   case ARM::VLDMDIA:
2294   case ARM::VLDMDIA_UPD:
2295   case ARM::VLDMDDB_UPD:
2296   case ARM::VLDMSIA:
2297   case ARM::VLDMSIA_UPD:
2298   case ARM::VLDMSDB_UPD:
2299     DefCycle = getVLDMDefCycle(ItinData, DefMCID, DefClass, DefIdx, DefAlign);
2300     break;
2301
2302   case ARM::LDMIA_RET:
2303   case ARM::LDMIA:
2304   case ARM::LDMDA:
2305   case ARM::LDMDB:
2306   case ARM::LDMIB:
2307   case ARM::LDMIA_UPD:
2308   case ARM::LDMDA_UPD:
2309   case ARM::LDMDB_UPD:
2310   case ARM::LDMIB_UPD:
2311   case ARM::tLDMIA:
2312   case ARM::tLDMIA_UPD:
2313   case ARM::tPUSH:
2314   case ARM::t2LDMIA_RET:
2315   case ARM::t2LDMIA:
2316   case ARM::t2LDMDB:
2317   case ARM::t2LDMIA_UPD:
2318   case ARM::t2LDMDB_UPD:
2319     LdmBypass = 1;
2320     DefCycle = getLDMDefCycle(ItinData, DefMCID, DefClass, DefIdx, DefAlign);
2321     break;
2322   }
2323
2324   if (DefCycle == -1)
2325     // We can't seem to determine the result latency of the def, assume it's 2.
2326     DefCycle = 2;
2327
2328   int UseCycle = -1;
2329   switch (UseMCID.getOpcode()) {
2330   default:
2331     UseCycle = ItinData->getOperandCycle(UseClass, UseIdx);
2332     break;
2333
2334   case ARM::VSTMDIA:
2335   case ARM::VSTMDIA_UPD:
2336   case ARM::VSTMDDB_UPD:
2337   case ARM::VSTMSIA:
2338   case ARM::VSTMSIA_UPD:
2339   case ARM::VSTMSDB_UPD:
2340     UseCycle = getVSTMUseCycle(ItinData, UseMCID, UseClass, UseIdx, UseAlign);
2341     break;
2342
2343   case ARM::STMIA:
2344   case ARM::STMDA:
2345   case ARM::STMDB:
2346   case ARM::STMIB:
2347   case ARM::STMIA_UPD:
2348   case ARM::STMDA_UPD:
2349   case ARM::STMDB_UPD:
2350   case ARM::STMIB_UPD:
2351   case ARM::tSTMIA_UPD:
2352   case ARM::tPOP_RET:
2353   case ARM::tPOP:
2354   case ARM::t2STMIA:
2355   case ARM::t2STMDB:
2356   case ARM::t2STMIA_UPD:
2357   case ARM::t2STMDB_UPD:
2358     UseCycle = getSTMUseCycle(ItinData, UseMCID, UseClass, UseIdx, UseAlign);
2359     break;
2360   }
2361
2362   if (UseCycle == -1)
2363     // Assume it's read in the first stage.
2364     UseCycle = 1;
2365
2366   UseCycle = DefCycle - UseCycle + 1;
2367   if (UseCycle > 0) {
2368     if (LdmBypass) {
2369       // It's a variable_ops instruction so we can't use DefIdx here. Just use
2370       // first def operand.
2371       if (ItinData->hasPipelineForwarding(DefClass, DefMCID.getNumOperands()-1,
2372                                           UseClass, UseIdx))
2373         --UseCycle;
2374     } else if (ItinData->hasPipelineForwarding(DefClass, DefIdx,
2375                                                UseClass, UseIdx)) {
2376       --UseCycle;
2377     }
2378   }
2379
2380   return UseCycle;
2381 }
2382
2383 static const MachineInstr *getBundledDefMI(const TargetRegisterInfo *TRI,
2384                                            const MachineInstr *MI, unsigned Reg,
2385                                            unsigned &DefIdx, unsigned &Dist) {
2386   Dist = 0;
2387
2388   MachineBasicBlock::const_iterator I = MI; ++I;
2389   MachineBasicBlock::const_instr_iterator II =
2390     llvm::prior(I.getInstrIterator());
2391   assert(II->isInsideBundle() && "Empty bundle?");
2392
2393   int Idx = -1;
2394   while (II->isInsideBundle()) {
2395     Idx = II->findRegisterDefOperandIdx(Reg, false, true, TRI);
2396     if (Idx != -1)
2397       break;
2398     --II;
2399     ++Dist;
2400   }
2401
2402   assert(Idx != -1 && "Cannot find bundled definition!");
2403   DefIdx = Idx;
2404   return II;
2405 }
2406
2407 static const MachineInstr *getBundledUseMI(const TargetRegisterInfo *TRI,
2408                                            const MachineInstr *MI, unsigned Reg,
2409                                            unsigned &UseIdx, unsigned &Dist) {
2410   Dist = 0;
2411
2412   MachineBasicBlock::const_instr_iterator II = MI; ++II;
2413   assert(II->isInsideBundle() && "Empty bundle?");
2414   MachineBasicBlock::const_instr_iterator E = MI->getParent()->instr_end();
2415
2416   // FIXME: This doesn't properly handle multiple uses.
2417   int Idx = -1;
2418   while (II != E && II->isInsideBundle()) {
2419     Idx = II->findRegisterUseOperandIdx(Reg, false, TRI);
2420     if (Idx != -1)
2421       break;
2422     if (II->getOpcode() != ARM::t2IT)
2423       ++Dist;
2424     ++II;
2425   }
2426
2427   if (Idx == -1) {
2428     Dist = 0;
2429     return 0;
2430   }
2431
2432   UseIdx = Idx;
2433   return II;
2434 }
2435
2436 int
2437 ARMBaseInstrInfo::getOperandLatency(const InstrItineraryData *ItinData,
2438                              const MachineInstr *DefMI, unsigned DefIdx,
2439                              const MachineInstr *UseMI, unsigned UseIdx) const {
2440   if (DefMI->isCopyLike() || DefMI->isInsertSubreg() ||
2441       DefMI->isRegSequence() || DefMI->isImplicitDef())
2442     return 1;
2443
2444   if (!ItinData || ItinData->isEmpty())
2445     return DefMI->mayLoad() ? 3 : 1;
2446
2447   const MCInstrDesc *DefMCID = &DefMI->getDesc();
2448   const MCInstrDesc *UseMCID = &UseMI->getDesc();
2449   const MachineOperand &DefMO = DefMI->getOperand(DefIdx);
2450   unsigned Reg = DefMO.getReg();
2451   if (Reg == ARM::CPSR) {
2452     if (DefMI->getOpcode() == ARM::FMSTAT) {
2453       // fpscr -> cpsr stalls over 20 cycles on A8 (and earlier?)
2454       return Subtarget.isCortexA9() ? 1 : 20;
2455     }
2456
2457     // CPSR set and branch can be paired in the same cycle.
2458     if (UseMI->isBranch())
2459       return 0;
2460
2461     // Otherwise it takes the instruction latency (generally one).
2462     int Latency = getInstrLatency(ItinData, DefMI);
2463
2464     // For Thumb2 and -Os, prefer scheduling CPSR setting instruction close to
2465     // its uses. Instructions which are otherwise scheduled between them may
2466     // incur a code size penalty (not able to use the CPSR setting 16-bit
2467     // instructions).
2468     if (Latency > 0 && Subtarget.isThumb2()) {
2469       const MachineFunction *MF = DefMI->getParent()->getParent();
2470       if (MF->getFunction()->hasFnAttr(Attribute::OptimizeForSize))
2471         --Latency;
2472     }
2473     return Latency;
2474   }
2475
2476   unsigned DefAlign = DefMI->hasOneMemOperand()
2477     ? (*DefMI->memoperands_begin())->getAlignment() : 0;
2478   unsigned UseAlign = UseMI->hasOneMemOperand()
2479     ? (*UseMI->memoperands_begin())->getAlignment() : 0;
2480
2481   unsigned DefAdj = 0;
2482   if (DefMI->isBundle()) {
2483     DefMI = getBundledDefMI(&getRegisterInfo(), DefMI, Reg, DefIdx, DefAdj);
2484     if (DefMI->isCopyLike() || DefMI->isInsertSubreg() ||
2485         DefMI->isRegSequence() || DefMI->isImplicitDef())
2486       return 1;
2487     DefMCID = &DefMI->getDesc();
2488   }
2489   unsigned UseAdj = 0;
2490   if (UseMI->isBundle()) {
2491     unsigned NewUseIdx;
2492     const MachineInstr *NewUseMI = getBundledUseMI(&getRegisterInfo(), UseMI,
2493                                                    Reg, NewUseIdx, UseAdj);
2494     if (NewUseMI) {
2495       UseMI = NewUseMI;
2496       UseIdx = NewUseIdx;
2497       UseMCID = &UseMI->getDesc();
2498     }
2499   }
2500
2501   int Latency = getOperandLatency(ItinData, *DefMCID, DefIdx, DefAlign,
2502                                   *UseMCID, UseIdx, UseAlign);
2503   int Adj = DefAdj + UseAdj;
2504   if (Adj) {
2505     Latency -= (int)(DefAdj + UseAdj);
2506     if (Latency < 1)
2507       return 1;
2508   }
2509
2510   if (Latency > 1 &&
2511       (Subtarget.isCortexA8() || Subtarget.isCortexA9())) {
2512     // FIXME: Shifter op hack: no shift (i.e. [r +/- r]) or [r + r << 2]
2513     // variants are one cycle cheaper.
2514     switch (DefMCID->getOpcode()) {
2515     default: break;
2516     case ARM::LDRrs:
2517     case ARM::LDRBrs: {
2518       unsigned ShOpVal = DefMI->getOperand(3).getImm();
2519       unsigned ShImm = ARM_AM::getAM2Offset(ShOpVal);
2520       if (ShImm == 0 ||
2521           (ShImm == 2 && ARM_AM::getAM2ShiftOpc(ShOpVal) == ARM_AM::lsl))
2522         --Latency;
2523       break;
2524     }
2525     case ARM::t2LDRs:
2526     case ARM::t2LDRBs:
2527     case ARM::t2LDRHs:
2528     case ARM::t2LDRSHs: {
2529       // Thumb2 mode: lsl only.
2530       unsigned ShAmt = DefMI->getOperand(3).getImm();
2531       if (ShAmt == 0 || ShAmt == 2)
2532         --Latency;
2533       break;
2534     }
2535     }
2536   }
2537
2538   if (DefAlign < 8 && Subtarget.isCortexA9())
2539     switch (DefMCID->getOpcode()) {
2540     default: break;
2541     case ARM::VLD1q8:
2542     case ARM::VLD1q16:
2543     case ARM::VLD1q32:
2544     case ARM::VLD1q64:
2545     case ARM::VLD1q8wb_fixed:
2546     case ARM::VLD1q16wb_fixed:
2547     case ARM::VLD1q32wb_fixed:
2548     case ARM::VLD1q64wb_fixed:
2549     case ARM::VLD1q8wb_register:
2550     case ARM::VLD1q16wb_register:
2551     case ARM::VLD1q32wb_register:
2552     case ARM::VLD1q64wb_register:
2553     case ARM::VLD2d8:
2554     case ARM::VLD2d16:
2555     case ARM::VLD2d32:
2556     case ARM::VLD2q8:
2557     case ARM::VLD2q16:
2558     case ARM::VLD2q32:
2559     case ARM::VLD2d8wb_fixed:
2560     case ARM::VLD2d16wb_fixed:
2561     case ARM::VLD2d32wb_fixed:
2562     case ARM::VLD2q8wb_fixed:
2563     case ARM::VLD2q16wb_fixed:
2564     case ARM::VLD2q32wb_fixed:
2565     case ARM::VLD2d8wb_register:
2566     case ARM::VLD2d16wb_register:
2567     case ARM::VLD2d32wb_register:
2568     case ARM::VLD2q8wb_register:
2569     case ARM::VLD2q16wb_register:
2570     case ARM::VLD2q32wb_register:
2571     case ARM::VLD3d8:
2572     case ARM::VLD3d16:
2573     case ARM::VLD3d32:
2574     case ARM::VLD1d64T:
2575     case ARM::VLD3d8_UPD:
2576     case ARM::VLD3d16_UPD:
2577     case ARM::VLD3d32_UPD:
2578     case ARM::VLD1d64Twb_fixed:
2579     case ARM::VLD1d64Twb_register:
2580     case ARM::VLD3q8_UPD:
2581     case ARM::VLD3q16_UPD:
2582     case ARM::VLD3q32_UPD:
2583     case ARM::VLD4d8:
2584     case ARM::VLD4d16:
2585     case ARM::VLD4d32:
2586     case ARM::VLD1d64Q:
2587     case ARM::VLD4d8_UPD:
2588     case ARM::VLD4d16_UPD:
2589     case ARM::VLD4d32_UPD:
2590     case ARM::VLD1d64Qwb_fixed:
2591     case ARM::VLD1d64Qwb_register:
2592     case ARM::VLD4q8_UPD:
2593     case ARM::VLD4q16_UPD:
2594     case ARM::VLD4q32_UPD:
2595     case ARM::VLD1DUPq8:
2596     case ARM::VLD1DUPq16:
2597     case ARM::VLD1DUPq32:
2598     case ARM::VLD1DUPq8wb_fixed:
2599     case ARM::VLD1DUPq16wb_fixed:
2600     case ARM::VLD1DUPq32wb_fixed:
2601     case ARM::VLD1DUPq8wb_register:
2602     case ARM::VLD1DUPq16wb_register:
2603     case ARM::VLD1DUPq32wb_register:
2604     case ARM::VLD2DUPd8:
2605     case ARM::VLD2DUPd16:
2606     case ARM::VLD2DUPd32:
2607     case ARM::VLD2DUPd8wb_fixed:
2608     case ARM::VLD2DUPd16wb_fixed:
2609     case ARM::VLD2DUPd32wb_fixed:
2610     case ARM::VLD2DUPd8wb_register:
2611     case ARM::VLD2DUPd16wb_register:
2612     case ARM::VLD2DUPd32wb_register:
2613     case ARM::VLD4DUPd8:
2614     case ARM::VLD4DUPd16:
2615     case ARM::VLD4DUPd32:
2616     case ARM::VLD4DUPd8_UPD:
2617     case ARM::VLD4DUPd16_UPD:
2618     case ARM::VLD4DUPd32_UPD:
2619     case ARM::VLD1LNd8:
2620     case ARM::VLD1LNd16:
2621     case ARM::VLD1LNd32:
2622     case ARM::VLD1LNd8_UPD:
2623     case ARM::VLD1LNd16_UPD:
2624     case ARM::VLD1LNd32_UPD:
2625     case ARM::VLD2LNd8:
2626     case ARM::VLD2LNd16:
2627     case ARM::VLD2LNd32:
2628     case ARM::VLD2LNq16:
2629     case ARM::VLD2LNq32:
2630     case ARM::VLD2LNd8_UPD:
2631     case ARM::VLD2LNd16_UPD:
2632     case ARM::VLD2LNd32_UPD:
2633     case ARM::VLD2LNq16_UPD:
2634     case ARM::VLD2LNq32_UPD:
2635     case ARM::VLD4LNd8:
2636     case ARM::VLD4LNd16:
2637     case ARM::VLD4LNd32:
2638     case ARM::VLD4LNq16:
2639     case ARM::VLD4LNq32:
2640     case ARM::VLD4LNd8_UPD:
2641     case ARM::VLD4LNd16_UPD:
2642     case ARM::VLD4LNd32_UPD:
2643     case ARM::VLD4LNq16_UPD:
2644     case ARM::VLD4LNq32_UPD:
2645       // If the address is not 64-bit aligned, the latencies of these
2646       // instructions increases by one.
2647       ++Latency;
2648       break;
2649     }
2650
2651   return Latency;
2652 }
2653
2654 int
2655 ARMBaseInstrInfo::getOperandLatency(const InstrItineraryData *ItinData,
2656                                     SDNode *DefNode, unsigned DefIdx,
2657                                     SDNode *UseNode, unsigned UseIdx) const {
2658   if (!DefNode->isMachineOpcode())
2659     return 1;
2660
2661   const MCInstrDesc &DefMCID = get(DefNode->getMachineOpcode());
2662
2663   if (isZeroCost(DefMCID.Opcode))
2664     return 0;
2665
2666   if (!ItinData || ItinData->isEmpty())
2667     return DefMCID.mayLoad() ? 3 : 1;
2668
2669   if (!UseNode->isMachineOpcode()) {
2670     int Latency = ItinData->getOperandCycle(DefMCID.getSchedClass(), DefIdx);
2671     if (Subtarget.isCortexA9())
2672       return Latency <= 2 ? 1 : Latency - 1;
2673     else
2674       return Latency <= 3 ? 1 : Latency - 2;
2675   }
2676
2677   const MCInstrDesc &UseMCID = get(UseNode->getMachineOpcode());
2678   const MachineSDNode *DefMN = dyn_cast<MachineSDNode>(DefNode);
2679   unsigned DefAlign = !DefMN->memoperands_empty()
2680     ? (*DefMN->memoperands_begin())->getAlignment() : 0;
2681   const MachineSDNode *UseMN = dyn_cast<MachineSDNode>(UseNode);
2682   unsigned UseAlign = !UseMN->memoperands_empty()
2683     ? (*UseMN->memoperands_begin())->getAlignment() : 0;
2684   int Latency = getOperandLatency(ItinData, DefMCID, DefIdx, DefAlign,
2685                                   UseMCID, UseIdx, UseAlign);
2686
2687   if (Latency > 1 &&
2688       (Subtarget.isCortexA8() || Subtarget.isCortexA9())) {
2689     // FIXME: Shifter op hack: no shift (i.e. [r +/- r]) or [r + r << 2]
2690     // variants are one cycle cheaper.
2691     switch (DefMCID.getOpcode()) {
2692     default: break;
2693     case ARM::LDRrs:
2694     case ARM::LDRBrs: {
2695       unsigned ShOpVal =
2696         cast<ConstantSDNode>(DefNode->getOperand(2))->getZExtValue();
2697       unsigned ShImm = ARM_AM::getAM2Offset(ShOpVal);
2698       if (ShImm == 0 ||
2699           (ShImm == 2 && ARM_AM::getAM2ShiftOpc(ShOpVal) == ARM_AM::lsl))
2700         --Latency;
2701       break;
2702     }
2703     case ARM::t2LDRs:
2704     case ARM::t2LDRBs:
2705     case ARM::t2LDRHs:
2706     case ARM::t2LDRSHs: {
2707       // Thumb2 mode: lsl only.
2708       unsigned ShAmt =
2709         cast<ConstantSDNode>(DefNode->getOperand(2))->getZExtValue();
2710       if (ShAmt == 0 || ShAmt == 2)
2711         --Latency;
2712       break;
2713     }
2714     }
2715   }
2716
2717   if (DefAlign < 8 && Subtarget.isCortexA9())
2718     switch (DefMCID.getOpcode()) {
2719     default: break;
2720     case ARM::VLD1q8:
2721     case ARM::VLD1q16:
2722     case ARM::VLD1q32:
2723     case ARM::VLD1q64:
2724     case ARM::VLD1q8wb_register:
2725     case ARM::VLD1q16wb_register:
2726     case ARM::VLD1q32wb_register:
2727     case ARM::VLD1q64wb_register:
2728     case ARM::VLD1q8wb_fixed:
2729     case ARM::VLD1q16wb_fixed:
2730     case ARM::VLD1q32wb_fixed:
2731     case ARM::VLD1q64wb_fixed:
2732     case ARM::VLD2d8:
2733     case ARM::VLD2d16:
2734     case ARM::VLD2d32:
2735     case ARM::VLD2q8Pseudo:
2736     case ARM::VLD2q16Pseudo:
2737     case ARM::VLD2q32Pseudo:
2738     case ARM::VLD2d8wb_fixed:
2739     case ARM::VLD2d16wb_fixed:
2740     case ARM::VLD2d32wb_fixed:
2741     case ARM::VLD2q8PseudoWB_fixed:
2742     case ARM::VLD2q16PseudoWB_fixed:
2743     case ARM::VLD2q32PseudoWB_fixed:
2744     case ARM::VLD2d8wb_register:
2745     case ARM::VLD2d16wb_register:
2746     case ARM::VLD2d32wb_register:
2747     case ARM::VLD2q8PseudoWB_register:
2748     case ARM::VLD2q16PseudoWB_register:
2749     case ARM::VLD2q32PseudoWB_register:
2750     case ARM::VLD3d8Pseudo:
2751     case ARM::VLD3d16Pseudo:
2752     case ARM::VLD3d32Pseudo:
2753     case ARM::VLD1d64TPseudo:
2754     case ARM::VLD3d8Pseudo_UPD:
2755     case ARM::VLD3d16Pseudo_UPD:
2756     case ARM::VLD3d32Pseudo_UPD:
2757     case ARM::VLD3q8Pseudo_UPD:
2758     case ARM::VLD3q16Pseudo_UPD:
2759     case ARM::VLD3q32Pseudo_UPD:
2760     case ARM::VLD3q8oddPseudo:
2761     case ARM::VLD3q16oddPseudo:
2762     case ARM::VLD3q32oddPseudo:
2763     case ARM::VLD3q8oddPseudo_UPD:
2764     case ARM::VLD3q16oddPseudo_UPD:
2765     case ARM::VLD3q32oddPseudo_UPD:
2766     case ARM::VLD4d8Pseudo:
2767     case ARM::VLD4d16Pseudo:
2768     case ARM::VLD4d32Pseudo:
2769     case ARM::VLD1d64QPseudo:
2770     case ARM::VLD4d8Pseudo_UPD:
2771     case ARM::VLD4d16Pseudo_UPD:
2772     case ARM::VLD4d32Pseudo_UPD:
2773     case ARM::VLD4q8Pseudo_UPD:
2774     case ARM::VLD4q16Pseudo_UPD:
2775     case ARM::VLD4q32Pseudo_UPD:
2776     case ARM::VLD4q8oddPseudo:
2777     case ARM::VLD4q16oddPseudo:
2778     case ARM::VLD4q32oddPseudo:
2779     case ARM::VLD4q8oddPseudo_UPD:
2780     case ARM::VLD4q16oddPseudo_UPD:
2781     case ARM::VLD4q32oddPseudo_UPD:
2782     case ARM::VLD1DUPq8:
2783     case ARM::VLD1DUPq16:
2784     case ARM::VLD1DUPq32:
2785     case ARM::VLD1DUPq8wb_fixed:
2786     case ARM::VLD1DUPq16wb_fixed:
2787     case ARM::VLD1DUPq32wb_fixed:
2788     case ARM::VLD1DUPq8wb_register:
2789     case ARM::VLD1DUPq16wb_register:
2790     case ARM::VLD1DUPq32wb_register:
2791     case ARM::VLD2DUPd8:
2792     case ARM::VLD2DUPd16:
2793     case ARM::VLD2DUPd32:
2794     case ARM::VLD2DUPd8wb_fixed:
2795     case ARM::VLD2DUPd16wb_fixed:
2796     case ARM::VLD2DUPd32wb_fixed:
2797     case ARM::VLD2DUPd8wb_register:
2798     case ARM::VLD2DUPd16wb_register:
2799     case ARM::VLD2DUPd32wb_register:
2800     case ARM::VLD4DUPd8Pseudo:
2801     case ARM::VLD4DUPd16Pseudo:
2802     case ARM::VLD4DUPd32Pseudo:
2803     case ARM::VLD4DUPd8Pseudo_UPD:
2804     case ARM::VLD4DUPd16Pseudo_UPD:
2805     case ARM::VLD4DUPd32Pseudo_UPD:
2806     case ARM::VLD1LNq8Pseudo:
2807     case ARM::VLD1LNq16Pseudo:
2808     case ARM::VLD1LNq32Pseudo:
2809     case ARM::VLD1LNq8Pseudo_UPD:
2810     case ARM::VLD1LNq16Pseudo_UPD:
2811     case ARM::VLD1LNq32Pseudo_UPD:
2812     case ARM::VLD2LNd8Pseudo:
2813     case ARM::VLD2LNd16Pseudo:
2814     case ARM::VLD2LNd32Pseudo:
2815     case ARM::VLD2LNq16Pseudo:
2816     case ARM::VLD2LNq32Pseudo:
2817     case ARM::VLD2LNd8Pseudo_UPD:
2818     case ARM::VLD2LNd16Pseudo_UPD:
2819     case ARM::VLD2LNd32Pseudo_UPD:
2820     case ARM::VLD2LNq16Pseudo_UPD:
2821     case ARM::VLD2LNq32Pseudo_UPD:
2822     case ARM::VLD4LNd8Pseudo:
2823     case ARM::VLD4LNd16Pseudo:
2824     case ARM::VLD4LNd32Pseudo:
2825     case ARM::VLD4LNq16Pseudo:
2826     case ARM::VLD4LNq32Pseudo:
2827     case ARM::VLD4LNd8Pseudo_UPD:
2828     case ARM::VLD4LNd16Pseudo_UPD:
2829     case ARM::VLD4LNd32Pseudo_UPD:
2830     case ARM::VLD4LNq16Pseudo_UPD:
2831     case ARM::VLD4LNq32Pseudo_UPD:
2832       // If the address is not 64-bit aligned, the latencies of these
2833       // instructions increases by one.
2834       ++Latency;
2835       break;
2836     }
2837
2838   return Latency;
2839 }
2840
2841 unsigned
2842 ARMBaseInstrInfo::getOutputLatency(const InstrItineraryData *ItinData,
2843                                    const MachineInstr *DefMI, unsigned DefIdx,
2844                                    const MachineInstr *DepMI) const {
2845   unsigned Reg = DefMI->getOperand(DefIdx).getReg();
2846   if (DepMI->readsRegister(Reg, &getRegisterInfo()) || !isPredicated(DepMI))
2847     return 1;
2848
2849   // If the second MI is predicated, then there is an implicit use dependency.
2850   return getOperandLatency(ItinData, DefMI, DefIdx, DepMI,
2851                            DepMI->getNumOperands());
2852 }
2853
2854 int ARMBaseInstrInfo::getInstrLatency(const InstrItineraryData *ItinData,
2855                                       const MachineInstr *MI,
2856                                       unsigned *PredCost) const {
2857   if (MI->isCopyLike() || MI->isInsertSubreg() ||
2858       MI->isRegSequence() || MI->isImplicitDef())
2859     return 1;
2860
2861   if (!ItinData || ItinData->isEmpty())
2862     return 1;
2863
2864   if (MI->isBundle()) {
2865     int Latency = 0;
2866     MachineBasicBlock::const_instr_iterator I = MI;
2867     MachineBasicBlock::const_instr_iterator E = MI->getParent()->instr_end();
2868     while (++I != E && I->isInsideBundle()) {
2869       if (I->getOpcode() != ARM::t2IT)
2870         Latency += getInstrLatency(ItinData, I, PredCost);
2871     }
2872     return Latency;
2873   }
2874
2875   const MCInstrDesc &MCID = MI->getDesc();
2876   unsigned Class = MCID.getSchedClass();
2877   unsigned UOps = ItinData->Itineraries[Class].NumMicroOps;
2878   if (PredCost && (MCID.isCall() || MCID.hasImplicitDefOfPhysReg(ARM::CPSR)))
2879     // When predicated, CPSR is an additional source operand for CPSR updating
2880     // instructions, this apparently increases their latencies.
2881     *PredCost = 1;
2882   if (UOps)
2883     return ItinData->getStageLatency(Class);
2884   return getNumMicroOps(ItinData, MI);
2885 }
2886
2887 int ARMBaseInstrInfo::getInstrLatency(const InstrItineraryData *ItinData,
2888                                       SDNode *Node) const {
2889   if (!Node->isMachineOpcode())
2890     return 1;
2891
2892   if (!ItinData || ItinData->isEmpty())
2893     return 1;
2894
2895   unsigned Opcode = Node->getMachineOpcode();
2896   switch (Opcode) {
2897   default:
2898     return ItinData->getStageLatency(get(Opcode).getSchedClass());
2899   case ARM::VLDMQIA:
2900   case ARM::VSTMQIA:
2901     return 2;
2902   }
2903 }
2904
2905 bool ARMBaseInstrInfo::
2906 hasHighOperandLatency(const InstrItineraryData *ItinData,
2907                       const MachineRegisterInfo *MRI,
2908                       const MachineInstr *DefMI, unsigned DefIdx,
2909                       const MachineInstr *UseMI, unsigned UseIdx) const {
2910   unsigned DDomain = DefMI->getDesc().TSFlags & ARMII::DomainMask;
2911   unsigned UDomain = UseMI->getDesc().TSFlags & ARMII::DomainMask;
2912   if (Subtarget.isCortexA8() &&
2913       (DDomain == ARMII::DomainVFP || UDomain == ARMII::DomainVFP))
2914     // CortexA8 VFP instructions are not pipelined.
2915     return true;
2916
2917   // Hoist VFP / NEON instructions with 4 or higher latency.
2918   int Latency = getOperandLatency(ItinData, DefMI, DefIdx, UseMI, UseIdx);
2919   if (Latency <= 3)
2920     return false;
2921   return DDomain == ARMII::DomainVFP || DDomain == ARMII::DomainNEON ||
2922          UDomain == ARMII::DomainVFP || UDomain == ARMII::DomainNEON;
2923 }
2924
2925 bool ARMBaseInstrInfo::
2926 hasLowDefLatency(const InstrItineraryData *ItinData,
2927                  const MachineInstr *DefMI, unsigned DefIdx) const {
2928   if (!ItinData || ItinData->isEmpty())
2929     return false;
2930
2931   unsigned DDomain = DefMI->getDesc().TSFlags & ARMII::DomainMask;
2932   if (DDomain == ARMII::DomainGeneral) {
2933     unsigned DefClass = DefMI->getDesc().getSchedClass();
2934     int DefCycle = ItinData->getOperandCycle(DefClass, DefIdx);
2935     return (DefCycle != -1 && DefCycle <= 2);
2936   }
2937   return false;
2938 }
2939
2940 bool ARMBaseInstrInfo::verifyInstruction(const MachineInstr *MI,
2941                                          StringRef &ErrInfo) const {
2942   if (convertAddSubFlagsOpcode(MI->getOpcode())) {
2943     ErrInfo = "Pseudo flag setting opcodes only exist in Selection DAG";
2944     return false;
2945   }
2946   return true;
2947 }
2948
2949 bool
2950 ARMBaseInstrInfo::isFpMLxInstruction(unsigned Opcode, unsigned &MulOpc,
2951                                      unsigned &AddSubOpc,
2952                                      bool &NegAcc, bool &HasLane) const {
2953   DenseMap<unsigned, unsigned>::const_iterator I = MLxEntryMap.find(Opcode);
2954   if (I == MLxEntryMap.end())
2955     return false;
2956
2957   const ARM_MLxEntry &Entry = ARM_MLxTable[I->second];
2958   MulOpc = Entry.MulOpc;
2959   AddSubOpc = Entry.AddSubOpc;
2960   NegAcc = Entry.NegAcc;
2961   HasLane = Entry.HasLane;
2962   return true;
2963 }
2964
2965 //===----------------------------------------------------------------------===//
2966 // Execution domains.
2967 //===----------------------------------------------------------------------===//
2968 //
2969 // Some instructions go down the NEON pipeline, some go down the VFP pipeline,
2970 // and some can go down both.  The vmov instructions go down the VFP pipeline,
2971 // but they can be changed to vorr equivalents that are executed by the NEON
2972 // pipeline.
2973 //
2974 // We use the following execution domain numbering:
2975 //
2976 enum ARMExeDomain {
2977   ExeGeneric = 0,
2978   ExeVFP = 1,
2979   ExeNEON = 2
2980 };
2981 //
2982 // Also see ARMInstrFormats.td and Domain* enums in ARMBaseInfo.h
2983 //
2984 std::pair<uint16_t, uint16_t>
2985 ARMBaseInstrInfo::getExecutionDomain(const MachineInstr *MI) const {
2986   // VMOVD is a VFP instruction, but can be changed to NEON if it isn't
2987   // predicated.
2988   if (MI->getOpcode() == ARM::VMOVD && !isPredicated(MI))
2989     return std::make_pair(ExeVFP, (1<<ExeVFP) | (1<<ExeNEON));
2990
2991   // No other instructions can be swizzled, so just determine their domain.
2992   unsigned Domain = MI->getDesc().TSFlags & ARMII::DomainMask;
2993
2994   if (Domain & ARMII::DomainNEON)
2995     return std::make_pair(ExeNEON, 0);
2996
2997   // Certain instructions can go either way on Cortex-A8.
2998   // Treat them as NEON instructions.
2999   if ((Domain & ARMII::DomainNEONA8) && Subtarget.isCortexA8())
3000     return std::make_pair(ExeNEON, 0);
3001
3002   if (Domain & ARMII::DomainVFP)
3003     return std::make_pair(ExeVFP, 0);
3004
3005   return std::make_pair(ExeGeneric, 0);
3006 }
3007
3008 void
3009 ARMBaseInstrInfo::setExecutionDomain(MachineInstr *MI, unsigned Domain) const {
3010   // We only know how to change VMOVD into VORR.
3011   assert(MI->getOpcode() == ARM::VMOVD && "Can only swizzle VMOVD");
3012   if (Domain != ExeNEON)
3013     return;
3014
3015   // Zap the predicate operands.
3016   assert(!isPredicated(MI) && "Cannot predicate a VORRd");
3017   MI->RemoveOperand(3);
3018   MI->RemoveOperand(2);
3019
3020   // Change to a VORRd which requires two identical use operands.
3021   MI->setDesc(get(ARM::VORRd));
3022
3023   // Add the extra source operand and new predicates.
3024   // This will go before any implicit ops.
3025   AddDefaultPred(MachineInstrBuilder(MI).addOperand(MI->getOperand(1)));
3026 }
3027
3028 bool ARMBaseInstrInfo::hasNOP() const {
3029   return (Subtarget.getFeatureBits() & ARM::HasV6T2Ops) != 0;
3030 }