lib/Target/ARM/ARMBaseInstrInfo.cpp

   1 //===-- ARMBaseInstrInfo.cpp - ARM Instruction Information ----------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the Base ARM implementation of the TargetInstrInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "ARM.h"
  15 #include "ARMBaseInstrInfo.h"
  16 #include "ARMBaseRegisterInfo.h"
  17 #include "ARMConstantPoolValue.h"
  18 #include "ARMFeatures.h"
  19 #include "ARMHazardRecognizer.h"
  20 #include "ARMMachineFunctionInfo.h"
  21 #include "MCTargetDesc/ARMAddressingModes.h"
  22 #include "llvm/ADT/STLExtras.h"
  23 #include "llvm/CodeGen/LiveVariables.h"
  24 #include "llvm/CodeGen/MachineConstantPool.h"
  25 #include "llvm/CodeGen/MachineFrameInfo.h"
  26 #include "llvm/CodeGen/MachineInstrBuilder.h"
  27 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  28 #include "llvm/CodeGen/MachineMemOperand.h"
  29 #include "llvm/CodeGen/MachineRegisterInfo.h"
  30 #include "llvm/CodeGen/SelectionDAGNodes.h"
  31 #include "llvm/CodeGen/TargetSchedule.h"
  32 #include "llvm/IR/Constants.h"
  33 #include "llvm/IR/Function.h"
  34 #include "llvm/IR/GlobalValue.h"
  35 #include "llvm/MC/MCAsmInfo.h"
  36 #include "llvm/MC/MCExpr.h"
  37 #include "llvm/Support/BranchProbability.h"
  38 #include "llvm/Support/CommandLine.h"
  39 #include "llvm/Support/Debug.h"
  40 #include "llvm/Support/ErrorHandling.h"
  41 #include "llvm/Support/raw_ostream.h"
  42
  43 using namespace llvm;
  44
  45 #define DEBUG_TYPE "arm-instrinfo"
  46
  47 #define GET_INSTRINFO_CTOR_DTOR
  48 #include "ARMGenInstrInfo.inc"
  49
  50 static cl::opt<bool>
  51 EnableARM3Addr("enable-arm-3-addr-conv", cl::Hidden,
  52                cl::desc("Enable ARM 2-addr to 3-addr conv"));
  53
  54 static cl::opt<bool>
  55 WidenVMOVS("widen-vmovs", cl::Hidden, cl::init(true),
  56            cl::desc("Widen ARM vmovs to vmovd when possible"));
  57
  58 static cl::opt<unsigned>
  59 SwiftPartialUpdateClearance("swift-partial-update-clearance",
  60      cl::Hidden, cl::init(12),
  61      cl::desc("Clearance before partial register updates"));
  62
  63 /// ARM_MLxEntry - Record information about MLA / MLS instructions.
  64 struct ARM_MLxEntry {
  65   uint16_t MLxOpc;     // MLA / MLS opcode
  66   uint16_t MulOpc;     // Expanded multiplication opcode
  67   uint16_t AddSubOpc;  // Expanded add / sub opcode
  68   bool NegAcc;         // True if the acc is negated before the add / sub.
  69   bool HasLane;        // True if instruction has an extra "lane" operand.
  70 };
  71
  72 static const ARM_MLxEntry ARM_MLxTable[] = {
  73   // MLxOpc,          MulOpc,           AddSubOpc,       NegAcc, HasLane
  74   // fp scalar ops
  75   { ARM::VMLAS,       ARM::VMULS,       ARM::VADDS,      false,  false },
  76   { ARM::VMLSS,       ARM::VMULS,       ARM::VSUBS,      false,  false },
  77   { ARM::VMLAD,       ARM::VMULD,       ARM::VADDD,      false,  false },
  78   { ARM::VMLSD,       ARM::VMULD,       ARM::VSUBD,      false,  false },
  79   { ARM::VNMLAS,      ARM::VNMULS,      ARM::VSUBS,      true,   false },
  80   { ARM::VNMLSS,      ARM::VMULS,       ARM::VSUBS,      true,   false },
  81   { ARM::VNMLAD,      ARM::VNMULD,      ARM::VSUBD,      true,   false },
  82   { ARM::VNMLSD,      ARM::VMULD,       ARM::VSUBD,      true,   false },
  83
  84   // fp SIMD ops
  85   { ARM::VMLAfd,      ARM::VMULfd,      ARM::VADDfd,     false,  false },
  86   { ARM::VMLSfd,      ARM::VMULfd,      ARM::VSUBfd,     false,  false },
  87   { ARM::VMLAfq,      ARM::VMULfq,      ARM::VADDfq,     false,  false },
  88   { ARM::VMLSfq,      ARM::VMULfq,      ARM::VSUBfq,     false,  false },
  89   { ARM::VMLAslfd,    ARM::VMULslfd,    ARM::VADDfd,     false,  true  },
  90   { ARM::VMLSslfd,    ARM::VMULslfd,    ARM::VSUBfd,     false,  true  },
  91   { ARM::VMLAslfq,    ARM::VMULslfq,    ARM::VADDfq,     false,  true  },
  92   { ARM::VMLSslfq,    ARM::VMULslfq,    ARM::VSUBfq,     false,  true  },
  93 };
  94
  95 ARMBaseInstrInfo::ARMBaseInstrInfo(const ARMSubtarget& STI)
  96   : ARMGenInstrInfo(ARM::ADJCALLSTACKDOWN, ARM::ADJCALLSTACKUP),
  97     Subtarget(STI) {
  98   for (unsigned i = 0, e = array_lengthof(ARM_MLxTable); i != e; ++i) {
  99     if (!MLxEntryMap.insert(std::make_pair(ARM_MLxTable[i].MLxOpc, i)).second)
 100       assert(false && "Duplicated entries?");
 101     MLxHazardOpcodes.insert(ARM_MLxTable[i].AddSubOpc);
 102     MLxHazardOpcodes.insert(ARM_MLxTable[i].MulOpc);
 103   }
 104 }
 105
 106 // Use a ScoreboardHazardRecognizer for prepass ARM scheduling. TargetInstrImpl
 107 // currently defaults to no prepass hazard recognizer.
 108 ScheduleHazardRecognizer *
 109 ARMBaseInstrInfo::CreateTargetHazardRecognizer(const TargetSubtargetInfo *STI,
 110                                                const ScheduleDAG *DAG) const {
 111   if (usePreRAHazardRecognizer()) {
 112     const InstrItineraryData *II =
 113         static_cast<const ARMSubtarget *>(STI)->getInstrItineraryData();
 114     return new ScoreboardHazardRecognizer(II, DAG, "pre-RA-sched");
 115   }
 116   return TargetInstrInfo::CreateTargetHazardRecognizer(STI, DAG);
 117 }
 118
 119 ScheduleHazardRecognizer *ARMBaseInstrInfo::
 120 CreateTargetPostRAHazardRecognizer(const InstrItineraryData *II,
 121                                    const ScheduleDAG *DAG) const {
 122   if (Subtarget.isThumb2() || Subtarget.hasVFP2())
 123     return (ScheduleHazardRecognizer *)new ARMHazardRecognizer(II, DAG);
 124   return TargetInstrInfo::CreateTargetPostRAHazardRecognizer(II, DAG);
 125 }
 126
 127 MachineInstr *
 128 ARMBaseInstrInfo::convertToThreeAddress(MachineFunction::iterator &MFI,
 129                                         MachineBasicBlock::iterator &MBBI,
 130                                         LiveVariables *LV) const {
 131   // FIXME: Thumb2 support.
 132
 133   if (!EnableARM3Addr)
 134     return nullptr;
 135
 136   MachineInstr *MI = MBBI;
 137   MachineFunction &MF = *MI->getParent()->getParent();
 138   uint64_t TSFlags = MI->getDesc().TSFlags;
 139   bool isPre = false;
 140   switch ((TSFlags & ARMII::IndexModeMask) >> ARMII::IndexModeShift) {
 141   default: return nullptr;
 142   case ARMII::IndexModePre:
 143     isPre = true;
 144     break;
 145   case ARMII::IndexModePost:
 146     break;
 147   }
 148
 149   // Try splitting an indexed load/store to an un-indexed one plus an add/sub
 150   // operation.
 151   unsigned MemOpc = getUnindexedOpcode(MI->getOpcode());
 152   if (MemOpc == 0)
 153     return nullptr;
 154
 155   MachineInstr *UpdateMI = nullptr;
 156   MachineInstr *MemMI = nullptr;
 157   unsigned AddrMode = (TSFlags & ARMII::AddrModeMask);
 158   const MCInstrDesc &MCID = MI->getDesc();
 159   unsigned NumOps = MCID.getNumOperands();
 160   bool isLoad = !MI->mayStore();
 161   const MachineOperand &WB = isLoad ? MI->getOperand(1) : MI->getOperand(0);
 162   const MachineOperand &Base = MI->getOperand(2);
 163   const MachineOperand &Offset = MI->getOperand(NumOps-3);
 164   unsigned WBReg = WB.getReg();
 165   unsigned BaseReg = Base.getReg();
 166   unsigned OffReg = Offset.getReg();
 167   unsigned OffImm = MI->getOperand(NumOps-2).getImm();
 168   ARMCC::CondCodes Pred = (ARMCC::CondCodes)MI->getOperand(NumOps-1).getImm();
 169   switch (AddrMode) {
 170   default: llvm_unreachable("Unknown indexed op!");
 171   case ARMII::AddrMode2: {
 172     bool isSub = ARM_AM::getAM2Op(OffImm) == ARM_AM::sub;
 173     unsigned Amt = ARM_AM::getAM2Offset(OffImm);
 174     if (OffReg == 0) {
 175       if (ARM_AM::getSOImmVal(Amt) == -1)
 176         // Can't encode it in a so_imm operand. This transformation will
 177         // add more than 1 instruction. Abandon!
 178         return nullptr;
 179       UpdateMI = BuildMI(MF, MI->getDebugLoc(),
 180                          get(isSub ? ARM::SUBri : ARM::ADDri), WBReg)
 181         .addReg(BaseReg).addImm(Amt)
 182         .addImm(Pred).addReg(0).addReg(0);
 183     } else if (Amt != 0) {
 184       ARM_AM::ShiftOpc ShOpc = ARM_AM::getAM2ShiftOpc(OffImm);
 185       unsigned SOOpc = ARM_AM::getSORegOpc(ShOpc, Amt);
 186       UpdateMI = BuildMI(MF, MI->getDebugLoc(),
 187                          get(isSub ? ARM::SUBrsi : ARM::ADDrsi), WBReg)
 188         .addReg(BaseReg).addReg(OffReg).addReg(0).addImm(SOOpc)
 189         .addImm(Pred).addReg(0).addReg(0);
 190     } else
 191       UpdateMI = BuildMI(MF, MI->getDebugLoc(),
 192                          get(isSub ? ARM::SUBrr : ARM::ADDrr), WBReg)
 193         .addReg(BaseReg).addReg(OffReg)
 194         .addImm(Pred).addReg(0).addReg(0);
 195     break;
 196   }
 197   case ARMII::AddrMode3 : {
 198     bool isSub = ARM_AM::getAM3Op(OffImm) == ARM_AM::sub;
 199     unsigned Amt = ARM_AM::getAM3Offset(OffImm);
 200     if (OffReg == 0)
 201       // Immediate is 8-bits. It's guaranteed to fit in a so_imm operand.
 202       UpdateMI = BuildMI(MF, MI->getDebugLoc(),
 203                          get(isSub ? ARM::SUBri : ARM::ADDri), WBReg)
 204         .addReg(BaseReg).addImm(Amt)
 205         .addImm(Pred).addReg(0).addReg(0);
 206     else
 207       UpdateMI = BuildMI(MF, MI->getDebugLoc(),
 208                          get(isSub ? ARM::SUBrr : ARM::ADDrr), WBReg)
 209         .addReg(BaseReg).addReg(OffReg)
 210         .addImm(Pred).addReg(0).addReg(0);
 211     break;
 212   }
 213   }
 214
 215   std::vector<MachineInstr*> NewMIs;
 216   if (isPre) {
 217     if (isLoad)
 218       MemMI = BuildMI(MF, MI->getDebugLoc(),
 219                       get(MemOpc), MI->getOperand(0).getReg())
 220         .addReg(WBReg).addImm(0).addImm(Pred);
 221     else
 222       MemMI = BuildMI(MF, MI->getDebugLoc(),
 223                       get(MemOpc)).addReg(MI->getOperand(1).getReg())
 224         .addReg(WBReg).addReg(0).addImm(0).addImm(Pred);
 225     NewMIs.push_back(MemMI);
 226     NewMIs.push_back(UpdateMI);
 227   } else {
 228     if (isLoad)
 229       MemMI = BuildMI(MF, MI->getDebugLoc(),
 230                       get(MemOpc), MI->getOperand(0).getReg())
 231         .addReg(BaseReg).addImm(0).addImm(Pred);
 232     else
 233       MemMI = BuildMI(MF, MI->getDebugLoc(),
 234                       get(MemOpc)).addReg(MI->getOperand(1).getReg())
 235         .addReg(BaseReg).addReg(0).addImm(0).addImm(Pred);
 236     if (WB.isDead())
 237       UpdateMI->getOperand(0).setIsDead();
 238     NewMIs.push_back(UpdateMI);
 239     NewMIs.push_back(MemMI);
 240   }
 241
 242   // Transfer LiveVariables states, kill / dead info.
 243   if (LV) {
 244     for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
 245       MachineOperand &MO = MI->getOperand(i);
 246       if (MO.isReg() && TargetRegisterInfo::isVirtualRegister(MO.getReg())) {
 247         unsigned Reg = MO.getReg();
 248
 249         LiveVariables::VarInfo &VI = LV->getVarInfo(Reg);
 250         if (MO.isDef()) {
 251           MachineInstr *NewMI = (Reg == WBReg) ? UpdateMI : MemMI;
 252           if (MO.isDead())
 253             LV->addVirtualRegisterDead(Reg, NewMI);
 254         }
 255         if (MO.isUse() && MO.isKill()) {
 256           for (unsigned j = 0; j < 2; ++j) {
 257             // Look at the two new MI's in reverse order.
 258             MachineInstr *NewMI = NewMIs[j];
 259             if (!NewMI->readsRegister(Reg))
 260               continue;
 261             LV->addVirtualRegisterKilled(Reg, NewMI);
 262             if (VI.removeKill(MI))
 263               VI.Kills.push_back(NewMI);
 264             break;
 265           }
 266         }
 267       }
 268     }
 269   }
 270
 271   MFI->insert(MBBI, NewMIs[1]);
 272   MFI->insert(MBBI, NewMIs[0]);
 273   return NewMIs[0];
 274 }
 275
 276 // Branch analysis.
 277 bool
 278 ARMBaseInstrInfo::AnalyzeBranch(MachineBasicBlock &MBB,MachineBasicBlock *&TBB,
 279                                 MachineBasicBlock *&FBB,
 280                                 SmallVectorImpl<MachineOperand> &Cond,
 281                                 bool AllowModify) const {
 282   TBB = nullptr;
 283   FBB = nullptr;
 284
 285   MachineBasicBlock::iterator I = MBB.end();
 286   if (I == MBB.begin())
 287     return false; // Empty blocks are easy.
 288   --I;
 289
 290   // Walk backwards from the end of the basic block until the branch is
 291   // analyzed or we give up.
 292   while (isPredicated(I) || I->isTerminator() || I->isDebugValue()) {
 293
 294     // Flag to be raised on unanalyzeable instructions. This is useful in cases
 295     // where we want to clean up on the end of the basic block before we bail
 296     // out.
 297     bool CantAnalyze = false;
 298
 299     // Skip over DEBUG values and predicated nonterminators.
 300     while (I->isDebugValue() || !I->isTerminator()) {
 301       if (I == MBB.begin())
 302         return false;
 303       --I;
 304     }
 305
 306     if (isIndirectBranchOpcode(I->getOpcode()) ||
 307         isJumpTableBranchOpcode(I->getOpcode())) {
 308       // Indirect branches and jump tables can't be analyzed, but we still want
 309       // to clean up any instructions at the tail of the basic block.
 310       CantAnalyze = true;
 311     } else if (isUncondBranchOpcode(I->getOpcode())) {
 312       TBB = I->getOperand(0).getMBB();
 313     } else if (isCondBranchOpcode(I->getOpcode())) {
 314       // Bail out if we encounter multiple conditional branches.
 315       if (!Cond.empty())
 316         return true;
 317
 318       assert(!FBB && "FBB should have been null.");
 319       FBB = TBB;
 320       TBB = I->getOperand(0).getMBB();
 321       Cond.push_back(I->getOperand(1));
 322       Cond.push_back(I->getOperand(2));
 323     } else if (I->isReturn()) {
 324       // Returns can't be analyzed, but we should run cleanup.
 325       CantAnalyze = !isPredicated(I);
 326     } else {
 327       // We encountered other unrecognized terminator. Bail out immediately.
 328       return true;
 329     }
 330
 331     // Cleanup code - to be run for unpredicated unconditional branches and
 332     //                returns.
 333     if (!isPredicated(I) &&
 334           (isUncondBranchOpcode(I->getOpcode()) ||
 335            isIndirectBranchOpcode(I->getOpcode()) ||
 336            isJumpTableBranchOpcode(I->getOpcode()) ||
 337            I->isReturn())) {
 338       // Forget any previous condition branch information - it no longer applies.
 339       Cond.clear();
 340       FBB = nullptr;
 341
 342       // If we can modify the function, delete everything below this
 343       // unconditional branch.
 344       if (AllowModify) {
 345         MachineBasicBlock::iterator DI = std::next(I);
 346         while (DI != MBB.end()) {
 347           MachineInstr *InstToDelete = DI;
 348           ++DI;
 349           InstToDelete->eraseFromParent();
 350         }
 351       }
 352     }
 353
 354     if (CantAnalyze)
 355       return true;
 356
 357     if (I == MBB.begin())
 358       return false;
 359
 360     --I;
 361   }
 362
 363   // We made it past the terminators without bailing out - we must have
 364   // analyzed this branch successfully.
 365   return false;
 366 }
 367
 368
 369 unsigned ARMBaseInstrInfo::RemoveBranch(MachineBasicBlock &MBB) const {
 370   MachineBasicBlock::iterator I = MBB.getLastNonDebugInstr();
 371   if (I == MBB.end())
 372     return 0;
 373
 374   if (!isUncondBranchOpcode(I->getOpcode()) &&
 375       !isCondBranchOpcode(I->getOpcode()))
 376     return 0;
 377
 378   // Remove the branch.
 379   I->eraseFromParent();
 380
 381   I = MBB.end();
 382
 383   if (I == MBB.begin()) return 1;
 384   --I;
 385   if (!isCondBranchOpcode(I->getOpcode()))
 386     return 1;
 387
 388   // Remove the branch.
 389   I->eraseFromParent();
 390   return 2;
 391 }
 392
 393 unsigned
 394 ARMBaseInstrInfo::InsertBranch(MachineBasicBlock &MBB, MachineBasicBlock *TBB,
 395                                MachineBasicBlock *FBB,
 396                                ArrayRef<MachineOperand> Cond,
 397                                DebugLoc DL) const {
 398   ARMFunctionInfo *AFI = MBB.getParent()->getInfo<ARMFunctionInfo>();
 399   int BOpc   = !AFI->isThumbFunction()
 400     ? ARM::B : (AFI->isThumb2Function() ? ARM::t2B : ARM::tB);
 401   int BccOpc = !AFI->isThumbFunction()
 402     ? ARM::Bcc : (AFI->isThumb2Function() ? ARM::t2Bcc : ARM::tBcc);
 403   bool isThumb = AFI->isThumbFunction() || AFI->isThumb2Function();
 404
 405   // Shouldn't be a fall through.
 406   assert(TBB && "InsertBranch must not be told to insert a fallthrough");
 407   assert((Cond.size() == 2 || Cond.size() == 0) &&
 408          "ARM branch conditions have two components!");
 409
 410   // For conditional branches, we use addOperand to preserve CPSR flags.
 411
 412   if (!FBB) {
 413     if (Cond.empty()) { // Unconditional branch?
 414       if (isThumb)
 415         BuildMI(&MBB, DL, get(BOpc)).addMBB(TBB).addImm(ARMCC::AL).addReg(0);
 416       else
 417         BuildMI(&MBB, DL, get(BOpc)).addMBB(TBB);
 418     } else
 419       BuildMI(&MBB, DL, get(BccOpc)).addMBB(TBB)
 420         .addImm(Cond[0].getImm()).addOperand(Cond[1]);
 421     return 1;
 422   }
 423
 424   // Two-way conditional branch.
 425   BuildMI(&MBB, DL, get(BccOpc)).addMBB(TBB)
 426     .addImm(Cond[0].getImm()).addOperand(Cond[1]);
 427   if (isThumb)
 428     BuildMI(&MBB, DL, get(BOpc)).addMBB(FBB).addImm(ARMCC::AL).addReg(0);
 429   else
 430     BuildMI(&MBB, DL, get(BOpc)).addMBB(FBB);
 431   return 2;
 432 }
 433
 434 bool ARMBaseInstrInfo::
 435 ReverseBranchCondition(SmallVectorImpl<MachineOperand> &Cond) const {
 436   ARMCC::CondCodes CC = (ARMCC::CondCodes)(int)Cond[0].getImm();
 437   Cond[0].setImm(ARMCC::getOppositeCondition(CC));
 438   return false;
 439 }
 440
 441 bool ARMBaseInstrInfo::isPredicated(const MachineInstr *MI) const {
 442   if (MI->isBundle()) {
 443     MachineBasicBlock::const_instr_iterator I = MI;
 444     MachineBasicBlock::const_instr_iterator E = MI->getParent()->instr_end();
 445     while (++I != E && I->isInsideBundle()) {
 446       int PIdx = I->findFirstPredOperandIdx();
 447       if (PIdx != -1 && I->getOperand(PIdx).getImm() != ARMCC::AL)
 448         return true;
 449     }
 450     return false;
 451   }
 452
 453   int PIdx = MI->findFirstPredOperandIdx();
 454   return PIdx != -1 && MI->getOperand(PIdx).getImm() != ARMCC::AL;
 455 }
 456
 457 bool ARMBaseInstrInfo::
 458 PredicateInstruction(MachineInstr *MI, ArrayRef<MachineOperand> Pred) const {
 459   unsigned Opc = MI->getOpcode();
 460   if (isUncondBranchOpcode(Opc)) {
 461     MI->setDesc(get(getMatchingCondBranchOpcode(Opc)));
 462     MachineInstrBuilder(*MI->getParent()->getParent(), MI)
 463       .addImm(Pred[0].getImm())
 464       .addReg(Pred[1].getReg());
 465     return true;
 466   }
 467
 468   int PIdx = MI->findFirstPredOperandIdx();
 469   if (PIdx != -1) {
 470     MachineOperand &PMO = MI->getOperand(PIdx);
 471     PMO.setImm(Pred[0].getImm());
 472     MI->getOperand(PIdx+1).setReg(Pred[1].getReg());
 473     return true;
 474   }
 475   return false;
 476 }
 477
 478 bool ARMBaseInstrInfo::SubsumesPredicate(ArrayRef<MachineOperand> Pred1,
 479                                          ArrayRef<MachineOperand> Pred2) const {
 480   if (Pred1.size() > 2 || Pred2.size() > 2)
 481     return false;
 482
 483   ARMCC::CondCodes CC1 = (ARMCC::CondCodes)Pred1[0].getImm();
 484   ARMCC::CondCodes CC2 = (ARMCC::CondCodes)Pred2[0].getImm();
 485   if (CC1 == CC2)
 486     return true;
 487
 488   switch (CC1) {
 489   default:
 490     return false;
 491   case ARMCC::AL:
 492     return true;
 493   case ARMCC::HS:
 494     return CC2 == ARMCC::HI;
 495   case ARMCC::LS:
 496     return CC2 == ARMCC::LO || CC2 == ARMCC::EQ;
 497   case ARMCC::GE:
 498     return CC2 == ARMCC::GT;
 499   case ARMCC::LE:
 500     return CC2 == ARMCC::LT;
 501   }
 502 }
 503
 504 bool ARMBaseInstrInfo::DefinesPredicate(MachineInstr *MI,
 505                                     std::vector<MachineOperand> &Pred) const {
 506   bool Found = false;
 507   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
 508     const MachineOperand &MO = MI->getOperand(i);
 509     if ((MO.isRegMask() && MO.clobbersPhysReg(ARM::CPSR)) ||
 510         (MO.isReg() && MO.isDef() && MO.getReg() == ARM::CPSR)) {
 511       Pred.push_back(MO);
 512       Found = true;
 513     }
 514   }
 515
 516   return Found;
 517 }
 518
 519 static bool isCPSRDefined(const MachineInstr *MI) {
 520   for (const auto &MO : MI->operands())
 521     if (MO.isReg() && MO.getReg() == ARM::CPSR && MO.isDef() && !MO.isDead())
 522       return true;
 523   return false;
 524 }
 525
 526 static bool isEligibleForITBlock(const MachineInstr *MI) {
 527   switch (MI->getOpcode()) {
 528   default: return true;
 529   case ARM::tADC:   // ADC (register) T1
 530   case ARM::tADDi3: // ADD (immediate) T1
 531   case ARM::tADDi8: // ADD (immediate) T2
 532   case ARM::tADDrr: // ADD (register) T1
 533   case ARM::tAND:   // AND (register) T1
 534   case ARM::tASRri: // ASR (immediate) T1
 535   case ARM::tASRrr: // ASR (register) T1
 536   case ARM::tBIC:   // BIC (register) T1
 537   case ARM::tEOR:   // EOR (register) T1
 538   case ARM::tLSLri: // LSL (immediate) T1
 539   case ARM::tLSLrr: // LSL (register) T1
 540   case ARM::tLSRri: // LSR (immediate) T1
 541   case ARM::tLSRrr: // LSR (register) T1
 542   case ARM::tMUL:   // MUL T1
 543   case ARM::tMVN:   // MVN (register) T1
 544   case ARM::tORR:   // ORR (register) T1
 545   case ARM::tROR:   // ROR (register) T1
 546   case ARM::tRSB:   // RSB (immediate) T1
 547   case ARM::tSBC:   // SBC (register) T1
 548   case ARM::tSUBi3: // SUB (immediate) T1
 549   case ARM::tSUBi8: // SUB (immediate) T2
 550   case ARM::tSUBrr: // SUB (register) T1
 551     return !isCPSRDefined(MI);
 552   }
 553 }
 554
 555 /// isPredicable - Return true if the specified instruction can be predicated.
 556 /// By default, this returns true for every instruction with a
 557 /// PredicateOperand.
 558 bool ARMBaseInstrInfo::isPredicable(MachineInstr *MI) const {
 559   if (!MI->isPredicable())
 560     return false;
 561
 562   if (!isEligibleForITBlock(MI))
 563     return false;
 564
 565   ARMFunctionInfo *AFI =
 566     MI->getParent()->getParent()->getInfo<ARMFunctionInfo>();
 567
 568   if (AFI->isThumb2Function()) {
 569     if (getSubtarget().restrictIT())
 570       return isV8EligibleForIT(MI);
 571   } else { // non-Thumb
 572     if ((MI->getDesc().TSFlags & ARMII::DomainMask) == ARMII::DomainNEON)
 573       return false;
 574   }
 575
 576   return true;
 577 }
 578
 579 namespace llvm {
 580 template <> bool IsCPSRDead<MachineInstr>(MachineInstr *MI) {
 581   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
 582     const MachineOperand &MO = MI->getOperand(i);
 583     if (!MO.isReg() || MO.isUndef() || MO.isUse())
 584       continue;
 585     if (MO.getReg() != ARM::CPSR)
 586       continue;
 587     if (!MO.isDead())
 588       return false;
 589   }
 590   // all definitions of CPSR are dead
 591   return true;
 592 }
 593 }
 594
 595 /// GetInstSize - Return the size of the specified MachineInstr.
 596 ///
 597 unsigned ARMBaseInstrInfo::GetInstSizeInBytes(const MachineInstr *MI) const {
 598   const MachineBasicBlock &MBB = *MI->getParent();
 599   const MachineFunction *MF = MBB.getParent();
 600   const MCAsmInfo *MAI = MF->getTarget().getMCAsmInfo();
 601
 602   const MCInstrDesc &MCID = MI->getDesc();
 603   if (MCID.getSize())
 604     return MCID.getSize();
 605
 606   // If this machine instr is an inline asm, measure it.
 607   if (MI->getOpcode() == ARM::INLINEASM)
 608     return getInlineAsmLength(MI->getOperand(0).getSymbolName(), *MAI);
 609   unsigned Opc = MI->getOpcode();
 610   switch (Opc) {
 611   default:
 612     // pseudo-instruction sizes are zero.
 613     return 0;
 614   case TargetOpcode::BUNDLE:
 615     return getInstBundleLength(MI);
 616   case ARM::MOVi16_ga_pcrel:
 617   case ARM::MOVTi16_ga_pcrel:
 618   case ARM::t2MOVi16_ga_pcrel:
 619   case ARM::t2MOVTi16_ga_pcrel:
 620     return 4;
 621   case ARM::MOVi32imm:
 622   case ARM::t2MOVi32imm:
 623     return 8;
 624   case ARM::CONSTPOOL_ENTRY:
 625   case ARM::JUMPTABLE_INSTS:
 626   case ARM::JUMPTABLE_ADDRS:
 627   case ARM::JUMPTABLE_TBB:
 628   case ARM::JUMPTABLE_TBH:
 629     // If this machine instr is a constant pool entry, its size is recorded as
 630     // operand #2.
 631     return MI->getOperand(2).getImm();
 632   case ARM::Int_eh_sjlj_longjmp:
 633     return 16;
 634   case ARM::tInt_eh_sjlj_longjmp:
 635     return 10;
 636   case ARM::Int_eh_sjlj_setjmp:
 637   case ARM::Int_eh_sjlj_setjmp_nofp:
 638     return 20;
 639   case ARM::tInt_eh_sjlj_setjmp:
 640   case ARM::t2Int_eh_sjlj_setjmp:
 641   case ARM::t2Int_eh_sjlj_setjmp_nofp:
 642     return 12;
 643   case ARM::SPACE:
 644     return MI->getOperand(1).getImm();
 645   }
 646 }
 647
 648 unsigned ARMBaseInstrInfo::getInstBundleLength(const MachineInstr *MI) const {
 649   unsigned Size = 0;
 650   MachineBasicBlock::const_instr_iterator I = MI;
 651   MachineBasicBlock::const_instr_iterator E = MI->getParent()->instr_end();
 652   while (++I != E && I->isInsideBundle()) {
 653     assert(!I->isBundle() && "No nested bundle!");
 654     Size += GetInstSizeInBytes(&*I);
 655   }
 656   return Size;
 657 }
 658
 659 void ARMBaseInstrInfo::copyFromCPSR(MachineBasicBlock &MBB,
 660                                     MachineBasicBlock::iterator I,
 661                                     unsigned DestReg, bool KillSrc,
 662                                     const ARMSubtarget &Subtarget) const {
 663   unsigned Opc = Subtarget.isThumb()
 664                      ? (Subtarget.isMClass() ? ARM::t2MRS_M : ARM::t2MRS_AR)
 665                      : ARM::MRS;
 666
 667   MachineInstrBuilder MIB =
 668       BuildMI(MBB, I, I->getDebugLoc(), get(Opc), DestReg);
 669
 670   // There is only 1 A/R class MRS instruction, and it always refers to
 671   // APSR. However, there are lots of other possibilities on M-class cores.
 672   if (Subtarget.isMClass())
 673     MIB.addImm(0x800);
 674
 675   AddDefaultPred(MIB);
 676
 677   MIB.addReg(ARM::CPSR, RegState::Implicit | getKillRegState(KillSrc));
 678 }
 679
 680 void ARMBaseInstrInfo::copyToCPSR(MachineBasicBlock &MBB,
 681                                   MachineBasicBlock::iterator I,
 682                                   unsigned SrcReg, bool KillSrc,
 683                                   const ARMSubtarget &Subtarget) const {
 684   unsigned Opc = Subtarget.isThumb()
 685                      ? (Subtarget.isMClass() ? ARM::t2MSR_M : ARM::t2MSR_AR)
 686                      : ARM::MSR;
 687
 688   MachineInstrBuilder MIB = BuildMI(MBB, I, I->getDebugLoc(), get(Opc));
 689
 690   if (Subtarget.isMClass())
 691     MIB.addImm(0x800);
 692   else
 693     MIB.addImm(8);
 694
 695   MIB.addReg(SrcReg, getKillRegState(KillSrc));
 696
 697   AddDefaultPred(MIB);
 698
 699   MIB.addReg(ARM::CPSR, RegState::Implicit | RegState::Define);
 700 }
 701
 702 void ARMBaseInstrInfo::copyPhysReg(MachineBasicBlock &MBB,
 703                                    MachineBasicBlock::iterator I, DebugLoc DL,
 704                                    unsigned DestReg, unsigned SrcReg,
 705                                    bool KillSrc) const {
 706   bool GPRDest = ARM::GPRRegClass.contains(DestReg);
 707   bool GPRSrc = ARM::GPRRegClass.contains(SrcReg);
 708
 709   if (GPRDest && GPRSrc) {
 710     AddDefaultCC(AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::MOVr), DestReg)
 711                                     .addReg(SrcReg, getKillRegState(KillSrc))));
 712     return;
 713   }
 714
 715   bool SPRDest = ARM::SPRRegClass.contains(DestReg);
 716   bool SPRSrc = ARM::SPRRegClass.contains(SrcReg);
 717
 718   unsigned Opc = 0;
 719   if (SPRDest && SPRSrc)
 720     Opc = ARM::VMOVS;
 721   else if (GPRDest && SPRSrc)
 722     Opc = ARM::VMOVRS;
 723   else if (SPRDest && GPRSrc)
 724     Opc = ARM::VMOVSR;
 725   else if (ARM::DPRRegClass.contains(DestReg, SrcReg) && !Subtarget.isFPOnlySP())
 726     Opc = ARM::VMOVD;
 727   else if (ARM::QPRRegClass.contains(DestReg, SrcReg))
 728     Opc = ARM::VORRq;
 729
 730   if (Opc) {
 731     MachineInstrBuilder MIB = BuildMI(MBB, I, DL, get(Opc), DestReg);
 732     MIB.addReg(SrcReg, getKillRegState(KillSrc));
 733     if (Opc == ARM::VORRq)
 734       MIB.addReg(SrcReg, getKillRegState(KillSrc));
 735     AddDefaultPred(MIB);
 736     return;
 737   }
 738
 739   // Handle register classes that require multiple instructions.
 740   unsigned BeginIdx = 0;
 741   unsigned SubRegs = 0;
 742   int Spacing = 1;
 743
 744   // Use VORRq when possible.
 745   if (ARM::QQPRRegClass.contains(DestReg, SrcReg)) {
 746     Opc = ARM::VORRq;
 747     BeginIdx = ARM::qsub_0;
 748     SubRegs = 2;
 749   } else if (ARM::QQQQPRRegClass.contains(DestReg, SrcReg)) {
 750     Opc = ARM::VORRq;
 751     BeginIdx = ARM::qsub_0;
 752     SubRegs = 4;
 753   // Fall back to VMOVD.
 754   } else if (ARM::DPairRegClass.contains(DestReg, SrcReg)) {
 755     Opc = ARM::VMOVD;
 756     BeginIdx = ARM::dsub_0;
 757     SubRegs = 2;
 758   } else if (ARM::DTripleRegClass.contains(DestReg, SrcReg)) {
 759     Opc = ARM::VMOVD;
 760     BeginIdx = ARM::dsub_0;
 761     SubRegs = 3;
 762   } else if (ARM::DQuadRegClass.contains(DestReg, SrcReg)) {
 763     Opc = ARM::VMOVD;
 764     BeginIdx = ARM::dsub_0;
 765     SubRegs = 4;
 766   } else if (ARM::GPRPairRegClass.contains(DestReg, SrcReg)) {
 767     Opc = Subtarget.isThumb2() ? ARM::tMOVr : ARM::MOVr;
 768     BeginIdx = ARM::gsub_0;
 769     SubRegs = 2;
 770   } else if (ARM::DPairSpcRegClass.contains(DestReg, SrcReg)) {
 771     Opc = ARM::VMOVD;
 772     BeginIdx = ARM::dsub_0;
 773     SubRegs = 2;
 774     Spacing = 2;
 775   } else if (ARM::DTripleSpcRegClass.contains(DestReg, SrcReg)) {
 776     Opc = ARM::VMOVD;
 777     BeginIdx = ARM::dsub_0;
 778     SubRegs = 3;
 779     Spacing = 2;
 780   } else if (ARM::DQuadSpcRegClass.contains(DestReg, SrcReg)) {
 781     Opc = ARM::VMOVD;
 782     BeginIdx = ARM::dsub_0;
 783     SubRegs = 4;
 784     Spacing = 2;
 785   } else if (ARM::DPRRegClass.contains(DestReg, SrcReg) && Subtarget.isFPOnlySP()) {
 786     Opc = ARM::VMOVS;
 787     BeginIdx = ARM::ssub_0;
 788     SubRegs = 2;
 789   } else if (SrcReg == ARM::CPSR) {
 790     copyFromCPSR(MBB, I, DestReg, KillSrc, Subtarget);
 791     return;
 792   } else if (DestReg == ARM::CPSR) {
 793     copyToCPSR(MBB, I, SrcReg, KillSrc, Subtarget);
 794     return;
 795   }
 796
 797   assert(Opc && "Impossible reg-to-reg copy");
 798
 799   const TargetRegisterInfo *TRI = &getRegisterInfo();
 800   MachineInstrBuilder Mov;
 801
 802   // Copy register tuples backward when the first Dest reg overlaps with SrcReg.
 803   if (TRI->regsOverlap(SrcReg, TRI->getSubReg(DestReg, BeginIdx))) {
 804     BeginIdx = BeginIdx + ((SubRegs - 1) * Spacing);
 805     Spacing = -Spacing;
 806   }
 807 #ifndef NDEBUG
 808   SmallSet<unsigned, 4> DstRegs;
 809 #endif
 810   for (unsigned i = 0; i != SubRegs; ++i) {
 811     unsigned Dst = TRI->getSubReg(DestReg, BeginIdx + i * Spacing);
 812     unsigned Src = TRI->getSubReg(SrcReg, BeginIdx + i * Spacing);
 813     assert(Dst && Src && "Bad sub-register");
 814 #ifndef NDEBUG
 815     assert(!DstRegs.count(Src) && "destructive vector copy");
 816     DstRegs.insert(Dst);
 817 #endif
 818     Mov = BuildMI(MBB, I, I->getDebugLoc(), get(Opc), Dst).addReg(Src);
 819     // VORR takes two source operands.
 820     if (Opc == ARM::VORRq)
 821       Mov.addReg(Src);
 822     Mov = AddDefaultPred(Mov);
 823     // MOVr can set CC.
 824     if (Opc == ARM::MOVr)
 825       Mov = AddDefaultCC(Mov);
 826   }
 827   // Add implicit super-register defs and kills to the last instruction.
 828   Mov->addRegisterDefined(DestReg, TRI);
 829   if (KillSrc)
 830     Mov->addRegisterKilled(SrcReg, TRI);
 831 }
 832
 833 const MachineInstrBuilder &
 834 ARMBaseInstrInfo::AddDReg(MachineInstrBuilder &MIB, unsigned Reg,
 835                           unsigned SubIdx, unsigned State,
 836                           const TargetRegisterInfo *TRI) const {
 837   if (!SubIdx)
 838     return MIB.addReg(Reg, State);
 839
 840   if (TargetRegisterInfo::isPhysicalRegister(Reg))
 841     return MIB.addReg(TRI->getSubReg(Reg, SubIdx), State);
 842   return MIB.addReg(Reg, State, SubIdx);
 843 }
 844
 845 void ARMBaseInstrInfo::
 846 storeRegToStackSlot(MachineBasicBlock &MBB, MachineBasicBlock::iterator I,
 847                     unsigned SrcReg, bool isKill, int FI,
 848                     const TargetRegisterClass *RC,
 849                     const TargetRegisterInfo *TRI) const {
 850   DebugLoc DL;
 851   if (I != MBB.end()) DL = I->getDebugLoc();
 852   MachineFunction &MF = *MBB.getParent();
 853   MachineFrameInfo &MFI = *MF.getFrameInfo();
 854   unsigned Align = MFI.getObjectAlignment(FI);
 855
 856   MachineMemOperand *MMO = MF.getMachineMemOperand(
 857       MachinePointerInfo::getFixedStack(MF, FI), MachineMemOperand::MOStore,
 858       MFI.getObjectSize(FI), Align);
 859
 860   switch (RC->getSize()) {
 861     case 4:
 862       if (ARM::GPRRegClass.hasSubClassEq(RC)) {
 863         AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::STRi12))
 864                    .addReg(SrcReg, getKillRegState(isKill))
 865                    .addFrameIndex(FI).addImm(0).addMemOperand(MMO));
 866       } else if (ARM::SPRRegClass.hasSubClassEq(RC)) {
 867         AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VSTRS))
 868                    .addReg(SrcReg, getKillRegState(isKill))
 869                    .addFrameIndex(FI).addImm(0).addMemOperand(MMO));
 870       } else
 871         llvm_unreachable("Unknown reg class!");
 872       break;
 873     case 8:
 874       if (ARM::DPRRegClass.hasSubClassEq(RC)) {
 875         AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VSTRD))
 876                    .addReg(SrcReg, getKillRegState(isKill))
 877                    .addFrameIndex(FI).addImm(0).addMemOperand(MMO));
 878       } else if (ARM::GPRPairRegClass.hasSubClassEq(RC)) {
 879         if (Subtarget.hasV5TEOps()) {
 880           MachineInstrBuilder MIB = BuildMI(MBB, I, DL, get(ARM::STRD));
 881           AddDReg(MIB, SrcReg, ARM::gsub_0, getKillRegState(isKill), TRI);
 882           AddDReg(MIB, SrcReg, ARM::gsub_1, 0, TRI);
 883           MIB.addFrameIndex(FI).addReg(0).addImm(0).addMemOperand(MMO);
 884
 885           AddDefaultPred(MIB);
 886         } else {
 887           // Fallback to STM instruction, which has existed since the dawn of
 888           // time.
 889           MachineInstrBuilder MIB =
 890             AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::STMIA))
 891                              .addFrameIndex(FI).addMemOperand(MMO));
 892           AddDReg(MIB, SrcReg, ARM::gsub_0, getKillRegState(isKill), TRI);
 893           AddDReg(MIB, SrcReg, ARM::gsub_1, 0, TRI);
 894         }
 895       } else
 896         llvm_unreachable("Unknown reg class!");
 897       break;
 898     case 16:
 899       if (ARM::DPairRegClass.hasSubClassEq(RC)) {
 900         // Use aligned spills if the stack can be realigned.
 901         if (Align >= 16 && getRegisterInfo().canRealignStack(MF)) {
 902           AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VST1q64))
 903                      .addFrameIndex(FI).addImm(16)
 904                      .addReg(SrcReg, getKillRegState(isKill))
 905                      .addMemOperand(MMO));
 906         } else {
 907           AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VSTMQIA))
 908                      .addReg(SrcReg, getKillRegState(isKill))
 909                      .addFrameIndex(FI)
 910                      .addMemOperand(MMO));
 911         }
 912       } else
 913         llvm_unreachable("Unknown reg class!");
 914       break;
 915     case 24:
 916       if (ARM::DTripleRegClass.hasSubClassEq(RC)) {
 917         // Use aligned spills if the stack can be realigned.
 918         if (Align >= 16 && getRegisterInfo().canRealignStack(MF)) {
 919           AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VST1d64TPseudo))
 920                      .addFrameIndex(FI).addImm(16)
 921                      .addReg(SrcReg, getKillRegState(isKill))
 922                      .addMemOperand(MMO));
 923         } else {
 924           MachineInstrBuilder MIB =
 925           AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VSTMDIA))
 926                        .addFrameIndex(FI))
 927                        .addMemOperand(MMO);
 928           MIB = AddDReg(MIB, SrcReg, ARM::dsub_0, getKillRegState(isKill), TRI);
 929           MIB = AddDReg(MIB, SrcReg, ARM::dsub_1, 0, TRI);
 930           AddDReg(MIB, SrcReg, ARM::dsub_2, 0, TRI);
 931         }
 932       } else
 933         llvm_unreachable("Unknown reg class!");
 934       break;
 935     case 32:
 936       if (ARM::QQPRRegClass.hasSubClassEq(RC) || ARM::DQuadRegClass.hasSubClassEq(RC)) {
 937         if (Align >= 16 && getRegisterInfo().canRealignStack(MF)) {
 938           // FIXME: It's possible to only store part of the QQ register if the
 939           // spilled def has a sub-register index.
 940           AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VST1d64QPseudo))
 941                      .addFrameIndex(FI).addImm(16)
 942                      .addReg(SrcReg, getKillRegState(isKill))
 943                      .addMemOperand(MMO));
 944         } else {
 945           MachineInstrBuilder MIB =
 946           AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VSTMDIA))
 947                        .addFrameIndex(FI))
 948                        .addMemOperand(MMO);
 949           MIB = AddDReg(MIB, SrcReg, ARM::dsub_0, getKillRegState(isKill), TRI);
 950           MIB = AddDReg(MIB, SrcReg, ARM::dsub_1, 0, TRI);
 951           MIB = AddDReg(MIB, SrcReg, ARM::dsub_2, 0, TRI);
 952                 AddDReg(MIB, SrcReg, ARM::dsub_3, 0, TRI);
 953         }
 954       } else
 955         llvm_unreachable("Unknown reg class!");
 956       break;
 957     case 64:
 958       if (ARM::QQQQPRRegClass.hasSubClassEq(RC)) {
 959         MachineInstrBuilder MIB =
 960           AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VSTMDIA))
 961                          .addFrameIndex(FI))
 962                          .addMemOperand(MMO);
 963         MIB = AddDReg(MIB, SrcReg, ARM::dsub_0, getKillRegState(isKill), TRI);
 964         MIB = AddDReg(MIB, SrcReg, ARM::dsub_1, 0, TRI);
 965         MIB = AddDReg(MIB, SrcReg, ARM::dsub_2, 0, TRI);
 966         MIB = AddDReg(MIB, SrcReg, ARM::dsub_3, 0, TRI);
 967         MIB = AddDReg(MIB, SrcReg, ARM::dsub_4, 0, TRI);
 968         MIB = AddDReg(MIB, SrcReg, ARM::dsub_5, 0, TRI);
 969         MIB = AddDReg(MIB, SrcReg, ARM::dsub_6, 0, TRI);
 970               AddDReg(MIB, SrcReg, ARM::dsub_7, 0, TRI);
 971       } else
 972         llvm_unreachable("Unknown reg class!");
 973       break;
 974     default:
 975       llvm_unreachable("Unknown reg class!");
 976   }
 977 }
 978
 979 unsigned
 980 ARMBaseInstrInfo::isStoreToStackSlot(const MachineInstr *MI,
 981                                      int &FrameIndex) const {
 982   switch (MI->getOpcode()) {
 983   default: break;
 984   case ARM::STRrs:
 985   case ARM::t2STRs: // FIXME: don't use t2STRs to access frame.
 986     if (MI->getOperand(1).isFI() &&
 987         MI->getOperand(2).isReg() &&
 988         MI->getOperand(3).isImm() &&
 989         MI->getOperand(2).getReg() == 0 &&
 990         MI->getOperand(3).getImm() == 0) {
 991       FrameIndex = MI->getOperand(1).getIndex();
 992       return MI->getOperand(0).getReg();
 993     }
 994     break;
 995   case ARM::STRi12:
 996   case ARM::t2STRi12:
 997   case ARM::tSTRspi:
 998   case ARM::VSTRD:
 999   case ARM::VSTRS:
1000     if (MI->getOperand(1).isFI() &&
1001         MI->getOperand(2).isImm() &&
1002         MI->getOperand(2).getImm() == 0) {
1003       FrameIndex = MI->getOperand(1).getIndex();
1004       return MI->getOperand(0).getReg();
1005     }
1006     break;
1007   case ARM::VST1q64:
1008   case ARM::VST1d64TPseudo:
1009   case ARM::VST1d64QPseudo:
1010     if (MI->getOperand(0).isFI() &&
1011         MI->getOperand(2).getSubReg() == 0) {
1012       FrameIndex = MI->getOperand(0).getIndex();
1013       return MI->getOperand(2).getReg();
1014     }
1015     break;
1016   case ARM::VSTMQIA:
1017     if (MI->getOperand(1).isFI() &&
1018         MI->getOperand(0).getSubReg() == 0) {
1019       FrameIndex = MI->getOperand(1).getIndex();
1020       return MI->getOperand(0).getReg();
1021     }
1022     break;
1023   }
1024
1025   return 0;
1026 }
1027
1028 unsigned ARMBaseInstrInfo::isStoreToStackSlotPostFE(const MachineInstr *MI,
1029                                                     int &FrameIndex) const {
1030   const MachineMemOperand *Dummy;
1031   return MI->mayStore() && hasStoreToStackSlot(MI, Dummy, FrameIndex);
1032 }
1033
1034 void ARMBaseInstrInfo::
1035 loadRegFromStackSlot(MachineBasicBlock &MBB, MachineBasicBlock::iterator I,
1036                      unsigned DestReg, int FI,
1037                      const TargetRegisterClass *RC,
1038                      const TargetRegisterInfo *TRI) const {
1039   DebugLoc DL;
1040   if (I != MBB.end()) DL = I->getDebugLoc();
1041   MachineFunction &MF = *MBB.getParent();
1042   MachineFrameInfo &MFI = *MF.getFrameInfo();
1043   unsigned Align = MFI.getObjectAlignment(FI);
1044   MachineMemOperand *MMO = MF.getMachineMemOperand(
1045       MachinePointerInfo::getFixedStack(MF, FI), MachineMemOperand::MOLoad,
1046       MFI.getObjectSize(FI), Align);
1047
1048   switch (RC->getSize()) {
1049   case 4:
1050     if (ARM::GPRRegClass.hasSubClassEq(RC)) {
1051       AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::LDRi12), DestReg)
1052                    .addFrameIndex(FI).addImm(0).addMemOperand(MMO));
1053
1054     } else if (ARM::SPRRegClass.hasSubClassEq(RC)) {
1055       AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLDRS), DestReg)
1056                    .addFrameIndex(FI).addImm(0).addMemOperand(MMO));
1057     } else
1058       llvm_unreachable("Unknown reg class!");
1059     break;
1060   case 8:
1061     if (ARM::DPRRegClass.hasSubClassEq(RC)) {
1062       AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLDRD), DestReg)
1063                    .addFrameIndex(FI).addImm(0).addMemOperand(MMO));
1064     } else if (ARM::GPRPairRegClass.hasSubClassEq(RC)) {
1065       MachineInstrBuilder MIB;
1066
1067       if (Subtarget.hasV5TEOps()) {
1068         MIB = BuildMI(MBB, I, DL, get(ARM::LDRD));
1069         AddDReg(MIB, DestReg, ARM::gsub_0, RegState::DefineNoRead, TRI);
1070         AddDReg(MIB, DestReg, ARM::gsub_1, RegState::DefineNoRead, TRI);
1071         MIB.addFrameIndex(FI).addReg(0).addImm(0).addMemOperand(MMO);
1072
1073         AddDefaultPred(MIB);
1074       } else {
1075         // Fallback to LDM instruction, which has existed since the dawn of
1076         // time.
1077         MIB = AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::LDMIA))
1078                                  .addFrameIndex(FI).addMemOperand(MMO));
1079         MIB = AddDReg(MIB, DestReg, ARM::gsub_0, RegState::DefineNoRead, TRI);
1080         MIB = AddDReg(MIB, DestReg, ARM::gsub_1, RegState::DefineNoRead, TRI);
1081       }
1082
1083       if (TargetRegisterInfo::isPhysicalRegister(DestReg))
1084         MIB.addReg(DestReg, RegState::ImplicitDefine);
1085     } else
1086       llvm_unreachable("Unknown reg class!");
1087     break;
1088   case 16:
1089     if (ARM::DPairRegClass.hasSubClassEq(RC)) {
1090       if (Align >= 16 && getRegisterInfo().canRealignStack(MF)) {
1091         AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLD1q64), DestReg)
1092                      .addFrameIndex(FI).addImm(16)
1093                      .addMemOperand(MMO));
1094       } else {
1095         AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLDMQIA), DestReg)
1096                        .addFrameIndex(FI)
1097                        .addMemOperand(MMO));
1098       }
1099     } else
1100       llvm_unreachable("Unknown reg class!");
1101     break;
1102   case 24:
1103     if (ARM::DTripleRegClass.hasSubClassEq(RC)) {
1104       if (Align >= 16 && getRegisterInfo().canRealignStack(MF)) {
1105         AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLD1d64TPseudo), DestReg)
1106                      .addFrameIndex(FI).addImm(16)
1107                      .addMemOperand(MMO));
1108       } else {
1109         MachineInstrBuilder MIB =
1110           AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLDMDIA))
1111                          .addFrameIndex(FI)
1112                          .addMemOperand(MMO));
1113         MIB = AddDReg(MIB, DestReg, ARM::dsub_0, RegState::DefineNoRead, TRI);
1114         MIB = AddDReg(MIB, DestReg, ARM::dsub_1, RegState::DefineNoRead, TRI);
1115         MIB = AddDReg(MIB, DestReg, ARM::dsub_2, RegState::DefineNoRead, TRI);
1116         if (TargetRegisterInfo::isPhysicalRegister(DestReg))
1117           MIB.addReg(DestReg, RegState::ImplicitDefine);
1118       }
1119     } else
1120       llvm_unreachable("Unknown reg class!");
1121     break;
1122    case 32:
1123     if (ARM::QQPRRegClass.hasSubClassEq(RC) || ARM::DQuadRegClass.hasSubClassEq(RC)) {
1124       if (Align >= 16 && getRegisterInfo().canRealignStack(MF)) {
1125         AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLD1d64QPseudo), DestReg)
1126                      .addFrameIndex(FI).addImm(16)
1127                      .addMemOperand(MMO));
1128       } else {
1129         MachineInstrBuilder MIB =
1130         AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLDMDIA))
1131                        .addFrameIndex(FI))
1132                        .addMemOperand(MMO);
1133         MIB = AddDReg(MIB, DestReg, ARM::dsub_0, RegState::DefineNoRead, TRI);
1134         MIB = AddDReg(MIB, DestReg, ARM::dsub_1, RegState::DefineNoRead, TRI);
1135         MIB = AddDReg(MIB, DestReg, ARM::dsub_2, RegState::DefineNoRead, TRI);
1136         MIB = AddDReg(MIB, DestReg, ARM::dsub_3, RegState::DefineNoRead, TRI);
1137         if (TargetRegisterInfo::isPhysicalRegister(DestReg))
1138           MIB.addReg(DestReg, RegState::ImplicitDefine);
1139       }
1140     } else
1141       llvm_unreachable("Unknown reg class!");
1142     break;
1143   case 64:
1144     if (ARM::QQQQPRRegClass.hasSubClassEq(RC)) {
1145       MachineInstrBuilder MIB =
1146       AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLDMDIA))
1147                      .addFrameIndex(FI))
1148                      .addMemOperand(MMO);
1149       MIB = AddDReg(MIB, DestReg, ARM::dsub_0, RegState::DefineNoRead, TRI);
1150       MIB = AddDReg(MIB, DestReg, ARM::dsub_1, RegState::DefineNoRead, TRI);
1151       MIB = AddDReg(MIB, DestReg, ARM::dsub_2, RegState::DefineNoRead, TRI);
1152       MIB = AddDReg(MIB, DestReg, ARM::dsub_3, RegState::DefineNoRead, TRI);
1153       MIB = AddDReg(MIB, DestReg, ARM::dsub_4, RegState::DefineNoRead, TRI);
1154       MIB = AddDReg(MIB, DestReg, ARM::dsub_5, RegState::DefineNoRead, TRI);
1155       MIB = AddDReg(MIB, DestReg, ARM::dsub_6, RegState::DefineNoRead, TRI);
1156       MIB = AddDReg(MIB, DestReg, ARM::dsub_7, RegState::DefineNoRead, TRI);
1157       if (TargetRegisterInfo::isPhysicalRegister(DestReg))
1158         MIB.addReg(DestReg, RegState::ImplicitDefine);
1159     } else
1160       llvm_unreachable("Unknown reg class!");
1161     break;
1162   default:
1163     llvm_unreachable("Unknown regclass!");
1164   }
1165 }
1166
1167 unsigned
1168 ARMBaseInstrInfo::isLoadFromStackSlot(const MachineInstr *MI,
1169                                       int &FrameIndex) const {
1170   switch (MI->getOpcode()) {
1171   default: break;
1172   case ARM::LDRrs:
1173   case ARM::t2LDRs:  // FIXME: don't use t2LDRs to access frame.
1174     if (MI->getOperand(1).isFI() &&
1175         MI->getOperand(2).isReg() &&
1176         MI->getOperand(3).isImm() &&
1177         MI->getOperand(2).getReg() == 0 &&
1178         MI->getOperand(3).getImm() == 0) {
1179       FrameIndex = MI->getOperand(1).getIndex();
1180       return MI->getOperand(0).getReg();
1181     }
1182     break;
1183   case ARM::LDRi12:
1184   case ARM::t2LDRi12:
1185   case ARM::tLDRspi:
1186   case ARM::VLDRD:
1187   case ARM::VLDRS:
1188     if (MI->getOperand(1).isFI() &&
1189         MI->getOperand(2).isImm() &&
1190         MI->getOperand(2).getImm() == 0) {
1191       FrameIndex = MI->getOperand(1).getIndex();
1192       return MI->getOperand(0).getReg();
1193     }
1194     break;
1195   case ARM::VLD1q64:
1196   case ARM::VLD1d64TPseudo:
1197   case ARM::VLD1d64QPseudo:
1198     if (MI->getOperand(1).isFI() &&
1199         MI->getOperand(0).getSubReg() == 0) {
1200       FrameIndex = MI->getOperand(1).getIndex();
1201       return MI->getOperand(0).getReg();
1202     }
1203     break;
1204   case ARM::VLDMQIA:
1205     if (MI->getOperand(1).isFI() &&
1206         MI->getOperand(0).getSubReg() == 0) {
1207       FrameIndex = MI->getOperand(1).getIndex();
1208       return MI->getOperand(0).getReg();
1209     }
1210     break;
1211   }
1212
1213   return 0;
1214 }
1215
1216 unsigned ARMBaseInstrInfo::isLoadFromStackSlotPostFE(const MachineInstr *MI,
1217                                              int &FrameIndex) const {
1218   const MachineMemOperand *Dummy;
1219   return MI->mayLoad() && hasLoadFromStackSlot(MI, Dummy, FrameIndex);
1220 }
1221
1222 bool
1223 ARMBaseInstrInfo::expandPostRAPseudo(MachineBasicBlock::iterator MI) const {
1224   MachineFunction &MF = *MI->getParent()->getParent();
1225   Reloc::Model RM = MF.getTarget().getRelocationModel();
1226
1227   if (MI->getOpcode() == TargetOpcode::LOAD_STACK_GUARD) {
1228     assert(getSubtarget().getTargetTriple().isOSBinFormatMachO() &&
1229            "LOAD_STACK_GUARD currently supported only for MachO.");
1230     expandLoadStackGuard(MI, RM);
1231     MI->getParent()->erase(MI);
1232     return true;
1233   }
1234
1235   // This hook gets to expand COPY instructions before they become
1236   // copyPhysReg() calls.  Look for VMOVS instructions that can legally be
1237   // widened to VMOVD.  We prefer the VMOVD when possible because it may be
1238   // changed into a VORR that can go down the NEON pipeline.
1239   if (!WidenVMOVS || !MI->isCopy() || Subtarget.isCortexA15() ||
1240       Subtarget.isFPOnlySP())
1241     return false;
1242
1243   // Look for a copy between even S-registers.  That is where we keep floats
1244   // when using NEON v2f32 instructions for f32 arithmetic.
1245   unsigned DstRegS = MI->getOperand(0).getReg();
1246   unsigned SrcRegS = MI->getOperand(1).getReg();
1247   if (!ARM::SPRRegClass.contains(DstRegS, SrcRegS))
1248     return false;
1249
1250   const TargetRegisterInfo *TRI = &getRegisterInfo();
1251   unsigned DstRegD = TRI->getMatchingSuperReg(DstRegS, ARM::ssub_0,
1252                                               &ARM::DPRRegClass);
1253   unsigned SrcRegD = TRI->getMatchingSuperReg(SrcRegS, ARM::ssub_0,
1254                                               &ARM::DPRRegClass);
1255   if (!DstRegD || !SrcRegD)
1256     return false;
1257
1258   // We want to widen this into a DstRegD = VMOVD SrcRegD copy.  This is only
1259   // legal if the COPY already defines the full DstRegD, and it isn't a
1260   // sub-register insertion.
1261   if (!MI->definesRegister(DstRegD, TRI) || MI->readsRegister(DstRegD, TRI))
1262     return false;
1263
1264   // A dead copy shouldn't show up here, but reject it just in case.
1265   if (MI->getOperand(0).isDead())
1266     return false;
1267
1268   // All clear, widen the COPY.
1269   DEBUG(dbgs() << "widening:    " << *MI);
1270   MachineInstrBuilder MIB(*MI->getParent()->getParent(), MI);
1271
1272   // Get rid of the old <imp-def> of DstRegD.  Leave it if it defines a Q-reg
1273   // or some other super-register.
1274   int ImpDefIdx = MI->findRegisterDefOperandIdx(DstRegD);
1275   if (ImpDefIdx != -1)
1276     MI->RemoveOperand(ImpDefIdx);
1277
1278   // Change the opcode and operands.
1279   MI->setDesc(get(ARM::VMOVD));
1280   MI->getOperand(0).setReg(DstRegD);
1281   MI->getOperand(1).setReg(SrcRegD);
1282   AddDefaultPred(MIB);
1283
1284   // We are now reading SrcRegD instead of SrcRegS.  This may upset the
1285   // register scavenger and machine verifier, so we need to indicate that we
1286   // are reading an undefined value from SrcRegD, but a proper value from
1287   // SrcRegS.
1288   MI->getOperand(1).setIsUndef();
1289   MIB.addReg(SrcRegS, RegState::Implicit);
1290
1291   // SrcRegD may actually contain an unrelated value in the ssub_1
1292   // sub-register.  Don't kill it.  Only kill the ssub_0 sub-register.
1293   if (MI->getOperand(1).isKill()) {
1294     MI->getOperand(1).setIsKill(false);
1295     MI->addRegisterKilled(SrcRegS, TRI, true);
1296   }
1297
1298   DEBUG(dbgs() << "replaced by: " << *MI);
1299   return true;
1300 }
1301
1302 /// Create a copy of a const pool value. Update CPI to the new index and return
1303 /// the label UID.
1304 static unsigned duplicateCPV(MachineFunction &MF, unsigned &CPI) {
1305   MachineConstantPool *MCP = MF.getConstantPool();
1306   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1307
1308   const MachineConstantPoolEntry &MCPE = MCP->getConstants()[CPI];
1309   assert(MCPE.isMachineConstantPoolEntry() &&
1310          "Expecting a machine constantpool entry!");
1311   ARMConstantPoolValue *ACPV =
1312     static_cast<ARMConstantPoolValue*>(MCPE.Val.MachineCPVal);
1313
1314   unsigned PCLabelId = AFI->createPICLabelUId();
1315   ARMConstantPoolValue *NewCPV = nullptr;
1316
1317   // FIXME: The below assumes PIC relocation model and that the function
1318   // is Thumb mode (t1 or t2). PCAdjustment would be 8 for ARM mode PIC, and
1319   // zero for non-PIC in ARM or Thumb. The callers are all of thumb LDR
1320   // instructions, so that's probably OK, but is PIC always correct when
1321   // we get here?
1322   if (ACPV->isGlobalValue())
1323     NewCPV = ARMConstantPoolConstant::
1324       Create(cast<ARMConstantPoolConstant>(ACPV)->getGV(), PCLabelId,
1325              ARMCP::CPValue, 4);
1326   else if (ACPV->isExtSymbol())
1327     NewCPV = ARMConstantPoolSymbol::
1328       Create(MF.getFunction()->getContext(),
1329              cast<ARMConstantPoolSymbol>(ACPV)->getSymbol(), PCLabelId, 4);
1330   else if (ACPV->isBlockAddress())
1331     NewCPV = ARMConstantPoolConstant::
1332       Create(cast<ARMConstantPoolConstant>(ACPV)->getBlockAddress(), PCLabelId,
1333              ARMCP::CPBlockAddress, 4);
1334   else if (ACPV->isLSDA())
1335     NewCPV = ARMConstantPoolConstant::Create(MF.getFunction(), PCLabelId,
1336                                              ARMCP::CPLSDA, 4);
1337   else if (ACPV->isMachineBasicBlock())
1338     NewCPV = ARMConstantPoolMBB::
1339       Create(MF.getFunction()->getContext(),
1340              cast<ARMConstantPoolMBB>(ACPV)->getMBB(), PCLabelId, 4);
1341   else
1342     llvm_unreachable("Unexpected ARM constantpool value type!!");
1343   CPI = MCP->getConstantPoolIndex(NewCPV, MCPE.getAlignment());
1344   return PCLabelId;
1345 }
1346
1347 void ARMBaseInstrInfo::
1348 reMaterialize(MachineBasicBlock &MBB,
1349               MachineBasicBlock::iterator I,
1350               unsigned DestReg, unsigned SubIdx,
1351               const MachineInstr *Orig,
1352               const TargetRegisterInfo &TRI) const {
1353   unsigned Opcode = Orig->getOpcode();
1354   switch (Opcode) {
1355   default: {
1356     MachineInstr *MI = MBB.getParent()->CloneMachineInstr(Orig);
1357     MI->substituteRegister(Orig->getOperand(0).getReg(), DestReg, SubIdx, TRI);
1358     MBB.insert(I, MI);
1359     break;
1360   }
1361   case ARM::tLDRpci_pic:
1362   case ARM::t2LDRpci_pic: {
1363     MachineFunction &MF = *MBB.getParent();
1364     unsigned CPI = Orig->getOperand(1).getIndex();
1365     unsigned PCLabelId = duplicateCPV(MF, CPI);
1366     MachineInstrBuilder MIB = BuildMI(MBB, I, Orig->getDebugLoc(), get(Opcode),
1367                                       DestReg)
1368       .addConstantPoolIndex(CPI).addImm(PCLabelId);
1369     MIB->setMemRefs(Orig->memoperands_begin(), Orig->memoperands_end());
1370     break;
1371   }
1372   }
1373 }
1374
1375 MachineInstr *
1376 ARMBaseInstrInfo::duplicate(MachineInstr *Orig, MachineFunction &MF) const {
1377   MachineInstr *MI = TargetInstrInfo::duplicate(Orig, MF);
1378   switch(Orig->getOpcode()) {
1379   case ARM::tLDRpci_pic:
1380   case ARM::t2LDRpci_pic: {
1381     unsigned CPI = Orig->getOperand(1).getIndex();
1382     unsigned PCLabelId = duplicateCPV(MF, CPI);
1383     Orig->getOperand(1).setIndex(CPI);
1384     Orig->getOperand(2).setImm(PCLabelId);
1385     break;
1386   }
1387   }
1388   return MI;
1389 }
1390
1391 bool ARMBaseInstrInfo::produceSameValue(const MachineInstr *MI0,
1392                                         const MachineInstr *MI1,
1393                                         const MachineRegisterInfo *MRI) const {
1394   unsigned Opcode = MI0->getOpcode();
1395   if (Opcode == ARM::t2LDRpci ||
1396       Opcode == ARM::t2LDRpci_pic ||
1397       Opcode == ARM::tLDRpci ||
1398       Opcode == ARM::tLDRpci_pic ||
1399       Opcode == ARM::LDRLIT_ga_pcrel ||
1400       Opcode == ARM::LDRLIT_ga_pcrel_ldr ||
1401       Opcode == ARM::tLDRLIT_ga_pcrel ||
1402       Opcode == ARM::MOV_ga_pcrel ||
1403       Opcode == ARM::MOV_ga_pcrel_ldr ||
1404       Opcode == ARM::t2MOV_ga_pcrel) {
1405     if (MI1->getOpcode() != Opcode)
1406       return false;
1407     if (MI0->getNumOperands() != MI1->getNumOperands())
1408       return false;
1409
1410     const MachineOperand &MO0 = MI0->getOperand(1);
1411     const MachineOperand &MO1 = MI1->getOperand(1);
1412     if (MO0.getOffset() != MO1.getOffset())
1413       return false;
1414
1415     if (Opcode == ARM::LDRLIT_ga_pcrel ||
1416         Opcode == ARM::LDRLIT_ga_pcrel_ldr ||
1417         Opcode == ARM::tLDRLIT_ga_pcrel ||
1418         Opcode == ARM::MOV_ga_pcrel ||
1419         Opcode == ARM::MOV_ga_pcrel_ldr ||
1420         Opcode == ARM::t2MOV_ga_pcrel)
1421       // Ignore the PC labels.
1422       return MO0.getGlobal() == MO1.getGlobal();
1423
1424     const MachineFunction *MF = MI0->getParent()->getParent();
1425     const MachineConstantPool *MCP = MF->getConstantPool();
1426     int CPI0 = MO0.getIndex();
1427     int CPI1 = MO1.getIndex();
1428     const MachineConstantPoolEntry &MCPE0 = MCP->getConstants()[CPI0];
1429     const MachineConstantPoolEntry &MCPE1 = MCP->getConstants()[CPI1];
1430     bool isARMCP0 = MCPE0.isMachineConstantPoolEntry();
1431     bool isARMCP1 = MCPE1.isMachineConstantPoolEntry();
1432     if (isARMCP0 && isARMCP1) {
1433       ARMConstantPoolValue *ACPV0 =
1434         static_cast<ARMConstantPoolValue*>(MCPE0.Val.MachineCPVal);
1435       ARMConstantPoolValue *ACPV1 =
1436         static_cast<ARMConstantPoolValue*>(MCPE1.Val.MachineCPVal);
1437       return ACPV0->hasSameValue(ACPV1);
1438     } else if (!isARMCP0 && !isARMCP1) {
1439       return MCPE0.Val.ConstVal == MCPE1.Val.ConstVal;
1440     }
1441     return false;
1442   } else if (Opcode == ARM::PICLDR) {
1443     if (MI1->getOpcode() != Opcode)
1444       return false;
1445     if (MI0->getNumOperands() != MI1->getNumOperands())
1446       return false;
1447
1448     unsigned Addr0 = MI0->getOperand(1).getReg();
1449     unsigned Addr1 = MI1->getOperand(1).getReg();
1450     if (Addr0 != Addr1) {
1451       if (!MRI ||
1452           !TargetRegisterInfo::isVirtualRegister(Addr0) ||
1453           !TargetRegisterInfo::isVirtualRegister(Addr1))
1454         return false;
1455
1456       // This assumes SSA form.
1457       MachineInstr *Def0 = MRI->getVRegDef(Addr0);
1458       MachineInstr *Def1 = MRI->getVRegDef(Addr1);
1459       // Check if the loaded value, e.g. a constantpool of a global address, are
1460       // the same.
1461       if (!produceSameValue(Def0, Def1, MRI))
1462         return false;
1463     }
1464
1465     for (unsigned i = 3, e = MI0->getNumOperands(); i != e; ++i) {
1466       // %vreg12<def> = PICLDR %vreg11, 0, pred:14, pred:%noreg
1467       const MachineOperand &MO0 = MI0->getOperand(i);
1468       const MachineOperand &MO1 = MI1->getOperand(i);
1469       if (!MO0.isIdenticalTo(MO1))
1470         return false;
1471     }
1472     return true;
1473   }
1474
1475   return MI0->isIdenticalTo(MI1, MachineInstr::IgnoreVRegDefs);
1476 }
1477
1478 /// areLoadsFromSameBasePtr - This is used by the pre-regalloc scheduler to
1479 /// determine if two loads are loading from the same base address. It should
1480 /// only return true if the base pointers are the same and the only differences
1481 /// between the two addresses is the offset. It also returns the offsets by
1482 /// reference.
1483 ///
1484 /// FIXME: remove this in favor of the MachineInstr interface once pre-RA-sched
1485 /// is permanently disabled.
1486 bool ARMBaseInstrInfo::areLoadsFromSameBasePtr(SDNode *Load1, SDNode *Load2,
1487                                                int64_t &Offset1,
1488                                                int64_t &Offset2) const {
1489   // Don't worry about Thumb: just ARM and Thumb2.
1490   if (Subtarget.isThumb1Only()) return false;
1491
1492   if (!Load1->isMachineOpcode() || !Load2->isMachineOpcode())
1493     return false;
1494
1495   switch (Load1->getMachineOpcode()) {
1496   default:
1497     return false;
1498   case ARM::LDRi12:
1499   case ARM::LDRBi12:
1500   case ARM::LDRD:
1501   case ARM::LDRH:
1502   case ARM::LDRSB:
1503   case ARM::LDRSH:
1504   case ARM::VLDRD:
1505   case ARM::VLDRS:
1506   case ARM::t2LDRi8:
1507   case ARM::t2LDRBi8:
1508   case ARM::t2LDRDi8:
1509   case ARM::t2LDRSHi8:
1510   case ARM::t2LDRi12:
1511   case ARM::t2LDRBi12:
1512   case ARM::t2LDRSHi12:
1513     break;
1514   }
1515
1516   switch (Load2->getMachineOpcode()) {
1517   default:
1518     return false;
1519   case ARM::LDRi12:
1520   case ARM::LDRBi12:
1521   case ARM::LDRD:
1522   case ARM::LDRH:
1523   case ARM::LDRSB:
1524   case ARM::LDRSH:
1525   case ARM::VLDRD:
1526   case ARM::VLDRS:
1527   case ARM::t2LDRi8:
1528   case ARM::t2LDRBi8:
1529   case ARM::t2LDRSHi8:
1530   case ARM::t2LDRi12:
1531   case ARM::t2LDRBi12:
1532   case ARM::t2LDRSHi12:
1533     break;
1534   }
1535
1536   // Check if base addresses and chain operands match.
1537   if (Load1->getOperand(0) != Load2->getOperand(0) ||
1538       Load1->getOperand(4) != Load2->getOperand(4))
1539     return false;
1540
1541   // Index should be Reg0.
1542   if (Load1->getOperand(3) != Load2->getOperand(3))
1543     return false;
1544
1545   // Determine the offsets.
1546   if (isa<ConstantSDNode>(Load1->getOperand(1)) &&
1547       isa<ConstantSDNode>(Load2->getOperand(1))) {
1548     Offset1 = cast<ConstantSDNode>(Load1->getOperand(1))->getSExtValue();
1549     Offset2 = cast<ConstantSDNode>(Load2->getOperand(1))->getSExtValue();
1550     return true;
1551   }
1552
1553   return false;
1554 }
1555
1556 /// shouldScheduleLoadsNear - This is a used by the pre-regalloc scheduler to
1557 /// determine (in conjunction with areLoadsFromSameBasePtr) if two loads should
1558 /// be scheduled togther. On some targets if two loads are loading from
1559 /// addresses in the same cache line, it's better if they are scheduled
1560 /// together. This function takes two integers that represent the load offsets
1561 /// from the common base address. It returns true if it decides it's desirable
1562 /// to schedule the two loads together. "NumLoads" is the number of loads that
1563 /// have already been scheduled after Load1.
1564 ///
1565 /// FIXME: remove this in favor of the MachineInstr interface once pre-RA-sched
1566 /// is permanently disabled.
1567 bool ARMBaseInstrInfo::shouldScheduleLoadsNear(SDNode *Load1, SDNode *Load2,
1568                                                int64_t Offset1, int64_t Offset2,
1569                                                unsigned NumLoads) const {
1570   // Don't worry about Thumb: just ARM and Thumb2.
1571   if (Subtarget.isThumb1Only()) return false;
1572
1573   assert(Offset2 > Offset1);
1574
1575   if ((Offset2 - Offset1) / 8 > 64)
1576     return false;
1577
1578   // Check if the machine opcodes are different. If they are different
1579   // then we consider them to not be of the same base address,
1580   // EXCEPT in the case of Thumb2 byte loads where one is LDRBi8 and the other LDRBi12.
1581   // In this case, they are considered to be the same because they are different
1582   // encoding forms of the same basic instruction.
1583   if ((Load1->getMachineOpcode() != Load2->getMachineOpcode()) &&
1584       !((Load1->getMachineOpcode() == ARM::t2LDRBi8 &&
1585          Load2->getMachineOpcode() == ARM::t2LDRBi12) ||
1586         (Load1->getMachineOpcode() == ARM::t2LDRBi12 &&
1587          Load2->getMachineOpcode() == ARM::t2LDRBi8)))
1588     return false;  // FIXME: overly conservative?
1589
1590   // Four loads in a row should be sufficient.
1591   if (NumLoads >= 3)
1592     return false;
1593
1594   return true;
1595 }
1596
1597 bool ARMBaseInstrInfo::isSchedulingBoundary(const MachineInstr *MI,
1598                                             const MachineBasicBlock *MBB,
1599                                             const MachineFunction &MF) const {
1600   // Debug info is never a scheduling boundary. It's necessary to be explicit
1601   // due to the special treatment of IT instructions below, otherwise a
1602   // dbg_value followed by an IT will result in the IT instruction being
1603   // considered a scheduling hazard, which is wrong. It should be the actual
1604   // instruction preceding the dbg_value instruction(s), just like it is
1605   // when debug info is not present.
1606   if (MI->isDebugValue())
1607     return false;
1608
1609   // Terminators and labels can't be scheduled around.
1610   if (MI->isTerminator() || MI->isPosition())
1611     return true;
1612
1613   // Treat the start of the IT block as a scheduling boundary, but schedule
1614   // t2IT along with all instructions following it.
1615   // FIXME: This is a big hammer. But the alternative is to add all potential
1616   // true and anti dependencies to IT block instructions as implicit operands
1617   // to the t2IT instruction. The added compile time and complexity does not
1618   // seem worth it.
1619   MachineBasicBlock::const_iterator I = MI;
1620   // Make sure to skip any dbg_value instructions
1621   while (++I != MBB->end() && I->isDebugValue())
1622     ;
1623   if (I != MBB->end() && I->getOpcode() == ARM::t2IT)
1624     return true;
1625
1626   // Don't attempt to schedule around any instruction that defines
1627   // a stack-oriented pointer, as it's unlikely to be profitable. This
1628   // saves compile time, because it doesn't require every single
1629   // stack slot reference to depend on the instruction that does the
1630   // modification.
1631   // Calls don't actually change the stack pointer, even if they have imp-defs.
1632   // No ARM calling conventions change the stack pointer. (X86 calling
1633   // conventions sometimes do).
1634   if (!MI->isCall() && MI->definesRegister(ARM::SP))
1635     return true;
1636
1637   return false;
1638 }
1639
1640 bool ARMBaseInstrInfo::
1641 isProfitableToIfCvt(MachineBasicBlock &MBB,
1642                     unsigned NumCycles, unsigned ExtraPredCycles,
1643                     BranchProbability Probability) const {
1644   if (!NumCycles)
1645     return false;
1646
1647   // If we are optimizing for size, see if the branch in the predecessor can be
1648   // lowered to cbn?z by the constant island lowering pass, and return false if
1649   // so. This results in a shorter instruction sequence.
1650   if (MBB.getParent()->getFunction()->optForSize()) {
1651     MachineBasicBlock *Pred = *MBB.pred_begin();
1652     if (!Pred->empty()) {
1653       MachineInstr *LastMI = &*Pred->rbegin();
1654       if (LastMI->getOpcode() == ARM::t2Bcc) {
1655         MachineBasicBlock::iterator CmpMI = LastMI;
1656         if (CmpMI != Pred->begin()) {
1657           --CmpMI;
1658           if (CmpMI->getOpcode() == ARM::tCMPi8 ||
1659               CmpMI->getOpcode() == ARM::t2CMPri) {
1660             unsigned Reg = CmpMI->getOperand(0).getReg();
1661             unsigned PredReg = 0;
1662             ARMCC::CondCodes P = getInstrPredicate(CmpMI, PredReg);
1663             if (P == ARMCC::AL && CmpMI->getOperand(1).getImm() == 0 &&
1664                 isARMLowRegister(Reg))
1665               return false;
1666           }
1667         }
1668       }
1669     }
1670   }
1671
1672   // Attempt to estimate the relative costs of predication versus branching.
1673   // Here we scale up each component of UnpredCost to avoid precision issue when
1674   // scaling NumCycles by Probability.
1675   const unsigned ScalingUpFactor = 1024;
1676   unsigned UnpredCost = Probability.scale(NumCycles * ScalingUpFactor);
1677   UnpredCost += ScalingUpFactor; // The branch itself
1678   UnpredCost += Subtarget.getMispredictionPenalty() * ScalingUpFactor / 10;
1679
1680   return (NumCycles + ExtraPredCycles) * ScalingUpFactor <= UnpredCost;
1681 }
1682
1683 bool ARMBaseInstrInfo::
1684 isProfitableToIfCvt(MachineBasicBlock &TMBB,
1685                     unsigned TCycles, unsigned TExtra,
1686                     MachineBasicBlock &FMBB,
1687                     unsigned FCycles, unsigned FExtra,
1688                     BranchProbability Probability) const {
1689   if (!TCycles || !FCycles)
1690     return false;
1691
1692   // Attempt to estimate the relative costs of predication versus branching.
1693   // Here we scale up each component of UnpredCost to avoid precision issue when
1694   // scaling TCycles/FCycles by Probability.
1695   const unsigned ScalingUpFactor = 1024;
1696   unsigned TUnpredCost = Probability.scale(TCycles * ScalingUpFactor);
1697   unsigned FUnpredCost =
1698       Probability.getCompl().scale(FCycles * ScalingUpFactor);
1699   unsigned UnpredCost = TUnpredCost + FUnpredCost;
1700   UnpredCost += 1 * ScalingUpFactor; // The branch itself
1701   UnpredCost += Subtarget.getMispredictionPenalty() * ScalingUpFactor / 10;
1702
1703   return (TCycles + FCycles + TExtra + FExtra) * ScalingUpFactor <= UnpredCost;
1704 }
1705
1706 bool
1707 ARMBaseInstrInfo::isProfitableToUnpredicate(MachineBasicBlock &TMBB,
1708                                             MachineBasicBlock &FMBB) const {
1709   // Reduce false anti-dependencies to let Swift's out-of-order execution
1710   // engine do its thing.
1711   return Subtarget.isSwift();
1712 }
1713
1714 /// getInstrPredicate - If instruction is predicated, returns its predicate
1715 /// condition, otherwise returns AL. It also returns the condition code
1716 /// register by reference.
1717 ARMCC::CondCodes
1718 llvm::getInstrPredicate(const MachineInstr *MI, unsigned &PredReg) {
1719   int PIdx = MI->findFirstPredOperandIdx();
1720   if (PIdx == -1) {
1721     PredReg = 0;
1722     return ARMCC::AL;
1723   }
1724
1725   PredReg = MI->getOperand(PIdx+1).getReg();
1726   return (ARMCC::CondCodes)MI->getOperand(PIdx).getImm();
1727 }
1728
1729
1730 unsigned llvm::getMatchingCondBranchOpcode(unsigned Opc) {
1731   if (Opc == ARM::B)
1732     return ARM::Bcc;
1733   if (Opc == ARM::tB)
1734     return ARM::tBcc;
1735   if (Opc == ARM::t2B)
1736     return ARM::t2Bcc;
1737
1738   llvm_unreachable("Unknown unconditional branch opcode!");
1739 }
1740
1741 /// commuteInstruction - Handle commutable instructions.
1742 MachineInstr *
1743 ARMBaseInstrInfo::commuteInstruction(MachineInstr *MI, bool NewMI) const {
1744   switch (MI->getOpcode()) {
1745   case ARM::MOVCCr:
1746   case ARM::t2MOVCCr: {
1747     // MOVCC can be commuted by inverting the condition.
1748     unsigned PredReg = 0;
1749     ARMCC::CondCodes CC = getInstrPredicate(MI, PredReg);
1750     // MOVCC AL can't be inverted. Shouldn't happen.
1751     if (CC == ARMCC::AL || PredReg != ARM::CPSR)
1752       return nullptr;
1753     MI = TargetInstrInfo::commuteInstruction(MI, NewMI);
1754     if (!MI)
1755       return nullptr;
1756     // After swapping the MOVCC operands, also invert the condition.
1757     MI->getOperand(MI->findFirstPredOperandIdx())
1758       .setImm(ARMCC::getOppositeCondition(CC));
1759     return MI;
1760   }
1761   }
1762   return TargetInstrInfo::commuteInstruction(MI, NewMI);
1763 }
1764
1765 /// Identify instructions that can be folded into a MOVCC instruction, and
1766 /// return the defining instruction.
1767 static MachineInstr *canFoldIntoMOVCC(unsigned Reg,
1768                                       const MachineRegisterInfo &MRI,
1769                                       const TargetInstrInfo *TII) {
1770   if (!TargetRegisterInfo::isVirtualRegister(Reg))
1771     return nullptr;
1772   if (!MRI.hasOneNonDBGUse(Reg))
1773     return nullptr;
1774   MachineInstr *MI = MRI.getVRegDef(Reg);
1775   if (!MI)
1776     return nullptr;
1777   // MI is folded into the MOVCC by predicating it.
1778   if (!MI->isPredicable())
1779     return nullptr;
1780   // Check if MI has any non-dead defs or physreg uses. This also detects
1781   // predicated instructions which will be reading CPSR.
1782   for (unsigned i = 1, e = MI->getNumOperands(); i != e; ++i) {
1783     const MachineOperand &MO = MI->getOperand(i);
1784     // Reject frame index operands, PEI can't handle the predicated pseudos.
1785     if (MO.isFI() || MO.isCPI() || MO.isJTI())
1786       return nullptr;
1787     if (!MO.isReg())
1788       continue;
1789     // MI can't have any tied operands, that would conflict with predication.
1790     if (MO.isTied())
1791       return nullptr;
1792     if (TargetRegisterInfo::isPhysicalRegister(MO.getReg()))
1793       return nullptr;
1794     if (MO.isDef() && !MO.isDead())
1795       return nullptr;
1796   }
1797   bool DontMoveAcrossStores = true;
1798   if (!MI->isSafeToMove(/* AliasAnalysis = */ nullptr, DontMoveAcrossStores))
1799     return nullptr;
1800   return MI;
1801 }
1802
1803 bool ARMBaseInstrInfo::analyzeSelect(const MachineInstr *MI,
1804                                      SmallVectorImpl<MachineOperand> &Cond,
1805                                      unsigned &TrueOp, unsigned &FalseOp,
1806                                      bool &Optimizable) const {
1807   assert((MI->getOpcode() == ARM::MOVCCr || MI->getOpcode() == ARM::t2MOVCCr) &&
1808          "Unknown select instruction");
1809   // MOVCC operands:
1810   // 0: Def.
1811   // 1: True use.
1812   // 2: False use.
1813   // 3: Condition code.
1814   // 4: CPSR use.
1815   TrueOp = 1;
1816   FalseOp = 2;
1817   Cond.push_back(MI->getOperand(3));
1818   Cond.push_back(MI->getOperand(4));
1819   // We can always fold a def.
1820   Optimizable = true;
1821   return false;
1822 }
1823
1824 MachineInstr *
1825 ARMBaseInstrInfo::optimizeSelect(MachineInstr *MI,
1826                                  SmallPtrSetImpl<MachineInstr *> &SeenMIs,
1827                                  bool PreferFalse) const {
1828   assert((MI->getOpcode() == ARM::MOVCCr || MI->getOpcode() == ARM::t2MOVCCr) &&
1829          "Unknown select instruction");
1830   MachineRegisterInfo &MRI = MI->getParent()->getParent()->getRegInfo();
1831   MachineInstr *DefMI = canFoldIntoMOVCC(MI->getOperand(2).getReg(), MRI, this);
1832   bool Invert = !DefMI;
1833   if (!DefMI)
1834     DefMI = canFoldIntoMOVCC(MI->getOperand(1).getReg(), MRI, this);
1835   if (!DefMI)
1836     return nullptr;
1837
1838   // Find new register class to use.
1839   MachineOperand FalseReg = MI->getOperand(Invert ? 2 : 1);
1840   unsigned       DestReg  = MI->getOperand(0).getReg();
1841   const TargetRegisterClass *PreviousClass = MRI.getRegClass(FalseReg.getReg());
1842   if (!MRI.constrainRegClass(DestReg, PreviousClass))
1843     return nullptr;
1844
1845   // Create a new predicated version of DefMI.
1846   // Rfalse is the first use.
1847   MachineInstrBuilder NewMI = BuildMI(*MI->getParent(), MI, MI->getDebugLoc(),
1848                                       DefMI->getDesc(), DestReg);
1849
1850   // Copy all the DefMI operands, excluding its (null) predicate.
1851   const MCInstrDesc &DefDesc = DefMI->getDesc();
1852   for (unsigned i = 1, e = DefDesc.getNumOperands();
1853        i != e && !DefDesc.OpInfo[i].isPredicate(); ++i)
1854     NewMI.addOperand(DefMI->getOperand(i));
1855
1856   unsigned CondCode = MI->getOperand(3).getImm();
1857   if (Invert)
1858     NewMI.addImm(ARMCC::getOppositeCondition(ARMCC::CondCodes(CondCode)));
1859   else
1860     NewMI.addImm(CondCode);
1861   NewMI.addOperand(MI->getOperand(4));
1862
1863   // DefMI is not the -S version that sets CPSR, so add an optional %noreg.
1864   if (NewMI->hasOptionalDef())
1865     AddDefaultCC(NewMI);
1866
1867   // The output register value when the predicate is false is an implicit
1868   // register operand tied to the first def.
1869   // The tie makes the register allocator ensure the FalseReg is allocated the
1870   // same register as operand 0.
1871   FalseReg.setImplicit();
1872   NewMI.addOperand(FalseReg);
1873   NewMI->tieOperands(0, NewMI->getNumOperands() - 1);
1874
1875   // Update SeenMIs set: register newly created MI and erase removed DefMI.
1876   SeenMIs.insert(NewMI);
1877   SeenMIs.erase(DefMI);
1878
1879   // If MI is inside a loop, and DefMI is outside the loop, then kill flags on
1880   // DefMI would be invalid when tranferred inside the loop.  Checking for a
1881   // loop is expensive, but at least remove kill flags if they are in different
1882   // BBs.
1883   if (DefMI->getParent() != MI->getParent())
1884     NewMI->clearKillInfo();
1885
1886   // The caller will erase MI, but not DefMI.
1887   DefMI->eraseFromParent();
1888   return NewMI;
1889 }
1890
1891 /// Map pseudo instructions that imply an 'S' bit onto real opcodes. Whether the
1892 /// instruction is encoded with an 'S' bit is determined by the optional CPSR
1893 /// def operand.
1894 ///
1895 /// This will go away once we can teach tblgen how to set the optional CPSR def
1896 /// operand itself.
1897 struct AddSubFlagsOpcodePair {
1898   uint16_t PseudoOpc;
1899   uint16_t MachineOpc;
1900 };
1901
1902 static const AddSubFlagsOpcodePair AddSubFlagsOpcodeMap[] = {
1903   {ARM::ADDSri, ARM::ADDri},
1904   {ARM::ADDSrr, ARM::ADDrr},
1905   {ARM::ADDSrsi, ARM::ADDrsi},
1906   {ARM::ADDSrsr, ARM::ADDrsr},
1907
1908   {ARM::SUBSri, ARM::SUBri},
1909   {ARM::SUBSrr, ARM::SUBrr},
1910   {ARM::SUBSrsi, ARM::SUBrsi},
1911   {ARM::SUBSrsr, ARM::SUBrsr},
1912
1913   {ARM::RSBSri, ARM::RSBri},
1914   {ARM::RSBSrsi, ARM::RSBrsi},
1915   {ARM::RSBSrsr, ARM::RSBrsr},
1916
1917   {ARM::t2ADDSri, ARM::t2ADDri},
1918   {ARM::t2ADDSrr, ARM::t2ADDrr},
1919   {ARM::t2ADDSrs, ARM::t2ADDrs},
1920
1921   {ARM::t2SUBSri, ARM::t2SUBri},
1922   {ARM::t2SUBSrr, ARM::t2SUBrr},
1923   {ARM::t2SUBSrs, ARM::t2SUBrs},
1924
1925   {ARM::t2RSBSri, ARM::t2RSBri},
1926   {ARM::t2RSBSrs, ARM::t2RSBrs},
1927 };
1928
1929 unsigned llvm::convertAddSubFlagsOpcode(unsigned OldOpc) {
1930   for (unsigned i = 0, e = array_lengthof(AddSubFlagsOpcodeMap); i != e; ++i)
1931     if (OldOpc == AddSubFlagsOpcodeMap[i].PseudoOpc)
1932       return AddSubFlagsOpcodeMap[i].MachineOpc;
1933   return 0;
1934 }
1935
1936 void llvm::emitARMRegPlusImmediate(MachineBasicBlock &MBB,
1937                                MachineBasicBlock::iterator &MBBI, DebugLoc dl,
1938                                unsigned DestReg, unsigned BaseReg, int NumBytes,
1939                                ARMCC::CondCodes Pred, unsigned PredReg,
1940                                const ARMBaseInstrInfo &TII, unsigned MIFlags) {
1941   if (NumBytes == 0 && DestReg != BaseReg) {
1942     BuildMI(MBB, MBBI, dl, TII.get(ARM::MOVr), DestReg)
1943       .addReg(BaseReg, RegState::Kill)
1944       .addImm((unsigned)Pred).addReg(PredReg).addReg(0)
1945       .setMIFlags(MIFlags);
1946     return;
1947   }
1948
1949   bool isSub = NumBytes < 0;
1950   if (isSub) NumBytes = -NumBytes;
1951
1952   while (NumBytes) {
1953     unsigned RotAmt = ARM_AM::getSOImmValRotate(NumBytes);
1954     unsigned ThisVal = NumBytes & ARM_AM::rotr32(0xFF, RotAmt);
1955     assert(ThisVal && "Didn't extract field correctly");
1956
1957     // We will handle these bits from offset, clear them.
1958     NumBytes &= ~ThisVal;
1959
1960     assert(ARM_AM::getSOImmVal(ThisVal) != -1 && "Bit extraction didn't work?");
1961
1962     // Build the new ADD / SUB.
1963     unsigned Opc = isSub ? ARM::SUBri : ARM::ADDri;
1964     BuildMI(MBB, MBBI, dl, TII.get(Opc), DestReg)
1965       .addReg(BaseReg, RegState::Kill).addImm(ThisVal)
1966       .addImm((unsigned)Pred).addReg(PredReg).addReg(0)
1967       .setMIFlags(MIFlags);
1968     BaseReg = DestReg;
1969   }
1970 }
1971
1972 static bool isAnySubRegLive(unsigned Reg, const TargetRegisterInfo *TRI,
1973                       MachineInstr *MI) {
1974   for (MCSubRegIterator Subreg(Reg, TRI, /* IncludeSelf */ true);
1975        Subreg.isValid(); ++Subreg)
1976     if (MI->getParent()->computeRegisterLiveness(TRI, *Subreg, MI) !=
1977         MachineBasicBlock::LQR_Dead)
1978       return true;
1979   return false;
1980 }
1981 bool llvm::tryFoldSPUpdateIntoPushPop(const ARMSubtarget &Subtarget,
1982                                       MachineFunction &MF, MachineInstr *MI,
1983                                       unsigned NumBytes) {
1984   // This optimisation potentially adds lots of load and store
1985   // micro-operations, it's only really a great benefit to code-size.
1986   if (!MF.getFunction()->optForMinSize())
1987     return false;
1988
1989   // If only one register is pushed/popped, LLVM can use an LDR/STR
1990   // instead. We can't modify those so make sure we're dealing with an
1991   // instruction we understand.
1992   bool IsPop = isPopOpcode(MI->getOpcode());
1993   bool IsPush = isPushOpcode(MI->getOpcode());
1994   if (!IsPush && !IsPop)
1995     return false;
1996
1997   bool IsVFPPushPop = MI->getOpcode() == ARM::VSTMDDB_UPD ||
1998                       MI->getOpcode() == ARM::VLDMDIA_UPD;
1999   bool IsT1PushPop = MI->getOpcode() == ARM::tPUSH ||
2000                      MI->getOpcode() == ARM::tPOP ||
2001                      MI->getOpcode() == ARM::tPOP_RET;
2002
2003   assert((IsT1PushPop || (MI->getOperand(0).getReg() == ARM::SP &&
2004                           MI->getOperand(1).getReg() == ARM::SP)) &&
2005          "trying to fold sp update into non-sp-updating push/pop");
2006
2007   // The VFP push & pop act on D-registers, so we can only fold an adjustment
2008   // by a multiple of 8 bytes in correctly. Similarly rN is 4-bytes. Don't try
2009   // if this is violated.
2010   if (NumBytes % (IsVFPPushPop ? 8 : 4) != 0)
2011     return false;
2012
2013   // ARM and Thumb2 push/pop insts have explicit "sp, sp" operands (+
2014   // pred) so the list starts at 4. Thumb1 starts after the predicate.
2015   int RegListIdx = IsT1PushPop ? 2 : 4;
2016
2017   // Calculate the space we'll need in terms of registers.
2018   unsigned FirstReg = MI->getOperand(RegListIdx).getReg();
2019   unsigned RD0Reg, RegsNeeded;
2020   if (IsVFPPushPop) {
2021     RD0Reg = ARM::D0;
2022     RegsNeeded = NumBytes / 8;
2023   } else {
2024     RD0Reg = ARM::R0;
2025     RegsNeeded = NumBytes / 4;
2026   }
2027
2028   // We're going to have to strip all list operands off before
2029   // re-adding them since the order matters, so save the existing ones
2030   // for later.
2031   SmallVector<MachineOperand, 4> RegList;
2032   for (int i = MI->getNumOperands() - 1; i >= RegListIdx; --i)
2033     RegList.push_back(MI->getOperand(i));
2034
2035   const TargetRegisterInfo *TRI = MF.getRegInfo().getTargetRegisterInfo();
2036   const MCPhysReg *CSRegs = TRI->getCalleeSavedRegs(&MF);
2037
2038   // Now try to find enough space in the reglist to allocate NumBytes.
2039   for (unsigned CurReg = FirstReg - 1; CurReg >= RD0Reg && RegsNeeded;
2040        --CurReg) {
2041     if (!IsPop) {
2042       // Pushing any register is completely harmless, mark the
2043       // register involved as undef since we don't care about it in
2044       // the slightest.
2045       RegList.push_back(MachineOperand::CreateReg(CurReg, false, false,
2046                                                   false, false, true));
2047       --RegsNeeded;
2048       continue;
2049     }
2050
2051     // However, we can only pop an extra register if it's not live. For
2052     // registers live within the function we might clobber a return value
2053     // register; the other way a register can be live here is if it's
2054     // callee-saved.
2055     // TODO: Currently, computeRegisterLiveness() does not report "live" if a
2056     // sub reg is live. When computeRegisterLiveness() works for sub reg, it
2057     // can replace isAnySubRegLive().
2058     if (isCalleeSavedRegister(CurReg, CSRegs) ||
2059         isAnySubRegLive(CurReg, TRI, MI)) {
2060       // VFP pops don't allow holes in the register list, so any skip is fatal
2061       // for our transformation. GPR pops do, so we should just keep looking.
2062       if (IsVFPPushPop)
2063         return false;
2064       else
2065         continue;
2066     }
2067
2068     // Mark the unimportant registers as <def,dead> in the POP.
2069     RegList.push_back(MachineOperand::CreateReg(CurReg, true, false, false,
2070                                                 true));
2071     --RegsNeeded;
2072   }
2073
2074   if (RegsNeeded > 0)
2075     return false;
2076
2077   // Finally we know we can profitably perform the optimisation so go
2078   // ahead: strip all existing registers off and add them back again
2079   // in the right order.
2080   for (int i = MI->getNumOperands() - 1; i >= RegListIdx; --i)
2081     MI->RemoveOperand(i);
2082
2083   // Add the complete list back in.
2084   MachineInstrBuilder MIB(MF, &*MI);
2085   for (int i = RegList.size() - 1; i >= 0; --i)
2086     MIB.addOperand(RegList[i]);
2087
2088   return true;
2089 }
2090
2091 bool llvm::rewriteARMFrameIndex(MachineInstr &MI, unsigned FrameRegIdx,
2092                                 unsigned FrameReg, int &Offset,
2093                                 const ARMBaseInstrInfo &TII) {
2094   unsigned Opcode = MI.getOpcode();
2095   const MCInstrDesc &Desc = MI.getDesc();
2096   unsigned AddrMode = (Desc.TSFlags & ARMII::AddrModeMask);
2097   bool isSub = false;
2098
2099   // Memory operands in inline assembly always use AddrMode2.
2100   if (Opcode == ARM::INLINEASM)
2101     AddrMode = ARMII::AddrMode2;
2102
2103   if (Opcode == ARM::ADDri) {
2104     Offset += MI.getOperand(FrameRegIdx+1).getImm();
2105     if (Offset == 0) {
2106       // Turn it into a move.
2107       MI.setDesc(TII.get(ARM::MOVr));
2108       MI.getOperand(FrameRegIdx).ChangeToRegister(FrameReg, false);
2109       MI.RemoveOperand(FrameRegIdx+1);
2110       Offset = 0;
2111       return true;
2112     } else if (Offset < 0) {
2113       Offset = -Offset;
2114       isSub = true;
2115       MI.setDesc(TII.get(ARM::SUBri));
2116     }
2117
2118     // Common case: small offset, fits into instruction.
2119     if (ARM_AM::getSOImmVal(Offset) != -1) {
2120       // Replace the FrameIndex with sp / fp
2121       MI.getOperand(FrameRegIdx).ChangeToRegister(FrameReg, false);
2122       MI.getOperand(FrameRegIdx+1).ChangeToImmediate(Offset);
2123       Offset = 0;
2124       return true;
2125     }
2126
2127     // Otherwise, pull as much of the immedidate into this ADDri/SUBri
2128     // as possible.
2129     unsigned RotAmt = ARM_AM::getSOImmValRotate(Offset);
2130     unsigned ThisImmVal = Offset & ARM_AM::rotr32(0xFF, RotAmt);
2131
2132     // We will handle these bits from offset, clear them.
2133     Offset &= ~ThisImmVal;
2134
2135     // Get the properly encoded SOImmVal field.
2136     assert(ARM_AM::getSOImmVal(ThisImmVal) != -1 &&
2137            "Bit extraction didn't work?");
2138     MI.getOperand(FrameRegIdx+1).ChangeToImmediate(ThisImmVal);
2139  } else {
2140     unsigned ImmIdx = 0;
2141     int InstrOffs = 0;
2142     unsigned NumBits = 0;
2143     unsigned Scale = 1;
2144     switch (AddrMode) {
2145     case ARMII::AddrMode_i12: {
2146       ImmIdx = FrameRegIdx + 1;
2147       InstrOffs = MI.getOperand(ImmIdx).getImm();
2148       NumBits = 12;
2149       break;
2150     }
2151     case ARMII::AddrMode2: {
2152       ImmIdx = FrameRegIdx+2;
2153       InstrOffs = ARM_AM::getAM2Offset(MI.getOperand(ImmIdx).getImm());
2154       if (ARM_AM::getAM2Op(MI.getOperand(ImmIdx).getImm()) == ARM_AM::sub)
2155         InstrOffs *= -1;
2156       NumBits = 12;
2157       break;
2158     }
2159     case ARMII::AddrMode3: {
2160       ImmIdx = FrameRegIdx+2;
2161       InstrOffs = ARM_AM::getAM3Offset(MI.getOperand(ImmIdx).getImm());
2162       if (ARM_AM::getAM3Op(MI.getOperand(ImmIdx).getImm()) == ARM_AM::sub)
2163         InstrOffs *= -1;
2164       NumBits = 8;
2165       break;
2166     }
2167     case ARMII::AddrMode4:
2168     case ARMII::AddrMode6:
2169       // Can't fold any offset even if it's zero.
2170       return false;
2171     case ARMII::AddrMode5: {
2172       ImmIdx = FrameRegIdx+1;
2173       InstrOffs = ARM_AM::getAM5Offset(MI.getOperand(ImmIdx).getImm());
2174       if (ARM_AM::getAM5Op(MI.getOperand(ImmIdx).getImm()) == ARM_AM::sub)
2175         InstrOffs *= -1;
2176       NumBits = 8;
2177       Scale = 4;
2178       break;
2179     }
2180     default:
2181       llvm_unreachable("Unsupported addressing mode!");
2182     }
2183
2184     Offset += InstrOffs * Scale;
2185     assert((Offset & (Scale-1)) == 0 && "Can't encode this offset!");
2186     if (Offset < 0) {
2187       Offset = -Offset;
2188       isSub = true;
2189     }
2190
2191     // Attempt to fold address comp. if opcode has offset bits
2192     if (NumBits > 0) {
2193       // Common case: small offset, fits into instruction.
2194       MachineOperand &ImmOp = MI.getOperand(ImmIdx);
2195       int ImmedOffset = Offset / Scale;
2196       unsigned Mask = (1 << NumBits) - 1;
2197       if ((unsigned)Offset <= Mask * Scale) {
2198         // Replace the FrameIndex with sp
2199         MI.getOperand(FrameRegIdx).ChangeToRegister(FrameReg, false);
2200         // FIXME: When addrmode2 goes away, this will simplify (like the
2201         // T2 version), as the LDR.i12 versions don't need the encoding
2202         // tricks for the offset value.
2203         if (isSub) {
2204           if (AddrMode == ARMII::AddrMode_i12)
2205             ImmedOffset = -ImmedOffset;
2206           else
2207             ImmedOffset |= 1 << NumBits;
2208         }
2209         ImmOp.ChangeToImmediate(ImmedOffset);
2210         Offset = 0;
2211         return true;
2212       }
2213
2214       // Otherwise, it didn't fit. Pull in what we can to simplify the immed.
2215       ImmedOffset = ImmedOffset & Mask;
2216       if (isSub) {
2217         if (AddrMode == ARMII::AddrMode_i12)
2218           ImmedOffset = -ImmedOffset;
2219         else
2220           ImmedOffset |= 1 << NumBits;
2221       }
2222       ImmOp.ChangeToImmediate(ImmedOffset);
2223       Offset &= ~(Mask*Scale);
2224     }
2225   }
2226
2227   Offset = (isSub) ? -Offset : Offset;
2228   return Offset == 0;
2229 }
2230
2231 /// analyzeCompare - For a comparison instruction, return the source registers
2232 /// in SrcReg and SrcReg2 if having two register operands, and the value it
2233 /// compares against in CmpValue. Return true if the comparison instruction
2234 /// can be analyzed.
2235 bool ARMBaseInstrInfo::
2236 analyzeCompare(const MachineInstr *MI, unsigned &SrcReg, unsigned &SrcReg2,
2237                int &CmpMask, int &CmpValue) const {
2238   switch (MI->getOpcode()) {
2239   default: break;
2240   case ARM::CMPri:
2241   case ARM::t2CMPri:
2242     SrcReg = MI->getOperand(0).getReg();
2243     SrcReg2 = 0;
2244     CmpMask = ~0;
2245     CmpValue = MI->getOperand(1).getImm();
2246     return true;
2247   case ARM::CMPrr:
2248   case ARM::t2CMPrr:
2249     SrcReg = MI->getOperand(0).getReg();
2250     SrcReg2 = MI->getOperand(1).getReg();
2251     CmpMask = ~0;
2252     CmpValue = 0;
2253     return true;
2254   case ARM::TSTri:
2255   case ARM::t2TSTri:
2256     SrcReg = MI->getOperand(0).getReg();
2257     SrcReg2 = 0;
2258     CmpMask = MI->getOperand(1).getImm();
2259     CmpValue = 0;
2260     return true;
2261   }
2262
2263   return false;
2264 }
2265
2266 /// isSuitableForMask - Identify a suitable 'and' instruction that
2267 /// operates on the given source register and applies the same mask
2268 /// as a 'tst' instruction. Provide a limited look-through for copies.
2269 /// When successful, MI will hold the found instruction.
2270 static bool isSuitableForMask(MachineInstr *&MI, unsigned SrcReg,
2271                               int CmpMask, bool CommonUse) {
2272   switch (MI->getOpcode()) {
2273     case ARM::ANDri:
2274     case ARM::t2ANDri:
2275       if (CmpMask != MI->getOperand(2).getImm())
2276         return false;
2277       if (SrcReg == MI->getOperand(CommonUse ? 1 : 0).getReg())
2278         return true;
2279       break;
2280   }
2281
2282   return false;
2283 }
2284
2285 /// getSwappedCondition - assume the flags are set by MI(a,b), return
2286 /// the condition code if we modify the instructions such that flags are
2287 /// set by MI(b,a).
2288 inline static ARMCC::CondCodes getSwappedCondition(ARMCC::CondCodes CC) {
2289   switch (CC) {
2290   default: return ARMCC::AL;
2291   case ARMCC::EQ: return ARMCC::EQ;
2292   case ARMCC::NE: return ARMCC::NE;
2293   case ARMCC::HS: return ARMCC::LS;
2294   case ARMCC::LO: return ARMCC::HI;
2295   case ARMCC::HI: return ARMCC::LO;
2296   case ARMCC::LS: return ARMCC::HS;
2297   case ARMCC::GE: return ARMCC::LE;
2298   case ARMCC::LT: return ARMCC::GT;
2299   case ARMCC::GT: return ARMCC::LT;
2300   case ARMCC::LE: return ARMCC::GE;
2301   }
2302 }
2303
2304 /// isRedundantFlagInstr - check whether the first instruction, whose only
2305 /// purpose is to update flags, can be made redundant.
2306 /// CMPrr can be made redundant by SUBrr if the operands are the same.
2307 /// CMPri can be made redundant by SUBri if the operands are the same.
2308 /// This function can be extended later on.
2309 inline static bool isRedundantFlagInstr(MachineInstr *CmpI, unsigned SrcReg,
2310                                         unsigned SrcReg2, int ImmValue,
2311                                         MachineInstr *OI) {
2312   if ((CmpI->getOpcode() == ARM::CMPrr ||
2313        CmpI->getOpcode() == ARM::t2CMPrr) &&
2314       (OI->getOpcode() == ARM::SUBrr ||
2315        OI->getOpcode() == ARM::t2SUBrr) &&
2316       ((OI->getOperand(1).getReg() == SrcReg &&
2317         OI->getOperand(2).getReg() == SrcReg2) ||
2318        (OI->getOperand(1).getReg() == SrcReg2 &&
2319         OI->getOperand(2).getReg() == SrcReg)))
2320     return true;
2321
2322   if ((CmpI->getOpcode() == ARM::CMPri ||
2323        CmpI->getOpcode() == ARM::t2CMPri) &&
2324       (OI->getOpcode() == ARM::SUBri ||
2325        OI->getOpcode() == ARM::t2SUBri) &&
2326       OI->getOperand(1).getReg() == SrcReg &&
2327       OI->getOperand(2).getImm() == ImmValue)
2328     return true;
2329   return false;
2330 }
2331
2332 /// optimizeCompareInstr - Convert the instruction supplying the argument to the
2333 /// comparison into one that sets the zero bit in the flags register;
2334 /// Remove a redundant Compare instruction if an earlier instruction can set the
2335 /// flags in the same way as Compare.
2336 /// E.g. SUBrr(r1,r2) and CMPrr(r1,r2). We also handle the case where two
2337 /// operands are swapped: SUBrr(r1,r2) and CMPrr(r2,r1), by updating the
2338 /// condition code of instructions which use the flags.
2339 bool ARMBaseInstrInfo::
2340 optimizeCompareInstr(MachineInstr *CmpInstr, unsigned SrcReg, unsigned SrcReg2,
2341                      int CmpMask, int CmpValue,
2342                      const MachineRegisterInfo *MRI) const {
2343   // Get the unique definition of SrcReg.
2344   MachineInstr *MI = MRI->getUniqueVRegDef(SrcReg);
2345   if (!MI) return false;
2346
2347   // Masked compares sometimes use the same register as the corresponding 'and'.
2348   if (CmpMask != ~0) {
2349     if (!isSuitableForMask(MI, SrcReg, CmpMask, false) || isPredicated(MI)) {
2350       MI = nullptr;
2351       for (MachineRegisterInfo::use_instr_iterator
2352            UI = MRI->use_instr_begin(SrcReg), UE = MRI->use_instr_end();
2353            UI != UE; ++UI) {
2354         if (UI->getParent() != CmpInstr->getParent()) continue;
2355         MachineInstr *PotentialAND = &*UI;
2356         if (!isSuitableForMask(PotentialAND, SrcReg, CmpMask, true) ||
2357             isPredicated(PotentialAND))
2358           continue;
2359         MI = PotentialAND;
2360         break;
2361       }
2362       if (!MI) return false;
2363     }
2364   }
2365
2366   // Get ready to iterate backward from CmpInstr.
2367   MachineBasicBlock::iterator I = CmpInstr, E = MI,
2368                               B = CmpInstr->getParent()->begin();
2369
2370   // Early exit if CmpInstr is at the beginning of the BB.
2371   if (I == B) return false;
2372
2373   // There are two possible candidates which can be changed to set CPSR:
2374   // One is MI, the other is a SUB instruction.
2375   // For CMPrr(r1,r2), we are looking for SUB(r1,r2) or SUB(r2,r1).
2376   // For CMPri(r1, CmpValue), we are looking for SUBri(r1, CmpValue).
2377   MachineInstr *Sub = nullptr;
2378   if (SrcReg2 != 0)
2379     // MI is not a candidate for CMPrr.
2380     MI = nullptr;
2381   else if (MI->getParent() != CmpInstr->getParent() || CmpValue != 0) {
2382     // Conservatively refuse to convert an instruction which isn't in the same
2383     // BB as the comparison.
2384     // For CMPri w/ CmpValue != 0, a Sub may still be a candidate.
2385     // Thus we cannot return here.
2386     if (CmpInstr->getOpcode() == ARM::CMPri ||
2387        CmpInstr->getOpcode() == ARM::t2CMPri)
2388       MI = nullptr;
2389     else
2390       return false;
2391   }
2392
2393   // Check that CPSR isn't set between the comparison instruction and the one we
2394   // want to change. At the same time, search for Sub.
2395   const TargetRegisterInfo *TRI = &getRegisterInfo();
2396   --I;
2397   for (; I != E; --I) {
2398     const MachineInstr &Instr = *I;
2399
2400     if (Instr.modifiesRegister(ARM::CPSR, TRI) ||
2401         Instr.readsRegister(ARM::CPSR, TRI))
2402       // This instruction modifies or uses CPSR after the one we want to
2403       // change. We can't do this transformation.
2404       return false;
2405
2406     // Check whether CmpInstr can be made redundant by the current instruction.
2407     if (isRedundantFlagInstr(CmpInstr, SrcReg, SrcReg2, CmpValue, &*I)) {
2408       Sub = &*I;
2409       break;
2410     }
2411
2412     if (I == B)
2413       // The 'and' is below the comparison instruction.
2414       return false;
2415   }
2416
2417   // Return false if no candidates exist.
2418   if (!MI && !Sub)
2419     return false;
2420
2421   // The single candidate is called MI.
2422   if (!MI) MI = Sub;
2423
2424   // We can't use a predicated instruction - it doesn't always write the flags.
2425   if (isPredicated(MI))
2426     return false;
2427
2428   switch (MI->getOpcode()) {
2429   default: break;
2430   case ARM::RSBrr:
2431   case ARM::RSBri:
2432   case ARM::RSCrr:
2433   case ARM::RSCri:
2434   case ARM::ADDrr:
2435   case ARM::ADDri:
2436   case ARM::ADCrr:
2437   case ARM::ADCri:
2438   case ARM::SUBrr:
2439   case ARM::SUBri:
2440   case ARM::SBCrr:
2441   case ARM::SBCri:
2442   case ARM::t2RSBri:
2443   case ARM::t2ADDrr:
2444   case ARM::t2ADDri:
2445   case ARM::t2ADCrr:
2446   case ARM::t2ADCri:
2447   case ARM::t2SUBrr:
2448   case ARM::t2SUBri:
2449   case ARM::t2SBCrr:
2450   case ARM::t2SBCri:
2451   case ARM::ANDrr:
2452   case ARM::ANDri:
2453   case ARM::t2ANDrr:
2454   case ARM::t2ANDri:
2455   case ARM::ORRrr:
2456   case ARM::ORRri:
2457   case ARM::t2ORRrr:
2458   case ARM::t2ORRri:
2459   case ARM::EORrr:
2460   case ARM::EORri:
2461   case ARM::t2EORrr:
2462   case ARM::t2EORri: {
2463     // Scan forward for the use of CPSR
2464     // When checking against MI: if it's a conditional code that requires
2465     // checking of the V bit or C bit, then this is not safe to do.
2466     // It is safe to remove CmpInstr if CPSR is redefined or killed.
2467     // If we are done with the basic block, we need to check whether CPSR is
2468     // live-out.
2469     SmallVector<std::pair<MachineOperand*, ARMCC::CondCodes>, 4>
2470         OperandsToUpdate;
2471     bool isSafe = false;
2472     I = CmpInstr;
2473     E = CmpInstr->getParent()->end();
2474     while (!isSafe && ++I != E) {
2475       const MachineInstr &Instr = *I;
2476       for (unsigned IO = 0, EO = Instr.getNumOperands();
2477            !isSafe && IO != EO; ++IO) {
2478         const MachineOperand &MO = Instr.getOperand(IO);
2479         if (MO.isRegMask() && MO.clobbersPhysReg(ARM::CPSR)) {
2480           isSafe = true;
2481           break;
2482         }
2483         if (!MO.isReg() || MO.getReg() != ARM::CPSR)
2484           continue;
2485         if (MO.isDef()) {
2486           isSafe = true;
2487           break;
2488         }
2489         // Condition code is after the operand before CPSR except for VSELs.
2490         ARMCC::CondCodes CC;
2491         bool IsInstrVSel = true;
2492         switch (Instr.getOpcode()) {
2493         default:
2494           IsInstrVSel = false;
2495           CC = (ARMCC::CondCodes)Instr.getOperand(IO - 1).getImm();
2496           break;
2497         case ARM::VSELEQD:
2498         case ARM::VSELEQS:
2499           CC = ARMCC::EQ;
2500           break;
2501         case ARM::VSELGTD:
2502         case ARM::VSELGTS:
2503           CC = ARMCC::GT;
2504           break;
2505         case ARM::VSELGED:
2506         case ARM::VSELGES:
2507           CC = ARMCC::GE;
2508           break;
2509         case ARM::VSELVSS:
2510         case ARM::VSELVSD:
2511           CC = ARMCC::VS;
2512           break;
2513         }
2514
2515         if (Sub) {
2516           ARMCC::CondCodes NewCC = getSwappedCondition(CC);
2517           if (NewCC == ARMCC::AL)
2518             return false;
2519           // If we have SUB(r1, r2) and CMP(r2, r1), the condition code based
2520           // on CMP needs to be updated to be based on SUB.
2521           // Push the condition code operands to OperandsToUpdate.
2522           // If it is safe to remove CmpInstr, the condition code of these
2523           // operands will be modified.
2524           if (SrcReg2 != 0 && Sub->getOperand(1).getReg() == SrcReg2 &&
2525               Sub->getOperand(2).getReg() == SrcReg) {
2526             // VSel doesn't support condition code update.
2527             if (IsInstrVSel)
2528               return false;
2529             OperandsToUpdate.push_back(
2530                 std::make_pair(&((*I).getOperand(IO - 1)), NewCC));
2531           }
2532         } else {
2533           // No Sub, so this is x = <op> y, z; cmp x, 0.
2534           switch (CC) {
2535           case ARMCC::EQ: // Z
2536           case ARMCC::NE: // Z
2537           case ARMCC::MI: // N
2538           case ARMCC::PL: // N
2539           case ARMCC::AL: // none
2540             // CPSR can be used multiple times, we should continue.
2541             break;
2542           case ARMCC::HS: // C
2543           case ARMCC::LO: // C
2544           case ARMCC::VS: // V
2545           case ARMCC::VC: // V
2546           case ARMCC::HI: // C Z
2547           case ARMCC::LS: // C Z
2548           case ARMCC::GE: // N V
2549           case ARMCC::LT: // N V
2550           case ARMCC::GT: // Z N V
2551           case ARMCC::LE: // Z N V
2552             // The instruction uses the V bit or C bit which is not safe.
2553             return false;
2554           }
2555         }
2556       }
2557     }
2558
2559     // If CPSR is not killed nor re-defined, we should check whether it is
2560     // live-out. If it is live-out, do not optimize.
2561     if (!isSafe) {
2562       MachineBasicBlock *MBB = CmpInstr->getParent();
2563       for (MachineBasicBlock::succ_iterator SI = MBB->succ_begin(),
2564                SE = MBB->succ_end(); SI != SE; ++SI)
2565         if ((*SI)->isLiveIn(ARM::CPSR))
2566           return false;
2567     }
2568
2569     // Toggle the optional operand to CPSR.
2570     MI->getOperand(5).setReg(ARM::CPSR);
2571     MI->getOperand(5).setIsDef(true);
2572     assert(!isPredicated(MI) && "Can't use flags from predicated instruction");
2573     CmpInstr->eraseFromParent();
2574
2575     // Modify the condition code of operands in OperandsToUpdate.
2576     // Since we have SUB(r1, r2) and CMP(r2, r1), the condition code needs to
2577     // be changed from r2 > r1 to r1 < r2, from r2 < r1 to r1 > r2, etc.
2578     for (unsigned i = 0, e = OperandsToUpdate.size(); i < e; i++)
2579       OperandsToUpdate[i].first->setImm(OperandsToUpdate[i].second);
2580     return true;
2581   }
2582   }
2583
2584   return false;
2585 }
2586
2587 bool ARMBaseInstrInfo::FoldImmediate(MachineInstr *UseMI,
2588                                      MachineInstr *DefMI, unsigned Reg,
2589                                      MachineRegisterInfo *MRI) const {
2590   // Fold large immediates into add, sub, or, xor.
2591   unsigned DefOpc = DefMI->getOpcode();
2592   if (DefOpc != ARM::t2MOVi32imm && DefOpc != ARM::MOVi32imm)
2593     return false;
2594   if (!DefMI->getOperand(1).isImm())
2595     // Could be t2MOVi32imm <ga:xx>
2596     return false;
2597
2598   if (!MRI->hasOneNonDBGUse(Reg))
2599     return false;
2600
2601   const MCInstrDesc &DefMCID = DefMI->getDesc();
2602   if (DefMCID.hasOptionalDef()) {
2603     unsigned NumOps = DefMCID.getNumOperands();
2604     const MachineOperand &MO = DefMI->getOperand(NumOps-1);
2605     if (MO.getReg() == ARM::CPSR && !MO.isDead())
2606       // If DefMI defines CPSR and it is not dead, it's obviously not safe
2607       // to delete DefMI.
2608       return false;
2609   }
2610
2611   const MCInstrDesc &UseMCID = UseMI->getDesc();
2612   if (UseMCID.hasOptionalDef()) {
2613     unsigned NumOps = UseMCID.getNumOperands();
2614     if (UseMI->getOperand(NumOps-1).getReg() == ARM::CPSR)
2615       // If the instruction sets the flag, do not attempt this optimization
2616       // since it may change the semantics of the code.
2617       return false;
2618   }
2619
2620   unsigned UseOpc = UseMI->getOpcode();
2621   unsigned NewUseOpc = 0;
2622   uint32_t ImmVal = (uint32_t)DefMI->getOperand(1).getImm();
2623   uint32_t SOImmValV1 = 0, SOImmValV2 = 0;
2624   bool Commute = false;
2625   switch (UseOpc) {
2626   default: return false;
2627   case ARM::SUBrr:
2628   case ARM::ADDrr:
2629   case ARM::ORRrr:
2630   case ARM::EORrr:
2631   case ARM::t2SUBrr:
2632   case ARM::t2ADDrr:
2633   case ARM::t2ORRrr:
2634   case ARM::t2EORrr: {
2635     Commute = UseMI->getOperand(2).getReg() != Reg;
2636     switch (UseOpc) {
2637     default: break;
2638     case ARM::SUBrr: {
2639       if (Commute)
2640         return false;
2641       ImmVal = -ImmVal;
2642       NewUseOpc = ARM::SUBri;
2643       // Fallthrough
2644     }
2645     case ARM::ADDrr:
2646     case ARM::ORRrr:
2647     case ARM::EORrr: {
2648       if (!ARM_AM::isSOImmTwoPartVal(ImmVal))
2649         return false;
2650       SOImmValV1 = (uint32_t)ARM_AM::getSOImmTwoPartFirst(ImmVal);
2651       SOImmValV2 = (uint32_t)ARM_AM::getSOImmTwoPartSecond(ImmVal);
2652       switch (UseOpc) {
2653       default: break;
2654       case ARM::ADDrr: NewUseOpc = ARM::ADDri; break;
2655       case ARM::ORRrr: NewUseOpc = ARM::ORRri; break;
2656       case ARM::EORrr: NewUseOpc = ARM::EORri; break;
2657       }
2658       break;
2659     }
2660     case ARM::t2SUBrr: {
2661       if (Commute)
2662         return false;
2663       ImmVal = -ImmVal;
2664       NewUseOpc = ARM::t2SUBri;
2665       // Fallthrough
2666     }
2667     case ARM::t2ADDrr:
2668     case ARM::t2ORRrr:
2669     case ARM::t2EORrr: {
2670       if (!ARM_AM::isT2SOImmTwoPartVal(ImmVal))
2671         return false;
2672       SOImmValV1 = (uint32_t)ARM_AM::getT2SOImmTwoPartFirst(ImmVal);
2673       SOImmValV2 = (uint32_t)ARM_AM::getT2SOImmTwoPartSecond(ImmVal);
2674       switch (UseOpc) {
2675       default: break;
2676       case ARM::t2ADDrr: NewUseOpc = ARM::t2ADDri; break;
2677       case ARM::t2ORRrr: NewUseOpc = ARM::t2ORRri; break;
2678       case ARM::t2EORrr: NewUseOpc = ARM::t2EORri; break;
2679       }
2680       break;
2681     }
2682     }
2683   }
2684   }
2685
2686   unsigned OpIdx = Commute ? 2 : 1;
2687   unsigned Reg1 = UseMI->getOperand(OpIdx).getReg();
2688   bool isKill = UseMI->getOperand(OpIdx).isKill();
2689   unsigned NewReg = MRI->createVirtualRegister(MRI->getRegClass(Reg));
2690   AddDefaultCC(AddDefaultPred(BuildMI(*UseMI->getParent(),
2691                                       UseMI, UseMI->getDebugLoc(),
2692                                       get(NewUseOpc), NewReg)
2693                               .addReg(Reg1, getKillRegState(isKill))
2694                               .addImm(SOImmValV1)));
2695   UseMI->setDesc(get(NewUseOpc));
2696   UseMI->getOperand(1).setReg(NewReg);
2697   UseMI->getOperand(1).setIsKill();
2698   UseMI->getOperand(2).ChangeToImmediate(SOImmValV2);
2699   DefMI->eraseFromParent();
2700   return true;
2701 }
2702
2703 static unsigned getNumMicroOpsSwiftLdSt(const InstrItineraryData *ItinData,
2704                                         const MachineInstr *MI) {
2705   switch (MI->getOpcode()) {
2706   default: {
2707     const MCInstrDesc &Desc = MI->getDesc();
2708     int UOps = ItinData->getNumMicroOps(Desc.getSchedClass());
2709     assert(UOps >= 0 && "bad # UOps");
2710     return UOps;
2711   }
2712
2713   case ARM::LDRrs:
2714   case ARM::LDRBrs:
2715   case ARM::STRrs:
2716   case ARM::STRBrs: {
2717     unsigned ShOpVal = MI->getOperand(3).getImm();
2718     bool isSub = ARM_AM::getAM2Op(ShOpVal) == ARM_AM::sub;
2719     unsigned ShImm = ARM_AM::getAM2Offset(ShOpVal);
2720     if (!isSub &&
2721         (ShImm == 0 ||
2722          ((ShImm == 1 || ShImm == 2 || ShImm == 3) &&
2723           ARM_AM::getAM2ShiftOpc(ShOpVal) == ARM_AM::lsl)))
2724       return 1;
2725     return 2;
2726   }
2727
2728   case ARM::LDRH:
2729   case ARM::STRH: {
2730     if (!MI->getOperand(2).getReg())
2731       return 1;
2732
2733     unsigned ShOpVal = MI->getOperand(3).getImm();
2734     bool isSub = ARM_AM::getAM2Op(ShOpVal) == ARM_AM::sub;
2735     unsigned ShImm = ARM_AM::getAM2Offset(ShOpVal);
2736     if (!isSub &&
2737         (ShImm == 0 ||
2738          ((ShImm == 1 || ShImm == 2 || ShImm == 3) &&
2739           ARM_AM::getAM2ShiftOpc(ShOpVal) == ARM_AM::lsl)))
2740       return 1;
2741     return 2;
2742   }
2743
2744   case ARM::LDRSB:
2745   case ARM::LDRSH:
2746     return (ARM_AM::getAM3Op(MI->getOperand(3).getImm()) == ARM_AM::sub) ? 3:2;
2747
2748   case ARM::LDRSB_POST:
2749   case ARM::LDRSH_POST: {
2750     unsigned Rt = MI->getOperand(0).getReg();
2751     unsigned Rm = MI->getOperand(3).getReg();
2752     return (Rt == Rm) ? 4 : 3;
2753   }
2754
2755   case ARM::LDR_PRE_REG:
2756   case ARM::LDRB_PRE_REG: {
2757     unsigned Rt = MI->getOperand(0).getReg();
2758     unsigned Rm = MI->getOperand(3).getReg();
2759     if (Rt == Rm)
2760       return 3;
2761     unsigned ShOpVal = MI->getOperand(4).getImm();
2762     bool isSub = ARM_AM::getAM2Op(ShOpVal) == ARM_AM::sub;
2763     unsigned ShImm = ARM_AM::getAM2Offset(ShOpVal);
2764     if (!isSub &&
2765         (ShImm == 0 ||
2766          ((ShImm == 1 || ShImm == 2 || ShImm == 3) &&
2767           ARM_AM::getAM2ShiftOpc(ShOpVal) == ARM_AM::lsl)))
2768       return 2;
2769     return 3;
2770   }
2771
2772   case ARM::STR_PRE_REG:
2773   case ARM::STRB_PRE_REG: {
2774     unsigned ShOpVal = MI->getOperand(4).getImm();
2775     bool isSub = ARM_AM::getAM2Op(ShOpVal) == ARM_AM::sub;
2776     unsigned ShImm = ARM_AM::getAM2Offset(ShOpVal);
2777     if (!isSub &&
2778         (ShImm == 0 ||
2779          ((ShImm == 1 || ShImm == 2 || ShImm == 3) &&
2780           ARM_AM::getAM2ShiftOpc(ShOpVal) == ARM_AM::lsl)))
2781       return 2;
2782     return 3;
2783   }
2784
2785   case ARM::LDRH_PRE:
2786   case ARM::STRH_PRE: {
2787     unsigned Rt = MI->getOperand(0).getReg();
2788     unsigned Rm = MI->getOperand(3).getReg();
2789     if (!Rm)
2790       return 2;
2791     if (Rt == Rm)
2792       return 3;
2793     return (ARM_AM::getAM3Op(MI->getOperand(4).getImm()) == ARM_AM::sub)
2794       ? 3 : 2;
2795   }
2796
2797   case ARM::LDR_POST_REG:
2798   case ARM::LDRB_POST_REG:
2799   case ARM::LDRH_POST: {
2800     unsigned Rt = MI->getOperand(0).getReg();
2801     unsigned Rm = MI->getOperand(3).getReg();
2802     return (Rt == Rm) ? 3 : 2;
2803   }
2804
2805   case ARM::LDR_PRE_IMM:
2806   case ARM::LDRB_PRE_IMM:
2807   case ARM::LDR_POST_IMM:
2808   case ARM::LDRB_POST_IMM:
2809   case ARM::STRB_POST_IMM:
2810   case ARM::STRB_POST_REG:
2811   case ARM::STRB_PRE_IMM:
2812   case ARM::STRH_POST:
2813   case ARM::STR_POST_IMM:
2814   case ARM::STR_POST_REG:
2815   case ARM::STR_PRE_IMM:
2816     return 2;
2817
2818   case ARM::LDRSB_PRE:
2819   case ARM::LDRSH_PRE: {
2820     unsigned Rm = MI->getOperand(3).getReg();
2821     if (Rm == 0)
2822       return 3;
2823     unsigned Rt = MI->getOperand(0).getReg();
2824     if (Rt == Rm)
2825       return 4;
2826     unsigned ShOpVal = MI->getOperand(4).getImm();
2827     bool isSub = ARM_AM::getAM2Op(ShOpVal) == ARM_AM::sub;
2828     unsigned ShImm = ARM_AM::getAM2Offset(ShOpVal);
2829     if (!isSub &&
2830         (ShImm == 0 ||
2831          ((ShImm == 1 || ShImm == 2 || ShImm == 3) &&
2832           ARM_AM::getAM2ShiftOpc(ShOpVal) == ARM_AM::lsl)))
2833       return 3;
2834     return 4;
2835   }
2836
2837   case ARM::LDRD: {
2838     unsigned Rt = MI->getOperand(0).getReg();
2839     unsigned Rn = MI->getOperand(2).getReg();
2840     unsigned Rm = MI->getOperand(3).getReg();
2841     if (Rm)
2842       return (ARM_AM::getAM3Op(MI->getOperand(4).getImm()) == ARM_AM::sub) ?4:3;
2843     return (Rt == Rn) ? 3 : 2;
2844   }
2845
2846   case ARM::STRD: {
2847     unsigned Rm = MI->getOperand(3).getReg();
2848     if (Rm)
2849       return (ARM_AM::getAM3Op(MI->getOperand(4).getImm()) == ARM_AM::sub) ?4:3;
2850     return 2;
2851   }
2852
2853   case ARM::LDRD_POST:
2854   case ARM::t2LDRD_POST:
2855     return 3;
2856
2857   case ARM::STRD_POST:
2858   case ARM::t2STRD_POST:
2859     return 4;
2860
2861   case ARM::LDRD_PRE: {
2862     unsigned Rt = MI->getOperand(0).getReg();
2863     unsigned Rn = MI->getOperand(3).getReg();
2864     unsigned Rm = MI->getOperand(4).getReg();
2865     if (Rm)
2866       return (ARM_AM::getAM3Op(MI->getOperand(5).getImm()) == ARM_AM::sub) ?5:4;
2867     return (Rt == Rn) ? 4 : 3;
2868   }
2869
2870   case ARM::t2LDRD_PRE: {
2871     unsigned Rt = MI->getOperand(0).getReg();
2872     unsigned Rn = MI->getOperand(3).getReg();
2873     return (Rt == Rn) ? 4 : 3;
2874   }
2875
2876   case ARM::STRD_PRE: {
2877     unsigned Rm = MI->getOperand(4).getReg();
2878     if (Rm)
2879       return (ARM_AM::getAM3Op(MI->getOperand(5).getImm()) == ARM_AM::sub) ?5:4;
2880     return 3;
2881   }
2882
2883   case ARM::t2STRD_PRE:
2884     return 3;
2885
2886   case ARM::t2LDR_POST:
2887   case ARM::t2LDRB_POST:
2888   case ARM::t2LDRB_PRE:
2889   case ARM::t2LDRSBi12:
2890   case ARM::t2LDRSBi8:
2891   case ARM::t2LDRSBpci:
2892   case ARM::t2LDRSBs:
2893   case ARM::t2LDRH_POST:
2894   case ARM::t2LDRH_PRE:
2895   case ARM::t2LDRSBT:
2896   case ARM::t2LDRSB_POST:
2897   case ARM::t2LDRSB_PRE:
2898   case ARM::t2LDRSH_POST:
2899   case ARM::t2LDRSH_PRE:
2900   case ARM::t2LDRSHi12:
2901   case ARM::t2LDRSHi8:
2902   case ARM::t2LDRSHpci:
2903   case ARM::t2LDRSHs:
2904     return 2;
2905
2906   case ARM::t2LDRDi8: {
2907     unsigned Rt = MI->getOperand(0).getReg();
2908     unsigned Rn = MI->getOperand(2).getReg();
2909     return (Rt == Rn) ? 3 : 2;
2910   }
2911
2912   case ARM::t2STRB_POST:
2913   case ARM::t2STRB_PRE:
2914   case ARM::t2STRBs:
2915   case ARM::t2STRDi8:
2916   case ARM::t2STRH_POST:
2917   case ARM::t2STRH_PRE:
2918   case ARM::t2STRHs:
2919   case ARM::t2STR_POST:
2920   case ARM::t2STR_PRE:
2921   case ARM::t2STRs:
2922     return 2;
2923   }
2924 }
2925
2926 // Return the number of 32-bit words loaded by LDM or stored by STM. If this
2927 // can't be easily determined return 0 (missing MachineMemOperand).
2928 //
2929 // FIXME: The current MachineInstr design does not support relying on machine
2930 // mem operands to determine the width of a memory access. Instead, we expect
2931 // the target to provide this information based on the instruction opcode and
2932 // operands. However, using MachineMemOperand is the best solution now for
2933 // two reasons:
2934 //
2935 // 1) getNumMicroOps tries to infer LDM memory width from the total number of MI
2936 // operands. This is much more dangerous than using the MachineMemOperand
2937 // sizes because CodeGen passes can insert/remove optional machine operands. In
2938 // fact, it's totally incorrect for preRA passes and appears to be wrong for
2939 // postRA passes as well.
2940 //
2941 // 2) getNumLDMAddresses is only used by the scheduling machine model and any
2942 // machine model that calls this should handle the unknown (zero size) case.
2943 //
2944 // Long term, we should require a target hook that verifies MachineMemOperand
2945 // sizes during MC lowering. That target hook should be local to MC lowering
2946 // because we can't ensure that it is aware of other MI forms. Doing this will
2947 // ensure that MachineMemOperands are correctly propagated through all passes.
2948 unsigned ARMBaseInstrInfo::getNumLDMAddresses(const MachineInstr *MI) const {
2949   unsigned Size = 0;
2950   for (MachineInstr::mmo_iterator I = MI->memoperands_begin(),
2951          E = MI->memoperands_end(); I != E; ++I) {
2952     Size += (*I)->getSize();
2953   }
2954   return Size / 4;
2955 }
2956
2957 unsigned
2958 ARMBaseInstrInfo::getNumMicroOps(const InstrItineraryData *ItinData,
2959                                  const MachineInstr *MI) const {
2960   if (!ItinData || ItinData->isEmpty())
2961     return 1;
2962
2963   const MCInstrDesc &Desc = MI->getDesc();
2964   unsigned Class = Desc.getSchedClass();
2965   int ItinUOps = ItinData->getNumMicroOps(Class);
2966   if (ItinUOps >= 0) {
2967     if (Subtarget.isSwift() && (Desc.mayLoad() || Desc.mayStore()))
2968       return getNumMicroOpsSwiftLdSt(ItinData, MI);
2969
2970     return ItinUOps;
2971   }
2972
2973   unsigned Opc = MI->getOpcode();
2974   switch (Opc) {
2975   default:
2976     llvm_unreachable("Unexpected multi-uops instruction!");
2977   case ARM::VLDMQIA:
2978   case ARM::VSTMQIA:
2979     return 2;
2980
2981   // The number of uOps for load / store multiple are determined by the number
2982   // registers.
2983   //
2984   // On Cortex-A8, each pair of register loads / stores can be scheduled on the
2985   // same cycle. The scheduling for the first load / store must be done
2986   // separately by assuming the address is not 64-bit aligned.
2987   //
2988   // On Cortex-A9, the formula is simply (#reg / 2) + (#reg % 2). If the address
2989   // is not 64-bit aligned, then AGU would take an extra cycle.  For VFP / NEON
2990   // load / store multiple, the formula is (#reg / 2) + (#reg % 2) + 1.
2991   case ARM::VLDMDIA:
2992   case ARM::VLDMDIA_UPD:
2993   case ARM::VLDMDDB_UPD:
2994   case ARM::VLDMSIA:
2995   case ARM::VLDMSIA_UPD:
2996   case ARM::VLDMSDB_UPD:
2997   case ARM::VSTMDIA:
2998   case ARM::VSTMDIA_UPD:
2999   case ARM::VSTMDDB_UPD:
3000   case ARM::VSTMSIA:
3001   case ARM::VSTMSIA_UPD:
3002   case ARM::VSTMSDB_UPD: {
3003     unsigned NumRegs = MI->getNumOperands() - Desc.getNumOperands();
3004     return (NumRegs / 2) + (NumRegs % 2) + 1;
3005   }
3006
3007   case ARM::LDMIA_RET:
3008   case ARM::LDMIA:
3009   case ARM::LDMDA:
3010   case ARM::LDMDB:
3011   case ARM::LDMIB:
3012   case ARM::LDMIA_UPD:
3013   case ARM::LDMDA_UPD:
3014   case ARM::LDMDB_UPD:
3015   case ARM::LDMIB_UPD:
3016   case ARM::STMIA:
3017   case ARM::STMDA:
3018   case ARM::STMDB:
3019   case ARM::STMIB:
3020   case ARM::STMIA_UPD:
3021   case ARM::STMDA_UPD:
3022   case ARM::STMDB_UPD:
3023   case ARM::STMIB_UPD:
3024   case ARM::tLDMIA:
3025   case ARM::tLDMIA_UPD:
3026   case ARM::tSTMIA_UPD:
3027   case ARM::tPOP_RET:
3028   case ARM::tPOP:
3029   case ARM::tPUSH:
3030   case ARM::t2LDMIA_RET:
3031   case ARM::t2LDMIA:
3032   case ARM::t2LDMDB:
3033   case ARM::t2LDMIA_UPD:
3034   case ARM::t2LDMDB_UPD:
3035   case ARM::t2STMIA:
3036   case ARM::t2STMDB:
3037   case ARM::t2STMIA_UPD:
3038   case ARM::t2STMDB_UPD: {
3039     unsigned NumRegs = MI->getNumOperands() - Desc.getNumOperands() + 1;
3040     if (Subtarget.isSwift()) {
3041       int UOps = 1 + NumRegs;  // One for address computation, one for each ld / st.
3042       switch (Opc) {
3043       default: break;
3044       case ARM::VLDMDIA_UPD:
3045       case ARM::VLDMDDB_UPD:
3046       case ARM::VLDMSIA_UPD:
3047       case ARM::VLDMSDB_UPD:
3048       case ARM::VSTMDIA_UPD:
3049       case ARM::VSTMDDB_UPD:
3050       case ARM::VSTMSIA_UPD:
3051       case ARM::VSTMSDB_UPD:
3052       case ARM::LDMIA_UPD:
3053       case ARM::LDMDA_UPD:
3054       case ARM::LDMDB_UPD:
3055       case ARM::LDMIB_UPD:
3056       case ARM::STMIA_UPD:
3057       case ARM::STMDA_UPD:
3058       case ARM::STMDB_UPD:
3059       case ARM::STMIB_UPD:
3060       case ARM::tLDMIA_UPD:
3061       case ARM::tSTMIA_UPD:
3062       case ARM::t2LDMIA_UPD:
3063       case ARM::t2LDMDB_UPD:
3064       case ARM::t2STMIA_UPD:
3065       case ARM::t2STMDB_UPD:
3066         ++UOps; // One for base register writeback.
3067         break;
3068       case ARM::LDMIA_RET:
3069       case ARM::tPOP_RET:
3070       case ARM::t2LDMIA_RET:
3071         UOps += 2; // One for base reg wb, one for write to pc.
3072         break;
3073       }
3074       return UOps;
3075     } else if (Subtarget.isCortexA8() || Subtarget.isCortexA7()) {
3076       if (NumRegs < 4)
3077         return 2;
3078       // 4 registers would be issued: 2, 2.
3079       // 5 registers would be issued: 2, 2, 1.
3080       int A8UOps = (NumRegs / 2);
3081       if (NumRegs % 2)
3082         ++A8UOps;
3083       return A8UOps;
3084     } else if (Subtarget.isLikeA9() || Subtarget.isSwift()) {
3085       int A9UOps = (NumRegs / 2);
3086       // If there are odd number of registers or if it's not 64-bit aligned,
3087       // then it takes an extra AGU (Address Generation Unit) cycle.
3088       if ((NumRegs % 2) ||
3089           !MI->hasOneMemOperand() ||
3090           (*MI->memoperands_begin())->getAlignment() < 8)
3091         ++A9UOps;
3092       return A9UOps;
3093     } else {
3094       // Assume the worst.
3095       return NumRegs;
3096     }
3097   }
3098   }
3099 }
3100
3101 int
3102 ARMBaseInstrInfo::getVLDMDefCycle(const InstrItineraryData *ItinData,
3103                                   const MCInstrDesc &DefMCID,
3104                                   unsigned DefClass,
3105                                   unsigned DefIdx, unsigned DefAlign) const {
3106   int RegNo = (int)(DefIdx+1) - DefMCID.getNumOperands() + 1;
3107   if (RegNo <= 0)
3108     // Def is the address writeback.
3109     return ItinData->getOperandCycle(DefClass, DefIdx);
3110
3111   int DefCycle;
3112   if (Subtarget.isCortexA8() || Subtarget.isCortexA7()) {
3113     // (regno / 2) + (regno % 2) + 1
3114     DefCycle = RegNo / 2 + 1;
3115     if (RegNo % 2)
3116       ++DefCycle;
3117   } else if (Subtarget.isLikeA9() || Subtarget.isSwift()) {
3118     DefCycle = RegNo;
3119     bool isSLoad = false;
3120
3121     switch (DefMCID.getOpcode()) {
3122     default: break;
3123     case ARM::VLDMSIA:
3124     case ARM::VLDMSIA_UPD:
3125     case ARM::VLDMSDB_UPD:
3126       isSLoad = true;
3127       break;
3128     }
3129
3130     // If there are odd number of 'S' registers or if it's not 64-bit aligned,
3131     // then it takes an extra cycle.
3132     if ((isSLoad && (RegNo % 2)) || DefAlign < 8)
3133       ++DefCycle;
3134   } else {
3135     // Assume the worst.
3136     DefCycle = RegNo + 2;
3137   }
3138
3139   return DefCycle;
3140 }
3141
3142 int
3143 ARMBaseInstrInfo::getLDMDefCycle(const InstrItineraryData *ItinData,
3144                                  const MCInstrDesc &DefMCID,
3145                                  unsigned DefClass,
3146                                  unsigned DefIdx, unsigned DefAlign) const {
3147   int RegNo = (int)(DefIdx+1) - DefMCID.getNumOperands() + 1;
3148   if (RegNo <= 0)
3149     // Def is the address writeback.
3150     return ItinData->getOperandCycle(DefClass, DefIdx);
3151
3152   int DefCycle;
3153   if (Subtarget.isCortexA8() || Subtarget.isCortexA7()) {
3154     // 4 registers would be issued: 1, 2, 1.
3155     // 5 registers would be issued: 1, 2, 2.
3156     DefCycle = RegNo / 2;
3157     if (DefCycle < 1)
3158       DefCycle = 1;
3159     // Result latency is issue cycle + 2: E2.
3160     DefCycle += 2;
3161   } else if (Subtarget.isLikeA9() || Subtarget.isSwift()) {
3162     DefCycle = (RegNo / 2);
3163     // If there are odd number of registers or if it's not 64-bit aligned,
3164     // then it takes an extra AGU (Address Generation Unit) cycle.
3165     if ((RegNo % 2) || DefAlign < 8)
3166       ++DefCycle;
3167     // Result latency is AGU cycles + 2.
3168     DefCycle += 2;
3169   } else {
3170     // Assume the worst.
3171     DefCycle = RegNo + 2;
3172   }
3173
3174   return DefCycle;
3175 }
3176
3177 int
3178 ARMBaseInstrInfo::getVSTMUseCycle(const InstrItineraryData *ItinData,
3179                                   const MCInstrDesc &UseMCID,
3180                                   unsigned UseClass,
3181                                   unsigned UseIdx, unsigned UseAlign) const {
3182   int RegNo = (int)(UseIdx+1) - UseMCID.getNumOperands() + 1;
3183   if (RegNo <= 0)
3184     return ItinData->getOperandCycle(UseClass, UseIdx);
3185
3186   int UseCycle;
3187   if (Subtarget.isCortexA8() || Subtarget.isCortexA7()) {
3188     // (regno / 2) + (regno % 2) + 1
3189     UseCycle = RegNo / 2 + 1;
3190     if (RegNo % 2)
3191       ++UseCycle;
3192   } else if (Subtarget.isLikeA9() || Subtarget.isSwift()) {
3193     UseCycle = RegNo;
3194     bool isSStore = false;
3195
3196     switch (UseMCID.getOpcode()) {
3197     default: break;
3198     case ARM::VSTMSIA:
3199     case ARM::VSTMSIA_UPD:
3200     case ARM::VSTMSDB_UPD:
3201       isSStore = true;
3202       break;
3203     }
3204
3205     // If there are odd number of 'S' registers or if it's not 64-bit aligned,
3206     // then it takes an extra cycle.
3207     if ((isSStore && (RegNo % 2)) || UseAlign < 8)
3208       ++UseCycle;
3209   } else {
3210     // Assume the worst.
3211     UseCycle = RegNo + 2;
3212   }
3213
3214   return UseCycle;
3215 }
3216
3217 int
3218 ARMBaseInstrInfo::getSTMUseCycle(const InstrItineraryData *ItinData,
3219                                  const MCInstrDesc &UseMCID,
3220                                  unsigned UseClass,
3221                                  unsigned UseIdx, unsigned UseAlign) const {
3222   int RegNo = (int)(UseIdx+1) - UseMCID.getNumOperands() + 1;
3223   if (RegNo <= 0)
3224     return ItinData->getOperandCycle(UseClass, UseIdx);
3225
3226   int UseCycle;
3227   if (Subtarget.isCortexA8() || Subtarget.isCortexA7()) {
3228     UseCycle = RegNo / 2;
3229     if (UseCycle < 2)
3230       UseCycle = 2;
3231     // Read in E3.
3232     UseCycle += 2;
3233   } else if (Subtarget.isLikeA9() || Subtarget.isSwift()) {
3234     UseCycle = (RegNo / 2);
3235     // If there are odd number of registers or if it's not 64-bit aligned,
3236     // then it takes an extra AGU (Address Generation Unit) cycle.
3237     if ((RegNo % 2) || UseAlign < 8)
3238       ++UseCycle;
3239   } else {
3240     // Assume the worst.
3241     UseCycle = 1;
3242   }
3243   return UseCycle;
3244 }
3245
3246 int
3247 ARMBaseInstrInfo::getOperandLatency(const InstrItineraryData *ItinData,
3248                                     const MCInstrDesc &DefMCID,
3249                                     unsigned DefIdx, unsigned DefAlign,
3250                                     const MCInstrDesc &UseMCID,
3251                                     unsigned UseIdx, unsigned UseAlign) const {
3252   unsigned DefClass = DefMCID.getSchedClass();
3253   unsigned UseClass = UseMCID.getSchedClass();
3254
3255   if (DefIdx < DefMCID.getNumDefs() && UseIdx < UseMCID.getNumOperands())
3256     return ItinData->getOperandLatency(DefClass, DefIdx, UseClass, UseIdx);
3257
3258   // This may be a def / use of a variable_ops instruction, the operand
3259   // latency might be determinable dynamically. Let the target try to
3260   // figure it out.
3261   int DefCycle = -1;
3262   bool LdmBypass = false;
3263   switch (DefMCID.getOpcode()) {
3264   default:
3265     DefCycle = ItinData->getOperandCycle(DefClass, DefIdx);
3266     break;
3267
3268   case ARM::VLDMDIA:
3269   case ARM::VLDMDIA_UPD:
3270   case ARM::VLDMDDB_UPD:
3271   case ARM::VLDMSIA:
3272   case ARM::VLDMSIA_UPD:
3273   case ARM::VLDMSDB_UPD:
3274     DefCycle = getVLDMDefCycle(ItinData, DefMCID, DefClass, DefIdx, DefAlign);
3275     break;
3276
3277   case ARM::LDMIA_RET:
3278   case ARM::LDMIA:
3279   case ARM::LDMDA:
3280   case ARM::LDMDB:
3281   case ARM::LDMIB:
3282   case ARM::LDMIA_UPD:
3283   case ARM::LDMDA_UPD:
3284   case ARM::LDMDB_UPD:
3285   case ARM::LDMIB_UPD:
3286   case ARM::tLDMIA:
3287   case ARM::tLDMIA_UPD:
3288   case ARM::tPUSH:
3289   case ARM::t2LDMIA_RET:
3290   case ARM::t2LDMIA:
3291   case ARM::t2LDMDB:
3292   case ARM::t2LDMIA_UPD:
3293   case ARM::t2LDMDB_UPD:
3294     LdmBypass = 1;
3295     DefCycle = getLDMDefCycle(ItinData, DefMCID, DefClass, DefIdx, DefAlign);
3296     break;
3297   }
3298
3299   if (DefCycle == -1)
3300     // We can't seem to determine the result latency of the def, assume it's 2.
3301     DefCycle = 2;
3302
3303   int UseCycle = -1;
3304   switch (UseMCID.getOpcode()) {
3305   default:
3306     UseCycle = ItinData->getOperandCycle(UseClass, UseIdx);
3307     break;
3308
3309   case ARM::VSTMDIA:
3310   case ARM::VSTMDIA_UPD:
3311   case ARM::VSTMDDB_UPD:
3312   case ARM::VSTMSIA:
3313   case ARM::VSTMSIA_UPD:
3314   case ARM::VSTMSDB_UPD:
3315     UseCycle = getVSTMUseCycle(ItinData, UseMCID, UseClass, UseIdx, UseAlign);
3316     break;
3317
3318   case ARM::STMIA:
3319   case ARM::STMDA:
3320   case ARM::STMDB:
3321   case ARM::STMIB:
3322   case ARM::STMIA_UPD:
3323   case ARM::STMDA_UPD:
3324   case ARM::STMDB_UPD:
3325   case ARM::STMIB_UPD:
3326   case ARM::tSTMIA_UPD:
3327   case ARM::tPOP_RET:
3328   case ARM::tPOP:
3329   case ARM::t2STMIA:
3330   case ARM::t2STMDB:
3331   case ARM::t2STMIA_UPD:
3332   case ARM::t2STMDB_UPD:
3333     UseCycle = getSTMUseCycle(ItinData, UseMCID, UseClass, UseIdx, UseAlign);
3334     break;
3335   }
3336
3337   if (UseCycle == -1)
3338     // Assume it's read in the first stage.
3339     UseCycle = 1;
3340
3341   UseCycle = DefCycle - UseCycle + 1;
3342   if (UseCycle > 0) {
3343     if (LdmBypass) {
3344       // It's a variable_ops instruction so we can't use DefIdx here. Just use
3345       // first def operand.
3346       if (ItinData->hasPipelineForwarding(DefClass, DefMCID.getNumOperands()-1,
3347                                           UseClass, UseIdx))
3348         --UseCycle;
3349     } else if (ItinData->hasPipelineForwarding(DefClass, DefIdx,
3350                                                UseClass, UseIdx)) {
3351       --UseCycle;
3352     }
3353   }
3354
3355   return UseCycle;
3356 }
3357
3358 static const MachineInstr *getBundledDefMI(const TargetRegisterInfo *TRI,
3359                                            const MachineInstr *MI, unsigned Reg,
3360                                            unsigned &DefIdx, unsigned &Dist) {
3361   Dist = 0;
3362
3363   MachineBasicBlock::const_iterator I = MI; ++I;
3364   MachineBasicBlock::const_instr_iterator II = std::prev(I.getInstrIterator());
3365   assert(II->isInsideBundle() && "Empty bundle?");
3366
3367   int Idx = -1;
3368   while (II->isInsideBundle()) {
3369     Idx = II->findRegisterDefOperandIdx(Reg, false, true, TRI);
3370     if (Idx != -1)
3371       break;
3372     --II;
3373     ++Dist;
3374   }
3375
3376   assert(Idx != -1 && "Cannot find bundled definition!");
3377   DefIdx = Idx;
3378   return II;
3379 }
3380
3381 static const MachineInstr *getBundledUseMI(const TargetRegisterInfo *TRI,
3382                                            const MachineInstr *MI, unsigned Reg,
3383                                            unsigned &UseIdx, unsigned &Dist) {
3384   Dist = 0;
3385
3386   MachineBasicBlock::const_instr_iterator II = MI; ++II;
3387   assert(II->isInsideBundle() && "Empty bundle?");
3388   MachineBasicBlock::const_instr_iterator E = MI->getParent()->instr_end();
3389
3390   // FIXME: This doesn't properly handle multiple uses.
3391   int Idx = -1;
3392   while (II != E && II->isInsideBundle()) {
3393     Idx = II->findRegisterUseOperandIdx(Reg, false, TRI);
3394     if (Idx != -1)
3395       break;
3396     if (II->getOpcode() != ARM::t2IT)
3397       ++Dist;
3398     ++II;
3399   }
3400
3401   if (Idx == -1) {
3402     Dist = 0;
3403     return nullptr;
3404   }
3405
3406   UseIdx = Idx;
3407   return II;
3408 }
3409
3410 /// Return the number of cycles to add to (or subtract from) the static
3411 /// itinerary based on the def opcode and alignment. The caller will ensure that
3412 /// adjusted latency is at least one cycle.
3413 static int adjustDefLatency(const ARMSubtarget &Subtarget,
3414                             const MachineInstr *DefMI,
3415                             const MCInstrDesc *DefMCID, unsigned DefAlign) {
3416   int Adjust = 0;
3417   if (Subtarget.isCortexA8() || Subtarget.isLikeA9() || Subtarget.isCortexA7()) {
3418     // FIXME: Shifter op hack: no shift (i.e. [r +/- r]) or [r + r << 2]
3419     // variants are one cycle cheaper.
3420     switch (DefMCID->getOpcode()) {
3421     default: break;
3422     case ARM::LDRrs:
3423     case ARM::LDRBrs: {
3424       unsigned ShOpVal = DefMI->getOperand(3).getImm();
3425       unsigned ShImm = ARM_AM::getAM2Offset(ShOpVal);
3426       if (ShImm == 0 ||
3427           (ShImm == 2 && ARM_AM::getAM2ShiftOpc(ShOpVal) == ARM_AM::lsl))
3428         --Adjust;
3429       break;
3430     }
3431     case ARM::t2LDRs:
3432     case ARM::t2LDRBs:
3433     case ARM::t2LDRHs:
3434     case ARM::t2LDRSHs: {
3435       // Thumb2 mode: lsl only.
3436       unsigned ShAmt = DefMI->getOperand(3).getImm();
3437       if (ShAmt == 0 || ShAmt == 2)
3438         --Adjust;
3439       break;
3440     }
3441     }
3442   } else if (Subtarget.isSwift()) {
3443     // FIXME: Properly handle all of the latency adjustments for address
3444     // writeback.
3445     switch (DefMCID->getOpcode()) {
3446     default: break;
3447     case ARM::LDRrs:
3448     case ARM::LDRBrs: {
3449       unsigned ShOpVal = DefMI->getOperand(3).getImm();
3450       bool isSub = ARM_AM::getAM2Op(ShOpVal) == ARM_AM::sub;
3451       unsigned ShImm = ARM_AM::getAM2Offset(ShOpVal);
3452       if (!isSub &&
3453           (ShImm == 0 ||
3454            ((ShImm == 1 || ShImm == 2 || ShImm == 3) &&
3455             ARM_AM::getAM2ShiftOpc(ShOpVal) == ARM_AM::lsl)))
3456         Adjust -= 2;
3457       else if (!isSub &&
3458                ShImm == 1 && ARM_AM::getAM2ShiftOpc(ShOpVal) == ARM_AM::lsr)
3459         --Adjust;
3460       break;
3461     }
3462     case ARM::t2LDRs:
3463     case ARM::t2LDRBs:
3464     case ARM::t2LDRHs:
3465     case ARM::t2LDRSHs: {
3466       // Thumb2 mode: lsl only.
3467       unsigned ShAmt = DefMI->getOperand(3).getImm();
3468       if (ShAmt == 0 || ShAmt == 1 || ShAmt == 2 || ShAmt == 3)
3469         Adjust -= 2;
3470       break;
3471     }
3472     }
3473   }
3474
3475   if (DefAlign < 8 && Subtarget.isLikeA9()) {
3476     switch (DefMCID->getOpcode()) {
3477     default: break;
3478     case ARM::VLD1q8:
3479     case ARM::VLD1q16:
3480     case ARM::VLD1q32:
3481     case ARM::VLD1q64:
3482     case ARM::VLD1q8wb_fixed:
3483     case ARM::VLD1q16wb_fixed:
3484     case ARM::VLD1q32wb_fixed:
3485     case ARM::VLD1q64wb_fixed:
3486     case ARM::VLD1q8wb_register:
3487     case ARM::VLD1q16wb_register:
3488     case ARM::VLD1q32wb_register:
3489     case ARM::VLD1q64wb_register:
3490     case ARM::VLD2d8:
3491     case ARM::VLD2d16:
3492     case ARM::VLD2d32:
3493     case ARM::VLD2q8:
3494     case ARM::VLD2q16:
3495     case ARM::VLD2q32:
3496     case ARM::VLD2d8wb_fixed:
3497     case ARM::VLD2d16wb_fixed:
3498     case ARM::VLD2d32wb_fixed:
3499     case ARM::VLD2q8wb_fixed:
3500     case ARM::VLD2q16wb_fixed:
3501     case ARM::VLD2q32wb_fixed:
3502     case ARM::VLD2d8wb_register:
3503     case ARM::VLD2d16wb_register:
3504     case ARM::VLD2d32wb_register:
3505     case ARM::VLD2q8wb_register:
3506     case ARM::VLD2q16wb_register:
3507     case ARM::VLD2q32wb_register:
3508     case ARM::VLD3d8:
3509     case ARM::VLD3d16:
3510     case ARM::VLD3d32:
3511     case ARM::VLD1d64T:
3512     case ARM::VLD3d8_UPD:
3513     case ARM::VLD3d16_UPD:
3514     case ARM::VLD3d32_UPD:
3515     case ARM::VLD1d64Twb_fixed:
3516     case ARM::VLD1d64Twb_register:
3517     case ARM::VLD3q8_UPD:
3518     case ARM::VLD3q16_UPD:
3519     case ARM::VLD3q32_UPD:
3520     case ARM::VLD4d8:
3521     case ARM::VLD4d16:
3522     case ARM::VLD4d32:
3523     case ARM::VLD1d64Q:
3524     case ARM::VLD4d8_UPD:
3525     case ARM::VLD4d16_UPD:
3526     case ARM::VLD4d32_UPD:
3527     case ARM::VLD1d64Qwb_fixed:
3528     case ARM::VLD1d64Qwb_register:
3529     case ARM::VLD4q8_UPD:
3530     case ARM::VLD4q16_UPD:
3531     case ARM::VLD4q32_UPD:
3532     case ARM::VLD1DUPq8:
3533     case ARM::VLD1DUPq16:
3534     case ARM::VLD1DUPq32:
3535     case ARM::VLD1DUPq8wb_fixed:
3536     case ARM::VLD1DUPq16wb_fixed:
3537     case ARM::VLD1DUPq32wb_fixed:
3538     case ARM::VLD1DUPq8wb_register:
3539     case ARM::VLD1DUPq16wb_register:
3540     case ARM::VLD1DUPq32wb_register:
3541     case ARM::VLD2DUPd8:
3542     case ARM::VLD2DUPd16:
3543     case ARM::VLD2DUPd32:
3544     case ARM::VLD2DUPd8wb_fixed:
3545     case ARM::VLD2DUPd16wb_fixed:
3546     case ARM::VLD2DUPd32wb_fixed:
3547     case ARM::VLD2DUPd8wb_register:
3548     case ARM::VLD2DUPd16wb_register:
3549     case ARM::VLD2DUPd32wb_register:
3550     case ARM::VLD4DUPd8:
3551     case ARM::VLD4DUPd16:
3552     case ARM::VLD4DUPd32:
3553     case ARM::VLD4DUPd8_UPD:
3554     case ARM::VLD4DUPd16_UPD:
3555     case ARM::VLD4DUPd32_UPD:
3556     case ARM::VLD1LNd8:
3557     case ARM::VLD1LNd16:
3558     case ARM::VLD1LNd32:
3559     case ARM::VLD1LNd8_UPD:
3560     case ARM::VLD1LNd16_UPD:
3561     case ARM::VLD1LNd32_UPD:
3562     case ARM::VLD2LNd8:
3563     case ARM::VLD2LNd16:
3564     case ARM::VLD2LNd32:
3565     case ARM::VLD2LNq16:
3566     case ARM::VLD2LNq32:
3567     case ARM::VLD2LNd8_UPD:
3568     case ARM::VLD2LNd16_UPD:
3569     case ARM::VLD2LNd32_UPD:
3570     case ARM::VLD2LNq16_UPD:
3571     case ARM::VLD2LNq32_UPD:
3572     case ARM::VLD4LNd8:
3573     case ARM::VLD4LNd16:
3574     case ARM::VLD4LNd32:
3575     case ARM::VLD4LNq16:
3576     case ARM::VLD4LNq32:
3577     case ARM::VLD4LNd8_UPD:
3578     case ARM::VLD4LNd16_UPD:
3579     case ARM::VLD4LNd32_UPD:
3580     case ARM::VLD4LNq16_UPD:
3581     case ARM::VLD4LNq32_UPD:
3582       // If the address is not 64-bit aligned, the latencies of these
3583       // instructions increases by one.
3584       ++Adjust;
3585       break;
3586     }
3587   }
3588   return Adjust;
3589 }
3590
3591
3592
3593 int
3594 ARMBaseInstrInfo::getOperandLatency(const InstrItineraryData *ItinData,
3595                                     const MachineInstr *DefMI, unsigned DefIdx,
3596                                     const MachineInstr *UseMI,
3597                                     unsigned UseIdx) const {
3598   // No operand latency. The caller may fall back to getInstrLatency.
3599   if (!ItinData || ItinData->isEmpty())
3600     return -1;
3601
3602   const MachineOperand &DefMO = DefMI->getOperand(DefIdx);
3603   unsigned Reg = DefMO.getReg();
3604   const MCInstrDesc *DefMCID = &DefMI->getDesc();
3605   const MCInstrDesc *UseMCID = &UseMI->getDesc();
3606
3607   unsigned DefAdj = 0;
3608   if (DefMI->isBundle()) {
3609     DefMI = getBundledDefMI(&getRegisterInfo(), DefMI, Reg, DefIdx, DefAdj);
3610     DefMCID = &DefMI->getDesc();
3611   }
3612   if (DefMI->isCopyLike() || DefMI->isInsertSubreg() ||
3613       DefMI->isRegSequence() || DefMI->isImplicitDef()) {
3614     return 1;
3615   }
3616
3617   unsigned UseAdj = 0;
3618   if (UseMI->isBundle()) {
3619     unsigned NewUseIdx;
3620     const MachineInstr *NewUseMI = getBundledUseMI(&getRegisterInfo(), UseMI,
3621                                                    Reg, NewUseIdx, UseAdj);
3622     if (!NewUseMI)
3623       return -1;
3624
3625     UseMI = NewUseMI;
3626     UseIdx = NewUseIdx;
3627     UseMCID = &UseMI->getDesc();
3628   }
3629
3630   if (Reg == ARM::CPSR) {
3631     if (DefMI->getOpcode() == ARM::FMSTAT) {
3632       // fpscr -> cpsr stalls over 20 cycles on A8 (and earlier?)
3633       return Subtarget.isLikeA9() ? 1 : 20;
3634     }
3635
3636     // CPSR set and branch can be paired in the same cycle.
3637     if (UseMI->isBranch())
3638       return 0;
3639
3640     // Otherwise it takes the instruction latency (generally one).
3641     unsigned Latency = getInstrLatency(ItinData, DefMI);
3642
3643     // For Thumb2 and -Os, prefer scheduling CPSR setting instruction close to
3644     // its uses. Instructions which are otherwise scheduled between them may
3645     // incur a code size penalty (not able to use the CPSR setting 16-bit
3646     // instructions).
3647     if (Latency > 0 && Subtarget.isThumb2()) {
3648       const MachineFunction *MF = DefMI->getParent()->getParent();
3649       // FIXME: Use Function::optForSize().
3650       if (MF->getFunction()->hasFnAttribute(Attribute::OptimizeForSize))
3651         --Latency;
3652     }
3653     return Latency;
3654   }
3655
3656   if (DefMO.isImplicit() || UseMI->getOperand(UseIdx).isImplicit())
3657     return -1;
3658
3659   unsigned DefAlign = DefMI->hasOneMemOperand()
3660     ? (*DefMI->memoperands_begin())->getAlignment() : 0;
3661   unsigned UseAlign = UseMI->hasOneMemOperand()
3662     ? (*UseMI->memoperands_begin())->getAlignment() : 0;
3663
3664   // Get the itinerary's latency if possible, and handle variable_ops.
3665   int Latency = getOperandLatency(ItinData, *DefMCID, DefIdx, DefAlign,
3666                                   *UseMCID, UseIdx, UseAlign);
3667   // Unable to find operand latency. The caller may resort to getInstrLatency.
3668   if (Latency < 0)
3669     return Latency;
3670
3671   // Adjust for IT block position.
3672   int Adj = DefAdj + UseAdj;
3673
3674   // Adjust for dynamic def-side opcode variants not captured by the itinerary.
3675   Adj += adjustDefLatency(Subtarget, DefMI, DefMCID, DefAlign);
3676   if (Adj >= 0 || (int)Latency > -Adj) {
3677     return Latency + Adj;
3678   }
3679   // Return the itinerary latency, which may be zero but not less than zero.
3680   return Latency;
3681 }
3682
3683 int
3684 ARMBaseInstrInfo::getOperandLatency(const InstrItineraryData *ItinData,
3685                                     SDNode *DefNode, unsigned DefIdx,
3686                                     SDNode *UseNode, unsigned UseIdx) const {
3687   if (!DefNode->isMachineOpcode())
3688     return 1;
3689
3690   const MCInstrDesc &DefMCID = get(DefNode->getMachineOpcode());
3691
3692   if (isZeroCost(DefMCID.Opcode))
3693     return 0;
3694
3695   if (!ItinData || ItinData->isEmpty())
3696     return DefMCID.mayLoad() ? 3 : 1;
3697
3698   if (!UseNode->isMachineOpcode()) {
3699     int Latency = ItinData->getOperandCycle(DefMCID.getSchedClass(), DefIdx);
3700     if (Subtarget.isLikeA9() || Subtarget.isSwift())
3701       return Latency <= 2 ? 1 : Latency - 1;
3702     else
3703       return Latency <= 3 ? 1 : Latency - 2;
3704   }
3705
3706   const MCInstrDesc &UseMCID = get(UseNode->getMachineOpcode());
3707   const MachineSDNode *DefMN = dyn_cast<MachineSDNode>(DefNode);
3708   unsigned DefAlign = !DefMN->memoperands_empty()
3709     ? (*DefMN->memoperands_begin())->getAlignment() : 0;
3710   const MachineSDNode *UseMN = dyn_cast<MachineSDNode>(UseNode);
3711   unsigned UseAlign = !UseMN->memoperands_empty()
3712     ? (*UseMN->memoperands_begin())->getAlignment() : 0;
3713   int Latency = getOperandLatency(ItinData, DefMCID, DefIdx, DefAlign,
3714                                   UseMCID, UseIdx, UseAlign);
3715
3716   if (Latency > 1 &&
3717       (Subtarget.isCortexA8() || Subtarget.isLikeA9() ||
3718        Subtarget.isCortexA7())) {
3719     // FIXME: Shifter op hack: no shift (i.e. [r +/- r]) or [r + r << 2]
3720     // variants are one cycle cheaper.
3721     switch (DefMCID.getOpcode()) {
3722     default: break;
3723     case ARM::LDRrs:
3724     case ARM::LDRBrs: {
3725       unsigned ShOpVal =
3726         cast<ConstantSDNode>(DefNode->getOperand(2))->getZExtValue();
3727       unsigned ShImm = ARM_AM::getAM2Offset(ShOpVal);
3728       if (ShImm == 0 ||
3729           (ShImm == 2 && ARM_AM::getAM2ShiftOpc(ShOpVal) == ARM_AM::lsl))
3730         --Latency;
3731       break;
3732     }
3733     case ARM::t2LDRs:
3734     case ARM::t2LDRBs:
3735     case ARM::t2LDRHs:
3736     case ARM::t2LDRSHs: {
3737       // Thumb2 mode: lsl only.
3738       unsigned ShAmt =
3739         cast<ConstantSDNode>(DefNode->getOperand(2))->getZExtValue();
3740       if (ShAmt == 0 || ShAmt == 2)
3741         --Latency;
3742       break;
3743     }
3744     }
3745   } else if (DefIdx == 0 && Latency > 2 && Subtarget.isSwift()) {
3746     // FIXME: Properly handle all of the latency adjustments for address
3747     // writeback.
3748     switch (DefMCID.getOpcode()) {
3749     default: break;
3750     case ARM::LDRrs:
3751     case ARM::LDRBrs: {
3752       unsigned ShOpVal =
3753         cast<ConstantSDNode>(DefNode->getOperand(2))->getZExtValue();
3754       unsigned ShImm = ARM_AM::getAM2Offset(ShOpVal);
3755       if (ShImm == 0 ||
3756           ((ShImm == 1 || ShImm == 2 || ShImm == 3) &&
3757            ARM_AM::getAM2ShiftOpc(ShOpVal) == ARM_AM::lsl))
3758         Latency -= 2;
3759       else if (ShImm == 1 && ARM_AM::getAM2ShiftOpc(ShOpVal) == ARM_AM::lsr)
3760         --Latency;
3761       break;
3762     }
3763     case ARM::t2LDRs:
3764     case ARM::t2LDRBs:
3765     case ARM::t2LDRHs:
3766     case ARM::t2LDRSHs: {
3767       // Thumb2 mode: lsl 0-3 only.
3768       Latency -= 2;
3769       break;
3770     }
3771     }
3772   }
3773
3774   if (DefAlign < 8 && Subtarget.isLikeA9())
3775     switch (DefMCID.getOpcode()) {
3776     default: break;
3777     case ARM::VLD1q8:
3778     case ARM::VLD1q16:
3779     case ARM::VLD1q32:
3780     case ARM::VLD1q64:
3781     case ARM::VLD1q8wb_register:
3782     case ARM::VLD1q16wb_register:
3783     case ARM::VLD1q32wb_register:
3784     case ARM::VLD1q64wb_register:
3785     case ARM::VLD1q8wb_fixed:
3786     case ARM::VLD1q16wb_fixed:
3787     case ARM::VLD1q32wb_fixed:
3788     case ARM::VLD1q64wb_fixed:
3789     case ARM::VLD2d8:
3790     case ARM::VLD2d16:
3791     case ARM::VLD2d32:
3792     case ARM::VLD2q8Pseudo:
3793     case ARM::VLD2q16Pseudo:
3794     case ARM::VLD2q32Pseudo:
3795     case ARM::VLD2d8wb_fixed:
3796     case ARM::VLD2d16wb_fixed:
3797     case ARM::VLD2d32wb_fixed:
3798     case ARM::VLD2q8PseudoWB_fixed:
3799     case ARM::VLD2q16PseudoWB_fixed:
3800     case ARM::VLD2q32PseudoWB_fixed:
3801     case ARM::VLD2d8wb_register:
3802     case ARM::VLD2d16wb_register:
3803     case ARM::VLD2d32wb_register:
3804     case ARM::VLD2q8PseudoWB_register:
3805     case ARM::VLD2q16PseudoWB_register:
3806     case ARM::VLD2q32PseudoWB_register:
3807     case ARM::VLD3d8Pseudo:
3808     case ARM::VLD3d16Pseudo:
3809     case ARM::VLD3d32Pseudo:
3810     case ARM::VLD1d64TPseudo:
3811     case ARM::VLD1d64TPseudoWB_fixed:
3812     case ARM::VLD3d8Pseudo_UPD:
3813     case ARM::VLD3d16Pseudo_UPD:
3814     case ARM::VLD3d32Pseudo_UPD:
3815     case ARM::VLD3q8Pseudo_UPD:
3816     case ARM::VLD3q16Pseudo_UPD:
3817     case ARM::VLD3q32Pseudo_UPD:
3818     case ARM::VLD3q8oddPseudo:
3819     case ARM::VLD3q16oddPseudo:
3820     case ARM::VLD3q32oddPseudo:
3821     case ARM::VLD3q8oddPseudo_UPD:
3822     case ARM::VLD3q16oddPseudo_UPD:
3823     case ARM::VLD3q32oddPseudo_UPD:
3824     case ARM::VLD4d8Pseudo:
3825     case ARM::VLD4d16Pseudo:
3826     case ARM::VLD4d32Pseudo:
3827     case ARM::VLD1d64QPseudo:
3828     case ARM::VLD1d64QPseudoWB_fixed:
3829     case ARM::VLD4d8Pseudo_UPD:
3830     case ARM::VLD4d16Pseudo_UPD:
3831     case ARM::VLD4d32Pseudo_UPD:
3832     case ARM::VLD4q8Pseudo_UPD:
3833     case ARM::VLD4q16Pseudo_UPD:
3834     case ARM::VLD4q32Pseudo_UPD:
3835     case ARM::VLD4q8oddPseudo:
3836     case ARM::VLD4q16oddPseudo:
3837     case ARM::VLD4q32oddPseudo:
3838     case ARM::VLD4q8oddPseudo_UPD:
3839     case ARM::VLD4q16oddPseudo_UPD:
3840     case ARM::VLD4q32oddPseudo_UPD:
3841     case ARM::VLD1DUPq8:
3842     case ARM::VLD1DUPq16:
3843     case ARM::VLD1DUPq32:
3844     case ARM::VLD1DUPq8wb_fixed:
3845     case ARM::VLD1DUPq16wb_fixed:
3846     case ARM::VLD1DUPq32wb_fixed:
3847     case ARM::VLD1DUPq8wb_register:
3848     case ARM::VLD1DUPq16wb_register:
3849     case ARM::VLD1DUPq32wb_register:
3850     case ARM::VLD2DUPd8:
3851     case ARM::VLD2DUPd16:
3852     case ARM::VLD2DUPd32:
3853     case ARM::VLD2DUPd8wb_fixed:
3854     case ARM::VLD2DUPd16wb_fixed:
3855     case ARM::VLD2DUPd32wb_fixed:
3856     case ARM::VLD2DUPd8wb_register:
3857     case ARM::VLD2DUPd16wb_register:
3858     case ARM::VLD2DUPd32wb_register:
3859     case ARM::VLD4DUPd8Pseudo:
3860     case ARM::VLD4DUPd16Pseudo:
3861     case ARM::VLD4DUPd32Pseudo:
3862     case ARM::VLD4DUPd8Pseudo_UPD:
3863     case ARM::VLD4DUPd16Pseudo_UPD:
3864     case ARM::VLD4DUPd32Pseudo_UPD:
3865     case ARM::VLD1LNq8Pseudo:
3866     case ARM::VLD1LNq16Pseudo:
3867     case ARM::VLD1LNq32Pseudo:
3868     case ARM::VLD1LNq8Pseudo_UPD:
3869     case ARM::VLD1LNq16Pseudo_UPD:
3870     case ARM::VLD1LNq32Pseudo_UPD:
3871     case ARM::VLD2LNd8Pseudo:
3872     case ARM::VLD2LNd16Pseudo:
3873     case ARM::VLD2LNd32Pseudo:
3874     case ARM::VLD2LNq16Pseudo:
3875     case ARM::VLD2LNq32Pseudo:
3876     case ARM::VLD2LNd8Pseudo_UPD:
3877     case ARM::VLD2LNd16Pseudo_UPD:
3878     case ARM::VLD2LNd32Pseudo_UPD:
3879     case ARM::VLD2LNq16Pseudo_UPD:
3880     case ARM::VLD2LNq32Pseudo_UPD:
3881     case ARM::VLD4LNd8Pseudo:
3882     case ARM::VLD4LNd16Pseudo:
3883     case ARM::VLD4LNd32Pseudo:
3884     case ARM::VLD4LNq16Pseudo:
3885     case ARM::VLD4LNq32Pseudo:
3886     case ARM::VLD4LNd8Pseudo_UPD:
3887     case ARM::VLD4LNd16Pseudo_UPD:
3888     case ARM::VLD4LNd32Pseudo_UPD:
3889     case ARM::VLD4LNq16Pseudo_UPD:
3890     case ARM::VLD4LNq32Pseudo_UPD:
3891       // If the address is not 64-bit aligned, the latencies of these
3892       // instructions increases by one.
3893       ++Latency;
3894       break;
3895     }
3896
3897   return Latency;
3898 }
3899
3900 unsigned ARMBaseInstrInfo::getPredicationCost(const MachineInstr *MI) const {
3901    if (MI->isCopyLike() || MI->isInsertSubreg() ||
3902       MI->isRegSequence() || MI->isImplicitDef())
3903     return 0;
3904
3905   if (MI->isBundle())
3906     return 0;
3907
3908   const MCInstrDesc &MCID = MI->getDesc();
3909
3910   if (MCID.isCall() || MCID.hasImplicitDefOfPhysReg(ARM::CPSR)) {
3911     // When predicated, CPSR is an additional source operand for CPSR updating
3912     // instructions, this apparently increases their latencies.
3913     return 1;
3914   }
3915   return 0;
3916 }
3917
3918 unsigned ARMBaseInstrInfo::getInstrLatency(const InstrItineraryData *ItinData,
3919                                            const MachineInstr *MI,
3920                                            unsigned *PredCost) const {
3921   if (MI->isCopyLike() || MI->isInsertSubreg() ||
3922       MI->isRegSequence() || MI->isImplicitDef())
3923     return 1;
3924
3925   // An instruction scheduler typically runs on unbundled instructions, however
3926   // other passes may query the latency of a bundled instruction.
3927   if (MI->isBundle()) {
3928     unsigned Latency = 0;
3929     MachineBasicBlock::const_instr_iterator I = MI;
3930     MachineBasicBlock::const_instr_iterator E = MI->getParent()->instr_end();
3931     while (++I != E && I->isInsideBundle()) {
3932       if (I->getOpcode() != ARM::t2IT)
3933         Latency += getInstrLatency(ItinData, I, PredCost);
3934     }
3935     return Latency;
3936   }
3937
3938   const MCInstrDesc &MCID = MI->getDesc();
3939   if (PredCost && (MCID.isCall() || MCID.hasImplicitDefOfPhysReg(ARM::CPSR))) {
3940     // When predicated, CPSR is an additional source operand for CPSR updating
3941     // instructions, this apparently increases their latencies.
3942     *PredCost = 1;
3943   }
3944   // Be sure to call getStageLatency for an empty itinerary in case it has a
3945   // valid MinLatency property.
3946   if (!ItinData)
3947     return MI->mayLoad() ? 3 : 1;
3948
3949   unsigned Class = MCID.getSchedClass();
3950
3951   // For instructions with variable uops, use uops as latency.
3952   if (!ItinData->isEmpty() && ItinData->getNumMicroOps(Class) < 0)
3953     return getNumMicroOps(ItinData, MI);
3954
3955   // For the common case, fall back on the itinerary's latency.
3956   unsigned Latency = ItinData->getStageLatency(Class);
3957
3958   // Adjust for dynamic def-side opcode variants not captured by the itinerary.
3959   unsigned DefAlign = MI->hasOneMemOperand()
3960     ? (*MI->memoperands_begin())->getAlignment() : 0;
3961   int Adj = adjustDefLatency(Subtarget, MI, &MCID, DefAlign);
3962   if (Adj >= 0 || (int)Latency > -Adj) {
3963     return Latency + Adj;
3964   }
3965   return Latency;
3966 }
3967
3968 int ARMBaseInstrInfo::getInstrLatency(const InstrItineraryData *ItinData,
3969                                       SDNode *Node) const {
3970   if (!Node->isMachineOpcode())
3971     return 1;
3972
3973   if (!ItinData || ItinData->isEmpty())
3974     return 1;
3975
3976   unsigned Opcode = Node->getMachineOpcode();
3977   switch (Opcode) {
3978   default:
3979     return ItinData->getStageLatency(get(Opcode).getSchedClass());
3980   case ARM::VLDMQIA:
3981   case ARM::VSTMQIA:
3982     return 2;
3983   }
3984 }
3985
3986 bool ARMBaseInstrInfo::
3987 hasHighOperandLatency(const TargetSchedModel &SchedModel,
3988                       const MachineRegisterInfo *MRI,
3989                       const MachineInstr *DefMI, unsigned DefIdx,
3990                       const MachineInstr *UseMI, unsigned UseIdx) const {
3991   unsigned DDomain = DefMI->getDesc().TSFlags & ARMII::DomainMask;
3992   unsigned UDomain = UseMI->getDesc().TSFlags & ARMII::DomainMask;
3993   if (Subtarget.isCortexA8() &&
3994       (DDomain == ARMII::DomainVFP || UDomain == ARMII::DomainVFP))
3995     // CortexA8 VFP instructions are not pipelined.
3996     return true;
3997
3998   // Hoist VFP / NEON instructions with 4 or higher latency.
3999   unsigned Latency
4000     = SchedModel.computeOperandLatency(DefMI, DefIdx, UseMI, UseIdx);
4001   if (Latency <= 3)
4002     return false;
4003   return DDomain == ARMII::DomainVFP || DDomain == ARMII::DomainNEON ||
4004          UDomain == ARMII::DomainVFP || UDomain == ARMII::DomainNEON;
4005 }
4006
4007 bool ARMBaseInstrInfo::
4008 hasLowDefLatency(const TargetSchedModel &SchedModel,
4009                  const MachineInstr *DefMI, unsigned DefIdx) const {
4010   const InstrItineraryData *ItinData = SchedModel.getInstrItineraries();
4011   if (!ItinData || ItinData->isEmpty())
4012     return false;
4013
4014   unsigned DDomain = DefMI->getDesc().TSFlags & ARMII::DomainMask;
4015   if (DDomain == ARMII::DomainGeneral) {
4016     unsigned DefClass = DefMI->getDesc().getSchedClass();
4017     int DefCycle = ItinData->getOperandCycle(DefClass, DefIdx);
4018     return (DefCycle != -1 && DefCycle <= 2);
4019   }
4020   return false;
4021 }
4022
4023 bool ARMBaseInstrInfo::verifyInstruction(const MachineInstr *MI,
4024                                          StringRef &ErrInfo) const {
4025   if (convertAddSubFlagsOpcode(MI->getOpcode())) {
4026     ErrInfo = "Pseudo flag setting opcodes only exist in Selection DAG";
4027     return false;
4028   }
4029   return true;
4030 }
4031
4032 // LoadStackGuard has so far only been implemented for MachO. Different code
4033 // sequence is needed for other targets.
4034 void ARMBaseInstrInfo::expandLoadStackGuardBase(MachineBasicBlock::iterator MI,
4035                                                 unsigned LoadImmOpc,
4036                                                 unsigned LoadOpc,
4037                                                 Reloc::Model RM) const {
4038   MachineBasicBlock &MBB = *MI->getParent();
4039   DebugLoc DL = MI->getDebugLoc();
4040   unsigned Reg = MI->getOperand(0).getReg();
4041   const GlobalValue *GV =
4042       cast<GlobalValue>((*MI->memoperands_begin())->getValue());
4043   MachineInstrBuilder MIB;
4044
4045   BuildMI(MBB, MI, DL, get(LoadImmOpc), Reg)
4046       .addGlobalAddress(GV, 0, ARMII::MO_NONLAZY);
4047
4048   if (Subtarget.GVIsIndirectSymbol(GV, RM)) {
4049     MIB = BuildMI(MBB, MI, DL, get(LoadOpc), Reg);
4050     MIB.addReg(Reg, RegState::Kill).addImm(0);
4051     unsigned Flag = MachineMemOperand::MOLoad | MachineMemOperand::MOInvariant;
4052     MachineMemOperand *MMO = MBB.getParent()->getMachineMemOperand(
4053         MachinePointerInfo::getGOT(*MBB.getParent()), Flag, 4, 4);
4054     MIB.addMemOperand(MMO);
4055     AddDefaultPred(MIB);
4056   }
4057
4058   MIB = BuildMI(MBB, MI, DL, get(LoadOpc), Reg);
4059   MIB.addReg(Reg, RegState::Kill).addImm(0);
4060   MIB.setMemRefs(MI->memoperands_begin(), MI->memoperands_end());
4061   AddDefaultPred(MIB);
4062 }
4063
4064 bool
4065 ARMBaseInstrInfo::isFpMLxInstruction(unsigned Opcode, unsigned &MulOpc,
4066                                      unsigned &AddSubOpc,
4067                                      bool &NegAcc, bool &HasLane) const {
4068   DenseMap<unsigned, unsigned>::const_iterator I = MLxEntryMap.find(Opcode);
4069   if (I == MLxEntryMap.end())
4070     return false;
4071
4072   const ARM_MLxEntry &Entry = ARM_MLxTable[I->second];
4073   MulOpc = Entry.MulOpc;
4074   AddSubOpc = Entry.AddSubOpc;
4075   NegAcc = Entry.NegAcc;
4076   HasLane = Entry.HasLane;
4077   return true;
4078 }
4079
4080 //===----------------------------------------------------------------------===//
4081 // Execution domains.
4082 //===----------------------------------------------------------------------===//
4083 //
4084 // Some instructions go down the NEON pipeline, some go down the VFP pipeline,
4085 // and some can go down both.  The vmov instructions go down the VFP pipeline,
4086 // but they can be changed to vorr equivalents that are executed by the NEON
4087 // pipeline.
4088 //
4089 // We use the following execution domain numbering:
4090 //
4091 enum ARMExeDomain {
4092   ExeGeneric = 0,
4093   ExeVFP = 1,
4094   ExeNEON = 2
4095 };
4096 //
4097 // Also see ARMInstrFormats.td and Domain* enums in ARMBaseInfo.h
4098 //
4099 std::pair<uint16_t, uint16_t>
4100 ARMBaseInstrInfo::getExecutionDomain(const MachineInstr *MI) const {
4101   // If we don't have access to NEON instructions then we won't be able
4102   // to swizzle anything to the NEON domain. Check to make sure.
4103   if (Subtarget.hasNEON()) {
4104     // VMOVD, VMOVRS and VMOVSR are VFP instructions, but can be changed to NEON
4105     // if they are not predicated.
4106     if (MI->getOpcode() == ARM::VMOVD && !isPredicated(MI))
4107       return std::make_pair(ExeVFP, (1 << ExeVFP) | (1 << ExeNEON));
4108
4109     // CortexA9 is particularly picky about mixing the two and wants these
4110     // converted.
4111     if (Subtarget.isCortexA9() && !isPredicated(MI) &&
4112         (MI->getOpcode() == ARM::VMOVRS || MI->getOpcode() == ARM::VMOVSR ||
4113          MI->getOpcode() == ARM::VMOVS))
4114       return std::make_pair(ExeVFP, (1 << ExeVFP) | (1 << ExeNEON));
4115   }
4116   // No other instructions can be swizzled, so just determine their domain.
4117   unsigned Domain = MI->getDesc().TSFlags & ARMII::DomainMask;
4118
4119   if (Domain & ARMII::DomainNEON)
4120     return std::make_pair(ExeNEON, 0);
4121
4122   // Certain instructions can go either way on Cortex-A8.
4123   // Treat them as NEON instructions.
4124   if ((Domain & ARMII::DomainNEONA8) && Subtarget.isCortexA8())
4125     return std::make_pair(ExeNEON, 0);
4126
4127   if (Domain & ARMII::DomainVFP)
4128     return std::make_pair(ExeVFP, 0);
4129
4130   return std::make_pair(ExeGeneric, 0);
4131 }
4132
4133 static unsigned getCorrespondingDRegAndLane(const TargetRegisterInfo *TRI,
4134                                             unsigned SReg, unsigned &Lane) {
4135   unsigned DReg = TRI->getMatchingSuperReg(SReg, ARM::ssub_0, &ARM::DPRRegClass);
4136   Lane = 0;
4137
4138   if (DReg != ARM::NoRegister)
4139    return DReg;
4140
4141   Lane = 1;
4142   DReg = TRI->getMatchingSuperReg(SReg, ARM::ssub_1, &ARM::DPRRegClass);
4143
4144   assert(DReg && "S-register with no D super-register?");
4145   return DReg;
4146 }
4147
4148 /// getImplicitSPRUseForDPRUse - Given a use of a DPR register and lane,
4149 /// set ImplicitSReg to a register number that must be marked as implicit-use or
4150 /// zero if no register needs to be defined as implicit-use.
4151 ///
4152 /// If the function cannot determine if an SPR should be marked implicit use or
4153 /// not, it returns false.
4154 ///
4155 /// This function handles cases where an instruction is being modified from taking
4156 /// an SPR to a DPR[Lane]. A use of the DPR is being added, which may conflict
4157 /// with an earlier def of an SPR corresponding to DPR[Lane^1] (i.e. the other
4158 /// lane of the DPR).
4159 ///
4160 /// If the other SPR is defined, an implicit-use of it should be added. Else,
4161 /// (including the case where the DPR itself is defined), it should not.
4162 ///
4163 static bool getImplicitSPRUseForDPRUse(const TargetRegisterInfo *TRI,
4164                                        MachineInstr *MI,
4165                                        unsigned DReg, unsigned Lane,
4166                                        unsigned &ImplicitSReg) {
4167   // If the DPR is defined or used already, the other SPR lane will be chained
4168   // correctly, so there is nothing to be done.
4169   if (MI->definesRegister(DReg, TRI) || MI->readsRegister(DReg, TRI)) {
4170     ImplicitSReg = 0;
4171     return true;
4172   }
4173
4174   // Otherwise we need to go searching to see if the SPR is set explicitly.
4175   ImplicitSReg = TRI->getSubReg(DReg,
4176                                 (Lane & 1) ? ARM::ssub_0 : ARM::ssub_1);
4177   MachineBasicBlock::LivenessQueryResult LQR =
4178     MI->getParent()->computeRegisterLiveness(TRI, ImplicitSReg, MI);
4179
4180   if (LQR == MachineBasicBlock::LQR_Live)
4181     return true;
4182   else if (LQR == MachineBasicBlock::LQR_Unknown)
4183     return false;
4184
4185   // If the register is known not to be live, there is no need to add an
4186   // implicit-use.
4187   ImplicitSReg = 0;
4188   return true;
4189 }
4190
4191 void
4192 ARMBaseInstrInfo::setExecutionDomain(MachineInstr *MI, unsigned Domain) const {
4193   unsigned DstReg, SrcReg, DReg;
4194   unsigned Lane;
4195   MachineInstrBuilder MIB(*MI->getParent()->getParent(), MI);
4196   const TargetRegisterInfo *TRI = &getRegisterInfo();
4197   switch (MI->getOpcode()) {
4198     default:
4199       llvm_unreachable("cannot handle opcode!");
4200       break;
4201     case ARM::VMOVD:
4202       if (Domain != ExeNEON)
4203         break;
4204
4205       // Zap the predicate operands.
4206       assert(!isPredicated(MI) && "Cannot predicate a VORRd");
4207
4208       // Make sure we've got NEON instructions.
4209       assert(Subtarget.hasNEON() && "VORRd requires NEON");
4210
4211       // Source instruction is %DDst = VMOVD %DSrc, 14, %noreg (; implicits)
4212       DstReg = MI->getOperand(0).getReg();
4213       SrcReg = MI->getOperand(1).getReg();
4214
4215       for (unsigned i = MI->getDesc().getNumOperands(); i; --i)
4216         MI->RemoveOperand(i-1);
4217
4218       // Change to a %DDst = VORRd %DSrc, %DSrc, 14, %noreg (; implicits)
4219       MI->setDesc(get(ARM::VORRd));
4220       AddDefaultPred(MIB.addReg(DstReg, RegState::Define)
4221                         .addReg(SrcReg)
4222                         .addReg(SrcReg));
4223       break;
4224     case ARM::VMOVRS:
4225       if (Domain != ExeNEON)
4226         break;
4227       assert(!isPredicated(MI) && "Cannot predicate a VGETLN");
4228
4229       // Source instruction is %RDst = VMOVRS %SSrc, 14, %noreg (; implicits)
4230       DstReg = MI->getOperand(0).getReg();
4231       SrcReg = MI->getOperand(1).getReg();
4232
4233       for (unsigned i = MI->getDesc().getNumOperands(); i; --i)
4234         MI->RemoveOperand(i-1);
4235
4236       DReg = getCorrespondingDRegAndLane(TRI, SrcReg, Lane);
4237
4238       // Convert to %RDst = VGETLNi32 %DSrc, Lane, 14, %noreg (; imps)
4239       // Note that DSrc has been widened and the other lane may be undef, which
4240       // contaminates the entire register.
4241       MI->setDesc(get(ARM::VGETLNi32));
4242       AddDefaultPred(MIB.addReg(DstReg, RegState::Define)
4243                         .addReg(DReg, RegState::Undef)
4244                         .addImm(Lane));
4245
4246       // The old source should be an implicit use, otherwise we might think it
4247       // was dead before here.
4248       MIB.addReg(SrcReg, RegState::Implicit);
4249       break;
4250     case ARM::VMOVSR: {
4251       if (Domain != ExeNEON)
4252         break;
4253       assert(!isPredicated(MI) && "Cannot predicate a VSETLN");
4254
4255       // Source instruction is %SDst = VMOVSR %RSrc, 14, %noreg (; implicits)
4256       DstReg = MI->getOperand(0).getReg();
4257       SrcReg = MI->getOperand(1).getReg();
4258
4259       DReg = getCorrespondingDRegAndLane(TRI, DstReg, Lane);
4260
4261       unsigned ImplicitSReg;
4262       if (!getImplicitSPRUseForDPRUse(TRI, MI, DReg, Lane, ImplicitSReg))
4263         break;
4264
4265       for (unsigned i = MI->getDesc().getNumOperands(); i; --i)
4266         MI->RemoveOperand(i-1);
4267
4268       // Convert to %DDst = VSETLNi32 %DDst, %RSrc, Lane, 14, %noreg (; imps)
4269       // Again DDst may be undefined at the beginning of this instruction.
4270       MI->setDesc(get(ARM::VSETLNi32));
4271       MIB.addReg(DReg, RegState::Define)
4272          .addReg(DReg, getUndefRegState(!MI->readsRegister(DReg, TRI)))
4273          .addReg(SrcReg)
4274          .addImm(Lane);
4275       AddDefaultPred(MIB);
4276
4277       // The narrower destination must be marked as set to keep previous chains
4278       // in place.
4279       MIB.addReg(DstReg, RegState::Define | RegState::Implicit);
4280       if (ImplicitSReg != 0)
4281         MIB.addReg(ImplicitSReg, RegState::Implicit);
4282       break;
4283     }
4284     case ARM::VMOVS: {
4285       if (Domain != ExeNEON)
4286         break;
4287
4288       // Source instruction is %SDst = VMOVS %SSrc, 14, %noreg (; implicits)
4289       DstReg = MI->getOperand(0).getReg();
4290       SrcReg = MI->getOperand(1).getReg();
4291
4292       unsigned DstLane = 0, SrcLane = 0, DDst, DSrc;
4293       DDst = getCorrespondingDRegAndLane(TRI, DstReg, DstLane);
4294       DSrc = getCorrespondingDRegAndLane(TRI, SrcReg, SrcLane);
4295
4296       unsigned ImplicitSReg;
4297       if (!getImplicitSPRUseForDPRUse(TRI, MI, DSrc, SrcLane, ImplicitSReg))
4298         break;
4299
4300       for (unsigned i = MI->getDesc().getNumOperands(); i; --i)
4301         MI->RemoveOperand(i-1);
4302
4303       if (DSrc == DDst) {
4304         // Destination can be:
4305         //     %DDst = VDUPLN32d %DDst, Lane, 14, %noreg (; implicits)
4306         MI->setDesc(get(ARM::VDUPLN32d));
4307         MIB.addReg(DDst, RegState::Define)
4308            .addReg(DDst, getUndefRegState(!MI->readsRegister(DDst, TRI)))
4309            .addImm(SrcLane);
4310         AddDefaultPred(MIB);
4311
4312         // Neither the source or the destination are naturally represented any
4313         // more, so add them in manually.
4314         MIB.addReg(DstReg, RegState::Implicit | RegState::Define);
4315         MIB.addReg(SrcReg, RegState::Implicit);
4316         if (ImplicitSReg != 0)
4317           MIB.addReg(ImplicitSReg, RegState::Implicit);
4318         break;
4319       }
4320
4321       // In general there's no single instruction that can perform an S <-> S
4322       // move in NEON space, but a pair of VEXT instructions *can* do the
4323       // job. It turns out that the VEXTs needed will only use DSrc once, with
4324       // the position based purely on the combination of lane-0 and lane-1
4325       // involved. For example
4326       //     vmov s0, s2 -> vext.32 d0, d0, d1, #1  vext.32 d0, d0, d0, #1
4327       //     vmov s1, s3 -> vext.32 d0, d1, d0, #1  vext.32 d0, d0, d0, #1
4328       //     vmov s0, s3 -> vext.32 d0, d0, d0, #1  vext.32 d0, d1, d0, #1
4329       //     vmov s1, s2 -> vext.32 d0, d0, d0, #1  vext.32 d0, d0, d1, #1
4330       //
4331       // Pattern of the MachineInstrs is:
4332       //     %DDst = VEXTd32 %DSrc1, %DSrc2, Lane, 14, %noreg (;implicits)
4333       MachineInstrBuilder NewMIB;
4334       NewMIB = BuildMI(*MI->getParent(), MI, MI->getDebugLoc(),
4335                        get(ARM::VEXTd32), DDst);
4336
4337       // On the first instruction, both DSrc and DDst may be <undef> if present.
4338       // Specifically when the original instruction didn't have them as an
4339       // <imp-use>.
4340       unsigned CurReg = SrcLane == 1 && DstLane == 1 ? DSrc : DDst;
4341       bool CurUndef = !MI->readsRegister(CurReg, TRI);
4342       NewMIB.addReg(CurReg, getUndefRegState(CurUndef));
4343
4344       CurReg = SrcLane == 0 && DstLane == 0 ? DSrc : DDst;
4345       CurUndef = !MI->readsRegister(CurReg, TRI);
4346       NewMIB.addReg(CurReg, getUndefRegState(CurUndef));
4347
4348       NewMIB.addImm(1);
4349       AddDefaultPred(NewMIB);
4350
4351       if (SrcLane == DstLane)
4352         NewMIB.addReg(SrcReg, RegState::Implicit);
4353
4354       MI->setDesc(get(ARM::VEXTd32));
4355       MIB.addReg(DDst, RegState::Define);
4356
4357       // On the second instruction, DDst has definitely been defined above, so
4358       // it is not <undef>. DSrc, if present, can be <undef> as above.
4359       CurReg = SrcLane == 1 && DstLane == 0 ? DSrc : DDst;
4360       CurUndef = CurReg == DSrc && !MI->readsRegister(CurReg, TRI);
4361       MIB.addReg(CurReg, getUndefRegState(CurUndef));
4362
4363       CurReg = SrcLane == 0 && DstLane == 1 ? DSrc : DDst;
4364       CurUndef = CurReg == DSrc && !MI->readsRegister(CurReg, TRI);
4365       MIB.addReg(CurReg, getUndefRegState(CurUndef));
4366
4367       MIB.addImm(1);
4368       AddDefaultPred(MIB);
4369
4370       if (SrcLane != DstLane)
4371         MIB.addReg(SrcReg, RegState::Implicit);
4372
4373       // As before, the original destination is no longer represented, add it
4374       // implicitly.
4375       MIB.addReg(DstReg, RegState::Define | RegState::Implicit);
4376       if (ImplicitSReg != 0)
4377         MIB.addReg(ImplicitSReg, RegState::Implicit);
4378       break;
4379     }
4380   }
4381
4382 }
4383
4384 //===----------------------------------------------------------------------===//
4385 // Partial register updates
4386 //===----------------------------------------------------------------------===//
4387 //
4388 // Swift renames NEON registers with 64-bit granularity.  That means any
4389 // instruction writing an S-reg implicitly reads the containing D-reg.  The
4390 // problem is mostly avoided by translating f32 operations to v2f32 operations
4391 // on D-registers, but f32 loads are still a problem.
4392 //
4393 // These instructions can load an f32 into a NEON register:
4394 //
4395 // VLDRS - Only writes S, partial D update.
4396 // VLD1LNd32 - Writes all D-regs, explicit partial D update, 2 uops.
4397 // VLD1DUPd32 - Writes all D-regs, no partial reg update, 2 uops.
4398 //
4399 // FCONSTD can be used as a dependency-breaking instruction.
4400 unsigned ARMBaseInstrInfo::
4401 getPartialRegUpdateClearance(const MachineInstr *MI,
4402                              unsigned OpNum,
4403                              const TargetRegisterInfo *TRI) const {
4404   if (!SwiftPartialUpdateClearance ||
4405       !(Subtarget.isSwift() || Subtarget.isCortexA15()))
4406     return 0;
4407
4408   assert(TRI && "Need TRI instance");
4409
4410   const MachineOperand &MO = MI->getOperand(OpNum);
4411   if (MO.readsReg())
4412     return 0;
4413   unsigned Reg = MO.getReg();
4414   int UseOp = -1;
4415
4416   switch(MI->getOpcode()) {
4417     // Normal instructions writing only an S-register.
4418   case ARM::VLDRS:
4419   case ARM::FCONSTS:
4420   case ARM::VMOVSR:
4421   case ARM::VMOVv8i8:
4422   case ARM::VMOVv4i16:
4423   case ARM::VMOVv2i32:
4424   case ARM::VMOVv2f32:
4425   case ARM::VMOVv1i64:
4426     UseOp = MI->findRegisterUseOperandIdx(Reg, false, TRI);
4427     break;
4428
4429     // Explicitly reads the dependency.
4430   case ARM::VLD1LNd32:
4431     UseOp = 3;
4432     break;
4433   default:
4434     return 0;
4435   }
4436
4437   // If this instruction actually reads a value from Reg, there is no unwanted
4438   // dependency.
4439   if (UseOp != -1 && MI->getOperand(UseOp).readsReg())
4440     return 0;
4441
4442   // We must be able to clobber the whole D-reg.
4443   if (TargetRegisterInfo::isVirtualRegister(Reg)) {
4444     // Virtual register must be a foo:ssub_0<def,undef> operand.
4445     if (!MO.getSubReg() || MI->readsVirtualRegister(Reg))
4446       return 0;
4447   } else if (ARM::SPRRegClass.contains(Reg)) {
4448     // Physical register: MI must define the full D-reg.
4449     unsigned DReg = TRI->getMatchingSuperReg(Reg, ARM::ssub_0,
4450                                              &ARM::DPRRegClass);
4451     if (!DReg || !MI->definesRegister(DReg, TRI))
4452       return 0;
4453   }
4454
4455   // MI has an unwanted D-register dependency.
4456   // Avoid defs in the previous N instructrions.
4457   return SwiftPartialUpdateClearance;
4458 }
4459
4460 // Break a partial register dependency after getPartialRegUpdateClearance
4461 // returned non-zero.
4462 void ARMBaseInstrInfo::
4463 breakPartialRegDependency(MachineBasicBlock::iterator MI,
4464                           unsigned OpNum,
4465                           const TargetRegisterInfo *TRI) const {
4466   assert(MI && OpNum < MI->getDesc().getNumDefs() && "OpNum is not a def");
4467   assert(TRI && "Need TRI instance");
4468
4469   const MachineOperand &MO = MI->getOperand(OpNum);
4470   unsigned Reg = MO.getReg();
4471   assert(TargetRegisterInfo::isPhysicalRegister(Reg) &&
4472          "Can't break virtual register dependencies.");
4473   unsigned DReg = Reg;
4474
4475   // If MI defines an S-reg, find the corresponding D super-register.
4476   if (ARM::SPRRegClass.contains(Reg)) {
4477     DReg = ARM::D0 + (Reg - ARM::S0) / 2;
4478     assert(TRI->isSuperRegister(Reg, DReg) && "Register enums broken");
4479   }
4480
4481   assert(ARM::DPRRegClass.contains(DReg) && "Can only break D-reg deps");
4482   assert(MI->definesRegister(DReg, TRI) && "MI doesn't clobber full D-reg");
4483
4484   // FIXME: In some cases, VLDRS can be changed to a VLD1DUPd32 which defines
4485   // the full D-register by loading the same value to both lanes.  The
4486   // instruction is micro-coded with 2 uops, so don't do this until we can
4487   // properly schedule micro-coded instructions.  The dispatcher stalls cause
4488   // too big regressions.
4489
4490   // Insert the dependency-breaking FCONSTD before MI.
4491   // 96 is the encoding of 0.5, but the actual value doesn't matter here.
4492   AddDefaultPred(BuildMI(*MI->getParent(), MI, MI->getDebugLoc(),
4493                          get(ARM::FCONSTD), DReg).addImm(96));
4494   MI->addRegisterKilled(DReg, TRI, true);
4495 }
4496
4497 bool ARMBaseInstrInfo::hasNOP() const {
4498   return Subtarget.getFeatureBits()[ARM::HasV6KOps];
4499 }
4500
4501 bool ARMBaseInstrInfo::isSwiftFastImmShift(const MachineInstr *MI) const {
4502   if (MI->getNumOperands() < 4)
4503     return true;
4504   unsigned ShOpVal = MI->getOperand(3).getImm();
4505   unsigned ShImm = ARM_AM::getSORegOffset(ShOpVal);
4506   // Swift supports faster shifts for: lsl 2, lsl 1, and lsr 1.
4507   if ((ShImm == 1 && ARM_AM::getSORegShOp(ShOpVal) == ARM_AM::lsr) ||
4508       ((ShImm == 1 || ShImm == 2) &&
4509        ARM_AM::getSORegShOp(ShOpVal) == ARM_AM::lsl))
4510     return true;
4511
4512   return false;
4513 }
4514
4515 bool ARMBaseInstrInfo::getRegSequenceLikeInputs(
4516     const MachineInstr &MI, unsigned DefIdx,
4517     SmallVectorImpl<RegSubRegPairAndIdx> &InputRegs) const {
4518   assert(DefIdx < MI.getDesc().getNumDefs() && "Invalid definition index");
4519   assert(MI.isRegSequenceLike() && "Invalid kind of instruction");
4520
4521   switch (MI.getOpcode()) {
4522   case ARM::VMOVDRR:
4523     // dX = VMOVDRR rY, rZ
4524     // is the same as:
4525     // dX = REG_SEQUENCE rY, ssub_0, rZ, ssub_1
4526     // Populate the InputRegs accordingly.
4527     // rY
4528     const MachineOperand *MOReg = &MI.getOperand(1);
4529     InputRegs.push_back(
4530         RegSubRegPairAndIdx(MOReg->getReg(), MOReg->getSubReg(), ARM::ssub_0));
4531     // rZ
4532     MOReg = &MI.getOperand(2);
4533     InputRegs.push_back(
4534         RegSubRegPairAndIdx(MOReg->getReg(), MOReg->getSubReg(), ARM::ssub_1));
4535     return true;
4536   }
4537   llvm_unreachable("Target dependent opcode missing");
4538 }
4539
4540 bool ARMBaseInstrInfo::getExtractSubregLikeInputs(
4541     const MachineInstr &MI, unsigned DefIdx,
4542     RegSubRegPairAndIdx &InputReg) const {
4543   assert(DefIdx < MI.getDesc().getNumDefs() && "Invalid definition index");
4544   assert(MI.isExtractSubregLike() && "Invalid kind of instruction");
4545
4546   switch (MI.getOpcode()) {
4547   case ARM::VMOVRRD:
4548     // rX, rY = VMOVRRD dZ
4549     // is the same as:
4550     // rX = EXTRACT_SUBREG dZ, ssub_0
4551     // rY = EXTRACT_SUBREG dZ, ssub_1
4552     const MachineOperand &MOReg = MI.getOperand(2);
4553     InputReg.Reg = MOReg.getReg();
4554     InputReg.SubReg = MOReg.getSubReg();
4555     InputReg.SubIdx = DefIdx == 0 ? ARM::ssub_0 : ARM::ssub_1;
4556     return true;
4557   }
4558   llvm_unreachable("Target dependent opcode missing");
4559 }
4560
4561 bool ARMBaseInstrInfo::getInsertSubregLikeInputs(
4562     const MachineInstr &MI, unsigned DefIdx, RegSubRegPair &BaseReg,
4563     RegSubRegPairAndIdx &InsertedReg) const {
4564   assert(DefIdx < MI.getDesc().getNumDefs() && "Invalid definition index");
4565   assert(MI.isInsertSubregLike() && "Invalid kind of instruction");
4566
4567   switch (MI.getOpcode()) {
4568   case ARM::VSETLNi32:
4569     // dX = VSETLNi32 dY, rZ, imm
4570     const MachineOperand &MOBaseReg = MI.getOperand(1);
4571     const MachineOperand &MOInsertedReg = MI.getOperand(2);
4572     const MachineOperand &MOIndex = MI.getOperand(3);
4573     BaseReg.Reg = MOBaseReg.getReg();
4574     BaseReg.SubReg = MOBaseReg.getSubReg();
4575
4576     InsertedReg.Reg = MOInsertedReg.getReg();
4577     InsertedReg.SubReg = MOInsertedReg.getSubReg();
4578     InsertedReg.SubIdx = MOIndex.getImm() == 0 ? ARM::ssub_0 : ARM::ssub_1;
4579     return true;
4580   }
4581   llvm_unreachable("Target dependent opcode missing");
4582 }