lib/Target/ARM/ARMBaseInstrInfo.cpp

   1 //===- ARMBaseInstrInfo.cpp - ARM Instruction Information -------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the Base ARM implementation of the TargetInstrInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "ARMBaseInstrInfo.h"
  15 #include "ARM.h"
  16 #include "ARMConstantPoolValue.h"
  17 #include "ARMHazardRecognizer.h"
  18 #include "ARMMachineFunctionInfo.h"
  19 #include "ARMRegisterInfo.h"
  20 #include "MCTargetDesc/ARMAddressingModes.h"
  21 #include "llvm/Constants.h"
  22 #include "llvm/Function.h"
  23 #include "llvm/GlobalValue.h"
  24 #include "llvm/CodeGen/LiveVariables.h"
  25 #include "llvm/CodeGen/MachineConstantPool.h"
  26 #include "llvm/CodeGen/MachineFrameInfo.h"
  27 #include "llvm/CodeGen/MachineInstrBuilder.h"
  28 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  29 #include "llvm/CodeGen/MachineMemOperand.h"
  30 #include "llvm/CodeGen/MachineRegisterInfo.h"
  31 #include "llvm/CodeGen/SelectionDAGNodes.h"
  32 #include "llvm/MC/MCAsmInfo.h"
  33 #include "llvm/Support/BranchProbability.h"
  34 #include "llvm/Support/CommandLine.h"
  35 #include "llvm/Support/Debug.h"
  36 #include "llvm/Support/ErrorHandling.h"
  37 #include "llvm/ADT/STLExtras.h"
  38
  39 #define GET_INSTRINFO_CTOR
  40 #include "ARMGenInstrInfo.inc"
  41
  42 using namespace llvm;
  43
  44 static cl::opt<bool>
  45 EnableARM3Addr("enable-arm-3-addr-conv", cl::Hidden,
  46                cl::desc("Enable ARM 2-addr to 3-addr conv"));
  47
  48 static cl::opt<bool>
  49 WidenVMOVS("widen-vmovs", cl::Hidden, cl::init(true),
  50            cl::desc("Widen ARM vmovs to vmovd when possible"));
  51
  52 /// ARM_MLxEntry - Record information about MLA / MLS instructions.
  53 struct ARM_MLxEntry {
  54   unsigned MLxOpc;     // MLA / MLS opcode
  55   unsigned MulOpc;     // Expanded multiplication opcode
  56   unsigned AddSubOpc;  // Expanded add / sub opcode
  57   bool NegAcc;         // True if the acc is negated before the add / sub.
  58   bool HasLane;        // True if instruction has an extra "lane" operand.
  59 };
  60
  61 static const ARM_MLxEntry ARM_MLxTable[] = {
  62   // MLxOpc,          MulOpc,           AddSubOpc,       NegAcc, HasLane
  63   // fp scalar ops
  64   { ARM::VMLAS,       ARM::VMULS,       ARM::VADDS,      false,  false },
  65   { ARM::VMLSS,       ARM::VMULS,       ARM::VSUBS,      false,  false },
  66   { ARM::VMLAD,       ARM::VMULD,       ARM::VADDD,      false,  false },
  67   { ARM::VMLSD,       ARM::VMULD,       ARM::VSUBD,      false,  false },
  68   { ARM::VNMLAS,      ARM::VNMULS,      ARM::VSUBS,      true,   false },
  69   { ARM::VNMLSS,      ARM::VMULS,       ARM::VSUBS,      true,   false },
  70   { ARM::VNMLAD,      ARM::VNMULD,      ARM::VSUBD,      true,   false },
  71   { ARM::VNMLSD,      ARM::VMULD,       ARM::VSUBD,      true,   false },
  72
  73   // fp SIMD ops
  74   { ARM::VMLAfd,      ARM::VMULfd,      ARM::VADDfd,     false,  false },
  75   { ARM::VMLSfd,      ARM::VMULfd,      ARM::VSUBfd,     false,  false },
  76   { ARM::VMLAfq,      ARM::VMULfq,      ARM::VADDfq,     false,  false },
  77   { ARM::VMLSfq,      ARM::VMULfq,      ARM::VSUBfq,     false,  false },
  78   { ARM::VMLAslfd,    ARM::VMULslfd,    ARM::VADDfd,     false,  true  },
  79   { ARM::VMLSslfd,    ARM::VMULslfd,    ARM::VSUBfd,     false,  true  },
  80   { ARM::VMLAslfq,    ARM::VMULslfq,    ARM::VADDfq,     false,  true  },
  81   { ARM::VMLSslfq,    ARM::VMULslfq,    ARM::VSUBfq,     false,  true  },
  82 };
  83
  84 ARMBaseInstrInfo::ARMBaseInstrInfo(const ARMSubtarget& STI)
  85   : ARMGenInstrInfo(ARM::ADJCALLSTACKDOWN, ARM::ADJCALLSTACKUP),
  86     Subtarget(STI) {
  87   for (unsigned i = 0, e = array_lengthof(ARM_MLxTable); i != e; ++i) {
  88     if (!MLxEntryMap.insert(std::make_pair(ARM_MLxTable[i].MLxOpc, i)).second)
  89       assert(false && "Duplicated entries?");
  90     MLxHazardOpcodes.insert(ARM_MLxTable[i].AddSubOpc);
  91     MLxHazardOpcodes.insert(ARM_MLxTable[i].MulOpc);
  92   }
  93 }
  94
  95 // Use a ScoreboardHazardRecognizer for prepass ARM scheduling. TargetInstrImpl
  96 // currently defaults to no prepass hazard recognizer.
  97 ScheduleHazardRecognizer *ARMBaseInstrInfo::
  98 CreateTargetHazardRecognizer(const TargetMachine *TM,
  99                              const ScheduleDAG *DAG) const {
 100   if (usePreRAHazardRecognizer()) {
 101     const InstrItineraryData *II = TM->getInstrItineraryData();
 102     return new ScoreboardHazardRecognizer(II, DAG, "pre-RA-sched");
 103   }
 104   return TargetInstrInfoImpl::CreateTargetHazardRecognizer(TM, DAG);
 105 }
 106
 107 ScheduleHazardRecognizer *ARMBaseInstrInfo::
 108 CreateTargetPostRAHazardRecognizer(const InstrItineraryData *II,
 109                                    const ScheduleDAG *DAG) const {
 110   if (Subtarget.isThumb2() || Subtarget.hasVFP2())
 111     return (ScheduleHazardRecognizer *)
 112       new ARMHazardRecognizer(II, *this, getRegisterInfo(), Subtarget, DAG);
 113   return TargetInstrInfoImpl::CreateTargetPostRAHazardRecognizer(II, DAG);
 114 }
 115
 116 MachineInstr *
 117 ARMBaseInstrInfo::convertToThreeAddress(MachineFunction::iterator &MFI,
 118                                         MachineBasicBlock::iterator &MBBI,
 119                                         LiveVariables *LV) const {
 120   // FIXME: Thumb2 support.
 121
 122   if (!EnableARM3Addr)
 123     return NULL;
 124
 125   MachineInstr *MI = MBBI;
 126   MachineFunction &MF = *MI->getParent()->getParent();
 127   uint64_t TSFlags = MI->getDesc().TSFlags;
 128   bool isPre = false;
 129   switch ((TSFlags & ARMII::IndexModeMask) >> ARMII::IndexModeShift) {
 130   default: return NULL;
 131   case ARMII::IndexModePre:
 132     isPre = true;
 133     break;
 134   case ARMII::IndexModePost:
 135     break;
 136   }
 137
 138   // Try splitting an indexed load/store to an un-indexed one plus an add/sub
 139   // operation.
 140   unsigned MemOpc = getUnindexedOpcode(MI->getOpcode());
 141   if (MemOpc == 0)
 142     return NULL;
 143
 144   MachineInstr *UpdateMI = NULL;
 145   MachineInstr *MemMI = NULL;
 146   unsigned AddrMode = (TSFlags & ARMII::AddrModeMask);
 147   const MCInstrDesc &MCID = MI->getDesc();
 148   unsigned NumOps = MCID.getNumOperands();
 149   bool isLoad = !MI->mayStore();
 150   const MachineOperand &WB = isLoad ? MI->getOperand(1) : MI->getOperand(0);
 151   const MachineOperand &Base = MI->getOperand(2);
 152   const MachineOperand &Offset = MI->getOperand(NumOps-3);
 153   unsigned WBReg = WB.getReg();
 154   unsigned BaseReg = Base.getReg();
 155   unsigned OffReg = Offset.getReg();
 156   unsigned OffImm = MI->getOperand(NumOps-2).getImm();
 157   ARMCC::CondCodes Pred = (ARMCC::CondCodes)MI->getOperand(NumOps-1).getImm();
 158   switch (AddrMode) {
 159   default: llvm_unreachable("Unknown indexed op!");
 160   case ARMII::AddrMode2: {
 161     bool isSub = ARM_AM::getAM2Op(OffImm) == ARM_AM::sub;
 162     unsigned Amt = ARM_AM::getAM2Offset(OffImm);
 163     if (OffReg == 0) {
 164       if (ARM_AM::getSOImmVal(Amt) == -1)
 165         // Can't encode it in a so_imm operand. This transformation will
 166         // add more than 1 instruction. Abandon!
 167         return NULL;
 168       UpdateMI = BuildMI(MF, MI->getDebugLoc(),
 169                          get(isSub ? ARM::SUBri : ARM::ADDri), WBReg)
 170         .addReg(BaseReg).addImm(Amt)
 171         .addImm(Pred).addReg(0).addReg(0);
 172     } else if (Amt != 0) {
 173       ARM_AM::ShiftOpc ShOpc = ARM_AM::getAM2ShiftOpc(OffImm);
 174       unsigned SOOpc = ARM_AM::getSORegOpc(ShOpc, Amt);
 175       UpdateMI = BuildMI(MF, MI->getDebugLoc(),
 176                          get(isSub ? ARM::SUBrsi : ARM::ADDrsi), WBReg)
 177         .addReg(BaseReg).addReg(OffReg).addReg(0).addImm(SOOpc)
 178         .addImm(Pred).addReg(0).addReg(0);
 179     } else
 180       UpdateMI = BuildMI(MF, MI->getDebugLoc(),
 181                          get(isSub ? ARM::SUBrr : ARM::ADDrr), WBReg)
 182         .addReg(BaseReg).addReg(OffReg)
 183         .addImm(Pred).addReg(0).addReg(0);
 184     break;
 185   }
 186   case ARMII::AddrMode3 : {
 187     bool isSub = ARM_AM::getAM3Op(OffImm) == ARM_AM::sub;
 188     unsigned Amt = ARM_AM::getAM3Offset(OffImm);
 189     if (OffReg == 0)
 190       // Immediate is 8-bits. It's guaranteed to fit in a so_imm operand.
 191       UpdateMI = BuildMI(MF, MI->getDebugLoc(),
 192                          get(isSub ? ARM::SUBri : ARM::ADDri), WBReg)
 193         .addReg(BaseReg).addImm(Amt)
 194         .addImm(Pred).addReg(0).addReg(0);
 195     else
 196       UpdateMI = BuildMI(MF, MI->getDebugLoc(),
 197                          get(isSub ? ARM::SUBrr : ARM::ADDrr), WBReg)
 198         .addReg(BaseReg).addReg(OffReg)
 199         .addImm(Pred).addReg(0).addReg(0);
 200     break;
 201   }
 202   }
 203
 204   std::vector<MachineInstr*> NewMIs;
 205   if (isPre) {
 206     if (isLoad)
 207       MemMI = BuildMI(MF, MI->getDebugLoc(),
 208                       get(MemOpc), MI->getOperand(0).getReg())
 209         .addReg(WBReg).addImm(0).addImm(Pred);
 210     else
 211       MemMI = BuildMI(MF, MI->getDebugLoc(),
 212                       get(MemOpc)).addReg(MI->getOperand(1).getReg())
 213         .addReg(WBReg).addReg(0).addImm(0).addImm(Pred);
 214     NewMIs.push_back(MemMI);
 215     NewMIs.push_back(UpdateMI);
 216   } else {
 217     if (isLoad)
 218       MemMI = BuildMI(MF, MI->getDebugLoc(),
 219                       get(MemOpc), MI->getOperand(0).getReg())
 220         .addReg(BaseReg).addImm(0).addImm(Pred);
 221     else
 222       MemMI = BuildMI(MF, MI->getDebugLoc(),
 223                       get(MemOpc)).addReg(MI->getOperand(1).getReg())
 224         .addReg(BaseReg).addReg(0).addImm(0).addImm(Pred);
 225     if (WB.isDead())
 226       UpdateMI->getOperand(0).setIsDead();
 227     NewMIs.push_back(UpdateMI);
 228     NewMIs.push_back(MemMI);
 229   }
 230
 231   // Transfer LiveVariables states, kill / dead info.
 232   if (LV) {
 233     for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
 234       MachineOperand &MO = MI->getOperand(i);
 235       if (MO.isReg() && TargetRegisterInfo::isVirtualRegister(MO.getReg())) {
 236         unsigned Reg = MO.getReg();
 237
 238         LiveVariables::VarInfo &VI = LV->getVarInfo(Reg);
 239         if (MO.isDef()) {
 240           MachineInstr *NewMI = (Reg == WBReg) ? UpdateMI : MemMI;
 241           if (MO.isDead())
 242             LV->addVirtualRegisterDead(Reg, NewMI);
 243         }
 244         if (MO.isUse() && MO.isKill()) {
 245           for (unsigned j = 0; j < 2; ++j) {
 246             // Look at the two new MI's in reverse order.
 247             MachineInstr *NewMI = NewMIs[j];
 248             if (!NewMI->readsRegister(Reg))
 249               continue;
 250             LV->addVirtualRegisterKilled(Reg, NewMI);
 251             if (VI.removeKill(MI))
 252               VI.Kills.push_back(NewMI);
 253             break;
 254           }
 255         }
 256       }
 257     }
 258   }
 259
 260   MFI->insert(MBBI, NewMIs[1]);
 261   MFI->insert(MBBI, NewMIs[0]);
 262   return NewMIs[0];
 263 }
 264
 265 // Branch analysis.
 266 bool
 267 ARMBaseInstrInfo::AnalyzeBranch(MachineBasicBlock &MBB,MachineBasicBlock *&TBB,
 268                                 MachineBasicBlock *&FBB,
 269                                 SmallVectorImpl<MachineOperand> &Cond,
 270                                 bool AllowModify) const {
 271   // If the block has no terminators, it just falls into the block after it.
 272   MachineBasicBlock::iterator I = MBB.end();
 273   if (I == MBB.begin())
 274     return false;
 275   --I;
 276   while (I->isDebugValue()) {
 277     if (I == MBB.begin())
 278       return false;
 279     --I;
 280   }
 281   if (!isUnpredicatedTerminator(I))
 282     return false;
 283
 284   // Get the last instruction in the block.
 285   MachineInstr *LastInst = I;
 286
 287   // If there is only one terminator instruction, process it.
 288   unsigned LastOpc = LastInst->getOpcode();
 289   if (I == MBB.begin() || !isUnpredicatedTerminator(--I)) {
 290     if (isUncondBranchOpcode(LastOpc)) {
 291       TBB = LastInst->getOperand(0).getMBB();
 292       return false;
 293     }
 294     if (isCondBranchOpcode(LastOpc)) {
 295       // Block ends with fall-through condbranch.
 296       TBB = LastInst->getOperand(0).getMBB();
 297       Cond.push_back(LastInst->getOperand(1));
 298       Cond.push_back(LastInst->getOperand(2));
 299       return false;
 300     }
 301     return true;  // Can't handle indirect branch.
 302   }
 303
 304   // Get the instruction before it if it is a terminator.
 305   MachineInstr *SecondLastInst = I;
 306   unsigned SecondLastOpc = SecondLastInst->getOpcode();
 307
 308   // If AllowModify is true and the block ends with two or more unconditional
 309   // branches, delete all but the first unconditional branch.
 310   if (AllowModify && isUncondBranchOpcode(LastOpc)) {
 311     while (isUncondBranchOpcode(SecondLastOpc)) {
 312       LastInst->eraseFromParent();
 313       LastInst = SecondLastInst;
 314       LastOpc = LastInst->getOpcode();
 315       if (I == MBB.begin() || !isUnpredicatedTerminator(--I)) {
 316         // Return now the only terminator is an unconditional branch.
 317         TBB = LastInst->getOperand(0).getMBB();
 318         return false;
 319       } else {
 320         SecondLastInst = I;
 321         SecondLastOpc = SecondLastInst->getOpcode();
 322       }
 323     }
 324   }
 325
 326   // If there are three terminators, we don't know what sort of block this is.
 327   if (SecondLastInst && I != MBB.begin() && isUnpredicatedTerminator(--I))
 328     return true;
 329
 330   // If the block ends with a B and a Bcc, handle it.
 331   if (isCondBranchOpcode(SecondLastOpc) && isUncondBranchOpcode(LastOpc)) {
 332     TBB =  SecondLastInst->getOperand(0).getMBB();
 333     Cond.push_back(SecondLastInst->getOperand(1));
 334     Cond.push_back(SecondLastInst->getOperand(2));
 335     FBB = LastInst->getOperand(0).getMBB();
 336     return false;
 337   }
 338
 339   // If the block ends with two unconditional branches, handle it.  The second
 340   // one is not executed, so remove it.
 341   if (isUncondBranchOpcode(SecondLastOpc) && isUncondBranchOpcode(LastOpc)) {
 342     TBB = SecondLastInst->getOperand(0).getMBB();
 343     I = LastInst;
 344     if (AllowModify)
 345       I->eraseFromParent();
 346     return false;
 347   }
 348
 349   // ...likewise if it ends with a branch table followed by an unconditional
 350   // branch. The branch folder can create these, and we must get rid of them for
 351   // correctness of Thumb constant islands.
 352   if ((isJumpTableBranchOpcode(SecondLastOpc) ||
 353        isIndirectBranchOpcode(SecondLastOpc)) &&
 354       isUncondBranchOpcode(LastOpc)) {
 355     I = LastInst;
 356     if (AllowModify)
 357       I->eraseFromParent();
 358     return true;
 359   }
 360
 361   // Otherwise, can't handle this.
 362   return true;
 363 }
 364
 365
 366 unsigned ARMBaseInstrInfo::RemoveBranch(MachineBasicBlock &MBB) const {
 367   MachineBasicBlock::iterator I = MBB.end();
 368   if (I == MBB.begin()) return 0;
 369   --I;
 370   while (I->isDebugValue()) {
 371     if (I == MBB.begin())
 372       return 0;
 373     --I;
 374   }
 375   if (!isUncondBranchOpcode(I->getOpcode()) &&
 376       !isCondBranchOpcode(I->getOpcode()))
 377     return 0;
 378
 379   // Remove the branch.
 380   I->eraseFromParent();
 381
 382   I = MBB.end();
 383
 384   if (I == MBB.begin()) return 1;
 385   --I;
 386   if (!isCondBranchOpcode(I->getOpcode()))
 387     return 1;
 388
 389   // Remove the branch.
 390   I->eraseFromParent();
 391   return 2;
 392 }
 393
 394 unsigned
 395 ARMBaseInstrInfo::InsertBranch(MachineBasicBlock &MBB, MachineBasicBlock *TBB,
 396                                MachineBasicBlock *FBB,
 397                                const SmallVectorImpl<MachineOperand> &Cond,
 398                                DebugLoc DL) const {
 399   ARMFunctionInfo *AFI = MBB.getParent()->getInfo<ARMFunctionInfo>();
 400   int BOpc   = !AFI->isThumbFunction()
 401     ? ARM::B : (AFI->isThumb2Function() ? ARM::t2B : ARM::tB);
 402   int BccOpc = !AFI->isThumbFunction()
 403     ? ARM::Bcc : (AFI->isThumb2Function() ? ARM::t2Bcc : ARM::tBcc);
 404   bool isThumb = AFI->isThumbFunction() || AFI->isThumb2Function();
 405
 406   // Shouldn't be a fall through.
 407   assert(TBB && "InsertBranch must not be told to insert a fallthrough");
 408   assert((Cond.size() == 2 || Cond.size() == 0) &&
 409          "ARM branch conditions have two components!");
 410
 411   if (FBB == 0) {
 412     if (Cond.empty()) { // Unconditional branch?
 413       if (isThumb)
 414         BuildMI(&MBB, DL, get(BOpc)).addMBB(TBB).addImm(ARMCC::AL).addReg(0);
 415       else
 416         BuildMI(&MBB, DL, get(BOpc)).addMBB(TBB);
 417     } else
 418       BuildMI(&MBB, DL, get(BccOpc)).addMBB(TBB)
 419         .addImm(Cond[0].getImm()).addReg(Cond[1].getReg());
 420     return 1;
 421   }
 422
 423   // Two-way conditional branch.
 424   BuildMI(&MBB, DL, get(BccOpc)).addMBB(TBB)
 425     .addImm(Cond[0].getImm()).addReg(Cond[1].getReg());
 426   if (isThumb)
 427     BuildMI(&MBB, DL, get(BOpc)).addMBB(FBB).addImm(ARMCC::AL).addReg(0);
 428   else
 429     BuildMI(&MBB, DL, get(BOpc)).addMBB(FBB);
 430   return 2;
 431 }
 432
 433 bool ARMBaseInstrInfo::
 434 ReverseBranchCondition(SmallVectorImpl<MachineOperand> &Cond) const {
 435   ARMCC::CondCodes CC = (ARMCC::CondCodes)(int)Cond[0].getImm();
 436   Cond[0].setImm(ARMCC::getOppositeCondition(CC));
 437   return false;
 438 }
 439
 440 bool ARMBaseInstrInfo::isPredicated(const MachineInstr *MI) const {
 441   if (MI->isBundle()) {
 442     MachineBasicBlock::const_instr_iterator I = MI;
 443     MachineBasicBlock::const_instr_iterator E = MI->getParent()->instr_end();
 444     while (++I != E && I->isInsideBundle()) {
 445       int PIdx = I->findFirstPredOperandIdx();
 446       if (PIdx != -1 && I->getOperand(PIdx).getImm() != ARMCC::AL)
 447         return true;
 448     }
 449     return false;
 450   }
 451
 452   int PIdx = MI->findFirstPredOperandIdx();
 453   return PIdx != -1 && MI->getOperand(PIdx).getImm() != ARMCC::AL;
 454 }
 455
 456 bool ARMBaseInstrInfo::
 457 PredicateInstruction(MachineInstr *MI,
 458                      const SmallVectorImpl<MachineOperand> &Pred) const {
 459   unsigned Opc = MI->getOpcode();
 460   if (isUncondBranchOpcode(Opc)) {
 461     MI->setDesc(get(getMatchingCondBranchOpcode(Opc)));
 462     MI->addOperand(MachineOperand::CreateImm(Pred[0].getImm()));
 463     MI->addOperand(MachineOperand::CreateReg(Pred[1].getReg(), false));
 464     return true;
 465   }
 466
 467   int PIdx = MI->findFirstPredOperandIdx();
 468   if (PIdx != -1) {
 469     MachineOperand &PMO = MI->getOperand(PIdx);
 470     PMO.setImm(Pred[0].getImm());
 471     MI->getOperand(PIdx+1).setReg(Pred[1].getReg());
 472     return true;
 473   }
 474   return false;
 475 }
 476
 477 bool ARMBaseInstrInfo::
 478 SubsumesPredicate(const SmallVectorImpl<MachineOperand> &Pred1,
 479                   const SmallVectorImpl<MachineOperand> &Pred2) const {
 480   if (Pred1.size() > 2 || Pred2.size() > 2)
 481     return false;
 482
 483   ARMCC::CondCodes CC1 = (ARMCC::CondCodes)Pred1[0].getImm();
 484   ARMCC::CondCodes CC2 = (ARMCC::CondCodes)Pred2[0].getImm();
 485   if (CC1 == CC2)
 486     return true;
 487
 488   switch (CC1) {
 489   default:
 490     return false;
 491   case ARMCC::AL:
 492     return true;
 493   case ARMCC::HS:
 494     return CC2 == ARMCC::HI;
 495   case ARMCC::LS:
 496     return CC2 == ARMCC::LO || CC2 == ARMCC::EQ;
 497   case ARMCC::GE:
 498     return CC2 == ARMCC::GT;
 499   case ARMCC::LE:
 500     return CC2 == ARMCC::LT;
 501   }
 502 }
 503
 504 bool ARMBaseInstrInfo::DefinesPredicate(MachineInstr *MI,
 505                                     std::vector<MachineOperand> &Pred) const {
 506   bool Found = false;
 507   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
 508     const MachineOperand &MO = MI->getOperand(i);
 509     if ((MO.isRegMask() && MO.clobbersPhysReg(ARM::CPSR)) ||
 510         (MO.isReg() && MO.isDef() && MO.getReg() == ARM::CPSR)) {
 511       Pred.push_back(MO);
 512       Found = true;
 513     }
 514   }
 515
 516   return Found;
 517 }
 518
 519 /// isPredicable - Return true if the specified instruction can be predicated.
 520 /// By default, this returns true for every instruction with a
 521 /// PredicateOperand.
 522 bool ARMBaseInstrInfo::isPredicable(MachineInstr *MI) const {
 523   if (!MI->isPredicable())
 524     return false;
 525
 526   if ((MI->getDesc().TSFlags & ARMII::DomainMask) == ARMII::DomainNEON) {
 527     ARMFunctionInfo *AFI =
 528       MI->getParent()->getParent()->getInfo<ARMFunctionInfo>();
 529     return AFI->isThumb2Function();
 530   }
 531   return true;
 532 }
 533
 534 /// FIXME: Works around a gcc miscompilation with -fstrict-aliasing.
 535 LLVM_ATTRIBUTE_NOINLINE
 536 static unsigned getNumJTEntries(const std::vector<MachineJumpTableEntry> &JT,
 537                                 unsigned JTI);
 538 static unsigned getNumJTEntries(const std::vector<MachineJumpTableEntry> &JT,
 539                                 unsigned JTI) {
 540   assert(JTI < JT.size());
 541   return JT[JTI].MBBs.size();
 542 }
 543
 544 /// GetInstSize - Return the size of the specified MachineInstr.
 545 ///
 546 unsigned ARMBaseInstrInfo::GetInstSizeInBytes(const MachineInstr *MI) const {
 547   const MachineBasicBlock &MBB = *MI->getParent();
 548   const MachineFunction *MF = MBB.getParent();
 549   const MCAsmInfo *MAI = MF->getTarget().getMCAsmInfo();
 550
 551   const MCInstrDesc &MCID = MI->getDesc();
 552   if (MCID.getSize())
 553     return MCID.getSize();
 554
 555   // If this machine instr is an inline asm, measure it.
 556   if (MI->getOpcode() == ARM::INLINEASM)
 557     return getInlineAsmLength(MI->getOperand(0).getSymbolName(), *MAI);
 558   if (MI->isLabel())
 559     return 0;
 560   unsigned Opc = MI->getOpcode();
 561   switch (Opc) {
 562   case TargetOpcode::IMPLICIT_DEF:
 563   case TargetOpcode::KILL:
 564   case TargetOpcode::PROLOG_LABEL:
 565   case TargetOpcode::EH_LABEL:
 566   case TargetOpcode::DBG_VALUE:
 567     return 0;
 568   case TargetOpcode::BUNDLE:
 569     return getInstBundleLength(MI);
 570   case ARM::MOVi16_ga_pcrel:
 571   case ARM::MOVTi16_ga_pcrel:
 572   case ARM::t2MOVi16_ga_pcrel:
 573   case ARM::t2MOVTi16_ga_pcrel:
 574     return 4;
 575   case ARM::MOVi32imm:
 576   case ARM::t2MOVi32imm:
 577     return 8;
 578   case ARM::CONSTPOOL_ENTRY:
 579     // If this machine instr is a constant pool entry, its size is recorded as
 580     // operand #2.
 581     return MI->getOperand(2).getImm();
 582   case ARM::Int_eh_sjlj_longjmp:
 583     return 16;
 584   case ARM::tInt_eh_sjlj_longjmp:
 585     return 10;
 586   case ARM::Int_eh_sjlj_setjmp:
 587   case ARM::Int_eh_sjlj_setjmp_nofp:
 588     return 20;
 589   case ARM::tInt_eh_sjlj_setjmp:
 590   case ARM::t2Int_eh_sjlj_setjmp:
 591   case ARM::t2Int_eh_sjlj_setjmp_nofp:
 592     return 12;
 593   case ARM::BR_JTr:
 594   case ARM::BR_JTm:
 595   case ARM::BR_JTadd:
 596   case ARM::tBR_JTr:
 597   case ARM::t2BR_JT:
 598   case ARM::t2TBB_JT:
 599   case ARM::t2TBH_JT: {
 600     // These are jumptable branches, i.e. a branch followed by an inlined
 601     // jumptable. The size is 4 + 4 * number of entries. For TBB, each
 602     // entry is one byte; TBH two byte each.
 603     unsigned EntrySize = (Opc == ARM::t2TBB_JT)
 604       ? 1 : ((Opc == ARM::t2TBH_JT) ? 2 : 4);
 605     unsigned NumOps = MCID.getNumOperands();
 606     MachineOperand JTOP =
 607       MI->getOperand(NumOps - (MI->isPredicable() ? 3 : 2));
 608     unsigned JTI = JTOP.getIndex();
 609     const MachineJumpTableInfo *MJTI = MF->getJumpTableInfo();
 610     assert(MJTI != 0);
 611     const std::vector<MachineJumpTableEntry> &JT = MJTI->getJumpTables();
 612     assert(JTI < JT.size());
 613     // Thumb instructions are 2 byte aligned, but JT entries are 4 byte
 614     // 4 aligned. The assembler / linker may add 2 byte padding just before
 615     // the JT entries.  The size does not include this padding; the
 616     // constant islands pass does separate bookkeeping for it.
 617     // FIXME: If we know the size of the function is less than (1 << 16) *2
 618     // bytes, we can use 16-bit entries instead. Then there won't be an
 619     // alignment issue.
 620     unsigned InstSize = (Opc == ARM::tBR_JTr || Opc == ARM::t2BR_JT) ? 2 : 4;
 621     unsigned NumEntries = getNumJTEntries(JT, JTI);
 622     if (Opc == ARM::t2TBB_JT && (NumEntries & 1))
 623       // Make sure the instruction that follows TBB is 2-byte aligned.
 624       // FIXME: Constant island pass should insert an "ALIGN" instruction
 625       // instead.
 626       ++NumEntries;
 627     return NumEntries * EntrySize + InstSize;
 628   }
 629   default:
 630     // Otherwise, pseudo-instruction sizes are zero.
 631     return 0;
 632   }
 633 }
 634
 635 unsigned ARMBaseInstrInfo::getInstBundleLength(const MachineInstr *MI) const {
 636   unsigned Size = 0;
 637   MachineBasicBlock::const_instr_iterator I = MI;
 638   MachineBasicBlock::const_instr_iterator E = MI->getParent()->instr_end();
 639   while (++I != E && I->isInsideBundle()) {
 640     assert(!I->isBundle() && "No nested bundle!");
 641     Size += GetInstSizeInBytes(&*I);
 642   }
 643   return Size;
 644 }
 645
 646 void ARMBaseInstrInfo::copyPhysReg(MachineBasicBlock &MBB,
 647                                    MachineBasicBlock::iterator I, DebugLoc DL,
 648                                    unsigned DestReg, unsigned SrcReg,
 649                                    bool KillSrc) const {
 650   bool GPRDest = ARM::GPRRegClass.contains(DestReg);
 651   bool GPRSrc  = ARM::GPRRegClass.contains(SrcReg);
 652
 653   if (GPRDest && GPRSrc) {
 654     AddDefaultCC(AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::MOVr), DestReg)
 655                                   .addReg(SrcReg, getKillRegState(KillSrc))));
 656     return;
 657   }
 658
 659   bool SPRDest = ARM::SPRRegClass.contains(DestReg);
 660   bool SPRSrc  = ARM::SPRRegClass.contains(SrcReg);
 661
 662   unsigned Opc = 0;
 663   if (SPRDest && SPRSrc)
 664     Opc = ARM::VMOVS;
 665   else if (GPRDest && SPRSrc)
 666     Opc = ARM::VMOVRS;
 667   else if (SPRDest && GPRSrc)
 668     Opc = ARM::VMOVSR;
 669   else if (ARM::DPRRegClass.contains(DestReg, SrcReg))
 670     Opc = ARM::VMOVD;
 671   else if (ARM::QPRRegClass.contains(DestReg, SrcReg))
 672     Opc = ARM::VORRq;
 673
 674   if (Opc) {
 675     MachineInstrBuilder MIB = BuildMI(MBB, I, DL, get(Opc), DestReg);
 676     MIB.addReg(SrcReg, getKillRegState(KillSrc));
 677     if (Opc == ARM::VORRq)
 678       MIB.addReg(SrcReg, getKillRegState(KillSrc));
 679     AddDefaultPred(MIB);
 680     return;
 681   }
 682
 683   // Generate instructions for VMOVQQ and VMOVQQQQ pseudos in place.
 684   if (ARM::QQPRRegClass.contains(DestReg, SrcReg) ||
 685       ARM::QQQQPRRegClass.contains(DestReg, SrcReg)) {
 686     const TargetRegisterInfo *TRI = &getRegisterInfo();
 687     assert(ARM::qsub_0 + 3 == ARM::qsub_3 && "Expected contiguous enum.");
 688     unsigned EndSubReg = ARM::QQPRRegClass.contains(DestReg, SrcReg) ?
 689       ARM::qsub_1 : ARM::qsub_3;
 690     for (unsigned i = ARM::qsub_0, e = EndSubReg + 1; i != e; ++i) {
 691       unsigned Dst = TRI->getSubReg(DestReg, i);
 692       unsigned Src = TRI->getSubReg(SrcReg, i);
 693       MachineInstrBuilder Mov =
 694         AddDefaultPred(BuildMI(MBB, I, I->getDebugLoc(), get(ARM::VORRq))
 695                        .addReg(Dst, RegState::Define)
 696                        .addReg(Src, getKillRegState(KillSrc))
 697                        .addReg(Src, getKillRegState(KillSrc)));
 698       if (i == EndSubReg) {
 699         Mov->addRegisterDefined(DestReg, TRI);
 700         if (KillSrc)
 701           Mov->addRegisterKilled(SrcReg, TRI);
 702       }
 703     }
 704     return;
 705   }
 706   llvm_unreachable("Impossible reg-to-reg copy");
 707 }
 708
 709 static const
 710 MachineInstrBuilder &AddDReg(MachineInstrBuilder &MIB,
 711                              unsigned Reg, unsigned SubIdx, unsigned State,
 712                              const TargetRegisterInfo *TRI) {
 713   if (!SubIdx)
 714     return MIB.addReg(Reg, State);
 715
 716   if (TargetRegisterInfo::isPhysicalRegister(Reg))
 717     return MIB.addReg(TRI->getSubReg(Reg, SubIdx), State);
 718   return MIB.addReg(Reg, State, SubIdx);
 719 }
 720
 721 void ARMBaseInstrInfo::
 722 storeRegToStackSlot(MachineBasicBlock &MBB, MachineBasicBlock::iterator I,
 723                     unsigned SrcReg, bool isKill, int FI,
 724                     const TargetRegisterClass *RC,
 725                     const TargetRegisterInfo *TRI) const {
 726   DebugLoc DL;
 727   if (I != MBB.end()) DL = I->getDebugLoc();
 728   MachineFunction &MF = *MBB.getParent();
 729   MachineFrameInfo &MFI = *MF.getFrameInfo();
 730   unsigned Align = MFI.getObjectAlignment(FI);
 731
 732   MachineMemOperand *MMO =
 733     MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(FI),
 734                             MachineMemOperand::MOStore,
 735                             MFI.getObjectSize(FI),
 736                             Align);
 737
 738   switch (RC->getSize()) {
 739     case 4:
 740       if (ARM::GPRRegClass.hasSubClassEq(RC)) {
 741         AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::STRi12))
 742                    .addReg(SrcReg, getKillRegState(isKill))
 743                    .addFrameIndex(FI).addImm(0).addMemOperand(MMO));
 744       } else if (ARM::SPRRegClass.hasSubClassEq(RC)) {
 745         AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VSTRS))
 746                    .addReg(SrcReg, getKillRegState(isKill))
 747                    .addFrameIndex(FI).addImm(0).addMemOperand(MMO));
 748       } else
 749         llvm_unreachable("Unknown reg class!");
 750       break;
 751     case 8:
 752       if (ARM::DPRRegClass.hasSubClassEq(RC)) {
 753         AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VSTRD))
 754                    .addReg(SrcReg, getKillRegState(isKill))
 755                    .addFrameIndex(FI).addImm(0).addMemOperand(MMO));
 756       } else
 757         llvm_unreachable("Unknown reg class!");
 758       break;
 759     case 16:
 760       if (ARM::QPRRegClass.hasSubClassEq(RC)) {
 761         // Use aligned spills if the stack can be realigned.
 762         if (Align >= 16 && getRegisterInfo().canRealignStack(MF)) {
 763           AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VST1q64Pseudo))
 764                      .addFrameIndex(FI).addImm(16)
 765                      .addReg(SrcReg, getKillRegState(isKill))
 766                      .addMemOperand(MMO));
 767         } else {
 768           AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VSTMQIA))
 769                      .addReg(SrcReg, getKillRegState(isKill))
 770                      .addFrameIndex(FI)
 771                      .addMemOperand(MMO));
 772         }
 773       } else
 774         llvm_unreachable("Unknown reg class!");
 775       break;
 776     case 32:
 777       if (ARM::QQPRRegClass.hasSubClassEq(RC)) {
 778         if (Align >= 16 && getRegisterInfo().canRealignStack(MF)) {
 779           // FIXME: It's possible to only store part of the QQ register if the
 780           // spilled def has a sub-register index.
 781           AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VST1d64QPseudo))
 782                      .addFrameIndex(FI).addImm(16)
 783                      .addReg(SrcReg, getKillRegState(isKill))
 784                      .addMemOperand(MMO));
 785         } else {
 786           MachineInstrBuilder MIB =
 787           AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VSTMDIA))
 788                        .addFrameIndex(FI))
 789                        .addMemOperand(MMO);
 790           MIB = AddDReg(MIB, SrcReg, ARM::dsub_0, getKillRegState(isKill), TRI);
 791           MIB = AddDReg(MIB, SrcReg, ARM::dsub_1, 0, TRI);
 792           MIB = AddDReg(MIB, SrcReg, ARM::dsub_2, 0, TRI);
 793                 AddDReg(MIB, SrcReg, ARM::dsub_3, 0, TRI);
 794         }
 795       } else
 796         llvm_unreachable("Unknown reg class!");
 797       break;
 798     case 64:
 799       if (ARM::QQQQPRRegClass.hasSubClassEq(RC)) {
 800         MachineInstrBuilder MIB =
 801           AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VSTMDIA))
 802                          .addFrameIndex(FI))
 803                          .addMemOperand(MMO);
 804         MIB = AddDReg(MIB, SrcReg, ARM::dsub_0, getKillRegState(isKill), TRI);
 805         MIB = AddDReg(MIB, SrcReg, ARM::dsub_1, 0, TRI);
 806         MIB = AddDReg(MIB, SrcReg, ARM::dsub_2, 0, TRI);
 807         MIB = AddDReg(MIB, SrcReg, ARM::dsub_3, 0, TRI);
 808         MIB = AddDReg(MIB, SrcReg, ARM::dsub_4, 0, TRI);
 809         MIB = AddDReg(MIB, SrcReg, ARM::dsub_5, 0, TRI);
 810         MIB = AddDReg(MIB, SrcReg, ARM::dsub_6, 0, TRI);
 811               AddDReg(MIB, SrcReg, ARM::dsub_7, 0, TRI);
 812       } else
 813         llvm_unreachable("Unknown reg class!");
 814       break;
 815     default:
 816       llvm_unreachable("Unknown reg class!");
 817   }
 818 }
 819
 820 unsigned
 821 ARMBaseInstrInfo::isStoreToStackSlot(const MachineInstr *MI,
 822                                      int &FrameIndex) const {
 823   switch (MI->getOpcode()) {
 824   default: break;
 825   case ARM::STRrs:
 826   case ARM::t2STRs: // FIXME: don't use t2STRs to access frame.
 827     if (MI->getOperand(1).isFI() &&
 828         MI->getOperand(2).isReg() &&
 829         MI->getOperand(3).isImm() &&
 830         MI->getOperand(2).getReg() == 0 &&
 831         MI->getOperand(3).getImm() == 0) {
 832       FrameIndex = MI->getOperand(1).getIndex();
 833       return MI->getOperand(0).getReg();
 834     }
 835     break;
 836   case ARM::STRi12:
 837   case ARM::t2STRi12:
 838   case ARM::tSTRspi:
 839   case ARM::VSTRD:
 840   case ARM::VSTRS:
 841     if (MI->getOperand(1).isFI() &&
 842         MI->getOperand(2).isImm() &&
 843         MI->getOperand(2).getImm() == 0) {
 844       FrameIndex = MI->getOperand(1).getIndex();
 845       return MI->getOperand(0).getReg();
 846     }
 847     break;
 848   case ARM::VST1q64Pseudo:
 849     if (MI->getOperand(0).isFI() &&
 850         MI->getOperand(2).getSubReg() == 0) {
 851       FrameIndex = MI->getOperand(0).getIndex();
 852       return MI->getOperand(2).getReg();
 853     }
 854     break;
 855   case ARM::VSTMQIA:
 856     if (MI->getOperand(1).isFI() &&
 857         MI->getOperand(0).getSubReg() == 0) {
 858       FrameIndex = MI->getOperand(1).getIndex();
 859       return MI->getOperand(0).getReg();
 860     }
 861     break;
 862   }
 863
 864   return 0;
 865 }
 866
 867 unsigned ARMBaseInstrInfo::isStoreToStackSlotPostFE(const MachineInstr *MI,
 868                                                     int &FrameIndex) const {
 869   const MachineMemOperand *Dummy;
 870   return MI->mayStore() && hasStoreToStackSlot(MI, Dummy, FrameIndex);
 871 }
 872
 873 void ARMBaseInstrInfo::
 874 loadRegFromStackSlot(MachineBasicBlock &MBB, MachineBasicBlock::iterator I,
 875                      unsigned DestReg, int FI,
 876                      const TargetRegisterClass *RC,
 877                      const TargetRegisterInfo *TRI) const {
 878   DebugLoc DL;
 879   if (I != MBB.end()) DL = I->getDebugLoc();
 880   MachineFunction &MF = *MBB.getParent();
 881   MachineFrameInfo &MFI = *MF.getFrameInfo();
 882   unsigned Align = MFI.getObjectAlignment(FI);
 883   MachineMemOperand *MMO =
 884     MF.getMachineMemOperand(
 885                     MachinePointerInfo::getFixedStack(FI),
 886                             MachineMemOperand::MOLoad,
 887                             MFI.getObjectSize(FI),
 888                             Align);
 889
 890   switch (RC->getSize()) {
 891   case 4:
 892     if (ARM::GPRRegClass.hasSubClassEq(RC)) {
 893       AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::LDRi12), DestReg)
 894                    .addFrameIndex(FI).addImm(0).addMemOperand(MMO));
 895
 896     } else if (ARM::SPRRegClass.hasSubClassEq(RC)) {
 897       AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLDRS), DestReg)
 898                    .addFrameIndex(FI).addImm(0).addMemOperand(MMO));
 899     } else
 900       llvm_unreachable("Unknown reg class!");
 901     break;
 902   case 8:
 903     if (ARM::DPRRegClass.hasSubClassEq(RC)) {
 904       AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLDRD), DestReg)
 905                    .addFrameIndex(FI).addImm(0).addMemOperand(MMO));
 906     } else
 907       llvm_unreachable("Unknown reg class!");
 908     break;
 909   case 16:
 910     if (ARM::QPRRegClass.hasSubClassEq(RC)) {
 911       if (Align >= 16 && getRegisterInfo().canRealignStack(MF)) {
 912         AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLD1q64Pseudo), DestReg)
 913                      .addFrameIndex(FI).addImm(16)
 914                      .addMemOperand(MMO));
 915       } else {
 916         AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLDMQIA), DestReg)
 917                        .addFrameIndex(FI)
 918                        .addMemOperand(MMO));
 919       }
 920     } else
 921       llvm_unreachable("Unknown reg class!");
 922     break;
 923   case 32:
 924     if (ARM::QQPRRegClass.hasSubClassEq(RC)) {
 925       if (Align >= 16 && getRegisterInfo().canRealignStack(MF)) {
 926         AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLD1d64QPseudo), DestReg)
 927                      .addFrameIndex(FI).addImm(16)
 928                      .addMemOperand(MMO));
 929       } else {
 930         MachineInstrBuilder MIB =
 931         AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLDMDIA))
 932                        .addFrameIndex(FI))
 933                        .addMemOperand(MMO);
 934         MIB = AddDReg(MIB, DestReg, ARM::dsub_0, RegState::Define, TRI);
 935         MIB = AddDReg(MIB, DestReg, ARM::dsub_1, RegState::Define, TRI);
 936         MIB = AddDReg(MIB, DestReg, ARM::dsub_2, RegState::Define, TRI);
 937         MIB = AddDReg(MIB, DestReg, ARM::dsub_3, RegState::Define, TRI);
 938         MIB.addReg(DestReg, RegState::Define | RegState::Implicit);
 939       }
 940     } else
 941       llvm_unreachable("Unknown reg class!");
 942     break;
 943   case 64:
 944     if (ARM::QQQQPRRegClass.hasSubClassEq(RC)) {
 945       MachineInstrBuilder MIB =
 946       AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLDMDIA))
 947                      .addFrameIndex(FI))
 948                      .addMemOperand(MMO);
 949       MIB = AddDReg(MIB, DestReg, ARM::dsub_0, RegState::Define, TRI);
 950       MIB = AddDReg(MIB, DestReg, ARM::dsub_1, RegState::Define, TRI);
 951       MIB = AddDReg(MIB, DestReg, ARM::dsub_2, RegState::Define, TRI);
 952       MIB = AddDReg(MIB, DestReg, ARM::dsub_3, RegState::Define, TRI);
 953       MIB = AddDReg(MIB, DestReg, ARM::dsub_4, RegState::Define, TRI);
 954       MIB = AddDReg(MIB, DestReg, ARM::dsub_5, RegState::Define, TRI);
 955       MIB = AddDReg(MIB, DestReg, ARM::dsub_6, RegState::Define, TRI);
 956       MIB = AddDReg(MIB, DestReg, ARM::dsub_7, RegState::Define, TRI);
 957       MIB.addReg(DestReg, RegState::Define | RegState::Implicit);
 958     } else
 959       llvm_unreachable("Unknown reg class!");
 960     break;
 961   default:
 962     llvm_unreachable("Unknown regclass!");
 963   }
 964 }
 965
 966 unsigned
 967 ARMBaseInstrInfo::isLoadFromStackSlot(const MachineInstr *MI,
 968                                       int &FrameIndex) const {
 969   switch (MI->getOpcode()) {
 970   default: break;
 971   case ARM::LDRrs:
 972   case ARM::t2LDRs:  // FIXME: don't use t2LDRs to access frame.
 973     if (MI->getOperand(1).isFI() &&
 974         MI->getOperand(2).isReg() &&
 975         MI->getOperand(3).isImm() &&
 976         MI->getOperand(2).getReg() == 0 &&
 977         MI->getOperand(3).getImm() == 0) {
 978       FrameIndex = MI->getOperand(1).getIndex();
 979       return MI->getOperand(0).getReg();
 980     }
 981     break;
 982   case ARM::LDRi12:
 983   case ARM::t2LDRi12:
 984   case ARM::tLDRspi:
 985   case ARM::VLDRD:
 986   case ARM::VLDRS:
 987     if (MI->getOperand(1).isFI() &&
 988         MI->getOperand(2).isImm() &&
 989         MI->getOperand(2).getImm() == 0) {
 990       FrameIndex = MI->getOperand(1).getIndex();
 991       return MI->getOperand(0).getReg();
 992     }
 993     break;
 994   case ARM::VLD1q64Pseudo:
 995     if (MI->getOperand(1).isFI() &&
 996         MI->getOperand(0).getSubReg() == 0) {
 997       FrameIndex = MI->getOperand(1).getIndex();
 998       return MI->getOperand(0).getReg();
 999     }
1000     break;
1001   case ARM::VLDMQIA:
1002     if (MI->getOperand(1).isFI() &&
1003         MI->getOperand(0).getSubReg() == 0) {
1004       FrameIndex = MI->getOperand(1).getIndex();
1005       return MI->getOperand(0).getReg();
1006     }
1007     break;
1008   }
1009
1010   return 0;
1011 }
1012
1013 unsigned ARMBaseInstrInfo::isLoadFromStackSlotPostFE(const MachineInstr *MI,
1014                                              int &FrameIndex) const {
1015   const MachineMemOperand *Dummy;
1016   return MI->mayLoad() && hasLoadFromStackSlot(MI, Dummy, FrameIndex);
1017 }
1018
1019 bool ARMBaseInstrInfo::expandPostRAPseudo(MachineBasicBlock::iterator MI) const{
1020   // This hook gets to expand COPY instructions before they become
1021   // copyPhysReg() calls.  Look for VMOVS instructions that can legally be
1022   // widened to VMOVD.  We prefer the VMOVD when possible because it may be
1023   // changed into a VORR that can go down the NEON pipeline.
1024   if (!WidenVMOVS || !MI->isCopy())
1025     return false;
1026
1027   // Look for a copy between even S-registers.  That is where we keep floats
1028   // when using NEON v2f32 instructions for f32 arithmetic.
1029   unsigned DstRegS = MI->getOperand(0).getReg();
1030   unsigned SrcRegS = MI->getOperand(1).getReg();
1031   if (!ARM::SPRRegClass.contains(DstRegS, SrcRegS))
1032     return false;
1033
1034   const TargetRegisterInfo *TRI = &getRegisterInfo();
1035   unsigned DstRegD = TRI->getMatchingSuperReg(DstRegS, ARM::ssub_0,
1036                                               &ARM::DPRRegClass);
1037   unsigned SrcRegD = TRI->getMatchingSuperReg(SrcRegS, ARM::ssub_0,
1038                                               &ARM::DPRRegClass);
1039   if (!DstRegD || !SrcRegD)
1040     return false;
1041
1042   // We want to widen this into a DstRegD = VMOVD SrcRegD copy.  This is only
1043   // legal if the COPY already defines the full DstRegD, and it isn't a
1044   // sub-register insertion.
1045   if (!MI->definesRegister(DstRegD, TRI) || MI->readsRegister(DstRegD, TRI))
1046     return false;
1047
1048   // A dead copy shouldn't show up here, but reject it just in case.
1049   if (MI->getOperand(0).isDead())
1050     return false;
1051
1052   // All clear, widen the COPY.
1053   DEBUG(dbgs() << "widening:    " << *MI);
1054
1055   // Get rid of the old <imp-def> of DstRegD.  Leave it if it defines a Q-reg
1056   // or some other super-register.
1057   int ImpDefIdx = MI->findRegisterDefOperandIdx(DstRegD);
1058   if (ImpDefIdx != -1)
1059     MI->RemoveOperand(ImpDefIdx);
1060
1061   // Change the opcode and operands.
1062   MI->setDesc(get(ARM::VMOVD));
1063   MI->getOperand(0).setReg(DstRegD);
1064   MI->getOperand(1).setReg(SrcRegD);
1065   AddDefaultPred(MachineInstrBuilder(MI));
1066
1067   // We are now reading SrcRegD instead of SrcRegS.  This may upset the
1068   // register scavenger and machine verifier, so we need to indicate that we
1069   // are reading an undefined value from SrcRegD, but a proper value from
1070   // SrcRegS.
1071   MI->getOperand(1).setIsUndef();
1072   MachineInstrBuilder(MI).addReg(SrcRegS, RegState::Implicit);
1073
1074   // SrcRegD may actually contain an unrelated value in the ssub_1
1075   // sub-register.  Don't kill it.  Only kill the ssub_0 sub-register.
1076   if (MI->getOperand(1).isKill()) {
1077     MI->getOperand(1).setIsKill(false);
1078     MI->addRegisterKilled(SrcRegS, TRI, true);
1079   }
1080
1081   DEBUG(dbgs() << "replaced by: " << *MI);
1082   return true;
1083 }
1084
1085 MachineInstr*
1086 ARMBaseInstrInfo::emitFrameIndexDebugValue(MachineFunction &MF,
1087                                            int FrameIx, uint64_t Offset,
1088                                            const MDNode *MDPtr,
1089                                            DebugLoc DL) const {
1090   MachineInstrBuilder MIB = BuildMI(MF, DL, get(ARM::DBG_VALUE))
1091     .addFrameIndex(FrameIx).addImm(0).addImm(Offset).addMetadata(MDPtr);
1092   return &*MIB;
1093 }
1094
1095 /// Create a copy of a const pool value. Update CPI to the new index and return
1096 /// the label UID.
1097 static unsigned duplicateCPV(MachineFunction &MF, unsigned &CPI) {
1098   MachineConstantPool *MCP = MF.getConstantPool();
1099   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1100
1101   const MachineConstantPoolEntry &MCPE = MCP->getConstants()[CPI];
1102   assert(MCPE.isMachineConstantPoolEntry() &&
1103          "Expecting a machine constantpool entry!");
1104   ARMConstantPoolValue *ACPV =
1105     static_cast<ARMConstantPoolValue*>(MCPE.Val.MachineCPVal);
1106
1107   unsigned PCLabelId = AFI->createPICLabelUId();
1108   ARMConstantPoolValue *NewCPV = 0;
1109   // FIXME: The below assumes PIC relocation model and that the function
1110   // is Thumb mode (t1 or t2). PCAdjustment would be 8 for ARM mode PIC, and
1111   // zero for non-PIC in ARM or Thumb. The callers are all of thumb LDR
1112   // instructions, so that's probably OK, but is PIC always correct when
1113   // we get here?
1114   if (ACPV->isGlobalValue())
1115     NewCPV = ARMConstantPoolConstant::
1116       Create(cast<ARMConstantPoolConstant>(ACPV)->getGV(), PCLabelId,
1117              ARMCP::CPValue, 4);
1118   else if (ACPV->isExtSymbol())
1119     NewCPV = ARMConstantPoolSymbol::
1120       Create(MF.getFunction()->getContext(),
1121              cast<ARMConstantPoolSymbol>(ACPV)->getSymbol(), PCLabelId, 4);
1122   else if (ACPV->isBlockAddress())
1123     NewCPV = ARMConstantPoolConstant::
1124       Create(cast<ARMConstantPoolConstant>(ACPV)->getBlockAddress(), PCLabelId,
1125              ARMCP::CPBlockAddress, 4);
1126   else if (ACPV->isLSDA())
1127     NewCPV = ARMConstantPoolConstant::Create(MF.getFunction(), PCLabelId,
1128                                              ARMCP::CPLSDA, 4);
1129   else if (ACPV->isMachineBasicBlock())
1130     NewCPV = ARMConstantPoolMBB::
1131       Create(MF.getFunction()->getContext(),
1132              cast<ARMConstantPoolMBB>(ACPV)->getMBB(), PCLabelId, 4);
1133   else
1134     llvm_unreachable("Unexpected ARM constantpool value type!!");
1135   CPI = MCP->getConstantPoolIndex(NewCPV, MCPE.getAlignment());
1136   return PCLabelId;
1137 }
1138
1139 void ARMBaseInstrInfo::
1140 reMaterialize(MachineBasicBlock &MBB,
1141               MachineBasicBlock::iterator I,
1142               unsigned DestReg, unsigned SubIdx,
1143               const MachineInstr *Orig,
1144               const TargetRegisterInfo &TRI) const {
1145   unsigned Opcode = Orig->getOpcode();
1146   switch (Opcode) {
1147   default: {
1148     MachineInstr *MI = MBB.getParent()->CloneMachineInstr(Orig);
1149     MI->substituteRegister(Orig->getOperand(0).getReg(), DestReg, SubIdx, TRI);
1150     MBB.insert(I, MI);
1151     break;
1152   }
1153   case ARM::tLDRpci_pic:
1154   case ARM::t2LDRpci_pic: {
1155     MachineFunction &MF = *MBB.getParent();
1156     unsigned CPI = Orig->getOperand(1).getIndex();
1157     unsigned PCLabelId = duplicateCPV(MF, CPI);
1158     MachineInstrBuilder MIB = BuildMI(MBB, I, Orig->getDebugLoc(), get(Opcode),
1159                                       DestReg)
1160       .addConstantPoolIndex(CPI).addImm(PCLabelId);
1161     MIB->setMemRefs(Orig->memoperands_begin(), Orig->memoperands_end());
1162     break;
1163   }
1164   }
1165 }
1166
1167 MachineInstr *
1168 ARMBaseInstrInfo::duplicate(MachineInstr *Orig, MachineFunction &MF) const {
1169   MachineInstr *MI = TargetInstrInfoImpl::duplicate(Orig, MF);
1170   switch(Orig->getOpcode()) {
1171   case ARM::tLDRpci_pic:
1172   case ARM::t2LDRpci_pic: {
1173     unsigned CPI = Orig->getOperand(1).getIndex();
1174     unsigned PCLabelId = duplicateCPV(MF, CPI);
1175     Orig->getOperand(1).setIndex(CPI);
1176     Orig->getOperand(2).setImm(PCLabelId);
1177     break;
1178   }
1179   }
1180   return MI;
1181 }
1182
1183 bool ARMBaseInstrInfo::produceSameValue(const MachineInstr *MI0,
1184                                         const MachineInstr *MI1,
1185                                         const MachineRegisterInfo *MRI) const {
1186   int Opcode = MI0->getOpcode();
1187   if (Opcode == ARM::t2LDRpci ||
1188       Opcode == ARM::t2LDRpci_pic ||
1189       Opcode == ARM::tLDRpci ||
1190       Opcode == ARM::tLDRpci_pic ||
1191       Opcode == ARM::MOV_ga_dyn ||
1192       Opcode == ARM::MOV_ga_pcrel ||
1193       Opcode == ARM::MOV_ga_pcrel_ldr ||
1194       Opcode == ARM::t2MOV_ga_dyn ||
1195       Opcode == ARM::t2MOV_ga_pcrel) {
1196     if (MI1->getOpcode() != Opcode)
1197       return false;
1198     if (MI0->getNumOperands() != MI1->getNumOperands())
1199       return false;
1200
1201     const MachineOperand &MO0 = MI0->getOperand(1);
1202     const MachineOperand &MO1 = MI1->getOperand(1);
1203     if (MO0.getOffset() != MO1.getOffset())
1204       return false;
1205
1206     if (Opcode == ARM::MOV_ga_dyn ||
1207         Opcode == ARM::MOV_ga_pcrel ||
1208         Opcode == ARM::MOV_ga_pcrel_ldr ||
1209         Opcode == ARM::t2MOV_ga_dyn ||
1210         Opcode == ARM::t2MOV_ga_pcrel)
1211       // Ignore the PC labels.
1212       return MO0.getGlobal() == MO1.getGlobal();
1213
1214     const MachineFunction *MF = MI0->getParent()->getParent();
1215     const MachineConstantPool *MCP = MF->getConstantPool();
1216     int CPI0 = MO0.getIndex();
1217     int CPI1 = MO1.getIndex();
1218     const MachineConstantPoolEntry &MCPE0 = MCP->getConstants()[CPI0];
1219     const MachineConstantPoolEntry &MCPE1 = MCP->getConstants()[CPI1];
1220     bool isARMCP0 = MCPE0.isMachineConstantPoolEntry();
1221     bool isARMCP1 = MCPE1.isMachineConstantPoolEntry();
1222     if (isARMCP0 && isARMCP1) {
1223       ARMConstantPoolValue *ACPV0 =
1224         static_cast<ARMConstantPoolValue*>(MCPE0.Val.MachineCPVal);
1225       ARMConstantPoolValue *ACPV1 =
1226         static_cast<ARMConstantPoolValue*>(MCPE1.Val.MachineCPVal);
1227       return ACPV0->hasSameValue(ACPV1);
1228     } else if (!isARMCP0 && !isARMCP1) {
1229       return MCPE0.Val.ConstVal == MCPE1.Val.ConstVal;
1230     }
1231     return false;
1232   } else if (Opcode == ARM::PICLDR) {
1233     if (MI1->getOpcode() != Opcode)
1234       return false;
1235     if (MI0->getNumOperands() != MI1->getNumOperands())
1236       return false;
1237
1238     unsigned Addr0 = MI0->getOperand(1).getReg();
1239     unsigned Addr1 = MI1->getOperand(1).getReg();
1240     if (Addr0 != Addr1) {
1241       if (!MRI ||
1242           !TargetRegisterInfo::isVirtualRegister(Addr0) ||
1243           !TargetRegisterInfo::isVirtualRegister(Addr1))
1244         return false;
1245
1246       // This assumes SSA form.
1247       MachineInstr *Def0 = MRI->getVRegDef(Addr0);
1248       MachineInstr *Def1 = MRI->getVRegDef(Addr1);
1249       // Check if the loaded value, e.g. a constantpool of a global address, are
1250       // the same.
1251       if (!produceSameValue(Def0, Def1, MRI))
1252         return false;
1253     }
1254
1255     for (unsigned i = 3, e = MI0->getNumOperands(); i != e; ++i) {
1256       // %vreg12<def> = PICLDR %vreg11, 0, pred:14, pred:%noreg
1257       const MachineOperand &MO0 = MI0->getOperand(i);
1258       const MachineOperand &MO1 = MI1->getOperand(i);
1259       if (!MO0.isIdenticalTo(MO1))
1260         return false;
1261     }
1262     return true;
1263   }
1264
1265   return MI0->isIdenticalTo(MI1, MachineInstr::IgnoreVRegDefs);
1266 }
1267
1268 /// areLoadsFromSameBasePtr - This is used by the pre-regalloc scheduler to
1269 /// determine if two loads are loading from the same base address. It should
1270 /// only return true if the base pointers are the same and the only differences
1271 /// between the two addresses is the offset. It also returns the offsets by
1272 /// reference.
1273 bool ARMBaseInstrInfo::areLoadsFromSameBasePtr(SDNode *Load1, SDNode *Load2,
1274                                                int64_t &Offset1,
1275                                                int64_t &Offset2) const {
1276   // Don't worry about Thumb: just ARM and Thumb2.
1277   if (Subtarget.isThumb1Only()) return false;
1278
1279   if (!Load1->isMachineOpcode() || !Load2->isMachineOpcode())
1280     return false;
1281
1282   switch (Load1->getMachineOpcode()) {
1283   default:
1284     return false;
1285   case ARM::LDRi12:
1286   case ARM::LDRBi12:
1287   case ARM::LDRD:
1288   case ARM::LDRH:
1289   case ARM::LDRSB:
1290   case ARM::LDRSH:
1291   case ARM::VLDRD:
1292   case ARM::VLDRS:
1293   case ARM::t2LDRi8:
1294   case ARM::t2LDRDi8:
1295   case ARM::t2LDRSHi8:
1296   case ARM::t2LDRi12:
1297   case ARM::t2LDRSHi12:
1298     break;
1299   }
1300
1301   switch (Load2->getMachineOpcode()) {
1302   default:
1303     return false;
1304   case ARM::LDRi12:
1305   case ARM::LDRBi12:
1306   case ARM::LDRD:
1307   case ARM::LDRH:
1308   case ARM::LDRSB:
1309   case ARM::LDRSH:
1310   case ARM::VLDRD:
1311   case ARM::VLDRS:
1312   case ARM::t2LDRi8:
1313   case ARM::t2LDRDi8:
1314   case ARM::t2LDRSHi8:
1315   case ARM::t2LDRi12:
1316   case ARM::t2LDRSHi12:
1317     break;
1318   }
1319
1320   // Check if base addresses and chain operands match.
1321   if (Load1->getOperand(0) != Load2->getOperand(0) ||
1322       Load1->getOperand(4) != Load2->getOperand(4))
1323     return false;
1324
1325   // Index should be Reg0.
1326   if (Load1->getOperand(3) != Load2->getOperand(3))
1327     return false;
1328
1329   // Determine the offsets.
1330   if (isa<ConstantSDNode>(Load1->getOperand(1)) &&
1331       isa<ConstantSDNode>(Load2->getOperand(1))) {
1332     Offset1 = cast<ConstantSDNode>(Load1->getOperand(1))->getSExtValue();
1333     Offset2 = cast<ConstantSDNode>(Load2->getOperand(1))->getSExtValue();
1334     return true;
1335   }
1336
1337   return false;
1338 }
1339
1340 /// shouldScheduleLoadsNear - This is a used by the pre-regalloc scheduler to
1341 /// determine (in conjunction with areLoadsFromSameBasePtr) if two loads should
1342 /// be scheduled togther. On some targets if two loads are loading from
1343 /// addresses in the same cache line, it's better if they are scheduled
1344 /// together. This function takes two integers that represent the load offsets
1345 /// from the common base address. It returns true if it decides it's desirable
1346 /// to schedule the two loads together. "NumLoads" is the number of loads that
1347 /// have already been scheduled after Load1.
1348 bool ARMBaseInstrInfo::shouldScheduleLoadsNear(SDNode *Load1, SDNode *Load2,
1349                                                int64_t Offset1, int64_t Offset2,
1350                                                unsigned NumLoads) const {
1351   // Don't worry about Thumb: just ARM and Thumb2.
1352   if (Subtarget.isThumb1Only()) return false;
1353
1354   assert(Offset2 > Offset1);
1355
1356   if ((Offset2 - Offset1) / 8 > 64)
1357     return false;
1358
1359   if (Load1->getMachineOpcode() != Load2->getMachineOpcode())
1360     return false;  // FIXME: overly conservative?
1361
1362   // Four loads in a row should be sufficient.
1363   if (NumLoads >= 3)
1364     return false;
1365
1366   return true;
1367 }
1368
1369 bool ARMBaseInstrInfo::isSchedulingBoundary(const MachineInstr *MI,
1370                                             const MachineBasicBlock *MBB,
1371                                             const MachineFunction &MF) const {
1372   // Debug info is never a scheduling boundary. It's necessary to be explicit
1373   // due to the special treatment of IT instructions below, otherwise a
1374   // dbg_value followed by an IT will result in the IT instruction being
1375   // considered a scheduling hazard, which is wrong. It should be the actual
1376   // instruction preceding the dbg_value instruction(s), just like it is
1377   // when debug info is not present.
1378   if (MI->isDebugValue())
1379     return false;
1380
1381   // Terminators and labels can't be scheduled around.
1382   if (MI->isTerminator() || MI->isLabel())
1383     return true;
1384
1385   // Treat the start of the IT block as a scheduling boundary, but schedule
1386   // t2IT along with all instructions following it.
1387   // FIXME: This is a big hammer. But the alternative is to add all potential
1388   // true and anti dependencies to IT block instructions as implicit operands
1389   // to the t2IT instruction. The added compile time and complexity does not
1390   // seem worth it.
1391   MachineBasicBlock::const_iterator I = MI;
1392   // Make sure to skip any dbg_value instructions
1393   while (++I != MBB->end() && I->isDebugValue())
1394     ;
1395   if (I != MBB->end() && I->getOpcode() == ARM::t2IT)
1396     return true;
1397
1398   // Don't attempt to schedule around any instruction that defines
1399   // a stack-oriented pointer, as it's unlikely to be profitable. This
1400   // saves compile time, because it doesn't require every single
1401   // stack slot reference to depend on the instruction that does the
1402   // modification.
1403   if (MI->definesRegister(ARM::SP))
1404     return true;
1405
1406   return false;
1407 }
1408
1409 bool ARMBaseInstrInfo::
1410 isProfitableToIfCvt(MachineBasicBlock &MBB,
1411                     unsigned NumCycles, unsigned ExtraPredCycles,
1412                     const BranchProbability &Probability) const {
1413   if (!NumCycles)
1414     return false;
1415
1416   // Attempt to estimate the relative costs of predication versus branching.
1417   unsigned UnpredCost = Probability.getNumerator() * NumCycles;
1418   UnpredCost /= Probability.getDenominator();
1419   UnpredCost += 1; // The branch itself
1420   UnpredCost += Subtarget.getMispredictionPenalty() / 10;
1421
1422   return (NumCycles + ExtraPredCycles) <= UnpredCost;
1423 }
1424
1425 bool ARMBaseInstrInfo::
1426 isProfitableToIfCvt(MachineBasicBlock &TMBB,
1427                     unsigned TCycles, unsigned TExtra,
1428                     MachineBasicBlock &FMBB,
1429                     unsigned FCycles, unsigned FExtra,
1430                     const BranchProbability &Probability) const {
1431   if (!TCycles || !FCycles)
1432     return false;
1433
1434   // Attempt to estimate the relative costs of predication versus branching.
1435   unsigned TUnpredCost = Probability.getNumerator() * TCycles;
1436   TUnpredCost /= Probability.getDenominator();
1437
1438   uint32_t Comp = Probability.getDenominator() - Probability.getNumerator();
1439   unsigned FUnpredCost = Comp * FCycles;
1440   FUnpredCost /= Probability.getDenominator();
1441
1442   unsigned UnpredCost = TUnpredCost + FUnpredCost;
1443   UnpredCost += 1; // The branch itself
1444   UnpredCost += Subtarget.getMispredictionPenalty() / 10;
1445
1446   return (TCycles + FCycles + TExtra + FExtra) <= UnpredCost;
1447 }
1448
1449 /// getInstrPredicate - If instruction is predicated, returns its predicate
1450 /// condition, otherwise returns AL. It also returns the condition code
1451 /// register by reference.
1452 ARMCC::CondCodes
1453 llvm::getInstrPredicate(const MachineInstr *MI, unsigned &PredReg) {
1454   int PIdx = MI->findFirstPredOperandIdx();
1455   if (PIdx == -1) {
1456     PredReg = 0;
1457     return ARMCC::AL;
1458   }
1459
1460   PredReg = MI->getOperand(PIdx+1).getReg();
1461   return (ARMCC::CondCodes)MI->getOperand(PIdx).getImm();
1462 }
1463
1464
1465 int llvm::getMatchingCondBranchOpcode(int Opc) {
1466   if (Opc == ARM::B)
1467     return ARM::Bcc;
1468   if (Opc == ARM::tB)
1469     return ARM::tBcc;
1470   if (Opc == ARM::t2B)
1471     return ARM::t2Bcc;
1472
1473   llvm_unreachable("Unknown unconditional branch opcode!");
1474 }
1475
1476
1477 /// Map pseudo instructions that imply an 'S' bit onto real opcodes. Whether the
1478 /// instruction is encoded with an 'S' bit is determined by the optional CPSR
1479 /// def operand.
1480 ///
1481 /// This will go away once we can teach tblgen how to set the optional CPSR def
1482 /// operand itself.
1483 struct AddSubFlagsOpcodePair {
1484   unsigned PseudoOpc;
1485   unsigned MachineOpc;
1486 };
1487
1488 static AddSubFlagsOpcodePair AddSubFlagsOpcodeMap[] = {
1489   {ARM::ADDSri, ARM::ADDri},
1490   {ARM::ADDSrr, ARM::ADDrr},
1491   {ARM::ADDSrsi, ARM::ADDrsi},
1492   {ARM::ADDSrsr, ARM::ADDrsr},
1493
1494   {ARM::SUBSri, ARM::SUBri},
1495   {ARM::SUBSrr, ARM::SUBrr},
1496   {ARM::SUBSrsi, ARM::SUBrsi},
1497   {ARM::SUBSrsr, ARM::SUBrsr},
1498
1499   {ARM::RSBSri, ARM::RSBri},
1500   {ARM::RSBSrsi, ARM::RSBrsi},
1501   {ARM::RSBSrsr, ARM::RSBrsr},
1502
1503   {ARM::t2ADDSri, ARM::t2ADDri},
1504   {ARM::t2ADDSrr, ARM::t2ADDrr},
1505   {ARM::t2ADDSrs, ARM::t2ADDrs},
1506
1507   {ARM::t2SUBSri, ARM::t2SUBri},
1508   {ARM::t2SUBSrr, ARM::t2SUBrr},
1509   {ARM::t2SUBSrs, ARM::t2SUBrs},
1510
1511   {ARM::t2RSBSri, ARM::t2RSBri},
1512   {ARM::t2RSBSrs, ARM::t2RSBrs},
1513 };
1514
1515 unsigned llvm::convertAddSubFlagsOpcode(unsigned OldOpc) {
1516   static const int NPairs =
1517     sizeof(AddSubFlagsOpcodeMap) / sizeof(AddSubFlagsOpcodePair);
1518   for (AddSubFlagsOpcodePair *OpcPair = &AddSubFlagsOpcodeMap[0],
1519          *End = &AddSubFlagsOpcodeMap[NPairs]; OpcPair != End; ++OpcPair) {
1520     if (OldOpc == OpcPair->PseudoOpc) {
1521       return OpcPair->MachineOpc;
1522     }
1523   }
1524   return 0;
1525 }
1526
1527 void llvm::emitARMRegPlusImmediate(MachineBasicBlock &MBB,
1528                                MachineBasicBlock::iterator &MBBI, DebugLoc dl,
1529                                unsigned DestReg, unsigned BaseReg, int NumBytes,
1530                                ARMCC::CondCodes Pred, unsigned PredReg,
1531                                const ARMBaseInstrInfo &TII, unsigned MIFlags) {
1532   bool isSub = NumBytes < 0;
1533   if (isSub) NumBytes = -NumBytes;
1534
1535   while (NumBytes) {
1536     unsigned RotAmt = ARM_AM::getSOImmValRotate(NumBytes);
1537     unsigned ThisVal = NumBytes & ARM_AM::rotr32(0xFF, RotAmt);
1538     assert(ThisVal && "Didn't extract field correctly");
1539
1540     // We will handle these bits from offset, clear them.
1541     NumBytes &= ~ThisVal;
1542
1543     assert(ARM_AM::getSOImmVal(ThisVal) != -1 && "Bit extraction didn't work?");
1544
1545     // Build the new ADD / SUB.
1546     unsigned Opc = isSub ? ARM::SUBri : ARM::ADDri;
1547     BuildMI(MBB, MBBI, dl, TII.get(Opc), DestReg)
1548       .addReg(BaseReg, RegState::Kill).addImm(ThisVal)
1549       .addImm((unsigned)Pred).addReg(PredReg).addReg(0)
1550       .setMIFlags(MIFlags);
1551     BaseReg = DestReg;
1552   }
1553 }
1554
1555 bool llvm::rewriteARMFrameIndex(MachineInstr &MI, unsigned FrameRegIdx,
1556                                 unsigned FrameReg, int &Offset,
1557                                 const ARMBaseInstrInfo &TII) {
1558   unsigned Opcode = MI.getOpcode();
1559   const MCInstrDesc &Desc = MI.getDesc();
1560   unsigned AddrMode = (Desc.TSFlags & ARMII::AddrModeMask);
1561   bool isSub = false;
1562
1563   // Memory operands in inline assembly always use AddrMode2.
1564   if (Opcode == ARM::INLINEASM)
1565     AddrMode = ARMII::AddrMode2;
1566
1567   if (Opcode == ARM::ADDri) {
1568     Offset += MI.getOperand(FrameRegIdx+1).getImm();
1569     if (Offset == 0) {
1570       // Turn it into a move.
1571       MI.setDesc(TII.get(ARM::MOVr));
1572       MI.getOperand(FrameRegIdx).ChangeToRegister(FrameReg, false);
1573       MI.RemoveOperand(FrameRegIdx+1);
1574       Offset = 0;
1575       return true;
1576     } else if (Offset < 0) {
1577       Offset = -Offset;
1578       isSub = true;
1579       MI.setDesc(TII.get(ARM::SUBri));
1580     }
1581
1582     // Common case: small offset, fits into instruction.
1583     if (ARM_AM::getSOImmVal(Offset) != -1) {
1584       // Replace the FrameIndex with sp / fp
1585       MI.getOperand(FrameRegIdx).ChangeToRegister(FrameReg, false);
1586       MI.getOperand(FrameRegIdx+1).ChangeToImmediate(Offset);
1587       Offset = 0;
1588       return true;
1589     }
1590
1591     // Otherwise, pull as much of the immedidate into this ADDri/SUBri
1592     // as possible.
1593     unsigned RotAmt = ARM_AM::getSOImmValRotate(Offset);
1594     unsigned ThisImmVal = Offset & ARM_AM::rotr32(0xFF, RotAmt);
1595
1596     // We will handle these bits from offset, clear them.
1597     Offset &= ~ThisImmVal;
1598
1599     // Get the properly encoded SOImmVal field.
1600     assert(ARM_AM::getSOImmVal(ThisImmVal) != -1 &&
1601            "Bit extraction didn't work?");
1602     MI.getOperand(FrameRegIdx+1).ChangeToImmediate(ThisImmVal);
1603  } else {
1604     unsigned ImmIdx = 0;
1605     int InstrOffs = 0;
1606     unsigned NumBits = 0;
1607     unsigned Scale = 1;
1608     switch (AddrMode) {
1609     case ARMII::AddrMode_i12: {
1610       ImmIdx = FrameRegIdx + 1;
1611       InstrOffs = MI.getOperand(ImmIdx).getImm();
1612       NumBits = 12;
1613       break;
1614     }
1615     case ARMII::AddrMode2: {
1616       ImmIdx = FrameRegIdx+2;
1617       InstrOffs = ARM_AM::getAM2Offset(MI.getOperand(ImmIdx).getImm());
1618       if (ARM_AM::getAM2Op(MI.getOperand(ImmIdx).getImm()) == ARM_AM::sub)
1619         InstrOffs *= -1;
1620       NumBits = 12;
1621       break;
1622     }
1623     case ARMII::AddrMode3: {
1624       ImmIdx = FrameRegIdx+2;
1625       InstrOffs = ARM_AM::getAM3Offset(MI.getOperand(ImmIdx).getImm());
1626       if (ARM_AM::getAM3Op(MI.getOperand(ImmIdx).getImm()) == ARM_AM::sub)
1627         InstrOffs *= -1;
1628       NumBits = 8;
1629       break;
1630     }
1631     case ARMII::AddrMode4:
1632     case ARMII::AddrMode6:
1633       // Can't fold any offset even if it's zero.
1634       return false;
1635     case ARMII::AddrMode5: {
1636       ImmIdx = FrameRegIdx+1;
1637       InstrOffs = ARM_AM::getAM5Offset(MI.getOperand(ImmIdx).getImm());
1638       if (ARM_AM::getAM5Op(MI.getOperand(ImmIdx).getImm()) == ARM_AM::sub)
1639         InstrOffs *= -1;
1640       NumBits = 8;
1641       Scale = 4;
1642       break;
1643     }
1644     default:
1645       llvm_unreachable("Unsupported addressing mode!");
1646     }
1647
1648     Offset += InstrOffs * Scale;
1649     assert((Offset & (Scale-1)) == 0 && "Can't encode this offset!");
1650     if (Offset < 0) {
1651       Offset = -Offset;
1652       isSub = true;
1653     }
1654
1655     // Attempt to fold address comp. if opcode has offset bits
1656     if (NumBits > 0) {
1657       // Common case: small offset, fits into instruction.
1658       MachineOperand &ImmOp = MI.getOperand(ImmIdx);
1659       int ImmedOffset = Offset / Scale;
1660       unsigned Mask = (1 << NumBits) - 1;
1661       if ((unsigned)Offset <= Mask * Scale) {
1662         // Replace the FrameIndex with sp
1663         MI.getOperand(FrameRegIdx).ChangeToRegister(FrameReg, false);
1664         // FIXME: When addrmode2 goes away, this will simplify (like the
1665         // T2 version), as the LDR.i12 versions don't need the encoding
1666         // tricks for the offset value.
1667         if (isSub) {
1668           if (AddrMode == ARMII::AddrMode_i12)
1669             ImmedOffset = -ImmedOffset;
1670           else
1671             ImmedOffset |= 1 << NumBits;
1672         }
1673         ImmOp.ChangeToImmediate(ImmedOffset);
1674         Offset = 0;
1675         return true;
1676       }
1677
1678       // Otherwise, it didn't fit. Pull in what we can to simplify the immed.
1679       ImmedOffset = ImmedOffset & Mask;
1680       if (isSub) {
1681         if (AddrMode == ARMII::AddrMode_i12)
1682           ImmedOffset = -ImmedOffset;
1683         else
1684           ImmedOffset |= 1 << NumBits;
1685       }
1686       ImmOp.ChangeToImmediate(ImmedOffset);
1687       Offset &= ~(Mask*Scale);
1688     }
1689   }
1690
1691   Offset = (isSub) ? -Offset : Offset;
1692   return Offset == 0;
1693 }
1694
1695 bool ARMBaseInstrInfo::
1696 AnalyzeCompare(const MachineInstr *MI, unsigned &SrcReg, int &CmpMask,
1697                int &CmpValue) const {
1698   switch (MI->getOpcode()) {
1699   default: break;
1700   case ARM::CMPri:
1701   case ARM::t2CMPri:
1702     SrcReg = MI->getOperand(0).getReg();
1703     CmpMask = ~0;
1704     CmpValue = MI->getOperand(1).getImm();
1705     return true;
1706   case ARM::TSTri:
1707   case ARM::t2TSTri:
1708     SrcReg = MI->getOperand(0).getReg();
1709     CmpMask = MI->getOperand(1).getImm();
1710     CmpValue = 0;
1711     return true;
1712   }
1713
1714   return false;
1715 }
1716
1717 /// isSuitableForMask - Identify a suitable 'and' instruction that
1718 /// operates on the given source register and applies the same mask
1719 /// as a 'tst' instruction. Provide a limited look-through for copies.
1720 /// When successful, MI will hold the found instruction.
1721 static bool isSuitableForMask(MachineInstr *&MI, unsigned SrcReg,
1722                               int CmpMask, bool CommonUse) {
1723   switch (MI->getOpcode()) {
1724     case ARM::ANDri:
1725     case ARM::t2ANDri:
1726       if (CmpMask != MI->getOperand(2).getImm())
1727         return false;
1728       if (SrcReg == MI->getOperand(CommonUse ? 1 : 0).getReg())
1729         return true;
1730       break;
1731     case ARM::COPY: {
1732       // Walk down one instruction which is potentially an 'and'.
1733       const MachineInstr &Copy = *MI;
1734       MachineBasicBlock::iterator AND(
1735         llvm::next(MachineBasicBlock::iterator(MI)));
1736       if (AND == MI->getParent()->end()) return false;
1737       MI = AND;
1738       return isSuitableForMask(MI, Copy.getOperand(0).getReg(),
1739                                CmpMask, true);
1740     }
1741   }
1742
1743   return false;
1744 }
1745
1746 /// OptimizeCompareInstr - Convert the instruction supplying the argument to the
1747 /// comparison into one that sets the zero bit in the flags register.
1748 bool ARMBaseInstrInfo::
1749 OptimizeCompareInstr(MachineInstr *CmpInstr, unsigned SrcReg, int CmpMask,
1750                      int CmpValue, const MachineRegisterInfo *MRI) const {
1751   if (CmpValue != 0)
1752     return false;
1753
1754   MachineRegisterInfo::def_iterator DI = MRI->def_begin(SrcReg);
1755   if (llvm::next(DI) != MRI->def_end())
1756     // Only support one definition.
1757     return false;
1758
1759   MachineInstr *MI = &*DI;
1760
1761   // Masked compares sometimes use the same register as the corresponding 'and'.
1762   if (CmpMask != ~0) {
1763     if (!isSuitableForMask(MI, SrcReg, CmpMask, false)) {
1764       MI = 0;
1765       for (MachineRegisterInfo::use_iterator UI = MRI->use_begin(SrcReg),
1766            UE = MRI->use_end(); UI != UE; ++UI) {
1767         if (UI->getParent() != CmpInstr->getParent()) continue;
1768         MachineInstr *PotentialAND = &*UI;
1769         if (!isSuitableForMask(PotentialAND, SrcReg, CmpMask, true))
1770           continue;
1771         MI = PotentialAND;
1772         break;
1773       }
1774       if (!MI) return false;
1775     }
1776   }
1777
1778   // Conservatively refuse to convert an instruction which isn't in the same BB
1779   // as the comparison.
1780   if (MI->getParent() != CmpInstr->getParent())
1781     return false;
1782
1783   // Check that CPSR isn't set between the comparison instruction and the one we
1784   // want to change.
1785   MachineBasicBlock::iterator I = CmpInstr,E = MI, B = MI->getParent()->begin();
1786
1787   // Early exit if CmpInstr is at the beginning of the BB.
1788   if (I == B) return false;
1789
1790   --I;
1791   for (; I != E; --I) {
1792     const MachineInstr &Instr = *I;
1793
1794     for (unsigned IO = 0, EO = Instr.getNumOperands(); IO != EO; ++IO) {
1795       const MachineOperand &MO = Instr.getOperand(IO);
1796       if (MO.isRegMask() && MO.clobbersPhysReg(ARM::CPSR))
1797         return false;
1798       if (!MO.isReg()) continue;
1799
1800       // This instruction modifies or uses CPSR after the one we want to
1801       // change. We can't do this transformation.
1802       if (MO.getReg() == ARM::CPSR)
1803         return false;
1804     }
1805
1806     if (I == B)
1807       // The 'and' is below the comparison instruction.
1808       return false;
1809   }
1810
1811   // Set the "zero" bit in CPSR.
1812   switch (MI->getOpcode()) {
1813   default: break;
1814   case ARM::RSBrr:
1815   case ARM::RSBri:
1816   case ARM::RSCrr:
1817   case ARM::RSCri:
1818   case ARM::ADDrr:
1819   case ARM::ADDri:
1820   case ARM::ADCrr:
1821   case ARM::ADCri:
1822   case ARM::SUBrr:
1823   case ARM::SUBri:
1824   case ARM::SBCrr:
1825   case ARM::SBCri:
1826   case ARM::t2RSBri:
1827   case ARM::t2ADDrr:
1828   case ARM::t2ADDri:
1829   case ARM::t2ADCrr:
1830   case ARM::t2ADCri:
1831   case ARM::t2SUBrr:
1832   case ARM::t2SUBri:
1833   case ARM::t2SBCrr:
1834   case ARM::t2SBCri:
1835   case ARM::ANDrr:
1836   case ARM::ANDri:
1837   case ARM::t2ANDrr:
1838   case ARM::t2ANDri:
1839   case ARM::ORRrr:
1840   case ARM::ORRri:
1841   case ARM::t2ORRrr:
1842   case ARM::t2ORRri:
1843   case ARM::EORrr:
1844   case ARM::EORri:
1845   case ARM::t2EORrr:
1846   case ARM::t2EORri: {
1847     // Scan forward for the use of CPSR, if it's a conditional code requires
1848     // checking of V bit, then this is not safe to do. If we can't find the
1849     // CPSR use (i.e. used in another block), then it's not safe to perform
1850     // the optimization.
1851     bool isSafe = false;
1852     I = CmpInstr;
1853     E = MI->getParent()->end();
1854     while (!isSafe && ++I != E) {
1855       const MachineInstr &Instr = *I;
1856       for (unsigned IO = 0, EO = Instr.getNumOperands();
1857            !isSafe && IO != EO; ++IO) {
1858         const MachineOperand &MO = Instr.getOperand(IO);
1859         if (MO.isRegMask() && MO.clobbersPhysReg(ARM::CPSR)) {
1860           isSafe = true;
1861           break;
1862         }
1863         if (!MO.isReg() || MO.getReg() != ARM::CPSR)
1864           continue;
1865         if (MO.isDef()) {
1866           isSafe = true;
1867           break;
1868         }
1869         // Condition code is after the operand before CPSR.
1870         ARMCC::CondCodes CC = (ARMCC::CondCodes)Instr.getOperand(IO-1).getImm();
1871         switch (CC) {
1872         default:
1873           isSafe = true;
1874           break;
1875         case ARMCC::VS:
1876         case ARMCC::VC:
1877         case ARMCC::GE:
1878         case ARMCC::LT:
1879         case ARMCC::GT:
1880         case ARMCC::LE:
1881           return false;
1882         }
1883       }
1884     }
1885
1886     if (!isSafe)
1887       return false;
1888
1889     // Toggle the optional operand to CPSR.
1890     MI->getOperand(5).setReg(ARM::CPSR);
1891     MI->getOperand(5).setIsDef(true);
1892     CmpInstr->eraseFromParent();
1893     return true;
1894   }
1895   }
1896
1897   return false;
1898 }
1899
1900 bool ARMBaseInstrInfo::FoldImmediate(MachineInstr *UseMI,
1901                                      MachineInstr *DefMI, unsigned Reg,
1902                                      MachineRegisterInfo *MRI) const {
1903   // Fold large immediates into add, sub, or, xor.
1904   unsigned DefOpc = DefMI->getOpcode();
1905   if (DefOpc != ARM::t2MOVi32imm && DefOpc != ARM::MOVi32imm)
1906     return false;
1907   if (!DefMI->getOperand(1).isImm())
1908     // Could be t2MOVi32imm <ga:xx>
1909     return false;
1910
1911   if (!MRI->hasOneNonDBGUse(Reg))
1912     return false;
1913
1914   unsigned UseOpc = UseMI->getOpcode();
1915   unsigned NewUseOpc = 0;
1916   uint32_t ImmVal = (uint32_t)DefMI->getOperand(1).getImm();
1917   uint32_t SOImmValV1 = 0, SOImmValV2 = 0;
1918   bool Commute = false;
1919   switch (UseOpc) {
1920   default: return false;
1921   case ARM::SUBrr:
1922   case ARM::ADDrr:
1923   case ARM::ORRrr:
1924   case ARM::EORrr:
1925   case ARM::t2SUBrr:
1926   case ARM::t2ADDrr:
1927   case ARM::t2ORRrr:
1928   case ARM::t2EORrr: {
1929     Commute = UseMI->getOperand(2).getReg() != Reg;
1930     switch (UseOpc) {
1931     default: break;
1932     case ARM::SUBrr: {
1933       if (Commute)
1934         return false;
1935       ImmVal = -ImmVal;
1936       NewUseOpc = ARM::SUBri;
1937       // Fallthrough
1938     }
1939     case ARM::ADDrr:
1940     case ARM::ORRrr:
1941     case ARM::EORrr: {
1942       if (!ARM_AM::isSOImmTwoPartVal(ImmVal))
1943         return false;
1944       SOImmValV1 = (uint32_t)ARM_AM::getSOImmTwoPartFirst(ImmVal);
1945       SOImmValV2 = (uint32_t)ARM_AM::getSOImmTwoPartSecond(ImmVal);
1946       switch (UseOpc) {
1947       default: break;
1948       case ARM::ADDrr: NewUseOpc = ARM::ADDri; break;
1949       case ARM::ORRrr: NewUseOpc = ARM::ORRri; break;
1950       case ARM::EORrr: NewUseOpc = ARM::EORri; break;
1951       }
1952       break;
1953     }
1954     case ARM::t2SUBrr: {
1955       if (Commute)
1956         return false;
1957       ImmVal = -ImmVal;
1958       NewUseOpc = ARM::t2SUBri;
1959       // Fallthrough
1960     }
1961     case ARM::t2ADDrr:
1962     case ARM::t2ORRrr:
1963     case ARM::t2EORrr: {
1964       if (!ARM_AM::isT2SOImmTwoPartVal(ImmVal))
1965         return false;
1966       SOImmValV1 = (uint32_t)ARM_AM::getT2SOImmTwoPartFirst(ImmVal);
1967       SOImmValV2 = (uint32_t)ARM_AM::getT2SOImmTwoPartSecond(ImmVal);
1968       switch (UseOpc) {
1969       default: break;
1970       case ARM::t2ADDrr: NewUseOpc = ARM::t2ADDri; break;
1971       case ARM::t2ORRrr: NewUseOpc = ARM::t2ORRri; break;
1972       case ARM::t2EORrr: NewUseOpc = ARM::t2EORri; break;
1973       }
1974       break;
1975     }
1976     }
1977   }
1978   }
1979
1980   unsigned OpIdx = Commute ? 2 : 1;
1981   unsigned Reg1 = UseMI->getOperand(OpIdx).getReg();
1982   bool isKill = UseMI->getOperand(OpIdx).isKill();
1983   unsigned NewReg = MRI->createVirtualRegister(MRI->getRegClass(Reg));
1984   AddDefaultCC(AddDefaultPred(BuildMI(*UseMI->getParent(),
1985                                       UseMI, UseMI->getDebugLoc(),
1986                                       get(NewUseOpc), NewReg)
1987                               .addReg(Reg1, getKillRegState(isKill))
1988                               .addImm(SOImmValV1)));
1989   UseMI->setDesc(get(NewUseOpc));
1990   UseMI->getOperand(1).setReg(NewReg);
1991   UseMI->getOperand(1).setIsKill();
1992   UseMI->getOperand(2).ChangeToImmediate(SOImmValV2);
1993   DefMI->eraseFromParent();
1994   return true;
1995 }
1996
1997 unsigned
1998 ARMBaseInstrInfo::getNumMicroOps(const InstrItineraryData *ItinData,
1999                                  const MachineInstr *MI) const {
2000   if (!ItinData || ItinData->isEmpty())
2001     return 1;
2002
2003   const MCInstrDesc &Desc = MI->getDesc();
2004   unsigned Class = Desc.getSchedClass();
2005   unsigned UOps = ItinData->Itineraries[Class].NumMicroOps;
2006   if (UOps)
2007     return UOps;
2008
2009   unsigned Opc = MI->getOpcode();
2010   switch (Opc) {
2011   default:
2012     llvm_unreachable("Unexpected multi-uops instruction!");
2013   case ARM::VLDMQIA:
2014   case ARM::VSTMQIA:
2015     return 2;
2016
2017   // The number of uOps for load / store multiple are determined by the number
2018   // registers.
2019   //
2020   // On Cortex-A8, each pair of register loads / stores can be scheduled on the
2021   // same cycle. The scheduling for the first load / store must be done
2022   // separately by assuming the the address is not 64-bit aligned.
2023   //
2024   // On Cortex-A9, the formula is simply (#reg / 2) + (#reg % 2). If the address
2025   // is not 64-bit aligned, then AGU would take an extra cycle.  For VFP / NEON
2026   // load / store multiple, the formula is (#reg / 2) + (#reg % 2) + 1.
2027   case ARM::VLDMDIA:
2028   case ARM::VLDMDIA_UPD:
2029   case ARM::VLDMDDB_UPD:
2030   case ARM::VLDMSIA:
2031   case ARM::VLDMSIA_UPD:
2032   case ARM::VLDMSDB_UPD:
2033   case ARM::VSTMDIA:
2034   case ARM::VSTMDIA_UPD:
2035   case ARM::VSTMDDB_UPD:
2036   case ARM::VSTMSIA:
2037   case ARM::VSTMSIA_UPD:
2038   case ARM::VSTMSDB_UPD: {
2039     unsigned NumRegs = MI->getNumOperands() - Desc.getNumOperands();
2040     return (NumRegs / 2) + (NumRegs % 2) + 1;
2041   }
2042
2043   case ARM::LDMIA_RET:
2044   case ARM::LDMIA:
2045   case ARM::LDMDA:
2046   case ARM::LDMDB:
2047   case ARM::LDMIB:
2048   case ARM::LDMIA_UPD:
2049   case ARM::LDMDA_UPD:
2050   case ARM::LDMDB_UPD:
2051   case ARM::LDMIB_UPD:
2052   case ARM::STMIA:
2053   case ARM::STMDA:
2054   case ARM::STMDB:
2055   case ARM::STMIB:
2056   case ARM::STMIA_UPD:
2057   case ARM::STMDA_UPD:
2058   case ARM::STMDB_UPD:
2059   case ARM::STMIB_UPD:
2060   case ARM::tLDMIA:
2061   case ARM::tLDMIA_UPD:
2062   case ARM::tSTMIA_UPD:
2063   case ARM::tPOP_RET:
2064   case ARM::tPOP:
2065   case ARM::tPUSH:
2066   case ARM::t2LDMIA_RET:
2067   case ARM::t2LDMIA:
2068   case ARM::t2LDMDB:
2069   case ARM::t2LDMIA_UPD:
2070   case ARM::t2LDMDB_UPD:
2071   case ARM::t2STMIA:
2072   case ARM::t2STMDB:
2073   case ARM::t2STMIA_UPD:
2074   case ARM::t2STMDB_UPD: {
2075     unsigned NumRegs = MI->getNumOperands() - Desc.getNumOperands() + 1;
2076     if (Subtarget.isCortexA8()) {
2077       if (NumRegs < 4)
2078         return 2;
2079       // 4 registers would be issued: 2, 2.
2080       // 5 registers would be issued: 2, 2, 1.
2081       UOps = (NumRegs / 2);
2082       if (NumRegs % 2)
2083         ++UOps;
2084       return UOps;
2085     } else if (Subtarget.isCortexA9()) {
2086       UOps = (NumRegs / 2);
2087       // If there are odd number of registers or if it's not 64-bit aligned,
2088       // then it takes an extra AGU (Address Generation Unit) cycle.
2089       if ((NumRegs % 2) ||
2090           !MI->hasOneMemOperand() ||
2091           (*MI->memoperands_begin())->getAlignment() < 8)
2092         ++UOps;
2093       return UOps;
2094     } else {
2095       // Assume the worst.
2096       return NumRegs;
2097     }
2098   }
2099   }
2100 }
2101
2102 int
2103 ARMBaseInstrInfo::getVLDMDefCycle(const InstrItineraryData *ItinData,
2104                                   const MCInstrDesc &DefMCID,
2105                                   unsigned DefClass,
2106                                   unsigned DefIdx, unsigned DefAlign) const {
2107   int RegNo = (int)(DefIdx+1) - DefMCID.getNumOperands() + 1;
2108   if (RegNo <= 0)
2109     // Def is the address writeback.
2110     return ItinData->getOperandCycle(DefClass, DefIdx);
2111
2112   int DefCycle;
2113   if (Subtarget.isCortexA8()) {
2114     // (regno / 2) + (regno % 2) + 1
2115     DefCycle = RegNo / 2 + 1;
2116     if (RegNo % 2)
2117       ++DefCycle;
2118   } else if (Subtarget.isCortexA9()) {
2119     DefCycle = RegNo;
2120     bool isSLoad = false;
2121
2122     switch (DefMCID.getOpcode()) {
2123     default: break;
2124     case ARM::VLDMSIA:
2125     case ARM::VLDMSIA_UPD:
2126     case ARM::VLDMSDB_UPD:
2127       isSLoad = true;
2128       break;
2129     }
2130
2131     // If there are odd number of 'S' registers or if it's not 64-bit aligned,
2132     // then it takes an extra cycle.
2133     if ((isSLoad && (RegNo % 2)) || DefAlign < 8)
2134       ++DefCycle;
2135   } else {
2136     // Assume the worst.
2137     DefCycle = RegNo + 2;
2138   }
2139
2140   return DefCycle;
2141 }
2142
2143 int
2144 ARMBaseInstrInfo::getLDMDefCycle(const InstrItineraryData *ItinData,
2145                                  const MCInstrDesc &DefMCID,
2146                                  unsigned DefClass,
2147                                  unsigned DefIdx, unsigned DefAlign) const {
2148   int RegNo = (int)(DefIdx+1) - DefMCID.getNumOperands() + 1;
2149   if (RegNo <= 0)
2150     // Def is the address writeback.
2151     return ItinData->getOperandCycle(DefClass, DefIdx);
2152
2153   int DefCycle;
2154   if (Subtarget.isCortexA8()) {
2155     // 4 registers would be issued: 1, 2, 1.
2156     // 5 registers would be issued: 1, 2, 2.
2157     DefCycle = RegNo / 2;
2158     if (DefCycle < 1)
2159       DefCycle = 1;
2160     // Result latency is issue cycle + 2: E2.
2161     DefCycle += 2;
2162   } else if (Subtarget.isCortexA9()) {
2163     DefCycle = (RegNo / 2);
2164     // If there are odd number of registers or if it's not 64-bit aligned,
2165     // then it takes an extra AGU (Address Generation Unit) cycle.
2166     if ((RegNo % 2) || DefAlign < 8)
2167       ++DefCycle;
2168     // Result latency is AGU cycles + 2.
2169     DefCycle += 2;
2170   } else {
2171     // Assume the worst.
2172     DefCycle = RegNo + 2;
2173   }
2174
2175   return DefCycle;
2176 }
2177
2178 int
2179 ARMBaseInstrInfo::getVSTMUseCycle(const InstrItineraryData *ItinData,
2180                                   const MCInstrDesc &UseMCID,
2181                                   unsigned UseClass,
2182                                   unsigned UseIdx, unsigned UseAlign) const {
2183   int RegNo = (int)(UseIdx+1) - UseMCID.getNumOperands() + 1;
2184   if (RegNo <= 0)
2185     return ItinData->getOperandCycle(UseClass, UseIdx);
2186
2187   int UseCycle;
2188   if (Subtarget.isCortexA8()) {
2189     // (regno / 2) + (regno % 2) + 1
2190     UseCycle = RegNo / 2 + 1;
2191     if (RegNo % 2)
2192       ++UseCycle;
2193   } else if (Subtarget.isCortexA9()) {
2194     UseCycle = RegNo;
2195     bool isSStore = false;
2196
2197     switch (UseMCID.getOpcode()) {
2198     default: break;
2199     case ARM::VSTMSIA:
2200     case ARM::VSTMSIA_UPD:
2201     case ARM::VSTMSDB_UPD:
2202       isSStore = true;
2203       break;
2204     }
2205
2206     // If there are odd number of 'S' registers or if it's not 64-bit aligned,
2207     // then it takes an extra cycle.
2208     if ((isSStore && (RegNo % 2)) || UseAlign < 8)
2209       ++UseCycle;
2210   } else {
2211     // Assume the worst.
2212     UseCycle = RegNo + 2;
2213   }
2214
2215   return UseCycle;
2216 }
2217
2218 int
2219 ARMBaseInstrInfo::getSTMUseCycle(const InstrItineraryData *ItinData,
2220                                  const MCInstrDesc &UseMCID,
2221                                  unsigned UseClass,
2222                                  unsigned UseIdx, unsigned UseAlign) const {
2223   int RegNo = (int)(UseIdx+1) - UseMCID.getNumOperands() + 1;
2224   if (RegNo <= 0)
2225     return ItinData->getOperandCycle(UseClass, UseIdx);
2226
2227   int UseCycle;
2228   if (Subtarget.isCortexA8()) {
2229     UseCycle = RegNo / 2;
2230     if (UseCycle < 2)
2231       UseCycle = 2;
2232     // Read in E3.
2233     UseCycle += 2;
2234   } else if (Subtarget.isCortexA9()) {
2235     UseCycle = (RegNo / 2);
2236     // If there are odd number of registers or if it's not 64-bit aligned,
2237     // then it takes an extra AGU (Address Generation Unit) cycle.
2238     if ((RegNo % 2) || UseAlign < 8)
2239       ++UseCycle;
2240   } else {
2241     // Assume the worst.
2242     UseCycle = 1;
2243   }
2244   return UseCycle;
2245 }
2246
2247 int
2248 ARMBaseInstrInfo::getOperandLatency(const InstrItineraryData *ItinData,
2249                                     const MCInstrDesc &DefMCID,
2250                                     unsigned DefIdx, unsigned DefAlign,
2251                                     const MCInstrDesc &UseMCID,
2252                                     unsigned UseIdx, unsigned UseAlign) const {
2253   unsigned DefClass = DefMCID.getSchedClass();
2254   unsigned UseClass = UseMCID.getSchedClass();
2255
2256   if (DefIdx < DefMCID.getNumDefs() && UseIdx < UseMCID.getNumOperands())
2257     return ItinData->getOperandLatency(DefClass, DefIdx, UseClass, UseIdx);
2258
2259   // This may be a def / use of a variable_ops instruction, the operand
2260   // latency might be determinable dynamically. Let the target try to
2261   // figure it out.
2262   int DefCycle = -1;
2263   bool LdmBypass = false;
2264   switch (DefMCID.getOpcode()) {
2265   default:
2266     DefCycle = ItinData->getOperandCycle(DefClass, DefIdx);
2267     break;
2268
2269   case ARM::VLDMDIA:
2270   case ARM::VLDMDIA_UPD:
2271   case ARM::VLDMDDB_UPD:
2272   case ARM::VLDMSIA:
2273   case ARM::VLDMSIA_UPD:
2274   case ARM::VLDMSDB_UPD:
2275     DefCycle = getVLDMDefCycle(ItinData, DefMCID, DefClass, DefIdx, DefAlign);
2276     break;
2277
2278   case ARM::LDMIA_RET:
2279   case ARM::LDMIA:
2280   case ARM::LDMDA:
2281   case ARM::LDMDB:
2282   case ARM::LDMIB:
2283   case ARM::LDMIA_UPD:
2284   case ARM::LDMDA_UPD:
2285   case ARM::LDMDB_UPD:
2286   case ARM::LDMIB_UPD:
2287   case ARM::tLDMIA:
2288   case ARM::tLDMIA_UPD:
2289   case ARM::tPUSH:
2290   case ARM::t2LDMIA_RET:
2291   case ARM::t2LDMIA:
2292   case ARM::t2LDMDB:
2293   case ARM::t2LDMIA_UPD:
2294   case ARM::t2LDMDB_UPD:
2295     LdmBypass = 1;
2296     DefCycle = getLDMDefCycle(ItinData, DefMCID, DefClass, DefIdx, DefAlign);
2297     break;
2298   }
2299
2300   if (DefCycle == -1)
2301     // We can't seem to determine the result latency of the def, assume it's 2.
2302     DefCycle = 2;
2303
2304   int UseCycle = -1;
2305   switch (UseMCID.getOpcode()) {
2306   default:
2307     UseCycle = ItinData->getOperandCycle(UseClass, UseIdx);
2308     break;
2309
2310   case ARM::VSTMDIA:
2311   case ARM::VSTMDIA_UPD:
2312   case ARM::VSTMDDB_UPD:
2313   case ARM::VSTMSIA:
2314   case ARM::VSTMSIA_UPD:
2315   case ARM::VSTMSDB_UPD:
2316     UseCycle = getVSTMUseCycle(ItinData, UseMCID, UseClass, UseIdx, UseAlign);
2317     break;
2318
2319   case ARM::STMIA:
2320   case ARM::STMDA:
2321   case ARM::STMDB:
2322   case ARM::STMIB:
2323   case ARM::STMIA_UPD:
2324   case ARM::STMDA_UPD:
2325   case ARM::STMDB_UPD:
2326   case ARM::STMIB_UPD:
2327   case ARM::tSTMIA_UPD:
2328   case ARM::tPOP_RET:
2329   case ARM::tPOP:
2330   case ARM::t2STMIA:
2331   case ARM::t2STMDB:
2332   case ARM::t2STMIA_UPD:
2333   case ARM::t2STMDB_UPD:
2334     UseCycle = getSTMUseCycle(ItinData, UseMCID, UseClass, UseIdx, UseAlign);
2335     break;
2336   }
2337
2338   if (UseCycle == -1)
2339     // Assume it's read in the first stage.
2340     UseCycle = 1;
2341
2342   UseCycle = DefCycle - UseCycle + 1;
2343   if (UseCycle > 0) {
2344     if (LdmBypass) {
2345       // It's a variable_ops instruction so we can't use DefIdx here. Just use
2346       // first def operand.
2347       if (ItinData->hasPipelineForwarding(DefClass, DefMCID.getNumOperands()-1,
2348                                           UseClass, UseIdx))
2349         --UseCycle;
2350     } else if (ItinData->hasPipelineForwarding(DefClass, DefIdx,
2351                                                UseClass, UseIdx)) {
2352       --UseCycle;
2353     }
2354   }
2355
2356   return UseCycle;
2357 }
2358
2359 static const MachineInstr *getBundledDefMI(const TargetRegisterInfo *TRI,
2360                                            const MachineInstr *MI, unsigned Reg,
2361                                            unsigned &DefIdx, unsigned &Dist) {
2362   Dist = 0;
2363
2364   MachineBasicBlock::const_iterator I = MI; ++I;
2365   MachineBasicBlock::const_instr_iterator II =
2366     llvm::prior(I.getInstrIterator());
2367   assert(II->isInsideBundle() && "Empty bundle?");
2368
2369   int Idx = -1;
2370   while (II->isInsideBundle()) {
2371     Idx = II->findRegisterDefOperandIdx(Reg, false, true, TRI);
2372     if (Idx != -1)
2373       break;
2374     --II;
2375     ++Dist;
2376   }
2377
2378   assert(Idx != -1 && "Cannot find bundled definition!");
2379   DefIdx = Idx;
2380   return II;
2381 }
2382
2383 static const MachineInstr *getBundledUseMI(const TargetRegisterInfo *TRI,
2384                                            const MachineInstr *MI, unsigned Reg,
2385                                            unsigned &UseIdx, unsigned &Dist) {
2386   Dist = 0;
2387
2388   MachineBasicBlock::const_instr_iterator II = MI; ++II;
2389   assert(II->isInsideBundle() && "Empty bundle?");
2390   MachineBasicBlock::const_instr_iterator E = MI->getParent()->instr_end();
2391
2392   // FIXME: This doesn't properly handle multiple uses.
2393   int Idx = -1;
2394   while (II != E && II->isInsideBundle()) {
2395     Idx = II->findRegisterUseOperandIdx(Reg, false, TRI);
2396     if (Idx != -1)
2397       break;
2398     if (II->getOpcode() != ARM::t2IT)
2399       ++Dist;
2400     ++II;
2401   }
2402
2403   if (Idx == -1) {
2404     Dist = 0;
2405     return 0;
2406   }
2407
2408   UseIdx = Idx;
2409   return II;
2410 }
2411
2412 int
2413 ARMBaseInstrInfo::getOperandLatency(const InstrItineraryData *ItinData,
2414                              const MachineInstr *DefMI, unsigned DefIdx,
2415                              const MachineInstr *UseMI, unsigned UseIdx) const {
2416   if (DefMI->isCopyLike() || DefMI->isInsertSubreg() ||
2417       DefMI->isRegSequence() || DefMI->isImplicitDef())
2418     return 1;
2419
2420   if (!ItinData || ItinData->isEmpty())
2421     return DefMI->mayLoad() ? 3 : 1;
2422
2423   const MCInstrDesc *DefMCID = &DefMI->getDesc();
2424   const MCInstrDesc *UseMCID = &UseMI->getDesc();
2425   const MachineOperand &DefMO = DefMI->getOperand(DefIdx);
2426   unsigned Reg = DefMO.getReg();
2427   if (Reg == ARM::CPSR) {
2428     if (DefMI->getOpcode() == ARM::FMSTAT) {
2429       // fpscr -> cpsr stalls over 20 cycles on A8 (and earlier?)
2430       return Subtarget.isCortexA9() ? 1 : 20;
2431     }
2432
2433     // CPSR set and branch can be paired in the same cycle.
2434     if (UseMI->isBranch())
2435       return 0;
2436
2437     // Otherwise it takes the instruction latency (generally one).
2438     int Latency = getInstrLatency(ItinData, DefMI);
2439
2440     // For Thumb2 and -Os, prefer scheduling CPSR setting instruction close to
2441     // its uses. Instructions which are otherwise scheduled between them may
2442     // incur a code size penalty (not able to use the CPSR setting 16-bit
2443     // instructions).
2444     if (Latency > 0 && Subtarget.isThumb2()) {
2445       const MachineFunction *MF = DefMI->getParent()->getParent();
2446       if (MF->getFunction()->hasFnAttr(Attribute::OptimizeForSize))
2447         --Latency;
2448     }
2449     return Latency;
2450   }
2451
2452   unsigned DefAlign = DefMI->hasOneMemOperand()
2453     ? (*DefMI->memoperands_begin())->getAlignment() : 0;
2454   unsigned UseAlign = UseMI->hasOneMemOperand()
2455     ? (*UseMI->memoperands_begin())->getAlignment() : 0;
2456
2457   unsigned DefAdj = 0;
2458   if (DefMI->isBundle()) {
2459     DefMI = getBundledDefMI(&getRegisterInfo(), DefMI, Reg, DefIdx, DefAdj);
2460     if (DefMI->isCopyLike() || DefMI->isInsertSubreg() ||
2461         DefMI->isRegSequence() || DefMI->isImplicitDef())
2462       return 1;
2463     DefMCID = &DefMI->getDesc();
2464   }
2465   unsigned UseAdj = 0;
2466   if (UseMI->isBundle()) {
2467     unsigned NewUseIdx;
2468     const MachineInstr *NewUseMI = getBundledUseMI(&getRegisterInfo(), UseMI,
2469                                                    Reg, NewUseIdx, UseAdj);
2470     if (NewUseMI) {
2471       UseMI = NewUseMI;
2472       UseIdx = NewUseIdx;
2473       UseMCID = &UseMI->getDesc();
2474     }
2475   }
2476
2477   int Latency = getOperandLatency(ItinData, *DefMCID, DefIdx, DefAlign,
2478                                   *UseMCID, UseIdx, UseAlign);
2479   int Adj = DefAdj + UseAdj;
2480   if (Adj) {
2481     Latency -= (int)(DefAdj + UseAdj);
2482     if (Latency < 1)
2483       return 1;
2484   }
2485
2486   if (Latency > 1 &&
2487       (Subtarget.isCortexA8() || Subtarget.isCortexA9())) {
2488     // FIXME: Shifter op hack: no shift (i.e. [r +/- r]) or [r + r << 2]
2489     // variants are one cycle cheaper.
2490     switch (DefMCID->getOpcode()) {
2491     default: break;
2492     case ARM::LDRrs:
2493     case ARM::LDRBrs: {
2494       unsigned ShOpVal = DefMI->getOperand(3).getImm();
2495       unsigned ShImm = ARM_AM::getAM2Offset(ShOpVal);
2496       if (ShImm == 0 ||
2497           (ShImm == 2 && ARM_AM::getAM2ShiftOpc(ShOpVal) == ARM_AM::lsl))
2498         --Latency;
2499       break;
2500     }
2501     case ARM::t2LDRs:
2502     case ARM::t2LDRBs:
2503     case ARM::t2LDRHs:
2504     case ARM::t2LDRSHs: {
2505       // Thumb2 mode: lsl only.
2506       unsigned ShAmt = DefMI->getOperand(3).getImm();
2507       if (ShAmt == 0 || ShAmt == 2)
2508         --Latency;
2509       break;
2510     }
2511     }
2512   }
2513
2514   if (DefAlign < 8 && Subtarget.isCortexA9())
2515     switch (DefMCID->getOpcode()) {
2516     default: break;
2517     case ARM::VLD1q8:
2518     case ARM::VLD1q16:
2519     case ARM::VLD1q32:
2520     case ARM::VLD1q64:
2521     case ARM::VLD1q8wb_fixed:
2522     case ARM::VLD1q16wb_fixed:
2523     case ARM::VLD1q32wb_fixed:
2524     case ARM::VLD1q64wb_fixed:
2525     case ARM::VLD1q8wb_register:
2526     case ARM::VLD1q16wb_register:
2527     case ARM::VLD1q32wb_register:
2528     case ARM::VLD1q64wb_register:
2529     case ARM::VLD2d8:
2530     case ARM::VLD2d16:
2531     case ARM::VLD2d32:
2532     case ARM::VLD2q8:
2533     case ARM::VLD2q16:
2534     case ARM::VLD2q32:
2535     case ARM::VLD2d8wb_fixed:
2536     case ARM::VLD2d16wb_fixed:
2537     case ARM::VLD2d32wb_fixed:
2538     case ARM::VLD2q8wb_fixed:
2539     case ARM::VLD2q16wb_fixed:
2540     case ARM::VLD2q32wb_fixed:
2541     case ARM::VLD2d8wb_register:
2542     case ARM::VLD2d16wb_register:
2543     case ARM::VLD2d32wb_register:
2544     case ARM::VLD2q8wb_register:
2545     case ARM::VLD2q16wb_register:
2546     case ARM::VLD2q32wb_register:
2547     case ARM::VLD3d8:
2548     case ARM::VLD3d16:
2549     case ARM::VLD3d32:
2550     case ARM::VLD1d64T:
2551     case ARM::VLD3d8_UPD:
2552     case ARM::VLD3d16_UPD:
2553     case ARM::VLD3d32_UPD:
2554     case ARM::VLD1d64Twb_fixed:
2555     case ARM::VLD1d64Twb_register:
2556     case ARM::VLD3q8_UPD:
2557     case ARM::VLD3q16_UPD:
2558     case ARM::VLD3q32_UPD:
2559     case ARM::VLD4d8:
2560     case ARM::VLD4d16:
2561     case ARM::VLD4d32:
2562     case ARM::VLD1d64Q:
2563     case ARM::VLD4d8_UPD:
2564     case ARM::VLD4d16_UPD:
2565     case ARM::VLD4d32_UPD:
2566     case ARM::VLD1d64Qwb_fixed:
2567     case ARM::VLD1d64Qwb_register:
2568     case ARM::VLD4q8_UPD:
2569     case ARM::VLD4q16_UPD:
2570     case ARM::VLD4q32_UPD:
2571     case ARM::VLD1DUPq8:
2572     case ARM::VLD1DUPq16:
2573     case ARM::VLD1DUPq32:
2574     case ARM::VLD1DUPq8wb_fixed:
2575     case ARM::VLD1DUPq16wb_fixed:
2576     case ARM::VLD1DUPq32wb_fixed:
2577     case ARM::VLD1DUPq8wb_register:
2578     case ARM::VLD1DUPq16wb_register:
2579     case ARM::VLD1DUPq32wb_register:
2580     case ARM::VLD2DUPd8:
2581     case ARM::VLD2DUPd16:
2582     case ARM::VLD2DUPd32:
2583     case ARM::VLD2DUPd8wb_fixed:
2584     case ARM::VLD2DUPd16wb_fixed:
2585     case ARM::VLD2DUPd32wb_fixed:
2586     case ARM::VLD2DUPd8wb_register:
2587     case ARM::VLD2DUPd16wb_register:
2588     case ARM::VLD2DUPd32wb_register:
2589     case ARM::VLD4DUPd8:
2590     case ARM::VLD4DUPd16:
2591     case ARM::VLD4DUPd32:
2592     case ARM::VLD4DUPd8_UPD:
2593     case ARM::VLD4DUPd16_UPD:
2594     case ARM::VLD4DUPd32_UPD:
2595     case ARM::VLD1LNd8:
2596     case ARM::VLD1LNd16:
2597     case ARM::VLD1LNd32:
2598     case ARM::VLD1LNd8_UPD:
2599     case ARM::VLD1LNd16_UPD:
2600     case ARM::VLD1LNd32_UPD:
2601     case ARM::VLD2LNd8:
2602     case ARM::VLD2LNd16:
2603     case ARM::VLD2LNd32:
2604     case ARM::VLD2LNq16:
2605     case ARM::VLD2LNq32:
2606     case ARM::VLD2LNd8_UPD:
2607     case ARM::VLD2LNd16_UPD:
2608     case ARM::VLD2LNd32_UPD:
2609     case ARM::VLD2LNq16_UPD:
2610     case ARM::VLD2LNq32_UPD:
2611     case ARM::VLD4LNd8:
2612     case ARM::VLD4LNd16:
2613     case ARM::VLD4LNd32:
2614     case ARM::VLD4LNq16:
2615     case ARM::VLD4LNq32:
2616     case ARM::VLD4LNd8_UPD:
2617     case ARM::VLD4LNd16_UPD:
2618     case ARM::VLD4LNd32_UPD:
2619     case ARM::VLD4LNq16_UPD:
2620     case ARM::VLD4LNq32_UPD:
2621       // If the address is not 64-bit aligned, the latencies of these
2622       // instructions increases by one.
2623       ++Latency;
2624       break;
2625     }
2626
2627   return Latency;
2628 }
2629
2630 int
2631 ARMBaseInstrInfo::getOperandLatency(const InstrItineraryData *ItinData,
2632                                     SDNode *DefNode, unsigned DefIdx,
2633                                     SDNode *UseNode, unsigned UseIdx) const {
2634   if (!DefNode->isMachineOpcode())
2635     return 1;
2636
2637   const MCInstrDesc &DefMCID = get(DefNode->getMachineOpcode());
2638
2639   if (isZeroCost(DefMCID.Opcode))
2640     return 0;
2641
2642   if (!ItinData || ItinData->isEmpty())
2643     return DefMCID.mayLoad() ? 3 : 1;
2644
2645   if (!UseNode->isMachineOpcode()) {
2646     int Latency = ItinData->getOperandCycle(DefMCID.getSchedClass(), DefIdx);
2647     if (Subtarget.isCortexA9())
2648       return Latency <= 2 ? 1 : Latency - 1;
2649     else
2650       return Latency <= 3 ? 1 : Latency - 2;
2651   }
2652
2653   const MCInstrDesc &UseMCID = get(UseNode->getMachineOpcode());
2654   const MachineSDNode *DefMN = dyn_cast<MachineSDNode>(DefNode);
2655   unsigned DefAlign = !DefMN->memoperands_empty()
2656     ? (*DefMN->memoperands_begin())->getAlignment() : 0;
2657   const MachineSDNode *UseMN = dyn_cast<MachineSDNode>(UseNode);
2658   unsigned UseAlign = !UseMN->memoperands_empty()
2659     ? (*UseMN->memoperands_begin())->getAlignment() : 0;
2660   int Latency = getOperandLatency(ItinData, DefMCID, DefIdx, DefAlign,
2661                                   UseMCID, UseIdx, UseAlign);
2662
2663   if (Latency > 1 &&
2664       (Subtarget.isCortexA8() || Subtarget.isCortexA9())) {
2665     // FIXME: Shifter op hack: no shift (i.e. [r +/- r]) or [r + r << 2]
2666     // variants are one cycle cheaper.
2667     switch (DefMCID.getOpcode()) {
2668     default: break;
2669     case ARM::LDRrs:
2670     case ARM::LDRBrs: {
2671       unsigned ShOpVal =
2672         cast<ConstantSDNode>(DefNode->getOperand(2))->getZExtValue();
2673       unsigned ShImm = ARM_AM::getAM2Offset(ShOpVal);
2674       if (ShImm == 0 ||
2675           (ShImm == 2 && ARM_AM::getAM2ShiftOpc(ShOpVal) == ARM_AM::lsl))
2676         --Latency;
2677       break;
2678     }
2679     case ARM::t2LDRs:
2680     case ARM::t2LDRBs:
2681     case ARM::t2LDRHs:
2682     case ARM::t2LDRSHs: {
2683       // Thumb2 mode: lsl only.
2684       unsigned ShAmt =
2685         cast<ConstantSDNode>(DefNode->getOperand(2))->getZExtValue();
2686       if (ShAmt == 0 || ShAmt == 2)
2687         --Latency;
2688       break;
2689     }
2690     }
2691   }
2692
2693   if (DefAlign < 8 && Subtarget.isCortexA9())
2694     switch (DefMCID.getOpcode()) {
2695     default: break;
2696     case ARM::VLD1q8Pseudo:
2697     case ARM::VLD1q16Pseudo:
2698     case ARM::VLD1q32Pseudo:
2699     case ARM::VLD1q64Pseudo:
2700     case ARM::VLD1q8PseudoWB_register:
2701     case ARM::VLD1q16PseudoWB_register:
2702     case ARM::VLD1q32PseudoWB_register:
2703     case ARM::VLD1q64PseudoWB_register:
2704     case ARM::VLD1q8PseudoWB_fixed:
2705     case ARM::VLD1q16PseudoWB_fixed:
2706     case ARM::VLD1q32PseudoWB_fixed:
2707     case ARM::VLD1q64PseudoWB_fixed:
2708     case ARM::VLD2d8Pseudo:
2709     case ARM::VLD2d16Pseudo:
2710     case ARM::VLD2d32Pseudo:
2711     case ARM::VLD2q8Pseudo:
2712     case ARM::VLD2q16Pseudo:
2713     case ARM::VLD2q32Pseudo:
2714     case ARM::VLD2d8PseudoWB_fixed:
2715     case ARM::VLD2d16PseudoWB_fixed:
2716     case ARM::VLD2d32PseudoWB_fixed:
2717     case ARM::VLD2q8PseudoWB_fixed:
2718     case ARM::VLD2q16PseudoWB_fixed:
2719     case ARM::VLD2q32PseudoWB_fixed:
2720     case ARM::VLD2d8PseudoWB_register:
2721     case ARM::VLD2d16PseudoWB_register:
2722     case ARM::VLD2d32PseudoWB_register:
2723     case ARM::VLD2q8PseudoWB_register:
2724     case ARM::VLD2q16PseudoWB_register:
2725     case ARM::VLD2q32PseudoWB_register:
2726     case ARM::VLD3d8Pseudo:
2727     case ARM::VLD3d16Pseudo:
2728     case ARM::VLD3d32Pseudo:
2729     case ARM::VLD1d64TPseudo:
2730     case ARM::VLD3d8Pseudo_UPD:
2731     case ARM::VLD3d16Pseudo_UPD:
2732     case ARM::VLD3d32Pseudo_UPD:
2733     case ARM::VLD3q8Pseudo_UPD:
2734     case ARM::VLD3q16Pseudo_UPD:
2735     case ARM::VLD3q32Pseudo_UPD:
2736     case ARM::VLD3q8oddPseudo:
2737     case ARM::VLD3q16oddPseudo:
2738     case ARM::VLD3q32oddPseudo:
2739     case ARM::VLD3q8oddPseudo_UPD:
2740     case ARM::VLD3q16oddPseudo_UPD:
2741     case ARM::VLD3q32oddPseudo_UPD:
2742     case ARM::VLD4d8Pseudo:
2743     case ARM::VLD4d16Pseudo:
2744     case ARM::VLD4d32Pseudo:
2745     case ARM::VLD1d64QPseudo:
2746     case ARM::VLD4d8Pseudo_UPD:
2747     case ARM::VLD4d16Pseudo_UPD:
2748     case ARM::VLD4d32Pseudo_UPD:
2749     case ARM::VLD4q8Pseudo_UPD:
2750     case ARM::VLD4q16Pseudo_UPD:
2751     case ARM::VLD4q32Pseudo_UPD:
2752     case ARM::VLD4q8oddPseudo:
2753     case ARM::VLD4q16oddPseudo:
2754     case ARM::VLD4q32oddPseudo:
2755     case ARM::VLD4q8oddPseudo_UPD:
2756     case ARM::VLD4q16oddPseudo_UPD:
2757     case ARM::VLD4q32oddPseudo_UPD:
2758     case ARM::VLD1DUPq8Pseudo:
2759     case ARM::VLD1DUPq16Pseudo:
2760     case ARM::VLD1DUPq32Pseudo:
2761     case ARM::VLD1DUPq8PseudoWB_fixed:
2762     case ARM::VLD1DUPq16PseudoWB_fixed:
2763     case ARM::VLD1DUPq32PseudoWB_fixed:
2764     case ARM::VLD1DUPq8PseudoWB_register:
2765     case ARM::VLD1DUPq16PseudoWB_register:
2766     case ARM::VLD1DUPq32PseudoWB_register:
2767     case ARM::VLD2DUPd8Pseudo:
2768     case ARM::VLD2DUPd16Pseudo:
2769     case ARM::VLD2DUPd32Pseudo:
2770     case ARM::VLD2DUPd8PseudoWB_fixed:
2771     case ARM::VLD2DUPd16PseudoWB_fixed:
2772     case ARM::VLD2DUPd32PseudoWB_fixed:
2773     case ARM::VLD2DUPd8PseudoWB_register:
2774     case ARM::VLD2DUPd16PseudoWB_register:
2775     case ARM::VLD2DUPd32PseudoWB_register:
2776     case ARM::VLD4DUPd8Pseudo:
2777     case ARM::VLD4DUPd16Pseudo:
2778     case ARM::VLD4DUPd32Pseudo:
2779     case ARM::VLD4DUPd8Pseudo_UPD:
2780     case ARM::VLD4DUPd16Pseudo_UPD:
2781     case ARM::VLD4DUPd32Pseudo_UPD:
2782     case ARM::VLD1LNq8Pseudo:
2783     case ARM::VLD1LNq16Pseudo:
2784     case ARM::VLD1LNq32Pseudo:
2785     case ARM::VLD1LNq8Pseudo_UPD:
2786     case ARM::VLD1LNq16Pseudo_UPD:
2787     case ARM::VLD1LNq32Pseudo_UPD:
2788     case ARM::VLD2LNd8Pseudo:
2789     case ARM::VLD2LNd16Pseudo:
2790     case ARM::VLD2LNd32Pseudo:
2791     case ARM::VLD2LNq16Pseudo:
2792     case ARM::VLD2LNq32Pseudo:
2793     case ARM::VLD2LNd8Pseudo_UPD:
2794     case ARM::VLD2LNd16Pseudo_UPD:
2795     case ARM::VLD2LNd32Pseudo_UPD:
2796     case ARM::VLD2LNq16Pseudo_UPD:
2797     case ARM::VLD2LNq32Pseudo_UPD:
2798     case ARM::VLD4LNd8Pseudo:
2799     case ARM::VLD4LNd16Pseudo:
2800     case ARM::VLD4LNd32Pseudo:
2801     case ARM::VLD4LNq16Pseudo:
2802     case ARM::VLD4LNq32Pseudo:
2803     case ARM::VLD4LNd8Pseudo_UPD:
2804     case ARM::VLD4LNd16Pseudo_UPD:
2805     case ARM::VLD4LNd32Pseudo_UPD:
2806     case ARM::VLD4LNq16Pseudo_UPD:
2807     case ARM::VLD4LNq32Pseudo_UPD:
2808       // If the address is not 64-bit aligned, the latencies of these
2809       // instructions increases by one.
2810       ++Latency;
2811       break;
2812     }
2813
2814   return Latency;
2815 }
2816
2817 unsigned
2818 ARMBaseInstrInfo::getOutputLatency(const InstrItineraryData *ItinData,
2819                                    const MachineInstr *DefMI, unsigned DefIdx,
2820                                    const MachineInstr *DepMI) const {
2821   unsigned Reg = DefMI->getOperand(DefIdx).getReg();
2822   if (DepMI->readsRegister(Reg, &getRegisterInfo()) || !isPredicated(DepMI))
2823     return 1;
2824
2825   // If the second MI is predicated, then there is an implicit use dependency.
2826   return getOperandLatency(ItinData, DefMI, DefIdx, DepMI,
2827                            DepMI->getNumOperands());
2828 }
2829
2830 int ARMBaseInstrInfo::getInstrLatency(const InstrItineraryData *ItinData,
2831                                       const MachineInstr *MI,
2832                                       unsigned *PredCost) const {
2833   if (MI->isCopyLike() || MI->isInsertSubreg() ||
2834       MI->isRegSequence() || MI->isImplicitDef())
2835     return 1;
2836
2837   if (!ItinData || ItinData->isEmpty())
2838     return 1;
2839
2840   if (MI->isBundle()) {
2841     int Latency = 0;
2842     MachineBasicBlock::const_instr_iterator I = MI;
2843     MachineBasicBlock::const_instr_iterator E = MI->getParent()->instr_end();
2844     while (++I != E && I->isInsideBundle()) {
2845       if (I->getOpcode() != ARM::t2IT)
2846         Latency += getInstrLatency(ItinData, I, PredCost);
2847     }
2848     return Latency;
2849   }
2850
2851   const MCInstrDesc &MCID = MI->getDesc();
2852   unsigned Class = MCID.getSchedClass();
2853   unsigned UOps = ItinData->Itineraries[Class].NumMicroOps;
2854   if (PredCost && (MCID.isCall() || MCID.hasImplicitDefOfPhysReg(ARM::CPSR)))
2855     // When predicated, CPSR is an additional source operand for CPSR updating
2856     // instructions, this apparently increases their latencies.
2857     *PredCost = 1;
2858   if (UOps)
2859     return ItinData->getStageLatency(Class);
2860   return getNumMicroOps(ItinData, MI);
2861 }
2862
2863 int ARMBaseInstrInfo::getInstrLatency(const InstrItineraryData *ItinData,
2864                                       SDNode *Node) const {
2865   if (!Node->isMachineOpcode())
2866     return 1;
2867
2868   if (!ItinData || ItinData->isEmpty())
2869     return 1;
2870
2871   unsigned Opcode = Node->getMachineOpcode();
2872   switch (Opcode) {
2873   default:
2874     return ItinData->getStageLatency(get(Opcode).getSchedClass());
2875   case ARM::VLDMQIA:
2876   case ARM::VSTMQIA:
2877     return 2;
2878   }
2879 }
2880
2881 bool ARMBaseInstrInfo::
2882 hasHighOperandLatency(const InstrItineraryData *ItinData,
2883                       const MachineRegisterInfo *MRI,
2884                       const MachineInstr *DefMI, unsigned DefIdx,
2885                       const MachineInstr *UseMI, unsigned UseIdx) const {
2886   unsigned DDomain = DefMI->getDesc().TSFlags & ARMII::DomainMask;
2887   unsigned UDomain = UseMI->getDesc().TSFlags & ARMII::DomainMask;
2888   if (Subtarget.isCortexA8() &&
2889       (DDomain == ARMII::DomainVFP || UDomain == ARMII::DomainVFP))
2890     // CortexA8 VFP instructions are not pipelined.
2891     return true;
2892
2893   // Hoist VFP / NEON instructions with 4 or higher latency.
2894   int Latency = getOperandLatency(ItinData, DefMI, DefIdx, UseMI, UseIdx);
2895   if (Latency <= 3)
2896     return false;
2897   return DDomain == ARMII::DomainVFP || DDomain == ARMII::DomainNEON ||
2898          UDomain == ARMII::DomainVFP || UDomain == ARMII::DomainNEON;
2899 }
2900
2901 bool ARMBaseInstrInfo::
2902 hasLowDefLatency(const InstrItineraryData *ItinData,
2903                  const MachineInstr *DefMI, unsigned DefIdx) const {
2904   if (!ItinData || ItinData->isEmpty())
2905     return false;
2906
2907   unsigned DDomain = DefMI->getDesc().TSFlags & ARMII::DomainMask;
2908   if (DDomain == ARMII::DomainGeneral) {
2909     unsigned DefClass = DefMI->getDesc().getSchedClass();
2910     int DefCycle = ItinData->getOperandCycle(DefClass, DefIdx);
2911     return (DefCycle != -1 && DefCycle <= 2);
2912   }
2913   return false;
2914 }
2915
2916 bool ARMBaseInstrInfo::verifyInstruction(const MachineInstr *MI,
2917                                          StringRef &ErrInfo) const {
2918   if (convertAddSubFlagsOpcode(MI->getOpcode())) {
2919     ErrInfo = "Pseudo flag setting opcodes only exist in Selection DAG";
2920     return false;
2921   }
2922   return true;
2923 }
2924
2925 bool
2926 ARMBaseInstrInfo::isFpMLxInstruction(unsigned Opcode, unsigned &MulOpc,
2927                                      unsigned &AddSubOpc,
2928                                      bool &NegAcc, bool &HasLane) const {
2929   DenseMap<unsigned, unsigned>::const_iterator I = MLxEntryMap.find(Opcode);
2930   if (I == MLxEntryMap.end())
2931     return false;
2932
2933   const ARM_MLxEntry &Entry = ARM_MLxTable[I->second];
2934   MulOpc = Entry.MulOpc;
2935   AddSubOpc = Entry.AddSubOpc;
2936   NegAcc = Entry.NegAcc;
2937   HasLane = Entry.HasLane;
2938   return true;
2939 }
2940
2941 //===----------------------------------------------------------------------===//
2942 // Execution domains.
2943 //===----------------------------------------------------------------------===//
2944 //
2945 // Some instructions go down the NEON pipeline, some go down the VFP pipeline,
2946 // and some can go down both.  The vmov instructions go down the VFP pipeline,
2947 // but they can be changed to vorr equivalents that are executed by the NEON
2948 // pipeline.
2949 //
2950 // We use the following execution domain numbering:
2951 //
2952 enum ARMExeDomain {
2953   ExeGeneric = 0,
2954   ExeVFP = 1,
2955   ExeNEON = 2
2956 };
2957 //
2958 // Also see ARMInstrFormats.td and Domain* enums in ARMBaseInfo.h
2959 //
2960 std::pair<uint16_t, uint16_t>
2961 ARMBaseInstrInfo::getExecutionDomain(const MachineInstr *MI) const {
2962   // VMOVD is a VFP instruction, but can be changed to NEON if it isn't
2963   // predicated.
2964   if (MI->getOpcode() == ARM::VMOVD && !isPredicated(MI))
2965     return std::make_pair(ExeVFP, (1<<ExeVFP) | (1<<ExeNEON));
2966
2967   // No other instructions can be swizzled, so just determine their domain.
2968   unsigned Domain = MI->getDesc().TSFlags & ARMII::DomainMask;
2969
2970   if (Domain & ARMII::DomainNEON)
2971     return std::make_pair(ExeNEON, 0);
2972
2973   // Certain instructions can go either way on Cortex-A8.
2974   // Treat them as NEON instructions.
2975   if ((Domain & ARMII::DomainNEONA8) && Subtarget.isCortexA8())
2976     return std::make_pair(ExeNEON, 0);
2977
2978   if (Domain & ARMII::DomainVFP)
2979     return std::make_pair(ExeVFP, 0);
2980
2981   return std::make_pair(ExeGeneric, 0);
2982 }
2983
2984 void
2985 ARMBaseInstrInfo::setExecutionDomain(MachineInstr *MI, unsigned Domain) const {
2986   // We only know how to change VMOVD into VORR.
2987   assert(MI->getOpcode() == ARM::VMOVD && "Can only swizzle VMOVD");
2988   if (Domain != ExeNEON)
2989     return;
2990
2991   // Zap the predicate operands.
2992   assert(!isPredicated(MI) && "Cannot predicate a VORRd");
2993   MI->RemoveOperand(3);
2994   MI->RemoveOperand(2);
2995
2996   // Change to a VORRd which requires two identical use operands.
2997   MI->setDesc(get(ARM::VORRd));
2998
2999   // Add the extra source operand and new predicates.
3000   // This will go before any implicit ops.
3001   AddDefaultPred(MachineInstrBuilder(MI).addOperand(MI->getOperand(1)));
3002 }