use DebugLoc default ctor instead of DebugLoc::getUnknownLoc()
[oota-llvm.git] / lib / Target / ARM / ARMBaseInstrInfo.cpp
1 //===- ARMBaseInstrInfo.cpp - ARM Instruction Information -------*- C++ -*-===//
2 //
3 //                     The LLVM Compiler Infrastructure
4 //
5 // This file is distributed under the University of Illinois Open Source
6 // License. See LICENSE.TXT for details.
7 //
8 //===----------------------------------------------------------------------===//
9 //
10 // This file contains the Base ARM implementation of the TargetInstrInfo class.
11 //
12 //===----------------------------------------------------------------------===//
13
14 #include "ARMBaseInstrInfo.h"
15 #include "ARM.h"
16 #include "ARMAddressingModes.h"
17 #include "ARMConstantPoolValue.h"
18 #include "ARMGenInstrInfo.inc"
19 #include "ARMMachineFunctionInfo.h"
20 #include "ARMRegisterInfo.h"
21 #include "llvm/Constants.h"
22 #include "llvm/Function.h"
23 #include "llvm/GlobalValue.h"
24 #include "llvm/ADT/STLExtras.h"
25 #include "llvm/CodeGen/LiveVariables.h"
26 #include "llvm/CodeGen/MachineConstantPool.h"
27 #include "llvm/CodeGen/MachineFrameInfo.h"
28 #include "llvm/CodeGen/MachineInstrBuilder.h"
29 #include "llvm/CodeGen/MachineJumpTableInfo.h"
30 #include "llvm/CodeGen/MachineMemOperand.h"
31 #include "llvm/CodeGen/PseudoSourceValue.h"
32 #include "llvm/MC/MCAsmInfo.h"
33 #include "llvm/Support/CommandLine.h"
34 #include "llvm/Support/Debug.h"
35 #include "llvm/Support/ErrorHandling.h"
36 using namespace llvm;
37
38 static cl::opt<bool>
39 EnableARM3Addr("enable-arm-3-addr-conv", cl::Hidden,
40                cl::desc("Enable ARM 2-addr to 3-addr conv"));
41
42 ARMBaseInstrInfo::ARMBaseInstrInfo(const ARMSubtarget& STI)
43   : TargetInstrInfoImpl(ARMInsts, array_lengthof(ARMInsts)),
44     Subtarget(STI) {
45 }
46
47 MachineInstr *
48 ARMBaseInstrInfo::convertToThreeAddress(MachineFunction::iterator &MFI,
49                                         MachineBasicBlock::iterator &MBBI,
50                                         LiveVariables *LV) const {
51   // FIXME: Thumb2 support.
52
53   if (!EnableARM3Addr)
54     return NULL;
55
56   MachineInstr *MI = MBBI;
57   MachineFunction &MF = *MI->getParent()->getParent();
58   unsigned TSFlags = MI->getDesc().TSFlags;
59   bool isPre = false;
60   switch ((TSFlags & ARMII::IndexModeMask) >> ARMII::IndexModeShift) {
61   default: return NULL;
62   case ARMII::IndexModePre:
63     isPre = true;
64     break;
65   case ARMII::IndexModePost:
66     break;
67   }
68
69   // Try splitting an indexed load/store to an un-indexed one plus an add/sub
70   // operation.
71   unsigned MemOpc = getUnindexedOpcode(MI->getOpcode());
72   if (MemOpc == 0)
73     return NULL;
74
75   MachineInstr *UpdateMI = NULL;
76   MachineInstr *MemMI = NULL;
77   unsigned AddrMode = (TSFlags & ARMII::AddrModeMask);
78   const TargetInstrDesc &TID = MI->getDesc();
79   unsigned NumOps = TID.getNumOperands();
80   bool isLoad = !TID.mayStore();
81   const MachineOperand &WB = isLoad ? MI->getOperand(1) : MI->getOperand(0);
82   const MachineOperand &Base = MI->getOperand(2);
83   const MachineOperand &Offset = MI->getOperand(NumOps-3);
84   unsigned WBReg = WB.getReg();
85   unsigned BaseReg = Base.getReg();
86   unsigned OffReg = Offset.getReg();
87   unsigned OffImm = MI->getOperand(NumOps-2).getImm();
88   ARMCC::CondCodes Pred = (ARMCC::CondCodes)MI->getOperand(NumOps-1).getImm();
89   switch (AddrMode) {
90   default:
91     assert(false && "Unknown indexed op!");
92     return NULL;
93   case ARMII::AddrMode2: {
94     bool isSub = ARM_AM::getAM2Op(OffImm) == ARM_AM::sub;
95     unsigned Amt = ARM_AM::getAM2Offset(OffImm);
96     if (OffReg == 0) {
97       if (ARM_AM::getSOImmVal(Amt) == -1)
98         // Can't encode it in a so_imm operand. This transformation will
99         // add more than 1 instruction. Abandon!
100         return NULL;
101       UpdateMI = BuildMI(MF, MI->getDebugLoc(),
102                          get(isSub ? ARM::SUBri : ARM::ADDri), WBReg)
103         .addReg(BaseReg).addImm(Amt)
104         .addImm(Pred).addReg(0).addReg(0);
105     } else if (Amt != 0) {
106       ARM_AM::ShiftOpc ShOpc = ARM_AM::getAM2ShiftOpc(OffImm);
107       unsigned SOOpc = ARM_AM::getSORegOpc(ShOpc, Amt);
108       UpdateMI = BuildMI(MF, MI->getDebugLoc(),
109                          get(isSub ? ARM::SUBrs : ARM::ADDrs), WBReg)
110         .addReg(BaseReg).addReg(OffReg).addReg(0).addImm(SOOpc)
111         .addImm(Pred).addReg(0).addReg(0);
112     } else
113       UpdateMI = BuildMI(MF, MI->getDebugLoc(),
114                          get(isSub ? ARM::SUBrr : ARM::ADDrr), WBReg)
115         .addReg(BaseReg).addReg(OffReg)
116         .addImm(Pred).addReg(0).addReg(0);
117     break;
118   }
119   case ARMII::AddrMode3 : {
120     bool isSub = ARM_AM::getAM3Op(OffImm) == ARM_AM::sub;
121     unsigned Amt = ARM_AM::getAM3Offset(OffImm);
122     if (OffReg == 0)
123       // Immediate is 8-bits. It's guaranteed to fit in a so_imm operand.
124       UpdateMI = BuildMI(MF, MI->getDebugLoc(),
125                          get(isSub ? ARM::SUBri : ARM::ADDri), WBReg)
126         .addReg(BaseReg).addImm(Amt)
127         .addImm(Pred).addReg(0).addReg(0);
128     else
129       UpdateMI = BuildMI(MF, MI->getDebugLoc(),
130                          get(isSub ? ARM::SUBrr : ARM::ADDrr), WBReg)
131         .addReg(BaseReg).addReg(OffReg)
132         .addImm(Pred).addReg(0).addReg(0);
133     break;
134   }
135   }
136
137   std::vector<MachineInstr*> NewMIs;
138   if (isPre) {
139     if (isLoad)
140       MemMI = BuildMI(MF, MI->getDebugLoc(),
141                       get(MemOpc), MI->getOperand(0).getReg())
142         .addReg(WBReg).addReg(0).addImm(0).addImm(Pred);
143     else
144       MemMI = BuildMI(MF, MI->getDebugLoc(),
145                       get(MemOpc)).addReg(MI->getOperand(1).getReg())
146         .addReg(WBReg).addReg(0).addImm(0).addImm(Pred);
147     NewMIs.push_back(MemMI);
148     NewMIs.push_back(UpdateMI);
149   } else {
150     if (isLoad)
151       MemMI = BuildMI(MF, MI->getDebugLoc(),
152                       get(MemOpc), MI->getOperand(0).getReg())
153         .addReg(BaseReg).addReg(0).addImm(0).addImm(Pred);
154     else
155       MemMI = BuildMI(MF, MI->getDebugLoc(),
156                       get(MemOpc)).addReg(MI->getOperand(1).getReg())
157         .addReg(BaseReg).addReg(0).addImm(0).addImm(Pred);
158     if (WB.isDead())
159       UpdateMI->getOperand(0).setIsDead();
160     NewMIs.push_back(UpdateMI);
161     NewMIs.push_back(MemMI);
162   }
163
164   // Transfer LiveVariables states, kill / dead info.
165   if (LV) {
166     for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
167       MachineOperand &MO = MI->getOperand(i);
168       if (MO.isReg() && MO.getReg() &&
169           TargetRegisterInfo::isVirtualRegister(MO.getReg())) {
170         unsigned Reg = MO.getReg();
171
172         LiveVariables::VarInfo &VI = LV->getVarInfo(Reg);
173         if (MO.isDef()) {
174           MachineInstr *NewMI = (Reg == WBReg) ? UpdateMI : MemMI;
175           if (MO.isDead())
176             LV->addVirtualRegisterDead(Reg, NewMI);
177         }
178         if (MO.isUse() && MO.isKill()) {
179           for (unsigned j = 0; j < 2; ++j) {
180             // Look at the two new MI's in reverse order.
181             MachineInstr *NewMI = NewMIs[j];
182             if (!NewMI->readsRegister(Reg))
183               continue;
184             LV->addVirtualRegisterKilled(Reg, NewMI);
185             if (VI.removeKill(MI))
186               VI.Kills.push_back(NewMI);
187             break;
188           }
189         }
190       }
191     }
192   }
193
194   MFI->insert(MBBI, NewMIs[1]);
195   MFI->insert(MBBI, NewMIs[0]);
196   return NewMIs[0];
197 }
198
199 // Branch analysis.
200 bool
201 ARMBaseInstrInfo::AnalyzeBranch(MachineBasicBlock &MBB,MachineBasicBlock *&TBB,
202                                 MachineBasicBlock *&FBB,
203                                 SmallVectorImpl<MachineOperand> &Cond,
204                                 bool AllowModify) const {
205   // If the block has no terminators, it just falls into the block after it.
206   MachineBasicBlock::iterator I = MBB.end();
207   if (I == MBB.begin())
208     return false;
209   --I;
210   while (I->isDebugValue()) {
211     if (I == MBB.begin())
212       return false;
213     --I;
214   }
215   if (!isUnpredicatedTerminator(I))
216     return false;
217
218   // Get the last instruction in the block.
219   MachineInstr *LastInst = I;
220
221   // If there is only one terminator instruction, process it.
222   unsigned LastOpc = LastInst->getOpcode();
223   if (I == MBB.begin() || !isUnpredicatedTerminator(--I)) {
224     if (isUncondBranchOpcode(LastOpc)) {
225       TBB = LastInst->getOperand(0).getMBB();
226       return false;
227     }
228     if (isCondBranchOpcode(LastOpc)) {
229       // Block ends with fall-through condbranch.
230       TBB = LastInst->getOperand(0).getMBB();
231       Cond.push_back(LastInst->getOperand(1));
232       Cond.push_back(LastInst->getOperand(2));
233       return false;
234     }
235     return true;  // Can't handle indirect branch.
236   }
237
238   // Get the instruction before it if it is a terminator.
239   MachineInstr *SecondLastInst = I;
240
241   // If there are three terminators, we don't know what sort of block this is.
242   if (SecondLastInst && I != MBB.begin() && isUnpredicatedTerminator(--I))
243     return true;
244
245   // If the block ends with a B and a Bcc, handle it.
246   unsigned SecondLastOpc = SecondLastInst->getOpcode();
247   if (isCondBranchOpcode(SecondLastOpc) && isUncondBranchOpcode(LastOpc)) {
248     TBB =  SecondLastInst->getOperand(0).getMBB();
249     Cond.push_back(SecondLastInst->getOperand(1));
250     Cond.push_back(SecondLastInst->getOperand(2));
251     FBB = LastInst->getOperand(0).getMBB();
252     return false;
253   }
254
255   // If the block ends with two unconditional branches, handle it.  The second
256   // one is not executed, so remove it.
257   if (isUncondBranchOpcode(SecondLastOpc) && isUncondBranchOpcode(LastOpc)) {
258     TBB = SecondLastInst->getOperand(0).getMBB();
259     I = LastInst;
260     if (AllowModify)
261       I->eraseFromParent();
262     return false;
263   }
264
265   // ...likewise if it ends with a branch table followed by an unconditional
266   // branch. The branch folder can create these, and we must get rid of them for
267   // correctness of Thumb constant islands.
268   if ((isJumpTableBranchOpcode(SecondLastOpc) ||
269        isIndirectBranchOpcode(SecondLastOpc)) &&
270       isUncondBranchOpcode(LastOpc)) {
271     I = LastInst;
272     if (AllowModify)
273       I->eraseFromParent();
274     return true;
275   }
276
277   // Otherwise, can't handle this.
278   return true;
279 }
280
281
282 unsigned ARMBaseInstrInfo::RemoveBranch(MachineBasicBlock &MBB) const {
283   MachineBasicBlock::iterator I = MBB.end();
284   if (I == MBB.begin()) return 0;
285   --I;
286   while (I->isDebugValue()) {
287     if (I == MBB.begin())
288       return 0;
289     --I;
290   }
291   if (!isUncondBranchOpcode(I->getOpcode()) &&
292       !isCondBranchOpcode(I->getOpcode()))
293     return 0;
294
295   // Remove the branch.
296   I->eraseFromParent();
297
298   I = MBB.end();
299
300   if (I == MBB.begin()) return 1;
301   --I;
302   if (!isCondBranchOpcode(I->getOpcode()))
303     return 1;
304
305   // Remove the branch.
306   I->eraseFromParent();
307   return 2;
308 }
309
310 unsigned
311 ARMBaseInstrInfo::InsertBranch(MachineBasicBlock &MBB, MachineBasicBlock *TBB,
312                                MachineBasicBlock *FBB,
313                              const SmallVectorImpl<MachineOperand> &Cond) const {
314   // FIXME this should probably have a DebugLoc argument
315   DebugLoc dl;
316
317   ARMFunctionInfo *AFI = MBB.getParent()->getInfo<ARMFunctionInfo>();
318   int BOpc   = !AFI->isThumbFunction()
319     ? ARM::B : (AFI->isThumb2Function() ? ARM::t2B : ARM::tB);
320   int BccOpc = !AFI->isThumbFunction()
321     ? ARM::Bcc : (AFI->isThumb2Function() ? ARM::t2Bcc : ARM::tBcc);
322
323   // Shouldn't be a fall through.
324   assert(TBB && "InsertBranch must not be told to insert a fallthrough");
325   assert((Cond.size() == 2 || Cond.size() == 0) &&
326          "ARM branch conditions have two components!");
327
328   if (FBB == 0) {
329     if (Cond.empty()) // Unconditional branch?
330       BuildMI(&MBB, dl, get(BOpc)).addMBB(TBB);
331     else
332       BuildMI(&MBB, dl, get(BccOpc)).addMBB(TBB)
333         .addImm(Cond[0].getImm()).addReg(Cond[1].getReg());
334     return 1;
335   }
336
337   // Two-way conditional branch.
338   BuildMI(&MBB, dl, get(BccOpc)).addMBB(TBB)
339     .addImm(Cond[0].getImm()).addReg(Cond[1].getReg());
340   BuildMI(&MBB, dl, get(BOpc)).addMBB(FBB);
341   return 2;
342 }
343
344 bool ARMBaseInstrInfo::
345 ReverseBranchCondition(SmallVectorImpl<MachineOperand> &Cond) const {
346   ARMCC::CondCodes CC = (ARMCC::CondCodes)(int)Cond[0].getImm();
347   Cond[0].setImm(ARMCC::getOppositeCondition(CC));
348   return false;
349 }
350
351 bool ARMBaseInstrInfo::
352 PredicateInstruction(MachineInstr *MI,
353                      const SmallVectorImpl<MachineOperand> &Pred) const {
354   unsigned Opc = MI->getOpcode();
355   if (isUncondBranchOpcode(Opc)) {
356     MI->setDesc(get(getMatchingCondBranchOpcode(Opc)));
357     MI->addOperand(MachineOperand::CreateImm(Pred[0].getImm()));
358     MI->addOperand(MachineOperand::CreateReg(Pred[1].getReg(), false));
359     return true;
360   }
361
362   int PIdx = MI->findFirstPredOperandIdx();
363   if (PIdx != -1) {
364     MachineOperand &PMO = MI->getOperand(PIdx);
365     PMO.setImm(Pred[0].getImm());
366     MI->getOperand(PIdx+1).setReg(Pred[1].getReg());
367     return true;
368   }
369   return false;
370 }
371
372 bool ARMBaseInstrInfo::
373 SubsumesPredicate(const SmallVectorImpl<MachineOperand> &Pred1,
374                   const SmallVectorImpl<MachineOperand> &Pred2) const {
375   if (Pred1.size() > 2 || Pred2.size() > 2)
376     return false;
377
378   ARMCC::CondCodes CC1 = (ARMCC::CondCodes)Pred1[0].getImm();
379   ARMCC::CondCodes CC2 = (ARMCC::CondCodes)Pred2[0].getImm();
380   if (CC1 == CC2)
381     return true;
382
383   switch (CC1) {
384   default:
385     return false;
386   case ARMCC::AL:
387     return true;
388   case ARMCC::HS:
389     return CC2 == ARMCC::HI;
390   case ARMCC::LS:
391     return CC2 == ARMCC::LO || CC2 == ARMCC::EQ;
392   case ARMCC::GE:
393     return CC2 == ARMCC::GT;
394   case ARMCC::LE:
395     return CC2 == ARMCC::LT;
396   }
397 }
398
399 bool ARMBaseInstrInfo::DefinesPredicate(MachineInstr *MI,
400                                     std::vector<MachineOperand> &Pred) const {
401   // FIXME: This confuses implicit_def with optional CPSR def.
402   const TargetInstrDesc &TID = MI->getDesc();
403   if (!TID.getImplicitDefs() && !TID.hasOptionalDef())
404     return false;
405
406   bool Found = false;
407   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
408     const MachineOperand &MO = MI->getOperand(i);
409     if (MO.isReg() && MO.getReg() == ARM::CPSR) {
410       Pred.push_back(MO);
411       Found = true;
412     }
413   }
414
415   return Found;
416 }
417
418 /// isPredicable - Return true if the specified instruction can be predicated.
419 /// By default, this returns true for every instruction with a
420 /// PredicateOperand.
421 bool ARMBaseInstrInfo::isPredicable(MachineInstr *MI) const {
422   const TargetInstrDesc &TID = MI->getDesc();
423   if (!TID.isPredicable())
424     return false;
425
426   if ((TID.TSFlags & ARMII::DomainMask) == ARMII::DomainNEON) {
427     ARMFunctionInfo *AFI =
428       MI->getParent()->getParent()->getInfo<ARMFunctionInfo>();
429     return AFI->isThumb2Function();
430   }
431   return true;
432 }
433
434 /// FIXME: Works around a gcc miscompilation with -fstrict-aliasing.
435 DISABLE_INLINE
436 static unsigned getNumJTEntries(const std::vector<MachineJumpTableEntry> &JT,
437                                 unsigned JTI);
438 static unsigned getNumJTEntries(const std::vector<MachineJumpTableEntry> &JT,
439                                 unsigned JTI) {
440   assert(JTI < JT.size());
441   return JT[JTI].MBBs.size();
442 }
443
444 /// GetInstSize - Return the size of the specified MachineInstr.
445 ///
446 unsigned ARMBaseInstrInfo::GetInstSizeInBytes(const MachineInstr *MI) const {
447   const MachineBasicBlock &MBB = *MI->getParent();
448   const MachineFunction *MF = MBB.getParent();
449   const MCAsmInfo *MAI = MF->getTarget().getMCAsmInfo();
450
451   // Basic size info comes from the TSFlags field.
452   const TargetInstrDesc &TID = MI->getDesc();
453   unsigned TSFlags = TID.TSFlags;
454
455   unsigned Opc = MI->getOpcode();
456   switch ((TSFlags & ARMII::SizeMask) >> ARMII::SizeShift) {
457   default: {
458     // If this machine instr is an inline asm, measure it.
459     if (MI->getOpcode() == ARM::INLINEASM)
460       return getInlineAsmLength(MI->getOperand(0).getSymbolName(), *MAI);
461     if (MI->isLabel())
462       return 0;
463     switch (Opc) {
464     default:
465       llvm_unreachable("Unknown or unset size field for instr!");
466     case TargetOpcode::IMPLICIT_DEF:
467     case TargetOpcode::KILL:
468     case TargetOpcode::DBG_LABEL:
469     case TargetOpcode::EH_LABEL:
470       return 0;
471     }
472     break;
473   }
474   case ARMII::Size8Bytes: return 8;          // ARM instruction x 2.
475   case ARMII::Size4Bytes: return 4;          // ARM / Thumb2 instruction.
476   case ARMII::Size2Bytes: return 2;          // Thumb1 instruction.
477   case ARMII::SizeSpecial: {
478     switch (Opc) {
479     case ARM::CONSTPOOL_ENTRY:
480       // If this machine instr is a constant pool entry, its size is recorded as
481       // operand #2.
482       return MI->getOperand(2).getImm();
483     case ARM::Int_eh_sjlj_setjmp:
484       return 24;
485     case ARM::tInt_eh_sjlj_setjmp:
486       return 14;
487     case ARM::t2Int_eh_sjlj_setjmp:
488       return 14;
489     case ARM::BR_JTr:
490     case ARM::BR_JTm:
491     case ARM::BR_JTadd:
492     case ARM::tBR_JTr:
493     case ARM::t2BR_JT:
494     case ARM::t2TBB:
495     case ARM::t2TBH: {
496       // These are jumptable branches, i.e. a branch followed by an inlined
497       // jumptable. The size is 4 + 4 * number of entries. For TBB, each
498       // entry is one byte; TBH two byte each.
499       unsigned EntrySize = (Opc == ARM::t2TBB)
500         ? 1 : ((Opc == ARM::t2TBH) ? 2 : 4);
501       unsigned NumOps = TID.getNumOperands();
502       MachineOperand JTOP =
503         MI->getOperand(NumOps - (TID.isPredicable() ? 3 : 2));
504       unsigned JTI = JTOP.getIndex();
505       const MachineJumpTableInfo *MJTI = MF->getJumpTableInfo();
506       assert(MJTI != 0);
507       const std::vector<MachineJumpTableEntry> &JT = MJTI->getJumpTables();
508       assert(JTI < JT.size());
509       // Thumb instructions are 2 byte aligned, but JT entries are 4 byte
510       // 4 aligned. The assembler / linker may add 2 byte padding just before
511       // the JT entries.  The size does not include this padding; the
512       // constant islands pass does separate bookkeeping for it.
513       // FIXME: If we know the size of the function is less than (1 << 16) *2
514       // bytes, we can use 16-bit entries instead. Then there won't be an
515       // alignment issue.
516       unsigned InstSize = (Opc == ARM::tBR_JTr || Opc == ARM::t2BR_JT) ? 2 : 4;
517       unsigned NumEntries = getNumJTEntries(JT, JTI);
518       if (Opc == ARM::t2TBB && (NumEntries & 1))
519         // Make sure the instruction that follows TBB is 2-byte aligned.
520         // FIXME: Constant island pass should insert an "ALIGN" instruction
521         // instead.
522         ++NumEntries;
523       return NumEntries * EntrySize + InstSize;
524     }
525     default:
526       // Otherwise, pseudo-instruction sizes are zero.
527       return 0;
528     }
529   }
530   }
531   return 0; // Not reached
532 }
533
534 /// Return true if the instruction is a register to register move and
535 /// leave the source and dest operands in the passed parameters.
536 ///
537 bool
538 ARMBaseInstrInfo::isMoveInstr(const MachineInstr &MI,
539                               unsigned &SrcReg, unsigned &DstReg,
540                               unsigned& SrcSubIdx, unsigned& DstSubIdx) const {
541   SrcSubIdx = DstSubIdx = 0; // No sub-registers.
542
543   switch (MI.getOpcode()) {
544   default: break;
545   case ARM::VMOVS:
546   case ARM::VMOVD:
547   case ARM::VMOVDneon:
548   case ARM::VMOVQ: {
549     SrcReg = MI.getOperand(1).getReg();
550     DstReg = MI.getOperand(0).getReg();
551     return true;
552   }
553   case ARM::MOVr:
554   case ARM::tMOVr:
555   case ARM::tMOVgpr2tgpr:
556   case ARM::tMOVtgpr2gpr:
557   case ARM::tMOVgpr2gpr:
558   case ARM::t2MOVr: {
559     assert(MI.getDesc().getNumOperands() >= 2 &&
560            MI.getOperand(0).isReg() &&
561            MI.getOperand(1).isReg() &&
562            "Invalid ARM MOV instruction");
563     SrcReg = MI.getOperand(1).getReg();
564     DstReg = MI.getOperand(0).getReg();
565     return true;
566   }
567   }
568
569   return false;
570 }
571
572 unsigned
573 ARMBaseInstrInfo::isLoadFromStackSlot(const MachineInstr *MI,
574                                       int &FrameIndex) const {
575   switch (MI->getOpcode()) {
576   default: break;
577   case ARM::LDR:
578   case ARM::t2LDRs:  // FIXME: don't use t2LDRs to access frame.
579     if (MI->getOperand(1).isFI() &&
580         MI->getOperand(2).isReg() &&
581         MI->getOperand(3).isImm() &&
582         MI->getOperand(2).getReg() == 0 &&
583         MI->getOperand(3).getImm() == 0) {
584       FrameIndex = MI->getOperand(1).getIndex();
585       return MI->getOperand(0).getReg();
586     }
587     break;
588   case ARM::t2LDRi12:
589   case ARM::tRestore:
590     if (MI->getOperand(1).isFI() &&
591         MI->getOperand(2).isImm() &&
592         MI->getOperand(2).getImm() == 0) {
593       FrameIndex = MI->getOperand(1).getIndex();
594       return MI->getOperand(0).getReg();
595     }
596     break;
597   case ARM::VLDRD:
598   case ARM::VLDRS:
599     if (MI->getOperand(1).isFI() &&
600         MI->getOperand(2).isImm() &&
601         MI->getOperand(2).getImm() == 0) {
602       FrameIndex = MI->getOperand(1).getIndex();
603       return MI->getOperand(0).getReg();
604     }
605     break;
606   }
607
608   return 0;
609 }
610
611 unsigned
612 ARMBaseInstrInfo::isStoreToStackSlot(const MachineInstr *MI,
613                                      int &FrameIndex) const {
614   switch (MI->getOpcode()) {
615   default: break;
616   case ARM::STR:
617   case ARM::t2STRs: // FIXME: don't use t2STRs to access frame.
618     if (MI->getOperand(1).isFI() &&
619         MI->getOperand(2).isReg() &&
620         MI->getOperand(3).isImm() &&
621         MI->getOperand(2).getReg() == 0 &&
622         MI->getOperand(3).getImm() == 0) {
623       FrameIndex = MI->getOperand(1).getIndex();
624       return MI->getOperand(0).getReg();
625     }
626     break;
627   case ARM::t2STRi12:
628   case ARM::tSpill:
629     if (MI->getOperand(1).isFI() &&
630         MI->getOperand(2).isImm() &&
631         MI->getOperand(2).getImm() == 0) {
632       FrameIndex = MI->getOperand(1).getIndex();
633       return MI->getOperand(0).getReg();
634     }
635     break;
636   case ARM::VSTRD:
637   case ARM::VSTRS:
638     if (MI->getOperand(1).isFI() &&
639         MI->getOperand(2).isImm() &&
640         MI->getOperand(2).getImm() == 0) {
641       FrameIndex = MI->getOperand(1).getIndex();
642       return MI->getOperand(0).getReg();
643     }
644     break;
645   }
646
647   return 0;
648 }
649
650 bool
651 ARMBaseInstrInfo::copyRegToReg(MachineBasicBlock &MBB,
652                                MachineBasicBlock::iterator I,
653                                unsigned DestReg, unsigned SrcReg,
654                                const TargetRegisterClass *DestRC,
655                                const TargetRegisterClass *SrcRC) const {
656   DebugLoc DL;
657   if (I != MBB.end()) DL = I->getDebugLoc();
658
659   // tGPR is used sometimes in ARM instructions that need to avoid using
660   // certain registers.  Just treat it as GPR here.
661   if (DestRC == ARM::tGPRRegisterClass)
662     DestRC = ARM::GPRRegisterClass;
663   if (SrcRC == ARM::tGPRRegisterClass)
664     SrcRC = ARM::GPRRegisterClass;
665
666   // Allow DPR / DPR_VFP2 / DPR_8 cross-class copies.
667   if (DestRC == ARM::DPR_8RegisterClass)
668     DestRC = ARM::DPR_VFP2RegisterClass;
669   if (SrcRC == ARM::DPR_8RegisterClass)
670     SrcRC = ARM::DPR_VFP2RegisterClass;
671
672   // Allow QPR / QPR_VFP2 / QPR_8 cross-class copies.
673   if (DestRC == ARM::QPR_VFP2RegisterClass ||
674       DestRC == ARM::QPR_8RegisterClass)
675     DestRC = ARM::QPRRegisterClass;
676   if (SrcRC == ARM::QPR_VFP2RegisterClass ||
677       SrcRC == ARM::QPR_8RegisterClass)
678     SrcRC = ARM::QPRRegisterClass;
679
680   // Disallow copies of unequal sizes.
681   if (DestRC != SrcRC && DestRC->getSize() != SrcRC->getSize())
682     return false;
683
684   if (DestRC == ARM::GPRRegisterClass) {
685     if (SrcRC == ARM::SPRRegisterClass)
686       AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VMOVRS), DestReg)
687                      .addReg(SrcReg));
688     else
689       AddDefaultCC(AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::MOVr),
690                                           DestReg).addReg(SrcReg)));
691   } else {
692     unsigned Opc;
693
694     if (DestRC == ARM::SPRRegisterClass)
695       Opc = (SrcRC == ARM::GPRRegisterClass ? ARM::VMOVSR : ARM::VMOVS);
696     else if (DestRC == ARM::DPRRegisterClass)
697       Opc = ARM::VMOVD;
698     else if (DestRC == ARM::DPR_VFP2RegisterClass ||
699              SrcRC == ARM::DPR_VFP2RegisterClass)
700       // Always use neon reg-reg move if source or dest is NEON-only regclass.
701       Opc = ARM::VMOVDneon;
702     else if (DestRC == ARM::QPRRegisterClass)
703       Opc = ARM::VMOVQ;
704     else
705       return false;
706
707     AddDefaultPred(BuildMI(MBB, I, DL, get(Opc), DestReg)
708                    .addReg(SrcReg));
709   }
710
711   return true;
712 }
713
714 void ARMBaseInstrInfo::
715 storeRegToStackSlot(MachineBasicBlock &MBB, MachineBasicBlock::iterator I,
716                     unsigned SrcReg, bool isKill, int FI,
717                     const TargetRegisterClass *RC) const {
718   DebugLoc DL;
719   if (I != MBB.end()) DL = I->getDebugLoc();
720   MachineFunction &MF = *MBB.getParent();
721   MachineFrameInfo &MFI = *MF.getFrameInfo();
722   unsigned Align = MFI.getObjectAlignment(FI);
723
724   MachineMemOperand *MMO =
725     MF.getMachineMemOperand(PseudoSourceValue::getFixedStack(FI),
726                             MachineMemOperand::MOStore, 0,
727                             MFI.getObjectSize(FI),
728                             Align);
729
730   // tGPR is used sometimes in ARM instructions that need to avoid using
731   // certain registers.  Just treat it as GPR here.
732   if (RC == ARM::tGPRRegisterClass)
733     RC = ARM::GPRRegisterClass;
734
735   if (RC == ARM::GPRRegisterClass) {
736     AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::STR))
737                    .addReg(SrcReg, getKillRegState(isKill))
738                    .addFrameIndex(FI).addReg(0).addImm(0).addMemOperand(MMO));
739   } else if (RC == ARM::DPRRegisterClass ||
740              RC == ARM::DPR_VFP2RegisterClass ||
741              RC == ARM::DPR_8RegisterClass) {
742     AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VSTRD))
743                    .addReg(SrcReg, getKillRegState(isKill))
744                    .addFrameIndex(FI).addImm(0).addMemOperand(MMO));
745   } else if (RC == ARM::SPRRegisterClass) {
746     AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VSTRS))
747                    .addReg(SrcReg, getKillRegState(isKill))
748                    .addFrameIndex(FI).addImm(0).addMemOperand(MMO));
749   } else {
750     assert((RC == ARM::QPRRegisterClass ||
751             RC == ARM::QPR_VFP2RegisterClass) && "Unknown regclass!");
752     // FIXME: Neon instructions should support predicates
753     if (Align >= 16 && (getRegisterInfo().canRealignStack(MF))) {
754       AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VST1q))
755                      .addFrameIndex(FI).addImm(128)
756                      .addMemOperand(MMO)
757                      .addReg(SrcReg, getKillRegState(isKill)));
758     } else {
759       AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VSTMQ)).
760                      addReg(SrcReg, getKillRegState(isKill))
761                      .addFrameIndex(FI)
762                      .addImm(ARM_AM::getAM5Opc(ARM_AM::ia, 4))
763                      .addMemOperand(MMO));
764     }
765   }
766 }
767
768 void ARMBaseInstrInfo::
769 loadRegFromStackSlot(MachineBasicBlock &MBB, MachineBasicBlock::iterator I,
770                      unsigned DestReg, int FI,
771                      const TargetRegisterClass *RC) const {
772   DebugLoc DL;
773   if (I != MBB.end()) DL = I->getDebugLoc();
774   MachineFunction &MF = *MBB.getParent();
775   MachineFrameInfo &MFI = *MF.getFrameInfo();
776   unsigned Align = MFI.getObjectAlignment(FI);
777
778   MachineMemOperand *MMO =
779     MF.getMachineMemOperand(PseudoSourceValue::getFixedStack(FI),
780                             MachineMemOperand::MOLoad, 0,
781                             MFI.getObjectSize(FI),
782                             Align);
783
784   // tGPR is used sometimes in ARM instructions that need to avoid using
785   // certain registers.  Just treat it as GPR here.
786   if (RC == ARM::tGPRRegisterClass)
787     RC = ARM::GPRRegisterClass;
788
789   if (RC == ARM::GPRRegisterClass) {
790     AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::LDR), DestReg)
791                    .addFrameIndex(FI).addReg(0).addImm(0).addMemOperand(MMO));
792   } else if (RC == ARM::DPRRegisterClass ||
793              RC == ARM::DPR_VFP2RegisterClass ||
794              RC == ARM::DPR_8RegisterClass) {
795     AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLDRD), DestReg)
796                    .addFrameIndex(FI).addImm(0).addMemOperand(MMO));
797   } else if (RC == ARM::SPRRegisterClass) {
798     AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLDRS), DestReg)
799                    .addFrameIndex(FI).addImm(0).addMemOperand(MMO));
800   } else {
801     assert((RC == ARM::QPRRegisterClass ||
802             RC == ARM::QPR_VFP2RegisterClass ||
803             RC == ARM::QPR_8RegisterClass) && "Unknown regclass!");
804     if (Align >= 16
805         && (getRegisterInfo().canRealignStack(MF))) {
806       AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLD1q), DestReg)
807                      .addFrameIndex(FI).addImm(128)
808                      .addMemOperand(MMO));
809     } else {
810       AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLDMQ), DestReg)
811                      .addFrameIndex(FI)
812                      .addImm(ARM_AM::getAM5Opc(ARM_AM::ia, 4))
813                      .addMemOperand(MMO));
814     }
815   }
816 }
817
818 MachineInstr *ARMBaseInstrInfo::
819 foldMemoryOperandImpl(MachineFunction &MF, MachineInstr *MI,
820                       const SmallVectorImpl<unsigned> &Ops, int FI) const {
821   if (Ops.size() != 1) return NULL;
822
823   unsigned OpNum = Ops[0];
824   unsigned Opc = MI->getOpcode();
825   MachineInstr *NewMI = NULL;
826   if (Opc == ARM::MOVr || Opc == ARM::t2MOVr) {
827     // If it is updating CPSR, then it cannot be folded.
828     if (MI->getOperand(4).getReg() == ARM::CPSR && !MI->getOperand(4).isDead())
829       return NULL;
830     unsigned Pred = MI->getOperand(2).getImm();
831     unsigned PredReg = MI->getOperand(3).getReg();
832     if (OpNum == 0) { // move -> store
833       unsigned SrcReg = MI->getOperand(1).getReg();
834       unsigned SrcSubReg = MI->getOperand(1).getSubReg();
835       bool isKill = MI->getOperand(1).isKill();
836       bool isUndef = MI->getOperand(1).isUndef();
837       if (Opc == ARM::MOVr)
838         NewMI = BuildMI(MF, MI->getDebugLoc(), get(ARM::STR))
839           .addReg(SrcReg,
840                   getKillRegState(isKill) | getUndefRegState(isUndef),
841                   SrcSubReg)
842           .addFrameIndex(FI).addReg(0).addImm(0).addImm(Pred).addReg(PredReg);
843       else // ARM::t2MOVr
844         NewMI = BuildMI(MF, MI->getDebugLoc(), get(ARM::t2STRi12))
845           .addReg(SrcReg,
846                   getKillRegState(isKill) | getUndefRegState(isUndef),
847                   SrcSubReg)
848           .addFrameIndex(FI).addImm(0).addImm(Pred).addReg(PredReg);
849     } else {          // move -> load
850       unsigned DstReg = MI->getOperand(0).getReg();
851       unsigned DstSubReg = MI->getOperand(0).getSubReg();
852       bool isDead = MI->getOperand(0).isDead();
853       bool isUndef = MI->getOperand(0).isUndef();
854       if (Opc == ARM::MOVr)
855         NewMI = BuildMI(MF, MI->getDebugLoc(), get(ARM::LDR))
856           .addReg(DstReg,
857                   RegState::Define |
858                   getDeadRegState(isDead) |
859                   getUndefRegState(isUndef), DstSubReg)
860           .addFrameIndex(FI).addReg(0).addImm(0).addImm(Pred).addReg(PredReg);
861       else // ARM::t2MOVr
862         NewMI = BuildMI(MF, MI->getDebugLoc(), get(ARM::t2LDRi12))
863           .addReg(DstReg,
864                   RegState::Define |
865                   getDeadRegState(isDead) |
866                   getUndefRegState(isUndef), DstSubReg)
867           .addFrameIndex(FI).addImm(0).addImm(Pred).addReg(PredReg);
868     }
869   } else if (Opc == ARM::tMOVgpr2gpr ||
870              Opc == ARM::tMOVtgpr2gpr ||
871              Opc == ARM::tMOVgpr2tgpr) {
872     if (OpNum == 0) { // move -> store
873       unsigned SrcReg = MI->getOperand(1).getReg();
874       unsigned SrcSubReg = MI->getOperand(1).getSubReg();
875       bool isKill = MI->getOperand(1).isKill();
876       bool isUndef = MI->getOperand(1).isUndef();
877       NewMI = BuildMI(MF, MI->getDebugLoc(), get(ARM::t2STRi12))
878         .addReg(SrcReg,
879                 getKillRegState(isKill) | getUndefRegState(isUndef),
880                 SrcSubReg)
881         .addFrameIndex(FI).addImm(0).addImm(ARMCC::AL).addReg(0);
882     } else {          // move -> load
883       unsigned DstReg = MI->getOperand(0).getReg();
884       unsigned DstSubReg = MI->getOperand(0).getSubReg();
885       bool isDead = MI->getOperand(0).isDead();
886       bool isUndef = MI->getOperand(0).isUndef();
887       NewMI = BuildMI(MF, MI->getDebugLoc(), get(ARM::t2LDRi12))
888         .addReg(DstReg,
889                 RegState::Define |
890                 getDeadRegState(isDead) |
891                 getUndefRegState(isUndef),
892                 DstSubReg)
893         .addFrameIndex(FI).addImm(0).addImm(ARMCC::AL).addReg(0);
894     }
895   } else if (Opc == ARM::VMOVS) {
896     unsigned Pred = MI->getOperand(2).getImm();
897     unsigned PredReg = MI->getOperand(3).getReg();
898     if (OpNum == 0) { // move -> store
899       unsigned SrcReg = MI->getOperand(1).getReg();
900       unsigned SrcSubReg = MI->getOperand(1).getSubReg();
901       bool isKill = MI->getOperand(1).isKill();
902       bool isUndef = MI->getOperand(1).isUndef();
903       NewMI = BuildMI(MF, MI->getDebugLoc(), get(ARM::VSTRS))
904         .addReg(SrcReg, getKillRegState(isKill) | getUndefRegState(isUndef),
905                 SrcSubReg)
906         .addFrameIndex(FI)
907         .addImm(0).addImm(Pred).addReg(PredReg);
908     } else {          // move -> load
909       unsigned DstReg = MI->getOperand(0).getReg();
910       unsigned DstSubReg = MI->getOperand(0).getSubReg();
911       bool isDead = MI->getOperand(0).isDead();
912       bool isUndef = MI->getOperand(0).isUndef();
913       NewMI = BuildMI(MF, MI->getDebugLoc(), get(ARM::VLDRS))
914         .addReg(DstReg,
915                 RegState::Define |
916                 getDeadRegState(isDead) |
917                 getUndefRegState(isUndef),
918                 DstSubReg)
919         .addFrameIndex(FI).addImm(0).addImm(Pred).addReg(PredReg);
920     }
921   }
922   else if (Opc == ARM::VMOVD) {
923     unsigned Pred = MI->getOperand(2).getImm();
924     unsigned PredReg = MI->getOperand(3).getReg();
925     if (OpNum == 0) { // move -> store
926       unsigned SrcReg = MI->getOperand(1).getReg();
927       unsigned SrcSubReg = MI->getOperand(1).getSubReg();
928       bool isKill = MI->getOperand(1).isKill();
929       bool isUndef = MI->getOperand(1).isUndef();
930       NewMI = BuildMI(MF, MI->getDebugLoc(), get(ARM::VSTRD))
931         .addReg(SrcReg,
932                 getKillRegState(isKill) | getUndefRegState(isUndef),
933                 SrcSubReg)
934         .addFrameIndex(FI).addImm(0).addImm(Pred).addReg(PredReg);
935     } else {          // move -> load
936       unsigned DstReg = MI->getOperand(0).getReg();
937       unsigned DstSubReg = MI->getOperand(0).getSubReg();
938       bool isDead = MI->getOperand(0).isDead();
939       bool isUndef = MI->getOperand(0).isUndef();
940       NewMI = BuildMI(MF, MI->getDebugLoc(), get(ARM::VLDRD))
941         .addReg(DstReg,
942                 RegState::Define |
943                 getDeadRegState(isDead) |
944                 getUndefRegState(isUndef),
945                 DstSubReg)
946         .addFrameIndex(FI).addImm(0).addImm(Pred).addReg(PredReg);
947     }
948   }
949
950   return NewMI;
951 }
952
953 MachineInstr*
954 ARMBaseInstrInfo::foldMemoryOperandImpl(MachineFunction &MF,
955                                         MachineInstr* MI,
956                                         const SmallVectorImpl<unsigned> &Ops,
957                                         MachineInstr* LoadMI) const {
958   // FIXME
959   return 0;
960 }
961
962 bool
963 ARMBaseInstrInfo::canFoldMemoryOperand(const MachineInstr *MI,
964                                    const SmallVectorImpl<unsigned> &Ops) const {
965   if (Ops.size() != 1) return false;
966
967   unsigned Opc = MI->getOpcode();
968   if (Opc == ARM::MOVr || Opc == ARM::t2MOVr) {
969     // If it is updating CPSR, then it cannot be folded.
970     return MI->getOperand(4).getReg() != ARM::CPSR ||
971       MI->getOperand(4).isDead();
972   } else if (Opc == ARM::tMOVgpr2gpr ||
973              Opc == ARM::tMOVtgpr2gpr ||
974              Opc == ARM::tMOVgpr2tgpr) {
975     return true;
976   } else if (Opc == ARM::VMOVS || Opc == ARM::VMOVD) {
977     return true;
978   } else if (Opc == ARM::VMOVDneon || Opc == ARM::VMOVQ) {
979     return false; // FIXME
980   }
981
982   return false;
983 }
984
985 /// Create a copy of a const pool value. Update CPI to the new index and return
986 /// the label UID.
987 static unsigned duplicateCPV(MachineFunction &MF, unsigned &CPI) {
988   MachineConstantPool *MCP = MF.getConstantPool();
989   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
990
991   const MachineConstantPoolEntry &MCPE = MCP->getConstants()[CPI];
992   assert(MCPE.isMachineConstantPoolEntry() &&
993          "Expecting a machine constantpool entry!");
994   ARMConstantPoolValue *ACPV =
995     static_cast<ARMConstantPoolValue*>(MCPE.Val.MachineCPVal);
996
997   unsigned PCLabelId = AFI->createConstPoolEntryUId();
998   ARMConstantPoolValue *NewCPV = 0;
999   if (ACPV->isGlobalValue())
1000     NewCPV = new ARMConstantPoolValue(ACPV->getGV(), PCLabelId,
1001                                       ARMCP::CPValue, 4);
1002   else if (ACPV->isExtSymbol())
1003     NewCPV = new ARMConstantPoolValue(MF.getFunction()->getContext(),
1004                                       ACPV->getSymbol(), PCLabelId, 4);
1005   else if (ACPV->isBlockAddress())
1006     NewCPV = new ARMConstantPoolValue(ACPV->getBlockAddress(), PCLabelId,
1007                                       ARMCP::CPBlockAddress, 4);
1008   else
1009     llvm_unreachable("Unexpected ARM constantpool value type!!");
1010   CPI = MCP->getConstantPoolIndex(NewCPV, MCPE.getAlignment());
1011   return PCLabelId;
1012 }
1013
1014 void ARMBaseInstrInfo::
1015 reMaterialize(MachineBasicBlock &MBB,
1016               MachineBasicBlock::iterator I,
1017               unsigned DestReg, unsigned SubIdx,
1018               const MachineInstr *Orig,
1019               const TargetRegisterInfo *TRI) const {
1020   if (SubIdx && TargetRegisterInfo::isPhysicalRegister(DestReg)) {
1021     DestReg = TRI->getSubReg(DestReg, SubIdx);
1022     SubIdx = 0;
1023   }
1024
1025   unsigned Opcode = Orig->getOpcode();
1026   switch (Opcode) {
1027   default: {
1028     MachineInstr *MI = MBB.getParent()->CloneMachineInstr(Orig);
1029     MI->getOperand(0).setReg(DestReg);
1030     MBB.insert(I, MI);
1031     break;
1032   }
1033   case ARM::tLDRpci_pic:
1034   case ARM::t2LDRpci_pic: {
1035     MachineFunction &MF = *MBB.getParent();
1036     unsigned CPI = Orig->getOperand(1).getIndex();
1037     unsigned PCLabelId = duplicateCPV(MF, CPI);
1038     MachineInstrBuilder MIB = BuildMI(MBB, I, Orig->getDebugLoc(), get(Opcode),
1039                                       DestReg)
1040       .addConstantPoolIndex(CPI).addImm(PCLabelId);
1041     (*MIB).setMemRefs(Orig->memoperands_begin(), Orig->memoperands_end());
1042     break;
1043   }
1044   }
1045
1046   MachineInstr *NewMI = prior(I);
1047   NewMI->getOperand(0).setSubReg(SubIdx);
1048 }
1049
1050 MachineInstr *
1051 ARMBaseInstrInfo::duplicate(MachineInstr *Orig, MachineFunction &MF) const {
1052   MachineInstr *MI = TargetInstrInfoImpl::duplicate(Orig, MF);
1053   switch(Orig->getOpcode()) {
1054   case ARM::tLDRpci_pic:
1055   case ARM::t2LDRpci_pic: {
1056     unsigned CPI = Orig->getOperand(1).getIndex();
1057     unsigned PCLabelId = duplicateCPV(MF, CPI);
1058     Orig->getOperand(1).setIndex(CPI);
1059     Orig->getOperand(2).setImm(PCLabelId);
1060     break;
1061   }
1062   }
1063   return MI;
1064 }
1065
1066 bool ARMBaseInstrInfo::produceSameValue(const MachineInstr *MI0,
1067                                         const MachineInstr *MI1) const {
1068   int Opcode = MI0->getOpcode();
1069   if (Opcode == ARM::t2LDRpci ||
1070       Opcode == ARM::t2LDRpci_pic ||
1071       Opcode == ARM::tLDRpci ||
1072       Opcode == ARM::tLDRpci_pic) {
1073     if (MI1->getOpcode() != Opcode)
1074       return false;
1075     if (MI0->getNumOperands() != MI1->getNumOperands())
1076       return false;
1077
1078     const MachineOperand &MO0 = MI0->getOperand(1);
1079     const MachineOperand &MO1 = MI1->getOperand(1);
1080     if (MO0.getOffset() != MO1.getOffset())
1081       return false;
1082
1083     const MachineFunction *MF = MI0->getParent()->getParent();
1084     const MachineConstantPool *MCP = MF->getConstantPool();
1085     int CPI0 = MO0.getIndex();
1086     int CPI1 = MO1.getIndex();
1087     const MachineConstantPoolEntry &MCPE0 = MCP->getConstants()[CPI0];
1088     const MachineConstantPoolEntry &MCPE1 = MCP->getConstants()[CPI1];
1089     ARMConstantPoolValue *ACPV0 =
1090       static_cast<ARMConstantPoolValue*>(MCPE0.Val.MachineCPVal);
1091     ARMConstantPoolValue *ACPV1 =
1092       static_cast<ARMConstantPoolValue*>(MCPE1.Val.MachineCPVal);
1093     return ACPV0->hasSameValue(ACPV1);
1094   }
1095
1096   return MI0->isIdenticalTo(MI1, MachineInstr::IgnoreVRegDefs);
1097 }
1098
1099 /// getInstrPredicate - If instruction is predicated, returns its predicate
1100 /// condition, otherwise returns AL. It also returns the condition code
1101 /// register by reference.
1102 ARMCC::CondCodes
1103 llvm::getInstrPredicate(const MachineInstr *MI, unsigned &PredReg) {
1104   int PIdx = MI->findFirstPredOperandIdx();
1105   if (PIdx == -1) {
1106     PredReg = 0;
1107     return ARMCC::AL;
1108   }
1109
1110   PredReg = MI->getOperand(PIdx+1).getReg();
1111   return (ARMCC::CondCodes)MI->getOperand(PIdx).getImm();
1112 }
1113
1114
1115 int llvm::getMatchingCondBranchOpcode(int Opc) {
1116   if (Opc == ARM::B)
1117     return ARM::Bcc;
1118   else if (Opc == ARM::tB)
1119     return ARM::tBcc;
1120   else if (Opc == ARM::t2B)
1121       return ARM::t2Bcc;
1122
1123   llvm_unreachable("Unknown unconditional branch opcode!");
1124   return 0;
1125 }
1126
1127
1128 void llvm::emitARMRegPlusImmediate(MachineBasicBlock &MBB,
1129                                MachineBasicBlock::iterator &MBBI, DebugLoc dl,
1130                                unsigned DestReg, unsigned BaseReg, int NumBytes,
1131                                ARMCC::CondCodes Pred, unsigned PredReg,
1132                                const ARMBaseInstrInfo &TII) {
1133   bool isSub = NumBytes < 0;
1134   if (isSub) NumBytes = -NumBytes;
1135
1136   while (NumBytes) {
1137     unsigned RotAmt = ARM_AM::getSOImmValRotate(NumBytes);
1138     unsigned ThisVal = NumBytes & ARM_AM::rotr32(0xFF, RotAmt);
1139     assert(ThisVal && "Didn't extract field correctly");
1140
1141     // We will handle these bits from offset, clear them.
1142     NumBytes &= ~ThisVal;
1143
1144     assert(ARM_AM::getSOImmVal(ThisVal) != -1 && "Bit extraction didn't work?");
1145
1146     // Build the new ADD / SUB.
1147     unsigned Opc = isSub ? ARM::SUBri : ARM::ADDri;
1148     BuildMI(MBB, MBBI, dl, TII.get(Opc), DestReg)
1149       .addReg(BaseReg, RegState::Kill).addImm(ThisVal)
1150       .addImm((unsigned)Pred).addReg(PredReg).addReg(0);
1151     BaseReg = DestReg;
1152   }
1153 }
1154
1155 bool llvm::rewriteARMFrameIndex(MachineInstr &MI, unsigned FrameRegIdx,
1156                                 unsigned FrameReg, int &Offset,
1157                                 const ARMBaseInstrInfo &TII) {
1158   unsigned Opcode = MI.getOpcode();
1159   const TargetInstrDesc &Desc = MI.getDesc();
1160   unsigned AddrMode = (Desc.TSFlags & ARMII::AddrModeMask);
1161   bool isSub = false;
1162
1163   // Memory operands in inline assembly always use AddrMode2.
1164   if (Opcode == ARM::INLINEASM)
1165     AddrMode = ARMII::AddrMode2;
1166
1167   if (Opcode == ARM::ADDri) {
1168     Offset += MI.getOperand(FrameRegIdx+1).getImm();
1169     if (Offset == 0) {
1170       // Turn it into a move.
1171       MI.setDesc(TII.get(ARM::MOVr));
1172       MI.getOperand(FrameRegIdx).ChangeToRegister(FrameReg, false);
1173       MI.RemoveOperand(FrameRegIdx+1);
1174       Offset = 0;
1175       return true;
1176     } else if (Offset < 0) {
1177       Offset = -Offset;
1178       isSub = true;
1179       MI.setDesc(TII.get(ARM::SUBri));
1180     }
1181
1182     // Common case: small offset, fits into instruction.
1183     if (ARM_AM::getSOImmVal(Offset) != -1) {
1184       // Replace the FrameIndex with sp / fp
1185       MI.getOperand(FrameRegIdx).ChangeToRegister(FrameReg, false);
1186       MI.getOperand(FrameRegIdx+1).ChangeToImmediate(Offset);
1187       Offset = 0;
1188       return true;
1189     }
1190
1191     // Otherwise, pull as much of the immedidate into this ADDri/SUBri
1192     // as possible.
1193     unsigned RotAmt = ARM_AM::getSOImmValRotate(Offset);
1194     unsigned ThisImmVal = Offset & ARM_AM::rotr32(0xFF, RotAmt);
1195
1196     // We will handle these bits from offset, clear them.
1197     Offset &= ~ThisImmVal;
1198
1199     // Get the properly encoded SOImmVal field.
1200     assert(ARM_AM::getSOImmVal(ThisImmVal) != -1 &&
1201            "Bit extraction didn't work?");
1202     MI.getOperand(FrameRegIdx+1).ChangeToImmediate(ThisImmVal);
1203  } else {
1204     unsigned ImmIdx = 0;
1205     int InstrOffs = 0;
1206     unsigned NumBits = 0;
1207     unsigned Scale = 1;
1208     switch (AddrMode) {
1209     case ARMII::AddrMode2: {
1210       ImmIdx = FrameRegIdx+2;
1211       InstrOffs = ARM_AM::getAM2Offset(MI.getOperand(ImmIdx).getImm());
1212       if (ARM_AM::getAM2Op(MI.getOperand(ImmIdx).getImm()) == ARM_AM::sub)
1213         InstrOffs *= -1;
1214       NumBits = 12;
1215       break;
1216     }
1217     case ARMII::AddrMode3: {
1218       ImmIdx = FrameRegIdx+2;
1219       InstrOffs = ARM_AM::getAM3Offset(MI.getOperand(ImmIdx).getImm());
1220       if (ARM_AM::getAM3Op(MI.getOperand(ImmIdx).getImm()) == ARM_AM::sub)
1221         InstrOffs *= -1;
1222       NumBits = 8;
1223       break;
1224     }
1225     case ARMII::AddrMode4:
1226     case ARMII::AddrMode6:
1227       // Can't fold any offset even if it's zero.
1228       return false;
1229     case ARMII::AddrMode5: {
1230       ImmIdx = FrameRegIdx+1;
1231       InstrOffs = ARM_AM::getAM5Offset(MI.getOperand(ImmIdx).getImm());
1232       if (ARM_AM::getAM5Op(MI.getOperand(ImmIdx).getImm()) == ARM_AM::sub)
1233         InstrOffs *= -1;
1234       NumBits = 8;
1235       Scale = 4;
1236       break;
1237     }
1238     default:
1239       llvm_unreachable("Unsupported addressing mode!");
1240       break;
1241     }
1242
1243     Offset += InstrOffs * Scale;
1244     assert((Offset & (Scale-1)) == 0 && "Can't encode this offset!");
1245     if (Offset < 0) {
1246       Offset = -Offset;
1247       isSub = true;
1248     }
1249
1250     // Attempt to fold address comp. if opcode has offset bits
1251     if (NumBits > 0) {
1252       // Common case: small offset, fits into instruction.
1253       MachineOperand &ImmOp = MI.getOperand(ImmIdx);
1254       int ImmedOffset = Offset / Scale;
1255       unsigned Mask = (1 << NumBits) - 1;
1256       if ((unsigned)Offset <= Mask * Scale) {
1257         // Replace the FrameIndex with sp
1258         MI.getOperand(FrameRegIdx).ChangeToRegister(FrameReg, false);
1259         if (isSub)
1260           ImmedOffset |= 1 << NumBits;
1261         ImmOp.ChangeToImmediate(ImmedOffset);
1262         Offset = 0;
1263         return true;
1264       }
1265
1266       // Otherwise, it didn't fit. Pull in what we can to simplify the immed.
1267       ImmedOffset = ImmedOffset & Mask;
1268       if (isSub)
1269         ImmedOffset |= 1 << NumBits;
1270       ImmOp.ChangeToImmediate(ImmedOffset);
1271       Offset &= ~(Mask*Scale);
1272     }
1273   }
1274
1275   Offset = (isSub) ? -Offset : Offset;
1276   return Offset == 0;
1277 }