lib/Target/ARM/ARMAsmPrinter.cpp

   1 //===-- ARMAsmPrinter.cpp - Print machine code to an ARM .s file ----------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains a printer that converts from our internal representation
  11 // of machine-dependent LLVM code to GAS-format ARM assembly language.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #define DEBUG_TYPE "asm-printer"
  16 #include "ARM.h"
  17 #include "ARMAsmPrinter.h"
  18 #include "ARMAddressingModes.h"
  19 #include "ARMBuildAttrs.h"
  20 #include "ARMBaseRegisterInfo.h"
  21 #include "ARMConstantPoolValue.h"
  22 #include "ARMMachineFunctionInfo.h"
  23 #include "ARMMCExpr.h"
  24 #include "ARMTargetMachine.h"
  25 #include "ARMTargetObjectFile.h"
  26 #include "InstPrinter/ARMInstPrinter.h"
  27 #include "llvm/Analysis/DebugInfo.h"
  28 #include "llvm/Constants.h"
  29 #include "llvm/Module.h"
  30 #include "llvm/Type.h"
  31 #include "llvm/Assembly/Writer.h"
  32 #include "llvm/CodeGen/MachineModuleInfoImpls.h"
  33 #include "llvm/CodeGen/MachineFunctionPass.h"
  34 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  35 #include "llvm/MC/MCAsmInfo.h"
  36 #include "llvm/MC/MCAssembler.h"
  37 #include "llvm/MC/MCContext.h"
  38 #include "llvm/MC/MCExpr.h"
  39 #include "llvm/MC/MCInst.h"
  40 #include "llvm/MC/MCSectionMachO.h"
  41 #include "llvm/MC/MCObjectStreamer.h"
  42 #include "llvm/MC/MCStreamer.h"
  43 #include "llvm/MC/MCSymbol.h"
  44 #include "llvm/Target/Mangler.h"
  45 #include "llvm/Target/TargetData.h"
  46 #include "llvm/Target/TargetMachine.h"
  47 #include "llvm/Target/TargetOptions.h"
  48 #include "llvm/Target/TargetRegistry.h"
  49 #include "llvm/ADT/SmallPtrSet.h"
  50 #include "llvm/ADT/SmallString.h"
  51 #include "llvm/ADT/StringExtras.h"
  52 #include "llvm/Support/CommandLine.h"
  53 #include "llvm/Support/Debug.h"
  54 #include "llvm/Support/ErrorHandling.h"
  55 #include "llvm/Support/raw_ostream.h"
  56 #include <cctype>
  57 using namespace llvm;
  58
  59 namespace {
  60
  61   // Per section and per symbol attributes are not supported.
  62   // To implement them we would need the ability to delay this emission
  63   // until the assembly file is fully parsed/generated as only then do we
  64   // know the symbol and section numbers.
  65   class AttributeEmitter {
  66   public:
  67     virtual void MaybeSwitchVendor(StringRef Vendor) = 0;
  68     virtual void EmitAttribute(unsigned Attribute, unsigned Value) = 0;
  69     virtual void EmitTextAttribute(unsigned Attribute, StringRef String) = 0;
  70     virtual void Finish() = 0;
  71     virtual ~AttributeEmitter() {}
  72   };
  73
  74   class AsmAttributeEmitter : public AttributeEmitter {
  75     MCStreamer &Streamer;
  76
  77   public:
  78     AsmAttributeEmitter(MCStreamer &Streamer_) : Streamer(Streamer_) {}
  79     void MaybeSwitchVendor(StringRef Vendor) { }
  80
  81     void EmitAttribute(unsigned Attribute, unsigned Value) {
  82       Streamer.EmitRawText("\t.eabi_attribute " +
  83                            Twine(Attribute) + ", " + Twine(Value));
  84     }
  85
  86     void EmitTextAttribute(unsigned Attribute, StringRef String) {
  87       switch (Attribute) {
  88       case ARMBuildAttrs::CPU_name:
  89         Streamer.EmitRawText(StringRef("\t.cpu ") + LowercaseString(String));
  90         break;
  91       /* GAS requires .fpu to be emitted regardless of EABI attribute */
  92       case ARMBuildAttrs::Advanced_SIMD_arch:
  93       case ARMBuildAttrs::VFP_arch:
  94         Streamer.EmitRawText(StringRef("\t.fpu ") + LowercaseString(String));
  95         break;
  96       default: assert(0 && "Unsupported Text attribute in ASM Mode"); break;
  97       }
  98     }
  99     void Finish() { }
 100   };
 101
 102   class ObjectAttributeEmitter : public AttributeEmitter {
 103     MCObjectStreamer &Streamer;
 104     StringRef CurrentVendor;
 105     SmallString<64> Contents;
 106
 107   public:
 108     ObjectAttributeEmitter(MCObjectStreamer &Streamer_) :
 109       Streamer(Streamer_), CurrentVendor("") { }
 110
 111     void MaybeSwitchVendor(StringRef Vendor) {
 112       assert(!Vendor.empty() && "Vendor cannot be empty.");
 113
 114       if (CurrentVendor.empty())
 115         CurrentVendor = Vendor;
 116       else if (CurrentVendor == Vendor)
 117         return;
 118       else
 119         Finish();
 120
 121       CurrentVendor = Vendor;
 122
 123       assert(Contents.size() == 0);
 124     }
 125
 126     void EmitAttribute(unsigned Attribute, unsigned Value) {
 127       // FIXME: should be ULEB
 128       Contents += Attribute;
 129       Contents += Value;
 130     }
 131
 132     void EmitTextAttribute(unsigned Attribute, StringRef String) {
 133       Contents += Attribute;
 134       Contents += UppercaseString(String);
 135       Contents += 0;
 136     }
 137
 138     void Finish() {
 139       const size_t ContentsSize = Contents.size();
 140
 141       // Vendor size + Vendor name + '\0'
 142       const size_t VendorHeaderSize = 4 + CurrentVendor.size() + 1;
 143
 144       // Tag + Tag Size
 145       const size_t TagHeaderSize = 1 + 4;
 146
 147       Streamer.EmitIntValue(VendorHeaderSize + TagHeaderSize + ContentsSize, 4);
 148       Streamer.EmitBytes(CurrentVendor, 0);
 149       Streamer.EmitIntValue(0, 1); // '\0'
 150
 151       Streamer.EmitIntValue(ARMBuildAttrs::File, 1);
 152       Streamer.EmitIntValue(TagHeaderSize + ContentsSize, 4);
 153
 154       Streamer.EmitBytes(Contents, 0);
 155
 156       Contents.clear();
 157     }
 158   };
 159
 160 } // end of anonymous namespace
 161
 162 MachineLocation ARMAsmPrinter::
 163 getDebugValueLocation(const MachineInstr *MI) const {
 164   MachineLocation Location;
 165   assert(MI->getNumOperands() == 4 && "Invalid no. of machine operands!");
 166   // Frame address.  Currently handles register +- offset only.
 167   if (MI->getOperand(0).isReg() && MI->getOperand(1).isImm())
 168     Location.set(MI->getOperand(0).getReg(), MI->getOperand(1).getImm());
 169   else {
 170     DEBUG(dbgs() << "DBG_VALUE instruction ignored! " << *MI << "\n");
 171   }
 172   return Location;
 173 }
 174
 175 /// getDwarfRegOpSize - get size required to emit given machine location using
 176 /// dwarf encoding.
 177 unsigned ARMAsmPrinter::getDwarfRegOpSize(const MachineLocation &MLoc) const {
 178  const TargetRegisterInfo *RI = TM.getRegisterInfo();
 179   if (RI->getDwarfRegNum(MLoc.getReg(), false) != -1)
 180     return AsmPrinter::getDwarfRegOpSize(MLoc);
 181   else {
 182     unsigned Reg = MLoc.getReg();
 183     if (Reg >= ARM::S0 && Reg <= ARM::S31) {
 184       assert(ARM::S0 + 31 == ARM::S31 && "Unexpected ARM S register numbering");
 185       // S registers are described as bit-pieces of a register
 186       // S[2x] = DW_OP_regx(256 + (x>>1)) DW_OP_bit_piece(32, 0)
 187       // S[2x+1] = DW_OP_regx(256 + (x>>1)) DW_OP_bit_piece(32, 32)
 188
 189       unsigned SReg = Reg - ARM::S0;
 190       unsigned Rx = 256 + (SReg >> 1);
 191       // DW_OP_regx + ULEB + DW_OP_bit_piece + ULEB + ULEB
 192       //   1 + ULEB(Rx) + 1 + 1 + 1
 193       return 4 + MCAsmInfo::getULEB128Size(Rx);
 194     }
 195
 196     if (Reg >= ARM::Q0 && Reg <= ARM::Q15) {
 197       assert(ARM::Q0 + 15 == ARM::Q15 && "Unexpected ARM Q register numbering");
 198       // Q registers Q0-Q15 are described by composing two D registers together.
 199       // Qx = DW_OP_regx(256+2x) DW_OP_piece(8) DW_OP_regx(256+2x+1) DW_OP_piece(8)
 200
 201       unsigned QReg = Reg - ARM::Q0;
 202       unsigned D1 = 256 + 2 * QReg;
 203       unsigned D2 = D1 + 1;
 204
 205       // DW_OP_regx + ULEB + DW_OP_piece + ULEB(8) +
 206       // DW_OP_regx + ULEB + DW_OP_piece + ULEB(8);
 207       //   6 + ULEB(D1) + ULEB(D2)
 208       return 6 + MCAsmInfo::getULEB128Size(D1) + MCAsmInfo::getULEB128Size(D2);
 209     }
 210   }
 211   return 0;
 212 }
 213
 214 /// EmitDwarfRegOp - Emit dwarf register operation.
 215 void ARMAsmPrinter::EmitDwarfRegOp(const MachineLocation &MLoc) const {
 216   const TargetRegisterInfo *RI = TM.getRegisterInfo();
 217   if (RI->getDwarfRegNum(MLoc.getReg(), false) != -1)
 218     AsmPrinter::EmitDwarfRegOp(MLoc);
 219   else {
 220     unsigned Reg = MLoc.getReg();
 221     if (Reg >= ARM::S0 && Reg <= ARM::S31) {
 222       assert(ARM::S0 + 31 == ARM::S31 && "Unexpected ARM S register numbering");
 223       // S registers are described as bit-pieces of a register
 224       // S[2x] = DW_OP_regx(256 + (x>>1)) DW_OP_bit_piece(32, 0)
 225       // S[2x+1] = DW_OP_regx(256 + (x>>1)) DW_OP_bit_piece(32, 32)
 226
 227       unsigned SReg = Reg - ARM::S0;
 228       bool odd = SReg & 0x1;
 229       unsigned Rx = 256 + (SReg >> 1);
 230
 231       OutStreamer.AddComment("DW_OP_regx for S register");
 232       EmitInt8(dwarf::DW_OP_regx);
 233
 234       OutStreamer.AddComment(Twine(SReg));
 235       EmitULEB128(Rx);
 236
 237       if (odd) {
 238         OutStreamer.AddComment("DW_OP_bit_piece 32 32");
 239         EmitInt8(dwarf::DW_OP_bit_piece);
 240         EmitULEB128(32);
 241         EmitULEB128(32);
 242       } else {
 243         OutStreamer.AddComment("DW_OP_bit_piece 32 0");
 244         EmitInt8(dwarf::DW_OP_bit_piece);
 245         EmitULEB128(32);
 246         EmitULEB128(0);
 247       }
 248     } else if (Reg >= ARM::Q0 && Reg <= ARM::Q15) {
 249       assert(ARM::Q0 + 15 == ARM::Q15 && "Unexpected ARM Q register numbering");
 250       // Q registers Q0-Q15 are described by composing two D registers together.
 251       // Qx = DW_OP_regx(256+2x) DW_OP_piece(8) DW_OP_regx(256+2x+1) DW_OP_piece(8)
 252
 253       unsigned QReg = Reg - ARM::Q0;
 254       unsigned D1 = 256 + 2 * QReg;
 255       unsigned D2 = D1 + 1;
 256
 257       OutStreamer.AddComment("DW_OP_regx for Q register: D1");
 258       EmitInt8(dwarf::DW_OP_regx);
 259       EmitULEB128(D1);
 260       OutStreamer.AddComment("DW_OP_piece 8");
 261       EmitInt8(dwarf::DW_OP_piece);
 262       EmitULEB128(8);
 263
 264       OutStreamer.AddComment("DW_OP_regx for Q register: D2");
 265       EmitInt8(dwarf::DW_OP_regx);
 266       EmitULEB128(D2);
 267       OutStreamer.AddComment("DW_OP_piece 8");
 268       EmitInt8(dwarf::DW_OP_piece);
 269       EmitULEB128(8);
 270     }
 271   }
 272 }
 273
 274 void ARMAsmPrinter::EmitFunctionEntryLabel() {
 275   if (AFI->isThumbFunction()) {
 276     OutStreamer.EmitAssemblerFlag(MCAF_Code16);
 277     OutStreamer.EmitThumbFunc(CurrentFnSym);
 278   }
 279
 280   OutStreamer.EmitLabel(CurrentFnSym);
 281 }
 282
 283 /// runOnMachineFunction - This uses the EmitInstruction()
 284 /// method to print assembly for each instruction.
 285 ///
 286 bool ARMAsmPrinter::runOnMachineFunction(MachineFunction &MF) {
 287   AFI = MF.getInfo<ARMFunctionInfo>();
 288   MCP = MF.getConstantPool();
 289
 290   return AsmPrinter::runOnMachineFunction(MF);
 291 }
 292
 293 void ARMAsmPrinter::printOperand(const MachineInstr *MI, int OpNum,
 294                                  raw_ostream &O, const char *Modifier) {
 295   const MachineOperand &MO = MI->getOperand(OpNum);
 296   unsigned TF = MO.getTargetFlags();
 297
 298   switch (MO.getType()) {
 299   default:
 300     assert(0 && "<unknown operand type>");
 301   case MachineOperand::MO_Register: {
 302     unsigned Reg = MO.getReg();
 303     assert(TargetRegisterInfo::isPhysicalRegister(Reg));
 304     assert(!MO.getSubReg() && "Subregs should be eliminated!");
 305     O << ARMInstPrinter::getRegisterName(Reg);
 306     break;
 307   }
 308   case MachineOperand::MO_Immediate: {
 309     int64_t Imm = MO.getImm();
 310     O << '#';
 311     if ((Modifier && strcmp(Modifier, "lo16") == 0) ||
 312         (TF == ARMII::MO_LO16))
 313       O << ":lower16:";
 314     else if ((Modifier && strcmp(Modifier, "hi16") == 0) ||
 315              (TF == ARMII::MO_HI16))
 316       O << ":upper16:";
 317     O << Imm;
 318     break;
 319   }
 320   case MachineOperand::MO_MachineBasicBlock:
 321     O << *MO.getMBB()->getSymbol();
 322     return;
 323   case MachineOperand::MO_GlobalAddress: {
 324     const GlobalValue *GV = MO.getGlobal();
 325     if ((Modifier && strcmp(Modifier, "lo16") == 0) ||
 326         (TF & ARMII::MO_LO16))
 327       O << ":lower16:";
 328     else if ((Modifier && strcmp(Modifier, "hi16") == 0) ||
 329              (TF & ARMII::MO_HI16))
 330       O << ":upper16:";
 331     O << *Mang->getSymbol(GV);
 332
 333     printOffset(MO.getOffset(), O);
 334     if (TF == ARMII::MO_PLT)
 335       O << "(PLT)";
 336     break;
 337   }
 338   case MachineOperand::MO_ExternalSymbol: {
 339     O << *GetExternalSymbolSymbol(MO.getSymbolName());
 340     if (TF == ARMII::MO_PLT)
 341       O << "(PLT)";
 342     break;
 343   }
 344   case MachineOperand::MO_ConstantPoolIndex:
 345     O << *GetCPISymbol(MO.getIndex());
 346     break;
 347   case MachineOperand::MO_JumpTableIndex:
 348     O << *GetJTISymbol(MO.getIndex());
 349     break;
 350   }
 351 }
 352
 353 //===--------------------------------------------------------------------===//
 354
 355 MCSymbol *ARMAsmPrinter::
 356 GetARMSetPICJumpTableLabel2(unsigned uid, unsigned uid2,
 357                             const MachineBasicBlock *MBB) const {
 358   SmallString<60> Name;
 359   raw_svector_ostream(Name) << MAI->getPrivateGlobalPrefix()
 360     << getFunctionNumber() << '_' << uid << '_' << uid2
 361     << "_set_" << MBB->getNumber();
 362   return OutContext.GetOrCreateSymbol(Name.str());
 363 }
 364
 365 MCSymbol *ARMAsmPrinter::
 366 GetARMJTIPICJumpTableLabel2(unsigned uid, unsigned uid2) const {
 367   SmallString<60> Name;
 368   raw_svector_ostream(Name) << MAI->getPrivateGlobalPrefix() << "JTI"
 369     << getFunctionNumber() << '_' << uid << '_' << uid2;
 370   return OutContext.GetOrCreateSymbol(Name.str());
 371 }
 372
 373
 374 MCSymbol *ARMAsmPrinter::GetARMSJLJEHLabel(void) const {
 375   SmallString<60> Name;
 376   raw_svector_ostream(Name) << MAI->getPrivateGlobalPrefix() << "SJLJEH"
 377     << getFunctionNumber();
 378   return OutContext.GetOrCreateSymbol(Name.str());
 379 }
 380
 381 bool ARMAsmPrinter::PrintAsmOperand(const MachineInstr *MI, unsigned OpNum,
 382                                     unsigned AsmVariant, const char *ExtraCode,
 383                                     raw_ostream &O) {
 384   // Does this asm operand have a single letter operand modifier?
 385   if (ExtraCode && ExtraCode[0]) {
 386     if (ExtraCode[1] != 0) return true; // Unknown modifier.
 387
 388     switch (ExtraCode[0]) {
 389     default: return true;  // Unknown modifier.
 390     case 'a': // Print as a memory address.
 391       if (MI->getOperand(OpNum).isReg()) {
 392         O << "["
 393           << ARMInstPrinter::getRegisterName(MI->getOperand(OpNum).getReg())
 394           << "]";
 395         return false;
 396       }
 397       // Fallthrough
 398     case 'c': // Don't print "#" before an immediate operand.
 399       if (!MI->getOperand(OpNum).isImm())
 400         return true;
 401       O << MI->getOperand(OpNum).getImm();
 402       return false;
 403     case 'P': // Print a VFP double precision register.
 404     case 'q': // Print a NEON quad precision register.
 405       printOperand(MI, OpNum, O);
 406       return false;
 407     case 'y': // Print a VFP single precision register as indexed double.
 408       // This uses the ordering of the alias table to get the first 'd' register
 409       // that overlaps the 's' register. Also, s0 is an odd register, hence the
 410       // odd modulus check below.
 411       if (MI->getOperand(OpNum).isReg()) {
 412         unsigned Reg = MI->getOperand(OpNum).getReg();
 413         const TargetRegisterInfo *TRI = MF->getTarget().getRegisterInfo();
 414         O << ARMInstPrinter::getRegisterName(TRI->getAliasSet(Reg)[0]) <<
 415         (((Reg % 2) == 1) ? "[0]" : "[1]");
 416         return false;
 417       }
 418       // Fallthrough to unsupported.
 419     case 'B': // Bitwise inverse of integer or symbol without a preceding #.
 420     case 'L': // The low 16 bits of an immediate constant.
 421     case 'm': // The base register of a memory operand.
 422     case 'M': // A register range suitable for LDM/STM.
 423     case 'p': // The high single-precision register of a VFP double-precision
 424               // register.
 425     case 'e': // The low doubleword register of a NEON quad register.
 426     case 'f': // The high doubleword register of a NEON quad register.
 427     case 'h': // A range of VFP/NEON registers suitable for VLD1/VST1.
 428     case 'A': // A memory operand for a VLD1/VST1 instruction.
 429     case 'Q': // The least significant register of a pair.
 430     case 'R': // The most significant register of a pair.
 431     case 'H': // The highest-numbered register of a pair.
 432       // These modifiers are not yet supported.
 433       return true;
 434     }
 435   }
 436
 437   printOperand(MI, OpNum, O);
 438   return false;
 439 }
 440
 441 bool ARMAsmPrinter::PrintAsmMemoryOperand(const MachineInstr *MI,
 442                                           unsigned OpNum, unsigned AsmVariant,
 443                                           const char *ExtraCode,
 444                                           raw_ostream &O) {
 445   if (ExtraCode && ExtraCode[0])
 446     return true; // Unknown modifier.
 447
 448   const MachineOperand &MO = MI->getOperand(OpNum);
 449   assert(MO.isReg() && "unexpected inline asm memory operand");
 450   O << "[" << ARMInstPrinter::getRegisterName(MO.getReg()) << "]";
 451   return false;
 452 }
 453
 454 void ARMAsmPrinter::EmitStartOfAsmFile(Module &M) {
 455   if (Subtarget->isTargetDarwin()) {
 456     Reloc::Model RelocM = TM.getRelocationModel();
 457     if (RelocM == Reloc::PIC_ || RelocM == Reloc::DynamicNoPIC) {
 458       // Declare all the text sections up front (before the DWARF sections
 459       // emitted by AsmPrinter::doInitialization) so the assembler will keep
 460       // them together at the beginning of the object file.  This helps
 461       // avoid out-of-range branches that are due a fundamental limitation of
 462       // the way symbol offsets are encoded with the current Darwin ARM
 463       // relocations.
 464       const TargetLoweringObjectFileMachO &TLOFMacho =
 465         static_cast<const TargetLoweringObjectFileMachO &>(
 466           getObjFileLowering());
 467       OutStreamer.SwitchSection(TLOFMacho.getTextSection());
 468       OutStreamer.SwitchSection(TLOFMacho.getTextCoalSection());
 469       OutStreamer.SwitchSection(TLOFMacho.getConstTextCoalSection());
 470       if (RelocM == Reloc::DynamicNoPIC) {
 471         const MCSection *sect =
 472           OutContext.getMachOSection("__TEXT", "__symbol_stub4",
 473                                      MCSectionMachO::S_SYMBOL_STUBS,
 474                                      12, SectionKind::getText());
 475         OutStreamer.SwitchSection(sect);
 476       } else {
 477         const MCSection *sect =
 478           OutContext.getMachOSection("__TEXT", "__picsymbolstub4",
 479                                      MCSectionMachO::S_SYMBOL_STUBS,
 480                                      16, SectionKind::getText());
 481         OutStreamer.SwitchSection(sect);
 482       }
 483       const MCSection *StaticInitSect =
 484         OutContext.getMachOSection("__TEXT", "__StaticInit",
 485                                    MCSectionMachO::S_REGULAR |
 486                                    MCSectionMachO::S_ATTR_PURE_INSTRUCTIONS,
 487                                    SectionKind::getText());
 488       OutStreamer.SwitchSection(StaticInitSect);
 489     }
 490   }
 491
 492   // Use unified assembler syntax.
 493   OutStreamer.EmitAssemblerFlag(MCAF_SyntaxUnified);
 494
 495   // Emit ARM Build Attributes
 496   if (Subtarget->isTargetELF()) {
 497
 498     emitAttributes();
 499   }
 500 }
 501
 502
 503 void ARMAsmPrinter::EmitEndOfAsmFile(Module &M) {
 504   if (Subtarget->isTargetDarwin()) {
 505     // All darwin targets use mach-o.
 506     const TargetLoweringObjectFileMachO &TLOFMacho =
 507       static_cast<const TargetLoweringObjectFileMachO &>(getObjFileLowering());
 508     MachineModuleInfoMachO &MMIMacho =
 509       MMI->getObjFileInfo<MachineModuleInfoMachO>();
 510
 511     // Output non-lazy-pointers for external and common global variables.
 512     MachineModuleInfoMachO::SymbolListTy Stubs = MMIMacho.GetGVStubList();
 513
 514     if (!Stubs.empty()) {
 515       // Switch with ".non_lazy_symbol_pointer" directive.
 516       OutStreamer.SwitchSection(TLOFMacho.getNonLazySymbolPointerSection());
 517       EmitAlignment(2);
 518       for (unsigned i = 0, e = Stubs.size(); i != e; ++i) {
 519         // L_foo$stub:
 520         OutStreamer.EmitLabel(Stubs[i].first);
 521         //   .indirect_symbol _foo
 522         MachineModuleInfoImpl::StubValueTy &MCSym = Stubs[i].second;
 523         OutStreamer.EmitSymbolAttribute(MCSym.getPointer(),MCSA_IndirectSymbol);
 524
 525         if (MCSym.getInt())
 526           // External to current translation unit.
 527           OutStreamer.EmitIntValue(0, 4/*size*/, 0/*addrspace*/);
 528         else
 529           // Internal to current translation unit.
 530           //
 531           // When we place the LSDA into the TEXT section, the type info
 532           // pointers need to be indirect and pc-rel. We accomplish this by
 533           // using NLPs; however, sometimes the types are local to the file.
 534           // We need to fill in the value for the NLP in those cases.
 535           OutStreamer.EmitValue(MCSymbolRefExpr::Create(MCSym.getPointer(),
 536                                                         OutContext),
 537                                 4/*size*/, 0/*addrspace*/);
 538       }
 539
 540       Stubs.clear();
 541       OutStreamer.AddBlankLine();
 542     }
 543
 544     Stubs = MMIMacho.GetHiddenGVStubList();
 545     if (!Stubs.empty()) {
 546       OutStreamer.SwitchSection(getObjFileLowering().getDataSection());
 547       EmitAlignment(2);
 548       for (unsigned i = 0, e = Stubs.size(); i != e; ++i) {
 549         // L_foo$stub:
 550         OutStreamer.EmitLabel(Stubs[i].first);
 551         //   .long _foo
 552         OutStreamer.EmitValue(MCSymbolRefExpr::
 553                               Create(Stubs[i].second.getPointer(),
 554                                      OutContext),
 555                               4/*size*/, 0/*addrspace*/);
 556       }
 557
 558       Stubs.clear();
 559       OutStreamer.AddBlankLine();
 560     }
 561
 562     // Funny Darwin hack: This flag tells the linker that no global symbols
 563     // contain code that falls through to other global symbols (e.g. the obvious
 564     // implementation of multiple entry points).  If this doesn't occur, the
 565     // linker can safely perform dead code stripping.  Since LLVM never
 566     // generates code that does this, it is always safe to set.
 567     OutStreamer.EmitAssemblerFlag(MCAF_SubsectionsViaSymbols);
 568   }
 569 }
 570
 571 //===----------------------------------------------------------------------===//
 572 // Helper routines for EmitStartOfAsmFile() and EmitEndOfAsmFile()
 573 // FIXME:
 574 // The following seem like one-off assembler flags, but they actually need
 575 // to appear in the .ARM.attributes section in ELF.
 576 // Instead of subclassing the MCELFStreamer, we do the work here.
 577
 578 void ARMAsmPrinter::emitAttributes() {
 579
 580   emitARMAttributeSection();
 581
 582   /* GAS expect .fpu to be emitted, regardless of VFP build attribute */
 583   bool emitFPU = false;
 584   AttributeEmitter *AttrEmitter;
 585   if (OutStreamer.hasRawTextSupport()) {
 586     AttrEmitter = new AsmAttributeEmitter(OutStreamer);
 587     emitFPU = true;
 588   } else {
 589     MCObjectStreamer &O = static_cast<MCObjectStreamer&>(OutStreamer);
 590     AttrEmitter = new ObjectAttributeEmitter(O);
 591   }
 592
 593   AttrEmitter->MaybeSwitchVendor("aeabi");
 594
 595   std::string CPUString = Subtarget->getCPUString();
 596
 597   if (CPUString == "cortex-a8" ||
 598       Subtarget->isCortexA8()) {
 599     AttrEmitter->EmitTextAttribute(ARMBuildAttrs::CPU_name, "cortex-a8");
 600     AttrEmitter->EmitAttribute(ARMBuildAttrs::CPU_arch, ARMBuildAttrs::v7);
 601     AttrEmitter->EmitAttribute(ARMBuildAttrs::CPU_arch_profile,
 602                                ARMBuildAttrs::ApplicationProfile);
 603     AttrEmitter->EmitAttribute(ARMBuildAttrs::ARM_ISA_use,
 604                                ARMBuildAttrs::Allowed);
 605     AttrEmitter->EmitAttribute(ARMBuildAttrs::THUMB_ISA_use,
 606                                ARMBuildAttrs::AllowThumb32);
 607     // Fixme: figure out when this is emitted.
 608     //AttrEmitter->EmitAttribute(ARMBuildAttrs::WMMX_arch,
 609     //                           ARMBuildAttrs::AllowWMMXv1);
 610     //
 611
 612     /// ADD additional Else-cases here!
 613   } else if (CPUString == "xscale") {
 614     AttrEmitter->EmitAttribute(ARMBuildAttrs::CPU_arch, ARMBuildAttrs::v5TEJ);
 615     AttrEmitter->EmitAttribute(ARMBuildAttrs::ARM_ISA_use,
 616                                ARMBuildAttrs::Allowed);
 617     AttrEmitter->EmitAttribute(ARMBuildAttrs::THUMB_ISA_use,
 618                                ARMBuildAttrs::Allowed);
 619   } else if (CPUString == "generic") {
 620     // FIXME: Why these defaults?
 621     AttrEmitter->EmitAttribute(ARMBuildAttrs::CPU_arch, ARMBuildAttrs::v4T);
 622     AttrEmitter->EmitAttribute(ARMBuildAttrs::ARM_ISA_use,
 623                                ARMBuildAttrs::Allowed);
 624     AttrEmitter->EmitAttribute(ARMBuildAttrs::THUMB_ISA_use,
 625                                ARMBuildAttrs::Allowed);
 626   }
 627
 628   if (Subtarget->hasNEON() && emitFPU) {
 629     /* NEON is not exactly a VFP architecture, but GAS emit one of
 630      * neon/vfpv3/vfpv2 for .fpu parameters */
 631     AttrEmitter->EmitTextAttribute(ARMBuildAttrs::Advanced_SIMD_arch, "neon");
 632     /* If emitted for NEON, omit from VFP below, since you can have both
 633      * NEON and VFP in build attributes but only one .fpu */
 634     emitFPU = false;
 635   }
 636
 637   /* VFPv3 + .fpu */
 638   if (Subtarget->hasVFP3()) {
 639     AttrEmitter->EmitAttribute(ARMBuildAttrs::VFP_arch,
 640                                ARMBuildAttrs::AllowFPv3A);
 641     if (emitFPU)
 642       AttrEmitter->EmitTextAttribute(ARMBuildAttrs::VFP_arch, "vfpv3");
 643
 644   /* VFPv2 + .fpu */
 645   } else if (Subtarget->hasVFP2()) {
 646     AttrEmitter->EmitAttribute(ARMBuildAttrs::VFP_arch,
 647                                ARMBuildAttrs::AllowFPv2);
 648     if (emitFPU)
 649       AttrEmitter->EmitTextAttribute(ARMBuildAttrs::VFP_arch, "vfpv2");
 650   }
 651
 652   /* TODO: ARMBuildAttrs::Allowed is not completely accurate,
 653    * since NEON can have 1 (allowed) or 2 (fused MAC operations) */
 654   if (Subtarget->hasNEON()) {
 655     AttrEmitter->EmitAttribute(ARMBuildAttrs::Advanced_SIMD_arch,
 656                                ARMBuildAttrs::Allowed);
 657   }
 658
 659   // Signal various FP modes.
 660   if (!UnsafeFPMath) {
 661     AttrEmitter->EmitAttribute(ARMBuildAttrs::ABI_FP_denormal,
 662                                ARMBuildAttrs::Allowed);
 663     AttrEmitter->EmitAttribute(ARMBuildAttrs::ABI_FP_exceptions,
 664                                ARMBuildAttrs::Allowed);
 665   }
 666
 667   if (NoInfsFPMath && NoNaNsFPMath)
 668     AttrEmitter->EmitAttribute(ARMBuildAttrs::ABI_FP_number_model,
 669                                ARMBuildAttrs::Allowed);
 670   else
 671     AttrEmitter->EmitAttribute(ARMBuildAttrs::ABI_FP_number_model,
 672                                ARMBuildAttrs::AllowIEE754);
 673
 674   // FIXME: add more flags to ARMBuildAttrs.h
 675   // 8-bytes alignment stuff.
 676   AttrEmitter->EmitAttribute(ARMBuildAttrs::ABI_align8_needed, 1);
 677   AttrEmitter->EmitAttribute(ARMBuildAttrs::ABI_align8_preserved, 1);
 678
 679   // Hard float.  Use both S and D registers and conform to AAPCS-VFP.
 680   if (Subtarget->isAAPCS_ABI() && FloatABIType == FloatABI::Hard) {
 681     AttrEmitter->EmitAttribute(ARMBuildAttrs::ABI_HardFP_use, 3);
 682     AttrEmitter->EmitAttribute(ARMBuildAttrs::ABI_VFP_args, 1);
 683   }
 684   // FIXME: Should we signal R9 usage?
 685
 686   if (Subtarget->hasDivide())
 687     AttrEmitter->EmitAttribute(ARMBuildAttrs::DIV_use, 1);
 688
 689   AttrEmitter->Finish();
 690   delete AttrEmitter;
 691 }
 692
 693 void ARMAsmPrinter::emitARMAttributeSection() {
 694   // <format-version>
 695   // [ <section-length> "vendor-name"
 696   // [ <file-tag> <size> <attribute>*
 697   //   | <section-tag> <size> <section-number>* 0 <attribute>*
 698   //   | <symbol-tag> <size> <symbol-number>* 0 <attribute>*
 699   //   ]+
 700   // ]*
 701
 702   if (OutStreamer.hasRawTextSupport())
 703     return;
 704
 705   const ARMElfTargetObjectFile &TLOFELF =
 706     static_cast<const ARMElfTargetObjectFile &>
 707     (getObjFileLowering());
 708
 709   OutStreamer.SwitchSection(TLOFELF.getAttributesSection());
 710
 711   // Format version
 712   OutStreamer.EmitIntValue(0x41, 1);
 713 }
 714
 715 //===----------------------------------------------------------------------===//
 716
 717 static MCSymbol *getPICLabel(const char *Prefix, unsigned FunctionNumber,
 718                              unsigned LabelId, MCContext &Ctx) {
 719
 720   MCSymbol *Label = Ctx.GetOrCreateSymbol(Twine(Prefix)
 721                        + "PC" + Twine(FunctionNumber) + "_" + Twine(LabelId));
 722   return Label;
 723 }
 724
 725 static MCSymbolRefExpr::VariantKind
 726 getModifierVariantKind(ARMCP::ARMCPModifier Modifier) {
 727   switch (Modifier) {
 728   default: llvm_unreachable("Unknown modifier!");
 729   case ARMCP::no_modifier: return MCSymbolRefExpr::VK_None;
 730   case ARMCP::TLSGD:       return MCSymbolRefExpr::VK_ARM_TLSGD;
 731   case ARMCP::TPOFF:       return MCSymbolRefExpr::VK_ARM_TPOFF;
 732   case ARMCP::GOTTPOFF:    return MCSymbolRefExpr::VK_ARM_GOTTPOFF;
 733   case ARMCP::GOT:         return MCSymbolRefExpr::VK_ARM_GOT;
 734   case ARMCP::GOTOFF:      return MCSymbolRefExpr::VK_ARM_GOTOFF;
 735   }
 736   return MCSymbolRefExpr::VK_None;
 737 }
 738
 739 MCSymbol *ARMAsmPrinter::GetARMGVSymbol(const GlobalValue *GV) {
 740   bool isIndirect = Subtarget->isTargetDarwin() &&
 741     Subtarget->GVIsIndirectSymbol(GV, TM.getRelocationModel());
 742   if (!isIndirect)
 743     return Mang->getSymbol(GV);
 744
 745   // FIXME: Remove this when Darwin transition to @GOT like syntax.
 746   MCSymbol *MCSym = GetSymbolWithGlobalValueBase(GV, "$non_lazy_ptr");
 747   MachineModuleInfoMachO &MMIMachO =
 748     MMI->getObjFileInfo<MachineModuleInfoMachO>();
 749   MachineModuleInfoImpl::StubValueTy &StubSym =
 750     GV->hasHiddenVisibility() ? MMIMachO.getHiddenGVStubEntry(MCSym) :
 751     MMIMachO.getGVStubEntry(MCSym);
 752   if (StubSym.getPointer() == 0)
 753     StubSym = MachineModuleInfoImpl::
 754       StubValueTy(Mang->getSymbol(GV), !GV->hasInternalLinkage());
 755   return MCSym;
 756 }
 757
 758 void ARMAsmPrinter::
 759 EmitMachineConstantPoolValue(MachineConstantPoolValue *MCPV) {
 760   int Size = TM.getTargetData()->getTypeAllocSize(MCPV->getType());
 761
 762   ARMConstantPoolValue *ACPV = static_cast<ARMConstantPoolValue*>(MCPV);
 763
 764   MCSymbol *MCSym;
 765   if (ACPV->isLSDA()) {
 766     SmallString<128> Str;
 767     raw_svector_ostream OS(Str);
 768     OS << MAI->getPrivateGlobalPrefix() << "_LSDA_" << getFunctionNumber();
 769     MCSym = OutContext.GetOrCreateSymbol(OS.str());
 770   } else if (ACPV->isBlockAddress()) {
 771     MCSym = GetBlockAddressSymbol(ACPV->getBlockAddress());
 772   } else if (ACPV->isGlobalValue()) {
 773     const GlobalValue *GV = ACPV->getGV();
 774     MCSym = GetARMGVSymbol(GV);
 775   } else {
 776     assert(ACPV->isExtSymbol() && "unrecognized constant pool value");
 777     MCSym = GetExternalSymbolSymbol(ACPV->getSymbol());
 778   }
 779
 780   // Create an MCSymbol for the reference.
 781   const MCExpr *Expr =
 782     MCSymbolRefExpr::Create(MCSym, getModifierVariantKind(ACPV->getModifier()),
 783                             OutContext);
 784
 785   if (ACPV->getPCAdjustment()) {
 786     MCSymbol *PCLabel = getPICLabel(MAI->getPrivateGlobalPrefix(),
 787                                     getFunctionNumber(),
 788                                     ACPV->getLabelId(),
 789                                     OutContext);
 790     const MCExpr *PCRelExpr = MCSymbolRefExpr::Create(PCLabel, OutContext);
 791     PCRelExpr =
 792       MCBinaryExpr::CreateAdd(PCRelExpr,
 793                               MCConstantExpr::Create(ACPV->getPCAdjustment(),
 794                                                      OutContext),
 795                               OutContext);
 796     if (ACPV->mustAddCurrentAddress()) {
 797       // We want "(<expr> - .)", but MC doesn't have a concept of the '.'
 798       // label, so just emit a local label end reference that instead.
 799       MCSymbol *DotSym = OutContext.CreateTempSymbol();
 800       OutStreamer.EmitLabel(DotSym);
 801       const MCExpr *DotExpr = MCSymbolRefExpr::Create(DotSym, OutContext);
 802       PCRelExpr = MCBinaryExpr::CreateSub(PCRelExpr, DotExpr, OutContext);
 803     }
 804     Expr = MCBinaryExpr::CreateSub(Expr, PCRelExpr, OutContext);
 805   }
 806   OutStreamer.EmitValue(Expr, Size);
 807 }
 808
 809 void ARMAsmPrinter::EmitJumpTable(const MachineInstr *MI) {
 810   unsigned Opcode = MI->getOpcode();
 811   int OpNum = 1;
 812   if (Opcode == ARM::BR_JTadd)
 813     OpNum = 2;
 814   else if (Opcode == ARM::BR_JTm)
 815     OpNum = 3;
 816
 817   const MachineOperand &MO1 = MI->getOperand(OpNum);
 818   const MachineOperand &MO2 = MI->getOperand(OpNum+1); // Unique Id
 819   unsigned JTI = MO1.getIndex();
 820
 821   // Emit a label for the jump table.
 822   MCSymbol *JTISymbol = GetARMJTIPICJumpTableLabel2(JTI, MO2.getImm());
 823   OutStreamer.EmitLabel(JTISymbol);
 824
 825   // Emit each entry of the table.
 826   const MachineJumpTableInfo *MJTI = MF->getJumpTableInfo();
 827   const std::vector<MachineJumpTableEntry> &JT = MJTI->getJumpTables();
 828   const std::vector<MachineBasicBlock*> &JTBBs = JT[JTI].MBBs;
 829
 830   for (unsigned i = 0, e = JTBBs.size(); i != e; ++i) {
 831     MachineBasicBlock *MBB = JTBBs[i];
 832     // Construct an MCExpr for the entry. We want a value of the form:
 833     // (BasicBlockAddr - TableBeginAddr)
 834     //
 835     // For example, a table with entries jumping to basic blocks BB0 and BB1
 836     // would look like:
 837     // LJTI_0_0:
 838     //    .word (LBB0 - LJTI_0_0)
 839     //    .word (LBB1 - LJTI_0_0)
 840     const MCExpr *Expr = MCSymbolRefExpr::Create(MBB->getSymbol(), OutContext);
 841
 842     if (TM.getRelocationModel() == Reloc::PIC_)
 843       Expr = MCBinaryExpr::CreateSub(Expr, MCSymbolRefExpr::Create(JTISymbol,
 844                                                                    OutContext),
 845                                      OutContext);
 846     OutStreamer.EmitValue(Expr, 4);
 847   }
 848 }
 849
 850 void ARMAsmPrinter::EmitJump2Table(const MachineInstr *MI) {
 851   unsigned Opcode = MI->getOpcode();
 852   int OpNum = (Opcode == ARM::t2BR_JT) ? 2 : 1;
 853   const MachineOperand &MO1 = MI->getOperand(OpNum);
 854   const MachineOperand &MO2 = MI->getOperand(OpNum+1); // Unique Id
 855   unsigned JTI = MO1.getIndex();
 856
 857   // Emit a label for the jump table.
 858   MCSymbol *JTISymbol = GetARMJTIPICJumpTableLabel2(JTI, MO2.getImm());
 859   OutStreamer.EmitLabel(JTISymbol);
 860
 861   // Emit each entry of the table.
 862   const MachineJumpTableInfo *MJTI = MF->getJumpTableInfo();
 863   const std::vector<MachineJumpTableEntry> &JT = MJTI->getJumpTables();
 864   const std::vector<MachineBasicBlock*> &JTBBs = JT[JTI].MBBs;
 865   unsigned OffsetWidth = 4;
 866   if (MI->getOpcode() == ARM::t2TBB_JT)
 867     OffsetWidth = 1;
 868   else if (MI->getOpcode() == ARM::t2TBH_JT)
 869     OffsetWidth = 2;
 870
 871   for (unsigned i = 0, e = JTBBs.size(); i != e; ++i) {
 872     MachineBasicBlock *MBB = JTBBs[i];
 873     const MCExpr *MBBSymbolExpr = MCSymbolRefExpr::Create(MBB->getSymbol(),
 874                                                       OutContext);
 875     // If this isn't a TBB or TBH, the entries are direct branch instructions.
 876     if (OffsetWidth == 4) {
 877       MCInst BrInst;
 878       BrInst.setOpcode(ARM::t2B);
 879       BrInst.addOperand(MCOperand::CreateExpr(MBBSymbolExpr));
 880       OutStreamer.EmitInstruction(BrInst);
 881       continue;
 882     }
 883     // Otherwise it's an offset from the dispatch instruction. Construct an
 884     // MCExpr for the entry. We want a value of the form:
 885     // (BasicBlockAddr - TableBeginAddr) / 2
 886     //
 887     // For example, a TBB table with entries jumping to basic blocks BB0 and BB1
 888     // would look like:
 889     // LJTI_0_0:
 890     //    .byte (LBB0 - LJTI_0_0) / 2
 891     //    .byte (LBB1 - LJTI_0_0) / 2
 892     const MCExpr *Expr =
 893       MCBinaryExpr::CreateSub(MBBSymbolExpr,
 894                               MCSymbolRefExpr::Create(JTISymbol, OutContext),
 895                               OutContext);
 896     Expr = MCBinaryExpr::CreateDiv(Expr, MCConstantExpr::Create(2, OutContext),
 897                                    OutContext);
 898     OutStreamer.EmitValue(Expr, OffsetWidth);
 899   }
 900 }
 901
 902 void ARMAsmPrinter::PrintDebugValueComment(const MachineInstr *MI,
 903                                            raw_ostream &OS) {
 904   unsigned NOps = MI->getNumOperands();
 905   assert(NOps==4);
 906   OS << '\t' << MAI->getCommentString() << "DEBUG_VALUE: ";
 907   // cast away const; DIetc do not take const operands for some reason.
 908   DIVariable V(const_cast<MDNode *>(MI->getOperand(NOps-1).getMetadata()));
 909   OS << V.getName();
 910   OS << " <- ";
 911   // Frame address.  Currently handles register +- offset only.
 912   assert(MI->getOperand(0).isReg() && MI->getOperand(1).isImm());
 913   OS << '['; printOperand(MI, 0, OS); OS << '+'; printOperand(MI, 1, OS);
 914   OS << ']';
 915   OS << "+";
 916   printOperand(MI, NOps-2, OS);
 917 }
 918
 919 static void populateADROperands(MCInst &Inst, unsigned Dest,
 920                                 const MCSymbol *Label,
 921                                 unsigned pred, unsigned ccreg,
 922                                 MCContext &Ctx) {
 923   const MCExpr *SymbolExpr = MCSymbolRefExpr::Create(Label, Ctx);
 924   Inst.addOperand(MCOperand::CreateReg(Dest));
 925   Inst.addOperand(MCOperand::CreateExpr(SymbolExpr));
 926   // Add predicate operands.
 927   Inst.addOperand(MCOperand::CreateImm(pred));
 928   Inst.addOperand(MCOperand::CreateReg(ccreg));
 929 }
 930
 931 void ARMAsmPrinter::EmitPatchedInstruction(const MachineInstr *MI,
 932                                            unsigned Opcode) {
 933   MCInst TmpInst;
 934
 935   // Emit the instruction as usual, just patch the opcode.
 936   LowerARMMachineInstrToMCInst(MI, TmpInst, *this);
 937   TmpInst.setOpcode(Opcode);
 938   OutStreamer.EmitInstruction(TmpInst);
 939 }
 940
 941 void ARMAsmPrinter::EmitUnwindingInstruction(const MachineInstr *MI) {
 942   assert(MI->getFlag(MachineInstr::FrameSetup) &&
 943       "Only instruction which are involved into frame setup code are allowed");
 944
 945   const MachineFunction &MF = *MI->getParent()->getParent();
 946   const TargetRegisterInfo *RegInfo = MF.getTarget().getRegisterInfo();
 947   const ARMFunctionInfo &AFI = *MF.getInfo<ARMFunctionInfo>();
 948
 949   unsigned FramePtr = RegInfo->getFrameRegister(MF);
 950   unsigned Opc = MI->getOpcode();
 951   unsigned SrcReg, DstReg;
 952
 953   if (Opc == ARM::tPUSH || Opc == ARM::tLDRpci) {
 954     // Two special cases:
 955     // 1) tPUSH does not have src/dst regs.
 956     // 2) for Thumb1 code we sometimes materialize the constant via constpool
 957     // load. Yes, this is pretty fragile, but for now I don't see better
 958     // way... :(
 959     SrcReg = DstReg = ARM::SP;
 960   } else {
 961     SrcReg = MI->getOperand(1).getReg();
 962     DstReg = MI->getOperand(0).getReg();
 963   }
 964
 965   // Try to figure out the unwinding opcode out of src / dst regs.
 966   if (MI->getDesc().mayStore()) {
 967     // Register saves.
 968     assert(DstReg == ARM::SP &&
 969            "Only stack pointer as a destination reg is supported");
 970
 971     SmallVector<unsigned, 4> RegList;
 972     // Skip src & dst reg, and pred ops.
 973     unsigned StartOp = 2 + 2;
 974     // Use all the operands.
 975     unsigned NumOffset = 0;
 976
 977     switch (Opc) {
 978     default:
 979       MI->dump();
 980       assert(0 && "Unsupported opcode for unwinding information");
 981     case ARM::tPUSH:
 982       // Special case here: no src & dst reg, but two extra imp ops.
 983       StartOp = 2; NumOffset = 2;
 984     case ARM::STMDB_UPD:
 985     case ARM::t2STMDB_UPD:
 986     case ARM::VSTMDDB_UPD:
 987       assert(SrcReg == ARM::SP &&
 988              "Only stack pointer as a source reg is supported");
 989       for (unsigned i = StartOp, NumOps = MI->getNumOperands() - NumOffset;
 990            i != NumOps; ++i)
 991         RegList.push_back(MI->getOperand(i).getReg());
 992       break;
 993     case ARM::STR_PRE:
 994       assert(MI->getOperand(2).getReg() == ARM::SP &&
 995              "Only stack pointer as a source reg is supported");
 996       RegList.push_back(SrcReg);
 997       break;
 998     }
 999     OutStreamer.EmitRegSave(RegList, Opc == ARM::VSTMDDB_UPD);
1000   } else {
1001     // Changes of stack / frame pointer.
1002     if (SrcReg == ARM::SP) {
1003       int64_t Offset = 0;
1004       switch (Opc) {
1005       default:
1006         MI->dump();
1007         assert(0 && "Unsupported opcode for unwinding information");
1008       case ARM::MOVr:
1009       case ARM::tMOVgpr2gpr:
1010       case ARM::tMOVgpr2tgpr:
1011         Offset = 0;
1012         break;
1013       case ARM::ADDri:
1014         Offset = -MI->getOperand(2).getImm();
1015         break;
1016       case ARM::SUBri:
1017       case ARM::t2SUBrSPi:
1018         Offset =  MI->getOperand(2).getImm();
1019         break;
1020       case ARM::tSUBspi:
1021         Offset =  MI->getOperand(2).getImm()*4;
1022         break;
1023       case ARM::tADDspi:
1024       case ARM::tADDrSPi:
1025         Offset = -MI->getOperand(2).getImm()*4;
1026         break;
1027       case ARM::tLDRpci: {
1028         // Grab the constpool index and check, whether it corresponds to
1029         // original or cloned constpool entry.
1030         unsigned CPI = MI->getOperand(1).getIndex();
1031         const MachineConstantPool *MCP = MF.getConstantPool();
1032         if (CPI >= MCP->getConstants().size())
1033           CPI = AFI.getOriginalCPIdx(CPI);
1034         assert(CPI != -1U && "Invalid constpool index");
1035
1036         // Derive the actual offset.
1037         const MachineConstantPoolEntry &CPE = MCP->getConstants()[CPI];
1038         assert(!CPE.isMachineConstantPoolEntry() && "Invalid constpool entry");
1039         // FIXME: Check for user, it should be "add" instruction!
1040         Offset = -cast<ConstantInt>(CPE.Val.ConstVal)->getSExtValue();
1041         break;
1042       }
1043       }
1044
1045       if (DstReg == FramePtr && FramePtr != ARM::SP)
1046         // Set-up of the frame pointer. Positive values correspond to "add"
1047         // instruction.
1048         OutStreamer.EmitSetFP(FramePtr, ARM::SP, -Offset);
1049       else if (DstReg == ARM::SP) {
1050         // Change of SP by an offset. Positive values correspond to "sub"
1051         // instruction.
1052         OutStreamer.EmitPad(Offset);
1053       } else {
1054         MI->dump();
1055         assert(0 && "Unsupported opcode for unwinding information");
1056       }
1057     } else if (DstReg == ARM::SP) {
1058       // FIXME: .movsp goes here
1059       MI->dump();
1060       assert(0 && "Unsupported opcode for unwinding information");
1061     }
1062     else {
1063       MI->dump();
1064       assert(0 && "Unsupported opcode for unwinding information");
1065     }
1066   }
1067 }
1068
1069 extern cl::opt<bool> EnableARMEHABI;
1070
1071 void ARMAsmPrinter::EmitInstruction(const MachineInstr *MI) {
1072   unsigned Opc = MI->getOpcode();
1073   switch (Opc) {
1074   default: break;
1075   case ARM::B: {
1076     // B is just a Bcc with an 'always' predicate.
1077     MCInst TmpInst;
1078     LowerARMMachineInstrToMCInst(MI, TmpInst, *this);
1079     TmpInst.setOpcode(ARM::Bcc);
1080     // Add predicate operands.
1081     TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1082     TmpInst.addOperand(MCOperand::CreateReg(0));
1083     OutStreamer.EmitInstruction(TmpInst);
1084     return;
1085   }
1086   case ARM::LDMIA_RET: {
1087     // LDMIA_RET is just a normal LDMIA_UPD instruction that targets PC and as
1088     // such has additional code-gen properties and scheduling information.
1089     // To emit it, we just construct as normal and set the opcode to LDMIA_UPD.
1090     MCInst TmpInst;
1091     LowerARMMachineInstrToMCInst(MI, TmpInst, *this);
1092     TmpInst.setOpcode(ARM::LDMIA_UPD);
1093     OutStreamer.EmitInstruction(TmpInst);
1094     return;
1095   }
1096   case ARM::t2ADDrSPi:
1097   case ARM::t2ADDrSPi12:
1098   case ARM::t2SUBrSPi:
1099   case ARM::t2SUBrSPi12:
1100     assert ((MI->getOperand(1).getReg() == ARM::SP) &&
1101             "Unexpected source register!");
1102     break;
1103
1104   case ARM::t2MOVi32imm: assert(0 && "Should be lowered by thumb2it pass");
1105   case ARM::DBG_VALUE: {
1106     if (isVerbose() && OutStreamer.hasRawTextSupport()) {
1107       SmallString<128> TmpStr;
1108       raw_svector_ostream OS(TmpStr);
1109       PrintDebugValueComment(MI, OS);
1110       OutStreamer.EmitRawText(StringRef(OS.str()));
1111     }
1112     return;
1113   }
1114   case ARM::tBfar: {
1115     MCInst TmpInst;
1116     TmpInst.setOpcode(ARM::tBL);
1117     TmpInst.addOperand(MCOperand::CreateExpr(MCSymbolRefExpr::Create(
1118           MI->getOperand(0).getMBB()->getSymbol(), OutContext)));
1119     OutStreamer.EmitInstruction(TmpInst);
1120     return;
1121   }
1122   case ARM::LEApcrel:
1123   case ARM::tLEApcrel:
1124   case ARM::t2LEApcrel: {
1125     // FIXME: Need to also handle globals and externals
1126     MCInst TmpInst;
1127     TmpInst.setOpcode(MI->getOpcode() == ARM::t2LEApcrel ? ARM::t2ADR
1128                       : (MI->getOpcode() == ARM::tLEApcrel ? ARM::tADR
1129                          : ARM::ADR));
1130     populateADROperands(TmpInst, MI->getOperand(0).getReg(),
1131                         GetCPISymbol(MI->getOperand(1).getIndex()),
1132                         MI->getOperand(2).getImm(), MI->getOperand(3).getReg(),
1133                         OutContext);
1134     OutStreamer.EmitInstruction(TmpInst);
1135     return;
1136   }
1137   case ARM::LEApcrelJT:
1138   case ARM::tLEApcrelJT:
1139   case ARM::t2LEApcrelJT: {
1140     MCInst TmpInst;
1141     TmpInst.setOpcode(MI->getOpcode() == ARM::t2LEApcrelJT ? ARM::t2ADR
1142                       : (MI->getOpcode() == ARM::tLEApcrelJT ? ARM::tADR
1143                          : ARM::ADR));
1144     populateADROperands(TmpInst, MI->getOperand(0).getReg(),
1145                       GetARMJTIPICJumpTableLabel2(MI->getOperand(1).getIndex(),
1146                                                   MI->getOperand(2).getImm()),
1147                       MI->getOperand(3).getImm(), MI->getOperand(4).getReg(),
1148                       OutContext);
1149     OutStreamer.EmitInstruction(TmpInst);
1150     return;
1151   }
1152   case ARM::MOVPCRX: {
1153     MCInst TmpInst;
1154     TmpInst.setOpcode(ARM::MOVr);
1155     TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1156     TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1157     // Add predicate operands.
1158     TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1159     TmpInst.addOperand(MCOperand::CreateReg(0));
1160     // Add 's' bit operand (always reg0 for this)
1161     TmpInst.addOperand(MCOperand::CreateReg(0));
1162     OutStreamer.EmitInstruction(TmpInst);
1163     return;
1164   }
1165   // Darwin call instructions are just normal call instructions with different
1166   // clobber semantics (they clobber R9).
1167   case ARM::BLr9:
1168   case ARM::BLr9_pred:
1169   case ARM::BLXr9:
1170   case ARM::BLXr9_pred: {
1171     unsigned newOpc;
1172     switch (Opc) {
1173     default: assert(0);
1174     case ARM::BLr9:       newOpc = ARM::BL; break;
1175     case ARM::BLr9_pred:  newOpc = ARM::BL_pred; break;
1176     case ARM::BLXr9:      newOpc = ARM::BLX; break;
1177     case ARM::BLXr9_pred: newOpc = ARM::BLX_pred; break;
1178     }
1179     MCInst TmpInst;
1180     LowerARMMachineInstrToMCInst(MI, TmpInst, *this);
1181     TmpInst.setOpcode(newOpc);
1182     OutStreamer.EmitInstruction(TmpInst);
1183     return;
1184   }
1185   case ARM::BXr9_CALL:
1186   case ARM::BX_CALL: {
1187     {
1188       MCInst TmpInst;
1189       TmpInst.setOpcode(ARM::MOVr);
1190       TmpInst.addOperand(MCOperand::CreateReg(ARM::LR));
1191       TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1192       // Add predicate operands.
1193       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1194       TmpInst.addOperand(MCOperand::CreateReg(0));
1195       // Add 's' bit operand (always reg0 for this)
1196       TmpInst.addOperand(MCOperand::CreateReg(0));
1197       OutStreamer.EmitInstruction(TmpInst);
1198     }
1199     {
1200       MCInst TmpInst;
1201       TmpInst.setOpcode(ARM::BX);
1202       TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1203       OutStreamer.EmitInstruction(TmpInst);
1204     }
1205     return;
1206   }
1207   case ARM::BMOVPCRXr9_CALL:
1208   case ARM::BMOVPCRX_CALL: {
1209     {
1210       MCInst TmpInst;
1211       TmpInst.setOpcode(ARM::MOVr);
1212       TmpInst.addOperand(MCOperand::CreateReg(ARM::LR));
1213       TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1214       // Add predicate operands.
1215       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1216       TmpInst.addOperand(MCOperand::CreateReg(0));
1217       // Add 's' bit operand (always reg0 for this)
1218       TmpInst.addOperand(MCOperand::CreateReg(0));
1219       OutStreamer.EmitInstruction(TmpInst);
1220     }
1221     {
1222       MCInst TmpInst;
1223       TmpInst.setOpcode(ARM::MOVr);
1224       TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1225       TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1226       // Add predicate operands.
1227       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1228       TmpInst.addOperand(MCOperand::CreateReg(0));
1229       // Add 's' bit operand (always reg0 for this)
1230       TmpInst.addOperand(MCOperand::CreateReg(0));
1231       OutStreamer.EmitInstruction(TmpInst);
1232     }
1233     return;
1234   }
1235   case ARM::MOVi16_ga_pcrel:
1236   case ARM::t2MOVi16_ga_pcrel: {
1237     MCInst TmpInst;
1238     TmpInst.setOpcode(Opc == ARM::MOVi16_ga_pcrel? ARM::MOVi16 : ARM::t2MOVi16);
1239     TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1240
1241     unsigned TF = MI->getOperand(1).getTargetFlags();
1242     bool isPIC = TF == ARMII::MO_LO16_NONLAZY_PIC;
1243     const GlobalValue *GV = MI->getOperand(1).getGlobal();
1244     MCSymbol *GVSym = GetARMGVSymbol(GV);
1245     const MCExpr *GVSymExpr = MCSymbolRefExpr::Create(GVSym, OutContext);
1246     if (isPIC) {
1247       MCSymbol *LabelSym = getPICLabel(MAI->getPrivateGlobalPrefix(),
1248                                        getFunctionNumber(),
1249                                        MI->getOperand(2).getImm(), OutContext);
1250       const MCExpr *LabelSymExpr= MCSymbolRefExpr::Create(LabelSym, OutContext);
1251       unsigned PCAdj = (Opc == ARM::MOVi16_ga_pcrel) ? 8 : 4;
1252       const MCExpr *PCRelExpr =
1253         ARMMCExpr::CreateLower16(MCBinaryExpr::CreateSub(GVSymExpr,
1254                                   MCBinaryExpr::CreateAdd(LabelSymExpr,
1255                                       MCConstantExpr::Create(PCAdj, OutContext),
1256                                           OutContext), OutContext), OutContext);
1257       TmpInst.addOperand(MCOperand::CreateExpr(PCRelExpr));
1258     } else {
1259       const MCExpr *RefExpr= ARMMCExpr::CreateLower16(GVSymExpr, OutContext);
1260       TmpInst.addOperand(MCOperand::CreateExpr(RefExpr));
1261     }
1262
1263     // Add predicate operands.
1264     TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1265     TmpInst.addOperand(MCOperand::CreateReg(0));
1266     // Add 's' bit operand (always reg0 for this)
1267     TmpInst.addOperand(MCOperand::CreateReg(0));
1268     OutStreamer.EmitInstruction(TmpInst);
1269     return;
1270   }
1271   case ARM::MOVTi16_ga_pcrel:
1272   case ARM::t2MOVTi16_ga_pcrel: {
1273     MCInst TmpInst;
1274     TmpInst.setOpcode(Opc == ARM::MOVTi16_ga_pcrel
1275                       ? ARM::MOVTi16 : ARM::t2MOVTi16);
1276     TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1277     TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(1).getReg()));
1278
1279     unsigned TF = MI->getOperand(2).getTargetFlags();
1280     bool isPIC = TF == ARMII::MO_HI16_NONLAZY_PIC;
1281     const GlobalValue *GV = MI->getOperand(2).getGlobal();
1282     MCSymbol *GVSym = GetARMGVSymbol(GV);
1283     const MCExpr *GVSymExpr = MCSymbolRefExpr::Create(GVSym, OutContext);
1284     if (isPIC) {
1285       MCSymbol *LabelSym = getPICLabel(MAI->getPrivateGlobalPrefix(),
1286                                        getFunctionNumber(),
1287                                        MI->getOperand(3).getImm(), OutContext);
1288       const MCExpr *LabelSymExpr= MCSymbolRefExpr::Create(LabelSym, OutContext);
1289       unsigned PCAdj = (Opc == ARM::MOVTi16_ga_pcrel) ? 8 : 4;
1290       const MCExpr *PCRelExpr =
1291         ARMMCExpr::CreateUpper16(MCBinaryExpr::CreateSub(GVSymExpr,
1292                                    MCBinaryExpr::CreateAdd(LabelSymExpr,
1293                                       MCConstantExpr::Create(PCAdj, OutContext),
1294                                           OutContext), OutContext), OutContext);
1295       TmpInst.addOperand(MCOperand::CreateExpr(PCRelExpr));
1296     } else {
1297       const MCExpr *RefExpr= ARMMCExpr::CreateUpper16(GVSymExpr, OutContext);
1298       TmpInst.addOperand(MCOperand::CreateExpr(RefExpr));
1299     }
1300     // Add predicate operands.
1301     TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1302     TmpInst.addOperand(MCOperand::CreateReg(0));
1303     // Add 's' bit operand (always reg0 for this)
1304     TmpInst.addOperand(MCOperand::CreateReg(0));
1305     OutStreamer.EmitInstruction(TmpInst);
1306     return;
1307   }
1308   case ARM::tPICADD: {
1309     // This is a pseudo op for a label + instruction sequence, which looks like:
1310     // LPC0:
1311     //     add r0, pc
1312     // This adds the address of LPC0 to r0.
1313
1314     // Emit the label.
1315     OutStreamer.EmitLabel(getPICLabel(MAI->getPrivateGlobalPrefix(),
1316                           getFunctionNumber(), MI->getOperand(2).getImm(),
1317                           OutContext));
1318
1319     // Form and emit the add.
1320     MCInst AddInst;
1321     AddInst.setOpcode(ARM::tADDhirr);
1322     AddInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1323     AddInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1324     AddInst.addOperand(MCOperand::CreateReg(ARM::PC));
1325     // Add predicate operands.
1326     AddInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1327     AddInst.addOperand(MCOperand::CreateReg(0));
1328     OutStreamer.EmitInstruction(AddInst);
1329     return;
1330   }
1331   case ARM::PICADD: {
1332     // This is a pseudo op for a label + instruction sequence, which looks like:
1333     // LPC0:
1334     //     add r0, pc, r0
1335     // This adds the address of LPC0 to r0.
1336
1337     // Emit the label.
1338     OutStreamer.EmitLabel(getPICLabel(MAI->getPrivateGlobalPrefix(),
1339                           getFunctionNumber(), MI->getOperand(2).getImm(),
1340                           OutContext));
1341
1342     // Form and emit the add.
1343     MCInst AddInst;
1344     AddInst.setOpcode(ARM::ADDrr);
1345     AddInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1346     AddInst.addOperand(MCOperand::CreateReg(ARM::PC));
1347     AddInst.addOperand(MCOperand::CreateReg(MI->getOperand(1).getReg()));
1348     // Add predicate operands.
1349     AddInst.addOperand(MCOperand::CreateImm(MI->getOperand(3).getImm()));
1350     AddInst.addOperand(MCOperand::CreateReg(MI->getOperand(4).getReg()));
1351     // Add 's' bit operand (always reg0 for this)
1352     AddInst.addOperand(MCOperand::CreateReg(0));
1353     OutStreamer.EmitInstruction(AddInst);
1354     return;
1355   }
1356   case ARM::PICSTR:
1357   case ARM::PICSTRB:
1358   case ARM::PICSTRH:
1359   case ARM::PICLDR:
1360   case ARM::PICLDRB:
1361   case ARM::PICLDRH:
1362   case ARM::PICLDRSB:
1363   case ARM::PICLDRSH: {
1364     // This is a pseudo op for a label + instruction sequence, which looks like:
1365     // LPC0:
1366     //     OP r0, [pc, r0]
1367     // The LCP0 label is referenced by a constant pool entry in order to get
1368     // a PC-relative address at the ldr instruction.
1369
1370     // Emit the label.
1371     OutStreamer.EmitLabel(getPICLabel(MAI->getPrivateGlobalPrefix(),
1372                           getFunctionNumber(), MI->getOperand(2).getImm(),
1373                           OutContext));
1374
1375     // Form and emit the load
1376     unsigned Opcode;
1377     switch (MI->getOpcode()) {
1378     default:
1379       llvm_unreachable("Unexpected opcode!");
1380     case ARM::PICSTR:   Opcode = ARM::STRrs; break;
1381     case ARM::PICSTRB:  Opcode = ARM::STRBrs; break;
1382     case ARM::PICSTRH:  Opcode = ARM::STRH; break;
1383     case ARM::PICLDR:   Opcode = ARM::LDRrs; break;
1384     case ARM::PICLDRB:  Opcode = ARM::LDRBrs; break;
1385     case ARM::PICLDRH:  Opcode = ARM::LDRH; break;
1386     case ARM::PICLDRSB: Opcode = ARM::LDRSB; break;
1387     case ARM::PICLDRSH: Opcode = ARM::LDRSH; break;
1388     }
1389     MCInst LdStInst;
1390     LdStInst.setOpcode(Opcode);
1391     LdStInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1392     LdStInst.addOperand(MCOperand::CreateReg(ARM::PC));
1393     LdStInst.addOperand(MCOperand::CreateReg(MI->getOperand(1).getReg()));
1394     LdStInst.addOperand(MCOperand::CreateImm(0));
1395     // Add predicate operands.
1396     LdStInst.addOperand(MCOperand::CreateImm(MI->getOperand(3).getImm()));
1397     LdStInst.addOperand(MCOperand::CreateReg(MI->getOperand(4).getReg()));
1398     OutStreamer.EmitInstruction(LdStInst);
1399
1400     return;
1401   }
1402   case ARM::CONSTPOOL_ENTRY: {
1403     /// CONSTPOOL_ENTRY - This instruction represents a floating constant pool
1404     /// in the function.  The first operand is the ID# for this instruction, the
1405     /// second is the index into the MachineConstantPool that this is, the third
1406     /// is the size in bytes of this constant pool entry.
1407     unsigned LabelId = (unsigned)MI->getOperand(0).getImm();
1408     unsigned CPIdx   = (unsigned)MI->getOperand(1).getIndex();
1409
1410     EmitAlignment(2);
1411     OutStreamer.EmitLabel(GetCPISymbol(LabelId));
1412
1413     const MachineConstantPoolEntry &MCPE = MCP->getConstants()[CPIdx];
1414     if (MCPE.isMachineConstantPoolEntry())
1415       EmitMachineConstantPoolValue(MCPE.Val.MachineCPVal);
1416     else
1417       EmitGlobalConstant(MCPE.Val.ConstVal);
1418
1419     return;
1420   }
1421   case ARM::t2BR_JT: {
1422     // Lower and emit the instruction itself, then the jump table following it.
1423     MCInst TmpInst;
1424     TmpInst.setOpcode(ARM::tMOVgpr2gpr);
1425     TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1426     TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1427     // Add predicate operands.
1428     TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1429     TmpInst.addOperand(MCOperand::CreateReg(0));
1430     OutStreamer.EmitInstruction(TmpInst);
1431     // Output the data for the jump table itself
1432     EmitJump2Table(MI);
1433     return;
1434   }
1435   case ARM::t2TBB_JT: {
1436     // Lower and emit the instruction itself, then the jump table following it.
1437     MCInst TmpInst;
1438
1439     TmpInst.setOpcode(ARM::t2TBB);
1440     TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1441     TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1442     // Add predicate operands.
1443     TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1444     TmpInst.addOperand(MCOperand::CreateReg(0));
1445     OutStreamer.EmitInstruction(TmpInst);
1446     // Output the data for the jump table itself
1447     EmitJump2Table(MI);
1448     // Make sure the next instruction is 2-byte aligned.
1449     EmitAlignment(1);
1450     return;
1451   }
1452   case ARM::t2TBH_JT: {
1453     // Lower and emit the instruction itself, then the jump table following it.
1454     MCInst TmpInst;
1455
1456     TmpInst.setOpcode(ARM::t2TBH);
1457     TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1458     TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1459     // Add predicate operands.
1460     TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1461     TmpInst.addOperand(MCOperand::CreateReg(0));
1462     OutStreamer.EmitInstruction(TmpInst);
1463     // Output the data for the jump table itself
1464     EmitJump2Table(MI);
1465     return;
1466   }
1467   case ARM::tBR_JTr:
1468   case ARM::BR_JTr: {
1469     // Lower and emit the instruction itself, then the jump table following it.
1470     // mov pc, target
1471     MCInst TmpInst;
1472     unsigned Opc = MI->getOpcode() == ARM::BR_JTr ?
1473       ARM::MOVr : ARM::tMOVgpr2gpr;
1474     TmpInst.setOpcode(Opc);
1475     TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1476     TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1477     // Add predicate operands.
1478     TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1479     TmpInst.addOperand(MCOperand::CreateReg(0));
1480     // Add 's' bit operand (always reg0 for this)
1481     if (Opc == ARM::MOVr)
1482       TmpInst.addOperand(MCOperand::CreateReg(0));
1483     OutStreamer.EmitInstruction(TmpInst);
1484
1485     // Make sure the Thumb jump table is 4-byte aligned.
1486     if (Opc == ARM::tMOVgpr2gpr)
1487       EmitAlignment(2);
1488
1489     // Output the data for the jump table itself
1490     EmitJumpTable(MI);
1491     return;
1492   }
1493   case ARM::BR_JTm: {
1494     // Lower and emit the instruction itself, then the jump table following it.
1495     // ldr pc, target
1496     MCInst TmpInst;
1497     if (MI->getOperand(1).getReg() == 0) {
1498       // literal offset
1499       TmpInst.setOpcode(ARM::LDRi12);
1500       TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1501       TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1502       TmpInst.addOperand(MCOperand::CreateImm(MI->getOperand(2).getImm()));
1503     } else {
1504       TmpInst.setOpcode(ARM::LDRrs);
1505       TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1506       TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1507       TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(1).getReg()));
1508       TmpInst.addOperand(MCOperand::CreateImm(0));
1509     }
1510     // Add predicate operands.
1511     TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1512     TmpInst.addOperand(MCOperand::CreateReg(0));
1513     OutStreamer.EmitInstruction(TmpInst);
1514
1515     // Output the data for the jump table itself
1516     EmitJumpTable(MI);
1517     return;
1518   }
1519   case ARM::BR_JTadd: {
1520     // Lower and emit the instruction itself, then the jump table following it.
1521     // add pc, target, idx
1522     MCInst TmpInst;
1523     TmpInst.setOpcode(ARM::ADDrr);
1524     TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1525     TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1526     TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(1).getReg()));
1527     // Add predicate operands.
1528     TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1529     TmpInst.addOperand(MCOperand::CreateReg(0));
1530     // Add 's' bit operand (always reg0 for this)
1531     TmpInst.addOperand(MCOperand::CreateReg(0));
1532     OutStreamer.EmitInstruction(TmpInst);
1533
1534     // Output the data for the jump table itself
1535     EmitJumpTable(MI);
1536     return;
1537   }
1538   case ARM::TRAP: {
1539     // Non-Darwin binutils don't yet support the "trap" mnemonic.
1540     // FIXME: Remove this special case when they do.
1541     if (!Subtarget->isTargetDarwin()) {
1542       //.long 0xe7ffdefe @ trap
1543       uint32_t Val = 0xe7ffdefeUL;
1544       OutStreamer.AddComment("trap");
1545       OutStreamer.EmitIntValue(Val, 4);
1546       return;
1547     }
1548     break;
1549   }
1550   case ARM::tTRAP: {
1551     // Non-Darwin binutils don't yet support the "trap" mnemonic.
1552     // FIXME: Remove this special case when they do.
1553     if (!Subtarget->isTargetDarwin()) {
1554       //.short 57086 @ trap
1555       uint16_t Val = 0xdefe;
1556       OutStreamer.AddComment("trap");
1557       OutStreamer.EmitIntValue(Val, 2);
1558       return;
1559     }
1560     break;
1561   }
1562   case ARM::t2Int_eh_sjlj_setjmp:
1563   case ARM::t2Int_eh_sjlj_setjmp_nofp:
1564   case ARM::tInt_eh_sjlj_setjmp: {
1565     // Two incoming args: GPR:$src, GPR:$val
1566     // mov $val, pc
1567     // adds $val, #7
1568     // str $val, [$src, #4]
1569     // movs r0, #0
1570     // b 1f
1571     // movs r0, #1
1572     // 1:
1573     unsigned SrcReg = MI->getOperand(0).getReg();
1574     unsigned ValReg = MI->getOperand(1).getReg();
1575     MCSymbol *Label = GetARMSJLJEHLabel();
1576     {
1577       MCInst TmpInst;
1578       TmpInst.setOpcode(ARM::tMOVgpr2tgpr);
1579       TmpInst.addOperand(MCOperand::CreateReg(ValReg));
1580       TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1581       // 's' bit operand
1582       TmpInst.addOperand(MCOperand::CreateReg(ARM::CPSR));
1583       OutStreamer.AddComment("eh_setjmp begin");
1584       OutStreamer.EmitInstruction(TmpInst);
1585     }
1586     {
1587       MCInst TmpInst;
1588       TmpInst.setOpcode(ARM::tADDi3);
1589       TmpInst.addOperand(MCOperand::CreateReg(ValReg));
1590       // 's' bit operand
1591       TmpInst.addOperand(MCOperand::CreateReg(ARM::CPSR));
1592       TmpInst.addOperand(MCOperand::CreateReg(ValReg));
1593       TmpInst.addOperand(MCOperand::CreateImm(7));
1594       // Predicate.
1595       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1596       TmpInst.addOperand(MCOperand::CreateReg(0));
1597       OutStreamer.EmitInstruction(TmpInst);
1598     }
1599     {
1600       MCInst TmpInst;
1601       TmpInst.setOpcode(ARM::tSTRi);
1602       TmpInst.addOperand(MCOperand::CreateReg(ValReg));
1603       TmpInst.addOperand(MCOperand::CreateReg(SrcReg));
1604       // The offset immediate is #4. The operand value is scaled by 4 for the
1605       // tSTR instruction.
1606       TmpInst.addOperand(MCOperand::CreateImm(1));
1607       // Predicate.
1608       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1609       TmpInst.addOperand(MCOperand::CreateReg(0));
1610       OutStreamer.EmitInstruction(TmpInst);
1611     }
1612     {
1613       MCInst TmpInst;
1614       TmpInst.setOpcode(ARM::tMOVi8);
1615       TmpInst.addOperand(MCOperand::CreateReg(ARM::R0));
1616       TmpInst.addOperand(MCOperand::CreateReg(ARM::CPSR));
1617       TmpInst.addOperand(MCOperand::CreateImm(0));
1618       // Predicate.
1619       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1620       TmpInst.addOperand(MCOperand::CreateReg(0));
1621       OutStreamer.EmitInstruction(TmpInst);
1622     }
1623     {
1624       const MCExpr *SymbolExpr = MCSymbolRefExpr::Create(Label, OutContext);
1625       MCInst TmpInst;
1626       TmpInst.setOpcode(ARM::tB);
1627       TmpInst.addOperand(MCOperand::CreateExpr(SymbolExpr));
1628       OutStreamer.EmitInstruction(TmpInst);
1629     }
1630     {
1631       MCInst TmpInst;
1632       TmpInst.setOpcode(ARM::tMOVi8);
1633       TmpInst.addOperand(MCOperand::CreateReg(ARM::R0));
1634       TmpInst.addOperand(MCOperand::CreateReg(ARM::CPSR));
1635       TmpInst.addOperand(MCOperand::CreateImm(1));
1636       // Predicate.
1637       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1638       TmpInst.addOperand(MCOperand::CreateReg(0));
1639       OutStreamer.AddComment("eh_setjmp end");
1640       OutStreamer.EmitInstruction(TmpInst);
1641     }
1642     OutStreamer.EmitLabel(Label);
1643     return;
1644   }
1645
1646   case ARM::Int_eh_sjlj_setjmp_nofp:
1647   case ARM::Int_eh_sjlj_setjmp: {
1648     // Two incoming args: GPR:$src, GPR:$val
1649     // add $val, pc, #8
1650     // str $val, [$src, #+4]
1651     // mov r0, #0
1652     // add pc, pc, #0
1653     // mov r0, #1
1654     unsigned SrcReg = MI->getOperand(0).getReg();
1655     unsigned ValReg = MI->getOperand(1).getReg();
1656
1657     {
1658       MCInst TmpInst;
1659       TmpInst.setOpcode(ARM::ADDri);
1660       TmpInst.addOperand(MCOperand::CreateReg(ValReg));
1661       TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1662       TmpInst.addOperand(MCOperand::CreateImm(8));
1663       // Predicate.
1664       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1665       TmpInst.addOperand(MCOperand::CreateReg(0));
1666       // 's' bit operand (always reg0 for this).
1667       TmpInst.addOperand(MCOperand::CreateReg(0));
1668       OutStreamer.AddComment("eh_setjmp begin");
1669       OutStreamer.EmitInstruction(TmpInst);
1670     }
1671     {
1672       MCInst TmpInst;
1673       TmpInst.setOpcode(ARM::STRi12);
1674       TmpInst.addOperand(MCOperand::CreateReg(ValReg));
1675       TmpInst.addOperand(MCOperand::CreateReg(SrcReg));
1676       TmpInst.addOperand(MCOperand::CreateImm(4));
1677       // Predicate.
1678       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1679       TmpInst.addOperand(MCOperand::CreateReg(0));
1680       OutStreamer.EmitInstruction(TmpInst);
1681     }
1682     {
1683       MCInst TmpInst;
1684       TmpInst.setOpcode(ARM::MOVi);
1685       TmpInst.addOperand(MCOperand::CreateReg(ARM::R0));
1686       TmpInst.addOperand(MCOperand::CreateImm(0));
1687       // Predicate.
1688       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1689       TmpInst.addOperand(MCOperand::CreateReg(0));
1690       // 's' bit operand (always reg0 for this).
1691       TmpInst.addOperand(MCOperand::CreateReg(0));
1692       OutStreamer.EmitInstruction(TmpInst);
1693     }
1694     {
1695       MCInst TmpInst;
1696       TmpInst.setOpcode(ARM::ADDri);
1697       TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1698       TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1699       TmpInst.addOperand(MCOperand::CreateImm(0));
1700       // Predicate.
1701       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1702       TmpInst.addOperand(MCOperand::CreateReg(0));
1703       // 's' bit operand (always reg0 for this).
1704       TmpInst.addOperand(MCOperand::CreateReg(0));
1705       OutStreamer.EmitInstruction(TmpInst);
1706     }
1707     {
1708       MCInst TmpInst;
1709       TmpInst.setOpcode(ARM::MOVi);
1710       TmpInst.addOperand(MCOperand::CreateReg(ARM::R0));
1711       TmpInst.addOperand(MCOperand::CreateImm(1));
1712       // Predicate.
1713       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1714       TmpInst.addOperand(MCOperand::CreateReg(0));
1715       // 's' bit operand (always reg0 for this).
1716       TmpInst.addOperand(MCOperand::CreateReg(0));
1717       OutStreamer.AddComment("eh_setjmp end");
1718       OutStreamer.EmitInstruction(TmpInst);
1719     }
1720     return;
1721   }
1722   case ARM::Int_eh_sjlj_longjmp: {
1723     // ldr sp, [$src, #8]
1724     // ldr $scratch, [$src, #4]
1725     // ldr r7, [$src]
1726     // bx $scratch
1727     unsigned SrcReg = MI->getOperand(0).getReg();
1728     unsigned ScratchReg = MI->getOperand(1).getReg();
1729     {
1730       MCInst TmpInst;
1731       TmpInst.setOpcode(ARM::LDRi12);
1732       TmpInst.addOperand(MCOperand::CreateReg(ARM::SP));
1733       TmpInst.addOperand(MCOperand::CreateReg(SrcReg));
1734       TmpInst.addOperand(MCOperand::CreateImm(8));
1735       // Predicate.
1736       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1737       TmpInst.addOperand(MCOperand::CreateReg(0));
1738       OutStreamer.EmitInstruction(TmpInst);
1739     }
1740     {
1741       MCInst TmpInst;
1742       TmpInst.setOpcode(ARM::LDRi12);
1743       TmpInst.addOperand(MCOperand::CreateReg(ScratchReg));
1744       TmpInst.addOperand(MCOperand::CreateReg(SrcReg));
1745       TmpInst.addOperand(MCOperand::CreateImm(4));
1746       // Predicate.
1747       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1748       TmpInst.addOperand(MCOperand::CreateReg(0));
1749       OutStreamer.EmitInstruction(TmpInst);
1750     }
1751     {
1752       MCInst TmpInst;
1753       TmpInst.setOpcode(ARM::LDRi12);
1754       TmpInst.addOperand(MCOperand::CreateReg(ARM::R7));
1755       TmpInst.addOperand(MCOperand::CreateReg(SrcReg));
1756       TmpInst.addOperand(MCOperand::CreateImm(0));
1757       // Predicate.
1758       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1759       TmpInst.addOperand(MCOperand::CreateReg(0));
1760       OutStreamer.EmitInstruction(TmpInst);
1761     }
1762     {
1763       MCInst TmpInst;
1764       TmpInst.setOpcode(ARM::BX);
1765       TmpInst.addOperand(MCOperand::CreateReg(ScratchReg));
1766       // Predicate.
1767       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1768       TmpInst.addOperand(MCOperand::CreateReg(0));
1769       OutStreamer.EmitInstruction(TmpInst);
1770     }
1771     return;
1772   }
1773   case ARM::tInt_eh_sjlj_longjmp: {
1774     // ldr $scratch, [$src, #8]
1775     // mov sp, $scratch
1776     // ldr $scratch, [$src, #4]
1777     // ldr r7, [$src]
1778     // bx $scratch
1779     unsigned SrcReg = MI->getOperand(0).getReg();
1780     unsigned ScratchReg = MI->getOperand(1).getReg();
1781     {
1782       MCInst TmpInst;
1783       TmpInst.setOpcode(ARM::tLDRi);
1784       TmpInst.addOperand(MCOperand::CreateReg(ScratchReg));
1785       TmpInst.addOperand(MCOperand::CreateReg(SrcReg));
1786       // The offset immediate is #8. The operand value is scaled by 4 for the
1787       // tLDR instruction.
1788       TmpInst.addOperand(MCOperand::CreateImm(2));
1789       // Predicate.
1790       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1791       TmpInst.addOperand(MCOperand::CreateReg(0));
1792       OutStreamer.EmitInstruction(TmpInst);
1793     }
1794     {
1795       MCInst TmpInst;
1796       TmpInst.setOpcode(ARM::tMOVtgpr2gpr);
1797       TmpInst.addOperand(MCOperand::CreateReg(ARM::SP));
1798       TmpInst.addOperand(MCOperand::CreateReg(ScratchReg));
1799       // Predicate.
1800       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1801       TmpInst.addOperand(MCOperand::CreateReg(0));
1802       OutStreamer.EmitInstruction(TmpInst);
1803     }
1804     {
1805       MCInst TmpInst;
1806       TmpInst.setOpcode(ARM::tLDRi);
1807       TmpInst.addOperand(MCOperand::CreateReg(ScratchReg));
1808       TmpInst.addOperand(MCOperand::CreateReg(SrcReg));
1809       TmpInst.addOperand(MCOperand::CreateImm(1));
1810       // Predicate.
1811       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1812       TmpInst.addOperand(MCOperand::CreateReg(0));
1813       OutStreamer.EmitInstruction(TmpInst);
1814     }
1815     {
1816       MCInst TmpInst;
1817       TmpInst.setOpcode(ARM::tLDRr);
1818       TmpInst.addOperand(MCOperand::CreateReg(ARM::R7));
1819       TmpInst.addOperand(MCOperand::CreateReg(SrcReg));
1820       TmpInst.addOperand(MCOperand::CreateReg(0));
1821       // Predicate.
1822       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1823       TmpInst.addOperand(MCOperand::CreateReg(0));
1824       OutStreamer.EmitInstruction(TmpInst);
1825     }
1826     {
1827       MCInst TmpInst;
1828       TmpInst.setOpcode(ARM::tBX_RET_vararg);
1829       TmpInst.addOperand(MCOperand::CreateReg(ScratchReg));
1830       // Predicate.
1831       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1832       TmpInst.addOperand(MCOperand::CreateReg(0));
1833       OutStreamer.EmitInstruction(TmpInst);
1834     }
1835     return;
1836   }
1837   // Tail jump branches are really just branch instructions with additional
1838   // code-gen attributes. Convert them to the canonical form here.
1839   case ARM::TAILJMPd:
1840   case ARM::TAILJMPdND: {
1841     MCInst TmpInst, TmpInst2;
1842     // Lower the instruction as-is to get the operands properly converted.
1843     LowerARMMachineInstrToMCInst(MI, TmpInst2, *this);
1844     TmpInst.setOpcode(ARM::Bcc);
1845     TmpInst.addOperand(TmpInst2.getOperand(0));
1846     // Add predicate operands.
1847     TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1848     TmpInst.addOperand(MCOperand::CreateReg(0));
1849     OutStreamer.AddComment("TAILCALL");
1850     OutStreamer.EmitInstruction(TmpInst);
1851     return;
1852   }
1853   case ARM::tTAILJMPd:
1854   case ARM::tTAILJMPdND: {
1855     MCInst TmpInst, TmpInst2;
1856     LowerARMMachineInstrToMCInst(MI, TmpInst2, *this);
1857     // The Darwin toolchain doesn't support tail call relocations of 16-bit
1858     // branches.
1859     TmpInst.setOpcode(Opc == ARM::tTAILJMPd ? ARM::t2B : ARM::tB);
1860     TmpInst.addOperand(TmpInst2.getOperand(0));
1861     OutStreamer.AddComment("TAILCALL");
1862     OutStreamer.EmitInstruction(TmpInst);
1863     return;
1864   }
1865   case ARM::TAILJMPrND:
1866   case ARM::tTAILJMPrND:
1867   case ARM::TAILJMPr:
1868   case ARM::tTAILJMPr: {
1869     unsigned newOpc = (Opc == ARM::TAILJMPr || Opc == ARM::TAILJMPrND)
1870       ? ARM::BX : ARM::tBX;
1871     MCInst TmpInst;
1872     TmpInst.setOpcode(newOpc);
1873     TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1874     // Predicate.
1875     TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1876     TmpInst.addOperand(MCOperand::CreateReg(0));
1877     OutStreamer.AddComment("TAILCALL");
1878     OutStreamer.EmitInstruction(TmpInst);
1879     return;
1880   }
1881
1882   // These are the pseudos created to comply with stricter operand restrictions
1883   // on ARMv5. Lower them now to "normal" instructions, since all the
1884   // restrictions are already satisfied.
1885   case ARM::MULv5:
1886     EmitPatchedInstruction(MI, ARM::MUL);
1887     return;
1888   case ARM::MLAv5:
1889     EmitPatchedInstruction(MI, ARM::MLA);
1890     return;
1891   case ARM::SMULLv5:
1892     EmitPatchedInstruction(MI, ARM::SMULL);
1893     return;
1894   case ARM::UMULLv5:
1895     EmitPatchedInstruction(MI, ARM::UMULL);
1896     return;
1897   case ARM::SMLALv5:
1898     EmitPatchedInstruction(MI, ARM::SMLAL);
1899     return;
1900   case ARM::UMLALv5:
1901     EmitPatchedInstruction(MI, ARM::UMLAL);
1902     return;
1903   case ARM::UMAALv5:
1904     EmitPatchedInstruction(MI, ARM::UMAAL);
1905     return;
1906   }
1907
1908   MCInst TmpInst;
1909   LowerARMMachineInstrToMCInst(MI, TmpInst, *this);
1910
1911   // Emit unwinding stuff for frame-related instructions
1912   if (EnableARMEHABI && MI->getFlag(MachineInstr::FrameSetup))
1913     EmitUnwindingInstruction(MI);
1914
1915   OutStreamer.EmitInstruction(TmpInst);
1916 }
1917
1918 //===----------------------------------------------------------------------===//
1919 // Target Registry Stuff
1920 //===----------------------------------------------------------------------===//
1921
1922 static MCInstPrinter *createARMMCInstPrinter(const Target &T,
1923                                              TargetMachine &TM,
1924                                              unsigned SyntaxVariant,
1925                                              const MCAsmInfo &MAI) {
1926   if (SyntaxVariant == 0)
1927     return new ARMInstPrinter(TM, MAI);
1928   return 0;
1929 }
1930
1931 // Force static initialization.
1932 extern "C" void LLVMInitializeARMAsmPrinter() {
1933   RegisterAsmPrinter<ARMAsmPrinter> X(TheARMTarget);
1934   RegisterAsmPrinter<ARMAsmPrinter> Y(TheThumbTarget);
1935
1936   TargetRegistry::RegisterMCInstPrinter(TheARMTarget, createARMMCInstPrinter);
1937   TargetRegistry::RegisterMCInstPrinter(TheThumbTarget, createARMMCInstPrinter);
1938 }
1939