lib/Target/ARM/ARMAsmPrinter.cpp

   1 //===-- ARMAsmPrinter.cpp - Print machine code to an ARM .s file ----------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains a printer that converts from our internal representation
  11 // of machine-dependent LLVM code to GAS-format ARM assembly language.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #define DEBUG_TYPE "asm-printer"
  16 #include "ARM.h"
  17 #include "ARMAsmPrinter.h"
  18 #include "ARMAddressingModes.h"
  19 #include "ARMBuildAttrs.h"
  20 #include "ARMBaseRegisterInfo.h"
  21 #include "ARMConstantPoolValue.h"
  22 #include "ARMMachineFunctionInfo.h"
  23 #include "ARMMCExpr.h"
  24 #include "ARMTargetMachine.h"
  25 #include "ARMTargetObjectFile.h"
  26 #include "InstPrinter/ARMInstPrinter.h"
  27 #include "llvm/Analysis/DebugInfo.h"
  28 #include "llvm/Constants.h"
  29 #include "llvm/Module.h"
  30 #include "llvm/Type.h"
  31 #include "llvm/Assembly/Writer.h"
  32 #include "llvm/CodeGen/MachineModuleInfoImpls.h"
  33 #include "llvm/CodeGen/MachineFunctionPass.h"
  34 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  35 #include "llvm/MC/MCAsmInfo.h"
  36 #include "llvm/MC/MCAssembler.h"
  37 #include "llvm/MC/MCContext.h"
  38 #include "llvm/MC/MCExpr.h"
  39 #include "llvm/MC/MCInst.h"
  40 #include "llvm/MC/MCSectionMachO.h"
  41 #include "llvm/MC/MCObjectStreamer.h"
  42 #include "llvm/MC/MCStreamer.h"
  43 #include "llvm/MC/MCSymbol.h"
  44 #include "llvm/Target/Mangler.h"
  45 #include "llvm/Target/TargetData.h"
  46 #include "llvm/Target/TargetMachine.h"
  47 #include "llvm/Target/TargetOptions.h"
  48 #include "llvm/Target/TargetRegistry.h"
  49 #include "llvm/ADT/SmallPtrSet.h"
  50 #include "llvm/ADT/SmallString.h"
  51 #include "llvm/ADT/StringExtras.h"
  52 #include "llvm/Support/CommandLine.h"
  53 #include "llvm/Support/Debug.h"
  54 #include "llvm/Support/ErrorHandling.h"
  55 #include "llvm/Support/raw_ostream.h"
  56 #include <cctype>
  57 using namespace llvm;
  58
  59 namespace {
  60
  61   // Per section and per symbol attributes are not supported.
  62   // To implement them we would need the ability to delay this emission
  63   // until the assembly file is fully parsed/generated as only then do we
  64   // know the symbol and section numbers.
  65   class AttributeEmitter {
  66   public:
  67     virtual void MaybeSwitchVendor(StringRef Vendor) = 0;
  68     virtual void EmitAttribute(unsigned Attribute, unsigned Value) = 0;
  69     virtual void EmitTextAttribute(unsigned Attribute, StringRef String) = 0;
  70     virtual void Finish() = 0;
  71     virtual ~AttributeEmitter() {}
  72   };
  73
  74   class AsmAttributeEmitter : public AttributeEmitter {
  75     MCStreamer &Streamer;
  76
  77   public:
  78     AsmAttributeEmitter(MCStreamer &Streamer_) : Streamer(Streamer_) {}
  79     void MaybeSwitchVendor(StringRef Vendor) { }
  80
  81     void EmitAttribute(unsigned Attribute, unsigned Value) {
  82       Streamer.EmitRawText("\t.eabi_attribute " +
  83                            Twine(Attribute) + ", " + Twine(Value));
  84     }
  85
  86     void EmitTextAttribute(unsigned Attribute, StringRef String) {
  87       switch (Attribute) {
  88       case ARMBuildAttrs::CPU_name:
  89         Streamer.EmitRawText(StringRef("\t.cpu ") + LowercaseString(String));
  90         break;
  91       /* GAS requires .fpu to be emitted regardless of EABI attribute */
  92       case ARMBuildAttrs::Advanced_SIMD_arch:
  93       case ARMBuildAttrs::VFP_arch:
  94         Streamer.EmitRawText(StringRef("\t.fpu ") + LowercaseString(String));
  95         break;
  96       default: assert(0 && "Unsupported Text attribute in ASM Mode"); break;
  97       }
  98     }
  99     void Finish() { }
 100   };
 101
 102   class ObjectAttributeEmitter : public AttributeEmitter {
 103     MCObjectStreamer &Streamer;
 104     StringRef CurrentVendor;
 105     SmallString<64> Contents;
 106
 107   public:
 108     ObjectAttributeEmitter(MCObjectStreamer &Streamer_) :
 109       Streamer(Streamer_), CurrentVendor("") { }
 110
 111     void MaybeSwitchVendor(StringRef Vendor) {
 112       assert(!Vendor.empty() && "Vendor cannot be empty.");
 113
 114       if (CurrentVendor.empty())
 115         CurrentVendor = Vendor;
 116       else if (CurrentVendor == Vendor)
 117         return;
 118       else
 119         Finish();
 120
 121       CurrentVendor = Vendor;
 122
 123       assert(Contents.size() == 0);
 124     }
 125
 126     void EmitAttribute(unsigned Attribute, unsigned Value) {
 127       // FIXME: should be ULEB
 128       Contents += Attribute;
 129       Contents += Value;
 130     }
 131
 132     void EmitTextAttribute(unsigned Attribute, StringRef String) {
 133       Contents += Attribute;
 134       Contents += UppercaseString(String);
 135       Contents += 0;
 136     }
 137
 138     void Finish() {
 139       const size_t ContentsSize = Contents.size();
 140
 141       // Vendor size + Vendor name + '\0'
 142       const size_t VendorHeaderSize = 4 + CurrentVendor.size() + 1;
 143
 144       // Tag + Tag Size
 145       const size_t TagHeaderSize = 1 + 4;
 146
 147       Streamer.EmitIntValue(VendorHeaderSize + TagHeaderSize + ContentsSize, 4);
 148       Streamer.EmitBytes(CurrentVendor, 0);
 149       Streamer.EmitIntValue(0, 1); // '\0'
 150
 151       Streamer.EmitIntValue(ARMBuildAttrs::File, 1);
 152       Streamer.EmitIntValue(TagHeaderSize + ContentsSize, 4);
 153
 154       Streamer.EmitBytes(Contents, 0);
 155
 156       Contents.clear();
 157     }
 158   };
 159
 160 } // end of anonymous namespace
 161
 162 MachineLocation ARMAsmPrinter::
 163 getDebugValueLocation(const MachineInstr *MI) const {
 164   MachineLocation Location;
 165   assert(MI->getNumOperands() == 4 && "Invalid no. of machine operands!");
 166   // Frame address.  Currently handles register +- offset only.
 167   if (MI->getOperand(0).isReg() && MI->getOperand(1).isImm())
 168     Location.set(MI->getOperand(0).getReg(), MI->getOperand(1).getImm());
 169   else {
 170     DEBUG(dbgs() << "DBG_VALUE instruction ignored! " << *MI << "\n");
 171   }
 172   return Location;
 173 }
 174
 175 /// getDwarfRegOpSize - get size required to emit given machine location using
 176 /// dwarf encoding.
 177 unsigned ARMAsmPrinter::getDwarfRegOpSize(const MachineLocation &MLoc) const {
 178  const TargetRegisterInfo *RI = TM.getRegisterInfo();
 179   if (RI->getDwarfRegNum(MLoc.getReg(), false) != -1)
 180     return AsmPrinter::getDwarfRegOpSize(MLoc);
 181   else {
 182     unsigned Reg = MLoc.getReg();
 183     if (Reg >= ARM::S0 && Reg <= ARM::S31) {
 184       assert(ARM::S0 + 31 == ARM::S31 && "Unexpected ARM S register numbering");
 185       // S registers are described as bit-pieces of a register
 186       // S[2x] = DW_OP_regx(256 + (x>>1)) DW_OP_bit_piece(32, 0)
 187       // S[2x+1] = DW_OP_regx(256 + (x>>1)) DW_OP_bit_piece(32, 32)
 188
 189       unsigned SReg = Reg - ARM::S0;
 190       unsigned Rx = 256 + (SReg >> 1);
 191       // DW_OP_regx + ULEB + DW_OP_bit_piece + ULEB + ULEB
 192       //   1 + ULEB(Rx) + 1 + 1 + 1
 193       return 4 + MCAsmInfo::getULEB128Size(Rx);
 194     }
 195
 196     if (Reg >= ARM::Q0 && Reg <= ARM::Q15) {
 197       assert(ARM::Q0 + 15 == ARM::Q15 && "Unexpected ARM Q register numbering");
 198       // Q registers Q0-Q15 are described by composing two D registers together.
 199       // Qx = DW_OP_regx(256+2x) DW_OP_piece(8) DW_OP_regx(256+2x+1) DW_OP_piece(8)
 200
 201       unsigned QReg = Reg - ARM::Q0;
 202       unsigned D1 = 256 + 2 * QReg;
 203       unsigned D2 = D1 + 1;
 204
 205       // DW_OP_regx + ULEB + DW_OP_piece + ULEB(8) +
 206       // DW_OP_regx + ULEB + DW_OP_piece + ULEB(8);
 207       //   6 + ULEB(D1) + ULEB(D2)
 208       return 6 + MCAsmInfo::getULEB128Size(D1) + MCAsmInfo::getULEB128Size(D2);
 209     }
 210   }
 211   return 0;
 212 }
 213
 214 /// EmitDwarfRegOp - Emit dwarf register operation.
 215 void ARMAsmPrinter::EmitDwarfRegOp(const MachineLocation &MLoc) const {
 216   const TargetRegisterInfo *RI = TM.getRegisterInfo();
 217   if (RI->getDwarfRegNum(MLoc.getReg(), false) != -1)
 218     AsmPrinter::EmitDwarfRegOp(MLoc);
 219   else {
 220     unsigned Reg = MLoc.getReg();
 221     if (Reg >= ARM::S0 && Reg <= ARM::S31) {
 222       assert(ARM::S0 + 31 == ARM::S31 && "Unexpected ARM S register numbering");
 223       // S registers are described as bit-pieces of a register
 224       // S[2x] = DW_OP_regx(256 + (x>>1)) DW_OP_bit_piece(32, 0)
 225       // S[2x+1] = DW_OP_regx(256 + (x>>1)) DW_OP_bit_piece(32, 32)
 226
 227       unsigned SReg = Reg - ARM::S0;
 228       bool odd = SReg & 0x1;
 229       unsigned Rx = 256 + (SReg >> 1);
 230
 231       OutStreamer.AddComment("DW_OP_regx for S register");
 232       EmitInt8(dwarf::DW_OP_regx);
 233
 234       OutStreamer.AddComment(Twine(SReg));
 235       EmitULEB128(Rx);
 236
 237       if (odd) {
 238         OutStreamer.AddComment("DW_OP_bit_piece 32 32");
 239         EmitInt8(dwarf::DW_OP_bit_piece);
 240         EmitULEB128(32);
 241         EmitULEB128(32);
 242       } else {
 243         OutStreamer.AddComment("DW_OP_bit_piece 32 0");
 244         EmitInt8(dwarf::DW_OP_bit_piece);
 245         EmitULEB128(32);
 246         EmitULEB128(0);
 247       }
 248     } else if (Reg >= ARM::Q0 && Reg <= ARM::Q15) {
 249       assert(ARM::Q0 + 15 == ARM::Q15 && "Unexpected ARM Q register numbering");
 250       // Q registers Q0-Q15 are described by composing two D registers together.
 251       // Qx = DW_OP_regx(256+2x) DW_OP_piece(8) DW_OP_regx(256+2x+1) DW_OP_piece(8)
 252
 253       unsigned QReg = Reg - ARM::Q0;
 254       unsigned D1 = 256 + 2 * QReg;
 255       unsigned D2 = D1 + 1;
 256
 257       OutStreamer.AddComment("DW_OP_regx for Q register: D1");
 258       EmitInt8(dwarf::DW_OP_regx);
 259       EmitULEB128(D1);
 260       OutStreamer.AddComment("DW_OP_piece 8");
 261       EmitInt8(dwarf::DW_OP_piece);
 262       EmitULEB128(8);
 263
 264       OutStreamer.AddComment("DW_OP_regx for Q register: D2");
 265       EmitInt8(dwarf::DW_OP_regx);
 266       EmitULEB128(D2);
 267       OutStreamer.AddComment("DW_OP_piece 8");
 268       EmitInt8(dwarf::DW_OP_piece);
 269       EmitULEB128(8);
 270     }
 271   }
 272 }
 273
 274 void ARMAsmPrinter::EmitFunctionEntryLabel() {
 275   if (AFI->isThumbFunction()) {
 276     OutStreamer.EmitAssemblerFlag(MCAF_Code16);
 277     OutStreamer.EmitThumbFunc(CurrentFnSym);
 278   }
 279
 280   OutStreamer.EmitLabel(CurrentFnSym);
 281 }
 282
 283 /// runOnMachineFunction - This uses the EmitInstruction()
 284 /// method to print assembly for each instruction.
 285 ///
 286 bool ARMAsmPrinter::runOnMachineFunction(MachineFunction &MF) {
 287   AFI = MF.getInfo<ARMFunctionInfo>();
 288   MCP = MF.getConstantPool();
 289
 290   return AsmPrinter::runOnMachineFunction(MF);
 291 }
 292
 293 void ARMAsmPrinter::printOperand(const MachineInstr *MI, int OpNum,
 294                                  raw_ostream &O, const char *Modifier) {
 295   const MachineOperand &MO = MI->getOperand(OpNum);
 296   unsigned TF = MO.getTargetFlags();
 297
 298   switch (MO.getType()) {
 299   default:
 300     assert(0 && "<unknown operand type>");
 301   case MachineOperand::MO_Register: {
 302     unsigned Reg = MO.getReg();
 303     assert(TargetRegisterInfo::isPhysicalRegister(Reg));
 304     assert(!MO.getSubReg() && "Subregs should be eliminated!");
 305     O << ARMInstPrinter::getRegisterName(Reg);
 306     break;
 307   }
 308   case MachineOperand::MO_Immediate: {
 309     int64_t Imm = MO.getImm();
 310     O << '#';
 311     if ((Modifier && strcmp(Modifier, "lo16") == 0) ||
 312         (TF == ARMII::MO_LO16))
 313       O << ":lower16:";
 314     else if ((Modifier && strcmp(Modifier, "hi16") == 0) ||
 315              (TF == ARMII::MO_HI16))
 316       O << ":upper16:";
 317     O << Imm;
 318     break;
 319   }
 320   case MachineOperand::MO_MachineBasicBlock:
 321     O << *MO.getMBB()->getSymbol();
 322     return;
 323   case MachineOperand::MO_GlobalAddress: {
 324     const GlobalValue *GV = MO.getGlobal();
 325     if ((Modifier && strcmp(Modifier, "lo16") == 0) ||
 326         (TF & ARMII::MO_LO16))
 327       O << ":lower16:";
 328     else if ((Modifier && strcmp(Modifier, "hi16") == 0) ||
 329              (TF & ARMII::MO_HI16))
 330       O << ":upper16:";
 331     O << *Mang->getSymbol(GV);
 332
 333     printOffset(MO.getOffset(), O);
 334     if (TF == ARMII::MO_PLT)
 335       O << "(PLT)";
 336     break;
 337   }
 338   case MachineOperand::MO_ExternalSymbol: {
 339     O << *GetExternalSymbolSymbol(MO.getSymbolName());
 340     if (TF == ARMII::MO_PLT)
 341       O << "(PLT)";
 342     break;
 343   }
 344   case MachineOperand::MO_ConstantPoolIndex:
 345     O << *GetCPISymbol(MO.getIndex());
 346     break;
 347   case MachineOperand::MO_JumpTableIndex:
 348     O << *GetJTISymbol(MO.getIndex());
 349     break;
 350   }
 351 }
 352
 353 //===--------------------------------------------------------------------===//
 354
 355 MCSymbol *ARMAsmPrinter::
 356 GetARMSetPICJumpTableLabel2(unsigned uid, unsigned uid2,
 357                             const MachineBasicBlock *MBB) const {
 358   SmallString<60> Name;
 359   raw_svector_ostream(Name) << MAI->getPrivateGlobalPrefix()
 360     << getFunctionNumber() << '_' << uid << '_' << uid2
 361     << "_set_" << MBB->getNumber();
 362   return OutContext.GetOrCreateSymbol(Name.str());
 363 }
 364
 365 MCSymbol *ARMAsmPrinter::
 366 GetARMJTIPICJumpTableLabel2(unsigned uid, unsigned uid2) const {
 367   SmallString<60> Name;
 368   raw_svector_ostream(Name) << MAI->getPrivateGlobalPrefix() << "JTI"
 369     << getFunctionNumber() << '_' << uid << '_' << uid2;
 370   return OutContext.GetOrCreateSymbol(Name.str());
 371 }
 372
 373
 374 MCSymbol *ARMAsmPrinter::GetARMSJLJEHLabel(void) const {
 375   SmallString<60> Name;
 376   raw_svector_ostream(Name) << MAI->getPrivateGlobalPrefix() << "SJLJEH"
 377     << getFunctionNumber();
 378   return OutContext.GetOrCreateSymbol(Name.str());
 379 }
 380
 381 bool ARMAsmPrinter::PrintAsmOperand(const MachineInstr *MI, unsigned OpNum,
 382                                     unsigned AsmVariant, const char *ExtraCode,
 383                                     raw_ostream &O) {
 384   // Does this asm operand have a single letter operand modifier?
 385   if (ExtraCode && ExtraCode[0]) {
 386     if (ExtraCode[1] != 0) return true; // Unknown modifier.
 387
 388     switch (ExtraCode[0]) {
 389     default: return true;  // Unknown modifier.
 390     case 'a': // Print as a memory address.
 391       if (MI->getOperand(OpNum).isReg()) {
 392         O << "["
 393           << ARMInstPrinter::getRegisterName(MI->getOperand(OpNum).getReg())
 394           << "]";
 395         return false;
 396       }
 397       // Fallthrough
 398     case 'c': // Don't print "#" before an immediate operand.
 399       if (!MI->getOperand(OpNum).isImm())
 400         return true;
 401       O << MI->getOperand(OpNum).getImm();
 402       return false;
 403     case 'P': // Print a VFP double precision register.
 404     case 'q': // Print a NEON quad precision register.
 405       printOperand(MI, OpNum, O);
 406       return false;
 407     case 'y': // Print a VFP single precision register as indexed double.
 408       // This uses the ordering of the alias table to get the first 'd' register
 409       // that overlaps the 's' register. Also, s0 is an odd register, hence the
 410       // odd modulus check below.
 411       if (MI->getOperand(OpNum).isReg()) {
 412         unsigned Reg = MI->getOperand(OpNum).getReg();
 413         const TargetRegisterInfo *TRI = MF->getTarget().getRegisterInfo();
 414         O << ARMInstPrinter::getRegisterName(TRI->getAliasSet(Reg)[0]) <<
 415         (((Reg % 2) == 1) ? "[0]" : "[1]");
 416         return false;
 417       }
 418       return true;
 419     case 'B': // Bitwise inverse of integer or symbol without a preceding #.
 420       if (!MI->getOperand(OpNum).isImm())
 421         return true;
 422       O << ~(MI->getOperand(OpNum).getImm());
 423       return false;
 424     case 'L': // The low 16 bits of an immediate constant.
 425       if (!MI->getOperand(OpNum).isImm())
 426         return true;
 427       O << (MI->getOperand(OpNum).getImm() & 0xffff);
 428       return false;
 429     case 'M': // A register range suitable for LDM/STM.
 430     case 'p': // The high single-precision register of a VFP double-precision
 431               // register.
 432     case 'e': // The low doubleword register of a NEON quad register.
 433     case 'f': // The high doubleword register of a NEON quad register.
 434     case 'h': // A range of VFP/NEON registers suitable for VLD1/VST1.
 435     case 'A': // A memory operand for a VLD1/VST1 instruction.
 436     case 'Q': // The least significant register of a pair.
 437     case 'R': // The most significant register of a pair.
 438     case 'H': // The highest-numbered register of a pair.
 439       // These modifiers are not yet supported.
 440       return true;
 441     }
 442   }
 443
 444   printOperand(MI, OpNum, O);
 445   return false;
 446 }
 447
 448 bool ARMAsmPrinter::PrintAsmMemoryOperand(const MachineInstr *MI,
 449                                           unsigned OpNum, unsigned AsmVariant,
 450                                           const char *ExtraCode,
 451                                           raw_ostream &O) {
 452   // Does this asm operand have a single letter operand modifier?
 453   if (ExtraCode && ExtraCode[0]) {
 454     if (ExtraCode[1] != 0) return true; // Unknown modifier.
 455
 456     switch (ExtraCode[0]) {
 457       default: return true;  // Unknown modifier.
 458       case 'm': // The base register of a memory operand.
 459         if (!MI->getOperand(OpNum).isReg())
 460           return true;
 461         O << ARMInstPrinter::getRegisterName(MI->getOperand(OpNum).getReg());
 462         return false;
 463     }
 464   }
 465
 466   const MachineOperand &MO = MI->getOperand(OpNum);
 467   assert(MO.isReg() && "unexpected inline asm memory operand");
 468   O << "[" << ARMInstPrinter::getRegisterName(MO.getReg()) << "]";
 469   return false;
 470 }
 471
 472 void ARMAsmPrinter::EmitStartOfAsmFile(Module &M) {
 473   if (Subtarget->isTargetDarwin()) {
 474     Reloc::Model RelocM = TM.getRelocationModel();
 475     if (RelocM == Reloc::PIC_ || RelocM == Reloc::DynamicNoPIC) {
 476       // Declare all the text sections up front (before the DWARF sections
 477       // emitted by AsmPrinter::doInitialization) so the assembler will keep
 478       // them together at the beginning of the object file.  This helps
 479       // avoid out-of-range branches that are due a fundamental limitation of
 480       // the way symbol offsets are encoded with the current Darwin ARM
 481       // relocations.
 482       const TargetLoweringObjectFileMachO &TLOFMacho =
 483         static_cast<const TargetLoweringObjectFileMachO &>(
 484           getObjFileLowering());
 485       OutStreamer.SwitchSection(TLOFMacho.getTextSection());
 486       OutStreamer.SwitchSection(TLOFMacho.getTextCoalSection());
 487       OutStreamer.SwitchSection(TLOFMacho.getConstTextCoalSection());
 488       if (RelocM == Reloc::DynamicNoPIC) {
 489         const MCSection *sect =
 490           OutContext.getMachOSection("__TEXT", "__symbol_stub4",
 491                                      MCSectionMachO::S_SYMBOL_STUBS,
 492                                      12, SectionKind::getText());
 493         OutStreamer.SwitchSection(sect);
 494       } else {
 495         const MCSection *sect =
 496           OutContext.getMachOSection("__TEXT", "__picsymbolstub4",
 497                                      MCSectionMachO::S_SYMBOL_STUBS,
 498                                      16, SectionKind::getText());
 499         OutStreamer.SwitchSection(sect);
 500       }
 501       const MCSection *StaticInitSect =
 502         OutContext.getMachOSection("__TEXT", "__StaticInit",
 503                                    MCSectionMachO::S_REGULAR |
 504                                    MCSectionMachO::S_ATTR_PURE_INSTRUCTIONS,
 505                                    SectionKind::getText());
 506       OutStreamer.SwitchSection(StaticInitSect);
 507     }
 508   }
 509
 510   // Use unified assembler syntax.
 511   OutStreamer.EmitAssemblerFlag(MCAF_SyntaxUnified);
 512
 513   // Emit ARM Build Attributes
 514   if (Subtarget->isTargetELF()) {
 515
 516     emitAttributes();
 517   }
 518 }
 519
 520
 521 void ARMAsmPrinter::EmitEndOfAsmFile(Module &M) {
 522   if (Subtarget->isTargetDarwin()) {
 523     // All darwin targets use mach-o.
 524     const TargetLoweringObjectFileMachO &TLOFMacho =
 525       static_cast<const TargetLoweringObjectFileMachO &>(getObjFileLowering());
 526     MachineModuleInfoMachO &MMIMacho =
 527       MMI->getObjFileInfo<MachineModuleInfoMachO>();
 528
 529     // Output non-lazy-pointers for external and common global variables.
 530     MachineModuleInfoMachO::SymbolListTy Stubs = MMIMacho.GetGVStubList();
 531
 532     if (!Stubs.empty()) {
 533       // Switch with ".non_lazy_symbol_pointer" directive.
 534       OutStreamer.SwitchSection(TLOFMacho.getNonLazySymbolPointerSection());
 535       EmitAlignment(2);
 536       for (unsigned i = 0, e = Stubs.size(); i != e; ++i) {
 537         // L_foo$stub:
 538         OutStreamer.EmitLabel(Stubs[i].first);
 539         //   .indirect_symbol _foo
 540         MachineModuleInfoImpl::StubValueTy &MCSym = Stubs[i].second;
 541         OutStreamer.EmitSymbolAttribute(MCSym.getPointer(),MCSA_IndirectSymbol);
 542
 543         if (MCSym.getInt())
 544           // External to current translation unit.
 545           OutStreamer.EmitIntValue(0, 4/*size*/, 0/*addrspace*/);
 546         else
 547           // Internal to current translation unit.
 548           //
 549           // When we place the LSDA into the TEXT section, the type info
 550           // pointers need to be indirect and pc-rel. We accomplish this by
 551           // using NLPs; however, sometimes the types are local to the file.
 552           // We need to fill in the value for the NLP in those cases.
 553           OutStreamer.EmitValue(MCSymbolRefExpr::Create(MCSym.getPointer(),
 554                                                         OutContext),
 555                                 4/*size*/, 0/*addrspace*/);
 556       }
 557
 558       Stubs.clear();
 559       OutStreamer.AddBlankLine();
 560     }
 561
 562     Stubs = MMIMacho.GetHiddenGVStubList();
 563     if (!Stubs.empty()) {
 564       OutStreamer.SwitchSection(getObjFileLowering().getDataSection());
 565       EmitAlignment(2);
 566       for (unsigned i = 0, e = Stubs.size(); i != e; ++i) {
 567         // L_foo$stub:
 568         OutStreamer.EmitLabel(Stubs[i].first);
 569         //   .long _foo
 570         OutStreamer.EmitValue(MCSymbolRefExpr::
 571                               Create(Stubs[i].second.getPointer(),
 572                                      OutContext),
 573                               4/*size*/, 0/*addrspace*/);
 574       }
 575
 576       Stubs.clear();
 577       OutStreamer.AddBlankLine();
 578     }
 579
 580     // Funny Darwin hack: This flag tells the linker that no global symbols
 581     // contain code that falls through to other global symbols (e.g. the obvious
 582     // implementation of multiple entry points).  If this doesn't occur, the
 583     // linker can safely perform dead code stripping.  Since LLVM never
 584     // generates code that does this, it is always safe to set.
 585     OutStreamer.EmitAssemblerFlag(MCAF_SubsectionsViaSymbols);
 586   }
 587 }
 588
 589 //===----------------------------------------------------------------------===//
 590 // Helper routines for EmitStartOfAsmFile() and EmitEndOfAsmFile()
 591 // FIXME:
 592 // The following seem like one-off assembler flags, but they actually need
 593 // to appear in the .ARM.attributes section in ELF.
 594 // Instead of subclassing the MCELFStreamer, we do the work here.
 595
 596 void ARMAsmPrinter::emitAttributes() {
 597
 598   emitARMAttributeSection();
 599
 600   /* GAS expect .fpu to be emitted, regardless of VFP build attribute */
 601   bool emitFPU = false;
 602   AttributeEmitter *AttrEmitter;
 603   if (OutStreamer.hasRawTextSupport()) {
 604     AttrEmitter = new AsmAttributeEmitter(OutStreamer);
 605     emitFPU = true;
 606   } else {
 607     MCObjectStreamer &O = static_cast<MCObjectStreamer&>(OutStreamer);
 608     AttrEmitter = new ObjectAttributeEmitter(O);
 609   }
 610
 611   AttrEmitter->MaybeSwitchVendor("aeabi");
 612
 613   std::string CPUString = Subtarget->getCPUString();
 614
 615   if (CPUString == "cortex-a8" ||
 616       Subtarget->isCortexA8()) {
 617     AttrEmitter->EmitTextAttribute(ARMBuildAttrs::CPU_name, "cortex-a8");
 618     AttrEmitter->EmitAttribute(ARMBuildAttrs::CPU_arch, ARMBuildAttrs::v7);
 619     AttrEmitter->EmitAttribute(ARMBuildAttrs::CPU_arch_profile,
 620                                ARMBuildAttrs::ApplicationProfile);
 621     AttrEmitter->EmitAttribute(ARMBuildAttrs::ARM_ISA_use,
 622                                ARMBuildAttrs::Allowed);
 623     AttrEmitter->EmitAttribute(ARMBuildAttrs::THUMB_ISA_use,
 624                                ARMBuildAttrs::AllowThumb32);
 625     // Fixme: figure out when this is emitted.
 626     //AttrEmitter->EmitAttribute(ARMBuildAttrs::WMMX_arch,
 627     //                           ARMBuildAttrs::AllowWMMXv1);
 628     //
 629
 630     /// ADD additional Else-cases here!
 631   } else if (CPUString == "xscale") {
 632     AttrEmitter->EmitAttribute(ARMBuildAttrs::CPU_arch, ARMBuildAttrs::v5TEJ);
 633     AttrEmitter->EmitAttribute(ARMBuildAttrs::ARM_ISA_use,
 634                                ARMBuildAttrs::Allowed);
 635     AttrEmitter->EmitAttribute(ARMBuildAttrs::THUMB_ISA_use,
 636                                ARMBuildAttrs::Allowed);
 637   } else if (CPUString == "generic") {
 638     // FIXME: Why these defaults?
 639     AttrEmitter->EmitAttribute(ARMBuildAttrs::CPU_arch, ARMBuildAttrs::v4T);
 640     AttrEmitter->EmitAttribute(ARMBuildAttrs::ARM_ISA_use,
 641                                ARMBuildAttrs::Allowed);
 642     AttrEmitter->EmitAttribute(ARMBuildAttrs::THUMB_ISA_use,
 643                                ARMBuildAttrs::Allowed);
 644   }
 645
 646   if (Subtarget->hasNEON() && emitFPU) {
 647     /* NEON is not exactly a VFP architecture, but GAS emit one of
 648      * neon/vfpv3/vfpv2 for .fpu parameters */
 649     AttrEmitter->EmitTextAttribute(ARMBuildAttrs::Advanced_SIMD_arch, "neon");
 650     /* If emitted for NEON, omit from VFP below, since you can have both
 651      * NEON and VFP in build attributes but only one .fpu */
 652     emitFPU = false;
 653   }
 654
 655   /* VFPv3 + .fpu */
 656   if (Subtarget->hasVFP3()) {
 657     AttrEmitter->EmitAttribute(ARMBuildAttrs::VFP_arch,
 658                                ARMBuildAttrs::AllowFPv3A);
 659     if (emitFPU)
 660       AttrEmitter->EmitTextAttribute(ARMBuildAttrs::VFP_arch, "vfpv3");
 661
 662   /* VFPv2 + .fpu */
 663   } else if (Subtarget->hasVFP2()) {
 664     AttrEmitter->EmitAttribute(ARMBuildAttrs::VFP_arch,
 665                                ARMBuildAttrs::AllowFPv2);
 666     if (emitFPU)
 667       AttrEmitter->EmitTextAttribute(ARMBuildAttrs::VFP_arch, "vfpv2");
 668   }
 669
 670   /* TODO: ARMBuildAttrs::Allowed is not completely accurate,
 671    * since NEON can have 1 (allowed) or 2 (fused MAC operations) */
 672   if (Subtarget->hasNEON()) {
 673     AttrEmitter->EmitAttribute(ARMBuildAttrs::Advanced_SIMD_arch,
 674                                ARMBuildAttrs::Allowed);
 675   }
 676
 677   // Signal various FP modes.
 678   if (!UnsafeFPMath) {
 679     AttrEmitter->EmitAttribute(ARMBuildAttrs::ABI_FP_denormal,
 680                                ARMBuildAttrs::Allowed);
 681     AttrEmitter->EmitAttribute(ARMBuildAttrs::ABI_FP_exceptions,
 682                                ARMBuildAttrs::Allowed);
 683   }
 684
 685   if (NoInfsFPMath && NoNaNsFPMath)
 686     AttrEmitter->EmitAttribute(ARMBuildAttrs::ABI_FP_number_model,
 687                                ARMBuildAttrs::Allowed);
 688   else
 689     AttrEmitter->EmitAttribute(ARMBuildAttrs::ABI_FP_number_model,
 690                                ARMBuildAttrs::AllowIEE754);
 691
 692   // FIXME: add more flags to ARMBuildAttrs.h
 693   // 8-bytes alignment stuff.
 694   AttrEmitter->EmitAttribute(ARMBuildAttrs::ABI_align8_needed, 1);
 695   AttrEmitter->EmitAttribute(ARMBuildAttrs::ABI_align8_preserved, 1);
 696
 697   // Hard float.  Use both S and D registers and conform to AAPCS-VFP.
 698   if (Subtarget->isAAPCS_ABI() && FloatABIType == FloatABI::Hard) {
 699     AttrEmitter->EmitAttribute(ARMBuildAttrs::ABI_HardFP_use, 3);
 700     AttrEmitter->EmitAttribute(ARMBuildAttrs::ABI_VFP_args, 1);
 701   }
 702   // FIXME: Should we signal R9 usage?
 703
 704   if (Subtarget->hasDivide())
 705     AttrEmitter->EmitAttribute(ARMBuildAttrs::DIV_use, 1);
 706
 707   AttrEmitter->Finish();
 708   delete AttrEmitter;
 709 }
 710
 711 void ARMAsmPrinter::emitARMAttributeSection() {
 712   // <format-version>
 713   // [ <section-length> "vendor-name"
 714   // [ <file-tag> <size> <attribute>*
 715   //   | <section-tag> <size> <section-number>* 0 <attribute>*
 716   //   | <symbol-tag> <size> <symbol-number>* 0 <attribute>*
 717   //   ]+
 718   // ]*
 719
 720   if (OutStreamer.hasRawTextSupport())
 721     return;
 722
 723   const ARMElfTargetObjectFile &TLOFELF =
 724     static_cast<const ARMElfTargetObjectFile &>
 725     (getObjFileLowering());
 726
 727   OutStreamer.SwitchSection(TLOFELF.getAttributesSection());
 728
 729   // Format version
 730   OutStreamer.EmitIntValue(0x41, 1);
 731 }
 732
 733 //===----------------------------------------------------------------------===//
 734
 735 static MCSymbol *getPICLabel(const char *Prefix, unsigned FunctionNumber,
 736                              unsigned LabelId, MCContext &Ctx) {
 737
 738   MCSymbol *Label = Ctx.GetOrCreateSymbol(Twine(Prefix)
 739                        + "PC" + Twine(FunctionNumber) + "_" + Twine(LabelId));
 740   return Label;
 741 }
 742
 743 static MCSymbolRefExpr::VariantKind
 744 getModifierVariantKind(ARMCP::ARMCPModifier Modifier) {
 745   switch (Modifier) {
 746   default: llvm_unreachable("Unknown modifier!");
 747   case ARMCP::no_modifier: return MCSymbolRefExpr::VK_None;
 748   case ARMCP::TLSGD:       return MCSymbolRefExpr::VK_ARM_TLSGD;
 749   case ARMCP::TPOFF:       return MCSymbolRefExpr::VK_ARM_TPOFF;
 750   case ARMCP::GOTTPOFF:    return MCSymbolRefExpr::VK_ARM_GOTTPOFF;
 751   case ARMCP::GOT:         return MCSymbolRefExpr::VK_ARM_GOT;
 752   case ARMCP::GOTOFF:      return MCSymbolRefExpr::VK_ARM_GOTOFF;
 753   }
 754   return MCSymbolRefExpr::VK_None;
 755 }
 756
 757 MCSymbol *ARMAsmPrinter::GetARMGVSymbol(const GlobalValue *GV) {
 758   bool isIndirect = Subtarget->isTargetDarwin() &&
 759     Subtarget->GVIsIndirectSymbol(GV, TM.getRelocationModel());
 760   if (!isIndirect)
 761     return Mang->getSymbol(GV);
 762
 763   // FIXME: Remove this when Darwin transition to @GOT like syntax.
 764   MCSymbol *MCSym = GetSymbolWithGlobalValueBase(GV, "$non_lazy_ptr");
 765   MachineModuleInfoMachO &MMIMachO =
 766     MMI->getObjFileInfo<MachineModuleInfoMachO>();
 767   MachineModuleInfoImpl::StubValueTy &StubSym =
 768     GV->hasHiddenVisibility() ? MMIMachO.getHiddenGVStubEntry(MCSym) :
 769     MMIMachO.getGVStubEntry(MCSym);
 770   if (StubSym.getPointer() == 0)
 771     StubSym = MachineModuleInfoImpl::
 772       StubValueTy(Mang->getSymbol(GV), !GV->hasInternalLinkage());
 773   return MCSym;
 774 }
 775
 776 void ARMAsmPrinter::
 777 EmitMachineConstantPoolValue(MachineConstantPoolValue *MCPV) {
 778   int Size = TM.getTargetData()->getTypeAllocSize(MCPV->getType());
 779
 780   ARMConstantPoolValue *ACPV = static_cast<ARMConstantPoolValue*>(MCPV);
 781
 782   MCSymbol *MCSym;
 783   if (ACPV->isLSDA()) {
 784     SmallString<128> Str;
 785     raw_svector_ostream OS(Str);
 786     OS << MAI->getPrivateGlobalPrefix() << "_LSDA_" << getFunctionNumber();
 787     MCSym = OutContext.GetOrCreateSymbol(OS.str());
 788   } else if (ACPV->isBlockAddress()) {
 789     MCSym = GetBlockAddressSymbol(ACPV->getBlockAddress());
 790   } else if (ACPV->isGlobalValue()) {
 791     const GlobalValue *GV = ACPV->getGV();
 792     MCSym = GetARMGVSymbol(GV);
 793   } else {
 794     assert(ACPV->isExtSymbol() && "unrecognized constant pool value");
 795     MCSym = GetExternalSymbolSymbol(ACPV->getSymbol());
 796   }
 797
 798   // Create an MCSymbol for the reference.
 799   const MCExpr *Expr =
 800     MCSymbolRefExpr::Create(MCSym, getModifierVariantKind(ACPV->getModifier()),
 801                             OutContext);
 802
 803   if (ACPV->getPCAdjustment()) {
 804     MCSymbol *PCLabel = getPICLabel(MAI->getPrivateGlobalPrefix(),
 805                                     getFunctionNumber(),
 806                                     ACPV->getLabelId(),
 807                                     OutContext);
 808     const MCExpr *PCRelExpr = MCSymbolRefExpr::Create(PCLabel, OutContext);
 809     PCRelExpr =
 810       MCBinaryExpr::CreateAdd(PCRelExpr,
 811                               MCConstantExpr::Create(ACPV->getPCAdjustment(),
 812                                                      OutContext),
 813                               OutContext);
 814     if (ACPV->mustAddCurrentAddress()) {
 815       // We want "(<expr> - .)", but MC doesn't have a concept of the '.'
 816       // label, so just emit a local label end reference that instead.
 817       MCSymbol *DotSym = OutContext.CreateTempSymbol();
 818       OutStreamer.EmitLabel(DotSym);
 819       const MCExpr *DotExpr = MCSymbolRefExpr::Create(DotSym, OutContext);
 820       PCRelExpr = MCBinaryExpr::CreateSub(PCRelExpr, DotExpr, OutContext);
 821     }
 822     Expr = MCBinaryExpr::CreateSub(Expr, PCRelExpr, OutContext);
 823   }
 824   OutStreamer.EmitValue(Expr, Size);
 825 }
 826
 827 void ARMAsmPrinter::EmitJumpTable(const MachineInstr *MI) {
 828   unsigned Opcode = MI->getOpcode();
 829   int OpNum = 1;
 830   if (Opcode == ARM::BR_JTadd)
 831     OpNum = 2;
 832   else if (Opcode == ARM::BR_JTm)
 833     OpNum = 3;
 834
 835   const MachineOperand &MO1 = MI->getOperand(OpNum);
 836   const MachineOperand &MO2 = MI->getOperand(OpNum+1); // Unique Id
 837   unsigned JTI = MO1.getIndex();
 838
 839   // Emit a label for the jump table.
 840   MCSymbol *JTISymbol = GetARMJTIPICJumpTableLabel2(JTI, MO2.getImm());
 841   OutStreamer.EmitLabel(JTISymbol);
 842
 843   // Emit each entry of the table.
 844   const MachineJumpTableInfo *MJTI = MF->getJumpTableInfo();
 845   const std::vector<MachineJumpTableEntry> &JT = MJTI->getJumpTables();
 846   const std::vector<MachineBasicBlock*> &JTBBs = JT[JTI].MBBs;
 847
 848   for (unsigned i = 0, e = JTBBs.size(); i != e; ++i) {
 849     MachineBasicBlock *MBB = JTBBs[i];
 850     // Construct an MCExpr for the entry. We want a value of the form:
 851     // (BasicBlockAddr - TableBeginAddr)
 852     //
 853     // For example, a table with entries jumping to basic blocks BB0 and BB1
 854     // would look like:
 855     // LJTI_0_0:
 856     //    .word (LBB0 - LJTI_0_0)
 857     //    .word (LBB1 - LJTI_0_0)
 858     const MCExpr *Expr = MCSymbolRefExpr::Create(MBB->getSymbol(), OutContext);
 859
 860     if (TM.getRelocationModel() == Reloc::PIC_)
 861       Expr = MCBinaryExpr::CreateSub(Expr, MCSymbolRefExpr::Create(JTISymbol,
 862                                                                    OutContext),
 863                                      OutContext);
 864     OutStreamer.EmitValue(Expr, 4);
 865   }
 866 }
 867
 868 void ARMAsmPrinter::EmitJump2Table(const MachineInstr *MI) {
 869   unsigned Opcode = MI->getOpcode();
 870   int OpNum = (Opcode == ARM::t2BR_JT) ? 2 : 1;
 871   const MachineOperand &MO1 = MI->getOperand(OpNum);
 872   const MachineOperand &MO2 = MI->getOperand(OpNum+1); // Unique Id
 873   unsigned JTI = MO1.getIndex();
 874
 875   // Emit a label for the jump table.
 876   MCSymbol *JTISymbol = GetARMJTIPICJumpTableLabel2(JTI, MO2.getImm());
 877   OutStreamer.EmitLabel(JTISymbol);
 878
 879   // Emit each entry of the table.
 880   const MachineJumpTableInfo *MJTI = MF->getJumpTableInfo();
 881   const std::vector<MachineJumpTableEntry> &JT = MJTI->getJumpTables();
 882   const std::vector<MachineBasicBlock*> &JTBBs = JT[JTI].MBBs;
 883   unsigned OffsetWidth = 4;
 884   if (MI->getOpcode() == ARM::t2TBB_JT)
 885     OffsetWidth = 1;
 886   else if (MI->getOpcode() == ARM::t2TBH_JT)
 887     OffsetWidth = 2;
 888
 889   for (unsigned i = 0, e = JTBBs.size(); i != e; ++i) {
 890     MachineBasicBlock *MBB = JTBBs[i];
 891     const MCExpr *MBBSymbolExpr = MCSymbolRefExpr::Create(MBB->getSymbol(),
 892                                                       OutContext);
 893     // If this isn't a TBB or TBH, the entries are direct branch instructions.
 894     if (OffsetWidth == 4) {
 895       MCInst BrInst;
 896       BrInst.setOpcode(ARM::t2B);
 897       BrInst.addOperand(MCOperand::CreateExpr(MBBSymbolExpr));
 898       OutStreamer.EmitInstruction(BrInst);
 899       continue;
 900     }
 901     // Otherwise it's an offset from the dispatch instruction. Construct an
 902     // MCExpr for the entry. We want a value of the form:
 903     // (BasicBlockAddr - TableBeginAddr) / 2
 904     //
 905     // For example, a TBB table with entries jumping to basic blocks BB0 and BB1
 906     // would look like:
 907     // LJTI_0_0:
 908     //    .byte (LBB0 - LJTI_0_0) / 2
 909     //    .byte (LBB1 - LJTI_0_0) / 2
 910     const MCExpr *Expr =
 911       MCBinaryExpr::CreateSub(MBBSymbolExpr,
 912                               MCSymbolRefExpr::Create(JTISymbol, OutContext),
 913                               OutContext);
 914     Expr = MCBinaryExpr::CreateDiv(Expr, MCConstantExpr::Create(2, OutContext),
 915                                    OutContext);
 916     OutStreamer.EmitValue(Expr, OffsetWidth);
 917   }
 918 }
 919
 920 void ARMAsmPrinter::PrintDebugValueComment(const MachineInstr *MI,
 921                                            raw_ostream &OS) {
 922   unsigned NOps = MI->getNumOperands();
 923   assert(NOps==4);
 924   OS << '\t' << MAI->getCommentString() << "DEBUG_VALUE: ";
 925   // cast away const; DIetc do not take const operands for some reason.
 926   DIVariable V(const_cast<MDNode *>(MI->getOperand(NOps-1).getMetadata()));
 927   OS << V.getName();
 928   OS << " <- ";
 929   // Frame address.  Currently handles register +- offset only.
 930   assert(MI->getOperand(0).isReg() && MI->getOperand(1).isImm());
 931   OS << '['; printOperand(MI, 0, OS); OS << '+'; printOperand(MI, 1, OS);
 932   OS << ']';
 933   OS << "+";
 934   printOperand(MI, NOps-2, OS);
 935 }
 936
 937 static void populateADROperands(MCInst &Inst, unsigned Dest,
 938                                 const MCSymbol *Label,
 939                                 unsigned pred, unsigned ccreg,
 940                                 MCContext &Ctx) {
 941   const MCExpr *SymbolExpr = MCSymbolRefExpr::Create(Label, Ctx);
 942   Inst.addOperand(MCOperand::CreateReg(Dest));
 943   Inst.addOperand(MCOperand::CreateExpr(SymbolExpr));
 944   // Add predicate operands.
 945   Inst.addOperand(MCOperand::CreateImm(pred));
 946   Inst.addOperand(MCOperand::CreateReg(ccreg));
 947 }
 948
 949 void ARMAsmPrinter::EmitPatchedInstruction(const MachineInstr *MI,
 950                                            unsigned Opcode) {
 951   MCInst TmpInst;
 952
 953   // Emit the instruction as usual, just patch the opcode.
 954   LowerARMMachineInstrToMCInst(MI, TmpInst, *this);
 955   TmpInst.setOpcode(Opcode);
 956   OutStreamer.EmitInstruction(TmpInst);
 957 }
 958
 959 void ARMAsmPrinter::EmitUnwindingInstruction(const MachineInstr *MI) {
 960   assert(MI->getFlag(MachineInstr::FrameSetup) &&
 961       "Only instruction which are involved into frame setup code are allowed");
 962
 963   const MachineFunction &MF = *MI->getParent()->getParent();
 964   const TargetRegisterInfo *RegInfo = MF.getTarget().getRegisterInfo();
 965   const ARMFunctionInfo &AFI = *MF.getInfo<ARMFunctionInfo>();
 966
 967   unsigned FramePtr = RegInfo->getFrameRegister(MF);
 968   unsigned Opc = MI->getOpcode();
 969   unsigned SrcReg, DstReg;
 970
 971   if (Opc == ARM::tPUSH || Opc == ARM::tLDRpci) {
 972     // Two special cases:
 973     // 1) tPUSH does not have src/dst regs.
 974     // 2) for Thumb1 code we sometimes materialize the constant via constpool
 975     // load. Yes, this is pretty fragile, but for now I don't see better
 976     // way... :(
 977     SrcReg = DstReg = ARM::SP;
 978   } else {
 979     SrcReg = MI->getOperand(1).getReg();
 980     DstReg = MI->getOperand(0).getReg();
 981   }
 982
 983   // Try to figure out the unwinding opcode out of src / dst regs.
 984   if (MI->getDesc().mayStore()) {
 985     // Register saves.
 986     assert(DstReg == ARM::SP &&
 987            "Only stack pointer as a destination reg is supported");
 988
 989     SmallVector<unsigned, 4> RegList;
 990     // Skip src & dst reg, and pred ops.
 991     unsigned StartOp = 2 + 2;
 992     // Use all the operands.
 993     unsigned NumOffset = 0;
 994
 995     switch (Opc) {
 996     default:
 997       MI->dump();
 998       assert(0 && "Unsupported opcode for unwinding information");
 999     case ARM::tPUSH:
1000       // Special case here: no src & dst reg, but two extra imp ops.
1001       StartOp = 2; NumOffset = 2;
1002     case ARM::STMDB_UPD:
1003     case ARM::t2STMDB_UPD:
1004     case ARM::VSTMDDB_UPD:
1005       assert(SrcReg == ARM::SP &&
1006              "Only stack pointer as a source reg is supported");
1007       for (unsigned i = StartOp, NumOps = MI->getNumOperands() - NumOffset;
1008            i != NumOps; ++i)
1009         RegList.push_back(MI->getOperand(i).getReg());
1010       break;
1011     case ARM::STR_PRE:
1012       assert(MI->getOperand(2).getReg() == ARM::SP &&
1013              "Only stack pointer as a source reg is supported");
1014       RegList.push_back(SrcReg);
1015       break;
1016     }
1017     OutStreamer.EmitRegSave(RegList, Opc == ARM::VSTMDDB_UPD);
1018   } else {
1019     // Changes of stack / frame pointer.
1020     if (SrcReg == ARM::SP) {
1021       int64_t Offset = 0;
1022       switch (Opc) {
1023       default:
1024         MI->dump();
1025         assert(0 && "Unsupported opcode for unwinding information");
1026       case ARM::MOVr:
1027       case ARM::tMOVgpr2gpr:
1028       case ARM::tMOVgpr2tgpr:
1029         Offset = 0;
1030         break;
1031       case ARM::ADDri:
1032         Offset = -MI->getOperand(2).getImm();
1033         break;
1034       case ARM::SUBri:
1035       case ARM::t2SUBrSPi:
1036         Offset =  MI->getOperand(2).getImm();
1037         break;
1038       case ARM::tSUBspi:
1039         Offset =  MI->getOperand(2).getImm()*4;
1040         break;
1041       case ARM::tADDspi:
1042       case ARM::tADDrSPi:
1043         Offset = -MI->getOperand(2).getImm()*4;
1044         break;
1045       case ARM::tLDRpci: {
1046         // Grab the constpool index and check, whether it corresponds to
1047         // original or cloned constpool entry.
1048         unsigned CPI = MI->getOperand(1).getIndex();
1049         const MachineConstantPool *MCP = MF.getConstantPool();
1050         if (CPI >= MCP->getConstants().size())
1051           CPI = AFI.getOriginalCPIdx(CPI);
1052         assert(CPI != -1U && "Invalid constpool index");
1053
1054         // Derive the actual offset.
1055         const MachineConstantPoolEntry &CPE = MCP->getConstants()[CPI];
1056         assert(!CPE.isMachineConstantPoolEntry() && "Invalid constpool entry");
1057         // FIXME: Check for user, it should be "add" instruction!
1058         Offset = -cast<ConstantInt>(CPE.Val.ConstVal)->getSExtValue();
1059         break;
1060       }
1061       }
1062
1063       if (DstReg == FramePtr && FramePtr != ARM::SP)
1064         // Set-up of the frame pointer. Positive values correspond to "add"
1065         // instruction.
1066         OutStreamer.EmitSetFP(FramePtr, ARM::SP, -Offset);
1067       else if (DstReg == ARM::SP) {
1068         // Change of SP by an offset. Positive values correspond to "sub"
1069         // instruction.
1070         OutStreamer.EmitPad(Offset);
1071       } else {
1072         MI->dump();
1073         assert(0 && "Unsupported opcode for unwinding information");
1074       }
1075     } else if (DstReg == ARM::SP) {
1076       // FIXME: .movsp goes here
1077       MI->dump();
1078       assert(0 && "Unsupported opcode for unwinding information");
1079     }
1080     else {
1081       MI->dump();
1082       assert(0 && "Unsupported opcode for unwinding information");
1083     }
1084   }
1085 }
1086
1087 extern cl::opt<bool> EnableARMEHABI;
1088
1089 void ARMAsmPrinter::EmitInstruction(const MachineInstr *MI) {
1090   unsigned Opc = MI->getOpcode();
1091   switch (Opc) {
1092   default: break;
1093   case ARM::B: {
1094     // B is just a Bcc with an 'always' predicate.
1095     MCInst TmpInst;
1096     LowerARMMachineInstrToMCInst(MI, TmpInst, *this);
1097     TmpInst.setOpcode(ARM::Bcc);
1098     // Add predicate operands.
1099     TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1100     TmpInst.addOperand(MCOperand::CreateReg(0));
1101     OutStreamer.EmitInstruction(TmpInst);
1102     return;
1103   }
1104   case ARM::LDMIA_RET: {
1105     // LDMIA_RET is just a normal LDMIA_UPD instruction that targets PC and as
1106     // such has additional code-gen properties and scheduling information.
1107     // To emit it, we just construct as normal and set the opcode to LDMIA_UPD.
1108     MCInst TmpInst;
1109     LowerARMMachineInstrToMCInst(MI, TmpInst, *this);
1110     TmpInst.setOpcode(ARM::LDMIA_UPD);
1111     OutStreamer.EmitInstruction(TmpInst);
1112     return;
1113   }
1114   case ARM::t2ADDrSPi:
1115   case ARM::t2ADDrSPi12:
1116   case ARM::t2SUBrSPi:
1117   case ARM::t2SUBrSPi12:
1118     assert ((MI->getOperand(1).getReg() == ARM::SP) &&
1119             "Unexpected source register!");
1120     break;
1121
1122   case ARM::t2MOVi32imm: assert(0 && "Should be lowered by thumb2it pass");
1123   case ARM::DBG_VALUE: {
1124     if (isVerbose() && OutStreamer.hasRawTextSupport()) {
1125       SmallString<128> TmpStr;
1126       raw_svector_ostream OS(TmpStr);
1127       PrintDebugValueComment(MI, OS);
1128       OutStreamer.EmitRawText(StringRef(OS.str()));
1129     }
1130     return;
1131   }
1132   case ARM::tBfar: {
1133     MCInst TmpInst;
1134     TmpInst.setOpcode(ARM::tBL);
1135     TmpInst.addOperand(MCOperand::CreateExpr(MCSymbolRefExpr::Create(
1136           MI->getOperand(0).getMBB()->getSymbol(), OutContext)));
1137     OutStreamer.EmitInstruction(TmpInst);
1138     return;
1139   }
1140   case ARM::LEApcrel:
1141   case ARM::tLEApcrel:
1142   case ARM::t2LEApcrel: {
1143     // FIXME: Need to also handle globals and externals
1144     MCInst TmpInst;
1145     TmpInst.setOpcode(MI->getOpcode() == ARM::t2LEApcrel ? ARM::t2ADR
1146                       : (MI->getOpcode() == ARM::tLEApcrel ? ARM::tADR
1147                          : ARM::ADR));
1148     populateADROperands(TmpInst, MI->getOperand(0).getReg(),
1149                         GetCPISymbol(MI->getOperand(1).getIndex()),
1150                         MI->getOperand(2).getImm(), MI->getOperand(3).getReg(),
1151                         OutContext);
1152     OutStreamer.EmitInstruction(TmpInst);
1153     return;
1154   }
1155   case ARM::LEApcrelJT:
1156   case ARM::tLEApcrelJT:
1157   case ARM::t2LEApcrelJT: {
1158     MCInst TmpInst;
1159     TmpInst.setOpcode(MI->getOpcode() == ARM::t2LEApcrelJT ? ARM::t2ADR
1160                       : (MI->getOpcode() == ARM::tLEApcrelJT ? ARM::tADR
1161                          : ARM::ADR));
1162     populateADROperands(TmpInst, MI->getOperand(0).getReg(),
1163                       GetARMJTIPICJumpTableLabel2(MI->getOperand(1).getIndex(),
1164                                                   MI->getOperand(2).getImm()),
1165                       MI->getOperand(3).getImm(), MI->getOperand(4).getReg(),
1166                       OutContext);
1167     OutStreamer.EmitInstruction(TmpInst);
1168     return;
1169   }
1170   case ARM::MOVPCRX: {
1171     MCInst TmpInst;
1172     TmpInst.setOpcode(ARM::MOVr);
1173     TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1174     TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1175     // Add predicate operands.
1176     TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1177     TmpInst.addOperand(MCOperand::CreateReg(0));
1178     // Add 's' bit operand (always reg0 for this)
1179     TmpInst.addOperand(MCOperand::CreateReg(0));
1180     OutStreamer.EmitInstruction(TmpInst);
1181     return;
1182   }
1183   // Darwin call instructions are just normal call instructions with different
1184   // clobber semantics (they clobber R9).
1185   case ARM::BLr9:
1186   case ARM::BLr9_pred:
1187   case ARM::BLXr9:
1188   case ARM::BLXr9_pred: {
1189     unsigned newOpc;
1190     switch (Opc) {
1191     default: assert(0);
1192     case ARM::BLr9:       newOpc = ARM::BL; break;
1193     case ARM::BLr9_pred:  newOpc = ARM::BL_pred; break;
1194     case ARM::BLXr9:      newOpc = ARM::BLX; break;
1195     case ARM::BLXr9_pred: newOpc = ARM::BLX_pred; break;
1196     }
1197     MCInst TmpInst;
1198     LowerARMMachineInstrToMCInst(MI, TmpInst, *this);
1199     TmpInst.setOpcode(newOpc);
1200     OutStreamer.EmitInstruction(TmpInst);
1201     return;
1202   }
1203   case ARM::BXr9_CALL:
1204   case ARM::BX_CALL: {
1205     {
1206       MCInst TmpInst;
1207       TmpInst.setOpcode(ARM::MOVr);
1208       TmpInst.addOperand(MCOperand::CreateReg(ARM::LR));
1209       TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1210       // Add predicate operands.
1211       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1212       TmpInst.addOperand(MCOperand::CreateReg(0));
1213       // Add 's' bit operand (always reg0 for this)
1214       TmpInst.addOperand(MCOperand::CreateReg(0));
1215       OutStreamer.EmitInstruction(TmpInst);
1216     }
1217     {
1218       MCInst TmpInst;
1219       TmpInst.setOpcode(ARM::BX);
1220       TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1221       OutStreamer.EmitInstruction(TmpInst);
1222     }
1223     return;
1224   }
1225   case ARM::BMOVPCRXr9_CALL:
1226   case ARM::BMOVPCRX_CALL: {
1227     {
1228       MCInst TmpInst;
1229       TmpInst.setOpcode(ARM::MOVr);
1230       TmpInst.addOperand(MCOperand::CreateReg(ARM::LR));
1231       TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1232       // Add predicate operands.
1233       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1234       TmpInst.addOperand(MCOperand::CreateReg(0));
1235       // Add 's' bit operand (always reg0 for this)
1236       TmpInst.addOperand(MCOperand::CreateReg(0));
1237       OutStreamer.EmitInstruction(TmpInst);
1238     }
1239     {
1240       MCInst TmpInst;
1241       TmpInst.setOpcode(ARM::MOVr);
1242       TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1243       TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1244       // Add predicate operands.
1245       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1246       TmpInst.addOperand(MCOperand::CreateReg(0));
1247       // Add 's' bit operand (always reg0 for this)
1248       TmpInst.addOperand(MCOperand::CreateReg(0));
1249       OutStreamer.EmitInstruction(TmpInst);
1250     }
1251     return;
1252   }
1253   case ARM::MOVi16_ga_pcrel:
1254   case ARM::t2MOVi16_ga_pcrel: {
1255     MCInst TmpInst;
1256     TmpInst.setOpcode(Opc == ARM::MOVi16_ga_pcrel? ARM::MOVi16 : ARM::t2MOVi16);
1257     TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1258
1259     unsigned TF = MI->getOperand(1).getTargetFlags();
1260     bool isPIC = TF == ARMII::MO_LO16_NONLAZY_PIC;
1261     const GlobalValue *GV = MI->getOperand(1).getGlobal();
1262     MCSymbol *GVSym = GetARMGVSymbol(GV);
1263     const MCExpr *GVSymExpr = MCSymbolRefExpr::Create(GVSym, OutContext);
1264     if (isPIC) {
1265       MCSymbol *LabelSym = getPICLabel(MAI->getPrivateGlobalPrefix(),
1266                                        getFunctionNumber(),
1267                                        MI->getOperand(2).getImm(), OutContext);
1268       const MCExpr *LabelSymExpr= MCSymbolRefExpr::Create(LabelSym, OutContext);
1269       unsigned PCAdj = (Opc == ARM::MOVi16_ga_pcrel) ? 8 : 4;
1270       const MCExpr *PCRelExpr =
1271         ARMMCExpr::CreateLower16(MCBinaryExpr::CreateSub(GVSymExpr,
1272                                   MCBinaryExpr::CreateAdd(LabelSymExpr,
1273                                       MCConstantExpr::Create(PCAdj, OutContext),
1274                                           OutContext), OutContext), OutContext);
1275       TmpInst.addOperand(MCOperand::CreateExpr(PCRelExpr));
1276     } else {
1277       const MCExpr *RefExpr= ARMMCExpr::CreateLower16(GVSymExpr, OutContext);
1278       TmpInst.addOperand(MCOperand::CreateExpr(RefExpr));
1279     }
1280
1281     // Add predicate operands.
1282     TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1283     TmpInst.addOperand(MCOperand::CreateReg(0));
1284     // Add 's' bit operand (always reg0 for this)
1285     TmpInst.addOperand(MCOperand::CreateReg(0));
1286     OutStreamer.EmitInstruction(TmpInst);
1287     return;
1288   }
1289   case ARM::MOVTi16_ga_pcrel:
1290   case ARM::t2MOVTi16_ga_pcrel: {
1291     MCInst TmpInst;
1292     TmpInst.setOpcode(Opc == ARM::MOVTi16_ga_pcrel
1293                       ? ARM::MOVTi16 : ARM::t2MOVTi16);
1294     TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1295     TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(1).getReg()));
1296
1297     unsigned TF = MI->getOperand(2).getTargetFlags();
1298     bool isPIC = TF == ARMII::MO_HI16_NONLAZY_PIC;
1299     const GlobalValue *GV = MI->getOperand(2).getGlobal();
1300     MCSymbol *GVSym = GetARMGVSymbol(GV);
1301     const MCExpr *GVSymExpr = MCSymbolRefExpr::Create(GVSym, OutContext);
1302     if (isPIC) {
1303       MCSymbol *LabelSym = getPICLabel(MAI->getPrivateGlobalPrefix(),
1304                                        getFunctionNumber(),
1305                                        MI->getOperand(3).getImm(), OutContext);
1306       const MCExpr *LabelSymExpr= MCSymbolRefExpr::Create(LabelSym, OutContext);
1307       unsigned PCAdj = (Opc == ARM::MOVTi16_ga_pcrel) ? 8 : 4;
1308       const MCExpr *PCRelExpr =
1309         ARMMCExpr::CreateUpper16(MCBinaryExpr::CreateSub(GVSymExpr,
1310                                    MCBinaryExpr::CreateAdd(LabelSymExpr,
1311                                       MCConstantExpr::Create(PCAdj, OutContext),
1312                                           OutContext), OutContext), OutContext);
1313       TmpInst.addOperand(MCOperand::CreateExpr(PCRelExpr));
1314     } else {
1315       const MCExpr *RefExpr= ARMMCExpr::CreateUpper16(GVSymExpr, OutContext);
1316       TmpInst.addOperand(MCOperand::CreateExpr(RefExpr));
1317     }
1318     // Add predicate operands.
1319     TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1320     TmpInst.addOperand(MCOperand::CreateReg(0));
1321     // Add 's' bit operand (always reg0 for this)
1322     TmpInst.addOperand(MCOperand::CreateReg(0));
1323     OutStreamer.EmitInstruction(TmpInst);
1324     return;
1325   }
1326   case ARM::tPICADD: {
1327     // This is a pseudo op for a label + instruction sequence, which looks like:
1328     // LPC0:
1329     //     add r0, pc
1330     // This adds the address of LPC0 to r0.
1331
1332     // Emit the label.
1333     OutStreamer.EmitLabel(getPICLabel(MAI->getPrivateGlobalPrefix(),
1334                           getFunctionNumber(), MI->getOperand(2).getImm(),
1335                           OutContext));
1336
1337     // Form and emit the add.
1338     MCInst AddInst;
1339     AddInst.setOpcode(ARM::tADDhirr);
1340     AddInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1341     AddInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1342     AddInst.addOperand(MCOperand::CreateReg(ARM::PC));
1343     // Add predicate operands.
1344     AddInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1345     AddInst.addOperand(MCOperand::CreateReg(0));
1346     OutStreamer.EmitInstruction(AddInst);
1347     return;
1348   }
1349   case ARM::PICADD: {
1350     // This is a pseudo op for a label + instruction sequence, which looks like:
1351     // LPC0:
1352     //     add r0, pc, r0
1353     // This adds the address of LPC0 to r0.
1354
1355     // Emit the label.
1356     OutStreamer.EmitLabel(getPICLabel(MAI->getPrivateGlobalPrefix(),
1357                           getFunctionNumber(), MI->getOperand(2).getImm(),
1358                           OutContext));
1359
1360     // Form and emit the add.
1361     MCInst AddInst;
1362     AddInst.setOpcode(ARM::ADDrr);
1363     AddInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1364     AddInst.addOperand(MCOperand::CreateReg(ARM::PC));
1365     AddInst.addOperand(MCOperand::CreateReg(MI->getOperand(1).getReg()));
1366     // Add predicate operands.
1367     AddInst.addOperand(MCOperand::CreateImm(MI->getOperand(3).getImm()));
1368     AddInst.addOperand(MCOperand::CreateReg(MI->getOperand(4).getReg()));
1369     // Add 's' bit operand (always reg0 for this)
1370     AddInst.addOperand(MCOperand::CreateReg(0));
1371     OutStreamer.EmitInstruction(AddInst);
1372     return;
1373   }
1374   case ARM::PICSTR:
1375   case ARM::PICSTRB:
1376   case ARM::PICSTRH:
1377   case ARM::PICLDR:
1378   case ARM::PICLDRB:
1379   case ARM::PICLDRH:
1380   case ARM::PICLDRSB:
1381   case ARM::PICLDRSH: {
1382     // This is a pseudo op for a label + instruction sequence, which looks like:
1383     // LPC0:
1384     //     OP r0, [pc, r0]
1385     // The LCP0 label is referenced by a constant pool entry in order to get
1386     // a PC-relative address at the ldr instruction.
1387
1388     // Emit the label.
1389     OutStreamer.EmitLabel(getPICLabel(MAI->getPrivateGlobalPrefix(),
1390                           getFunctionNumber(), MI->getOperand(2).getImm(),
1391                           OutContext));
1392
1393     // Form and emit the load
1394     unsigned Opcode;
1395     switch (MI->getOpcode()) {
1396     default:
1397       llvm_unreachable("Unexpected opcode!");
1398     case ARM::PICSTR:   Opcode = ARM::STRrs; break;
1399     case ARM::PICSTRB:  Opcode = ARM::STRBrs; break;
1400     case ARM::PICSTRH:  Opcode = ARM::STRH; break;
1401     case ARM::PICLDR:   Opcode = ARM::LDRrs; break;
1402     case ARM::PICLDRB:  Opcode = ARM::LDRBrs; break;
1403     case ARM::PICLDRH:  Opcode = ARM::LDRH; break;
1404     case ARM::PICLDRSB: Opcode = ARM::LDRSB; break;
1405     case ARM::PICLDRSH: Opcode = ARM::LDRSH; break;
1406     }
1407     MCInst LdStInst;
1408     LdStInst.setOpcode(Opcode);
1409     LdStInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1410     LdStInst.addOperand(MCOperand::CreateReg(ARM::PC));
1411     LdStInst.addOperand(MCOperand::CreateReg(MI->getOperand(1).getReg()));
1412     LdStInst.addOperand(MCOperand::CreateImm(0));
1413     // Add predicate operands.
1414     LdStInst.addOperand(MCOperand::CreateImm(MI->getOperand(3).getImm()));
1415     LdStInst.addOperand(MCOperand::CreateReg(MI->getOperand(4).getReg()));
1416     OutStreamer.EmitInstruction(LdStInst);
1417
1418     return;
1419   }
1420   case ARM::CONSTPOOL_ENTRY: {
1421     /// CONSTPOOL_ENTRY - This instruction represents a floating constant pool
1422     /// in the function.  The first operand is the ID# for this instruction, the
1423     /// second is the index into the MachineConstantPool that this is, the third
1424     /// is the size in bytes of this constant pool entry.
1425     unsigned LabelId = (unsigned)MI->getOperand(0).getImm();
1426     unsigned CPIdx   = (unsigned)MI->getOperand(1).getIndex();
1427
1428     EmitAlignment(2);
1429     OutStreamer.EmitLabel(GetCPISymbol(LabelId));
1430
1431     const MachineConstantPoolEntry &MCPE = MCP->getConstants()[CPIdx];
1432     if (MCPE.isMachineConstantPoolEntry())
1433       EmitMachineConstantPoolValue(MCPE.Val.MachineCPVal);
1434     else
1435       EmitGlobalConstant(MCPE.Val.ConstVal);
1436
1437     return;
1438   }
1439   case ARM::t2BR_JT: {
1440     // Lower and emit the instruction itself, then the jump table following it.
1441     MCInst TmpInst;
1442     TmpInst.setOpcode(ARM::tMOVgpr2gpr);
1443     TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1444     TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1445     // Add predicate operands.
1446     TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1447     TmpInst.addOperand(MCOperand::CreateReg(0));
1448     OutStreamer.EmitInstruction(TmpInst);
1449     // Output the data for the jump table itself
1450     EmitJump2Table(MI);
1451     return;
1452   }
1453   case ARM::t2TBB_JT: {
1454     // Lower and emit the instruction itself, then the jump table following it.
1455     MCInst TmpInst;
1456
1457     TmpInst.setOpcode(ARM::t2TBB);
1458     TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1459     TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1460     // Add predicate operands.
1461     TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1462     TmpInst.addOperand(MCOperand::CreateReg(0));
1463     OutStreamer.EmitInstruction(TmpInst);
1464     // Output the data for the jump table itself
1465     EmitJump2Table(MI);
1466     // Make sure the next instruction is 2-byte aligned.
1467     EmitAlignment(1);
1468     return;
1469   }
1470   case ARM::t2TBH_JT: {
1471     // Lower and emit the instruction itself, then the jump table following it.
1472     MCInst TmpInst;
1473
1474     TmpInst.setOpcode(ARM::t2TBH);
1475     TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1476     TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1477     // Add predicate operands.
1478     TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1479     TmpInst.addOperand(MCOperand::CreateReg(0));
1480     OutStreamer.EmitInstruction(TmpInst);
1481     // Output the data for the jump table itself
1482     EmitJump2Table(MI);
1483     return;
1484   }
1485   case ARM::tBR_JTr:
1486   case ARM::BR_JTr: {
1487     // Lower and emit the instruction itself, then the jump table following it.
1488     // mov pc, target
1489     MCInst TmpInst;
1490     unsigned Opc = MI->getOpcode() == ARM::BR_JTr ?
1491       ARM::MOVr : ARM::tMOVgpr2gpr;
1492     TmpInst.setOpcode(Opc);
1493     TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1494     TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1495     // Add predicate operands.
1496     TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1497     TmpInst.addOperand(MCOperand::CreateReg(0));
1498     // Add 's' bit operand (always reg0 for this)
1499     if (Opc == ARM::MOVr)
1500       TmpInst.addOperand(MCOperand::CreateReg(0));
1501     OutStreamer.EmitInstruction(TmpInst);
1502
1503     // Make sure the Thumb jump table is 4-byte aligned.
1504     if (Opc == ARM::tMOVgpr2gpr)
1505       EmitAlignment(2);
1506
1507     // Output the data for the jump table itself
1508     EmitJumpTable(MI);
1509     return;
1510   }
1511   case ARM::BR_JTm: {
1512     // Lower and emit the instruction itself, then the jump table following it.
1513     // ldr pc, target
1514     MCInst TmpInst;
1515     if (MI->getOperand(1).getReg() == 0) {
1516       // literal offset
1517       TmpInst.setOpcode(ARM::LDRi12);
1518       TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1519       TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1520       TmpInst.addOperand(MCOperand::CreateImm(MI->getOperand(2).getImm()));
1521     } else {
1522       TmpInst.setOpcode(ARM::LDRrs);
1523       TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1524       TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1525       TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(1).getReg()));
1526       TmpInst.addOperand(MCOperand::CreateImm(0));
1527     }
1528     // Add predicate operands.
1529     TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1530     TmpInst.addOperand(MCOperand::CreateReg(0));
1531     OutStreamer.EmitInstruction(TmpInst);
1532
1533     // Output the data for the jump table itself
1534     EmitJumpTable(MI);
1535     return;
1536   }
1537   case ARM::BR_JTadd: {
1538     // Lower and emit the instruction itself, then the jump table following it.
1539     // add pc, target, idx
1540     MCInst TmpInst;
1541     TmpInst.setOpcode(ARM::ADDrr);
1542     TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1543     TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1544     TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(1).getReg()));
1545     // Add predicate operands.
1546     TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1547     TmpInst.addOperand(MCOperand::CreateReg(0));
1548     // Add 's' bit operand (always reg0 for this)
1549     TmpInst.addOperand(MCOperand::CreateReg(0));
1550     OutStreamer.EmitInstruction(TmpInst);
1551
1552     // Output the data for the jump table itself
1553     EmitJumpTable(MI);
1554     return;
1555   }
1556   case ARM::TRAP: {
1557     // Non-Darwin binutils don't yet support the "trap" mnemonic.
1558     // FIXME: Remove this special case when they do.
1559     if (!Subtarget->isTargetDarwin()) {
1560       //.long 0xe7ffdefe @ trap
1561       uint32_t Val = 0xe7ffdefeUL;
1562       OutStreamer.AddComment("trap");
1563       OutStreamer.EmitIntValue(Val, 4);
1564       return;
1565     }
1566     break;
1567   }
1568   case ARM::tTRAP: {
1569     // Non-Darwin binutils don't yet support the "trap" mnemonic.
1570     // FIXME: Remove this special case when they do.
1571     if (!Subtarget->isTargetDarwin()) {
1572       //.short 57086 @ trap
1573       uint16_t Val = 0xdefe;
1574       OutStreamer.AddComment("trap");
1575       OutStreamer.EmitIntValue(Val, 2);
1576       return;
1577     }
1578     break;
1579   }
1580   case ARM::t2Int_eh_sjlj_setjmp:
1581   case ARM::t2Int_eh_sjlj_setjmp_nofp:
1582   case ARM::tInt_eh_sjlj_setjmp: {
1583     // Two incoming args: GPR:$src, GPR:$val
1584     // mov $val, pc
1585     // adds $val, #7
1586     // str $val, [$src, #4]
1587     // movs r0, #0
1588     // b 1f
1589     // movs r0, #1
1590     // 1:
1591     unsigned SrcReg = MI->getOperand(0).getReg();
1592     unsigned ValReg = MI->getOperand(1).getReg();
1593     MCSymbol *Label = GetARMSJLJEHLabel();
1594     {
1595       MCInst TmpInst;
1596       TmpInst.setOpcode(ARM::tMOVgpr2tgpr);
1597       TmpInst.addOperand(MCOperand::CreateReg(ValReg));
1598       TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1599       // 's' bit operand
1600       TmpInst.addOperand(MCOperand::CreateReg(ARM::CPSR));
1601       OutStreamer.AddComment("eh_setjmp begin");
1602       OutStreamer.EmitInstruction(TmpInst);
1603     }
1604     {
1605       MCInst TmpInst;
1606       TmpInst.setOpcode(ARM::tADDi3);
1607       TmpInst.addOperand(MCOperand::CreateReg(ValReg));
1608       // 's' bit operand
1609       TmpInst.addOperand(MCOperand::CreateReg(ARM::CPSR));
1610       TmpInst.addOperand(MCOperand::CreateReg(ValReg));
1611       TmpInst.addOperand(MCOperand::CreateImm(7));
1612       // Predicate.
1613       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1614       TmpInst.addOperand(MCOperand::CreateReg(0));
1615       OutStreamer.EmitInstruction(TmpInst);
1616     }
1617     {
1618       MCInst TmpInst;
1619       TmpInst.setOpcode(ARM::tSTRi);
1620       TmpInst.addOperand(MCOperand::CreateReg(ValReg));
1621       TmpInst.addOperand(MCOperand::CreateReg(SrcReg));
1622       // The offset immediate is #4. The operand value is scaled by 4 for the
1623       // tSTR instruction.
1624       TmpInst.addOperand(MCOperand::CreateImm(1));
1625       // Predicate.
1626       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1627       TmpInst.addOperand(MCOperand::CreateReg(0));
1628       OutStreamer.EmitInstruction(TmpInst);
1629     }
1630     {
1631       MCInst TmpInst;
1632       TmpInst.setOpcode(ARM::tMOVi8);
1633       TmpInst.addOperand(MCOperand::CreateReg(ARM::R0));
1634       TmpInst.addOperand(MCOperand::CreateReg(ARM::CPSR));
1635       TmpInst.addOperand(MCOperand::CreateImm(0));
1636       // Predicate.
1637       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1638       TmpInst.addOperand(MCOperand::CreateReg(0));
1639       OutStreamer.EmitInstruction(TmpInst);
1640     }
1641     {
1642       const MCExpr *SymbolExpr = MCSymbolRefExpr::Create(Label, OutContext);
1643       MCInst TmpInst;
1644       TmpInst.setOpcode(ARM::tB);
1645       TmpInst.addOperand(MCOperand::CreateExpr(SymbolExpr));
1646       OutStreamer.EmitInstruction(TmpInst);
1647     }
1648     {
1649       MCInst TmpInst;
1650       TmpInst.setOpcode(ARM::tMOVi8);
1651       TmpInst.addOperand(MCOperand::CreateReg(ARM::R0));
1652       TmpInst.addOperand(MCOperand::CreateReg(ARM::CPSR));
1653       TmpInst.addOperand(MCOperand::CreateImm(1));
1654       // Predicate.
1655       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1656       TmpInst.addOperand(MCOperand::CreateReg(0));
1657       OutStreamer.AddComment("eh_setjmp end");
1658       OutStreamer.EmitInstruction(TmpInst);
1659     }
1660     OutStreamer.EmitLabel(Label);
1661     return;
1662   }
1663
1664   case ARM::Int_eh_sjlj_setjmp_nofp:
1665   case ARM::Int_eh_sjlj_setjmp: {
1666     // Two incoming args: GPR:$src, GPR:$val
1667     // add $val, pc, #8
1668     // str $val, [$src, #+4]
1669     // mov r0, #0
1670     // add pc, pc, #0
1671     // mov r0, #1
1672     unsigned SrcReg = MI->getOperand(0).getReg();
1673     unsigned ValReg = MI->getOperand(1).getReg();
1674
1675     {
1676       MCInst TmpInst;
1677       TmpInst.setOpcode(ARM::ADDri);
1678       TmpInst.addOperand(MCOperand::CreateReg(ValReg));
1679       TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1680       TmpInst.addOperand(MCOperand::CreateImm(8));
1681       // Predicate.
1682       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1683       TmpInst.addOperand(MCOperand::CreateReg(0));
1684       // 's' bit operand (always reg0 for this).
1685       TmpInst.addOperand(MCOperand::CreateReg(0));
1686       OutStreamer.AddComment("eh_setjmp begin");
1687       OutStreamer.EmitInstruction(TmpInst);
1688     }
1689     {
1690       MCInst TmpInst;
1691       TmpInst.setOpcode(ARM::STRi12);
1692       TmpInst.addOperand(MCOperand::CreateReg(ValReg));
1693       TmpInst.addOperand(MCOperand::CreateReg(SrcReg));
1694       TmpInst.addOperand(MCOperand::CreateImm(4));
1695       // Predicate.
1696       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1697       TmpInst.addOperand(MCOperand::CreateReg(0));
1698       OutStreamer.EmitInstruction(TmpInst);
1699     }
1700     {
1701       MCInst TmpInst;
1702       TmpInst.setOpcode(ARM::MOVi);
1703       TmpInst.addOperand(MCOperand::CreateReg(ARM::R0));
1704       TmpInst.addOperand(MCOperand::CreateImm(0));
1705       // Predicate.
1706       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1707       TmpInst.addOperand(MCOperand::CreateReg(0));
1708       // 's' bit operand (always reg0 for this).
1709       TmpInst.addOperand(MCOperand::CreateReg(0));
1710       OutStreamer.EmitInstruction(TmpInst);
1711     }
1712     {
1713       MCInst TmpInst;
1714       TmpInst.setOpcode(ARM::ADDri);
1715       TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1716       TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1717       TmpInst.addOperand(MCOperand::CreateImm(0));
1718       // Predicate.
1719       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1720       TmpInst.addOperand(MCOperand::CreateReg(0));
1721       // 's' bit operand (always reg0 for this).
1722       TmpInst.addOperand(MCOperand::CreateReg(0));
1723       OutStreamer.EmitInstruction(TmpInst);
1724     }
1725     {
1726       MCInst TmpInst;
1727       TmpInst.setOpcode(ARM::MOVi);
1728       TmpInst.addOperand(MCOperand::CreateReg(ARM::R0));
1729       TmpInst.addOperand(MCOperand::CreateImm(1));
1730       // Predicate.
1731       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1732       TmpInst.addOperand(MCOperand::CreateReg(0));
1733       // 's' bit operand (always reg0 for this).
1734       TmpInst.addOperand(MCOperand::CreateReg(0));
1735       OutStreamer.AddComment("eh_setjmp end");
1736       OutStreamer.EmitInstruction(TmpInst);
1737     }
1738     return;
1739   }
1740   case ARM::Int_eh_sjlj_longjmp: {
1741     // ldr sp, [$src, #8]
1742     // ldr $scratch, [$src, #4]
1743     // ldr r7, [$src]
1744     // bx $scratch
1745     unsigned SrcReg = MI->getOperand(0).getReg();
1746     unsigned ScratchReg = MI->getOperand(1).getReg();
1747     {
1748       MCInst TmpInst;
1749       TmpInst.setOpcode(ARM::LDRi12);
1750       TmpInst.addOperand(MCOperand::CreateReg(ARM::SP));
1751       TmpInst.addOperand(MCOperand::CreateReg(SrcReg));
1752       TmpInst.addOperand(MCOperand::CreateImm(8));
1753       // Predicate.
1754       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1755       TmpInst.addOperand(MCOperand::CreateReg(0));
1756       OutStreamer.EmitInstruction(TmpInst);
1757     }
1758     {
1759       MCInst TmpInst;
1760       TmpInst.setOpcode(ARM::LDRi12);
1761       TmpInst.addOperand(MCOperand::CreateReg(ScratchReg));
1762       TmpInst.addOperand(MCOperand::CreateReg(SrcReg));
1763       TmpInst.addOperand(MCOperand::CreateImm(4));
1764       // Predicate.
1765       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1766       TmpInst.addOperand(MCOperand::CreateReg(0));
1767       OutStreamer.EmitInstruction(TmpInst);
1768     }
1769     {
1770       MCInst TmpInst;
1771       TmpInst.setOpcode(ARM::LDRi12);
1772       TmpInst.addOperand(MCOperand::CreateReg(ARM::R7));
1773       TmpInst.addOperand(MCOperand::CreateReg(SrcReg));
1774       TmpInst.addOperand(MCOperand::CreateImm(0));
1775       // Predicate.
1776       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1777       TmpInst.addOperand(MCOperand::CreateReg(0));
1778       OutStreamer.EmitInstruction(TmpInst);
1779     }
1780     {
1781       MCInst TmpInst;
1782       TmpInst.setOpcode(ARM::BX);
1783       TmpInst.addOperand(MCOperand::CreateReg(ScratchReg));
1784       // Predicate.
1785       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1786       TmpInst.addOperand(MCOperand::CreateReg(0));
1787       OutStreamer.EmitInstruction(TmpInst);
1788     }
1789     return;
1790   }
1791   case ARM::tInt_eh_sjlj_longjmp: {
1792     // ldr $scratch, [$src, #8]
1793     // mov sp, $scratch
1794     // ldr $scratch, [$src, #4]
1795     // ldr r7, [$src]
1796     // bx $scratch
1797     unsigned SrcReg = MI->getOperand(0).getReg();
1798     unsigned ScratchReg = MI->getOperand(1).getReg();
1799     {
1800       MCInst TmpInst;
1801       TmpInst.setOpcode(ARM::tLDRi);
1802       TmpInst.addOperand(MCOperand::CreateReg(ScratchReg));
1803       TmpInst.addOperand(MCOperand::CreateReg(SrcReg));
1804       // The offset immediate is #8. The operand value is scaled by 4 for the
1805       // tLDR instruction.
1806       TmpInst.addOperand(MCOperand::CreateImm(2));
1807       // Predicate.
1808       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1809       TmpInst.addOperand(MCOperand::CreateReg(0));
1810       OutStreamer.EmitInstruction(TmpInst);
1811     }
1812     {
1813       MCInst TmpInst;
1814       TmpInst.setOpcode(ARM::tMOVtgpr2gpr);
1815       TmpInst.addOperand(MCOperand::CreateReg(ARM::SP));
1816       TmpInst.addOperand(MCOperand::CreateReg(ScratchReg));
1817       // Predicate.
1818       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1819       TmpInst.addOperand(MCOperand::CreateReg(0));
1820       OutStreamer.EmitInstruction(TmpInst);
1821     }
1822     {
1823       MCInst TmpInst;
1824       TmpInst.setOpcode(ARM::tLDRi);
1825       TmpInst.addOperand(MCOperand::CreateReg(ScratchReg));
1826       TmpInst.addOperand(MCOperand::CreateReg(SrcReg));
1827       TmpInst.addOperand(MCOperand::CreateImm(1));
1828       // Predicate.
1829       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1830       TmpInst.addOperand(MCOperand::CreateReg(0));
1831       OutStreamer.EmitInstruction(TmpInst);
1832     }
1833     {
1834       MCInst TmpInst;
1835       TmpInst.setOpcode(ARM::tLDRr);
1836       TmpInst.addOperand(MCOperand::CreateReg(ARM::R7));
1837       TmpInst.addOperand(MCOperand::CreateReg(SrcReg));
1838       TmpInst.addOperand(MCOperand::CreateReg(0));
1839       // Predicate.
1840       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1841       TmpInst.addOperand(MCOperand::CreateReg(0));
1842       OutStreamer.EmitInstruction(TmpInst);
1843     }
1844     {
1845       MCInst TmpInst;
1846       TmpInst.setOpcode(ARM::tBX_RET_vararg);
1847       TmpInst.addOperand(MCOperand::CreateReg(ScratchReg));
1848       // Predicate.
1849       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1850       TmpInst.addOperand(MCOperand::CreateReg(0));
1851       OutStreamer.EmitInstruction(TmpInst);
1852     }
1853     return;
1854   }
1855   // Tail jump branches are really just branch instructions with additional
1856   // code-gen attributes. Convert them to the canonical form here.
1857   case ARM::TAILJMPd:
1858   case ARM::TAILJMPdND: {
1859     MCInst TmpInst, TmpInst2;
1860     // Lower the instruction as-is to get the operands properly converted.
1861     LowerARMMachineInstrToMCInst(MI, TmpInst2, *this);
1862     TmpInst.setOpcode(ARM::Bcc);
1863     TmpInst.addOperand(TmpInst2.getOperand(0));
1864     // Add predicate operands.
1865     TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1866     TmpInst.addOperand(MCOperand::CreateReg(0));
1867     OutStreamer.AddComment("TAILCALL");
1868     OutStreamer.EmitInstruction(TmpInst);
1869     return;
1870   }
1871   case ARM::tTAILJMPd:
1872   case ARM::tTAILJMPdND: {
1873     MCInst TmpInst, TmpInst2;
1874     LowerARMMachineInstrToMCInst(MI, TmpInst2, *this);
1875     // The Darwin toolchain doesn't support tail call relocations of 16-bit
1876     // branches.
1877     TmpInst.setOpcode(Opc == ARM::tTAILJMPd ? ARM::t2B : ARM::tB);
1878     TmpInst.addOperand(TmpInst2.getOperand(0));
1879     OutStreamer.AddComment("TAILCALL");
1880     OutStreamer.EmitInstruction(TmpInst);
1881     return;
1882   }
1883   case ARM::TAILJMPrND:
1884   case ARM::tTAILJMPrND:
1885   case ARM::TAILJMPr:
1886   case ARM::tTAILJMPr: {
1887     unsigned newOpc = (Opc == ARM::TAILJMPr || Opc == ARM::TAILJMPrND)
1888       ? ARM::BX : ARM::tBX;
1889     MCInst TmpInst;
1890     TmpInst.setOpcode(newOpc);
1891     TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1892     // Predicate.
1893     TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1894     TmpInst.addOperand(MCOperand::CreateReg(0));
1895     OutStreamer.AddComment("TAILCALL");
1896     OutStreamer.EmitInstruction(TmpInst);
1897     return;
1898   }
1899
1900   // These are the pseudos created to comply with stricter operand restrictions
1901   // on ARMv5. Lower them now to "normal" instructions, since all the
1902   // restrictions are already satisfied.
1903   case ARM::MULv5:
1904     EmitPatchedInstruction(MI, ARM::MUL);
1905     return;
1906   case ARM::MLAv5:
1907     EmitPatchedInstruction(MI, ARM::MLA);
1908     return;
1909   case ARM::SMULLv5:
1910     EmitPatchedInstruction(MI, ARM::SMULL);
1911     return;
1912   case ARM::UMULLv5:
1913     EmitPatchedInstruction(MI, ARM::UMULL);
1914     return;
1915   case ARM::SMLALv5:
1916     EmitPatchedInstruction(MI, ARM::SMLAL);
1917     return;
1918   case ARM::UMLALv5:
1919     EmitPatchedInstruction(MI, ARM::UMLAL);
1920     return;
1921   case ARM::UMAALv5:
1922     EmitPatchedInstruction(MI, ARM::UMAAL);
1923     return;
1924   }
1925
1926   MCInst TmpInst;
1927   LowerARMMachineInstrToMCInst(MI, TmpInst, *this);
1928
1929   // Emit unwinding stuff for frame-related instructions
1930   if (EnableARMEHABI && MI->getFlag(MachineInstr::FrameSetup))
1931     EmitUnwindingInstruction(MI);
1932
1933   OutStreamer.EmitInstruction(TmpInst);
1934 }
1935
1936 //===----------------------------------------------------------------------===//
1937 // Target Registry Stuff
1938 //===----------------------------------------------------------------------===//
1939
1940 static MCInstPrinter *createARMMCInstPrinter(const Target &T,
1941                                              TargetMachine &TM,
1942                                              unsigned SyntaxVariant,
1943                                              const MCAsmInfo &MAI) {
1944   if (SyntaxVariant == 0)
1945     return new ARMInstPrinter(TM, MAI);
1946   return 0;
1947 }
1948
1949 // Force static initialization.
1950 extern "C" void LLVMInitializeARMAsmPrinter() {
1951   RegisterAsmPrinter<ARMAsmPrinter> X(TheARMTarget);
1952   RegisterAsmPrinter<ARMAsmPrinter> Y(TheThumbTarget);
1953
1954   TargetRegistry::RegisterMCInstPrinter(TheARMTarget, createARMMCInstPrinter);
1955   TargetRegistry::RegisterMCInstPrinter(TheThumbTarget, createARMMCInstPrinter);
1956 }
1957