lib/Target/ARM/ARMAsmPrinter.cpp

   1 //===-- ARMAsmPrinter.cpp - Print machine code to an ARM .s file ----------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains a printer that converts from our internal representation
  11 // of machine-dependent LLVM code to GAS-format ARM assembly language.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #define DEBUG_TYPE "asm-printer"
  16 #include "ARM.h"
  17 #include "ARMAsmPrinter.h"
  18 #include "ARMAddressingModes.h"
  19 #include "ARMBuildAttrs.h"
  20 #include "ARMBaseRegisterInfo.h"
  21 #include "ARMConstantPoolValue.h"
  22 #include "ARMMachineFunctionInfo.h"
  23 #include "ARMMCExpr.h"
  24 #include "ARMTargetMachine.h"
  25 #include "ARMTargetObjectFile.h"
  26 #include "InstPrinter/ARMInstPrinter.h"
  27 #include "llvm/Analysis/DebugInfo.h"
  28 #include "llvm/Constants.h"
  29 #include "llvm/Module.h"
  30 #include "llvm/Type.h"
  31 #include "llvm/Assembly/Writer.h"
  32 #include "llvm/CodeGen/MachineModuleInfoImpls.h"
  33 #include "llvm/CodeGen/MachineFunctionPass.h"
  34 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  35 #include "llvm/MC/MCAsmInfo.h"
  36 #include "llvm/MC/MCAssembler.h"
  37 #include "llvm/MC/MCContext.h"
  38 #include "llvm/MC/MCExpr.h"
  39 #include "llvm/MC/MCInst.h"
  40 #include "llvm/MC/MCSectionMachO.h"
  41 #include "llvm/MC/MCObjectStreamer.h"
  42 #include "llvm/MC/MCStreamer.h"
  43 #include "llvm/MC/MCSymbol.h"
  44 #include "llvm/Target/Mangler.h"
  45 #include "llvm/Target/TargetData.h"
  46 #include "llvm/Target/TargetMachine.h"
  47 #include "llvm/Target/TargetOptions.h"
  48 #include "llvm/Target/TargetRegistry.h"
  49 #include "llvm/ADT/SmallPtrSet.h"
  50 #include "llvm/ADT/SmallString.h"
  51 #include "llvm/ADT/StringExtras.h"
  52 #include "llvm/Support/CommandLine.h"
  53 #include "llvm/Support/Debug.h"
  54 #include "llvm/Support/ErrorHandling.h"
  55 #include "llvm/Support/raw_ostream.h"
  56 #include <cctype>
  57 using namespace llvm;
  58
  59 namespace {
  60
  61   // Per section and per symbol attributes are not supported.
  62   // To implement them we would need the ability to delay this emission
  63   // until the assembly file is fully parsed/generated as only then do we
  64   // know the symbol and section numbers.
  65   class AttributeEmitter {
  66   public:
  67     virtual void MaybeSwitchVendor(StringRef Vendor) = 0;
  68     virtual void EmitAttribute(unsigned Attribute, unsigned Value) = 0;
  69     virtual void EmitTextAttribute(unsigned Attribute, StringRef String) = 0;
  70     virtual void Finish() = 0;
  71     virtual ~AttributeEmitter() {}
  72   };
  73
  74   class AsmAttributeEmitter : public AttributeEmitter {
  75     MCStreamer &Streamer;
  76
  77   public:
  78     AsmAttributeEmitter(MCStreamer &Streamer_) : Streamer(Streamer_) {}
  79     void MaybeSwitchVendor(StringRef Vendor) { }
  80
  81     void EmitAttribute(unsigned Attribute, unsigned Value) {
  82       Streamer.EmitRawText("\t.eabi_attribute " +
  83                            Twine(Attribute) + ", " + Twine(Value));
  84     }
  85
  86     void EmitTextAttribute(unsigned Attribute, StringRef String) {
  87       switch (Attribute) {
  88       case ARMBuildAttrs::CPU_name:
  89         Streamer.EmitRawText(StringRef("\t.cpu ") + LowercaseString(String));
  90         break;
  91       /* GAS requires .fpu to be emitted regardless of EABI attribute */
  92       case ARMBuildAttrs::Advanced_SIMD_arch:
  93       case ARMBuildAttrs::VFP_arch:
  94         Streamer.EmitRawText(StringRef("\t.fpu ") + LowercaseString(String));
  95         break;
  96       default: assert(0 && "Unsupported Text attribute in ASM Mode"); break;
  97       }
  98     }
  99     void Finish() { }
 100   };
 101
 102   class ObjectAttributeEmitter : public AttributeEmitter {
 103     MCObjectStreamer &Streamer;
 104     StringRef CurrentVendor;
 105     SmallString<64> Contents;
 106
 107   public:
 108     ObjectAttributeEmitter(MCObjectStreamer &Streamer_) :
 109       Streamer(Streamer_), CurrentVendor("") { }
 110
 111     void MaybeSwitchVendor(StringRef Vendor) {
 112       assert(!Vendor.empty() && "Vendor cannot be empty.");
 113
 114       if (CurrentVendor.empty())
 115         CurrentVendor = Vendor;
 116       else if (CurrentVendor == Vendor)
 117         return;
 118       else
 119         Finish();
 120
 121       CurrentVendor = Vendor;
 122
 123       assert(Contents.size() == 0);
 124     }
 125
 126     void EmitAttribute(unsigned Attribute, unsigned Value) {
 127       // FIXME: should be ULEB
 128       Contents += Attribute;
 129       Contents += Value;
 130     }
 131
 132     void EmitTextAttribute(unsigned Attribute, StringRef String) {
 133       Contents += Attribute;
 134       Contents += UppercaseString(String);
 135       Contents += 0;
 136     }
 137
 138     void Finish() {
 139       const size_t ContentsSize = Contents.size();
 140
 141       // Vendor size + Vendor name + '\0'
 142       const size_t VendorHeaderSize = 4 + CurrentVendor.size() + 1;
 143
 144       // Tag + Tag Size
 145       const size_t TagHeaderSize = 1 + 4;
 146
 147       Streamer.EmitIntValue(VendorHeaderSize + TagHeaderSize + ContentsSize, 4);
 148       Streamer.EmitBytes(CurrentVendor, 0);
 149       Streamer.EmitIntValue(0, 1); // '\0'
 150
 151       Streamer.EmitIntValue(ARMBuildAttrs::File, 1);
 152       Streamer.EmitIntValue(TagHeaderSize + ContentsSize, 4);
 153
 154       Streamer.EmitBytes(Contents, 0);
 155
 156       Contents.clear();
 157     }
 158   };
 159
 160 } // end of anonymous namespace
 161
 162 MachineLocation ARMAsmPrinter::
 163 getDebugValueLocation(const MachineInstr *MI) const {
 164   MachineLocation Location;
 165   assert(MI->getNumOperands() == 4 && "Invalid no. of machine operands!");
 166   // Frame address.  Currently handles register +- offset only.
 167   if (MI->getOperand(0).isReg() && MI->getOperand(1).isImm())
 168     Location.set(MI->getOperand(0).getReg(), MI->getOperand(1).getImm());
 169   else {
 170     DEBUG(dbgs() << "DBG_VALUE instruction ignored! " << *MI << "\n");
 171   }
 172   return Location;
 173 }
 174
 175 /// getDwarfRegOpSize - get size required to emit given machine location using
 176 /// dwarf encoding.
 177 unsigned ARMAsmPrinter::getDwarfRegOpSize(const MachineLocation &MLoc) const {
 178  const TargetRegisterInfo *RI = TM.getRegisterInfo();
 179   if (RI->getDwarfRegNum(MLoc.getReg(), false) != -1)
 180     return AsmPrinter::getDwarfRegOpSize(MLoc);
 181   else {
 182     unsigned Reg = MLoc.getReg();
 183     if (Reg >= ARM::S0 && Reg <= ARM::S31) {
 184       assert(ARM::S0 + 31 == ARM::S31 && "Unexpected ARM S register numbering");
 185       // S registers are described as bit-pieces of a register
 186       // S[2x] = DW_OP_regx(256 + (x>>1)) DW_OP_bit_piece(32, 0)
 187       // S[2x+1] = DW_OP_regx(256 + (x>>1)) DW_OP_bit_piece(32, 32)
 188
 189       unsigned SReg = Reg - ARM::S0;
 190       unsigned Rx = 256 + (SReg >> 1);
 191       // DW_OP_regx + ULEB + DW_OP_bit_piece + ULEB + ULEB
 192       //   1 + ULEB(Rx) + 1 + 1 + 1
 193       return 4 + MCAsmInfo::getULEB128Size(Rx);
 194     }
 195
 196     if (Reg >= ARM::Q0 && Reg <= ARM::Q15) {
 197       assert(ARM::Q0 + 15 == ARM::Q15 && "Unexpected ARM Q register numbering");
 198       // Q registers Q0-Q15 are described by composing two D registers together.
 199       // Qx = DW_OP_regx(256+2x) DW_OP_piece(8) DW_OP_regx(256+2x+1) DW_OP_piece(8)
 200
 201       unsigned QReg = Reg - ARM::Q0;
 202       unsigned D1 = 256 + 2 * QReg;
 203       unsigned D2 = D1 + 1;
 204
 205       // DW_OP_regx + ULEB + DW_OP_piece + ULEB(8) +
 206       // DW_OP_regx + ULEB + DW_OP_piece + ULEB(8);
 207       //   6 + ULEB(D1) + ULEB(D2)
 208       return 6 + MCAsmInfo::getULEB128Size(D1) + MCAsmInfo::getULEB128Size(D2);
 209     }
 210   }
 211   return 0;
 212 }
 213
 214 /// EmitDwarfRegOp - Emit dwarf register operation.
 215 void ARMAsmPrinter::EmitDwarfRegOp(const MachineLocation &MLoc) const {
 216   const TargetRegisterInfo *RI = TM.getRegisterInfo();
 217   if (RI->getDwarfRegNum(MLoc.getReg(), false) != -1)
 218     AsmPrinter::EmitDwarfRegOp(MLoc);
 219   else {
 220     unsigned Reg = MLoc.getReg();
 221     if (Reg >= ARM::S0 && Reg <= ARM::S31) {
 222       assert(ARM::S0 + 31 == ARM::S31 && "Unexpected ARM S register numbering");
 223       // S registers are described as bit-pieces of a register
 224       // S[2x] = DW_OP_regx(256 + (x>>1)) DW_OP_bit_piece(32, 0)
 225       // S[2x+1] = DW_OP_regx(256 + (x>>1)) DW_OP_bit_piece(32, 32)
 226
 227       unsigned SReg = Reg - ARM::S0;
 228       bool odd = SReg & 0x1;
 229       unsigned Rx = 256 + (SReg >> 1);
 230
 231       OutStreamer.AddComment("DW_OP_regx for S register");
 232       EmitInt8(dwarf::DW_OP_regx);
 233
 234       OutStreamer.AddComment(Twine(SReg));
 235       EmitULEB128(Rx);
 236
 237       if (odd) {
 238         OutStreamer.AddComment("DW_OP_bit_piece 32 32");
 239         EmitInt8(dwarf::DW_OP_bit_piece);
 240         EmitULEB128(32);
 241         EmitULEB128(32);
 242       } else {
 243         OutStreamer.AddComment("DW_OP_bit_piece 32 0");
 244         EmitInt8(dwarf::DW_OP_bit_piece);
 245         EmitULEB128(32);
 246         EmitULEB128(0);
 247       }
 248     } else if (Reg >= ARM::Q0 && Reg <= ARM::Q15) {
 249       assert(ARM::Q0 + 15 == ARM::Q15 && "Unexpected ARM Q register numbering");
 250       // Q registers Q0-Q15 are described by composing two D registers together.
 251       // Qx = DW_OP_regx(256+2x) DW_OP_piece(8) DW_OP_regx(256+2x+1) DW_OP_piece(8)
 252
 253       unsigned QReg = Reg - ARM::Q0;
 254       unsigned D1 = 256 + 2 * QReg;
 255       unsigned D2 = D1 + 1;
 256
 257       OutStreamer.AddComment("DW_OP_regx for Q register: D1");
 258       EmitInt8(dwarf::DW_OP_regx);
 259       EmitULEB128(D1);
 260       OutStreamer.AddComment("DW_OP_piece 8");
 261       EmitInt8(dwarf::DW_OP_piece);
 262       EmitULEB128(8);
 263
 264       OutStreamer.AddComment("DW_OP_regx for Q register: D2");
 265       EmitInt8(dwarf::DW_OP_regx);
 266       EmitULEB128(D2);
 267       OutStreamer.AddComment("DW_OP_piece 8");
 268       EmitInt8(dwarf::DW_OP_piece);
 269       EmitULEB128(8);
 270     }
 271   }
 272 }
 273
 274 void ARMAsmPrinter::EmitFunctionEntryLabel() {
 275   if (AFI->isThumbFunction()) {
 276     OutStreamer.EmitAssemblerFlag(MCAF_Code16);
 277     OutStreamer.EmitThumbFunc(Subtarget->isTargetDarwin()? CurrentFnSym : 0);
 278   }
 279
 280   OutStreamer.EmitLabel(CurrentFnSym);
 281 }
 282
 283 /// runOnMachineFunction - This uses the EmitInstruction()
 284 /// method to print assembly for each instruction.
 285 ///
 286 bool ARMAsmPrinter::runOnMachineFunction(MachineFunction &MF) {
 287   AFI = MF.getInfo<ARMFunctionInfo>();
 288   MCP = MF.getConstantPool();
 289
 290   return AsmPrinter::runOnMachineFunction(MF);
 291 }
 292
 293 void ARMAsmPrinter::printOperand(const MachineInstr *MI, int OpNum,
 294                                  raw_ostream &O, const char *Modifier) {
 295   const MachineOperand &MO = MI->getOperand(OpNum);
 296   unsigned TF = MO.getTargetFlags();
 297
 298   switch (MO.getType()) {
 299   default:
 300     assert(0 && "<unknown operand type>");
 301   case MachineOperand::MO_Register: {
 302     unsigned Reg = MO.getReg();
 303     assert(TargetRegisterInfo::isPhysicalRegister(Reg));
 304     assert(!MO.getSubReg() && "Subregs should be eliminated!");
 305     O << ARMInstPrinter::getRegisterName(Reg);
 306     break;
 307   }
 308   case MachineOperand::MO_Immediate: {
 309     int64_t Imm = MO.getImm();
 310     O << '#';
 311     if ((Modifier && strcmp(Modifier, "lo16") == 0) ||
 312         (TF == ARMII::MO_LO16))
 313       O << ":lower16:";
 314     else if ((Modifier && strcmp(Modifier, "hi16") == 0) ||
 315              (TF == ARMII::MO_HI16))
 316       O << ":upper16:";
 317     O << Imm;
 318     break;
 319   }
 320   case MachineOperand::MO_MachineBasicBlock:
 321     O << *MO.getMBB()->getSymbol();
 322     return;
 323   case MachineOperand::MO_GlobalAddress: {
 324     const GlobalValue *GV = MO.getGlobal();
 325     if ((Modifier && strcmp(Modifier, "lo16") == 0) ||
 326         (TF & ARMII::MO_LO16))
 327       O << ":lower16:";
 328     else if ((Modifier && strcmp(Modifier, "hi16") == 0) ||
 329              (TF & ARMII::MO_HI16))
 330       O << ":upper16:";
 331     O << *Mang->getSymbol(GV);
 332
 333     printOffset(MO.getOffset(), O);
 334     if (TF == ARMII::MO_PLT)
 335       O << "(PLT)";
 336     break;
 337   }
 338   case MachineOperand::MO_ExternalSymbol: {
 339     O << *GetExternalSymbolSymbol(MO.getSymbolName());
 340     if (TF == ARMII::MO_PLT)
 341       O << "(PLT)";
 342     break;
 343   }
 344   case MachineOperand::MO_ConstantPoolIndex:
 345     O << *GetCPISymbol(MO.getIndex());
 346     break;
 347   case MachineOperand::MO_JumpTableIndex:
 348     O << *GetJTISymbol(MO.getIndex());
 349     break;
 350   }
 351 }
 352
 353 //===--------------------------------------------------------------------===//
 354
 355 MCSymbol *ARMAsmPrinter::
 356 GetARMSetPICJumpTableLabel2(unsigned uid, unsigned uid2,
 357                             const MachineBasicBlock *MBB) const {
 358   SmallString<60> Name;
 359   raw_svector_ostream(Name) << MAI->getPrivateGlobalPrefix()
 360     << getFunctionNumber() << '_' << uid << '_' << uid2
 361     << "_set_" << MBB->getNumber();
 362   return OutContext.GetOrCreateSymbol(Name.str());
 363 }
 364
 365 MCSymbol *ARMAsmPrinter::
 366 GetARMJTIPICJumpTableLabel2(unsigned uid, unsigned uid2) const {
 367   SmallString<60> Name;
 368   raw_svector_ostream(Name) << MAI->getPrivateGlobalPrefix() << "JTI"
 369     << getFunctionNumber() << '_' << uid << '_' << uid2;
 370   return OutContext.GetOrCreateSymbol(Name.str());
 371 }
 372
 373
 374 MCSymbol *ARMAsmPrinter::GetARMSJLJEHLabel(void) const {
 375   SmallString<60> Name;
 376   raw_svector_ostream(Name) << MAI->getPrivateGlobalPrefix() << "SJLJEH"
 377     << getFunctionNumber();
 378   return OutContext.GetOrCreateSymbol(Name.str());
 379 }
 380
 381 bool ARMAsmPrinter::PrintAsmOperand(const MachineInstr *MI, unsigned OpNum,
 382                                     unsigned AsmVariant, const char *ExtraCode,
 383                                     raw_ostream &O) {
 384   // Does this asm operand have a single letter operand modifier?
 385   if (ExtraCode && ExtraCode[0]) {
 386     if (ExtraCode[1] != 0) return true; // Unknown modifier.
 387
 388     switch (ExtraCode[0]) {
 389     default: return true;  // Unknown modifier.
 390     case 'a': // Print as a memory address.
 391       if (MI->getOperand(OpNum).isReg()) {
 392         O << "["
 393           << ARMInstPrinter::getRegisterName(MI->getOperand(OpNum).getReg())
 394           << "]";
 395         return false;
 396       }
 397       // Fallthrough
 398     case 'c': // Don't print "#" before an immediate operand.
 399       if (!MI->getOperand(OpNum).isImm())
 400         return true;
 401       O << MI->getOperand(OpNum).getImm();
 402       return false;
 403     case 'P': // Print a VFP double precision register.
 404     case 'q': // Print a NEON quad precision register.
 405       printOperand(MI, OpNum, O);
 406       return false;
 407     case 'Q':
 408     case 'R':
 409     case 'H':
 410       // These modifiers are not yet supported.
 411       return true;
 412     }
 413   }
 414
 415   printOperand(MI, OpNum, O);
 416   return false;
 417 }
 418
 419 bool ARMAsmPrinter::PrintAsmMemoryOperand(const MachineInstr *MI,
 420                                           unsigned OpNum, unsigned AsmVariant,
 421                                           const char *ExtraCode,
 422                                           raw_ostream &O) {
 423   if (ExtraCode && ExtraCode[0])
 424     return true; // Unknown modifier.
 425
 426   const MachineOperand &MO = MI->getOperand(OpNum);
 427   assert(MO.isReg() && "unexpected inline asm memory operand");
 428   O << "[" << ARMInstPrinter::getRegisterName(MO.getReg()) << "]";
 429   return false;
 430 }
 431
 432 void ARMAsmPrinter::EmitStartOfAsmFile(Module &M) {
 433   if (Subtarget->isTargetDarwin()) {
 434     Reloc::Model RelocM = TM.getRelocationModel();
 435     if (RelocM == Reloc::PIC_ || RelocM == Reloc::DynamicNoPIC) {
 436       // Declare all the text sections up front (before the DWARF sections
 437       // emitted by AsmPrinter::doInitialization) so the assembler will keep
 438       // them together at the beginning of the object file.  This helps
 439       // avoid out-of-range branches that are due a fundamental limitation of
 440       // the way symbol offsets are encoded with the current Darwin ARM
 441       // relocations.
 442       const TargetLoweringObjectFileMachO &TLOFMacho =
 443         static_cast<const TargetLoweringObjectFileMachO &>(
 444           getObjFileLowering());
 445       OutStreamer.SwitchSection(TLOFMacho.getTextSection());
 446       OutStreamer.SwitchSection(TLOFMacho.getTextCoalSection());
 447       OutStreamer.SwitchSection(TLOFMacho.getConstTextCoalSection());
 448       if (RelocM == Reloc::DynamicNoPIC) {
 449         const MCSection *sect =
 450           OutContext.getMachOSection("__TEXT", "__symbol_stub4",
 451                                      MCSectionMachO::S_SYMBOL_STUBS,
 452                                      12, SectionKind::getText());
 453         OutStreamer.SwitchSection(sect);
 454       } else {
 455         const MCSection *sect =
 456           OutContext.getMachOSection("__TEXT", "__picsymbolstub4",
 457                                      MCSectionMachO::S_SYMBOL_STUBS,
 458                                      16, SectionKind::getText());
 459         OutStreamer.SwitchSection(sect);
 460       }
 461       const MCSection *StaticInitSect =
 462         OutContext.getMachOSection("__TEXT", "__StaticInit",
 463                                    MCSectionMachO::S_REGULAR |
 464                                    MCSectionMachO::S_ATTR_PURE_INSTRUCTIONS,
 465                                    SectionKind::getText());
 466       OutStreamer.SwitchSection(StaticInitSect);
 467     }
 468   }
 469
 470   // Use unified assembler syntax.
 471   OutStreamer.EmitAssemblerFlag(MCAF_SyntaxUnified);
 472
 473   // Emit ARM Build Attributes
 474   if (Subtarget->isTargetELF()) {
 475
 476     emitAttributes();
 477   }
 478 }
 479
 480
 481 void ARMAsmPrinter::EmitEndOfAsmFile(Module &M) {
 482   if (Subtarget->isTargetDarwin()) {
 483     // All darwin targets use mach-o.
 484     const TargetLoweringObjectFileMachO &TLOFMacho =
 485       static_cast<const TargetLoweringObjectFileMachO &>(getObjFileLowering());
 486     MachineModuleInfoMachO &MMIMacho =
 487       MMI->getObjFileInfo<MachineModuleInfoMachO>();
 488
 489     // Output non-lazy-pointers for external and common global variables.
 490     MachineModuleInfoMachO::SymbolListTy Stubs = MMIMacho.GetGVStubList();
 491
 492     if (!Stubs.empty()) {
 493       // Switch with ".non_lazy_symbol_pointer" directive.
 494       OutStreamer.SwitchSection(TLOFMacho.getNonLazySymbolPointerSection());
 495       EmitAlignment(2);
 496       for (unsigned i = 0, e = Stubs.size(); i != e; ++i) {
 497         // L_foo$stub:
 498         OutStreamer.EmitLabel(Stubs[i].first);
 499         //   .indirect_symbol _foo
 500         MachineModuleInfoImpl::StubValueTy &MCSym = Stubs[i].second;
 501         OutStreamer.EmitSymbolAttribute(MCSym.getPointer(),MCSA_IndirectSymbol);
 502
 503         if (MCSym.getInt())
 504           // External to current translation unit.
 505           OutStreamer.EmitIntValue(0, 4/*size*/, 0/*addrspace*/);
 506         else
 507           // Internal to current translation unit.
 508           //
 509           // When we place the LSDA into the TEXT section, the type info
 510           // pointers need to be indirect and pc-rel. We accomplish this by
 511           // using NLPs; however, sometimes the types are local to the file.
 512           // We need to fill in the value for the NLP in those cases.
 513           OutStreamer.EmitValue(MCSymbolRefExpr::Create(MCSym.getPointer(),
 514                                                         OutContext),
 515                                 4/*size*/, 0/*addrspace*/);
 516       }
 517
 518       Stubs.clear();
 519       OutStreamer.AddBlankLine();
 520     }
 521
 522     Stubs = MMIMacho.GetHiddenGVStubList();
 523     if (!Stubs.empty()) {
 524       OutStreamer.SwitchSection(getObjFileLowering().getDataSection());
 525       EmitAlignment(2);
 526       for (unsigned i = 0, e = Stubs.size(); i != e; ++i) {
 527         // L_foo$stub:
 528         OutStreamer.EmitLabel(Stubs[i].first);
 529         //   .long _foo
 530         OutStreamer.EmitValue(MCSymbolRefExpr::
 531                               Create(Stubs[i].second.getPointer(),
 532                                      OutContext),
 533                               4/*size*/, 0/*addrspace*/);
 534       }
 535
 536       Stubs.clear();
 537       OutStreamer.AddBlankLine();
 538     }
 539
 540     // Funny Darwin hack: This flag tells the linker that no global symbols
 541     // contain code that falls through to other global symbols (e.g. the obvious
 542     // implementation of multiple entry points).  If this doesn't occur, the
 543     // linker can safely perform dead code stripping.  Since LLVM never
 544     // generates code that does this, it is always safe to set.
 545     OutStreamer.EmitAssemblerFlag(MCAF_SubsectionsViaSymbols);
 546   }
 547 }
 548
 549 //===----------------------------------------------------------------------===//
 550 // Helper routines for EmitStartOfAsmFile() and EmitEndOfAsmFile()
 551 // FIXME:
 552 // The following seem like one-off assembler flags, but they actually need
 553 // to appear in the .ARM.attributes section in ELF.
 554 // Instead of subclassing the MCELFStreamer, we do the work here.
 555
 556 void ARMAsmPrinter::emitAttributes() {
 557
 558   emitARMAttributeSection();
 559
 560   /* GAS expect .fpu to be emitted, regardless of VFP build attribute */
 561   bool emitFPU = false;
 562   AttributeEmitter *AttrEmitter;
 563   if (OutStreamer.hasRawTextSupport()) {
 564     AttrEmitter = new AsmAttributeEmitter(OutStreamer);
 565     emitFPU = true;
 566   } else {
 567     MCObjectStreamer &O = static_cast<MCObjectStreamer&>(OutStreamer);
 568     AttrEmitter = new ObjectAttributeEmitter(O);
 569   }
 570
 571   AttrEmitter->MaybeSwitchVendor("aeabi");
 572
 573   std::string CPUString = Subtarget->getCPUString();
 574
 575   if (CPUString == "cortex-a8" ||
 576       Subtarget->isCortexA8()) {
 577     AttrEmitter->EmitTextAttribute(ARMBuildAttrs::CPU_name, "cortex-a8");
 578     AttrEmitter->EmitAttribute(ARMBuildAttrs::CPU_arch, ARMBuildAttrs::v7);
 579     AttrEmitter->EmitAttribute(ARMBuildAttrs::CPU_arch_profile,
 580                                ARMBuildAttrs::ApplicationProfile);
 581     AttrEmitter->EmitAttribute(ARMBuildAttrs::ARM_ISA_use,
 582                                ARMBuildAttrs::Allowed);
 583     AttrEmitter->EmitAttribute(ARMBuildAttrs::THUMB_ISA_use,
 584                                ARMBuildAttrs::AllowThumb32);
 585     // Fixme: figure out when this is emitted.
 586     //AttrEmitter->EmitAttribute(ARMBuildAttrs::WMMX_arch,
 587     //                           ARMBuildAttrs::AllowWMMXv1);
 588     //
 589
 590     /// ADD additional Else-cases here!
 591   } else if (CPUString == "generic") {
 592     // FIXME: Why these defaults?
 593     AttrEmitter->EmitAttribute(ARMBuildAttrs::CPU_arch, ARMBuildAttrs::v4T);
 594     AttrEmitter->EmitAttribute(ARMBuildAttrs::ARM_ISA_use,
 595                                ARMBuildAttrs::Allowed);
 596     AttrEmitter->EmitAttribute(ARMBuildAttrs::THUMB_ISA_use,
 597                                ARMBuildAttrs::Allowed);
 598   }
 599
 600   if (Subtarget->hasNEON() && emitFPU) {
 601     /* NEON is not exactly a VFP architecture, but GAS emit one of
 602      * neon/vfpv3/vfpv2 for .fpu parameters */
 603     AttrEmitter->EmitTextAttribute(ARMBuildAttrs::Advanced_SIMD_arch, "neon");
 604     /* If emitted for NEON, omit from VFP below, since you can have both
 605      * NEON and VFP in build attributes but only one .fpu */
 606     emitFPU = false;
 607   }
 608
 609   /* VFPv3 + .fpu */
 610   if (Subtarget->hasVFP3()) {
 611     AttrEmitter->EmitAttribute(ARMBuildAttrs::VFP_arch,
 612                                ARMBuildAttrs::AllowFPv3A);
 613     if (emitFPU)
 614       AttrEmitter->EmitTextAttribute(ARMBuildAttrs::VFP_arch, "vfpv3");
 615
 616   /* VFPv2 + .fpu */
 617   } else if (Subtarget->hasVFP2()) {
 618     AttrEmitter->EmitAttribute(ARMBuildAttrs::VFP_arch,
 619                                ARMBuildAttrs::AllowFPv2);
 620     if (emitFPU)
 621       AttrEmitter->EmitTextAttribute(ARMBuildAttrs::VFP_arch, "vfpv2");
 622   }
 623
 624   /* TODO: ARMBuildAttrs::Allowed is not completely accurate,
 625    * since NEON can have 1 (allowed) or 2 (fused MAC operations) */
 626   if (Subtarget->hasNEON()) {
 627     AttrEmitter->EmitAttribute(ARMBuildAttrs::Advanced_SIMD_arch,
 628                                ARMBuildAttrs::Allowed);
 629   }
 630
 631   // Signal various FP modes.
 632   if (!UnsafeFPMath) {
 633     AttrEmitter->EmitAttribute(ARMBuildAttrs::ABI_FP_denormal,
 634                                ARMBuildAttrs::Allowed);
 635     AttrEmitter->EmitAttribute(ARMBuildAttrs::ABI_FP_exceptions,
 636                                ARMBuildAttrs::Allowed);
 637   }
 638
 639   if (NoInfsFPMath && NoNaNsFPMath)
 640     AttrEmitter->EmitAttribute(ARMBuildAttrs::ABI_FP_number_model,
 641                                ARMBuildAttrs::Allowed);
 642   else
 643     AttrEmitter->EmitAttribute(ARMBuildAttrs::ABI_FP_number_model,
 644                                ARMBuildAttrs::AllowIEE754);
 645
 646   // FIXME: add more flags to ARMBuildAttrs.h
 647   // 8-bytes alignment stuff.
 648   AttrEmitter->EmitAttribute(ARMBuildAttrs::ABI_align8_needed, 1);
 649   AttrEmitter->EmitAttribute(ARMBuildAttrs::ABI_align8_preserved, 1);
 650
 651   // Hard float.  Use both S and D registers and conform to AAPCS-VFP.
 652   if (Subtarget->isAAPCS_ABI() && FloatABIType == FloatABI::Hard) {
 653     AttrEmitter->EmitAttribute(ARMBuildAttrs::ABI_HardFP_use, 3);
 654     AttrEmitter->EmitAttribute(ARMBuildAttrs::ABI_VFP_args, 1);
 655   }
 656   // FIXME: Should we signal R9 usage?
 657
 658   if (Subtarget->hasDivide())
 659     AttrEmitter->EmitAttribute(ARMBuildAttrs::DIV_use, 1);
 660
 661   AttrEmitter->Finish();
 662   delete AttrEmitter;
 663 }
 664
 665 void ARMAsmPrinter::emitARMAttributeSection() {
 666   // <format-version>
 667   // [ <section-length> "vendor-name"
 668   // [ <file-tag> <size> <attribute>*
 669   //   | <section-tag> <size> <section-number>* 0 <attribute>*
 670   //   | <symbol-tag> <size> <symbol-number>* 0 <attribute>*
 671   //   ]+
 672   // ]*
 673
 674   if (OutStreamer.hasRawTextSupport())
 675     return;
 676
 677   const ARMElfTargetObjectFile &TLOFELF =
 678     static_cast<const ARMElfTargetObjectFile &>
 679     (getObjFileLowering());
 680
 681   OutStreamer.SwitchSection(TLOFELF.getAttributesSection());
 682
 683   // Format version
 684   OutStreamer.EmitIntValue(0x41, 1);
 685 }
 686
 687 //===----------------------------------------------------------------------===//
 688
 689 static MCSymbol *getPICLabel(const char *Prefix, unsigned FunctionNumber,
 690                              unsigned LabelId, MCContext &Ctx) {
 691
 692   MCSymbol *Label = Ctx.GetOrCreateSymbol(Twine(Prefix)
 693                        + "PC" + Twine(FunctionNumber) + "_" + Twine(LabelId));
 694   return Label;
 695 }
 696
 697 static MCSymbolRefExpr::VariantKind
 698 getModifierVariantKind(ARMCP::ARMCPModifier Modifier) {
 699   switch (Modifier) {
 700   default: llvm_unreachable("Unknown modifier!");
 701   case ARMCP::no_modifier: return MCSymbolRefExpr::VK_None;
 702   case ARMCP::TLSGD:       return MCSymbolRefExpr::VK_ARM_TLSGD;
 703   case ARMCP::TPOFF:       return MCSymbolRefExpr::VK_ARM_TPOFF;
 704   case ARMCP::GOTTPOFF:    return MCSymbolRefExpr::VK_ARM_GOTTPOFF;
 705   case ARMCP::GOT:         return MCSymbolRefExpr::VK_ARM_GOT;
 706   case ARMCP::GOTOFF:      return MCSymbolRefExpr::VK_ARM_GOTOFF;
 707   }
 708   return MCSymbolRefExpr::VK_None;
 709 }
 710
 711 MCSymbol *ARMAsmPrinter::GetARMGVSymbol(const GlobalValue *GV) {
 712   bool isIndirect = Subtarget->isTargetDarwin() &&
 713     Subtarget->GVIsIndirectSymbol(GV, TM.getRelocationModel());
 714   if (!isIndirect)
 715     return Mang->getSymbol(GV);
 716
 717   // FIXME: Remove this when Darwin transition to @GOT like syntax.
 718   MCSymbol *MCSym = GetSymbolWithGlobalValueBase(GV, "$non_lazy_ptr");
 719   MachineModuleInfoMachO &MMIMachO =
 720     MMI->getObjFileInfo<MachineModuleInfoMachO>();
 721   MachineModuleInfoImpl::StubValueTy &StubSym =
 722     GV->hasHiddenVisibility() ? MMIMachO.getHiddenGVStubEntry(MCSym) :
 723     MMIMachO.getGVStubEntry(MCSym);
 724   if (StubSym.getPointer() == 0)
 725     StubSym = MachineModuleInfoImpl::
 726       StubValueTy(Mang->getSymbol(GV), !GV->hasInternalLinkage());
 727   return MCSym;
 728 }
 729
 730 void ARMAsmPrinter::
 731 EmitMachineConstantPoolValue(MachineConstantPoolValue *MCPV) {
 732   int Size = TM.getTargetData()->getTypeAllocSize(MCPV->getType());
 733
 734   ARMConstantPoolValue *ACPV = static_cast<ARMConstantPoolValue*>(MCPV);
 735
 736   MCSymbol *MCSym;
 737   if (ACPV->isLSDA()) {
 738     SmallString<128> Str;
 739     raw_svector_ostream OS(Str);
 740     OS << MAI->getPrivateGlobalPrefix() << "_LSDA_" << getFunctionNumber();
 741     MCSym = OutContext.GetOrCreateSymbol(OS.str());
 742   } else if (ACPV->isBlockAddress()) {
 743     MCSym = GetBlockAddressSymbol(ACPV->getBlockAddress());
 744   } else if (ACPV->isGlobalValue()) {
 745     const GlobalValue *GV = ACPV->getGV();
 746     MCSym = GetARMGVSymbol(GV);
 747   } else {
 748     assert(ACPV->isExtSymbol() && "unrecognized constant pool value");
 749     MCSym = GetExternalSymbolSymbol(ACPV->getSymbol());
 750   }
 751
 752   // Create an MCSymbol for the reference.
 753   const MCExpr *Expr =
 754     MCSymbolRefExpr::Create(MCSym, getModifierVariantKind(ACPV->getModifier()),
 755                             OutContext);
 756
 757   if (ACPV->getPCAdjustment()) {
 758     MCSymbol *PCLabel = getPICLabel(MAI->getPrivateGlobalPrefix(),
 759                                     getFunctionNumber(),
 760                                     ACPV->getLabelId(),
 761                                     OutContext);
 762     const MCExpr *PCRelExpr = MCSymbolRefExpr::Create(PCLabel, OutContext);
 763     PCRelExpr =
 764       MCBinaryExpr::CreateAdd(PCRelExpr,
 765                               MCConstantExpr::Create(ACPV->getPCAdjustment(),
 766                                                      OutContext),
 767                               OutContext);
 768     if (ACPV->mustAddCurrentAddress()) {
 769       // We want "(<expr> - .)", but MC doesn't have a concept of the '.'
 770       // label, so just emit a local label end reference that instead.
 771       MCSymbol *DotSym = OutContext.CreateTempSymbol();
 772       OutStreamer.EmitLabel(DotSym);
 773       const MCExpr *DotExpr = MCSymbolRefExpr::Create(DotSym, OutContext);
 774       PCRelExpr = MCBinaryExpr::CreateSub(PCRelExpr, DotExpr, OutContext);
 775     }
 776     Expr = MCBinaryExpr::CreateSub(Expr, PCRelExpr, OutContext);
 777   }
 778   OutStreamer.EmitValue(Expr, Size);
 779 }
 780
 781 void ARMAsmPrinter::EmitJumpTable(const MachineInstr *MI) {
 782   unsigned Opcode = MI->getOpcode();
 783   int OpNum = 1;
 784   if (Opcode == ARM::BR_JTadd)
 785     OpNum = 2;
 786   else if (Opcode == ARM::BR_JTm)
 787     OpNum = 3;
 788
 789   const MachineOperand &MO1 = MI->getOperand(OpNum);
 790   const MachineOperand &MO2 = MI->getOperand(OpNum+1); // Unique Id
 791   unsigned JTI = MO1.getIndex();
 792
 793   // Emit a label for the jump table.
 794   MCSymbol *JTISymbol = GetARMJTIPICJumpTableLabel2(JTI, MO2.getImm());
 795   OutStreamer.EmitLabel(JTISymbol);
 796
 797   // Emit each entry of the table.
 798   const MachineJumpTableInfo *MJTI = MF->getJumpTableInfo();
 799   const std::vector<MachineJumpTableEntry> &JT = MJTI->getJumpTables();
 800   const std::vector<MachineBasicBlock*> &JTBBs = JT[JTI].MBBs;
 801
 802   for (unsigned i = 0, e = JTBBs.size(); i != e; ++i) {
 803     MachineBasicBlock *MBB = JTBBs[i];
 804     // Construct an MCExpr for the entry. We want a value of the form:
 805     // (BasicBlockAddr - TableBeginAddr)
 806     //
 807     // For example, a table with entries jumping to basic blocks BB0 and BB1
 808     // would look like:
 809     // LJTI_0_0:
 810     //    .word (LBB0 - LJTI_0_0)
 811     //    .word (LBB1 - LJTI_0_0)
 812     const MCExpr *Expr = MCSymbolRefExpr::Create(MBB->getSymbol(), OutContext);
 813
 814     if (TM.getRelocationModel() == Reloc::PIC_)
 815       Expr = MCBinaryExpr::CreateSub(Expr, MCSymbolRefExpr::Create(JTISymbol,
 816                                                                    OutContext),
 817                                      OutContext);
 818     OutStreamer.EmitValue(Expr, 4);
 819   }
 820 }
 821
 822 void ARMAsmPrinter::EmitJump2Table(const MachineInstr *MI) {
 823   unsigned Opcode = MI->getOpcode();
 824   int OpNum = (Opcode == ARM::t2BR_JT) ? 2 : 1;
 825   const MachineOperand &MO1 = MI->getOperand(OpNum);
 826   const MachineOperand &MO2 = MI->getOperand(OpNum+1); // Unique Id
 827   unsigned JTI = MO1.getIndex();
 828
 829   // Emit a label for the jump table.
 830   MCSymbol *JTISymbol = GetARMJTIPICJumpTableLabel2(JTI, MO2.getImm());
 831   OutStreamer.EmitLabel(JTISymbol);
 832
 833   // Emit each entry of the table.
 834   const MachineJumpTableInfo *MJTI = MF->getJumpTableInfo();
 835   const std::vector<MachineJumpTableEntry> &JT = MJTI->getJumpTables();
 836   const std::vector<MachineBasicBlock*> &JTBBs = JT[JTI].MBBs;
 837   unsigned OffsetWidth = 4;
 838   if (MI->getOpcode() == ARM::t2TBB_JT)
 839     OffsetWidth = 1;
 840   else if (MI->getOpcode() == ARM::t2TBH_JT)
 841     OffsetWidth = 2;
 842
 843   for (unsigned i = 0, e = JTBBs.size(); i != e; ++i) {
 844     MachineBasicBlock *MBB = JTBBs[i];
 845     const MCExpr *MBBSymbolExpr = MCSymbolRefExpr::Create(MBB->getSymbol(),
 846                                                       OutContext);
 847     // If this isn't a TBB or TBH, the entries are direct branch instructions.
 848     if (OffsetWidth == 4) {
 849       MCInst BrInst;
 850       BrInst.setOpcode(ARM::t2B);
 851       BrInst.addOperand(MCOperand::CreateExpr(MBBSymbolExpr));
 852       OutStreamer.EmitInstruction(BrInst);
 853       continue;
 854     }
 855     // Otherwise it's an offset from the dispatch instruction. Construct an
 856     // MCExpr for the entry. We want a value of the form:
 857     // (BasicBlockAddr - TableBeginAddr) / 2
 858     //
 859     // For example, a TBB table with entries jumping to basic blocks BB0 and BB1
 860     // would look like:
 861     // LJTI_0_0:
 862     //    .byte (LBB0 - LJTI_0_0) / 2
 863     //    .byte (LBB1 - LJTI_0_0) / 2
 864     const MCExpr *Expr =
 865       MCBinaryExpr::CreateSub(MBBSymbolExpr,
 866                               MCSymbolRefExpr::Create(JTISymbol, OutContext),
 867                               OutContext);
 868     Expr = MCBinaryExpr::CreateDiv(Expr, MCConstantExpr::Create(2, OutContext),
 869                                    OutContext);
 870     OutStreamer.EmitValue(Expr, OffsetWidth);
 871   }
 872 }
 873
 874 void ARMAsmPrinter::PrintDebugValueComment(const MachineInstr *MI,
 875                                            raw_ostream &OS) {
 876   unsigned NOps = MI->getNumOperands();
 877   assert(NOps==4);
 878   OS << '\t' << MAI->getCommentString() << "DEBUG_VALUE: ";
 879   // cast away const; DIetc do not take const operands for some reason.
 880   DIVariable V(const_cast<MDNode *>(MI->getOperand(NOps-1).getMetadata()));
 881   OS << V.getName();
 882   OS << " <- ";
 883   // Frame address.  Currently handles register +- offset only.
 884   assert(MI->getOperand(0).isReg() && MI->getOperand(1).isImm());
 885   OS << '['; printOperand(MI, 0, OS); OS << '+'; printOperand(MI, 1, OS);
 886   OS << ']';
 887   OS << "+";
 888   printOperand(MI, NOps-2, OS);
 889 }
 890
 891 static void populateADROperands(MCInst &Inst, unsigned Dest,
 892                                 const MCSymbol *Label,
 893                                 unsigned pred, unsigned ccreg,
 894                                 MCContext &Ctx) {
 895   const MCExpr *SymbolExpr = MCSymbolRefExpr::Create(Label, Ctx);
 896   Inst.addOperand(MCOperand::CreateReg(Dest));
 897   Inst.addOperand(MCOperand::CreateExpr(SymbolExpr));
 898   // Add predicate operands.
 899   Inst.addOperand(MCOperand::CreateImm(pred));
 900   Inst.addOperand(MCOperand::CreateReg(ccreg));
 901 }
 902
 903 void ARMAsmPrinter::EmitPatchedInstruction(const MachineInstr *MI,
 904                                            unsigned Opcode) {
 905   MCInst TmpInst;
 906
 907   // Emit the instruction as usual, just patch the opcode.
 908   LowerARMMachineInstrToMCInst(MI, TmpInst, *this);
 909   TmpInst.setOpcode(Opcode);
 910   OutStreamer.EmitInstruction(TmpInst);
 911 }
 912
 913 void ARMAsmPrinter::EmitUnwindingInstruction(const MachineInstr *MI) {
 914   assert(MI->getFlag(MachineInstr::FrameSetup) &&
 915       "Only instruction which are involved into frame setup code are allowed");
 916
 917   const MachineFunction &MF = *MI->getParent()->getParent();
 918   const TargetRegisterInfo *RegInfo = MF.getTarget().getRegisterInfo();
 919   const ARMFunctionInfo &AFI = *MF.getInfo<ARMFunctionInfo>();
 920
 921   unsigned FramePtr = RegInfo->getFrameRegister(MF);
 922   unsigned Opc = MI->getOpcode();
 923   unsigned SrcReg, DstReg;
 924
 925   if (Opc == ARM::tPUSH || Opc == ARM::tLDRpci) {
 926     // Two special cases:
 927     // 1) tPUSH does not have src/dst regs.
 928     // 2) for Thumb1 code we sometimes materialize the constant via constpool
 929     // load. Yes, this is pretty fragile, but for now I don't see better
 930     // way... :(
 931     SrcReg = DstReg = ARM::SP;
 932   } else {
 933     SrcReg = MI->getOperand(1).getReg();
 934     DstReg = MI->getOperand(0).getReg();
 935   }
 936
 937   // Try to figure out the unwinding opcode out of src / dst regs.
 938   if (MI->getDesc().mayStore()) {
 939     // Register saves.
 940     assert(DstReg == ARM::SP &&
 941            "Only stack pointer as a destination reg is supported");
 942
 943     SmallVector<unsigned, 4> RegList;
 944     // Skip src & dst reg, and pred ops.
 945     unsigned StartOp = 2 + 2;
 946     // Use all the operands.
 947     unsigned NumOffset = 0;
 948
 949     switch (Opc) {
 950     default:
 951       MI->dump();
 952       assert(0 && "Unsupported opcode for unwinding information");
 953     case ARM::tPUSH:
 954       // Special case here: no src & dst reg, but two extra imp ops.
 955       StartOp = 2; NumOffset = 2;
 956     case ARM::STMDB_UPD:
 957     case ARM::t2STMDB_UPD:
 958     case ARM::VSTMDDB_UPD:
 959       assert(SrcReg == ARM::SP &&
 960              "Only stack pointer as a source reg is supported");
 961       for (unsigned i = StartOp, NumOps = MI->getNumOperands() - NumOffset;
 962            i != NumOps; ++i)
 963         RegList.push_back(MI->getOperand(i).getReg());
 964       break;
 965     case ARM::STR_PRE:
 966       assert(MI->getOperand(2).getReg() == ARM::SP &&
 967              "Only stack pointer as a source reg is supported");
 968       RegList.push_back(SrcReg);
 969       break;
 970     }
 971     OutStreamer.EmitRegSave(RegList, Opc == ARM::VSTMDDB_UPD);
 972   } else {
 973     // Changes of stack / frame pointer.
 974     if (SrcReg == ARM::SP) {
 975       int64_t Offset = 0;
 976       switch (Opc) {
 977       default:
 978         MI->dump();
 979         assert(0 && "Unsupported opcode for unwinding information");
 980       case ARM::MOVr:
 981       case ARM::tMOVgpr2gpr:
 982       case ARM::tMOVgpr2tgpr:
 983         Offset = 0;
 984         break;
 985       case ARM::ADDri:
 986         Offset = -MI->getOperand(2).getImm();
 987         break;
 988       case ARM::SUBri:
 989       case ARM::t2SUBrSPi:
 990         Offset =  MI->getOperand(2).getImm();
 991         break;
 992       case ARM::tSUBspi:
 993         Offset =  MI->getOperand(2).getImm()*4;
 994         break;
 995       case ARM::tADDspi:
 996       case ARM::tADDrSPi:
 997         Offset = -MI->getOperand(2).getImm()*4;
 998         break;
 999       case ARM::tLDRpci: {
1000         // Grab the constpool index and check, whether it corresponds to
1001         // original or cloned constpool entry.
1002         unsigned CPI = MI->getOperand(1).getIndex();
1003         const MachineConstantPool *MCP = MF.getConstantPool();
1004         if (CPI >= MCP->getConstants().size())
1005           CPI = AFI.getOriginalCPIdx(CPI);
1006         assert(CPI != -1U && "Invalid constpool index");
1007
1008         // Derive the actual offset.
1009         const MachineConstantPoolEntry &CPE = MCP->getConstants()[CPI];
1010         assert(!CPE.isMachineConstantPoolEntry() && "Invalid constpool entry");
1011         // FIXME: Check for user, it should be "add" instruction!
1012         Offset = -cast<ConstantInt>(CPE.Val.ConstVal)->getSExtValue();
1013         break;
1014       }
1015       }
1016
1017       if (DstReg == FramePtr && FramePtr != ARM::SP)
1018         // Set-up of the frame pointer. Positive values correspond to "add"
1019         // instruction.
1020         OutStreamer.EmitSetFP(FramePtr, ARM::SP, -Offset);
1021       else if (DstReg == ARM::SP) {
1022         // Change of SP by an offset. Positive values correspond to "sub"
1023         // instruction.
1024         OutStreamer.EmitPad(Offset);
1025       } else {
1026         MI->dump();
1027         assert(0 && "Unsupported opcode for unwinding information");
1028       }
1029     } else if (DstReg == ARM::SP) {
1030       // FIXME: .movsp goes here
1031       MI->dump();
1032       assert(0 && "Unsupported opcode for unwinding information");
1033     }
1034     else {
1035       MI->dump();
1036       assert(0 && "Unsupported opcode for unwinding information");
1037     }
1038   }
1039 }
1040
1041 extern cl::opt<bool> EnableARMEHABI;
1042
1043 void ARMAsmPrinter::EmitInstruction(const MachineInstr *MI) {
1044   unsigned Opc = MI->getOpcode();
1045   switch (Opc) {
1046   default: break;
1047   case ARM::B: {
1048     // B is just a Bcc with an 'always' predicate.
1049     MCInst TmpInst;
1050     LowerARMMachineInstrToMCInst(MI, TmpInst, *this);
1051     TmpInst.setOpcode(ARM::Bcc);
1052     // Add predicate operands.
1053     TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1054     TmpInst.addOperand(MCOperand::CreateReg(0));
1055     OutStreamer.EmitInstruction(TmpInst);
1056     return;
1057   }
1058   case ARM::LDMIA_RET: {
1059     // LDMIA_RET is just a normal LDMIA_UPD instruction that targets PC and as
1060     // such has additional code-gen properties and scheduling information.
1061     // To emit it, we just construct as normal and set the opcode to LDMIA_UPD.
1062     MCInst TmpInst;
1063     LowerARMMachineInstrToMCInst(MI, TmpInst, *this);
1064     TmpInst.setOpcode(ARM::LDMIA_UPD);
1065     OutStreamer.EmitInstruction(TmpInst);
1066     return;
1067   }
1068   case ARM::t2ADDrSPi:
1069   case ARM::t2ADDrSPi12:
1070   case ARM::t2SUBrSPi:
1071   case ARM::t2SUBrSPi12:
1072     assert ((MI->getOperand(1).getReg() == ARM::SP) &&
1073             "Unexpected source register!");
1074     break;
1075
1076   case ARM::t2MOVi32imm: assert(0 && "Should be lowered by thumb2it pass");
1077   case ARM::DBG_VALUE: {
1078     if (isVerbose() && OutStreamer.hasRawTextSupport()) {
1079       SmallString<128> TmpStr;
1080       raw_svector_ostream OS(TmpStr);
1081       PrintDebugValueComment(MI, OS);
1082       OutStreamer.EmitRawText(StringRef(OS.str()));
1083     }
1084     return;
1085   }
1086   case ARM::tBfar: {
1087     MCInst TmpInst;
1088     TmpInst.setOpcode(ARM::tBL);
1089     TmpInst.addOperand(MCOperand::CreateExpr(MCSymbolRefExpr::Create(
1090           MI->getOperand(0).getMBB()->getSymbol(), OutContext)));
1091     OutStreamer.EmitInstruction(TmpInst);
1092     return;
1093   }
1094   case ARM::LEApcrel:
1095   case ARM::tLEApcrel:
1096   case ARM::t2LEApcrel: {
1097     // FIXME: Need to also handle globals and externals
1098     MCInst TmpInst;
1099     TmpInst.setOpcode(MI->getOpcode() == ARM::t2LEApcrel ? ARM::t2ADR
1100                       : (MI->getOpcode() == ARM::tLEApcrel ? ARM::tADR
1101                          : ARM::ADR));
1102     populateADROperands(TmpInst, MI->getOperand(0).getReg(),
1103                         GetCPISymbol(MI->getOperand(1).getIndex()),
1104                         MI->getOperand(2).getImm(), MI->getOperand(3).getReg(),
1105                         OutContext);
1106     OutStreamer.EmitInstruction(TmpInst);
1107     return;
1108   }
1109   case ARM::LEApcrelJT:
1110   case ARM::tLEApcrelJT:
1111   case ARM::t2LEApcrelJT: {
1112     MCInst TmpInst;
1113     TmpInst.setOpcode(MI->getOpcode() == ARM::t2LEApcrelJT ? ARM::t2ADR
1114                       : (MI->getOpcode() == ARM::tLEApcrelJT ? ARM::tADR
1115                          : ARM::ADR));
1116     populateADROperands(TmpInst, MI->getOperand(0).getReg(),
1117                       GetARMJTIPICJumpTableLabel2(MI->getOperand(1).getIndex(),
1118                                                   MI->getOperand(2).getImm()),
1119                       MI->getOperand(3).getImm(), MI->getOperand(4).getReg(),
1120                       OutContext);
1121     OutStreamer.EmitInstruction(TmpInst);
1122     return;
1123   }
1124   case ARM::MOVPCRX: {
1125     MCInst TmpInst;
1126     TmpInst.setOpcode(ARM::MOVr);
1127     TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1128     TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1129     // Add predicate operands.
1130     TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1131     TmpInst.addOperand(MCOperand::CreateReg(0));
1132     // Add 's' bit operand (always reg0 for this)
1133     TmpInst.addOperand(MCOperand::CreateReg(0));
1134     OutStreamer.EmitInstruction(TmpInst);
1135     return;
1136   }
1137   // Darwin call instructions are just normal call instructions with different
1138   // clobber semantics (they clobber R9).
1139   case ARM::BLr9:
1140   case ARM::BLr9_pred:
1141   case ARM::BLXr9:
1142   case ARM::BLXr9_pred: {
1143     unsigned newOpc;
1144     switch (Opc) {
1145     default: assert(0);
1146     case ARM::BLr9:       newOpc = ARM::BL; break;
1147     case ARM::BLr9_pred:  newOpc = ARM::BL_pred; break;
1148     case ARM::BLXr9:      newOpc = ARM::BLX; break;
1149     case ARM::BLXr9_pred: newOpc = ARM::BLX_pred; break;
1150     }
1151     MCInst TmpInst;
1152     LowerARMMachineInstrToMCInst(MI, TmpInst, *this);
1153     TmpInst.setOpcode(newOpc);
1154     OutStreamer.EmitInstruction(TmpInst);
1155     return;
1156   }
1157   case ARM::BXr9_CALL:
1158   case ARM::BX_CALL: {
1159     {
1160       MCInst TmpInst;
1161       TmpInst.setOpcode(ARM::MOVr);
1162       TmpInst.addOperand(MCOperand::CreateReg(ARM::LR));
1163       TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1164       // Add predicate operands.
1165       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1166       TmpInst.addOperand(MCOperand::CreateReg(0));
1167       // Add 's' bit operand (always reg0 for this)
1168       TmpInst.addOperand(MCOperand::CreateReg(0));
1169       OutStreamer.EmitInstruction(TmpInst);
1170     }
1171     {
1172       MCInst TmpInst;
1173       TmpInst.setOpcode(ARM::BX);
1174       TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1175       OutStreamer.EmitInstruction(TmpInst);
1176     }
1177     return;
1178   }
1179   case ARM::BMOVPCRXr9_CALL:
1180   case ARM::BMOVPCRX_CALL: {
1181     {
1182       MCInst TmpInst;
1183       TmpInst.setOpcode(ARM::MOVr);
1184       TmpInst.addOperand(MCOperand::CreateReg(ARM::LR));
1185       TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1186       // Add predicate operands.
1187       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1188       TmpInst.addOperand(MCOperand::CreateReg(0));
1189       // Add 's' bit operand (always reg0 for this)
1190       TmpInst.addOperand(MCOperand::CreateReg(0));
1191       OutStreamer.EmitInstruction(TmpInst);
1192     }
1193     {
1194       MCInst TmpInst;
1195       TmpInst.setOpcode(ARM::MOVr);
1196       TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1197       TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1198       // Add predicate operands.
1199       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1200       TmpInst.addOperand(MCOperand::CreateReg(0));
1201       // Add 's' bit operand (always reg0 for this)
1202       TmpInst.addOperand(MCOperand::CreateReg(0));
1203       OutStreamer.EmitInstruction(TmpInst);
1204     }
1205     return;
1206   }
1207   case ARM::MOVi16_ga_pcrel:
1208   case ARM::t2MOVi16_ga_pcrel: {
1209     MCInst TmpInst;
1210     TmpInst.setOpcode(Opc == ARM::MOVi16_ga_pcrel? ARM::MOVi16 : ARM::t2MOVi16);
1211     TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1212
1213     unsigned TF = MI->getOperand(1).getTargetFlags();
1214     bool isPIC = TF == ARMII::MO_LO16_NONLAZY_PIC;
1215     const GlobalValue *GV = MI->getOperand(1).getGlobal();
1216     MCSymbol *GVSym = GetARMGVSymbol(GV);
1217     const MCExpr *GVSymExpr = MCSymbolRefExpr::Create(GVSym, OutContext);
1218     if (isPIC) {
1219       MCSymbol *LabelSym = getPICLabel(MAI->getPrivateGlobalPrefix(),
1220                                        getFunctionNumber(),
1221                                        MI->getOperand(2).getImm(), OutContext);
1222       const MCExpr *LabelSymExpr= MCSymbolRefExpr::Create(LabelSym, OutContext);
1223       unsigned PCAdj = (Opc == ARM::MOVi16_ga_pcrel) ? 8 : 4;
1224       const MCExpr *PCRelExpr =
1225         ARMMCExpr::CreateLower16(MCBinaryExpr::CreateSub(GVSymExpr,
1226                                   MCBinaryExpr::CreateAdd(LabelSymExpr,
1227                                       MCConstantExpr::Create(PCAdj, OutContext),
1228                                           OutContext), OutContext), OutContext);
1229       TmpInst.addOperand(MCOperand::CreateExpr(PCRelExpr));
1230     } else {
1231       const MCExpr *RefExpr= ARMMCExpr::CreateLower16(GVSymExpr, OutContext);
1232       TmpInst.addOperand(MCOperand::CreateExpr(RefExpr));
1233     }
1234
1235     // Add predicate operands.
1236     TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1237     TmpInst.addOperand(MCOperand::CreateReg(0));
1238     // Add 's' bit operand (always reg0 for this)
1239     TmpInst.addOperand(MCOperand::CreateReg(0));
1240     OutStreamer.EmitInstruction(TmpInst);
1241     return;
1242   }
1243   case ARM::MOVTi16_ga_pcrel:
1244   case ARM::t2MOVTi16_ga_pcrel: {
1245     MCInst TmpInst;
1246     TmpInst.setOpcode(Opc == ARM::MOVTi16_ga_pcrel
1247                       ? ARM::MOVTi16 : ARM::t2MOVTi16);
1248     TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1249     TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(1).getReg()));
1250
1251     unsigned TF = MI->getOperand(2).getTargetFlags();
1252     bool isPIC = TF == ARMII::MO_HI16_NONLAZY_PIC;
1253     const GlobalValue *GV = MI->getOperand(2).getGlobal();
1254     MCSymbol *GVSym = GetARMGVSymbol(GV);
1255     const MCExpr *GVSymExpr = MCSymbolRefExpr::Create(GVSym, OutContext);
1256     if (isPIC) {
1257       MCSymbol *LabelSym = getPICLabel(MAI->getPrivateGlobalPrefix(),
1258                                        getFunctionNumber(),
1259                                        MI->getOperand(3).getImm(), OutContext);
1260       const MCExpr *LabelSymExpr= MCSymbolRefExpr::Create(LabelSym, OutContext);
1261       unsigned PCAdj = (Opc == ARM::MOVTi16_ga_pcrel) ? 8 : 4;
1262       const MCExpr *PCRelExpr =
1263         ARMMCExpr::CreateUpper16(MCBinaryExpr::CreateSub(GVSymExpr,
1264                                    MCBinaryExpr::CreateAdd(LabelSymExpr,
1265                                       MCConstantExpr::Create(PCAdj, OutContext),
1266                                           OutContext), OutContext), OutContext);
1267       TmpInst.addOperand(MCOperand::CreateExpr(PCRelExpr));
1268     } else {
1269       const MCExpr *RefExpr= ARMMCExpr::CreateUpper16(GVSymExpr, OutContext);
1270       TmpInst.addOperand(MCOperand::CreateExpr(RefExpr));
1271     }
1272     // Add predicate operands.
1273     TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1274     TmpInst.addOperand(MCOperand::CreateReg(0));
1275     // Add 's' bit operand (always reg0 for this)
1276     TmpInst.addOperand(MCOperand::CreateReg(0));
1277     OutStreamer.EmitInstruction(TmpInst);
1278     return;
1279   }
1280   case ARM::tPICADD: {
1281     // This is a pseudo op for a label + instruction sequence, which looks like:
1282     // LPC0:
1283     //     add r0, pc
1284     // This adds the address of LPC0 to r0.
1285
1286     // Emit the label.
1287     OutStreamer.EmitLabel(getPICLabel(MAI->getPrivateGlobalPrefix(),
1288                           getFunctionNumber(), MI->getOperand(2).getImm(),
1289                           OutContext));
1290
1291     // Form and emit the add.
1292     MCInst AddInst;
1293     AddInst.setOpcode(ARM::tADDhirr);
1294     AddInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1295     AddInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1296     AddInst.addOperand(MCOperand::CreateReg(ARM::PC));
1297     // Add predicate operands.
1298     AddInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1299     AddInst.addOperand(MCOperand::CreateReg(0));
1300     OutStreamer.EmitInstruction(AddInst);
1301     return;
1302   }
1303   case ARM::PICADD: {
1304     // This is a pseudo op for a label + instruction sequence, which looks like:
1305     // LPC0:
1306     //     add r0, pc, r0
1307     // This adds the address of LPC0 to r0.
1308
1309     // Emit the label.
1310     OutStreamer.EmitLabel(getPICLabel(MAI->getPrivateGlobalPrefix(),
1311                           getFunctionNumber(), MI->getOperand(2).getImm(),
1312                           OutContext));
1313
1314     // Form and emit the add.
1315     MCInst AddInst;
1316     AddInst.setOpcode(ARM::ADDrr);
1317     AddInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1318     AddInst.addOperand(MCOperand::CreateReg(ARM::PC));
1319     AddInst.addOperand(MCOperand::CreateReg(MI->getOperand(1).getReg()));
1320     // Add predicate operands.
1321     AddInst.addOperand(MCOperand::CreateImm(MI->getOperand(3).getImm()));
1322     AddInst.addOperand(MCOperand::CreateReg(MI->getOperand(4).getReg()));
1323     // Add 's' bit operand (always reg0 for this)
1324     AddInst.addOperand(MCOperand::CreateReg(0));
1325     OutStreamer.EmitInstruction(AddInst);
1326     return;
1327   }
1328   case ARM::PICSTR:
1329   case ARM::PICSTRB:
1330   case ARM::PICSTRH:
1331   case ARM::PICLDR:
1332   case ARM::PICLDRB:
1333   case ARM::PICLDRH:
1334   case ARM::PICLDRSB:
1335   case ARM::PICLDRSH: {
1336     // This is a pseudo op for a label + instruction sequence, which looks like:
1337     // LPC0:
1338     //     OP r0, [pc, r0]
1339     // The LCP0 label is referenced by a constant pool entry in order to get
1340     // a PC-relative address at the ldr instruction.
1341
1342     // Emit the label.
1343     OutStreamer.EmitLabel(getPICLabel(MAI->getPrivateGlobalPrefix(),
1344                           getFunctionNumber(), MI->getOperand(2).getImm(),
1345                           OutContext));
1346
1347     // Form and emit the load
1348     unsigned Opcode;
1349     switch (MI->getOpcode()) {
1350     default:
1351       llvm_unreachable("Unexpected opcode!");
1352     case ARM::PICSTR:   Opcode = ARM::STRrs; break;
1353     case ARM::PICSTRB:  Opcode = ARM::STRBrs; break;
1354     case ARM::PICSTRH:  Opcode = ARM::STRH; break;
1355     case ARM::PICLDR:   Opcode = ARM::LDRrs; break;
1356     case ARM::PICLDRB:  Opcode = ARM::LDRBrs; break;
1357     case ARM::PICLDRH:  Opcode = ARM::LDRH; break;
1358     case ARM::PICLDRSB: Opcode = ARM::LDRSB; break;
1359     case ARM::PICLDRSH: Opcode = ARM::LDRSH; break;
1360     }
1361     MCInst LdStInst;
1362     LdStInst.setOpcode(Opcode);
1363     LdStInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1364     LdStInst.addOperand(MCOperand::CreateReg(ARM::PC));
1365     LdStInst.addOperand(MCOperand::CreateReg(MI->getOperand(1).getReg()));
1366     LdStInst.addOperand(MCOperand::CreateImm(0));
1367     // Add predicate operands.
1368     LdStInst.addOperand(MCOperand::CreateImm(MI->getOperand(3).getImm()));
1369     LdStInst.addOperand(MCOperand::CreateReg(MI->getOperand(4).getReg()));
1370     OutStreamer.EmitInstruction(LdStInst);
1371
1372     return;
1373   }
1374   case ARM::CONSTPOOL_ENTRY: {
1375     /// CONSTPOOL_ENTRY - This instruction represents a floating constant pool
1376     /// in the function.  The first operand is the ID# for this instruction, the
1377     /// second is the index into the MachineConstantPool that this is, the third
1378     /// is the size in bytes of this constant pool entry.
1379     unsigned LabelId = (unsigned)MI->getOperand(0).getImm();
1380     unsigned CPIdx   = (unsigned)MI->getOperand(1).getIndex();
1381
1382     EmitAlignment(2);
1383     OutStreamer.EmitLabel(GetCPISymbol(LabelId));
1384
1385     const MachineConstantPoolEntry &MCPE = MCP->getConstants()[CPIdx];
1386     if (MCPE.isMachineConstantPoolEntry())
1387       EmitMachineConstantPoolValue(MCPE.Val.MachineCPVal);
1388     else
1389       EmitGlobalConstant(MCPE.Val.ConstVal);
1390
1391     return;
1392   }
1393   case ARM::t2BR_JT: {
1394     // Lower and emit the instruction itself, then the jump table following it.
1395     MCInst TmpInst;
1396     TmpInst.setOpcode(ARM::tMOVgpr2gpr);
1397     TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1398     TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1399     // Add predicate operands.
1400     TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1401     TmpInst.addOperand(MCOperand::CreateReg(0));
1402     OutStreamer.EmitInstruction(TmpInst);
1403     // Output the data for the jump table itself
1404     EmitJump2Table(MI);
1405     return;
1406   }
1407   case ARM::t2TBB_JT: {
1408     // Lower and emit the instruction itself, then the jump table following it.
1409     MCInst TmpInst;
1410
1411     TmpInst.setOpcode(ARM::t2TBB);
1412     TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1413     TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1414     // Add predicate operands.
1415     TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1416     TmpInst.addOperand(MCOperand::CreateReg(0));
1417     OutStreamer.EmitInstruction(TmpInst);
1418     // Output the data for the jump table itself
1419     EmitJump2Table(MI);
1420     // Make sure the next instruction is 2-byte aligned.
1421     EmitAlignment(1);
1422     return;
1423   }
1424   case ARM::t2TBH_JT: {
1425     // Lower and emit the instruction itself, then the jump table following it.
1426     MCInst TmpInst;
1427
1428     TmpInst.setOpcode(ARM::t2TBH);
1429     TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1430     TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1431     // Add predicate operands.
1432     TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1433     TmpInst.addOperand(MCOperand::CreateReg(0));
1434     OutStreamer.EmitInstruction(TmpInst);
1435     // Output the data for the jump table itself
1436     EmitJump2Table(MI);
1437     return;
1438   }
1439   case ARM::tBR_JTr:
1440   case ARM::BR_JTr: {
1441     // Lower and emit the instruction itself, then the jump table following it.
1442     // mov pc, target
1443     MCInst TmpInst;
1444     unsigned Opc = MI->getOpcode() == ARM::BR_JTr ?
1445       ARM::MOVr : ARM::tMOVgpr2gpr;
1446     TmpInst.setOpcode(Opc);
1447     TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1448     TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1449     // Add predicate operands.
1450     TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1451     TmpInst.addOperand(MCOperand::CreateReg(0));
1452     // Add 's' bit operand (always reg0 for this)
1453     if (Opc == ARM::MOVr)
1454       TmpInst.addOperand(MCOperand::CreateReg(0));
1455     OutStreamer.EmitInstruction(TmpInst);
1456
1457     // Make sure the Thumb jump table is 4-byte aligned.
1458     if (Opc == ARM::tMOVgpr2gpr)
1459       EmitAlignment(2);
1460
1461     // Output the data for the jump table itself
1462     EmitJumpTable(MI);
1463     return;
1464   }
1465   case ARM::BR_JTm: {
1466     // Lower and emit the instruction itself, then the jump table following it.
1467     // ldr pc, target
1468     MCInst TmpInst;
1469     if (MI->getOperand(1).getReg() == 0) {
1470       // literal offset
1471       TmpInst.setOpcode(ARM::LDRi12);
1472       TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1473       TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1474       TmpInst.addOperand(MCOperand::CreateImm(MI->getOperand(2).getImm()));
1475     } else {
1476       TmpInst.setOpcode(ARM::LDRrs);
1477       TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1478       TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1479       TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(1).getReg()));
1480       TmpInst.addOperand(MCOperand::CreateImm(0));
1481     }
1482     // Add predicate operands.
1483     TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1484     TmpInst.addOperand(MCOperand::CreateReg(0));
1485     OutStreamer.EmitInstruction(TmpInst);
1486
1487     // Output the data for the jump table itself
1488     EmitJumpTable(MI);
1489     return;
1490   }
1491   case ARM::BR_JTadd: {
1492     // Lower and emit the instruction itself, then the jump table following it.
1493     // add pc, target, idx
1494     MCInst TmpInst;
1495     TmpInst.setOpcode(ARM::ADDrr);
1496     TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1497     TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1498     TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(1).getReg()));
1499     // Add predicate operands.
1500     TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1501     TmpInst.addOperand(MCOperand::CreateReg(0));
1502     // Add 's' bit operand (always reg0 for this)
1503     TmpInst.addOperand(MCOperand::CreateReg(0));
1504     OutStreamer.EmitInstruction(TmpInst);
1505
1506     // Output the data for the jump table itself
1507     EmitJumpTable(MI);
1508     return;
1509   }
1510   case ARM::TRAP: {
1511     // Non-Darwin binutils don't yet support the "trap" mnemonic.
1512     // FIXME: Remove this special case when they do.
1513     if (!Subtarget->isTargetDarwin()) {
1514       //.long 0xe7ffdefe @ trap
1515       uint32_t Val = 0xe7ffdefeUL;
1516       OutStreamer.AddComment("trap");
1517       OutStreamer.EmitIntValue(Val, 4);
1518       return;
1519     }
1520     break;
1521   }
1522   case ARM::tTRAP: {
1523     // Non-Darwin binutils don't yet support the "trap" mnemonic.
1524     // FIXME: Remove this special case when they do.
1525     if (!Subtarget->isTargetDarwin()) {
1526       //.short 57086 @ trap
1527       uint16_t Val = 0xdefe;
1528       OutStreamer.AddComment("trap");
1529       OutStreamer.EmitIntValue(Val, 2);
1530       return;
1531     }
1532     break;
1533   }
1534   case ARM::t2Int_eh_sjlj_setjmp:
1535   case ARM::t2Int_eh_sjlj_setjmp_nofp:
1536   case ARM::tInt_eh_sjlj_setjmp: {
1537     // Two incoming args: GPR:$src, GPR:$val
1538     // mov $val, pc
1539     // adds $val, #7
1540     // str $val, [$src, #4]
1541     // movs r0, #0
1542     // b 1f
1543     // movs r0, #1
1544     // 1:
1545     unsigned SrcReg = MI->getOperand(0).getReg();
1546     unsigned ValReg = MI->getOperand(1).getReg();
1547     MCSymbol *Label = GetARMSJLJEHLabel();
1548     {
1549       MCInst TmpInst;
1550       TmpInst.setOpcode(ARM::tMOVgpr2tgpr);
1551       TmpInst.addOperand(MCOperand::CreateReg(ValReg));
1552       TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1553       // 's' bit operand
1554       TmpInst.addOperand(MCOperand::CreateReg(ARM::CPSR));
1555       OutStreamer.AddComment("eh_setjmp begin");
1556       OutStreamer.EmitInstruction(TmpInst);
1557     }
1558     {
1559       MCInst TmpInst;
1560       TmpInst.setOpcode(ARM::tADDi3);
1561       TmpInst.addOperand(MCOperand::CreateReg(ValReg));
1562       // 's' bit operand
1563       TmpInst.addOperand(MCOperand::CreateReg(ARM::CPSR));
1564       TmpInst.addOperand(MCOperand::CreateReg(ValReg));
1565       TmpInst.addOperand(MCOperand::CreateImm(7));
1566       // Predicate.
1567       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1568       TmpInst.addOperand(MCOperand::CreateReg(0));
1569       OutStreamer.EmitInstruction(TmpInst);
1570     }
1571     {
1572       MCInst TmpInst;
1573       TmpInst.setOpcode(ARM::tSTRi);
1574       TmpInst.addOperand(MCOperand::CreateReg(ValReg));
1575       TmpInst.addOperand(MCOperand::CreateReg(SrcReg));
1576       // The offset immediate is #4. The operand value is scaled by 4 for the
1577       // tSTR instruction.
1578       TmpInst.addOperand(MCOperand::CreateImm(1));
1579       // Predicate.
1580       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1581       TmpInst.addOperand(MCOperand::CreateReg(0));
1582       OutStreamer.EmitInstruction(TmpInst);
1583     }
1584     {
1585       MCInst TmpInst;
1586       TmpInst.setOpcode(ARM::tMOVi8);
1587       TmpInst.addOperand(MCOperand::CreateReg(ARM::R0));
1588       TmpInst.addOperand(MCOperand::CreateReg(ARM::CPSR));
1589       TmpInst.addOperand(MCOperand::CreateImm(0));
1590       // Predicate.
1591       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1592       TmpInst.addOperand(MCOperand::CreateReg(0));
1593       OutStreamer.EmitInstruction(TmpInst);
1594     }
1595     {
1596       const MCExpr *SymbolExpr = MCSymbolRefExpr::Create(Label, OutContext);
1597       MCInst TmpInst;
1598       TmpInst.setOpcode(ARM::tB);
1599       TmpInst.addOperand(MCOperand::CreateExpr(SymbolExpr));
1600       OutStreamer.EmitInstruction(TmpInst);
1601     }
1602     {
1603       MCInst TmpInst;
1604       TmpInst.setOpcode(ARM::tMOVi8);
1605       TmpInst.addOperand(MCOperand::CreateReg(ARM::R0));
1606       TmpInst.addOperand(MCOperand::CreateReg(ARM::CPSR));
1607       TmpInst.addOperand(MCOperand::CreateImm(1));
1608       // Predicate.
1609       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1610       TmpInst.addOperand(MCOperand::CreateReg(0));
1611       OutStreamer.AddComment("eh_setjmp end");
1612       OutStreamer.EmitInstruction(TmpInst);
1613     }
1614     OutStreamer.EmitLabel(Label);
1615     return;
1616   }
1617
1618   case ARM::Int_eh_sjlj_setjmp_nofp:
1619   case ARM::Int_eh_sjlj_setjmp: {
1620     // Two incoming args: GPR:$src, GPR:$val
1621     // add $val, pc, #8
1622     // str $val, [$src, #+4]
1623     // mov r0, #0
1624     // add pc, pc, #0
1625     // mov r0, #1
1626     unsigned SrcReg = MI->getOperand(0).getReg();
1627     unsigned ValReg = MI->getOperand(1).getReg();
1628
1629     {
1630       MCInst TmpInst;
1631       TmpInst.setOpcode(ARM::ADDri);
1632       TmpInst.addOperand(MCOperand::CreateReg(ValReg));
1633       TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1634       TmpInst.addOperand(MCOperand::CreateImm(8));
1635       // Predicate.
1636       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1637       TmpInst.addOperand(MCOperand::CreateReg(0));
1638       // 's' bit operand (always reg0 for this).
1639       TmpInst.addOperand(MCOperand::CreateReg(0));
1640       OutStreamer.AddComment("eh_setjmp begin");
1641       OutStreamer.EmitInstruction(TmpInst);
1642     }
1643     {
1644       MCInst TmpInst;
1645       TmpInst.setOpcode(ARM::STRi12);
1646       TmpInst.addOperand(MCOperand::CreateReg(ValReg));
1647       TmpInst.addOperand(MCOperand::CreateReg(SrcReg));
1648       TmpInst.addOperand(MCOperand::CreateImm(4));
1649       // Predicate.
1650       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1651       TmpInst.addOperand(MCOperand::CreateReg(0));
1652       OutStreamer.EmitInstruction(TmpInst);
1653     }
1654     {
1655       MCInst TmpInst;
1656       TmpInst.setOpcode(ARM::MOVi);
1657       TmpInst.addOperand(MCOperand::CreateReg(ARM::R0));
1658       TmpInst.addOperand(MCOperand::CreateImm(0));
1659       // Predicate.
1660       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1661       TmpInst.addOperand(MCOperand::CreateReg(0));
1662       // 's' bit operand (always reg0 for this).
1663       TmpInst.addOperand(MCOperand::CreateReg(0));
1664       OutStreamer.EmitInstruction(TmpInst);
1665     }
1666     {
1667       MCInst TmpInst;
1668       TmpInst.setOpcode(ARM::ADDri);
1669       TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1670       TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1671       TmpInst.addOperand(MCOperand::CreateImm(0));
1672       // Predicate.
1673       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1674       TmpInst.addOperand(MCOperand::CreateReg(0));
1675       // 's' bit operand (always reg0 for this).
1676       TmpInst.addOperand(MCOperand::CreateReg(0));
1677       OutStreamer.EmitInstruction(TmpInst);
1678     }
1679     {
1680       MCInst TmpInst;
1681       TmpInst.setOpcode(ARM::MOVi);
1682       TmpInst.addOperand(MCOperand::CreateReg(ARM::R0));
1683       TmpInst.addOperand(MCOperand::CreateImm(1));
1684       // Predicate.
1685       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1686       TmpInst.addOperand(MCOperand::CreateReg(0));
1687       // 's' bit operand (always reg0 for this).
1688       TmpInst.addOperand(MCOperand::CreateReg(0));
1689       OutStreamer.AddComment("eh_setjmp end");
1690       OutStreamer.EmitInstruction(TmpInst);
1691     }
1692     return;
1693   }
1694   case ARM::Int_eh_sjlj_longjmp: {
1695     // ldr sp, [$src, #8]
1696     // ldr $scratch, [$src, #4]
1697     // ldr r7, [$src]
1698     // bx $scratch
1699     unsigned SrcReg = MI->getOperand(0).getReg();
1700     unsigned ScratchReg = MI->getOperand(1).getReg();
1701     {
1702       MCInst TmpInst;
1703       TmpInst.setOpcode(ARM::LDRi12);
1704       TmpInst.addOperand(MCOperand::CreateReg(ARM::SP));
1705       TmpInst.addOperand(MCOperand::CreateReg(SrcReg));
1706       TmpInst.addOperand(MCOperand::CreateImm(8));
1707       // Predicate.
1708       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1709       TmpInst.addOperand(MCOperand::CreateReg(0));
1710       OutStreamer.EmitInstruction(TmpInst);
1711     }
1712     {
1713       MCInst TmpInst;
1714       TmpInst.setOpcode(ARM::LDRi12);
1715       TmpInst.addOperand(MCOperand::CreateReg(ScratchReg));
1716       TmpInst.addOperand(MCOperand::CreateReg(SrcReg));
1717       TmpInst.addOperand(MCOperand::CreateImm(4));
1718       // Predicate.
1719       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1720       TmpInst.addOperand(MCOperand::CreateReg(0));
1721       OutStreamer.EmitInstruction(TmpInst);
1722     }
1723     {
1724       MCInst TmpInst;
1725       TmpInst.setOpcode(ARM::LDRi12);
1726       TmpInst.addOperand(MCOperand::CreateReg(ARM::R7));
1727       TmpInst.addOperand(MCOperand::CreateReg(SrcReg));
1728       TmpInst.addOperand(MCOperand::CreateImm(0));
1729       // Predicate.
1730       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1731       TmpInst.addOperand(MCOperand::CreateReg(0));
1732       OutStreamer.EmitInstruction(TmpInst);
1733     }
1734     {
1735       MCInst TmpInst;
1736       TmpInst.setOpcode(ARM::BX);
1737       TmpInst.addOperand(MCOperand::CreateReg(ScratchReg));
1738       // Predicate.
1739       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1740       TmpInst.addOperand(MCOperand::CreateReg(0));
1741       OutStreamer.EmitInstruction(TmpInst);
1742     }
1743     return;
1744   }
1745   case ARM::tInt_eh_sjlj_longjmp: {
1746     // ldr $scratch, [$src, #8]
1747     // mov sp, $scratch
1748     // ldr $scratch, [$src, #4]
1749     // ldr r7, [$src]
1750     // bx $scratch
1751     unsigned SrcReg = MI->getOperand(0).getReg();
1752     unsigned ScratchReg = MI->getOperand(1).getReg();
1753     {
1754       MCInst TmpInst;
1755       TmpInst.setOpcode(ARM::tLDRi);
1756       TmpInst.addOperand(MCOperand::CreateReg(ScratchReg));
1757       TmpInst.addOperand(MCOperand::CreateReg(SrcReg));
1758       // The offset immediate is #8. The operand value is scaled by 4 for the
1759       // tLDR instruction.
1760       TmpInst.addOperand(MCOperand::CreateImm(2));
1761       // Predicate.
1762       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1763       TmpInst.addOperand(MCOperand::CreateReg(0));
1764       OutStreamer.EmitInstruction(TmpInst);
1765     }
1766     {
1767       MCInst TmpInst;
1768       TmpInst.setOpcode(ARM::tMOVtgpr2gpr);
1769       TmpInst.addOperand(MCOperand::CreateReg(ARM::SP));
1770       TmpInst.addOperand(MCOperand::CreateReg(ScratchReg));
1771       // Predicate.
1772       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1773       TmpInst.addOperand(MCOperand::CreateReg(0));
1774       OutStreamer.EmitInstruction(TmpInst);
1775     }
1776     {
1777       MCInst TmpInst;
1778       TmpInst.setOpcode(ARM::tLDRi);
1779       TmpInst.addOperand(MCOperand::CreateReg(ScratchReg));
1780       TmpInst.addOperand(MCOperand::CreateReg(SrcReg));
1781       TmpInst.addOperand(MCOperand::CreateImm(1));
1782       // Predicate.
1783       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1784       TmpInst.addOperand(MCOperand::CreateReg(0));
1785       OutStreamer.EmitInstruction(TmpInst);
1786     }
1787     {
1788       MCInst TmpInst;
1789       TmpInst.setOpcode(ARM::tLDRr);
1790       TmpInst.addOperand(MCOperand::CreateReg(ARM::R7));
1791       TmpInst.addOperand(MCOperand::CreateReg(SrcReg));
1792       TmpInst.addOperand(MCOperand::CreateReg(0));
1793       // Predicate.
1794       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1795       TmpInst.addOperand(MCOperand::CreateReg(0));
1796       OutStreamer.EmitInstruction(TmpInst);
1797     }
1798     {
1799       MCInst TmpInst;
1800       TmpInst.setOpcode(ARM::tBX_RET_vararg);
1801       TmpInst.addOperand(MCOperand::CreateReg(ScratchReg));
1802       // Predicate.
1803       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1804       TmpInst.addOperand(MCOperand::CreateReg(0));
1805       OutStreamer.EmitInstruction(TmpInst);
1806     }
1807     return;
1808   }
1809   // Tail jump branches are really just branch instructions with additional
1810   // code-gen attributes. Convert them to the canonical form here.
1811   case ARM::TAILJMPd:
1812   case ARM::TAILJMPdND: {
1813     MCInst TmpInst, TmpInst2;
1814     // Lower the instruction as-is to get the operands properly converted.
1815     LowerARMMachineInstrToMCInst(MI, TmpInst2, *this);
1816     TmpInst.setOpcode(ARM::Bcc);
1817     TmpInst.addOperand(TmpInst2.getOperand(0));
1818     // Add predicate operands.
1819     TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1820     TmpInst.addOperand(MCOperand::CreateReg(0));
1821     OutStreamer.AddComment("TAILCALL");
1822     OutStreamer.EmitInstruction(TmpInst);
1823     return;
1824   }
1825   case ARM::tTAILJMPd:
1826   case ARM::tTAILJMPdND: {
1827     MCInst TmpInst, TmpInst2;
1828     LowerARMMachineInstrToMCInst(MI, TmpInst2, *this);
1829     TmpInst.setOpcode(ARM::tB);
1830     TmpInst.addOperand(TmpInst2.getOperand(0));
1831     OutStreamer.AddComment("TAILCALL");
1832     OutStreamer.EmitInstruction(TmpInst);
1833     return;
1834   }
1835   case ARM::TAILJMPrND:
1836   case ARM::tTAILJMPrND:
1837   case ARM::TAILJMPr:
1838   case ARM::tTAILJMPr: {
1839     unsigned newOpc = (Opc == ARM::TAILJMPr || Opc == ARM::TAILJMPrND)
1840       ? ARM::BX : ARM::tBX;
1841     MCInst TmpInst;
1842     TmpInst.setOpcode(newOpc);
1843     TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1844     // Predicate.
1845     TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1846     TmpInst.addOperand(MCOperand::CreateReg(0));
1847     OutStreamer.AddComment("TAILCALL");
1848     OutStreamer.EmitInstruction(TmpInst);
1849     return;
1850   }
1851
1852   // These are the pseudos created to comply with stricter operand restrictions
1853   // on ARMv5. Lower them now to "normal" instructions, since all the
1854   // restrictions are already satisfied.
1855   case ARM::MULv5:
1856     EmitPatchedInstruction(MI, ARM::MUL);
1857     return;
1858   case ARM::MLAv5:
1859     EmitPatchedInstruction(MI, ARM::MLA);
1860     return;
1861   case ARM::SMULLv5:
1862     EmitPatchedInstruction(MI, ARM::SMULL);
1863     return;
1864   case ARM::UMULLv5:
1865     EmitPatchedInstruction(MI, ARM::UMULL);
1866     return;
1867   case ARM::SMLALv5:
1868     EmitPatchedInstruction(MI, ARM::SMLAL);
1869     return;
1870   case ARM::UMLALv5:
1871     EmitPatchedInstruction(MI, ARM::UMLAL);
1872     return;
1873   case ARM::UMAALv5:
1874     EmitPatchedInstruction(MI, ARM::UMAAL);
1875     return;
1876   }
1877
1878   MCInst TmpInst;
1879   LowerARMMachineInstrToMCInst(MI, TmpInst, *this);
1880
1881   // Emit unwinding stuff for frame-related instructions
1882   if (EnableARMEHABI && MI->getFlag(MachineInstr::FrameSetup))
1883     EmitUnwindingInstruction(MI);
1884
1885   OutStreamer.EmitInstruction(TmpInst);
1886 }
1887
1888 //===----------------------------------------------------------------------===//
1889 // Target Registry Stuff
1890 //===----------------------------------------------------------------------===//
1891
1892 static MCInstPrinter *createARMMCInstPrinter(const Target &T,
1893                                              TargetMachine &TM,
1894                                              unsigned SyntaxVariant,
1895                                              const MCAsmInfo &MAI) {
1896   if (SyntaxVariant == 0)
1897     return new ARMInstPrinter(TM, MAI);
1898   return 0;
1899 }
1900
1901 // Force static initialization.
1902 extern "C" void LLVMInitializeARMAsmPrinter() {
1903   RegisterAsmPrinter<ARMAsmPrinter> X(TheARMTarget);
1904   RegisterAsmPrinter<ARMAsmPrinter> Y(TheThumbTarget);
1905
1906   TargetRegistry::RegisterMCInstPrinter(TheARMTarget, createARMMCInstPrinter);
1907   TargetRegistry::RegisterMCInstPrinter(TheThumbTarget, createARMMCInstPrinter);
1908 }
1909