lib/Target/ARM/ARMAsmPrinter.cpp

   1 //===-- ARMAsmPrinter.cpp - Print machine code to an ARM .s file ----------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains a printer that converts from our internal representation
  11 // of machine-dependent LLVM code to GAS-format ARM assembly language.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "ARMAsmPrinter.h"
  16 #include "ARM.h"
  17 #include "ARMConstantPoolValue.h"
  18 #include "ARMFPUName.h"
  19 #include "ARMMachineFunctionInfo.h"
  20 #include "ARMTargetMachine.h"
  21 #include "ARMTargetObjectFile.h"
  22 #include "InstPrinter/ARMInstPrinter.h"
  23 #include "MCTargetDesc/ARMAddressingModes.h"
  24 #include "MCTargetDesc/ARMMCExpr.h"
  25 #include "llvm/ADT/SetVector.h"
  26 #include "llvm/ADT/SmallString.h"
  27 #include "llvm/CodeGen/MachineFunctionPass.h"
  28 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  29 #include "llvm/CodeGen/MachineModuleInfoImpls.h"
  30 #include "llvm/IR/Constants.h"
  31 #include "llvm/IR/DataLayout.h"
  32 #include "llvm/IR/DebugInfo.h"
  33 #include "llvm/IR/Mangler.h"
  34 #include "llvm/IR/Module.h"
  35 #include "llvm/IR/Type.h"
  36 #include "llvm/MC/MCAsmInfo.h"
  37 #include "llvm/MC/MCAssembler.h"
  38 #include "llvm/MC/MCContext.h"
  39 #include "llvm/MC/MCELFStreamer.h"
  40 #include "llvm/MC/MCInst.h"
  41 #include "llvm/MC/MCInstBuilder.h"
  42 #include "llvm/MC/MCObjectStreamer.h"
  43 #include "llvm/MC/MCSectionMachO.h"
  44 #include "llvm/MC/MCStreamer.h"
  45 #include "llvm/MC/MCSymbol.h"
  46 #include "llvm/Support/ARMBuildAttributes.h"
  47 #include "llvm/Support/COFF.h"
  48 #include "llvm/Support/CommandLine.h"
  49 #include "llvm/Support/Debug.h"
  50 #include "llvm/Support/ELF.h"
  51 #include "llvm/Support/ErrorHandling.h"
  52 #include "llvm/Support/TargetRegistry.h"
  53 #include "llvm/Support/raw_ostream.h"
  54 #include "llvm/Target/TargetMachine.h"
  55 #include <cctype>
  56 using namespace llvm;
  57
  58 #define DEBUG_TYPE "asm-printer"
  59
  60 void ARMAsmPrinter::EmitFunctionBodyEnd() {
  61   // Make sure to terminate any constant pools that were at the end
  62   // of the function.
  63   if (!InConstantPool)
  64     return;
  65   InConstantPool = false;
  66   OutStreamer.EmitDataRegion(MCDR_DataRegionEnd);
  67 }
  68
  69 void ARMAsmPrinter::EmitFunctionEntryLabel() {
  70   if (AFI->isThumbFunction()) {
  71     OutStreamer.EmitAssemblerFlag(MCAF_Code16);
  72     OutStreamer.EmitThumbFunc(CurrentFnSym);
  73   }
  74
  75   OutStreamer.EmitLabel(CurrentFnSym);
  76 }
  77
  78 void ARMAsmPrinter::EmitXXStructor(const Constant *CV) {
  79   uint64_t Size =
  80       TM.getSubtargetImpl()->getDataLayout()->getTypeAllocSize(CV->getType());
  81   assert(Size && "C++ constructor pointer had zero size!");
  82
  83   const GlobalValue *GV = dyn_cast<GlobalValue>(CV->stripPointerCasts());
  84   assert(GV && "C++ constructor pointer was not a GlobalValue!");
  85
  86   const MCExpr *E = MCSymbolRefExpr::Create(GetARMGVSymbol(GV,
  87                                                            ARMII::MO_NO_FLAG),
  88                                             (Subtarget->isTargetELF()
  89                                              ? MCSymbolRefExpr::VK_ARM_TARGET1
  90                                              : MCSymbolRefExpr::VK_None),
  91                                             OutContext);
  92
  93   OutStreamer.EmitValue(E, Size);
  94 }
  95
  96 /// runOnMachineFunction - This uses the EmitInstruction()
  97 /// method to print assembly for each instruction.
  98 ///
  99 bool ARMAsmPrinter::runOnMachineFunction(MachineFunction &MF) {
 100   AFI = MF.getInfo<ARMFunctionInfo>();
 101   MCP = MF.getConstantPool();
 102
 103   SetupMachineFunction(MF);
 104
 105   if (Subtarget->isTargetCOFF()) {
 106     bool Internal = MF.getFunction()->hasInternalLinkage();
 107     COFF::SymbolStorageClass Scl = Internal ? COFF::IMAGE_SYM_CLASS_STATIC
 108                                             : COFF::IMAGE_SYM_CLASS_EXTERNAL;
 109     int Type = COFF::IMAGE_SYM_DTYPE_FUNCTION << COFF::SCT_COMPLEX_TYPE_SHIFT;
 110
 111     OutStreamer.BeginCOFFSymbolDef(CurrentFnSym);
 112     OutStreamer.EmitCOFFSymbolStorageClass(Scl);
 113     OutStreamer.EmitCOFFSymbolType(Type);
 114     OutStreamer.EndCOFFSymbolDef();
 115   }
 116
 117   // Have common code print out the function header with linkage info etc.
 118   EmitFunctionHeader();
 119
 120   // Emit the rest of the function body.
 121   EmitFunctionBody();
 122
 123   // We didn't modify anything.
 124   return false;
 125 }
 126
 127 void ARMAsmPrinter::printOperand(const MachineInstr *MI, int OpNum,
 128                                  raw_ostream &O, const char *Modifier) {
 129   const MachineOperand &MO = MI->getOperand(OpNum);
 130   unsigned TF = MO.getTargetFlags();
 131
 132   switch (MO.getType()) {
 133   default: llvm_unreachable("<unknown operand type>");
 134   case MachineOperand::MO_Register: {
 135     unsigned Reg = MO.getReg();
 136     assert(TargetRegisterInfo::isPhysicalRegister(Reg));
 137     assert(!MO.getSubReg() && "Subregs should be eliminated!");
 138     if(ARM::GPRPairRegClass.contains(Reg)) {
 139       const MachineFunction &MF = *MI->getParent()->getParent();
 140       const TargetRegisterInfo *TRI = MF.getSubtarget().getRegisterInfo();
 141       Reg = TRI->getSubReg(Reg, ARM::gsub_0);
 142     }
 143     O << ARMInstPrinter::getRegisterName(Reg);
 144     break;
 145   }
 146   case MachineOperand::MO_Immediate: {
 147     int64_t Imm = MO.getImm();
 148     O << '#';
 149     if ((Modifier && strcmp(Modifier, "lo16") == 0) ||
 150         (TF == ARMII::MO_LO16))
 151       O << ":lower16:";
 152     else if ((Modifier && strcmp(Modifier, "hi16") == 0) ||
 153              (TF == ARMII::MO_HI16))
 154       O << ":upper16:";
 155     O << Imm;
 156     break;
 157   }
 158   case MachineOperand::MO_MachineBasicBlock:
 159     O << *MO.getMBB()->getSymbol();
 160     return;
 161   case MachineOperand::MO_GlobalAddress: {
 162     const GlobalValue *GV = MO.getGlobal();
 163     if ((Modifier && strcmp(Modifier, "lo16") == 0) ||
 164         (TF & ARMII::MO_LO16))
 165       O << ":lower16:";
 166     else if ((Modifier && strcmp(Modifier, "hi16") == 0) ||
 167              (TF & ARMII::MO_HI16))
 168       O << ":upper16:";
 169     O << *GetARMGVSymbol(GV, TF);
 170
 171     printOffset(MO.getOffset(), O);
 172     if (TF == ARMII::MO_PLT)
 173       O << "(PLT)";
 174     break;
 175   }
 176   case MachineOperand::MO_ConstantPoolIndex:
 177     O << *GetCPISymbol(MO.getIndex());
 178     break;
 179   }
 180 }
 181
 182 //===--------------------------------------------------------------------===//
 183
 184 MCSymbol *ARMAsmPrinter::
 185 GetARMJTIPICJumpTableLabel2(unsigned uid, unsigned uid2) const {
 186   const DataLayout *DL = TM.getSubtargetImpl()->getDataLayout();
 187   SmallString<60> Name;
 188   raw_svector_ostream(Name) << DL->getPrivateGlobalPrefix() << "JTI"
 189     << getFunctionNumber() << '_' << uid << '_' << uid2;
 190   return OutContext.GetOrCreateSymbol(Name.str());
 191 }
 192
 193
 194 MCSymbol *ARMAsmPrinter::GetARMSJLJEHLabel() const {
 195   const DataLayout *DL = TM.getSubtargetImpl()->getDataLayout();
 196   SmallString<60> Name;
 197   raw_svector_ostream(Name) << DL->getPrivateGlobalPrefix() << "SJLJEH"
 198     << getFunctionNumber();
 199   return OutContext.GetOrCreateSymbol(Name.str());
 200 }
 201
 202 bool ARMAsmPrinter::PrintAsmOperand(const MachineInstr *MI, unsigned OpNum,
 203                                     unsigned AsmVariant, const char *ExtraCode,
 204                                     raw_ostream &O) {
 205   // Does this asm operand have a single letter operand modifier?
 206   if (ExtraCode && ExtraCode[0]) {
 207     if (ExtraCode[1] != 0) return true; // Unknown modifier.
 208
 209     switch (ExtraCode[0]) {
 210     default:
 211       // See if this is a generic print operand
 212       return AsmPrinter::PrintAsmOperand(MI, OpNum, AsmVariant, ExtraCode, O);
 213     case 'a': // Print as a memory address.
 214       if (MI->getOperand(OpNum).isReg()) {
 215         O << "["
 216           << ARMInstPrinter::getRegisterName(MI->getOperand(OpNum).getReg())
 217           << "]";
 218         return false;
 219       }
 220       // Fallthrough
 221     case 'c': // Don't print "#" before an immediate operand.
 222       if (!MI->getOperand(OpNum).isImm())
 223         return true;
 224       O << MI->getOperand(OpNum).getImm();
 225       return false;
 226     case 'P': // Print a VFP double precision register.
 227     case 'q': // Print a NEON quad precision register.
 228       printOperand(MI, OpNum, O);
 229       return false;
 230     case 'y': // Print a VFP single precision register as indexed double.
 231       if (MI->getOperand(OpNum).isReg()) {
 232         unsigned Reg = MI->getOperand(OpNum).getReg();
 233         const TargetRegisterInfo *TRI = MF->getSubtarget().getRegisterInfo();
 234         // Find the 'd' register that has this 's' register as a sub-register,
 235         // and determine the lane number.
 236         for (MCSuperRegIterator SR(Reg, TRI); SR.isValid(); ++SR) {
 237           if (!ARM::DPRRegClass.contains(*SR))
 238             continue;
 239           bool Lane0 = TRI->getSubReg(*SR, ARM::ssub_0) == Reg;
 240           O << ARMInstPrinter::getRegisterName(*SR) << (Lane0 ? "[0]" : "[1]");
 241           return false;
 242         }
 243       }
 244       return true;
 245     case 'B': // Bitwise inverse of integer or symbol without a preceding #.
 246       if (!MI->getOperand(OpNum).isImm())
 247         return true;
 248       O << ~(MI->getOperand(OpNum).getImm());
 249       return false;
 250     case 'L': // The low 16 bits of an immediate constant.
 251       if (!MI->getOperand(OpNum).isImm())
 252         return true;
 253       O << (MI->getOperand(OpNum).getImm() & 0xffff);
 254       return false;
 255     case 'M': { // A register range suitable for LDM/STM.
 256       if (!MI->getOperand(OpNum).isReg())
 257         return true;
 258       const MachineOperand &MO = MI->getOperand(OpNum);
 259       unsigned RegBegin = MO.getReg();
 260       // This takes advantage of the 2 operand-ness of ldm/stm and that we've
 261       // already got the operands in registers that are operands to the
 262       // inline asm statement.
 263       O << "{";
 264       if (ARM::GPRPairRegClass.contains(RegBegin)) {
 265         const TargetRegisterInfo *TRI = MF->getSubtarget().getRegisterInfo();
 266         unsigned Reg0 = TRI->getSubReg(RegBegin, ARM::gsub_0);
 267         O << ARMInstPrinter::getRegisterName(Reg0) << ", ";
 268         RegBegin = TRI->getSubReg(RegBegin, ARM::gsub_1);
 269       }
 270       O << ARMInstPrinter::getRegisterName(RegBegin);
 271
 272       // FIXME: The register allocator not only may not have given us the
 273       // registers in sequence, but may not be in ascending registers. This
 274       // will require changes in the register allocator that'll need to be
 275       // propagated down here if the operands change.
 276       unsigned RegOps = OpNum + 1;
 277       while (MI->getOperand(RegOps).isReg()) {
 278         O << ", "
 279           << ARMInstPrinter::getRegisterName(MI->getOperand(RegOps).getReg());
 280         RegOps++;
 281       }
 282
 283       O << "}";
 284
 285       return false;
 286     }
 287     case 'R': // The most significant register of a pair.
 288     case 'Q': { // The least significant register of a pair.
 289       if (OpNum == 0)
 290         return true;
 291       const MachineOperand &FlagsOP = MI->getOperand(OpNum - 1);
 292       if (!FlagsOP.isImm())
 293         return true;
 294       unsigned Flags = FlagsOP.getImm();
 295
 296       // This operand may not be the one that actually provides the register. If
 297       // it's tied to a previous one then we should refer instead to that one
 298       // for registers and their classes.
 299       unsigned TiedIdx;
 300       if (InlineAsm::isUseOperandTiedToDef(Flags, TiedIdx)) {
 301         for (OpNum = InlineAsm::MIOp_FirstOperand; TiedIdx; --TiedIdx) {
 302           unsigned OpFlags = MI->getOperand(OpNum).getImm();
 303           OpNum += InlineAsm::getNumOperandRegisters(OpFlags) + 1;
 304         }
 305         Flags = MI->getOperand(OpNum).getImm();
 306
 307         // Later code expects OpNum to be pointing at the register rather than
 308         // the flags.
 309         OpNum += 1;
 310       }
 311
 312       unsigned NumVals = InlineAsm::getNumOperandRegisters(Flags);
 313       unsigned RC;
 314       InlineAsm::hasRegClassConstraint(Flags, RC);
 315       if (RC == ARM::GPRPairRegClassID) {
 316         if (NumVals != 1)
 317           return true;
 318         const MachineOperand &MO = MI->getOperand(OpNum);
 319         if (!MO.isReg())
 320           return true;
 321         const TargetRegisterInfo *TRI = MF->getSubtarget().getRegisterInfo();
 322         unsigned Reg = TRI->getSubReg(MO.getReg(), ExtraCode[0] == 'Q' ?
 323             ARM::gsub_0 : ARM::gsub_1);
 324         O << ARMInstPrinter::getRegisterName(Reg);
 325         return false;
 326       }
 327       if (NumVals != 2)
 328         return true;
 329       unsigned RegOp = ExtraCode[0] == 'Q' ? OpNum : OpNum + 1;
 330       if (RegOp >= MI->getNumOperands())
 331         return true;
 332       const MachineOperand &MO = MI->getOperand(RegOp);
 333       if (!MO.isReg())
 334         return true;
 335       unsigned Reg = MO.getReg();
 336       O << ARMInstPrinter::getRegisterName(Reg);
 337       return false;
 338     }
 339
 340     case 'e': // The low doubleword register of a NEON quad register.
 341     case 'f': { // The high doubleword register of a NEON quad register.
 342       if (!MI->getOperand(OpNum).isReg())
 343         return true;
 344       unsigned Reg = MI->getOperand(OpNum).getReg();
 345       if (!ARM::QPRRegClass.contains(Reg))
 346         return true;
 347       const TargetRegisterInfo *TRI = MF->getSubtarget().getRegisterInfo();
 348       unsigned SubReg = TRI->getSubReg(Reg, ExtraCode[0] == 'e' ?
 349                                        ARM::dsub_0 : ARM::dsub_1);
 350       O << ARMInstPrinter::getRegisterName(SubReg);
 351       return false;
 352     }
 353
 354     // This modifier is not yet supported.
 355     case 'h': // A range of VFP/NEON registers suitable for VLD1/VST1.
 356       return true;
 357     case 'H': { // The highest-numbered register of a pair.
 358       const MachineOperand &MO = MI->getOperand(OpNum);
 359       if (!MO.isReg())
 360         return true;
 361       const MachineFunction &MF = *MI->getParent()->getParent();
 362       const TargetRegisterInfo *TRI = MF.getSubtarget().getRegisterInfo();
 363       unsigned Reg = MO.getReg();
 364       if(!ARM::GPRPairRegClass.contains(Reg))
 365         return false;
 366       Reg = TRI->getSubReg(Reg, ARM::gsub_1);
 367       O << ARMInstPrinter::getRegisterName(Reg);
 368       return false;
 369     }
 370     }
 371   }
 372
 373   printOperand(MI, OpNum, O);
 374   return false;
 375 }
 376
 377 bool ARMAsmPrinter::PrintAsmMemoryOperand(const MachineInstr *MI,
 378                                           unsigned OpNum, unsigned AsmVariant,
 379                                           const char *ExtraCode,
 380                                           raw_ostream &O) {
 381   // Does this asm operand have a single letter operand modifier?
 382   if (ExtraCode && ExtraCode[0]) {
 383     if (ExtraCode[1] != 0) return true; // Unknown modifier.
 384
 385     switch (ExtraCode[0]) {
 386       case 'A': // A memory operand for a VLD1/VST1 instruction.
 387       default: return true;  // Unknown modifier.
 388       case 'm': // The base register of a memory operand.
 389         if (!MI->getOperand(OpNum).isReg())
 390           return true;
 391         O << ARMInstPrinter::getRegisterName(MI->getOperand(OpNum).getReg());
 392         return false;
 393     }
 394   }
 395
 396   const MachineOperand &MO = MI->getOperand(OpNum);
 397   assert(MO.isReg() && "unexpected inline asm memory operand");
 398   O << "[" << ARMInstPrinter::getRegisterName(MO.getReg()) << "]";
 399   return false;
 400 }
 401
 402 static bool isThumb(const MCSubtargetInfo& STI) {
 403   return (STI.getFeatureBits() & ARM::ModeThumb) != 0;
 404 }
 405
 406 void ARMAsmPrinter::emitInlineAsmEnd(const MCSubtargetInfo &StartInfo,
 407                                      const MCSubtargetInfo *EndInfo) const {
 408   // If either end mode is unknown (EndInfo == NULL) or different than
 409   // the start mode, then restore the start mode.
 410   const bool WasThumb = isThumb(StartInfo);
 411   if (!EndInfo || WasThumb != isThumb(*EndInfo)) {
 412     OutStreamer.EmitAssemblerFlag(WasThumb ? MCAF_Code16 : MCAF_Code32);
 413   }
 414 }
 415
 416 void ARMAsmPrinter::EmitStartOfAsmFile(Module &M) {
 417   if (Subtarget->isTargetMachO()) {
 418     Reloc::Model RelocM = TM.getRelocationModel();
 419     if (RelocM == Reloc::PIC_ || RelocM == Reloc::DynamicNoPIC) {
 420       // Declare all the text sections up front (before the DWARF sections
 421       // emitted by AsmPrinter::doInitialization) so the assembler will keep
 422       // them together at the beginning of the object file.  This helps
 423       // avoid out-of-range branches that are due a fundamental limitation of
 424       // the way symbol offsets are encoded with the current Darwin ARM
 425       // relocations.
 426       const TargetLoweringObjectFileMachO &TLOFMacho =
 427         static_cast<const TargetLoweringObjectFileMachO &>(
 428           getObjFileLowering());
 429
 430       // Collect the set of sections our functions will go into.
 431       SetVector<const MCSection *, SmallVector<const MCSection *, 8>,
 432         SmallPtrSet<const MCSection *, 8> > TextSections;
 433       // Default text section comes first.
 434       TextSections.insert(TLOFMacho.getTextSection());
 435       // Now any user defined text sections from function attributes.
 436       for (Module::iterator F = M.begin(), e = M.end(); F != e; ++F)
 437         if (!F->isDeclaration() && !F->hasAvailableExternallyLinkage())
 438           TextSections.insert(TLOFMacho.SectionForGlobal(F, *Mang, TM));
 439       // Now the coalescable sections.
 440       TextSections.insert(TLOFMacho.getTextCoalSection());
 441       TextSections.insert(TLOFMacho.getConstTextCoalSection());
 442
 443       // Emit the sections in the .s file header to fix the order.
 444       for (unsigned i = 0, e = TextSections.size(); i != e; ++i)
 445         OutStreamer.SwitchSection(TextSections[i]);
 446
 447       if (RelocM == Reloc::DynamicNoPIC) {
 448         const MCSection *sect =
 449           OutContext.getMachOSection("__TEXT", "__symbol_stub4",
 450                                      MachO::S_SYMBOL_STUBS,
 451                                      12, SectionKind::getText());
 452         OutStreamer.SwitchSection(sect);
 453       } else {
 454         const MCSection *sect =
 455           OutContext.getMachOSection("__TEXT", "__picsymbolstub4",
 456                                      MachO::S_SYMBOL_STUBS,
 457                                      16, SectionKind::getText());
 458         OutStreamer.SwitchSection(sect);
 459       }
 460       const MCSection *StaticInitSect =
 461         OutContext.getMachOSection("__TEXT", "__StaticInit",
 462                                    MachO::S_REGULAR |
 463                                    MachO::S_ATTR_PURE_INSTRUCTIONS,
 464                                    SectionKind::getText());
 465       OutStreamer.SwitchSection(StaticInitSect);
 466     }
 467
 468     // Compiling with debug info should not affect the code
 469     // generation.  Ensure the cstring section comes before the
 470     // optional __DWARF secion. Otherwise, PC-relative loads would
 471     // have to use different instruction sequences at "-g" in order to
 472     // reach global data in the same object file.
 473     OutStreamer.SwitchSection(getObjFileLowering().getCStringSection());
 474   }
 475
 476   // Use unified assembler syntax.
 477   OutStreamer.EmitAssemblerFlag(MCAF_SyntaxUnified);
 478
 479   // Emit ARM Build Attributes
 480   if (Subtarget->isTargetELF())
 481     emitAttributes();
 482
 483   if (!M.getModuleInlineAsm().empty() && Subtarget->isThumb())
 484     OutStreamer.EmitAssemblerFlag(MCAF_Code16);
 485 }
 486
 487 static void
 488 emitNonLazySymbolPointer(MCStreamer &OutStreamer, MCSymbol *StubLabel,
 489                          MachineModuleInfoImpl::StubValueTy &MCSym) {
 490   // L_foo$stub:
 491   OutStreamer.EmitLabel(StubLabel);
 492   //   .indirect_symbol _foo
 493   OutStreamer.EmitSymbolAttribute(MCSym.getPointer(), MCSA_IndirectSymbol);
 494
 495   if (MCSym.getInt())
 496     // External to current translation unit.
 497     OutStreamer.EmitIntValue(0, 4/*size*/);
 498   else
 499     // Internal to current translation unit.
 500     //
 501     // When we place the LSDA into the TEXT section, the type info
 502     // pointers need to be indirect and pc-rel. We accomplish this by
 503     // using NLPs; however, sometimes the types are local to the file.
 504     // We need to fill in the value for the NLP in those cases.
 505     OutStreamer.EmitValue(
 506         MCSymbolRefExpr::Create(MCSym.getPointer(), OutStreamer.getContext()),
 507         4 /*size*/);
 508 }
 509
 510
 511 void ARMAsmPrinter::EmitEndOfAsmFile(Module &M) {
 512   if (Subtarget->isTargetMachO()) {
 513     // All darwin targets use mach-o.
 514     const TargetLoweringObjectFileMachO &TLOFMacho =
 515       static_cast<const TargetLoweringObjectFileMachO &>(getObjFileLowering());
 516     MachineModuleInfoMachO &MMIMacho =
 517       MMI->getObjFileInfo<MachineModuleInfoMachO>();
 518
 519     // Output non-lazy-pointers for external and common global variables.
 520     MachineModuleInfoMachO::SymbolListTy Stubs = MMIMacho.GetGVStubList();
 521
 522     if (!Stubs.empty()) {
 523       // Switch with ".non_lazy_symbol_pointer" directive.
 524       OutStreamer.SwitchSection(TLOFMacho.getNonLazySymbolPointerSection());
 525       EmitAlignment(2);
 526
 527       for (auto &Stub : Stubs)
 528         emitNonLazySymbolPointer(OutStreamer, Stub.first, Stub.second);
 529
 530       Stubs.clear();
 531       OutStreamer.AddBlankLine();
 532     }
 533
 534     Stubs = MMIMacho.GetHiddenGVStubList();
 535     if (!Stubs.empty()) {
 536       OutStreamer.SwitchSection(TLOFMacho.getNonLazySymbolPointerSection());
 537       EmitAlignment(2);
 538
 539       for (auto &Stub : Stubs)
 540         emitNonLazySymbolPointer(OutStreamer, Stub.first, Stub.second);
 541
 542       Stubs.clear();
 543       OutStreamer.AddBlankLine();
 544     }
 545
 546     // Funny Darwin hack: This flag tells the linker that no global symbols
 547     // contain code that falls through to other global symbols (e.g. the obvious
 548     // implementation of multiple entry points).  If this doesn't occur, the
 549     // linker can safely perform dead code stripping.  Since LLVM never
 550     // generates code that does this, it is always safe to set.
 551     OutStreamer.EmitAssemblerFlag(MCAF_SubsectionsViaSymbols);
 552   }
 553
 554   // Emit a .data.rel section containing any stubs that were created.
 555   if (Subtarget->isTargetELF()) {
 556     const TargetLoweringObjectFileELF &TLOFELF =
 557       static_cast<const TargetLoweringObjectFileELF &>(getObjFileLowering());
 558
 559     MachineModuleInfoELF &MMIELF = MMI->getObjFileInfo<MachineModuleInfoELF>();
 560
 561     // Output stubs for external and common global variables.
 562     MachineModuleInfoELF::SymbolListTy Stubs = MMIELF.GetGVStubList();
 563     if (!Stubs.empty()) {
 564       OutStreamer.SwitchSection(TLOFELF.getDataRelSection());
 565       const DataLayout *TD = TM.getSubtargetImpl()->getDataLayout();
 566
 567       for (auto &stub: Stubs) {
 568         OutStreamer.EmitLabel(stub.first);
 569         OutStreamer.EmitSymbolValue(stub.second.getPointer(),
 570                                     TD->getPointerSize(0));
 571       }
 572       Stubs.clear();
 573     }
 574   }
 575 }
 576
 577 //===----------------------------------------------------------------------===//
 578 // Helper routines for EmitStartOfAsmFile() and EmitEndOfAsmFile()
 579 // FIXME:
 580 // The following seem like one-off assembler flags, but they actually need
 581 // to appear in the .ARM.attributes section in ELF.
 582 // Instead of subclassing the MCELFStreamer, we do the work here.
 583
 584 static ARMBuildAttrs::CPUArch getArchForCPU(StringRef CPU,
 585                                             const ARMSubtarget *Subtarget) {
 586   if (CPU == "xscale")
 587     return ARMBuildAttrs::v5TEJ;
 588
 589   if (Subtarget->hasV8Ops())
 590     return ARMBuildAttrs::v8;
 591   else if (Subtarget->hasV7Ops()) {
 592     if (Subtarget->isMClass() && Subtarget->hasThumb2DSP())
 593       return ARMBuildAttrs::v7E_M;
 594     return ARMBuildAttrs::v7;
 595   } else if (Subtarget->hasV6T2Ops())
 596     return ARMBuildAttrs::v6T2;
 597   else if (Subtarget->hasV6MOps())
 598     return ARMBuildAttrs::v6S_M;
 599   else if (Subtarget->hasV6Ops())
 600     return ARMBuildAttrs::v6;
 601   else if (Subtarget->hasV5TEOps())
 602     return ARMBuildAttrs::v5TE;
 603   else if (Subtarget->hasV5TOps())
 604     return ARMBuildAttrs::v5T;
 605   else if (Subtarget->hasV4TOps())
 606     return ARMBuildAttrs::v4T;
 607   else
 608     return ARMBuildAttrs::v4;
 609 }
 610
 611 void ARMAsmPrinter::emitAttributes() {
 612   MCTargetStreamer &TS = *OutStreamer.getTargetStreamer();
 613   ARMTargetStreamer &ATS = static_cast<ARMTargetStreamer &>(TS);
 614
 615   ATS.switchVendor("aeabi");
 616
 617   std::string CPUString = Subtarget->getCPUString();
 618
 619   // FIXME: remove krait check when GNU tools support krait cpu
 620   if (CPUString != "generic" && CPUString != "krait")
 621     ATS.emitTextAttribute(ARMBuildAttrs::CPU_name, CPUString);
 622
 623   ATS.emitAttribute(ARMBuildAttrs::CPU_arch,
 624                     getArchForCPU(CPUString, Subtarget));
 625
 626   // Tag_CPU_arch_profile must have the default value of 0 when "Architecture
 627   // profile is not applicable (e.g. pre v7, or cross-profile code)".
 628   if (Subtarget->hasV7Ops()) {
 629     if (Subtarget->isAClass()) {
 630       ATS.emitAttribute(ARMBuildAttrs::CPU_arch_profile,
 631                         ARMBuildAttrs::ApplicationProfile);
 632     } else if (Subtarget->isRClass()) {
 633       ATS.emitAttribute(ARMBuildAttrs::CPU_arch_profile,
 634                         ARMBuildAttrs::RealTimeProfile);
 635     } else if (Subtarget->isMClass()) {
 636       ATS.emitAttribute(ARMBuildAttrs::CPU_arch_profile,
 637                         ARMBuildAttrs::MicroControllerProfile);
 638     }
 639   }
 640
 641   ATS.emitAttribute(ARMBuildAttrs::ARM_ISA_use, Subtarget->hasARMOps() ?
 642                       ARMBuildAttrs::Allowed : ARMBuildAttrs::Not_Allowed);
 643   if (Subtarget->isThumb1Only()) {
 644     ATS.emitAttribute(ARMBuildAttrs::THUMB_ISA_use,
 645                       ARMBuildAttrs::Allowed);
 646   } else if (Subtarget->hasThumb2()) {
 647     ATS.emitAttribute(ARMBuildAttrs::THUMB_ISA_use,
 648                       ARMBuildAttrs::AllowThumb32);
 649   }
 650
 651   if (Subtarget->hasNEON()) {
 652     /* NEON is not exactly a VFP architecture, but GAS emit one of
 653      * neon/neon-fp-armv8/neon-vfpv4/vfpv3/vfpv2 for .fpu parameters */
 654     if (Subtarget->hasFPARMv8()) {
 655       if (Subtarget->hasCrypto())
 656         ATS.emitFPU(ARM::CRYPTO_NEON_FP_ARMV8);
 657       else
 658         ATS.emitFPU(ARM::NEON_FP_ARMV8);
 659     }
 660     else if (Subtarget->hasVFP4())
 661       ATS.emitFPU(ARM::NEON_VFPV4);
 662     else
 663       ATS.emitFPU(ARM::NEON);
 664     // Emit Tag_Advanced_SIMD_arch for ARMv8 architecture
 665     if (Subtarget->hasV8Ops())
 666       ATS.emitAttribute(ARMBuildAttrs::Advanced_SIMD_arch,
 667                         ARMBuildAttrs::AllowNeonARMv8);
 668   } else {
 669     if (Subtarget->hasFPARMv8())
 670       // FPv5 and FP-ARMv8 have the same instructions, so are modeled as one
 671       // FPU, but there are two different names for it depending on the CPU.
 672       ATS.emitFPU(Subtarget->hasD16() ? ARM::FPV5_D16 : ARM::FP_ARMV8);
 673     else if (Subtarget->hasVFP4())
 674       ATS.emitFPU(Subtarget->hasD16() ? ARM::VFPV4_D16 : ARM::VFPV4);
 675     else if (Subtarget->hasVFP3())
 676       ATS.emitFPU(Subtarget->hasD16() ? ARM::VFPV3_D16 : ARM::VFPV3);
 677     else if (Subtarget->hasVFP2())
 678       ATS.emitFPU(ARM::VFPV2);
 679   }
 680
 681   if (TM.getRelocationModel() == Reloc::PIC_) {
 682     // PIC specific attributes.
 683     ATS.emitAttribute(ARMBuildAttrs::ABI_PCS_RW_data,
 684                       ARMBuildAttrs::AddressRWPCRel);
 685     ATS.emitAttribute(ARMBuildAttrs::ABI_PCS_RO_data,
 686                       ARMBuildAttrs::AddressROPCRel);
 687     ATS.emitAttribute(ARMBuildAttrs::ABI_PCS_GOT_use,
 688                       ARMBuildAttrs::AddressGOT);
 689   } else {
 690     // Allow direct addressing of imported data for all other relocation models.
 691     ATS.emitAttribute(ARMBuildAttrs::ABI_PCS_GOT_use,
 692                       ARMBuildAttrs::AddressDirect);
 693   }
 694
 695   // Signal various FP modes.
 696   if (!TM.Options.UnsafeFPMath) {
 697     ATS.emitAttribute(ARMBuildAttrs::ABI_FP_denormal,
 698                       ARMBuildAttrs::IEEEDenormals);
 699     ATS.emitAttribute(ARMBuildAttrs::ABI_FP_exceptions,
 700                       ARMBuildAttrs::Allowed);
 701   } else {
 702     if (!Subtarget->hasVFP2()) {
 703       // When the target doesn't have an FPU (by design or
 704       // intention), the assumptions made on the software support
 705       // mirror that of the equivalent hardware support *if it
 706       // existed*. For v7 and better we indicate that denormals are
 707       // flushed preserving sign, and for V6 we indicate that
 708       // denormals are flushed to positive zero.
 709       if (Subtarget->hasV7Ops())
 710         ATS.emitAttribute(ARMBuildAttrs::ABI_FP_denormal,
 711                           ARMBuildAttrs::PreserveFPSign);
 712     } else if (Subtarget->hasVFP3()) {
 713       // In VFPv4, VFPv4U, VFPv3, or VFPv3U, it is preserved. That is,
 714       // the sign bit of the zero matches the sign bit of the input or
 715       // result that is being flushed to zero.
 716       ATS.emitAttribute(ARMBuildAttrs::ABI_FP_denormal,
 717                         ARMBuildAttrs::PreserveFPSign);
 718     }
 719     // For VFPv2 implementations it is implementation defined as
 720     // to whether denormals are flushed to positive zero or to
 721     // whatever the sign of zero is (ARM v7AR ARM 2.7.5). Historically
 722     // LLVM has chosen to flush this to positive zero (most likely for
 723     // GCC compatibility), so that's the chosen value here (the
 724     // absence of its emission implies zero).
 725   }
 726
 727   if (TM.Options.NoInfsFPMath && TM.Options.NoNaNsFPMath)
 728     ATS.emitAttribute(ARMBuildAttrs::ABI_FP_number_model,
 729                       ARMBuildAttrs::Allowed);
 730   else
 731     ATS.emitAttribute(ARMBuildAttrs::ABI_FP_number_model,
 732                       ARMBuildAttrs::AllowIEE754);
 733
 734   if (Subtarget->allowsUnalignedMem())
 735     ATS.emitAttribute(ARMBuildAttrs::CPU_unaligned_access,
 736                       ARMBuildAttrs::Allowed);
 737   else
 738     ATS.emitAttribute(ARMBuildAttrs::CPU_unaligned_access,
 739                       ARMBuildAttrs::Not_Allowed);
 740
 741   // FIXME: add more flags to ARMBuildAttributes.h
 742   // 8-bytes alignment stuff.
 743   ATS.emitAttribute(ARMBuildAttrs::ABI_align_needed, 1);
 744   ATS.emitAttribute(ARMBuildAttrs::ABI_align_preserved, 1);
 745
 746   // ABI_HardFP_use attribute to indicate single precision FP.
 747   if (Subtarget->isFPOnlySP())
 748     ATS.emitAttribute(ARMBuildAttrs::ABI_HardFP_use,
 749                       ARMBuildAttrs::HardFPSinglePrecision);
 750
 751   // Hard float.  Use both S and D registers and conform to AAPCS-VFP.
 752   if (Subtarget->isAAPCS_ABI() && TM.Options.FloatABIType == FloatABI::Hard)
 753     ATS.emitAttribute(ARMBuildAttrs::ABI_VFP_args, ARMBuildAttrs::HardFPAAPCS);
 754
 755   // FIXME: Should we signal R9 usage?
 756
 757   if (Subtarget->hasFP16())
 758       ATS.emitAttribute(ARMBuildAttrs::FP_HP_extension, ARMBuildAttrs::AllowHPFP);
 759
 760   if (Subtarget->hasMPExtension())
 761       ATS.emitAttribute(ARMBuildAttrs::MPextension_use, ARMBuildAttrs::AllowMP);
 762
 763   // Hardware divide in ARM mode is part of base arch, starting from ARMv8.
 764   // If only Thumb hwdiv is present, it must also be in base arch (ARMv7-R/M).
 765   // It is not possible to produce DisallowDIV: if hwdiv is present in the base
 766   // arch, supplying -hwdiv downgrades the effective arch, via ClearImpliedBits.
 767   // AllowDIVExt is only emitted if hwdiv isn't available in the base arch;
 768   // otherwise, the default value (AllowDIVIfExists) applies.
 769   if (Subtarget->hasDivideInARMMode() && !Subtarget->hasV8Ops())
 770       ATS.emitAttribute(ARMBuildAttrs::DIV_use, ARMBuildAttrs::AllowDIVExt);
 771
 772   if (MMI) {
 773     if (const Module *SourceModule = MMI->getModule()) {
 774       // ABI_PCS_wchar_t to indicate wchar_t width
 775       // FIXME: There is no way to emit value 0 (wchar_t prohibited).
 776       if (auto WCharWidthValue = cast_or_null<ConstantInt>(
 777               SourceModule->getModuleFlag("wchar_size"))) {
 778         int WCharWidth = WCharWidthValue->getZExtValue();
 779         assert((WCharWidth == 2 || WCharWidth == 4) &&
 780                "wchar_t width must be 2 or 4 bytes");
 781         ATS.emitAttribute(ARMBuildAttrs::ABI_PCS_wchar_t, WCharWidth);
 782       }
 783
 784       // ABI_enum_size to indicate enum width
 785       // FIXME: There is no way to emit value 0 (enums prohibited) or value 3
 786       //        (all enums contain a value needing 32 bits to encode).
 787       if (auto EnumWidthValue = cast_or_null<ConstantInt>(
 788               SourceModule->getModuleFlag("min_enum_size"))) {
 789         int EnumWidth = EnumWidthValue->getZExtValue();
 790         assert((EnumWidth == 1 || EnumWidth == 4) &&
 791                "Minimum enum width must be 1 or 4 bytes");
 792         int EnumBuildAttr = EnumWidth == 1 ? 1 : 2;
 793         ATS.emitAttribute(ARMBuildAttrs::ABI_enum_size, EnumBuildAttr);
 794       }
 795     }
 796   }
 797
 798   // TODO: We currently only support either reserving the register, or treating
 799   // it as another callee-saved register, but not as SB or a TLS pointer; It
 800   // would instead be nicer to push this from the frontend as metadata, as we do
 801   // for the wchar and enum size tags
 802   if (Subtarget->isR9Reserved())
 803       ATS.emitAttribute(ARMBuildAttrs::ABI_PCS_R9_use,
 804                         ARMBuildAttrs::R9Reserved);
 805   else
 806       ATS.emitAttribute(ARMBuildAttrs::ABI_PCS_R9_use,
 807                         ARMBuildAttrs::R9IsGPR);
 808
 809   if (Subtarget->hasTrustZone() && Subtarget->hasVirtualization())
 810       ATS.emitAttribute(ARMBuildAttrs::Virtualization_use,
 811                         ARMBuildAttrs::AllowTZVirtualization);
 812   else if (Subtarget->hasTrustZone())
 813       ATS.emitAttribute(ARMBuildAttrs::Virtualization_use,
 814                         ARMBuildAttrs::AllowTZ);
 815   else if (Subtarget->hasVirtualization())
 816       ATS.emitAttribute(ARMBuildAttrs::Virtualization_use,
 817                         ARMBuildAttrs::AllowVirtualization);
 818
 819   ATS.finishAttributeSection();
 820 }
 821
 822 //===----------------------------------------------------------------------===//
 823
 824 static MCSymbol *getPICLabel(const char *Prefix, unsigned FunctionNumber,
 825                              unsigned LabelId, MCContext &Ctx) {
 826
 827   MCSymbol *Label = Ctx.GetOrCreateSymbol(Twine(Prefix)
 828                        + "PC" + Twine(FunctionNumber) + "_" + Twine(LabelId));
 829   return Label;
 830 }
 831
 832 static MCSymbolRefExpr::VariantKind
 833 getModifierVariantKind(ARMCP::ARMCPModifier Modifier) {
 834   switch (Modifier) {
 835   case ARMCP::no_modifier: return MCSymbolRefExpr::VK_None;
 836   case ARMCP::TLSGD:       return MCSymbolRefExpr::VK_TLSGD;
 837   case ARMCP::TPOFF:       return MCSymbolRefExpr::VK_TPOFF;
 838   case ARMCP::GOTTPOFF:    return MCSymbolRefExpr::VK_GOTTPOFF;
 839   case ARMCP::GOT:         return MCSymbolRefExpr::VK_GOT;
 840   case ARMCP::GOTOFF:      return MCSymbolRefExpr::VK_GOTOFF;
 841   }
 842   llvm_unreachable("Invalid ARMCPModifier!");
 843 }
 844
 845 MCSymbol *ARMAsmPrinter::GetARMGVSymbol(const GlobalValue *GV,
 846                                         unsigned char TargetFlags) {
 847   if (Subtarget->isTargetMachO()) {
 848     bool IsIndirect = (TargetFlags & ARMII::MO_NONLAZY) &&
 849       Subtarget->GVIsIndirectSymbol(GV, TM.getRelocationModel());
 850
 851     if (!IsIndirect)
 852       return getSymbol(GV);
 853
 854     // FIXME: Remove this when Darwin transition to @GOT like syntax.
 855     MCSymbol *MCSym = getSymbolWithGlobalValueBase(GV, "$non_lazy_ptr");
 856     MachineModuleInfoMachO &MMIMachO =
 857       MMI->getObjFileInfo<MachineModuleInfoMachO>();
 858     MachineModuleInfoImpl::StubValueTy &StubSym =
 859       GV->hasHiddenVisibility() ? MMIMachO.getHiddenGVStubEntry(MCSym)
 860                                 : MMIMachO.getGVStubEntry(MCSym);
 861     if (!StubSym.getPointer())
 862       StubSym = MachineModuleInfoImpl::StubValueTy(getSymbol(GV),
 863                                                    !GV->hasInternalLinkage());
 864     return MCSym;
 865   } else if (Subtarget->isTargetCOFF()) {
 866     assert(Subtarget->isTargetWindows() &&
 867            "Windows is the only supported COFF target");
 868
 869     bool IsIndirect = (TargetFlags & ARMII::MO_DLLIMPORT);
 870     if (!IsIndirect)
 871       return getSymbol(GV);
 872
 873     SmallString<128> Name;
 874     Name = "__imp_";
 875     getNameWithPrefix(Name, GV);
 876
 877     return OutContext.GetOrCreateSymbol(Name);
 878   } else if (Subtarget->isTargetELF()) {
 879     return getSymbol(GV);
 880   }
 881   llvm_unreachable("unexpected target");
 882 }
 883
 884 void ARMAsmPrinter::
 885 EmitMachineConstantPoolValue(MachineConstantPoolValue *MCPV) {
 886   const DataLayout *DL = TM.getSubtargetImpl()->getDataLayout();
 887   int Size =
 888       TM.getSubtargetImpl()->getDataLayout()->getTypeAllocSize(MCPV->getType());
 889
 890   ARMConstantPoolValue *ACPV = static_cast<ARMConstantPoolValue*>(MCPV);
 891
 892   MCSymbol *MCSym;
 893   if (ACPV->isLSDA()) {
 894     SmallString<128> Str;
 895     raw_svector_ostream OS(Str);
 896     OS << DL->getPrivateGlobalPrefix() << "_LSDA_" << getFunctionNumber();
 897     MCSym = OutContext.GetOrCreateSymbol(OS.str());
 898   } else if (ACPV->isBlockAddress()) {
 899     const BlockAddress *BA =
 900       cast<ARMConstantPoolConstant>(ACPV)->getBlockAddress();
 901     MCSym = GetBlockAddressSymbol(BA);
 902   } else if (ACPV->isGlobalValue()) {
 903     const GlobalValue *GV = cast<ARMConstantPoolConstant>(ACPV)->getGV();
 904
 905     // On Darwin, const-pool entries may get the "FOO$non_lazy_ptr" mangling, so
 906     // flag the global as MO_NONLAZY.
 907     unsigned char TF = Subtarget->isTargetMachO() ? ARMII::MO_NONLAZY : 0;
 908     MCSym = GetARMGVSymbol(GV, TF);
 909   } else if (ACPV->isMachineBasicBlock()) {
 910     const MachineBasicBlock *MBB = cast<ARMConstantPoolMBB>(ACPV)->getMBB();
 911     MCSym = MBB->getSymbol();
 912   } else {
 913     assert(ACPV->isExtSymbol() && "unrecognized constant pool value");
 914     const char *Sym = cast<ARMConstantPoolSymbol>(ACPV)->getSymbol();
 915     MCSym = GetExternalSymbolSymbol(Sym);
 916   }
 917
 918   // Create an MCSymbol for the reference.
 919   const MCExpr *Expr =
 920     MCSymbolRefExpr::Create(MCSym, getModifierVariantKind(ACPV->getModifier()),
 921                             OutContext);
 922
 923   if (ACPV->getPCAdjustment()) {
 924     MCSymbol *PCLabel = getPICLabel(DL->getPrivateGlobalPrefix(),
 925                                     getFunctionNumber(),
 926                                     ACPV->getLabelId(),
 927                                     OutContext);
 928     const MCExpr *PCRelExpr = MCSymbolRefExpr::Create(PCLabel, OutContext);
 929     PCRelExpr =
 930       MCBinaryExpr::CreateAdd(PCRelExpr,
 931                               MCConstantExpr::Create(ACPV->getPCAdjustment(),
 932                                                      OutContext),
 933                               OutContext);
 934     if (ACPV->mustAddCurrentAddress()) {
 935       // We want "(<expr> - .)", but MC doesn't have a concept of the '.'
 936       // label, so just emit a local label end reference that instead.
 937       MCSymbol *DotSym = OutContext.CreateTempSymbol();
 938       OutStreamer.EmitLabel(DotSym);
 939       const MCExpr *DotExpr = MCSymbolRefExpr::Create(DotSym, OutContext);
 940       PCRelExpr = MCBinaryExpr::CreateSub(PCRelExpr, DotExpr, OutContext);
 941     }
 942     Expr = MCBinaryExpr::CreateSub(Expr, PCRelExpr, OutContext);
 943   }
 944   OutStreamer.EmitValue(Expr, Size);
 945 }
 946
 947 void ARMAsmPrinter::EmitJumpTable(const MachineInstr *MI) {
 948   unsigned Opcode = MI->getOpcode();
 949   int OpNum = 1;
 950   if (Opcode == ARM::BR_JTadd)
 951     OpNum = 2;
 952   else if (Opcode == ARM::BR_JTm)
 953     OpNum = 3;
 954
 955   const MachineOperand &MO1 = MI->getOperand(OpNum);
 956   const MachineOperand &MO2 = MI->getOperand(OpNum+1); // Unique Id
 957   unsigned JTI = MO1.getIndex();
 958
 959   // Emit a label for the jump table.
 960   MCSymbol *JTISymbol = GetARMJTIPICJumpTableLabel2(JTI, MO2.getImm());
 961   OutStreamer.EmitLabel(JTISymbol);
 962
 963   // Mark the jump table as data-in-code.
 964   OutStreamer.EmitDataRegion(MCDR_DataRegionJT32);
 965
 966   // Emit each entry of the table.
 967   const MachineJumpTableInfo *MJTI = MF->getJumpTableInfo();
 968   const std::vector<MachineJumpTableEntry> &JT = MJTI->getJumpTables();
 969   const std::vector<MachineBasicBlock*> &JTBBs = JT[JTI].MBBs;
 970
 971   for (unsigned i = 0, e = JTBBs.size(); i != e; ++i) {
 972     MachineBasicBlock *MBB = JTBBs[i];
 973     // Construct an MCExpr for the entry. We want a value of the form:
 974     // (BasicBlockAddr - TableBeginAddr)
 975     //
 976     // For example, a table with entries jumping to basic blocks BB0 and BB1
 977     // would look like:
 978     // LJTI_0_0:
 979     //    .word (LBB0 - LJTI_0_0)
 980     //    .word (LBB1 - LJTI_0_0)
 981     const MCExpr *Expr = MCSymbolRefExpr::Create(MBB->getSymbol(), OutContext);
 982
 983     if (TM.getRelocationModel() == Reloc::PIC_)
 984       Expr = MCBinaryExpr::CreateSub(Expr, MCSymbolRefExpr::Create(JTISymbol,
 985                                                                    OutContext),
 986                                      OutContext);
 987     // If we're generating a table of Thumb addresses in static relocation
 988     // model, we need to add one to keep interworking correctly.
 989     else if (AFI->isThumbFunction())
 990       Expr = MCBinaryExpr::CreateAdd(Expr, MCConstantExpr::Create(1,OutContext),
 991                                      OutContext);
 992     OutStreamer.EmitValue(Expr, 4);
 993   }
 994   // Mark the end of jump table data-in-code region.
 995   OutStreamer.EmitDataRegion(MCDR_DataRegionEnd);
 996 }
 997
 998 void ARMAsmPrinter::EmitJump2Table(const MachineInstr *MI) {
 999   unsigned Opcode = MI->getOpcode();
1000   int OpNum = (Opcode == ARM::t2BR_JT) ? 2 : 1;
1001   const MachineOperand &MO1 = MI->getOperand(OpNum);
1002   const MachineOperand &MO2 = MI->getOperand(OpNum+1); // Unique Id
1003   unsigned JTI = MO1.getIndex();
1004
1005   MCSymbol *JTISymbol = GetARMJTIPICJumpTableLabel2(JTI, MO2.getImm());
1006   OutStreamer.EmitLabel(JTISymbol);
1007
1008   // Emit each entry of the table.
1009   const MachineJumpTableInfo *MJTI = MF->getJumpTableInfo();
1010   const std::vector<MachineJumpTableEntry> &JT = MJTI->getJumpTables();
1011   const std::vector<MachineBasicBlock*> &JTBBs = JT[JTI].MBBs;
1012   unsigned OffsetWidth = 4;
1013   if (MI->getOpcode() == ARM::t2TBB_JT) {
1014     OffsetWidth = 1;
1015     // Mark the jump table as data-in-code.
1016     OutStreamer.EmitDataRegion(MCDR_DataRegionJT8);
1017   } else if (MI->getOpcode() == ARM::t2TBH_JT) {
1018     OffsetWidth = 2;
1019     // Mark the jump table as data-in-code.
1020     OutStreamer.EmitDataRegion(MCDR_DataRegionJT16);
1021   }
1022
1023   for (unsigned i = 0, e = JTBBs.size(); i != e; ++i) {
1024     MachineBasicBlock *MBB = JTBBs[i];
1025     const MCExpr *MBBSymbolExpr = MCSymbolRefExpr::Create(MBB->getSymbol(),
1026                                                           OutContext);
1027     // If this isn't a TBB or TBH, the entries are direct branch instructions.
1028     if (OffsetWidth == 4) {
1029       EmitToStreamer(OutStreamer, MCInstBuilder(ARM::t2B)
1030         .addExpr(MBBSymbolExpr)
1031         .addImm(ARMCC::AL)
1032         .addReg(0));
1033       continue;
1034     }
1035     // Otherwise it's an offset from the dispatch instruction. Construct an
1036     // MCExpr for the entry. We want a value of the form:
1037     // (BasicBlockAddr - TableBeginAddr) / 2
1038     //
1039     // For example, a TBB table with entries jumping to basic blocks BB0 and BB1
1040     // would look like:
1041     // LJTI_0_0:
1042     //    .byte (LBB0 - LJTI_0_0) / 2
1043     //    .byte (LBB1 - LJTI_0_0) / 2
1044     const MCExpr *Expr =
1045       MCBinaryExpr::CreateSub(MBBSymbolExpr,
1046                               MCSymbolRefExpr::Create(JTISymbol, OutContext),
1047                               OutContext);
1048     Expr = MCBinaryExpr::CreateDiv(Expr, MCConstantExpr::Create(2, OutContext),
1049                                    OutContext);
1050     OutStreamer.EmitValue(Expr, OffsetWidth);
1051   }
1052   // Mark the end of jump table data-in-code region. 32-bit offsets use
1053   // actual branch instructions here, so we don't mark those as a data-region
1054   // at all.
1055   if (OffsetWidth != 4)
1056     OutStreamer.EmitDataRegion(MCDR_DataRegionEnd);
1057 }
1058
1059 void ARMAsmPrinter::EmitUnwindingInstruction(const MachineInstr *MI) {
1060   assert(MI->getFlag(MachineInstr::FrameSetup) &&
1061       "Only instruction which are involved into frame setup code are allowed");
1062
1063   MCTargetStreamer &TS = *OutStreamer.getTargetStreamer();
1064   ARMTargetStreamer &ATS = static_cast<ARMTargetStreamer &>(TS);
1065   const MachineFunction &MF = *MI->getParent()->getParent();
1066   const TargetRegisterInfo *RegInfo = MF.getSubtarget().getRegisterInfo();
1067   const ARMFunctionInfo &AFI = *MF.getInfo<ARMFunctionInfo>();
1068
1069   unsigned FramePtr = RegInfo->getFrameRegister(MF);
1070   unsigned Opc = MI->getOpcode();
1071   unsigned SrcReg, DstReg;
1072
1073   if (Opc == ARM::tPUSH || Opc == ARM::tLDRpci) {
1074     // Two special cases:
1075     // 1) tPUSH does not have src/dst regs.
1076     // 2) for Thumb1 code we sometimes materialize the constant via constpool
1077     // load. Yes, this is pretty fragile, but for now I don't see better
1078     // way... :(
1079     SrcReg = DstReg = ARM::SP;
1080   } else {
1081     SrcReg = MI->getOperand(1).getReg();
1082     DstReg = MI->getOperand(0).getReg();
1083   }
1084
1085   // Try to figure out the unwinding opcode out of src / dst regs.
1086   if (MI->mayStore()) {
1087     // Register saves.
1088     assert(DstReg == ARM::SP &&
1089            "Only stack pointer as a destination reg is supported");
1090
1091     SmallVector<unsigned, 4> RegList;
1092     // Skip src & dst reg, and pred ops.
1093     unsigned StartOp = 2 + 2;
1094     // Use all the operands.
1095     unsigned NumOffset = 0;
1096
1097     switch (Opc) {
1098     default:
1099       MI->dump();
1100       llvm_unreachable("Unsupported opcode for unwinding information");
1101     case ARM::tPUSH:
1102       // Special case here: no src & dst reg, but two extra imp ops.
1103       StartOp = 2; NumOffset = 2;
1104     case ARM::STMDB_UPD:
1105     case ARM::t2STMDB_UPD:
1106     case ARM::VSTMDDB_UPD:
1107       assert(SrcReg == ARM::SP &&
1108              "Only stack pointer as a source reg is supported");
1109       for (unsigned i = StartOp, NumOps = MI->getNumOperands() - NumOffset;
1110            i != NumOps; ++i) {
1111         const MachineOperand &MO = MI->getOperand(i);
1112         // Actually, there should never be any impdef stuff here. Skip it
1113         // temporary to workaround PR11902.
1114         if (MO.isImplicit())
1115           continue;
1116         RegList.push_back(MO.getReg());
1117       }
1118       break;
1119     case ARM::STR_PRE_IMM:
1120     case ARM::STR_PRE_REG:
1121     case ARM::t2STR_PRE:
1122       assert(MI->getOperand(2).getReg() == ARM::SP &&
1123              "Only stack pointer as a source reg is supported");
1124       RegList.push_back(SrcReg);
1125       break;
1126     }
1127     if (MAI->getExceptionHandlingType() == ExceptionHandling::ARM)
1128       ATS.emitRegSave(RegList, Opc == ARM::VSTMDDB_UPD);
1129   } else {
1130     // Changes of stack / frame pointer.
1131     if (SrcReg == ARM::SP) {
1132       int64_t Offset = 0;
1133       switch (Opc) {
1134       default:
1135         MI->dump();
1136         llvm_unreachable("Unsupported opcode for unwinding information");
1137       case ARM::MOVr:
1138       case ARM::tMOVr:
1139         Offset = 0;
1140         break;
1141       case ARM::ADDri:
1142         Offset = -MI->getOperand(2).getImm();
1143         break;
1144       case ARM::SUBri:
1145       case ARM::t2SUBri:
1146         Offset = MI->getOperand(2).getImm();
1147         break;
1148       case ARM::tSUBspi:
1149         Offset = MI->getOperand(2).getImm()*4;
1150         break;
1151       case ARM::tADDspi:
1152       case ARM::tADDrSPi:
1153         Offset = -MI->getOperand(2).getImm()*4;
1154         break;
1155       case ARM::tLDRpci: {
1156         // Grab the constpool index and check, whether it corresponds to
1157         // original or cloned constpool entry.
1158         unsigned CPI = MI->getOperand(1).getIndex();
1159         const MachineConstantPool *MCP = MF.getConstantPool();
1160         if (CPI >= MCP->getConstants().size())
1161           CPI = AFI.getOriginalCPIdx(CPI);
1162         assert(CPI != -1U && "Invalid constpool index");
1163
1164         // Derive the actual offset.
1165         const MachineConstantPoolEntry &CPE = MCP->getConstants()[CPI];
1166         assert(!CPE.isMachineConstantPoolEntry() && "Invalid constpool entry");
1167         // FIXME: Check for user, it should be "add" instruction!
1168         Offset = -cast<ConstantInt>(CPE.Val.ConstVal)->getSExtValue();
1169         break;
1170       }
1171       }
1172
1173       if (MAI->getExceptionHandlingType() == ExceptionHandling::ARM) {
1174         if (DstReg == FramePtr && FramePtr != ARM::SP)
1175           // Set-up of the frame pointer. Positive values correspond to "add"
1176           // instruction.
1177           ATS.emitSetFP(FramePtr, ARM::SP, -Offset);
1178         else if (DstReg == ARM::SP) {
1179           // Change of SP by an offset. Positive values correspond to "sub"
1180           // instruction.
1181           ATS.emitPad(Offset);
1182         } else {
1183           // Move of SP to a register.  Positive values correspond to an "add"
1184           // instruction.
1185           ATS.emitMovSP(DstReg, -Offset);
1186         }
1187       }
1188     } else if (DstReg == ARM::SP) {
1189       MI->dump();
1190       llvm_unreachable("Unsupported opcode for unwinding information");
1191     }
1192     else {
1193       MI->dump();
1194       llvm_unreachable("Unsupported opcode for unwinding information");
1195     }
1196   }
1197 }
1198
1199 // Simple pseudo-instructions have their lowering (with expansion to real
1200 // instructions) auto-generated.
1201 #include "ARMGenMCPseudoLowering.inc"
1202
1203 void ARMAsmPrinter::EmitInstruction(const MachineInstr *MI) {
1204   const DataLayout *DL = TM.getSubtargetImpl()->getDataLayout();
1205
1206   // If we just ended a constant pool, mark it as such.
1207   if (InConstantPool && MI->getOpcode() != ARM::CONSTPOOL_ENTRY) {
1208     OutStreamer.EmitDataRegion(MCDR_DataRegionEnd);
1209     InConstantPool = false;
1210   }
1211
1212   // Emit unwinding stuff for frame-related instructions
1213   if (Subtarget->isTargetEHABICompatible() &&
1214        MI->getFlag(MachineInstr::FrameSetup))
1215     EmitUnwindingInstruction(MI);
1216
1217   // Do any auto-generated pseudo lowerings.
1218   if (emitPseudoExpansionLowering(OutStreamer, MI))
1219     return;
1220
1221   assert(!convertAddSubFlagsOpcode(MI->getOpcode()) &&
1222          "Pseudo flag setting opcode should be expanded early");
1223
1224   // Check for manual lowerings.
1225   unsigned Opc = MI->getOpcode();
1226   switch (Opc) {
1227   case ARM::t2MOVi32imm: llvm_unreachable("Should be lowered by thumb2it pass");
1228   case ARM::DBG_VALUE: llvm_unreachable("Should be handled by generic printing");
1229   case ARM::LEApcrel:
1230   case ARM::tLEApcrel:
1231   case ARM::t2LEApcrel: {
1232     // FIXME: Need to also handle globals and externals
1233     MCSymbol *CPISymbol = GetCPISymbol(MI->getOperand(1).getIndex());
1234     EmitToStreamer(OutStreamer, MCInstBuilder(MI->getOpcode() ==
1235                                               ARM::t2LEApcrel ? ARM::t2ADR
1236                   : (MI->getOpcode() == ARM::tLEApcrel ? ARM::tADR
1237                      : ARM::ADR))
1238       .addReg(MI->getOperand(0).getReg())
1239       .addExpr(MCSymbolRefExpr::Create(CPISymbol, OutContext))
1240       // Add predicate operands.
1241       .addImm(MI->getOperand(2).getImm())
1242       .addReg(MI->getOperand(3).getReg()));
1243     return;
1244   }
1245   case ARM::LEApcrelJT:
1246   case ARM::tLEApcrelJT:
1247   case ARM::t2LEApcrelJT: {
1248     MCSymbol *JTIPICSymbol =
1249       GetARMJTIPICJumpTableLabel2(MI->getOperand(1).getIndex(),
1250                                   MI->getOperand(2).getImm());
1251     EmitToStreamer(OutStreamer, MCInstBuilder(MI->getOpcode() ==
1252                                               ARM::t2LEApcrelJT ? ARM::t2ADR
1253                   : (MI->getOpcode() == ARM::tLEApcrelJT ? ARM::tADR
1254                      : ARM::ADR))
1255       .addReg(MI->getOperand(0).getReg())
1256       .addExpr(MCSymbolRefExpr::Create(JTIPICSymbol, OutContext))
1257       // Add predicate operands.
1258       .addImm(MI->getOperand(3).getImm())
1259       .addReg(MI->getOperand(4).getReg()));
1260     return;
1261   }
1262   // Darwin call instructions are just normal call instructions with different
1263   // clobber semantics (they clobber R9).
1264   case ARM::BX_CALL: {
1265     EmitToStreamer(OutStreamer, MCInstBuilder(ARM::MOVr)
1266       .addReg(ARM::LR)
1267       .addReg(ARM::PC)
1268       // Add predicate operands.
1269       .addImm(ARMCC::AL)
1270       .addReg(0)
1271       // Add 's' bit operand (always reg0 for this)
1272       .addReg(0));
1273
1274     EmitToStreamer(OutStreamer, MCInstBuilder(ARM::BX)
1275       .addReg(MI->getOperand(0).getReg()));
1276     return;
1277   }
1278   case ARM::tBX_CALL: {
1279     EmitToStreamer(OutStreamer, MCInstBuilder(ARM::tMOVr)
1280       .addReg(ARM::LR)
1281       .addReg(ARM::PC)
1282       // Add predicate operands.
1283       .addImm(ARMCC::AL)
1284       .addReg(0));
1285
1286     EmitToStreamer(OutStreamer, MCInstBuilder(ARM::tBX)
1287       .addReg(MI->getOperand(0).getReg())
1288       // Add predicate operands.
1289       .addImm(ARMCC::AL)
1290       .addReg(0));
1291     return;
1292   }
1293   case ARM::BMOVPCRX_CALL: {
1294     EmitToStreamer(OutStreamer, MCInstBuilder(ARM::MOVr)
1295       .addReg(ARM::LR)
1296       .addReg(ARM::PC)
1297       // Add predicate operands.
1298       .addImm(ARMCC::AL)
1299       .addReg(0)
1300       // Add 's' bit operand (always reg0 for this)
1301       .addReg(0));
1302
1303     EmitToStreamer(OutStreamer, MCInstBuilder(ARM::MOVr)
1304       .addReg(ARM::PC)
1305       .addReg(MI->getOperand(0).getReg())
1306       // Add predicate operands.
1307       .addImm(ARMCC::AL)
1308       .addReg(0)
1309       // Add 's' bit operand (always reg0 for this)
1310       .addReg(0));
1311     return;
1312   }
1313   case ARM::BMOVPCB_CALL: {
1314     EmitToStreamer(OutStreamer, MCInstBuilder(ARM::MOVr)
1315       .addReg(ARM::LR)
1316       .addReg(ARM::PC)
1317       // Add predicate operands.
1318       .addImm(ARMCC::AL)
1319       .addReg(0)
1320       // Add 's' bit operand (always reg0 for this)
1321       .addReg(0));
1322
1323     const MachineOperand &Op = MI->getOperand(0);
1324     const GlobalValue *GV = Op.getGlobal();
1325     const unsigned TF = Op.getTargetFlags();
1326     MCSymbol *GVSym = GetARMGVSymbol(GV, TF);
1327     const MCExpr *GVSymExpr = MCSymbolRefExpr::Create(GVSym, OutContext);
1328     EmitToStreamer(OutStreamer, MCInstBuilder(ARM::Bcc)
1329       .addExpr(GVSymExpr)
1330       // Add predicate operands.
1331       .addImm(ARMCC::AL)
1332       .addReg(0));
1333     return;
1334   }
1335   case ARM::MOVi16_ga_pcrel:
1336   case ARM::t2MOVi16_ga_pcrel: {
1337     MCInst TmpInst;
1338     TmpInst.setOpcode(Opc == ARM::MOVi16_ga_pcrel? ARM::MOVi16 : ARM::t2MOVi16);
1339     TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1340
1341     unsigned TF = MI->getOperand(1).getTargetFlags();
1342     const GlobalValue *GV = MI->getOperand(1).getGlobal();
1343     MCSymbol *GVSym = GetARMGVSymbol(GV, TF);
1344     const MCExpr *GVSymExpr = MCSymbolRefExpr::Create(GVSym, OutContext);
1345
1346     MCSymbol *LabelSym = getPICLabel(DL->getPrivateGlobalPrefix(),
1347                                      getFunctionNumber(),
1348                                      MI->getOperand(2).getImm(), OutContext);
1349     const MCExpr *LabelSymExpr= MCSymbolRefExpr::Create(LabelSym, OutContext);
1350     unsigned PCAdj = (Opc == ARM::MOVi16_ga_pcrel) ? 8 : 4;
1351     const MCExpr *PCRelExpr =
1352       ARMMCExpr::CreateLower16(MCBinaryExpr::CreateSub(GVSymExpr,
1353                                       MCBinaryExpr::CreateAdd(LabelSymExpr,
1354                                       MCConstantExpr::Create(PCAdj, OutContext),
1355                                       OutContext), OutContext), OutContext);
1356       TmpInst.addOperand(MCOperand::CreateExpr(PCRelExpr));
1357
1358     // Add predicate operands.
1359     TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1360     TmpInst.addOperand(MCOperand::CreateReg(0));
1361     // Add 's' bit operand (always reg0 for this)
1362     TmpInst.addOperand(MCOperand::CreateReg(0));
1363     EmitToStreamer(OutStreamer, TmpInst);
1364     return;
1365   }
1366   case ARM::MOVTi16_ga_pcrel:
1367   case ARM::t2MOVTi16_ga_pcrel: {
1368     MCInst TmpInst;
1369     TmpInst.setOpcode(Opc == ARM::MOVTi16_ga_pcrel
1370                       ? ARM::MOVTi16 : ARM::t2MOVTi16);
1371     TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1372     TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(1).getReg()));
1373
1374     unsigned TF = MI->getOperand(2).getTargetFlags();
1375     const GlobalValue *GV = MI->getOperand(2).getGlobal();
1376     MCSymbol *GVSym = GetARMGVSymbol(GV, TF);
1377     const MCExpr *GVSymExpr = MCSymbolRefExpr::Create(GVSym, OutContext);
1378
1379     MCSymbol *LabelSym = getPICLabel(DL->getPrivateGlobalPrefix(),
1380                                      getFunctionNumber(),
1381                                      MI->getOperand(3).getImm(), OutContext);
1382     const MCExpr *LabelSymExpr= MCSymbolRefExpr::Create(LabelSym, OutContext);
1383     unsigned PCAdj = (Opc == ARM::MOVTi16_ga_pcrel) ? 8 : 4;
1384     const MCExpr *PCRelExpr =
1385         ARMMCExpr::CreateUpper16(MCBinaryExpr::CreateSub(GVSymExpr,
1386                                    MCBinaryExpr::CreateAdd(LabelSymExpr,
1387                                       MCConstantExpr::Create(PCAdj, OutContext),
1388                                           OutContext), OutContext), OutContext);
1389       TmpInst.addOperand(MCOperand::CreateExpr(PCRelExpr));
1390     // Add predicate operands.
1391     TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1392     TmpInst.addOperand(MCOperand::CreateReg(0));
1393     // Add 's' bit operand (always reg0 for this)
1394     TmpInst.addOperand(MCOperand::CreateReg(0));
1395     EmitToStreamer(OutStreamer, TmpInst);
1396     return;
1397   }
1398   case ARM::tPICADD: {
1399     // This is a pseudo op for a label + instruction sequence, which looks like:
1400     // LPC0:
1401     //     add r0, pc
1402     // This adds the address of LPC0 to r0.
1403
1404     // Emit the label.
1405     OutStreamer.EmitLabel(getPICLabel(DL->getPrivateGlobalPrefix(),
1406                           getFunctionNumber(), MI->getOperand(2).getImm(),
1407                           OutContext));
1408
1409     // Form and emit the add.
1410     EmitToStreamer(OutStreamer, MCInstBuilder(ARM::tADDhirr)
1411       .addReg(MI->getOperand(0).getReg())
1412       .addReg(MI->getOperand(0).getReg())
1413       .addReg(ARM::PC)
1414       // Add predicate operands.
1415       .addImm(ARMCC::AL)
1416       .addReg(0));
1417     return;
1418   }
1419   case ARM::PICADD: {
1420     // This is a pseudo op for a label + instruction sequence, which looks like:
1421     // LPC0:
1422     //     add r0, pc, r0
1423     // This adds the address of LPC0 to r0.
1424
1425     // Emit the label.
1426     OutStreamer.EmitLabel(getPICLabel(DL->getPrivateGlobalPrefix(),
1427                           getFunctionNumber(), MI->getOperand(2).getImm(),
1428                           OutContext));
1429
1430     // Form and emit the add.
1431     EmitToStreamer(OutStreamer, MCInstBuilder(ARM::ADDrr)
1432       .addReg(MI->getOperand(0).getReg())
1433       .addReg(ARM::PC)
1434       .addReg(MI->getOperand(1).getReg())
1435       // Add predicate operands.
1436       .addImm(MI->getOperand(3).getImm())
1437       .addReg(MI->getOperand(4).getReg())
1438       // Add 's' bit operand (always reg0 for this)
1439       .addReg(0));
1440     return;
1441   }
1442   case ARM::PICSTR:
1443   case ARM::PICSTRB:
1444   case ARM::PICSTRH:
1445   case ARM::PICLDR:
1446   case ARM::PICLDRB:
1447   case ARM::PICLDRH:
1448   case ARM::PICLDRSB:
1449   case ARM::PICLDRSH: {
1450     // This is a pseudo op for a label + instruction sequence, which looks like:
1451     // LPC0:
1452     //     OP r0, [pc, r0]
1453     // The LCP0 label is referenced by a constant pool entry in order to get
1454     // a PC-relative address at the ldr instruction.
1455
1456     // Emit the label.
1457     OutStreamer.EmitLabel(getPICLabel(DL->getPrivateGlobalPrefix(),
1458                           getFunctionNumber(), MI->getOperand(2).getImm(),
1459                           OutContext));
1460
1461     // Form and emit the load
1462     unsigned Opcode;
1463     switch (MI->getOpcode()) {
1464     default:
1465       llvm_unreachable("Unexpected opcode!");
1466     case ARM::PICSTR:   Opcode = ARM::STRrs; break;
1467     case ARM::PICSTRB:  Opcode = ARM::STRBrs; break;
1468     case ARM::PICSTRH:  Opcode = ARM::STRH; break;
1469     case ARM::PICLDR:   Opcode = ARM::LDRrs; break;
1470     case ARM::PICLDRB:  Opcode = ARM::LDRBrs; break;
1471     case ARM::PICLDRH:  Opcode = ARM::LDRH; break;
1472     case ARM::PICLDRSB: Opcode = ARM::LDRSB; break;
1473     case ARM::PICLDRSH: Opcode = ARM::LDRSH; break;
1474     }
1475     EmitToStreamer(OutStreamer, MCInstBuilder(Opcode)
1476       .addReg(MI->getOperand(0).getReg())
1477       .addReg(ARM::PC)
1478       .addReg(MI->getOperand(1).getReg())
1479       .addImm(0)
1480       // Add predicate operands.
1481       .addImm(MI->getOperand(3).getImm())
1482       .addReg(MI->getOperand(4).getReg()));
1483
1484     return;
1485   }
1486   case ARM::CONSTPOOL_ENTRY: {
1487     /// CONSTPOOL_ENTRY - This instruction represents a floating constant pool
1488     /// in the function.  The first operand is the ID# for this instruction, the
1489     /// second is the index into the MachineConstantPool that this is, the third
1490     /// is the size in bytes of this constant pool entry.
1491     /// The required alignment is specified on the basic block holding this MI.
1492     unsigned LabelId = (unsigned)MI->getOperand(0).getImm();
1493     unsigned CPIdx   = (unsigned)MI->getOperand(1).getIndex();
1494
1495     // If this is the first entry of the pool, mark it.
1496     if (!InConstantPool) {
1497       OutStreamer.EmitDataRegion(MCDR_DataRegion);
1498       InConstantPool = true;
1499     }
1500
1501     OutStreamer.EmitLabel(GetCPISymbol(LabelId));
1502
1503     const MachineConstantPoolEntry &MCPE = MCP->getConstants()[CPIdx];
1504     if (MCPE.isMachineConstantPoolEntry())
1505       EmitMachineConstantPoolValue(MCPE.Val.MachineCPVal);
1506     else
1507       EmitGlobalConstant(MCPE.Val.ConstVal);
1508     return;
1509   }
1510   case ARM::t2BR_JT: {
1511     // Lower and emit the instruction itself, then the jump table following it.
1512     EmitToStreamer(OutStreamer, MCInstBuilder(ARM::tMOVr)
1513       .addReg(ARM::PC)
1514       .addReg(MI->getOperand(0).getReg())
1515       // Add predicate operands.
1516       .addImm(ARMCC::AL)
1517       .addReg(0));
1518
1519     // Output the data for the jump table itself
1520     EmitJump2Table(MI);
1521     return;
1522   }
1523   case ARM::t2TBB_JT: {
1524     // Lower and emit the instruction itself, then the jump table following it.
1525     EmitToStreamer(OutStreamer, MCInstBuilder(ARM::t2TBB)
1526       .addReg(ARM::PC)
1527       .addReg(MI->getOperand(0).getReg())
1528       // Add predicate operands.
1529       .addImm(ARMCC::AL)
1530       .addReg(0));
1531
1532     // Output the data for the jump table itself
1533     EmitJump2Table(MI);
1534     // Make sure the next instruction is 2-byte aligned.
1535     EmitAlignment(1);
1536     return;
1537   }
1538   case ARM::t2TBH_JT: {
1539     // Lower and emit the instruction itself, then the jump table following it.
1540     EmitToStreamer(OutStreamer, MCInstBuilder(ARM::t2TBH)
1541       .addReg(ARM::PC)
1542       .addReg(MI->getOperand(0).getReg())
1543       // Add predicate operands.
1544       .addImm(ARMCC::AL)
1545       .addReg(0));
1546
1547     // Output the data for the jump table itself
1548     EmitJump2Table(MI);
1549     return;
1550   }
1551   case ARM::tBR_JTr:
1552   case ARM::BR_JTr: {
1553     // Lower and emit the instruction itself, then the jump table following it.
1554     // mov pc, target
1555     MCInst TmpInst;
1556     unsigned Opc = MI->getOpcode() == ARM::BR_JTr ?
1557       ARM::MOVr : ARM::tMOVr;
1558     TmpInst.setOpcode(Opc);
1559     TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1560     TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1561     // Add predicate operands.
1562     TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1563     TmpInst.addOperand(MCOperand::CreateReg(0));
1564     // Add 's' bit operand (always reg0 for this)
1565     if (Opc == ARM::MOVr)
1566       TmpInst.addOperand(MCOperand::CreateReg(0));
1567     EmitToStreamer(OutStreamer, TmpInst);
1568
1569     // Make sure the Thumb jump table is 4-byte aligned.
1570     if (Opc == ARM::tMOVr)
1571       EmitAlignment(2);
1572
1573     // Output the data for the jump table itself
1574     EmitJumpTable(MI);
1575     return;
1576   }
1577   case ARM::BR_JTm: {
1578     // Lower and emit the instruction itself, then the jump table following it.
1579     // ldr pc, target
1580     MCInst TmpInst;
1581     if (MI->getOperand(1).getReg() == 0) {
1582       // literal offset
1583       TmpInst.setOpcode(ARM::LDRi12);
1584       TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1585       TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1586       TmpInst.addOperand(MCOperand::CreateImm(MI->getOperand(2).getImm()));
1587     } else {
1588       TmpInst.setOpcode(ARM::LDRrs);
1589       TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1590       TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1591       TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(1).getReg()));
1592       TmpInst.addOperand(MCOperand::CreateImm(0));
1593     }
1594     // Add predicate operands.
1595     TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1596     TmpInst.addOperand(MCOperand::CreateReg(0));
1597     EmitToStreamer(OutStreamer, TmpInst);
1598
1599     // Output the data for the jump table itself
1600     EmitJumpTable(MI);
1601     return;
1602   }
1603   case ARM::BR_JTadd: {
1604     // Lower and emit the instruction itself, then the jump table following it.
1605     // add pc, target, idx
1606     EmitToStreamer(OutStreamer, MCInstBuilder(ARM::ADDrr)
1607       .addReg(ARM::PC)
1608       .addReg(MI->getOperand(0).getReg())
1609       .addReg(MI->getOperand(1).getReg())
1610       // Add predicate operands.
1611       .addImm(ARMCC::AL)
1612       .addReg(0)
1613       // Add 's' bit operand (always reg0 for this)
1614       .addReg(0));
1615
1616     // Output the data for the jump table itself
1617     EmitJumpTable(MI);
1618     return;
1619   }
1620   case ARM::SPACE:
1621     OutStreamer.EmitZeros(MI->getOperand(1).getImm());
1622     return;
1623   case ARM::TRAP: {
1624     // Non-Darwin binutils don't yet support the "trap" mnemonic.
1625     // FIXME: Remove this special case when they do.
1626     if (!Subtarget->isTargetMachO()) {
1627       //.long 0xe7ffdefe @ trap
1628       uint32_t Val = 0xe7ffdefeUL;
1629       OutStreamer.AddComment("trap");
1630       OutStreamer.EmitIntValue(Val, 4);
1631       return;
1632     }
1633     break;
1634   }
1635   case ARM::TRAPNaCl: {
1636     //.long 0xe7fedef0 @ trap
1637     uint32_t Val = 0xe7fedef0UL;
1638     OutStreamer.AddComment("trap");
1639     OutStreamer.EmitIntValue(Val, 4);
1640     return;
1641   }
1642   case ARM::tTRAP: {
1643     // Non-Darwin binutils don't yet support the "trap" mnemonic.
1644     // FIXME: Remove this special case when they do.
1645     if (!Subtarget->isTargetMachO()) {
1646       //.short 57086 @ trap
1647       uint16_t Val = 0xdefe;
1648       OutStreamer.AddComment("trap");
1649       OutStreamer.EmitIntValue(Val, 2);
1650       return;
1651     }
1652     break;
1653   }
1654   case ARM::t2Int_eh_sjlj_setjmp:
1655   case ARM::t2Int_eh_sjlj_setjmp_nofp:
1656   case ARM::tInt_eh_sjlj_setjmp: {
1657     // Two incoming args: GPR:$src, GPR:$val
1658     // mov $val, pc
1659     // adds $val, #7
1660     // str $val, [$src, #4]
1661     // movs r0, #0
1662     // b 1f
1663     // movs r0, #1
1664     // 1:
1665     unsigned SrcReg = MI->getOperand(0).getReg();
1666     unsigned ValReg = MI->getOperand(1).getReg();
1667     MCSymbol *Label = GetARMSJLJEHLabel();
1668     OutStreamer.AddComment("eh_setjmp begin");
1669     EmitToStreamer(OutStreamer, MCInstBuilder(ARM::tMOVr)
1670       .addReg(ValReg)
1671       .addReg(ARM::PC)
1672       // Predicate.
1673       .addImm(ARMCC::AL)
1674       .addReg(0));
1675
1676     EmitToStreamer(OutStreamer, MCInstBuilder(ARM::tADDi3)
1677       .addReg(ValReg)
1678       // 's' bit operand
1679       .addReg(ARM::CPSR)
1680       .addReg(ValReg)
1681       .addImm(7)
1682       // Predicate.
1683       .addImm(ARMCC::AL)
1684       .addReg(0));
1685
1686     EmitToStreamer(OutStreamer, MCInstBuilder(ARM::tSTRi)
1687       .addReg(ValReg)
1688       .addReg(SrcReg)
1689       // The offset immediate is #4. The operand value is scaled by 4 for the
1690       // tSTR instruction.
1691       .addImm(1)
1692       // Predicate.
1693       .addImm(ARMCC::AL)
1694       .addReg(0));
1695
1696     EmitToStreamer(OutStreamer, MCInstBuilder(ARM::tMOVi8)
1697       .addReg(ARM::R0)
1698       .addReg(ARM::CPSR)
1699       .addImm(0)
1700       // Predicate.
1701       .addImm(ARMCC::AL)
1702       .addReg(0));
1703
1704     const MCExpr *SymbolExpr = MCSymbolRefExpr::Create(Label, OutContext);
1705     EmitToStreamer(OutStreamer, MCInstBuilder(ARM::tB)
1706       .addExpr(SymbolExpr)
1707       .addImm(ARMCC::AL)
1708       .addReg(0));
1709
1710     OutStreamer.AddComment("eh_setjmp end");
1711     EmitToStreamer(OutStreamer, MCInstBuilder(ARM::tMOVi8)
1712       .addReg(ARM::R0)
1713       .addReg(ARM::CPSR)
1714       .addImm(1)
1715       // Predicate.
1716       .addImm(ARMCC::AL)
1717       .addReg(0));
1718
1719     OutStreamer.EmitLabel(Label);
1720     return;
1721   }
1722
1723   case ARM::Int_eh_sjlj_setjmp_nofp:
1724   case ARM::Int_eh_sjlj_setjmp: {
1725     // Two incoming args: GPR:$src, GPR:$val
1726     // add $val, pc, #8
1727     // str $val, [$src, #+4]
1728     // mov r0, #0
1729     // add pc, pc, #0
1730     // mov r0, #1
1731     unsigned SrcReg = MI->getOperand(0).getReg();
1732     unsigned ValReg = MI->getOperand(1).getReg();
1733
1734     OutStreamer.AddComment("eh_setjmp begin");
1735     EmitToStreamer(OutStreamer, MCInstBuilder(ARM::ADDri)
1736       .addReg(ValReg)
1737       .addReg(ARM::PC)
1738       .addImm(8)
1739       // Predicate.
1740       .addImm(ARMCC::AL)
1741       .addReg(0)
1742       // 's' bit operand (always reg0 for this).
1743       .addReg(0));
1744
1745     EmitToStreamer(OutStreamer, MCInstBuilder(ARM::STRi12)
1746       .addReg(ValReg)
1747       .addReg(SrcReg)
1748       .addImm(4)
1749       // Predicate.
1750       .addImm(ARMCC::AL)
1751       .addReg(0));
1752
1753     EmitToStreamer(OutStreamer, MCInstBuilder(ARM::MOVi)
1754       .addReg(ARM::R0)
1755       .addImm(0)
1756       // Predicate.
1757       .addImm(ARMCC::AL)
1758       .addReg(0)
1759       // 's' bit operand (always reg0 for this).
1760       .addReg(0));
1761
1762     EmitToStreamer(OutStreamer, MCInstBuilder(ARM::ADDri)
1763       .addReg(ARM::PC)
1764       .addReg(ARM::PC)
1765       .addImm(0)
1766       // Predicate.
1767       .addImm(ARMCC::AL)
1768       .addReg(0)
1769       // 's' bit operand (always reg0 for this).
1770       .addReg(0));
1771
1772     OutStreamer.AddComment("eh_setjmp end");
1773     EmitToStreamer(OutStreamer, MCInstBuilder(ARM::MOVi)
1774       .addReg(ARM::R0)
1775       .addImm(1)
1776       // Predicate.
1777       .addImm(ARMCC::AL)
1778       .addReg(0)
1779       // 's' bit operand (always reg0 for this).
1780       .addReg(0));
1781     return;
1782   }
1783   case ARM::Int_eh_sjlj_longjmp: {
1784     // ldr sp, [$src, #8]
1785     // ldr $scratch, [$src, #4]
1786     // ldr r7, [$src]
1787     // bx $scratch
1788     unsigned SrcReg = MI->getOperand(0).getReg();
1789     unsigned ScratchReg = MI->getOperand(1).getReg();
1790     EmitToStreamer(OutStreamer, MCInstBuilder(ARM::LDRi12)
1791       .addReg(ARM::SP)
1792       .addReg(SrcReg)
1793       .addImm(8)
1794       // Predicate.
1795       .addImm(ARMCC::AL)
1796       .addReg(0));
1797
1798     EmitToStreamer(OutStreamer, MCInstBuilder(ARM::LDRi12)
1799       .addReg(ScratchReg)
1800       .addReg(SrcReg)
1801       .addImm(4)
1802       // Predicate.
1803       .addImm(ARMCC::AL)
1804       .addReg(0));
1805
1806     EmitToStreamer(OutStreamer, MCInstBuilder(ARM::LDRi12)
1807       .addReg(ARM::R7)
1808       .addReg(SrcReg)
1809       .addImm(0)
1810       // Predicate.
1811       .addImm(ARMCC::AL)
1812       .addReg(0));
1813
1814     EmitToStreamer(OutStreamer, MCInstBuilder(ARM::BX)
1815       .addReg(ScratchReg)
1816       // Predicate.
1817       .addImm(ARMCC::AL)
1818       .addReg(0));
1819     return;
1820   }
1821   case ARM::tInt_eh_sjlj_longjmp: {
1822     // ldr $scratch, [$src, #8]
1823     // mov sp, $scratch
1824     // ldr $scratch, [$src, #4]
1825     // ldr r7, [$src]
1826     // bx $scratch
1827     unsigned SrcReg = MI->getOperand(0).getReg();
1828     unsigned ScratchReg = MI->getOperand(1).getReg();
1829     EmitToStreamer(OutStreamer, MCInstBuilder(ARM::tLDRi)
1830       .addReg(ScratchReg)
1831       .addReg(SrcReg)
1832       // The offset immediate is #8. The operand value is scaled by 4 for the
1833       // tLDR instruction.
1834       .addImm(2)
1835       // Predicate.
1836       .addImm(ARMCC::AL)
1837       .addReg(0));
1838
1839     EmitToStreamer(OutStreamer, MCInstBuilder(ARM::tMOVr)
1840       .addReg(ARM::SP)
1841       .addReg(ScratchReg)
1842       // Predicate.
1843       .addImm(ARMCC::AL)
1844       .addReg(0));
1845
1846     EmitToStreamer(OutStreamer, MCInstBuilder(ARM::tLDRi)
1847       .addReg(ScratchReg)
1848       .addReg(SrcReg)
1849       .addImm(1)
1850       // Predicate.
1851       .addImm(ARMCC::AL)
1852       .addReg(0));
1853
1854     EmitToStreamer(OutStreamer, MCInstBuilder(ARM::tLDRi)
1855       .addReg(ARM::R7)
1856       .addReg(SrcReg)
1857       .addImm(0)
1858       // Predicate.
1859       .addImm(ARMCC::AL)
1860       .addReg(0));
1861
1862     EmitToStreamer(OutStreamer, MCInstBuilder(ARM::tBX)
1863       .addReg(ScratchReg)
1864       // Predicate.
1865       .addImm(ARMCC::AL)
1866       .addReg(0));
1867     return;
1868   }
1869   }
1870
1871   MCInst TmpInst;
1872   LowerARMMachineInstrToMCInst(MI, TmpInst, *this);
1873
1874   EmitToStreamer(OutStreamer, TmpInst);
1875 }
1876
1877 //===----------------------------------------------------------------------===//
1878 // Target Registry Stuff
1879 //===----------------------------------------------------------------------===//
1880
1881 // Force static initialization.
1882 extern "C" void LLVMInitializeARMAsmPrinter() {
1883   RegisterAsmPrinter<ARMAsmPrinter> X(TheARMLETarget);
1884   RegisterAsmPrinter<ARMAsmPrinter> Y(TheARMBETarget);
1885   RegisterAsmPrinter<ARMAsmPrinter> A(TheThumbLETarget);
1886   RegisterAsmPrinter<ARMAsmPrinter> B(TheThumbBETarget);
1887 }