lib/Target/ARM/ARMAsmPrinter.cpp

   1 //===-- ARMAsmPrinter.cpp - Print machine code to an ARM .s file ----------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains a printer that converts from our internal representation
  11 // of machine-dependent LLVM code to GAS-format ARM assembly language.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "ARMAsmPrinter.h"
  16 #include "ARM.h"
  17 #include "ARMConstantPoolValue.h"
  18 #include "ARMFPUName.h"
  19 #include "ARMMachineFunctionInfo.h"
  20 #include "ARMTargetMachine.h"
  21 #include "ARMTargetObjectFile.h"
  22 #include "InstPrinter/ARMInstPrinter.h"
  23 #include "MCTargetDesc/ARMAddressingModes.h"
  24 #include "MCTargetDesc/ARMMCExpr.h"
  25 #include "llvm/ADT/SetVector.h"
  26 #include "llvm/ADT/SmallString.h"
  27 #include "llvm/CodeGen/MachineFunctionPass.h"
  28 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  29 #include "llvm/CodeGen/MachineModuleInfoImpls.h"
  30 #include "llvm/IR/Constants.h"
  31 #include "llvm/IR/DataLayout.h"
  32 #include "llvm/IR/DebugInfo.h"
  33 #include "llvm/IR/Mangler.h"
  34 #include "llvm/IR/Module.h"
  35 #include "llvm/IR/Type.h"
  36 #include "llvm/MC/MCAsmInfo.h"
  37 #include "llvm/MC/MCAssembler.h"
  38 #include "llvm/MC/MCContext.h"
  39 #include "llvm/MC/MCELFStreamer.h"
  40 #include "llvm/MC/MCInst.h"
  41 #include "llvm/MC/MCInstBuilder.h"
  42 #include "llvm/MC/MCObjectStreamer.h"
  43 #include "llvm/MC/MCSectionMachO.h"
  44 #include "llvm/MC/MCStreamer.h"
  45 #include "llvm/MC/MCSymbol.h"
  46 #include "llvm/Support/ARMBuildAttributes.h"
  47 #include "llvm/Support/COFF.h"
  48 #include "llvm/Support/CommandLine.h"
  49 #include "llvm/Support/Debug.h"
  50 #include "llvm/Support/ELF.h"
  51 #include "llvm/Support/ErrorHandling.h"
  52 #include "llvm/Support/TargetRegistry.h"
  53 #include "llvm/Support/raw_ostream.h"
  54 #include "llvm/Target/TargetMachine.h"
  55 #include <cctype>
  56 using namespace llvm;
  57
  58 #define DEBUG_TYPE "asm-printer"
  59
  60 void ARMAsmPrinter::EmitFunctionBodyEnd() {
  61   // Make sure to terminate any constant pools that were at the end
  62   // of the function.
  63   if (!InConstantPool)
  64     return;
  65   InConstantPool = false;
  66   OutStreamer.EmitDataRegion(MCDR_DataRegionEnd);
  67 }
  68
  69 void ARMAsmPrinter::EmitFunctionEntryLabel() {
  70   if (AFI->isThumbFunction()) {
  71     OutStreamer.EmitAssemblerFlag(MCAF_Code16);
  72     OutStreamer.EmitThumbFunc(CurrentFnSym);
  73   }
  74
  75   OutStreamer.EmitLabel(CurrentFnSym);
  76 }
  77
  78 void ARMAsmPrinter::EmitXXStructor(const Constant *CV) {
  79   uint64_t Size =
  80       TM.getSubtargetImpl()->getDataLayout()->getTypeAllocSize(CV->getType());
  81   assert(Size && "C++ constructor pointer had zero size!");
  82
  83   const GlobalValue *GV = dyn_cast<GlobalValue>(CV->stripPointerCasts());
  84   assert(GV && "C++ constructor pointer was not a GlobalValue!");
  85
  86   const MCExpr *E = MCSymbolRefExpr::Create(GetARMGVSymbol(GV,
  87                                                            ARMII::MO_NO_FLAG),
  88                                             (Subtarget->isTargetELF()
  89                                              ? MCSymbolRefExpr::VK_ARM_TARGET1
  90                                              : MCSymbolRefExpr::VK_None),
  91                                             OutContext);
  92
  93   OutStreamer.EmitValue(E, Size);
  94 }
  95
  96 /// runOnMachineFunction - This uses the EmitInstruction()
  97 /// method to print assembly for each instruction.
  98 ///
  99 bool ARMAsmPrinter::runOnMachineFunction(MachineFunction &MF) {
 100   AFI = MF.getInfo<ARMFunctionInfo>();
 101   MCP = MF.getConstantPool();
 102
 103   SetupMachineFunction(MF);
 104
 105   if (Subtarget->isTargetCOFF()) {
 106     bool Internal = MF.getFunction()->hasInternalLinkage();
 107     COFF::SymbolStorageClass Scl = Internal ? COFF::IMAGE_SYM_CLASS_STATIC
 108                                             : COFF::IMAGE_SYM_CLASS_EXTERNAL;
 109     int Type = COFF::IMAGE_SYM_DTYPE_FUNCTION << COFF::SCT_COMPLEX_TYPE_SHIFT;
 110
 111     OutStreamer.BeginCOFFSymbolDef(CurrentFnSym);
 112     OutStreamer.EmitCOFFSymbolStorageClass(Scl);
 113     OutStreamer.EmitCOFFSymbolType(Type);
 114     OutStreamer.EndCOFFSymbolDef();
 115   }
 116
 117   // Have common code print out the function header with linkage info etc.
 118   EmitFunctionHeader();
 119
 120   // Emit the rest of the function body.
 121   EmitFunctionBody();
 122
 123   // We didn't modify anything.
 124   return false;
 125 }
 126
 127 void ARMAsmPrinter::printOperand(const MachineInstr *MI, int OpNum,
 128                                  raw_ostream &O, const char *Modifier) {
 129   const MachineOperand &MO = MI->getOperand(OpNum);
 130   unsigned TF = MO.getTargetFlags();
 131
 132   switch (MO.getType()) {
 133   default: llvm_unreachable("<unknown operand type>");
 134   case MachineOperand::MO_Register: {
 135     unsigned Reg = MO.getReg();
 136     assert(TargetRegisterInfo::isPhysicalRegister(Reg));
 137     assert(!MO.getSubReg() && "Subregs should be eliminated!");
 138     if(ARM::GPRPairRegClass.contains(Reg)) {
 139       const MachineFunction &MF = *MI->getParent()->getParent();
 140       const TargetRegisterInfo *TRI = MF.getSubtarget().getRegisterInfo();
 141       Reg = TRI->getSubReg(Reg, ARM::gsub_0);
 142     }
 143     O << ARMInstPrinter::getRegisterName(Reg);
 144     break;
 145   }
 146   case MachineOperand::MO_Immediate: {
 147     int64_t Imm = MO.getImm();
 148     O << '#';
 149     if ((Modifier && strcmp(Modifier, "lo16") == 0) ||
 150         (TF == ARMII::MO_LO16))
 151       O << ":lower16:";
 152     else if ((Modifier && strcmp(Modifier, "hi16") == 0) ||
 153              (TF == ARMII::MO_HI16))
 154       O << ":upper16:";
 155     O << Imm;
 156     break;
 157   }
 158   case MachineOperand::MO_MachineBasicBlock:
 159     O << *MO.getMBB()->getSymbol();
 160     return;
 161   case MachineOperand::MO_GlobalAddress: {
 162     const GlobalValue *GV = MO.getGlobal();
 163     if ((Modifier && strcmp(Modifier, "lo16") == 0) ||
 164         (TF & ARMII::MO_LO16))
 165       O << ":lower16:";
 166     else if ((Modifier && strcmp(Modifier, "hi16") == 0) ||
 167              (TF & ARMII::MO_HI16))
 168       O << ":upper16:";
 169     O << *GetARMGVSymbol(GV, TF);
 170
 171     printOffset(MO.getOffset(), O);
 172     if (TF == ARMII::MO_PLT)
 173       O << "(PLT)";
 174     break;
 175   }
 176   case MachineOperand::MO_ConstantPoolIndex:
 177     O << *GetCPISymbol(MO.getIndex());
 178     break;
 179   }
 180 }
 181
 182 //===--------------------------------------------------------------------===//
 183
 184 MCSymbol *ARMAsmPrinter::
 185 GetARMJTIPICJumpTableLabel2(unsigned uid, unsigned uid2) const {
 186   const DataLayout *DL = TM.getSubtargetImpl()->getDataLayout();
 187   SmallString<60> Name;
 188   raw_svector_ostream(Name) << DL->getPrivateGlobalPrefix() << "JTI"
 189     << getFunctionNumber() << '_' << uid << '_' << uid2;
 190   return OutContext.GetOrCreateSymbol(Name.str());
 191 }
 192
 193
 194 MCSymbol *ARMAsmPrinter::GetARMSJLJEHLabel() const {
 195   const DataLayout *DL = TM.getSubtargetImpl()->getDataLayout();
 196   SmallString<60> Name;
 197   raw_svector_ostream(Name) << DL->getPrivateGlobalPrefix() << "SJLJEH"
 198     << getFunctionNumber();
 199   return OutContext.GetOrCreateSymbol(Name.str());
 200 }
 201
 202 bool ARMAsmPrinter::PrintAsmOperand(const MachineInstr *MI, unsigned OpNum,
 203                                     unsigned AsmVariant, const char *ExtraCode,
 204                                     raw_ostream &O) {
 205   // Does this asm operand have a single letter operand modifier?
 206   if (ExtraCode && ExtraCode[0]) {
 207     if (ExtraCode[1] != 0) return true; // Unknown modifier.
 208
 209     switch (ExtraCode[0]) {
 210     default:
 211       // See if this is a generic print operand
 212       return AsmPrinter::PrintAsmOperand(MI, OpNum, AsmVariant, ExtraCode, O);
 213     case 'a': // Print as a memory address.
 214       if (MI->getOperand(OpNum).isReg()) {
 215         O << "["
 216           << ARMInstPrinter::getRegisterName(MI->getOperand(OpNum).getReg())
 217           << "]";
 218         return false;
 219       }
 220       // Fallthrough
 221     case 'c': // Don't print "#" before an immediate operand.
 222       if (!MI->getOperand(OpNum).isImm())
 223         return true;
 224       O << MI->getOperand(OpNum).getImm();
 225       return false;
 226     case 'P': // Print a VFP double precision register.
 227     case 'q': // Print a NEON quad precision register.
 228       printOperand(MI, OpNum, O);
 229       return false;
 230     case 'y': // Print a VFP single precision register as indexed double.
 231       if (MI->getOperand(OpNum).isReg()) {
 232         unsigned Reg = MI->getOperand(OpNum).getReg();
 233         const TargetRegisterInfo *TRI = MF->getSubtarget().getRegisterInfo();
 234         // Find the 'd' register that has this 's' register as a sub-register,
 235         // and determine the lane number.
 236         for (MCSuperRegIterator SR(Reg, TRI); SR.isValid(); ++SR) {
 237           if (!ARM::DPRRegClass.contains(*SR))
 238             continue;
 239           bool Lane0 = TRI->getSubReg(*SR, ARM::ssub_0) == Reg;
 240           O << ARMInstPrinter::getRegisterName(*SR) << (Lane0 ? "[0]" : "[1]");
 241           return false;
 242         }
 243       }
 244       return true;
 245     case 'B': // Bitwise inverse of integer or symbol without a preceding #.
 246       if (!MI->getOperand(OpNum).isImm())
 247         return true;
 248       O << ~(MI->getOperand(OpNum).getImm());
 249       return false;
 250     case 'L': // The low 16 bits of an immediate constant.
 251       if (!MI->getOperand(OpNum).isImm())
 252         return true;
 253       O << (MI->getOperand(OpNum).getImm() & 0xffff);
 254       return false;
 255     case 'M': { // A register range suitable for LDM/STM.
 256       if (!MI->getOperand(OpNum).isReg())
 257         return true;
 258       const MachineOperand &MO = MI->getOperand(OpNum);
 259       unsigned RegBegin = MO.getReg();
 260       // This takes advantage of the 2 operand-ness of ldm/stm and that we've
 261       // already got the operands in registers that are operands to the
 262       // inline asm statement.
 263       O << "{";
 264       if (ARM::GPRPairRegClass.contains(RegBegin)) {
 265         const TargetRegisterInfo *TRI = MF->getSubtarget().getRegisterInfo();
 266         unsigned Reg0 = TRI->getSubReg(RegBegin, ARM::gsub_0);
 267         O << ARMInstPrinter::getRegisterName(Reg0) << ", ";
 268         RegBegin = TRI->getSubReg(RegBegin, ARM::gsub_1);
 269       }
 270       O << ARMInstPrinter::getRegisterName(RegBegin);
 271
 272       // FIXME: The register allocator not only may not have given us the
 273       // registers in sequence, but may not be in ascending registers. This
 274       // will require changes in the register allocator that'll need to be
 275       // propagated down here if the operands change.
 276       unsigned RegOps = OpNum + 1;
 277       while (MI->getOperand(RegOps).isReg()) {
 278         O << ", "
 279           << ARMInstPrinter::getRegisterName(MI->getOperand(RegOps).getReg());
 280         RegOps++;
 281       }
 282
 283       O << "}";
 284
 285       return false;
 286     }
 287     case 'R': // The most significant register of a pair.
 288     case 'Q': { // The least significant register of a pair.
 289       if (OpNum == 0)
 290         return true;
 291       const MachineOperand &FlagsOP = MI->getOperand(OpNum - 1);
 292       if (!FlagsOP.isImm())
 293         return true;
 294       unsigned Flags = FlagsOP.getImm();
 295
 296       // This operand may not be the one that actually provides the register. If
 297       // it's tied to a previous one then we should refer instead to that one
 298       // for registers and their classes.
 299       unsigned TiedIdx;
 300       if (InlineAsm::isUseOperandTiedToDef(Flags, TiedIdx)) {
 301         for (OpNum = InlineAsm::MIOp_FirstOperand; TiedIdx; --TiedIdx) {
 302           unsigned OpFlags = MI->getOperand(OpNum).getImm();
 303           OpNum += InlineAsm::getNumOperandRegisters(OpFlags) + 1;
 304         }
 305         Flags = MI->getOperand(OpNum).getImm();
 306
 307         // Later code expects OpNum to be pointing at the register rather than
 308         // the flags.
 309         OpNum += 1;
 310       }
 311
 312       unsigned NumVals = InlineAsm::getNumOperandRegisters(Flags);
 313       unsigned RC;
 314       InlineAsm::hasRegClassConstraint(Flags, RC);
 315       if (RC == ARM::GPRPairRegClassID) {
 316         if (NumVals != 1)
 317           return true;
 318         const MachineOperand &MO = MI->getOperand(OpNum);
 319         if (!MO.isReg())
 320           return true;
 321         const TargetRegisterInfo *TRI = MF->getSubtarget().getRegisterInfo();
 322         unsigned Reg = TRI->getSubReg(MO.getReg(), ExtraCode[0] == 'Q' ?
 323             ARM::gsub_0 : ARM::gsub_1);
 324         O << ARMInstPrinter::getRegisterName(Reg);
 325         return false;
 326       }
 327       if (NumVals != 2)
 328         return true;
 329       unsigned RegOp = ExtraCode[0] == 'Q' ? OpNum : OpNum + 1;
 330       if (RegOp >= MI->getNumOperands())
 331         return true;
 332       const MachineOperand &MO = MI->getOperand(RegOp);
 333       if (!MO.isReg())
 334         return true;
 335       unsigned Reg = MO.getReg();
 336       O << ARMInstPrinter::getRegisterName(Reg);
 337       return false;
 338     }
 339
 340     case 'e': // The low doubleword register of a NEON quad register.
 341     case 'f': { // The high doubleword register of a NEON quad register.
 342       if (!MI->getOperand(OpNum).isReg())
 343         return true;
 344       unsigned Reg = MI->getOperand(OpNum).getReg();
 345       if (!ARM::QPRRegClass.contains(Reg))
 346         return true;
 347       const TargetRegisterInfo *TRI = MF->getSubtarget().getRegisterInfo();
 348       unsigned SubReg = TRI->getSubReg(Reg, ExtraCode[0] == 'e' ?
 349                                        ARM::dsub_0 : ARM::dsub_1);
 350       O << ARMInstPrinter::getRegisterName(SubReg);
 351       return false;
 352     }
 353
 354     // This modifier is not yet supported.
 355     case 'h': // A range of VFP/NEON registers suitable for VLD1/VST1.
 356       return true;
 357     case 'H': { // The highest-numbered register of a pair.
 358       const MachineOperand &MO = MI->getOperand(OpNum);
 359       if (!MO.isReg())
 360         return true;
 361       const MachineFunction &MF = *MI->getParent()->getParent();
 362       const TargetRegisterInfo *TRI = MF.getSubtarget().getRegisterInfo();
 363       unsigned Reg = MO.getReg();
 364       if(!ARM::GPRPairRegClass.contains(Reg))
 365         return false;
 366       Reg = TRI->getSubReg(Reg, ARM::gsub_1);
 367       O << ARMInstPrinter::getRegisterName(Reg);
 368       return false;
 369     }
 370     }
 371   }
 372
 373   printOperand(MI, OpNum, O);
 374   return false;
 375 }
 376
 377 bool ARMAsmPrinter::PrintAsmMemoryOperand(const MachineInstr *MI,
 378                                           unsigned OpNum, unsigned AsmVariant,
 379                                           const char *ExtraCode,
 380                                           raw_ostream &O) {
 381   // Does this asm operand have a single letter operand modifier?
 382   if (ExtraCode && ExtraCode[0]) {
 383     if (ExtraCode[1] != 0) return true; // Unknown modifier.
 384
 385     switch (ExtraCode[0]) {
 386       case 'A': // A memory operand for a VLD1/VST1 instruction.
 387       default: return true;  // Unknown modifier.
 388       case 'm': // The base register of a memory operand.
 389         if (!MI->getOperand(OpNum).isReg())
 390           return true;
 391         O << ARMInstPrinter::getRegisterName(MI->getOperand(OpNum).getReg());
 392         return false;
 393     }
 394   }
 395
 396   const MachineOperand &MO = MI->getOperand(OpNum);
 397   assert(MO.isReg() && "unexpected inline asm memory operand");
 398   O << "[" << ARMInstPrinter::getRegisterName(MO.getReg()) << "]";
 399   return false;
 400 }
 401
 402 static bool isThumb(const MCSubtargetInfo& STI) {
 403   return (STI.getFeatureBits() & ARM::ModeThumb) != 0;
 404 }
 405
 406 void ARMAsmPrinter::emitInlineAsmEnd(const MCSubtargetInfo &StartInfo,
 407                                      const MCSubtargetInfo *EndInfo) const {
 408   // If either end mode is unknown (EndInfo == NULL) or different than
 409   // the start mode, then restore the start mode.
 410   const bool WasThumb = isThumb(StartInfo);
 411   if (!EndInfo || WasThumb != isThumb(*EndInfo)) {
 412     OutStreamer.EmitAssemblerFlag(WasThumb ? MCAF_Code16 : MCAF_Code32);
 413   }
 414 }
 415
 416 void ARMAsmPrinter::EmitStartOfAsmFile(Module &M) {
 417   if (Subtarget->isTargetMachO()) {
 418     Reloc::Model RelocM = TM.getRelocationModel();
 419     if (RelocM == Reloc::PIC_ || RelocM == Reloc::DynamicNoPIC) {
 420       // Declare all the text sections up front (before the DWARF sections
 421       // emitted by AsmPrinter::doInitialization) so the assembler will keep
 422       // them together at the beginning of the object file.  This helps
 423       // avoid out-of-range branches that are due a fundamental limitation of
 424       // the way symbol offsets are encoded with the current Darwin ARM
 425       // relocations.
 426       const TargetLoweringObjectFileMachO &TLOFMacho =
 427         static_cast<const TargetLoweringObjectFileMachO &>(
 428           getObjFileLowering());
 429
 430       // Collect the set of sections our functions will go into.
 431       SetVector<const MCSection *, SmallVector<const MCSection *, 8>,
 432         SmallPtrSet<const MCSection *, 8> > TextSections;
 433       // Default text section comes first.
 434       TextSections.insert(TLOFMacho.getTextSection());
 435       // Now any user defined text sections from function attributes.
 436       for (Module::iterator F = M.begin(), e = M.end(); F != e; ++F)
 437         if (!F->isDeclaration() && !F->hasAvailableExternallyLinkage())
 438           TextSections.insert(TLOFMacho.SectionForGlobal(F, *Mang, TM));
 439       // Now the coalescable sections.
 440       TextSections.insert(TLOFMacho.getTextCoalSection());
 441       TextSections.insert(TLOFMacho.getConstTextCoalSection());
 442
 443       // Emit the sections in the .s file header to fix the order.
 444       for (unsigned i = 0, e = TextSections.size(); i != e; ++i)
 445         OutStreamer.SwitchSection(TextSections[i]);
 446
 447       if (RelocM == Reloc::DynamicNoPIC) {
 448         const MCSection *sect =
 449           OutContext.getMachOSection("__TEXT", "__symbol_stub4",
 450                                      MachO::S_SYMBOL_STUBS,
 451                                      12, SectionKind::getText());
 452         OutStreamer.SwitchSection(sect);
 453       } else {
 454         const MCSection *sect =
 455           OutContext.getMachOSection("__TEXT", "__picsymbolstub4",
 456                                      MachO::S_SYMBOL_STUBS,
 457                                      16, SectionKind::getText());
 458         OutStreamer.SwitchSection(sect);
 459       }
 460       const MCSection *StaticInitSect =
 461         OutContext.getMachOSection("__TEXT", "__StaticInit",
 462                                    MachO::S_REGULAR |
 463                                    MachO::S_ATTR_PURE_INSTRUCTIONS,
 464                                    SectionKind::getText());
 465       OutStreamer.SwitchSection(StaticInitSect);
 466     }
 467
 468     // Compiling with debug info should not affect the code
 469     // generation.  Ensure the cstring section comes before the
 470     // optional __DWARF secion. Otherwise, PC-relative loads would
 471     // have to use different instruction sequences at "-g" in order to
 472     // reach global data in the same object file.
 473     OutStreamer.SwitchSection(getObjFileLowering().getCStringSection());
 474   }
 475
 476   // Use unified assembler syntax.
 477   OutStreamer.EmitAssemblerFlag(MCAF_SyntaxUnified);
 478
 479   // Emit ARM Build Attributes
 480   if (Subtarget->isTargetELF())
 481     emitAttributes();
 482
 483   if (!M.getModuleInlineAsm().empty() && Subtarget->isThumb())
 484     OutStreamer.EmitAssemblerFlag(MCAF_Code16);
 485 }
 486
 487 static void
 488 emitNonLazySymbolPointer(MCStreamer &OutStreamer, MCSymbol *StubLabel,
 489                          MachineModuleInfoImpl::StubValueTy &MCSym) {
 490   // L_foo$stub:
 491   OutStreamer.EmitLabel(StubLabel);
 492   //   .indirect_symbol _foo
 493   OutStreamer.EmitSymbolAttribute(MCSym.getPointer(), MCSA_IndirectSymbol);
 494
 495   if (MCSym.getInt())
 496     // External to current translation unit.
 497     OutStreamer.EmitIntValue(0, 4/*size*/);
 498   else
 499     // Internal to current translation unit.
 500     //
 501     // When we place the LSDA into the TEXT section, the type info
 502     // pointers need to be indirect and pc-rel. We accomplish this by
 503     // using NLPs; however, sometimes the types are local to the file.
 504     // We need to fill in the value for the NLP in those cases.
 505     OutStreamer.EmitValue(
 506         MCSymbolRefExpr::Create(MCSym.getPointer(), OutStreamer.getContext()),
 507         4 /*size*/);
 508 }
 509
 510
 511 void ARMAsmPrinter::EmitEndOfAsmFile(Module &M) {
 512   if (Subtarget->isTargetMachO()) {
 513     // All darwin targets use mach-o.
 514     const TargetLoweringObjectFileMachO &TLOFMacho =
 515       static_cast<const TargetLoweringObjectFileMachO &>(getObjFileLowering());
 516     MachineModuleInfoMachO &MMIMacho =
 517       MMI->getObjFileInfo<MachineModuleInfoMachO>();
 518
 519     // Output non-lazy-pointers for external and common global variables.
 520     MachineModuleInfoMachO::SymbolListTy Stubs = MMIMacho.GetGVStubList();
 521
 522     if (!Stubs.empty()) {
 523       // Switch with ".non_lazy_symbol_pointer" directive.
 524       OutStreamer.SwitchSection(TLOFMacho.getNonLazySymbolPointerSection());
 525       EmitAlignment(2);
 526
 527       for (auto &Stub : Stubs)
 528         emitNonLazySymbolPointer(OutStreamer, Stub.first, Stub.second);
 529
 530       Stubs.clear();
 531       OutStreamer.AddBlankLine();
 532     }
 533
 534     Stubs = MMIMacho.GetHiddenGVStubList();
 535     if (!Stubs.empty()) {
 536       OutStreamer.SwitchSection(TLOFMacho.getNonLazySymbolPointerSection());
 537       EmitAlignment(2);
 538
 539       for (auto &Stub : Stubs)
 540         emitNonLazySymbolPointer(OutStreamer, Stub.first, Stub.second);
 541
 542       Stubs.clear();
 543       OutStreamer.AddBlankLine();
 544     }
 545
 546     // Funny Darwin hack: This flag tells the linker that no global symbols
 547     // contain code that falls through to other global symbols (e.g. the obvious
 548     // implementation of multiple entry points).  If this doesn't occur, the
 549     // linker can safely perform dead code stripping.  Since LLVM never
 550     // generates code that does this, it is always safe to set.
 551     OutStreamer.EmitAssemblerFlag(MCAF_SubsectionsViaSymbols);
 552   }
 553
 554   // Emit a .data.rel section containing any stubs that were created.
 555   if (Subtarget->isTargetELF()) {
 556     const TargetLoweringObjectFileELF &TLOFELF =
 557       static_cast<const TargetLoweringObjectFileELF &>(getObjFileLowering());
 558
 559     MachineModuleInfoELF &MMIELF = MMI->getObjFileInfo<MachineModuleInfoELF>();
 560
 561     // Output stubs for external and common global variables.
 562     MachineModuleInfoELF::SymbolListTy Stubs = MMIELF.GetGVStubList();
 563     if (!Stubs.empty()) {
 564       OutStreamer.SwitchSection(TLOFELF.getDataRelSection());
 565       const DataLayout *TD = TM.getSubtargetImpl()->getDataLayout();
 566
 567       for (auto &stub: Stubs) {
 568         OutStreamer.EmitLabel(stub.first);
 569         OutStreamer.EmitSymbolValue(stub.second.getPointer(),
 570                                     TD->getPointerSize(0));
 571       }
 572       Stubs.clear();
 573     }
 574   }
 575 }
 576
 577 //===----------------------------------------------------------------------===//
 578 // Helper routines for EmitStartOfAsmFile() and EmitEndOfAsmFile()
 579 // FIXME:
 580 // The following seem like one-off assembler flags, but they actually need
 581 // to appear in the .ARM.attributes section in ELF.
 582 // Instead of subclassing the MCELFStreamer, we do the work here.
 583
 584 static ARMBuildAttrs::CPUArch getArchForCPU(StringRef CPU,
 585                                             const ARMSubtarget *Subtarget) {
 586   if (CPU == "xscale")
 587     return ARMBuildAttrs::v5TEJ;
 588
 589   if (Subtarget->hasV8Ops())
 590     return ARMBuildAttrs::v8;
 591   else if (Subtarget->hasV7Ops()) {
 592     if (Subtarget->isMClass() && Subtarget->hasThumb2DSP())
 593       return ARMBuildAttrs::v7E_M;
 594     return ARMBuildAttrs::v7;
 595   } else if (Subtarget->hasV6T2Ops())
 596     return ARMBuildAttrs::v6T2;
 597   else if (Subtarget->hasV6MOps())
 598     return ARMBuildAttrs::v6S_M;
 599   else if (Subtarget->hasV6Ops())
 600     return ARMBuildAttrs::v6;
 601   else if (Subtarget->hasV5TEOps())
 602     return ARMBuildAttrs::v5TE;
 603   else if (Subtarget->hasV5TOps())
 604     return ARMBuildAttrs::v5T;
 605   else if (Subtarget->hasV4TOps())
 606     return ARMBuildAttrs::v4T;
 607   else
 608     return ARMBuildAttrs::v4;
 609 }
 610
 611 void ARMAsmPrinter::emitAttributes() {
 612   MCTargetStreamer &TS = *OutStreamer.getTargetStreamer();
 613   ARMTargetStreamer &ATS = static_cast<ARMTargetStreamer &>(TS);
 614
 615   ATS.switchVendor("aeabi");
 616
 617   std::string CPUString = Subtarget->getCPUString();
 618
 619   // FIXME: remove krait check when GNU tools support krait cpu
 620   if (CPUString != "generic" && CPUString != "krait")
 621     ATS.emitTextAttribute(ARMBuildAttrs::CPU_name, CPUString);
 622
 623   ATS.emitAttribute(ARMBuildAttrs::CPU_arch,
 624                     getArchForCPU(CPUString, Subtarget));
 625
 626   // Tag_CPU_arch_profile must have the default value of 0 when "Architecture
 627   // profile is not applicable (e.g. pre v7, or cross-profile code)".
 628   if (Subtarget->hasV7Ops()) {
 629     if (Subtarget->isAClass()) {
 630       ATS.emitAttribute(ARMBuildAttrs::CPU_arch_profile,
 631                         ARMBuildAttrs::ApplicationProfile);
 632     } else if (Subtarget->isRClass()) {
 633       ATS.emitAttribute(ARMBuildAttrs::CPU_arch_profile,
 634                         ARMBuildAttrs::RealTimeProfile);
 635     } else if (Subtarget->isMClass()) {
 636       ATS.emitAttribute(ARMBuildAttrs::CPU_arch_profile,
 637                         ARMBuildAttrs::MicroControllerProfile);
 638     }
 639   }
 640
 641   ATS.emitAttribute(ARMBuildAttrs::ARM_ISA_use, Subtarget->hasARMOps() ?
 642                       ARMBuildAttrs::Allowed : ARMBuildAttrs::Not_Allowed);
 643   if (Subtarget->isThumb1Only()) {
 644     ATS.emitAttribute(ARMBuildAttrs::THUMB_ISA_use,
 645                       ARMBuildAttrs::Allowed);
 646   } else if (Subtarget->hasThumb2()) {
 647     ATS.emitAttribute(ARMBuildAttrs::THUMB_ISA_use,
 648                       ARMBuildAttrs::AllowThumb32);
 649   }
 650
 651   if (Subtarget->hasNEON()) {
 652     /* NEON is not exactly a VFP architecture, but GAS emit one of
 653      * neon/neon-fp-armv8/neon-vfpv4/vfpv3/vfpv2 for .fpu parameters */
 654     if (Subtarget->hasFPARMv8()) {
 655       if (Subtarget->hasCrypto())
 656         ATS.emitFPU(ARM::CRYPTO_NEON_FP_ARMV8);
 657       else
 658         ATS.emitFPU(ARM::NEON_FP_ARMV8);
 659     }
 660     else if (Subtarget->hasVFP4())
 661       ATS.emitFPU(ARM::NEON_VFPV4);
 662     else
 663       ATS.emitFPU(ARM::NEON);
 664     // Emit Tag_Advanced_SIMD_arch for ARMv8 architecture
 665     if (Subtarget->hasV8Ops())
 666       ATS.emitAttribute(ARMBuildAttrs::Advanced_SIMD_arch,
 667                         ARMBuildAttrs::AllowNeonARMv8);
 668   } else {
 669     if (Subtarget->hasFPARMv8())
 670       // FPv5 and FP-ARMv8 have the same instructions, so are modeled as one
 671       // FPU, but there are two different names for it depending on the CPU.
 672       ATS.emitFPU(Subtarget->hasD16() ? ARM::FPV5_D16 : ARM::FP_ARMV8);
 673     else if (Subtarget->hasVFP4())
 674       ATS.emitFPU(Subtarget->hasD16() ? ARM::VFPV4_D16 : ARM::VFPV4);
 675     else if (Subtarget->hasVFP3())
 676       ATS.emitFPU(Subtarget->hasD16() ? ARM::VFPV3_D16 : ARM::VFPV3);
 677     else if (Subtarget->hasVFP2())
 678       ATS.emitFPU(ARM::VFPV2);
 679   }
 680
 681   if (TM.getRelocationModel() == Reloc::PIC_) {
 682     // PIC specific attributes.
 683     ATS.emitAttribute(ARMBuildAttrs::ABI_PCS_RW_data,
 684                       ARMBuildAttrs::AddressRWPCRel);
 685     ATS.emitAttribute(ARMBuildAttrs::ABI_PCS_RO_data,
 686                       ARMBuildAttrs::AddressROPCRel);
 687     ATS.emitAttribute(ARMBuildAttrs::ABI_PCS_GOT_use,
 688                       ARMBuildAttrs::AddressGOT);
 689   } else {
 690     // Allow direct addressing of imported data for all other relocation models.
 691     ATS.emitAttribute(ARMBuildAttrs::ABI_PCS_GOT_use,
 692                       ARMBuildAttrs::AddressDirect);
 693   }
 694
 695   // Signal various FP modes.
 696   if (!TM.Options.UnsafeFPMath) {
 697     ATS.emitAttribute(ARMBuildAttrs::ABI_FP_denormal, ARMBuildAttrs::Allowed);
 698     ATS.emitAttribute(ARMBuildAttrs::ABI_FP_exceptions,
 699                       ARMBuildAttrs::Allowed);
 700   }
 701
 702   if (TM.Options.NoInfsFPMath && TM.Options.NoNaNsFPMath)
 703     ATS.emitAttribute(ARMBuildAttrs::ABI_FP_number_model,
 704                       ARMBuildAttrs::Allowed);
 705   else
 706     ATS.emitAttribute(ARMBuildAttrs::ABI_FP_number_model,
 707                       ARMBuildAttrs::AllowIEE754);
 708
 709   if (Subtarget->allowsUnalignedMem())
 710     ATS.emitAttribute(ARMBuildAttrs::CPU_unaligned_access,
 711                       ARMBuildAttrs::Allowed);
 712   else
 713     ATS.emitAttribute(ARMBuildAttrs::CPU_unaligned_access,
 714                       ARMBuildAttrs::Not_Allowed);
 715
 716   // FIXME: add more flags to ARMBuildAttributes.h
 717   // 8-bytes alignment stuff.
 718   ATS.emitAttribute(ARMBuildAttrs::ABI_align_needed, 1);
 719   ATS.emitAttribute(ARMBuildAttrs::ABI_align_preserved, 1);
 720
 721   // ABI_HardFP_use attribute to indicate single precision FP.
 722   if (Subtarget->isFPOnlySP())
 723     ATS.emitAttribute(ARMBuildAttrs::ABI_HardFP_use,
 724                       ARMBuildAttrs::HardFPSinglePrecision);
 725
 726   // Hard float.  Use both S and D registers and conform to AAPCS-VFP.
 727   if (Subtarget->isAAPCS_ABI() && TM.Options.FloatABIType == FloatABI::Hard)
 728     ATS.emitAttribute(ARMBuildAttrs::ABI_VFP_args, ARMBuildAttrs::HardFPAAPCS);
 729
 730   // FIXME: Should we signal R9 usage?
 731
 732   if (Subtarget->hasFP16())
 733       ATS.emitAttribute(ARMBuildAttrs::FP_HP_extension, ARMBuildAttrs::AllowHPFP);
 734
 735   if (Subtarget->hasMPExtension())
 736       ATS.emitAttribute(ARMBuildAttrs::MPextension_use, ARMBuildAttrs::AllowMP);
 737
 738   // Hardware divide in ARM mode is part of base arch, starting from ARMv8.
 739   // If only Thumb hwdiv is present, it must also be in base arch (ARMv7-R/M).
 740   // It is not possible to produce DisallowDIV: if hwdiv is present in the base
 741   // arch, supplying -hwdiv downgrades the effective arch, via ClearImpliedBits.
 742   // AllowDIVExt is only emitted if hwdiv isn't available in the base arch;
 743   // otherwise, the default value (AllowDIVIfExists) applies.
 744   if (Subtarget->hasDivideInARMMode() && !Subtarget->hasV8Ops())
 745       ATS.emitAttribute(ARMBuildAttrs::DIV_use, ARMBuildAttrs::AllowDIVExt);
 746
 747   if (MMI) {
 748     if (const Module *SourceModule = MMI->getModule()) {
 749       // ABI_PCS_wchar_t to indicate wchar_t width
 750       // FIXME: There is no way to emit value 0 (wchar_t prohibited).
 751       if (auto WCharWidthValue = cast_or_null<ConstantInt>(
 752               SourceModule->getModuleFlag("wchar_size"))) {
 753         int WCharWidth = WCharWidthValue->getZExtValue();
 754         assert((WCharWidth == 2 || WCharWidth == 4) &&
 755                "wchar_t width must be 2 or 4 bytes");
 756         ATS.emitAttribute(ARMBuildAttrs::ABI_PCS_wchar_t, WCharWidth);
 757       }
 758
 759       // ABI_enum_size to indicate enum width
 760       // FIXME: There is no way to emit value 0 (enums prohibited) or value 3
 761       //        (all enums contain a value needing 32 bits to encode).
 762       if (auto EnumWidthValue = cast_or_null<ConstantInt>(
 763               SourceModule->getModuleFlag("min_enum_size"))) {
 764         int EnumWidth = EnumWidthValue->getZExtValue();
 765         assert((EnumWidth == 1 || EnumWidth == 4) &&
 766                "Minimum enum width must be 1 or 4 bytes");
 767         int EnumBuildAttr = EnumWidth == 1 ? 1 : 2;
 768         ATS.emitAttribute(ARMBuildAttrs::ABI_enum_size, EnumBuildAttr);
 769       }
 770     }
 771   }
 772
 773   // TODO: We currently only support either reserving the register, or treating
 774   // it as another callee-saved register, but not as SB or a TLS pointer; It
 775   // would instead be nicer to push this from the frontend as metadata, as we do
 776   // for the wchar and enum size tags
 777   if (Subtarget->isR9Reserved())
 778       ATS.emitAttribute(ARMBuildAttrs::ABI_PCS_R9_use,
 779                         ARMBuildAttrs::R9Reserved);
 780   else
 781       ATS.emitAttribute(ARMBuildAttrs::ABI_PCS_R9_use,
 782                         ARMBuildAttrs::R9IsGPR);
 783
 784   if (Subtarget->hasTrustZone() && Subtarget->hasVirtualization())
 785       ATS.emitAttribute(ARMBuildAttrs::Virtualization_use,
 786                         ARMBuildAttrs::AllowTZVirtualization);
 787   else if (Subtarget->hasTrustZone())
 788       ATS.emitAttribute(ARMBuildAttrs::Virtualization_use,
 789                         ARMBuildAttrs::AllowTZ);
 790   else if (Subtarget->hasVirtualization())
 791       ATS.emitAttribute(ARMBuildAttrs::Virtualization_use,
 792                         ARMBuildAttrs::AllowVirtualization);
 793
 794   ATS.finishAttributeSection();
 795 }
 796
 797 //===----------------------------------------------------------------------===//
 798
 799 static MCSymbol *getPICLabel(const char *Prefix, unsigned FunctionNumber,
 800                              unsigned LabelId, MCContext &Ctx) {
 801
 802   MCSymbol *Label = Ctx.GetOrCreateSymbol(Twine(Prefix)
 803                        + "PC" + Twine(FunctionNumber) + "_" + Twine(LabelId));
 804   return Label;
 805 }
 806
 807 static MCSymbolRefExpr::VariantKind
 808 getModifierVariantKind(ARMCP::ARMCPModifier Modifier) {
 809   switch (Modifier) {
 810   case ARMCP::no_modifier: return MCSymbolRefExpr::VK_None;
 811   case ARMCP::TLSGD:       return MCSymbolRefExpr::VK_TLSGD;
 812   case ARMCP::TPOFF:       return MCSymbolRefExpr::VK_TPOFF;
 813   case ARMCP::GOTTPOFF:    return MCSymbolRefExpr::VK_GOTTPOFF;
 814   case ARMCP::GOT:         return MCSymbolRefExpr::VK_GOT;
 815   case ARMCP::GOTOFF:      return MCSymbolRefExpr::VK_GOTOFF;
 816   }
 817   llvm_unreachable("Invalid ARMCPModifier!");
 818 }
 819
 820 MCSymbol *ARMAsmPrinter::GetARMGVSymbol(const GlobalValue *GV,
 821                                         unsigned char TargetFlags) {
 822   if (Subtarget->isTargetMachO()) {
 823     bool IsIndirect = (TargetFlags & ARMII::MO_NONLAZY) &&
 824       Subtarget->GVIsIndirectSymbol(GV, TM.getRelocationModel());
 825
 826     if (!IsIndirect)
 827       return getSymbol(GV);
 828
 829     // FIXME: Remove this when Darwin transition to @GOT like syntax.
 830     MCSymbol *MCSym = getSymbolWithGlobalValueBase(GV, "$non_lazy_ptr");
 831     MachineModuleInfoMachO &MMIMachO =
 832       MMI->getObjFileInfo<MachineModuleInfoMachO>();
 833     MachineModuleInfoImpl::StubValueTy &StubSym =
 834       GV->hasHiddenVisibility() ? MMIMachO.getHiddenGVStubEntry(MCSym)
 835                                 : MMIMachO.getGVStubEntry(MCSym);
 836     if (!StubSym.getPointer())
 837       StubSym = MachineModuleInfoImpl::StubValueTy(getSymbol(GV),
 838                                                    !GV->hasInternalLinkage());
 839     return MCSym;
 840   } else if (Subtarget->isTargetCOFF()) {
 841     assert(Subtarget->isTargetWindows() &&
 842            "Windows is the only supported COFF target");
 843
 844     bool IsIndirect = (TargetFlags & ARMII::MO_DLLIMPORT);
 845     if (!IsIndirect)
 846       return getSymbol(GV);
 847
 848     SmallString<128> Name;
 849     Name = "__imp_";
 850     getNameWithPrefix(Name, GV);
 851
 852     return OutContext.GetOrCreateSymbol(Name);
 853   } else if (Subtarget->isTargetELF()) {
 854     return getSymbol(GV);
 855   }
 856   llvm_unreachable("unexpected target");
 857 }
 858
 859 void ARMAsmPrinter::
 860 EmitMachineConstantPoolValue(MachineConstantPoolValue *MCPV) {
 861   const DataLayout *DL = TM.getSubtargetImpl()->getDataLayout();
 862   int Size =
 863       TM.getSubtargetImpl()->getDataLayout()->getTypeAllocSize(MCPV->getType());
 864
 865   ARMConstantPoolValue *ACPV = static_cast<ARMConstantPoolValue*>(MCPV);
 866
 867   MCSymbol *MCSym;
 868   if (ACPV->isLSDA()) {
 869     SmallString<128> Str;
 870     raw_svector_ostream OS(Str);
 871     OS << DL->getPrivateGlobalPrefix() << "_LSDA_" << getFunctionNumber();
 872     MCSym = OutContext.GetOrCreateSymbol(OS.str());
 873   } else if (ACPV->isBlockAddress()) {
 874     const BlockAddress *BA =
 875       cast<ARMConstantPoolConstant>(ACPV)->getBlockAddress();
 876     MCSym = GetBlockAddressSymbol(BA);
 877   } else if (ACPV->isGlobalValue()) {
 878     const GlobalValue *GV = cast<ARMConstantPoolConstant>(ACPV)->getGV();
 879
 880     // On Darwin, const-pool entries may get the "FOO$non_lazy_ptr" mangling, so
 881     // flag the global as MO_NONLAZY.
 882     unsigned char TF = Subtarget->isTargetMachO() ? ARMII::MO_NONLAZY : 0;
 883     MCSym = GetARMGVSymbol(GV, TF);
 884   } else if (ACPV->isMachineBasicBlock()) {
 885     const MachineBasicBlock *MBB = cast<ARMConstantPoolMBB>(ACPV)->getMBB();
 886     MCSym = MBB->getSymbol();
 887   } else {
 888     assert(ACPV->isExtSymbol() && "unrecognized constant pool value");
 889     const char *Sym = cast<ARMConstantPoolSymbol>(ACPV)->getSymbol();
 890     MCSym = GetExternalSymbolSymbol(Sym);
 891   }
 892
 893   // Create an MCSymbol for the reference.
 894   const MCExpr *Expr =
 895     MCSymbolRefExpr::Create(MCSym, getModifierVariantKind(ACPV->getModifier()),
 896                             OutContext);
 897
 898   if (ACPV->getPCAdjustment()) {
 899     MCSymbol *PCLabel = getPICLabel(DL->getPrivateGlobalPrefix(),
 900                                     getFunctionNumber(),
 901                                     ACPV->getLabelId(),
 902                                     OutContext);
 903     const MCExpr *PCRelExpr = MCSymbolRefExpr::Create(PCLabel, OutContext);
 904     PCRelExpr =
 905       MCBinaryExpr::CreateAdd(PCRelExpr,
 906                               MCConstantExpr::Create(ACPV->getPCAdjustment(),
 907                                                      OutContext),
 908                               OutContext);
 909     if (ACPV->mustAddCurrentAddress()) {
 910       // We want "(<expr> - .)", but MC doesn't have a concept of the '.'
 911       // label, so just emit a local label end reference that instead.
 912       MCSymbol *DotSym = OutContext.CreateTempSymbol();
 913       OutStreamer.EmitLabel(DotSym);
 914       const MCExpr *DotExpr = MCSymbolRefExpr::Create(DotSym, OutContext);
 915       PCRelExpr = MCBinaryExpr::CreateSub(PCRelExpr, DotExpr, OutContext);
 916     }
 917     Expr = MCBinaryExpr::CreateSub(Expr, PCRelExpr, OutContext);
 918   }
 919   OutStreamer.EmitValue(Expr, Size);
 920 }
 921
 922 void ARMAsmPrinter::EmitJumpTable(const MachineInstr *MI) {
 923   unsigned Opcode = MI->getOpcode();
 924   int OpNum = 1;
 925   if (Opcode == ARM::BR_JTadd)
 926     OpNum = 2;
 927   else if (Opcode == ARM::BR_JTm)
 928     OpNum = 3;
 929
 930   const MachineOperand &MO1 = MI->getOperand(OpNum);
 931   const MachineOperand &MO2 = MI->getOperand(OpNum+1); // Unique Id
 932   unsigned JTI = MO1.getIndex();
 933
 934   // Emit a label for the jump table.
 935   MCSymbol *JTISymbol = GetARMJTIPICJumpTableLabel2(JTI, MO2.getImm());
 936   OutStreamer.EmitLabel(JTISymbol);
 937
 938   // Mark the jump table as data-in-code.
 939   OutStreamer.EmitDataRegion(MCDR_DataRegionJT32);
 940
 941   // Emit each entry of the table.
 942   const MachineJumpTableInfo *MJTI = MF->getJumpTableInfo();
 943   const std::vector<MachineJumpTableEntry> &JT = MJTI->getJumpTables();
 944   const std::vector<MachineBasicBlock*> &JTBBs = JT[JTI].MBBs;
 945
 946   for (unsigned i = 0, e = JTBBs.size(); i != e; ++i) {
 947     MachineBasicBlock *MBB = JTBBs[i];
 948     // Construct an MCExpr for the entry. We want a value of the form:
 949     // (BasicBlockAddr - TableBeginAddr)
 950     //
 951     // For example, a table with entries jumping to basic blocks BB0 and BB1
 952     // would look like:
 953     // LJTI_0_0:
 954     //    .word (LBB0 - LJTI_0_0)
 955     //    .word (LBB1 - LJTI_0_0)
 956     const MCExpr *Expr = MCSymbolRefExpr::Create(MBB->getSymbol(), OutContext);
 957
 958     if (TM.getRelocationModel() == Reloc::PIC_)
 959       Expr = MCBinaryExpr::CreateSub(Expr, MCSymbolRefExpr::Create(JTISymbol,
 960                                                                    OutContext),
 961                                      OutContext);
 962     // If we're generating a table of Thumb addresses in static relocation
 963     // model, we need to add one to keep interworking correctly.
 964     else if (AFI->isThumbFunction())
 965       Expr = MCBinaryExpr::CreateAdd(Expr, MCConstantExpr::Create(1,OutContext),
 966                                      OutContext);
 967     OutStreamer.EmitValue(Expr, 4);
 968   }
 969   // Mark the end of jump table data-in-code region.
 970   OutStreamer.EmitDataRegion(MCDR_DataRegionEnd);
 971 }
 972
 973 void ARMAsmPrinter::EmitJump2Table(const MachineInstr *MI) {
 974   unsigned Opcode = MI->getOpcode();
 975   int OpNum = (Opcode == ARM::t2BR_JT) ? 2 : 1;
 976   const MachineOperand &MO1 = MI->getOperand(OpNum);
 977   const MachineOperand &MO2 = MI->getOperand(OpNum+1); // Unique Id
 978   unsigned JTI = MO1.getIndex();
 979
 980   MCSymbol *JTISymbol = GetARMJTIPICJumpTableLabel2(JTI, MO2.getImm());
 981   OutStreamer.EmitLabel(JTISymbol);
 982
 983   // Emit each entry of the table.
 984   const MachineJumpTableInfo *MJTI = MF->getJumpTableInfo();
 985   const std::vector<MachineJumpTableEntry> &JT = MJTI->getJumpTables();
 986   const std::vector<MachineBasicBlock*> &JTBBs = JT[JTI].MBBs;
 987   unsigned OffsetWidth = 4;
 988   if (MI->getOpcode() == ARM::t2TBB_JT) {
 989     OffsetWidth = 1;
 990     // Mark the jump table as data-in-code.
 991     OutStreamer.EmitDataRegion(MCDR_DataRegionJT8);
 992   } else if (MI->getOpcode() == ARM::t2TBH_JT) {
 993     OffsetWidth = 2;
 994     // Mark the jump table as data-in-code.
 995     OutStreamer.EmitDataRegion(MCDR_DataRegionJT16);
 996   }
 997
 998   for (unsigned i = 0, e = JTBBs.size(); i != e; ++i) {
 999     MachineBasicBlock *MBB = JTBBs[i];
1000     const MCExpr *MBBSymbolExpr = MCSymbolRefExpr::Create(MBB->getSymbol(),
1001                                                           OutContext);
1002     // If this isn't a TBB or TBH, the entries are direct branch instructions.
1003     if (OffsetWidth == 4) {
1004       EmitToStreamer(OutStreamer, MCInstBuilder(ARM::t2B)
1005         .addExpr(MBBSymbolExpr)
1006         .addImm(ARMCC::AL)
1007         .addReg(0));
1008       continue;
1009     }
1010     // Otherwise it's an offset from the dispatch instruction. Construct an
1011     // MCExpr for the entry. We want a value of the form:
1012     // (BasicBlockAddr - TableBeginAddr) / 2
1013     //
1014     // For example, a TBB table with entries jumping to basic blocks BB0 and BB1
1015     // would look like:
1016     // LJTI_0_0:
1017     //    .byte (LBB0 - LJTI_0_0) / 2
1018     //    .byte (LBB1 - LJTI_0_0) / 2
1019     const MCExpr *Expr =
1020       MCBinaryExpr::CreateSub(MBBSymbolExpr,
1021                               MCSymbolRefExpr::Create(JTISymbol, OutContext),
1022                               OutContext);
1023     Expr = MCBinaryExpr::CreateDiv(Expr, MCConstantExpr::Create(2, OutContext),
1024                                    OutContext);
1025     OutStreamer.EmitValue(Expr, OffsetWidth);
1026   }
1027   // Mark the end of jump table data-in-code region. 32-bit offsets use
1028   // actual branch instructions here, so we don't mark those as a data-region
1029   // at all.
1030   if (OffsetWidth != 4)
1031     OutStreamer.EmitDataRegion(MCDR_DataRegionEnd);
1032 }
1033
1034 void ARMAsmPrinter::EmitUnwindingInstruction(const MachineInstr *MI) {
1035   assert(MI->getFlag(MachineInstr::FrameSetup) &&
1036       "Only instruction which are involved into frame setup code are allowed");
1037
1038   MCTargetStreamer &TS = *OutStreamer.getTargetStreamer();
1039   ARMTargetStreamer &ATS = static_cast<ARMTargetStreamer &>(TS);
1040   const MachineFunction &MF = *MI->getParent()->getParent();
1041   const TargetRegisterInfo *RegInfo = MF.getSubtarget().getRegisterInfo();
1042   const ARMFunctionInfo &AFI = *MF.getInfo<ARMFunctionInfo>();
1043
1044   unsigned FramePtr = RegInfo->getFrameRegister(MF);
1045   unsigned Opc = MI->getOpcode();
1046   unsigned SrcReg, DstReg;
1047
1048   if (Opc == ARM::tPUSH || Opc == ARM::tLDRpci) {
1049     // Two special cases:
1050     // 1) tPUSH does not have src/dst regs.
1051     // 2) for Thumb1 code we sometimes materialize the constant via constpool
1052     // load. Yes, this is pretty fragile, but for now I don't see better
1053     // way... :(
1054     SrcReg = DstReg = ARM::SP;
1055   } else {
1056     SrcReg = MI->getOperand(1).getReg();
1057     DstReg = MI->getOperand(0).getReg();
1058   }
1059
1060   // Try to figure out the unwinding opcode out of src / dst regs.
1061   if (MI->mayStore()) {
1062     // Register saves.
1063     assert(DstReg == ARM::SP &&
1064            "Only stack pointer as a destination reg is supported");
1065
1066     SmallVector<unsigned, 4> RegList;
1067     // Skip src & dst reg, and pred ops.
1068     unsigned StartOp = 2 + 2;
1069     // Use all the operands.
1070     unsigned NumOffset = 0;
1071
1072     switch (Opc) {
1073     default:
1074       MI->dump();
1075       llvm_unreachable("Unsupported opcode for unwinding information");
1076     case ARM::tPUSH:
1077       // Special case here: no src & dst reg, but two extra imp ops.
1078       StartOp = 2; NumOffset = 2;
1079     case ARM::STMDB_UPD:
1080     case ARM::t2STMDB_UPD:
1081     case ARM::VSTMDDB_UPD:
1082       assert(SrcReg == ARM::SP &&
1083              "Only stack pointer as a source reg is supported");
1084       for (unsigned i = StartOp, NumOps = MI->getNumOperands() - NumOffset;
1085            i != NumOps; ++i) {
1086         const MachineOperand &MO = MI->getOperand(i);
1087         // Actually, there should never be any impdef stuff here. Skip it
1088         // temporary to workaround PR11902.
1089         if (MO.isImplicit())
1090           continue;
1091         RegList.push_back(MO.getReg());
1092       }
1093       break;
1094     case ARM::STR_PRE_IMM:
1095     case ARM::STR_PRE_REG:
1096     case ARM::t2STR_PRE:
1097       assert(MI->getOperand(2).getReg() == ARM::SP &&
1098              "Only stack pointer as a source reg is supported");
1099       RegList.push_back(SrcReg);
1100       break;
1101     }
1102     if (MAI->getExceptionHandlingType() == ExceptionHandling::ARM)
1103       ATS.emitRegSave(RegList, Opc == ARM::VSTMDDB_UPD);
1104   } else {
1105     // Changes of stack / frame pointer.
1106     if (SrcReg == ARM::SP) {
1107       int64_t Offset = 0;
1108       switch (Opc) {
1109       default:
1110         MI->dump();
1111         llvm_unreachable("Unsupported opcode for unwinding information");
1112       case ARM::MOVr:
1113       case ARM::tMOVr:
1114         Offset = 0;
1115         break;
1116       case ARM::ADDri:
1117         Offset = -MI->getOperand(2).getImm();
1118         break;
1119       case ARM::SUBri:
1120       case ARM::t2SUBri:
1121         Offset = MI->getOperand(2).getImm();
1122         break;
1123       case ARM::tSUBspi:
1124         Offset = MI->getOperand(2).getImm()*4;
1125         break;
1126       case ARM::tADDspi:
1127       case ARM::tADDrSPi:
1128         Offset = -MI->getOperand(2).getImm()*4;
1129         break;
1130       case ARM::tLDRpci: {
1131         // Grab the constpool index and check, whether it corresponds to
1132         // original or cloned constpool entry.
1133         unsigned CPI = MI->getOperand(1).getIndex();
1134         const MachineConstantPool *MCP = MF.getConstantPool();
1135         if (CPI >= MCP->getConstants().size())
1136           CPI = AFI.getOriginalCPIdx(CPI);
1137         assert(CPI != -1U && "Invalid constpool index");
1138
1139         // Derive the actual offset.
1140         const MachineConstantPoolEntry &CPE = MCP->getConstants()[CPI];
1141         assert(!CPE.isMachineConstantPoolEntry() && "Invalid constpool entry");
1142         // FIXME: Check for user, it should be "add" instruction!
1143         Offset = -cast<ConstantInt>(CPE.Val.ConstVal)->getSExtValue();
1144         break;
1145       }
1146       }
1147
1148       if (MAI->getExceptionHandlingType() == ExceptionHandling::ARM) {
1149         if (DstReg == FramePtr && FramePtr != ARM::SP)
1150           // Set-up of the frame pointer. Positive values correspond to "add"
1151           // instruction.
1152           ATS.emitSetFP(FramePtr, ARM::SP, -Offset);
1153         else if (DstReg == ARM::SP) {
1154           // Change of SP by an offset. Positive values correspond to "sub"
1155           // instruction.
1156           ATS.emitPad(Offset);
1157         } else {
1158           // Move of SP to a register.  Positive values correspond to an "add"
1159           // instruction.
1160           ATS.emitMovSP(DstReg, -Offset);
1161         }
1162       }
1163     } else if (DstReg == ARM::SP) {
1164       MI->dump();
1165       llvm_unreachable("Unsupported opcode for unwinding information");
1166     }
1167     else {
1168       MI->dump();
1169       llvm_unreachable("Unsupported opcode for unwinding information");
1170     }
1171   }
1172 }
1173
1174 // Simple pseudo-instructions have their lowering (with expansion to real
1175 // instructions) auto-generated.
1176 #include "ARMGenMCPseudoLowering.inc"
1177
1178 void ARMAsmPrinter::EmitInstruction(const MachineInstr *MI) {
1179   const DataLayout *DL = TM.getSubtargetImpl()->getDataLayout();
1180
1181   // If we just ended a constant pool, mark it as such.
1182   if (InConstantPool && MI->getOpcode() != ARM::CONSTPOOL_ENTRY) {
1183     OutStreamer.EmitDataRegion(MCDR_DataRegionEnd);
1184     InConstantPool = false;
1185   }
1186
1187   // Emit unwinding stuff for frame-related instructions
1188   if (Subtarget->isTargetEHABICompatible() &&
1189        MI->getFlag(MachineInstr::FrameSetup))
1190     EmitUnwindingInstruction(MI);
1191
1192   // Do any auto-generated pseudo lowerings.
1193   if (emitPseudoExpansionLowering(OutStreamer, MI))
1194     return;
1195
1196   assert(!convertAddSubFlagsOpcode(MI->getOpcode()) &&
1197          "Pseudo flag setting opcode should be expanded early");
1198
1199   // Check for manual lowerings.
1200   unsigned Opc = MI->getOpcode();
1201   switch (Opc) {
1202   case ARM::t2MOVi32imm: llvm_unreachable("Should be lowered by thumb2it pass");
1203   case ARM::DBG_VALUE: llvm_unreachable("Should be handled by generic printing");
1204   case ARM::LEApcrel:
1205   case ARM::tLEApcrel:
1206   case ARM::t2LEApcrel: {
1207     // FIXME: Need to also handle globals and externals
1208     MCSymbol *CPISymbol = GetCPISymbol(MI->getOperand(1).getIndex());
1209     EmitToStreamer(OutStreamer, MCInstBuilder(MI->getOpcode() ==
1210                                               ARM::t2LEApcrel ? ARM::t2ADR
1211                   : (MI->getOpcode() == ARM::tLEApcrel ? ARM::tADR
1212                      : ARM::ADR))
1213       .addReg(MI->getOperand(0).getReg())
1214       .addExpr(MCSymbolRefExpr::Create(CPISymbol, OutContext))
1215       // Add predicate operands.
1216       .addImm(MI->getOperand(2).getImm())
1217       .addReg(MI->getOperand(3).getReg()));
1218     return;
1219   }
1220   case ARM::LEApcrelJT:
1221   case ARM::tLEApcrelJT:
1222   case ARM::t2LEApcrelJT: {
1223     MCSymbol *JTIPICSymbol =
1224       GetARMJTIPICJumpTableLabel2(MI->getOperand(1).getIndex(),
1225                                   MI->getOperand(2).getImm());
1226     EmitToStreamer(OutStreamer, MCInstBuilder(MI->getOpcode() ==
1227                                               ARM::t2LEApcrelJT ? ARM::t2ADR
1228                   : (MI->getOpcode() == ARM::tLEApcrelJT ? ARM::tADR
1229                      : ARM::ADR))
1230       .addReg(MI->getOperand(0).getReg())
1231       .addExpr(MCSymbolRefExpr::Create(JTIPICSymbol, OutContext))
1232       // Add predicate operands.
1233       .addImm(MI->getOperand(3).getImm())
1234       .addReg(MI->getOperand(4).getReg()));
1235     return;
1236   }
1237   // Darwin call instructions are just normal call instructions with different
1238   // clobber semantics (they clobber R9).
1239   case ARM::BX_CALL: {
1240     EmitToStreamer(OutStreamer, MCInstBuilder(ARM::MOVr)
1241       .addReg(ARM::LR)
1242       .addReg(ARM::PC)
1243       // Add predicate operands.
1244       .addImm(ARMCC::AL)
1245       .addReg(0)
1246       // Add 's' bit operand (always reg0 for this)
1247       .addReg(0));
1248
1249     EmitToStreamer(OutStreamer, MCInstBuilder(ARM::BX)
1250       .addReg(MI->getOperand(0).getReg()));
1251     return;
1252   }
1253   case ARM::tBX_CALL: {
1254     EmitToStreamer(OutStreamer, MCInstBuilder(ARM::tMOVr)
1255       .addReg(ARM::LR)
1256       .addReg(ARM::PC)
1257       // Add predicate operands.
1258       .addImm(ARMCC::AL)
1259       .addReg(0));
1260
1261     EmitToStreamer(OutStreamer, MCInstBuilder(ARM::tBX)
1262       .addReg(MI->getOperand(0).getReg())
1263       // Add predicate operands.
1264       .addImm(ARMCC::AL)
1265       .addReg(0));
1266     return;
1267   }
1268   case ARM::BMOVPCRX_CALL: {
1269     EmitToStreamer(OutStreamer, MCInstBuilder(ARM::MOVr)
1270       .addReg(ARM::LR)
1271       .addReg(ARM::PC)
1272       // Add predicate operands.
1273       .addImm(ARMCC::AL)
1274       .addReg(0)
1275       // Add 's' bit operand (always reg0 for this)
1276       .addReg(0));
1277
1278     EmitToStreamer(OutStreamer, MCInstBuilder(ARM::MOVr)
1279       .addReg(ARM::PC)
1280       .addReg(MI->getOperand(0).getReg())
1281       // Add predicate operands.
1282       .addImm(ARMCC::AL)
1283       .addReg(0)
1284       // Add 's' bit operand (always reg0 for this)
1285       .addReg(0));
1286     return;
1287   }
1288   case ARM::BMOVPCB_CALL: {
1289     EmitToStreamer(OutStreamer, MCInstBuilder(ARM::MOVr)
1290       .addReg(ARM::LR)
1291       .addReg(ARM::PC)
1292       // Add predicate operands.
1293       .addImm(ARMCC::AL)
1294       .addReg(0)
1295       // Add 's' bit operand (always reg0 for this)
1296       .addReg(0));
1297
1298     const MachineOperand &Op = MI->getOperand(0);
1299     const GlobalValue *GV = Op.getGlobal();
1300     const unsigned TF = Op.getTargetFlags();
1301     MCSymbol *GVSym = GetARMGVSymbol(GV, TF);
1302     const MCExpr *GVSymExpr = MCSymbolRefExpr::Create(GVSym, OutContext);
1303     EmitToStreamer(OutStreamer, MCInstBuilder(ARM::Bcc)
1304       .addExpr(GVSymExpr)
1305       // Add predicate operands.
1306       .addImm(ARMCC::AL)
1307       .addReg(0));
1308     return;
1309   }
1310   case ARM::MOVi16_ga_pcrel:
1311   case ARM::t2MOVi16_ga_pcrel: {
1312     MCInst TmpInst;
1313     TmpInst.setOpcode(Opc == ARM::MOVi16_ga_pcrel? ARM::MOVi16 : ARM::t2MOVi16);
1314     TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1315
1316     unsigned TF = MI->getOperand(1).getTargetFlags();
1317     const GlobalValue *GV = MI->getOperand(1).getGlobal();
1318     MCSymbol *GVSym = GetARMGVSymbol(GV, TF);
1319     const MCExpr *GVSymExpr = MCSymbolRefExpr::Create(GVSym, OutContext);
1320
1321     MCSymbol *LabelSym = getPICLabel(DL->getPrivateGlobalPrefix(),
1322                                      getFunctionNumber(),
1323                                      MI->getOperand(2).getImm(), OutContext);
1324     const MCExpr *LabelSymExpr= MCSymbolRefExpr::Create(LabelSym, OutContext);
1325     unsigned PCAdj = (Opc == ARM::MOVi16_ga_pcrel) ? 8 : 4;
1326     const MCExpr *PCRelExpr =
1327       ARMMCExpr::CreateLower16(MCBinaryExpr::CreateSub(GVSymExpr,
1328                                       MCBinaryExpr::CreateAdd(LabelSymExpr,
1329                                       MCConstantExpr::Create(PCAdj, OutContext),
1330                                       OutContext), OutContext), OutContext);
1331       TmpInst.addOperand(MCOperand::CreateExpr(PCRelExpr));
1332
1333     // Add predicate operands.
1334     TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1335     TmpInst.addOperand(MCOperand::CreateReg(0));
1336     // Add 's' bit operand (always reg0 for this)
1337     TmpInst.addOperand(MCOperand::CreateReg(0));
1338     EmitToStreamer(OutStreamer, TmpInst);
1339     return;
1340   }
1341   case ARM::MOVTi16_ga_pcrel:
1342   case ARM::t2MOVTi16_ga_pcrel: {
1343     MCInst TmpInst;
1344     TmpInst.setOpcode(Opc == ARM::MOVTi16_ga_pcrel
1345                       ? ARM::MOVTi16 : ARM::t2MOVTi16);
1346     TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1347     TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(1).getReg()));
1348
1349     unsigned TF = MI->getOperand(2).getTargetFlags();
1350     const GlobalValue *GV = MI->getOperand(2).getGlobal();
1351     MCSymbol *GVSym = GetARMGVSymbol(GV, TF);
1352     const MCExpr *GVSymExpr = MCSymbolRefExpr::Create(GVSym, OutContext);
1353
1354     MCSymbol *LabelSym = getPICLabel(DL->getPrivateGlobalPrefix(),
1355                                      getFunctionNumber(),
1356                                      MI->getOperand(3).getImm(), OutContext);
1357     const MCExpr *LabelSymExpr= MCSymbolRefExpr::Create(LabelSym, OutContext);
1358     unsigned PCAdj = (Opc == ARM::MOVTi16_ga_pcrel) ? 8 : 4;
1359     const MCExpr *PCRelExpr =
1360         ARMMCExpr::CreateUpper16(MCBinaryExpr::CreateSub(GVSymExpr,
1361                                    MCBinaryExpr::CreateAdd(LabelSymExpr,
1362                                       MCConstantExpr::Create(PCAdj, OutContext),
1363                                           OutContext), OutContext), OutContext);
1364       TmpInst.addOperand(MCOperand::CreateExpr(PCRelExpr));
1365     // Add predicate operands.
1366     TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1367     TmpInst.addOperand(MCOperand::CreateReg(0));
1368     // Add 's' bit operand (always reg0 for this)
1369     TmpInst.addOperand(MCOperand::CreateReg(0));
1370     EmitToStreamer(OutStreamer, TmpInst);
1371     return;
1372   }
1373   case ARM::tPICADD: {
1374     // This is a pseudo op for a label + instruction sequence, which looks like:
1375     // LPC0:
1376     //     add r0, pc
1377     // This adds the address of LPC0 to r0.
1378
1379     // Emit the label.
1380     OutStreamer.EmitLabel(getPICLabel(DL->getPrivateGlobalPrefix(),
1381                           getFunctionNumber(), MI->getOperand(2).getImm(),
1382                           OutContext));
1383
1384     // Form and emit the add.
1385     EmitToStreamer(OutStreamer, MCInstBuilder(ARM::tADDhirr)
1386       .addReg(MI->getOperand(0).getReg())
1387       .addReg(MI->getOperand(0).getReg())
1388       .addReg(ARM::PC)
1389       // Add predicate operands.
1390       .addImm(ARMCC::AL)
1391       .addReg(0));
1392     return;
1393   }
1394   case ARM::PICADD: {
1395     // This is a pseudo op for a label + instruction sequence, which looks like:
1396     // LPC0:
1397     //     add r0, pc, r0
1398     // This adds the address of LPC0 to r0.
1399
1400     // Emit the label.
1401     OutStreamer.EmitLabel(getPICLabel(DL->getPrivateGlobalPrefix(),
1402                           getFunctionNumber(), MI->getOperand(2).getImm(),
1403                           OutContext));
1404
1405     // Form and emit the add.
1406     EmitToStreamer(OutStreamer, MCInstBuilder(ARM::ADDrr)
1407       .addReg(MI->getOperand(0).getReg())
1408       .addReg(ARM::PC)
1409       .addReg(MI->getOperand(1).getReg())
1410       // Add predicate operands.
1411       .addImm(MI->getOperand(3).getImm())
1412       .addReg(MI->getOperand(4).getReg())
1413       // Add 's' bit operand (always reg0 for this)
1414       .addReg(0));
1415     return;
1416   }
1417   case ARM::PICSTR:
1418   case ARM::PICSTRB:
1419   case ARM::PICSTRH:
1420   case ARM::PICLDR:
1421   case ARM::PICLDRB:
1422   case ARM::PICLDRH:
1423   case ARM::PICLDRSB:
1424   case ARM::PICLDRSH: {
1425     // This is a pseudo op for a label + instruction sequence, which looks like:
1426     // LPC0:
1427     //     OP r0, [pc, r0]
1428     // The LCP0 label is referenced by a constant pool entry in order to get
1429     // a PC-relative address at the ldr instruction.
1430
1431     // Emit the label.
1432     OutStreamer.EmitLabel(getPICLabel(DL->getPrivateGlobalPrefix(),
1433                           getFunctionNumber(), MI->getOperand(2).getImm(),
1434                           OutContext));
1435
1436     // Form and emit the load
1437     unsigned Opcode;
1438     switch (MI->getOpcode()) {
1439     default:
1440       llvm_unreachable("Unexpected opcode!");
1441     case ARM::PICSTR:   Opcode = ARM::STRrs; break;
1442     case ARM::PICSTRB:  Opcode = ARM::STRBrs; break;
1443     case ARM::PICSTRH:  Opcode = ARM::STRH; break;
1444     case ARM::PICLDR:   Opcode = ARM::LDRrs; break;
1445     case ARM::PICLDRB:  Opcode = ARM::LDRBrs; break;
1446     case ARM::PICLDRH:  Opcode = ARM::LDRH; break;
1447     case ARM::PICLDRSB: Opcode = ARM::LDRSB; break;
1448     case ARM::PICLDRSH: Opcode = ARM::LDRSH; break;
1449     }
1450     EmitToStreamer(OutStreamer, MCInstBuilder(Opcode)
1451       .addReg(MI->getOperand(0).getReg())
1452       .addReg(ARM::PC)
1453       .addReg(MI->getOperand(1).getReg())
1454       .addImm(0)
1455       // Add predicate operands.
1456       .addImm(MI->getOperand(3).getImm())
1457       .addReg(MI->getOperand(4).getReg()));
1458
1459     return;
1460   }
1461   case ARM::CONSTPOOL_ENTRY: {
1462     /// CONSTPOOL_ENTRY - This instruction represents a floating constant pool
1463     /// in the function.  The first operand is the ID# for this instruction, the
1464     /// second is the index into the MachineConstantPool that this is, the third
1465     /// is the size in bytes of this constant pool entry.
1466     /// The required alignment is specified on the basic block holding this MI.
1467     unsigned LabelId = (unsigned)MI->getOperand(0).getImm();
1468     unsigned CPIdx   = (unsigned)MI->getOperand(1).getIndex();
1469
1470     // If this is the first entry of the pool, mark it.
1471     if (!InConstantPool) {
1472       OutStreamer.EmitDataRegion(MCDR_DataRegion);
1473       InConstantPool = true;
1474     }
1475
1476     OutStreamer.EmitLabel(GetCPISymbol(LabelId));
1477
1478     const MachineConstantPoolEntry &MCPE = MCP->getConstants()[CPIdx];
1479     if (MCPE.isMachineConstantPoolEntry())
1480       EmitMachineConstantPoolValue(MCPE.Val.MachineCPVal);
1481     else
1482       EmitGlobalConstant(MCPE.Val.ConstVal);
1483     return;
1484   }
1485   case ARM::t2BR_JT: {
1486     // Lower and emit the instruction itself, then the jump table following it.
1487     EmitToStreamer(OutStreamer, MCInstBuilder(ARM::tMOVr)
1488       .addReg(ARM::PC)
1489       .addReg(MI->getOperand(0).getReg())
1490       // Add predicate operands.
1491       .addImm(ARMCC::AL)
1492       .addReg(0));
1493
1494     // Output the data for the jump table itself
1495     EmitJump2Table(MI);
1496     return;
1497   }
1498   case ARM::t2TBB_JT: {
1499     // Lower and emit the instruction itself, then the jump table following it.
1500     EmitToStreamer(OutStreamer, MCInstBuilder(ARM::t2TBB)
1501       .addReg(ARM::PC)
1502       .addReg(MI->getOperand(0).getReg())
1503       // Add predicate operands.
1504       .addImm(ARMCC::AL)
1505       .addReg(0));
1506
1507     // Output the data for the jump table itself
1508     EmitJump2Table(MI);
1509     // Make sure the next instruction is 2-byte aligned.
1510     EmitAlignment(1);
1511     return;
1512   }
1513   case ARM::t2TBH_JT: {
1514     // Lower and emit the instruction itself, then the jump table following it.
1515     EmitToStreamer(OutStreamer, MCInstBuilder(ARM::t2TBH)
1516       .addReg(ARM::PC)
1517       .addReg(MI->getOperand(0).getReg())
1518       // Add predicate operands.
1519       .addImm(ARMCC::AL)
1520       .addReg(0));
1521
1522     // Output the data for the jump table itself
1523     EmitJump2Table(MI);
1524     return;
1525   }
1526   case ARM::tBR_JTr:
1527   case ARM::BR_JTr: {
1528     // Lower and emit the instruction itself, then the jump table following it.
1529     // mov pc, target
1530     MCInst TmpInst;
1531     unsigned Opc = MI->getOpcode() == ARM::BR_JTr ?
1532       ARM::MOVr : ARM::tMOVr;
1533     TmpInst.setOpcode(Opc);
1534     TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1535     TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1536     // Add predicate operands.
1537     TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1538     TmpInst.addOperand(MCOperand::CreateReg(0));
1539     // Add 's' bit operand (always reg0 for this)
1540     if (Opc == ARM::MOVr)
1541       TmpInst.addOperand(MCOperand::CreateReg(0));
1542     EmitToStreamer(OutStreamer, TmpInst);
1543
1544     // Make sure the Thumb jump table is 4-byte aligned.
1545     if (Opc == ARM::tMOVr)
1546       EmitAlignment(2);
1547
1548     // Output the data for the jump table itself
1549     EmitJumpTable(MI);
1550     return;
1551   }
1552   case ARM::BR_JTm: {
1553     // Lower and emit the instruction itself, then the jump table following it.
1554     // ldr pc, target
1555     MCInst TmpInst;
1556     if (MI->getOperand(1).getReg() == 0) {
1557       // literal offset
1558       TmpInst.setOpcode(ARM::LDRi12);
1559       TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1560       TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1561       TmpInst.addOperand(MCOperand::CreateImm(MI->getOperand(2).getImm()));
1562     } else {
1563       TmpInst.setOpcode(ARM::LDRrs);
1564       TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1565       TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1566       TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(1).getReg()));
1567       TmpInst.addOperand(MCOperand::CreateImm(0));
1568     }
1569     // Add predicate operands.
1570     TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1571     TmpInst.addOperand(MCOperand::CreateReg(0));
1572     EmitToStreamer(OutStreamer, TmpInst);
1573
1574     // Output the data for the jump table itself
1575     EmitJumpTable(MI);
1576     return;
1577   }
1578   case ARM::BR_JTadd: {
1579     // Lower and emit the instruction itself, then the jump table following it.
1580     // add pc, target, idx
1581     EmitToStreamer(OutStreamer, MCInstBuilder(ARM::ADDrr)
1582       .addReg(ARM::PC)
1583       .addReg(MI->getOperand(0).getReg())
1584       .addReg(MI->getOperand(1).getReg())
1585       // Add predicate operands.
1586       .addImm(ARMCC::AL)
1587       .addReg(0)
1588       // Add 's' bit operand (always reg0 for this)
1589       .addReg(0));
1590
1591     // Output the data for the jump table itself
1592     EmitJumpTable(MI);
1593     return;
1594   }
1595   case ARM::TRAP: {
1596     // Non-Darwin binutils don't yet support the "trap" mnemonic.
1597     // FIXME: Remove this special case when they do.
1598     if (!Subtarget->isTargetMachO()) {
1599       //.long 0xe7ffdefe @ trap
1600       uint32_t Val = 0xe7ffdefeUL;
1601       OutStreamer.AddComment("trap");
1602       OutStreamer.EmitIntValue(Val, 4);
1603       return;
1604     }
1605     break;
1606   }
1607   case ARM::TRAPNaCl: {
1608     //.long 0xe7fedef0 @ trap
1609     uint32_t Val = 0xe7fedef0UL;
1610     OutStreamer.AddComment("trap");
1611     OutStreamer.EmitIntValue(Val, 4);
1612     return;
1613   }
1614   case ARM::tTRAP: {
1615     // Non-Darwin binutils don't yet support the "trap" mnemonic.
1616     // FIXME: Remove this special case when they do.
1617     if (!Subtarget->isTargetMachO()) {
1618       //.short 57086 @ trap
1619       uint16_t Val = 0xdefe;
1620       OutStreamer.AddComment("trap");
1621       OutStreamer.EmitIntValue(Val, 2);
1622       return;
1623     }
1624     break;
1625   }
1626   case ARM::t2Int_eh_sjlj_setjmp:
1627   case ARM::t2Int_eh_sjlj_setjmp_nofp:
1628   case ARM::tInt_eh_sjlj_setjmp: {
1629     // Two incoming args: GPR:$src, GPR:$val
1630     // mov $val, pc
1631     // adds $val, #7
1632     // str $val, [$src, #4]
1633     // movs r0, #0
1634     // b 1f
1635     // movs r0, #1
1636     // 1:
1637     unsigned SrcReg = MI->getOperand(0).getReg();
1638     unsigned ValReg = MI->getOperand(1).getReg();
1639     MCSymbol *Label = GetARMSJLJEHLabel();
1640     OutStreamer.AddComment("eh_setjmp begin");
1641     EmitToStreamer(OutStreamer, MCInstBuilder(ARM::tMOVr)
1642       .addReg(ValReg)
1643       .addReg(ARM::PC)
1644       // Predicate.
1645       .addImm(ARMCC::AL)
1646       .addReg(0));
1647
1648     EmitToStreamer(OutStreamer, MCInstBuilder(ARM::tADDi3)
1649       .addReg(ValReg)
1650       // 's' bit operand
1651       .addReg(ARM::CPSR)
1652       .addReg(ValReg)
1653       .addImm(7)
1654       // Predicate.
1655       .addImm(ARMCC::AL)
1656       .addReg(0));
1657
1658     EmitToStreamer(OutStreamer, MCInstBuilder(ARM::tSTRi)
1659       .addReg(ValReg)
1660       .addReg(SrcReg)
1661       // The offset immediate is #4. The operand value is scaled by 4 for the
1662       // tSTR instruction.
1663       .addImm(1)
1664       // Predicate.
1665       .addImm(ARMCC::AL)
1666       .addReg(0));
1667
1668     EmitToStreamer(OutStreamer, MCInstBuilder(ARM::tMOVi8)
1669       .addReg(ARM::R0)
1670       .addReg(ARM::CPSR)
1671       .addImm(0)
1672       // Predicate.
1673       .addImm(ARMCC::AL)
1674       .addReg(0));
1675
1676     const MCExpr *SymbolExpr = MCSymbolRefExpr::Create(Label, OutContext);
1677     EmitToStreamer(OutStreamer, MCInstBuilder(ARM::tB)
1678       .addExpr(SymbolExpr)
1679       .addImm(ARMCC::AL)
1680       .addReg(0));
1681
1682     OutStreamer.AddComment("eh_setjmp end");
1683     EmitToStreamer(OutStreamer, MCInstBuilder(ARM::tMOVi8)
1684       .addReg(ARM::R0)
1685       .addReg(ARM::CPSR)
1686       .addImm(1)
1687       // Predicate.
1688       .addImm(ARMCC::AL)
1689       .addReg(0));
1690
1691     OutStreamer.EmitLabel(Label);
1692     return;
1693   }
1694
1695   case ARM::Int_eh_sjlj_setjmp_nofp:
1696   case ARM::Int_eh_sjlj_setjmp: {
1697     // Two incoming args: GPR:$src, GPR:$val
1698     // add $val, pc, #8
1699     // str $val, [$src, #+4]
1700     // mov r0, #0
1701     // add pc, pc, #0
1702     // mov r0, #1
1703     unsigned SrcReg = MI->getOperand(0).getReg();
1704     unsigned ValReg = MI->getOperand(1).getReg();
1705
1706     OutStreamer.AddComment("eh_setjmp begin");
1707     EmitToStreamer(OutStreamer, MCInstBuilder(ARM::ADDri)
1708       .addReg(ValReg)
1709       .addReg(ARM::PC)
1710       .addImm(8)
1711       // Predicate.
1712       .addImm(ARMCC::AL)
1713       .addReg(0)
1714       // 's' bit operand (always reg0 for this).
1715       .addReg(0));
1716
1717     EmitToStreamer(OutStreamer, MCInstBuilder(ARM::STRi12)
1718       .addReg(ValReg)
1719       .addReg(SrcReg)
1720       .addImm(4)
1721       // Predicate.
1722       .addImm(ARMCC::AL)
1723       .addReg(0));
1724
1725     EmitToStreamer(OutStreamer, MCInstBuilder(ARM::MOVi)
1726       .addReg(ARM::R0)
1727       .addImm(0)
1728       // Predicate.
1729       .addImm(ARMCC::AL)
1730       .addReg(0)
1731       // 's' bit operand (always reg0 for this).
1732       .addReg(0));
1733
1734     EmitToStreamer(OutStreamer, MCInstBuilder(ARM::ADDri)
1735       .addReg(ARM::PC)
1736       .addReg(ARM::PC)
1737       .addImm(0)
1738       // Predicate.
1739       .addImm(ARMCC::AL)
1740       .addReg(0)
1741       // 's' bit operand (always reg0 for this).
1742       .addReg(0));
1743
1744     OutStreamer.AddComment("eh_setjmp end");
1745     EmitToStreamer(OutStreamer, MCInstBuilder(ARM::MOVi)
1746       .addReg(ARM::R0)
1747       .addImm(1)
1748       // Predicate.
1749       .addImm(ARMCC::AL)
1750       .addReg(0)
1751       // 's' bit operand (always reg0 for this).
1752       .addReg(0));
1753     return;
1754   }
1755   case ARM::Int_eh_sjlj_longjmp: {
1756     // ldr sp, [$src, #8]
1757     // ldr $scratch, [$src, #4]
1758     // ldr r7, [$src]
1759     // bx $scratch
1760     unsigned SrcReg = MI->getOperand(0).getReg();
1761     unsigned ScratchReg = MI->getOperand(1).getReg();
1762     EmitToStreamer(OutStreamer, MCInstBuilder(ARM::LDRi12)
1763       .addReg(ARM::SP)
1764       .addReg(SrcReg)
1765       .addImm(8)
1766       // Predicate.
1767       .addImm(ARMCC::AL)
1768       .addReg(0));
1769
1770     EmitToStreamer(OutStreamer, MCInstBuilder(ARM::LDRi12)
1771       .addReg(ScratchReg)
1772       .addReg(SrcReg)
1773       .addImm(4)
1774       // Predicate.
1775       .addImm(ARMCC::AL)
1776       .addReg(0));
1777
1778     EmitToStreamer(OutStreamer, MCInstBuilder(ARM::LDRi12)
1779       .addReg(ARM::R7)
1780       .addReg(SrcReg)
1781       .addImm(0)
1782       // Predicate.
1783       .addImm(ARMCC::AL)
1784       .addReg(0));
1785
1786     EmitToStreamer(OutStreamer, MCInstBuilder(ARM::BX)
1787       .addReg(ScratchReg)
1788       // Predicate.
1789       .addImm(ARMCC::AL)
1790       .addReg(0));
1791     return;
1792   }
1793   case ARM::tInt_eh_sjlj_longjmp: {
1794     // ldr $scratch, [$src, #8]
1795     // mov sp, $scratch
1796     // ldr $scratch, [$src, #4]
1797     // ldr r7, [$src]
1798     // bx $scratch
1799     unsigned SrcReg = MI->getOperand(0).getReg();
1800     unsigned ScratchReg = MI->getOperand(1).getReg();
1801     EmitToStreamer(OutStreamer, MCInstBuilder(ARM::tLDRi)
1802       .addReg(ScratchReg)
1803       .addReg(SrcReg)
1804       // The offset immediate is #8. The operand value is scaled by 4 for the
1805       // tLDR instruction.
1806       .addImm(2)
1807       // Predicate.
1808       .addImm(ARMCC::AL)
1809       .addReg(0));
1810
1811     EmitToStreamer(OutStreamer, MCInstBuilder(ARM::tMOVr)
1812       .addReg(ARM::SP)
1813       .addReg(ScratchReg)
1814       // Predicate.
1815       .addImm(ARMCC::AL)
1816       .addReg(0));
1817
1818     EmitToStreamer(OutStreamer, MCInstBuilder(ARM::tLDRi)
1819       .addReg(ScratchReg)
1820       .addReg(SrcReg)
1821       .addImm(1)
1822       // Predicate.
1823       .addImm(ARMCC::AL)
1824       .addReg(0));
1825
1826     EmitToStreamer(OutStreamer, MCInstBuilder(ARM::tLDRi)
1827       .addReg(ARM::R7)
1828       .addReg(SrcReg)
1829       .addImm(0)
1830       // Predicate.
1831       .addImm(ARMCC::AL)
1832       .addReg(0));
1833
1834     EmitToStreamer(OutStreamer, MCInstBuilder(ARM::tBX)
1835       .addReg(ScratchReg)
1836       // Predicate.
1837       .addImm(ARMCC::AL)
1838       .addReg(0));
1839     return;
1840   }
1841   }
1842
1843   MCInst TmpInst;
1844   LowerARMMachineInstrToMCInst(MI, TmpInst, *this);
1845
1846   EmitToStreamer(OutStreamer, TmpInst);
1847 }
1848
1849 //===----------------------------------------------------------------------===//
1850 // Target Registry Stuff
1851 //===----------------------------------------------------------------------===//
1852
1853 // Force static initialization.
1854 extern "C" void LLVMInitializeARMAsmPrinter() {
1855   RegisterAsmPrinter<ARMAsmPrinter> X(TheARMLETarget);
1856   RegisterAsmPrinter<ARMAsmPrinter> Y(TheARMBETarget);
1857   RegisterAsmPrinter<ARMAsmPrinter> A(TheThumbLETarget);
1858   RegisterAsmPrinter<ARMAsmPrinter> B(TheThumbBETarget);
1859 }