lib/Target/AMDGPU/SIShrinkInstructions.cpp

   1 //===-- SIShrinkInstructions.cpp - Shrink Instructions --------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 /// The pass tries to use the 32-bit encoding for instructions when possible.
   9 //===----------------------------------------------------------------------===//
  10 //
  11
  12 #include "AMDGPU.h"
  13 #include "AMDGPUMCInstLower.h"
  14 #include "AMDGPUSubtarget.h"
  15 #include "SIInstrInfo.h"
  16 #include "llvm/ADT/Statistic.h"
  17 #include "llvm/CodeGen/MachineFunctionPass.h"
  18 #include "llvm/CodeGen/MachineInstrBuilder.h"
  19 #include "llvm/CodeGen/MachineRegisterInfo.h"
  20 #include "llvm/IR/Constants.h"
  21 #include "llvm/IR/Function.h"
  22 #include "llvm/IR/LLVMContext.h"
  23 #include "llvm/Support/Debug.h"
  24 #include "llvm/Support/raw_ostream.h"
  25 #include "llvm/Target/TargetMachine.h"
  26
  27 #define DEBUG_TYPE "si-shrink-instructions"
  28
  29 STATISTIC(NumInstructionsShrunk,
  30           "Number of 64-bit instruction reduced to 32-bit.");
  31 STATISTIC(NumLiteralConstantsFolded,
  32           "Number of literal constants folded into 32-bit instructions.");
  33
  34 namespace llvm {
  35   void initializeSIShrinkInstructionsPass(PassRegistry&);
  36 }
  37
  38 using namespace llvm;
  39
  40 namespace {
  41
  42 class SIShrinkInstructions : public MachineFunctionPass {
  43 public:
  44   static char ID;
  45
  46 public:
  47   SIShrinkInstructions() : MachineFunctionPass(ID) {
  48   }
  49
  50   bool runOnMachineFunction(MachineFunction &MF) override;
  51
  52   const char *getPassName() const override {
  53     return "SI Shrink Instructions";
  54   }
  55
  56   void getAnalysisUsage(AnalysisUsage &AU) const override {
  57     AU.setPreservesCFG();
  58     MachineFunctionPass::getAnalysisUsage(AU);
  59   }
  60 };
  61
  62 } // End anonymous namespace.
  63
  64 INITIALIZE_PASS_BEGIN(SIShrinkInstructions, DEBUG_TYPE,
  65                       "SI Lower il Copies", false, false)
  66 INITIALIZE_PASS_END(SIShrinkInstructions, DEBUG_TYPE,
  67                     "SI Lower il Copies", false, false)
  68
  69 char SIShrinkInstructions::ID = 0;
  70
  71 FunctionPass *llvm::createSIShrinkInstructionsPass() {
  72   return new SIShrinkInstructions();
  73 }
  74
  75 static bool isVGPR(const MachineOperand *MO, const SIRegisterInfo &TRI,
  76                    const MachineRegisterInfo &MRI) {
  77   if (!MO->isReg())
  78     return false;
  79
  80   if (TargetRegisterInfo::isVirtualRegister(MO->getReg()))
  81     return TRI.hasVGPRs(MRI.getRegClass(MO->getReg()));
  82
  83   return TRI.hasVGPRs(TRI.getPhysRegClass(MO->getReg()));
  84 }
  85
  86 static bool canShrink(MachineInstr &MI, const SIInstrInfo *TII,
  87                       const SIRegisterInfo &TRI,
  88                       const MachineRegisterInfo &MRI) {
  89
  90   const MachineOperand *Src2 = TII->getNamedOperand(MI, AMDGPU::OpName::src2);
  91   // Can't shrink instruction with three operands.
  92   // FIXME: v_cndmask_b32 has 3 operands and is shrinkable, but we need to add
  93   // a special case for it.  It can only be shrunk if the third operand
  94   // is vcc.  We should handle this the same way we handle vopc, by addding
  95   // a register allocation hint pre-regalloc and then do the shrining
  96   // post-regalloc.
  97   if (Src2) {
  98     switch (MI.getOpcode()) {
  99       default: return false;
 100
 101       case AMDGPU::V_MAC_F32_e64:
 102         if (!isVGPR(Src2, TRI, MRI) ||
 103             TII->hasModifiersSet(MI, AMDGPU::OpName::src2_modifiers))
 104           return false;
 105         break;
 106
 107       case AMDGPU::V_CNDMASK_B32_e64:
 108         break;
 109     }
 110   }
 111
 112   const MachineOperand *Src1 = TII->getNamedOperand(MI, AMDGPU::OpName::src1);
 113   const MachineOperand *Src1Mod =
 114       TII->getNamedOperand(MI, AMDGPU::OpName::src1_modifiers);
 115
 116   if (Src1 && (!isVGPR(Src1, TRI, MRI) || (Src1Mod && Src1Mod->getImm() != 0)))
 117     return false;
 118
 119   // We don't need to check src0, all input types are legal, so just make sure
 120   // src0 isn't using any modifiers.
 121   if (TII->hasModifiersSet(MI, AMDGPU::OpName::src0_modifiers))
 122     return false;
 123
 124   // Check output modifiers
 125   if (TII->hasModifiersSet(MI, AMDGPU::OpName::omod))
 126     return false;
 127
 128   if (TII->hasModifiersSet(MI, AMDGPU::OpName::clamp))
 129     return false;
 130
 131   return true;
 132 }
 133
 134 /// \brief This function checks \p MI for operands defined by a move immediate
 135 /// instruction and then folds the literal constant into the instruction if it
 136 /// can.  This function assumes that \p MI is a VOP1, VOP2, or VOPC instruction
 137 /// and will only fold literal constants if we are still in SSA.
 138 static void foldImmediates(MachineInstr &MI, const SIInstrInfo *TII,
 139                            MachineRegisterInfo &MRI, bool TryToCommute = true) {
 140
 141   if (!MRI.isSSA())
 142     return;
 143
 144   assert(TII->isVOP1(MI.getOpcode()) || TII->isVOP2(MI.getOpcode()) ||
 145          TII->isVOPC(MI.getOpcode()));
 146
 147   const SIRegisterInfo &TRI = TII->getRegisterInfo();
 148   int Src0Idx = AMDGPU::getNamedOperandIdx(MI.getOpcode(), AMDGPU::OpName::src0);
 149   MachineOperand &Src0 = MI.getOperand(Src0Idx);
 150
 151   // Only one literal constant is allowed per instruction, so if src0 is a
 152   // literal constant then we can't do any folding.
 153   if (Src0.isImm() &&
 154       TII->isLiteralConstant(Src0, TII->getOpSize(MI, Src0Idx)))
 155     return;
 156
 157   // Literal constants and SGPRs can only be used in Src0, so if Src0 is an
 158   // SGPR, we cannot commute the instruction, so we can't fold any literal
 159   // constants.
 160   if (Src0.isReg() && !isVGPR(&Src0, TRI, MRI))
 161     return;
 162
 163   // Try to fold Src0
 164   if (Src0.isReg() && MRI.hasOneUse(Src0.getReg())) {
 165     unsigned Reg = Src0.getReg();
 166     MachineInstr *Def = MRI.getUniqueVRegDef(Reg);
 167     if (Def && Def->isMoveImmediate()) {
 168       MachineOperand &MovSrc = Def->getOperand(1);
 169       bool ConstantFolded = false;
 170
 171       if (MovSrc.isImm() && isUInt<32>(MovSrc.getImm())) {
 172         Src0.ChangeToImmediate(MovSrc.getImm());
 173         ConstantFolded = true;
 174       }
 175       if (ConstantFolded) {
 176         if (MRI.use_empty(Reg))
 177           Def->eraseFromParent();
 178         ++NumLiteralConstantsFolded;
 179         return;
 180       }
 181     }
 182   }
 183
 184   // We have failed to fold src0, so commute the instruction and try again.
 185   if (TryToCommute && MI.isCommutable() && TII->commuteInstruction(&MI))
 186     foldImmediates(MI, TII, MRI, false);
 187
 188 }
 189
 190 // Copy MachineOperand with all flags except setting it as implicit.
 191 static MachineOperand copyRegOperandAsImplicit(const MachineOperand &Orig) {
 192   assert(!Orig.isImplicit());
 193   return MachineOperand::CreateReg(Orig.getReg(),
 194                                    Orig.isDef(),
 195                                    true,
 196                                    Orig.isKill(),
 197                                    Orig.isDead(),
 198                                    Orig.isUndef(),
 199                                    Orig.isEarlyClobber(),
 200                                    Orig.getSubReg(),
 201                                    Orig.isDebug(),
 202                                    Orig.isInternalRead());
 203 }
 204
 205 bool SIShrinkInstructions::runOnMachineFunction(MachineFunction &MF) {
 206   MachineRegisterInfo &MRI = MF.getRegInfo();
 207   const SIInstrInfo *TII =
 208       static_cast<const SIInstrInfo *>(MF.getSubtarget().getInstrInfo());
 209   const SIRegisterInfo &TRI = TII->getRegisterInfo();
 210   std::vector<unsigned> I1Defs;
 211
 212   for (MachineFunction::iterator BI = MF.begin(), BE = MF.end();
 213                                                   BI != BE; ++BI) {
 214
 215     MachineBasicBlock &MBB = *BI;
 216     MachineBasicBlock::iterator I, Next;
 217     for (I = MBB.begin(); I != MBB.end(); I = Next) {
 218       Next = std::next(I);
 219       MachineInstr &MI = *I;
 220
 221       // Try to use S_MOVK_I32, which will save 4 bytes for small immediates.
 222       if (MI.getOpcode() == AMDGPU::S_MOV_B32) {
 223         const MachineOperand &Src = MI.getOperand(1);
 224
 225         if (Src.isImm()) {
 226           if (isInt<16>(Src.getImm()) && !TII->isInlineConstant(Src, 4))
 227             MI.setDesc(TII->get(AMDGPU::S_MOVK_I32));
 228         }
 229
 230         continue;
 231       }
 232
 233       if (!TII->hasVALU32BitEncoding(MI.getOpcode()))
 234         continue;
 235
 236       if (!canShrink(MI, TII, TRI, MRI)) {
 237         // Try commuting the instruction and see if that enables us to shrink
 238         // it.
 239         if (!MI.isCommutable() || !TII->commuteInstruction(&MI) ||
 240             !canShrink(MI, TII, TRI, MRI))
 241           continue;
 242       }
 243
 244       // getVOPe32 could be -1 here if we started with an instruction that had
 245       // a 32-bit encoding and then commuted it to an instruction that did not.
 246       if (!TII->hasVALU32BitEncoding(MI.getOpcode()))
 247         continue;
 248
 249       int Op32 = AMDGPU::getVOPe32(MI.getOpcode());
 250
 251       if (TII->isVOPC(Op32)) {
 252         unsigned DstReg = MI.getOperand(0).getReg();
 253         if (TargetRegisterInfo::isVirtualRegister(DstReg)) {
 254           // VOPC instructions can only write to the VCC register. We can't
 255           // force them to use VCC here, because this is only one register and
 256           // cannot deal with sequences which would require multiple copies of
 257           // VCC, e.g. S_AND_B64 (vcc = V_CMP_...), (vcc = V_CMP_...)
 258           //
 259           // So, instead of forcing the instruction to write to VCC, we provide
 260           // a hint to the register allocator to use VCC and then we we will run
 261           // this pass again after RA and shrink it if it outputs to VCC.
 262           MRI.setRegAllocationHint(MI.getOperand(0).getReg(), 0, AMDGPU::VCC);
 263           continue;
 264         }
 265         if (DstReg != AMDGPU::VCC)
 266           continue;
 267       }
 268
 269       if (Op32 == AMDGPU::V_CNDMASK_B32_e32) {
 270         // We shrink V_CNDMASK_B32_e64 using regalloc hints like we do for VOPC
 271         // instructions.
 272         const MachineOperand *Src2 =
 273             TII->getNamedOperand(MI, AMDGPU::OpName::src2);
 274         if (!Src2->isReg())
 275           continue;
 276         unsigned SReg = Src2->getReg();
 277         if (TargetRegisterInfo::isVirtualRegister(SReg)) {
 278           MRI.setRegAllocationHint(SReg, 0, AMDGPU::VCC);
 279           continue;
 280         }
 281         if (SReg != AMDGPU::VCC)
 282           continue;
 283       }
 284
 285       // We can shrink this instruction
 286       DEBUG(dbgs() << "Shrinking "; MI.dump(); dbgs() << '\n';);
 287
 288       MachineInstrBuilder Inst32 =
 289           BuildMI(MBB, I, MI.getDebugLoc(), TII->get(Op32));
 290
 291       // Add the dst operand if the 32-bit encoding also has an explicit $dst.
 292       // For VOPC instructions, this is replaced by an implicit def of vcc.
 293       int Op32DstIdx = AMDGPU::getNamedOperandIdx(Op32, AMDGPU::OpName::dst);
 294       if (Op32DstIdx != -1) {
 295         // dst
 296         Inst32.addOperand(MI.getOperand(0));
 297       } else {
 298         assert(MI.getOperand(0).getReg() == AMDGPU::VCC &&
 299                "Unexpected case");
 300       }
 301
 302
 303       Inst32.addOperand(*TII->getNamedOperand(MI, AMDGPU::OpName::src0));
 304
 305       const MachineOperand *Src1 =
 306           TII->getNamedOperand(MI, AMDGPU::OpName::src1);
 307       if (Src1)
 308         Inst32.addOperand(*Src1);
 309
 310       const MachineOperand *Src2 =
 311         TII->getNamedOperand(MI, AMDGPU::OpName::src2);
 312       if (Src2) {
 313         int Op32Src2Idx = AMDGPU::getNamedOperandIdx(Op32, AMDGPU::OpName::src2);
 314         if (Op32Src2Idx != -1) {
 315           Inst32.addOperand(*Src2);
 316         } else {
 317           // In the case of V_CNDMASK_B32_e32, the explicit operand src2 is
 318           // replaced with an implicit read of vcc.
 319           assert(Src2->getReg() == AMDGPU::VCC &&
 320                  "Unexpected missing register operand");
 321           Inst32.addOperand(copyRegOperandAsImplicit(*Src2));
 322         }
 323       }
 324
 325       ++NumInstructionsShrunk;
 326       MI.eraseFromParent();
 327
 328       foldImmediates(*Inst32, TII, MRI);
 329       DEBUG(dbgs() << "e32 MI = " << *Inst32 << '\n');
 330
 331
 332     }
 333   }
 334   return false;
 335 }