lib/Target/AMDGPU/SIInstrInfo.td

   1 //===-- SIInstrInfo.td - SI Instruction Infos -------------*- tablegen -*--===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 def isCI : Predicate<"Subtarget->getGeneration() "
  10                       ">= AMDGPUSubtarget::SEA_ISLANDS">;
  11 def isCIOnly : Predicate<"Subtarget->getGeneration() =="
  12                          "AMDGPUSubtarget::SEA_ISLANDS">,
  13   AssemblerPredicate <"FeatureSeaIslands">;
  14
  15 def DisableInst : Predicate <"false">, AssemblerPredicate<"FeatureDisable">;
  16
  17 class vop {
  18   field bits<9> SI3;
  19   field bits<10> VI3;
  20 }
  21
  22 class vopc <bits<8> si, bits<8> vi = !add(0x40, si)> : vop {
  23   field bits<8> SI = si;
  24   field bits<8> VI = vi;
  25
  26   field bits<9>  SI3 = {0, si{7-0}};
  27   field bits<10> VI3 = {0, 0, vi{7-0}};
  28 }
  29
  30 class vop1 <bits<8> si, bits<8> vi = si> : vop {
  31   field bits<8> SI = si;
  32   field bits<8> VI = vi;
  33
  34   field bits<9>  SI3 = {1, 1, si{6-0}};
  35   field bits<10> VI3 = !add(0x140, vi);
  36 }
  37
  38 class vop2 <bits<6> si, bits<6> vi = si> : vop {
  39   field bits<6> SI = si;
  40   field bits<6> VI = vi;
  41
  42   field bits<9>  SI3 = {1, 0, 0, si{5-0}};
  43   field bits<10> VI3 = {0, 1, 0, 0, vi{5-0}};
  44 }
  45
  46 // Specify a VOP2 opcode for SI and VOP3 opcode for VI
  47 // that doesn't have VOP2 encoding on VI
  48 class vop23 <bits<6> si, bits<10> vi> : vop2 <si> {
  49   let VI3 = vi;
  50 }
  51
  52 class vop3 <bits<9> si, bits<10> vi = {0, si}> : vop {
  53   let SI3 = si;
  54   let VI3 = vi;
  55 }
  56
  57 class sop1 <bits<8> si, bits<8> vi = si> {
  58   field bits<8> SI = si;
  59   field bits<8> VI = vi;
  60 }
  61
  62 class sop2 <bits<7> si, bits<7> vi = si> {
  63   field bits<7> SI = si;
  64   field bits<7> VI = vi;
  65 }
  66
  67 class sopk <bits<5> si, bits<5> vi = si> {
  68   field bits<5> SI = si;
  69   field bits<5> VI = vi;
  70 }
  71
  72 // Specify an SMRD opcode for SI and SMEM opcode for VI
  73
  74 // FIXME: This should really be bits<5> si, Tablegen crashes if
  75 // parameter default value is other parameter with different bit size
  76 class smrd<bits<8> si, bits<8> vi = si> {
  77   field bits<5> SI = si{4-0};
  78   field bits<8> VI = vi;
  79 }
  80
  81 // Execpt for the NONE field, this must be kept in sync with the SISubtarget enum
  82 // in AMDGPUInstrInfo.cpp
  83 def SISubtarget {
  84   int NONE = -1;
  85   int SI = 0;
  86   int VI = 1;
  87 }
  88
  89 //===----------------------------------------------------------------------===//
  90 // SI DAG Nodes
  91 //===----------------------------------------------------------------------===//
  92
  93 def SIload_constant : SDNode<"AMDGPUISD::LOAD_CONSTANT",
  94   SDTypeProfile<1, 2, [SDTCisVT<0, f32>, SDTCisVT<1, v4i32>, SDTCisVT<2, i32>]>,
  95                       [SDNPMayLoad, SDNPMemOperand]
  96 >;
  97
  98 def SItbuffer_store : SDNode<"AMDGPUISD::TBUFFER_STORE_FORMAT",
  99   SDTypeProfile<0, 13,
 100     [SDTCisVT<0, v4i32>,   // rsrc(SGPR)
 101      SDTCisVT<1, iAny>,   // vdata(VGPR)
 102      SDTCisVT<2, i32>,    // num_channels(imm)
 103      SDTCisVT<3, i32>,    // vaddr(VGPR)
 104      SDTCisVT<4, i32>,    // soffset(SGPR)
 105      SDTCisVT<5, i32>,    // inst_offset(imm)
 106      SDTCisVT<6, i32>,    // dfmt(imm)
 107      SDTCisVT<7, i32>,    // nfmt(imm)
 108      SDTCisVT<8, i32>,    // offen(imm)
 109      SDTCisVT<9, i32>,    // idxen(imm)
 110      SDTCisVT<10, i32>,   // glc(imm)
 111      SDTCisVT<11, i32>,   // slc(imm)
 112      SDTCisVT<12, i32>    // tfe(imm)
 113     ]>,
 114   [SDNPMayStore, SDNPMemOperand, SDNPHasChain]
 115 >;
 116
 117 def SIload_input : SDNode<"AMDGPUISD::LOAD_INPUT",
 118   SDTypeProfile<1, 3, [SDTCisVT<0, v4f32>, SDTCisVT<1, v4i32>, SDTCisVT<2, i16>,
 119                        SDTCisVT<3, i32>]>
 120 >;
 121
 122 class SDSample<string opcode> : SDNode <opcode,
 123   SDTypeProfile<1, 4, [SDTCisVT<0, v4f32>, SDTCisVT<2, v32i8>,
 124                        SDTCisVT<3, v4i32>, SDTCisVT<4, i32>]>
 125 >;
 126
 127 def SIsample : SDSample<"AMDGPUISD::SAMPLE">;
 128 def SIsampleb : SDSample<"AMDGPUISD::SAMPLEB">;
 129 def SIsampled : SDSample<"AMDGPUISD::SAMPLED">;
 130 def SIsamplel : SDSample<"AMDGPUISD::SAMPLEL">;
 131
 132 def SIconstdata_ptr : SDNode<
 133   "AMDGPUISD::CONST_DATA_PTR", SDTypeProfile <1, 1, [SDTCisVT<0, i64>,
 134                                                      SDTCisVT<0, i64>]>
 135 >;
 136
 137 //===----------------------------------------------------------------------===//
 138 // PatFrags for FLAT instructions
 139 //===----------------------------------------------------------------------===//
 140
 141 class flat_ld <SDPatternOperator ld> : PatFrag<(ops node:$ptr),
 142                                                (ld node:$ptr), [{
 143   return isFlatLoad(dyn_cast<LoadSDNode>(N)) ||
 144          isGlobalLoad(dyn_cast<LoadSDNode>(N));
 145 }]>;
 146
 147 def flat_load : flat_ld <load>;
 148 def flat_az_extloadi8 : flat_ld <az_extloadi8>;
 149 def flat_sextloadi8 : flat_ld <sextloadi8>;
 150 def flat_az_extloadi16 : flat_ld <az_extloadi16>;
 151 def flat_sextloadi16 : flat_ld <sextloadi16>;
 152
 153 class flat_st <SDPatternOperator st> : PatFrag<(ops node:$val, node:$ptr),
 154                                                (st node:$val, node:$ptr), [{
 155   return isFlatStore(dyn_cast<StoreSDNode>(N)) ||
 156          isGlobalStore(dyn_cast<StoreSDNode>(N));
 157 }]>;
 158
 159 def flat_store: flat_st <store>;
 160 def flat_truncstorei8 : flat_st <truncstorei8>;
 161 def flat_truncstorei16 : flat_st <truncstorei16>;
 162
 163
 164 def mubuf_load : PatFrag <(ops node:$ptr), (load node:$ptr), [{
 165         return isGlobalLoad(cast<LoadSDNode>(N)) ||
 166          isConstantLoad(cast<LoadSDNode>(N), -1);
 167 }]>;
 168
 169 def smrd_load : PatFrag <(ops node:$ptr), (load node:$ptr), [{
 170   return isConstantLoad(cast<LoadSDNode>(N), -1) &&
 171   static_cast<const SITargetLowering *>(getTargetLowering())->isMemOpUniform(N);
 172 }]>;
 173
 174 //===----------------------------------------------------------------------===//
 175 // SDNodes and PatFrag for local loads and stores to enable s_mov_b32 m0, -1
 176 // to be glued to the memory instructions.
 177 //===----------------------------------------------------------------------===//
 178
 179 def SIld_local : SDNode <"ISD::LOAD", SDTLoad,
 180   [SDNPHasChain, SDNPMayLoad, SDNPMemOperand, SDNPInGlue]
 181 >;
 182
 183 def si_ld_local : PatFrag <(ops node:$ptr), (SIld_local node:$ptr), [{
 184   return isLocalLoad(cast<LoadSDNode>(N));
 185 }]>;
 186
 187 def si_load_local : PatFrag <(ops node:$ptr), (si_ld_local node:$ptr), [{
 188   return cast<LoadSDNode>(N)->getAddressingMode() == ISD::UNINDEXED &&
 189          cast<LoadSDNode>(N)->getExtensionType() == ISD::NON_EXTLOAD;
 190 }]>;
 191
 192 def si_load_local_align8 : Aligned8Bytes <
 193   (ops node:$ptr), (si_load_local node:$ptr)
 194 >;
 195
 196 def si_sextload_local : PatFrag <(ops node:$ptr), (si_ld_local node:$ptr), [{
 197   return cast<LoadSDNode>(N)->getExtensionType() == ISD::SEXTLOAD;
 198 }]>;
 199 def si_az_extload_local : AZExtLoadBase <si_ld_local>;
 200
 201 multiclass SIExtLoadLocal <PatFrag ld_node> {
 202
 203   def _i8 : PatFrag <(ops node:$ptr), (ld_node node:$ptr),
 204                      [{return cast<LoadSDNode>(N)->getMemoryVT() == MVT::i8;}]
 205   >;
 206
 207   def _i16 : PatFrag <(ops node:$ptr), (ld_node node:$ptr),
 208                      [{return cast<LoadSDNode>(N)->getMemoryVT() == MVT::i16;}]
 209   >;
 210 }
 211
 212 defm si_sextload_local : SIExtLoadLocal <si_sextload_local>;
 213 defm si_az_extload_local : SIExtLoadLocal <si_az_extload_local>;
 214
 215 def SIst_local : SDNode <"ISD::STORE", SDTStore,
 216   [SDNPHasChain, SDNPMayStore, SDNPMemOperand, SDNPInGlue]
 217 >;
 218
 219 def si_st_local : PatFrag <
 220   (ops node:$val, node:$ptr), (SIst_local node:$val, node:$ptr), [{
 221   return isLocalStore(cast<StoreSDNode>(N));
 222 }]>;
 223
 224 def si_store_local : PatFrag <
 225   (ops node:$val, node:$ptr), (si_st_local node:$val, node:$ptr), [{
 226   return cast<StoreSDNode>(N)->getAddressingMode() == ISD::UNINDEXED &&
 227          !cast<StoreSDNode>(N)->isTruncatingStore();
 228 }]>;
 229
 230 def si_store_local_align8 : Aligned8Bytes <
 231   (ops node:$val, node:$ptr), (si_store_local node:$val, node:$ptr)
 232 >;
 233
 234 def si_truncstore_local : PatFrag <
 235   (ops node:$val, node:$ptr), (si_st_local node:$val, node:$ptr), [{
 236   return cast<StoreSDNode>(N)->isTruncatingStore();
 237 }]>;
 238
 239 def si_truncstore_local_i8 : PatFrag <
 240   (ops node:$val, node:$ptr), (si_truncstore_local node:$val, node:$ptr), [{
 241   return cast<StoreSDNode>(N)->getMemoryVT() == MVT::i8;
 242 }]>;
 243
 244 def si_truncstore_local_i16 : PatFrag <
 245   (ops node:$val, node:$ptr), (si_truncstore_local node:$val, node:$ptr), [{
 246   return cast<StoreSDNode>(N)->getMemoryVT() == MVT::i16;
 247 }]>;
 248
 249 multiclass SIAtomicM0Glue2 <string op_name> {
 250
 251   def _glue : SDNode <"ISD::ATOMIC_"#op_name, SDTAtomic2,
 252     [SDNPHasChain, SDNPMayStore, SDNPMayLoad, SDNPMemOperand, SDNPInGlue]
 253   >;
 254
 255   def _local : local_binary_atomic_op <!cast<SDNode>(NAME#"_glue")>;
 256 }
 257
 258 defm si_atomic_load_add : SIAtomicM0Glue2 <"LOAD_ADD">;
 259 defm si_atomic_load_and : SIAtomicM0Glue2 <"LOAD_AND">;
 260 defm si_atomic_load_min : SIAtomicM0Glue2 <"LOAD_MIN">;
 261 defm si_atomic_load_max : SIAtomicM0Glue2 <"LOAD_MAX">;
 262 defm si_atomic_load_or : SIAtomicM0Glue2 <"LOAD_OR">;
 263 defm si_atomic_load_sub : SIAtomicM0Glue2 <"LOAD_SUB">;
 264 defm si_atomic_load_xor : SIAtomicM0Glue2 <"LOAD_XOR">;
 265 defm si_atomic_load_umin : SIAtomicM0Glue2 <"LOAD_UMIN">;
 266 defm si_atomic_load_umax : SIAtomicM0Glue2 <"LOAD_UMAX">;
 267 defm si_atomic_swap : SIAtomicM0Glue2 <"SWAP">;
 268
 269 def si_atomic_cmp_swap_glue : SDNode <"ISD::ATOMIC_CMP_SWAP", SDTAtomic3,
 270   [SDNPHasChain, SDNPMayStore, SDNPMayLoad, SDNPMemOperand, SDNPInGlue]
 271 >;
 272
 273 defm si_atomic_cmp_swap : AtomicCmpSwapLocal <si_atomic_cmp_swap_glue>;
 274
 275 // Transformation function, extract the lower 32bit of a 64bit immediate
 276 def LO32 : SDNodeXForm<imm, [{
 277   return CurDAG->getTargetConstant(N->getZExtValue() & 0xffffffff, SDLoc(N),
 278                                    MVT::i32);
 279 }]>;
 280
 281 def LO32f : SDNodeXForm<fpimm, [{
 282   APInt V = N->getValueAPF().bitcastToAPInt().trunc(32);
 283   return CurDAG->getTargetConstantFP(APFloat(APFloat::IEEEsingle, V), MVT::f32);
 284 }]>;
 285
 286 // Transformation function, extract the upper 32bit of a 64bit immediate
 287 def HI32 : SDNodeXForm<imm, [{
 288   return CurDAG->getTargetConstant(N->getZExtValue() >> 32, SDLoc(N), MVT::i32);
 289 }]>;
 290
 291 def HI32f : SDNodeXForm<fpimm, [{
 292   APInt V = N->getValueAPF().bitcastToAPInt().lshr(32).trunc(32);
 293   return CurDAG->getTargetConstantFP(APFloat(APFloat::IEEEsingle, V), SDLoc(N),
 294                                      MVT::f32);
 295 }]>;
 296
 297 def IMM8bitDWORD : PatLeaf <(imm),
 298   [{return (N->getZExtValue() & ~0x3FC) == 0;}]
 299 >;
 300
 301 def as_dword_i32imm : SDNodeXForm<imm, [{
 302   return CurDAG->getTargetConstant(N->getZExtValue() >> 2, SDLoc(N), MVT::i32);
 303 }]>;
 304
 305 def as_i1imm : SDNodeXForm<imm, [{
 306   return CurDAG->getTargetConstant(N->getZExtValue(), SDLoc(N), MVT::i1);
 307 }]>;
 308
 309 def as_i8imm : SDNodeXForm<imm, [{
 310   return CurDAG->getTargetConstant(N->getZExtValue(), SDLoc(N), MVT::i8);
 311 }]>;
 312
 313 def as_i16imm : SDNodeXForm<imm, [{
 314   return CurDAG->getTargetConstant(N->getSExtValue(), SDLoc(N), MVT::i16);
 315 }]>;
 316
 317 def as_i32imm: SDNodeXForm<imm, [{
 318   return CurDAG->getTargetConstant(N->getSExtValue(), SDLoc(N), MVT::i32);
 319 }]>;
 320
 321 def as_i64imm: SDNodeXForm<imm, [{
 322   return CurDAG->getTargetConstant(N->getSExtValue(), SDLoc(N), MVT::i64);
 323 }]>;
 324
 325 // Copied from the AArch64 backend:
 326 def bitcast_fpimm_to_i32 : SDNodeXForm<fpimm, [{
 327 return CurDAG->getTargetConstant(
 328   N->getValueAPF().bitcastToAPInt().getZExtValue(), SDLoc(N), MVT::i32);
 329 }]>;
 330
 331 // Copied from the AArch64 backend:
 332 def bitcast_fpimm_to_i64 : SDNodeXForm<fpimm, [{
 333 return CurDAG->getTargetConstant(
 334   N->getValueAPF().bitcastToAPInt().getZExtValue(), SDLoc(N), MVT::i64);
 335 }]>;
 336
 337 def IMM8bit : PatLeaf <(imm),
 338   [{return isUInt<8>(N->getZExtValue());}]
 339 >;
 340
 341 def IMM12bit : PatLeaf <(imm),
 342   [{return isUInt<12>(N->getZExtValue());}]
 343 >;
 344
 345 def IMM16bit : PatLeaf <(imm),
 346   [{return isUInt<16>(N->getZExtValue());}]
 347 >;
 348
 349 def IMM20bit : PatLeaf <(imm),
 350   [{return isUInt<20>(N->getZExtValue());}]
 351 >;
 352
 353 def IMM32bit : PatLeaf <(imm),
 354   [{return isUInt<32>(N->getZExtValue());}]
 355 >;
 356
 357 def mubuf_vaddr_offset : PatFrag<
 358   (ops node:$ptr, node:$offset, node:$imm_offset),
 359   (add (add node:$ptr, node:$offset), node:$imm_offset)
 360 >;
 361
 362 class InlineImm <ValueType vt> : PatLeaf <(vt imm), [{
 363   return isInlineImmediate(N);
 364 }]>;
 365
 366 class InlineFPImm <ValueType vt> : PatLeaf <(vt fpimm), [{
 367   return isInlineImmediate(N);
 368 }]>;
 369
 370 class SGPRImm <dag frag> : PatLeaf<frag, [{
 371   if (Subtarget->getGeneration() < AMDGPUSubtarget::SOUTHERN_ISLANDS) {
 372     return false;
 373   }
 374   const SIRegisterInfo *SIRI =
 375       static_cast<const SIRegisterInfo *>(Subtarget->getRegisterInfo());
 376   for (SDNode::use_iterator U = N->use_begin(), E = SDNode::use_end();
 377                                                 U != E; ++U) {
 378     const TargetRegisterClass *RC = getOperandRegClass(*U, U.getOperandNo());
 379     if (RC && SIRI->isSGPRClass(RC))
 380       return true;
 381   }
 382   return false;
 383 }]>;
 384
 385 //===----------------------------------------------------------------------===//
 386 // Custom Operands
 387 //===----------------------------------------------------------------------===//
 388
 389 def FRAMEri32 : Operand<iPTR> {
 390   let MIOperandInfo = (ops i32:$ptr, i32imm:$index);
 391 }
 392
 393 def SoppBrTarget : AsmOperandClass {
 394   let Name = "SoppBrTarget";
 395   let ParserMethod = "parseSOppBrTarget";
 396 }
 397
 398 def sopp_brtarget : Operand<OtherVT> {
 399   let EncoderMethod = "getSOPPBrEncoding";
 400   let OperandType = "OPERAND_PCREL";
 401   let ParserMatchClass = SoppBrTarget;
 402 }
 403
 404 def const_ga : Operand<iPTR>;
 405
 406 include "SIInstrFormats.td"
 407 include "VIInstrFormats.td"
 408
 409 def MubufOffsetMatchClass : AsmOperandClass {
 410   let Name = "MubufOffset";
 411   let ParserMethod = "parseMubufOptionalOps";
 412   let RenderMethod = "addImmOperands";
 413 }
 414
 415 class DSOffsetBaseMatchClass <string parser> : AsmOperandClass {
 416   let Name = "DSOffset"#parser;
 417   let ParserMethod = parser;
 418   let RenderMethod = "addImmOperands";
 419   let PredicateMethod = "isDSOffset";
 420 }
 421
 422 def DSOffsetMatchClass : DSOffsetBaseMatchClass <"parseDSOptionalOps">;
 423 def DSOffsetGDSMatchClass : DSOffsetBaseMatchClass <"parseDSOffsetOptional">;
 424
 425 def DSOffset01MatchClass : AsmOperandClass {
 426   let Name = "DSOffset1";
 427   let ParserMethod = "parseDSOff01OptionalOps";
 428   let RenderMethod = "addImmOperands";
 429   let PredicateMethod = "isDSOffset01";
 430 }
 431
 432 class GDSBaseMatchClass <string parser> : AsmOperandClass {
 433   let Name = "GDS"#parser;
 434   let PredicateMethod = "isImm";
 435   let ParserMethod = parser;
 436   let RenderMethod = "addImmOperands";
 437 }
 438
 439 def GDSMatchClass : GDSBaseMatchClass <"parseDSOptionalOps">;
 440 def GDS01MatchClass : GDSBaseMatchClass <"parseDSOff01OptionalOps">;
 441
 442 class GLCBaseMatchClass <string parser> : AsmOperandClass {
 443   let Name = "GLC"#parser;
 444   let PredicateMethod = "isImm";
 445   let ParserMethod = parser;
 446   let RenderMethod = "addImmOperands";
 447 }
 448
 449 def GLCMubufMatchClass : GLCBaseMatchClass <"parseMubufOptionalOps">;
 450 def GLCFlatMatchClass : GLCBaseMatchClass <"parseFlatOptionalOps">;
 451
 452 class SLCBaseMatchClass <string parser> : AsmOperandClass {
 453   let Name = "SLC"#parser;
 454   let PredicateMethod = "isImm";
 455   let ParserMethod = parser;
 456   let RenderMethod = "addImmOperands";
 457 }
 458
 459 def SLCMubufMatchClass : SLCBaseMatchClass <"parseMubufOptionalOps">;
 460 def SLCFlatMatchClass : SLCBaseMatchClass <"parseFlatOptionalOps">;
 461 def SLCFlatAtomicMatchClass : SLCBaseMatchClass <"parseFlatAtomicOptionalOps">;
 462
 463 class TFEBaseMatchClass <string parser> : AsmOperandClass {
 464   let Name = "TFE"#parser;
 465   let PredicateMethod = "isImm";
 466   let ParserMethod = parser;
 467   let RenderMethod = "addImmOperands";
 468 }
 469
 470 def TFEMubufMatchClass : TFEBaseMatchClass <"parseMubufOptionalOps">;
 471 def TFEFlatMatchClass : TFEBaseMatchClass <"parseFlatOptionalOps">;
 472 def TFEFlatAtomicMatchClass : TFEBaseMatchClass <"parseFlatAtomicOptionalOps">;
 473
 474 def OModMatchClass : AsmOperandClass {
 475   let Name = "OMod";
 476   let PredicateMethod = "isImm";
 477   let ParserMethod = "parseVOP3OptionalOps";
 478   let RenderMethod = "addImmOperands";
 479 }
 480
 481 def ClampMatchClass : AsmOperandClass {
 482   let Name = "Clamp";
 483   let PredicateMethod = "isImm";
 484   let ParserMethod = "parseVOP3OptionalOps";
 485   let RenderMethod = "addImmOperands";
 486 }
 487
 488 class SMRDOffsetBaseMatchClass <string predicate> : AsmOperandClass {
 489   let Name = "SMRDOffset"#predicate;
 490   let PredicateMethod = predicate;
 491   let RenderMethod = "addImmOperands";
 492 }
 493
 494 def SMRDOffsetMatchClass : SMRDOffsetBaseMatchClass <"isSMRDOffset">;
 495 def SMRDLiteralOffsetMatchClass : SMRDOffsetBaseMatchClass <
 496   "isSMRDLiteralOffset"
 497 >;
 498
 499 let OperandType = "OPERAND_IMMEDIATE" in {
 500
 501 def offen : Operand<i1> {
 502   let PrintMethod = "printOffen";
 503 }
 504 def idxen : Operand<i1> {
 505   let PrintMethod = "printIdxen";
 506 }
 507 def addr64 : Operand<i1> {
 508   let PrintMethod = "printAddr64";
 509 }
 510 def mbuf_offset : Operand<i16> {
 511   let PrintMethod = "printMBUFOffset";
 512   let ParserMatchClass = MubufOffsetMatchClass;
 513 }
 514 class ds_offset_base <AsmOperandClass mc> : Operand<i16> {
 515   let PrintMethod = "printDSOffset";
 516   let ParserMatchClass = mc;
 517 }
 518 def ds_offset : ds_offset_base <DSOffsetMatchClass>;
 519 def ds_offset_gds : ds_offset_base <DSOffsetGDSMatchClass>;
 520
 521 def ds_offset0 : Operand<i8> {
 522   let PrintMethod = "printDSOffset0";
 523   let ParserMatchClass = DSOffset01MatchClass;
 524 }
 525 def ds_offset1 : Operand<i8> {
 526   let PrintMethod = "printDSOffset1";
 527   let ParserMatchClass = DSOffset01MatchClass;
 528 }
 529 class gds_base <AsmOperandClass mc> : Operand <i1> {
 530   let PrintMethod = "printGDS";
 531   let ParserMatchClass = mc;
 532 }
 533 def gds : gds_base <GDSMatchClass>;
 534
 535 def gds01 : gds_base <GDS01MatchClass>;
 536
 537 class glc_base <AsmOperandClass mc> : Operand <i1> {
 538   let PrintMethod = "printGLC";
 539   let ParserMatchClass = mc;
 540 }
 541
 542 def glc : glc_base <GLCMubufMatchClass>;
 543 def glc_flat : glc_base <GLCFlatMatchClass>;
 544
 545 class slc_base <AsmOperandClass mc> : Operand <i1> {
 546   let PrintMethod = "printSLC";
 547   let ParserMatchClass = mc;
 548 }
 549
 550 def slc : slc_base <SLCMubufMatchClass>;
 551 def slc_flat : slc_base <SLCFlatMatchClass>;
 552 def slc_flat_atomic : slc_base <SLCFlatAtomicMatchClass>;
 553
 554 class tfe_base <AsmOperandClass mc> : Operand <i1> {
 555   let PrintMethod = "printTFE";
 556   let ParserMatchClass = mc;
 557 }
 558
 559 def tfe : tfe_base <TFEMubufMatchClass>;
 560 def tfe_flat : tfe_base <TFEFlatMatchClass>;
 561 def tfe_flat_atomic : tfe_base <TFEFlatAtomicMatchClass>;
 562
 563 def omod : Operand <i32> {
 564   let PrintMethod = "printOModSI";
 565   let ParserMatchClass = OModMatchClass;
 566 }
 567
 568 def ClampMod : Operand <i1> {
 569   let PrintMethod = "printClampSI";
 570   let ParserMatchClass = ClampMatchClass;
 571 }
 572
 573 def smrd_offset : Operand <i32> {
 574   let PrintMethod = "printU32ImmOperand";
 575   let ParserMatchClass = SMRDOffsetMatchClass;
 576 }
 577
 578 def smrd_literal_offset : Operand <i32> {
 579   let PrintMethod = "printU32ImmOperand";
 580   let ParserMatchClass = SMRDLiteralOffsetMatchClass;
 581 }
 582
 583 } // End OperandType = "OPERAND_IMMEDIATE"
 584
 585 def VOPDstS64 : VOPDstOperand <SReg_64>;
 586
 587 //===----------------------------------------------------------------------===//
 588 // Complex patterns
 589 //===----------------------------------------------------------------------===//
 590
 591 def DS1Addr1Offset : ComplexPattern<i32, 2, "SelectDS1Addr1Offset">;
 592 def DS64Bit4ByteAligned : ComplexPattern<i32, 3, "SelectDS64Bit4ByteAligned">;
 593
 594 def MUBUFAddr32 : ComplexPattern<i64, 9, "SelectMUBUFAddr32">;
 595 def MUBUFAddr64 : ComplexPattern<i64, 7, "SelectMUBUFAddr64">;
 596 def MUBUFAddr64Atomic : ComplexPattern<i64, 5, "SelectMUBUFAddr64">;
 597 def MUBUFScratch : ComplexPattern<i64, 4, "SelectMUBUFScratch">;
 598 def MUBUFOffset : ComplexPattern<i64, 6, "SelectMUBUFOffset">;
 599 def MUBUFOffsetAtomic : ComplexPattern<i64, 4, "SelectMUBUFOffset">;
 600
 601 def SMRDImm   : ComplexPattern<i64, 2, "SelectSMRDImm">;
 602 def SMRDImm32 : ComplexPattern<i64, 2, "SelectSMRDImm32">;
 603 def SMRDSgpr  : ComplexPattern<i64, 2, "SelectSMRDSgpr">;
 604 def SMRDBufferImm   : ComplexPattern<i32, 1, "SelectSMRDBufferImm">;
 605 def SMRDBufferImm32 : ComplexPattern<i32, 1, "SelectSMRDBufferImm32">;
 606 def SMRDBufferSgpr  : ComplexPattern<i32, 1, "SelectSMRDBufferSgpr">;
 607
 608 def VOP3Mods0 : ComplexPattern<untyped, 4, "SelectVOP3Mods0">;
 609 def VOP3NoMods0 : ComplexPattern<untyped, 4, "SelectVOP3NoMods0">;
 610 def VOP3Mods0Clamp : ComplexPattern<untyped, 3, "SelectVOP3Mods0Clamp">;
 611 def VOP3Mods0Clamp0OMod : ComplexPattern<untyped, 4, "SelectVOP3Mods0Clamp0OMod">;
 612 def VOP3Mods  : ComplexPattern<untyped, 2, "SelectVOP3Mods">;
 613 def VOP3NoMods : ComplexPattern<untyped, 2, "SelectVOP3NoMods">;
 614
 615 //===----------------------------------------------------------------------===//
 616 // SI assembler operands
 617 //===----------------------------------------------------------------------===//
 618
 619 def SIOperand {
 620   int ZERO = 0x80;
 621   int VCC = 0x6A;
 622   int FLAT_SCR = 0x68;
 623 }
 624
 625 def SRCMODS {
 626   int NONE = 0;
 627   int NEG = 1;
 628 }
 629
 630 def DSTCLAMP {
 631   int NONE = 0;
 632 }
 633
 634 def DSTOMOD {
 635   int NONE = 0;
 636 }
 637
 638 //===----------------------------------------------------------------------===//
 639 //
 640 // SI Instruction multiclass helpers.
 641 //
 642 // Instructions with _32 take 32-bit operands.
 643 // Instructions with _64 take 64-bit operands.
 644 //
 645 // VOP_* instructions can use either a 32-bit or 64-bit encoding.  The 32-bit
 646 // encoding is the standard encoding, but instruction that make use of
 647 // any of the instruction modifiers must use the 64-bit encoding.
 648 //
 649 // Instructions with _e32 use the 32-bit encoding.
 650 // Instructions with _e64 use the 64-bit encoding.
 651 //
 652 //===----------------------------------------------------------------------===//
 653
 654 class SIMCInstr <string pseudo, int subtarget> {
 655   string PseudoInstr = pseudo;
 656   int Subtarget = subtarget;
 657 }
 658
 659 //===----------------------------------------------------------------------===//
 660 // EXP classes
 661 //===----------------------------------------------------------------------===//
 662
 663 class EXPCommon : InstSI<
 664   (outs),
 665   (ins i32imm:$en, i32imm:$tgt, i32imm:$compr, i32imm:$done, i32imm:$vm,
 666        VGPR_32:$src0, VGPR_32:$src1, VGPR_32:$src2, VGPR_32:$src3),
 667   "exp $en, $tgt, $compr, $done, $vm, $src0, $src1, $src2, $src3",
 668   [] > {
 669
 670   let EXP_CNT = 1;
 671   let Uses = [EXEC];
 672 }
 673
 674 multiclass EXP_m {
 675
 676   let isPseudo = 1, isCodeGenOnly = 1 in {
 677     def "" : EXPCommon, SIMCInstr <"exp", SISubtarget.NONE> ;
 678   }
 679
 680   def _si : EXPCommon, SIMCInstr <"exp", SISubtarget.SI>, EXPe;
 681
 682   def _vi : EXPCommon, SIMCInstr <"exp", SISubtarget.VI>, EXPe_vi;
 683 }
 684
 685 //===----------------------------------------------------------------------===//
 686 // Scalar classes
 687 //===----------------------------------------------------------------------===//
 688
 689 class SOP1_Pseudo <string opName, dag outs, dag ins, list<dag> pattern> :
 690   SOP1 <outs, ins, "", pattern>,
 691   SIMCInstr<opName, SISubtarget.NONE> {
 692   let isPseudo = 1;
 693   let isCodeGenOnly = 1;
 694 }
 695
 696 class SOP1_Real_si <sop1 op, string opName, dag outs, dag ins, string asm> :
 697   SOP1 <outs, ins, asm, []>,
 698   SOP1e <op.SI>,
 699   SIMCInstr<opName, SISubtarget.SI> {
 700   let isCodeGenOnly = 0;
 701   let AssemblerPredicates = [isSICI];
 702 }
 703
 704 class SOP1_Real_vi <sop1 op, string opName, dag outs, dag ins, string asm> :
 705   SOP1 <outs, ins, asm, []>,
 706   SOP1e <op.VI>,
 707   SIMCInstr<opName, SISubtarget.VI> {
 708   let isCodeGenOnly = 0;
 709   let AssemblerPredicates = [isVI];
 710 }
 711
 712 multiclass SOP1_m <sop1 op, string opName, dag outs, dag ins, string asm,
 713                    list<dag> pattern> {
 714
 715   def "" : SOP1_Pseudo <opName, outs, ins, pattern>;
 716
 717   def _si : SOP1_Real_si <op, opName, outs, ins, asm>;
 718
 719   def _vi : SOP1_Real_vi <op, opName, outs, ins, asm>;
 720
 721 }
 722
 723 multiclass SOP1_32 <sop1 op, string opName, list<dag> pattern> : SOP1_m <
 724     op, opName, (outs SReg_32:$dst), (ins SSrc_32:$src0),
 725     opName#" $dst, $src0", pattern
 726 >;
 727
 728 multiclass SOP1_64 <sop1 op, string opName, list<dag> pattern> : SOP1_m <
 729     op, opName, (outs SReg_64:$dst), (ins SSrc_64:$src0),
 730     opName#" $dst, $src0", pattern
 731 >;
 732
 733 // no input, 64-bit output.
 734 multiclass SOP1_64_0 <sop1 op, string opName, list<dag> pattern> {
 735   def "" : SOP1_Pseudo <opName, (outs SReg_64:$dst), (ins), pattern>;
 736
 737   def _si : SOP1_Real_si <op, opName, (outs SReg_64:$dst), (ins),
 738     opName#" $dst"> {
 739     let ssrc0 = 0;
 740   }
 741
 742   def _vi : SOP1_Real_vi <op, opName, (outs SReg_64:$dst), (ins),
 743     opName#" $dst"> {
 744     let ssrc0 = 0;
 745   }
 746 }
 747
 748 // 64-bit input, no output
 749 multiclass SOP1_1 <sop1 op, string opName, list<dag> pattern> {
 750   def "" : SOP1_Pseudo <opName, (outs), (ins SReg_64:$src0), pattern>;
 751
 752   def _si : SOP1_Real_si <op, opName, (outs), (ins SReg_64:$src0),
 753     opName#" $src0"> {
 754     let sdst = 0;
 755   }
 756
 757   def _vi : SOP1_Real_vi <op, opName, (outs), (ins SReg_64:$src0),
 758     opName#" $src0"> {
 759     let sdst = 0;
 760   }
 761 }
 762
 763 // 64-bit input, 32-bit output.
 764 multiclass SOP1_32_64 <sop1 op, string opName, list<dag> pattern> : SOP1_m <
 765     op, opName, (outs SReg_32:$dst), (ins SSrc_64:$src0),
 766     opName#" $dst, $src0", pattern
 767 >;
 768
 769 class SOP2_Pseudo<string opName, dag outs, dag ins, list<dag> pattern> :
 770   SOP2<outs, ins, "", pattern>,
 771   SIMCInstr<opName, SISubtarget.NONE> {
 772   let isPseudo = 1;
 773   let isCodeGenOnly = 1;
 774   let Size = 4;
 775
 776   // Pseudo instructions have no encodings, but adding this field here allows
 777   // us to do:
 778   // let sdst = xxx in {
 779   // for multiclasses that include both real and pseudo instructions.
 780   field bits<7> sdst = 0;
 781 }
 782
 783 class SOP2_Real_si<sop2 op, string opName, dag outs, dag ins, string asm> :
 784   SOP2<outs, ins, asm, []>,
 785   SOP2e<op.SI>,
 786   SIMCInstr<opName, SISubtarget.SI> {
 787   let AssemblerPredicates = [isSICI];
 788 }
 789
 790 class SOP2_Real_vi<sop2 op, string opName, dag outs, dag ins, string asm> :
 791   SOP2<outs, ins, asm, []>,
 792   SOP2e<op.VI>,
 793   SIMCInstr<opName, SISubtarget.VI> {
 794   let AssemblerPredicates = [isVI];
 795 }
 796
 797 multiclass SOP2_m <sop2 op, string opName, dag outs, dag ins, string asm,
 798                    list<dag> pattern> {
 799
 800   def "" : SOP2_Pseudo <opName, outs, ins, pattern>;
 801
 802   def _si : SOP2_Real_si <op, opName, outs, ins, asm>;
 803
 804   def _vi : SOP2_Real_vi <op, opName, outs, ins, asm>;
 805
 806 }
 807
 808 multiclass SOP2_32 <sop2 op, string opName, list<dag> pattern> : SOP2_m <
 809     op, opName, (outs SReg_32:$dst), (ins SSrc_32:$src0, SSrc_32:$src1),
 810     opName#" $dst, $src0, $src1", pattern
 811 >;
 812
 813 multiclass SOP2_64 <sop2 op, string opName, list<dag> pattern> : SOP2_m <
 814     op, opName, (outs SReg_64:$dst), (ins SSrc_64:$src0, SSrc_64:$src1),
 815     opName#" $dst, $src0, $src1", pattern
 816 >;
 817
 818 multiclass SOP2_64_32 <sop2 op, string opName, list<dag> pattern> : SOP2_m <
 819     op, opName, (outs SReg_64:$dst), (ins SSrc_64:$src0, SSrc_32:$src1),
 820     opName#" $dst, $src0, $src1", pattern
 821 >;
 822
 823 class SOPC_Helper <bits<7> op, RegisterOperand rc, ValueType vt,
 824                     string opName, PatLeaf cond> : SOPC <
 825   op, (outs), (ins rc:$src0, rc:$src1),
 826   opName#" $src0, $src1", []> {
 827   let Defs = [SCC];
 828 }
 829
 830 class SOPC_32<bits<7> op, string opName, PatLeaf cond = COND_NULL>
 831   : SOPC_Helper<op, SSrc_32, i32, opName, cond>;
 832
 833 class SOPC_64<bits<7> op, string opName, PatLeaf cond = COND_NULL>
 834   : SOPC_Helper<op, SSrc_64, i64, opName, cond>;
 835
 836 class SOPK_Pseudo <string opName, dag outs, dag ins, list<dag> pattern> :
 837   SOPK <outs, ins, "", pattern>,
 838   SIMCInstr<opName, SISubtarget.NONE> {
 839   let isPseudo = 1;
 840   let isCodeGenOnly = 1;
 841 }
 842
 843 class SOPK_Real_si <sopk op, string opName, dag outs, dag ins, string asm> :
 844   SOPK <outs, ins, asm, []>,
 845   SOPKe <op.SI>,
 846   SIMCInstr<opName, SISubtarget.SI> {
 847   let AssemblerPredicates = [isSICI];
 848   let isCodeGenOnly = 0;
 849 }
 850
 851 class SOPK_Real_vi <sopk op, string opName, dag outs, dag ins, string asm> :
 852   SOPK <outs, ins, asm, []>,
 853   SOPKe <op.VI>,
 854   SIMCInstr<opName, SISubtarget.VI> {
 855   let AssemblerPredicates = [isVI];
 856   let isCodeGenOnly = 0;
 857 }
 858
 859 multiclass SOPK_m <sopk op, string opName, dag outs, dag ins, string opAsm,
 860                    string asm = opName#opAsm> {
 861   def "" : SOPK_Pseudo <opName, outs, ins, []>;
 862
 863   def _si : SOPK_Real_si <op, opName, outs, ins, asm>;
 864
 865   def _vi : SOPK_Real_vi <op, opName, outs, ins, asm>;
 866
 867 }
 868
 869 multiclass SOPK_32 <sopk op, string opName, list<dag> pattern> {
 870   def "" : SOPK_Pseudo <opName, (outs SReg_32:$dst), (ins u16imm:$src0),
 871     pattern>;
 872
 873   def _si : SOPK_Real_si <op, opName, (outs SReg_32:$dst), (ins u16imm:$src0),
 874     opName#" $dst, $src0">;
 875
 876   def _vi : SOPK_Real_vi <op, opName, (outs SReg_32:$dst), (ins u16imm:$src0),
 877     opName#" $dst, $src0">;
 878 }
 879
 880 multiclass SOPK_SCC <sopk op, string opName, list<dag> pattern> {
 881   def "" : SOPK_Pseudo <opName, (outs),
 882     (ins SReg_32:$src0, u16imm:$src1), pattern> {
 883     let Defs = [SCC];
 884   }
 885
 886
 887   def _si : SOPK_Real_si <op, opName, (outs),
 888     (ins SReg_32:$sdst, u16imm:$simm16), opName#" $sdst, $simm16"> {
 889     let Defs = [SCC];
 890   }
 891
 892   def _vi : SOPK_Real_vi <op, opName, (outs),
 893     (ins SReg_32:$sdst, u16imm:$simm16), opName#" $sdst, $simm16"> {
 894     let Defs = [SCC];
 895   }
 896 }
 897
 898 multiclass SOPK_32TIE <sopk op, string opName, list<dag> pattern> : SOPK_m <
 899   op, opName, (outs SReg_32:$sdst), (ins SReg_32:$src0, u16imm:$simm16),
 900   " $sdst, $simm16"
 901 >;
 902
 903 multiclass SOPK_IMM32 <sopk op, string opName, dag outs, dag ins,
 904                        string argAsm, string asm = opName#argAsm> {
 905
 906   def "" : SOPK_Pseudo <opName, outs, ins, []>;
 907
 908   def _si : SOPK <outs, ins, asm, []>,
 909             SOPK64e <op.SI>,
 910             SIMCInstr<opName, SISubtarget.SI> {
 911               let AssemblerPredicates = [isSICI];
 912               let isCodeGenOnly = 0;
 913             }
 914
 915   def _vi : SOPK <outs, ins, asm, []>,
 916             SOPK64e <op.VI>,
 917             SIMCInstr<opName, SISubtarget.VI> {
 918               let AssemblerPredicates = [isVI];
 919               let isCodeGenOnly = 0;
 920             }
 921 }
 922 //===----------------------------------------------------------------------===//
 923 // SMRD classes
 924 //===----------------------------------------------------------------------===//
 925
 926 class SMRD_Pseudo <string opName, dag outs, dag ins, list<dag> pattern> :
 927   SMRD <outs, ins, "", pattern>,
 928   SIMCInstr<opName, SISubtarget.NONE> {
 929   let isPseudo = 1;
 930   let isCodeGenOnly = 1;
 931 }
 932
 933 class SMRD_Real_si <bits<5> op, string opName, bit imm, dag outs, dag ins,
 934                     string asm> :
 935   SMRD <outs, ins, asm, []>,
 936   SMRDe <op, imm>,
 937   SIMCInstr<opName, SISubtarget.SI> {
 938   let AssemblerPredicates = [isSICI];
 939 }
 940
 941 class SMRD_Real_vi <bits<8> op, string opName, bit imm, dag outs, dag ins,
 942                     string asm, list<dag> pattern = []> :
 943   SMRD <outs, ins, asm, pattern>,
 944   SMEMe_vi <op, imm>,
 945   SIMCInstr<opName, SISubtarget.VI> {
 946   let AssemblerPredicates = [isVI];
 947 }
 948
 949 multiclass SMRD_m <smrd op, string opName, bit imm, dag outs, dag ins,
 950                    string asm, list<dag> pattern> {
 951
 952   def "" : SMRD_Pseudo <opName, outs, ins, pattern>;
 953
 954   def _si : SMRD_Real_si <op.SI, opName, imm, outs, ins, asm>;
 955
 956   // glc is only applicable to scalar stores, which are not yet
 957   // implemented.
 958   let glc = 0 in {
 959     def _vi : SMRD_Real_vi <op.VI, opName, imm, outs, ins, asm>;
 960   }
 961 }
 962
 963 multiclass SMRD_Inval <smrd op, string opName,
 964                        SDPatternOperator node> {
 965   let hasSideEffects = 1, mayStore = 1 in {
 966     def "" : SMRD_Pseudo <opName, (outs), (ins), [(node)]>;
 967
 968     let sbase = 0, offset = 0 in {
 969       let sdst = 0 in {
 970         def _si : SMRD_Real_si <op.SI, opName, 0, (outs), (ins), opName>;
 971       }
 972
 973       let glc = 0, sdata = 0 in {
 974         def _vi : SMRD_Real_vi <op.VI, opName, 0, (outs), (ins), opName>;
 975       }
 976     }
 977   }
 978 }
 979
 980 class SMEM_Inval <bits<8> op, string opName, SDPatternOperator node> :
 981   SMRD_Real_vi<op, opName, 0, (outs), (ins), opName, [(node)]> {
 982   let hasSideEffects = 1;
 983   let mayStore = 1;
 984   let sbase = 0;
 985   let sdata = 0;
 986   let glc = 0;
 987   let offset = 0;
 988 }
 989
 990 multiclass SMRD_Helper <smrd op, string opName, RegisterClass baseClass,
 991                         RegisterClass dstClass> {
 992   defm _IMM : SMRD_m <
 993     op, opName#"_IMM", 1, (outs dstClass:$dst),
 994     (ins baseClass:$sbase, smrd_offset:$offset),
 995     opName#" $dst, $sbase, $offset", []
 996   >;
 997
 998   def _IMM_ci : SMRD <
 999     (outs dstClass:$dst), (ins baseClass:$sbase, smrd_literal_offset:$offset),
1000     opName#" $dst, $sbase, $offset", []>, SMRD_IMMe_ci <op.SI> {
1001     let AssemblerPredicates = [isCIOnly];
1002   }
1003
1004   defm _SGPR : SMRD_m <
1005     op, opName#"_SGPR", 0, (outs dstClass:$dst),
1006     (ins baseClass:$sbase, SReg_32:$soff),
1007     opName#" $dst, $sbase, $soff", []
1008   >;
1009 }
1010
1011 //===----------------------------------------------------------------------===//
1012 // Vector ALU classes
1013 //===----------------------------------------------------------------------===//
1014
1015 // This must always be right before the operand being input modified.
1016 def InputMods : OperandWithDefaultOps <i32, (ops (i32 0))> {
1017   let PrintMethod = "printOperandAndMods";
1018 }
1019
1020 def InputModsMatchClass : AsmOperandClass {
1021   let Name = "RegWithInputMods";
1022 }
1023
1024 def InputModsNoDefault : Operand <i32> {
1025   let PrintMethod = "printOperandAndMods";
1026   let ParserMatchClass = InputModsMatchClass;
1027 }
1028
1029 class getNumSrcArgs<ValueType Src0, ValueType Src1, ValueType Src2> {
1030   int ret =
1031     !if (!eq(Src0.Value, untyped.Value),      0,
1032       !if (!eq(Src1.Value, untyped.Value),    1,   // VOP1
1033          !if (!eq(Src2.Value, untyped.Value), 2,   // VOP2
1034                                               3))); // VOP3
1035 }
1036
1037 // Returns the register class to use for the destination of VOP[123C]
1038 // instructions for the given VT.
1039 class getVALUDstForVT<ValueType VT> {
1040   RegisterOperand ret = !if(!eq(VT.Size, 32), VOPDstOperand<VGPR_32>,
1041                           !if(!eq(VT.Size, 64), VOPDstOperand<VReg_64>,
1042                             !if(!eq(VT.Size, 16), VOPDstOperand<VGPR_32>,
1043                             VOPDstOperand<SReg_64>))); // else VT == i1
1044 }
1045
1046 // Returns the register class to use for source 0 of VOP[12C]
1047 // instructions for the given VT.
1048 class getVOPSrc0ForVT<ValueType VT> {
1049   RegisterOperand ret = !if(!eq(VT.Size, 64), VSrc_64, VSrc_32);
1050 }
1051
1052 // Returns the register class to use for source 1 of VOP[12C] for the
1053 // given VT.
1054 class getVOPSrc1ForVT<ValueType VT> {
1055   RegisterClass ret = !if(!eq(VT.Size, 64), VReg_64, VGPR_32);
1056 }
1057
1058 // Returns the register class to use for sources of VOP3 instructions for the
1059 // given VT.
1060 class getVOP3SrcForVT<ValueType VT> {
1061   RegisterOperand ret =
1062   !if(!eq(VT.Size, 64),
1063       VCSrc_64,
1064       !if(!eq(VT.Value, i1.Value),
1065           SCSrc_64,
1066           VCSrc_32
1067        )
1068     );
1069 }
1070
1071 // Returns 1 if the source arguments have modifiers, 0 if they do not.
1072 // XXX - do f16 instructions?
1073 class hasModifiers<ValueType SrcVT> {
1074   bit ret = !if(!eq(SrcVT.Value, f32.Value), 1,
1075             !if(!eq(SrcVT.Value, f64.Value), 1, 0));
1076 }
1077
1078 // Returns the input arguments for VOP[12C] instructions for the given SrcVT.
1079 class getIns32 <RegisterOperand Src0RC, RegisterClass Src1RC, int NumSrcArgs> {
1080   dag ret = !if(!eq(NumSrcArgs, 1), (ins Src0RC:$src0),               // VOP1
1081             !if(!eq(NumSrcArgs, 2), (ins Src0RC:$src0, Src1RC:$src1), // VOP2
1082                                     (ins)));
1083 }
1084
1085 // Returns the input arguments for VOP3 instructions for the given SrcVT.
1086 class getIns64 <RegisterOperand Src0RC, RegisterOperand Src1RC,
1087                 RegisterOperand Src2RC, int NumSrcArgs,
1088                 bit HasModifiers> {
1089
1090   dag ret =
1091     !if (!eq(NumSrcArgs, 1),
1092       !if (!eq(HasModifiers, 1),
1093         // VOP1 with modifiers
1094         (ins InputModsNoDefault:$src0_modifiers, Src0RC:$src0,
1095              ClampMod:$clamp, omod:$omod)
1096       /* else */,
1097         // VOP1 without modifiers
1098         (ins Src0RC:$src0)
1099       /* endif */ ),
1100     !if (!eq(NumSrcArgs, 2),
1101       !if (!eq(HasModifiers, 1),
1102         // VOP 2 with modifiers
1103         (ins InputModsNoDefault:$src0_modifiers, Src0RC:$src0,
1104              InputModsNoDefault:$src1_modifiers, Src1RC:$src1,
1105              ClampMod:$clamp, omod:$omod)
1106       /* else */,
1107         // VOP2 without modifiers
1108         (ins Src0RC:$src0, Src1RC:$src1)
1109       /* endif */ )
1110     /* NumSrcArgs == 3 */,
1111       !if (!eq(HasModifiers, 1),
1112         // VOP3 with modifiers
1113         (ins InputModsNoDefault:$src0_modifiers, Src0RC:$src0,
1114              InputModsNoDefault:$src1_modifiers, Src1RC:$src1,
1115              InputModsNoDefault:$src2_modifiers, Src2RC:$src2,
1116              ClampMod:$clamp, omod:$omod)
1117       /* else */,
1118         // VOP3 without modifiers
1119         (ins Src0RC:$src0, Src1RC:$src1, Src2RC:$src2)
1120       /* endif */ )));
1121 }
1122
1123 // Returns the assembly string for the inputs and outputs of a VOP[12C]
1124 // instruction.  This does not add the _e32 suffix, so it can be reused
1125 // by getAsm64.
1126 class getAsm32 <bit HasDst, int NumSrcArgs> {
1127   string dst = "$dst";
1128   string src0 = ", $src0";
1129   string src1 = ", $src1";
1130   string src2 = ", $src2";
1131   string ret = !if(HasDst, dst, "") #
1132                !if(!eq(NumSrcArgs, 1), src0, "") #
1133                !if(!eq(NumSrcArgs, 2), src0#src1, "") #
1134                !if(!eq(NumSrcArgs, 3), src0#src1#src2, "");
1135 }
1136
1137 // Returns the assembly string for the inputs and outputs of a VOP3
1138 // instruction.
1139 class getAsm64 <bit HasDst, int NumSrcArgs, bit HasModifiers> {
1140   string src0 = !if(!eq(NumSrcArgs, 1), "$src0_modifiers", "$src0_modifiers,");
1141   string src1 = !if(!eq(NumSrcArgs, 1), "",
1142                    !if(!eq(NumSrcArgs, 2), " $src1_modifiers",
1143                                            " $src1_modifiers,"));
1144   string src2 = !if(!eq(NumSrcArgs, 3), " $src2_modifiers", "");
1145   string ret =
1146   !if(!eq(HasModifiers, 0),
1147       getAsm32<HasDst, NumSrcArgs>.ret,
1148       "$dst, "#src0#src1#src2#"$clamp"#"$omod");
1149 }
1150
1151 class VOPProfile <list<ValueType> _ArgVT> {
1152
1153   field list<ValueType> ArgVT = _ArgVT;
1154
1155   field ValueType DstVT = ArgVT[0];
1156   field ValueType Src0VT = ArgVT[1];
1157   field ValueType Src1VT = ArgVT[2];
1158   field ValueType Src2VT = ArgVT[3];
1159   field RegisterOperand DstRC = getVALUDstForVT<DstVT>.ret;
1160   field RegisterOperand Src0RC32 = getVOPSrc0ForVT<Src0VT>.ret;
1161   field RegisterClass Src1RC32 = getVOPSrc1ForVT<Src1VT>.ret;
1162   field RegisterOperand Src0RC64 = getVOP3SrcForVT<Src0VT>.ret;
1163   field RegisterOperand Src1RC64 = getVOP3SrcForVT<Src1VT>.ret;
1164   field RegisterOperand Src2RC64 = getVOP3SrcForVT<Src2VT>.ret;
1165
1166   field bit HasDst = !if(!eq(DstVT.Value, untyped.Value), 0, 1);
1167   field bit HasDst32 = HasDst;
1168   field int NumSrcArgs = getNumSrcArgs<Src0VT, Src1VT, Src2VT>.ret;
1169   field bit HasModifiers = hasModifiers<Src0VT>.ret;
1170
1171   field dag Outs = !if(HasDst,(outs DstRC:$dst),(outs));
1172
1173   // VOP3b instructions are a special case with a second explicit
1174   // output. This is manually overridden for them.
1175   field dag Outs32 = Outs;
1176   field dag Outs64 = Outs;
1177
1178   field dag Ins32 = getIns32<Src0RC32, Src1RC32, NumSrcArgs>.ret;
1179   field dag Ins64 = getIns64<Src0RC64, Src1RC64, Src2RC64, NumSrcArgs,
1180                              HasModifiers>.ret;
1181
1182   field string Asm32 = getAsm32<HasDst, NumSrcArgs>.ret;
1183   field string Asm64 = getAsm64<HasDst, NumSrcArgs, HasModifiers>.ret;
1184 }
1185
1186 // FIXME: I think these F16/I16 profiles will need to use f16/i16 types in order
1187 //        for the instruction patterns to work.
1188 def VOP_F16_F16 : VOPProfile <[f16, f16, untyped, untyped]>;
1189 def VOP_F16_I16 : VOPProfile <[f16, i32, untyped, untyped]>;
1190 def VOP_I16_F16 : VOPProfile <[i32, f16, untyped, untyped]>;
1191
1192 def VOP_F16_F16_F16 : VOPProfile <[f16, f16, f16, untyped]>;
1193 def VOP_F16_F16_I16 : VOPProfile <[f16, f16, i32, untyped]>;
1194 def VOP_I16_I16_I16 : VOPProfile <[i32, i32, i32, untyped]>;
1195
1196 def VOP_NONE : VOPProfile <[untyped, untyped, untyped, untyped]>;
1197
1198 def VOP_F32_F32 : VOPProfile <[f32, f32, untyped, untyped]>;
1199 def VOP_F32_F64 : VOPProfile <[f32, f64, untyped, untyped]>;
1200 def VOP_F32_I32 : VOPProfile <[f32, i32, untyped, untyped]>;
1201 def VOP_F64_F32 : VOPProfile <[f64, f32, untyped, untyped]>;
1202 def VOP_F64_F64 : VOPProfile <[f64, f64, untyped, untyped]>;
1203 def VOP_F64_I32 : VOPProfile <[f64, i32, untyped, untyped]>;
1204 def VOP_I32_F32 : VOPProfile <[i32, f32, untyped, untyped]>;
1205 def VOP_I32_F64 : VOPProfile <[i32, f64, untyped, untyped]>;
1206 def VOP_I32_I32 : VOPProfile <[i32, i32, untyped, untyped]>;
1207
1208 def VOP_F32_F32_F32 : VOPProfile <[f32, f32, f32, untyped]>;
1209 def VOP_F32_F32_I32 : VOPProfile <[f32, f32, i32, untyped]>;
1210 def VOP_F64_F64_F64 : VOPProfile <[f64, f64, f64, untyped]>;
1211 def VOP_F64_F64_I32 : VOPProfile <[f64, f64, i32, untyped]>;
1212 def VOP_I32_F32_F32 : VOPProfile <[i32, f32, f32, untyped]>;
1213 def VOP_I32_F32_I32 : VOPProfile <[i32, f32, i32, untyped]>;
1214 def VOP_I32_I32_I32 : VOPProfile <[i32, i32, i32, untyped]>;
1215
1216 // Write out to vcc or arbitrary SGPR.
1217 def VOP2b_I32_I1_I32_I32 : VOPProfile<[i32, i32, i32, untyped]> {
1218   let Asm32 = "$dst, vcc, $src0, $src1";
1219   let Asm64 = "$dst, $sdst, $src0, $src1";
1220   let Outs32 = (outs DstRC:$dst);
1221   let Outs64 = (outs DstRC:$dst, SReg_64:$sdst);
1222 }
1223
1224 // Write out to vcc or arbitrary SGPR and read in from vcc or
1225 // arbitrary SGPR.
1226 def VOP2b_I32_I1_I32_I32_I1 : VOPProfile<[i32, i32, i32, i1]> {
1227   // We use VCSrc_32 to exclude literal constants, even though the
1228   // encoding normally allows them since the implicit VCC use means
1229   // using one would always violate the constant bus
1230   // restriction. SGPRs are still allowed because it should
1231   // technically be possible to use VCC again as src0.
1232   let Src0RC32 = VCSrc_32;
1233   let Asm32 = "$dst, vcc, $src0, $src1, vcc";
1234   let Asm64 = "$dst, $sdst, $src0, $src1, $src2";
1235   let Outs32 = (outs DstRC:$dst);
1236   let Outs64 = (outs DstRC:$dst, SReg_64:$sdst);
1237
1238   // Suppress src2 implied by type since the 32-bit encoding uses an
1239   // implicit VCC use.
1240   let Ins32 = (ins Src0RC32:$src0, Src1RC32:$src1);
1241 }
1242
1243 class VOP3b_Profile<ValueType vt> : VOPProfile<[vt, vt, vt, vt]> {
1244   let Outs64 = (outs DstRC:$vdst, SReg_64:$sdst);
1245   let Asm64 = "$vdst, $sdst, $src0_modifiers, $src1_modifiers, $src2_modifiers"#"$clamp"#"$omod";
1246 }
1247
1248 def VOP3b_F32_I1_F32_F32_F32 : VOP3b_Profile<f32> {
1249   // FIXME: Hack to stop printing _e64
1250   let DstRC = RegisterOperand<VGPR_32>;
1251 }
1252
1253 def VOP3b_F64_I1_F64_F64_F64 : VOP3b_Profile<f64> {
1254   // FIXME: Hack to stop printing _e64
1255   let DstRC = RegisterOperand<VReg_64>;
1256 }
1257
1258 // VOPC instructions are a special case because for the 32-bit
1259 // encoding, we want to display the implicit vcc write as if it were
1260 // an explicit $dst.
1261 class VOPC_Profile<ValueType vt0, ValueType vt1 = vt0> : VOPProfile <[i1, vt0, vt1, untyped]> {
1262   let Asm32 = "vcc, $src0, $src1";
1263   // The destination for 32-bit encoding is implicit.
1264   let HasDst32 = 0;
1265 }
1266
1267 class VOPC_Class_Profile<ValueType vt> : VOPC_Profile<vt, i32> {
1268   let Ins64 = (ins InputModsNoDefault:$src0_modifiers, Src0RC64:$src0, Src1RC64:$src1);
1269   let Asm64 = "$dst, $src0_modifiers, $src1";
1270 }
1271
1272 def VOPC_I1_F32_F32 : VOPC_Profile<f32>;
1273 def VOPC_I1_F64_F64 : VOPC_Profile<f64>;
1274 def VOPC_I1_I32_I32 : VOPC_Profile<i32>;
1275 def VOPC_I1_I64_I64 : VOPC_Profile<i64>;
1276
1277 def VOPC_I1_F32_I32 : VOPC_Class_Profile<f32>;
1278 def VOPC_I1_F64_I32 : VOPC_Class_Profile<f64>;
1279
1280 def VOP_I64_I64_I32 : VOPProfile <[i64, i64, i32, untyped]>;
1281 def VOP_I64_I32_I64 : VOPProfile <[i64, i32, i64, untyped]>;
1282 def VOP_I64_I64_I64 : VOPProfile <[i64, i64, i64, untyped]>;
1283 def VOP_CNDMASK : VOPProfile <[i32, i32, i32, untyped]> {
1284   let Ins32 = (ins Src0RC32:$src0, Src1RC32:$src1);
1285   let Ins64 = (ins Src0RC64:$src0, Src1RC64:$src1, SSrc_64:$src2);
1286   let Asm64 = "$dst, $src0, $src1, $src2";
1287 }
1288
1289 def VOP_F32_F32_F32_F32 : VOPProfile <[f32, f32, f32, f32]>;
1290 def VOP_MADK : VOPProfile <[f32, f32, f32, f32]> {
1291   field dag Ins = (ins VCSrc_32:$src0, VGPR_32:$vsrc1, u32imm:$src2);
1292   field string Asm = "$dst, $src0, $vsrc1, $src2";
1293 }
1294 def VOP_MAC : VOPProfile <[f32, f32, f32, f32]> {
1295   let Ins32 = (ins Src0RC32:$src0, Src1RC32:$src1, VGPR_32:$src2);
1296   let Ins64 = getIns64<Src0RC64, Src1RC64, RegisterOperand<VGPR_32>, 3,
1297                              HasModifiers>.ret;
1298   let Asm32 = getAsm32<1, 2>.ret;
1299   let Asm64 = getAsm64<1, 2, HasModifiers>.ret;
1300 }
1301 def VOP_F64_F64_F64_F64 : VOPProfile <[f64, f64, f64, f64]>;
1302 def VOP_I32_I32_I32_I32 : VOPProfile <[i32, i32, i32, i32]>;
1303 def VOP_I64_I32_I32_I64 : VOPProfile <[i64, i32, i32, i64]>;
1304
1305 class SIInstAlias <string asm, Instruction inst, VOPProfile p> :
1306     InstAlias <asm, (inst)>, PredicateControl {
1307
1308   field bit isCompare;
1309   field bit isCommutable;
1310
1311   let ResultInst =
1312     !if (p.HasDst32,
1313       !if (!eq(p.NumSrcArgs, 0),
1314         // 1 dst, 0 src
1315         (inst p.DstRC:$dst),
1316       !if (!eq(p.NumSrcArgs, 1),
1317         // 1 dst, 1 src
1318         (inst p.DstRC:$dst, p.Src0RC32:$src0),
1319       !if (!eq(p.NumSrcArgs, 2),
1320         // 1 dst, 2 src
1321         (inst p.DstRC:$dst, p.Src0RC32:$src0, p.Src1RC32:$src1),
1322       // else - unreachable
1323         (inst)))),
1324     // else
1325       !if (!eq(p.NumSrcArgs, 2),
1326         // 0 dst, 2 src
1327         (inst p.Src0RC32:$src0, p.Src1RC32:$src1),
1328       !if (!eq(p.NumSrcArgs, 1),
1329         // 0 dst, 1 src
1330         (inst p.Src0RC32:$src1),
1331       // else
1332         // 0 dst, 0 src
1333         (inst))));
1334 }
1335
1336 class SIInstAliasSI <string asm, string op_name, VOPProfile p> :
1337   SIInstAlias <asm, !cast<Instruction>(op_name#"_e32_si"), p> {
1338   let AssemblerPredicate = SIAssemblerPredicate;
1339 }
1340
1341 class SIInstAliasVI <string asm, string op_name, VOPProfile p> :
1342   SIInstAlias <asm, !cast<Instruction>(op_name#"_e32_vi"), p> {
1343   let AssemblerPredicates = [isVI];
1344 }
1345
1346 multiclass SIInstAliasBuilder <string asm, VOPProfile p> {
1347
1348   def : SIInstAliasSI <asm, NAME, p>;
1349
1350   def : SIInstAliasVI <asm, NAME, p>;
1351 }
1352
1353 class VOP <string opName> {
1354   string OpName = opName;
1355 }
1356
1357 class VOP2_REV <string revOp, bit isOrig> {
1358   string RevOp = revOp;
1359   bit IsOrig = isOrig;
1360 }
1361
1362 class AtomicNoRet <string noRetOp, bit isRet> {
1363   string NoRetOp = noRetOp;
1364   bit IsRet = isRet;
1365 }
1366
1367 class VOP1_Pseudo <dag outs, dag ins, list<dag> pattern, string opName> :
1368   VOP1Common <outs, ins, "", pattern>,
1369   VOP <opName>,
1370   SIMCInstr <opName#"_e32", SISubtarget.NONE>,
1371   MnemonicAlias<opName#"_e32", opName> {
1372   let isPseudo = 1;
1373   let isCodeGenOnly = 1;
1374
1375   field bits<8> vdst;
1376   field bits<9> src0;
1377 }
1378
1379 class VOP1_Real_si <string opName, vop1 op, dag outs, dag ins, string asm> :
1380   VOP1<op.SI, outs, ins, asm, []>,
1381   SIMCInstr <opName#"_e32", SISubtarget.SI> {
1382   let AssemblerPredicate = SIAssemblerPredicate;
1383 }
1384
1385 class VOP1_Real_vi <string opName, vop1 op, dag outs, dag ins, string asm> :
1386   VOP1<op.VI, outs, ins, asm, []>,
1387   SIMCInstr <opName#"_e32", SISubtarget.VI> {
1388   let AssemblerPredicates = [isVI];
1389 }
1390
1391 multiclass VOP1_m <vop1 op, string opName, VOPProfile p, list<dag> pattern,
1392                    string asm = opName#p.Asm32> {
1393   def "" : VOP1_Pseudo <p.Outs, p.Ins32, pattern, opName>;
1394
1395   def _si : VOP1_Real_si <opName, op, p.Outs, p.Ins32, asm>;
1396
1397   def _vi : VOP1_Real_vi <opName, op, p.Outs, p.Ins32, asm>;
1398
1399 }
1400
1401 multiclass VOP1SI_m <vop1 op, string opName, VOPProfile p, list<dag> pattern,
1402                      string asm = opName#p.Asm32> {
1403
1404   def "" : VOP1_Pseudo <p.Outs, p.Ins32, pattern, opName>;
1405
1406   def _si : VOP1_Real_si <opName, op, p.Outs, p.Ins32, asm>;
1407 }
1408
1409 class VOP2_Pseudo <dag outs, dag ins, list<dag> pattern, string opName> :
1410   VOP2Common <outs, ins, "", pattern>,
1411   VOP <opName>,
1412   SIMCInstr<opName#"_e32", SISubtarget.NONE>,
1413   MnemonicAlias<opName#"_e32", opName> {
1414   let isPseudo = 1;
1415   let isCodeGenOnly = 1;
1416 }
1417
1418 class VOP2_Real_si <string opName, vop2 op, dag outs, dag ins, string asm> :
1419   VOP2 <op.SI, outs, ins, opName#asm, []>,
1420   SIMCInstr <opName#"_e32", SISubtarget.SI> {
1421   let AssemblerPredicates = [isSICI];
1422 }
1423
1424 class VOP2_Real_vi <string opName, vop2 op, dag outs, dag ins, string asm> :
1425   VOP2 <op.VI, outs, ins, opName#asm, []>,
1426   SIMCInstr <opName#"_e32", SISubtarget.VI> {
1427   let AssemblerPredicates = [isVI];
1428 }
1429
1430 multiclass VOP2SI_m <vop2 op, string opName, VOPProfile p, list<dag> pattern,
1431                      string revOp> {
1432
1433   def "" : VOP2_Pseudo <p.Outs32, p.Ins32, pattern, opName>,
1434            VOP2_REV<revOp#"_e32", !eq(revOp, opName)>;
1435
1436   def _si : VOP2_Real_si <opName, op, p.Outs32, p.Ins32, p.Asm32>;
1437 }
1438
1439 multiclass VOP2_m <vop2 op, string opName, VOPProfile p, list <dag> pattern,
1440                    string revOp> {
1441
1442   def "" : VOP2_Pseudo <p.Outs32, p.Ins32, pattern, opName>,
1443            VOP2_REV<revOp#"_e32", !eq(revOp, opName)>;
1444
1445   def _si : VOP2_Real_si <opName, op, p.Outs32, p.Ins32, p.Asm32>;
1446
1447   def _vi : VOP2_Real_vi <opName, op, p.Outs32, p.Ins32, p.Asm32>;
1448
1449 }
1450
1451 class VOP3DisableFields <bit HasSrc1, bit HasSrc2, bit HasModifiers> {
1452
1453   bits<2> src0_modifiers = !if(HasModifiers, ?, 0);
1454   bits<2> src1_modifiers = !if(HasModifiers, !if(HasSrc1, ?, 0), 0);
1455   bits<2> src2_modifiers = !if(HasModifiers, !if(HasSrc2, ?, 0), 0);
1456   bits<2> omod = !if(HasModifiers, ?, 0);
1457   bits<1> clamp = !if(HasModifiers, ?, 0);
1458   bits<9> src1 = !if(HasSrc1, ?, 0);
1459   bits<9> src2 = !if(HasSrc2, ?, 0);
1460 }
1461
1462 class VOP3DisableModFields <bit HasSrc0Mods,
1463                             bit HasSrc1Mods = 0,
1464                             bit HasSrc2Mods = 0,
1465                             bit HasOutputMods = 0> {
1466   bits<2> src0_modifiers = !if(HasSrc0Mods, ?, 0);
1467   bits<2> src1_modifiers = !if(HasSrc1Mods, ?, 0);
1468   bits<2> src2_modifiers = !if(HasSrc2Mods, ?, 0);
1469   bits<2> omod = !if(HasOutputMods, ?, 0);
1470   bits<1> clamp = !if(HasOutputMods, ?, 0);
1471 }
1472
1473 class VOP3_Pseudo <dag outs, dag ins, list<dag> pattern, string opName> :
1474   VOP3Common <outs, ins, "", pattern>,
1475   VOP <opName>,
1476   SIMCInstr<opName#"_e64", SISubtarget.NONE>,
1477   MnemonicAlias<opName#"_e64", opName> {
1478   let isPseudo = 1;
1479   let isCodeGenOnly = 1;
1480
1481   field bit vdst;
1482   field bit src0;
1483 }
1484
1485 class VOP3_Real_si <bits<9> op, dag outs, dag ins, string asm, string opName> :
1486   VOP3Common <outs, ins, asm, []>,
1487   VOP3e <op>,
1488   SIMCInstr<opName#"_e64", SISubtarget.SI> {
1489   let AssemblerPredicates = [isSICI];
1490 }
1491
1492 class VOP3_Real_vi <bits<10> op, dag outs, dag ins, string asm, string opName> :
1493   VOP3Common <outs, ins, asm, []>,
1494   VOP3e_vi <op>,
1495   SIMCInstr <opName#"_e64", SISubtarget.VI> {
1496   let AssemblerPredicates = [isVI];
1497 }
1498
1499 class VOP3b_Real_si <bits<9> op, dag outs, dag ins, string asm, string opName> :
1500   VOP3Common <outs, ins, asm, []>,
1501   VOP3be <op>,
1502   SIMCInstr<opName#"_e64", SISubtarget.SI> {
1503   let AssemblerPredicates = [isSICI];
1504 }
1505
1506 class VOP3b_Real_vi <bits<10> op, dag outs, dag ins, string asm, string opName> :
1507   VOP3Common <outs, ins, asm, []>,
1508   VOP3be_vi <op>,
1509   SIMCInstr <opName#"_e64", SISubtarget.VI> {
1510   let AssemblerPredicates = [isVI];
1511 }
1512
1513 multiclass VOP3_m <vop op, dag outs, dag ins, string asm, list<dag> pattern,
1514                    string opName, int NumSrcArgs, bit HasMods = 1> {
1515
1516   def "" : VOP3_Pseudo <outs, ins, pattern, opName>;
1517
1518   def _si : VOP3_Real_si <op.SI3, outs, ins, asm, opName>,
1519             VOP3DisableFields<!if(!eq(NumSrcArgs, 1), 0, 1),
1520                               !if(!eq(NumSrcArgs, 2), 0, 1),
1521                               HasMods>;
1522   def _vi : VOP3_Real_vi <op.VI3, outs, ins, asm, opName>,
1523             VOP3DisableFields<!if(!eq(NumSrcArgs, 1), 0, 1),
1524                               !if(!eq(NumSrcArgs, 2), 0, 1),
1525                               HasMods>;
1526 }
1527
1528 multiclass VOP3_1_m <vop op, dag outs, dag ins, string asm,
1529                      list<dag> pattern, string opName, bit HasMods = 1> {
1530
1531   def "" : VOP3_Pseudo <outs, ins, pattern, opName>;
1532
1533   def _si : VOP3_Real_si <op.SI3, outs, ins, asm, opName>,
1534             VOP3DisableFields<0, 0, HasMods>;
1535
1536   def _vi : VOP3_Real_vi <op.VI3, outs, ins, asm, opName>,
1537             VOP3DisableFields<0, 0, HasMods>;
1538 }
1539
1540 multiclass VOP3SI_1_m <vop op, dag outs, dag ins, string asm,
1541                      list<dag> pattern, string opName, bit HasMods = 1> {
1542
1543   def "" : VOP3_Pseudo <outs, ins, pattern, opName>;
1544
1545   def _si : VOP3_Real_si <op.SI3, outs, ins, asm, opName>,
1546             VOP3DisableFields<0, 0, HasMods>;
1547   // No VI instruction. This class is for SI only.
1548 }
1549
1550 multiclass VOP3_2_m <vop op, dag outs, dag ins, string asm,
1551                      list<dag> pattern, string opName, string revOp,
1552                      bit HasMods = 1> {
1553
1554   def "" : VOP3_Pseudo <outs, ins, pattern, opName>,
1555            VOP2_REV<revOp#"_e64", !eq(revOp, opName)>;
1556
1557   def _si : VOP3_Real_si <op.SI3, outs, ins, asm, opName>,
1558             VOP3DisableFields<1, 0, HasMods>;
1559
1560   def _vi : VOP3_Real_vi <op.VI3, outs, ins, asm, opName>,
1561             VOP3DisableFields<1, 0, HasMods>;
1562 }
1563
1564 multiclass VOP3SI_2_m <vop op, dag outs, dag ins, string asm,
1565                      list<dag> pattern, string opName, string revOp,
1566                      bit HasMods = 1> {
1567
1568   def "" : VOP3_Pseudo <outs, ins, pattern, opName>,
1569            VOP2_REV<revOp#"_e64", !eq(revOp, opName)>;
1570
1571   def _si : VOP3_Real_si <op.SI3, outs, ins, asm, opName>,
1572             VOP3DisableFields<1, 0, HasMods>;
1573
1574   // No VI instruction. This class is for SI only.
1575 }
1576
1577 // Two operand VOP3b instruction that may have a 3rd SGPR bool operand
1578 // instead of an implicit VCC as in the VOP2b format.
1579 multiclass VOP3b_2_3_m <vop op, dag outs, dag ins, string asm,
1580                         list<dag> pattern, string opName, string revOp,
1581                         bit HasMods = 1, bit useSrc2Input = 0> {
1582   def "" : VOP3_Pseudo <outs, ins, pattern, opName>;
1583
1584   def _si : VOP3b_Real_si <op.SI3, outs, ins, asm, opName>,
1585             VOP3DisableFields<1, useSrc2Input, HasMods>;
1586
1587   def _vi : VOP3b_Real_vi <op.VI3, outs, ins, asm, opName>,
1588             VOP3DisableFields<1, useSrc2Input, HasMods>;
1589 }
1590
1591 multiclass VOP3_C_m <vop op, dag outs, dag ins, string asm,
1592                      list<dag> pattern, string opName,
1593                      bit HasMods, bit defExec,
1594                      string revOp, list<SchedReadWrite> sched> {
1595
1596   def "" : VOP3_Pseudo <outs, ins, pattern, opName>,
1597            VOP2_REV<revOp#"_e64", !eq(revOp, opName)> {
1598     let Defs = !if(defExec, [EXEC], []);
1599     let SchedRW = sched;
1600   }
1601
1602   def _si : VOP3_Real_si <op.SI3, outs, ins, asm, opName>,
1603             VOP3DisableFields<1, 0, HasMods> {
1604     let Defs = !if(defExec, [EXEC], []);
1605     let SchedRW = sched;
1606   }
1607
1608   def _vi : VOP3_Real_vi <op.VI3, outs, ins, asm, opName>,
1609             VOP3DisableFields<1, 0, HasMods> {
1610     let Defs = !if(defExec, [EXEC], []);
1611     let SchedRW = sched;
1612   }
1613 }
1614
1615 // An instruction that is VOP2 on SI and VOP3 on VI, no modifiers.
1616 multiclass VOP2SI_3VI_m <vop3 op, string opName, dag outs, dag ins,
1617                          string asm, list<dag> pattern = []> {
1618   let isPseudo = 1, isCodeGenOnly = 1 in {
1619     def "" : VOPAnyCommon <outs, ins, "", pattern>,
1620              SIMCInstr<opName, SISubtarget.NONE>;
1621   }
1622
1623   def _si : VOP2 <op.SI3{5-0}, outs, ins, asm, []>,
1624             SIMCInstr <opName, SISubtarget.SI> {
1625             let AssemblerPredicates = [isSICI];
1626   }
1627
1628   def _vi : VOP3Common <outs, ins, asm, []>,
1629             VOP3e_vi <op.VI3>,
1630             VOP3DisableFields <1, 0, 0>,
1631             SIMCInstr <opName, SISubtarget.VI> {
1632             let AssemblerPredicates = [isVI];
1633   }
1634 }
1635
1636 multiclass VOP1_Helper <vop1 op, string opName, VOPProfile p, list<dag> pat32,
1637                         list<dag> pat64> {
1638
1639   defm _e32 : VOP1_m <op, opName, p, pat32>;
1640
1641   defm _e64 : VOP3_1_m <op, p.Outs, p.Ins64, opName#p.Asm64, pat64, opName,
1642                         p.HasModifiers>;
1643 }
1644
1645 multiclass VOP1Inst <vop1 op, string opName, VOPProfile P,
1646                      SDPatternOperator node = null_frag> : VOP1_Helper <
1647   op, opName, P, [],
1648   !if(P.HasModifiers,
1649       [(set P.DstVT:$dst, (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0,
1650                                 i32:$src0_modifiers, i1:$clamp, i32:$omod))))],
1651       [(set P.DstVT:$dst, (node P.Src0VT:$src0))])
1652 >;
1653
1654 multiclass VOP1InstSI <vop1 op, string opName, VOPProfile P,
1655                        SDPatternOperator node = null_frag> {
1656
1657   defm _e32 : VOP1SI_m <op, opName, P, []>;
1658
1659   defm _e64 : VOP3SI_1_m <op, P.Outs, P.Ins64, opName#P.Asm64,
1660     !if(P.HasModifiers,
1661       [(set P.DstVT:$dst, (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0,
1662                                 i32:$src0_modifiers, i1:$clamp, i32:$omod))))],
1663       [(set P.DstVT:$dst, (node P.Src0VT:$src0))]),
1664     opName, P.HasModifiers>;
1665 }
1666
1667 multiclass VOP2_Helper <vop2 op, string opName, VOPProfile p, list<dag> pat32,
1668                         list<dag> pat64, string revOp> {
1669
1670   defm _e32 : VOP2_m <op, opName, p, pat32, revOp>;
1671
1672   defm _e64 : VOP3_2_m <op, p.Outs, p.Ins64, opName#p.Asm64, pat64, opName,
1673                         revOp, p.HasModifiers>;
1674 }
1675
1676 multiclass VOP2Inst <vop2 op, string opName, VOPProfile P,
1677                      SDPatternOperator node = null_frag,
1678                      string revOp = opName> : VOP2_Helper <
1679   op, opName, P, [],
1680   !if(P.HasModifiers,
1681       [(set P.DstVT:$dst,
1682            (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0, i32:$src0_modifiers,
1683                                       i1:$clamp, i32:$omod)),
1684                  (P.Src1VT (VOP3Mods P.Src1VT:$src1, i32:$src1_modifiers))))],
1685       [(set P.DstVT:$dst, (node P.Src0VT:$src0, P.Src1VT:$src1))]),
1686   revOp
1687 >;
1688
1689 multiclass VOP2InstSI <vop2 op, string opName, VOPProfile P,
1690                        SDPatternOperator node = null_frag,
1691                        string revOp = opName> {
1692
1693   defm _e32 : VOP2SI_m <op, opName, P, [], revOp>;
1694
1695   defm _e64 : VOP3SI_2_m <op, P.Outs, P.Ins64, opName#P.Asm64,
1696     !if(P.HasModifiers,
1697         [(set P.DstVT:$dst,
1698              (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0, i32:$src0_modifiers,
1699                                         i1:$clamp, i32:$omod)),
1700                    (P.Src1VT (VOP3Mods P.Src1VT:$src1, i32:$src1_modifiers))))],
1701         [(set P.DstVT:$dst, (node P.Src0VT:$src0, P.Src1VT:$src1))]),
1702     opName, revOp, P.HasModifiers>;
1703 }
1704
1705 multiclass VOP2b_Helper <vop2 op, string opName, VOPProfile p,
1706                          list<dag> pat32, list<dag> pat64,
1707                          string revOp, bit useSGPRInput> {
1708
1709   let SchedRW = [Write32Bit, WriteSALU] in {
1710     let Uses = !if(useSGPRInput, [VCC, EXEC], [EXEC]), Defs = [VCC] in {
1711       defm _e32 : VOP2_m <op, opName, p, pat32, revOp>;
1712     }
1713
1714     defm _e64 : VOP3b_2_3_m <op, p.Outs64, p.Ins64, opName#p.Asm64, pat64,
1715                              opName, revOp, p.HasModifiers, useSGPRInput>;
1716   }
1717 }
1718
1719 multiclass VOP2bInst <vop2 op, string opName, VOPProfile P,
1720                       SDPatternOperator node = null_frag,
1721                       string revOp = opName> : VOP2b_Helper <
1722   op, opName, P, [],
1723   !if(P.HasModifiers,
1724       [(set P.DstVT:$dst,
1725            (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0, i32:$src0_modifiers,
1726                                       i1:$clamp, i32:$omod)),
1727                  (P.Src1VT (VOP3Mods P.Src1VT:$src1, i32:$src1_modifiers))))],
1728       [(set P.DstVT:$dst, (node P.Src0VT:$src0, P.Src1VT:$src1))]),
1729   revOp, !eq(P.NumSrcArgs, 3)
1730 >;
1731
1732 // A VOP2 instruction that is VOP3-only on VI.
1733 multiclass VOP2_VI3_Helper <vop23 op, string opName, VOPProfile p,
1734                             list<dag> pat32, list<dag> pat64, string revOp> {
1735
1736   defm _e32 : VOP2SI_m <op, opName, p, pat32, revOp>;
1737
1738   defm _e64 : VOP3_2_m <op, p.Outs, p.Ins64, opName#p.Asm64, pat64, opName,
1739                         revOp, p.HasModifiers>;
1740 }
1741
1742 multiclass VOP2_VI3_Inst <vop23 op, string opName, VOPProfile P,
1743                           SDPatternOperator node = null_frag,
1744                           string revOp = opName>
1745                           : VOP2_VI3_Helper <
1746   op, opName, P, [],
1747   !if(P.HasModifiers,
1748       [(set P.DstVT:$dst,
1749            (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0, i32:$src0_modifiers,
1750                                       i1:$clamp, i32:$omod)),
1751                  (P.Src1VT (VOP3Mods P.Src1VT:$src1, i32:$src1_modifiers))))],
1752       [(set P.DstVT:$dst, (node P.Src0VT:$src0, P.Src1VT:$src1))]),
1753   revOp
1754 >;
1755
1756 multiclass VOP2MADK <vop2 op, string opName, list<dag> pattern = []> {
1757
1758   def "" : VOP2_Pseudo <VOP_MADK.Outs, VOP_MADK.Ins, pattern, opName>;
1759
1760 let isCodeGenOnly = 0 in {
1761   def _si : VOP2Common <VOP_MADK.Outs, VOP_MADK.Ins,
1762                         !strconcat(opName, VOP_MADK.Asm), []>,
1763             SIMCInstr <opName#"_e32", SISubtarget.SI>,
1764             VOP2_MADKe <op.SI> {
1765             let AssemblerPredicates = [isSICI];
1766             }
1767
1768   def _vi : VOP2Common <VOP_MADK.Outs, VOP_MADK.Ins,
1769                         !strconcat(opName, VOP_MADK.Asm), []>,
1770             SIMCInstr <opName#"_e32", SISubtarget.VI>,
1771             VOP2_MADKe <op.VI> {
1772             let AssemblerPredicates = [isVI];
1773             }
1774 } // End isCodeGenOnly = 0
1775 }
1776
1777 class VOPC_Pseudo <dag ins, list<dag> pattern, string opName> :
1778   VOPCCommon <ins, "", pattern>,
1779   VOP <opName>,
1780   SIMCInstr<opName#"_e32", SISubtarget.NONE> {
1781   let isPseudo = 1;
1782   let isCodeGenOnly = 1;
1783 }
1784
1785 multiclass VOPC_m <vopc op, dag ins, string op_asm, list<dag> pattern,
1786                    string opName, bit DefExec, VOPProfile p,
1787                    list<SchedReadWrite> sched,
1788                    string revOpName = "", string asm = opName#"_e32 "#op_asm,
1789                    string alias_asm = opName#" "#op_asm> {
1790   def "" : VOPC_Pseudo <ins, pattern, opName> {
1791     let Defs = !if(DefExec, [VCC, EXEC], [VCC]);
1792     let SchedRW = sched;
1793   }
1794
1795   let AssemblerPredicates = [isSICI] in {
1796     def _si : VOPC<op.SI, ins, asm, []>,
1797               SIMCInstr <opName#"_e32", SISubtarget.SI> {
1798       let Defs = !if(DefExec, [VCC, EXEC], [VCC]);
1799       let hasSideEffects = DefExec;
1800       let SchedRW = sched;
1801     }
1802
1803   } // End AssemblerPredicates = [isSICI]
1804
1805   let AssemblerPredicates = [isVI] in {
1806     def _vi : VOPC<op.VI, ins, asm, []>,
1807               SIMCInstr <opName#"_e32", SISubtarget.VI> {
1808       let Defs = !if(DefExec, [VCC, EXEC], [VCC]);
1809       let hasSideEffects = DefExec;
1810       let SchedRW = sched;
1811     }
1812
1813   } // End AssemblerPredicates = [isVI]
1814
1815   defm : SIInstAliasBuilder<alias_asm, p>;
1816 }
1817
1818 multiclass VOPC_Helper <vopc op, string opName, list<dag> pat32,
1819                         list<dag> pat64, bit DefExec, string revOp,
1820                         VOPProfile p, list<SchedReadWrite> sched> {
1821   defm _e32 : VOPC_m <op, p.Ins32, p.Asm32, pat32, opName, DefExec, p, sched>;
1822
1823   defm _e64 : VOP3_C_m <op, (outs VOPDstS64:$dst), p.Ins64, opName#p.Asm64, pat64,
1824                         opName, p.HasModifiers, DefExec, revOp, sched>;
1825 }
1826
1827 // Special case for class instructions which only have modifiers on
1828 // the 1st source operand.
1829 multiclass VOPC_Class_Helper <vopc op, string opName, list<dag> pat32,
1830                               list<dag> pat64, bit DefExec, string revOp,
1831                               VOPProfile p, list<SchedReadWrite> sched> {
1832   defm _e32 : VOPC_m <op, p.Ins32, p.Asm32, pat32, opName, DefExec, p, sched>;
1833
1834   defm _e64 : VOP3_C_m <op, (outs VOPDstS64:$dst), p.Ins64, opName#p.Asm64, pat64,
1835                         opName, p.HasModifiers, DefExec, revOp, sched>,
1836                         VOP3DisableModFields<1, 0, 0>;
1837 }
1838
1839 multiclass VOPCInst <vopc op, string opName,
1840                      VOPProfile P, PatLeaf cond = COND_NULL,
1841                      string revOp = opName,
1842                      bit DefExec = 0,
1843                      list<SchedReadWrite> sched = [Write32Bit]> :
1844                      VOPC_Helper <
1845   op, opName, [],
1846   !if(P.HasModifiers,
1847       [(set i1:$dst,
1848           (setcc (P.Src0VT (VOP3Mods0 P.Src0VT:$src0, i32:$src0_modifiers,
1849                                       i1:$clamp, i32:$omod)),
1850                  (P.Src1VT (VOP3Mods P.Src1VT:$src1, i32:$src1_modifiers)),
1851                  cond))],
1852       [(set i1:$dst, (setcc P.Src0VT:$src0, P.Src1VT:$src1, cond))]),
1853   DefExec, revOp, P, sched
1854 >;
1855
1856 multiclass VOPCClassInst <vopc op, string opName, VOPProfile P,
1857                      bit DefExec = 0,
1858                      list<SchedReadWrite> sched> : VOPC_Class_Helper <
1859   op, opName, [],
1860   !if(P.HasModifiers,
1861       [(set i1:$dst,
1862           (AMDGPUfp_class (P.Src0VT (VOP3Mods0Clamp0OMod P.Src0VT:$src0, i32:$src0_modifiers)), P.Src1VT:$src1))],
1863       [(set i1:$dst, (AMDGPUfp_class P.Src0VT:$src0, P.Src1VT:$src1))]),
1864   DefExec, opName, P, sched
1865 >;
1866
1867
1868 multiclass VOPC_F32 <vopc op, string opName, PatLeaf cond = COND_NULL, string revOp = opName> :
1869   VOPCInst <op, opName, VOPC_I1_F32_F32, cond, revOp>;
1870
1871 multiclass VOPC_F64 <vopc op, string opName, PatLeaf cond = COND_NULL, string revOp = opName> :
1872   VOPCInst <op, opName, VOPC_I1_F64_F64, cond, revOp, 0, [WriteDoubleAdd]>;
1873
1874 multiclass VOPC_I32 <vopc op, string opName, PatLeaf cond = COND_NULL, string revOp = opName> :
1875   VOPCInst <op, opName, VOPC_I1_I32_I32, cond, revOp>;
1876
1877 multiclass VOPC_I64 <vopc op, string opName, PatLeaf cond = COND_NULL, string revOp = opName> :
1878   VOPCInst <op, opName, VOPC_I1_I64_I64, cond, revOp, 0, [Write64Bit]>;
1879
1880
1881 multiclass VOPCX <vopc op, string opName, VOPProfile P,
1882                   PatLeaf cond = COND_NULL,
1883                   list<SchedReadWrite> sched,
1884                   string revOp = "">
1885   : VOPCInst <op, opName, P, cond, revOp, 1, sched>;
1886
1887 multiclass VOPCX_F32 <vopc op, string opName, string revOp = opName> :
1888   VOPCX <op, opName, VOPC_I1_F32_F32, COND_NULL, [Write32Bit], revOp>;
1889
1890 multiclass VOPCX_F64 <vopc op, string opName, string revOp = opName> :
1891   VOPCX <op, opName, VOPC_I1_F64_F64, COND_NULL, [WriteDoubleAdd], revOp>;
1892
1893 multiclass VOPCX_I32 <vopc op, string opName, string revOp = opName> :
1894   VOPCX <op, opName, VOPC_I1_I32_I32, COND_NULL, [Write32Bit], revOp>;
1895
1896 multiclass VOPCX_I64 <vopc op, string opName, string revOp = opName> :
1897   VOPCX <op, opName, VOPC_I1_I64_I64, COND_NULL, [Write64Bit], revOp>;
1898
1899 multiclass VOP3_Helper <vop3 op, string opName, dag outs, dag ins, string asm,
1900                         list<dag> pat, int NumSrcArgs, bit HasMods> : VOP3_m <
1901     op, outs, ins, opName#" "#asm, pat, opName, NumSrcArgs, HasMods
1902 >;
1903
1904 multiclass VOPC_CLASS_F32 <vopc op, string opName> :
1905   VOPCClassInst <op, opName, VOPC_I1_F32_I32, 0, [Write32Bit]>;
1906
1907 multiclass VOPCX_CLASS_F32 <vopc op, string opName> :
1908   VOPCClassInst <op, opName, VOPC_I1_F32_I32, 1, [Write32Bit]>;
1909
1910 multiclass VOPC_CLASS_F64 <vopc op, string opName> :
1911   VOPCClassInst <op, opName, VOPC_I1_F64_I32, 0, [WriteDoubleAdd]>;
1912
1913 multiclass VOPCX_CLASS_F64 <vopc op, string opName> :
1914   VOPCClassInst <op, opName, VOPC_I1_F64_I32, 1, [WriteDoubleAdd]>;
1915
1916 multiclass VOP3Inst <vop3 op, string opName, VOPProfile P,
1917                      SDPatternOperator node = null_frag> : VOP3_Helper <
1918   op, opName, (outs P.DstRC.RegClass:$dst), P.Ins64, P.Asm64,
1919   !if(!eq(P.NumSrcArgs, 3),
1920     !if(P.HasModifiers,
1921         [(set P.DstVT:$dst,
1922             (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0, i32:$src0_modifiers,
1923                                        i1:$clamp, i32:$omod)),
1924                   (P.Src1VT (VOP3Mods P.Src1VT:$src1, i32:$src1_modifiers)),
1925                   (P.Src2VT (VOP3Mods P.Src2VT:$src2, i32:$src2_modifiers))))],
1926         [(set P.DstVT:$dst, (node P.Src0VT:$src0, P.Src1VT:$src1,
1927                                   P.Src2VT:$src2))]),
1928   !if(!eq(P.NumSrcArgs, 2),
1929     !if(P.HasModifiers,
1930         [(set P.DstVT:$dst,
1931             (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0, i32:$src0_modifiers,
1932                                        i1:$clamp, i32:$omod)),
1933                   (P.Src1VT (VOP3Mods P.Src1VT:$src1, i32:$src1_modifiers))))],
1934         [(set P.DstVT:$dst, (node P.Src0VT:$src0, P.Src1VT:$src1))])
1935   /* P.NumSrcArgs == 1 */,
1936     !if(P.HasModifiers,
1937         [(set P.DstVT:$dst,
1938             (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0, i32:$src0_modifiers,
1939                                        i1:$clamp, i32:$omod))))],
1940         [(set P.DstVT:$dst, (node P.Src0VT:$src0))]))),
1941   P.NumSrcArgs, P.HasModifiers
1942 >;
1943
1944 // Special case for v_div_fmas_{f32|f64}, since it seems to be the
1945 // only VOP instruction that implicitly reads VCC.
1946 multiclass VOP3_VCC_Inst <vop3 op, string opName,
1947                           VOPProfile P,
1948                           SDPatternOperator node = null_frag> : VOP3_Helper <
1949   op, opName,
1950   (outs P.DstRC.RegClass:$dst),
1951   (ins InputModsNoDefault:$src0_modifiers, P.Src0RC64:$src0,
1952        InputModsNoDefault:$src1_modifiers, P.Src1RC64:$src1,
1953        InputModsNoDefault:$src2_modifiers, P.Src2RC64:$src2,
1954        ClampMod:$clamp,
1955        omod:$omod),
1956   "$dst, $src0_modifiers, $src1_modifiers, $src2_modifiers"#"$clamp"#"$omod",
1957   [(set P.DstVT:$dst,
1958             (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0, i32:$src0_modifiers,
1959                                        i1:$clamp, i32:$omod)),
1960                   (P.Src1VT (VOP3Mods P.Src1VT:$src1, i32:$src1_modifiers)),
1961                   (P.Src2VT (VOP3Mods P.Src2VT:$src2, i32:$src2_modifiers)),
1962                   (i1 VCC)))],
1963   3, 1
1964 >;
1965
1966 multiclass VOP3bInst <vop op, string opName, VOPProfile P, list<dag> pattern = []> :
1967   VOP3b_2_3_m <
1968   op, P.Outs64, P.Ins64,
1969   opName#" "#P.Asm64, pattern,
1970   opName, "", 1, 1
1971 >;
1972
1973 class Vop3ModPat<Instruction Inst, VOPProfile P, SDPatternOperator node> : Pat<
1974   (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0, i32:$src0_modifiers, i1:$clamp, i32:$omod)),
1975         (P.Src1VT (VOP3Mods P.Src1VT:$src1, i32:$src1_modifiers)),
1976         (P.Src2VT (VOP3Mods P.Src2VT:$src2, i32:$src2_modifiers))),
1977   (Inst i32:$src0_modifiers, P.Src0VT:$src0,
1978         i32:$src1_modifiers, P.Src1VT:$src1,
1979         i32:$src2_modifiers, P.Src2VT:$src2,
1980         i1:$clamp,
1981         i32:$omod)>;
1982
1983 //===----------------------------------------------------------------------===//
1984 // Interpolation opcodes
1985 //===----------------------------------------------------------------------===//
1986
1987 class VINTRP_Pseudo <string opName, dag outs, dag ins, list<dag> pattern> :
1988   VINTRPCommon <outs, ins, "", pattern>,
1989   SIMCInstr<opName, SISubtarget.NONE> {
1990   let isPseudo = 1;
1991   let isCodeGenOnly = 1;
1992 }
1993
1994 class VINTRP_Real_si <bits <2> op, string opName, dag outs, dag ins,
1995                       string asm> :
1996   VINTRPCommon <outs, ins, asm, []>,
1997   VINTRPe <op>,
1998   SIMCInstr<opName, SISubtarget.SI>;
1999
2000 class VINTRP_Real_vi <bits <2> op, string opName, dag outs, dag ins,
2001                       string asm> :
2002   VINTRPCommon <outs, ins, asm, []>,
2003   VINTRPe_vi <op>,
2004   SIMCInstr<opName, SISubtarget.VI>;
2005
2006 multiclass VINTRP_m <bits <2> op, dag outs, dag ins, string asm,
2007                      list<dag> pattern = []> {
2008   def "" : VINTRP_Pseudo <NAME, outs, ins, pattern>;
2009
2010   def _si : VINTRP_Real_si <op, NAME, outs, ins, asm>;
2011
2012   def _vi : VINTRP_Real_vi <op, NAME, outs, ins, asm>;
2013 }
2014
2015 //===----------------------------------------------------------------------===//
2016 // Vector I/O classes
2017 //===----------------------------------------------------------------------===//
2018
2019 class DS_Pseudo <string opName, dag outs, dag ins, list<dag> pattern> :
2020   DS <outs, ins, "", pattern>,
2021   SIMCInstr <opName, SISubtarget.NONE> {
2022   let isPseudo = 1;
2023   let isCodeGenOnly = 1;
2024 }
2025
2026 class DS_Real_si <bits<8> op, string opName, dag outs, dag ins, string asm> :
2027   DS <outs, ins, asm, []>,
2028   DSe <op>,
2029   SIMCInstr <opName, SISubtarget.SI> {
2030   let isCodeGenOnly = 0;
2031 }
2032
2033 class DS_Real_vi <bits<8> op, string opName, dag outs, dag ins, string asm> :
2034   DS <outs, ins, asm, []>,
2035   DSe_vi <op>,
2036   SIMCInstr <opName, SISubtarget.VI>;
2037
2038 class DS_Off16_Real_si <bits<8> op, string opName, dag outs, dag ins, string asm> :
2039   DS_Real_si <op,opName, outs, ins, asm> {
2040
2041   // Single load interpret the 2 i8imm operands as a single i16 offset.
2042   bits<16> offset;
2043   let offset0 = offset{7-0};
2044   let offset1 = offset{15-8};
2045   let isCodeGenOnly = 0;
2046 }
2047
2048 class DS_Off16_Real_vi <bits<8> op, string opName, dag outs, dag ins, string asm> :
2049   DS_Real_vi <op, opName, outs, ins, asm> {
2050
2051   // Single load interpret the 2 i8imm operands as a single i16 offset.
2052   bits<16> offset;
2053   let offset0 = offset{7-0};
2054   let offset1 = offset{15-8};
2055 }
2056
2057 multiclass DS_1A_RET <bits<8> op, string opName, RegisterClass rc,
2058   dag outs = (outs rc:$vdst),
2059   dag ins = (ins VGPR_32:$addr, ds_offset:$offset, gds:$gds),
2060   string asm = opName#" $vdst, $addr"#"$offset$gds"> {
2061
2062   def "" : DS_Pseudo <opName, outs, ins, []>;
2063
2064   let data0 = 0, data1 = 0 in {
2065     def _si : DS_Off16_Real_si <op, opName, outs, ins, asm>;
2066     def _vi : DS_Off16_Real_vi <op, opName, outs, ins, asm>;
2067   }
2068 }
2069
2070 multiclass DS_1A_Off8_RET <bits<8> op, string opName, RegisterClass rc,
2071   dag outs = (outs rc:$vdst),
2072   dag ins = (ins VGPR_32:$addr, ds_offset0:$offset0, ds_offset1:$offset1,
2073                  gds01:$gds),
2074   string asm = opName#" $vdst, $addr"#"$offset0"#"$offset1$gds"> {
2075
2076   def "" : DS_Pseudo <opName, outs, ins, []>;
2077
2078   let data0 = 0, data1 = 0, AsmMatchConverter = "cvtDSOffset01" in {
2079     def _si : DS_Real_si <op, opName, outs, ins, asm>;
2080     def _vi : DS_Real_vi <op, opName, outs, ins, asm>;
2081   }
2082 }
2083
2084 multiclass DS_1A1D_NORET <bits<8> op, string opName, RegisterClass rc,
2085   dag outs = (outs),
2086   dag ins = (ins VGPR_32:$addr, rc:$data0, ds_offset:$offset, gds:$gds),
2087   string asm = opName#" $addr, $data0"#"$offset$gds"> {
2088
2089   def "" : DS_Pseudo <opName, outs, ins, []>,
2090            AtomicNoRet<opName, 0>;
2091
2092   let data1 = 0, vdst = 0 in {
2093     def _si : DS_Off16_Real_si <op, opName, outs, ins, asm>;
2094     def _vi : DS_Off16_Real_vi <op, opName, outs, ins, asm>;
2095   }
2096 }
2097
2098 multiclass DS_1A1D_Off8_NORET <bits<8> op, string opName, RegisterClass rc,
2099   dag outs = (outs),
2100   dag ins = (ins VGPR_32:$addr, rc:$data0, rc:$data1,
2101               ds_offset0:$offset0, ds_offset1:$offset1, gds01:$gds),
2102   string asm = opName#" $addr, $data0, $data1"#"$offset0"#"$offset1"#"$gds"> {
2103
2104   def "" : DS_Pseudo <opName, outs, ins, []>;
2105
2106   let vdst = 0, AsmMatchConverter = "cvtDSOffset01" in {
2107     def _si : DS_Real_si <op, opName, outs, ins, asm>;
2108     def _vi : DS_Real_vi <op, opName, outs, ins, asm>;
2109   }
2110 }
2111
2112 multiclass DS_1A1D_RET <bits<8> op, string opName, RegisterClass rc,
2113                         string noRetOp = "",
2114   dag outs = (outs rc:$vdst),
2115   dag ins = (ins VGPR_32:$addr, rc:$data0, ds_offset:$offset, gds:$gds),
2116   string asm = opName#" $vdst, $addr, $data0"#"$offset$gds"> {
2117
2118   let hasPostISelHook = 1 in {
2119     def "" : DS_Pseudo <opName, outs, ins, []>,
2120              AtomicNoRet<noRetOp, 1>;
2121
2122     let data1 = 0 in {
2123       def _si : DS_Off16_Real_si <op, opName, outs, ins, asm>;
2124       def _vi : DS_Off16_Real_vi <op, opName, outs, ins, asm>;
2125     }
2126   }
2127 }
2128
2129 multiclass DS_1A2D_RET_m <bits<8> op, string opName, RegisterClass rc,
2130                           string noRetOp = "", dag ins,
2131   dag outs = (outs rc:$vdst),
2132   string asm = opName#" $vdst, $addr, $data0, $data1"#"$offset"#"$gds"> {
2133
2134   let hasPostISelHook = 1 in {
2135     def "" : DS_Pseudo <opName, outs, ins, []>,
2136              AtomicNoRet<noRetOp, 1>;
2137
2138     def _si : DS_Off16_Real_si <op, opName, outs, ins, asm>;
2139     def _vi : DS_Off16_Real_vi <op, opName, outs, ins, asm>;
2140   }
2141 }
2142
2143 multiclass DS_1A2D_RET <bits<8> op, string asm, RegisterClass rc,
2144                         string noRetOp = "", RegisterClass src = rc> :
2145   DS_1A2D_RET_m <op, asm, rc, noRetOp,
2146                  (ins VGPR_32:$addr, src:$data0, src:$data1,
2147                       ds_offset:$offset, gds:$gds)
2148 >;
2149
2150 multiclass DS_1A2D_NORET <bits<8> op, string opName, RegisterClass rc,
2151                           string noRetOp = opName,
2152   dag outs = (outs),
2153   dag ins = (ins VGPR_32:$addr, rc:$data0, rc:$data1,
2154                  ds_offset:$offset, gds:$gds),
2155   string asm = opName#" $addr, $data0, $data1"#"$offset"#"$gds"> {
2156
2157   def "" : DS_Pseudo <opName, outs, ins, []>,
2158            AtomicNoRet<noRetOp, 0>;
2159
2160   let vdst = 0 in {
2161     def _si : DS_Off16_Real_si <op, opName, outs, ins, asm>;
2162     def _vi : DS_Off16_Real_vi <op, opName, outs, ins, asm>;
2163   }
2164 }
2165
2166 multiclass DS_0A_RET <bits<8> op, string opName,
2167   dag outs = (outs VGPR_32:$vdst),
2168   dag ins = (ins ds_offset:$offset, gds:$gds),
2169   string asm = opName#" $vdst"#"$offset"#"$gds"> {
2170
2171   let mayLoad = 1, mayStore = 1 in {
2172     def "" : DS_Pseudo <opName, outs, ins, []>;
2173
2174     let addr = 0, data0 = 0, data1 = 0 in {
2175       def _si : DS_Off16_Real_si <op, opName, outs, ins, asm>;
2176       def _vi : DS_Off16_Real_vi <op, opName, outs, ins, asm>;
2177     } // end addr = 0, data0 = 0, data1 = 0
2178   } // end mayLoad = 1, mayStore = 1
2179 }
2180
2181 multiclass DS_1A_RET_GDS <bits<8> op, string opName,
2182   dag outs = (outs VGPR_32:$vdst),
2183   dag ins = (ins VGPR_32:$addr, ds_offset_gds:$offset),
2184   string asm = opName#" $vdst, $addr"#"$offset gds"> {
2185
2186   def "" : DS_Pseudo <opName, outs, ins, []>;
2187
2188   let data0 = 0, data1 = 0, gds = 1 in {
2189     def _si : DS_Off16_Real_si <op, opName, outs, ins, asm>;
2190     def _vi : DS_Off16_Real_vi <op, opName, outs, ins, asm>;
2191   } // end data0 = 0, data1 = 0, gds = 1
2192 }
2193
2194 multiclass DS_1A_GDS <bits<8> op, string opName,
2195   dag outs = (outs),
2196   dag ins = (ins VGPR_32:$addr),
2197   string asm = opName#" $addr gds"> {
2198
2199   def "" : DS_Pseudo <opName, outs, ins, []>;
2200
2201   let vdst = 0, data0 = 0, data1 = 0, offset0 = 0, offset1 = 0, gds = 1 in {
2202     def _si : DS_Real_si <op, opName, outs, ins, asm>;
2203     def _vi : DS_Real_vi <op, opName, outs, ins, asm>;
2204   } // end vdst = 0, data = 0, data1 = 0, gds = 1
2205 }
2206
2207 multiclass DS_1A <bits<8> op, string opName,
2208   dag outs = (outs),
2209   dag ins = (ins VGPR_32:$addr, ds_offset:$offset, gds:$gds),
2210   string asm = opName#" $addr"#"$offset"#"$gds"> {
2211
2212   let mayLoad = 1, mayStore = 1 in {
2213     def "" : DS_Pseudo <opName, outs, ins, []>;
2214
2215     let vdst = 0, data0 = 0, data1 = 0 in {
2216       def _si : DS_Off16_Real_si <op, opName, outs, ins, asm>;
2217       def _vi : DS_Off16_Real_vi <op, opName, outs, ins, asm>;
2218     } // let vdst = 0, data0 = 0, data1 = 0
2219   } // end mayLoad = 1, mayStore = 1
2220 }
2221
2222 //===----------------------------------------------------------------------===//
2223 // MTBUF classes
2224 //===----------------------------------------------------------------------===//
2225
2226 class MTBUF_Pseudo <string opName, dag outs, dag ins, list<dag> pattern> :
2227   MTBUF <outs, ins, "", pattern>,
2228   SIMCInstr<opName, SISubtarget.NONE> {
2229   let isPseudo = 1;
2230   let isCodeGenOnly = 1;
2231 }
2232
2233 class MTBUF_Real_si <bits<3> op, string opName, dag outs, dag ins,
2234                     string asm> :
2235   MTBUF <outs, ins, asm, []>,
2236   MTBUFe <op>,
2237   SIMCInstr<opName, SISubtarget.SI>;
2238
2239 class MTBUF_Real_vi <bits<4> op, string opName, dag outs, dag ins, string asm> :
2240   MTBUF <outs, ins, asm, []>,
2241   MTBUFe_vi <op>,
2242   SIMCInstr <opName, SISubtarget.VI>;
2243
2244 multiclass MTBUF_m <bits<3> op, string opName, dag outs, dag ins, string asm,
2245                     list<dag> pattern> {
2246
2247   def "" : MTBUF_Pseudo <opName, outs, ins, pattern>;
2248
2249   def _si : MTBUF_Real_si <op, opName, outs, ins, asm>;
2250
2251   def _vi : MTBUF_Real_vi <{0, op{2}, op{1}, op{0}}, opName, outs, ins, asm>;
2252
2253 }
2254
2255 let mayStore = 1, mayLoad = 0 in {
2256
2257 multiclass MTBUF_Store_Helper <bits<3> op, string opName,
2258                                RegisterClass regClass> : MTBUF_m <
2259   op, opName, (outs),
2260   (ins regClass:$vdata, u16imm:$offset, i1imm:$offen, i1imm:$idxen, i1imm:$glc,
2261    i1imm:$addr64, i8imm:$dfmt, i8imm:$nfmt, VGPR_32:$vaddr,
2262    SReg_128:$srsrc, i1imm:$slc, i1imm:$tfe, SCSrc_32:$soffset),
2263   opName#" $vdata, $offset, $offen, $idxen, $glc, $addr64, $dfmt,"
2264         #" $nfmt, $vaddr, $srsrc, $slc, $tfe, $soffset", []
2265 >;
2266
2267 } // mayStore = 1, mayLoad = 0
2268
2269 let mayLoad = 1, mayStore = 0 in {
2270
2271 multiclass MTBUF_Load_Helper <bits<3> op, string opName,
2272                               RegisterClass regClass> : MTBUF_m <
2273   op, opName, (outs regClass:$dst),
2274   (ins u16imm:$offset, i1imm:$offen, i1imm:$idxen, i1imm:$glc, i1imm:$addr64,
2275        i8imm:$dfmt, i8imm:$nfmt, VGPR_32:$vaddr, SReg_128:$srsrc,
2276        i1imm:$slc, i1imm:$tfe, SCSrc_32:$soffset),
2277   opName#" $dst, $offset, $offen, $idxen, $glc, $addr64, $dfmt,"
2278         #" $nfmt, $vaddr, $srsrc, $slc, $tfe, $soffset", []
2279 >;
2280
2281 } // mayLoad = 1, mayStore = 0
2282
2283 //===----------------------------------------------------------------------===//
2284 // MUBUF classes
2285 //===----------------------------------------------------------------------===//
2286
2287 class mubuf <bits<7> si, bits<7> vi = si> {
2288   field bits<7> SI = si;
2289   field bits<7> VI = vi;
2290 }
2291
2292 let isCodeGenOnly = 0 in {
2293
2294 class MUBUF_si <bits<7> op, dag outs, dag ins, string asm, list<dag> pattern> :
2295   MUBUF <outs, ins, asm, pattern>, MUBUFe <op> {
2296   let lds  = 0;
2297 }
2298
2299 } // End let isCodeGenOnly = 0
2300
2301 class MUBUF_vi <bits<7> op, dag outs, dag ins, string asm, list<dag> pattern> :
2302   MUBUF <outs, ins, asm, pattern>, MUBUFe_vi <op> {
2303   let lds = 0;
2304 }
2305
2306 class MUBUFAddr64Table <bit is_addr64, string suffix = ""> {
2307   bit IsAddr64 = is_addr64;
2308   string OpName = NAME # suffix;
2309 }
2310
2311 class MUBUF_Pseudo <string opName, dag outs, dag ins, list<dag> pattern> :
2312   MUBUF <outs, ins, "", pattern>,
2313   SIMCInstr<opName, SISubtarget.NONE> {
2314   let isPseudo = 1;
2315   let isCodeGenOnly = 1;
2316
2317   // dummy fields, so that we can use let statements around multiclasses
2318   bits<1> offen;
2319   bits<1> idxen;
2320   bits<8> vaddr;
2321   bits<1> glc;
2322   bits<1> slc;
2323   bits<1> tfe;
2324   bits<8> soffset;
2325 }
2326
2327 class MUBUF_Real_si <mubuf op, string opName, dag outs, dag ins,
2328                      string asm> :
2329   MUBUF <outs, ins, asm, []>,
2330   MUBUFe <op.SI>,
2331   SIMCInstr<opName, SISubtarget.SI> {
2332   let lds = 0;
2333 }
2334
2335 class MUBUF_Real_vi <mubuf op, string opName, dag outs, dag ins,
2336                      string asm> :
2337   MUBUF <outs, ins, asm, []>,
2338   MUBUFe_vi <op.VI>,
2339   SIMCInstr<opName, SISubtarget.VI> {
2340   let lds = 0;
2341 }
2342
2343 multiclass MUBUF_m <mubuf op, string opName, dag outs, dag ins, string asm,
2344                     list<dag> pattern> {
2345
2346   def "" : MUBUF_Pseudo <opName, outs, ins, pattern>,
2347            MUBUFAddr64Table <0>;
2348
2349   let addr64 = 0, isCodeGenOnly = 0 in {
2350     def _si : MUBUF_Real_si <op, opName, outs, ins, asm>;
2351   }
2352
2353   def _vi : MUBUF_Real_vi <op, opName, outs, ins, asm>;
2354 }
2355
2356 multiclass MUBUFAddr64_m <mubuf op, string opName, dag outs,
2357                           dag ins, string asm, list<dag> pattern> {
2358
2359   def "" : MUBUF_Pseudo <opName, outs, ins, pattern>,
2360            MUBUFAddr64Table <1>;
2361
2362   let addr64 = 1, isCodeGenOnly = 0 in {
2363     def _si : MUBUF_Real_si <op, opName, outs, ins, asm>;
2364   }
2365
2366   // There is no VI version. If the pseudo is selected, it should be lowered
2367   // for VI appropriately.
2368 }
2369
2370 multiclass MUBUFAtomicOffset_m <mubuf op, string opName, dag outs, dag ins,
2371                                 string asm, list<dag> pattern, bit is_return> {
2372
2373   def "" : MUBUF_Pseudo <opName, outs, ins, pattern>,
2374            MUBUFAddr64Table <0, !if(is_return, "_RTN", "")>,
2375            AtomicNoRet<NAME#"_OFFSET", is_return>;
2376
2377   let offen = 0, idxen = 0, tfe = 0, vaddr = 0 in {
2378     let addr64 = 0 in {
2379       def _si : MUBUF_Real_si <op, opName, outs, ins, asm>;
2380     }
2381
2382     def _vi : MUBUF_Real_vi <op, opName, outs, ins, asm>;
2383   }
2384 }
2385
2386 multiclass MUBUFAtomicAddr64_m <mubuf op, string opName, dag outs, dag ins,
2387                                 string asm, list<dag> pattern, bit is_return> {
2388
2389   def "" : MUBUF_Pseudo <opName, outs, ins, pattern>,
2390            MUBUFAddr64Table <1, !if(is_return, "_RTN", "")>,
2391            AtomicNoRet<NAME#"_ADDR64", is_return>;
2392
2393   let offen = 0, idxen = 0, addr64 = 1, tfe = 0 in {
2394     def _si : MUBUF_Real_si <op, opName, outs, ins, asm>;
2395   }
2396
2397   // There is no VI version. If the pseudo is selected, it should be lowered
2398   // for VI appropriately.
2399 }
2400
2401 multiclass MUBUF_Atomic <mubuf op, string name, RegisterClass rc,
2402                          ValueType vt, SDPatternOperator atomic> {
2403
2404   let mayStore = 1, mayLoad = 1, hasPostISelHook = 1 in {
2405
2406     // No return variants
2407     let glc = 0 in {
2408
2409       defm _ADDR64 : MUBUFAtomicAddr64_m <
2410         op, name#"_addr64", (outs),
2411         (ins rc:$vdata, VReg_64:$vaddr, SReg_128:$srsrc,
2412              SCSrc_32:$soffset, mbuf_offset:$offset, slc:$slc),
2413         name#" $vdata, $vaddr, $srsrc, $soffset addr64"#"$offset"#"$slc", [], 0
2414       >;
2415
2416       defm _OFFSET : MUBUFAtomicOffset_m <
2417         op, name#"_offset", (outs),
2418         (ins rc:$vdata, SReg_128:$srsrc, SCSrc_32:$soffset, mbuf_offset:$offset,
2419              slc:$slc),
2420         name#" $vdata, $srsrc, $soffset"#"$offset"#"$slc", [], 0
2421       >;
2422     } // glc = 0
2423
2424     // Variant that return values
2425     let glc = 1, Constraints = "$vdata = $vdata_in",
2426         DisableEncoding = "$vdata_in"  in {
2427
2428       defm _RTN_ADDR64 : MUBUFAtomicAddr64_m <
2429         op, name#"_rtn_addr64", (outs rc:$vdata),
2430         (ins rc:$vdata_in, VReg_64:$vaddr, SReg_128:$srsrc,
2431              SCSrc_32:$soffset, mbuf_offset:$offset, slc:$slc),
2432         name#" $vdata, $vaddr, $srsrc, $soffset addr64"#"$offset"#" glc"#"$slc",
2433         [(set vt:$vdata,
2434          (atomic (MUBUFAddr64Atomic v4i32:$srsrc, i64:$vaddr, i32:$soffset,
2435                                     i16:$offset, i1:$slc), vt:$vdata_in))], 1
2436       >;
2437
2438       defm _RTN_OFFSET : MUBUFAtomicOffset_m <
2439         op, name#"_rtn_offset", (outs rc:$vdata),
2440         (ins rc:$vdata_in, SReg_128:$srsrc, SCSrc_32:$soffset,
2441              mbuf_offset:$offset, slc:$slc),
2442         name#" $vdata, $srsrc, $soffset"#"$offset"#" glc$slc",
2443         [(set vt:$vdata,
2444          (atomic (MUBUFOffsetAtomic v4i32:$srsrc, i32:$soffset, i16:$offset,
2445                                     i1:$slc), vt:$vdata_in))], 1
2446       >;
2447
2448     } // glc = 1
2449
2450   } // mayStore = 1, mayLoad = 1, hasPostISelHook = 1
2451 }
2452
2453 // FIXME: tfe can't be an operand because it requires a separate
2454 // opcode because it needs an N+1 register class dest register.
2455 multiclass MUBUF_Load_Helper <mubuf op, string name, RegisterClass regClass,
2456                               ValueType load_vt = i32,
2457                               SDPatternOperator ld = null_frag> {
2458
2459   let mayLoad = 1, mayStore = 0 in {
2460     let offen = 0, idxen = 0, vaddr = 0 in {
2461       defm _OFFSET : MUBUF_m <op, name#"_offset", (outs regClass:$vdata),
2462                            (ins SReg_128:$srsrc, SCSrc_32:$soffset,
2463                            mbuf_offset:$offset, glc:$glc, slc:$slc, tfe:$tfe),
2464                            name#" $vdata, $srsrc, $soffset"#"$offset"#"$glc"#"$slc"#"$tfe",
2465                            [(set load_vt:$vdata, (ld (MUBUFOffset v4i32:$srsrc,
2466                                                      i32:$soffset, i16:$offset,
2467                                                      i1:$glc, i1:$slc, i1:$tfe)))]>;
2468     }
2469
2470     let offen = 1, idxen = 0  in {
2471       defm _OFFEN  : MUBUF_m <op, name#"_offen", (outs regClass:$vdata),
2472                            (ins VGPR_32:$vaddr, SReg_128:$srsrc,
2473                            SCSrc_32:$soffset, mbuf_offset:$offset, glc:$glc, slc:$slc,
2474                            tfe:$tfe),
2475                            name#" $vdata, $vaddr, $srsrc, $soffset offen"#"$offset"#"$glc"#"$slc"#"$tfe", []>;
2476     }
2477
2478     let offen = 0, idxen = 1 in {
2479       defm _IDXEN  : MUBUF_m <op, name#"_idxen", (outs regClass:$vdata),
2480                            (ins VGPR_32:$vaddr, SReg_128:$srsrc,
2481                            SCSrc_32:$soffset, mbuf_offset:$offset, glc:$glc,
2482                            slc:$slc, tfe:$tfe),
2483                            name#" $vdata, $vaddr, $srsrc, $soffset idxen"#"$offset"#"$glc"#"$slc"#"$tfe", []>;
2484     }
2485
2486     let offen = 1, idxen = 1 in {
2487       defm _BOTHEN : MUBUF_m <op, name#"_bothen", (outs regClass:$vdata),
2488                            (ins VReg_64:$vaddr, SReg_128:$srsrc, SCSrc_32:$soffset,
2489                            mbuf_offset:$offset, glc:$glc, slc:$slc, tfe:$tfe),
2490                            name#" $vdata, $vaddr, $srsrc, $soffset idxen offen"#"$offset"#"$glc"#"$slc"#"$tfe", []>;
2491     }
2492
2493     let offen = 0, idxen = 0 in {
2494       defm _ADDR64 : MUBUFAddr64_m <op, name#"_addr64", (outs regClass:$vdata),
2495                            (ins VReg_64:$vaddr, SReg_128:$srsrc,
2496                                 SCSrc_32:$soffset, mbuf_offset:$offset,
2497                                 glc:$glc, slc:$slc, tfe:$tfe),
2498                            name#" $vdata, $vaddr, $srsrc, $soffset addr64"#"$offset"#
2499                                 "$glc"#"$slc"#"$tfe",
2500                            [(set load_vt:$vdata, (ld (MUBUFAddr64 v4i32:$srsrc,
2501                                                   i64:$vaddr, i32:$soffset,
2502                                                   i16:$offset, i1:$glc, i1:$slc,
2503                                                   i1:$tfe)))]>;
2504     }
2505   }
2506 }
2507
2508 multiclass MUBUF_Store_Helper <mubuf op, string name, RegisterClass vdataClass,
2509                           ValueType store_vt = i32, SDPatternOperator st = null_frag> {
2510   let mayLoad = 0, mayStore = 1 in {
2511     defm : MUBUF_m <op, name, (outs),
2512                     (ins vdataClass:$vdata, VGPR_32:$vaddr, SReg_128:$srsrc, SCSrc_32:$soffset,
2513                     mbuf_offset:$offset, offen:$offen, idxen:$idxen, glc:$glc, slc:$slc,
2514                     tfe:$tfe),
2515                     name#" $vdata, $vaddr, $srsrc, $soffset"#"$offen"#"$idxen"#"$offset"#
2516                          "$glc"#"$slc"#"$tfe", []>;
2517
2518     let offen = 0, idxen = 0, vaddr = 0 in {
2519       defm _OFFSET : MUBUF_m <op, name#"_offset",(outs),
2520                               (ins vdataClass:$vdata, SReg_128:$srsrc, SCSrc_32:$soffset,
2521                               mbuf_offset:$offset, glc:$glc, slc:$slc, tfe:$tfe),
2522                               name#" $vdata, $srsrc, $soffset"#"$offset"#"$glc"#"$slc"#"$tfe",
2523                               [(st store_vt:$vdata, (MUBUFOffset v4i32:$srsrc, i32:$soffset,
2524                                    i16:$offset, i1:$glc, i1:$slc, i1:$tfe))]>;
2525     } // offen = 0, idxen = 0, vaddr = 0
2526
2527     let offen = 1, idxen = 0  in {
2528       defm _OFFEN : MUBUF_m <op, name#"_offen", (outs),
2529                              (ins vdataClass:$vdata, VGPR_32:$vaddr, SReg_128:$srsrc,
2530                               SCSrc_32:$soffset, mbuf_offset:$offset, glc:$glc,
2531                               slc:$slc, tfe:$tfe),
2532                              name#" $vdata, $vaddr, $srsrc, $soffset offen"#"$offset"#
2533                              "$glc"#"$slc"#"$tfe", []>;
2534     } // end offen = 1, idxen = 0
2535
2536     let offen = 0, idxen = 1 in {
2537       defm _IDXEN  : MUBUF_m <op, name#"_idxen", (outs),
2538                            (ins vdataClass:$vdata, VGPR_32:$vaddr, SReg_128:$srsrc,
2539                            SCSrc_32:$soffset, mbuf_offset:$offset, glc:$glc,
2540                            slc:$slc, tfe:$tfe),
2541                            name#" $vdata, $vaddr, $srsrc, $soffset idxen"#"$offset"#"$glc"#"$slc"#"$tfe", []>;
2542     }
2543
2544     let offen = 1, idxen = 1 in {
2545       defm _BOTHEN : MUBUF_m <op, name#"_bothen", (outs),
2546                            (ins vdataClass:$vdata, VReg_64:$vaddr, SReg_128:$srsrc, SCSrc_32:$soffset,
2547                            mbuf_offset:$offset, glc:$glc, slc:$slc, tfe:$tfe),
2548                            name#" $vdata, $vaddr, $srsrc, $soffset idxen offen"#"$offset"#"$glc"#"$slc"#"$tfe", []>;
2549     }
2550
2551     let offen = 0, idxen = 0 in {
2552       defm _ADDR64 : MUBUFAddr64_m <op, name#"_addr64", (outs),
2553                                     (ins vdataClass:$vdata, VReg_64:$vaddr, SReg_128:$srsrc,
2554                                          SCSrc_32:$soffset,
2555                                          mbuf_offset:$offset, glc:$glc, slc:$slc,
2556                                          tfe:$tfe),
2557                                     name#" $vdata, $vaddr, $srsrc, $soffset addr64"#
2558                                          "$offset"#"$glc"#"$slc"#"$tfe",
2559                                     [(st store_vt:$vdata,
2560                                       (MUBUFAddr64 v4i32:$srsrc, i64:$vaddr,
2561                                                    i32:$soffset, i16:$offset,
2562                                                    i1:$glc, i1:$slc, i1:$tfe))]>;
2563     }
2564   } // End mayLoad = 0, mayStore = 1
2565 }
2566
2567 // For cache invalidation instructions.
2568 multiclass MUBUF_Invalidate <mubuf op, string opName, SDPatternOperator node> {
2569   let hasSideEffects = 1, mayStore = 1, AsmMatchConverter = "" in {
2570     def "" : MUBUF_Pseudo <opName, (outs), (ins), [(node)]>;
2571
2572     // Set everything to 0.
2573     let offset = 0, offen = 0, idxen = 0, glc = 0, vaddr = 0,
2574         vdata = 0, srsrc = 0, slc = 0, tfe = 0, soffset = 0 in {
2575       let addr64 = 0 in {
2576         def _si : MUBUF_Real_si <op, opName, (outs), (ins), opName>;
2577       }
2578
2579       def _vi : MUBUF_Real_vi <op, opName, (outs), (ins), opName>;
2580     }
2581   } // End hasSideEffects = 1, mayStore = 1, AsmMatchConverter = ""
2582 }
2583
2584 //===----------------------------------------------------------------------===//
2585 // FLAT classes
2586 //===----------------------------------------------------------------------===//
2587
2588 class flat <bits<7> ci, bits<7> vi = ci> {
2589   field bits<7> CI = ci;
2590   field bits<7> VI = vi;
2591 }
2592
2593 class FLAT_Pseudo <string opName, dag outs, dag ins, list<dag> pattern> :
2594      FLAT <0, outs, ins, "", pattern>,
2595       SIMCInstr<opName, SISubtarget.NONE> {
2596   let isPseudo = 1;
2597   let isCodeGenOnly = 1;
2598 }
2599
2600 class FLAT_Real_ci <bits<7> op, string opName, dag outs, dag ins, string asm> :
2601     FLAT <op, outs, ins, asm, []>,
2602     SIMCInstr<opName, SISubtarget.SI> {
2603   let AssemblerPredicate = isCIOnly;
2604 }
2605
2606 class FLAT_Real_vi <bits<7> op, string opName, dag outs, dag ins, string asm> :
2607     FLAT <op, outs, ins, asm, []>,
2608     SIMCInstr<opName, SISubtarget.VI> {
2609   let AssemblerPredicate = VIAssemblerPredicate;
2610 }
2611
2612 multiclass FLAT_AtomicRet_m <flat op, dag outs, dag ins, string asm,
2613                    list<dag> pattern> {
2614   def "" : FLAT_Pseudo <NAME#"_RTN", outs, ins, pattern>,
2615                AtomicNoRet <NAME, 1>;
2616
2617   def _ci : FLAT_Real_ci <op.CI, NAME#"_RTN", outs, ins, asm>;
2618
2619   def _vi : FLAT_Real_vi <op.VI, NAME#"_RTN", outs, ins, asm>;
2620 }
2621
2622 multiclass FLAT_Load_Helper <flat op, string asm_name,
2623     RegisterClass regClass,
2624     dag outs = (outs regClass:$vdst),
2625     dag ins = (ins VReg_64:$addr, glc_flat:$glc, slc_flat:$slc, tfe_flat:$tfe),
2626     string asm = asm_name#" $vdst, $addr"#"$glc"#"$slc"#"$tfe"> {
2627
2628   let data = 0, mayLoad = 1 in {
2629
2630     def "" : FLAT_Pseudo <NAME, outs, ins, []>;
2631
2632     def _ci : FLAT_Real_ci <op.CI, NAME, outs, ins, asm>;
2633
2634     def _vi : FLAT_Real_vi <op.VI, NAME, outs, ins, asm>;
2635   }
2636 }
2637
2638 multiclass FLAT_Store_Helper <flat op, string asm_name,
2639     RegisterClass vdataClass,
2640     dag outs = (outs),
2641     dag ins = (ins vdataClass:$data, VReg_64:$addr, glc_flat:$glc,
2642                    slc_flat:$slc, tfe_flat:$tfe),
2643     string asm = asm_name#" $data, $addr"#"$glc"#"$slc"#"$tfe"> {
2644
2645   let mayLoad = 0, mayStore = 1, vdst = 0 in {
2646
2647     def "" : FLAT_Pseudo <NAME, outs, ins, []>;
2648
2649     def _ci : FLAT_Real_ci <op.CI, NAME, outs, ins, asm>;
2650
2651     def _vi : FLAT_Real_vi <op.VI, NAME, outs, ins, asm>;
2652   }
2653 }
2654
2655 multiclass FLAT_ATOMIC <flat op, string asm_name, RegisterClass vdst_rc,
2656     RegisterClass data_rc = vdst_rc,
2657     dag outs_noret = (outs),
2658     string asm_noret = asm_name#" $addr, $data"#"$slc"#"$tfe"> {
2659
2660   let mayLoad = 1, mayStore = 1, glc = 0, vdst = 0 in {
2661     def "" : FLAT_Pseudo <NAME, outs_noret,
2662                           (ins VReg_64:$addr, data_rc:$data,
2663                                slc_flat_atomic:$slc, tfe_flat_atomic:$tfe), []>,
2664              AtomicNoRet <NAME, 0>;
2665
2666     def _ci : FLAT_Real_ci <op.CI, NAME, outs_noret,
2667                             (ins VReg_64:$addr, data_rc:$data,
2668                                  slc_flat_atomic:$slc, tfe_flat_atomic:$tfe),
2669                             asm_noret>;
2670
2671     def _vi : FLAT_Real_vi <op.VI, NAME, outs_noret,
2672                             (ins VReg_64:$addr, data_rc:$data,
2673                                  slc_flat_atomic:$slc, tfe_flat_atomic:$tfe),
2674                             asm_noret>;
2675   }
2676
2677   let glc = 1, hasPostISelHook = 1 in {
2678     defm _RTN : FLAT_AtomicRet_m <op, (outs vdst_rc:$vdst),
2679                         (ins VReg_64:$addr, data_rc:$data, slc_flat_atomic:$slc,
2680                              tfe_flat_atomic:$tfe),
2681                         asm_name#" $vdst, $addr, $data glc"#"$slc"#"$tfe", []>;
2682   }
2683 }
2684
2685 class MIMG_Mask <string op, int channels> {
2686   string Op = op;
2687   int Channels = channels;
2688 }
2689
2690 class MIMG_NoSampler_Helper <bits<7> op, string asm,
2691                              RegisterClass dst_rc,
2692                              RegisterClass src_rc> : MIMG <
2693   op,
2694   (outs dst_rc:$vdata),
2695   (ins i32imm:$dmask, i1imm:$unorm, i1imm:$glc, i1imm:$da, i1imm:$r128,
2696        i1imm:$tfe, i1imm:$lwe, i1imm:$slc, src_rc:$vaddr,
2697        SReg_256:$srsrc),
2698   asm#" $vdata, $dmask, $unorm, $glc, $da, $r128,"
2699      #" $tfe, $lwe, $slc, $vaddr, $srsrc",
2700   []> {
2701   let ssamp = 0;
2702   let mayLoad = 1;
2703   let mayStore = 0;
2704   let hasPostISelHook = 1;
2705 }
2706
2707 multiclass MIMG_NoSampler_Src_Helper <bits<7> op, string asm,
2708                                       RegisterClass dst_rc,
2709                                       int channels> {
2710   def _V1 : MIMG_NoSampler_Helper <op, asm, dst_rc, VGPR_32>,
2711             MIMG_Mask<asm#"_V1", channels>;
2712   def _V2 : MIMG_NoSampler_Helper <op, asm, dst_rc, VReg_64>,
2713             MIMG_Mask<asm#"_V2", channels>;
2714   def _V4 : MIMG_NoSampler_Helper <op, asm, dst_rc, VReg_128>,
2715             MIMG_Mask<asm#"_V4", channels>;
2716 }
2717
2718 multiclass MIMG_NoSampler <bits<7> op, string asm> {
2719   defm _V1 : MIMG_NoSampler_Src_Helper <op, asm, VGPR_32, 1>;
2720   defm _V2 : MIMG_NoSampler_Src_Helper <op, asm, VReg_64, 2>;
2721   defm _V3 : MIMG_NoSampler_Src_Helper <op, asm, VReg_96, 3>;
2722   defm _V4 : MIMG_NoSampler_Src_Helper <op, asm, VReg_128, 4>;
2723 }
2724
2725 class MIMG_Sampler_Helper <bits<7> op, string asm,
2726                            RegisterClass dst_rc,
2727                            RegisterClass src_rc, int wqm> : MIMG <
2728   op,
2729   (outs dst_rc:$vdata),
2730   (ins i32imm:$dmask, i1imm:$unorm, i1imm:$glc, i1imm:$da, i1imm:$r128,
2731        i1imm:$tfe, i1imm:$lwe, i1imm:$slc, src_rc:$vaddr,
2732        SReg_256:$srsrc, SReg_128:$ssamp),
2733   asm#" $vdata, $dmask, $unorm, $glc, $da, $r128,"
2734      #" $tfe, $lwe, $slc, $vaddr, $srsrc, $ssamp",
2735   []> {
2736   let mayLoad = 1;
2737   let mayStore = 0;
2738   let hasPostISelHook = 1;
2739   let WQM = wqm;
2740 }
2741
2742 multiclass MIMG_Sampler_Src_Helper <bits<7> op, string asm,
2743                                     RegisterClass dst_rc,
2744                                     int channels, int wqm> {
2745   def _V1 : MIMG_Sampler_Helper <op, asm, dst_rc, VGPR_32, wqm>,
2746             MIMG_Mask<asm#"_V1", channels>;
2747   def _V2 : MIMG_Sampler_Helper <op, asm, dst_rc, VReg_64, wqm>,
2748             MIMG_Mask<asm#"_V2", channels>;
2749   def _V4 : MIMG_Sampler_Helper <op, asm, dst_rc, VReg_128, wqm>,
2750             MIMG_Mask<asm#"_V4", channels>;
2751   def _V8 : MIMG_Sampler_Helper <op, asm, dst_rc, VReg_256, wqm>,
2752             MIMG_Mask<asm#"_V8", channels>;
2753   def _V16 : MIMG_Sampler_Helper <op, asm, dst_rc, VReg_512, wqm>,
2754             MIMG_Mask<asm#"_V16", channels>;
2755 }
2756
2757 multiclass MIMG_Sampler <bits<7> op, string asm> {
2758   defm _V1 : MIMG_Sampler_Src_Helper<op, asm, VGPR_32, 1, 0>;
2759   defm _V2 : MIMG_Sampler_Src_Helper<op, asm, VReg_64, 2, 0>;
2760   defm _V3 : MIMG_Sampler_Src_Helper<op, asm, VReg_96, 3, 0>;
2761   defm _V4 : MIMG_Sampler_Src_Helper<op, asm, VReg_128, 4, 0>;
2762 }
2763
2764 multiclass MIMG_Sampler_WQM <bits<7> op, string asm> {
2765   defm _V1 : MIMG_Sampler_Src_Helper<op, asm, VGPR_32, 1, 1>;
2766   defm _V2 : MIMG_Sampler_Src_Helper<op, asm, VReg_64, 2, 1>;
2767   defm _V3 : MIMG_Sampler_Src_Helper<op, asm, VReg_96, 3, 1>;
2768   defm _V4 : MIMG_Sampler_Src_Helper<op, asm, VReg_128, 4, 1>;
2769 }
2770
2771 class MIMG_Gather_Helper <bits<7> op, string asm,
2772                           RegisterClass dst_rc,
2773                           RegisterClass src_rc, int wqm> : MIMG <
2774   op,
2775   (outs dst_rc:$vdata),
2776   (ins i32imm:$dmask, i1imm:$unorm, i1imm:$glc, i1imm:$da, i1imm:$r128,
2777        i1imm:$tfe, i1imm:$lwe, i1imm:$slc, src_rc:$vaddr,
2778        SReg_256:$srsrc, SReg_128:$ssamp),
2779   asm#" $vdata, $dmask, $unorm, $glc, $da, $r128,"
2780      #" $tfe, $lwe, $slc, $vaddr, $srsrc, $ssamp",
2781   []> {
2782   let mayLoad = 1;
2783   let mayStore = 0;
2784
2785   // DMASK was repurposed for GATHER4. 4 components are always
2786   // returned and DMASK works like a swizzle - it selects
2787   // the component to fetch. The only useful DMASK values are
2788   // 1=red, 2=green, 4=blue, 8=alpha. (e.g. 1 returns
2789   // (red,red,red,red) etc.) The ISA document doesn't mention
2790   // this.
2791   // Therefore, disable all code which updates DMASK by setting these two:
2792   let MIMG = 0;
2793   let hasPostISelHook = 0;
2794   let WQM = wqm;
2795 }
2796
2797 multiclass MIMG_Gather_Src_Helper <bits<7> op, string asm,
2798                                     RegisterClass dst_rc,
2799                                     int channels, int wqm> {
2800   def _V1 : MIMG_Gather_Helper <op, asm, dst_rc, VGPR_32, wqm>,
2801             MIMG_Mask<asm#"_V1", channels>;
2802   def _V2 : MIMG_Gather_Helper <op, asm, dst_rc, VReg_64, wqm>,
2803             MIMG_Mask<asm#"_V2", channels>;
2804   def _V4 : MIMG_Gather_Helper <op, asm, dst_rc, VReg_128, wqm>,
2805             MIMG_Mask<asm#"_V4", channels>;
2806   def _V8 : MIMG_Gather_Helper <op, asm, dst_rc, VReg_256, wqm>,
2807             MIMG_Mask<asm#"_V8", channels>;
2808   def _V16 : MIMG_Gather_Helper <op, asm, dst_rc, VReg_512, wqm>,
2809             MIMG_Mask<asm#"_V16", channels>;
2810 }
2811
2812 multiclass MIMG_Gather <bits<7> op, string asm> {
2813   defm _V1 : MIMG_Gather_Src_Helper<op, asm, VGPR_32, 1, 0>;
2814   defm _V2 : MIMG_Gather_Src_Helper<op, asm, VReg_64, 2, 0>;
2815   defm _V3 : MIMG_Gather_Src_Helper<op, asm, VReg_96, 3, 0>;
2816   defm _V4 : MIMG_Gather_Src_Helper<op, asm, VReg_128, 4, 0>;
2817 }
2818
2819 multiclass MIMG_Gather_WQM <bits<7> op, string asm> {
2820   defm _V1 : MIMG_Gather_Src_Helper<op, asm, VGPR_32, 1, 1>;
2821   defm _V2 : MIMG_Gather_Src_Helper<op, asm, VReg_64, 2, 1>;
2822   defm _V3 : MIMG_Gather_Src_Helper<op, asm, VReg_96, 3, 1>;
2823   defm _V4 : MIMG_Gather_Src_Helper<op, asm, VReg_128, 4, 1>;
2824 }
2825
2826 //===----------------------------------------------------------------------===//
2827 // Vector instruction mappings
2828 //===----------------------------------------------------------------------===//
2829
2830 // Maps an opcode in e32 form to its e64 equivalent
2831 def getVOPe64 : InstrMapping {
2832   let FilterClass = "VOP";
2833   let RowFields = ["OpName"];
2834   let ColFields = ["Size"];
2835   let KeyCol = ["4"];
2836   let ValueCols = [["8"]];
2837 }
2838
2839 // Maps an opcode in e64 form to its e32 equivalent
2840 def getVOPe32 : InstrMapping {
2841   let FilterClass = "VOP";
2842   let RowFields = ["OpName"];
2843   let ColFields = ["Size"];
2844   let KeyCol = ["8"];
2845   let ValueCols = [["4"]];
2846 }
2847
2848 def getMaskedMIMGOp : InstrMapping {
2849   let FilterClass = "MIMG_Mask";
2850   let RowFields = ["Op"];
2851   let ColFields = ["Channels"];
2852   let KeyCol = ["4"];
2853   let ValueCols = [["1"], ["2"], ["3"] ];
2854 }
2855
2856 // Maps an commuted opcode to its original version
2857 def getCommuteOrig : InstrMapping {
2858   let FilterClass = "VOP2_REV";
2859   let RowFields = ["RevOp"];
2860   let ColFields = ["IsOrig"];
2861   let KeyCol = ["0"];
2862   let ValueCols = [["1"]];
2863 }
2864
2865 // Maps an original opcode to its commuted version
2866 def getCommuteRev : InstrMapping {
2867   let FilterClass = "VOP2_REV";
2868   let RowFields = ["RevOp"];
2869   let ColFields = ["IsOrig"];
2870   let KeyCol = ["1"];
2871   let ValueCols = [["0"]];
2872 }
2873
2874 def getCommuteCmpOrig : InstrMapping {
2875   let FilterClass = "VOP2_REV";
2876   let RowFields = ["RevOp"];
2877   let ColFields = ["IsOrig"];
2878   let KeyCol = ["0"];
2879   let ValueCols = [["1"]];
2880 }
2881
2882 // Maps an original opcode to its commuted version
2883 def getCommuteCmpRev : InstrMapping {
2884   let FilterClass = "VOP2_REV";
2885   let RowFields = ["RevOp"];
2886   let ColFields = ["IsOrig"];
2887   let KeyCol = ["1"];
2888   let ValueCols = [["0"]];
2889 }
2890
2891
2892 def getMCOpcodeGen : InstrMapping {
2893   let FilterClass = "SIMCInstr";
2894   let RowFields = ["PseudoInstr"];
2895   let ColFields = ["Subtarget"];
2896   let KeyCol = [!cast<string>(SISubtarget.NONE)];
2897   let ValueCols = [[!cast<string>(SISubtarget.SI)],[!cast<string>(SISubtarget.VI)]];
2898 }
2899
2900 def getAddr64Inst : InstrMapping {
2901   let FilterClass = "MUBUFAddr64Table";
2902   let RowFields = ["OpName"];
2903   let ColFields = ["IsAddr64"];
2904   let KeyCol = ["0"];
2905   let ValueCols = [["1"]];
2906 }
2907
2908 // Maps an atomic opcode to its version with a return value.
2909 def getAtomicRetOp : InstrMapping {
2910   let FilterClass = "AtomicNoRet";
2911   let RowFields = ["NoRetOp"];
2912   let ColFields = ["IsRet"];
2913   let KeyCol = ["0"];
2914   let ValueCols = [["1"]];
2915 }
2916
2917 // Maps an atomic opcode to its returnless version.
2918 def getAtomicNoRetOp : InstrMapping {
2919   let FilterClass = "AtomicNoRet";
2920   let RowFields = ["NoRetOp"];
2921   let ColFields = ["IsRet"];
2922   let KeyCol = ["1"];
2923   let ValueCols = [["0"]];
2924 }
2925
2926 include "SIInstructions.td"
2927 include "CIInstructions.td"
2928 include "VIInstructions.td"