lib/Target/AMDGPU/SIInstrInfo.td

   1 //===-- SIInstrInfo.td - SI Instruction Infos -------------*- tablegen -*--===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 def isCI : Predicate<"Subtarget->getGeneration() "
  10                       ">= AMDGPUSubtarget::SEA_ISLANDS">;
  11 def isCIOnly : Predicate<"Subtarget->getGeneration() =="
  12                          "AMDGPUSubtarget::SEA_ISLANDS">,
  13   AssemblerPredicate <"FeatureSeaIslands">;
  14 def isVI : Predicate <
  15   "Subtarget->getGeneration() >= AMDGPUSubtarget::VOLCANIC_ISLANDS">,
  16   AssemblerPredicate<"FeatureGCN3Encoding">;
  17
  18 def DisableInst : Predicate <"false">, AssemblerPredicate<"FeatureDisable">;
  19
  20 class vop {
  21   field bits<9> SI3;
  22   field bits<10> VI3;
  23 }
  24
  25 class vopc <bits<8> si, bits<8> vi = !add(0x40, si)> : vop {
  26   field bits<8> SI = si;
  27   field bits<8> VI = vi;
  28
  29   field bits<9>  SI3 = {0, si{7-0}};
  30   field bits<10> VI3 = {0, 0, vi{7-0}};
  31 }
  32
  33 class vop1 <bits<8> si, bits<8> vi = si> : vop {
  34   field bits<8> SI = si;
  35   field bits<8> VI = vi;
  36
  37   field bits<9>  SI3 = {1, 1, si{6-0}};
  38   field bits<10> VI3 = !add(0x140, vi);
  39 }
  40
  41 class vop2 <bits<6> si, bits<6> vi = si> : vop {
  42   field bits<6> SI = si;
  43   field bits<6> VI = vi;
  44
  45   field bits<9>  SI3 = {1, 0, 0, si{5-0}};
  46   field bits<10> VI3 = {0, 1, 0, 0, vi{5-0}};
  47 }
  48
  49 // Specify a VOP2 opcode for SI and VOP3 opcode for VI
  50 // that doesn't have VOP2 encoding on VI
  51 class vop23 <bits<6> si, bits<10> vi> : vop2 <si> {
  52   let VI3 = vi;
  53 }
  54
  55 class vop3 <bits<9> si, bits<10> vi = {0, si}> : vop {
  56   let SI3 = si;
  57   let VI3 = vi;
  58 }
  59
  60 class sop1 <bits<8> si, bits<8> vi = si> {
  61   field bits<8> SI = si;
  62   field bits<8> VI = vi;
  63 }
  64
  65 class sop2 <bits<7> si, bits<7> vi = si> {
  66   field bits<7> SI = si;
  67   field bits<7> VI = vi;
  68 }
  69
  70 class sopk <bits<5> si, bits<5> vi = si> {
  71   field bits<5> SI = si;
  72   field bits<5> VI = vi;
  73 }
  74
  75 // Execpt for the NONE field, this must be kept in sync with the SISubtarget enum
  76 // in AMDGPUInstrInfo.cpp
  77 def SISubtarget {
  78   int NONE = -1;
  79   int SI = 0;
  80   int VI = 1;
  81 }
  82
  83 //===----------------------------------------------------------------------===//
  84 // SI DAG Nodes
  85 //===----------------------------------------------------------------------===//
  86
  87 def SIload_constant : SDNode<"AMDGPUISD::LOAD_CONSTANT",
  88   SDTypeProfile<1, 2, [SDTCisVT<0, f32>, SDTCisVT<1, v4i32>, SDTCisVT<2, i32>]>,
  89                       [SDNPMayLoad, SDNPMemOperand]
  90 >;
  91
  92 def SItbuffer_store : SDNode<"AMDGPUISD::TBUFFER_STORE_FORMAT",
  93   SDTypeProfile<0, 13,
  94     [SDTCisVT<0, v4i32>,   // rsrc(SGPR)
  95      SDTCisVT<1, iAny>,   // vdata(VGPR)
  96      SDTCisVT<2, i32>,    // num_channels(imm)
  97      SDTCisVT<3, i32>,    // vaddr(VGPR)
  98      SDTCisVT<4, i32>,    // soffset(SGPR)
  99      SDTCisVT<5, i32>,    // inst_offset(imm)
 100      SDTCisVT<6, i32>,    // dfmt(imm)
 101      SDTCisVT<7, i32>,    // nfmt(imm)
 102      SDTCisVT<8, i32>,    // offen(imm)
 103      SDTCisVT<9, i32>,    // idxen(imm)
 104      SDTCisVT<10, i32>,   // glc(imm)
 105      SDTCisVT<11, i32>,   // slc(imm)
 106      SDTCisVT<12, i32>    // tfe(imm)
 107     ]>,
 108   [SDNPMayStore, SDNPMemOperand, SDNPHasChain]
 109 >;
 110
 111 def SIload_input : SDNode<"AMDGPUISD::LOAD_INPUT",
 112   SDTypeProfile<1, 3, [SDTCisVT<0, v4f32>, SDTCisVT<1, v4i32>, SDTCisVT<2, i16>,
 113                        SDTCisVT<3, i32>]>
 114 >;
 115
 116 class SDSample<string opcode> : SDNode <opcode,
 117   SDTypeProfile<1, 4, [SDTCisVT<0, v4f32>, SDTCisVT<2, v32i8>,
 118                        SDTCisVT<3, v4i32>, SDTCisVT<4, i32>]>
 119 >;
 120
 121 def SIsample : SDSample<"AMDGPUISD::SAMPLE">;
 122 def SIsampleb : SDSample<"AMDGPUISD::SAMPLEB">;
 123 def SIsampled : SDSample<"AMDGPUISD::SAMPLED">;
 124 def SIsamplel : SDSample<"AMDGPUISD::SAMPLEL">;
 125
 126 def SIconstdata_ptr : SDNode<
 127   "AMDGPUISD::CONST_DATA_PTR", SDTypeProfile <1, 0, [SDTCisVT<0, i64>]>
 128 >;
 129
 130 //===----------------------------------------------------------------------===//
 131 // SDNodes and PatFrag for local loads and stores to enable s_mov_b32 m0, -1
 132 // to be glued to the memory instructions.
 133 //===----------------------------------------------------------------------===//
 134
 135 def SIld_local : SDNode <"ISD::LOAD", SDTLoad,
 136   [SDNPHasChain, SDNPMayLoad, SDNPMemOperand, SDNPInGlue]
 137 >;
 138
 139 def si_ld_local : PatFrag <(ops node:$ptr), (SIld_local node:$ptr), [{
 140   return isLocalLoad(cast<LoadSDNode>(N));
 141 }]>;
 142
 143 def si_load_local : PatFrag <(ops node:$ptr), (si_ld_local node:$ptr), [{
 144   return cast<LoadSDNode>(N)->getAddressingMode() == ISD::UNINDEXED &&
 145          cast<LoadSDNode>(N)->getExtensionType() == ISD::NON_EXTLOAD;
 146 }]>;
 147
 148 def si_load_local_align8 : Aligned8Bytes <
 149   (ops node:$ptr), (si_load_local node:$ptr)
 150 >;
 151
 152 def si_sextload_local : PatFrag <(ops node:$ptr), (si_ld_local node:$ptr), [{
 153   return cast<LoadSDNode>(N)->getExtensionType() == ISD::SEXTLOAD;
 154 }]>;
 155 def si_az_extload_local : AZExtLoadBase <si_ld_local>;
 156
 157 multiclass SIExtLoadLocal <PatFrag ld_node> {
 158
 159   def _i8 : PatFrag <(ops node:$ptr), (ld_node node:$ptr),
 160                      [{return cast<LoadSDNode>(N)->getMemoryVT() == MVT::i8;}]
 161   >;
 162
 163   def _i16 : PatFrag <(ops node:$ptr), (ld_node node:$ptr),
 164                      [{return cast<LoadSDNode>(N)->getMemoryVT() == MVT::i16;}]
 165   >;
 166 }
 167
 168 defm si_sextload_local : SIExtLoadLocal <si_sextload_local>;
 169 defm si_az_extload_local : SIExtLoadLocal <si_az_extload_local>;
 170
 171 def SIst_local : SDNode <"ISD::STORE", SDTStore,
 172   [SDNPHasChain, SDNPMayStore, SDNPMemOperand, SDNPInGlue]
 173 >;
 174
 175 def si_st_local : PatFrag <
 176   (ops node:$val, node:$ptr), (SIst_local node:$val, node:$ptr), [{
 177   return isLocalStore(cast<StoreSDNode>(N));
 178 }]>;
 179
 180 def si_store_local : PatFrag <
 181   (ops node:$val, node:$ptr), (si_st_local node:$val, node:$ptr), [{
 182   return cast<StoreSDNode>(N)->getAddressingMode() == ISD::UNINDEXED &&
 183          !cast<StoreSDNode>(N)->isTruncatingStore();
 184 }]>;
 185
 186 def si_store_local_align8 : Aligned8Bytes <
 187   (ops node:$val, node:$ptr), (si_store_local node:$val, node:$ptr)
 188 >;
 189
 190 def si_truncstore_local : PatFrag <
 191   (ops node:$val, node:$ptr), (si_st_local node:$val, node:$ptr), [{
 192   return cast<StoreSDNode>(N)->isTruncatingStore();
 193 }]>;
 194
 195 def si_truncstore_local_i8 : PatFrag <
 196   (ops node:$val, node:$ptr), (si_truncstore_local node:$val, node:$ptr), [{
 197   return cast<StoreSDNode>(N)->getMemoryVT() == MVT::i8;
 198 }]>;
 199
 200 def si_truncstore_local_i16 : PatFrag <
 201   (ops node:$val, node:$ptr), (si_truncstore_local node:$val, node:$ptr), [{
 202   return cast<StoreSDNode>(N)->getMemoryVT() == MVT::i16;
 203 }]>;
 204
 205 multiclass SIAtomicM0Glue2 <string op_name> {
 206
 207   def _glue : SDNode <"ISD::ATOMIC_"#op_name, SDTAtomic2,
 208     [SDNPHasChain, SDNPMayStore, SDNPMayLoad, SDNPMemOperand, SDNPInGlue]
 209   >;
 210
 211   def _local : local_binary_atomic_op <!cast<SDNode>(NAME#"_glue")>;
 212 }
 213
 214 defm si_atomic_load_add : SIAtomicM0Glue2 <"LOAD_ADD">;
 215 defm si_atomic_load_and : SIAtomicM0Glue2 <"LOAD_AND">;
 216 defm si_atomic_load_min : SIAtomicM0Glue2 <"LOAD_MIN">;
 217 defm si_atomic_load_max : SIAtomicM0Glue2 <"LOAD_MAX">;
 218 defm si_atomic_load_or : SIAtomicM0Glue2 <"LOAD_OR">;
 219 defm si_atomic_load_sub : SIAtomicM0Glue2 <"LOAD_SUB">;
 220 defm si_atomic_load_xor : SIAtomicM0Glue2 <"LOAD_XOR">;
 221 defm si_atomic_load_umin : SIAtomicM0Glue2 <"LOAD_UMIN">;
 222 defm si_atomic_load_umax : SIAtomicM0Glue2 <"LOAD_UMAX">;
 223 defm si_atomic_swap : SIAtomicM0Glue2 <"SWAP">;
 224
 225 def si_atomic_cmp_swap_glue : SDNode <"ISD::ATOMIC_CMP_SWAP", SDTAtomic3,
 226   [SDNPHasChain, SDNPMayStore, SDNPMayLoad, SDNPMemOperand, SDNPInGlue]
 227 >;
 228
 229 defm si_atomic_cmp_swap : AtomicCmpSwapLocal <si_atomic_cmp_swap_glue>;
 230
 231 // Transformation function, extract the lower 32bit of a 64bit immediate
 232 def LO32 : SDNodeXForm<imm, [{
 233   return CurDAG->getTargetConstant(N->getZExtValue() & 0xffffffff, SDLoc(N),
 234                                    MVT::i32);
 235 }]>;
 236
 237 def LO32f : SDNodeXForm<fpimm, [{
 238   APInt V = N->getValueAPF().bitcastToAPInt().trunc(32);
 239   return CurDAG->getTargetConstantFP(APFloat(APFloat::IEEEsingle, V), MVT::f32);
 240 }]>;
 241
 242 // Transformation function, extract the upper 32bit of a 64bit immediate
 243 def HI32 : SDNodeXForm<imm, [{
 244   return CurDAG->getTargetConstant(N->getZExtValue() >> 32, SDLoc(N), MVT::i32);
 245 }]>;
 246
 247 def HI32f : SDNodeXForm<fpimm, [{
 248   APInt V = N->getValueAPF().bitcastToAPInt().lshr(32).trunc(32);
 249   return CurDAG->getTargetConstantFP(APFloat(APFloat::IEEEsingle, V), SDLoc(N),
 250                                      MVT::f32);
 251 }]>;
 252
 253 def IMM8bitDWORD : PatLeaf <(imm),
 254   [{return (N->getZExtValue() & ~0x3FC) == 0;}]
 255 >;
 256
 257 def as_dword_i32imm : SDNodeXForm<imm, [{
 258   return CurDAG->getTargetConstant(N->getZExtValue() >> 2, SDLoc(N), MVT::i32);
 259 }]>;
 260
 261 def as_i1imm : SDNodeXForm<imm, [{
 262   return CurDAG->getTargetConstant(N->getZExtValue(), SDLoc(N), MVT::i1);
 263 }]>;
 264
 265 def as_i8imm : SDNodeXForm<imm, [{
 266   return CurDAG->getTargetConstant(N->getZExtValue(), SDLoc(N), MVT::i8);
 267 }]>;
 268
 269 def as_i16imm : SDNodeXForm<imm, [{
 270   return CurDAG->getTargetConstant(N->getSExtValue(), SDLoc(N), MVT::i16);
 271 }]>;
 272
 273 def as_i32imm: SDNodeXForm<imm, [{
 274   return CurDAG->getTargetConstant(N->getSExtValue(), SDLoc(N), MVT::i32);
 275 }]>;
 276
 277 def as_i64imm: SDNodeXForm<imm, [{
 278   return CurDAG->getTargetConstant(N->getSExtValue(), SDLoc(N), MVT::i64);
 279 }]>;
 280
 281 // Copied from the AArch64 backend:
 282 def bitcast_fpimm_to_i32 : SDNodeXForm<fpimm, [{
 283 return CurDAG->getTargetConstant(
 284   N->getValueAPF().bitcastToAPInt().getZExtValue(), SDLoc(N), MVT::i32);
 285 }]>;
 286
 287 // Copied from the AArch64 backend:
 288 def bitcast_fpimm_to_i64 : SDNodeXForm<fpimm, [{
 289 return CurDAG->getTargetConstant(
 290   N->getValueAPF().bitcastToAPInt().getZExtValue(), SDLoc(N), MVT::i64);
 291 }]>;
 292
 293 def IMM8bit : PatLeaf <(imm),
 294   [{return isUInt<8>(N->getZExtValue());}]
 295 >;
 296
 297 def IMM12bit : PatLeaf <(imm),
 298   [{return isUInt<12>(N->getZExtValue());}]
 299 >;
 300
 301 def IMM16bit : PatLeaf <(imm),
 302   [{return isUInt<16>(N->getZExtValue());}]
 303 >;
 304
 305 def IMM20bit : PatLeaf <(imm),
 306   [{return isUInt<20>(N->getZExtValue());}]
 307 >;
 308
 309 def IMM32bit : PatLeaf <(imm),
 310   [{return isUInt<32>(N->getZExtValue());}]
 311 >;
 312
 313 def mubuf_vaddr_offset : PatFrag<
 314   (ops node:$ptr, node:$offset, node:$imm_offset),
 315   (add (add node:$ptr, node:$offset), node:$imm_offset)
 316 >;
 317
 318 class InlineImm <ValueType vt> : PatLeaf <(vt imm), [{
 319   return isInlineImmediate(N);
 320 }]>;
 321
 322 class InlineFPImm <ValueType vt> : PatLeaf <(vt fpimm), [{
 323   return isInlineImmediate(N);
 324 }]>;
 325
 326 class SGPRImm <dag frag> : PatLeaf<frag, [{
 327   if (Subtarget->getGeneration() < AMDGPUSubtarget::SOUTHERN_ISLANDS) {
 328     return false;
 329   }
 330   const SIRegisterInfo *SIRI =
 331       static_cast<const SIRegisterInfo *>(Subtarget->getRegisterInfo());
 332   for (SDNode::use_iterator U = N->use_begin(), E = SDNode::use_end();
 333                                                 U != E; ++U) {
 334     if (SIRI->isSGPRClass(getOperandRegClass(*U, U.getOperandNo()))) {
 335       return true;
 336     }
 337   }
 338   return false;
 339 }]>;
 340
 341 //===----------------------------------------------------------------------===//
 342 // Custom Operands
 343 //===----------------------------------------------------------------------===//
 344
 345 def FRAMEri32 : Operand<iPTR> {
 346   let MIOperandInfo = (ops i32:$ptr, i32imm:$index);
 347 }
 348
 349 def SoppBrTarget : AsmOperandClass {
 350   let Name = "SoppBrTarget";
 351   let ParserMethod = "parseSOppBrTarget";
 352 }
 353
 354 def sopp_brtarget : Operand<OtherVT> {
 355   let EncoderMethod = "getSOPPBrEncoding";
 356   let OperandType = "OPERAND_PCREL";
 357   let ParserMatchClass = SoppBrTarget;
 358 }
 359
 360 include "SIInstrFormats.td"
 361 include "VIInstrFormats.td"
 362
 363 def MubufOffsetMatchClass : AsmOperandClass {
 364   let Name = "MubufOffset";
 365   let ParserMethod = "parseMubufOptionalOps";
 366   let RenderMethod = "addImmOperands";
 367 }
 368
 369 class DSOffsetBaseMatchClass <string parser> : AsmOperandClass {
 370   let Name = "DSOffset"#parser;
 371   let ParserMethod = parser;
 372   let RenderMethod = "addImmOperands";
 373   let PredicateMethod = "isDSOffset";
 374 }
 375
 376 def DSOffsetMatchClass : DSOffsetBaseMatchClass <"parseDSOptionalOps">;
 377 def DSOffsetGDSMatchClass : DSOffsetBaseMatchClass <"parseDSOffsetOptional">;
 378
 379 def DSOffset01MatchClass : AsmOperandClass {
 380   let Name = "DSOffset1";
 381   let ParserMethod = "parseDSOff01OptionalOps";
 382   let RenderMethod = "addImmOperands";
 383   let PredicateMethod = "isDSOffset01";
 384 }
 385
 386 class GDSBaseMatchClass <string parser> : AsmOperandClass {
 387   let Name = "GDS"#parser;
 388   let PredicateMethod = "isImm";
 389   let ParserMethod = parser;
 390   let RenderMethod = "addImmOperands";
 391 }
 392
 393 def GDSMatchClass : GDSBaseMatchClass <"parseDSOptionalOps">;
 394 def GDS01MatchClass : GDSBaseMatchClass <"parseDSOff01OptionalOps">;
 395
 396 class GLCBaseMatchClass <string parser> : AsmOperandClass {
 397   let Name = "GLC"#parser;
 398   let PredicateMethod = "isImm";
 399   let ParserMethod = parser;
 400   let RenderMethod = "addImmOperands";
 401 }
 402
 403 def GLCMubufMatchClass : GLCBaseMatchClass <"parseMubufOptionalOps">;
 404 def GLCFlatMatchClass : GLCBaseMatchClass <"parseFlatOptionalOps">;
 405
 406 class SLCBaseMatchClass <string parser> : AsmOperandClass {
 407   let Name = "SLC"#parser;
 408   let PredicateMethod = "isImm";
 409   let ParserMethod = parser;
 410   let RenderMethod = "addImmOperands";
 411 }
 412
 413 def SLCMubufMatchClass : SLCBaseMatchClass <"parseMubufOptionalOps">;
 414 def SLCFlatMatchClass : SLCBaseMatchClass <"parseFlatOptionalOps">;
 415 def SLCFlatAtomicMatchClass : SLCBaseMatchClass <"parseFlatAtomicOptionalOps">;
 416
 417 class TFEBaseMatchClass <string parser> : AsmOperandClass {
 418   let Name = "TFE"#parser;
 419   let PredicateMethod = "isImm";
 420   let ParserMethod = parser;
 421   let RenderMethod = "addImmOperands";
 422 }
 423
 424 def TFEMubufMatchClass : TFEBaseMatchClass <"parseMubufOptionalOps">;
 425 def TFEFlatMatchClass : TFEBaseMatchClass <"parseFlatOptionalOps">;
 426 def TFEFlatAtomicMatchClass : TFEBaseMatchClass <"parseFlatAtomicOptionalOps">;
 427
 428 def OModMatchClass : AsmOperandClass {
 429   let Name = "OMod";
 430   let PredicateMethod = "isImm";
 431   let ParserMethod = "parseVOP3OptionalOps";
 432   let RenderMethod = "addImmOperands";
 433 }
 434
 435 def ClampMatchClass : AsmOperandClass {
 436   let Name = "Clamp";
 437   let PredicateMethod = "isImm";
 438   let ParserMethod = "parseVOP3OptionalOps";
 439   let RenderMethod = "addImmOperands";
 440 }
 441
 442 class SMRDOffsetBaseMatchClass <string predicate> : AsmOperandClass {
 443   let Name = "SMRDOffset"#predicate;
 444   let PredicateMethod = predicate;
 445   let RenderMethod = "addImmOperands";
 446 }
 447
 448 def SMRDOffsetMatchClass : SMRDOffsetBaseMatchClass <"isSMRDOffset">;
 449 def SMRDLiteralOffsetMatchClass : SMRDOffsetBaseMatchClass <
 450   "isSMRDLiteralOffset"
 451 >;
 452
 453 let OperandType = "OPERAND_IMMEDIATE" in {
 454
 455 def offen : Operand<i1> {
 456   let PrintMethod = "printOffen";
 457 }
 458 def idxen : Operand<i1> {
 459   let PrintMethod = "printIdxen";
 460 }
 461 def addr64 : Operand<i1> {
 462   let PrintMethod = "printAddr64";
 463 }
 464 def mbuf_offset : Operand<i16> {
 465   let PrintMethod = "printMBUFOffset";
 466   let ParserMatchClass = MubufOffsetMatchClass;
 467 }
 468 class ds_offset_base <AsmOperandClass mc> : Operand<i16> {
 469   let PrintMethod = "printDSOffset";
 470   let ParserMatchClass = mc;
 471 }
 472 def ds_offset : ds_offset_base <DSOffsetMatchClass>;
 473 def ds_offset_gds : ds_offset_base <DSOffsetGDSMatchClass>;
 474
 475 def ds_offset0 : Operand<i8> {
 476   let PrintMethod = "printDSOffset0";
 477   let ParserMatchClass = DSOffset01MatchClass;
 478 }
 479 def ds_offset1 : Operand<i8> {
 480   let PrintMethod = "printDSOffset1";
 481   let ParserMatchClass = DSOffset01MatchClass;
 482 }
 483 class gds_base <AsmOperandClass mc> : Operand <i1> {
 484   let PrintMethod = "printGDS";
 485   let ParserMatchClass = mc;
 486 }
 487 def gds : gds_base <GDSMatchClass>;
 488
 489 def gds01 : gds_base <GDS01MatchClass>;
 490
 491 class glc_base <AsmOperandClass mc> : Operand <i1> {
 492   let PrintMethod = "printGLC";
 493   let ParserMatchClass = mc;
 494 }
 495
 496 def glc : glc_base <GLCMubufMatchClass>;
 497 def glc_flat : glc_base <GLCFlatMatchClass>;
 498
 499 class slc_base <AsmOperandClass mc> : Operand <i1> {
 500   let PrintMethod = "printSLC";
 501   let ParserMatchClass = mc;
 502 }
 503
 504 def slc : slc_base <SLCMubufMatchClass>;
 505 def slc_flat : slc_base <SLCFlatMatchClass>;
 506 def slc_flat_atomic : slc_base <SLCFlatAtomicMatchClass>;
 507
 508 class tfe_base <AsmOperandClass mc> : Operand <i1> {
 509   let PrintMethod = "printTFE";
 510   let ParserMatchClass = mc;
 511 }
 512
 513 def tfe : tfe_base <TFEMubufMatchClass>;
 514 def tfe_flat : tfe_base <TFEFlatMatchClass>;
 515 def tfe_flat_atomic : tfe_base <TFEFlatAtomicMatchClass>;
 516
 517 def omod : Operand <i32> {
 518   let PrintMethod = "printOModSI";
 519   let ParserMatchClass = OModMatchClass;
 520 }
 521
 522 def ClampMod : Operand <i1> {
 523   let PrintMethod = "printClampSI";
 524   let ParserMatchClass = ClampMatchClass;
 525 }
 526
 527 def smrd_offset : Operand <i32> {
 528   let PrintMethod = "printU32ImmOperand";
 529   let ParserMatchClass = SMRDOffsetMatchClass;
 530 }
 531
 532 def smrd_literal_offset : Operand <i32> {
 533   let PrintMethod = "printU32ImmOperand";
 534   let ParserMatchClass = SMRDLiteralOffsetMatchClass;
 535 }
 536
 537 } // End OperandType = "OPERAND_IMMEDIATE"
 538
 539 def VOPDstS64 : VOPDstOperand <SReg_64>;
 540
 541 //===----------------------------------------------------------------------===//
 542 // Complex patterns
 543 //===----------------------------------------------------------------------===//
 544
 545 def DS1Addr1Offset : ComplexPattern<i32, 2, "SelectDS1Addr1Offset">;
 546 def DS64Bit4ByteAligned : ComplexPattern<i32, 3, "SelectDS64Bit4ByteAligned">;
 547
 548 def MUBUFAddr32 : ComplexPattern<i64, 9, "SelectMUBUFAddr32">;
 549 def MUBUFAddr64 : ComplexPattern<i64, 7, "SelectMUBUFAddr64">;
 550 def MUBUFAddr64Atomic : ComplexPattern<i64, 5, "SelectMUBUFAddr64">;
 551 def MUBUFScratch : ComplexPattern<i64, 4, "SelectMUBUFScratch">;
 552 def MUBUFOffset : ComplexPattern<i64, 6, "SelectMUBUFOffset">;
 553 def MUBUFOffsetAtomic : ComplexPattern<i64, 4, "SelectMUBUFOffset">;
 554
 555 def SMRDImm   : ComplexPattern<i64, 2, "SelectSMRDImm">;
 556 def SMRDImm32 : ComplexPattern<i64, 2, "SelectSMRDImm32">;
 557 def SMRDSgpr  : ComplexPattern<i64, 2, "SelectSMRDSgpr">;
 558 def SMRDBufferImm   : ComplexPattern<i32, 1, "SelectSMRDBufferImm">;
 559 def SMRDBufferImm32 : ComplexPattern<i32, 1, "SelectSMRDBufferImm32">;
 560 def SMRDBufferSgpr  : ComplexPattern<i32, 1, "SelectSMRDBufferSgpr">;
 561
 562 def VOP3Mods0 : ComplexPattern<untyped, 4, "SelectVOP3Mods0">;
 563 def VOP3NoMods0 : ComplexPattern<untyped, 4, "SelectVOP3NoMods0">;
 564 def VOP3Mods0Clamp : ComplexPattern<untyped, 3, "SelectVOP3Mods0Clamp">;
 565 def VOP3Mods0Clamp0OMod : ComplexPattern<untyped, 4, "SelectVOP3Mods0Clamp0OMod">;
 566 def VOP3Mods  : ComplexPattern<untyped, 2, "SelectVOP3Mods">;
 567 def VOP3NoMods : ComplexPattern<untyped, 2, "SelectVOP3NoMods">;
 568
 569 //===----------------------------------------------------------------------===//
 570 // SI assembler operands
 571 //===----------------------------------------------------------------------===//
 572
 573 def SIOperand {
 574   int ZERO = 0x80;
 575   int VCC = 0x6A;
 576   int FLAT_SCR = 0x68;
 577 }
 578
 579 def SRCMODS {
 580   int NONE = 0;
 581   int NEG = 1;
 582 }
 583
 584 def DSTCLAMP {
 585   int NONE = 0;
 586 }
 587
 588 def DSTOMOD {
 589   int NONE = 0;
 590 }
 591
 592 //===----------------------------------------------------------------------===//
 593 //
 594 // SI Instruction multiclass helpers.
 595 //
 596 // Instructions with _32 take 32-bit operands.
 597 // Instructions with _64 take 64-bit operands.
 598 //
 599 // VOP_* instructions can use either a 32-bit or 64-bit encoding.  The 32-bit
 600 // encoding is the standard encoding, but instruction that make use of
 601 // any of the instruction modifiers must use the 64-bit encoding.
 602 //
 603 // Instructions with _e32 use the 32-bit encoding.
 604 // Instructions with _e64 use the 64-bit encoding.
 605 //
 606 //===----------------------------------------------------------------------===//
 607
 608 class SIMCInstr <string pseudo, int subtarget> {
 609   string PseudoInstr = pseudo;
 610   int Subtarget = subtarget;
 611 }
 612
 613 //===----------------------------------------------------------------------===//
 614 // EXP classes
 615 //===----------------------------------------------------------------------===//
 616
 617 class EXPCommon : InstSI<
 618   (outs),
 619   (ins i32imm:$en, i32imm:$tgt, i32imm:$compr, i32imm:$done, i32imm:$vm,
 620        VGPR_32:$src0, VGPR_32:$src1, VGPR_32:$src2, VGPR_32:$src3),
 621   "exp $en, $tgt, $compr, $done, $vm, $src0, $src1, $src2, $src3",
 622   [] > {
 623
 624   let EXP_CNT = 1;
 625   let Uses = [EXEC];
 626 }
 627
 628 multiclass EXP_m {
 629
 630   let isPseudo = 1, isCodeGenOnly = 1 in {
 631     def "" : EXPCommon, SIMCInstr <"exp", SISubtarget.NONE> ;
 632   }
 633
 634   def _si : EXPCommon, SIMCInstr <"exp", SISubtarget.SI>, EXPe;
 635
 636   def _vi : EXPCommon, SIMCInstr <"exp", SISubtarget.VI>, EXPe_vi;
 637 }
 638
 639 //===----------------------------------------------------------------------===//
 640 // Scalar classes
 641 //===----------------------------------------------------------------------===//
 642
 643 class SOP1_Pseudo <string opName, dag outs, dag ins, list<dag> pattern> :
 644   SOP1 <outs, ins, "", pattern>,
 645   SIMCInstr<opName, SISubtarget.NONE> {
 646   let isPseudo = 1;
 647   let isCodeGenOnly = 1;
 648 }
 649
 650 class SOP1_Real_si <sop1 op, string opName, dag outs, dag ins, string asm> :
 651   SOP1 <outs, ins, asm, []>,
 652   SOP1e <op.SI>,
 653   SIMCInstr<opName, SISubtarget.SI> {
 654   let isCodeGenOnly = 0;
 655   let AssemblerPredicates = [isSICI];
 656 }
 657
 658 class SOP1_Real_vi <sop1 op, string opName, dag outs, dag ins, string asm> :
 659   SOP1 <outs, ins, asm, []>,
 660   SOP1e <op.VI>,
 661   SIMCInstr<opName, SISubtarget.VI> {
 662   let isCodeGenOnly = 0;
 663   let AssemblerPredicates = [isVI];
 664 }
 665
 666 multiclass SOP1_m <sop1 op, string opName, dag outs, dag ins, string asm,
 667                    list<dag> pattern> {
 668
 669   def "" : SOP1_Pseudo <opName, outs, ins, pattern>;
 670
 671   def _si : SOP1_Real_si <op, opName, outs, ins, asm>;
 672
 673   def _vi : SOP1_Real_vi <op, opName, outs, ins, asm>;
 674
 675 }
 676
 677 multiclass SOP1_32 <sop1 op, string opName, list<dag> pattern> : SOP1_m <
 678     op, opName, (outs SReg_32:$dst), (ins SSrc_32:$src0),
 679     opName#" $dst, $src0", pattern
 680 >;
 681
 682 multiclass SOP1_64 <sop1 op, string opName, list<dag> pattern> : SOP1_m <
 683     op, opName, (outs SReg_64:$dst), (ins SSrc_64:$src0),
 684     opName#" $dst, $src0", pattern
 685 >;
 686
 687 // no input, 64-bit output.
 688 multiclass SOP1_64_0 <sop1 op, string opName, list<dag> pattern> {
 689   def "" : SOP1_Pseudo <opName, (outs SReg_64:$dst), (ins), pattern>;
 690
 691   def _si : SOP1_Real_si <op, opName, (outs SReg_64:$dst), (ins),
 692     opName#" $dst"> {
 693     let ssrc0 = 0;
 694   }
 695
 696   def _vi : SOP1_Real_vi <op, opName, (outs SReg_64:$dst), (ins),
 697     opName#" $dst"> {
 698     let ssrc0 = 0;
 699   }
 700 }
 701
 702 // 64-bit input, no output
 703 multiclass SOP1_1 <sop1 op, string opName, list<dag> pattern> {
 704   def "" : SOP1_Pseudo <opName, (outs), (ins SReg_64:$src0), pattern>;
 705
 706   def _si : SOP1_Real_si <op, opName, (outs), (ins SReg_64:$src0),
 707     opName#" $src0"> {
 708     let sdst = 0;
 709   }
 710
 711   def _vi : SOP1_Real_vi <op, opName, (outs), (ins SReg_64:$src0),
 712     opName#" $src0"> {
 713     let sdst = 0;
 714   }
 715 }
 716
 717 // 64-bit input, 32-bit output.
 718 multiclass SOP1_32_64 <sop1 op, string opName, list<dag> pattern> : SOP1_m <
 719     op, opName, (outs SReg_32:$dst), (ins SSrc_64:$src0),
 720     opName#" $dst, $src0", pattern
 721 >;
 722
 723 class SOP2_Pseudo<string opName, dag outs, dag ins, list<dag> pattern> :
 724   SOP2<outs, ins, "", pattern>,
 725   SIMCInstr<opName, SISubtarget.NONE> {
 726   let isPseudo = 1;
 727   let isCodeGenOnly = 1;
 728   let Size = 4;
 729
 730   // Pseudo instructions have no encodings, but adding this field here allows
 731   // us to do:
 732   // let sdst = xxx in {
 733   // for multiclasses that include both real and pseudo instructions.
 734   field bits<7> sdst = 0;
 735 }
 736
 737 class SOP2_Real_si<sop2 op, string opName, dag outs, dag ins, string asm> :
 738   SOP2<outs, ins, asm, []>,
 739   SOP2e<op.SI>,
 740   SIMCInstr<opName, SISubtarget.SI> {
 741   let AssemblerPredicates = [isSICI];
 742 }
 743
 744 class SOP2_Real_vi<sop2 op, string opName, dag outs, dag ins, string asm> :
 745   SOP2<outs, ins, asm, []>,
 746   SOP2e<op.VI>,
 747   SIMCInstr<opName, SISubtarget.VI> {
 748   let AssemblerPredicates = [isVI];
 749 }
 750
 751 multiclass SOP2_m <sop2 op, string opName, dag outs, dag ins, string asm,
 752                    list<dag> pattern> {
 753
 754   def "" : SOP2_Pseudo <opName, outs, ins, pattern>;
 755
 756   def _si : SOP2_Real_si <op, opName, outs, ins, asm>;
 757
 758   def _vi : SOP2_Real_vi <op, opName, outs, ins, asm>;
 759
 760 }
 761
 762 multiclass SOP2_32 <sop2 op, string opName, list<dag> pattern> : SOP2_m <
 763     op, opName, (outs SReg_32:$dst), (ins SSrc_32:$src0, SSrc_32:$src1),
 764     opName#" $dst, $src0, $src1", pattern
 765 >;
 766
 767 multiclass SOP2_64 <sop2 op, string opName, list<dag> pattern> : SOP2_m <
 768     op, opName, (outs SReg_64:$dst), (ins SSrc_64:$src0, SSrc_64:$src1),
 769     opName#" $dst, $src0, $src1", pattern
 770 >;
 771
 772 multiclass SOP2_64_32 <sop2 op, string opName, list<dag> pattern> : SOP2_m <
 773     op, opName, (outs SReg_64:$dst), (ins SSrc_64:$src0, SSrc_32:$src1),
 774     opName#" $dst, $src0, $src1", pattern
 775 >;
 776
 777 class SOPC_Helper <bits<7> op, RegisterOperand rc, ValueType vt,
 778                     string opName, PatLeaf cond> : SOPC <
 779   op, (outs), (ins rc:$src0, rc:$src1),
 780   opName#" $src0, $src1", []> {
 781   let Defs = [SCC];
 782 }
 783
 784 class SOPC_32<bits<7> op, string opName, PatLeaf cond = COND_NULL>
 785   : SOPC_Helper<op, SSrc_32, i32, opName, cond>;
 786
 787 class SOPC_64<bits<7> op, string opName, PatLeaf cond = COND_NULL>
 788   : SOPC_Helper<op, SSrc_64, i64, opName, cond>;
 789
 790 class SOPK_Pseudo <string opName, dag outs, dag ins, list<dag> pattern> :
 791   SOPK <outs, ins, "", pattern>,
 792   SIMCInstr<opName, SISubtarget.NONE> {
 793   let isPseudo = 1;
 794   let isCodeGenOnly = 1;
 795 }
 796
 797 class SOPK_Real_si <sopk op, string opName, dag outs, dag ins, string asm> :
 798   SOPK <outs, ins, asm, []>,
 799   SOPKe <op.SI>,
 800   SIMCInstr<opName, SISubtarget.SI> {
 801   let AssemblerPredicates = [isSICI];
 802   let isCodeGenOnly = 0;
 803 }
 804
 805 class SOPK_Real_vi <sopk op, string opName, dag outs, dag ins, string asm> :
 806   SOPK <outs, ins, asm, []>,
 807   SOPKe <op.VI>,
 808   SIMCInstr<opName, SISubtarget.VI> {
 809   let AssemblerPredicates = [isVI];
 810   let isCodeGenOnly = 0;
 811 }
 812
 813 multiclass SOPK_m <sopk op, string opName, dag outs, dag ins, string opAsm,
 814                    string asm = opName#opAsm> {
 815   def "" : SOPK_Pseudo <opName, outs, ins, []>;
 816
 817   def _si : SOPK_Real_si <op, opName, outs, ins, asm>;
 818
 819   def _vi : SOPK_Real_vi <op, opName, outs, ins, asm>;
 820
 821 }
 822
 823 multiclass SOPK_32 <sopk op, string opName, list<dag> pattern> {
 824   def "" : SOPK_Pseudo <opName, (outs SReg_32:$dst), (ins u16imm:$src0),
 825     pattern>;
 826
 827   def _si : SOPK_Real_si <op, opName, (outs SReg_32:$dst), (ins u16imm:$src0),
 828     opName#" $dst, $src0">;
 829
 830   def _vi : SOPK_Real_vi <op, opName, (outs SReg_32:$dst), (ins u16imm:$src0),
 831     opName#" $dst, $src0">;
 832 }
 833
 834 multiclass SOPK_SCC <sopk op, string opName, list<dag> pattern> {
 835   def "" : SOPK_Pseudo <opName, (outs),
 836     (ins SReg_32:$src0, u16imm:$src1), pattern> {
 837     let Defs = [SCC];
 838   }
 839
 840
 841   def _si : SOPK_Real_si <op, opName, (outs),
 842     (ins SReg_32:$sdst, u16imm:$simm16), opName#" $sdst, $simm16"> {
 843     let Defs = [SCC];
 844   }
 845
 846   def _vi : SOPK_Real_vi <op, opName, (outs),
 847     (ins SReg_32:$sdst, u16imm:$simm16), opName#" $sdst, $simm16"> {
 848     let Defs = [SCC];
 849   }
 850 }
 851
 852 multiclass SOPK_32TIE <sopk op, string opName, list<dag> pattern> : SOPK_m <
 853   op, opName, (outs SReg_32:$sdst), (ins SReg_32:$src0, u16imm:$simm16),
 854   " $sdst, $simm16"
 855 >;
 856
 857 multiclass SOPK_IMM32 <sopk op, string opName, dag outs, dag ins,
 858                        string argAsm, string asm = opName#argAsm> {
 859
 860   def "" : SOPK_Pseudo <opName, outs, ins, []>;
 861
 862   def _si : SOPK <outs, ins, asm, []>,
 863             SOPK64e <op.SI>,
 864             SIMCInstr<opName, SISubtarget.SI> {
 865               let AssemblerPredicates = [isSICI];
 866               let isCodeGenOnly = 0;
 867             }
 868
 869   def _vi : SOPK <outs, ins, asm, []>,
 870             SOPK64e <op.VI>,
 871             SIMCInstr<opName, SISubtarget.VI> {
 872               let AssemblerPredicates = [isVI];
 873               let isCodeGenOnly = 0;
 874             }
 875 }
 876 //===----------------------------------------------------------------------===//
 877 // SMRD classes
 878 //===----------------------------------------------------------------------===//
 879
 880 class SMRD_Pseudo <string opName, dag outs, dag ins, list<dag> pattern> :
 881   SMRD <outs, ins, "", pattern>,
 882   SIMCInstr<opName, SISubtarget.NONE> {
 883   let isPseudo = 1;
 884   let isCodeGenOnly = 1;
 885 }
 886
 887 class SMRD_Real_si <bits<5> op, string opName, bit imm, dag outs, dag ins,
 888                     string asm> :
 889   SMRD <outs, ins, asm, []>,
 890   SMRDe <op, imm>,
 891   SIMCInstr<opName, SISubtarget.SI> {
 892   let AssemblerPredicates = [isSICI];
 893 }
 894
 895 class SMRD_Real_vi <bits<8> op, string opName, bit imm, dag outs, dag ins,
 896                     string asm> :
 897   SMRD <outs, ins, asm, []>,
 898   SMEMe_vi <op, imm>,
 899   SIMCInstr<opName, SISubtarget.VI> {
 900   let AssemblerPredicates = [isVI];
 901 }
 902
 903 multiclass SMRD_m <bits<5> op, string opName, bit imm, dag outs, dag ins,
 904                    string asm, list<dag> pattern> {
 905
 906   def "" : SMRD_Pseudo <opName, outs, ins, pattern>;
 907
 908   def _si : SMRD_Real_si <op, opName, imm, outs, ins, asm>;
 909
 910   // glc is only applicable to scalar stores, which are not yet
 911   // implemented.
 912   let glc = 0 in {
 913     def _vi : SMRD_Real_vi <{0, 0, 0, op}, opName, imm, outs, ins, asm>;
 914   }
 915 }
 916
 917 multiclass SMRD_Helper <bits<5> op, string opName, RegisterClass baseClass,
 918                         RegisterClass dstClass> {
 919   defm _IMM : SMRD_m <
 920     op, opName#"_IMM", 1, (outs dstClass:$dst),
 921     (ins baseClass:$sbase, smrd_offset:$offset),
 922     opName#" $dst, $sbase, $offset", []
 923   >;
 924
 925   def _IMM_ci : SMRD <
 926     (outs dstClass:$dst), (ins baseClass:$sbase, smrd_literal_offset:$offset),
 927     opName#" $dst, $sbase, $offset", []>, SMRD_IMMe_ci <op> {
 928     let AssemblerPredicates = [isCIOnly];
 929   }
 930
 931   defm _SGPR : SMRD_m <
 932     op, opName#"_SGPR", 0, (outs dstClass:$dst),
 933     (ins baseClass:$sbase, SReg_32:$soff),
 934     opName#" $dst, $sbase, $soff", []
 935   >;
 936 }
 937
 938 //===----------------------------------------------------------------------===//
 939 // Vector ALU classes
 940 //===----------------------------------------------------------------------===//
 941
 942 // This must always be right before the operand being input modified.
 943 def InputMods : OperandWithDefaultOps <i32, (ops (i32 0))> {
 944   let PrintMethod = "printOperandAndMods";
 945 }
 946
 947 def InputModsMatchClass : AsmOperandClass {
 948   let Name = "RegWithInputMods";
 949 }
 950
 951 def InputModsNoDefault : Operand <i32> {
 952   let PrintMethod = "printOperandAndMods";
 953   let ParserMatchClass = InputModsMatchClass;
 954 }
 955
 956 class getNumSrcArgs<ValueType Src1, ValueType Src2> {
 957   int ret =
 958     !if (!eq(Src1.Value, untyped.Value),      1,   // VOP1
 959          !if (!eq(Src2.Value, untyped.Value), 2,   // VOP2
 960                                               3)); // VOP3
 961 }
 962
 963 // Returns the register class to use for the destination of VOP[123C]
 964 // instructions for the given VT.
 965 class getVALUDstForVT<ValueType VT> {
 966   RegisterOperand ret = !if(!eq(VT.Size, 32), VOPDstOperand<VGPR_32>,
 967                           !if(!eq(VT.Size, 64), VOPDstOperand<VReg_64>,
 968                             VOPDstOperand<SReg_64>)); // else VT == i1
 969 }
 970
 971 // Returns the register class to use for source 0 of VOP[12C]
 972 // instructions for the given VT.
 973 class getVOPSrc0ForVT<ValueType VT> {
 974   RegisterOperand ret = !if(!eq(VT.Size, 32), VSrc_32, VSrc_64);
 975 }
 976
 977 // Returns the register class to use for source 1 of VOP[12C] for the
 978 // given VT.
 979 class getVOPSrc1ForVT<ValueType VT> {
 980   RegisterClass ret = !if(!eq(VT.Size, 32), VGPR_32, VReg_64);
 981 }
 982
 983 // Returns the register class to use for sources of VOP3 instructions for the
 984 // given VT.
 985 class getVOP3SrcForVT<ValueType VT> {
 986   RegisterOperand ret = !if(!eq(VT.Size, 32), VCSrc_32, VCSrc_64);
 987 }
 988
 989 // Returns 1 if the source arguments have modifiers, 0 if they do not.
 990 class hasModifiers<ValueType SrcVT> {
 991   bit ret = !if(!eq(SrcVT.Value, f32.Value), 1,
 992             !if(!eq(SrcVT.Value, f64.Value), 1, 0));
 993 }
 994
 995 // Returns the input arguments for VOP[12C] instructions for the given SrcVT.
 996 class getIns32 <RegisterOperand Src0RC, RegisterClass Src1RC, int NumSrcArgs> {
 997   dag ret = !if(!eq(NumSrcArgs, 1), (ins Src0RC:$src0),               // VOP1
 998             !if(!eq(NumSrcArgs, 2), (ins Src0RC:$src0, Src1RC:$src1), // VOP2
 999                                     (ins)));
1000 }
1001
1002 // Returns the input arguments for VOP3 instructions for the given SrcVT.
1003 class getIns64 <RegisterOperand Src0RC, RegisterOperand Src1RC,
1004                 RegisterOperand Src2RC, int NumSrcArgs,
1005                 bit HasModifiers> {
1006
1007   dag ret =
1008     !if (!eq(NumSrcArgs, 1),
1009       !if (!eq(HasModifiers, 1),
1010         // VOP1 with modifiers
1011         (ins InputModsNoDefault:$src0_modifiers, Src0RC:$src0,
1012              ClampMod:$clamp, omod:$omod)
1013       /* else */,
1014         // VOP1 without modifiers
1015         (ins Src0RC:$src0)
1016       /* endif */ ),
1017     !if (!eq(NumSrcArgs, 2),
1018       !if (!eq(HasModifiers, 1),
1019         // VOP 2 with modifiers
1020         (ins InputModsNoDefault:$src0_modifiers, Src0RC:$src0,
1021              InputModsNoDefault:$src1_modifiers, Src1RC:$src1,
1022              ClampMod:$clamp, omod:$omod)
1023       /* else */,
1024         // VOP2 without modifiers
1025         (ins Src0RC:$src0, Src1RC:$src1)
1026       /* endif */ )
1027     /* NumSrcArgs == 3 */,
1028       !if (!eq(HasModifiers, 1),
1029         // VOP3 with modifiers
1030         (ins InputModsNoDefault:$src0_modifiers, Src0RC:$src0,
1031              InputModsNoDefault:$src1_modifiers, Src1RC:$src1,
1032              InputModsNoDefault:$src2_modifiers, Src2RC:$src2,
1033              ClampMod:$clamp, omod:$omod)
1034       /* else */,
1035         // VOP3 without modifiers
1036         (ins Src0RC:$src0, Src1RC:$src1, Src2RC:$src2)
1037       /* endif */ )));
1038 }
1039
1040 // Returns the assembly string for the inputs and outputs of a VOP[12C]
1041 // instruction.  This does not add the _e32 suffix, so it can be reused
1042 // by getAsm64.
1043 class getAsm32 <int NumSrcArgs> {
1044   string src1 = ", $src1";
1045   string src2 = ", $src2";
1046   string ret = "$dst, $src0"#
1047                !if(!eq(NumSrcArgs, 1), "", src1)#
1048                !if(!eq(NumSrcArgs, 3), src2, "");
1049 }
1050
1051 // Returns the assembly string for the inputs and outputs of a VOP3
1052 // instruction.
1053 class getAsm64 <int NumSrcArgs, bit HasModifiers> {
1054   string src0 = !if(!eq(NumSrcArgs, 1), "$src0_modifiers", "$src0_modifiers,");
1055   string src1 = !if(!eq(NumSrcArgs, 1), "",
1056                    !if(!eq(NumSrcArgs, 2), " $src1_modifiers",
1057                                            " $src1_modifiers,"));
1058   string src2 = !if(!eq(NumSrcArgs, 3), " $src2_modifiers", "");
1059   string ret =
1060   !if(!eq(HasModifiers, 0),
1061       getAsm32<NumSrcArgs>.ret,
1062       "$dst, "#src0#src1#src2#"$clamp"#"$omod");
1063 }
1064
1065
1066 class VOPProfile <list<ValueType> _ArgVT> {
1067
1068   field list<ValueType> ArgVT = _ArgVT;
1069
1070   field ValueType DstVT = ArgVT[0];
1071   field ValueType Src0VT = ArgVT[1];
1072   field ValueType Src1VT = ArgVT[2];
1073   field ValueType Src2VT = ArgVT[3];
1074   field RegisterOperand DstRC = getVALUDstForVT<DstVT>.ret;
1075   field RegisterOperand Src0RC32 = getVOPSrc0ForVT<Src0VT>.ret;
1076   field RegisterClass Src1RC32 = getVOPSrc1ForVT<Src1VT>.ret;
1077   field RegisterOperand Src0RC64 = getVOP3SrcForVT<Src0VT>.ret;
1078   field RegisterOperand Src1RC64 = getVOP3SrcForVT<Src1VT>.ret;
1079   field RegisterOperand Src2RC64 = getVOP3SrcForVT<Src2VT>.ret;
1080
1081   field int NumSrcArgs = getNumSrcArgs<Src1VT, Src2VT>.ret;
1082   field bit HasModifiers = hasModifiers<Src0VT>.ret;
1083
1084   field dag Outs = (outs DstRC:$dst);
1085
1086   field dag Ins32 = getIns32<Src0RC32, Src1RC32, NumSrcArgs>.ret;
1087   field dag Ins64 = getIns64<Src0RC64, Src1RC64, Src2RC64, NumSrcArgs,
1088                              HasModifiers>.ret;
1089
1090   field string Asm32 = getAsm32<NumSrcArgs>.ret;
1091   field string Asm64 = getAsm64<NumSrcArgs, HasModifiers>.ret;
1092 }
1093
1094 // FIXME: I think these F16/I16 profiles will need to use f16/i16 types in order
1095 //        for the instruction patterns to work.
1096 def VOP_F16_F16 : VOPProfile <[f32, f32, untyped, untyped]>;
1097 def VOP_F16_I16 : VOPProfile <[f32, i32, untyped, untyped]>;
1098 def VOP_I16_F16 : VOPProfile <[i32, f32, untyped, untyped]>;
1099
1100 def VOP_F16_F16_F16 : VOPProfile <[f32, f32, f32, untyped]>;
1101 def VOP_F16_F16_I16 : VOPProfile <[f32, f32, i32, untyped]>;
1102 def VOP_I16_I16_I16 : VOPProfile <[i32, i32, i32, untyped]>;
1103
1104 def VOP_F32_F32 : VOPProfile <[f32, f32, untyped, untyped]>;
1105 def VOP_F32_F64 : VOPProfile <[f32, f64, untyped, untyped]>;
1106 def VOP_F32_I32 : VOPProfile <[f32, i32, untyped, untyped]>;
1107 def VOP_F64_F32 : VOPProfile <[f64, f32, untyped, untyped]>;
1108 def VOP_F64_F64 : VOPProfile <[f64, f64, untyped, untyped]>;
1109 def VOP_F64_I32 : VOPProfile <[f64, i32, untyped, untyped]>;
1110 def VOP_I32_F32 : VOPProfile <[i32, f32, untyped, untyped]>;
1111 def VOP_I32_F64 : VOPProfile <[i32, f64, untyped, untyped]>;
1112 def VOP_I32_I32 : VOPProfile <[i32, i32, untyped, untyped]>;
1113
1114 def VOP_F32_F32_F32 : VOPProfile <[f32, f32, f32, untyped]>;
1115 def VOP_F32_F32_I32 : VOPProfile <[f32, f32, i32, untyped]>;
1116 def VOP_F64_F64_F64 : VOPProfile <[f64, f64, f64, untyped]>;
1117 def VOP_F64_F64_I32 : VOPProfile <[f64, f64, i32, untyped]>;
1118 def VOP_I32_F32_F32 : VOPProfile <[i32, f32, f32, untyped]>;
1119 def VOP_I32_F32_I32 : VOPProfile <[i32, f32, i32, untyped]>;
1120 def VOP_I32_I32_I32 : VOPProfile <[i32, i32, i32, untyped]>;
1121 def VOP_I32_I32_I32_VCC : VOPProfile <[i32, i32, i32, untyped]> {
1122   let Src0RC32 = VCSrc_32;
1123 }
1124
1125 def VOP_I1_F32_I32 : VOPProfile <[i1, f32, i32, untyped]> {
1126   let Ins64 = (ins InputModsNoDefault:$src0_modifiers, Src0RC64:$src0, Src1RC64:$src1);
1127   let Asm64 = "$dst, $src0_modifiers, $src1";
1128 }
1129
1130 def VOP_I1_F64_I32 : VOPProfile <[i1, f64, i32, untyped]> {
1131   let Ins64 = (ins InputModsNoDefault:$src0_modifiers, Src0RC64:$src0, Src1RC64:$src1);
1132   let Asm64 = "$dst, $src0_modifiers, $src1";
1133 }
1134
1135 def VOP_I64_I64_I32 : VOPProfile <[i64, i64, i32, untyped]>;
1136 def VOP_I64_I32_I64 : VOPProfile <[i64, i32, i64, untyped]>;
1137 def VOP_I64_I64_I64 : VOPProfile <[i64, i64, i64, untyped]>;
1138 def VOP_CNDMASK : VOPProfile <[i32, i32, i32, untyped]> {
1139   let Ins32 = (ins Src0RC32:$src0, Src1RC32:$src1, VCCReg:$src2);
1140   let Ins64 = (ins Src0RC64:$src0, Src1RC64:$src1, SSrc_64:$src2);
1141   let Asm64 = "$dst, $src0, $src1, $src2";
1142 }
1143
1144 def VOP_F32_F32_F32_F32 : VOPProfile <[f32, f32, f32, f32]>;
1145 def VOP_MADK : VOPProfile <[f32, f32, f32, f32]> {
1146   field dag Ins = (ins VCSrc_32:$src0, VGPR_32:$vsrc1, u32imm:$src2);
1147   field string Asm = "$dst, $src0, $vsrc1, $src2";
1148 }
1149 def VOP_MAC : VOPProfile <[f32, f32, f32, f32]> {
1150   let Ins32 = (ins Src0RC32:$src0, Src1RC32:$src1, VGPR_32:$src2);
1151   let Ins64 = getIns64<Src0RC64, Src1RC64, RegisterOperand<VGPR_32>, 3,
1152                              HasModifiers>.ret;
1153   let Asm32 = getAsm32<2>.ret;
1154   let Asm64 = getAsm64<2, HasModifiers>.ret;
1155 }
1156 def VOP_F64_F64_F64_F64 : VOPProfile <[f64, f64, f64, f64]>;
1157 def VOP_I32_I32_I32_I32 : VOPProfile <[i32, i32, i32, i32]>;
1158 def VOP_I64_I32_I32_I64 : VOPProfile <[i64, i32, i32, i64]>;
1159
1160
1161 class VOP <string opName> {
1162   string OpName = opName;
1163 }
1164
1165 class VOP2_REV <string revOp, bit isOrig> {
1166   string RevOp = revOp;
1167   bit IsOrig = isOrig;
1168 }
1169
1170 class AtomicNoRet <string noRetOp, bit isRet> {
1171   string NoRetOp = noRetOp;
1172   bit IsRet = isRet;
1173 }
1174
1175 class VOP1_Pseudo <dag outs, dag ins, list<dag> pattern, string opName> :
1176   VOP1Common <outs, ins, "", pattern>,
1177   VOP <opName>,
1178   SIMCInstr <opName#"_e32", SISubtarget.NONE>,
1179   MnemonicAlias<opName#"_e32", opName> {
1180   let isPseudo = 1;
1181   let isCodeGenOnly = 1;
1182
1183   field bits<8> vdst;
1184   field bits<9> src0;
1185 }
1186
1187 class VOP1_Real_si <string opName, vop1 op, dag outs, dag ins, string asm> :
1188   VOP1<op.SI, outs, ins, asm, []>,
1189   SIMCInstr <opName#"_e32", SISubtarget.SI> {
1190   let AssemblerPredicate = SIAssemblerPredicate;
1191 }
1192
1193 class VOP1_Real_vi <string opName, vop1 op, dag outs, dag ins, string asm> :
1194   VOP1<op.VI, outs, ins, asm, []>,
1195   SIMCInstr <opName#"_e32", SISubtarget.VI> {
1196   let AssemblerPredicates = [isVI];
1197 }
1198
1199 multiclass VOP1_m <vop1 op, dag outs, dag ins, string asm, list<dag> pattern,
1200                    string opName> {
1201   def "" : VOP1_Pseudo <outs, ins, pattern, opName>;
1202
1203   def _si : VOP1_Real_si <opName, op, outs, ins, asm>;
1204
1205   def _vi : VOP1_Real_vi <opName, op, outs, ins, asm>;
1206 }
1207
1208 multiclass VOP1SI_m <vop1 op, dag outs, dag ins, string asm, list<dag> pattern,
1209                    string opName> {
1210   def "" : VOP1_Pseudo <outs, ins, pattern, opName>;
1211
1212   def _si : VOP1_Real_si <opName, op, outs, ins, asm>;
1213 }
1214
1215 class VOP2_Pseudo <dag outs, dag ins, list<dag> pattern, string opName> :
1216   VOP2Common <outs, ins, "", pattern>,
1217   VOP <opName>,
1218   SIMCInstr<opName#"_e32", SISubtarget.NONE>,
1219   MnemonicAlias<opName#"_e32", opName> {
1220   let isPseudo = 1;
1221   let isCodeGenOnly = 1;
1222 }
1223
1224 class VOP2_Real_si <string opName, vop2 op, dag outs, dag ins, string asm> :
1225   VOP2 <op.SI, outs, ins, opName#asm, []>,
1226   SIMCInstr <opName#"_e32", SISubtarget.SI> {
1227   let AssemblerPredicates = [isSICI];
1228 }
1229
1230 class VOP2_Real_vi <string opName, vop2 op, dag outs, dag ins, string asm> :
1231   VOP2 <op.VI, outs, ins, opName#asm, []>,
1232   SIMCInstr <opName#"_e32", SISubtarget.VI> {
1233   let AssemblerPredicates = [isVI];
1234 }
1235
1236 multiclass VOP2SI_m <vop2 op, dag outs, dag ins, string asm, list<dag> pattern,
1237                      string opName, string revOp> {
1238   def "" : VOP2_Pseudo <outs, ins, pattern, opName>,
1239            VOP2_REV<revOp#"_e32", !eq(revOp, opName)>;
1240
1241   def _si : VOP2_Real_si <opName, op, outs, ins, asm>;
1242 }
1243
1244 multiclass VOP2_m <vop2 op, dag outs, dag ins, string asm, list<dag> pattern,
1245                    string opName, string revOp> {
1246   def "" : VOP2_Pseudo <outs, ins, pattern, opName>,
1247            VOP2_REV<revOp#"_e32", !eq(revOp, opName)>;
1248
1249   def _si : VOP2_Real_si <opName, op, outs, ins, asm>;
1250
1251   def _vi : VOP2_Real_vi <opName, op, outs, ins, asm>;
1252
1253 }
1254
1255 class VOP3DisableFields <bit HasSrc1, bit HasSrc2, bit HasModifiers> {
1256
1257   bits<2> src0_modifiers = !if(HasModifiers, ?, 0);
1258   bits<2> src1_modifiers = !if(HasModifiers, !if(HasSrc1, ?, 0), 0);
1259   bits<2> src2_modifiers = !if(HasModifiers, !if(HasSrc2, ?, 0), 0);
1260   bits<2> omod = !if(HasModifiers, ?, 0);
1261   bits<1> clamp = !if(HasModifiers, ?, 0);
1262   bits<9> src1 = !if(HasSrc1, ?, 0);
1263   bits<9> src2 = !if(HasSrc2, ?, 0);
1264 }
1265
1266 class VOP3DisableModFields <bit HasSrc0Mods,
1267                             bit HasSrc1Mods = 0,
1268                             bit HasSrc2Mods = 0,
1269                             bit HasOutputMods = 0> {
1270   bits<2> src0_modifiers = !if(HasSrc0Mods, ?, 0);
1271   bits<2> src1_modifiers = !if(HasSrc1Mods, ?, 0);
1272   bits<2> src2_modifiers = !if(HasSrc2Mods, ?, 0);
1273   bits<2> omod = !if(HasOutputMods, ?, 0);
1274   bits<1> clamp = !if(HasOutputMods, ?, 0);
1275 }
1276
1277 class VOP3_Pseudo <dag outs, dag ins, list<dag> pattern, string opName> :
1278   VOP3Common <outs, ins, "", pattern>,
1279   VOP <opName>,
1280   SIMCInstr<opName#"_e64", SISubtarget.NONE>,
1281   MnemonicAlias<opName#"_e64", opName> {
1282   let isPseudo = 1;
1283   let isCodeGenOnly = 1;
1284 }
1285
1286 class VOP3_Real_si <bits<9> op, dag outs, dag ins, string asm, string opName> :
1287   VOP3Common <outs, ins, asm, []>,
1288   VOP3e <op>,
1289   SIMCInstr<opName#"_e64", SISubtarget.SI> {
1290   let AssemblerPredicates = [isSICI];
1291 }
1292
1293 class VOP3_Real_vi <bits<10> op, dag outs, dag ins, string asm, string opName> :
1294   VOP3Common <outs, ins, asm, []>,
1295   VOP3e_vi <op>,
1296   SIMCInstr <opName#"_e64", SISubtarget.VI> {
1297   let AssemblerPredicates = [isVI];
1298 }
1299
1300 class VOP3b_Real_si <bits<9> op, dag outs, dag ins, string asm, string opName> :
1301   VOP3Common <outs, ins, asm, []>,
1302   VOP3be <op>,
1303   SIMCInstr<opName#"_e64", SISubtarget.SI> {
1304   let AssemblerPredicates = [isSICI];
1305 }
1306
1307 class VOP3b_Real_vi <bits<10> op, dag outs, dag ins, string asm, string opName> :
1308   VOP3Common <outs, ins, asm, []>,
1309   VOP3be_vi <op>,
1310   SIMCInstr <opName#"_e64", SISubtarget.VI> {
1311   let AssemblerPredicates = [isVI];
1312 }
1313
1314 multiclass VOP3_m <vop op, dag outs, dag ins, string asm, list<dag> pattern,
1315                    string opName, int NumSrcArgs, bit HasMods = 1> {
1316
1317   def "" : VOP3_Pseudo <outs, ins, pattern, opName>;
1318
1319   def _si : VOP3_Real_si <op.SI3, outs, ins, asm, opName>,
1320             VOP3DisableFields<!if(!eq(NumSrcArgs, 1), 0, 1),
1321                               !if(!eq(NumSrcArgs, 2), 0, 1),
1322                               HasMods>;
1323   def _vi : VOP3_Real_vi <op.VI3, outs, ins, asm, opName>,
1324             VOP3DisableFields<!if(!eq(NumSrcArgs, 1), 0, 1),
1325                               !if(!eq(NumSrcArgs, 2), 0, 1),
1326                               HasMods>;
1327 }
1328
1329 // VOP3_m without source modifiers
1330 multiclass VOP3_m_nomods <vop op, dag outs, dag ins, string asm, list<dag> pattern,
1331                    string opName, int NumSrcArgs, bit HasMods = 1> {
1332
1333   def "" : VOP3_Pseudo <outs, ins, pattern, opName>;
1334
1335   let src0_modifiers = 0,
1336       src1_modifiers = 0,
1337       src2_modifiers = 0,
1338       clamp = 0,
1339       omod = 0 in {
1340     def _si : VOP3_Real_si <op.SI3, outs, ins, asm, opName>;
1341     def _vi : VOP3_Real_vi <op.VI3, outs, ins, asm, opName>;
1342   }
1343 }
1344
1345 multiclass VOP3_1_m <vop op, dag outs, dag ins, string asm,
1346                      list<dag> pattern, string opName, bit HasMods = 1> {
1347
1348   def "" : VOP3_Pseudo <outs, ins, pattern, opName>;
1349
1350   def _si : VOP3_Real_si <op.SI3, outs, ins, asm, opName>,
1351             VOP3DisableFields<0, 0, HasMods>;
1352
1353   def _vi : VOP3_Real_vi <op.VI3, outs, ins, asm, opName>,
1354             VOP3DisableFields<0, 0, HasMods>;
1355 }
1356
1357 multiclass VOP3SI_1_m <vop op, dag outs, dag ins, string asm,
1358                      list<dag> pattern, string opName, bit HasMods = 1> {
1359
1360   def "" : VOP3_Pseudo <outs, ins, pattern, opName>;
1361
1362   def _si : VOP3_Real_si <op.SI3, outs, ins, asm, opName>,
1363             VOP3DisableFields<0, 0, HasMods>;
1364   // No VI instruction. This class is for SI only.
1365 }
1366
1367 multiclass VOP3_2_m <vop op, dag outs, dag ins, string asm,
1368                      list<dag> pattern, string opName, string revOp,
1369                      bit HasMods = 1, bit UseFullOp = 0> {
1370
1371   def "" : VOP3_Pseudo <outs, ins, pattern, opName>,
1372            VOP2_REV<revOp#"_e64", !eq(revOp, opName)>;
1373
1374   def _si : VOP3_Real_si <op.SI3, outs, ins, asm, opName>,
1375             VOP3DisableFields<1, 0, HasMods>;
1376
1377   def _vi : VOP3_Real_vi <op.VI3, outs, ins, asm, opName>,
1378             VOP3DisableFields<1, 0, HasMods>;
1379 }
1380
1381 multiclass VOP3SI_2_m <vop op, dag outs, dag ins, string asm,
1382                      list<dag> pattern, string opName, string revOp,
1383                      bit HasMods = 1, bit UseFullOp = 0> {
1384
1385   def "" : VOP3_Pseudo <outs, ins, pattern, opName>,
1386            VOP2_REV<revOp#"_e64", !eq(revOp, opName)>;
1387
1388   def _si : VOP3_Real_si <op.SI3, outs, ins, asm, opName>,
1389             VOP3DisableFields<1, 0, HasMods>;
1390
1391   // No VI instruction. This class is for SI only.
1392 }
1393
1394 // XXX - Is v_div_scale_{f32|f64} only available in vop3b without
1395 // option of implicit vcc use?
1396 multiclass VOP3b_2_m <vop op, dag outs, dag ins, string asm,
1397                       list<dag> pattern, string opName, string revOp,
1398                       bit HasMods = 1, bit UseFullOp = 0> {
1399   def "" : VOP3_Pseudo <outs, ins, pattern, opName>,
1400            VOP2_REV<revOp#"_e64", !eq(revOp, opName)>;
1401
1402   // The VOP2 variant puts the carry out into VCC, the VOP3 variant
1403   // can write it into any SGPR. We currently don't use the carry out,
1404   // so for now hardcode it to VCC as well.
1405   let sdst = SIOperand.VCC, Defs = [VCC] in {
1406     def _si : VOP3b_Real_si <op.SI3, outs, ins, asm, opName>,
1407               VOP3DisableFields<1, 0, HasMods>;
1408
1409     def _vi : VOP3b_Real_vi <op.VI3, outs, ins, asm, opName>,
1410               VOP3DisableFields<1, 0, HasMods>;
1411   } // End sdst = SIOperand.VCC, Defs = [VCC]
1412 }
1413
1414 multiclass VOP3b_3_m <vop op, dag outs, dag ins, string asm,
1415                       list<dag> pattern, string opName, string revOp,
1416                       bit HasMods = 1, bit UseFullOp = 0> {
1417   def "" : VOP3_Pseudo <outs, ins, pattern, opName>;
1418
1419
1420   def _si : VOP3b_Real_si <op.SI3, outs, ins, asm, opName>,
1421             VOP3DisableFields<1, 1, HasMods>;
1422
1423   def _vi : VOP3b_Real_vi <op.VI3, outs, ins, asm, opName>,
1424             VOP3DisableFields<1, 1, HasMods>;
1425 }
1426
1427 multiclass VOP3_C_m <vop op, dag outs, dag ins, string asm,
1428                      list<dag> pattern, string opName,
1429                      bit HasMods, bit defExec, string revOp> {
1430
1431   def "" : VOP3_Pseudo <outs, ins, pattern, opName>,
1432            VOP2_REV<revOp#"_e64", !eq(revOp, opName)>;
1433
1434   def _si : VOP3_Real_si <op.SI3, outs, ins, asm, opName>,
1435             VOP3DisableFields<1, 0, HasMods> {
1436     let Defs = !if(defExec, [EXEC], []);
1437   }
1438
1439   def _vi : VOP3_Real_vi <op.VI3, outs, ins, asm, opName>,
1440             VOP3DisableFields<1, 0, HasMods> {
1441     let Defs = !if(defExec, [EXEC], []);
1442   }
1443 }
1444
1445 // An instruction that is VOP2 on SI and VOP3 on VI, no modifiers.
1446 multiclass VOP2SI_3VI_m <vop3 op, string opName, dag outs, dag ins,
1447                          string asm, list<dag> pattern = []> {
1448   let isPseudo = 1, isCodeGenOnly = 1 in {
1449     def "" : VOPAnyCommon <outs, ins, "", pattern>,
1450              SIMCInstr<opName, SISubtarget.NONE>;
1451   }
1452
1453   def _si : VOP2 <op.SI3{5-0}, outs, ins, asm, []>,
1454             SIMCInstr <opName, SISubtarget.SI> {
1455             let AssemblerPredicates = [isSICI];
1456   }
1457
1458   def _vi : VOP3Common <outs, ins, asm, []>,
1459             VOP3e_vi <op.VI3>,
1460             VOP3DisableFields <1, 0, 0>,
1461             SIMCInstr <opName, SISubtarget.VI> {
1462             let AssemblerPredicates = [isVI];
1463   }
1464 }
1465
1466 multiclass VOP1_Helper <vop1 op, string opName, dag outs,
1467                         dag ins32, string asm32, list<dag> pat32,
1468                         dag ins64, string asm64, list<dag> pat64,
1469                         bit HasMods> {
1470
1471   defm _e32 : VOP1_m <op, outs, ins32, opName#asm32, pat32, opName>;
1472
1473   defm _e64 : VOP3_1_m <op, outs, ins64, opName#asm64, pat64, opName, HasMods>;
1474 }
1475
1476 multiclass VOP1Inst <vop1 op, string opName, VOPProfile P,
1477                      SDPatternOperator node = null_frag> : VOP1_Helper <
1478   op, opName, P.Outs,
1479   P.Ins32, P.Asm32, [],
1480   P.Ins64, P.Asm64,
1481   !if(P.HasModifiers,
1482       [(set P.DstVT:$dst, (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0,
1483                                 i32:$src0_modifiers, i1:$clamp, i32:$omod))))],
1484       [(set P.DstVT:$dst, (node P.Src0VT:$src0))]),
1485   P.HasModifiers
1486 >;
1487
1488 multiclass VOP1InstSI <vop1 op, string opName, VOPProfile P,
1489                        SDPatternOperator node = null_frag> {
1490
1491   defm _e32 : VOP1SI_m <op, P.Outs, P.Ins32, opName#P.Asm32, [], opName>;
1492
1493   defm _e64 : VOP3SI_1_m <op, P.Outs, P.Ins64, opName#P.Asm64,
1494     !if(P.HasModifiers,
1495       [(set P.DstVT:$dst, (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0,
1496                                 i32:$src0_modifiers, i1:$clamp, i32:$omod))))],
1497       [(set P.DstVT:$dst, (node P.Src0VT:$src0))]),
1498     opName, P.HasModifiers>;
1499 }
1500
1501 multiclass VOP2_Helper <vop2 op, string opName, dag outs,
1502                         dag ins32, string asm32, list<dag> pat32,
1503                         dag ins64, string asm64, list<dag> pat64,
1504                         string revOp, bit HasMods> {
1505   defm _e32 : VOP2_m <op, outs, ins32, asm32, pat32, opName, revOp>;
1506
1507   defm _e64 : VOP3_2_m <op,
1508     outs, ins64, opName#asm64, pat64, opName, revOp, HasMods
1509   >;
1510 }
1511
1512 multiclass VOP2Inst <vop2 op, string opName, VOPProfile P,
1513                      SDPatternOperator node = null_frag,
1514                      string revOp = opName> : VOP2_Helper <
1515   op, opName, P.Outs,
1516   P.Ins32, P.Asm32, [],
1517   P.Ins64, P.Asm64,
1518   !if(P.HasModifiers,
1519       [(set P.DstVT:$dst,
1520            (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0, i32:$src0_modifiers,
1521                                       i1:$clamp, i32:$omod)),
1522                  (P.Src1VT (VOP3Mods P.Src1VT:$src1, i32:$src1_modifiers))))],
1523       [(set P.DstVT:$dst, (node P.Src0VT:$src0, P.Src1VT:$src1))]),
1524   revOp, P.HasModifiers
1525 >;
1526
1527 multiclass VOP2InstSI <vop2 op, string opName, VOPProfile P,
1528                        SDPatternOperator node = null_frag,
1529                        string revOp = opName> {
1530   defm _e32 : VOP2SI_m <op, P.Outs, P.Ins32, P.Asm32, [], opName, revOp>;
1531
1532   defm _e64 : VOP3SI_2_m <op, P.Outs, P.Ins64, opName#P.Asm64,
1533     !if(P.HasModifiers,
1534         [(set P.DstVT:$dst,
1535              (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0, i32:$src0_modifiers,
1536                                         i1:$clamp, i32:$omod)),
1537                    (P.Src1VT (VOP3Mods P.Src1VT:$src1, i32:$src1_modifiers))))],
1538         [(set P.DstVT:$dst, (node P.Src0VT:$src0, P.Src1VT:$src1))]),
1539     opName, revOp, P.HasModifiers>;
1540 }
1541
1542 multiclass VOP2b_Helper <vop2 op, string opName, dag outs,
1543                          dag ins32, string asm32, list<dag> pat32,
1544                          dag ins64, string asm64, list<dag> pat64,
1545                          string revOp, bit HasMods> {
1546
1547   defm _e32 : VOP2_m <op, outs, ins32, asm32, pat32, opName, revOp>;
1548
1549   defm _e64 : VOP3b_2_m <op,
1550     outs, ins64, opName#asm64, pat64, opName, revOp, HasMods
1551   >;
1552 }
1553
1554 multiclass VOP2bInst <vop2 op, string opName, VOPProfile P,
1555                       SDPatternOperator node = null_frag,
1556                       string revOp = opName> : VOP2b_Helper <
1557   op, opName, P.Outs,
1558   P.Ins32, P.Asm32, [],
1559   P.Ins64, P.Asm64,
1560   !if(P.HasModifiers,
1561       [(set P.DstVT:$dst,
1562            (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0, i32:$src0_modifiers,
1563                                       i1:$clamp, i32:$omod)),
1564                  (P.Src1VT (VOP3Mods P.Src1VT:$src1, i32:$src1_modifiers))))],
1565       [(set P.DstVT:$dst, (node P.Src0VT:$src0, P.Src1VT:$src1))]),
1566   revOp, P.HasModifiers
1567 >;
1568
1569 // A VOP2 instruction that is VOP3-only on VI.
1570 multiclass VOP2_VI3_Helper <vop23 op, string opName, dag outs,
1571                             dag ins32, string asm32, list<dag> pat32,
1572                             dag ins64, string asm64, list<dag> pat64,
1573                             string revOp, bit HasMods> {
1574   defm _e32 : VOP2SI_m <op, outs, ins32, asm32, pat32, opName, revOp>;
1575
1576   defm _e64 : VOP3_2_m <op, outs, ins64, opName#asm64, pat64, opName,
1577                         revOp, HasMods>;
1578 }
1579
1580 multiclass VOP2_VI3_Inst <vop23 op, string opName, VOPProfile P,
1581                           SDPatternOperator node = null_frag,
1582                           string revOp = opName>
1583                           : VOP2_VI3_Helper <
1584   op, opName, P.Outs,
1585   P.Ins32, P.Asm32, [],
1586   P.Ins64, P.Asm64,
1587   !if(P.HasModifiers,
1588       [(set P.DstVT:$dst,
1589            (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0, i32:$src0_modifiers,
1590                                       i1:$clamp, i32:$omod)),
1591                  (P.Src1VT (VOP3Mods P.Src1VT:$src1, i32:$src1_modifiers))))],
1592       [(set P.DstVT:$dst, (node P.Src0VT:$src0, P.Src1VT:$src1))]),
1593   revOp, P.HasModifiers
1594 >;
1595
1596 multiclass VOP2MADK <vop2 op, string opName, list<dag> pattern = []> {
1597
1598   def "" : VOP2_Pseudo <VOP_MADK.Outs, VOP_MADK.Ins, pattern, opName>;
1599
1600 let isCodeGenOnly = 0 in {
1601   def _si : VOP2Common <VOP_MADK.Outs, VOP_MADK.Ins,
1602                         !strconcat(opName, VOP_MADK.Asm), []>,
1603             SIMCInstr <opName#"_e32", SISubtarget.SI>,
1604             VOP2_MADKe <op.SI> {
1605             let AssemblerPredicates = [isSICI];
1606             }
1607
1608   def _vi : VOP2Common <VOP_MADK.Outs, VOP_MADK.Ins,
1609                         !strconcat(opName, VOP_MADK.Asm), []>,
1610             SIMCInstr <opName#"_e32", SISubtarget.VI>,
1611             VOP2_MADKe <op.VI> {
1612             let AssemblerPredicates = [isVI];
1613             }
1614 } // End isCodeGenOnly = 0
1615 }
1616
1617 class VOPC_Pseudo <dag ins, list<dag> pattern, string opName> :
1618   VOPCCommon <ins, "", pattern>,
1619   VOP <opName>,
1620   SIMCInstr<opName#"_e32", SISubtarget.NONE>,
1621   MnemonicAlias<opName#"_e32", opName> {
1622   let isPseudo = 1;
1623   let isCodeGenOnly = 1;
1624 }
1625
1626 multiclass VOPC_m <vopc op, dag ins, string asm, list<dag> pattern,
1627                    string opName, bit DefExec, string revOpName = ""> {
1628   def "" : VOPC_Pseudo <ins, pattern, opName>;
1629
1630   def _si : VOPC<op.SI, ins, asm, []>,
1631             SIMCInstr <opName#"_e32", SISubtarget.SI> {
1632     let Defs = !if(DefExec, [EXEC], []);
1633     let hasSideEffects = DefExec;
1634     let AssemblerPredicates = [isSICI];
1635   }
1636
1637   def _vi : VOPC<op.VI, ins, asm, []>,
1638             SIMCInstr <opName#"_e32", SISubtarget.VI> {
1639     let Defs = !if(DefExec, [EXEC], []);
1640     let hasSideEffects = DefExec;
1641     let AssemblerPredicates = [isVI];
1642   }
1643 }
1644
1645 multiclass VOPC_Helper <vopc op, string opName,
1646                         dag ins32, string asm32, list<dag> pat32,
1647                         dag out64, dag ins64, string asm64, list<dag> pat64,
1648                         bit HasMods, bit DefExec, string revOp> {
1649   defm _e32 : VOPC_m <op, ins32, opName#asm32, pat32, opName, DefExec>;
1650
1651   defm _e64 : VOP3_C_m <op, out64, ins64, opName#asm64, pat64,
1652                         opName, HasMods, DefExec, revOp>;
1653 }
1654
1655 // Special case for class instructions which only have modifiers on
1656 // the 1st source operand.
1657 multiclass VOPC_Class_Helper <vopc op, string opName,
1658                              dag ins32, string asm32, list<dag> pat32,
1659                              dag out64, dag ins64, string asm64, list<dag> pat64,
1660                              bit HasMods, bit DefExec, string revOp> {
1661   defm _e32 : VOPC_m <op, ins32, opName#asm32, pat32, opName, DefExec>;
1662
1663   defm _e64 : VOP3_C_m <op, out64, ins64, opName#asm64, pat64,
1664                         opName, HasMods, DefExec, revOp>,
1665                         VOP3DisableModFields<1, 0, 0>;
1666 }
1667
1668 multiclass VOPCInst <vopc op, string opName,
1669                      VOPProfile P, PatLeaf cond = COND_NULL,
1670                      string revOp = opName,
1671                      bit DefExec = 0> : VOPC_Helper <
1672   op, opName,
1673   P.Ins32, P.Asm32, [],
1674   (outs VOPDstS64:$dst), P.Ins64, P.Asm64,
1675   !if(P.HasModifiers,
1676       [(set i1:$dst,
1677           (setcc (P.Src0VT (VOP3Mods0 P.Src0VT:$src0, i32:$src0_modifiers,
1678                                       i1:$clamp, i32:$omod)),
1679                  (P.Src1VT (VOP3Mods P.Src1VT:$src1, i32:$src1_modifiers)),
1680                  cond))],
1681       [(set i1:$dst, (setcc P.Src0VT:$src0, P.Src1VT:$src1, cond))]),
1682   P.HasModifiers, DefExec, revOp
1683 >;
1684
1685 multiclass VOPCClassInst <vopc op, string opName, VOPProfile P,
1686                      bit DefExec = 0> : VOPC_Class_Helper <
1687   op, opName,
1688   P.Ins32, P.Asm32, [],
1689   (outs VOPDstS64:$dst), P.Ins64, P.Asm64,
1690   !if(P.HasModifiers,
1691       [(set i1:$dst,
1692           (AMDGPUfp_class (P.Src0VT (VOP3Mods0Clamp0OMod P.Src0VT:$src0, i32:$src0_modifiers)), P.Src1VT:$src1))],
1693       [(set i1:$dst, (AMDGPUfp_class P.Src0VT:$src0, P.Src1VT:$src1))]),
1694   P.HasModifiers, DefExec, opName
1695 >;
1696
1697
1698 multiclass VOPC_F32 <vopc op, string opName, PatLeaf cond = COND_NULL, string revOp = opName> :
1699   VOPCInst <op, opName, VOP_F32_F32_F32, cond, revOp>;
1700
1701 multiclass VOPC_F64 <vopc op, string opName, PatLeaf cond = COND_NULL, string revOp = opName> :
1702   VOPCInst <op, opName, VOP_F64_F64_F64, cond, revOp>;
1703
1704 multiclass VOPC_I32 <vopc op, string opName, PatLeaf cond = COND_NULL, string revOp = opName> :
1705   VOPCInst <op, opName, VOP_I32_I32_I32, cond, revOp>;
1706
1707 multiclass VOPC_I64 <vopc op, string opName, PatLeaf cond = COND_NULL, string revOp = opName> :
1708   VOPCInst <op, opName, VOP_I64_I64_I64, cond, revOp>;
1709
1710
1711 multiclass VOPCX <vopc op, string opName, VOPProfile P,
1712                   PatLeaf cond = COND_NULL,
1713                   string revOp = "">
1714   : VOPCInst <op, opName, P, cond, revOp, 1>;
1715
1716 multiclass VOPCX_F32 <vopc op, string opName, string revOp = opName> :
1717   VOPCX <op, opName, VOP_F32_F32_F32, COND_NULL, revOp>;
1718
1719 multiclass VOPCX_F64 <vopc op, string opName, string revOp = opName> :
1720   VOPCX <op, opName, VOP_F64_F64_F64, COND_NULL, revOp>;
1721
1722 multiclass VOPCX_I32 <vopc op, string opName, string revOp = opName> :
1723   VOPCX <op, opName, VOP_I32_I32_I32, COND_NULL, revOp>;
1724
1725 multiclass VOPCX_I64 <vopc op, string opName, string revOp = opName> :
1726   VOPCX <op, opName, VOP_I64_I64_I64, COND_NULL, revOp>;
1727
1728 multiclass VOP3_Helper <vop3 op, string opName, dag outs, dag ins, string asm,
1729                         list<dag> pat, int NumSrcArgs, bit HasMods> : VOP3_m <
1730     op, outs, ins, opName#" "#asm, pat, opName, NumSrcArgs, HasMods
1731 >;
1732
1733 multiclass VOPC_CLASS_F32 <vopc op, string opName> :
1734   VOPCClassInst <op, opName, VOP_I1_F32_I32, 0>;
1735
1736 multiclass VOPCX_CLASS_F32 <vopc op, string opName> :
1737   VOPCClassInst <op, opName, VOP_I1_F32_I32, 1>;
1738
1739 multiclass VOPC_CLASS_F64 <vopc op, string opName> :
1740   VOPCClassInst <op, opName, VOP_I1_F64_I32, 0>;
1741
1742 multiclass VOPCX_CLASS_F64 <vopc op, string opName> :
1743   VOPCClassInst <op, opName, VOP_I1_F64_I32, 1>;
1744
1745 multiclass VOP3Inst <vop3 op, string opName, VOPProfile P,
1746                      SDPatternOperator node = null_frag> : VOP3_Helper <
1747   op, opName, (outs P.DstRC.RegClass:$dst), P.Ins64, P.Asm64,
1748   !if(!eq(P.NumSrcArgs, 3),
1749     !if(P.HasModifiers,
1750         [(set P.DstVT:$dst,
1751             (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0, i32:$src0_modifiers,
1752                                        i1:$clamp, i32:$omod)),
1753                   (P.Src1VT (VOP3Mods P.Src1VT:$src1, i32:$src1_modifiers)),
1754                   (P.Src2VT (VOP3Mods P.Src2VT:$src2, i32:$src2_modifiers))))],
1755         [(set P.DstVT:$dst, (node P.Src0VT:$src0, P.Src1VT:$src1,
1756                                   P.Src2VT:$src2))]),
1757   !if(!eq(P.NumSrcArgs, 2),
1758     !if(P.HasModifiers,
1759         [(set P.DstVT:$dst,
1760             (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0, i32:$src0_modifiers,
1761                                        i1:$clamp, i32:$omod)),
1762                   (P.Src1VT (VOP3Mods P.Src1VT:$src1, i32:$src1_modifiers))))],
1763         [(set P.DstVT:$dst, (node P.Src0VT:$src0, P.Src1VT:$src1))])
1764   /* P.NumSrcArgs == 1 */,
1765     !if(P.HasModifiers,
1766         [(set P.DstVT:$dst,
1767             (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0, i32:$src0_modifiers,
1768                                        i1:$clamp, i32:$omod))))],
1769         [(set P.DstVT:$dst, (node P.Src0VT:$src0))]))),
1770   P.NumSrcArgs, P.HasModifiers
1771 >;
1772
1773 // Special case for v_div_fmas_{f32|f64}, since it seems to be the
1774 // only VOP instruction that implicitly reads VCC.
1775 multiclass VOP3_VCC_Inst <vop3 op, string opName,
1776                           VOPProfile P,
1777                           SDPatternOperator node = null_frag> : VOP3_Helper <
1778   op, opName,
1779   (outs P.DstRC.RegClass:$dst),
1780   (ins InputModsNoDefault:$src0_modifiers, P.Src0RC64:$src0,
1781        InputModsNoDefault:$src1_modifiers, P.Src1RC64:$src1,
1782        InputModsNoDefault:$src2_modifiers, P.Src2RC64:$src2,
1783        ClampMod:$clamp,
1784        omod:$omod),
1785   "$dst, $src0_modifiers, $src1_modifiers, $src2_modifiers"#"$clamp"#"$omod",
1786   [(set P.DstVT:$dst,
1787             (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0, i32:$src0_modifiers,
1788                                        i1:$clamp, i32:$omod)),
1789                   (P.Src1VT (VOP3Mods P.Src1VT:$src1, i32:$src1_modifiers)),
1790                   (P.Src2VT (VOP3Mods P.Src2VT:$src2, i32:$src2_modifiers)),
1791                   (i1 VCC)))],
1792   3, 1
1793 >;
1794
1795 multiclass VOP3b_Helper <vop op, RegisterClass vrc, RegisterOperand arc,
1796                     string opName, list<dag> pattern> :
1797   VOP3b_3_m <
1798   op, (outs vrc:$vdst, SReg_64:$sdst),
1799       (ins InputModsNoDefault:$src0_modifiers, arc:$src0,
1800            InputModsNoDefault:$src1_modifiers, arc:$src1,
1801            InputModsNoDefault:$src2_modifiers, arc:$src2,
1802            ClampMod:$clamp, omod:$omod),
1803   opName#" $vdst, $sdst, $src0_modifiers, $src1_modifiers, $src2_modifiers"#"$clamp"#"$omod", pattern,
1804   opName, opName, 1, 1
1805 >;
1806
1807 multiclass VOP3b_64 <vop3 op, string opName, list<dag> pattern> :
1808   VOP3b_Helper <op, VReg_64, VSrc_64, opName, pattern>;
1809
1810 multiclass VOP3b_32 <vop3 op, string opName, list<dag> pattern> :
1811   VOP3b_Helper <op, VGPR_32, VSrc_32, opName, pattern>;
1812
1813
1814 class Vop3ModPat<Instruction Inst, VOPProfile P, SDPatternOperator node> : Pat<
1815   (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0, i32:$src0_modifiers, i1:$clamp, i32:$omod)),
1816         (P.Src1VT (VOP3Mods P.Src1VT:$src1, i32:$src1_modifiers)),
1817         (P.Src2VT (VOP3Mods P.Src2VT:$src2, i32:$src2_modifiers))),
1818   (Inst i32:$src0_modifiers, P.Src0VT:$src0,
1819         i32:$src1_modifiers, P.Src1VT:$src1,
1820         i32:$src2_modifiers, P.Src2VT:$src2,
1821         i1:$clamp,
1822         i32:$omod)>;
1823
1824 //===----------------------------------------------------------------------===//
1825 // Interpolation opcodes
1826 //===----------------------------------------------------------------------===//
1827
1828 class VINTRP_Pseudo <string opName, dag outs, dag ins, list<dag> pattern> :
1829   VINTRPCommon <outs, ins, "", pattern>,
1830   SIMCInstr<opName, SISubtarget.NONE> {
1831   let isPseudo = 1;
1832   let isCodeGenOnly = 1;
1833 }
1834
1835 class VINTRP_Real_si <bits <2> op, string opName, dag outs, dag ins,
1836                       string asm> :
1837   VINTRPCommon <outs, ins, asm, []>,
1838   VINTRPe <op>,
1839   SIMCInstr<opName, SISubtarget.SI>;
1840
1841 class VINTRP_Real_vi <bits <2> op, string opName, dag outs, dag ins,
1842                       string asm> :
1843   VINTRPCommon <outs, ins, asm, []>,
1844   VINTRPe_vi <op>,
1845   SIMCInstr<opName, SISubtarget.VI>;
1846
1847 multiclass VINTRP_m <bits <2> op, dag outs, dag ins, string asm,
1848                      list<dag> pattern = []> {
1849   def "" : VINTRP_Pseudo <NAME, outs, ins, pattern>;
1850
1851   def _si : VINTRP_Real_si <op, NAME, outs, ins, asm>;
1852
1853   def _vi : VINTRP_Real_vi <op, NAME, outs, ins, asm>;
1854 }
1855
1856 //===----------------------------------------------------------------------===//
1857 // Vector I/O classes
1858 //===----------------------------------------------------------------------===//
1859
1860 class DS_Pseudo <string opName, dag outs, dag ins, list<dag> pattern> :
1861   DS <outs, ins, "", pattern>,
1862   SIMCInstr <opName, SISubtarget.NONE> {
1863   let isPseudo = 1;
1864   let isCodeGenOnly = 1;
1865 }
1866
1867 class DS_Real_si <bits<8> op, string opName, dag outs, dag ins, string asm> :
1868   DS <outs, ins, asm, []>,
1869   DSe <op>,
1870   SIMCInstr <opName, SISubtarget.SI> {
1871   let isCodeGenOnly = 0;
1872 }
1873
1874 class DS_Real_vi <bits<8> op, string opName, dag outs, dag ins, string asm> :
1875   DS <outs, ins, asm, []>,
1876   DSe_vi <op>,
1877   SIMCInstr <opName, SISubtarget.VI>;
1878
1879 class DS_Off16_Real_si <bits<8> op, string opName, dag outs, dag ins, string asm> :
1880   DS_Real_si <op,opName, outs, ins, asm> {
1881
1882   // Single load interpret the 2 i8imm operands as a single i16 offset.
1883   bits<16> offset;
1884   let offset0 = offset{7-0};
1885   let offset1 = offset{15-8};
1886   let isCodeGenOnly = 0;
1887 }
1888
1889 class DS_Off16_Real_vi <bits<8> op, string opName, dag outs, dag ins, string asm> :
1890   DS_Real_vi <op, opName, outs, ins, asm> {
1891
1892   // Single load interpret the 2 i8imm operands as a single i16 offset.
1893   bits<16> offset;
1894   let offset0 = offset{7-0};
1895   let offset1 = offset{15-8};
1896 }
1897
1898 multiclass DS_1A_RET <bits<8> op, string opName, RegisterClass rc,
1899   dag outs = (outs rc:$vdst),
1900   dag ins = (ins VGPR_32:$addr, ds_offset:$offset, gds:$gds),
1901   string asm = opName#" $vdst, $addr"#"$offset$gds"> {
1902
1903   def "" : DS_Pseudo <opName, outs, ins, []>;
1904
1905   let data0 = 0, data1 = 0 in {
1906     def _si : DS_Off16_Real_si <op, opName, outs, ins, asm>;
1907     def _vi : DS_Off16_Real_vi <op, opName, outs, ins, asm>;
1908   }
1909 }
1910
1911 multiclass DS_1A_Off8_RET <bits<8> op, string opName, RegisterClass rc,
1912   dag outs = (outs rc:$vdst),
1913   dag ins = (ins VGPR_32:$addr, ds_offset0:$offset0, ds_offset1:$offset1,
1914                  gds01:$gds),
1915   string asm = opName#" $vdst, $addr"#"$offset0"#"$offset1$gds"> {
1916
1917   def "" : DS_Pseudo <opName, outs, ins, []>;
1918
1919   let data0 = 0, data1 = 0, AsmMatchConverter = "cvtDSOffset01" in {
1920     def _si : DS_Real_si <op, opName, outs, ins, asm>;
1921     def _vi : DS_Real_vi <op, opName, outs, ins, asm>;
1922   }
1923 }
1924
1925 multiclass DS_1A1D_NORET <bits<8> op, string opName, RegisterClass rc,
1926   dag outs = (outs),
1927   dag ins = (ins VGPR_32:$addr, rc:$data0, ds_offset:$offset, gds:$gds),
1928   string asm = opName#" $addr, $data0"#"$offset$gds"> {
1929
1930   def "" : DS_Pseudo <opName, outs, ins, []>,
1931            AtomicNoRet<opName, 0>;
1932
1933   let data1 = 0, vdst = 0 in {
1934     def _si : DS_Off16_Real_si <op, opName, outs, ins, asm>;
1935     def _vi : DS_Off16_Real_vi <op, opName, outs, ins, asm>;
1936   }
1937 }
1938
1939 multiclass DS_1A1D_Off8_NORET <bits<8> op, string opName, RegisterClass rc,
1940   dag outs = (outs),
1941   dag ins = (ins VGPR_32:$addr, rc:$data0, rc:$data1,
1942               ds_offset0:$offset0, ds_offset1:$offset1, gds01:$gds),
1943   string asm = opName#" $addr, $data0, $data1"#"$offset0"#"$offset1"#"$gds"> {
1944
1945   def "" : DS_Pseudo <opName, outs, ins, []>;
1946
1947   let vdst = 0, AsmMatchConverter = "cvtDSOffset01" in {
1948     def _si : DS_Real_si <op, opName, outs, ins, asm>;
1949     def _vi : DS_Real_vi <op, opName, outs, ins, asm>;
1950   }
1951 }
1952
1953 multiclass DS_1A1D_RET <bits<8> op, string opName, RegisterClass rc,
1954                         string noRetOp = "",
1955   dag outs = (outs rc:$vdst),
1956   dag ins = (ins VGPR_32:$addr, rc:$data0, ds_offset:$offset, gds:$gds),
1957   string asm = opName#" $vdst, $addr, $data0"#"$offset$gds"> {
1958
1959   def "" : DS_Pseudo <opName, outs, ins, []>,
1960            AtomicNoRet<noRetOp, 1>;
1961
1962   let data1 = 0 in {
1963     def _si : DS_Off16_Real_si <op, opName, outs, ins, asm>;
1964     def _vi : DS_Off16_Real_vi <op, opName, outs, ins, asm>;
1965   }
1966 }
1967
1968 multiclass DS_1A2D_RET_m <bits<8> op, string opName, RegisterClass rc,
1969                           string noRetOp = "", dag ins,
1970   dag outs = (outs rc:$vdst),
1971   string asm = opName#" $vdst, $addr, $data0, $data1"#"$offset"#"$gds"> {
1972
1973   def "" : DS_Pseudo <opName, outs, ins, []>,
1974            AtomicNoRet<noRetOp, 1>;
1975
1976   def _si : DS_Off16_Real_si <op, opName, outs, ins, asm>;
1977   def _vi : DS_Off16_Real_vi <op, opName, outs, ins, asm>;
1978 }
1979
1980 multiclass DS_1A2D_RET <bits<8> op, string asm, RegisterClass rc,
1981                         string noRetOp = "", RegisterClass src = rc> :
1982   DS_1A2D_RET_m <op, asm, rc, noRetOp,
1983                  (ins VGPR_32:$addr, src:$data0, src:$data1,
1984                       ds_offset:$offset, gds:$gds)
1985 >;
1986
1987 multiclass DS_1A2D_NORET <bits<8> op, string opName, RegisterClass rc,
1988                           string noRetOp = opName,
1989   dag outs = (outs),
1990   dag ins = (ins VGPR_32:$addr, rc:$data0, rc:$data1,
1991                  ds_offset:$offset, gds:$gds),
1992   string asm = opName#" $addr, $data0, $data1"#"$offset"#"$gds"> {
1993
1994   def "" : DS_Pseudo <opName, outs, ins, []>,
1995            AtomicNoRet<noRetOp, 0>;
1996
1997   let vdst = 0 in {
1998     def _si : DS_Off16_Real_si <op, opName, outs, ins, asm>;
1999     def _vi : DS_Off16_Real_vi <op, opName, outs, ins, asm>;
2000   }
2001 }
2002
2003 multiclass DS_0A_RET <bits<8> op, string opName,
2004   dag outs = (outs VGPR_32:$vdst),
2005   dag ins = (ins ds_offset:$offset, gds:$gds),
2006   string asm = opName#" $vdst"#"$offset"#"$gds"> {
2007
2008   let mayLoad = 1, mayStore = 1 in {
2009     def "" : DS_Pseudo <opName, outs, ins, []>;
2010
2011     let addr = 0, data0 = 0, data1 = 0 in {
2012       def _si : DS_Off16_Real_si <op, opName, outs, ins, asm>;
2013       def _vi : DS_Off16_Real_vi <op, opName, outs, ins, asm>;
2014     } // end addr = 0, data0 = 0, data1 = 0
2015   } // end mayLoad = 1, mayStore = 1
2016 }
2017
2018 multiclass DS_1A_RET_GDS <bits<8> op, string opName,
2019   dag outs = (outs VGPR_32:$vdst),
2020   dag ins = (ins VGPR_32:$addr, ds_offset_gds:$offset),
2021   string asm = opName#" $vdst, $addr"#"$offset gds"> {
2022
2023   def "" : DS_Pseudo <opName, outs, ins, []>;
2024
2025   let data0 = 0, data1 = 0, gds = 1 in {
2026     def _si : DS_Off16_Real_si <op, opName, outs, ins, asm>;
2027     def _vi : DS_Off16_Real_vi <op, opName, outs, ins, asm>;
2028   } // end data0 = 0, data1 = 0, gds = 1
2029 }
2030
2031 multiclass DS_1A_GDS <bits<8> op, string opName,
2032   dag outs = (outs),
2033   dag ins = (ins VGPR_32:$addr),
2034   string asm = opName#" $addr gds"> {
2035
2036   def "" : DS_Pseudo <opName, outs, ins, []>;
2037
2038   let vdst = 0, data0 = 0, data1 = 0, offset0 = 0, offset1 = 0, gds = 1 in {
2039     def _si : DS_Real_si <op, opName, outs, ins, asm>;
2040     def _vi : DS_Real_vi <op, opName, outs, ins, asm>;
2041   } // end vdst = 0, data = 0, data1 = 0, gds = 1
2042 }
2043
2044 multiclass DS_1A <bits<8> op, string opName,
2045   dag outs = (outs),
2046   dag ins = (ins VGPR_32:$addr, ds_offset:$offset, gds:$gds),
2047   string asm = opName#" $addr"#"$offset"#"$gds"> {
2048
2049   let mayLoad = 1, mayStore = 1 in {
2050     def "" : DS_Pseudo <opName, outs, ins, []>;
2051
2052     let vdst = 0, data0 = 0, data1 = 0 in {
2053       def _si : DS_Off16_Real_si <op, opName, outs, ins, asm>;
2054       def _vi : DS_Off16_Real_vi <op, opName, outs, ins, asm>;
2055     } // let vdst = 0, data0 = 0, data1 = 0
2056   } // end mayLoad = 1, mayStore = 1
2057 }
2058
2059 //===----------------------------------------------------------------------===//
2060 // MTBUF classes
2061 //===----------------------------------------------------------------------===//
2062
2063 class MTBUF_Pseudo <string opName, dag outs, dag ins, list<dag> pattern> :
2064   MTBUF <outs, ins, "", pattern>,
2065   SIMCInstr<opName, SISubtarget.NONE> {
2066   let isPseudo = 1;
2067   let isCodeGenOnly = 1;
2068 }
2069
2070 class MTBUF_Real_si <bits<3> op, string opName, dag outs, dag ins,
2071                     string asm> :
2072   MTBUF <outs, ins, asm, []>,
2073   MTBUFe <op>,
2074   SIMCInstr<opName, SISubtarget.SI>;
2075
2076 class MTBUF_Real_vi <bits<4> op, string opName, dag outs, dag ins, string asm> :
2077   MTBUF <outs, ins, asm, []>,
2078   MTBUFe_vi <op>,
2079   SIMCInstr <opName, SISubtarget.VI>;
2080
2081 multiclass MTBUF_m <bits<3> op, string opName, dag outs, dag ins, string asm,
2082                     list<dag> pattern> {
2083
2084   def "" : MTBUF_Pseudo <opName, outs, ins, pattern>;
2085
2086   def _si : MTBUF_Real_si <op, opName, outs, ins, asm>;
2087
2088   def _vi : MTBUF_Real_vi <{0, op{2}, op{1}, op{0}}, opName, outs, ins, asm>;
2089
2090 }
2091
2092 let mayStore = 1, mayLoad = 0 in {
2093
2094 multiclass MTBUF_Store_Helper <bits<3> op, string opName,
2095                                RegisterClass regClass> : MTBUF_m <
2096   op, opName, (outs),
2097   (ins regClass:$vdata, u16imm:$offset, i1imm:$offen, i1imm:$idxen, i1imm:$glc,
2098    i1imm:$addr64, i8imm:$dfmt, i8imm:$nfmt, VGPR_32:$vaddr,
2099    SReg_128:$srsrc, i1imm:$slc, i1imm:$tfe, SCSrc_32:$soffset),
2100   opName#" $vdata, $offset, $offen, $idxen, $glc, $addr64, $dfmt,"
2101         #" $nfmt, $vaddr, $srsrc, $slc, $tfe, $soffset", []
2102 >;
2103
2104 } // mayStore = 1, mayLoad = 0
2105
2106 let mayLoad = 1, mayStore = 0 in {
2107
2108 multiclass MTBUF_Load_Helper <bits<3> op, string opName,
2109                               RegisterClass regClass> : MTBUF_m <
2110   op, opName, (outs regClass:$dst),
2111   (ins u16imm:$offset, i1imm:$offen, i1imm:$idxen, i1imm:$glc, i1imm:$addr64,
2112        i8imm:$dfmt, i8imm:$nfmt, VGPR_32:$vaddr, SReg_128:$srsrc,
2113        i1imm:$slc, i1imm:$tfe, SCSrc_32:$soffset),
2114   opName#" $dst, $offset, $offen, $idxen, $glc, $addr64, $dfmt,"
2115         #" $nfmt, $vaddr, $srsrc, $slc, $tfe, $soffset", []
2116 >;
2117
2118 } // mayLoad = 1, mayStore = 0
2119
2120 //===----------------------------------------------------------------------===//
2121 // MUBUF classes
2122 //===----------------------------------------------------------------------===//
2123
2124 class mubuf <bits<7> si, bits<7> vi = si> {
2125   field bits<7> SI = si;
2126   field bits<7> VI = vi;
2127 }
2128
2129 let isCodeGenOnly = 0 in {
2130
2131 class MUBUF_si <bits<7> op, dag outs, dag ins, string asm, list<dag> pattern> :
2132   MUBUF <outs, ins, asm, pattern>, MUBUFe <op> {
2133   let lds  = 0;
2134 }
2135
2136 } // End let isCodeGenOnly = 0
2137
2138 class MUBUF_vi <bits<7> op, dag outs, dag ins, string asm, list<dag> pattern> :
2139   MUBUF <outs, ins, asm, pattern>, MUBUFe_vi <op> {
2140   let lds = 0;
2141 }
2142
2143 class MUBUFAddr64Table <bit is_addr64, string suffix = ""> {
2144   bit IsAddr64 = is_addr64;
2145   string OpName = NAME # suffix;
2146 }
2147
2148 class MUBUF_Pseudo <string opName, dag outs, dag ins, list<dag> pattern> :
2149   MUBUF <outs, ins, "", pattern>,
2150   SIMCInstr<opName, SISubtarget.NONE> {
2151   let isPseudo = 1;
2152   let isCodeGenOnly = 1;
2153
2154   // dummy fields, so that we can use let statements around multiclasses
2155   bits<1> offen;
2156   bits<1> idxen;
2157   bits<8> vaddr;
2158   bits<1> glc;
2159   bits<1> slc;
2160   bits<1> tfe;
2161   bits<8> soffset;
2162 }
2163
2164 class MUBUF_Real_si <mubuf op, string opName, dag outs, dag ins,
2165                      string asm> :
2166   MUBUF <outs, ins, asm, []>,
2167   MUBUFe <op.SI>,
2168   SIMCInstr<opName, SISubtarget.SI> {
2169   let lds = 0;
2170 }
2171
2172 class MUBUF_Real_vi <mubuf op, string opName, dag outs, dag ins,
2173                      string asm> :
2174   MUBUF <outs, ins, asm, []>,
2175   MUBUFe_vi <op.VI>,
2176   SIMCInstr<opName, SISubtarget.VI> {
2177   let lds = 0;
2178 }
2179
2180 multiclass MUBUF_m <mubuf op, string opName, dag outs, dag ins, string asm,
2181                     list<dag> pattern> {
2182
2183   def "" : MUBUF_Pseudo <opName, outs, ins, pattern>,
2184            MUBUFAddr64Table <0>;
2185
2186   let addr64 = 0, isCodeGenOnly = 0 in {
2187     def _si : MUBUF_Real_si <op, opName, outs, ins, asm>;
2188   }
2189
2190   def _vi : MUBUF_Real_vi <op, opName, outs, ins, asm>;
2191 }
2192
2193 multiclass MUBUFAddr64_m <mubuf op, string opName, dag outs,
2194                           dag ins, string asm, list<dag> pattern> {
2195
2196   def "" : MUBUF_Pseudo <opName, outs, ins, pattern>,
2197            MUBUFAddr64Table <1>;
2198
2199   let addr64 = 1, isCodeGenOnly = 0 in {
2200     def _si : MUBUF_Real_si <op, opName, outs, ins, asm>;
2201   }
2202
2203   // There is no VI version. If the pseudo is selected, it should be lowered
2204   // for VI appropriately.
2205 }
2206
2207 multiclass MUBUFAtomicOffset_m <mubuf op, string opName, dag outs, dag ins,
2208                                 string asm, list<dag> pattern, bit is_return> {
2209
2210   def "" : MUBUF_Pseudo <opName, outs, ins, pattern>,
2211            MUBUFAddr64Table <0, !if(is_return, "_RTN", "")>,
2212            AtomicNoRet<NAME#"_OFFSET", is_return>;
2213
2214   let offen = 0, idxen = 0, tfe = 0, vaddr = 0 in {
2215     let addr64 = 0 in {
2216       def _si : MUBUF_Real_si <op, opName, outs, ins, asm>;
2217     }
2218
2219     def _vi : MUBUF_Real_vi <op, opName, outs, ins, asm>;
2220   }
2221 }
2222
2223 multiclass MUBUFAtomicAddr64_m <mubuf op, string opName, dag outs, dag ins,
2224                                 string asm, list<dag> pattern, bit is_return> {
2225
2226   def "" : MUBUF_Pseudo <opName, outs, ins, pattern>,
2227            MUBUFAddr64Table <1, !if(is_return, "_RTN", "")>,
2228            AtomicNoRet<NAME#"_ADDR64", is_return>;
2229
2230   let offen = 0, idxen = 0, addr64 = 1, tfe = 0 in {
2231     def _si : MUBUF_Real_si <op, opName, outs, ins, asm>;
2232   }
2233
2234   // There is no VI version. If the pseudo is selected, it should be lowered
2235   // for VI appropriately.
2236 }
2237
2238 multiclass MUBUF_Atomic <mubuf op, string name, RegisterClass rc,
2239                          ValueType vt, SDPatternOperator atomic> {
2240
2241   let mayStore = 1, mayLoad = 1, hasPostISelHook = 1 in {
2242
2243     // No return variants
2244     let glc = 0 in {
2245
2246       defm _ADDR64 : MUBUFAtomicAddr64_m <
2247         op, name#"_addr64", (outs),
2248         (ins rc:$vdata, SReg_128:$srsrc, VReg_64:$vaddr,
2249              SCSrc_32:$soffset, mbuf_offset:$offset, slc:$slc),
2250         name#" $vdata, $vaddr, $srsrc, $soffset addr64"#"$offset"#"$slc", [], 0
2251       >;
2252
2253       defm _OFFSET : MUBUFAtomicOffset_m <
2254         op, name#"_offset", (outs),
2255         (ins rc:$vdata, SReg_128:$srsrc, SCSrc_32:$soffset, mbuf_offset:$offset,
2256              slc:$slc),
2257         name#" $vdata, $srsrc, $soffset"#"$offset"#"$slc", [], 0
2258       >;
2259     } // glc = 0
2260
2261     // Variant that return values
2262     let glc = 1, Constraints = "$vdata = $vdata_in",
2263         DisableEncoding = "$vdata_in"  in {
2264
2265       defm _RTN_ADDR64 : MUBUFAtomicAddr64_m <
2266         op, name#"_rtn_addr64", (outs rc:$vdata),
2267         (ins rc:$vdata_in, SReg_128:$srsrc, VReg_64:$vaddr,
2268              SCSrc_32:$soffset, mbuf_offset:$offset, slc:$slc),
2269         name#" $vdata, $vaddr, $srsrc, $soffset addr64"#"$offset"#" glc"#"$slc",
2270         [(set vt:$vdata,
2271          (atomic (MUBUFAddr64Atomic v4i32:$srsrc, i64:$vaddr, i32:$soffset,
2272                                     i16:$offset, i1:$slc), vt:$vdata_in))], 1
2273       >;
2274
2275       defm _RTN_OFFSET : MUBUFAtomicOffset_m <
2276         op, name#"_rtn_offset", (outs rc:$vdata),
2277         (ins rc:$vdata_in, SReg_128:$srsrc, SCSrc_32:$soffset,
2278              mbuf_offset:$offset, slc:$slc),
2279         name#" $vdata, $srsrc, $soffset"#"$offset"#" glc $slc",
2280         [(set vt:$vdata,
2281          (atomic (MUBUFOffsetAtomic v4i32:$srsrc, i32:$soffset, i16:$offset,
2282                                     i1:$slc), vt:$vdata_in))], 1
2283       >;
2284
2285     } // glc = 1
2286
2287   } // mayStore = 1, mayLoad = 1, hasPostISelHook = 1
2288 }
2289
2290 multiclass MUBUF_Load_Helper <mubuf op, string name, RegisterClass regClass,
2291                               ValueType load_vt = i32,
2292                               SDPatternOperator ld = null_frag> {
2293
2294   let mayLoad = 1, mayStore = 0 in {
2295     let offen = 0, idxen = 0, vaddr = 0 in {
2296       defm _OFFSET : MUBUF_m <op, name#"_offset", (outs regClass:$vdata),
2297                            (ins SReg_128:$srsrc, SCSrc_32:$soffset,
2298                            mbuf_offset:$offset, glc:$glc, slc:$slc, tfe:$tfe),
2299                            name#" $vdata, $srsrc, $soffset"#"$offset"#"$glc"#"$slc"#"$tfe",
2300                            [(set load_vt:$vdata, (ld (MUBUFOffset v4i32:$srsrc,
2301                                                      i32:$soffset, i16:$offset,
2302                                                      i1:$glc, i1:$slc, i1:$tfe)))]>;
2303     }
2304
2305     let offen = 1, idxen = 0  in {
2306       defm _OFFEN  : MUBUF_m <op, name#"_offen", (outs regClass:$vdata),
2307                            (ins VGPR_32:$vaddr, SReg_128:$srsrc,
2308                            SCSrc_32:$soffset, mbuf_offset:$offset, glc:$glc, slc:$slc,
2309                            tfe:$tfe),
2310                            name#" $vdata, $vaddr, $srsrc, $soffset offen"#"$offset"#"$glc"#"$slc"#"$tfe", []>;
2311     }
2312
2313     let offen = 0, idxen = 1 in {
2314       defm _IDXEN  : MUBUF_m <op, name#"_idxen", (outs regClass:$vdata),
2315                            (ins VGPR_32:$vaddr, SReg_128:$srsrc,
2316                            SCSrc_32:$soffset, mbuf_offset:$offset, glc:$glc,
2317                            slc:$slc, tfe:$tfe),
2318                            name#" $vdata, $vaddr, $srsrc, $soffset idxen"#"$offset"#"$glc"#"$slc"#"$tfe", []>;
2319     }
2320
2321     let offen = 1, idxen = 1 in {
2322       defm _BOTHEN : MUBUF_m <op, name#"_bothen", (outs regClass:$vdata),
2323                            (ins VReg_64:$vaddr, SReg_128:$srsrc, SCSrc_32:$soffset,
2324                            mbuf_offset:$offset, glc:$glc, slc:$slc, tfe:$tfe),
2325                            name#" $vdata, $vaddr, $srsrc, $soffset idxen offen"#"$offset"#"$glc"#"$slc"#"$tfe", []>;
2326     }
2327
2328     let offen = 0, idxen = 0 in {
2329       defm _ADDR64 : MUBUFAddr64_m <op, name#"_addr64", (outs regClass:$vdata),
2330                            (ins VReg_64:$vaddr, SReg_128:$srsrc,
2331                                 SCSrc_32:$soffset, mbuf_offset:$offset,
2332                                 glc:$glc, slc:$slc, tfe:$tfe),
2333                            name#" $vdata, $vaddr, $srsrc, $soffset addr64"#"$offset"#
2334                                 "$glc"#"$slc"#"$tfe",
2335                            [(set load_vt:$vdata, (ld (MUBUFAddr64 v4i32:$srsrc,
2336                                                   i64:$vaddr, i32:$soffset,
2337                                                   i16:$offset, i1:$glc, i1:$slc,
2338                                                   i1:$tfe)))]>;
2339     }
2340   }
2341 }
2342
2343 multiclass MUBUF_Store_Helper <mubuf op, string name, RegisterClass vdataClass,
2344                           ValueType store_vt = i32, SDPatternOperator st = null_frag> {
2345   let mayLoad = 0, mayStore = 1 in {
2346     defm : MUBUF_m <op, name, (outs),
2347                     (ins vdataClass:$vdata, VGPR_32:$vaddr, SReg_128:$srsrc, SCSrc_32:$soffset,
2348                     mbuf_offset:$offset, offen:$offen, idxen:$idxen, glc:$glc, slc:$slc,
2349                     tfe:$tfe),
2350                     name#" $vdata, $vaddr, $srsrc, $soffset"#"$offen"#"$idxen"#"$offset"#
2351                          "$glc"#"$slc"#"$tfe", []>;
2352
2353     let offen = 0, idxen = 0, vaddr = 0 in {
2354       defm _OFFSET : MUBUF_m <op, name#"_offset",(outs),
2355                               (ins vdataClass:$vdata, SReg_128:$srsrc, SCSrc_32:$soffset,
2356                               mbuf_offset:$offset, glc:$glc, slc:$slc, tfe:$tfe),
2357                               name#" $vdata, $srsrc, $soffset"#"$offset"#"$glc"#"$slc"#"$tfe",
2358                               [(st store_vt:$vdata, (MUBUFOffset v4i32:$srsrc, i32:$soffset,
2359                                    i16:$offset, i1:$glc, i1:$slc, i1:$tfe))]>;
2360     } // offen = 0, idxen = 0, vaddr = 0
2361
2362     let offen = 1, idxen = 0  in {
2363       defm _OFFEN : MUBUF_m <op, name#"_offen", (outs),
2364                              (ins vdataClass:$vdata, VGPR_32:$vaddr, SReg_128:$srsrc,
2365                               SCSrc_32:$soffset, mbuf_offset:$offset, glc:$glc,
2366                               slc:$slc, tfe:$tfe),
2367                              name#" $vdata, $vaddr, $srsrc, $soffset offen"#"$offset"#
2368                              "$glc"#"$slc"#"$tfe", []>;
2369     } // end offen = 1, idxen = 0
2370
2371     let offen = 0, idxen = 1 in {
2372       defm _IDXEN  : MUBUF_m <op, name#"_idxen", (outs),
2373                            (ins vdataClass:$vdata, VGPR_32:$vaddr, SReg_128:$srsrc,
2374                            SCSrc_32:$soffset, mbuf_offset:$offset, glc:$glc,
2375                            slc:$slc, tfe:$tfe),
2376                            name#" $vdata, $vaddr, $srsrc, $soffset idxen"#"$offset"#"$glc"#"$slc"#"$tfe", []>;
2377     }
2378
2379     let offen = 1, idxen = 1 in {
2380       defm _BOTHEN : MUBUF_m <op, name#"_bothen", (outs),
2381                            (ins vdataClass:$vdata, VReg_64:$vaddr, SReg_128:$srsrc, SCSrc_32:$soffset,
2382                            mbuf_offset:$offset, glc:$glc, slc:$slc, tfe:$tfe),
2383                            name#" $vdata, $vaddr, $srsrc, $soffset idxen offen"#"$offset"#"$glc"#"$slc"#"$tfe", []>;
2384     }
2385
2386     let offen = 0, idxen = 0 in {
2387       defm _ADDR64 : MUBUFAddr64_m <op, name#"_addr64", (outs),
2388                                     (ins vdataClass:$vdata, VReg_64:$vaddr, SReg_128:$srsrc,
2389                                          SCSrc_32:$soffset,
2390                                          mbuf_offset:$offset, glc:$glc, slc:$slc,
2391                                          tfe:$tfe),
2392                                     name#" $vdata, $vaddr, $srsrc, $soffset addr64"#
2393                                          "$offset"#"$glc"#"$slc"#"$tfe",
2394                                     [(st store_vt:$vdata,
2395                                       (MUBUFAddr64 v4i32:$srsrc, i64:$vaddr,
2396                                                    i32:$soffset, i16:$offset,
2397                                                    i1:$glc, i1:$slc, i1:$tfe))]>;
2398     }
2399   } // End mayLoad = 0, mayStore = 1
2400 }
2401
2402 class FLAT_Load_Helper <bits<7> op, string asm, RegisterClass regClass> :
2403       FLAT <op, (outs regClass:$vdst),
2404                 (ins VReg_64:$addr, glc_flat:$glc, slc_flat:$slc, tfe_flat:$tfe),
2405             asm#" $vdst, $addr"#"$glc"#"$slc"#"$tfe", []> {
2406   let data = 0;
2407   let mayLoad = 1;
2408 }
2409
2410 class FLAT_Store_Helper <bits<7> op, string name, RegisterClass vdataClass> :
2411       FLAT <op, (outs), (ins vdataClass:$data, VReg_64:$addr,
2412                              glc_flat:$glc, slc_flat:$slc, tfe_flat:$tfe),
2413           name#" $data, $addr"#"$glc"#"$slc"#"$tfe",
2414          []> {
2415
2416   let mayLoad = 0;
2417   let mayStore = 1;
2418
2419   // Encoding
2420   let vdst = 0;
2421 }
2422
2423 multiclass FLAT_ATOMIC <bits<7> op, string name, RegisterClass vdst_rc,
2424                         RegisterClass data_rc = vdst_rc> {
2425
2426   let mayLoad = 1, mayStore = 1 in {
2427     def "" : FLAT <op, (outs),
2428                   (ins VReg_64:$addr, data_rc:$data, slc_flat_atomic:$slc,
2429                        tfe_flat_atomic:$tfe),
2430                    name#" $addr, $data"#"$slc"#"$tfe", []>,
2431              AtomicNoRet <NAME, 0> {
2432       let glc = 0;
2433       let vdst = 0;
2434     }
2435
2436     def _RTN : FLAT <op, (outs vdst_rc:$vdst),
2437                      (ins VReg_64:$addr, data_rc:$data, slc_flat_atomic:$slc,
2438                           tfe_flat_atomic:$tfe),
2439                      name#" $vdst, $addr, $data glc"#"$slc"#"$tfe", []>,
2440                AtomicNoRet <NAME, 1> {
2441       let glc = 1;
2442     }
2443   }
2444 }
2445
2446 class MIMG_Mask <string op, int channels> {
2447   string Op = op;
2448   int Channels = channels;
2449 }
2450
2451 class MIMG_NoSampler_Helper <bits<7> op, string asm,
2452                              RegisterClass dst_rc,
2453                              RegisterClass src_rc> : MIMG <
2454   op,
2455   (outs dst_rc:$vdata),
2456   (ins i32imm:$dmask, i1imm:$unorm, i1imm:$glc, i1imm:$da, i1imm:$r128,
2457        i1imm:$tfe, i1imm:$lwe, i1imm:$slc, src_rc:$vaddr,
2458        SReg_256:$srsrc),
2459   asm#" $vdata, $dmask, $unorm, $glc, $da, $r128,"
2460      #" $tfe, $lwe, $slc, $vaddr, $srsrc",
2461   []> {
2462   let ssamp = 0;
2463   let mayLoad = 1;
2464   let mayStore = 0;
2465   let hasPostISelHook = 1;
2466 }
2467
2468 multiclass MIMG_NoSampler_Src_Helper <bits<7> op, string asm,
2469                                       RegisterClass dst_rc,
2470                                       int channels> {
2471   def _V1 : MIMG_NoSampler_Helper <op, asm, dst_rc, VGPR_32>,
2472             MIMG_Mask<asm#"_V1", channels>;
2473   def _V2 : MIMG_NoSampler_Helper <op, asm, dst_rc, VReg_64>,
2474             MIMG_Mask<asm#"_V2", channels>;
2475   def _V4 : MIMG_NoSampler_Helper <op, asm, dst_rc, VReg_128>,
2476             MIMG_Mask<asm#"_V4", channels>;
2477 }
2478
2479 multiclass MIMG_NoSampler <bits<7> op, string asm> {
2480   defm _V1 : MIMG_NoSampler_Src_Helper <op, asm, VGPR_32, 1>;
2481   defm _V2 : MIMG_NoSampler_Src_Helper <op, asm, VReg_64, 2>;
2482   defm _V3 : MIMG_NoSampler_Src_Helper <op, asm, VReg_96, 3>;
2483   defm _V4 : MIMG_NoSampler_Src_Helper <op, asm, VReg_128, 4>;
2484 }
2485
2486 class MIMG_Sampler_Helper <bits<7> op, string asm,
2487                            RegisterClass dst_rc,
2488                            RegisterClass src_rc, int wqm> : MIMG <
2489   op,
2490   (outs dst_rc:$vdata),
2491   (ins i32imm:$dmask, i1imm:$unorm, i1imm:$glc, i1imm:$da, i1imm:$r128,
2492        i1imm:$tfe, i1imm:$lwe, i1imm:$slc, src_rc:$vaddr,
2493        SReg_256:$srsrc, SReg_128:$ssamp),
2494   asm#" $vdata, $dmask, $unorm, $glc, $da, $r128,"
2495      #" $tfe, $lwe, $slc, $vaddr, $srsrc, $ssamp",
2496   []> {
2497   let mayLoad = 1;
2498   let mayStore = 0;
2499   let hasPostISelHook = 1;
2500   let WQM = wqm;
2501 }
2502
2503 multiclass MIMG_Sampler_Src_Helper <bits<7> op, string asm,
2504                                     RegisterClass dst_rc,
2505                                     int channels, int wqm> {
2506   def _V1 : MIMG_Sampler_Helper <op, asm, dst_rc, VGPR_32, wqm>,
2507             MIMG_Mask<asm#"_V1", channels>;
2508   def _V2 : MIMG_Sampler_Helper <op, asm, dst_rc, VReg_64, wqm>,
2509             MIMG_Mask<asm#"_V2", channels>;
2510   def _V4 : MIMG_Sampler_Helper <op, asm, dst_rc, VReg_128, wqm>,
2511             MIMG_Mask<asm#"_V4", channels>;
2512   def _V8 : MIMG_Sampler_Helper <op, asm, dst_rc, VReg_256, wqm>,
2513             MIMG_Mask<asm#"_V8", channels>;
2514   def _V16 : MIMG_Sampler_Helper <op, asm, dst_rc, VReg_512, wqm>,
2515             MIMG_Mask<asm#"_V16", channels>;
2516 }
2517
2518 multiclass MIMG_Sampler <bits<7> op, string asm> {
2519   defm _V1 : MIMG_Sampler_Src_Helper<op, asm, VGPR_32, 1, 0>;
2520   defm _V2 : MIMG_Sampler_Src_Helper<op, asm, VReg_64, 2, 0>;
2521   defm _V3 : MIMG_Sampler_Src_Helper<op, asm, VReg_96, 3, 0>;
2522   defm _V4 : MIMG_Sampler_Src_Helper<op, asm, VReg_128, 4, 0>;
2523 }
2524
2525 multiclass MIMG_Sampler_WQM <bits<7> op, string asm> {
2526   defm _V1 : MIMG_Sampler_Src_Helper<op, asm, VGPR_32, 1, 1>;
2527   defm _V2 : MIMG_Sampler_Src_Helper<op, asm, VReg_64, 2, 1>;
2528   defm _V3 : MIMG_Sampler_Src_Helper<op, asm, VReg_96, 3, 1>;
2529   defm _V4 : MIMG_Sampler_Src_Helper<op, asm, VReg_128, 4, 1>;
2530 }
2531
2532 class MIMG_Gather_Helper <bits<7> op, string asm,
2533                           RegisterClass dst_rc,
2534                           RegisterClass src_rc, int wqm> : MIMG <
2535   op,
2536   (outs dst_rc:$vdata),
2537   (ins i32imm:$dmask, i1imm:$unorm, i1imm:$glc, i1imm:$da, i1imm:$r128,
2538        i1imm:$tfe, i1imm:$lwe, i1imm:$slc, src_rc:$vaddr,
2539        SReg_256:$srsrc, SReg_128:$ssamp),
2540   asm#" $vdata, $dmask, $unorm, $glc, $da, $r128,"
2541      #" $tfe, $lwe, $slc, $vaddr, $srsrc, $ssamp",
2542   []> {
2543   let mayLoad = 1;
2544   let mayStore = 0;
2545
2546   // DMASK was repurposed for GATHER4. 4 components are always
2547   // returned and DMASK works like a swizzle - it selects
2548   // the component to fetch. The only useful DMASK values are
2549   // 1=red, 2=green, 4=blue, 8=alpha. (e.g. 1 returns
2550   // (red,red,red,red) etc.) The ISA document doesn't mention
2551   // this.
2552   // Therefore, disable all code which updates DMASK by setting these two:
2553   let MIMG = 0;
2554   let hasPostISelHook = 0;
2555   let WQM = wqm;
2556 }
2557
2558 multiclass MIMG_Gather_Src_Helper <bits<7> op, string asm,
2559                                     RegisterClass dst_rc,
2560                                     int channels, int wqm> {
2561   def _V1 : MIMG_Gather_Helper <op, asm, dst_rc, VGPR_32, wqm>,
2562             MIMG_Mask<asm#"_V1", channels>;
2563   def _V2 : MIMG_Gather_Helper <op, asm, dst_rc, VReg_64, wqm>,
2564             MIMG_Mask<asm#"_V2", channels>;
2565   def _V4 : MIMG_Gather_Helper <op, asm, dst_rc, VReg_128, wqm>,
2566             MIMG_Mask<asm#"_V4", channels>;
2567   def _V8 : MIMG_Gather_Helper <op, asm, dst_rc, VReg_256, wqm>,
2568             MIMG_Mask<asm#"_V8", channels>;
2569   def _V16 : MIMG_Gather_Helper <op, asm, dst_rc, VReg_512, wqm>,
2570             MIMG_Mask<asm#"_V16", channels>;
2571 }
2572
2573 multiclass MIMG_Gather <bits<7> op, string asm> {
2574   defm _V1 : MIMG_Gather_Src_Helper<op, asm, VGPR_32, 1, 0>;
2575   defm _V2 : MIMG_Gather_Src_Helper<op, asm, VReg_64, 2, 0>;
2576   defm _V3 : MIMG_Gather_Src_Helper<op, asm, VReg_96, 3, 0>;
2577   defm _V4 : MIMG_Gather_Src_Helper<op, asm, VReg_128, 4, 0>;
2578 }
2579
2580 multiclass MIMG_Gather_WQM <bits<7> op, string asm> {
2581   defm _V1 : MIMG_Gather_Src_Helper<op, asm, VGPR_32, 1, 1>;
2582   defm _V2 : MIMG_Gather_Src_Helper<op, asm, VReg_64, 2, 1>;
2583   defm _V3 : MIMG_Gather_Src_Helper<op, asm, VReg_96, 3, 1>;
2584   defm _V4 : MIMG_Gather_Src_Helper<op, asm, VReg_128, 4, 1>;
2585 }
2586
2587 //===----------------------------------------------------------------------===//
2588 // Vector instruction mappings
2589 //===----------------------------------------------------------------------===//
2590
2591 // Maps an opcode in e32 form to its e64 equivalent
2592 def getVOPe64 : InstrMapping {
2593   let FilterClass = "VOP";
2594   let RowFields = ["OpName"];
2595   let ColFields = ["Size"];
2596   let KeyCol = ["4"];
2597   let ValueCols = [["8"]];
2598 }
2599
2600 // Maps an opcode in e64 form to its e32 equivalent
2601 def getVOPe32 : InstrMapping {
2602   let FilterClass = "VOP";
2603   let RowFields = ["OpName"];
2604   let ColFields = ["Size"];
2605   let KeyCol = ["8"];
2606   let ValueCols = [["4"]];
2607 }
2608
2609 def getMaskedMIMGOp : InstrMapping {
2610   let FilterClass = "MIMG_Mask";
2611   let RowFields = ["Op"];
2612   let ColFields = ["Channels"];
2613   let KeyCol = ["4"];
2614   let ValueCols = [["1"], ["2"], ["3"] ];
2615 }
2616
2617 // Maps an commuted opcode to its original version
2618 def getCommuteOrig : InstrMapping {
2619   let FilterClass = "VOP2_REV";
2620   let RowFields = ["RevOp"];
2621   let ColFields = ["IsOrig"];
2622   let KeyCol = ["0"];
2623   let ValueCols = [["1"]];
2624 }
2625
2626 // Maps an original opcode to its commuted version
2627 def getCommuteRev : InstrMapping {
2628   let FilterClass = "VOP2_REV";
2629   let RowFields = ["RevOp"];
2630   let ColFields = ["IsOrig"];
2631   let KeyCol = ["1"];
2632   let ValueCols = [["0"]];
2633 }
2634
2635 def getCommuteCmpOrig : InstrMapping {
2636   let FilterClass = "VOP2_REV";
2637   let RowFields = ["RevOp"];
2638   let ColFields = ["IsOrig"];
2639   let KeyCol = ["0"];
2640   let ValueCols = [["1"]];
2641 }
2642
2643 // Maps an original opcode to its commuted version
2644 def getCommuteCmpRev : InstrMapping {
2645   let FilterClass = "VOP2_REV";
2646   let RowFields = ["RevOp"];
2647   let ColFields = ["IsOrig"];
2648   let KeyCol = ["1"];
2649   let ValueCols = [["0"]];
2650 }
2651
2652
2653 def getMCOpcodeGen : InstrMapping {
2654   let FilterClass = "SIMCInstr";
2655   let RowFields = ["PseudoInstr"];
2656   let ColFields = ["Subtarget"];
2657   let KeyCol = [!cast<string>(SISubtarget.NONE)];
2658   let ValueCols = [[!cast<string>(SISubtarget.SI)],[!cast<string>(SISubtarget.VI)]];
2659 }
2660
2661 def getAddr64Inst : InstrMapping {
2662   let FilterClass = "MUBUFAddr64Table";
2663   let RowFields = ["OpName"];
2664   let ColFields = ["IsAddr64"];
2665   let KeyCol = ["0"];
2666   let ValueCols = [["1"]];
2667 }
2668
2669 // Maps an atomic opcode to its version with a return value.
2670 def getAtomicRetOp : InstrMapping {
2671   let FilterClass = "AtomicNoRet";
2672   let RowFields = ["NoRetOp"];
2673   let ColFields = ["IsRet"];
2674   let KeyCol = ["0"];
2675   let ValueCols = [["1"]];
2676 }
2677
2678 // Maps an atomic opcode to its returnless version.
2679 def getAtomicNoRetOp : InstrMapping {
2680   let FilterClass = "AtomicNoRet";
2681   let RowFields = ["NoRetOp"];
2682   let ColFields = ["IsRet"];
2683   let KeyCol = ["1"];
2684   let ValueCols = [["0"]];
2685 }
2686
2687 include "SIInstructions.td"
2688 include "CIInstructions.td"
2689 include "VIInstructions.td"