lib/Target/AMDGPU/SIInstrInfo.h

   1 //===-- SIInstrInfo.h - SI Instruction Info Interface -----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 /// \file
  11 /// \brief Interface definition for SIInstrInfo.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15
  16 #ifndef LLVM_LIB_TARGET_R600_SIINSTRINFO_H
  17 #define LLVM_LIB_TARGET_R600_SIINSTRINFO_H
  18
  19 #include "AMDGPUInstrInfo.h"
  20 #include "SIDefines.h"
  21 #include "SIRegisterInfo.h"
  22
  23 namespace llvm {
  24
  25 class SIInstrInfo : public AMDGPUInstrInfo {
  26 private:
  27   const SIRegisterInfo RI;
  28
  29   unsigned buildExtractSubReg(MachineBasicBlock::iterator MI,
  30                               MachineRegisterInfo &MRI,
  31                               MachineOperand &SuperReg,
  32                               const TargetRegisterClass *SuperRC,
  33                               unsigned SubIdx,
  34                               const TargetRegisterClass *SubRC) const;
  35   MachineOperand buildExtractSubRegOrImm(MachineBasicBlock::iterator MI,
  36                                          MachineRegisterInfo &MRI,
  37                                          MachineOperand &SuperReg,
  38                                          const TargetRegisterClass *SuperRC,
  39                                          unsigned SubIdx,
  40                                          const TargetRegisterClass *SubRC) const;
  41
  42   void swapOperands(MachineBasicBlock::iterator Inst) const;
  43
  44   void splitScalar64BitUnaryOp(SmallVectorImpl<MachineInstr *> &Worklist,
  45                                MachineInstr *Inst, unsigned Opcode) const;
  46
  47   void splitScalar64BitBinaryOp(SmallVectorImpl<MachineInstr *> &Worklist,
  48                                 MachineInstr *Inst, unsigned Opcode) const;
  49
  50   void splitScalar64BitBCNT(SmallVectorImpl<MachineInstr *> &Worklist,
  51                             MachineInstr *Inst) const;
  52   void splitScalar64BitBFE(SmallVectorImpl<MachineInstr *> &Worklist,
  53                            MachineInstr *Inst) const;
  54
  55   void addUsersToMoveToVALUWorklist(
  56     unsigned Reg, MachineRegisterInfo &MRI,
  57     SmallVectorImpl<MachineInstr *> &Worklist) const;
  58
  59   const TargetRegisterClass *
  60   getDestEquivalentVGPRClass(const MachineInstr &Inst) const;
  61
  62   bool checkInstOffsetsDoNotOverlap(MachineInstr *MIa,
  63                                     MachineInstr *MIb) const;
  64
  65   unsigned findUsedSGPR(const MachineInstr *MI, int OpIndices[3]) const;
  66
  67 protected:
  68   MachineInstr *commuteInstructionImpl(MachineInstr *MI,
  69                                        bool NewMI,
  70                                        unsigned OpIdx0,
  71                                        unsigned OpIdx1) const override;
  72
  73 public:
  74   explicit SIInstrInfo(const AMDGPUSubtarget &st);
  75
  76   const SIRegisterInfo &getRegisterInfo() const override {
  77     return RI;
  78   }
  79
  80   bool isReallyTriviallyReMaterializable(const MachineInstr *MI,
  81                                          AliasAnalysis *AA) const override;
  82
  83   bool areLoadsFromSameBasePtr(SDNode *Load1, SDNode *Load2,
  84                                int64_t &Offset1,
  85                                int64_t &Offset2) const override;
  86
  87   bool getMemOpBaseRegImmOfs(MachineInstr *LdSt, unsigned &BaseReg,
  88                              unsigned &Offset,
  89                              const TargetRegisterInfo *TRI) const final;
  90
  91   bool shouldClusterLoads(MachineInstr *FirstLdSt,
  92                           MachineInstr *SecondLdSt,
  93                           unsigned NumLoads) const final;
  94
  95   void copyPhysReg(MachineBasicBlock &MBB,
  96                    MachineBasicBlock::iterator MI, DebugLoc DL,
  97                    unsigned DestReg, unsigned SrcReg,
  98                    bool KillSrc) const override;
  99
 100   unsigned calculateLDSSpillAddress(MachineBasicBlock &MBB,
 101                                     MachineBasicBlock::iterator MI,
 102                                     RegScavenger *RS,
 103                                     unsigned TmpReg,
 104                                     unsigned Offset,
 105                                     unsigned Size) const;
 106
 107   void storeRegToStackSlot(MachineBasicBlock &MBB,
 108                            MachineBasicBlock::iterator MI,
 109                            unsigned SrcReg, bool isKill, int FrameIndex,
 110                            const TargetRegisterClass *RC,
 111                            const TargetRegisterInfo *TRI) const override;
 112
 113   void loadRegFromStackSlot(MachineBasicBlock &MBB,
 114                             MachineBasicBlock::iterator MI,
 115                             unsigned DestReg, int FrameIndex,
 116                             const TargetRegisterClass *RC,
 117                             const TargetRegisterInfo *TRI) const override;
 118
 119   bool expandPostRAPseudo(MachineBasicBlock::iterator MI) const override;
 120
 121   // \brief Returns an opcode that can be used to move a value to a \p DstRC
 122   // register.  If there is no hardware instruction that can store to \p
 123   // DstRC, then AMDGPU::COPY is returned.
 124   unsigned getMovOpcode(const TargetRegisterClass *DstRC) const;
 125
 126   LLVM_READONLY
 127   int commuteOpcode(const MachineInstr &MI) const;
 128
 129   bool findCommutedOpIndices(MachineInstr *MI,
 130                              unsigned &SrcOpIdx1,
 131                              unsigned &SrcOpIdx2) const override;
 132
 133   bool areMemAccessesTriviallyDisjoint(
 134     MachineInstr *MIa, MachineInstr *MIb,
 135     AliasAnalysis *AA = nullptr) const override;
 136
 137   MachineInstr *buildMovInstr(MachineBasicBlock *MBB,
 138                               MachineBasicBlock::iterator I,
 139                               unsigned DstReg, unsigned SrcReg) const override;
 140   bool isMov(unsigned Opcode) const override;
 141
 142   bool FoldImmediate(MachineInstr *UseMI, MachineInstr *DefMI,
 143                      unsigned Reg, MachineRegisterInfo *MRI) const final;
 144
 145   unsigned getMachineCSELookAheadLimit() const override { return 500; }
 146
 147   MachineInstr *convertToThreeAddress(MachineFunction::iterator &MBB,
 148                                       MachineBasicBlock::iterator &MI,
 149                                       LiveVariables *LV) const override;
 150
 151   bool isSALU(uint16_t Opcode) const {
 152     return get(Opcode).TSFlags & SIInstrFlags::SALU;
 153   }
 154
 155   bool isVALU(uint16_t Opcode) const {
 156     return get(Opcode).TSFlags & SIInstrFlags::VALU;
 157   }
 158
 159   bool isSOP1(uint16_t Opcode) const {
 160     return get(Opcode).TSFlags & SIInstrFlags::SOP1;
 161   }
 162
 163   bool isSOP2(uint16_t Opcode) const {
 164     return get(Opcode).TSFlags & SIInstrFlags::SOP2;
 165   }
 166
 167   bool isSOPC(uint16_t Opcode) const {
 168     return get(Opcode).TSFlags & SIInstrFlags::SOPC;
 169   }
 170
 171   bool isSOPK(uint16_t Opcode) const {
 172     return get(Opcode).TSFlags & SIInstrFlags::SOPK;
 173   }
 174
 175   bool isSOPP(uint16_t Opcode) const {
 176     return get(Opcode).TSFlags & SIInstrFlags::SOPP;
 177   }
 178
 179   bool isVOP1(uint16_t Opcode) const {
 180     return get(Opcode).TSFlags & SIInstrFlags::VOP1;
 181   }
 182
 183   bool isVOP2(uint16_t Opcode) const {
 184     return get(Opcode).TSFlags & SIInstrFlags::VOP2;
 185   }
 186
 187   bool isVOP3(uint16_t Opcode) const {
 188     return get(Opcode).TSFlags & SIInstrFlags::VOP3;
 189   }
 190
 191   bool isVOPC(uint16_t Opcode) const {
 192     return get(Opcode).TSFlags & SIInstrFlags::VOPC;
 193   }
 194
 195   bool isMUBUF(uint16_t Opcode) const {
 196     return get(Opcode).TSFlags & SIInstrFlags::MUBUF;
 197   }
 198
 199   bool isMTBUF(uint16_t Opcode) const {
 200     return get(Opcode).TSFlags & SIInstrFlags::MTBUF;
 201   }
 202
 203   bool isSMRD(uint16_t Opcode) const {
 204     return get(Opcode).TSFlags & SIInstrFlags::SMRD;
 205   }
 206
 207   bool isDS(uint16_t Opcode) const {
 208     return get(Opcode).TSFlags & SIInstrFlags::DS;
 209   }
 210
 211   bool isMIMG(uint16_t Opcode) const {
 212     return get(Opcode).TSFlags & SIInstrFlags::MIMG;
 213   }
 214
 215   bool isFLAT(uint16_t Opcode) const {
 216     return get(Opcode).TSFlags & SIInstrFlags::FLAT;
 217   }
 218
 219   bool isWQM(uint16_t Opcode) const {
 220     return get(Opcode).TSFlags & SIInstrFlags::WQM;
 221   }
 222
 223   bool isVGPRSpill(uint16_t Opcode) const {
 224     return get(Opcode).TSFlags & SIInstrFlags::VGPRSpill;
 225   }
 226
 227   bool isInlineConstant(const APInt &Imm) const;
 228   bool isInlineConstant(const MachineOperand &MO, unsigned OpSize) const;
 229   bool isLiteralConstant(const MachineOperand &MO, unsigned OpSize) const;
 230
 231   bool isImmOperandLegal(const MachineInstr *MI, unsigned OpNo,
 232                          const MachineOperand &MO) const;
 233
 234   /// \brief Return true if this 64-bit VALU instruction has a 32-bit encoding.
 235   /// This function will return false if you pass it a 32-bit instruction.
 236   bool hasVALU32BitEncoding(unsigned Opcode) const;
 237
 238   /// \brief Returns true if this operand uses the constant bus.
 239   bool usesConstantBus(const MachineRegisterInfo &MRI,
 240                        const MachineOperand &MO,
 241                        unsigned OpSize) const;
 242
 243   /// \brief Return true if this instruction has any modifiers.
 244   ///  e.g. src[012]_mod, omod, clamp.
 245   bool hasModifiers(unsigned Opcode) const;
 246
 247   bool hasModifiersSet(const MachineInstr &MI,
 248                        unsigned OpName) const;
 249
 250   bool verifyInstruction(const MachineInstr *MI,
 251                          StringRef &ErrInfo) const override;
 252
 253   static unsigned getVALUOp(const MachineInstr &MI);
 254
 255   bool isSALUOpSupportedOnVALU(const MachineInstr &MI) const;
 256
 257   /// \brief Return the correct register class for \p OpNo.  For target-specific
 258   /// instructions, this will return the register class that has been defined
 259   /// in tablegen.  For generic instructions, like REG_SEQUENCE it will return
 260   /// the register class of its machine operand.
 261   /// to infer the correct register class base on the other operands.
 262   const TargetRegisterClass *getOpRegClass(const MachineInstr &MI,
 263                                            unsigned OpNo) const;
 264
 265   /// \brief Return the size in bytes of the operand OpNo on the given
 266   // instruction opcode.
 267   unsigned getOpSize(uint16_t Opcode, unsigned OpNo) const {
 268     const MCOperandInfo &OpInfo = get(Opcode).OpInfo[OpNo];
 269
 270     if (OpInfo.RegClass == -1) {
 271       // If this is an immediate operand, this must be a 32-bit literal.
 272       assert(OpInfo.OperandType == MCOI::OPERAND_IMMEDIATE);
 273       return 4;
 274     }
 275
 276     return RI.getRegClass(OpInfo.RegClass)->getSize();
 277   }
 278
 279   /// \brief This form should usually be preferred since it handles operands
 280   /// with unknown register classes.
 281   unsigned getOpSize(const MachineInstr &MI, unsigned OpNo) const {
 282     return getOpRegClass(MI, OpNo)->getSize();
 283   }
 284
 285   /// \returns true if it is legal for the operand at index \p OpNo
 286   /// to read a VGPR.
 287   bool canReadVGPR(const MachineInstr &MI, unsigned OpNo) const;
 288
 289   /// \brief Legalize the \p OpIndex operand of this instruction by inserting
 290   /// a MOV.  For example:
 291   /// ADD_I32_e32 VGPR0, 15
 292   /// to
 293   /// MOV VGPR1, 15
 294   /// ADD_I32_e32 VGPR0, VGPR1
 295   ///
 296   /// If the operand being legalized is a register, then a COPY will be used
 297   /// instead of MOV.
 298   void legalizeOpWithMove(MachineInstr *MI, unsigned OpIdx) const;
 299
 300   /// \brief Check if \p MO is a legal operand if it was the \p OpIdx Operand
 301   /// for \p MI.
 302   bool isOperandLegal(const MachineInstr *MI, unsigned OpIdx,
 303                       const MachineOperand *MO = nullptr) const;
 304
 305   /// \brief Legalize all operands in this instruction.  This function may
 306   /// create new instruction and insert them before \p MI.
 307   void legalizeOperands(MachineInstr *MI) const;
 308
 309   /// \brief Split an SMRD instruction into two smaller loads of half the
 310   //  size storing the results in \p Lo and \p Hi.
 311   void splitSMRD(MachineInstr *MI, const TargetRegisterClass *HalfRC,
 312                  unsigned HalfImmOp, unsigned HalfSGPROp,
 313                  MachineInstr *&Lo, MachineInstr *&Hi) const;
 314
 315   void moveSMRDToVALU(MachineInstr *MI, MachineRegisterInfo &MRI,
 316                       SmallVectorImpl<MachineInstr *> &Worklist) const;
 317
 318   /// \brief Replace this instruction's opcode with the equivalent VALU
 319   /// opcode.  This function will also move the users of \p MI to the
 320   /// VALU if necessary.
 321   void moveToVALU(MachineInstr &MI) const;
 322
 323   unsigned calculateIndirectAddress(unsigned RegIndex,
 324                                     unsigned Channel) const override;
 325
 326   const TargetRegisterClass *getIndirectAddrRegClass() const override;
 327
 328   MachineInstrBuilder buildIndirectWrite(MachineBasicBlock *MBB,
 329                                          MachineBasicBlock::iterator I,
 330                                          unsigned ValueReg,
 331                                          unsigned Address,
 332                                          unsigned OffsetReg) const override;
 333
 334   MachineInstrBuilder buildIndirectRead(MachineBasicBlock *MBB,
 335                                         MachineBasicBlock::iterator I,
 336                                         unsigned ValueReg,
 337                                         unsigned Address,
 338                                         unsigned OffsetReg) const override;
 339   void reserveIndirectRegisters(BitVector &Reserved,
 340                                 const MachineFunction &MF) const;
 341
 342   void LoadM0(MachineInstr *MoveRel, MachineBasicBlock::iterator I,
 343               unsigned SavReg, unsigned IndexReg) const;
 344
 345   void insertNOPs(MachineBasicBlock::iterator MI, int Count) const;
 346
 347   /// \brief Returns the operand named \p Op.  If \p MI does not have an
 348   /// operand named \c Op, this function returns nullptr.
 349   LLVM_READONLY
 350   MachineOperand *getNamedOperand(MachineInstr &MI, unsigned OperandName) const;
 351
 352   LLVM_READONLY
 353   const MachineOperand *getNamedOperand(const MachineInstr &MI,
 354                                         unsigned OpName) const {
 355     return getNamedOperand(const_cast<MachineInstr &>(MI), OpName);
 356   }
 357
 358   uint64_t getDefaultRsrcDataFormat() const;
 359
 360 };
 361
 362 namespace AMDGPU {
 363   LLVM_READONLY
 364   int getVOPe64(uint16_t Opcode);
 365
 366   LLVM_READONLY
 367   int getVOPe32(uint16_t Opcode);
 368
 369   LLVM_READONLY
 370   int getCommuteRev(uint16_t Opcode);
 371
 372   LLVM_READONLY
 373   int getCommuteOrig(uint16_t Opcode);
 374
 375   LLVM_READONLY
 376   int getAddr64Inst(uint16_t Opcode);
 377
 378   LLVM_READONLY
 379   int getAtomicRetOp(uint16_t Opcode);
 380
 381   LLVM_READONLY
 382   int getAtomicNoRetOp(uint16_t Opcode);
 383
 384   const uint64_t RSRC_DATA_FORMAT = 0xf00000000000LL;
 385   const uint64_t RSRC_TID_ENABLE = 1LL << 55;
 386
 387 } // End namespace AMDGPU
 388
 389 namespace SI {
 390 namespace KernelInputOffsets {
 391
 392 /// Offsets in bytes from the start of the input buffer
 393 enum Offsets {
 394   NGROUPS_X = 0,
 395   NGROUPS_Y = 4,
 396   NGROUPS_Z = 8,
 397   GLOBAL_SIZE_X = 12,
 398   GLOBAL_SIZE_Y = 16,
 399   GLOBAL_SIZE_Z = 20,
 400   LOCAL_SIZE_X = 24,
 401   LOCAL_SIZE_Y = 28,
 402   LOCAL_SIZE_Z = 32
 403 };
 404
 405 } // End namespace KernelInputOffsets
 406 } // End namespace SI
 407
 408 } // End namespace llvm
 409
 410 #endif