lib/Target/AMDGPU/AMDGPUInstructions.td

   1 //===-- AMDGPUInstructions.td - Common instruction defs ---*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains instruction defs that are common to all hw codegen
  11 // targets.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 class AMDGPUInst <dag outs, dag ins, string asm, list<dag> pattern> : Instruction {
  16   field bits<16> AMDILOp = 0;
  17   field bits<3> Gen = 0;
  18
  19   let Namespace = "AMDGPU";
  20   let OutOperandList = outs;
  21   let InOperandList = ins;
  22   let AsmString = asm;
  23   let Pattern = pattern;
  24   let Itinerary = NullALU;
  25   let TSFlags{42-40} = Gen;
  26   let TSFlags{63-48} = AMDILOp;
  27 }
  28
  29 class AMDGPUShaderInst <dag outs, dag ins, string asm, list<dag> pattern>
  30     : AMDGPUInst<outs, ins, asm, pattern> {
  31
  32   field bits<32> Inst = 0xffffffff;
  33
  34 }
  35
  36 class Constants {
  37 int TWO_PI = 0x40c90fdb;
  38 int PI = 0x40490fdb;
  39 int TWO_PI_INV = 0x3e22f983;
  40 }
  41 def CONST : Constants;
  42
  43 def FP_ZERO : PatLeaf <
  44   (fpimm),
  45   [{return N->getValueAPF().isZero();}]
  46 >;
  47
  48 def FP_ONE : PatLeaf <
  49   (fpimm),
  50   [{return N->isExactlyValue(1.0);}]
  51 >;
  52
  53 let isCodeGenOnly = 1, isPseudo = 1, usesCustomInserter = 1  in {
  54
  55 class CLAMP <RegisterClass rc> : AMDGPUShaderInst <
  56   (outs rc:$dst),
  57   (ins rc:$src0),
  58   "CLAMP $dst, $src0",
  59   [(set rc:$dst, (int_AMDIL_clamp rc:$src0, (f32 FP_ZERO), (f32 FP_ONE)))]
  60 >;
  61
  62 class FABS <RegisterClass rc> : AMDGPUShaderInst <
  63   (outs rc:$dst),
  64   (ins rc:$src0),
  65   "FABS $dst, $src0",
  66   [(set rc:$dst, (fabs rc:$src0))]
  67 >;
  68
  69 class FNEG <RegisterClass rc> : AMDGPUShaderInst <
  70   (outs rc:$dst),
  71   (ins rc:$src0),
  72   "FNEG $dst, $src0",
  73   [(set rc:$dst, (fneg rc:$src0))]
  74 >;
  75
  76 } // End isCodeGenOnly = 1, isPseudo = 1, hasCustomInserter = 1
  77
  78 /* Generic helper patterns for intrinsics */
  79 /* -------------------------------------- */
  80
  81 class POW_Common <AMDGPUInst log_ieee, AMDGPUInst exp_ieee, AMDGPUInst mul,
  82                   RegisterClass rc> : Pat <
  83   (int_AMDGPU_pow rc:$src0, rc:$src1),
  84   (exp_ieee (mul rc:$src1, (log_ieee rc:$src0)))
  85 >;
  86
  87 /* Other helper patterns */
  88 /* --------------------- */
  89
  90 /* Extract element pattern */
  91 class Extract_Element <ValueType sub_type, ValueType vec_type,
  92                      RegisterClass vec_class, int sub_idx,
  93                      SubRegIndex sub_reg>: Pat<
  94   (sub_type (vector_extract (vec_type vec_class:$src), sub_idx)),
  95   (EXTRACT_SUBREG vec_class:$src, sub_reg)
  96 >;
  97
  98 /* Insert element pattern */
  99 class Insert_Element <ValueType elem_type, ValueType vec_type,
 100                       RegisterClass elem_class, RegisterClass vec_class,
 101                       int sub_idx, SubRegIndex sub_reg> : Pat <
 102
 103   (vec_type (vector_insert (vec_type vec_class:$vec),
 104                            (elem_type elem_class:$elem), sub_idx)),
 105   (INSERT_SUBREG vec_class:$vec, elem_class:$elem, sub_reg)
 106 >;
 107
 108 // Vector Build pattern
 109 class Vector_Build <ValueType vecType, RegisterClass elemClass> : Pat <
 110   (IL_vbuild elemClass:$src),
 111   (INSERT_SUBREG (vecType (IMPLICIT_DEF)), elemClass:$src, sel_x)
 112 >;
 113
 114 // bitconvert pattern
 115 class BitConvert <ValueType dt, ValueType st, RegisterClass rc> : Pat <
 116   (dt (bitconvert (st rc:$src0))),
 117   (dt rc:$src0)
 118 >;
 119
 120 include "R600Instructions.td"
 121
 122 include "SIInstrInfo.td"
 123