lib/Target/AMDGPU/AMDGPUISelLowering.cpp

   1 //===-- AMDGPUISelLowering.cpp - AMDGPU Common DAG lowering functions -----===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 /// \file
  11 /// \brief This is the parent TargetLowering class for hardware code gen
  12 /// targets.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 #include "AMDGPUISelLowering.h"
  17 #include "AMDGPU.h"
  18 #include "AMDGPUFrameLowering.h"
  19 #include "AMDGPUIntrinsicInfo.h"
  20 #include "AMDGPURegisterInfo.h"
  21 #include "AMDGPUSubtarget.h"
  22 #include "R600MachineFunctionInfo.h"
  23 #include "SIMachineFunctionInfo.h"
  24 #include "llvm/CodeGen/CallingConvLower.h"
  25 #include "llvm/CodeGen/MachineFunction.h"
  26 #include "llvm/CodeGen/MachineRegisterInfo.h"
  27 #include "llvm/CodeGen/SelectionDAG.h"
  28 #include "llvm/CodeGen/TargetLoweringObjectFileImpl.h"
  29 #include "llvm/IR/DataLayout.h"
  30 #include "llvm/IR/DiagnosticInfo.h"
  31 #include "llvm/IR/DiagnosticPrinter.h"
  32
  33 using namespace llvm;
  34
  35 namespace {
  36
  37 /// Diagnostic information for unimplemented or unsupported feature reporting.
  38 class DiagnosticInfoUnsupported : public DiagnosticInfo {
  39 private:
  40   const Twine &Description;
  41   const Function &Fn;
  42
  43   static int KindID;
  44
  45   static int getKindID() {
  46     if (KindID == 0)
  47       KindID = llvm::getNextAvailablePluginDiagnosticKind();
  48     return KindID;
  49   }
  50
  51 public:
  52   DiagnosticInfoUnsupported(const Function &Fn, const Twine &Desc,
  53                           DiagnosticSeverity Severity = DS_Error)
  54     : DiagnosticInfo(getKindID(), Severity),
  55       Description(Desc),
  56       Fn(Fn) { }
  57
  58   const Function &getFunction() const { return Fn; }
  59   const Twine &getDescription() const { return Description; }
  60
  61   void print(DiagnosticPrinter &DP) const override {
  62     DP << "unsupported " << getDescription() << " in " << Fn.getName();
  63   }
  64
  65   static bool classof(const DiagnosticInfo *DI) {
  66     return DI->getKind() == getKindID();
  67   }
  68 };
  69
  70 int DiagnosticInfoUnsupported::KindID = 0;
  71 }
  72
  73
  74 static bool allocateStack(unsigned ValNo, MVT ValVT, MVT LocVT,
  75                       CCValAssign::LocInfo LocInfo,
  76                       ISD::ArgFlagsTy ArgFlags, CCState &State) {
  77   unsigned Offset = State.AllocateStack(ValVT.getStoreSize(),
  78                                         ArgFlags.getOrigAlign());
  79   State.addLoc(CCValAssign::getMem(ValNo, ValVT, Offset, LocVT, LocInfo));
  80
  81   return true;
  82 }
  83
  84 #include "AMDGPUGenCallingConv.inc"
  85
  86 // Find a larger type to do a load / store of a vector with.
  87 EVT AMDGPUTargetLowering::getEquivalentMemType(LLVMContext &Ctx, EVT VT) {
  88   unsigned StoreSize = VT.getStoreSizeInBits();
  89   if (StoreSize <= 32)
  90     return EVT::getIntegerVT(Ctx, StoreSize);
  91
  92   assert(StoreSize % 32 == 0 && "Store size not a multiple of 32");
  93   return EVT::getVectorVT(Ctx, MVT::i32, StoreSize / 32);
  94 }
  95
  96 // Type for a vector that will be loaded to.
  97 EVT AMDGPUTargetLowering::getEquivalentLoadRegType(LLVMContext &Ctx, EVT VT) {
  98   unsigned StoreSize = VT.getStoreSizeInBits();
  99   if (StoreSize <= 32)
 100     return EVT::getIntegerVT(Ctx, 32);
 101
 102   return EVT::getVectorVT(Ctx, MVT::i32, StoreSize / 32);
 103 }
 104
 105 AMDGPUTargetLowering::AMDGPUTargetLowering(TargetMachine &TM,
 106                                            const AMDGPUSubtarget &STI)
 107     : TargetLowering(TM), Subtarget(&STI) {
 108   setOperationAction(ISD::Constant, MVT::i32, Legal);
 109   setOperationAction(ISD::Constant, MVT::i64, Legal);
 110   setOperationAction(ISD::ConstantFP, MVT::f32, Legal);
 111   setOperationAction(ISD::ConstantFP, MVT::f64, Legal);
 112
 113   setOperationAction(ISD::BR_JT, MVT::Other, Expand);
 114   setOperationAction(ISD::BRIND, MVT::Other, Expand);
 115
 116   // We need to custom lower some of the intrinsics
 117   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 118
 119   // Library functions.  These default to Expand, but we have instructions
 120   // for them.
 121   setOperationAction(ISD::FCEIL,  MVT::f32, Legal);
 122   setOperationAction(ISD::FEXP2,  MVT::f32, Legal);
 123   setOperationAction(ISD::FPOW,   MVT::f32, Legal);
 124   setOperationAction(ISD::FLOG2,  MVT::f32, Legal);
 125   setOperationAction(ISD::FABS,   MVT::f32, Legal);
 126   setOperationAction(ISD::FFLOOR, MVT::f32, Legal);
 127   setOperationAction(ISD::FRINT,  MVT::f32, Legal);
 128   setOperationAction(ISD::FTRUNC, MVT::f32, Legal);
 129   setOperationAction(ISD::FMINNUM, MVT::f32, Legal);
 130   setOperationAction(ISD::FMAXNUM, MVT::f32, Legal);
 131
 132   setOperationAction(ISD::FROUND, MVT::f32, Custom);
 133   setOperationAction(ISD::FROUND, MVT::f64, Custom);
 134
 135   setOperationAction(ISD::FREM, MVT::f32, Custom);
 136   setOperationAction(ISD::FREM, MVT::f64, Custom);
 137
 138   // v_mad_f32 does not support denormals according to some sources.
 139   if (!Subtarget->hasFP32Denormals())
 140     setOperationAction(ISD::FMAD, MVT::f32, Legal);
 141
 142   // Expand to fneg + fadd.
 143   setOperationAction(ISD::FSUB, MVT::f64, Expand);
 144
 145   // Lower floating point store/load to integer store/load to reduce the number
 146   // of patterns in tablegen.
 147   setOperationAction(ISD::STORE, MVT::f32, Promote);
 148   AddPromotedToType(ISD::STORE, MVT::f32, MVT::i32);
 149
 150   setOperationAction(ISD::STORE, MVT::v2f32, Promote);
 151   AddPromotedToType(ISD::STORE, MVT::v2f32, MVT::v2i32);
 152
 153   setOperationAction(ISD::STORE, MVT::v4f32, Promote);
 154   AddPromotedToType(ISD::STORE, MVT::v4f32, MVT::v4i32);
 155
 156   setOperationAction(ISD::STORE, MVT::v8f32, Promote);
 157   AddPromotedToType(ISD::STORE, MVT::v8f32, MVT::v8i32);
 158
 159   setOperationAction(ISD::STORE, MVT::v16f32, Promote);
 160   AddPromotedToType(ISD::STORE, MVT::v16f32, MVT::v16i32);
 161
 162   setOperationAction(ISD::STORE, MVT::f64, Promote);
 163   AddPromotedToType(ISD::STORE, MVT::f64, MVT::i64);
 164
 165   setOperationAction(ISD::STORE, MVT::v2f64, Promote);
 166   AddPromotedToType(ISD::STORE, MVT::v2f64, MVT::v2i64);
 167
 168   // Custom lowering of vector stores is required for local address space
 169   // stores.
 170   setOperationAction(ISD::STORE, MVT::v4i32, Custom);
 171
 172   setTruncStoreAction(MVT::v2i32, MVT::v2i16, Custom);
 173   setTruncStoreAction(MVT::v2i32, MVT::v2i8, Custom);
 174   setTruncStoreAction(MVT::v4i32, MVT::v4i8, Custom);
 175
 176   // XXX: This can be change to Custom, once ExpandVectorStores can
 177   // handle 64-bit stores.
 178   setTruncStoreAction(MVT::v4i32, MVT::v4i16, Expand);
 179
 180   setTruncStoreAction(MVT::i64, MVT::i16, Expand);
 181   setTruncStoreAction(MVT::i64, MVT::i8, Expand);
 182   setTruncStoreAction(MVT::i64, MVT::i1, Expand);
 183   setTruncStoreAction(MVT::v2i64, MVT::v2i1, Expand);
 184   setTruncStoreAction(MVT::v4i64, MVT::v4i1, Expand);
 185
 186
 187   setOperationAction(ISD::LOAD, MVT::f32, Promote);
 188   AddPromotedToType(ISD::LOAD, MVT::f32, MVT::i32);
 189
 190   setOperationAction(ISD::LOAD, MVT::v2f32, Promote);
 191   AddPromotedToType(ISD::LOAD, MVT::v2f32, MVT::v2i32);
 192
 193   setOperationAction(ISD::LOAD, MVT::v4f32, Promote);
 194   AddPromotedToType(ISD::LOAD, MVT::v4f32, MVT::v4i32);
 195
 196   setOperationAction(ISD::LOAD, MVT::v8f32, Promote);
 197   AddPromotedToType(ISD::LOAD, MVT::v8f32, MVT::v8i32);
 198
 199   setOperationAction(ISD::LOAD, MVT::v16f32, Promote);
 200   AddPromotedToType(ISD::LOAD, MVT::v16f32, MVT::v16i32);
 201
 202   setOperationAction(ISD::LOAD, MVT::f64, Promote);
 203   AddPromotedToType(ISD::LOAD, MVT::f64, MVT::i64);
 204
 205   setOperationAction(ISD::LOAD, MVT::v2f64, Promote);
 206   AddPromotedToType(ISD::LOAD, MVT::v2f64, MVT::v2i64);
 207
 208   setOperationAction(ISD::CONCAT_VECTORS, MVT::v4i32, Custom);
 209   setOperationAction(ISD::CONCAT_VECTORS, MVT::v4f32, Custom);
 210   setOperationAction(ISD::CONCAT_VECTORS, MVT::v8i32, Custom);
 211   setOperationAction(ISD::CONCAT_VECTORS, MVT::v8f32, Custom);
 212   setOperationAction(ISD::EXTRACT_SUBVECTOR, MVT::v2f32, Custom);
 213   setOperationAction(ISD::EXTRACT_SUBVECTOR, MVT::v2i32, Custom);
 214   setOperationAction(ISD::EXTRACT_SUBVECTOR, MVT::v4f32, Custom);
 215   setOperationAction(ISD::EXTRACT_SUBVECTOR, MVT::v4i32, Custom);
 216   setOperationAction(ISD::EXTRACT_SUBVECTOR, MVT::v8f32, Custom);
 217   setOperationAction(ISD::EXTRACT_SUBVECTOR, MVT::v8i32, Custom);
 218
 219   // There are no 64-bit extloads. These should be done as a 32-bit extload and
 220   // an extension to 64-bit.
 221   for (MVT VT : MVT::integer_valuetypes()) {
 222     setLoadExtAction(ISD::EXTLOAD, MVT::i64, VT, Expand);
 223     setLoadExtAction(ISD::SEXTLOAD, MVT::i64, VT, Expand);
 224     setLoadExtAction(ISD::ZEXTLOAD, MVT::i64, VT, Expand);
 225   }
 226
 227   for (MVT VT : MVT::integer_vector_valuetypes()) {
 228     setLoadExtAction(ISD::EXTLOAD, VT, MVT::v2i8, Expand);
 229     setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v2i8, Expand);
 230     setLoadExtAction(ISD::ZEXTLOAD, VT, MVT::v2i8, Expand);
 231     setLoadExtAction(ISD::EXTLOAD, VT, MVT::v4i8, Expand);
 232     setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v4i8, Expand);
 233     setLoadExtAction(ISD::ZEXTLOAD, VT, MVT::v4i8, Expand);
 234     setLoadExtAction(ISD::EXTLOAD, VT, MVT::v2i16, Expand);
 235     setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v2i16, Expand);
 236     setLoadExtAction(ISD::ZEXTLOAD, VT, MVT::v2i16, Expand);
 237     setLoadExtAction(ISD::EXTLOAD, VT, MVT::v4i16, Expand);
 238     setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v4i16, Expand);
 239     setLoadExtAction(ISD::ZEXTLOAD, VT, MVT::v4i16, Expand);
 240   }
 241
 242   setOperationAction(ISD::BR_CC, MVT::i1, Expand);
 243
 244   if (Subtarget->getGeneration() < AMDGPUSubtarget::SEA_ISLANDS) {
 245     setOperationAction(ISD::FCEIL, MVT::f64, Custom);
 246     setOperationAction(ISD::FTRUNC, MVT::f64, Custom);
 247     setOperationAction(ISD::FRINT, MVT::f64, Custom);
 248     setOperationAction(ISD::FFLOOR, MVT::f64, Custom);
 249   }
 250
 251   if (!Subtarget->hasBFI()) {
 252     // fcopysign can be done in a single instruction with BFI.
 253     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 254     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 255   }
 256
 257   setOperationAction(ISD::FP16_TO_FP, MVT::f64, Expand);
 258
 259   setLoadExtAction(ISD::EXTLOAD, MVT::f32, MVT::f16, Expand);
 260   setLoadExtAction(ISD::EXTLOAD, MVT::v2f32, MVT::v2f16, Expand);
 261   setLoadExtAction(ISD::EXTLOAD, MVT::v4f32, MVT::v4f16, Expand);
 262   setLoadExtAction(ISD::EXTLOAD, MVT::v8f32, MVT::v8f16, Expand);
 263
 264   setLoadExtAction(ISD::EXTLOAD, MVT::f64, MVT::f16, Expand);
 265   setLoadExtAction(ISD::EXTLOAD, MVT::v2f64, MVT::v2f16, Expand);
 266   setLoadExtAction(ISD::EXTLOAD, MVT::v4f64, MVT::v4f16, Expand);
 267   setLoadExtAction(ISD::EXTLOAD, MVT::v8f64, MVT::v8f16, Expand);
 268
 269   setTruncStoreAction(MVT::f32, MVT::f16, Expand);
 270   setTruncStoreAction(MVT::v2f32, MVT::v2f16, Expand);
 271   setTruncStoreAction(MVT::v4f32, MVT::v4f16, Expand);
 272   setTruncStoreAction(MVT::v8f32, MVT::v8f16, Expand);
 273
 274   setTruncStoreAction(MVT::f64, MVT::f16, Expand);
 275   setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 276
 277   const MVT ScalarIntVTs[] = { MVT::i32, MVT::i64 };
 278   for (MVT VT : ScalarIntVTs) {
 279     setOperationAction(ISD::SREM, VT, Expand);
 280     setOperationAction(ISD::SDIV, VT, Expand);
 281
 282     // GPU does not have divrem function for signed or unsigned.
 283     setOperationAction(ISD::SDIVREM, VT, Custom);
 284     setOperationAction(ISD::UDIVREM, VT, Custom);
 285
 286     // GPU does not have [S|U]MUL_LOHI functions as a single instruction.
 287     setOperationAction(ISD::SMUL_LOHI, VT, Expand);
 288     setOperationAction(ISD::UMUL_LOHI, VT, Expand);
 289
 290     setOperationAction(ISD::BSWAP, VT, Expand);
 291     setOperationAction(ISD::CTTZ, VT, Expand);
 292     setOperationAction(ISD::CTLZ, VT, Expand);
 293   }
 294
 295   if (!Subtarget->hasBCNT(32))
 296     setOperationAction(ISD::CTPOP, MVT::i32, Expand);
 297
 298   if (!Subtarget->hasBCNT(64))
 299     setOperationAction(ISD::CTPOP, MVT::i64, Expand);
 300
 301   // The hardware supports 32-bit ROTR, but not ROTL.
 302   setOperationAction(ISD::ROTL, MVT::i32, Expand);
 303   setOperationAction(ISD::ROTL, MVT::i64, Expand);
 304   setOperationAction(ISD::ROTR, MVT::i64, Expand);
 305
 306   setOperationAction(ISD::MUL, MVT::i64, Expand);
 307   setOperationAction(ISD::MULHU, MVT::i64, Expand);
 308   setOperationAction(ISD::MULHS, MVT::i64, Expand);
 309   setOperationAction(ISD::UDIV, MVT::i32, Expand);
 310   setOperationAction(ISD::UREM, MVT::i32, Expand);
 311   setOperationAction(ISD::UINT_TO_FP, MVT::i64, Custom);
 312   setOperationAction(ISD::SINT_TO_FP, MVT::i64, Custom);
 313   setOperationAction(ISD::FP_TO_SINT, MVT::i64, Custom);
 314   setOperationAction(ISD::FP_TO_UINT, MVT::i64, Custom);
 315   setOperationAction(ISD::SELECT_CC, MVT::i64, Expand);
 316
 317   setOperationAction(ISD::SMIN, MVT::i32, Legal);
 318   setOperationAction(ISD::UMIN, MVT::i32, Legal);
 319   setOperationAction(ISD::SMAX, MVT::i32, Legal);
 320   setOperationAction(ISD::UMAX, MVT::i32, Legal);
 321
 322   if (!Subtarget->hasFFBH())
 323     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i32, Expand);
 324
 325   if (!Subtarget->hasFFBL())
 326     setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i32, Expand);
 327
 328   static const MVT::SimpleValueType VectorIntTypes[] = {
 329     MVT::v2i32, MVT::v4i32
 330   };
 331
 332   for (MVT VT : VectorIntTypes) {
 333     // Expand the following operations for the current type by default.
 334     setOperationAction(ISD::ADD,  VT, Expand);
 335     setOperationAction(ISD::AND,  VT, Expand);
 336     setOperationAction(ISD::FP_TO_SINT, VT, Expand);
 337     setOperationAction(ISD::FP_TO_UINT, VT, Expand);
 338     setOperationAction(ISD::MUL,  VT, Expand);
 339     setOperationAction(ISD::OR,   VT, Expand);
 340     setOperationAction(ISD::SHL,  VT, Expand);
 341     setOperationAction(ISD::SRA,  VT, Expand);
 342     setOperationAction(ISD::SRL,  VT, Expand);
 343     setOperationAction(ISD::ROTL, VT, Expand);
 344     setOperationAction(ISD::ROTR, VT, Expand);
 345     setOperationAction(ISD::SUB,  VT, Expand);
 346     setOperationAction(ISD::SINT_TO_FP, VT, Expand);
 347     setOperationAction(ISD::UINT_TO_FP, VT, Expand);
 348     setOperationAction(ISD::SDIV, VT, Expand);
 349     setOperationAction(ISD::UDIV, VT, Expand);
 350     setOperationAction(ISD::SREM, VT, Expand);
 351     setOperationAction(ISD::UREM, VT, Expand);
 352     setOperationAction(ISD::SMUL_LOHI, VT, Expand);
 353     setOperationAction(ISD::UMUL_LOHI, VT, Expand);
 354     setOperationAction(ISD::SDIVREM, VT, Custom);
 355     setOperationAction(ISD::UDIVREM, VT, Custom);
 356     setOperationAction(ISD::ADDC, VT, Expand);
 357     setOperationAction(ISD::SUBC, VT, Expand);
 358     setOperationAction(ISD::ADDE, VT, Expand);
 359     setOperationAction(ISD::SUBE, VT, Expand);
 360     setOperationAction(ISD::SELECT, VT, Expand);
 361     setOperationAction(ISD::VSELECT, VT, Expand);
 362     setOperationAction(ISD::SELECT_CC, VT, Expand);
 363     setOperationAction(ISD::XOR,  VT, Expand);
 364     setOperationAction(ISD::BSWAP, VT, Expand);
 365     setOperationAction(ISD::CTPOP, VT, Expand);
 366     setOperationAction(ISD::CTTZ, VT, Expand);
 367     setOperationAction(ISD::CTTZ_ZERO_UNDEF, VT, Expand);
 368     setOperationAction(ISD::CTLZ, VT, Expand);
 369     setOperationAction(ISD::CTLZ_ZERO_UNDEF, VT, Expand);
 370     setOperationAction(ISD::VECTOR_SHUFFLE, VT, Expand);
 371   }
 372
 373   static const MVT::SimpleValueType FloatVectorTypes[] = {
 374     MVT::v2f32, MVT::v4f32
 375   };
 376
 377   for (MVT VT : FloatVectorTypes) {
 378     setOperationAction(ISD::FABS, VT, Expand);
 379     setOperationAction(ISD::FMINNUM, VT, Expand);
 380     setOperationAction(ISD::FMAXNUM, VT, Expand);
 381     setOperationAction(ISD::FADD, VT, Expand);
 382     setOperationAction(ISD::FCEIL, VT, Expand);
 383     setOperationAction(ISD::FCOS, VT, Expand);
 384     setOperationAction(ISD::FDIV, VT, Expand);
 385     setOperationAction(ISD::FEXP2, VT, Expand);
 386     setOperationAction(ISD::FLOG2, VT, Expand);
 387     setOperationAction(ISD::FREM, VT, Expand);
 388     setOperationAction(ISD::FPOW, VT, Expand);
 389     setOperationAction(ISD::FFLOOR, VT, Expand);
 390     setOperationAction(ISD::FTRUNC, VT, Expand);
 391     setOperationAction(ISD::FMUL, VT, Expand);
 392     setOperationAction(ISD::FMA, VT, Expand);
 393     setOperationAction(ISD::FRINT, VT, Expand);
 394     setOperationAction(ISD::FNEARBYINT, VT, Expand);
 395     setOperationAction(ISD::FSQRT, VT, Expand);
 396     setOperationAction(ISD::FSIN, VT, Expand);
 397     setOperationAction(ISD::FSUB, VT, Expand);
 398     setOperationAction(ISD::FNEG, VT, Expand);
 399     setOperationAction(ISD::SELECT, VT, Expand);
 400     setOperationAction(ISD::VSELECT, VT, Expand);
 401     setOperationAction(ISD::SELECT_CC, VT, Expand);
 402     setOperationAction(ISD::FCOPYSIGN, VT, Expand);
 403     setOperationAction(ISD::VECTOR_SHUFFLE, VT, Expand);
 404   }
 405
 406   setOperationAction(ISD::FNEARBYINT, MVT::f32, Custom);
 407   setOperationAction(ISD::FNEARBYINT, MVT::f64, Custom);
 408
 409   setTargetDAGCombine(ISD::SHL);
 410   setTargetDAGCombine(ISD::MUL);
 411   setTargetDAGCombine(ISD::SELECT);
 412   setTargetDAGCombine(ISD::SELECT_CC);
 413   setTargetDAGCombine(ISD::STORE);
 414
 415   setTargetDAGCombine(ISD::FADD);
 416   setTargetDAGCombine(ISD::FSUB);
 417
 418   setBooleanContents(ZeroOrNegativeOneBooleanContent);
 419   setBooleanVectorContents(ZeroOrNegativeOneBooleanContent);
 420
 421   setSchedulingPreference(Sched::RegPressure);
 422   setJumpIsExpensive(true);
 423
 424   // SI at least has hardware support for floating point exceptions, but no way
 425   // of using or handling them is implemented. They are also optional in OpenCL
 426   // (Section 7.3)
 427   setHasFloatingPointExceptions(false);
 428
 429   setSelectIsExpensive(false);
 430   PredictableSelectIsExpensive = false;
 431
 432   // There are no integer divide instructions, and these expand to a pretty
 433   // large sequence of instructions.
 434   setIntDivIsCheap(false);
 435   setPow2SDivIsCheap(false);
 436   setFsqrtIsCheap(true);
 437
 438   // FIXME: Need to really handle these.
 439   MaxStoresPerMemcpy  = 4096;
 440   MaxStoresPerMemmove = 4096;
 441   MaxStoresPerMemset  = 4096;
 442 }
 443
 444 //===----------------------------------------------------------------------===//
 445 // Target Information
 446 //===----------------------------------------------------------------------===//
 447
 448 MVT AMDGPUTargetLowering::getVectorIdxTy(const DataLayout &) const {
 449   return MVT::i32;
 450 }
 451
 452 bool AMDGPUTargetLowering::isSelectSupported(SelectSupportKind SelType) const {
 453   return true;
 454 }
 455
 456 // The backend supports 32 and 64 bit floating point immediates.
 457 // FIXME: Why are we reporting vectors of FP immediates as legal?
 458 bool AMDGPUTargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
 459   EVT ScalarVT = VT.getScalarType();
 460   return (ScalarVT == MVT::f32 || ScalarVT == MVT::f64);
 461 }
 462
 463 // We don't want to shrink f64 / f32 constants.
 464 bool AMDGPUTargetLowering::ShouldShrinkFPConstant(EVT VT) const {
 465   EVT ScalarVT = VT.getScalarType();
 466   return (ScalarVT != MVT::f32 && ScalarVT != MVT::f64);
 467 }
 468
 469 bool AMDGPUTargetLowering::shouldReduceLoadWidth(SDNode *N,
 470                                                  ISD::LoadExtType,
 471                                                  EVT NewVT) const {
 472
 473   unsigned NewSize = NewVT.getStoreSizeInBits();
 474
 475   // If we are reducing to a 32-bit load, this is always better.
 476   if (NewSize == 32)
 477     return true;
 478
 479   EVT OldVT = N->getValueType(0);
 480   unsigned OldSize = OldVT.getStoreSizeInBits();
 481
 482   // Don't produce extloads from sub 32-bit types. SI doesn't have scalar
 483   // extloads, so doing one requires using a buffer_load. In cases where we
 484   // still couldn't use a scalar load, using the wider load shouldn't really
 485   // hurt anything.
 486
 487   // If the old size already had to be an extload, there's no harm in continuing
 488   // to reduce the width.
 489   return (OldSize < 32);
 490 }
 491
 492 bool AMDGPUTargetLowering::isLoadBitCastBeneficial(EVT LoadTy,
 493                                                    EVT CastTy) const {
 494   if (LoadTy.getSizeInBits() != CastTy.getSizeInBits())
 495     return true;
 496
 497   unsigned LScalarSize = LoadTy.getScalarType().getSizeInBits();
 498   unsigned CastScalarSize = CastTy.getScalarType().getSizeInBits();
 499
 500   return ((LScalarSize <= CastScalarSize) ||
 501           (CastScalarSize >= 32) ||
 502           (LScalarSize < 32));
 503 }
 504
 505 // SI+ has instructions for cttz / ctlz for 32-bit values. This is probably also
 506 // profitable with the expansion for 64-bit since it's generally good to
 507 // speculate things.
 508 // FIXME: These should really have the size as a parameter.
 509 bool AMDGPUTargetLowering::isCheapToSpeculateCttz() const {
 510   return true;
 511 }
 512
 513 bool AMDGPUTargetLowering::isCheapToSpeculateCtlz() const {
 514   return true;
 515 }
 516
 517 //===---------------------------------------------------------------------===//
 518 // Target Properties
 519 //===---------------------------------------------------------------------===//
 520
 521 bool AMDGPUTargetLowering::isFAbsFree(EVT VT) const {
 522   assert(VT.isFloatingPoint());
 523   return VT == MVT::f32 || VT == MVT::f64;
 524 }
 525
 526 bool AMDGPUTargetLowering::isFNegFree(EVT VT) const {
 527   assert(VT.isFloatingPoint());
 528   return VT == MVT::f32 || VT == MVT::f64;
 529 }
 530
 531 bool AMDGPUTargetLowering:: storeOfVectorConstantIsCheap(EVT MemVT,
 532                                                          unsigned NumElem,
 533                                                          unsigned AS) const {
 534   return true;
 535 }
 536
 537 bool AMDGPUTargetLowering::isTruncateFree(EVT Source, EVT Dest) const {
 538   // Truncate is just accessing a subregister.
 539   return Dest.bitsLT(Source) && (Dest.getSizeInBits() % 32 == 0);
 540 }
 541
 542 bool AMDGPUTargetLowering::isTruncateFree(Type *Source, Type *Dest) const {
 543   // Truncate is just accessing a subregister.
 544   return Dest->getPrimitiveSizeInBits() < Source->getPrimitiveSizeInBits() &&
 545          (Dest->getPrimitiveSizeInBits() % 32 == 0);
 546 }
 547
 548 bool AMDGPUTargetLowering::isZExtFree(Type *Src, Type *Dest) const {
 549   unsigned SrcSize = Src->getScalarSizeInBits();
 550   unsigned DestSize = Dest->getScalarSizeInBits();
 551
 552   return SrcSize == 32 && DestSize == 64;
 553 }
 554
 555 bool AMDGPUTargetLowering::isZExtFree(EVT Src, EVT Dest) const {
 556   // Any register load of a 64-bit value really requires 2 32-bit moves. For all
 557   // practical purposes, the extra mov 0 to load a 64-bit is free.  As used,
 558   // this will enable reducing 64-bit operations the 32-bit, which is always
 559   // good.
 560   return Src == MVT::i32 && Dest == MVT::i64;
 561 }
 562
 563 bool AMDGPUTargetLowering::isZExtFree(SDValue Val, EVT VT2) const {
 564   return isZExtFree(Val.getValueType(), VT2);
 565 }
 566
 567 bool AMDGPUTargetLowering::isNarrowingProfitable(EVT SrcVT, EVT DestVT) const {
 568   // There aren't really 64-bit registers, but pairs of 32-bit ones and only a
 569   // limited number of native 64-bit operations. Shrinking an operation to fit
 570   // in a single 32-bit register should always be helpful. As currently used,
 571   // this is much less general than the name suggests, and is only used in
 572   // places trying to reduce the sizes of loads. Shrinking loads to < 32-bits is
 573   // not profitable, and may actually be harmful.
 574   return SrcVT.getSizeInBits() > 32 && DestVT.getSizeInBits() == 32;
 575 }
 576
 577 //===---------------------------------------------------------------------===//
 578 // TargetLowering Callbacks
 579 //===---------------------------------------------------------------------===//
 580
 581 void AMDGPUTargetLowering::AnalyzeFormalArguments(CCState &State,
 582                              const SmallVectorImpl<ISD::InputArg> &Ins) const {
 583
 584   State.AnalyzeFormalArguments(Ins, CC_AMDGPU);
 585 }
 586
 587 SDValue AMDGPUTargetLowering::LowerReturn(
 588                                      SDValue Chain,
 589                                      CallingConv::ID CallConv,
 590                                      bool isVarArg,
 591                                      const SmallVectorImpl<ISD::OutputArg> &Outs,
 592                                      const SmallVectorImpl<SDValue> &OutVals,
 593                                      SDLoc DL, SelectionDAG &DAG) const {
 594   return DAG.getNode(AMDGPUISD::RET_FLAG, DL, MVT::Other, Chain);
 595 }
 596
 597 //===---------------------------------------------------------------------===//
 598 // Target specific lowering
 599 //===---------------------------------------------------------------------===//
 600
 601 SDValue AMDGPUTargetLowering::LowerCall(CallLoweringInfo &CLI,
 602                                         SmallVectorImpl<SDValue> &InVals) const {
 603   SDValue Callee = CLI.Callee;
 604   SelectionDAG &DAG = CLI.DAG;
 605
 606   const Function &Fn = *DAG.getMachineFunction().getFunction();
 607
 608   StringRef FuncName("<unknown>");
 609
 610   if (const ExternalSymbolSDNode *G = dyn_cast<ExternalSymbolSDNode>(Callee))
 611     FuncName = G->getSymbol();
 612   else if (const GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee))
 613     FuncName = G->getGlobal()->getName();
 614
 615   DiagnosticInfoUnsupported NoCalls(Fn, "call to function " + FuncName);
 616   DAG.getContext()->diagnose(NoCalls);
 617   return SDValue();
 618 }
 619
 620 SDValue AMDGPUTargetLowering::LowerOperation(SDValue Op,
 621                                              SelectionDAG &DAG) const {
 622   switch (Op.getOpcode()) {
 623   default:
 624     Op.getNode()->dump();
 625     llvm_unreachable("Custom lowering code for this"
 626                      "instruction is not implemented yet!");
 627     break;
 628   case ISD::SIGN_EXTEND_INREG: return LowerSIGN_EXTEND_INREG(Op, DAG);
 629   case ISD::CONCAT_VECTORS: return LowerCONCAT_VECTORS(Op, DAG);
 630   case ISD::EXTRACT_SUBVECTOR: return LowerEXTRACT_SUBVECTOR(Op, DAG);
 631   case ISD::FrameIndex: return LowerFrameIndex(Op, DAG);
 632   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
 633   case ISD::UDIVREM: return LowerUDIVREM(Op, DAG);
 634   case ISD::SDIVREM: return LowerSDIVREM(Op, DAG);
 635   case ISD::FREM: return LowerFREM(Op, DAG);
 636   case ISD::FCEIL: return LowerFCEIL(Op, DAG);
 637   case ISD::FTRUNC: return LowerFTRUNC(Op, DAG);
 638   case ISD::FRINT: return LowerFRINT(Op, DAG);
 639   case ISD::FNEARBYINT: return LowerFNEARBYINT(Op, DAG);
 640   case ISD::FROUND: return LowerFROUND(Op, DAG);
 641   case ISD::FFLOOR: return LowerFFLOOR(Op, DAG);
 642   case ISD::SINT_TO_FP: return LowerSINT_TO_FP(Op, DAG);
 643   case ISD::UINT_TO_FP: return LowerUINT_TO_FP(Op, DAG);
 644   case ISD::FP_TO_SINT: return LowerFP_TO_SINT(Op, DAG);
 645   case ISD::FP_TO_UINT: return LowerFP_TO_UINT(Op, DAG);
 646   }
 647   return Op;
 648 }
 649
 650 void AMDGPUTargetLowering::ReplaceNodeResults(SDNode *N,
 651                                               SmallVectorImpl<SDValue> &Results,
 652                                               SelectionDAG &DAG) const {
 653   switch (N->getOpcode()) {
 654   case ISD::SIGN_EXTEND_INREG:
 655     // Different parts of legalization seem to interpret which type of
 656     // sign_extend_inreg is the one to check for custom lowering. The extended
 657     // from type is what really matters, but some places check for custom
 658     // lowering of the result type. This results in trying to use
 659     // ReplaceNodeResults to sext_in_reg to an illegal type, so we'll just do
 660     // nothing here and let the illegal result integer be handled normally.
 661     return;
 662   case ISD::LOAD: {
 663     SDNode *Node = LowerLOAD(SDValue(N, 0), DAG).getNode();
 664     if (!Node)
 665       return;
 666
 667     Results.push_back(SDValue(Node, 0));
 668     Results.push_back(SDValue(Node, 1));
 669     // XXX: LLVM seems not to replace Chain Value inside CustomWidenLowerNode
 670     // function
 671     DAG.ReplaceAllUsesOfValueWith(SDValue(N,1), SDValue(Node, 1));
 672     return;
 673   }
 674   case ISD::STORE: {
 675     SDValue Lowered = LowerSTORE(SDValue(N, 0), DAG);
 676     if (Lowered.getNode())
 677       Results.push_back(Lowered);
 678     return;
 679   }
 680   default:
 681     return;
 682   }
 683 }
 684
 685 // FIXME: This implements accesses to initialized globals in the constant
 686 // address space by copying them to private and accessing that. It does not
 687 // properly handle illegal types or vectors. The private vector loads are not
 688 // scalarized, and the illegal scalars hit an assertion. This technique will not
 689 // work well with large initializers, and this should eventually be
 690 // removed. Initialized globals should be placed into a data section that the
 691 // runtime will load into a buffer before the kernel is executed. Uses of the
 692 // global need to be replaced with a pointer loaded from an implicit kernel
 693 // argument into this buffer holding the copy of the data, which will remove the
 694 // need for any of this.
 695 SDValue AMDGPUTargetLowering::LowerConstantInitializer(const Constant* Init,
 696                                                        const GlobalValue *GV,
 697                                                        const SDValue &InitPtr,
 698                                                        SDValue Chain,
 699                                                        SelectionDAG &DAG) const {
 700   const DataLayout &TD = DAG.getDataLayout();
 701   SDLoc DL(InitPtr);
 702   Type *InitTy = Init->getType();
 703
 704   if (const ConstantInt *CI = dyn_cast<ConstantInt>(Init)) {
 705     EVT VT = EVT::getEVT(InitTy);
 706     PointerType *PtrTy = PointerType::get(InitTy, AMDGPUAS::PRIVATE_ADDRESS);
 707     return DAG.getStore(Chain, DL, DAG.getConstant(*CI, DL, VT), InitPtr,
 708                         MachinePointerInfo(UndefValue::get(PtrTy)), false,
 709                         false, TD.getPrefTypeAlignment(InitTy));
 710   }
 711
 712   if (const ConstantFP *CFP = dyn_cast<ConstantFP>(Init)) {
 713     EVT VT = EVT::getEVT(CFP->getType());
 714     PointerType *PtrTy = PointerType::get(CFP->getType(), 0);
 715     return DAG.getStore(Chain, DL, DAG.getConstantFP(*CFP, DL, VT), InitPtr,
 716                         MachinePointerInfo(UndefValue::get(PtrTy)), false,
 717                         false, TD.getPrefTypeAlignment(CFP->getType()));
 718   }
 719
 720   if (StructType *ST = dyn_cast<StructType>(InitTy)) {
 721     const StructLayout *SL = TD.getStructLayout(ST);
 722
 723     EVT PtrVT = InitPtr.getValueType();
 724     SmallVector<SDValue, 8> Chains;
 725
 726     for (unsigned I = 0, N = ST->getNumElements(); I != N; ++I) {
 727       SDValue Offset = DAG.getConstant(SL->getElementOffset(I), DL, PtrVT);
 728       SDValue Ptr = DAG.getNode(ISD::ADD, DL, PtrVT, InitPtr, Offset);
 729
 730       Constant *Elt = Init->getAggregateElement(I);
 731       Chains.push_back(LowerConstantInitializer(Elt, GV, Ptr, Chain, DAG));
 732     }
 733
 734     return DAG.getNode(ISD::TokenFactor, DL, MVT::Other, Chains);
 735   }
 736
 737   if (SequentialType *SeqTy = dyn_cast<SequentialType>(InitTy)) {
 738     EVT PtrVT = InitPtr.getValueType();
 739
 740     unsigned NumElements;
 741     if (ArrayType *AT = dyn_cast<ArrayType>(SeqTy))
 742       NumElements = AT->getNumElements();
 743     else if (VectorType *VT = dyn_cast<VectorType>(SeqTy))
 744       NumElements = VT->getNumElements();
 745     else
 746       llvm_unreachable("Unexpected type");
 747
 748     unsigned EltSize = TD.getTypeAllocSize(SeqTy->getElementType());
 749     SmallVector<SDValue, 8> Chains;
 750     for (unsigned i = 0; i < NumElements; ++i) {
 751       SDValue Offset = DAG.getConstant(i * EltSize, DL, PtrVT);
 752       SDValue Ptr = DAG.getNode(ISD::ADD, DL, PtrVT, InitPtr, Offset);
 753
 754       Constant *Elt = Init->getAggregateElement(i);
 755       Chains.push_back(LowerConstantInitializer(Elt, GV, Ptr, Chain, DAG));
 756     }
 757
 758     return DAG.getNode(ISD::TokenFactor, DL, MVT::Other, Chains);
 759   }
 760
 761   if (isa<UndefValue>(Init)) {
 762     EVT VT = EVT::getEVT(InitTy);
 763     PointerType *PtrTy = PointerType::get(InitTy, AMDGPUAS::PRIVATE_ADDRESS);
 764     return DAG.getStore(Chain, DL, DAG.getUNDEF(VT), InitPtr,
 765                         MachinePointerInfo(UndefValue::get(PtrTy)), false,
 766                         false, TD.getPrefTypeAlignment(InitTy));
 767   }
 768
 769   Init->dump();
 770   llvm_unreachable("Unhandled constant initializer");
 771 }
 772
 773 static bool hasDefinedInitializer(const GlobalValue *GV) {
 774   const GlobalVariable *GVar = dyn_cast<GlobalVariable>(GV);
 775   if (!GVar || !GVar->hasInitializer())
 776     return false;
 777
 778   if (isa<UndefValue>(GVar->getInitializer()))
 779     return false;
 780
 781   return true;
 782 }
 783
 784 SDValue AMDGPUTargetLowering::LowerGlobalAddress(AMDGPUMachineFunction* MFI,
 785                                                  SDValue Op,
 786                                                  SelectionDAG &DAG) const {
 787
 788   const DataLayout &DL = DAG.getDataLayout();
 789   GlobalAddressSDNode *G = cast<GlobalAddressSDNode>(Op);
 790   const GlobalValue *GV = G->getGlobal();
 791
 792   switch (G->getAddressSpace()) {
 793   case AMDGPUAS::LOCAL_ADDRESS: {
 794     // XXX: What does the value of G->getOffset() mean?
 795     assert(G->getOffset() == 0 &&
 796          "Do not know what to do with an non-zero offset");
 797
 798     // TODO: We could emit code to handle the initialization somewhere.
 799     if (hasDefinedInitializer(GV))
 800       break;
 801
 802     unsigned Offset;
 803     if (MFI->LocalMemoryObjects.count(GV) == 0) {
 804       uint64_t Size = DL.getTypeAllocSize(GV->getType()->getElementType());
 805       Offset = MFI->LDSSize;
 806       MFI->LocalMemoryObjects[GV] = Offset;
 807       // XXX: Account for alignment?
 808       MFI->LDSSize += Size;
 809     } else {
 810       Offset = MFI->LocalMemoryObjects[GV];
 811     }
 812
 813     return DAG.getConstant(Offset, SDLoc(Op),
 814                            getPointerTy(DL, AMDGPUAS::LOCAL_ADDRESS));
 815   }
 816   case AMDGPUAS::CONSTANT_ADDRESS: {
 817     MachineFrameInfo *FrameInfo = DAG.getMachineFunction().getFrameInfo();
 818     Type *EltType = GV->getType()->getElementType();
 819     unsigned Size = DL.getTypeAllocSize(EltType);
 820     unsigned Alignment = DL.getPrefTypeAlignment(EltType);
 821
 822     MVT PrivPtrVT = getPointerTy(DL, AMDGPUAS::PRIVATE_ADDRESS);
 823     MVT ConstPtrVT = getPointerTy(DL, AMDGPUAS::CONSTANT_ADDRESS);
 824
 825     int FI = FrameInfo->CreateStackObject(Size, Alignment, false);
 826     SDValue InitPtr = DAG.getFrameIndex(FI, PrivPtrVT);
 827
 828     const GlobalVariable *Var = cast<GlobalVariable>(GV);
 829     if (!Var->hasInitializer()) {
 830       // This has no use, but bugpoint will hit it.
 831       return DAG.getZExtOrTrunc(InitPtr, SDLoc(Op), ConstPtrVT);
 832     }
 833
 834     const Constant *Init = Var->getInitializer();
 835     SmallVector<SDNode*, 8> WorkList;
 836
 837     for (SDNode::use_iterator I = DAG.getEntryNode()->use_begin(),
 838                               E = DAG.getEntryNode()->use_end(); I != E; ++I) {
 839       if (I->getOpcode() != AMDGPUISD::REGISTER_LOAD && I->getOpcode() != ISD::LOAD)
 840         continue;
 841       WorkList.push_back(*I);
 842     }
 843     SDValue Chain = LowerConstantInitializer(Init, GV, InitPtr, DAG.getEntryNode(), DAG);
 844     for (SmallVector<SDNode*, 8>::iterator I = WorkList.begin(),
 845                                            E = WorkList.end(); I != E; ++I) {
 846       SmallVector<SDValue, 8> Ops;
 847       Ops.push_back(Chain);
 848       for (unsigned i = 1; i < (*I)->getNumOperands(); ++i) {
 849         Ops.push_back((*I)->getOperand(i));
 850       }
 851       DAG.UpdateNodeOperands(*I, Ops);
 852     }
 853     return DAG.getZExtOrTrunc(InitPtr, SDLoc(Op), ConstPtrVT);
 854   }
 855   }
 856
 857   const Function &Fn = *DAG.getMachineFunction().getFunction();
 858   DiagnosticInfoUnsupported BadInit(Fn,
 859                                     "initializer for address space");
 860   DAG.getContext()->diagnose(BadInit);
 861   return SDValue();
 862 }
 863
 864 SDValue AMDGPUTargetLowering::LowerCONCAT_VECTORS(SDValue Op,
 865                                                   SelectionDAG &DAG) const {
 866   SmallVector<SDValue, 8> Args;
 867
 868   for (const SDUse &U : Op->ops())
 869     DAG.ExtractVectorElements(U.get(), Args);
 870
 871   return DAG.getNode(ISD::BUILD_VECTOR, SDLoc(Op), Op.getValueType(), Args);
 872 }
 873
 874 SDValue AMDGPUTargetLowering::LowerEXTRACT_SUBVECTOR(SDValue Op,
 875                                                      SelectionDAG &DAG) const {
 876
 877   SmallVector<SDValue, 8> Args;
 878   unsigned Start = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
 879   EVT VT = Op.getValueType();
 880   DAG.ExtractVectorElements(Op.getOperand(0), Args, Start,
 881                             VT.getVectorNumElements());
 882
 883   return DAG.getNode(ISD::BUILD_VECTOR, SDLoc(Op), Op.getValueType(), Args);
 884 }
 885
 886 SDValue AMDGPUTargetLowering::LowerFrameIndex(SDValue Op,
 887                                               SelectionDAG &DAG) const {
 888
 889   MachineFunction &MF = DAG.getMachineFunction();
 890   const AMDGPUFrameLowering *TFL = Subtarget->getFrameLowering();
 891
 892   FrameIndexSDNode *FIN = cast<FrameIndexSDNode>(Op);
 893
 894   unsigned FrameIndex = FIN->getIndex();
 895   unsigned IgnoredFrameReg;
 896   unsigned Offset =
 897       TFL->getFrameIndexReference(MF, FrameIndex, IgnoredFrameReg);
 898   return DAG.getConstant(Offset * 4 * TFL->getStackWidth(MF), SDLoc(Op),
 899                          Op.getValueType());
 900 }
 901
 902 SDValue AMDGPUTargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op,
 903     SelectionDAG &DAG) const {
 904   unsigned IntrinsicID = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
 905   SDLoc DL(Op);
 906   EVT VT = Op.getValueType();
 907
 908   switch (IntrinsicID) {
 909     default: return Op;
 910     case AMDGPUIntrinsic::AMDGPU_abs:
 911     case AMDGPUIntrinsic::AMDIL_abs: // Legacy name.
 912       return LowerIntrinsicIABS(Op, DAG);
 913     case AMDGPUIntrinsic::AMDGPU_lrp:
 914       return LowerIntrinsicLRP(Op, DAG);
 915
 916     case AMDGPUIntrinsic::AMDGPU_clamp:
 917     case AMDGPUIntrinsic::AMDIL_clamp: // Legacy name.
 918       return DAG.getNode(AMDGPUISD::CLAMP, DL, VT,
 919                          Op.getOperand(1), Op.getOperand(2), Op.getOperand(3));
 920
 921     case Intrinsic::AMDGPU_div_scale: {
 922       // 3rd parameter required to be a constant.
 923       const ConstantSDNode *Param = dyn_cast<ConstantSDNode>(Op.getOperand(3));
 924       if (!Param)
 925         return DAG.getUNDEF(VT);
 926
 927       // Translate to the operands expected by the machine instruction. The
 928       // first parameter must be the same as the first instruction.
 929       SDValue Numerator = Op.getOperand(1);
 930       SDValue Denominator = Op.getOperand(2);
 931
 932       // Note this order is opposite of the machine instruction's operations,
 933       // which is s0.f = Quotient, s1.f = Denominator, s2.f = Numerator. The
 934       // intrinsic has the numerator as the first operand to match a normal
 935       // division operation.
 936
 937       SDValue Src0 = Param->isAllOnesValue() ? Numerator : Denominator;
 938
 939       return DAG.getNode(AMDGPUISD::DIV_SCALE, DL, Op->getVTList(), Src0,
 940                          Denominator, Numerator);
 941     }
 942
 943     case Intrinsic::AMDGPU_div_fmas:
 944       return DAG.getNode(AMDGPUISD::DIV_FMAS, DL, VT,
 945                          Op.getOperand(1), Op.getOperand(2), Op.getOperand(3),
 946                          Op.getOperand(4));
 947
 948     case Intrinsic::AMDGPU_div_fixup:
 949       return DAG.getNode(AMDGPUISD::DIV_FIXUP, DL, VT,
 950                          Op.getOperand(1), Op.getOperand(2), Op.getOperand(3));
 951
 952     case Intrinsic::AMDGPU_trig_preop:
 953       return DAG.getNode(AMDGPUISD::TRIG_PREOP, DL, VT,
 954                          Op.getOperand(1), Op.getOperand(2));
 955
 956     case Intrinsic::AMDGPU_rcp:
 957       return DAG.getNode(AMDGPUISD::RCP, DL, VT, Op.getOperand(1));
 958
 959     case Intrinsic::AMDGPU_rsq:
 960       return DAG.getNode(AMDGPUISD::RSQ, DL, VT, Op.getOperand(1));
 961
 962     case AMDGPUIntrinsic::AMDGPU_legacy_rsq:
 963       return DAG.getNode(AMDGPUISD::RSQ_LEGACY, DL, VT, Op.getOperand(1));
 964
 965     case Intrinsic::AMDGPU_rsq_clamped:
 966       if (Subtarget->getGeneration() >= AMDGPUSubtarget::VOLCANIC_ISLANDS) {
 967         Type *Type = VT.getTypeForEVT(*DAG.getContext());
 968         APFloat Max = APFloat::getLargest(Type->getFltSemantics());
 969         APFloat Min = APFloat::getLargest(Type->getFltSemantics(), true);
 970
 971         SDValue Rsq = DAG.getNode(AMDGPUISD::RSQ, DL, VT, Op.getOperand(1));
 972         SDValue Tmp = DAG.getNode(ISD::FMINNUM, DL, VT, Rsq,
 973                                   DAG.getConstantFP(Max, DL, VT));
 974         return DAG.getNode(ISD::FMAXNUM, DL, VT, Tmp,
 975                            DAG.getConstantFP(Min, DL, VT));
 976       } else {
 977         return DAG.getNode(AMDGPUISD::RSQ_CLAMPED, DL, VT, Op.getOperand(1));
 978       }
 979
 980     case Intrinsic::AMDGPU_ldexp:
 981       return DAG.getNode(AMDGPUISD::LDEXP, DL, VT, Op.getOperand(1),
 982                                                    Op.getOperand(2));
 983
 984     case AMDGPUIntrinsic::AMDGPU_imax:
 985       return DAG.getNode(ISD::SMAX, DL, VT, Op.getOperand(1),
 986                                             Op.getOperand(2));
 987     case AMDGPUIntrinsic::AMDGPU_umax:
 988       return DAG.getNode(ISD::UMAX, DL, VT, Op.getOperand(1),
 989                                             Op.getOperand(2));
 990     case AMDGPUIntrinsic::AMDGPU_imin:
 991       return DAG.getNode(ISD::SMIN, DL, VT, Op.getOperand(1),
 992                                             Op.getOperand(2));
 993     case AMDGPUIntrinsic::AMDGPU_umin:
 994       return DAG.getNode(ISD::UMIN, DL, VT, Op.getOperand(1),
 995                                             Op.getOperand(2));
 996
 997     case AMDGPUIntrinsic::AMDGPU_umul24:
 998       return DAG.getNode(AMDGPUISD::MUL_U24, DL, VT,
 999                          Op.getOperand(1), Op.getOperand(2));
1000
1001     case AMDGPUIntrinsic::AMDGPU_imul24:
1002       return DAG.getNode(AMDGPUISD::MUL_I24, DL, VT,
1003                          Op.getOperand(1), Op.getOperand(2));
1004
1005     case AMDGPUIntrinsic::AMDGPU_umad24:
1006       return DAG.getNode(AMDGPUISD::MAD_U24, DL, VT,
1007                          Op.getOperand(1), Op.getOperand(2), Op.getOperand(3));
1008
1009     case AMDGPUIntrinsic::AMDGPU_imad24:
1010       return DAG.getNode(AMDGPUISD::MAD_I24, DL, VT,
1011                          Op.getOperand(1), Op.getOperand(2), Op.getOperand(3));
1012
1013     case AMDGPUIntrinsic::AMDGPU_cvt_f32_ubyte0:
1014       return DAG.getNode(AMDGPUISD::CVT_F32_UBYTE0, DL, VT, Op.getOperand(1));
1015
1016     case AMDGPUIntrinsic::AMDGPU_cvt_f32_ubyte1:
1017       return DAG.getNode(AMDGPUISD::CVT_F32_UBYTE1, DL, VT, Op.getOperand(1));
1018
1019     case AMDGPUIntrinsic::AMDGPU_cvt_f32_ubyte2:
1020       return DAG.getNode(AMDGPUISD::CVT_F32_UBYTE2, DL, VT, Op.getOperand(1));
1021
1022     case AMDGPUIntrinsic::AMDGPU_cvt_f32_ubyte3:
1023       return DAG.getNode(AMDGPUISD::CVT_F32_UBYTE3, DL, VT, Op.getOperand(1));
1024
1025     case AMDGPUIntrinsic::AMDGPU_bfe_i32:
1026       return DAG.getNode(AMDGPUISD::BFE_I32, DL, VT,
1027                          Op.getOperand(1),
1028                          Op.getOperand(2),
1029                          Op.getOperand(3));
1030
1031     case AMDGPUIntrinsic::AMDGPU_bfe_u32:
1032       return DAG.getNode(AMDGPUISD::BFE_U32, DL, VT,
1033                          Op.getOperand(1),
1034                          Op.getOperand(2),
1035                          Op.getOperand(3));
1036
1037     case AMDGPUIntrinsic::AMDGPU_bfi:
1038       return DAG.getNode(AMDGPUISD::BFI, DL, VT,
1039                          Op.getOperand(1),
1040                          Op.getOperand(2),
1041                          Op.getOperand(3));
1042
1043     case AMDGPUIntrinsic::AMDGPU_bfm:
1044       return DAG.getNode(AMDGPUISD::BFM, DL, VT,
1045                          Op.getOperand(1),
1046                          Op.getOperand(2));
1047
1048     case AMDGPUIntrinsic::AMDGPU_brev:
1049       return DAG.getNode(AMDGPUISD::BREV, DL, VT, Op.getOperand(1));
1050
1051   case Intrinsic::AMDGPU_class:
1052     return DAG.getNode(AMDGPUISD::FP_CLASS, DL, VT,
1053                        Op.getOperand(1), Op.getOperand(2));
1054
1055     case AMDGPUIntrinsic::AMDIL_exp: // Legacy name.
1056       return DAG.getNode(ISD::FEXP2, DL, VT, Op.getOperand(1));
1057
1058     case AMDGPUIntrinsic::AMDIL_round_nearest: // Legacy name.
1059       return DAG.getNode(ISD::FRINT, DL, VT, Op.getOperand(1));
1060     case AMDGPUIntrinsic::AMDGPU_trunc: // Legacy name.
1061       return DAG.getNode(ISD::FTRUNC, DL, VT, Op.getOperand(1));
1062   }
1063 }
1064
1065 ///IABS(a) = SMAX(sub(0, a), a)
1066 SDValue AMDGPUTargetLowering::LowerIntrinsicIABS(SDValue Op,
1067                                                  SelectionDAG &DAG) const {
1068   SDLoc DL(Op);
1069   EVT VT = Op.getValueType();
1070   SDValue Neg = DAG.getNode(ISD::SUB, DL, VT, DAG.getConstant(0, DL, VT),
1071                             Op.getOperand(1));
1072
1073   return DAG.getNode(ISD::SMAX, DL, VT, Neg, Op.getOperand(1));
1074 }
1075
1076 /// Linear Interpolation
1077 /// LRP(a, b, c) = muladd(a,  b, (1 - a) * c)
1078 SDValue AMDGPUTargetLowering::LowerIntrinsicLRP(SDValue Op,
1079                                                 SelectionDAG &DAG) const {
1080   SDLoc DL(Op);
1081   EVT VT = Op.getValueType();
1082   SDValue OneSubA = DAG.getNode(ISD::FSUB, DL, VT,
1083                                 DAG.getConstantFP(1.0f, DL, MVT::f32),
1084                                 Op.getOperand(1));
1085   SDValue OneSubAC = DAG.getNode(ISD::FMUL, DL, VT, OneSubA,
1086                                                     Op.getOperand(3));
1087   return DAG.getNode(ISD::FADD, DL, VT,
1088       DAG.getNode(ISD::FMUL, DL, VT, Op.getOperand(1), Op.getOperand(2)),
1089       OneSubAC);
1090 }
1091
1092 /// \brief Generate Min/Max node
1093 SDValue AMDGPUTargetLowering::CombineFMinMaxLegacy(SDLoc DL,
1094                                                    EVT VT,
1095                                                    SDValue LHS,
1096                                                    SDValue RHS,
1097                                                    SDValue True,
1098                                                    SDValue False,
1099                                                    SDValue CC,
1100                                                    DAGCombinerInfo &DCI) const {
1101   if (Subtarget->getGeneration() >= AMDGPUSubtarget::VOLCANIC_ISLANDS)
1102     return SDValue();
1103
1104   if (!(LHS == True && RHS == False) && !(LHS == False && RHS == True))
1105     return SDValue();
1106
1107   SelectionDAG &DAG = DCI.DAG;
1108   ISD::CondCode CCOpcode = cast<CondCodeSDNode>(CC)->get();
1109   switch (CCOpcode) {
1110   case ISD::SETOEQ:
1111   case ISD::SETONE:
1112   case ISD::SETUNE:
1113   case ISD::SETNE:
1114   case ISD::SETUEQ:
1115   case ISD::SETEQ:
1116   case ISD::SETFALSE:
1117   case ISD::SETFALSE2:
1118   case ISD::SETTRUE:
1119   case ISD::SETTRUE2:
1120   case ISD::SETUO:
1121   case ISD::SETO:
1122     break;
1123   case ISD::SETULE:
1124   case ISD::SETULT: {
1125     if (LHS == True)
1126       return DAG.getNode(AMDGPUISD::FMIN_LEGACY, DL, VT, RHS, LHS);
1127     return DAG.getNode(AMDGPUISD::FMAX_LEGACY, DL, VT, LHS, RHS);
1128   }
1129   case ISD::SETOLE:
1130   case ISD::SETOLT:
1131   case ISD::SETLE:
1132   case ISD::SETLT: {
1133     // Ordered. Assume ordered for undefined.
1134
1135     // Only do this after legalization to avoid interfering with other combines
1136     // which might occur.
1137     if (DCI.getDAGCombineLevel() < AfterLegalizeDAG &&
1138         !DCI.isCalledByLegalizer())
1139       return SDValue();
1140
1141     // We need to permute the operands to get the correct NaN behavior. The
1142     // selected operand is the second one based on the failing compare with NaN,
1143     // so permute it based on the compare type the hardware uses.
1144     if (LHS == True)
1145       return DAG.getNode(AMDGPUISD::FMIN_LEGACY, DL, VT, LHS, RHS);
1146     return DAG.getNode(AMDGPUISD::FMAX_LEGACY, DL, VT, RHS, LHS);
1147   }
1148   case ISD::SETUGE:
1149   case ISD::SETUGT: {
1150     if (LHS == True)
1151       return DAG.getNode(AMDGPUISD::FMAX_LEGACY, DL, VT, RHS, LHS);
1152     return DAG.getNode(AMDGPUISD::FMIN_LEGACY, DL, VT, LHS, RHS);
1153   }
1154   case ISD::SETGT:
1155   case ISD::SETGE:
1156   case ISD::SETOGE:
1157   case ISD::SETOGT: {
1158     if (DCI.getDAGCombineLevel() < AfterLegalizeDAG &&
1159         !DCI.isCalledByLegalizer())
1160       return SDValue();
1161
1162     if (LHS == True)
1163       return DAG.getNode(AMDGPUISD::FMAX_LEGACY, DL, VT, LHS, RHS);
1164     return DAG.getNode(AMDGPUISD::FMIN_LEGACY, DL, VT, RHS, LHS);
1165   }
1166   case ISD::SETCC_INVALID:
1167     llvm_unreachable("Invalid setcc condcode!");
1168   }
1169   return SDValue();
1170 }
1171
1172 SDValue AMDGPUTargetLowering::ScalarizeVectorLoad(const SDValue Op,
1173                                                   SelectionDAG &DAG) const {
1174   LoadSDNode *Load = cast<LoadSDNode>(Op);
1175   EVT MemVT = Load->getMemoryVT();
1176   EVT MemEltVT = MemVT.getVectorElementType();
1177
1178   EVT LoadVT = Op.getValueType();
1179   EVT EltVT = LoadVT.getVectorElementType();
1180   EVT PtrVT = Load->getBasePtr().getValueType();
1181
1182   unsigned NumElts = Load->getMemoryVT().getVectorNumElements();
1183   SmallVector<SDValue, 8> Loads;
1184   SmallVector<SDValue, 8> Chains;
1185
1186   SDLoc SL(Op);
1187   unsigned MemEltSize = MemEltVT.getStoreSize();
1188   MachinePointerInfo SrcValue(Load->getMemOperand()->getValue());
1189
1190   for (unsigned i = 0; i < NumElts; ++i) {
1191     SDValue Ptr = DAG.getNode(ISD::ADD, SL, PtrVT, Load->getBasePtr(),
1192                               DAG.getConstant(i * MemEltSize, SL, PtrVT));
1193
1194     SDValue NewLoad
1195       = DAG.getExtLoad(Load->getExtensionType(), SL, EltVT,
1196                        Load->getChain(), Ptr,
1197                        SrcValue.getWithOffset(i * MemEltSize),
1198                        MemEltVT, Load->isVolatile(), Load->isNonTemporal(),
1199                        Load->isInvariant(), Load->getAlignment());
1200     Loads.push_back(NewLoad.getValue(0));
1201     Chains.push_back(NewLoad.getValue(1));
1202   }
1203
1204   SDValue Ops[] = {
1205     DAG.getNode(ISD::BUILD_VECTOR, SL, LoadVT, Loads),
1206     DAG.getNode(ISD::TokenFactor, SL, MVT::Other, Chains)
1207   };
1208
1209   return DAG.getMergeValues(Ops, SL);
1210 }
1211
1212 SDValue AMDGPUTargetLowering::SplitVectorLoad(const SDValue Op,
1213                                               SelectionDAG &DAG) const {
1214   EVT VT = Op.getValueType();
1215
1216   // If this is a 2 element vector, we really want to scalarize and not create
1217   // weird 1 element vectors.
1218   if (VT.getVectorNumElements() == 2)
1219     return ScalarizeVectorLoad(Op, DAG);
1220
1221   LoadSDNode *Load = cast<LoadSDNode>(Op);
1222   SDValue BasePtr = Load->getBasePtr();
1223   EVT PtrVT = BasePtr.getValueType();
1224   EVT MemVT = Load->getMemoryVT();
1225   SDLoc SL(Op);
1226   MachinePointerInfo SrcValue(Load->getMemOperand()->getValue());
1227
1228   EVT LoVT, HiVT;
1229   EVT LoMemVT, HiMemVT;
1230   SDValue Lo, Hi;
1231
1232   std::tie(LoVT, HiVT) = DAG.GetSplitDestVTs(VT);
1233   std::tie(LoMemVT, HiMemVT) = DAG.GetSplitDestVTs(MemVT);
1234   std::tie(Lo, Hi) = DAG.SplitVector(Op, SL, LoVT, HiVT);
1235   SDValue LoLoad
1236     = DAG.getExtLoad(Load->getExtensionType(), SL, LoVT,
1237                      Load->getChain(), BasePtr,
1238                      SrcValue,
1239                      LoMemVT, Load->isVolatile(), Load->isNonTemporal(),
1240                      Load->isInvariant(), Load->getAlignment());
1241
1242   SDValue HiPtr = DAG.getNode(ISD::ADD, SL, PtrVT, BasePtr,
1243                               DAG.getConstant(LoMemVT.getStoreSize(), SL,
1244                                               PtrVT));
1245
1246   SDValue HiLoad
1247     = DAG.getExtLoad(Load->getExtensionType(), SL, HiVT,
1248                      Load->getChain(), HiPtr,
1249                      SrcValue.getWithOffset(LoMemVT.getStoreSize()),
1250                      HiMemVT, Load->isVolatile(), Load->isNonTemporal(),
1251                      Load->isInvariant(), Load->getAlignment());
1252
1253   SDValue Ops[] = {
1254     DAG.getNode(ISD::CONCAT_VECTORS, SL, VT, LoLoad, HiLoad),
1255     DAG.getNode(ISD::TokenFactor, SL, MVT::Other,
1256                 LoLoad.getValue(1), HiLoad.getValue(1))
1257   };
1258
1259   return DAG.getMergeValues(Ops, SL);
1260 }
1261
1262 SDValue AMDGPUTargetLowering::MergeVectorStore(const SDValue &Op,
1263                                                SelectionDAG &DAG) const {
1264   StoreSDNode *Store = cast<StoreSDNode>(Op);
1265   EVT MemVT = Store->getMemoryVT();
1266   unsigned MemBits = MemVT.getSizeInBits();
1267
1268   // Byte stores are really expensive, so if possible, try to pack 32-bit vector
1269   // truncating store into an i32 store.
1270   // XXX: We could also handle optimize other vector bitwidths.
1271   if (!MemVT.isVector() || MemBits > 32) {
1272     return SDValue();
1273   }
1274
1275   SDLoc DL(Op);
1276   SDValue Value = Store->getValue();
1277   EVT VT = Value.getValueType();
1278   EVT ElemVT = VT.getVectorElementType();
1279   SDValue Ptr = Store->getBasePtr();
1280   EVT MemEltVT = MemVT.getVectorElementType();
1281   unsigned MemEltBits = MemEltVT.getSizeInBits();
1282   unsigned MemNumElements = MemVT.getVectorNumElements();
1283   unsigned PackedSize = MemVT.getStoreSizeInBits();
1284   SDValue Mask = DAG.getConstant((1 << MemEltBits) - 1, DL, MVT::i32);
1285
1286   assert(Value.getValueType().getScalarSizeInBits() >= 32);
1287
1288   SDValue PackedValue;
1289   for (unsigned i = 0; i < MemNumElements; ++i) {
1290     SDValue Elt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, ElemVT, Value,
1291                               DAG.getConstant(i, DL, MVT::i32));
1292     Elt = DAG.getZExtOrTrunc(Elt, DL, MVT::i32);
1293     Elt = DAG.getNode(ISD::AND, DL, MVT::i32, Elt, Mask); // getZeroExtendInReg
1294
1295     SDValue Shift = DAG.getConstant(MemEltBits * i, DL, MVT::i32);
1296     Elt = DAG.getNode(ISD::SHL, DL, MVT::i32, Elt, Shift);
1297
1298     if (i == 0) {
1299       PackedValue = Elt;
1300     } else {
1301       PackedValue = DAG.getNode(ISD::OR, DL, MVT::i32, PackedValue, Elt);
1302     }
1303   }
1304
1305   if (PackedSize < 32) {
1306     EVT PackedVT = EVT::getIntegerVT(*DAG.getContext(), PackedSize);
1307     return DAG.getTruncStore(Store->getChain(), DL, PackedValue, Ptr,
1308                              Store->getMemOperand()->getPointerInfo(),
1309                              PackedVT,
1310                              Store->isNonTemporal(), Store->isVolatile(),
1311                              Store->getAlignment());
1312   }
1313
1314   return DAG.getStore(Store->getChain(), DL, PackedValue, Ptr,
1315                       Store->getMemOperand()->getPointerInfo(),
1316                       Store->isVolatile(),  Store->isNonTemporal(),
1317                       Store->getAlignment());
1318 }
1319
1320 SDValue AMDGPUTargetLowering::ScalarizeVectorStore(SDValue Op,
1321                                                    SelectionDAG &DAG) const {
1322   StoreSDNode *Store = cast<StoreSDNode>(Op);
1323   EVT MemEltVT = Store->getMemoryVT().getVectorElementType();
1324   EVT EltVT = Store->getValue().getValueType().getVectorElementType();
1325   EVT PtrVT = Store->getBasePtr().getValueType();
1326   unsigned NumElts = Store->getMemoryVT().getVectorNumElements();
1327   SDLoc SL(Op);
1328
1329   SmallVector<SDValue, 8> Chains;
1330
1331   unsigned EltSize = MemEltVT.getStoreSize();
1332   MachinePointerInfo SrcValue(Store->getMemOperand()->getValue());
1333
1334   for (unsigned i = 0, e = NumElts; i != e; ++i) {
1335     SDValue Val = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, SL, EltVT,
1336                               Store->getValue(),
1337                               DAG.getConstant(i, SL, MVT::i32));
1338
1339     SDValue Offset = DAG.getConstant(i * MemEltVT.getStoreSize(), SL, PtrVT);
1340     SDValue Ptr = DAG.getNode(ISD::ADD, SL, PtrVT, Store->getBasePtr(), Offset);
1341     SDValue NewStore =
1342       DAG.getTruncStore(Store->getChain(), SL, Val, Ptr,
1343                         SrcValue.getWithOffset(i * EltSize),
1344                         MemEltVT, Store->isNonTemporal(), Store->isVolatile(),
1345                         Store->getAlignment());
1346     Chains.push_back(NewStore);
1347   }
1348
1349   return DAG.getNode(ISD::TokenFactor, SL, MVT::Other, Chains);
1350 }
1351
1352 SDValue AMDGPUTargetLowering::SplitVectorStore(SDValue Op,
1353                                                SelectionDAG &DAG) const {
1354   StoreSDNode *Store = cast<StoreSDNode>(Op);
1355   SDValue Val = Store->getValue();
1356   EVT VT = Val.getValueType();
1357
1358   // If this is a 2 element vector, we really want to scalarize and not create
1359   // weird 1 element vectors.
1360   if (VT.getVectorNumElements() == 2)
1361     return ScalarizeVectorStore(Op, DAG);
1362
1363   EVT MemVT = Store->getMemoryVT();
1364   SDValue Chain = Store->getChain();
1365   SDValue BasePtr = Store->getBasePtr();
1366   SDLoc SL(Op);
1367
1368   EVT LoVT, HiVT;
1369   EVT LoMemVT, HiMemVT;
1370   SDValue Lo, Hi;
1371
1372   std::tie(LoVT, HiVT) = DAG.GetSplitDestVTs(VT);
1373   std::tie(LoMemVT, HiMemVT) = DAG.GetSplitDestVTs(MemVT);
1374   std::tie(Lo, Hi) = DAG.SplitVector(Val, SL, LoVT, HiVT);
1375
1376   EVT PtrVT = BasePtr.getValueType();
1377   SDValue HiPtr = DAG.getNode(ISD::ADD, SL, PtrVT, BasePtr,
1378                               DAG.getConstant(LoMemVT.getStoreSize(), SL,
1379                                               PtrVT));
1380
1381   MachinePointerInfo SrcValue(Store->getMemOperand()->getValue());
1382   SDValue LoStore
1383     = DAG.getTruncStore(Chain, SL, Lo,
1384                         BasePtr,
1385                         SrcValue,
1386                         LoMemVT,
1387                         Store->isNonTemporal(),
1388                         Store->isVolatile(),
1389                         Store->getAlignment());
1390   SDValue HiStore
1391     = DAG.getTruncStore(Chain, SL, Hi,
1392                         HiPtr,
1393                         SrcValue.getWithOffset(LoMemVT.getStoreSize()),
1394                         HiMemVT,
1395                         Store->isNonTemporal(),
1396                         Store->isVolatile(),
1397                         Store->getAlignment());
1398
1399   return DAG.getNode(ISD::TokenFactor, SL, MVT::Other, LoStore, HiStore);
1400 }
1401
1402
1403 SDValue AMDGPUTargetLowering::LowerLOAD(SDValue Op, SelectionDAG &DAG) const {
1404   SDLoc DL(Op);
1405   LoadSDNode *Load = cast<LoadSDNode>(Op);
1406   ISD::LoadExtType ExtType = Load->getExtensionType();
1407   EVT VT = Op.getValueType();
1408   EVT MemVT = Load->getMemoryVT();
1409
1410   if (ExtType == ISD::NON_EXTLOAD && VT.getSizeInBits() < 32) {
1411     assert(VT == MVT::i1 && "Only i1 non-extloads expected");
1412     // FIXME: Copied from PPC
1413     // First, load into 32 bits, then truncate to 1 bit.
1414
1415     SDValue Chain = Load->getChain();
1416     SDValue BasePtr = Load->getBasePtr();
1417     MachineMemOperand *MMO = Load->getMemOperand();
1418
1419     SDValue NewLD = DAG.getExtLoad(ISD::EXTLOAD, DL, MVT::i32, Chain,
1420                                    BasePtr, MVT::i8, MMO);
1421
1422     SDValue Ops[] = {
1423       DAG.getNode(ISD::TRUNCATE, DL, VT, NewLD),
1424       NewLD.getValue(1)
1425     };
1426
1427     return DAG.getMergeValues(Ops, DL);
1428   }
1429
1430   if (Subtarget->getGeneration() >= AMDGPUSubtarget::SOUTHERN_ISLANDS ||
1431       Load->getAddressSpace() != AMDGPUAS::PRIVATE_ADDRESS ||
1432       ExtType == ISD::NON_EXTLOAD || Load->getMemoryVT().bitsGE(MVT::i32))
1433     return SDValue();
1434
1435   // <SI && AS=PRIVATE && EXTLOAD && size < 32bit,
1436   // register (2-)byte extract.
1437
1438   // Get Register holding the target.
1439   SDValue Ptr = DAG.getNode(ISD::SRL, DL, MVT::i32, Load->getBasePtr(),
1440                             DAG.getConstant(2, DL, MVT::i32));
1441   // Load the Register.
1442   SDValue Ret = DAG.getNode(AMDGPUISD::REGISTER_LOAD, DL, Op.getValueType(),
1443                             Load->getChain(), Ptr,
1444                             DAG.getTargetConstant(0, DL, MVT::i32),
1445                             Op.getOperand(2));
1446
1447   // Get offset within the register.
1448   SDValue ByteIdx = DAG.getNode(ISD::AND, DL, MVT::i32,
1449                                 Load->getBasePtr(),
1450                                 DAG.getConstant(0x3, DL, MVT::i32));
1451
1452   // Bit offset of target byte (byteIdx * 8).
1453   SDValue ShiftAmt = DAG.getNode(ISD::SHL, DL, MVT::i32, ByteIdx,
1454                                  DAG.getConstant(3, DL, MVT::i32));
1455
1456   // Shift to the right.
1457   Ret = DAG.getNode(ISD::SRL, DL, MVT::i32, Ret, ShiftAmt);
1458
1459   // Eliminate the upper bits by setting them to ...
1460   EVT MemEltVT = MemVT.getScalarType();
1461
1462   // ... ones.
1463   if (ExtType == ISD::SEXTLOAD) {
1464     SDValue MemEltVTNode = DAG.getValueType(MemEltVT);
1465
1466     SDValue Ops[] = {
1467       DAG.getNode(ISD::SIGN_EXTEND_INREG, DL, MVT::i32, Ret, MemEltVTNode),
1468       Load->getChain()
1469     };
1470
1471     return DAG.getMergeValues(Ops, DL);
1472   }
1473
1474   // ... or zeros.
1475   SDValue Ops[] = {
1476     DAG.getZeroExtendInReg(Ret, DL, MemEltVT),
1477     Load->getChain()
1478   };
1479
1480   return DAG.getMergeValues(Ops, DL);
1481 }
1482
1483 SDValue AMDGPUTargetLowering::LowerSTORE(SDValue Op, SelectionDAG &DAG) const {
1484   SDLoc DL(Op);
1485   SDValue Result = AMDGPUTargetLowering::MergeVectorStore(Op, DAG);
1486   if (Result.getNode()) {
1487     return Result;
1488   }
1489
1490   StoreSDNode *Store = cast<StoreSDNode>(Op);
1491   SDValue Chain = Store->getChain();
1492   if ((Store->getAddressSpace() == AMDGPUAS::LOCAL_ADDRESS ||
1493        Store->getAddressSpace() == AMDGPUAS::PRIVATE_ADDRESS) &&
1494       Store->getValue().getValueType().isVector()) {
1495     return ScalarizeVectorStore(Op, DAG);
1496   }
1497
1498   EVT MemVT = Store->getMemoryVT();
1499   if (Store->getAddressSpace() == AMDGPUAS::PRIVATE_ADDRESS &&
1500       MemVT.bitsLT(MVT::i32)) {
1501     unsigned Mask = 0;
1502     if (Store->getMemoryVT() == MVT::i8) {
1503       Mask = 0xff;
1504     } else if (Store->getMemoryVT() == MVT::i16) {
1505       Mask = 0xffff;
1506     }
1507     SDValue BasePtr = Store->getBasePtr();
1508     SDValue Ptr = DAG.getNode(ISD::SRL, DL, MVT::i32, BasePtr,
1509                               DAG.getConstant(2, DL, MVT::i32));
1510     SDValue Dst = DAG.getNode(AMDGPUISD::REGISTER_LOAD, DL, MVT::i32,
1511                               Chain, Ptr,
1512                               DAG.getTargetConstant(0, DL, MVT::i32));
1513
1514     SDValue ByteIdx = DAG.getNode(ISD::AND, DL, MVT::i32, BasePtr,
1515                                   DAG.getConstant(0x3, DL, MVT::i32));
1516
1517     SDValue ShiftAmt = DAG.getNode(ISD::SHL, DL, MVT::i32, ByteIdx,
1518                                    DAG.getConstant(3, DL, MVT::i32));
1519
1520     SDValue SExtValue = DAG.getNode(ISD::SIGN_EXTEND, DL, MVT::i32,
1521                                     Store->getValue());
1522
1523     SDValue MaskedValue = DAG.getZeroExtendInReg(SExtValue, DL, MemVT);
1524
1525     SDValue ShiftedValue = DAG.getNode(ISD::SHL, DL, MVT::i32,
1526                                        MaskedValue, ShiftAmt);
1527
1528     SDValue DstMask = DAG.getNode(ISD::SHL, DL, MVT::i32,
1529                                   DAG.getConstant(Mask, DL, MVT::i32),
1530                                   ShiftAmt);
1531     DstMask = DAG.getNode(ISD::XOR, DL, MVT::i32, DstMask,
1532                           DAG.getConstant(0xffffffff, DL, MVT::i32));
1533     Dst = DAG.getNode(ISD::AND, DL, MVT::i32, Dst, DstMask);
1534
1535     SDValue Value = DAG.getNode(ISD::OR, DL, MVT::i32, Dst, ShiftedValue);
1536     return DAG.getNode(AMDGPUISD::REGISTER_STORE, DL, MVT::Other,
1537                        Chain, Value, Ptr,
1538                        DAG.getTargetConstant(0, DL, MVT::i32));
1539   }
1540   return SDValue();
1541 }
1542
1543 // This is a shortcut for integer division because we have fast i32<->f32
1544 // conversions, and fast f32 reciprocal instructions. The fractional part of a
1545 // float is enough to accurately represent up to a 24-bit integer.
1546 SDValue AMDGPUTargetLowering::LowerDIVREM24(SDValue Op, SelectionDAG &DAG, bool sign) const {
1547   SDLoc DL(Op);
1548   EVT VT = Op.getValueType();
1549   SDValue LHS = Op.getOperand(0);
1550   SDValue RHS = Op.getOperand(1);
1551   MVT IntVT = MVT::i32;
1552   MVT FltVT = MVT::f32;
1553
1554   ISD::NodeType ToFp  = sign ? ISD::SINT_TO_FP : ISD::UINT_TO_FP;
1555   ISD::NodeType ToInt = sign ? ISD::FP_TO_SINT : ISD::FP_TO_UINT;
1556
1557   if (VT.isVector()) {
1558     unsigned NElts = VT.getVectorNumElements();
1559     IntVT = MVT::getVectorVT(MVT::i32, NElts);
1560     FltVT = MVT::getVectorVT(MVT::f32, NElts);
1561   }
1562
1563   unsigned BitSize = VT.getScalarType().getSizeInBits();
1564
1565   SDValue jq = DAG.getConstant(1, DL, IntVT);
1566
1567   if (sign) {
1568     // char|short jq = ia ^ ib;
1569     jq = DAG.getNode(ISD::XOR, DL, VT, LHS, RHS);
1570
1571     // jq = jq >> (bitsize - 2)
1572     jq = DAG.getNode(ISD::SRA, DL, VT, jq,
1573                      DAG.getConstant(BitSize - 2, DL, VT));
1574
1575     // jq = jq | 0x1
1576     jq = DAG.getNode(ISD::OR, DL, VT, jq, DAG.getConstant(1, DL, VT));
1577
1578     // jq = (int)jq
1579     jq = DAG.getSExtOrTrunc(jq, DL, IntVT);
1580   }
1581
1582   // int ia = (int)LHS;
1583   SDValue ia = sign ?
1584     DAG.getSExtOrTrunc(LHS, DL, IntVT) : DAG.getZExtOrTrunc(LHS, DL, IntVT);
1585
1586   // int ib, (int)RHS;
1587   SDValue ib = sign ?
1588     DAG.getSExtOrTrunc(RHS, DL, IntVT) : DAG.getZExtOrTrunc(RHS, DL, IntVT);
1589
1590   // float fa = (float)ia;
1591   SDValue fa = DAG.getNode(ToFp, DL, FltVT, ia);
1592
1593   // float fb = (float)ib;
1594   SDValue fb = DAG.getNode(ToFp, DL, FltVT, ib);
1595
1596   // float fq = native_divide(fa, fb);
1597   SDValue fq = DAG.getNode(ISD::FMUL, DL, FltVT,
1598                            fa, DAG.getNode(AMDGPUISD::RCP, DL, FltVT, fb));
1599
1600   // fq = trunc(fq);
1601   fq = DAG.getNode(ISD::FTRUNC, DL, FltVT, fq);
1602
1603   // float fqneg = -fq;
1604   SDValue fqneg = DAG.getNode(ISD::FNEG, DL, FltVT, fq);
1605
1606   // float fr = mad(fqneg, fb, fa);
1607   SDValue fr = DAG.getNode(ISD::FADD, DL, FltVT,
1608                            DAG.getNode(ISD::FMUL, DL, FltVT, fqneg, fb), fa);
1609
1610   // int iq = (int)fq;
1611   SDValue iq = DAG.getNode(ToInt, DL, IntVT, fq);
1612
1613   // fr = fabs(fr);
1614   fr = DAG.getNode(ISD::FABS, DL, FltVT, fr);
1615
1616   // fb = fabs(fb);
1617   fb = DAG.getNode(ISD::FABS, DL, FltVT, fb);
1618
1619   EVT SetCCVT = getSetCCResultType(DAG.getDataLayout(), *DAG.getContext(), VT);
1620
1621   // int cv = fr >= fb;
1622   SDValue cv = DAG.getSetCC(DL, SetCCVT, fr, fb, ISD::SETOGE);
1623
1624   // jq = (cv ? jq : 0);
1625   jq = DAG.getNode(ISD::SELECT, DL, VT, cv, jq, DAG.getConstant(0, DL, VT));
1626
1627   // dst = trunc/extend to legal type
1628   iq = sign ? DAG.getSExtOrTrunc(iq, DL, VT) : DAG.getZExtOrTrunc(iq, DL, VT);
1629
1630   // dst = iq + jq;
1631   SDValue Div = DAG.getNode(ISD::ADD, DL, VT, iq, jq);
1632
1633   // Rem needs compensation, it's easier to recompute it
1634   SDValue Rem = DAG.getNode(ISD::MUL, DL, VT, Div, RHS);
1635   Rem = DAG.getNode(ISD::SUB, DL, VT, LHS, Rem);
1636
1637   SDValue Res[2] = {
1638     Div,
1639     Rem
1640   };
1641   return DAG.getMergeValues(Res, DL);
1642 }
1643
1644 void AMDGPUTargetLowering::LowerUDIVREM64(SDValue Op,
1645                                       SelectionDAG &DAG,
1646                                       SmallVectorImpl<SDValue> &Results) const {
1647   assert(Op.getValueType() == MVT::i64);
1648
1649   SDLoc DL(Op);
1650   EVT VT = Op.getValueType();
1651   EVT HalfVT = VT.getHalfSizedIntegerVT(*DAG.getContext());
1652
1653   SDValue one = DAG.getConstant(1, DL, HalfVT);
1654   SDValue zero = DAG.getConstant(0, DL, HalfVT);
1655
1656   //HiLo split
1657   SDValue LHS = Op.getOperand(0);
1658   SDValue LHS_Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, DL, HalfVT, LHS, zero);
1659   SDValue LHS_Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, DL, HalfVT, LHS, one);
1660
1661   SDValue RHS = Op.getOperand(1);
1662   SDValue RHS_Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, DL, HalfVT, RHS, zero);
1663   SDValue RHS_Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, DL, HalfVT, RHS, one);
1664
1665   if (VT == MVT::i64 &&
1666     DAG.MaskedValueIsZero(RHS, APInt::getHighBitsSet(64, 32)) &&
1667     DAG.MaskedValueIsZero(LHS, APInt::getHighBitsSet(64, 32))) {
1668
1669     SDValue Res = DAG.getNode(ISD::UDIVREM, DL, DAG.getVTList(HalfVT, HalfVT),
1670                               LHS_Lo, RHS_Lo);
1671
1672     SDValue DIV = DAG.getNode(ISD::BUILD_PAIR, DL, VT, Res.getValue(0), zero);
1673     SDValue REM = DAG.getNode(ISD::BUILD_PAIR, DL, VT, Res.getValue(1), zero);
1674     Results.push_back(DIV);
1675     Results.push_back(REM);
1676     return;
1677   }
1678
1679   // Get Speculative values
1680   SDValue DIV_Part = DAG.getNode(ISD::UDIV, DL, HalfVT, LHS_Hi, RHS_Lo);
1681   SDValue REM_Part = DAG.getNode(ISD::UREM, DL, HalfVT, LHS_Hi, RHS_Lo);
1682
1683   SDValue REM_Lo = DAG.getSelectCC(DL, RHS_Hi, zero, REM_Part, LHS_Hi, ISD::SETEQ);
1684   SDValue REM = DAG.getNode(ISD::BUILD_PAIR, DL, VT, REM_Lo, zero);
1685
1686   SDValue DIV_Hi = DAG.getSelectCC(DL, RHS_Hi, zero, DIV_Part, zero, ISD::SETEQ);
1687   SDValue DIV_Lo = zero;
1688
1689   const unsigned halfBitWidth = HalfVT.getSizeInBits();
1690
1691   for (unsigned i = 0; i < halfBitWidth; ++i) {
1692     const unsigned bitPos = halfBitWidth - i - 1;
1693     SDValue POS = DAG.getConstant(bitPos, DL, HalfVT);
1694     // Get value of high bit
1695     SDValue HBit = DAG.getNode(ISD::SRL, DL, HalfVT, LHS_Lo, POS);
1696     HBit = DAG.getNode(ISD::AND, DL, HalfVT, HBit, one);
1697     HBit = DAG.getNode(ISD::ZERO_EXTEND, DL, VT, HBit);
1698
1699     // Shift
1700     REM = DAG.getNode(ISD::SHL, DL, VT, REM, DAG.getConstant(1, DL, VT));
1701     // Add LHS high bit
1702     REM = DAG.getNode(ISD::OR, DL, VT, REM, HBit);
1703
1704     SDValue BIT = DAG.getConstant(1 << bitPos, DL, HalfVT);
1705     SDValue realBIT = DAG.getSelectCC(DL, REM, RHS, BIT, zero, ISD::SETUGE);
1706
1707     DIV_Lo = DAG.getNode(ISD::OR, DL, HalfVT, DIV_Lo, realBIT);
1708
1709     // Update REM
1710     SDValue REM_sub = DAG.getNode(ISD::SUB, DL, VT, REM, RHS);
1711     REM = DAG.getSelectCC(DL, REM, RHS, REM_sub, REM, ISD::SETUGE);
1712   }
1713
1714   SDValue DIV = DAG.getNode(ISD::BUILD_PAIR, DL, VT, DIV_Lo, DIV_Hi);
1715   Results.push_back(DIV);
1716   Results.push_back(REM);
1717 }
1718
1719 SDValue AMDGPUTargetLowering::LowerUDIVREM(SDValue Op,
1720                                            SelectionDAG &DAG) const {
1721   SDLoc DL(Op);
1722   EVT VT = Op.getValueType();
1723
1724   if (VT == MVT::i64) {
1725     SmallVector<SDValue, 2> Results;
1726     LowerUDIVREM64(Op, DAG, Results);
1727     return DAG.getMergeValues(Results, DL);
1728   }
1729
1730   SDValue Num = Op.getOperand(0);
1731   SDValue Den = Op.getOperand(1);
1732
1733   if (VT == MVT::i32) {
1734     if (DAG.MaskedValueIsZero(Num, APInt::getHighBitsSet(32, 8)) &&
1735         DAG.MaskedValueIsZero(Den, APInt::getHighBitsSet(32, 8))) {
1736       // TODO: We technically could do this for i64, but shouldn't that just be
1737       // handled by something generally reducing 64-bit division on 32-bit
1738       // values to 32-bit?
1739       return LowerDIVREM24(Op, DAG, false);
1740     }
1741   }
1742
1743   // RCP =  URECIP(Den) = 2^32 / Den + e
1744   // e is rounding error.
1745   SDValue RCP = DAG.getNode(AMDGPUISD::URECIP, DL, VT, Den);
1746
1747   // RCP_LO = mul(RCP, Den) */
1748   SDValue RCP_LO = DAG.getNode(ISD::MUL, DL, VT, RCP, Den);
1749
1750   // RCP_HI = mulhu (RCP, Den) */
1751   SDValue RCP_HI = DAG.getNode(ISD::MULHU, DL, VT, RCP, Den);
1752
1753   // NEG_RCP_LO = -RCP_LO
1754   SDValue NEG_RCP_LO = DAG.getNode(ISD::SUB, DL, VT, DAG.getConstant(0, DL, VT),
1755                                                      RCP_LO);
1756
1757   // ABS_RCP_LO = (RCP_HI == 0 ? NEG_RCP_LO : RCP_LO)
1758   SDValue ABS_RCP_LO = DAG.getSelectCC(DL, RCP_HI, DAG.getConstant(0, DL, VT),
1759                                            NEG_RCP_LO, RCP_LO,
1760                                            ISD::SETEQ);
1761   // Calculate the rounding error from the URECIP instruction
1762   // E = mulhu(ABS_RCP_LO, RCP)
1763   SDValue E = DAG.getNode(ISD::MULHU, DL, VT, ABS_RCP_LO, RCP);
1764
1765   // RCP_A_E = RCP + E
1766   SDValue RCP_A_E = DAG.getNode(ISD::ADD, DL, VT, RCP, E);
1767
1768   // RCP_S_E = RCP - E
1769   SDValue RCP_S_E = DAG.getNode(ISD::SUB, DL, VT, RCP, E);
1770
1771   // Tmp0 = (RCP_HI == 0 ? RCP_A_E : RCP_SUB_E)
1772   SDValue Tmp0 = DAG.getSelectCC(DL, RCP_HI, DAG.getConstant(0, DL, VT),
1773                                      RCP_A_E, RCP_S_E,
1774                                      ISD::SETEQ);
1775   // Quotient = mulhu(Tmp0, Num)
1776   SDValue Quotient = DAG.getNode(ISD::MULHU, DL, VT, Tmp0, Num);
1777
1778   // Num_S_Remainder = Quotient * Den
1779   SDValue Num_S_Remainder = DAG.getNode(ISD::MUL, DL, VT, Quotient, Den);
1780
1781   // Remainder = Num - Num_S_Remainder
1782   SDValue Remainder = DAG.getNode(ISD::SUB, DL, VT, Num, Num_S_Remainder);
1783
1784   // Remainder_GE_Den = (Remainder >= Den ? -1 : 0)
1785   SDValue Remainder_GE_Den = DAG.getSelectCC(DL, Remainder, Den,
1786                                                  DAG.getConstant(-1, DL, VT),
1787                                                  DAG.getConstant(0, DL, VT),
1788                                                  ISD::SETUGE);
1789   // Remainder_GE_Zero = (Num >= Num_S_Remainder ? -1 : 0)
1790   SDValue Remainder_GE_Zero = DAG.getSelectCC(DL, Num,
1791                                                   Num_S_Remainder,
1792                                                   DAG.getConstant(-1, DL, VT),
1793                                                   DAG.getConstant(0, DL, VT),
1794                                                   ISD::SETUGE);
1795   // Tmp1 = Remainder_GE_Den & Remainder_GE_Zero
1796   SDValue Tmp1 = DAG.getNode(ISD::AND, DL, VT, Remainder_GE_Den,
1797                                                Remainder_GE_Zero);
1798
1799   // Calculate Division result:
1800
1801   // Quotient_A_One = Quotient + 1
1802   SDValue Quotient_A_One = DAG.getNode(ISD::ADD, DL, VT, Quotient,
1803                                        DAG.getConstant(1, DL, VT));
1804
1805   // Quotient_S_One = Quotient - 1
1806   SDValue Quotient_S_One = DAG.getNode(ISD::SUB, DL, VT, Quotient,
1807                                        DAG.getConstant(1, DL, VT));
1808
1809   // Div = (Tmp1 == 0 ? Quotient : Quotient_A_One)
1810   SDValue Div = DAG.getSelectCC(DL, Tmp1, DAG.getConstant(0, DL, VT),
1811                                      Quotient, Quotient_A_One, ISD::SETEQ);
1812
1813   // Div = (Remainder_GE_Zero == 0 ? Quotient_S_One : Div)
1814   Div = DAG.getSelectCC(DL, Remainder_GE_Zero, DAG.getConstant(0, DL, VT),
1815                             Quotient_S_One, Div, ISD::SETEQ);
1816
1817   // Calculate Rem result:
1818
1819   // Remainder_S_Den = Remainder - Den
1820   SDValue Remainder_S_Den = DAG.getNode(ISD::SUB, DL, VT, Remainder, Den);
1821
1822   // Remainder_A_Den = Remainder + Den
1823   SDValue Remainder_A_Den = DAG.getNode(ISD::ADD, DL, VT, Remainder, Den);
1824
1825   // Rem = (Tmp1 == 0 ? Remainder : Remainder_S_Den)
1826   SDValue Rem = DAG.getSelectCC(DL, Tmp1, DAG.getConstant(0, DL, VT),
1827                                     Remainder, Remainder_S_Den, ISD::SETEQ);
1828
1829   // Rem = (Remainder_GE_Zero == 0 ? Remainder_A_Den : Rem)
1830   Rem = DAG.getSelectCC(DL, Remainder_GE_Zero, DAG.getConstant(0, DL, VT),
1831                             Remainder_A_Den, Rem, ISD::SETEQ);
1832   SDValue Ops[2] = {
1833     Div,
1834     Rem
1835   };
1836   return DAG.getMergeValues(Ops, DL);
1837 }
1838
1839 SDValue AMDGPUTargetLowering::LowerSDIVREM(SDValue Op,
1840                                            SelectionDAG &DAG) const {
1841   SDLoc DL(Op);
1842   EVT VT = Op.getValueType();
1843
1844   SDValue LHS = Op.getOperand(0);
1845   SDValue RHS = Op.getOperand(1);
1846
1847   SDValue Zero = DAG.getConstant(0, DL, VT);
1848   SDValue NegOne = DAG.getConstant(-1, DL, VT);
1849
1850   if (VT == MVT::i32 &&
1851       DAG.ComputeNumSignBits(LHS) > 8 &&
1852       DAG.ComputeNumSignBits(RHS) > 8) {
1853     return LowerDIVREM24(Op, DAG, true);
1854   }
1855   if (VT == MVT::i64 &&
1856       DAG.ComputeNumSignBits(LHS) > 32 &&
1857       DAG.ComputeNumSignBits(RHS) > 32) {
1858     EVT HalfVT = VT.getHalfSizedIntegerVT(*DAG.getContext());
1859
1860     //HiLo split
1861     SDValue LHS_Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, DL, HalfVT, LHS, Zero);
1862     SDValue RHS_Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, DL, HalfVT, RHS, Zero);
1863     SDValue DIVREM = DAG.getNode(ISD::SDIVREM, DL, DAG.getVTList(HalfVT, HalfVT),
1864                                  LHS_Lo, RHS_Lo);
1865     SDValue Res[2] = {
1866       DAG.getNode(ISD::SIGN_EXTEND, DL, VT, DIVREM.getValue(0)),
1867       DAG.getNode(ISD::SIGN_EXTEND, DL, VT, DIVREM.getValue(1))
1868     };
1869     return DAG.getMergeValues(Res, DL);
1870   }
1871
1872   SDValue LHSign = DAG.getSelectCC(DL, LHS, Zero, NegOne, Zero, ISD::SETLT);
1873   SDValue RHSign = DAG.getSelectCC(DL, RHS, Zero, NegOne, Zero, ISD::SETLT);
1874   SDValue DSign = DAG.getNode(ISD::XOR, DL, VT, LHSign, RHSign);
1875   SDValue RSign = LHSign; // Remainder sign is the same as LHS
1876
1877   LHS = DAG.getNode(ISD::ADD, DL, VT, LHS, LHSign);
1878   RHS = DAG.getNode(ISD::ADD, DL, VT, RHS, RHSign);
1879
1880   LHS = DAG.getNode(ISD::XOR, DL, VT, LHS, LHSign);
1881   RHS = DAG.getNode(ISD::XOR, DL, VT, RHS, RHSign);
1882
1883   SDValue Div = DAG.getNode(ISD::UDIVREM, DL, DAG.getVTList(VT, VT), LHS, RHS);
1884   SDValue Rem = Div.getValue(1);
1885
1886   Div = DAG.getNode(ISD::XOR, DL, VT, Div, DSign);
1887   Rem = DAG.getNode(ISD::XOR, DL, VT, Rem, RSign);
1888
1889   Div = DAG.getNode(ISD::SUB, DL, VT, Div, DSign);
1890   Rem = DAG.getNode(ISD::SUB, DL, VT, Rem, RSign);
1891
1892   SDValue Res[2] = {
1893     Div,
1894     Rem
1895   };
1896   return DAG.getMergeValues(Res, DL);
1897 }
1898
1899 // (frem x, y) -> (fsub x, (fmul (ftrunc (fdiv x, y)), y))
1900 SDValue AMDGPUTargetLowering::LowerFREM(SDValue Op, SelectionDAG &DAG) const {
1901   SDLoc SL(Op);
1902   EVT VT = Op.getValueType();
1903   SDValue X = Op.getOperand(0);
1904   SDValue Y = Op.getOperand(1);
1905
1906   SDValue Div = DAG.getNode(ISD::FDIV, SL, VT, X, Y);
1907   SDValue Floor = DAG.getNode(ISD::FTRUNC, SL, VT, Div);
1908   SDValue Mul = DAG.getNode(ISD::FMUL, SL, VT, Floor, Y);
1909
1910   return DAG.getNode(ISD::FSUB, SL, VT, X, Mul);
1911 }
1912
1913 SDValue AMDGPUTargetLowering::LowerFCEIL(SDValue Op, SelectionDAG &DAG) const {
1914   SDLoc SL(Op);
1915   SDValue Src = Op.getOperand(0);
1916
1917   // result = trunc(src)
1918   // if (src > 0.0 && src != result)
1919   //   result += 1.0
1920
1921   SDValue Trunc = DAG.getNode(ISD::FTRUNC, SL, MVT::f64, Src);
1922
1923   const SDValue Zero = DAG.getConstantFP(0.0, SL, MVT::f64);
1924   const SDValue One = DAG.getConstantFP(1.0, SL, MVT::f64);
1925
1926   EVT SetCCVT =
1927       getSetCCResultType(DAG.getDataLayout(), *DAG.getContext(), MVT::f64);
1928
1929   SDValue Lt0 = DAG.getSetCC(SL, SetCCVT, Src, Zero, ISD::SETOGT);
1930   SDValue NeTrunc = DAG.getSetCC(SL, SetCCVT, Src, Trunc, ISD::SETONE);
1931   SDValue And = DAG.getNode(ISD::AND, SL, SetCCVT, Lt0, NeTrunc);
1932
1933   SDValue Add = DAG.getNode(ISD::SELECT, SL, MVT::f64, And, One, Zero);
1934   return DAG.getNode(ISD::FADD, SL, MVT::f64, Trunc, Add);
1935 }
1936
1937 static SDValue extractF64Exponent(SDValue Hi, SDLoc SL, SelectionDAG &DAG) {
1938   const unsigned FractBits = 52;
1939   const unsigned ExpBits = 11;
1940
1941   SDValue ExpPart = DAG.getNode(AMDGPUISD::BFE_U32, SL, MVT::i32,
1942                                 Hi,
1943                                 DAG.getConstant(FractBits - 32, SL, MVT::i32),
1944                                 DAG.getConstant(ExpBits, SL, MVT::i32));
1945   SDValue Exp = DAG.getNode(ISD::SUB, SL, MVT::i32, ExpPart,
1946                             DAG.getConstant(1023, SL, MVT::i32));
1947
1948   return Exp;
1949 }
1950
1951 SDValue AMDGPUTargetLowering::LowerFTRUNC(SDValue Op, SelectionDAG &DAG) const {
1952   SDLoc SL(Op);
1953   SDValue Src = Op.getOperand(0);
1954
1955   assert(Op.getValueType() == MVT::f64);
1956
1957   const SDValue Zero = DAG.getConstant(0, SL, MVT::i32);
1958   const SDValue One = DAG.getConstant(1, SL, MVT::i32);
1959
1960   SDValue VecSrc = DAG.getNode(ISD::BITCAST, SL, MVT::v2i32, Src);
1961
1962   // Extract the upper half, since this is where we will find the sign and
1963   // exponent.
1964   SDValue Hi = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, SL, MVT::i32, VecSrc, One);
1965
1966   SDValue Exp = extractF64Exponent(Hi, SL, DAG);
1967
1968   const unsigned FractBits = 52;
1969
1970   // Extract the sign bit.
1971   const SDValue SignBitMask = DAG.getConstant(UINT32_C(1) << 31, SL, MVT::i32);
1972   SDValue SignBit = DAG.getNode(ISD::AND, SL, MVT::i32, Hi, SignBitMask);
1973
1974   // Extend back to to 64-bits.
1975   SDValue SignBit64 = DAG.getNode(ISD::BUILD_VECTOR, SL, MVT::v2i32,
1976                                   Zero, SignBit);
1977   SignBit64 = DAG.getNode(ISD::BITCAST, SL, MVT::i64, SignBit64);
1978
1979   SDValue BcInt = DAG.getNode(ISD::BITCAST, SL, MVT::i64, Src);
1980   const SDValue FractMask
1981     = DAG.getConstant((UINT64_C(1) << FractBits) - 1, SL, MVT::i64);
1982
1983   SDValue Shr = DAG.getNode(ISD::SRA, SL, MVT::i64, FractMask, Exp);
1984   SDValue Not = DAG.getNOT(SL, Shr, MVT::i64);
1985   SDValue Tmp0 = DAG.getNode(ISD::AND, SL, MVT::i64, BcInt, Not);
1986
1987   EVT SetCCVT =
1988       getSetCCResultType(DAG.getDataLayout(), *DAG.getContext(), MVT::i32);
1989
1990   const SDValue FiftyOne = DAG.getConstant(FractBits - 1, SL, MVT::i32);
1991
1992   SDValue ExpLt0 = DAG.getSetCC(SL, SetCCVT, Exp, Zero, ISD::SETLT);
1993   SDValue ExpGt51 = DAG.getSetCC(SL, SetCCVT, Exp, FiftyOne, ISD::SETGT);
1994
1995   SDValue Tmp1 = DAG.getNode(ISD::SELECT, SL, MVT::i64, ExpLt0, SignBit64, Tmp0);
1996   SDValue Tmp2 = DAG.getNode(ISD::SELECT, SL, MVT::i64, ExpGt51, BcInt, Tmp1);
1997
1998   return DAG.getNode(ISD::BITCAST, SL, MVT::f64, Tmp2);
1999 }
2000
2001 SDValue AMDGPUTargetLowering::LowerFRINT(SDValue Op, SelectionDAG &DAG) const {
2002   SDLoc SL(Op);
2003   SDValue Src = Op.getOperand(0);
2004
2005   assert(Op.getValueType() == MVT::f64);
2006
2007   APFloat C1Val(APFloat::IEEEdouble, "0x1.0p+52");
2008   SDValue C1 = DAG.getConstantFP(C1Val, SL, MVT::f64);
2009   SDValue CopySign = DAG.getNode(ISD::FCOPYSIGN, SL, MVT::f64, C1, Src);
2010
2011   SDValue Tmp1 = DAG.getNode(ISD::FADD, SL, MVT::f64, Src, CopySign);
2012   SDValue Tmp2 = DAG.getNode(ISD::FSUB, SL, MVT::f64, Tmp1, CopySign);
2013
2014   SDValue Fabs = DAG.getNode(ISD::FABS, SL, MVT::f64, Src);
2015
2016   APFloat C2Val(APFloat::IEEEdouble, "0x1.fffffffffffffp+51");
2017   SDValue C2 = DAG.getConstantFP(C2Val, SL, MVT::f64);
2018
2019   EVT SetCCVT =
2020       getSetCCResultType(DAG.getDataLayout(), *DAG.getContext(), MVT::f64);
2021   SDValue Cond = DAG.getSetCC(SL, SetCCVT, Fabs, C2, ISD::SETOGT);
2022
2023   return DAG.getSelect(SL, MVT::f64, Cond, Src, Tmp2);
2024 }
2025
2026 SDValue AMDGPUTargetLowering::LowerFNEARBYINT(SDValue Op, SelectionDAG &DAG) const {
2027   // FNEARBYINT and FRINT are the same, except in their handling of FP
2028   // exceptions. Those aren't really meaningful for us, and OpenCL only has
2029   // rint, so just treat them as equivalent.
2030   return DAG.getNode(ISD::FRINT, SDLoc(Op), Op.getValueType(), Op.getOperand(0));
2031 }
2032
2033 // XXX - May require not supporting f32 denormals?
2034 SDValue AMDGPUTargetLowering::LowerFROUND32(SDValue Op, SelectionDAG &DAG) const {
2035   SDLoc SL(Op);
2036   SDValue X = Op.getOperand(0);
2037
2038   SDValue T = DAG.getNode(ISD::FTRUNC, SL, MVT::f32, X);
2039
2040   SDValue Diff = DAG.getNode(ISD::FSUB, SL, MVT::f32, X, T);
2041
2042   SDValue AbsDiff = DAG.getNode(ISD::FABS, SL, MVT::f32, Diff);
2043
2044   const SDValue Zero = DAG.getConstantFP(0.0, SL, MVT::f32);
2045   const SDValue One = DAG.getConstantFP(1.0, SL, MVT::f32);
2046   const SDValue Half = DAG.getConstantFP(0.5, SL, MVT::f32);
2047
2048   SDValue SignOne = DAG.getNode(ISD::FCOPYSIGN, SL, MVT::f32, One, X);
2049
2050   EVT SetCCVT =
2051       getSetCCResultType(DAG.getDataLayout(), *DAG.getContext(), MVT::f32);
2052
2053   SDValue Cmp = DAG.getSetCC(SL, SetCCVT, AbsDiff, Half, ISD::SETOGE);
2054
2055   SDValue Sel = DAG.getNode(ISD::SELECT, SL, MVT::f32, Cmp, SignOne, Zero);
2056
2057   return DAG.getNode(ISD::FADD, SL, MVT::f32, T, Sel);
2058 }
2059
2060 SDValue AMDGPUTargetLowering::LowerFROUND64(SDValue Op, SelectionDAG &DAG) const {
2061   SDLoc SL(Op);
2062   SDValue X = Op.getOperand(0);
2063
2064   SDValue L = DAG.getNode(ISD::BITCAST, SL, MVT::i64, X);
2065
2066   const SDValue Zero = DAG.getConstant(0, SL, MVT::i32);
2067   const SDValue One = DAG.getConstant(1, SL, MVT::i32);
2068   const SDValue NegOne = DAG.getConstant(-1, SL, MVT::i32);
2069   const SDValue FiftyOne = DAG.getConstant(51, SL, MVT::i32);
2070   EVT SetCCVT =
2071       getSetCCResultType(DAG.getDataLayout(), *DAG.getContext(), MVT::i32);
2072
2073   SDValue BC = DAG.getNode(ISD::BITCAST, SL, MVT::v2i32, X);
2074
2075   SDValue Hi = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, SL, MVT::i32, BC, One);
2076
2077   SDValue Exp = extractF64Exponent(Hi, SL, DAG);
2078
2079   const SDValue Mask = DAG.getConstant(INT64_C(0x000fffffffffffff), SL,
2080                                        MVT::i64);
2081
2082   SDValue M = DAG.getNode(ISD::SRA, SL, MVT::i64, Mask, Exp);
2083   SDValue D = DAG.getNode(ISD::SRA, SL, MVT::i64,
2084                           DAG.getConstant(INT64_C(0x0008000000000000), SL,
2085                                           MVT::i64),
2086                           Exp);
2087
2088   SDValue Tmp0 = DAG.getNode(ISD::AND, SL, MVT::i64, L, M);
2089   SDValue Tmp1 = DAG.getSetCC(SL, SetCCVT,
2090                               DAG.getConstant(0, SL, MVT::i64), Tmp0,
2091                               ISD::SETNE);
2092
2093   SDValue Tmp2 = DAG.getNode(ISD::SELECT, SL, MVT::i64, Tmp1,
2094                              D, DAG.getConstant(0, SL, MVT::i64));
2095   SDValue K = DAG.getNode(ISD::ADD, SL, MVT::i64, L, Tmp2);
2096
2097   K = DAG.getNode(ISD::AND, SL, MVT::i64, K, DAG.getNOT(SL, M, MVT::i64));
2098   K = DAG.getNode(ISD::BITCAST, SL, MVT::f64, K);
2099
2100   SDValue ExpLt0 = DAG.getSetCC(SL, SetCCVT, Exp, Zero, ISD::SETLT);
2101   SDValue ExpGt51 = DAG.getSetCC(SL, SetCCVT, Exp, FiftyOne, ISD::SETGT);
2102   SDValue ExpEqNegOne = DAG.getSetCC(SL, SetCCVT, NegOne, Exp, ISD::SETEQ);
2103
2104   SDValue Mag = DAG.getNode(ISD::SELECT, SL, MVT::f64,
2105                             ExpEqNegOne,
2106                             DAG.getConstantFP(1.0, SL, MVT::f64),
2107                             DAG.getConstantFP(0.0, SL, MVT::f64));
2108
2109   SDValue S = DAG.getNode(ISD::FCOPYSIGN, SL, MVT::f64, Mag, X);
2110
2111   K = DAG.getNode(ISD::SELECT, SL, MVT::f64, ExpLt0, S, K);
2112   K = DAG.getNode(ISD::SELECT, SL, MVT::f64, ExpGt51, X, K);
2113
2114   return K;
2115 }
2116
2117 SDValue AMDGPUTargetLowering::LowerFROUND(SDValue Op, SelectionDAG &DAG) const {
2118   EVT VT = Op.getValueType();
2119
2120   if (VT == MVT::f32)
2121     return LowerFROUND32(Op, DAG);
2122
2123   if (VT == MVT::f64)
2124     return LowerFROUND64(Op, DAG);
2125
2126   llvm_unreachable("unhandled type");
2127 }
2128
2129 SDValue AMDGPUTargetLowering::LowerFFLOOR(SDValue Op, SelectionDAG &DAG) const {
2130   SDLoc SL(Op);
2131   SDValue Src = Op.getOperand(0);
2132
2133   // result = trunc(src);
2134   // if (src < 0.0 && src != result)
2135   //   result += -1.0.
2136
2137   SDValue Trunc = DAG.getNode(ISD::FTRUNC, SL, MVT::f64, Src);
2138
2139   const SDValue Zero = DAG.getConstantFP(0.0, SL, MVT::f64);
2140   const SDValue NegOne = DAG.getConstantFP(-1.0, SL, MVT::f64);
2141
2142   EVT SetCCVT =
2143       getSetCCResultType(DAG.getDataLayout(), *DAG.getContext(), MVT::f64);
2144
2145   SDValue Lt0 = DAG.getSetCC(SL, SetCCVT, Src, Zero, ISD::SETOLT);
2146   SDValue NeTrunc = DAG.getSetCC(SL, SetCCVT, Src, Trunc, ISD::SETONE);
2147   SDValue And = DAG.getNode(ISD::AND, SL, SetCCVT, Lt0, NeTrunc);
2148
2149   SDValue Add = DAG.getNode(ISD::SELECT, SL, MVT::f64, And, NegOne, Zero);
2150   return DAG.getNode(ISD::FADD, SL, MVT::f64, Trunc, Add);
2151 }
2152
2153 SDValue AMDGPUTargetLowering::LowerINT_TO_FP64(SDValue Op, SelectionDAG &DAG,
2154                                                bool Signed) const {
2155   SDLoc SL(Op);
2156   SDValue Src = Op.getOperand(0);
2157
2158   SDValue BC = DAG.getNode(ISD::BITCAST, SL, MVT::v2i32, Src);
2159
2160   SDValue Lo = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, SL, MVT::i32, BC,
2161                            DAG.getConstant(0, SL, MVT::i32));
2162   SDValue Hi = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, SL, MVT::i32, BC,
2163                            DAG.getConstant(1, SL, MVT::i32));
2164
2165   SDValue CvtHi = DAG.getNode(Signed ? ISD::SINT_TO_FP : ISD::UINT_TO_FP,
2166                               SL, MVT::f64, Hi);
2167
2168   SDValue CvtLo = DAG.getNode(ISD::UINT_TO_FP, SL, MVT::f64, Lo);
2169
2170   SDValue LdExp = DAG.getNode(AMDGPUISD::LDEXP, SL, MVT::f64, CvtHi,
2171                               DAG.getConstant(32, SL, MVT::i32));
2172
2173   return DAG.getNode(ISD::FADD, SL, MVT::f64, LdExp, CvtLo);
2174 }
2175
2176 SDValue AMDGPUTargetLowering::LowerUINT_TO_FP(SDValue Op,
2177                                                SelectionDAG &DAG) const {
2178   SDValue S0 = Op.getOperand(0);
2179   if (S0.getValueType() != MVT::i64)
2180     return SDValue();
2181
2182   EVT DestVT = Op.getValueType();
2183   if (DestVT == MVT::f64)
2184     return LowerINT_TO_FP64(Op, DAG, false);
2185
2186   assert(DestVT == MVT::f32);
2187
2188   SDLoc DL(Op);
2189
2190   // f32 uint_to_fp i64
2191   SDValue Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, DL, MVT::i32, S0,
2192                            DAG.getConstant(0, DL, MVT::i32));
2193   SDValue FloatLo = DAG.getNode(ISD::UINT_TO_FP, DL, MVT::f32, Lo);
2194   SDValue Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, DL, MVT::i32, S0,
2195                            DAG.getConstant(1, DL, MVT::i32));
2196   SDValue FloatHi = DAG.getNode(ISD::UINT_TO_FP, DL, MVT::f32, Hi);
2197   FloatHi = DAG.getNode(ISD::FMUL, DL, MVT::f32, FloatHi,
2198                         DAG.getConstantFP(4294967296.0f, DL, MVT::f32)); // 2^32
2199   return DAG.getNode(ISD::FADD, DL, MVT::f32, FloatLo, FloatHi);
2200 }
2201
2202 SDValue AMDGPUTargetLowering::LowerSINT_TO_FP(SDValue Op,
2203                                               SelectionDAG &DAG) const {
2204   SDValue Src = Op.getOperand(0);
2205   if (Src.getValueType() == MVT::i64 && Op.getValueType() == MVT::f64)
2206     return LowerINT_TO_FP64(Op, DAG, true);
2207
2208   return SDValue();
2209 }
2210
2211 SDValue AMDGPUTargetLowering::LowerFP64_TO_INT(SDValue Op, SelectionDAG &DAG,
2212                                                bool Signed) const {
2213   SDLoc SL(Op);
2214
2215   SDValue Src = Op.getOperand(0);
2216
2217   SDValue Trunc = DAG.getNode(ISD::FTRUNC, SL, MVT::f64, Src);
2218
2219   SDValue K0 = DAG.getConstantFP(BitsToDouble(UINT64_C(0x3df0000000000000)), SL,
2220                                  MVT::f64);
2221   SDValue K1 = DAG.getConstantFP(BitsToDouble(UINT64_C(0xc1f0000000000000)), SL,
2222                                  MVT::f64);
2223
2224   SDValue Mul = DAG.getNode(ISD::FMUL, SL, MVT::f64, Trunc, K0);
2225
2226   SDValue FloorMul = DAG.getNode(ISD::FFLOOR, SL, MVT::f64, Mul);
2227
2228
2229   SDValue Fma = DAG.getNode(ISD::FMA, SL, MVT::f64, FloorMul, K1, Trunc);
2230
2231   SDValue Hi = DAG.getNode(Signed ? ISD::FP_TO_SINT : ISD::FP_TO_UINT, SL,
2232                            MVT::i32, FloorMul);
2233   SDValue Lo = DAG.getNode(ISD::FP_TO_UINT, SL, MVT::i32, Fma);
2234
2235   SDValue Result = DAG.getNode(ISD::BUILD_VECTOR, SL, MVT::v2i32, Lo, Hi);
2236
2237   return DAG.getNode(ISD::BITCAST, SL, MVT::i64, Result);
2238 }
2239
2240 SDValue AMDGPUTargetLowering::LowerFP_TO_SINT(SDValue Op,
2241                                               SelectionDAG &DAG) const {
2242   SDValue Src = Op.getOperand(0);
2243
2244   if (Op.getValueType() == MVT::i64 && Src.getValueType() == MVT::f64)
2245     return LowerFP64_TO_INT(Op, DAG, true);
2246
2247   return SDValue();
2248 }
2249
2250 SDValue AMDGPUTargetLowering::LowerFP_TO_UINT(SDValue Op,
2251                                               SelectionDAG &DAG) const {
2252   SDValue Src = Op.getOperand(0);
2253
2254   if (Op.getValueType() == MVT::i64 && Src.getValueType() == MVT::f64)
2255     return LowerFP64_TO_INT(Op, DAG, false);
2256
2257   return SDValue();
2258 }
2259
2260 SDValue AMDGPUTargetLowering::LowerSIGN_EXTEND_INREG(SDValue Op,
2261                                                      SelectionDAG &DAG) const {
2262   EVT ExtraVT = cast<VTSDNode>(Op.getOperand(1))->getVT();
2263   MVT VT = Op.getSimpleValueType();
2264   MVT ScalarVT = VT.getScalarType();
2265
2266   if (!VT.isVector())
2267     return SDValue();
2268
2269   SDValue Src = Op.getOperand(0);
2270   SDLoc DL(Op);
2271
2272   // TODO: Don't scalarize on Evergreen?
2273   unsigned NElts = VT.getVectorNumElements();
2274   SmallVector<SDValue, 8> Args;
2275   DAG.ExtractVectorElements(Src, Args, 0, NElts);
2276
2277   SDValue VTOp = DAG.getValueType(ExtraVT.getScalarType());
2278   for (unsigned I = 0; I < NElts; ++I)
2279     Args[I] = DAG.getNode(ISD::SIGN_EXTEND_INREG, DL, ScalarVT, Args[I], VTOp);
2280
2281   return DAG.getNode(ISD::BUILD_VECTOR, DL, VT, Args);
2282 }
2283
2284 //===----------------------------------------------------------------------===//
2285 // Custom DAG optimizations
2286 //===----------------------------------------------------------------------===//
2287
2288 static bool isU24(SDValue Op, SelectionDAG &DAG) {
2289   APInt KnownZero, KnownOne;
2290   EVT VT = Op.getValueType();
2291   DAG.computeKnownBits(Op, KnownZero, KnownOne);
2292
2293   return (VT.getSizeInBits() - KnownZero.countLeadingOnes()) <= 24;
2294 }
2295
2296 static bool isI24(SDValue Op, SelectionDAG &DAG) {
2297   EVT VT = Op.getValueType();
2298
2299   // In order for this to be a signed 24-bit value, bit 23, must
2300   // be a sign bit.
2301   return VT.getSizeInBits() >= 24 && // Types less than 24-bit should be treated
2302                                      // as unsigned 24-bit values.
2303          (VT.getSizeInBits() - DAG.ComputeNumSignBits(Op)) < 24;
2304 }
2305
2306 static void simplifyI24(SDValue Op, TargetLowering::DAGCombinerInfo &DCI) {
2307
2308   SelectionDAG &DAG = DCI.DAG;
2309   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
2310   EVT VT = Op.getValueType();
2311
2312   APInt Demanded = APInt::getLowBitsSet(VT.getSizeInBits(), 24);
2313   APInt KnownZero, KnownOne;
2314   TargetLowering::TargetLoweringOpt TLO(DAG, true, true);
2315   if (TLI.SimplifyDemandedBits(Op, Demanded, KnownZero, KnownOne, TLO))
2316     DCI.CommitTargetLoweringOpt(TLO);
2317 }
2318
2319 template <typename IntTy>
2320 static SDValue constantFoldBFE(SelectionDAG &DAG, IntTy Src0,
2321                                uint32_t Offset, uint32_t Width, SDLoc DL) {
2322   if (Width + Offset < 32) {
2323     uint32_t Shl = static_cast<uint32_t>(Src0) << (32 - Offset - Width);
2324     IntTy Result = static_cast<IntTy>(Shl) >> (32 - Width);
2325     return DAG.getConstant(Result, DL, MVT::i32);
2326   }
2327
2328   return DAG.getConstant(Src0 >> Offset, DL, MVT::i32);
2329 }
2330
2331 static bool usesAllNormalStores(SDNode *LoadVal) {
2332   for (SDNode::use_iterator I = LoadVal->use_begin(); !I.atEnd(); ++I) {
2333     if (!ISD::isNormalStore(*I))
2334       return false;
2335   }
2336
2337   return true;
2338 }
2339
2340 // If we have a copy of an illegal type, replace it with a load / store of an
2341 // equivalently sized legal type. This avoids intermediate bit pack / unpack
2342 // instructions emitted when handling extloads and truncstores. Ideally we could
2343 // recognize the pack / unpack pattern to eliminate it.
2344 SDValue AMDGPUTargetLowering::performStoreCombine(SDNode *N,
2345                                                   DAGCombinerInfo &DCI) const {
2346   if (!DCI.isBeforeLegalize())
2347     return SDValue();
2348
2349   StoreSDNode *SN = cast<StoreSDNode>(N);
2350   SDValue Value = SN->getValue();
2351   EVT VT = Value.getValueType();
2352
2353   if (isTypeLegal(VT) || SN->isVolatile() ||
2354       !ISD::isNormalLoad(Value.getNode()) || VT.getSizeInBits() < 8)
2355     return SDValue();
2356
2357   LoadSDNode *LoadVal = cast<LoadSDNode>(Value);
2358   if (LoadVal->isVolatile() || !usesAllNormalStores(LoadVal))
2359     return SDValue();
2360
2361   EVT MemVT = LoadVal->getMemoryVT();
2362
2363   SDLoc SL(N);
2364   SelectionDAG &DAG = DCI.DAG;
2365   EVT LoadVT = getEquivalentMemType(*DAG.getContext(), MemVT);
2366
2367   SDValue NewLoad = DAG.getLoad(ISD::UNINDEXED, ISD::NON_EXTLOAD,
2368                                 LoadVT, SL,
2369                                 LoadVal->getChain(),
2370                                 LoadVal->getBasePtr(),
2371                                 LoadVal->getOffset(),
2372                                 LoadVT,
2373                                 LoadVal->getMemOperand());
2374
2375   SDValue CastLoad = DAG.getNode(ISD::BITCAST, SL, VT, NewLoad.getValue(0));
2376   DCI.CombineTo(LoadVal, CastLoad, NewLoad.getValue(1), false);
2377
2378   return DAG.getStore(SN->getChain(), SL, NewLoad,
2379                       SN->getBasePtr(), SN->getMemOperand());
2380 }
2381
2382 SDValue AMDGPUTargetLowering::performShlCombine(SDNode *N,
2383                                                 DAGCombinerInfo &DCI) const {
2384   if (N->getValueType(0) != MVT::i64)
2385     return SDValue();
2386
2387   // i64 (shl x, 32) -> (build_pair 0, x)
2388
2389   // Doing this with moves theoretically helps MI optimizations that understand
2390   // copies. 2 v_mov_b32_e32 will have the same code size / cycle count as
2391   // v_lshl_b64. In the SALU case, I think this is slightly worse since it
2392   // doubles the code size and I'm unsure about cycle count.
2393   const ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(N->getOperand(1));
2394   if (!RHS || RHS->getZExtValue() != 32)
2395     return SDValue();
2396
2397   SDValue LHS = N->getOperand(0);
2398
2399   SDLoc SL(N);
2400   SelectionDAG &DAG = DCI.DAG;
2401
2402   // Extract low 32-bits.
2403   SDValue Lo = DAG.getNode(ISD::TRUNCATE, SL, MVT::i32, LHS);
2404
2405   const SDValue Zero = DAG.getConstant(0, SL, MVT::i32);
2406   return DAG.getNode(ISD::BUILD_PAIR, SL, MVT::i64, Zero, Lo);
2407 }
2408
2409 SDValue AMDGPUTargetLowering::performMulCombine(SDNode *N,
2410                                                 DAGCombinerInfo &DCI) const {
2411   EVT VT = N->getValueType(0);
2412
2413   if (VT.isVector() || VT.getSizeInBits() > 32)
2414     return SDValue();
2415
2416   SelectionDAG &DAG = DCI.DAG;
2417   SDLoc DL(N);
2418
2419   SDValue N0 = N->getOperand(0);
2420   SDValue N1 = N->getOperand(1);
2421   SDValue Mul;
2422
2423   if (Subtarget->hasMulU24() && isU24(N0, DAG) && isU24(N1, DAG)) {
2424     N0 = DAG.getZExtOrTrunc(N0, DL, MVT::i32);
2425     N1 = DAG.getZExtOrTrunc(N1, DL, MVT::i32);
2426     Mul = DAG.getNode(AMDGPUISD::MUL_U24, DL, MVT::i32, N0, N1);
2427   } else if (Subtarget->hasMulI24() && isI24(N0, DAG) && isI24(N1, DAG)) {
2428     N0 = DAG.getSExtOrTrunc(N0, DL, MVT::i32);
2429     N1 = DAG.getSExtOrTrunc(N1, DL, MVT::i32);
2430     Mul = DAG.getNode(AMDGPUISD::MUL_I24, DL, MVT::i32, N0, N1);
2431   } else {
2432     return SDValue();
2433   }
2434
2435   // We need to use sext even for MUL_U24, because MUL_U24 is used
2436   // for signed multiply of 8 and 16-bit types.
2437   return DAG.getSExtOrTrunc(Mul, DL, VT);
2438 }
2439
2440 SDValue AMDGPUTargetLowering::PerformDAGCombine(SDNode *N,
2441                                                 DAGCombinerInfo &DCI) const {
2442   SelectionDAG &DAG = DCI.DAG;
2443   SDLoc DL(N);
2444
2445   switch(N->getOpcode()) {
2446   default:
2447     break;
2448   case ISD::SHL: {
2449     if (DCI.getDAGCombineLevel() < AfterLegalizeDAG)
2450       break;
2451
2452     return performShlCombine(N, DCI);
2453   }
2454   case ISD::MUL:
2455     return performMulCombine(N, DCI);
2456   case AMDGPUISD::MUL_I24:
2457   case AMDGPUISD::MUL_U24: {
2458     SDValue N0 = N->getOperand(0);
2459     SDValue N1 = N->getOperand(1);
2460     simplifyI24(N0, DCI);
2461     simplifyI24(N1, DCI);
2462     return SDValue();
2463   }
2464   case ISD::SELECT: {
2465     SDValue Cond = N->getOperand(0);
2466     if (Cond.getOpcode() == ISD::SETCC && Cond.hasOneUse()) {
2467       EVT VT = N->getValueType(0);
2468       SDValue LHS = Cond.getOperand(0);
2469       SDValue RHS = Cond.getOperand(1);
2470       SDValue CC = Cond.getOperand(2);
2471
2472       SDValue True = N->getOperand(1);
2473       SDValue False = N->getOperand(2);
2474
2475       if (VT == MVT::f32)
2476         return CombineFMinMaxLegacy(DL, VT, LHS, RHS, True, False, CC, DCI);
2477     }
2478
2479     break;
2480   }
2481   case AMDGPUISD::BFE_I32:
2482   case AMDGPUISD::BFE_U32: {
2483     assert(!N->getValueType(0).isVector() &&
2484            "Vector handling of BFE not implemented");
2485     ConstantSDNode *Width = dyn_cast<ConstantSDNode>(N->getOperand(2));
2486     if (!Width)
2487       break;
2488
2489     uint32_t WidthVal = Width->getZExtValue() & 0x1f;
2490     if (WidthVal == 0)
2491       return DAG.getConstant(0, DL, MVT::i32);
2492
2493     ConstantSDNode *Offset = dyn_cast<ConstantSDNode>(N->getOperand(1));
2494     if (!Offset)
2495       break;
2496
2497     SDValue BitsFrom = N->getOperand(0);
2498     uint32_t OffsetVal = Offset->getZExtValue() & 0x1f;
2499
2500     bool Signed = N->getOpcode() == AMDGPUISD::BFE_I32;
2501
2502     if (OffsetVal == 0) {
2503       // This is already sign / zero extended, so try to fold away extra BFEs.
2504       unsigned SignBits =  Signed ? (32 - WidthVal + 1) : (32 - WidthVal);
2505
2506       unsigned OpSignBits = DAG.ComputeNumSignBits(BitsFrom);
2507       if (OpSignBits >= SignBits)
2508         return BitsFrom;
2509
2510       EVT SmallVT = EVT::getIntegerVT(*DAG.getContext(), WidthVal);
2511       if (Signed) {
2512         // This is a sign_extend_inreg. Replace it to take advantage of existing
2513         // DAG Combines. If not eliminated, we will match back to BFE during
2514         // selection.
2515
2516         // TODO: The sext_inreg of extended types ends, although we can could
2517         // handle them in a single BFE.
2518         return DAG.getNode(ISD::SIGN_EXTEND_INREG, DL, MVT::i32, BitsFrom,
2519                            DAG.getValueType(SmallVT));
2520       }
2521
2522       return DAG.getZeroExtendInReg(BitsFrom, DL, SmallVT);
2523     }
2524
2525     if (ConstantSDNode *CVal = dyn_cast<ConstantSDNode>(BitsFrom)) {
2526       if (Signed) {
2527         return constantFoldBFE<int32_t>(DAG,
2528                                         CVal->getSExtValue(),
2529                                         OffsetVal,
2530                                         WidthVal,
2531                                         DL);
2532       }
2533
2534       return constantFoldBFE<uint32_t>(DAG,
2535                                        CVal->getZExtValue(),
2536                                        OffsetVal,
2537                                        WidthVal,
2538                                        DL);
2539     }
2540
2541     if ((OffsetVal + WidthVal) >= 32) {
2542       SDValue ShiftVal = DAG.getConstant(OffsetVal, DL, MVT::i32);
2543       return DAG.getNode(Signed ? ISD::SRA : ISD::SRL, DL, MVT::i32,
2544                          BitsFrom, ShiftVal);
2545     }
2546
2547     if (BitsFrom.hasOneUse()) {
2548       APInt Demanded = APInt::getBitsSet(32,
2549                                          OffsetVal,
2550                                          OffsetVal + WidthVal);
2551
2552       APInt KnownZero, KnownOne;
2553       TargetLowering::TargetLoweringOpt TLO(DAG, !DCI.isBeforeLegalize(),
2554                                             !DCI.isBeforeLegalizeOps());
2555       const TargetLowering &TLI = DAG.getTargetLoweringInfo();
2556       if (TLO.ShrinkDemandedConstant(BitsFrom, Demanded) ||
2557           TLI.SimplifyDemandedBits(BitsFrom, Demanded,
2558                                    KnownZero, KnownOne, TLO)) {
2559         DCI.CommitTargetLoweringOpt(TLO);
2560       }
2561     }
2562
2563     break;
2564   }
2565
2566   case ISD::STORE:
2567     return performStoreCombine(N, DCI);
2568   }
2569   return SDValue();
2570 }
2571
2572 //===----------------------------------------------------------------------===//
2573 // Helper functions
2574 //===----------------------------------------------------------------------===//
2575
2576 void AMDGPUTargetLowering::getOriginalFunctionArgs(
2577                                SelectionDAG &DAG,
2578                                const Function *F,
2579                                const SmallVectorImpl<ISD::InputArg> &Ins,
2580                                SmallVectorImpl<ISD::InputArg> &OrigIns) const {
2581
2582   for (unsigned i = 0, e = Ins.size(); i < e; ++i) {
2583     if (Ins[i].ArgVT == Ins[i].VT) {
2584       OrigIns.push_back(Ins[i]);
2585       continue;
2586     }
2587
2588     EVT VT;
2589     if (Ins[i].ArgVT.isVector() && !Ins[i].VT.isVector()) {
2590       // Vector has been split into scalars.
2591       VT = Ins[i].ArgVT.getVectorElementType();
2592     } else if (Ins[i].VT.isVector() && Ins[i].ArgVT.isVector() &&
2593                Ins[i].ArgVT.getVectorElementType() !=
2594                Ins[i].VT.getVectorElementType()) {
2595       // Vector elements have been promoted
2596       VT = Ins[i].ArgVT;
2597     } else {
2598       // Vector has been spilt into smaller vectors.
2599       VT = Ins[i].VT;
2600     }
2601
2602     ISD::InputArg Arg(Ins[i].Flags, VT, VT, Ins[i].Used,
2603                       Ins[i].OrigArgIndex, Ins[i].PartOffset);
2604     OrigIns.push_back(Arg);
2605   }
2606 }
2607
2608 bool AMDGPUTargetLowering::isHWTrueValue(SDValue Op) const {
2609   if (ConstantFPSDNode * CFP = dyn_cast<ConstantFPSDNode>(Op)) {
2610     return CFP->isExactlyValue(1.0);
2611   }
2612   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
2613     return C->isAllOnesValue();
2614   }
2615   return false;
2616 }
2617
2618 bool AMDGPUTargetLowering::isHWFalseValue(SDValue Op) const {
2619   if (ConstantFPSDNode * CFP = dyn_cast<ConstantFPSDNode>(Op)) {
2620     return CFP->getValueAPF().isZero();
2621   }
2622   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
2623     return C->isNullValue();
2624   }
2625   return false;
2626 }
2627
2628 SDValue AMDGPUTargetLowering::CreateLiveInRegister(SelectionDAG &DAG,
2629                                                   const TargetRegisterClass *RC,
2630                                                    unsigned Reg, EVT VT) const {
2631   MachineFunction &MF = DAG.getMachineFunction();
2632   MachineRegisterInfo &MRI = MF.getRegInfo();
2633   unsigned VirtualRegister;
2634   if (!MRI.isLiveIn(Reg)) {
2635     VirtualRegister = MRI.createVirtualRegister(RC);
2636     MRI.addLiveIn(Reg, VirtualRegister);
2637   } else {
2638     VirtualRegister = MRI.getLiveInVirtReg(Reg);
2639   }
2640   return DAG.getRegister(VirtualRegister, VT);
2641 }
2642
2643 uint32_t AMDGPUTargetLowering::getImplicitParameterOffset(
2644     const AMDGPUMachineFunction *MFI, const ImplicitParameter Param) const {
2645   uint64_t ArgOffset = MFI->ABIArgOffset;
2646   switch (Param) {
2647   case GRID_DIM:
2648     return ArgOffset;
2649   case GRID_OFFSET:
2650     return ArgOffset + 4;
2651   }
2652   llvm_unreachable("unexpected implicit parameter type");
2653 }
2654
2655 #define NODE_NAME_CASE(node) case AMDGPUISD::node: return #node;
2656
2657 const char* AMDGPUTargetLowering::getTargetNodeName(unsigned Opcode) const {
2658   switch ((AMDGPUISD::NodeType)Opcode) {
2659   case AMDGPUISD::FIRST_NUMBER: break;
2660   // AMDIL DAG nodes
2661   NODE_NAME_CASE(CALL);
2662   NODE_NAME_CASE(UMUL);
2663   NODE_NAME_CASE(RET_FLAG);
2664   NODE_NAME_CASE(BRANCH_COND);
2665
2666   // AMDGPU DAG nodes
2667   NODE_NAME_CASE(DWORDADDR)
2668   NODE_NAME_CASE(FRACT)
2669   NODE_NAME_CASE(CLAMP)
2670   NODE_NAME_CASE(COS_HW)
2671   NODE_NAME_CASE(SIN_HW)
2672   NODE_NAME_CASE(FMAX_LEGACY)
2673   NODE_NAME_CASE(FMIN_LEGACY)
2674   NODE_NAME_CASE(FMAX3)
2675   NODE_NAME_CASE(SMAX3)
2676   NODE_NAME_CASE(UMAX3)
2677   NODE_NAME_CASE(FMIN3)
2678   NODE_NAME_CASE(SMIN3)
2679   NODE_NAME_CASE(UMIN3)
2680   NODE_NAME_CASE(URECIP)
2681   NODE_NAME_CASE(DIV_SCALE)
2682   NODE_NAME_CASE(DIV_FMAS)
2683   NODE_NAME_CASE(DIV_FIXUP)
2684   NODE_NAME_CASE(TRIG_PREOP)
2685   NODE_NAME_CASE(RCP)
2686   NODE_NAME_CASE(RSQ)
2687   NODE_NAME_CASE(RSQ_LEGACY)
2688   NODE_NAME_CASE(RSQ_CLAMPED)
2689   NODE_NAME_CASE(LDEXP)
2690   NODE_NAME_CASE(FP_CLASS)
2691   NODE_NAME_CASE(DOT4)
2692   NODE_NAME_CASE(CARRY)
2693   NODE_NAME_CASE(BORROW)
2694   NODE_NAME_CASE(BFE_U32)
2695   NODE_NAME_CASE(BFE_I32)
2696   NODE_NAME_CASE(BFI)
2697   NODE_NAME_CASE(BFM)
2698   NODE_NAME_CASE(BREV)
2699   NODE_NAME_CASE(MUL_U24)
2700   NODE_NAME_CASE(MUL_I24)
2701   NODE_NAME_CASE(MAD_U24)
2702   NODE_NAME_CASE(MAD_I24)
2703   NODE_NAME_CASE(TEXTURE_FETCH)
2704   NODE_NAME_CASE(EXPORT)
2705   NODE_NAME_CASE(CONST_ADDRESS)
2706   NODE_NAME_CASE(REGISTER_LOAD)
2707   NODE_NAME_CASE(REGISTER_STORE)
2708   NODE_NAME_CASE(LOAD_CONSTANT)
2709   NODE_NAME_CASE(LOAD_INPUT)
2710   NODE_NAME_CASE(SAMPLE)
2711   NODE_NAME_CASE(SAMPLEB)
2712   NODE_NAME_CASE(SAMPLED)
2713   NODE_NAME_CASE(SAMPLEL)
2714   NODE_NAME_CASE(CVT_F32_UBYTE0)
2715   NODE_NAME_CASE(CVT_F32_UBYTE1)
2716   NODE_NAME_CASE(CVT_F32_UBYTE2)
2717   NODE_NAME_CASE(CVT_F32_UBYTE3)
2718   NODE_NAME_CASE(BUILD_VERTICAL_VECTOR)
2719   NODE_NAME_CASE(CONST_DATA_PTR)
2720   case AMDGPUISD::FIRST_MEM_OPCODE_NUMBER: break;
2721   NODE_NAME_CASE(SENDMSG)
2722   NODE_NAME_CASE(INTERP_MOV)
2723   NODE_NAME_CASE(INTERP_P1)
2724   NODE_NAME_CASE(INTERP_P2)
2725   NODE_NAME_CASE(STORE_MSKOR)
2726   NODE_NAME_CASE(TBUFFER_STORE_FORMAT)
2727   case AMDGPUISD::LAST_AMDGPU_ISD_NUMBER: break;
2728   }
2729   return nullptr;
2730 }
2731
2732 SDValue AMDGPUTargetLowering::getRsqrtEstimate(SDValue Operand,
2733                                                DAGCombinerInfo &DCI,
2734                                                unsigned &RefinementSteps,
2735                                                bool &UseOneConstNR) const {
2736   SelectionDAG &DAG = DCI.DAG;
2737   EVT VT = Operand.getValueType();
2738
2739   if (VT == MVT::f32) {
2740     RefinementSteps = 0;
2741     return DAG.getNode(AMDGPUISD::RSQ, SDLoc(Operand), VT, Operand);
2742   }
2743
2744   // TODO: There is also f64 rsq instruction, but the documentation is less
2745   // clear on its precision.
2746
2747   return SDValue();
2748 }
2749
2750 SDValue AMDGPUTargetLowering::getRecipEstimate(SDValue Operand,
2751                                                DAGCombinerInfo &DCI,
2752                                                unsigned &RefinementSteps) const {
2753   SelectionDAG &DAG = DCI.DAG;
2754   EVT VT = Operand.getValueType();
2755
2756   if (VT == MVT::f32) {
2757     // Reciprocal, < 1 ulp error.
2758     //
2759     // This reciprocal approximation converges to < 0.5 ulp error with one
2760     // newton rhapson performed with two fused multiple adds (FMAs).
2761
2762     RefinementSteps = 0;
2763     return DAG.getNode(AMDGPUISD::RCP, SDLoc(Operand), VT, Operand);
2764   }
2765
2766   // TODO: There is also f64 rcp instruction, but the documentation is less
2767   // clear on its precision.
2768
2769   return SDValue();
2770 }
2771
2772 static void computeKnownBitsForMinMax(const SDValue Op0,
2773                                       const SDValue Op1,
2774                                       APInt &KnownZero,
2775                                       APInt &KnownOne,
2776                                       const SelectionDAG &DAG,
2777                                       unsigned Depth) {
2778   APInt Op0Zero, Op0One;
2779   APInt Op1Zero, Op1One;
2780   DAG.computeKnownBits(Op0, Op0Zero, Op0One, Depth);
2781   DAG.computeKnownBits(Op1, Op1Zero, Op1One, Depth);
2782
2783   KnownZero = Op0Zero & Op1Zero;
2784   KnownOne = Op0One & Op1One;
2785 }
2786
2787 void AMDGPUTargetLowering::computeKnownBitsForTargetNode(
2788   const SDValue Op,
2789   APInt &KnownZero,
2790   APInt &KnownOne,
2791   const SelectionDAG &DAG,
2792   unsigned Depth) const {
2793
2794   KnownZero = KnownOne = APInt(KnownOne.getBitWidth(), 0); // Don't know anything.
2795
2796   APInt KnownZero2;
2797   APInt KnownOne2;
2798   unsigned Opc = Op.getOpcode();
2799
2800   switch (Opc) {
2801   default:
2802     break;
2803   case ISD::INTRINSIC_WO_CHAIN: {
2804     // FIXME: The intrinsic should just use the node.
2805     switch (cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue()) {
2806     case AMDGPUIntrinsic::AMDGPU_imax:
2807     case AMDGPUIntrinsic::AMDGPU_umax:
2808     case AMDGPUIntrinsic::AMDGPU_imin:
2809     case AMDGPUIntrinsic::AMDGPU_umin:
2810       computeKnownBitsForMinMax(Op.getOperand(1), Op.getOperand(2),
2811                                 KnownZero, KnownOne, DAG, Depth);
2812       break;
2813     default:
2814       break;
2815     }
2816
2817     break;
2818   }
2819   case AMDGPUISD::CARRY:
2820   case AMDGPUISD::BORROW: {
2821     KnownZero = APInt::getHighBitsSet(32, 31);
2822     break;
2823   }
2824
2825   case AMDGPUISD::BFE_I32:
2826   case AMDGPUISD::BFE_U32: {
2827     ConstantSDNode *CWidth = dyn_cast<ConstantSDNode>(Op.getOperand(2));
2828     if (!CWidth)
2829       return;
2830
2831     unsigned BitWidth = 32;
2832     uint32_t Width = CWidth->getZExtValue() & 0x1f;
2833
2834     if (Opc == AMDGPUISD::BFE_U32)
2835       KnownZero = APInt::getHighBitsSet(BitWidth, BitWidth - Width);
2836
2837     break;
2838   }
2839   }
2840 }
2841
2842 unsigned AMDGPUTargetLowering::ComputeNumSignBitsForTargetNode(
2843   SDValue Op,
2844   const SelectionDAG &DAG,
2845   unsigned Depth) const {
2846   switch (Op.getOpcode()) {
2847   case AMDGPUISD::BFE_I32: {
2848     ConstantSDNode *Width = dyn_cast<ConstantSDNode>(Op.getOperand(2));
2849     if (!Width)
2850       return 1;
2851
2852     unsigned SignBits = 32 - Width->getZExtValue() + 1;
2853     ConstantSDNode *Offset = dyn_cast<ConstantSDNode>(Op.getOperand(1));
2854     if (!Offset || !Offset->isNullValue())
2855       return SignBits;
2856
2857     // TODO: Could probably figure something out with non-0 offsets.
2858     unsigned Op0SignBits = DAG.ComputeNumSignBits(Op.getOperand(0), Depth + 1);
2859     return std::max(SignBits, Op0SignBits);
2860   }
2861
2862   case AMDGPUISD::BFE_U32: {
2863     ConstantSDNode *Width = dyn_cast<ConstantSDNode>(Op.getOperand(2));
2864     return Width ? 32 - (Width->getZExtValue() & 0x1f) : 1;
2865   }
2866
2867   case AMDGPUISD::CARRY:
2868   case AMDGPUISD::BORROW:
2869     return 31;
2870
2871   default:
2872     return 1;
2873   }
2874 }