lib/Target/AArch64/InstPrinter/AArch64InstPrinter.cpp

   1 //==-- AArch64InstPrinter.cpp - Convert AArch64 MCInst to assembly syntax --==//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This class prints an AArch64 MCInst to a .s file.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "AArch64InstPrinter.h"
  15 #include "MCTargetDesc/AArch64AddressingModes.h"
  16 #include "Utils/AArch64BaseInfo.h"
  17 #include "llvm/ADT/STLExtras.h"
  18 #include "llvm/ADT/StringExtras.h"
  19 #include "llvm/MC/MCExpr.h"
  20 #include "llvm/MC/MCInst.h"
  21 #include "llvm/MC/MCRegisterInfo.h"
  22 #include "llvm/Support/Format.h"
  23 #include "llvm/Support/raw_ostream.h"
  24 using namespace llvm;
  25
  26 #define DEBUG_TYPE "asm-printer"
  27
  28 #define GET_INSTRUCTION_NAME
  29 #define PRINT_ALIAS_INSTR
  30 #include "AArch64GenAsmWriter.inc"
  31 #define GET_INSTRUCTION_NAME
  32 #define PRINT_ALIAS_INSTR
  33 #include "AArch64GenAsmWriter1.inc"
  34
  35 AArch64InstPrinter::AArch64InstPrinter(const MCAsmInfo &MAI,
  36                                        const MCInstrInfo &MII,
  37                                        const MCRegisterInfo &MRI,
  38                                        const MCSubtargetInfo &STI)
  39     : MCInstPrinter(MAI, MII, MRI) {}
  40
  41 AArch64AppleInstPrinter::AArch64AppleInstPrinter(const MCAsmInfo &MAI,
  42                                                  const MCInstrInfo &MII,
  43                                                  const MCRegisterInfo &MRI,
  44                                                  const MCSubtargetInfo &STI)
  45     : AArch64InstPrinter(MAI, MII, MRI, STI) {}
  46
  47 void AArch64InstPrinter::printRegName(raw_ostream &OS, unsigned RegNo) const {
  48   // This is for .cfi directives.
  49   OS << getRegisterName(RegNo);
  50 }
  51
  52 void AArch64InstPrinter::printInst(const MCInst *MI, raw_ostream &O,
  53                                    StringRef Annot,
  54                                    const MCSubtargetInfo &STI) {
  55   // Check for special encodings and print the canonical alias instead.
  56
  57   unsigned Opcode = MI->getOpcode();
  58
  59   if (Opcode == AArch64::SYSxt)
  60     if (printSysAlias(MI, O)) {
  61       printAnnotation(O, Annot);
  62       return;
  63     }
  64
  65   // SBFM/UBFM should print to a nicer aliased form if possible.
  66   if (Opcode == AArch64::SBFMXri || Opcode == AArch64::SBFMWri ||
  67       Opcode == AArch64::UBFMXri || Opcode == AArch64::UBFMWri) {
  68     const MCOperand &Op0 = MI->getOperand(0);
  69     const MCOperand &Op1 = MI->getOperand(1);
  70     const MCOperand &Op2 = MI->getOperand(2);
  71     const MCOperand &Op3 = MI->getOperand(3);
  72
  73     bool IsSigned = (Opcode == AArch64::SBFMXri || Opcode == AArch64::SBFMWri);
  74     bool Is64Bit = (Opcode == AArch64::SBFMXri || Opcode == AArch64::UBFMXri);
  75     if (Op2.isImm() && Op2.getImm() == 0 && Op3.isImm()) {
  76       const char *AsmMnemonic = nullptr;
  77
  78       switch (Op3.getImm()) {
  79       default:
  80         break;
  81       case 7:
  82         if (IsSigned)
  83           AsmMnemonic = "sxtb";
  84         else if (!Is64Bit)
  85           AsmMnemonic = "uxtb";
  86         break;
  87       case 15:
  88         if (IsSigned)
  89           AsmMnemonic = "sxth";
  90         else if (!Is64Bit)
  91           AsmMnemonic = "uxth";
  92         break;
  93       case 31:
  94         // *xtw is only valid for signed 64-bit operations.
  95         if (Is64Bit && IsSigned)
  96           AsmMnemonic = "sxtw";
  97         break;
  98       }
  99
 100       if (AsmMnemonic) {
 101         O << '\t' << AsmMnemonic << '\t' << getRegisterName(Op0.getReg())
 102           << ", " << getRegisterName(getWRegFromXReg(Op1.getReg()));
 103         printAnnotation(O, Annot);
 104         return;
 105       }
 106     }
 107
 108     // All immediate shifts are aliases, implemented using the Bitfield
 109     // instruction. In all cases the immediate shift amount shift must be in
 110     // the range 0 to (reg.size -1).
 111     if (Op2.isImm() && Op3.isImm()) {
 112       const char *AsmMnemonic = nullptr;
 113       int shift = 0;
 114       int64_t immr = Op2.getImm();
 115       int64_t imms = Op3.getImm();
 116       if (Opcode == AArch64::UBFMWri && imms != 0x1F && ((imms + 1) == immr)) {
 117         AsmMnemonic = "lsl";
 118         shift = 31 - imms;
 119       } else if (Opcode == AArch64::UBFMXri && imms != 0x3f &&
 120                  ((imms + 1 == immr))) {
 121         AsmMnemonic = "lsl";
 122         shift = 63 - imms;
 123       } else if (Opcode == AArch64::UBFMWri && imms == 0x1f) {
 124         AsmMnemonic = "lsr";
 125         shift = immr;
 126       } else if (Opcode == AArch64::UBFMXri && imms == 0x3f) {
 127         AsmMnemonic = "lsr";
 128         shift = immr;
 129       } else if (Opcode == AArch64::SBFMWri && imms == 0x1f) {
 130         AsmMnemonic = "asr";
 131         shift = immr;
 132       } else if (Opcode == AArch64::SBFMXri && imms == 0x3f) {
 133         AsmMnemonic = "asr";
 134         shift = immr;
 135       }
 136       if (AsmMnemonic) {
 137         O << '\t' << AsmMnemonic << '\t' << getRegisterName(Op0.getReg())
 138           << ", " << getRegisterName(Op1.getReg()) << ", #" << shift;
 139         printAnnotation(O, Annot);
 140         return;
 141       }
 142     }
 143
 144     // SBFIZ/UBFIZ aliases
 145     if (Op2.getImm() > Op3.getImm()) {
 146       O << '\t' << (IsSigned ? "sbfiz" : "ubfiz") << '\t'
 147         << getRegisterName(Op0.getReg()) << ", " << getRegisterName(Op1.getReg())
 148         << ", #" << (Is64Bit ? 64 : 32) - Op2.getImm() << ", #" << Op3.getImm() + 1;
 149       printAnnotation(O, Annot);
 150       return;
 151     }
 152
 153     // Otherwise SBFX/UBFX is the preferred form
 154     O << '\t' << (IsSigned ? "sbfx" : "ubfx") << '\t'
 155       << getRegisterName(Op0.getReg()) << ", " << getRegisterName(Op1.getReg())
 156       << ", #" << Op2.getImm() << ", #" << Op3.getImm() - Op2.getImm() + 1;
 157     printAnnotation(O, Annot);
 158     return;
 159   }
 160
 161   if (Opcode == AArch64::BFMXri || Opcode == AArch64::BFMWri) {
 162     const MCOperand &Op0 = MI->getOperand(0); // Op1 == Op0
 163     const MCOperand &Op2 = MI->getOperand(2);
 164     int ImmR = MI->getOperand(3).getImm();
 165     int ImmS = MI->getOperand(4).getImm();
 166
 167     // BFI alias
 168     if (ImmS < ImmR) {
 169       int BitWidth = Opcode == AArch64::BFMXri ? 64 : 32;
 170       int LSB = (BitWidth - ImmR) % BitWidth;
 171       int Width = ImmS + 1;
 172       O << "\tbfi\t" << getRegisterName(Op0.getReg()) << ", "
 173         << getRegisterName(Op2.getReg()) << ", #" << LSB << ", #" << Width;
 174       printAnnotation(O, Annot);
 175       return;
 176     }
 177
 178     int LSB = ImmR;
 179     int Width = ImmS - ImmR + 1;
 180     // Otherwise BFXIL the preferred form
 181     O << "\tbfxil\t"
 182       << getRegisterName(Op0.getReg()) << ", " << getRegisterName(Op2.getReg())
 183       << ", #" << LSB << ", #" << Width;
 184     printAnnotation(O, Annot);
 185     return;
 186   }
 187
 188   // Symbolic operands for MOVZ, MOVN and MOVK already imply a shift
 189   // (e.g. :gottprel_g1: is always going to be "lsl #16") so it should not be
 190   // printed.
 191   if ((Opcode == AArch64::MOVZXi || Opcode == AArch64::MOVZWi ||
 192        Opcode == AArch64::MOVNXi || Opcode == AArch64::MOVNWi) &&
 193       MI->getOperand(1).isExpr()) {
 194     if (Opcode == AArch64::MOVZXi || Opcode == AArch64::MOVZWi)
 195       O << "\tmovz\t";
 196     else
 197       O << "\tmovn\t";
 198
 199     O << getRegisterName(MI->getOperand(0).getReg()) << ", #"
 200       << *MI->getOperand(1).getExpr();
 201     return;
 202   }
 203
 204   if ((Opcode == AArch64::MOVKXi || Opcode == AArch64::MOVKWi) &&
 205       MI->getOperand(2).isExpr()) {
 206     O << "\tmovk\t" << getRegisterName(MI->getOperand(0).getReg()) << ", #"
 207       << *MI->getOperand(2).getExpr();
 208     return;
 209   }
 210
 211   if (!printAliasInstr(MI, STI, O))
 212     printInstruction(MI, STI, O);
 213
 214   printAnnotation(O, Annot);
 215 }
 216
 217 static bool isTblTbxInstruction(unsigned Opcode, StringRef &Layout,
 218                                 bool &IsTbx) {
 219   switch (Opcode) {
 220   case AArch64::TBXv8i8One:
 221   case AArch64::TBXv8i8Two:
 222   case AArch64::TBXv8i8Three:
 223   case AArch64::TBXv8i8Four:
 224     IsTbx = true;
 225     Layout = ".8b";
 226     return true;
 227   case AArch64::TBLv8i8One:
 228   case AArch64::TBLv8i8Two:
 229   case AArch64::TBLv8i8Three:
 230   case AArch64::TBLv8i8Four:
 231     IsTbx = false;
 232     Layout = ".8b";
 233     return true;
 234   case AArch64::TBXv16i8One:
 235   case AArch64::TBXv16i8Two:
 236   case AArch64::TBXv16i8Three:
 237   case AArch64::TBXv16i8Four:
 238     IsTbx = true;
 239     Layout = ".16b";
 240     return true;
 241   case AArch64::TBLv16i8One:
 242   case AArch64::TBLv16i8Two:
 243   case AArch64::TBLv16i8Three:
 244   case AArch64::TBLv16i8Four:
 245     IsTbx = false;
 246     Layout = ".16b";
 247     return true;
 248   default:
 249     return false;
 250   }
 251 }
 252
 253 struct LdStNInstrDesc {
 254   unsigned Opcode;
 255   const char *Mnemonic;
 256   const char *Layout;
 257   int ListOperand;
 258   bool HasLane;
 259   int NaturalOffset;
 260 };
 261
 262 static LdStNInstrDesc LdStNInstInfo[] = {
 263   { AArch64::LD1i8,             "ld1",  ".b",     1, true,  0  },
 264   { AArch64::LD1i16,            "ld1",  ".h",     1, true,  0  },
 265   { AArch64::LD1i32,            "ld1",  ".s",     1, true,  0  },
 266   { AArch64::LD1i64,            "ld1",  ".d",     1, true,  0  },
 267   { AArch64::LD1i8_POST,        "ld1",  ".b",     2, true,  1  },
 268   { AArch64::LD1i16_POST,       "ld1",  ".h",     2, true,  2  },
 269   { AArch64::LD1i32_POST,       "ld1",  ".s",     2, true,  4  },
 270   { AArch64::LD1i64_POST,       "ld1",  ".d",     2, true,  8  },
 271   { AArch64::LD1Rv16b,          "ld1r", ".16b",   0, false, 0  },
 272   { AArch64::LD1Rv8h,           "ld1r", ".8h",    0, false, 0  },
 273   { AArch64::LD1Rv4s,           "ld1r", ".4s",    0, false, 0  },
 274   { AArch64::LD1Rv2d,           "ld1r", ".2d",    0, false, 0  },
 275   { AArch64::LD1Rv8b,           "ld1r", ".8b",    0, false, 0  },
 276   { AArch64::LD1Rv4h,           "ld1r", ".4h",    0, false, 0  },
 277   { AArch64::LD1Rv2s,           "ld1r", ".2s",    0, false, 0  },
 278   { AArch64::LD1Rv1d,           "ld1r", ".1d",    0, false, 0  },
 279   { AArch64::LD1Rv16b_POST,     "ld1r", ".16b",   1, false, 1  },
 280   { AArch64::LD1Rv8h_POST,      "ld1r", ".8h",    1, false, 2  },
 281   { AArch64::LD1Rv4s_POST,      "ld1r", ".4s",    1, false, 4  },
 282   { AArch64::LD1Rv2d_POST,      "ld1r", ".2d",    1, false, 8  },
 283   { AArch64::LD1Rv8b_POST,      "ld1r", ".8b",    1, false, 1  },
 284   { AArch64::LD1Rv4h_POST,      "ld1r", ".4h",    1, false, 2  },
 285   { AArch64::LD1Rv2s_POST,      "ld1r", ".2s",    1, false, 4  },
 286   { AArch64::LD1Rv1d_POST,      "ld1r", ".1d",    1, false, 8  },
 287   { AArch64::LD1Onev16b,        "ld1",  ".16b",   0, false, 0  },
 288   { AArch64::LD1Onev8h,         "ld1",  ".8h",    0, false, 0  },
 289   { AArch64::LD1Onev4s,         "ld1",  ".4s",    0, false, 0  },
 290   { AArch64::LD1Onev2d,         "ld1",  ".2d",    0, false, 0  },
 291   { AArch64::LD1Onev8b,         "ld1",  ".8b",    0, false, 0  },
 292   { AArch64::LD1Onev4h,         "ld1",  ".4h",    0, false, 0  },
 293   { AArch64::LD1Onev2s,         "ld1",  ".2s",    0, false, 0  },
 294   { AArch64::LD1Onev1d,         "ld1",  ".1d",    0, false, 0  },
 295   { AArch64::LD1Onev16b_POST,   "ld1",  ".16b",   1, false, 16 },
 296   { AArch64::LD1Onev8h_POST,    "ld1",  ".8h",    1, false, 16 },
 297   { AArch64::LD1Onev4s_POST,    "ld1",  ".4s",    1, false, 16 },
 298   { AArch64::LD1Onev2d_POST,    "ld1",  ".2d",    1, false, 16 },
 299   { AArch64::LD1Onev8b_POST,    "ld1",  ".8b",    1, false, 8  },
 300   { AArch64::LD1Onev4h_POST,    "ld1",  ".4h",    1, false, 8  },
 301   { AArch64::LD1Onev2s_POST,    "ld1",  ".2s",    1, false, 8  },
 302   { AArch64::LD1Onev1d_POST,    "ld1",  ".1d",    1, false, 8  },
 303   { AArch64::LD1Twov16b,        "ld1",  ".16b",   0, false, 0  },
 304   { AArch64::LD1Twov8h,         "ld1",  ".8h",    0, false, 0  },
 305   { AArch64::LD1Twov4s,         "ld1",  ".4s",    0, false, 0  },
 306   { AArch64::LD1Twov2d,         "ld1",  ".2d",    0, false, 0  },
 307   { AArch64::LD1Twov8b,         "ld1",  ".8b",    0, false, 0  },
 308   { AArch64::LD1Twov4h,         "ld1",  ".4h",    0, false, 0  },
 309   { AArch64::LD1Twov2s,         "ld1",  ".2s",    0, false, 0  },
 310   { AArch64::LD1Twov1d,         "ld1",  ".1d",    0, false, 0  },
 311   { AArch64::LD1Twov16b_POST,   "ld1",  ".16b",   1, false, 32 },
 312   { AArch64::LD1Twov8h_POST,    "ld1",  ".8h",    1, false, 32 },
 313   { AArch64::LD1Twov4s_POST,    "ld1",  ".4s",    1, false, 32 },
 314   { AArch64::LD1Twov2d_POST,    "ld1",  ".2d",    1, false, 32 },
 315   { AArch64::LD1Twov8b_POST,    "ld1",  ".8b",    1, false, 16 },
 316   { AArch64::LD1Twov4h_POST,    "ld1",  ".4h",    1, false, 16 },
 317   { AArch64::LD1Twov2s_POST,    "ld1",  ".2s",    1, false, 16 },
 318   { AArch64::LD1Twov1d_POST,    "ld1",  ".1d",    1, false, 16 },
 319   { AArch64::LD1Threev16b,      "ld1",  ".16b",   0, false, 0  },
 320   { AArch64::LD1Threev8h,       "ld1",  ".8h",    0, false, 0  },
 321   { AArch64::LD1Threev4s,       "ld1",  ".4s",    0, false, 0  },
 322   { AArch64::LD1Threev2d,       "ld1",  ".2d",    0, false, 0  },
 323   { AArch64::LD1Threev8b,       "ld1",  ".8b",    0, false, 0  },
 324   { AArch64::LD1Threev4h,       "ld1",  ".4h",    0, false, 0  },
 325   { AArch64::LD1Threev2s,       "ld1",  ".2s",    0, false, 0  },
 326   { AArch64::LD1Threev1d,       "ld1",  ".1d",    0, false, 0  },
 327   { AArch64::LD1Threev16b_POST, "ld1",  ".16b",   1, false, 48 },
 328   { AArch64::LD1Threev8h_POST,  "ld1",  ".8h",    1, false, 48 },
 329   { AArch64::LD1Threev4s_POST,  "ld1",  ".4s",    1, false, 48 },
 330   { AArch64::LD1Threev2d_POST,  "ld1",  ".2d",    1, false, 48 },
 331   { AArch64::LD1Threev8b_POST,  "ld1",  ".8b",    1, false, 24 },
 332   { AArch64::LD1Threev4h_POST,  "ld1",  ".4h",    1, false, 24 },
 333   { AArch64::LD1Threev2s_POST,  "ld1",  ".2s",    1, false, 24 },
 334   { AArch64::LD1Threev1d_POST,  "ld1",  ".1d",    1, false, 24 },
 335   { AArch64::LD1Fourv16b,       "ld1",  ".16b",   0, false, 0  },
 336   { AArch64::LD1Fourv8h,        "ld1",  ".8h",    0, false, 0  },
 337   { AArch64::LD1Fourv4s,        "ld1",  ".4s",    0, false, 0  },
 338   { AArch64::LD1Fourv2d,        "ld1",  ".2d",    0, false, 0  },
 339   { AArch64::LD1Fourv8b,        "ld1",  ".8b",    0, false, 0  },
 340   { AArch64::LD1Fourv4h,        "ld1",  ".4h",    0, false, 0  },
 341   { AArch64::LD1Fourv2s,        "ld1",  ".2s",    0, false, 0  },
 342   { AArch64::LD1Fourv1d,        "ld1",  ".1d",    0, false, 0  },
 343   { AArch64::LD1Fourv16b_POST,  "ld1",  ".16b",   1, false, 64 },
 344   { AArch64::LD1Fourv8h_POST,   "ld1",  ".8h",    1, false, 64 },
 345   { AArch64::LD1Fourv4s_POST,   "ld1",  ".4s",    1, false, 64 },
 346   { AArch64::LD1Fourv2d_POST,   "ld1",  ".2d",    1, false, 64 },
 347   { AArch64::LD1Fourv8b_POST,   "ld1",  ".8b",    1, false, 32 },
 348   { AArch64::LD1Fourv4h_POST,   "ld1",  ".4h",    1, false, 32 },
 349   { AArch64::LD1Fourv2s_POST,   "ld1",  ".2s",    1, false, 32 },
 350   { AArch64::LD1Fourv1d_POST,   "ld1",  ".1d",    1, false, 32 },
 351   { AArch64::LD2i8,             "ld2",  ".b",     1, true,  0  },
 352   { AArch64::LD2i16,            "ld2",  ".h",     1, true,  0  },
 353   { AArch64::LD2i32,            "ld2",  ".s",     1, true,  0  },
 354   { AArch64::LD2i64,            "ld2",  ".d",     1, true,  0  },
 355   { AArch64::LD2i8_POST,        "ld2",  ".b",     2, true,  2  },
 356   { AArch64::LD2i16_POST,       "ld2",  ".h",     2, true,  4  },
 357   { AArch64::LD2i32_POST,       "ld2",  ".s",     2, true,  8  },
 358   { AArch64::LD2i64_POST,       "ld2",  ".d",     2, true,  16  },
 359   { AArch64::LD2Rv16b,          "ld2r", ".16b",   0, false, 0  },
 360   { AArch64::LD2Rv8h,           "ld2r", ".8h",    0, false, 0  },
 361   { AArch64::LD2Rv4s,           "ld2r", ".4s",    0, false, 0  },
 362   { AArch64::LD2Rv2d,           "ld2r", ".2d",    0, false, 0  },
 363   { AArch64::LD2Rv8b,           "ld2r", ".8b",    0, false, 0  },
 364   { AArch64::LD2Rv4h,           "ld2r", ".4h",    0, false, 0  },
 365   { AArch64::LD2Rv2s,           "ld2r", ".2s",    0, false, 0  },
 366   { AArch64::LD2Rv1d,           "ld2r", ".1d",    0, false, 0  },
 367   { AArch64::LD2Rv16b_POST,     "ld2r", ".16b",   1, false, 2  },
 368   { AArch64::LD2Rv8h_POST,      "ld2r", ".8h",    1, false, 4  },
 369   { AArch64::LD2Rv4s_POST,      "ld2r", ".4s",    1, false, 8  },
 370   { AArch64::LD2Rv2d_POST,      "ld2r", ".2d",    1, false, 16 },
 371   { AArch64::LD2Rv8b_POST,      "ld2r", ".8b",    1, false, 2  },
 372   { AArch64::LD2Rv4h_POST,      "ld2r", ".4h",    1, false, 4  },
 373   { AArch64::LD2Rv2s_POST,      "ld2r", ".2s",    1, false, 8  },
 374   { AArch64::LD2Rv1d_POST,      "ld2r", ".1d",    1, false, 16 },
 375   { AArch64::LD2Twov16b,        "ld2",  ".16b",   0, false, 0  },
 376   { AArch64::LD2Twov8h,         "ld2",  ".8h",    0, false, 0  },
 377   { AArch64::LD2Twov4s,         "ld2",  ".4s",    0, false, 0  },
 378   { AArch64::LD2Twov2d,         "ld2",  ".2d",    0, false, 0  },
 379   { AArch64::LD2Twov8b,         "ld2",  ".8b",    0, false, 0  },
 380   { AArch64::LD2Twov4h,         "ld2",  ".4h",    0, false, 0  },
 381   { AArch64::LD2Twov2s,         "ld2",  ".2s",    0, false, 0  },
 382   { AArch64::LD2Twov16b_POST,   "ld2",  ".16b",   1, false, 32 },
 383   { AArch64::LD2Twov8h_POST,    "ld2",  ".8h",    1, false, 32 },
 384   { AArch64::LD2Twov4s_POST,    "ld2",  ".4s",    1, false, 32 },
 385   { AArch64::LD2Twov2d_POST,    "ld2",  ".2d",    1, false, 32 },
 386   { AArch64::LD2Twov8b_POST,    "ld2",  ".8b",    1, false, 16 },
 387   { AArch64::LD2Twov4h_POST,    "ld2",  ".4h",    1, false, 16 },
 388   { AArch64::LD2Twov2s_POST,    "ld2",  ".2s",    1, false, 16 },
 389   { AArch64::LD3i8,             "ld3",  ".b",     1, true,  0  },
 390   { AArch64::LD3i16,            "ld3",  ".h",     1, true,  0  },
 391   { AArch64::LD3i32,            "ld3",  ".s",     1, true,  0  },
 392   { AArch64::LD3i64,            "ld3",  ".d",     1, true,  0  },
 393   { AArch64::LD3i8_POST,        "ld3",  ".b",     2, true,  3  },
 394   { AArch64::LD3i16_POST,       "ld3",  ".h",     2, true,  6  },
 395   { AArch64::LD3i32_POST,       "ld3",  ".s",     2, true,  12  },
 396   { AArch64::LD3i64_POST,       "ld3",  ".d",     2, true,  24  },
 397   { AArch64::LD3Rv16b,          "ld3r", ".16b",   0, false, 0  },
 398   { AArch64::LD3Rv8h,           "ld3r", ".8h",    0, false, 0  },
 399   { AArch64::LD3Rv4s,           "ld3r", ".4s",    0, false, 0  },
 400   { AArch64::LD3Rv2d,           "ld3r", ".2d",    0, false, 0  },
 401   { AArch64::LD3Rv8b,           "ld3r", ".8b",    0, false, 0  },
 402   { AArch64::LD3Rv4h,           "ld3r", ".4h",    0, false, 0  },
 403   { AArch64::LD3Rv2s,           "ld3r", ".2s",    0, false, 0  },
 404   { AArch64::LD3Rv1d,           "ld3r", ".1d",    0, false, 0  },
 405   { AArch64::LD3Rv16b_POST,     "ld3r", ".16b",   1, false, 3  },
 406   { AArch64::LD3Rv8h_POST,      "ld3r", ".8h",    1, false, 6  },
 407   { AArch64::LD3Rv4s_POST,      "ld3r", ".4s",    1, false, 12 },
 408   { AArch64::LD3Rv2d_POST,      "ld3r", ".2d",    1, false, 24 },
 409   { AArch64::LD3Rv8b_POST,      "ld3r", ".8b",    1, false, 3  },
 410   { AArch64::LD3Rv4h_POST,      "ld3r", ".4h",    1, false, 6  },
 411   { AArch64::LD3Rv2s_POST,      "ld3r", ".2s",    1, false, 12 },
 412   { AArch64::LD3Rv1d_POST,      "ld3r", ".1d",    1, false, 24 },
 413   { AArch64::LD3Threev16b,      "ld3",  ".16b",   0, false, 0  },
 414   { AArch64::LD3Threev8h,       "ld3",  ".8h",    0, false, 0  },
 415   { AArch64::LD3Threev4s,       "ld3",  ".4s",    0, false, 0  },
 416   { AArch64::LD3Threev2d,       "ld3",  ".2d",    0, false, 0  },
 417   { AArch64::LD3Threev8b,       "ld3",  ".8b",    0, false, 0  },
 418   { AArch64::LD3Threev4h,       "ld3",  ".4h",    0, false, 0  },
 419   { AArch64::LD3Threev2s,       "ld3",  ".2s",    0, false, 0  },
 420   { AArch64::LD3Threev16b_POST, "ld3",  ".16b",   1, false, 48 },
 421   { AArch64::LD3Threev8h_POST,  "ld3",  ".8h",    1, false, 48 },
 422   { AArch64::LD3Threev4s_POST,  "ld3",  ".4s",    1, false, 48 },
 423   { AArch64::LD3Threev2d_POST,  "ld3",  ".2d",    1, false, 48 },
 424   { AArch64::LD3Threev8b_POST,  "ld3",  ".8b",    1, false, 24 },
 425   { AArch64::LD3Threev4h_POST,  "ld3",  ".4h",    1, false, 24 },
 426   { AArch64::LD3Threev2s_POST,  "ld3",  ".2s",    1, false, 24 },
 427   { AArch64::LD4i8,             "ld4",  ".b",     1, true,  0  },
 428   { AArch64::LD4i16,            "ld4",  ".h",     1, true,  0  },
 429   { AArch64::LD4i32,            "ld4",  ".s",     1, true,  0  },
 430   { AArch64::LD4i64,            "ld4",  ".d",     1, true,  0  },
 431   { AArch64::LD4i8_POST,        "ld4",  ".b",     2, true,  4  },
 432   { AArch64::LD4i16_POST,       "ld4",  ".h",     2, true,  8  },
 433   { AArch64::LD4i32_POST,       "ld4",  ".s",     2, true,  16 },
 434   { AArch64::LD4i64_POST,       "ld4",  ".d",     2, true,  32 },
 435   { AArch64::LD4Rv16b,          "ld4r", ".16b",   0, false, 0  },
 436   { AArch64::LD4Rv8h,           "ld4r", ".8h",    0, false, 0  },
 437   { AArch64::LD4Rv4s,           "ld4r", ".4s",    0, false, 0  },
 438   { AArch64::LD4Rv2d,           "ld4r", ".2d",    0, false, 0  },
 439   { AArch64::LD4Rv8b,           "ld4r", ".8b",    0, false, 0  },
 440   { AArch64::LD4Rv4h,           "ld4r", ".4h",    0, false, 0  },
 441   { AArch64::LD4Rv2s,           "ld4r", ".2s",    0, false, 0  },
 442   { AArch64::LD4Rv1d,           "ld4r", ".1d",    0, false, 0  },
 443   { AArch64::LD4Rv16b_POST,     "ld4r", ".16b",   1, false, 4  },
 444   { AArch64::LD4Rv8h_POST,      "ld4r", ".8h",    1, false, 8  },
 445   { AArch64::LD4Rv4s_POST,      "ld4r", ".4s",    1, false, 16 },
 446   { AArch64::LD4Rv2d_POST,      "ld4r", ".2d",    1, false, 32 },
 447   { AArch64::LD4Rv8b_POST,      "ld4r", ".8b",    1, false, 4  },
 448   { AArch64::LD4Rv4h_POST,      "ld4r", ".4h",    1, false, 8  },
 449   { AArch64::LD4Rv2s_POST,      "ld4r", ".2s",    1, false, 16 },
 450   { AArch64::LD4Rv1d_POST,      "ld4r", ".1d",    1, false, 32 },
 451   { AArch64::LD4Fourv16b,       "ld4",  ".16b",   0, false, 0  },
 452   { AArch64::LD4Fourv8h,        "ld4",  ".8h",    0, false, 0  },
 453   { AArch64::LD4Fourv4s,        "ld4",  ".4s",    0, false, 0  },
 454   { AArch64::LD4Fourv2d,        "ld4",  ".2d",    0, false, 0  },
 455   { AArch64::LD4Fourv8b,        "ld4",  ".8b",    0, false, 0  },
 456   { AArch64::LD4Fourv4h,        "ld4",  ".4h",    0, false, 0  },
 457   { AArch64::LD4Fourv2s,        "ld4",  ".2s",    0, false, 0  },
 458   { AArch64::LD4Fourv16b_POST,  "ld4",  ".16b",   1, false, 64 },
 459   { AArch64::LD4Fourv8h_POST,   "ld4",  ".8h",    1, false, 64 },
 460   { AArch64::LD4Fourv4s_POST,   "ld4",  ".4s",    1, false, 64 },
 461   { AArch64::LD4Fourv2d_POST,   "ld4",  ".2d",    1, false, 64 },
 462   { AArch64::LD4Fourv8b_POST,   "ld4",  ".8b",    1, false, 32 },
 463   { AArch64::LD4Fourv4h_POST,   "ld4",  ".4h",    1, false, 32 },
 464   { AArch64::LD4Fourv2s_POST,   "ld4",  ".2s",    1, false, 32 },
 465   { AArch64::ST1i8,             "st1",  ".b",     0, true,  0  },
 466   { AArch64::ST1i16,            "st1",  ".h",     0, true,  0  },
 467   { AArch64::ST1i32,            "st1",  ".s",     0, true,  0  },
 468   { AArch64::ST1i64,            "st1",  ".d",     0, true,  0  },
 469   { AArch64::ST1i8_POST,        "st1",  ".b",     1, true,  1  },
 470   { AArch64::ST1i16_POST,       "st1",  ".h",     1, true,  2  },
 471   { AArch64::ST1i32_POST,       "st1",  ".s",     1, true,  4  },
 472   { AArch64::ST1i64_POST,       "st1",  ".d",     1, true,  8  },
 473   { AArch64::ST1Onev16b,        "st1",  ".16b",   0, false, 0  },
 474   { AArch64::ST1Onev8h,         "st1",  ".8h",    0, false, 0  },
 475   { AArch64::ST1Onev4s,         "st1",  ".4s",    0, false, 0  },
 476   { AArch64::ST1Onev2d,         "st1",  ".2d",    0, false, 0  },
 477   { AArch64::ST1Onev8b,         "st1",  ".8b",    0, false, 0  },
 478   { AArch64::ST1Onev4h,         "st1",  ".4h",    0, false, 0  },
 479   { AArch64::ST1Onev2s,         "st1",  ".2s",    0, false, 0  },
 480   { AArch64::ST1Onev1d,         "st1",  ".1d",    0, false, 0  },
 481   { AArch64::ST1Onev16b_POST,   "st1",  ".16b",   1, false, 16 },
 482   { AArch64::ST1Onev8h_POST,    "st1",  ".8h",    1, false, 16 },
 483   { AArch64::ST1Onev4s_POST,    "st1",  ".4s",    1, false, 16 },
 484   { AArch64::ST1Onev2d_POST,    "st1",  ".2d",    1, false, 16 },
 485   { AArch64::ST1Onev8b_POST,    "st1",  ".8b",    1, false, 8  },
 486   { AArch64::ST1Onev4h_POST,    "st1",  ".4h",    1, false, 8  },
 487   { AArch64::ST1Onev2s_POST,    "st1",  ".2s",    1, false, 8  },
 488   { AArch64::ST1Onev1d_POST,    "st1",  ".1d",    1, false, 8  },
 489   { AArch64::ST1Twov16b,        "st1",  ".16b",   0, false, 0  },
 490   { AArch64::ST1Twov8h,         "st1",  ".8h",    0, false, 0  },
 491   { AArch64::ST1Twov4s,         "st1",  ".4s",    0, false, 0  },
 492   { AArch64::ST1Twov2d,         "st1",  ".2d",    0, false, 0  },
 493   { AArch64::ST1Twov8b,         "st1",  ".8b",    0, false, 0  },
 494   { AArch64::ST1Twov4h,         "st1",  ".4h",    0, false, 0  },
 495   { AArch64::ST1Twov2s,         "st1",  ".2s",    0, false, 0  },
 496   { AArch64::ST1Twov1d,         "st1",  ".1d",    0, false, 0  },
 497   { AArch64::ST1Twov16b_POST,   "st1",  ".16b",   1, false, 32 },
 498   { AArch64::ST1Twov8h_POST,    "st1",  ".8h",    1, false, 32 },
 499   { AArch64::ST1Twov4s_POST,    "st1",  ".4s",    1, false, 32 },
 500   { AArch64::ST1Twov2d_POST,    "st1",  ".2d",    1, false, 32 },
 501   { AArch64::ST1Twov8b_POST,    "st1",  ".8b",    1, false, 16 },
 502   { AArch64::ST1Twov4h_POST,    "st1",  ".4h",    1, false, 16 },
 503   { AArch64::ST1Twov2s_POST,    "st1",  ".2s",    1, false, 16 },
 504   { AArch64::ST1Twov1d_POST,    "st1",  ".1d",    1, false, 16 },
 505   { AArch64::ST1Threev16b,      "st1",  ".16b",   0, false, 0  },
 506   { AArch64::ST1Threev8h,       "st1",  ".8h",    0, false, 0  },
 507   { AArch64::ST1Threev4s,       "st1",  ".4s",    0, false, 0  },
 508   { AArch64::ST1Threev2d,       "st1",  ".2d",    0, false, 0  },
 509   { AArch64::ST1Threev8b,       "st1",  ".8b",    0, false, 0  },
 510   { AArch64::ST1Threev4h,       "st1",  ".4h",    0, false, 0  },
 511   { AArch64::ST1Threev2s,       "st1",  ".2s",    0, false, 0  },
 512   { AArch64::ST1Threev1d,       "st1",  ".1d",    0, false, 0  },
 513   { AArch64::ST1Threev16b_POST, "st1",  ".16b",   1, false, 48 },
 514   { AArch64::ST1Threev8h_POST,  "st1",  ".8h",    1, false, 48 },
 515   { AArch64::ST1Threev4s_POST,  "st1",  ".4s",    1, false, 48 },
 516   { AArch64::ST1Threev2d_POST,  "st1",  ".2d",    1, false, 48 },
 517   { AArch64::ST1Threev8b_POST,  "st1",  ".8b",    1, false, 24 },
 518   { AArch64::ST1Threev4h_POST,  "st1",  ".4h",    1, false, 24 },
 519   { AArch64::ST1Threev2s_POST,  "st1",  ".2s",    1, false, 24 },
 520   { AArch64::ST1Threev1d_POST,  "st1",  ".1d",    1, false, 24 },
 521   { AArch64::ST1Fourv16b,       "st1",  ".16b",   0, false, 0  },
 522   { AArch64::ST1Fourv8h,        "st1",  ".8h",    0, false, 0  },
 523   { AArch64::ST1Fourv4s,        "st1",  ".4s",    0, false, 0  },
 524   { AArch64::ST1Fourv2d,        "st1",  ".2d",    0, false, 0  },
 525   { AArch64::ST1Fourv8b,        "st1",  ".8b",    0, false, 0  },
 526   { AArch64::ST1Fourv4h,        "st1",  ".4h",    0, false, 0  },
 527   { AArch64::ST1Fourv2s,        "st1",  ".2s",    0, false, 0  },
 528   { AArch64::ST1Fourv1d,        "st1",  ".1d",    0, false, 0  },
 529   { AArch64::ST1Fourv16b_POST,  "st1",  ".16b",   1, false, 64 },
 530   { AArch64::ST1Fourv8h_POST,   "st1",  ".8h",    1, false, 64 },
 531   { AArch64::ST1Fourv4s_POST,   "st1",  ".4s",    1, false, 64 },
 532   { AArch64::ST1Fourv2d_POST,   "st1",  ".2d",    1, false, 64 },
 533   { AArch64::ST1Fourv8b_POST,   "st1",  ".8b",    1, false, 32 },
 534   { AArch64::ST1Fourv4h_POST,   "st1",  ".4h",    1, false, 32 },
 535   { AArch64::ST1Fourv2s_POST,   "st1",  ".2s",    1, false, 32 },
 536   { AArch64::ST1Fourv1d_POST,   "st1",  ".1d",    1, false, 32 },
 537   { AArch64::ST2i8,             "st2",  ".b",     0, true,  0  },
 538   { AArch64::ST2i16,            "st2",  ".h",     0, true,  0  },
 539   { AArch64::ST2i32,            "st2",  ".s",     0, true,  0  },
 540   { AArch64::ST2i64,            "st2",  ".d",     0, true,  0  },
 541   { AArch64::ST2i8_POST,        "st2",  ".b",     1, true,  2  },
 542   { AArch64::ST2i16_POST,       "st2",  ".h",     1, true,  4  },
 543   { AArch64::ST2i32_POST,       "st2",  ".s",     1, true,  8  },
 544   { AArch64::ST2i64_POST,       "st2",  ".d",     1, true,  16 },
 545   { AArch64::ST2Twov16b,        "st2",  ".16b",   0, false, 0  },
 546   { AArch64::ST2Twov8h,         "st2",  ".8h",    0, false, 0  },
 547   { AArch64::ST2Twov4s,         "st2",  ".4s",    0, false, 0  },
 548   { AArch64::ST2Twov2d,         "st2",  ".2d",    0, false, 0  },
 549   { AArch64::ST2Twov8b,         "st2",  ".8b",    0, false, 0  },
 550   { AArch64::ST2Twov4h,         "st2",  ".4h",    0, false, 0  },
 551   { AArch64::ST2Twov2s,         "st2",  ".2s",    0, false, 0  },
 552   { AArch64::ST2Twov16b_POST,   "st2",  ".16b",   1, false, 32 },
 553   { AArch64::ST2Twov8h_POST,    "st2",  ".8h",    1, false, 32 },
 554   { AArch64::ST2Twov4s_POST,    "st2",  ".4s",    1, false, 32 },
 555   { AArch64::ST2Twov2d_POST,    "st2",  ".2d",    1, false, 32 },
 556   { AArch64::ST2Twov8b_POST,    "st2",  ".8b",    1, false, 16 },
 557   { AArch64::ST2Twov4h_POST,    "st2",  ".4h",    1, false, 16 },
 558   { AArch64::ST2Twov2s_POST,    "st2",  ".2s",    1, false, 16 },
 559   { AArch64::ST3i8,             "st3",  ".b",     0, true,  0  },
 560   { AArch64::ST3i16,            "st3",  ".h",     0, true,  0  },
 561   { AArch64::ST3i32,            "st3",  ".s",     0, true,  0  },
 562   { AArch64::ST3i64,            "st3",  ".d",     0, true,  0  },
 563   { AArch64::ST3i8_POST,        "st3",  ".b",     1, true,  3  },
 564   { AArch64::ST3i16_POST,       "st3",  ".h",     1, true,  6  },
 565   { AArch64::ST3i32_POST,       "st3",  ".s",     1, true,  12 },
 566   { AArch64::ST3i64_POST,       "st3",  ".d",     1, true,  24 },
 567   { AArch64::ST3Threev16b,      "st3",  ".16b",   0, false, 0  },
 568   { AArch64::ST3Threev8h,       "st3",  ".8h",    0, false, 0  },
 569   { AArch64::ST3Threev4s,       "st3",  ".4s",    0, false, 0  },
 570   { AArch64::ST3Threev2d,       "st3",  ".2d",    0, false, 0  },
 571   { AArch64::ST3Threev8b,       "st3",  ".8b",    0, false, 0  },
 572   { AArch64::ST3Threev4h,       "st3",  ".4h",    0, false, 0  },
 573   { AArch64::ST3Threev2s,       "st3",  ".2s",    0, false, 0  },
 574   { AArch64::ST3Threev16b_POST, "st3",  ".16b",   1, false, 48 },
 575   { AArch64::ST3Threev8h_POST,  "st3",  ".8h",    1, false, 48 },
 576   { AArch64::ST3Threev4s_POST,  "st3",  ".4s",    1, false, 48 },
 577   { AArch64::ST3Threev2d_POST,  "st3",  ".2d",    1, false, 48 },
 578   { AArch64::ST3Threev8b_POST,  "st3",  ".8b",    1, false, 24 },
 579   { AArch64::ST3Threev4h_POST,  "st3",  ".4h",    1, false, 24 },
 580   { AArch64::ST3Threev2s_POST,  "st3",  ".2s",    1, false, 24 },
 581   { AArch64::ST4i8,             "st4",  ".b",     0, true,  0  },
 582   { AArch64::ST4i16,            "st4",  ".h",     0, true,  0  },
 583   { AArch64::ST4i32,            "st4",  ".s",     0, true,  0  },
 584   { AArch64::ST4i64,            "st4",  ".d",     0, true,  0  },
 585   { AArch64::ST4i8_POST,        "st4",  ".b",     1, true,  4  },
 586   { AArch64::ST4i16_POST,       "st4",  ".h",     1, true,  8  },
 587   { AArch64::ST4i32_POST,       "st4",  ".s",     1, true,  16 },
 588   { AArch64::ST4i64_POST,       "st4",  ".d",     1, true,  32 },
 589   { AArch64::ST4Fourv16b,       "st4",  ".16b",   0, false, 0  },
 590   { AArch64::ST4Fourv8h,        "st4",  ".8h",    0, false, 0  },
 591   { AArch64::ST4Fourv4s,        "st4",  ".4s",    0, false, 0  },
 592   { AArch64::ST4Fourv2d,        "st4",  ".2d",    0, false, 0  },
 593   { AArch64::ST4Fourv8b,        "st4",  ".8b",    0, false, 0  },
 594   { AArch64::ST4Fourv4h,        "st4",  ".4h",    0, false, 0  },
 595   { AArch64::ST4Fourv2s,        "st4",  ".2s",    0, false, 0  },
 596   { AArch64::ST4Fourv16b_POST,  "st4",  ".16b",   1, false, 64 },
 597   { AArch64::ST4Fourv8h_POST,   "st4",  ".8h",    1, false, 64 },
 598   { AArch64::ST4Fourv4s_POST,   "st4",  ".4s",    1, false, 64 },
 599   { AArch64::ST4Fourv2d_POST,   "st4",  ".2d",    1, false, 64 },
 600   { AArch64::ST4Fourv8b_POST,   "st4",  ".8b",    1, false, 32 },
 601   { AArch64::ST4Fourv4h_POST,   "st4",  ".4h",    1, false, 32 },
 602   { AArch64::ST4Fourv2s_POST,   "st4",  ".2s",    1, false, 32 },
 603 };
 604
 605 static LdStNInstrDesc *getLdStNInstrDesc(unsigned Opcode) {
 606   unsigned Idx;
 607   for (Idx = 0; Idx != array_lengthof(LdStNInstInfo); ++Idx)
 608     if (LdStNInstInfo[Idx].Opcode == Opcode)
 609       return &LdStNInstInfo[Idx];
 610
 611   return nullptr;
 612 }
 613
 614 void AArch64AppleInstPrinter::printInst(const MCInst *MI, raw_ostream &O,
 615                                         StringRef Annot,
 616                                         const MCSubtargetInfo &STI) {
 617   unsigned Opcode = MI->getOpcode();
 618   StringRef Layout, Mnemonic;
 619
 620   bool IsTbx;
 621   if (isTblTbxInstruction(MI->getOpcode(), Layout, IsTbx)) {
 622     O << "\t" << (IsTbx ? "tbx" : "tbl") << Layout << '\t'
 623       << getRegisterName(MI->getOperand(0).getReg(), AArch64::vreg) << ", ";
 624
 625     unsigned ListOpNum = IsTbx ? 2 : 1;
 626     printVectorList(MI, ListOpNum, STI, O, "");
 627
 628     O << ", "
 629       << getRegisterName(MI->getOperand(ListOpNum + 1).getReg(), AArch64::vreg);
 630     printAnnotation(O, Annot);
 631     return;
 632   }
 633
 634   if (LdStNInstrDesc *LdStDesc = getLdStNInstrDesc(Opcode)) {
 635     O << "\t" << LdStDesc->Mnemonic << LdStDesc->Layout << '\t';
 636
 637     // Now onto the operands: first a vector list with possible lane
 638     // specifier. E.g. { v0 }[2]
 639     int OpNum = LdStDesc->ListOperand;
 640     printVectorList(MI, OpNum++, STI, O, "");
 641
 642     if (LdStDesc->HasLane)
 643       O << '[' << MI->getOperand(OpNum++).getImm() << ']';
 644
 645     // Next the address: [xN]
 646     unsigned AddrReg = MI->getOperand(OpNum++).getReg();
 647     O << ", [" << getRegisterName(AddrReg) << ']';
 648
 649     // Finally, there might be a post-indexed offset.
 650     if (LdStDesc->NaturalOffset != 0) {
 651       unsigned Reg = MI->getOperand(OpNum++).getReg();
 652       if (Reg != AArch64::XZR)
 653         O << ", " << getRegisterName(Reg);
 654       else {
 655         assert(LdStDesc->NaturalOffset && "no offset on post-inc instruction?");
 656         O << ", #" << LdStDesc->NaturalOffset;
 657       }
 658     }
 659
 660     printAnnotation(O, Annot);
 661     return;
 662   }
 663
 664   AArch64InstPrinter::printInst(MI, O, Annot, STI);
 665 }
 666
 667 bool AArch64InstPrinter::printSysAlias(const MCInst *MI, raw_ostream &O) {
 668 #ifndef NDEBUG
 669   unsigned Opcode = MI->getOpcode();
 670   assert(Opcode == AArch64::SYSxt && "Invalid opcode for SYS alias!");
 671 #endif
 672
 673   const char *Asm = nullptr;
 674   const MCOperand &Op1 = MI->getOperand(0);
 675   const MCOperand &Cn = MI->getOperand(1);
 676   const MCOperand &Cm = MI->getOperand(2);
 677   const MCOperand &Op2 = MI->getOperand(3);
 678
 679   unsigned Op1Val = Op1.getImm();
 680   unsigned CnVal = Cn.getImm();
 681   unsigned CmVal = Cm.getImm();
 682   unsigned Op2Val = Op2.getImm();
 683
 684   if (CnVal == 7) {
 685     switch (CmVal) {
 686     default:
 687       break;
 688
 689     // IC aliases
 690     case 1:
 691       if (Op1Val == 0 && Op2Val == 0)
 692         Asm = "ic\tialluis";
 693       break;
 694     case 5:
 695       if (Op1Val == 0 && Op2Val == 0)
 696         Asm = "ic\tiallu";
 697       else if (Op1Val == 3 && Op2Val == 1)
 698         Asm = "ic\tivau";
 699       break;
 700
 701     // DC aliases
 702     case 4:
 703       if (Op1Val == 3 && Op2Val == 1)
 704         Asm = "dc\tzva";
 705       break;
 706     case 6:
 707       if (Op1Val == 0 && Op2Val == 1)
 708         Asm = "dc\tivac";
 709       if (Op1Val == 0 && Op2Val == 2)
 710         Asm = "dc\tisw";
 711       break;
 712     case 10:
 713       if (Op1Val == 3 && Op2Val == 1)
 714         Asm = "dc\tcvac";
 715       else if (Op1Val == 0 && Op2Val == 2)
 716         Asm = "dc\tcsw";
 717       break;
 718     case 11:
 719       if (Op1Val == 3 && Op2Val == 1)
 720         Asm = "dc\tcvau";
 721       break;
 722     case 14:
 723       if (Op1Val == 3 && Op2Val == 1)
 724         Asm = "dc\tcivac";
 725       else if (Op1Val == 0 && Op2Val == 2)
 726         Asm = "dc\tcisw";
 727       break;
 728
 729     // AT aliases
 730     case 8:
 731       switch (Op1Val) {
 732       default:
 733         break;
 734       case 0:
 735         switch (Op2Val) {
 736         default:
 737           break;
 738         case 0: Asm = "at\ts1e1r"; break;
 739         case 1: Asm = "at\ts1e1w"; break;
 740         case 2: Asm = "at\ts1e0r"; break;
 741         case 3: Asm = "at\ts1e0w"; break;
 742         }
 743         break;
 744       case 4:
 745         switch (Op2Val) {
 746         default:
 747           break;
 748         case 0: Asm = "at\ts1e2r"; break;
 749         case 1: Asm = "at\ts1e2w"; break;
 750         case 4: Asm = "at\ts12e1r"; break;
 751         case 5: Asm = "at\ts12e1w"; break;
 752         case 6: Asm = "at\ts12e0r"; break;
 753         case 7: Asm = "at\ts12e0w"; break;
 754         }
 755         break;
 756       case 6:
 757         switch (Op2Val) {
 758         default:
 759           break;
 760         case 0: Asm = "at\ts1e3r"; break;
 761         case 1: Asm = "at\ts1e3w"; break;
 762         }
 763         break;
 764       }
 765       break;
 766     }
 767   } else if (CnVal == 8) {
 768     // TLBI aliases
 769     switch (CmVal) {
 770     default:
 771       break;
 772     case 3:
 773       switch (Op1Val) {
 774       default:
 775         break;
 776       case 0:
 777         switch (Op2Val) {
 778         default:
 779           break;
 780         case 0: Asm = "tlbi\tvmalle1is"; break;
 781         case 1: Asm = "tlbi\tvae1is"; break;
 782         case 2: Asm = "tlbi\taside1is"; break;
 783         case 3: Asm = "tlbi\tvaae1is"; break;
 784         case 5: Asm = "tlbi\tvale1is"; break;
 785         case 7: Asm = "tlbi\tvaale1is"; break;
 786         }
 787         break;
 788       case 4:
 789         switch (Op2Val) {
 790         default:
 791           break;
 792         case 0: Asm = "tlbi\talle2is"; break;
 793         case 1: Asm = "tlbi\tvae2is"; break;
 794         case 4: Asm = "tlbi\talle1is"; break;
 795         case 5: Asm = "tlbi\tvale2is"; break;
 796         case 6: Asm = "tlbi\tvmalls12e1is"; break;
 797         }
 798         break;
 799       case 6:
 800         switch (Op2Val) {
 801         default:
 802           break;
 803         case 0: Asm = "tlbi\talle3is"; break;
 804         case 1: Asm = "tlbi\tvae3is"; break;
 805         case 5: Asm = "tlbi\tvale3is"; break;
 806         }
 807         break;
 808       }
 809       break;
 810     case 0:
 811       switch (Op1Val) {
 812       default:
 813         break;
 814       case 4:
 815         switch (Op2Val) {
 816         default:
 817           break;
 818         case 1: Asm = "tlbi\tipas2e1is"; break;
 819         case 5: Asm = "tlbi\tipas2le1is"; break;
 820         }
 821         break;
 822       }
 823       break;
 824     case 4:
 825       switch (Op1Val) {
 826       default:
 827         break;
 828       case 4:
 829         switch (Op2Val) {
 830         default:
 831           break;
 832         case 1: Asm = "tlbi\tipas2e1"; break;
 833         case 5: Asm = "tlbi\tipas2le1"; break;
 834         }
 835         break;
 836       }
 837       break;
 838     case 7:
 839       switch (Op1Val) {
 840       default:
 841         break;
 842       case 0:
 843         switch (Op2Val) {
 844         default:
 845           break;
 846         case 0: Asm = "tlbi\tvmalle1"; break;
 847         case 1: Asm = "tlbi\tvae1"; break;
 848         case 2: Asm = "tlbi\taside1"; break;
 849         case 3: Asm = "tlbi\tvaae1"; break;
 850         case 5: Asm = "tlbi\tvale1"; break;
 851         case 7: Asm = "tlbi\tvaale1"; break;
 852         }
 853         break;
 854       case 4:
 855         switch (Op2Val) {
 856         default:
 857           break;
 858         case 0: Asm = "tlbi\talle2"; break;
 859         case 1: Asm = "tlbi\tvae2"; break;
 860         case 4: Asm = "tlbi\talle1"; break;
 861         case 5: Asm = "tlbi\tvale2"; break;
 862         case 6: Asm = "tlbi\tvmalls12e1"; break;
 863         }
 864         break;
 865       case 6:
 866         switch (Op2Val) {
 867         default:
 868           break;
 869         case 0: Asm = "tlbi\talle3"; break;
 870         case 1: Asm = "tlbi\tvae3";  break;
 871         case 5: Asm = "tlbi\tvale3"; break;
 872         }
 873         break;
 874       }
 875       break;
 876     }
 877   }
 878
 879   if (Asm) {
 880     unsigned Reg = MI->getOperand(4).getReg();
 881
 882     O << '\t' << Asm;
 883     if (StringRef(Asm).lower().find("all") == StringRef::npos)
 884       O << ", " << getRegisterName(Reg);
 885   }
 886
 887   return Asm != nullptr;
 888 }
 889
 890 void AArch64InstPrinter::printOperand(const MCInst *MI, unsigned OpNo,
 891                                       const MCSubtargetInfo &STI,
 892                                       raw_ostream &O) {
 893   const MCOperand &Op = MI->getOperand(OpNo);
 894   if (Op.isReg()) {
 895     unsigned Reg = Op.getReg();
 896     O << getRegisterName(Reg);
 897   } else if (Op.isImm()) {
 898     O << '#' << Op.getImm();
 899   } else {
 900     assert(Op.isExpr() && "unknown operand kind in printOperand");
 901     O << *Op.getExpr();
 902   }
 903 }
 904
 905 void AArch64InstPrinter::printHexImm(const MCInst *MI, unsigned OpNo,
 906                                      const MCSubtargetInfo &STI,
 907                                      raw_ostream &O) {
 908   const MCOperand &Op = MI->getOperand(OpNo);
 909   O << format("#%#llx", Op.getImm());
 910 }
 911
 912 void AArch64InstPrinter::printPostIncOperand(const MCInst *MI, unsigned OpNo,
 913                                              unsigned Imm, raw_ostream &O) {
 914   const MCOperand &Op = MI->getOperand(OpNo);
 915   if (Op.isReg()) {
 916     unsigned Reg = Op.getReg();
 917     if (Reg == AArch64::XZR)
 918       O << "#" << Imm;
 919     else
 920       O << getRegisterName(Reg);
 921   } else
 922     llvm_unreachable("unknown operand kind in printPostIncOperand64");
 923 }
 924
 925 void AArch64InstPrinter::printVRegOperand(const MCInst *MI, unsigned OpNo,
 926                                           const MCSubtargetInfo &STI,
 927                                           raw_ostream &O) {
 928   const MCOperand &Op = MI->getOperand(OpNo);
 929   assert(Op.isReg() && "Non-register vreg operand!");
 930   unsigned Reg = Op.getReg();
 931   O << getRegisterName(Reg, AArch64::vreg);
 932 }
 933
 934 void AArch64InstPrinter::printSysCROperand(const MCInst *MI, unsigned OpNo,
 935                                            const MCSubtargetInfo &STI,
 936                                            raw_ostream &O) {
 937   const MCOperand &Op = MI->getOperand(OpNo);
 938   assert(Op.isImm() && "System instruction C[nm] operands must be immediates!");
 939   O << "c" << Op.getImm();
 940 }
 941
 942 void AArch64InstPrinter::printAddSubImm(const MCInst *MI, unsigned OpNum,
 943                                         const MCSubtargetInfo &STI,
 944                                         raw_ostream &O) {
 945   const MCOperand &MO = MI->getOperand(OpNum);
 946   if (MO.isImm()) {
 947     unsigned Val = (MO.getImm() & 0xfff);
 948     assert(Val == MO.getImm() && "Add/sub immediate out of range!");
 949     unsigned Shift =
 950         AArch64_AM::getShiftValue(MI->getOperand(OpNum + 1).getImm());
 951     O << '#' << Val;
 952     if (Shift != 0)
 953       printShifter(MI, OpNum + 1, STI, O);
 954
 955     if (CommentStream)
 956       *CommentStream << '=' << (Val << Shift) << '\n';
 957   } else {
 958     assert(MO.isExpr() && "Unexpected operand type!");
 959     O << *MO.getExpr();
 960     printShifter(MI, OpNum + 1, STI, O);
 961   }
 962 }
 963
 964 void AArch64InstPrinter::printLogicalImm32(const MCInst *MI, unsigned OpNum,
 965                                            const MCSubtargetInfo &STI,
 966                                            raw_ostream &O) {
 967   uint64_t Val = MI->getOperand(OpNum).getImm();
 968   O << "#0x";
 969   O.write_hex(AArch64_AM::decodeLogicalImmediate(Val, 32));
 970 }
 971
 972 void AArch64InstPrinter::printLogicalImm64(const MCInst *MI, unsigned OpNum,
 973                                            const MCSubtargetInfo &STI,
 974                                            raw_ostream &O) {
 975   uint64_t Val = MI->getOperand(OpNum).getImm();
 976   O << "#0x";
 977   O.write_hex(AArch64_AM::decodeLogicalImmediate(Val, 64));
 978 }
 979
 980 void AArch64InstPrinter::printShifter(const MCInst *MI, unsigned OpNum,
 981                                       const MCSubtargetInfo &STI,
 982                                       raw_ostream &O) {
 983   unsigned Val = MI->getOperand(OpNum).getImm();
 984   // LSL #0 should not be printed.
 985   if (AArch64_AM::getShiftType(Val) == AArch64_AM::LSL &&
 986       AArch64_AM::getShiftValue(Val) == 0)
 987     return;
 988   O << ", " << AArch64_AM::getShiftExtendName(AArch64_AM::getShiftType(Val))
 989     << " #" << AArch64_AM::getShiftValue(Val);
 990 }
 991
 992 void AArch64InstPrinter::printShiftedRegister(const MCInst *MI, unsigned OpNum,
 993                                               const MCSubtargetInfo &STI,
 994                                               raw_ostream &O) {
 995   O << getRegisterName(MI->getOperand(OpNum).getReg());
 996   printShifter(MI, OpNum + 1, STI, O);
 997 }
 998
 999 void AArch64InstPrinter::printExtendedRegister(const MCInst *MI, unsigned OpNum,
1000                                                const MCSubtargetInfo &STI,
1001                                                raw_ostream &O) {
1002   O << getRegisterName(MI->getOperand(OpNum).getReg());
1003   printArithExtend(MI, OpNum + 1, STI, O);
1004 }
1005
1006 void AArch64InstPrinter::printArithExtend(const MCInst *MI, unsigned OpNum,
1007                                           const MCSubtargetInfo &STI,
1008                                           raw_ostream &O) {
1009   unsigned Val = MI->getOperand(OpNum).getImm();
1010   AArch64_AM::ShiftExtendType ExtType = AArch64_AM::getArithExtendType(Val);
1011   unsigned ShiftVal = AArch64_AM::getArithShiftValue(Val);
1012
1013   // If the destination or first source register operand is [W]SP, print
1014   // UXTW/UXTX as LSL, and if the shift amount is also zero, print nothing at
1015   // all.
1016   if (ExtType == AArch64_AM::UXTW || ExtType == AArch64_AM::UXTX) {
1017     unsigned Dest = MI->getOperand(0).getReg();
1018     unsigned Src1 = MI->getOperand(1).getReg();
1019     if ( ((Dest == AArch64::SP || Src1 == AArch64::SP) &&
1020           ExtType == AArch64_AM::UXTX) ||
1021          ((Dest == AArch64::WSP || Src1 == AArch64::WSP) &&
1022           ExtType == AArch64_AM::UXTW) ) {
1023       if (ShiftVal != 0)
1024         O << ", lsl #" << ShiftVal;
1025       return;
1026     }
1027   }
1028   O << ", " << AArch64_AM::getShiftExtendName(ExtType);
1029   if (ShiftVal != 0)
1030     O << " #" << ShiftVal;
1031 }
1032
1033 void AArch64InstPrinter::printMemExtend(const MCInst *MI, unsigned OpNum,
1034                                         raw_ostream &O, char SrcRegKind,
1035                                         unsigned Width) {
1036   unsigned SignExtend = MI->getOperand(OpNum).getImm();
1037   unsigned DoShift = MI->getOperand(OpNum + 1).getImm();
1038
1039   // sxtw, sxtx, uxtw or lsl (== uxtx)
1040   bool IsLSL = !SignExtend && SrcRegKind == 'x';
1041   if (IsLSL)
1042     O << "lsl";
1043   else
1044     O << (SignExtend ? 's' : 'u') << "xt" << SrcRegKind;
1045
1046   if (DoShift || IsLSL)
1047     O << " #" << Log2_32(Width / 8);
1048 }
1049
1050 void AArch64InstPrinter::printCondCode(const MCInst *MI, unsigned OpNum,
1051                                        const MCSubtargetInfo &STI,
1052                                        raw_ostream &O) {
1053   AArch64CC::CondCode CC = (AArch64CC::CondCode)MI->getOperand(OpNum).getImm();
1054   O << AArch64CC::getCondCodeName(CC);
1055 }
1056
1057 void AArch64InstPrinter::printInverseCondCode(const MCInst *MI, unsigned OpNum,
1058                                               const MCSubtargetInfo &STI,
1059                                               raw_ostream &O) {
1060   AArch64CC::CondCode CC = (AArch64CC::CondCode)MI->getOperand(OpNum).getImm();
1061   O << AArch64CC::getCondCodeName(AArch64CC::getInvertedCondCode(CC));
1062 }
1063
1064 void AArch64InstPrinter::printAMNoIndex(const MCInst *MI, unsigned OpNum,
1065                                         const MCSubtargetInfo &STI,
1066                                         raw_ostream &O) {
1067   O << '[' << getRegisterName(MI->getOperand(OpNum).getReg()) << ']';
1068 }
1069
1070 template<int Scale>
1071 void AArch64InstPrinter::printImmScale(const MCInst *MI, unsigned OpNum,
1072                                        const MCSubtargetInfo &STI,
1073                                        raw_ostream &O) {
1074   O << '#' << Scale * MI->getOperand(OpNum).getImm();
1075 }
1076
1077 void AArch64InstPrinter::printUImm12Offset(const MCInst *MI, unsigned OpNum,
1078                                            unsigned Scale, raw_ostream &O) {
1079   const MCOperand MO = MI->getOperand(OpNum);
1080   if (MO.isImm()) {
1081     O << "#" << (MO.getImm() * Scale);
1082   } else {
1083     assert(MO.isExpr() && "Unexpected operand type!");
1084     O << *MO.getExpr();
1085   }
1086 }
1087
1088 void AArch64InstPrinter::printAMIndexedWB(const MCInst *MI, unsigned OpNum,
1089                                           unsigned Scale, raw_ostream &O) {
1090   const MCOperand MO1 = MI->getOperand(OpNum + 1);
1091   O << '[' << getRegisterName(MI->getOperand(OpNum).getReg());
1092   if (MO1.isImm()) {
1093       O << ", #" << (MO1.getImm() * Scale);
1094   } else {
1095     assert(MO1.isExpr() && "Unexpected operand type!");
1096     O << ", " << *MO1.getExpr();
1097   }
1098   O << ']';
1099 }
1100
1101 void AArch64InstPrinter::printPrefetchOp(const MCInst *MI, unsigned OpNum,
1102                                          const MCSubtargetInfo &STI,
1103                                          raw_ostream &O) {
1104   unsigned prfop = MI->getOperand(OpNum).getImm();
1105   bool Valid;
1106   StringRef Name = AArch64PRFM::PRFMMapper().toString(prfop, Valid);
1107   if (Valid)
1108     O << Name;
1109   else
1110     O << '#' << prfop;
1111 }
1112
1113 void AArch64InstPrinter::printFPImmOperand(const MCInst *MI, unsigned OpNum,
1114                                            const MCSubtargetInfo &STI,
1115                                            raw_ostream &O) {
1116   const MCOperand &MO = MI->getOperand(OpNum);
1117   float FPImm =
1118       MO.isFPImm() ? MO.getFPImm() : AArch64_AM::getFPImmFloat(MO.getImm());
1119
1120   // 8 decimal places are enough to perfectly represent permitted floats.
1121   O << format("#%.8f", FPImm);
1122 }
1123
1124 static unsigned getNextVectorRegister(unsigned Reg, unsigned Stride = 1) {
1125   while (Stride--) {
1126     switch (Reg) {
1127     default:
1128       llvm_unreachable("Vector register expected!");
1129     case AArch64::Q0:  Reg = AArch64::Q1;  break;
1130     case AArch64::Q1:  Reg = AArch64::Q2;  break;
1131     case AArch64::Q2:  Reg = AArch64::Q3;  break;
1132     case AArch64::Q3:  Reg = AArch64::Q4;  break;
1133     case AArch64::Q4:  Reg = AArch64::Q5;  break;
1134     case AArch64::Q5:  Reg = AArch64::Q6;  break;
1135     case AArch64::Q6:  Reg = AArch64::Q7;  break;
1136     case AArch64::Q7:  Reg = AArch64::Q8;  break;
1137     case AArch64::Q8:  Reg = AArch64::Q9;  break;
1138     case AArch64::Q9:  Reg = AArch64::Q10; break;
1139     case AArch64::Q10: Reg = AArch64::Q11; break;
1140     case AArch64::Q11: Reg = AArch64::Q12; break;
1141     case AArch64::Q12: Reg = AArch64::Q13; break;
1142     case AArch64::Q13: Reg = AArch64::Q14; break;
1143     case AArch64::Q14: Reg = AArch64::Q15; break;
1144     case AArch64::Q15: Reg = AArch64::Q16; break;
1145     case AArch64::Q16: Reg = AArch64::Q17; break;
1146     case AArch64::Q17: Reg = AArch64::Q18; break;
1147     case AArch64::Q18: Reg = AArch64::Q19; break;
1148     case AArch64::Q19: Reg = AArch64::Q20; break;
1149     case AArch64::Q20: Reg = AArch64::Q21; break;
1150     case AArch64::Q21: Reg = AArch64::Q22; break;
1151     case AArch64::Q22: Reg = AArch64::Q23; break;
1152     case AArch64::Q23: Reg = AArch64::Q24; break;
1153     case AArch64::Q24: Reg = AArch64::Q25; break;
1154     case AArch64::Q25: Reg = AArch64::Q26; break;
1155     case AArch64::Q26: Reg = AArch64::Q27; break;
1156     case AArch64::Q27: Reg = AArch64::Q28; break;
1157     case AArch64::Q28: Reg = AArch64::Q29; break;
1158     case AArch64::Q29: Reg = AArch64::Q30; break;
1159     case AArch64::Q30: Reg = AArch64::Q31; break;
1160     // Vector lists can wrap around.
1161     case AArch64::Q31:
1162       Reg = AArch64::Q0;
1163       break;
1164     }
1165   }
1166   return Reg;
1167 }
1168
1169 void AArch64InstPrinter::printVectorList(const MCInst *MI, unsigned OpNum,
1170                                          const MCSubtargetInfo &STI,
1171                                          raw_ostream &O,
1172                                          StringRef LayoutSuffix) {
1173   unsigned Reg = MI->getOperand(OpNum).getReg();
1174
1175   O << "{ ";
1176
1177   // Work out how many registers there are in the list (if there is an actual
1178   // list).
1179   unsigned NumRegs = 1;
1180   if (MRI.getRegClass(AArch64::DDRegClassID).contains(Reg) ||
1181       MRI.getRegClass(AArch64::QQRegClassID).contains(Reg))
1182     NumRegs = 2;
1183   else if (MRI.getRegClass(AArch64::DDDRegClassID).contains(Reg) ||
1184            MRI.getRegClass(AArch64::QQQRegClassID).contains(Reg))
1185     NumRegs = 3;
1186   else if (MRI.getRegClass(AArch64::DDDDRegClassID).contains(Reg) ||
1187            MRI.getRegClass(AArch64::QQQQRegClassID).contains(Reg))
1188     NumRegs = 4;
1189
1190   // Now forget about the list and find out what the first register is.
1191   if (unsigned FirstReg = MRI.getSubReg(Reg, AArch64::dsub0))
1192     Reg = FirstReg;
1193   else if (unsigned FirstReg = MRI.getSubReg(Reg, AArch64::qsub0))
1194     Reg = FirstReg;
1195
1196   // If it's a D-reg, we need to promote it to the equivalent Q-reg before
1197   // printing (otherwise getRegisterName fails).
1198   if (MRI.getRegClass(AArch64::FPR64RegClassID).contains(Reg)) {
1199     const MCRegisterClass &FPR128RC =
1200         MRI.getRegClass(AArch64::FPR128RegClassID);
1201     Reg = MRI.getMatchingSuperReg(Reg, AArch64::dsub, &FPR128RC);
1202   }
1203
1204   for (unsigned i = 0; i < NumRegs; ++i, Reg = getNextVectorRegister(Reg)) {
1205     O << getRegisterName(Reg, AArch64::vreg) << LayoutSuffix;
1206     if (i + 1 != NumRegs)
1207       O << ", ";
1208   }
1209
1210   O << " }";
1211 }
1212
1213 void
1214 AArch64InstPrinter::printImplicitlyTypedVectorList(const MCInst *MI,
1215                                                    unsigned OpNum,
1216                                                    const MCSubtargetInfo &STI,
1217                                                    raw_ostream &O) {
1218   printVectorList(MI, OpNum, STI, O, "");
1219 }
1220
1221 template <unsigned NumLanes, char LaneKind>
1222 void AArch64InstPrinter::printTypedVectorList(const MCInst *MI, unsigned OpNum,
1223                                               const MCSubtargetInfo &STI,
1224                                               raw_ostream &O) {
1225   std::string Suffix(".");
1226   if (NumLanes)
1227     Suffix += itostr(NumLanes) + LaneKind;
1228   else
1229     Suffix += LaneKind;
1230
1231   printVectorList(MI, OpNum, STI, O, Suffix);
1232 }
1233
1234 void AArch64InstPrinter::printVectorIndex(const MCInst *MI, unsigned OpNum,
1235                                           const MCSubtargetInfo &STI,
1236                                           raw_ostream &O) {
1237   O << "[" << MI->getOperand(OpNum).getImm() << "]";
1238 }
1239
1240 void AArch64InstPrinter::printAlignedLabel(const MCInst *MI, unsigned OpNum,
1241                                            const MCSubtargetInfo &STI,
1242                                            raw_ostream &O) {
1243   const MCOperand &Op = MI->getOperand(OpNum);
1244
1245   // If the label has already been resolved to an immediate offset (say, when
1246   // we're running the disassembler), just print the immediate.
1247   if (Op.isImm()) {
1248     O << "#" << (Op.getImm() * 4);
1249     return;
1250   }
1251
1252   // If the branch target is simply an address then print it in hex.
1253   const MCConstantExpr *BranchTarget =
1254       dyn_cast<MCConstantExpr>(MI->getOperand(OpNum).getExpr());
1255   int64_t Address;
1256   if (BranchTarget && BranchTarget->EvaluateAsAbsolute(Address)) {
1257     O << "0x";
1258     O.write_hex(Address);
1259   } else {
1260     // Otherwise, just print the expression.
1261     O << *MI->getOperand(OpNum).getExpr();
1262   }
1263 }
1264
1265 void AArch64InstPrinter::printAdrpLabel(const MCInst *MI, unsigned OpNum,
1266                                         const MCSubtargetInfo &STI,
1267                                         raw_ostream &O) {
1268   const MCOperand &Op = MI->getOperand(OpNum);
1269
1270   // If the label has already been resolved to an immediate offset (say, when
1271   // we're running the disassembler), just print the immediate.
1272   if (Op.isImm()) {
1273     O << "#" << (Op.getImm() * (1 << 12));
1274     return;
1275   }
1276
1277   // Otherwise, just print the expression.
1278   O << *MI->getOperand(OpNum).getExpr();
1279 }
1280
1281 void AArch64InstPrinter::printBarrierOption(const MCInst *MI, unsigned OpNo,
1282                                             const MCSubtargetInfo &STI,
1283                                             raw_ostream &O) {
1284   unsigned Val = MI->getOperand(OpNo).getImm();
1285   unsigned Opcode = MI->getOpcode();
1286
1287   bool Valid;
1288   StringRef Name;
1289   if (Opcode == AArch64::ISB)
1290     Name = AArch64ISB::ISBMapper().toString(Val, Valid);
1291   else
1292     Name = AArch64DB::DBarrierMapper().toString(Val, Valid);
1293   if (Valid)
1294     O << Name;
1295   else
1296     O << "#" << Val;
1297 }
1298
1299 void AArch64InstPrinter::printMRSSystemRegister(const MCInst *MI, unsigned OpNo,
1300                                                 const MCSubtargetInfo &STI,
1301                                                 raw_ostream &O) {
1302   unsigned Val = MI->getOperand(OpNo).getImm();
1303
1304   auto Mapper = AArch64SysReg::MRSMapper();
1305   std::string Name = Mapper.toString(Val, STI.getFeatureBits());
1306
1307   O << StringRef(Name).upper();
1308 }
1309
1310 void AArch64InstPrinter::printMSRSystemRegister(const MCInst *MI, unsigned OpNo,
1311                                                 const MCSubtargetInfo &STI,
1312                                                 raw_ostream &O) {
1313   unsigned Val = MI->getOperand(OpNo).getImm();
1314
1315   auto Mapper = AArch64SysReg::MSRMapper();
1316   std::string Name = Mapper.toString(Val, STI.getFeatureBits());
1317
1318   O << StringRef(Name).upper();
1319 }
1320
1321 void AArch64InstPrinter::printSystemPStateField(const MCInst *MI, unsigned OpNo,
1322                                                 const MCSubtargetInfo &STI,
1323                                                 raw_ostream &O) {
1324   unsigned Val = MI->getOperand(OpNo).getImm();
1325
1326   bool Valid;
1327   StringRef Name = AArch64PState::PStateMapper().toString(Val, Valid);
1328   if (Valid)
1329     O << StringRef(Name.str()).upper();
1330   else
1331     O << "#" << Val;
1332 }
1333
1334 void AArch64InstPrinter::printSIMDType10Operand(const MCInst *MI, unsigned OpNo,
1335                                                 const MCSubtargetInfo &STI,
1336                                                 raw_ostream &O) {
1337   unsigned RawVal = MI->getOperand(OpNo).getImm();
1338   uint64_t Val = AArch64_AM::decodeAdvSIMDModImmType10(RawVal);
1339   O << format("#%#016llx", Val);
1340 }